KR101952976B1 - 반도체 장치 - Google Patents

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electrodes
insulating film
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노부토시 후지이
요시히사 카가와
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소니 주식회사
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Abstract

제1의 반도체 장치는, 제1 층간절연막과, 제1 층간절연막 내에 매입되고, 일방의 표면이 제1 층간절연막의 일방의 표면과 동일면상에 위치한 제1 전극 패드와, 제1 층간절연막 내에 매입되고, 일방의 표면이 제1 층간절연막의 일방의 표면과 동일면상에 위치하고, 제1 전극 패드의 주위에 배설된 제1 더미 전극을 포함하는 제1 배선층과, 제2 층간절연막과, 제2 층간절연막 내에 매입되고, 일방의 표면이 제2 층간절연막의 일방의 표면과 동일 표면상에 위치하고, 또한 제1 전극 패드에 접합된 제2 전극 패드와, 일방의 표면이 제2 층간절연막의 제1 층간절연막측의 표면과 동일면상에 위치하고, 제2 전극 패드의 주위에 배설되고, 제1 더미 전극에 접합된 제2 더미 전극을 포함하는 제2 배선층을 포함하고 있다. 제2의 반도체 장치는, 접합 계면측의 표면에 형성되고 또한 제1의 방향으로 연재되는 제1 전극을 갖는 제1 반도체부와, 제1 전극과 접합되고 또한 제1의 방향과 교차하는 제2의 방향으로 연재되는 제2 전극을 가지며, 상기 접합 계면에서 제1 반도체부와 맞붙여서 마련된 제2 반도체부를 구비하고 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 기술은, 2 이상의 반도체부재를 접합하여 적층한 반도체 장치에 관한 것이다.
종래, 예를 들면 반도체부재끼리를 맞붙여서 3차원 집적 회로 등을 제작하는 경우에는, 반도체부재의 맞붙임면에 마련된 Cu전극끼리를 직접 접합하는 방법이 이용도되는 일이 있다(예를 들면, 특허문헌 1, 특허문헌 4 및 특허문헌 5를 참조). 예를 들면, 하기 특허문헌 1에서는, 수광 소자가 형성된 제1 기판과 주변 회로가 형성된 제2 기판을, Cu전극(본딩 패드)에 의해 접합하는 것이 개시되어 있다. 이러한 방법에서는, 각각의 반도체부재에 마련한 Cu전극과 층간절연막을 동일면에 평탄화하고 맞붙임에 의해, 대향하는 Cu전극끼리 및 층간절연막끼리를 접합한다.
그러나, 반도체부재끼리의 전기적 접속에서는, 각각의 반도체부재에 마련된 Cu전극끼리를 직접 접촉시켜서, 또한 접합 가능할 정도로 접합면이 평탄성을 확보하는 것은 곤란하다. 예를 들면, CMP(chemical mechanical polishing)법에 의해 반도체부재의 접합면을 평탄화하는 경우에는, 접합면의 디싱의 발생을 억제하기 위해, 연마 조건을 엄밀하게 설정할 필요가 있다. 또한, 설정한 조건을 안정적이면서 계속적으로 실시하는 것은 곤란하다.
이 때문에, Cu전극 및 층간절연막의 평탄화를 완전하게는 행하지 않고, 층간절연막만을 예를 들면 웨트 에칭이나 드라이 에칭 등에 의해 일부 제거함에 의해, 층간절연막보다도 Cu전극을 돌출시키는 것이 제안되어 있다(예를 들면, 특허문헌 2, 및, 비특허문헌 1 참조).
한편으로, 접합이 행하여지지 않는 일반적인 반도체부재에서는, 배선 밀도가 일정하게 되도록 더미 패턴을 마련함에 의해, 디싱을 억제하는 것도 행하여지고 있다(예를 들면 하기 특허문헌 3 참조). 또한, 이와 같이 맞붙여진 반도체부재끼리의 접합 강도를 측정하는 경우에는, 예를 들면 비특허문헌 2에 기재되어 있는 바와 같은, 이른바 면도칼 테스트가 종래부터 알려져 있다.
또한, 통상, Cu전극끼리의 접합을 행할 때, 예를 들면, 얼라인먼트 어긋남이나 접촉 저항의 상승 등을 억제하기 위해, 대면적의 Cu플레이트끼리를 접합한다. 그러나, 각 Cu플레이트를 형성할 때에는, 일반적으로, Cu플레이트의 접합면에 대해 CMP(화학 기계 연마) 처리를 시행한다. 그 때문에, 폭광(幅廣)(예를 들면 5㎛ 이상)의 Cu플레이트를 형성한 때에는, CMP 처리에 의하여 Cu플레이트의 접합면에 디싱(패여짐)이 발생하기 쉽게 된다.
여기서, 도 19에, 접합면에 디싱이 발생한 Cu플레이트끼리를 접합한 때의 접합 계면 부근의 양상을 도시한다. 또한, 도 19에는, 제1 반도체 칩(1401)과, 제2 반도체 칩(1402)을 Cu전극끼리가 접합하는 예를 나타낸다. 제1 반도체 칩(1401)의 접합 패드(1403)의 접합면, 및, 제2 반도체 칩(1402)의 접합 패드(1404)의 접합면에 디싱이 발생하고 있는 경우, 양자를 접합하면, 접합 계면(Sj)에 기포 등이 발생한다. 이 경우, 접합 계면(Sj)에서, 예를 들면 도통 불량이나 접촉 저항의 상승 등이 발생하고, 접합성이 현저하게 열화될 가능성이 있다.
이 문제를 해소하기 위해, 특허문헌 5에는, 접합 패드 내에 복수의 개구를 형성함에 의해, 디싱의 발생을 억제하는 기술이 제안되어 있다.
도 20에, 특허문헌 5에서 제안되어 있는 접합 패드의 개략 상면도를 도시한다. 특허문헌 5에서 제안되어 있는 접합 패드(1405)는, 플레이트형상의 패드에 복수의 사각형형상의 개구(1406)을 소정 간격으로 분산시켜서 형성한다. 또한, 도 20에는 도시되지 않지만, 접합 패드(1405)의 개구(1406) 내에는, 절연층(유전체층)이 형성된다. 접합 패드(1405)를 이와 같은 구성으로 함에 의해, 접합 패드(1405) 내에 대면적(폭광)의 전극부분이 없어지고, 디싱의 발생을 억제할 수 있다.
특허문헌 1 : 일본국 특개2006-191081호 공보 특허문헌 2 : 일본국 특표2006-522461호 공보 특허문헌 3 : 일본국 특개평11-265866호 공보 특허문헌 4 : 일본국 특허 제3532788호 명세서 특허문헌 5 : 일본국 특개2010-103533호 공보
비특허문헌 1 : J.J.McMahon, J.-Q.Luand R.J.Gutmann, IEEE 55th ECTC, 2005 비특허문헌 2 : W.P.Maszara, G.Goetz,A.Caviglia and J.B.McKitterick, J.Appl.Phys.64(10)1988,pp.4943」
이와 같이, 반도체부재끼리를 보다 강고하게 접합하기 위해(때문에), 종래 다양한 방법이 제안되어 오고 있지만, 확실한 방법은 아직도 발견되지 않은 것이 현재의 상태이다. 또한, Cu전극 사이의 접합 계면에서의 예를 들면 도통 불량이나 접촉 저항의 상승 등의 발생을, 보다 한층 억제하는 것이 요구되어 있다. 이와 같이, 보다 신뢰성이 높은 접합면을 갖는 반도체 장치가 요망되고 있다.
따라서, 보다 신뢰성이 높은 접합면을 갖는 반도체 장치를 제공하는 것이 요망된다.
본 기술의 한 실시의 형태에 관한 제1의 반도체 장치는, 제1 층간절연막과, 이 제1 층간절연막 내에 매입되고, 일방의 표면이 제1 층간절연막의 일방의 표면과 동일면상에 위치한 제1 전극 패드와, 제1 층간절연막 내에 매입되고, 일방의 표면이 제1 층간절연막의 일방의 표면과 동일면상에 위치하고, 제1 전극 패드의 주위에 배설된 제1 더미 전극를 포함하는 제1 배선층과, 제1 층간절연막의 제1 전극 패드의 일방의 표면측에 위치한 제2 층간절연막과, 제2 층간절연막 내에 매입되고, 일방의 표면이 제2 층간절연막의 제1 층간절연막측의 표면과 동일 표면상에 위치하고, 또한 제1 전극 패드에 접합된 제2 전극 패드와, 일방의 표면이 제2 층간절연막의 제1 층간절연막측의 표면과 동일면상에 위치하고, 제2 전극 패드의 주위에 배설되고, 제1 더미 전극에 접합된 제2 더미 전극를 포함하는 제2 배선층를 포함하도록 한 것이다.
본 기술의 한 실시의 형태에 관한 제1의 반도체 장치에서는, 제1 배선층과 제2 배선층과의 접합면에 더미 전극을 배치함에 의해, 더미 전극끼리가 접합된다. 이에 의해, 금속 접합이 행하여지는 면적이 증대한다.
본 기술의 한 실시의 형태에 관한 제2의 반도체 장치는, 접합 계면측의 표면에 형성되고 또한 제1의 방향으로 연재되는 제1 전극을 갖는 제1 반도체부와, 상기 접합 계면에서 제1 전극과 접합되고 또한 제1의 방향과 교차하는 제2의 방향으로 연재되는 제2 전극을 가지며, 상기 접합 계면에서 제1 반도체부와 맞붙여서 마련된 제2 반도체부를 구비하는 것이다.
본 기술의 한 실시의 형태에 관한 제2의 반도체 장치에서는, 접합 계면에서 접합되는 제1 전극의 연재 방향과 제2 전극의 연재 방향이 교차함과 함께, 그 교차부분에 제1 전극 및 제2 전극 사이의 접합 영역이 형성된다. 이에 의해, 제1 전극 및 제2 전극 사이에 접합 얼라인먼트 어긋남이 발생하여도, 교차부분에 형성되는 제1 전극 및 제2 전극 사이의 접합 영역의 면적은 변동하지 않는다.
본 기술의 한 실시의 형태에 관한 제1의 반도체 장치에 의하면, 제1 배선층과 제2 배선층과의 접합면에서, 금속 접합이 행하여지는 면적을 증대시킬 수 있다. 따라서, 제1 배선층과 제2 배선층과의 접합 강도를 향상시킬 수 있어서, 보다 신뢰성이 높은 접합면을 갖는 반도체 장치를 얻는 것이 가능해진다.
본 기술의 한 실시의 형태에 관한 제2의 반도체 장치에 의하면, 제1 전극 및 제2 전극 사이의 접합 계면에 있어서의 예를 들면 도통 불량이나 배선 저항의 상승 등의 발생을 보다 한층 억제할 수 있다. 따라서, 보다 신뢰성이 높은 접합 계면을 갖는 반도체 장치를 얻는 것이 가능해진다.
도 1A, 도 1B, 도 1C는, 본 기술의 제1 실시 형태에 관한 반도체 장치를 도시하는 도면.
도 2A, 도 2B, 도 2C는, 본 기술의 제2 실시의 형태에 관한 반도체 장치를 도시하는 도면.
도 3A, 도 3B는, 본 기술의 제3의 실시 형태에 관한 반도체 장치를 도시하는 도면.
도 4A, 도 4B는, 본 기술의 제4의 실시 형태에 관한 반도체 장치를 도시하는 도면.
도 5A, 도 5B는, 본 기술의 제5의 실시 형태에 관한 반도체 장치를 도시하는 도면.
도 6은 본 기술의 제6의 실시 형태에 관한 반도체 수상 장치를 도시하는 도면.
도 7은 접합 얼라인먼트 어긋남의 문제를 설명하기 위한 도면.
도 8은 접합 얼라인먼트 어긋남의 문제를 설명하기 위한 도면.
도 9는 본 기술의 제7의 실시 형태에 관한 반도체 장치의 각 Cu 접합부의 개략 구성도.
도 10은 제7의 실시 형태에 관한 반도체 장치에서의 접합 계면 부근의 개략 단면도.
도 11은 제7의 실시 형태에 관한 반도체 장치의 Cu전극끼리의 접합 영역의 개략 구성도.
도 12는 본 기술의 제8의 실시 형태에 관한 반도체 장치의 각 Cu 접합부의 개략 구성도.
도 13은 본 기술의 제9의 실시 형태에 관한 반도체 장치의 각 Cu 접합부의 개략 구성도.
도 14는 제9의 실시 형태에 관한 반도체 장치의 Cu전극끼리의 접합 영역의 개략 구성도.
도 15는 본 기술의 제10의 실시 형태에 관한 반도체 장치(고체 촬상 소자)의 개략 구성 단면도.
도 16A, 도 16B, 도 16C는, 비교례에 관계된 반도체 장치를 도시하는 도면.
도 17은 변형례 1의 Cu전극끼리의 접합 영역의 개략 구성도.
도 18은 본 기술의 반도체 장치(고체 촬상 소자)를 적용한 전자 기기의 한 예를 도시하는 도면.
도 19는 종래의 Cu전극끼리의 접합에서의 디싱의 영향을 설명하기 위한 도면.
도 20은 종래의 접합 패드의 개략 상면도.
이하, 본 기술의 실시의 형태에 관해, 도면을 참조하여 상세히 설명한다.
<제1의 실시의 형태>
도 1A는, 제1의 실시 형태에 관한 반도체 장치(100)의 개략 단면도이다. 본 실시 형태의 반도체 장치(100)는, 제1 반도체부재(10)와, 제1 반도체부재(10)에 접합된 제2 반도체부재(20)를 갖는다. 또한, 도 1B는, 제1 반도체부재(10)의 접합면을 도시하는 도면이고, 도 1A는, 도 1B 중의 선(L1)에서의 단면도이다. 또한, 도 1C는, 도 1B 중의 선(L2)에서의 단면도이다.
도 1A 및 도 1C에 도시하는 바와 같이, 제1 반도체부재(10)는, 예를 들면, 기판(1)과, 기판(1)상에 형성된 제1 배선층(2)을 갖는다. 또한, 도시를 생략하지만, 기판(1)상에는, 예를 들면 트랜지스터나 다이오드 등의 반도체 소자가 형성된다. 이 반도체 소자상에는, 예를 들면 SiO2, NSG(난도프트 실리케이트 유리), PSG(포스포실리케이트 유리), TEOS(테트라에톡시실란) 등에 의한 평탄화막이 마련되고, 이 평탄화막상에 제1 배선층(2)이 형성된다. 또한, 제1 반도체부재(10)는, 복수의 배선층이 적층된 다층 배선 구조를 가져도 좋다. 단, 이 경우, 제1 배선층(2)은, 각 배선층 중에서도 가장 제2 반도체부재(20)측에 배설된다.
제1 배선층(2)에는, 예를 들면 Cu로 이루어지는 제1 전극 패드(4)와, 예를 들면 Cu로 이루어지는 더미 전극(5)이 배설된다. 또한, 제1 전극 패드(4)와 더미 전극(5)은, 예를 들면 유기 실리카 유리 등의 저유전율 재료나, SiO2 등으로 이루어지는 층간절연막(3) 내에 매입되어 있다. 제1 전극 패드(4), 더미 전극(5) 및 층간절연막(3)의 기판(1)측과는 반대측의 각각의 표면은, 동일면 내에 위치하고 있고, 제1 배선층(2)과고 후술하는 제2 배선층(9)과의 접합면(Pj)을 형성하고 있다.
또한, 각 제1 전극 패드(4)에는 비어(12)가 접속되어 있고, 각 제1 전극 패드(4)는, 비어(12)를 통하여 도시를 생략한 배선에 접속된다. 하나의 배선에 대한 제1 전극 패드(4)의 접속수는, 그 배선에 접속한 패드(4)와 비어(12)와의 저항치의 합계가, 배선에 필요하게 되는 저항치와 동등하게 되도록 정하여진다. 하나의 배선에 대해, 복수의 제1 전극 패드(4)를 접속함에 의해, 대면적의 패드를 배치하는 경우와 같은 효과를 얻을 수 있다.
제2 반도체부재(20)는, 예를 들면, 기판(11)과, 기판(11)상에 형성된 제2 배선층(9)을 갖는다. 또한, 기판(11)상에는, 예를 들면 트랜지스터나 다이오드 등의 반도체 소자(도시를 생략)가 형성되어 있어도 좋다. 제2 반도체부재(20)는, 복수의 배선층이 적층된 다층 배선 구조라도 좋지만, 제2 배선층(9)은, 각 배선층 중에서도 기판(11)에 대해 가장 먼 위치(최상층)에 배설된다.
제2 배선층(9)은, 예를 들면 Cu로 이루어지는 제2 전극 패드(7)와, 예를 들면 Cu로 이루어지는 더미 전극(8)과, 층간절연막(6)을 갖는다. 또한, 제2 전극 패드(7)와 더미 전극(8)은, 층간절연막(6) 내에 매입되어 있다. 층간절연막(6)의 재료는, 층간절연막(3)과 같아도 좋다. 제2 전극 패드(7), 더미 전극(8) 및 층간절연막(6)의 기판(11)측과는 반대측의 각각의 표면은, 동일면 내에 위치하고 있고, 제1 배선층(2)과 제2 배선층(9)과의 접합면(Pj)을 형성하고 있다. 또한, 각 제2 전극 패드(7)에는 비어(13)가 접속되어 있고, 각 제2 전극 패드(7)는, 비어(13)를 통하여 도시를 생략한 배선에 접속된다.
또한, 제1 전극 패드(4) 및 제2 전극 패드(7)와, 더미 전극(5) 및 더미 전극(8)은, 접합면(Pj)에 대해 면대칭으로 배치된다. 이 접합면(Pj)에서, 제1 전극 패드(4), 더미 전극(5) 및 층간절연막(3)은, 각각 제2 전극 패드(7), 더미 전극(8) 및 층간절연막(6)과 접합되어 있다. 이 접합은, 예를 들면 플라즈마 접합 등의 각종 수법을 이용할 수 있다.
제1 전극 패드(4)와 제2 전극 패드(7)와의 접합에 의해, 제1 반도체부재(10)와 제2 반도체부재(20)가 전기적으로 접속된다. 이에 대해, 더미 전극(5)과 더미 전극(8)은, 제1 반도체부재(10)와 제2 반도체부재(20)를 전기적으로 접속하는 것이 아니고, 주위와 전기적으로 독립하여 배설되어 있다.
여기서, 도 1B에 도시하는 바와 같이, 더미 전극(5)(더미 전극(8))은, 각 제1 전극 패드(4)(제2 전극 패드(7))의 사이에 배치되어 있다. 이와 같이 더미 전극(5)(더미 전극(8))을 배설하고, 더미 전극(5)과 더미 전극(8)을 접합시킴으로써, 금속끼리의 접합면적을 늘릴 수 있다. 이 때문에, 제1 반도체부재(10)와 제2 반도체부재(20) 사이의 접합 강도를 높이는 것이 가능하다.
종래와 같이, 더미 전극을 배치하지 않은 경우에는, 예를 들면 제1 반도체부재(10)와 제2 반도체부재(20)의 얼라인먼트가 어긋나면, Cu의 전극 패드와, SiO2막 등의 층간절연막과의 접합이 행하여지는 개소도 존재할 수 있다. Cu와 SiO2막과의 접합은, Cu끼리의 접합에 비하여 강도가 현저하게 약하다. 이 때문에, 접합면 내에서 접합 강도의 편차가 발생하기 쉽다.
이에 대해, 본 실시 형태의 반도체 장치(100)에서는, 더미 전극(5)(더미 전극(8))을 배치함에 의해, 금속 사이의 접합면적이 증대하기 때문에, 다소의 얼라인먼트 어긋남에 대해서도, 높은 접합 강도를 유지할 수 있다. 또한, 이 금속 사이의 접합면적의 증대라는 작용은, 더미 전극(5)(더미 전극(8))의 배치 패턴이 예를 들면 일양한지의 여부라는 것에는 의존하지 않는다. 따라서 접합 강도의 향상만을 목적으로 하는 경우에는, 모든 더미 전극끼리가 접합되지 않아도 좋고, 적어도 목표하는 접합 강도를 얻을 수 있는 면적분의 더미 전극끼리가 접합되면 좋다.
또한, 각 제1 전극 패드(4)(제2 전극 패드(7))의 사이에 더미 전극(5)(더미 전극(8))을 배치함으로써, 접합면(Pj)에서의 금속 배선 밀도를 균일하게할 수 있다. 이 때문에, 예를 들면 접합면(Pj)을 CMP법 등에 의해 형성할 때에, 접합면(Pj)의 디싱이나 이로전이 생기는 것을 억제하는 것이 가능하다. 이 효과도 또한, 더미 전극(5)(더미 전극(8))의 배치 패턴에 의존하는 것이 아니고, 더미 전극(5)의 면적 밀도가, 소정의 CMP 조건에서, 디싱이나 이로전 등이 발생하지 않는 소정이 값만 충족시키로 있으면, 배치 패턴은 적절히 변경할 수 있다.
또한, 예를 들면 디싱이 생기기 쉬운 제1 전극 패드(4)(제2 전극 패드(7))의 주위에만, 더미 전극(5)(더미 전극(8))을 배치하여도 좋다. 즉, 디싱이나 이로전 등을 억제하고 싶은 부분에만, 면적 밀도가 소정의 값을 충족시키는 더미 전극(5)(더미 전극(8))을 배치하는 것도 가능하다.
<제2의 실시 형태>
제1의 실시 형태에서는, 제1 전극 패드(4)와 제2 전극 패드(7), 더미 전극(5)과 더미 전극(8)이, 접합면(Pj)에 대해 면대칭으로 배치되어 있다. 그러나, 이미 기술한 바와 같이, 이들은 반드시 서로 면대칭으로 배치될 필요는 없다.
도 2A는, 제2의 실시 형태에 관한 반도체 장치(200)의 제1 반도체부재(10)의 접합면을 도시하는 도면이고, 도 2B는, 제2 반도체부재(20)의 접합면을 도시하는 도면이다. 또한, 도 2C는, 도 2A 및 도 2B 중에 도시하는 선(L3)에서의 반도체 장치(200)의 단면도이다. 또한, 제1의 실시 형태와 대응하는 부위에는 동일 부호를 붙이고, 중복된 설명을 피한다. 또한, 본 실시 형태에서, 제1 배선층(2) 및 제2 배선층(9) 이외의 구성은, 제1의 실시 형태(도 1C 참조)와 같기 때문에, 도 2C에서는, 제1 배선층(2) 및 제2 배선층(9)만을 도시한다.
본 실시 형태의 반도체 장치(200)는, 제1 반도체부재(10)와, 제1 반도체부재(10)에 접합된 제2 반도체부재(20)를 갖는다. 제1 반도체부재(10)는 제1 배선층(2)을 구비하고, 제2 반도체부재(20)는 제2 배선층(9)을 구비하고 있다. 이 제1 배선층(2)과 제2 배선층(9)에서, 제1 전극 패드(4), 제2 전극 패드(7), 더미 전극(5) 및 더미 전극(8)의 배치 패턴이 제1의 실시의 형태와 다르다.
예를 들면, 도 2C의 영역(T1)에서는, 하나의 제2 전극 패드(7)에 대해 2개의 제1 전극 패드(4) 및 하나의 더미 전극(5)이 접합되어 있다. 또한, 영역(T2)에서는, 하나의 더미 전극(8)에 대해, 2개의 더미 전극(5)이 접합되어 있다. 이와 같이, 본 실시 형태에서는, 제1 전극 패드(4), 제2 전극 패드(7), 더미 전극(5) 및 더미 전극(8)은, 접합면(Pj)에 대해 면대칭으로 되어 있지 않다. 그러나, 복수의 더미 전극(5)이 제2 전극 패드(7) 및 더미 전극(8)에 접합되어 있기 때문에, 제1의 실시 형태와 마찬가지로, 접합 강도를 향상시킬 수 있다.
또한, 본 실시 형태에서도, 각 제1 전극 패드(4)(제2 전극 패드(7))의 사이에 더미 전극(5)(더미 전극(8))을 배치하기 때문에, 접합면(Pj)에서의 금속 배선 밀도를 균일하게 하는 것이 가능하고, 접합면(Pj)을 CMP법에 의해 형성할 때에 생기는 디싱이나 이로전 등을 억제할 수 있다. 또한, 그 밖의 구성에 의한 작용, 효과도, 제1의 실시 형태와 마찬가지이다.
<제3의 실시 형태>
도 3A는, 제3의 실시 형태에 관한 반도체 장치(300)의 제1 반도체부재(10)의 접합면을 도시하는 도면이고, 도 3B는, 도 3A에 도시하는 선(L4)에서의 반도체 장치(300)의 단면도이다. 또한, 본 실시 형태에서, 제1 배선층(2), 제2 배선층(9), 제3 배선층(18), 및 제4 배선층(19)의 구성 이외는 제1의 실시 형태(도 1C 참조)와 같기 때문에, 도 3B에서는,이들의 배선층만을 도시한다.
본 실시 형태의 반도체 장치(300)는, 제1 반도체부재(10)와, 제2 반도체부재(20)를 갖는다. 제1 반도체부재(10)는, 제1 배선층(2)과, 제3 배선층(18)을 구비한다. 도 3A에 도시하는 바와 같이, 본 실시의 형태에서는, 제1 배선층(2)에서의 제1 전극 패드(4)와 더미 전극(5)은 같은 접합면 형상을 갖고 있고, 전부 등간격으로 배열된다.
또한, 도 3B에 도시하는 바와 같이, 제1 전극 패드(4)는, 비어(12)에 의해, 제3 배선층(18)에서의 배선(21)에 접속되어 있다. 또한, 제1 배선층(2)과 제3 배선층(18)의 사이에는, 예를 들면 SiN 등으로 이루어지는 확산 방지막(14)이 형성되어 있다.
제2 반도체부재(20)는, 제2 배선층(9)과, 제4 배선층(19)을 구비한다. 제2 배선층(9)에서의 제2 전극 패드(7) 및 더미 전극(8)은, 접합면(Pj)에 대해, 각각 제1 전극 패드(4) 및 더미 전극(5)과 면대칭으로 배치되어 있다. 제2 전극 패드(7)는, 비어(13)에 의해, 제4 배선층(19)에서의 배선(22)에 접속된다. 또한, 제2 배선층(9)과 제4 배선층(19)의 사이에는, 예를 들면 SiN 등의 확산 방지막(15)이 마련되어 있다.
이와 같이, 본 실시 형태에서도, 더미 전극(5, 8)을 마련하고, 서로 접합시키로 있기 때문에, 제1 반도체부재(10) 및 제2 반도체부재(20) 사이의 접합 강도를 향상시킬 수 있다. 특히, 본 실시 형태에서는, 제1 전극 패드(4)(제2 전극 패드 3)와 더미 전극(5)(더미 전극(8))이 같은 접합면 형상을 가지며, 전부 등간격으로 배치되어 있기 때문에, 배선(전극 패드 및 더미 전극)의 면적 밀도를 보다 균일하게 하는 것이 가능하다. 따라서 접합면을 연마하여 형성할 때에 생기는 디싱이나 이로전 등을 억제할 수 있기 때문에, 접합면을 보다 평면화할 수 있다. 이 때문에, 제1 반도체부재(10)와 제2 반도체부재(20)와의 접합시에 있어서, 그 접합면(Pj)에 보이드가 발생하는 것을 방지할 수 있다.
또한, 본 실시 형태에서는, 예를 들면 배선(21, 22)의 레이아웃이 다른 경우라도, 제1 전극 패드(4)(제2 전극 패드(7)) 및 더미 전극(5)(더미 전극(8))의 레이아웃을 변경하는 일 없이, 그대로 공통되게 이용하는 것이 가능하다. 이 경우, 제1 전극 패드(4), 제2 전극 패드(7), 더미 전극(5), 더미 전극(8)은, 예를 들면 같은 Cu전극으로 구성된다. 즉, 전부 같은 간격으로 배치된 Cu전극의 중에서, 제1 전극 패드(4) 또는 제2 전극 패드(7)로서 이용하는 것을 선택하고, 그 Cu전극에 대해, 각각 비어(12) 또는 비어(13)를 접속시킨다. 그리고, 그 이외의 Cu전극을 더미 전극으로서 이용함에 의해, 배선(21, 22)의 임의의 패턴에 대해, 제1 배선층(2) 및 제2 배선층(9)에서의 Cu전극의 레이아웃을 변경하는 일 없이, 용이하게 도통을 취하는 것이 가능하다. 이 때문에, 배선 패턴을 변경할 때마다, 접합시키는 전극의 레이아웃 변경을 행할 필요가 없어지기 때문에, 설계 비용을 저감할 수 있다. 또한, 그 밖의 구성에 의한 작용 및 효과는 제1의 실시의 형태와 마찬가지이다.
<제4의 실시 형태>
도 4A는, 제4의 실시 형태에 관한 반도체 장치(400)를 구성하는 제1 반도체부재(10)의 접합면을 도시하는 도면이다. 또한, 제1의 실시 형태와 대응하는 부위에는 동일 부호를 붙이고, 중복된 설명을 피한다. 또한, 본 실시 형태에서는, 제1 전극 패드(4)(제2 전극 패드(7)) 및 더미 전극(5)(더미 전극(8))의 레이아웃만이 제1의 실시의 형태와 다르기 때문에, 그 밖의 구성을 도시하는 도 은 생략한다.
도 4A에 도시하는 바와 같이, 본 실시 형태의 제1 반도체부재(10)에서는, 제1 전극 패드(4)의 주위에만 더미 전극(5)이 마련되어 있다. 이와 같은 배치를 행함에 의해, 예를 들면 CMP법 등에 의한 접합면의 연마 후에는, 제1 전극 패드(4)와, 더미 전극(5)이 배치된 그 주변 영역에서 거의 일양한 평탄성을 확보하는 것이 가능하다. 또한, 도시를 생략한 제2 반도체부재(20)에서는, 제2 전극 패드(7) 및 더미 전극(8)은, 접합면에 대해 각각 제1 전극 패드(4) 및 더미 전극(5)과 면대칭으로 배치된다. 따라서 마찬가지로 제2 전극 패드(7)와, 더미 전극(8)이 배치된 그 주변 영역에서 거의 일양한 평탄성이 확보된다. 이 때문에, 본 실시 형태에서도, 보이드가 발생하는 일 없이, 제1 전극 패드(4) 및 더미 전극(5)에 대해, 제2 전극 패드(7) 및 더미 전극(8)을 각각 접합시킬 수 있다.
또한, 도 4B에 도시하는 반도체 장치(410)와 같이, 제1 전극 패드(4)의 주위뿐만 아니라, 제1 전극 패드(4) 이외의 영역 전부에 더미 전극(5)을 배치하도록 하여도 좋다. 도 4B에서는, 제1 반도체부재(10)만을 도시하고 있지만, 제2 반도체부재의 제2 전극 패드(7) 및 더미 전극(8)은, 제1 반도체부재(10)의 제1 전극 패드(4) 및 더미 전극(5)과 각각 면대칭으로 배치된다. 이 경우에는, 더미 전극(5)은, 예를 들면 등간격으로 배치할 필요는 없다. 예를 들면, 제1 반도체부재(10)와 제2 반도체부재(20)를 접합한 때에, 복수의 더미 전극(5)과 복수의 더미 전극(8)중, 한 쌍 이상이 서로 접합되는 정도의 배선 밀도의 레이아웃이라면, 접합 강도 향상의 효과는 얻어진다.
<제5의 실시 형태>
도 5A는, 제5의 실시 형태에 관한 반도체 장치(500)를 구성하는 제1 반도체부재(10)의 접합면을 도시하는 도면이다. 또한, 도 5B는, 도 5A의 선(L5)에서의 반도체 장치(500)의 단면도이다. 또한, 제2의 실시 형태와 대응하는 부위에는 동일 부호를 붙이고, 중복된 설명을 피한다. 또한, 본 실시 형태에서는, 비어(23, 24)가 마련되어 있는 것만이 제2의 실시 형태와 다르다. 따라서 도 5B에서는, 제1 배선층(2) 및 제2 배선층(9) 이외의 구성의 도시를 생략한다.
본 실시 형태의 반도체 장치(500)는, 제1 반도체부재(10)의 더미 전극(5)에 대해 비어(23)가 접속되어 있다. 또한, 이 비어(23)는, 그라운드에 접속된다. 또한, 제2 반도체부재(20)의 더미 전극(8)에는 비어(24)가 접속되어 있고, 이 비어(24)는 그라운드에 접속된다.
이와 같이, 모든 더미 전극(5, 8)을 그라운드에 접속함으로써, 제1 반도체부재(10) 및 제2 반도체부재(20)의 그라운드 레벨을 정돈하는 것이 가능하다. 또한, 더미 전극(5, 8)을 전원 전압에 접속하는 경우에는, 전원을 공통화하는 것도 가능하다. 또한, 그 밖의 구성에 의한 작용, 효과는, 제2의 실시 형태와 마찬가지이다.
<제6의 실시 형태>
여기서는, 본 기술에 관한 반도체 장치보다 구체적인 예로서, 반도체 수상(受像) 장치에 관해 설명한다. 도 6은, 제6의 실시 형태에 관한 반도체 수상 장치(600)의 구성을 도시하는 도면이다. 또한, 제2의 실시의 형태(도 2C 참조)와 대응하는 부위에는 동일 부호를 붙이고, 중복된 설명을 생략한다.
본 실시 형태의 반도체 수상 장치(600)는, 제1 반도체부재(30)와, 제1 반도체부재(30)에 접합된 제2 반도체부재(40)를 구비한다. 제1 반도체부재(30)는, 예를 들면 Si 기판(33)과, Si 기판(33)상에 형성된 상보형 금속 산화막 반도체에 의한 트랜지스터(34)를 구비한다. 또한, 트랜지스터(34)상에는, 복수의 배선층이 적층되고, 기판(33)으로부터 가장 먼 위치(최상층)에는, 제1 배선층(31)이 형성되어 있다. 또한, 각 배선층의 사이에는, 예를 들면 SiCN이나 SiN 등으로 이루어지는 확산 방지막(41)이 마련되어 있다.
제1 배선층(31)에는, 예를 들면 Cu로 이루어지는 제1 전극 패드(4)와, 예를 들면 Cu로 이루어지는 더미 전극(5)이 배설된다. 또한, 제1 전극 패드(4)와 더미 전극(5)은, 예를 들면 유기 실리카 유리 등의 저유전율 재료나, SiO2 등의 층간절연막(39) 내에 매입되어 있고, 제1 전극 패드(4), 더미 전극(5) 및 층간절연막(39)의 Si 기판(33)과는 반대측의 표면은 동일면 내에 위치하고 있다. 또한, 제1 전극 패드(4)는, Si 기판(33)측의 배선층에서의 배선에 대해 비어에 의해 접속되어 있다.
한편, 제2 반도체부재(40)는, 수광량에 응한 전기 신호(전하)를 출력하는 광전변환층(35)과, 광전변환층(35)상에 배치된 컬러 필터(36)와, 컬러 필터(36)상에 배치된 마이크로 렌즈(37)를 구비한다. 또한, 광전변환층(35)상에서, 컬러 필터(36) 이외의 영역에는, 절연막(38)이 형성되어 있다. 하나의 광전변환층(35), 컬러 필터(36), 및, 마이크로 렌즈(37)의 1조(組)마다, 하나의 화소가 형성된다.
광전변환층(35)의 컬러 필터(36)와 반대측의 면에는, 배선층이 적층되어 있고, 광전변환층(35)으로부터 가장 먼 위치에는 제2 배선층(32)이 형성되어 있다. 또한, 각 배선층의 사이에는 예를 들면 SiCN이나 SiN으로 이루어지는 확산 방지막(42)이 형성되어 있다. 또한, 제2 배선층(32)은, 예를 들면 유기 실리카 유리 등의 저유전율 재료나, SiO2 등으로 이루어지는 층간절연막(43)과, 제2 전극 패드(7)와, 더미 전극(8)으로 구성되어 있다. 제2 전극 패드(7) 및 더미 전극(8)은, 층간절연막(43) 내에 매입되어 있고, 제2 전극 패드(7), 더미 전극(8) 및 층간절연막(43)의 광전변환층(35)측과는 반대측의 표면은, 동일면 내에 위치하고 있다. 이들 제1 전극 패드(4), 더미 전극(5), 제2 전극 패드(7) 및 더미 전극(8)의 레이아웃은, 제1의 실시 형태 내지 제5의 실시 형태에서 나타낸 레이아웃 중, 임의의 레이아웃을 채용하면 좋다.
광전변환층(35)은, 예를 들면 포토 다이오드 등에 의해 구성된다. 또한, 제2 반도체부재에 마련된 트랜지스터(34)는, 이른바 전송 트랜지스터, 리셋 트랜지스터 및 증폭 트랜지스터 등이고, 광전변환층(35)으로부터 출력되는 전하를 연산하기 위한 것이다.
또한, 도시하지 않지만, 반도체 수상 장치(600)는, 그밖에, 예를 들면, 수직 구동 회로, 칼럼 신호 처리 회로, 수평 구동 회로 등의 회로를 갖고 있다. 수직 구동 회로는, 각 화소를 행 단위로 수직 방향으로 선택 주사하고, 광전변환층(35)에서 생성된 전하에 의거한 화소 신호를 칼럼 신호 처리 회로에 공급한다. 또한, 칼럼 신호 처리 회로는, 화소의 예를 들면 열마다 배치되고, 1행분의 화소로부터 출력되는 신호를 화소열마다 노이즈 제거 등의 신호 처리를 행한다. 또한, 수평 구동 회로는, 수평 주사 펄스를 순차적으로 출력함에 의해, 칼럼 신호 처리 회로의 각각을 순번대로 선택하고, 칼럼 신호 처리 회로의 각각으로부터 화소 신호를 수평 신호선에 출력시킨다.
본 실시 형태의 반도체 수상 장치(600)에서도, 제1 반도체부재(30)와 제2 반도체부재(40)는, 더미 전극(5, 8)에 의해 접합되어 있기 때문에, 접합 강도를 향상시킬 수 있다. 또한, 이들 제1 전극 패드(4), 더미 전극(5), 제2 전극 패드(7) 및 더미 전극(8)의 레이아웃은, 제1의 실시 형태 내지 제5의 실시 형태중의 어느 하나와 마찬가지이기 때문에, 접합면(Pj)을 보다 균일한 평면으로 형성할 수 있다. 따라서 디싱이나 이로전을 억제할 수 있기 때문에, 접합면(Pj)에서의 보이드의 발생을 방지할 수 있다. 또한, 그 밖의 구성에 의한 작용, 효과도 또한 제1의 실시의 형태 내지 제5의 실시의 형태와 마찬가지이다.
<제7의 실시 형태>
먼저, 상기 특허문헌 5에서 제안되어 있는 바와 같은 접합 패드를 이용한 경우에 일어날 수 있는 접합 얼라인먼트 어긋남의 문제에 관해, 도 7, 및, 도 8(a) 및 (b)를 참조하면서 간단히 설명한다. 또한, 도 7은, 상기 특허문헌 5에서 제안되어 있는 접합 패드와 같은 구성을 갖는 접합 패드를 구비한 Cu 접합부의 개략 사시도이다. 또한, 도 8(a)는, 접합 얼라인먼트 어긋남이 없는 경우의 접합 계면(Sj) 부근의 개략 단면도이고, 도 8(b)는, 접합 얼라인먼트 어긋남이 있는 경우의 접합 계면(Sj) 부근의 개략 단면도이다.
제1 Cu 접합부(1510)는, 복수의 개구부(1512)가 형성된 제1 접합 패드(1511)를 갖는다. 한편, 제2 Cu 접합부(1520)는, 복수의 개구부(1522)가 형성된 제2 접합 패드(1521)를 갖는다. 또한, 여기서는, 제1 Cu 접합부(1510)와 제2 Cu 접합부(1520)는 같은 구성이고, 접합 패드 및 개구부의 사이즈는 같다고 한다.
또한, 제1 Cu 접합부(1510)는, 비어(1503)을 통하여 제1 Cu 배선(1501)에 전기적으로 접속되고, 제2 Cu 접합부(1520)는, 비어(1504)를 통하여 제2 Cu 배선(1502)에 전기적으로 접속된다. 또한, 제1 접합 패드(1511)의 개구부(1512) 내, 및, 제2 접합 패드(1521)의 개구부(1522) 내에는, 각각, 절연막(1513) 및 절연막(1523)이 형성된다.
도 7에 도시하는 구성의 제1 Cu 접합부(1510)와 제2 Cu 접합부(1520)와의 사이에서, 접합 얼라인먼트 어긋남이 없는 경우, 도 8(a)에 도시하는 바와 같이, 제1 접합 패드(1511) 및 제2 접합 패드(1521) 사이의 접촉 면적이 최대가 되고, 접합 계면(Sj)에서의 접촉 저항이 최소가 된다. 한편, 접합 얼라인먼트 어긋남이 있는 경우에는, 도 8(b)에 도시하는 바와 같이, 제1 접합 패드(1511) 및 제2 접합 패드(1521) 사이의 접촉 면적이 작아지고(접합 패드 및 절연막 사이의 접촉 면적이 커지고), 접합 계면(Sj)에서의 접촉 저항이 증대한다.
즉, 도 7에 도시하는 구성례에서, 상술한 디싱의 문제를 해소하는 것은 가능하지만, 접합 얼라인먼트 어긋남이 발생하면, 접합 계면(Sj)에서의 접촉 저항이 현저하게 변동할 가능성이 있다. 또한, 접합 얼라인먼트 어긋남이 크면, 접합 계면(Sj)에서, 도통 불량이 발생할 가능성도 있다. 그래서, 본 실시 형태에서는, 전극부 사이에 절연막이 마련된 Cu 접합부를 갖는 반도체 장치에 있어서, 2개의 Cu 접합부 사이에 접합 얼라인먼트 어긋남이 발생하여도, 접촉 저항의 변동이나 도통 불량 등의 발생을 억제할 수 있는 구성례를 설명한다.
[반도체 장치의 구성]
도 9 및 10에, 제7의 실시 형태에 관한 반도체 장치의 개략 구성을 도시한다. 도 9는, 본 실시 형태의 반도체 장치에서의 각 Cu 접합부의 개략 사시도이다. 또한, 도 10은, 본 실시 형태의 반도체 장치에서의 접합 계면(Sj) 부근의 개략 단면도이다. 또한, 도 9 및 10에서는, 설명을 간략화하기 위해, 하나의 Cu전극끼리의 접합 영역 부근의 개략 구성만을 도시한다. 또한, 도 9에서는, 설명을 간략화하기 위해, 전극부만을 나타내고, 그 주위에 마련된 Cu 배리어층, 층간절연막 등의 구성부의 도시를 생략한다. 또한, 도 9에서는, 각 Cu 접합부의 구성을 보다 명확히 하기 위해, 각 Cu 접합부를 나누어서 도시한다.
반도체 장치(1100)는, 도 10에 도시하는 바와 같이, 제1 배선부(1101)(제1 반도체부)와, 제2 배선부(1102)(제2 반도체부)를 구비한다. 그리고, 본 실시 형태에서는, 제1 배선부(1101)가 후술하는 제1 층간절연막(1015)측의 면과, 제2 배선부(1102)가 후술하는 제2 층간절연막(1025)측의 면을 맞붙임 의해, 반도체 장치(1100)가 제작된다.
또한, 제1 배선부(1101) 및 제2 배선부(1102) 사이의 접합 수법으로서는, 임의의 수법을 이용할 수 있다. 예를 들면, 플라즈마 접합, 상온 접합 등의 수법을 이용하여, 제1 배선부(1101)와 제2 배선부(1102)를 접합할 수 있다. 또한, 제1 배선부(1101) 및 제2 배선부(1102)는, 예를 들면 특개2004-63859호 공보 등의 문헌에 기재된 형성 수법을 이용하여 형성할 수 있다.
제1 배선부(1101)는, 제1 반도체 기판(부도시)과, 제1 SiO2층(1011)과, 제1 Cu 배선(1012)(제1 배선)과, 제1 Cu 배리어막(1013)과, 제1 Cu 확산 방지막(1014)을 구비한다. 또한, 제1 배선부(1101)는, 제1 층간절연막(1015)과, 3개의 제1 접합 전극(1016)(제1 전극)을 포함하는 제1 Cu 접합부(1010)(제1 접합부)와, 제1 Cu 배리어층(1017)과, 3개의 비어(1018)를 구비한다.
제1 SiO2층(1011)은, 제1 반도체 기판상에 형성된다. 또한, 제1 Cu 배선(1012)은, 제1 SiO2층(1011)의 제1 반도체 기판측과는 반대측의 표면에 매입하도록 하여 형성된다. 또한, 제1 Cu 배선(1012)은, 예를 들면, 도시하지 않은 반도체 장치(1100) 내의 소정의 소자, 회로 등에 접속된다.
제1 Cu 배리어막(1013)은, 제1 SiO2층(1011)과 제1 Cu 배선(1012)과의 사이에 형성된다. 또한, 제1 Cu 배리어막(1013)은, 제1 Cu 배선(1012)으로부터 제1 SiO2층(1011)으로의 구리(Cu)의 확산을 방지하기 위한 박막이고, 예를 들면, Ti, Ta, Ru, 또는, 그들의 질화물로 형성된다.
제1 Cu 확산 방지막(1014)은, 제1 SiO2층(1011), 제1 Cu 배선(1012), 및, 제1 Cu 배리어막(1013)의 영역상이며, 또한, 비어(1018)의 형성 영역 이외의 영역상에 마련된다. 또한, 제1 Cu 확산 방지막(1014)은, 제1 Cu 배선(1012)으로부터 제1 층간절연막(1015)으로의 구리(Cu)의 확산을 방지하기 위한 박막이고, 예를 들면 SiC, SiN, 또는, SiCN 등의 박막으로 구성된다. 또한, 제1 층간절연막(1015)은, 제1 Cu 확산 방지막(1014)상에 마련된다.
제1 Cu 접합부(1010)를 구성하는 3개의 제1 접합 전극(1016)은, 제1 층간절연막(1015)의 제1 Cu 확산 방지막(1014)측과는 반대측의 표면에 매입하도록 하여 마련된다. 또한, 이 때, 각 제1 접합 전극(1016)은, 대응하는 비어(1018)에 접속된다. 또한, 제1 접합 전극(1016)은, Cu로 형성된다.
또한, 각 제1 접합 전극(1016)은, 도 9에 도시하는 바와 같이, 소정 방향(제1의 방향)으로 연재되는 봉형상 전극으로 구성된다. 각 제1 접합 전극(1016)의 연재 방향에 직교하는 단면(斷面)은 사각형형상이고, 그 사각형형상의 단면의 치수 및 형상은 연재 방향에서 일정한다. 또한, 본 실시 형태에서는, 3개의 제1 접합 전극(1016)을, 제1 접합 전극(1016)의 연재 방향에 직교하는 방향으로, 소정 간격으로 평행하게 배치한다.
제1 Cu 배리어층(1017)은, 3개의 제1 접합 전극(1016) 및 3개의 비어(1018)와, 제1 층간절연막(1015)의 사이에 마련되고, 3개의 제1 접합 전극(1016) 및 3개의 비어(1018)를 덮도록 마련된다. 또한, 제1 Cu 배리어층(1017)은, 예를 들면, Ti, Ta, Ru, 또는, 그들의 질화물로 형성된다.
비어(1018)는, 제1 Cu 배선(1012)과 제1 접합 전극(1016)을 전기적으로 접속하는 세로구멍(縱孔) 배선이고, Cu로 형성된다. 또한, 본 실시 형태에서는, 3개의 비어(1018)는, 도 9 및 도 10에 도시하는 바와 같이, 제1 Cu 배리어층(1017)을 통하여 제1 Cu 배선(1012)에 전기적으로 각각 별개로 접속된다.
한편, 제2 배선부(1102)는, 제2 반도체 기판(부도시)과, 제2 SiO2층(1021)과, 제2 Cu 배선(1022)(제2 배선)과, 제2 Cu 배리어막(1023)과, 제2 Cu 확산 방지막(1024)을 구비한다. 또한, 제2 배선부(1102)는, 제2 층간절연막(1025)과, 3개의 제2 접합 전극(1026)(제2 전극)을 포함하는 제2 Cu 접합부(1020)(제2 접합부)와, 제2 Cu 배리어층(1027)과, 3개의 비어(1028)를 구비한다. 또한, 제2 배선부(1102)에서, 제2 Cu 접합부(1020) 이외의 구성은, 제1 배선부(1101)의 대응하는 구성과 마찬가지이기 때문에, 여기서는, 제2 Cu 접합부(1020)의 구성에 관해서만 설명한다.
제2 Cu 접합부(1020)는, 3개의 제2 접합 전극(1026)으로 구성되고, 그 3개의 제2 접합 전극(1026)은, 제2 층간절연막(1025)의 제2 Cu 확산 방지막(1024)측과는 반대측의 표면에 매입하도록 하여 마련된다. 또한, 이 때, 각 제2 접합 전극(1026)은, 대응하는 비어(1028)에 접속된다. 또한, 제2 접합 전극(1026)은, Cu로 형성된다.
각 제2 접합 전극(1026)은, 도 9에 도시하는 바와 같이, 제1 접합 전극(1016)과 마찬가지로, 소정 방향(제2의 방향)으로 연재되는 봉형상 전극으로 구성된다. 그리고, 본 실시 형태에서는, 3개의 제2 접합 전극(1026)은, 제2 접합 전극(1026)의 연재 방향에 직교하는 방향으로, 소정 간격으로 평행하게 배치된다.
그리고, 본 실시 형태에서는, 도 9에 도시하는 바와 같이, 제2 접합 전극(1026)의 연재 방향이 (제2의 방향), 제1 접합 전극(1016)의 연재 방향(제1의 방향)과 교차하도록, 제2 접합 전극(1026)을 형성한다. 또한, 본 실시 형태에서는, 제2 접합 전극(1026)의 연재 방향 이외의 구성(예를 들면, 형상, 사이즈, 피치, 갯수 등)는, 제1 접합 전극(1016)의 그것과 마찬가지로 한다.
제1 접합 전극(1016)의 연재 방향과 제2 접합 전극(1026)의 연재 방향과의 교차 각도(α)는, 0도<α<180도의 범위 내의 값으로 설정된다(후술하는 도 11 참조). 교차 각도(α)는, 예를 들면, 반도체 장치(1100)의 용도에 응하여 Cu 접합부에 요구되는 사양(저항치, 접합 피치 등), 얼라인먼트 장치의 얼라인먼트 정밀도, 접합시에 상정되는 반도체 기판의 회전 어긋남량 등의 조건을 고려하여 적절히 설정된다. 단, 접합 계면(Sj)의 접촉 저항의 저감이라는 관점에서는, 교차 각도(α)를 0도 부근 또는 180도 부근으로 설정하고, 접촉 면적을 보다 크게 하는 것이 바람직하다. 또한, 접합 얼라인먼트의 정밀도의 향상이라는 관점에서는, 교차 각도(α)를 90도 부근으로 설정하는 것이 바람직하다.
여기서, 상기 구성의 반도체 장치(1100)에서, 제1 Cu 접합부(1010)와 제2 Cu 접합부(1020)와의 사이에 형성되는 Cu전극끼리의 접합 영역의 구성을 도 11에 도시한다. 상술한 바와 같이, 본 실시 형태에서는, 제1 접합 전극(1016)의 연재 방향과 제2 접합 전극(1026)의 연재 방향이 서로 교차하기 때문에, 제1 접합 전극(1016)과 제2 접합 전극(1026)과의 교차 영역에 Cu전극끼리의 접합 영역(1103)이 형성된다.
또한, 본 실시 형태에서는, 각 Cu 접합부(제1 Cu 접합부(1010) 또는 제2 Cu 접합부(1020))를 3개의 접합 전극(제1 접합 전극(1016) 또는 제2 접합 전극(1026))으로 구성하는 예를 설명하였지만, 본 기술은, 이것으로 한정되지 않는다. 각 Cu 접합부를 구성하는 접합 전극의 갯수는 임의로 설정할 수 있고, 예를 들면 1 내지 100개 정도의 범위 내의 갯수로 설정할 수 있다.
또한, 각 접합 전극의 사이즈(예를 들면 연재 길이, 폭, 두께 등), 및, 접합 전극의 배치 간격(피치)는, 예를 들면, 디자인 룰, 상정되는 접합 얼라인먼트 어긋남 등의 조건을 고려하여 적절히 설정된다. 예를 들면, 각 접합 전극의 폭, 및, 접합 전극의 피치를, 약 0.1 내지 5㎛ 정도로 설정할 수 있다. 단, 접합 계면(Sj)에서의 접촉 저항의 저하라는 관점에서는, 디자인 룰에서 허용되는 범위 내에서 각 접합 전극의 폭을 가능한 한 크게 하는 것이 바람직하다. 또한, Cu 접합부의 제작 용이성이라는 관점에서는, 접합 전극의 폭과, 이웃하는 접합 전극 사이의 거리와의 비는 1:1으로 하는 것이 바람직하다.
또한, 본 실시 형태에서는, 접합 전극(제1 Cu 접합부(1010) 또는 제2 Cu 접합부(1020))의 일방의 단부(端部) 부근에 비어를 마련하는 예를 설명하였지만, 본 기술은 이것으로 한정되지 않고, 비어를 접합 전극의 임의의 위치에 마련할 수 있다. 예를 들면, 접합 전극의 Cu전극끼리의 접합 영역에 대응하는 위치에 비어를 마련하여도 좋다.
상술한 바와 같이, 본 실시 형태의 반도체 장치(1100)에서는, 제1 접합 전극(1016)과 제2 접합 전극(1026)이 서로 교차하도록 접합하기 때문에, 접합시에 양자 사이에 접합 얼라인먼트 어긋남이 발생하여도, Cu전극끼리의 접합 영역(1103)의 면적은 변동하지 않는다. 또한, 접합시에 회전 어긋남이 생긴 경우에는, Cu전극끼리의 접합 영역(1103)의 면적은, 소망하는 면적으로부터 약간 변동한다. 그러나, 상술한 바와 같이, 각 Cu 접합부의 구성은, 반도체 기판의 회전 어긋남도 고려하여 설정되기 때문에, 접합시에 회전 어긋남이 생긴 경우에도, Cu전극끼리의 접합 영역(1103)의 면적의 변동을 상정한 범위 내로 억제할 수 있다.
그 때문에, 본 실시 형태에서는, 접합 얼라인먼트 어긋남이 발생하여도, 소망하는 Cu전극끼리의 접합 영역(1103)의 면적을 얻을 수 있고, 접합 계면(Sj)에서의 접촉 저항의 변동을 충분히 억제할 수 있다. 또한, 본 실시 형태에서는, Cu 접합부의 접합면에는, 접합 전극과 절연부가 교대로 배치된 구성으로 되기 때문에, 폭광의 접합 전극부분이 없어지고, 디싱의 문제도 해소할 수 있다.
이상의 것으로부터, 본 실시 형태에서는, 접합 계면(Sj)에서의 예를 들면 도통 불량이나 접촉 저항의 상승 등의 발생을 보다 한층 억제할 수 있고, 보다 신뢰성이 높은 접합 계면(Sj)을 갖는 반도체 장치(1100)를 제공할 수 있다. 또한, 본 실시 형태에서는, 접합 계면(Sj)에서의 접촉 저항의 증대를 억제할 수 있기 때문에, 반도체 장치(1100)의 소비 전력의 증대, 및, 처리 속도의 지연을 억제할 수 있다.
<제8의 실시 형태>
도 12에, 제8의 실시 형태에 관한 반도체 장치의 개략 구성을 도시한다. 도 12는, 본 실시 형태의 반도체 장치의 각 Cu 접합부의 개략 사시도이다. 또한, 도 12에서는, 설명을 간략화하기 위해, 하나의 Cu전극끼리의 접합 영역 부근의 개략 구성만을 도시한다. 또한, 도 12에서는, 설명을 간략화하기 위해, 전극부만을 나타내고, 그 주위에 마련된 Cu 배리어층, 층간절연막 등의 도시를 생략한다. 또한, 도 12에서는, 각 Cu 접합부의 구성을 보다 명확히 하기 위해, 각 Cu 접합부를 나누어서 도시한다. 또한, 도 12에 도시하는 본 실시 형태의 반도체 장치에서, 도 9에 도시하는 제7의 실시 형태의 반도체 장치(1100)와 같은 구성에는, 동일한 부호를 붙여서 나타낸다.
본 실시 형태의 반도체 장치(1110)는, 도 12에는 도시되지 않지만, 제7의 실시 형태와 마찬가지로, 제1 Cu 접합부(1030)(제1 접합부)를 포함하는 제1 배선부(제1 반도체부)와, 제2 Cu 접합부(1040)(제2 접합부)를 포함하는 제2 배선부(제2 반도체부)를 구비한다. 그리고, 제1 배선부 및 제2 배선부를, 예를 들면 플라즈마 접합, 상온 접합 등의 수법을 이용하여 맞붙임(접합함)에 의해, 반도체 장치(1110)가 제작된다.
또한, 본 실시 형태에서는, 제1 Cu 접합부(1030) 및 제2 Cu 접합부(1040) 이외의 구성은, 상기 제7의 실시 형태(도 10)와 같은 구성이기 때문에, 여기서는, 제1 Cu 접합부(1030) 및 제2 Cu 접합부(1040)의 구성에 관해서만 설명한다.
제1 Cu 접합부(1030)는, 도 12에 도시하는 바와 같이, 3개의 제1 접합 전극부(1031)(제1 전극)와, 제1 인출 전극부(1032)(제1 인출 전극)를 구비한다. 또한, 본 실시 형태에서는, 제1 Cu 접합부(1030)는, 하나의 비어(1018)를 통하여 제1 Cu 배선(1012)에 접속된다.
제1 접합 전극부(1031)는, 상기 제7의 실시 형태의 제1 접합 전극(1016)과 마찬가지로 구성할 수 있다. 그 때문에, 본 실시 형태의 제1 접합 전극부(1031)의 예를 들면 형상, 사이즈, 피치, 갯수 등의 구성은, 도 12에 도시하는 예로 한정되지 않고, 상기 제7의 실시 형태의 제1 접합 전극(1016)과 마찬가지로, 적절히 변경할 수 있다.
제1 인출 전극부(1032)는, 3개의 제1 접합 전극부(1031)의 일방의 단부에 접속된다. 또한, 제1 인출 전극부(1032)는, 하나의 비어(1018)에 접속되고, 그 비어(1018)를 통하여 제1 Cu 배선(1012)에 전기적으로 접속된다. 즉, 본 실시 형태에서는, 3개의 제1 접합 전극부(1031)는, 제1 인출 전극부(1032) 및 비어(1018)를 통하여 제1 Cu 배선(1012)에 전기적으로 접속된다. 또한, 제1 인출 전극부(1032)의 예를 들면 형상, 사이즈 등의 구성은, 예를 들면 디자인 룰 등의 조건을 고려하여 적절히 설정된다.
한편, 제2 Cu 접합부(1040)는, 도 12에 도시하는 바와 같이, 3개의 제2 접합 전극부(1041)(제2 전극)와, 제2 인출 전극부(1042)(제2 인출 전극)를 구비한다. 또한, 본 실시 형태에서는, 제2 Cu 접합부(1040)는, 하나의 비어(1028)를 통하여 제2 Cu 배선(1022)에 접속된다.
제2 접합 전극부(1041)는, 상기 제7의 실시 형태의 제2 접합 전극(1026)과 마찬가지로 구성할 수 있다. 그 때문에, 본 실시 형태의 제2 접합 전극부(1041)의 예를 들면 형상, 사이즈, 피치, 갯수 등의 구성은, 도 12에 도시하는 예로 한정되지 않고, 상기 제7의 실시 형태의 제2 접합 전극(1026)과 마찬가지로, 적절히 변경할 수 있다. 또한, 본 실시 형태에서는, 제2 접합 전극부(1041)의 연재 방향 이외의 구성(예를 들면, 형상, 사이즈, 피치, 갯수 등)은, 제1 접합 전극부(1031)의 그것과 마찬가지로 한다.
제2 인출 전극부(1042)는, 3개의 제2 접합 전극부(1041)의 일방의 단부에 접속된다. 또한, 제2 인출 전극부(1042)는, 하나의 비어(1028)에 접속되고, 그 비어(1028)를 통하여 제2 Cu 배선(1022)에 전기적으로 접속된다. 즉, 본 실시 형태에서는, 3개의 제2 접합 전극부(1041)는, 제2 인출 전극부(1042) 및 비어(1028)를 통하여 제2 Cu 배선(1022)에 전기적으로 접속된다. 또한, 제2 인출 전극부(1042)의 예를 들면 형상, 사이즈 등의 구성은, 제1 인출 전극부(1032)와 마찬가지로, 예를 들면 디자인 룰 등의 조건을 고려하여 적절히 설정된다.
그리고, 본 실시 형태에서는, 도 12에 도시하는 바와 같이, 제1 Cu 접합부(1030)의 제1 접합 전극부(1031)의 연재 방향과, 제2 Cu 접합부(1040)의 제2 접합 전극부(1041)의 연재 방향이 서로 교차하도록, 제1 Cu 접합부(1030)와 제2 Cu 접합부(1040)를 접합한다.
또한, 제1 접합 전극부(1031)의 연재 방향과 제2 접합 전극부(1041)의 연재 방향과의 교차 각도(α)는, 상기 제7의 실시 형태와 마찬가지로, 0도<α<180도의 범위 내의 값으로 한다. 또한, 본 실시 형태에서는, 상기 제7의 실시 형태와 마찬가지로, 예를 들면, Cu 접합부에 요구되는 사양, 얼라인먼트 장치의 얼라인먼트 정밀도, 접합시에 상정되는 반도체 기판의 회전 어긋남량 등의 조건을 고려하여 교차 각도(α)를 적절히 설정한다.
상술한 바와 같이, 본 실시 형태에서도, 제1 접합 전극부(1031)의 연재 방향과 제2 접합 전극부(1041)의 연재 방향이 서로 교차하기 때문에, 양자의 접합시에 접합 얼라인먼트 어긋남이 발생하여도, 양자 사이의 접촉 면적(접촉 저항)의 변동을 충분히 억제할 수 있다. 그 때문에, 본 실시 형태의 반도체 장치(1110)에서는, 상기 제7의 실시 형태와 같은 효과를 얻을 수 있다.
<제9의 실시 형태>
도 13에, 제9의 실시 형태에 관한 반도체 장치의 개략 구성을 도시한다. 도 13은, 본 실시 형태의 반도체 장치의 Cu 접합부의 개략 사시도이다. 또한, 도 13에서는, 설명을 간략화하기 위해, 하나의 Cu전극끼리의 접합 영역 부근의 개략 구성만을 도시한다. 또한, 도 13에서는, 설명을 간략화하기 위해, 전극부만을 나타내고, 그 주위에 마련된 Cu 배리어층, 층간절연막 등의 도시를 생략한다. 또한, 도 13에서는, 각 Cu 접합부의 구성을 보다 명확히 하기 위해, 각 Cu 접합부를 나누어서 도시한다. 또한, 도 13에 도시하는 본 실시 형태의 반도체 장치에 있어서, 도 9에 도시하는 제7의 실시 형태의 반도체 장치(1100)와 같은 구성에는, 동일한 부호를 붙여서 나타낸다.
본 실시 형태의 반도체 장치(1120)는, 도 13에는 도시되지 않지만, 제7의 실시 형태와 마찬가지로, 제1 Cu 접합부(1050)(제1 접합부)를 포함하는 제1 배선부(제1 반도체부)와, 제2 Cu 접합부(1060)(제2 접합부)를 포함하는 제2 배선부(제2 반도체부)를 구비한다. 그리고, 제1 배선부 및 제2 배선부를, 예를 들면 플라즈마 접합, 상온 접합 등의 수법을 이용하여 맞붙임(접합함)에 의해, 반도체 장치(1120)가 제작된다.
또한, 본 실시 형태에서는, 제1 Cu 접합부(1050) 및 제2 Cu 접합부(1060) 이외의 구성은, 상기 제7의 실시 형태(도 10)와 같은 구성이기 때문에, 여기서는, 제1 Cu 접합부(1050) 및 제2 Cu 접합부(1060)의 구성에 관해서만 설명한다.
제1 Cu 접합부(1050)는, 도 13에 도시하는 바와 같이, 개구 형상이 사각형형상의 3개의 제1 슬릿(1051)이 형성된 판형상의 전극부재로 구성된다. 또한, 본 실시 형태에서는, 제1 Cu 접합부(1050)는, 하나의 비어(1018)를 통하여 제1 Cu 배선(1012)에 접속된다.
3개의 제1 슬릿(1051)은, 제1 Cu 접합부(1050)의 면 내에서, 제1 슬릿(1051)의 단변 방향에 따라 소정 간격으로 배치된다. 그 때문에, 제1 Cu 접합부(1050)는, 이웃하는 제1 슬릿(1051)의 장변부 사이, 및, 최외에 위치하는 제1 슬릿(1051)의 외측의 각각에, 제1 접합 전극부(1052)(제1 전극)가 형성된 구성으로 된다. 즉, 제1 Cu 접합부(1050)에서는, 제1 슬릿(1051)의 장변 방향에 따라 연재된 4개의 제1 접합 전극부(1052)를, 사이에 제1 슬릿(1051)을 끼우고, 제1 슬릿(1051)의 단변 방향에 따라 배치한 구성으로 된다.
또한, 제1 접합 전극부(1052)는, 상기 제7의 실시 형태의 제1 접합 전극(1016)과 마찬가지로 구성할 수 있다. 그 때문에, 본 실시 형태의 제1 접합 전극부(1052)의 예를 들면 형상, 사이즈, 피치, 갯수 등의 구성은, 도 13에 도시하는 예로 한정되지 않고, 상기 제7의 실시 형태의 제1 접합 전극(1016)과 마찬가지로, 적절히 변경할 수 있다.
또한, 제1 Cu 접합부(1050)는, 4개의 제1 접합 전극부(1052)의 일방 및 타방의 단부가 각각 2개의 제1 인출 전극부(1053)로 접속된 구성으로 된다. 그리고, 일방의 제1 인출 전극부(1053)가, 하나의 비어(1018)에 접속되고, 그 비어(1018)를 통하여 제1 Cu 배선(1012)에 전기적으로 접속된다. 즉, 본 실시 형태에서는, 4개의 제1 접합 전극부(1052)는, 제1 인출 전극부(1053) 및 비어(1018)를 통하여 제1 Cu 배선(1012)에 전기적으로 접속된다. 또한, 각 제1 인출 전극부(1053)의 예를 들면 형상, 사이즈 등의 구성은, 상기 제2의 실시 형태의 제1 인출 전극부(1032)와 마찬가지로 구성할 수 있다.
한편, 제2 Cu 접합부(1060)는, 도 13에 도시하는 바와 같이, 제1 Cu 접합부(1050)와 마찬가지로, 개구 형상이 사각형형상의 3개의 제2 슬릿(1061)이 형성된 판형상의 전극부재로 구성된다. 또한, 본 실시 형태에서는, 제2 Cu 접합부(1060)는, 하나의 비어(1028)를 통하여 제2 Cu 배선(1022)에 접속된다.
3개의 제2 슬릿(1061)은, 제2 Cu 접합부(1060)의 면 내에서, 제2 슬릿(1061)의 단변 방향에 따라 소정 간격으로 배치된다. 그 때문에, 제2 Cu 접합부(1060)는, 이웃하는 제2 슬릿(1061)의 장변부 사이, 및, 최외에 위치하는 제2 슬릿(1061)의 외측의 각각에, 제2 접합 전극부(1062)(제2 전극)가 형성된 구성으로 된다. 즉, 제2 Cu 접합부(1060)에서는, 제2 슬릿(1061)의 장변 방향에 따라 연재된 4개의 제2 접합 전극부(1062)를, 사이에 제2 슬릿(1061)을 끼우고, 제2 슬릿(1061)의 단변 방향에 따라 배치한 구성으로 된다.
또한, 제2 접합 전극부(1062)는, 상기 제7의 실시 형태의 제2 접합 전극(1026)과 마찬가지로 구성할 수 있다. 그 때문에, 본 실시 형태의 제2 접합 전극부(1062)의 예를 들면 형상, 사이즈, 피치, 갯수 등의 구성은, 도 13에 도시하는 예로 한정되지 않고, 상기 제7의 실시 형태의 제2 접합 전극(1026)과 마찬가지로, 적절히 변경할 수 있다. 또한, 본 실시 형태에서는, 제2 접합 전극부(1062)의 연재 방향 이외의 구성(예를 들면, 형상, 사이즈, 피치, 갯수 등)은, 제1 접합 전극부(1052)의 그것과 마찬가지로 한다.
또한, 제2 Cu 접합부(1060)는, 4개의 제2 접합 전극부(1062)의 일방 및 타방의 단부가 각각 2개의 제2 인출 전극부(1063)로 접속된 구성으로 된다. 그리고, 일방의 제2 인출 전극부(1063)가, 하나의 비어(1028)에 접속되고, 그 비어(1028)를 통하여 제2 Cu 배선(1022)에 전기적으로 접속된다. 즉, 본 실시 형태에서는, 4개의 제2 접합 전극부(1062)는, 제2 인출 전극부(1063) 및 비어(1028)를 통하여 제2 Cu 배선(1022)에 전기적으로 접속된다. 또한, 각 제2 인출 전극부(1063)의 예를 들면 형상, 사이즈 등의 구성은, 상기 제8의 실시 형태의 제2 인출 전극부(1042)와 마찬가지로 구성할 수 있다.
그리고, 본 실시 형태에서는, 도 13에 도시하는 바와 같이, 제1 Cu 접합부(1050)의 제1 접합 전극부(1052)의 연재 방향과, 제2 Cu 접합부(1060)의 제2 접합 전극부(1062)의 연재 방향이 서로 교차하도록, 제1 Cu 접합부(1050)와 제2 Cu 접합부(1060)를 접합한다.
여기서, 상기 구성의 반도체 장치(1120)에서, 제1 Cu 접합부(1050)와 제2 Cu 접합부(1060)와의 사이에 형성된 Cu전극끼리의 접합 영역의 구성을, 도 14에 도시한다. 본 실시 형태에서는, 제1 접합 전극부(1052)와 제2 접합 전극부(1062)와의 교차 영역, 및, 각 Cu 접합부의 외주부에, 각각 Cu전극끼리의 접합 영역(1121 및 1122)이 형성된다.
또한, 제1 접합 전극부(1052)의 연재 방향과 제2 접합 전극부(1062)의 연재 방향과의 교차 각도(α)는, 상기 제7의 실시 형태와 마찬가지로, 0도<α<180도의 범위 내의 값으로 한다. 또한, 본 실시 형태에서는, 상기 제7의 실시 형태와 마찬가지로, 예를 들면, Cu 접합부에 요구되는 사양, 얼라인먼트 장치의 얼라인먼트 정밀도, 접합시에 상정되는 반도체 기판의 회전 어긋남량 등의 조건을 고려하여 교차 각도(α)를 적절히 설정한다.
상기 구성에서는, 제1 접합 전극부(1052) 및 제2 접합 전극부(1062) 사이의 교차 영역에 형성된 Cu전극끼리의 접합 영역(1121)의 면적은, 상기 제7의 실시 형태와 마찬가지로, 접합 얼라인먼트 어긋남이 발생하여도 변화하지 않는다. 한편, 각 Cu 접합부의 외주부에 형성된 Cu전극끼리의 접합 영역(1122)의 면적은, 접합 얼라인먼트 어긋남이 발생한 경우, 약간 변화한다.
즉, 본 실시 형태에서는, 접합 얼라인먼트 어긋남이 발생한 경우, 각 Cu 접합부의 외주부에 형성되는 Cu전극끼리의 접합 영역(1122)의 면적의 변동분만큼, 제1 Cu 접합부(1050) 및 제2 Cu 접합부(1060) 사이의 접촉 면적(접촉 저항)이 변동한다. 그러나, 예를 들면, 도 7에 도시하는 구성의 반도체 장치에서는, 접합 얼라인먼트 어긋남이 발생한 때에, Cu 접합부의 외주부뿐만 아니라, 절연막 사이의 영역(내부 영역)에서도 접촉 면적(접촉 저항)이 변화한다. 그 때문에, 본 실시 형태에서는, 예를 들면, 도 7에 도시하는 구성의 반도체 장치에 비하여, 접합 계면(Sj)에서의 제1 Cu 접합부(1050) 및 제2 Cu 접합부(1060) 사이의 접촉 면적(접촉 저항)의 변동을 억제할 수 있다.
상술한 바와 같이, 본 실시 형태에서도, 제1 접합 전극부(1052)의 연재 방향과 제2 접합 전극부(1062)의 연재 방향이 서로 교차한다. 그 때문에, 접합시에 접합 얼라인먼트 어긋남이 발생하여도, 제1 Cu 접합부(1050) 및 제2 Cu 접합부(1060) 사이의 접촉 면적(접촉 저항)의 변동을 충분히 억제할 수 있고, 상기 제7의 실시 형태와 같은 효과를 얻을 수 있다.
<제10의 실시 형태>
상기 제7 내지 제9의 실시 형태에서의 각 Cu 접합부의 구성(Cu전극끼리의 접합 기술)은, 2개의 반도체부재를 맞붙여서 배선 접합을 행하는 임의의 반도체 장치(예를 들면, 고체 촬상 소자, 반도체 메모리 등)에 적용 가능하다. 제10의 실시 형태에서는, 상기 제7 내지 제9의 실시 형태에서의 각 Cu 접합부의 구성(Cu전극끼리의 접합 기술)을 고체 촬상 소자에 적용한 예를 설명한다.
도 15에, 제10의 실시 형태에 관한 고체 촬상 소자의 주요부의 개략 단면도를 도시한다. 또한, 도 15에서는, 설명을 간략화하기 위해, Cu 접합부 및 비어와, 층간절연막과의 사이에 형성된 Cu 배리어층(Cu 배리어막)의 도시는 생략한다.
본 실시 형태의 고체 촬상 소자(1200)는, 광전변환부(1210)를 갖는 제1 반도체부재(1201)와, 연산 회로를 구성하는 각종 MOS(Metal-Oxide-Semiconductor) 트랜지스터(1220)를 갖는 제2 반도체부재(1202)를 구비한다. 또한, 고체 촬상 소자(1200)는, 컬러 필터(1203)와, 온 칩 마이크로 렌즈(1204)를 구비한다.
본 실시 형태의 고체 촬상 소자(1200)에서는, 제1 반도체부재(1201)와, 제2 반도체부재(1202)가 접합 계면(Sj)에서 접합된다. 또한, 본 실시 형태에서는, 제1 반도체부재(1201)의 제2 반도체부재(1202)측과는 반대측의 표면상(광전변환층(211)상)에, 컬러 필터(1203) 및 온 칩 마이크로 렌즈(1204)가 이 순서로 적층된다.
제1 반도체부재(1201)는, 광전변환부(1210)를 갖는 광전변환층(1211)과, 광전변환층(1211)의 컬러 필터(1203)측과는 반대측에 마련된 제1 다층 배선부(1212)를 구비한다.
제1 다층 배선부(1212)는, 복수의 제1 Cu 배선층(1213)을 적층하여 구성된다. 각 제1 Cu 배선층(1213)은, 층간절연막(1214)과, 그 내부에 매입된 제1 Cu 접합부(1215)와, 자신보다 컬러 필터(1203)측에 위치하는 층(제1 Cu 배선층(1213) 또는 광전변환층(1211))과의 전기 접속을 얻기 위해 마련된 비어(1216)를 갖는다. 또한, 본 실시 형태에서는, 서로 이웃하는 제1 Cu 배선층(1213) 사이, 및, 제1 Cu 배선층(1213) 및 광전변환층(1211) 사이에는, Cu 확산 방지막(1217)이 마련된다.
한편, 제2 반도체부재(1202)는, 연산 회로를 구성하는 각종 MOS 트랜지스터(1220)가 형성된 트랜지스터부(1221)와, 트랜지스터부(1221)의 제1 반도체부재(1201)측에 마련된 제2 다층 배선부(1222)를 구비한다.
제2 다층 배선부(1222)는, 복수의 제2 Cu 배선층(1223)을 적층하여 구성된다. 각 제2 Cu 배선층(1223)은, 층간절연막(1224)과, 그 내부에 매입된 제2 Cu 접합부(1225)와, 자신보다 트랜지스터부(1221)측에 위치하는 층(제2 Cu 배선층(1223) 또는 트랜지스터부(1221))와의 전기 접속을 얻기 위해 마련된 비어(1226)를 갖는다. 또한, 본 실시 형태에서는, 서로 이웃하는 제2 Cu 배선층(1223) 사이, 및, 제2 Cu 배선층(1223) 및 트랜지스터부(1221) 사이에는, Cu 확산 방지막(1227)이 마련된다.
상술한 구성의 고체 촬상 소자(1200)에서는, 접합 계면(Sj)을 끼우고 접합되는 제1 Cu 접합부(1215) 및 제2 Cu 접합부(1225)에 대해, 상기 제7 내지 제9의 실시 형태의 어느 하나의 제1 Cu 접합부 및 제2 Cu 접합부의 구성을 각각 적용한다. 이 경우, 보다 신뢰성이 높은 접합 계면(Sj)을 갖는 고체 촬상 소자(1200)를 얻을 수 있다.
<실시례>
이하에, 상술한 제1의 실시 형태 내지 제6의 실시 형태의 실시례, 및, 비교례에 관해 나타낸다.
[실시례 1]
제1의 실시 형태(도 1A 내지 1C 참조)에서 나타낸 반도체 장치(100)를 제작하고, 제1 반도체부재(10)와 제2 반도체부재(20)와의 접합면에 대해 초음파에 의한 보이드 검사를 행하였다. 또한, 제1 반도체부재(10) 및 제2 반도체부재(20)에서, 층간절연막(3, 6)에 각각 매입된 제1 전극 패드(4), 제2 전극 패드(7)는, 일반적인 다마신 공정에 의해 형성하였다. 또한, 제1 반도체부재(10) 및 제2 반도체부재(20)의 표면에 대해, 연질층과 경질층이 적층된 일반적인 CMP 패드와, 반도체 장치 제조용이 일반적인 슬러리를 이용하여 연마를 행하였다.
뒤이어, 연마 후의 제1 반도체부재(10) 및 제2 반도체부재(20)의 표면을 마주 대하게 하여 접촉시켰다. 그리고, 핀을 이용하여, 제2 반도체부재(20)의 중심을 하중 12N로 압하함에 의해, 가(假)접합을 행하였다. 그 후, 350℃로 열처리를 행하여, 제1 반도체부재(10)와 제2 반도체부재(20)와의 접합을 행하였다.
초음파에 의한 보이드 검사를 행한 결과, 보이드의 발생은 보여지지 않고, 접합면 전면에 걸쳐서 확실하게 접합되어 있음이 확인되었다. 또한, 제1 반도체부재(10)와 제2 반도체부재(20)와의 접합 강도를, 상술한 비특허문헌 2에 기재된 면도칼 테스트에 의해 측정하자 한 바, 전극 패드끼리, 및, 더미 전극끼리의 접합면이 박리하지 않아, 정확한 측정이 불가능하였었다. 즉, 종래의 측정 방법으로서 접합 강도를 측정할 수가 없을 정도로, 제1 반도체부재(10)와 제2 반도체부재(20)가 강력하게 접합되어 있음이 확인되었다.
[실시례 2]
제2의 실시 형태에서 나타낸 반도체 장치(200)(도 2A 내지 2C 참조)를, 실시례 1과 같은 방법으로 제작하고, 초음파에 의한 보이드 검사를 행하였다. 또한, 제1 반도체부재(10)의 접합면에서, 층간절연막(3)의 표면적에 대한 제1 전극 패드(4) 및 더미 전극(5)의 표면적의 비율은 50% 내지 60%의 범위가 되도록 하였다.
이 반도체 장치(200)에 대해 초음파에 의한 보이드 검사를 행한 결과, 보이드의 발생은 보여지지 않고, 접합면 전면에 걸쳐서 확실하게 접합되어 있음을 확인할 수 있었다. 또한, 접합 강도는 ○○이였다.
[실시례 3]
제3의 실시 형태에서 나타낸 반도체 장치(300)(도 3 참조)를, 실시례 1과 같은 방법으로 제작하고, 초음파에 의한 보이드 검사를 행한 바, 접합면에 보이드의 발생은 없고, 확실하게 접합할 수 있음을 확인할 수 있었다 . 또한, 접합 강도는 ○○이였다.
[실시례 4]
제4의 실시 형태에서 나타낸 반도체 장치(400)(도 4A 참조)를, 실시례 1과 같은 방법으로 제작하고, 초음파에 의한 보이드 검사를 행한 바, 접합면에 보이드의 발생은 없고, 확실하게 접합할 수 있음을 확인할 수 있었다 . 또한, 접합 강도는 ○○이였다.
또한, 도 4B에서 도시한 반도체 장치(410)를 마찬가지로 하여 제작하고, 초음파에 의한 보이드 검사를 행하였다. 또한, 제1 반도체부재(10)의 접합면에서, 층간절연막(3)의 표면적에 대한 제1 전극 패드(4) 및 더미 전극(5)의 표면적의 비율은, 50% 내지 60%의 범위로 하였다. 이 반도체 장치(410)에서도 접합면에 보이드는 발생하지 않고, 확실하게 접합할 수 있음이 확인되었다.
[실시례 5]
제6의 실시 형태에서 나타낸 반도체 수상 장치를 제작하고, 초음파에 의한 보이드 검사를 행하였다. 제1 반도체부재(10)와 제2 반도체부재(20)의 제작에는, 일반적인 반도체 프로세스를 이용하고, 서로 접합시키는 면을 CMP법에 의해 연마하였다. 뒤이어, 실시례 1과 마찬가지로 하여 제1 반도체부재(10)와 제2 반도체부재(20)와의 가접합을 행하고, 그 후, 350℃로 열처리를 행함에 의해 접합을 완료시켰다.
이 경우에도, 제1 반도체부재(10)와 제2 반도체부재(20)와의 접합면에는 보이드가 발생하지 않고, 또한, 접합면의 벗겨짐, 접합부위가 취약성에 기인하는 신뢰성 열화 등도 생기지 않음이 확인되었다.
[비교례]
비교례로서, 더미 전극을 배치하지 않은 구성의 반도체 장치(100a)를 제작하였다. 도 16A는, 비교례에 의한 반도체 장치(100a)의 제1 반도체부재(10a)의 접합면을 도시하는 도면이다. 또한, 도 16B는, 도 2A의 선(L6)에서의 반도체 장치(100a)의 단면도이다. 또한, 도 16C는, 도 16A의 선(L7)에서의 반도체 장치(100a)의 단면도이다. 이 반도체 장치(100a)는, 반도체 장치(100)와 비교하여, 더미 전극(5, 8)이 마련되지 않은 것 이외는, 반도체 장치(100)와 마찬가지이다.
제1 반도체부재(10a) 및 제2 반도체부재(20a)에서, 층간절연막(3a, 6a)에 각각 매입된 제1 전극 패드(4a), 제2 전극 패드(7a)는, 일반적인 다마신 공정에 의해 형성하였다. 또한, 제1 반도체부재(10a) 및 제2 반도체부재(20a)의 접합면(Pj)은, 연질층과 경질층이 적층된 일반적인 CMP 패드와, 반도체 장치 제조용이 일반적인 슬러리를 이용하여 연마를 행하였다. 제1 반도체부재(10a)와 제2 반도체부재(20a)와의 접합은, 실시례 1과 마찬가지로 하여 행하였다.
도 16B에 도시하는 바와 같이, 도 16A의 선(L6)으로 도시하는 개소에서는, 제1 반도체부재(10a)와 제2 반도체부재(20a)와의 접합면에는 보이드가 형성되지 않았다. 그러나, 도 16A의 선(L7)으로 도시하는 부분에서는, 도 16C에 도시하는 바와 같이, 제1 전극 패드(4a)와 제2 전극 패드(7a)의 사이에 보이드가 형성되었다. 이것은, 각 반도체부재의 접합면의 형성시에, 제1 전극 패드(4a) 및 제2 전극 패드(7a)의 접합면에 디싱이 생겼기 때문이다.
이와 같이, 본 기술에 의해 더미 전극을 마련한 실시례 1 내지 실시례 5에서는, 접합면에 보이드가 형성되어 있지 않기 때문에, 2개의 반도체부재를 강고하게 접합한 반도체 장치를 제공하는 것이 가능하다. 또한, 더미 전극(5, 8)은, 각각 제1 전극 패드(4) 및 제2 전극 패드(7)의 형성시에 있어서 동시에 형성 가능하기 때문에, 제조 공정수를 늘리는 일 없이, 접합 강도를 향상시킬 수 있다.
<각종 변형례 및 응용례>
다음에, 상기 제7 내지 제9의 실시 형태의 반도체 장치의 변형례 및 응용례(적용례)에 관해 설명한다.
[변형례 1]
상기 제7 내지 제9의 실시 형태에서는, 직선형상으로 연재된 접합 전극(접합 전극부)를 이용하는 예를 설명하였지만, 본 기술은 이것으로 한정되지 않는다. 제1 Cu 접합부의 제1 접합 전극(제1 접합 전극부)의 연재 방향과, 제2 Cu 접합부의 제2 접합 전극(제2 접합 전극부)의 연재 방향이 서로 교차하는 구성이라면, 각 접합 전극(접합 전극부)의 형상을 임의로 설정할 수 있다. 예를 들면, 접합 전극(접합 전극부)의 연재 방향이 그 도중에 구부러져 있어도 좋다. 그 한 예(변형례 1)를, 도 17에 도시한다.
이 예에서는, 도 17에 도시하는 바와 같이, 제1 Cu 접합부의 제1 접합 전극(1131), 및, 제2 Cu 접합부의 제2 접합 전극(1132)을 각각, L자형상으로 연재되는 봉형상 전극으로 구성한다. 그리고, 이 예에서도, 제1 접합 전극(1131)과 제2 접합 전극(1132)이, 0도<α<180도의 범위 내의 교차 각도(α)로 서로 교차하도록 접합한다. 단, 이 예에서는, 각 접합 전극의 연재 형상이 L자형상이기 때문에, 도 17에 도시하는 바와 같이, 하나의 제1 접합 전극(1131)과 하나의 제2 접합 전극(1132)의 사이에는, 2개의 Cu전극끼리의 접합 영역(1133)이 형성된다.
이 예의 구성에서도, 제1 접합 전극(1131)의 연재 방향과 제2 접합 전극(1132)의 연재 방향이 서로 교차하기 때문에, 양자의 접합시에 접합 얼라인먼트 어긋남이 발생하여도, 양자 사이의 접촉 면적(접촉 저항)의 변동을 충분히 억제할 수 있다. 그 때문에, 이 예의 반도체 장치에서도, 상기 제7의 실시 형태와 같은 효과를 얻을 수 있다.
또한, 도 17에는, 제1 접합 전극(1131) 및 제2 접합 전극(1132)의 양쪽을 L자형상으로 연재되는 봉형상 전극으로 구성하는 예를 나타냈지만, 본 기술은 이것으로 한정되지 않는다. 예를 들면, 제1 접합 전극(1131) 및 제2 접합 전극(1132)의 한쪽을, 상기 제7의 실시 형태와 마찬가지로, 직선형상으로 연재되는 봉형상 전극으로 구성하여도 좋다.
[변형례 2]
상기 제7 내지 제9의 실시 형태에서는, 제1 접합 전극(제1 접합 전극부)의 연재 방향 이외의 구성(예를 들면, 형상, 사이즈, 피치, 갯수 등)은, 제2 접합 전극(제2 접합 전극부)의 그것과 같게 하는 예를 설명하였지만, 본 기술은 이것으로 한정되지 않는다. 제1 접합 전극(제1 접합 전극부)의 연재 방향과 제2 접합 전극(제2 접합 전극부)의 연재 방향이 서로 교차하는 구성이라면, 양자의 연재 방향 이외의 구성은 서로 달라도 좋다.
예를 들면, 제1 Cu 접합부의 제1 접합 전극(제1 접합 전극부)의 형상, 사이즈, 피치 및 갯수의 적어도 하나의 구성이, 제2 Cu 접합부의 제2 접합 전극(제2 접합 전극부)의 그것과 달라도 좋다.
또한, 상기 제7 내지 제9의 실시 형태의 각 Cu 접합부의 구성을 적절히 조합시켜서, 제1 Cu 접합부의 구성과 제2 Cu 접합부의 구성이 서로 다르도록 하여도 좋다. 예를 들면, 제1 Cu 접합부 및 제2 Cu 접합부의 한쪽에 제7의 실시 형태의 구성(도 9)을 적용하고, 또한, 다른쪽에 제8의 실시 형태의 구성(도 12)을 적용하여도 좋다. 또한, 예를 들면, 제1 Cu 접합부 및 제2 Cu 접합부의 한쪽에 제7의 실시 형태의 구성(도 9)을 적용하고, 또한, 다른쪽에 제9의 실시 형태의 구성(도 13)을 적용하여도 좋다. 또한, 예를 들면, 제1 Cu 접합부 및 제2 Cu 접합부의 한쪽에 제8의 실시 형태의 구성(도 12)을 적용하고, 또한, 다른쪽에 제9의 실시 형태의 구성(도 13)을 적용하여도 좋다.
[변형례 3]
상기 제7 내지 제9의 실시 형태에서는, 접합 전극(접합 전극부)의 형성재료가 Cu인 예를 설명하였지만, 본 기술은 이것으로 한정되지 않는다. 예를 들면, Al, W, Ti, TiN, Ta, TaN, Ru 등의 재료로 접합 전극(접합 전극부)을 형성하여도 좋다.
또한, 상기 각종 실시 형태에서는, Cu로 이루어지는 접합 전극(접합 전극부)끼리를 접합하는 예를 설명하였지만, 본 기술은 이것으로 한정되지 않는다. 한쪽의 접합 전극(접합 전극부)의 형성재료가, 다른쪽의 접합 전극(접합 전극부)의 형성재료와 달라도 좋다.
[변형례 4]
상기 제8 및 제9의 실시 형태에서는, 각 Cu 접합부를, 하나의 비어를 통하여 외부의 Cu 배선에 전기적으로 접속하는 예를 설명하였다. 그러나, 이 경우, 어떠한 요인으로 그 비어에 이상이 생긴 경우, Cu 접합부와 Cu 배선과의 사이에 도통 불량 등이 발생하여, 제품의 수율이 저하될 가능성이 있다.
이 과제를 해소하기 위해, 상기 제7의 실시 형태와 마찬가지로, 상기 제8 및 제9의 실시 형태의 각 Cu 접합부에, 복수의 비어를 접속하여도 좋다(변형례 4). 즉, 상기 제8 및 제9의 실시 형태의 반도체 장치에서, Cu 접합부 및 외부의 Cu 배선 사이를 복수의 비어를 통하여 전기적으로 접속하여도 좋다. 또한, 이 경우, 복수의 비어의 형성 부분은, 임의로 설정할 수 있고, 예를 들면, 복수의 비어를 인출 전극부상에 형성할 수 있다.
이 예의 구성에서는, 복수의 비어 중하나의 비어에 이상이 생겨도, 다른 비어로 Cu 접합부와 Cu 배선 사이의 전기 접속을 유지할 수 있기 때문에, 상기 과제를 해결할 수 있다.
[변형례 5]
상기 제7 내지 제9의 실시 형태에서는, Cu 배선으로부터 비어(세로구멍 배선)를 통하여 접속된 Cu 접합부끼리를 접합할 때에, 본 기술의 Cu전극끼리의 접합 기술(접합 전극 또는 접합 전극부를 교차시키는 구성)을 적용한 예를 설명하였지만, 본 기술은 이것으로 한정되지 않는다. 예를 들면, 제1 배선부(제1 반도체부)의 제1 Cu 배선 12와, 제2 배선부(제2 반도체부)의 제2 Cu 배선(22)을, Cu 접합부를 통하지 않고 직접 접합하는 경우에도, 본 기술의 Cu전극끼리의 접합 기술을 적용할 수 있다.
이 경우, 제1 배선부(제1 반도체부)의 접합면에 형성된 제1 Cu 배선(1012)(제1 전극)의 연재 방향과, 제2 배선부(제2 반도체부)의 접합면에 형성된 제2 Cu 배선(1022)(제2 전극)의 연재 방향이 서로 교차하도록, 각 Cu 배선을 형성하면 좋다. 이 예의 구성은, 특히, 각 배선부의 접합면에 형성되는 Cu 배선의 패턴이 심플한 경우에 유효하다.
또한, 이 예의 구성에서는, 제1 배선부 및 제2 배선부 사이의 접합 계면(Sj)의 전 영역에 걸쳐서 Cu 배선끼리를 직접 접합하여도 좋다. 또한, 접합 계면(Sj)의 배선 패턴에 응하여, 접합 계면(Sj)의 일부의 영역에서는, Cu 배선끼리를 직접 접합하고, 또한, 그 밖의 영역에서는 Cu 접합부를 통하여 Cu 배선을 접합하도록 하여도 좋다.
[변형례 6]
상기 제7 내지 제9의 실시 형태에서는, 본 기술의 Cu전극끼리의 접합 기술을 반도체 장치에 적용하는 예를 설명하였지만, 본 기술은, 이것으로 한정되지 않는다. 예를 들면, 반도체 이외의 재료로 형성된 2장의 기판상에 각각 마련된 2개의 배선을 접합하는 경우에도, 상기 제7 내지 제9의 실시 형태에서 설명한 Cu전극끼리의 접합 기술을 적용할 수 있고, 같은 효과를 얻을 수 있다.
[변형례 7]
상기 각종 변형례에서, 상기 제7 내지 제9의 실시 형태에 대한 변형례를 설명하였지만, 본 기술은 이것으로 한정되지 않는다. 예를 들면 반도체 장치의 용도 등의 조건에 응하여, 상술한 상기 제7 내지 제9의 실시 형태 및 상기 변형례 1 내지 6의 구성을 적절히 조합하여도 좋다.
[응용례]
상기 각종 실시 형태 및 각종 변형례의 반도체 장치는, 각종 전자 기기에 적용 가능하다. 예를 들면, 상기 제6의 실시의 형태에서 설명한 반도체 수상 장치(600), 및 상기 제10의 실시 형태로 설명한 고체 촬상 소자(1200)는 각각, 디지털 카메라나 비디오 카메라 등의 카메라 시스템, 촬상 기능을 갖는 휴대 전화, 또는, 촬상 기능을 구비한 다른 기기 등의 전자 기기에 적용할 수 있다. 여기서는, 전자 기기의 한 구성례로서, 카메라를 예로 들어 설명한다.
도 18에, 응용례에 관한 카메라의 개략 구성을 도시한다. 또한, 도 18에는, 정지화상 또는 동화를 촬영할 수 있는 비디오 카메라의 구성례를 도시한다.
이 예의 카메라(1300)는, 고체 촬상 소자(1301)와, 고체 촬상 소자(1301)의 수광 센서(부도시)에 입사광을 유도하는 광학계(1302)와, 고체 촬상 소자(1301) 및 광학계(1302) 사이에 마련된 셔터 장치(1303)와, 고체 촬상 소자(1301)를 구동하는 구동 회로(1304)를 구비한다. 또한, 카메라(1300)는, 고체 촬상 소자(1301)의 출력 신호를 처리하는 신호 처리 회로(1305)를 구비한다.
고체 촬상 소자(1301)는, 예를 들면, 상기 제6의 실시의 형태에서 설명한 반도체 수상 장치(600)나, 상기 제10의 실시 형태에서 설명한 고체 촬상 소자(1200)로 구성할 수 있다. 그 밖의 각 부분의 구성 및 기능은 다음과 같다.
광학계(광학 렌즈(1302))는, 피사체로부터의 상광(입사광)을 고체 촬상 소자(1301)의 촬상면(부도시)상에 결상시킨다. 이에 의해, 고체 촬상 소자(1301) 내에, 일정 기간, 신호 전하가 축적된다. 또한, 광학계(1302)는, 복수의 광학 렌즈를 포함하는 광학 렌즈군으로 구성하여도 좋다. 또한, 셔터 장치(1303)는, 입사광의 고체 촬상 소자(1301)에의 광조사 기간 및 차광 기간을 제어한다.
구동 회로(1304)는, 고체 촬상 소자(1301) 및 셔터 장치(1303)에 구동 신호를 공급한다. 그리고, 구동 회로(1304)는, 공급한 구동 신호에 의해, 고체 촬상 소자(1301)의 신호 처리 회로(1305)에의 신호 출력 동작, 및, 셔터 장치(1303)의 셔터 동작을 제어한다. 즉, 이 예에서는, 구동 회로(1304)로부터 공급되는 구동 신호(타이밍 신호)에 의해, 고체 촬상 소자(1301)로부터 신호 처리 회로(1305)에의 신호 전송 동작을 행한다.
신호 처리 회로(1305)는, 고체 촬상 소자(1301)로부터 전송된 신호에 대해, 각종의 신호 처리를 시행한다. 그리고, 각종 신호 처리가 시행된 신호(영상 신호)는, 메모리 등의 기억 매체(부도시)에 기억된다, 또는, 모니터(부도시)에 출력된다.
<그 밖의 변형례>
또한, 본 기술은, 상기 각종 실시 형태 및 각종 변형례 등으로 한정되는 것이 아니고, 본 기술의 요지를 일탈하지 않는 범위에서 그 밖에 다양한 구성을 취할 수 있다.
또한, 본 기술은, 이하와 같은 구성을 취할 수도 있다.
(1)
제1 층간절연막과, 상기 제1 층간절연막 내에 매입되고, 일방의 표면이 상기 제1 층간절연막의 일방의 표면과 동일면상에 위치한 제1 전극 패드와, 상기 제1 층간절연막 내에 매입되고, 일방의 표면이 상기 제1 층간절연막의 상기 일방의 표면과 동일면상에 위치하고, 상기 제1 전극 패드의 주위에 배설된 제1 더미 전극을 포함하는 제1 배선층과,
상기 제1 층간절연막의 상기 제1 전극 패드의 상기 일방의 표면측에 위치한 제2 층간절연막과, 상기 제2 층간절연막 내에 매입되고, 일방의 표면이 상기 제2 층간절연막의 상기 제1 층간절연막측의 표면과 동일 표면상에 위치하고, 또한 상기 제1 전극 패드에 접합된 제2 전극 패드와, 일방의 표면이 상기 제2 층간절연막의 상기 제1 층간절연막측의 표면과 동일면상에 위치하고, 상기 제2 전극 패드의 주위에 배설되고, 상기 제1 더미 전극에 접합된 제2 더미 전극를 포함하는 제2 배선층를
포함하는
반도체 장치.
(2)
상기 제1 전극 패드 및 상기 제1 더미 전극은, 상기 제1 배선층과 상기 제2 배선층과의 접합면에 대해, 상기 제2 전극 패드 및 상기 제2 더미 전극과 면대칭으로 배치되는
상기 (1)에 기재된 반도체 장치.
(3)
상기 제1 배선층과 상기 제2 배선층과의 접합면에서, 상기 제1 층간절연막의 표면적에 대한 상기 제1 전극 패드 및 상기 더미 전극의 표면적의 비율이 50% 이상 60% 이하남
상기 (1) 또는 (2)에 기재된 반도체 장치.
(4)
상기 제1 및 제2 더미 전극은, 전부 그라운드에 접속된
상기 (1) 내지 (3)의 어느 하나에 기재된 반도체 장치.
(5)
상기 제1 전극 패드 및 상기 제1 더미 전극은 동일한 외형을 가지며, 전부 등간격으로 배열된
상기 (1) 내지 (4)의 어느 하나에 기재된 반도체 장치.
(6)
상기 제1 더미 전극은, 상기 제1 배선층과 상기 제2 배선층과의 접합면에서, 상기 제1 전극 패드의 주위에만 배치된
상기 (1) 내지 (4)의 어느 하나에 기재된 반도체 장치.
168]
또한, 본 기술은, 이하와 같은 구성을 취할 수도 있다.
(7)
접합 계면측의 표면에 형성되고 또한 제1의 방향으로 연재되는 제1 전극을 갖는 제1 반도체부와,
상기 접합 계면에서 상기 제1 전극과 접합되며 또한 상기 제1의 방향과 교차하는 제2의 방향으로 연재되는 제2 전극을 가지며, 상기 접합 계면에서 상기 제1 반도체부와 맞붙여서 마련된 제2 반도체부를
구비한 반도체 장치.
(8)
상기 제1 반도체부가, 복수의 상기 제1 전극을 포함하는 제1 접합부와, 그 제1 접합부와 전기적으로 접속된 제1 배선을 가지며,
상기 제2 반도체부가, 복수의 상기 제2 전극을 포함하는 제2 접합부와, 그 제2 접합부와 전기적으로 접속된 제2 배선을 갖는
상기 (7)에 기재된 반도체 장치.
(9)
상기 복수의 제1 전극의 각각이, 별개로 상기 제1 배선에 접속되어 있다
상기 (8)에 기재된 반도체 장치.
(10)
상기 복수의 제2 전극의 각각이, 별개로 상기 제2 배선에 접속되어 있는
상기 (9)에 기재된 반도체 장치.
(11)
상기 제1 접합부가, 상기 복수의 제1 전극의 일방의 단부에 접속된 제1 인출 전극을 가지며, 그 제1 인출 전극이 상기 제1 배선과 전기적으로 접속되어 있는
상기 (8)에 기재된 반도체 장치.
(12)
상기 제2 접합부가, 상기 복수의 제2 전극의 일방의 단부에 접속된 제2 인출 전극을 가지며, 그 제2 인출 전극이 상기 제2 배선과 전기적으로 접속되어 있는
상기 (8) 또는 (11)에 기재된 반도체 장치.
(13)
상기 제1 접합부가, 상기 복수의 제1 전극의 일방 및 타방의 단부에 각각 접속된 2개의 제1 인출 전극을 가지며, 그 2개의 제1 인출 전극중 적어도 한쪽이 상기 제1 배선과 전기적으로 접속되어 있는
상기 (8)에 기재된 반도체 장치.
(14)
상기 제2 접합부가, 상기 복수의 제2 전극의 일방 및 타방의 단부에 각각 접속된 2개의 제2 인출 전극을 가지며, 그 2개의 제2 인출 전극중 적어도 한쪽이 상기 제2 배선과 전기적으로 접속되어 있는
상기 (8) 또는 (13)에 기재된 반도체 장치.
(15)
상기 제1 전극 및 상기 제2 전극이 모두, Cu로 형성되어 있는
상기 (7) 내지 (14)의 어느 하나에 기재된 반도체 장치.
169]
본 출원은, 일본 특허청에 2011년 5월 24일에 출원된 일본 특허출원 번호2011-115634호, 및, 일본 특허청에서 2011년 6월 9일에 출원된 일본 특허출원 번호2011-129190호를 기초로 하여 우선권을 주장하는 것이고, 이들의 출원의 모든 내용을 참조에 의해 본 출원에 원용한다.

Claims (15)

  1. 제1 층간절연막과, 상기 제1 층간절연막 내에 매입되고, 일방의 표면이 상기 제1 층간절연막의 일방의 표면과 동일면상에 위치한 제1 전극 패드와, 상기 제1 층간절연막 내에 매입되고, 일방의 표면이 상기 제1 층간절연막의 상기 일방의 표면과 동일면상에 위치하고, 상기 제1 전극 패드의 주위에 배설된 제1 더미 전극을 포함하는 제1 배선층과,
    상기 제1 층간절연막의 상기 제1 전극 패드의 상기 일방의 표면측에 위치한 제2 층간절연막과, 상기 제2 층간절연막 내에 매입되고, 일방의 표면이 상기 제2 층간절연막의 상기 제1 층간절연막측의 표면과 동일 표면상에 위치하고, 또한 상기 제1 전극 패드에 접합된 제2 전극 패드와, 일방의 표면이 상기 제2 층간절연막의 상기 제1 층간절연막측의 표면과 동일면상에 위치하고, 상기 제2 전극 패드의 주위에 배설되고, 상기 제1 더미 전극에 접합된 제2 더미 전극를 포함하는 제2 배선층을 포함하고,
    상기 제1 더미 전극은 각 상기 제1 전극 패드의 사이에 배치되고, 상기 제2 더미 전극은 각 상기 제2 전극 패드의 사이에 배치되고,
    1개의 상기 제2 전극 패드에 대해 2개의 상기 제1 전극 패드가 접합된 제1의 영역과, 1개의 상기 제2 더미 전극에 대해 2개의 상기 제1 더미 전극이 접합된 제2 영역을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 전극 패드 및 상기 제1 더미 전극은, 상기 제1 배선층과 상기 제2 배선층과의 접합면에 대해, 상기 제2 전극 패드 및 상기 제2 더미 전극과 면대칭으로 배치되는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 배선층과 상기 제2 배선층과의 접합면에서, 상기 제1 층간절연막의 표면적에 대한 상기 제1 전극 패드 및 상기 제1 더미 전극의 표면적의 비율이 50% 이상 60% 이하인 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 및 제2 더미 전극은, 전부 그라운드에 접속된 것을 특징으로 하는 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 제1 전극 패드 및 상기 제1 더미 전극은 동일한 접합면 형상을 가지며, 전부 등간격으로 배열된 것을 특징으로 하는 반도체 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 제1 더미 전극은, 상기 제1 배선층과 상기 제2 배선층과의 접합면에서, 상기 제1 전극 패드의 주위에만 배치된 것을 특징으로 하는 반도체 장치.
  7. 접합 계면측의 표면에 형성되고, 제1의 방향으로 소정의 간격으로 평행하게 연재되는 복수의 제1 전극을 갖는 제1 반도체부와,
    상기 접합 계면에서 상기 제1 전극과 접합되며, 상기 제1의 방향과 교차하는 제2의 방향으로 소정의 간격으로 평행하게 연재되는 복수의 제2 전극을 가지며, 상기 접합 계면에서 상기 제1 반도체부와 맞붙여서 마련된 제2 반도체부를 구비하고,
    상기 복수의 제1 전극 및 상기 복수의 제2 전극은, 상기 접합 계면측에 노출되는 면이, 각각 연재되는 방향에 대해 직교하는 방향에서 균등한 폭으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 반도체부가, 복수의 상기 제1 전극을 포함하는 제1 접합부와, 그 제1 접합부와 전기적으로 접속된 제1 배선을 가지며,
    상기 제2 반도체부가, 복수의 상기 제2 전극을 포함하는 제2 접합부와, 그 제2 접합부와 전기적으로 접속된 제2 배선을 갖는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 복수의 제1 전극의 각각이, 별개로 상기 제1 배선에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 복수의 제2 전극의 각각이, 별개로 상기 제2 배선에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제8항에 있어서,
    상기 제1 접합부가, 상기 복수의 제1 전극의 일방의 단부에 접속된 제1 인출 전극을 가지며, 그 제1 인출 전극이 상기 제1 배선과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 제2 접합부가, 상기 복수의 제2 전극의 일방의 단부에 접속된 제2 인출 전극을 가지며, 그 제2 인출 전극이 상기 제2 배선과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  13. 제8항에 있어서,
    상기 제1 접합부가, 상기 복수의 제1 전극의 일방 및 타방의 단부에 각각 접속된 2개의 제1 인출 전극을 가지며, 그 2개의 제1 인출 전극중 적어도 한쪽이 상기 제1 배선과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    상기 제2 접합부가, 상기 복수의 제2 전극의 일방 및 타방의 단부에 각각 접속된 2개의 제2 인출 전극을 가지며, 그 2개의 제2 인출 전극중 적어도 한쪽이 상기 제2 배선과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  15. 제7항에 있어서,
    상기 제1 전극 및 상기 제2 전극이 모두, Cu로 형성되어 있는 것을 특징으로 하는 반도체 장치.
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