KR101900348B1 - 프로그래머블 로직 디바이스 - Google Patents

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세이이치 요네다
타츠지 니시지마
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 목적은 프로그래머블 스위치에 의해 서로 접속된 논리 블록들을 가지는 프로그래머블 로직 디바이스를 제공하는 것이고, 이 경우 프로그래머블 스위치는 그 내부에 통합된 산화물 반도체 트랜지스터를 특징으로 한다. 산화물 반도체 트랜지스터의 매우 낮은 오프 전류는 그 산화물 반도체 트랜지스터에 접속되는 트랜지스터의 게이트 전극의 전위를 보유하는 높은 능력으로 인해 불휘발성 메모리로서의 기능을 제공한다. 불휘발성 메모리로서 기능하는 산화물 반도체 트랜지스터의 능력은 전원 전위의 공급이 차단되었을 때에도 논리 블록들의 접속을 제어하기 위한 컨피겨레이션 데이터가 유지되는 것을 허용한다. 따라서, 디바이스의 시작시 컨피겨레이션 데이터를 다시 기입하는 과정이 생략될 수 있고, 이는 디바이스의 전력 소비에 있어서의 감소에 기여한다.

Description

프로그래머블 로직 디바이스{Programmable Logic Device}
본 발명은 프로그래머블 로직 디바이스 및 이 프로그래머블 로직 디바이스를 이용한 반도체 장치에 관한 것이다. 또한, 본 발명은 이 반도체 장치를 이용한 전자기기에 관한 것이다.
통상, IC나 LSI로 대표되는 반도체 집적 회로는 제조 시에 회로 구성이 고정되고, 제조 후에 회로 구성을 변경할 수 없다. 이와 대조적으로, 프로그래머블 로직 디바이스(PLD : Programmable　Logic Device)라고 불리는 반도체 집적 회로는 복수의 논리 회로로 이루어지는 논리 블록을 단위로서, 각 논리 블록이 배선을 통해 전기적으로 접속되는 구조로 되어 있다. 프로그래머블 로직 디바이스에서는, 각 논리 블록의 회로 구성이 전기 신호에 의해 제어될 수 있다.
이것에 의해, 프로그래머블 로직 디바이스는 제조 후에도 설계 변경을 행할 수 있다. 그러므로, 프로그래머블 로직 디바이스를 이용함으로써, 반도체 집적 회로의 설계, 개발에 소요되는 기간 및 비용을 크게 삭감시킬 수 있다.
프로그래머블 로직 디바이스에는, CPLD(Complex　PLD), FPGA(Field　Programmable　Gate　Array)라고 불리는 것도 존재한다. 프로그래머블 로직 디바이스의 어느 것에서도, 메모리부에 저장된 데이터(컨피겨레이션 데이터)에 따라 동작하고, 논리 블록들간의 배선의 교차부에 형성되어 있는 프로그래머블 스위치에 의해 각 논리 블록의 접속을 제어하고 있다. 즉, 논리 블록 간의 배선 접속을 제어하는 각각의 프로그래머블 스위치에 데이터를 프로그래밍함으로써, 프로그래머블 로직 디바이스의 회로 구성을 변경할 수 있다.
프로그래머블 로직 디바이스의 메모리부에는, SRAM(Static　Random　Access　Memory) 등의 휘발성 메모리가 주로 이용되고 있다. 또한, 한편으로 특허문헌 1에 나타내는 바와 같이, 이 메모리부에, 플래시 메모리와 같이 플로팅 게이트 트랜지스터로 이루어지는 불휘발성 메모리를 이용하는 기술도 존재한다.
일본국 특개 2002-374165호 공보
근년, 전자기기의 소비 전력의 저감은 중요한 과제이고, 전자기기에 이용되는 반도체 집적 회로의 저소비 전력화도 강하게 요구되고 있다. 따라서, 소비 전력 저감을 위해, 반도체 장치 전체 또는 그 일부로의 전원 전위의 공급을 일시적으로 차단하고, 필요한 때만 필요한 회로 블록에서 전원 전위의 공급을 선택하는 구동 방법(이하, 노멀리-오프(normally-off)의 구동 방법이라고 함)이 제안되고 있다.
그러나, 프로그래머블 로직 디바이스에서, 각 논리 블록 간의 배선 접속을 제어하는 프로그래머블 스위치의 메모리부에 휘발성 메모리를 이용하는 경우, 전원 전위의 공급이 차단되었을 때에, 메모리부에 저장되어 있던 컨피겨레이션 데이터가 손실되게 된다. 이에 따라, 프로그래머블 스위치의 메모리부에 휘발성 메모리를 이용한 프로그래머블 로직 디바이스에서는, 전원 공급시마다, 이 휘발성 메모리에 컨피겨레이션 데이터를 매회 기입할 필요가 있다. 따라서, 전원 공급을 시작하고부터 프로그래머블 로직 디바이스를 동작시키기 전까지 큰 지연 시간이 존재한다. 즉, 프로그래머블 스위치의 메모리부에 휘발성 메모리를 이용한 프로그래머블 로직 디바이스에서는, 전원 전위의 공급을 일시적으로 차단하는 노멀리-오프의 구동 방법을 행하는 것이 어렵다.
또한,　프로그래머블 로직 디바이스에서,　각 논리 블록 간의 배선 접속을 제어하는 프로그래머블 스위치의 메모리부에 플로팅 게이트 트랜지스터를 가지는 불휘발성 메모리를 이용하는 경우, 노멀리-오프의 구동 방법을 이용하여 전원 전위의 공급을 일시적으로 차단해도 컨피겨레이션 데이터는 유지될 수 있다.　그러나,　데이터를 기입할 때에는 플로팅 게이트에 전자를 주입하므로, 높은 전위가 필요하고, 따라서 데이터 기입에 긴 시간을 필요로 한다. 또한, 이 데이터 기입 시의 터널링 전류에 의해 플로팅 게이트의 게이트 절연층이 쉽사리 열화한다.
위 문제들을 감안하여, 전원 전위의 공급이 차단되었을 때에도 컨피겨레이션 데이터의 유지를 할 수 있고, 전원이 공급된 후 짧은 기동 시간을 가지고, 낮은 전력으로 동작할 수 있는 프로그래머블 로직 디바이스를 제공하는 것이 과제이다.
개시된 본 발명의 일 양태에서, 논리 블록들 간의 배선 접속을 제어하는 프로그래머블 스위치의 메모리부에서의 트랜지스터는, 와이드 밴드갭 반도체인 산화물 반도체 재료와 같이, 트랜지스터의 오프 전류에 있어서의 충분한 감소를 허용하는 재료를 포함한다. 트랜지스터의 오프 전류를 충분히 작게 할 수 있는 반도체 재료를 이용할 때, 전원 전위의 공급이 차단되었을 때에도 컨피겨레이션 데이터를 유지할 수 있게 된다. 본 명세서에서 개시하는 프로그래머블 로직 디바이스의 구체적인 구성은 이하와 같이 된다.
개시된 본 발명의 일 양태는 복수의 논리 회로를 각각 포함하는, 복수의 논리 블록과, 복수의 논리 블록과 전기적으로 접속되고, 행방향 또는 열방향으로 각각 연장하는 복수의 배선과, 복수의 배선이 교차하는 부분에 각각 제공되고, 이 교차하는 부분에서 복수의 배선의 접속을 제어하는 복수의 배선 선택 회로를 포함한다. 복수의 배선 선택 회로 각각은 이 교차하는 부분에서 복수의 배선 중 2개의 배선과 전기적으로 접속되고, 이 2개의 배선의 접속을 제어하는, 적어도 하나의 프로그래머블 스위치를 포함한다. 프로그래머블 스위치는 제 1 트랜지스터와 제 2 트랜지스터를 포함한다. 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 복수의 배선 중 하나에 전기적으로 접속되고, 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 나머지 하나는 복수의 배선 중 또 다른 하나와 전기적으로 접속된다. 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 제 1 트랜지스터의 게이트 전극에 전기적으로 접속된다. 제 2 트랜지스터는 산화물 반도체층을 포함한다. 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 나머지 것으로부터의 입력 전위는 제 1 트랜지스터의 게이트 전극에서 유지된다.
또한, 위 구조에서, 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽과, 제 1 트랜지스터의 게이트 전극과의 사이에, 인버터가 전기적으로 접속될 수 있다. 게다가, 프로그래머블 로직 디바이스는 제 3 트랜지스터를 더 포함할 수 있다. 제 3 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽은 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽과 전기적으로 접속되고, 제 3 트랜지스터의 소스 전극 및 드레인 전극 중 나머지 한쪽은 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 나머지 한쪽과 전기적으로 접속되고, 제 3 트랜지스터의 게이트 전극은 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽에 전기적으로 접속된다. 제 3 트랜지스터와 제 1 트랜지스터는 다른 도전형을 가질 수 있다.
상기 구조에서, 제 1 트랜지스터는 바람직하게는 단결정 실리콘을 이용하여 형성된다. 또한, 제 2 트랜지스터는 절연막을 사이에 끼우고 제 1 트랜지스터의 위에 적층되고, 제 2 트랜지스터의 적어도 일부는 제 1 트랜지스터의 적어도 일부와 중첩하는 것이 바람직하다. 또한, 제 2 트랜지스터의 적어도 일부는 제 2 트랜지스터를 포함하는 프로그래머블 스위치에 인접하는 프로그래머블 스위치에 포함된 제 1 트랜지스터의 적어도 일부와 중첩하는 것이 바람직하다.
또한, 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽에, 한쪽의 단자가 전기적으로 접속되는 용량 소자가 제공될 수 있다.
개시하는 발명의 다른 일 양태는 복수의 논리 회로를 각각 가지는, 복수의 논리 블록과, 복수의 논리 블록과 전기적으로 접속되고, 행방향 또는 열방향으로 각각 연장하는 복수의 배선과, 복수의 배선이 교차하는 부분에 각각 제공되고, 이 교차하는 부분에서 복수의 배선의 접속을 제어하는 복수의 배선 선택 회로를 포함하는 프로그래머블 로직 디바이스이다. 복수의 배선 선택 회로 각각은 이 교차하는 부분에서 복수의 배전 중 2개의 배선과 전기적으로 접속되고, 이 두 배선의 접속을 제어하는, 적어도 하나의 프로그래머블 스위치를 포함한다. 이 프로그래머블 스위치는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 및 제 4 트랜지스터를 포함한다. 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 복수의 배선 중 하나에 전기적으로 접속되고, 제 1 트랜지스터의 소스 전극 및 드레인 전극 나머지 하나는 복수의 배선 중 다른 하나에 전기적으로 접속된다. 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 복수의 배선 중 하나에 전기적으로 접속되고, 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 나머지 하나는 복수의 배선 중 다른 하나에 전기적으로 접속된다. 제 3 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 제 1 트랜지스터의 게이트 전극에 전기적으로 접속된다. 제 4 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 제 2 트랜지스터의 게이트 전극에 전기적으로 접속되고, 제 4 트랜지스터의 게이트 전극은 제 3 트랜지스터의 게이트 전극에 전기적으로 접속된다. 제 2 트랜지스터와 제 1 트랜지스터는 다른 도전형을 가진다. 제 3 트랜지스터와 제 4 트랜지스터는 각각 산화물 반도체층을 포함한다. 제 3 트랜지스터의 소스 전극 및 드레인 전극 중 나머지 하나로부터의 제 1 전위 입력은 제 1 트랜지스터의 게이트 전극에서 유지된다. 제 4 트랜지스터의 소스 전극과 드레인 전극 중 나머지 하나로부터의 제 2 전위 입력은 제 2 트랜지스터의 게이트 전극에서 유지된다. 제 2 전위의 극성은 제 1 전위의 극성과 반대이다.
위 구조에서, 제 3 트랜지스터 또는 제 4 트랜지스터의 소스 전극 및 드레인 전극의 한쪽에, 한쪽의 단자가 전기적으로 접속되는 용량 소자가 제공될 수 있다.
논리 블록들 간의 배선 접속을 제어하는 프로그래머블 스위치의 메모리부의 트랜지스터에, 트랜지스터의 오프 전류를 충분히 작게 할 수 있는, 산화물 반도체와 같은 와이드 밴드갭 반도체를 이용함으로써, 전원 전위의 공급이 차단되었을 때에도 컨피겨레이션 데이터가 유지될 수 있다. 이와 같은 구성으로, 전원이 공급된 후의 컨피겨레이션 데이터의 기입이 생략될 수 있어서, 프로그래머블 로직 디바이스의 기동 시간이 짧을 수 있다. 따라서, 프로그래머블 로직 디바이스에 노멀리-오프의 구동 방법을 이용하여, 저소비 전력화를 도모할 수 있다.
도 1(a) 및 도 1(b)는 본 발명의 일 양태에 따른 프로그래머블 로직 디바이스를 설명하는 회로도이다.
도 2(a) 내지 도 2(c)는 각각 본 발명의 일 양태에 따른 프로그래머블 로직 디바이스의 일부를 설명하는 회로도이다.
도 3(a) 내지 도 3(d)는 각각 본 발명의 일 양태에 따른 프로그래머블 로직 디바이스의 일부를 설명하는 회로도이다.
도 4(a) 내지 도 4(c)는 각각 본 발명의 일 양태에 따른 프로그래머블 로직 디바이스의 일부를 설명하는 회로도이다.
도 5(a) 내지 도 5(c)는 각각 본 발명의 일 양태에 따른 프로그래머블 로직 디바이스의 일부를 설명하는 회로도이다.
도 6(a) 내지 도 6(d)는 프로그래머블 로직 디바이스의 제작 단계들을 도시하는 도면이다.
도 7(a) 및 도 7(b)는 프로그래머블 로직 디바이스의 제작 단계들을 도시하는 도면이다.
도 8(a) 내지 도 8(c)는 프로그래머블 로직 디바이스의 제작 단계들을 도시하는 도면이다.
도 9(a) 및 도 9(b)는 프로그래머블 로직 디바이스의 제작 단계들을 도시하는 도면이다.
도 10은 휴대용 전자기기의 블록도이다.
도 11은 전자 서적의 블록도이다.
도 12(a) 내지 도 12(e)는 각각 산화물의 구조를 설명하는 도면이다.
도 13(a) 내지 도 13(c)는 산화물의 구조를 설명하는 도면이다.
도 14(a) 내지 도 14(c)는 산화물의 구조를 설명하는 도면이다.
도 15(a) 및 도 15(b)는 각각 산화물의 구조를 설명하는 도면이다.
도 16은 계산에 의해 얻어진 이동도의 게이트 전압 의존성을 설명하는 도면이다.
도 17(a) 내지 도 17(c)는 각각 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면이다.
도 18(a) 내지 도 18(c)은 각각 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면이다.
도 19(a) 내지 도 19(c)는 각각 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면이다.
도 20(a) 및 도 20(b)는 계산에 이용한 트랜지스터의 단면 구조를 설명하는 도면이다.
도 21(a) 및 도 21(c)는 각각 산화물 반도체막을 이용한 트랜지스터 특성의 그래프이다.
도 22는 시료 A 및 시료 B의 XRD 스펙트럼을 도시하는 도면이다.
도 23은 트랜지스터의 오프 전류와 측정시 기판 온도 사이의 관계를 도시하는 도면이다.
도 24는 Ids 및 전계 효과 이동도의 Vgs 의존성을 도시하는 도면이다.
도 25(a)는 기판 온도와 문턱값 전압의 관계를 도시하는 도면이고, 도 25(b)는 기판 온도와 전계 효과 이동도 사이의 관계를 도시하는 도면이다.
도 26(a) 및 도 26(b)는 각각 측정에 이용한 트랜지스터의 평면도와 단면 구조를 설명하는 도면이다.
도 27(a) 및 도 27(b)는 각각 프로그래머블 로직 디바이스의 구조의 일부를 설명하는 평면도이다.
도 28은 프로그래머블 로직 디바이스의 구조의 일부를 설명하는 평면도이다.
도 29는 본 발명의 일 양태에 따른 프로그래머블 로직 디바이스를 설명하는 회로도이다.
이하에서는, 본 발명의 실시형태에 대해 첨부 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어나지 않고 다양한 변경 및 수정이 이루어질 수 있음이 당업자라면 용이하게 이해된다는 점을 주목하라. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, "소스"나 "드레인"의 기능은 다른 극성의 트랜지스터를 채용하는 경우나, 예를 들면 회로 동작에 있어서 전류 흐름의 방향이 변화하는 경우 등에는 서로 바뀔 수 있음을 주목하라. 이 때문에, 본 명세서에서는 "소스"나 "드레인" 이라는 용어는 서로 바꾸어 이용할 수 있다.
"전기적으로 접속"에는, "어떤 전기적 작용을 가지는 것"을 통해 성분들이 접속되는 경우를 포함한다는 점을 주목하라. 여기서, "어떤 전기적 작용을 가지는 것"은 그러한 것을 통해 접속된 접속 대상 사이에서 전기 신호의 송수신이 이루어질 수 있는 것이라면, 특별히 제한은 없다. 예를 들면, "어떤 전기적 작용을 가지는 것"에는, 전극이나 배선을 비롯하여, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터(inductor), 커패시터(capacitor), 그 외의 각종 기능을 가지는 소자 등이 포함된다.
회로도 상은 독립되어 있는 구성 요소들이 전기적으로 접속하고 있는 것처럼 도시되어 있는 경우라도, 실제로는, 예를 들면 배선의 일부가 전극으로서도 기능하는 경우 등, 하나의 도전막이 복수의 구성 요소의 기능을 겸하고 있는 경우도 있다. 본 명세서에서 "전기적으로 접속"이란, 이러한 하나의 도전막이 복수의 구성 요소의 기능을 겸하고 있는 경우도 그 범주에 포함된다.
"위"나 "아래"라는 용어는 각각 구성 요소의 위치 관계가, 반드시 "바로 위"또는 "바로 아래"인 것을 의미하는 것은 아니다. 예를 들면, "게이트 절연층 위의 게이트 전극"이라는 표현은, 게이트 절연층과 게이트 전극 사이에 다른 구성 요소를 포함하는 경우를 의미할 수 있다.
도면 등에서 도시하는 각 구성의 위치, 크기, 범위 등은 이해를 간단히 하기 위해, 실제의 위치, 크기, 범위 등을 나타내고 있지 않은 경우가 있음을 주목하라. 이 때문에, 개시된 발명은, 반드시, 도면에 개시된 위치, 크기, 범위 등에 한정되지 않는다.
"제 1", "제 2", 및 "제 3" 등의 서수사는 구성 요소의 혼동을 피하기 위해 붙인 것이다.
(실시형태 1)
본 실시형태에서는, 개시하는 발명의 일 양태에 따른 프로그래머블 로직 디바이스의 회로 구성에 대해, 도 1(a) 및 도 1(b), 도 2(a) 내지 도 2(c), 도 3(a) 내지 도 3(d), 도 4(a) 내지 도 4(c), 및 도 5(a) 내지 도 5(c)를 참조하여 설명한다.
개시된 발명의 일 양태에 따른, 프로그래머블 로직 디바이스의 구성을 도 1(A)에 도시한다. 프로그래머블 로직 디바이스는 각각 복수의 논리 회로를 가지는 복수의 논리 블록(10), 복수의 논리 블록(10)과 전기적으로 접속된 복수의 배선(11), 및 복수의 배선(11)이 교차하는 부분에 각각 제공된 스위치 매트릭스(12)를 가진다. 복수의 논리 블록(10)은 도 1(a)에 도시한 것처럼, 매트릭스 모양으로 형성하는 것이 바람직하다. 각 논리 블록(10) 사이에 적어도 하나의 배선(11)이 제공되고, 행방향 또는 열방향으로 연장한다. 또한, 행방향으로 연장 형성된 복수의 배선(11)과 열방향으로 연장 형성된 복수의 배선(11)이 교차하는 부분에 스위치 매트릭스(12)가 각각 제공된다. 도 1(a)에 도시한 것처럼, 복수의 논리 블록(10)의 외주부를 덮도록 복수의 배선(11) 및 복수의 스위치 매트릭스(12)가 제공된다.
또한, 논리 블록(10)은 반드시 매트릭스 모양으로 간격을 두고 형성할 필요는 없다. 예를 들면, 복수의 논리 블록(10)의 사이에 배선(11)을 형성하지 않고, 행방향 또는 열방향으로 서로 인접하게 논리 블록(10)이 제공될 수 있다. 그 경우 적어도 하나의 배선(11)이 행방향 또는 열방향으로 서로 인접된 논리 블록들의 군들 사이에 제공된다. 또한, 행방향으로 연장하는 복수의 배선(11)과 열방향으로 연장하는 복수의 배선(11)이 교차하는 부분에 스위치 매트릭스(12)가 각각 제공된다. 또한, 복수의 논리 블록(10)의 외주부를 둘러싸도록 복수의 배선(11) 및 복수의 스위치 매트릭스(12)가 제공될 수 있다. 논리 블록(10)에 포함된 논리 회로는 로서 임의의 논리 회로가 이용될 수 있다. 예를 들면, 논리 게이트를 이용해도 좋고, 논리 게이트를 조합한 조합 논리 회로를 이용해도 좋다.
또한, 논리 블록(10), 배선(11) 및 스위치 매트릭스(12)의 개수는 적절히 설정하면 좋고, 도 1(a) 안에 도시하는 수에 한정되지 않는다.
또한, 프로그래머블 로직 디바이스는 곱셈기, RAM(Random　Access　Memory) 블록, PLL(Phase Locked Loop) 블록, 또는 I/O(Input/Output) 엘리먼트(element)를 더 포함할 수 있다. 곱셈기는 복수의 데이터의 곱셈을 고속으로 행하는 기능을 가진다. RAM 블록은 메모리로서 주어진 데이터를 기억하는 기능을 가진다. PLL 블록은 클록 신호를 프로그래머블 로직 디바이스 내부의 회로에 공급하는 기능을 가진다. I/O 엘리먼트는 프로그래머블 로직 디바이스와 외부 회로 사이의 신호 전달을 제어하는 기능을 가진다.
논리 블록(10)은 복수의 논리 회로를 포함한다. 이 복수의 논리 회로로부터 소망의 논리 회로를 선택하여 접속함으로써, 소망의 논리 기능을 가지는 논리 회로를 형성할 수 있다. 이와 같은 논리 블록(10)은 저장된 데이터에 따라 접속의 전환을 행하는 스위치를 형성하고, 이 스위치를 통해 복수의 논리 회로를 접속하는 구성으로 함으로써 형성할 수 있다.
또한, 상기와 같은 논리 블록(10)은 복수의 논리 회로를 포함하는 룩 업 테이블(look-up table)을 이용함으로써 형성될 수 있다. 여기서, 룩 업 테이블은 입력 신호에 대하여, 각 논리 블록에 제공된 메모리에 저장된 데이터에 따른 연산 처리를 행하여 출력 신호를 출력할 수 있다.
논리 블록(10)은, 플립 플롭이나 카운터 회로 등의 순서 회로를 포함할 수 있고, 예를 들면 시프트 레지스터가 제공될 수 있다.
도 1(a)에 도시하는 스위치 매트릭스(12) 중 하나의 구성을 도 1(b)에 도시한다. 도 1(b)에 도시한 것처럼, 스위치 매트릭스(12)는 행방향으로 연장하는 복수의 배선(11)의 하나와 열방향으로 연장하는 복수의 배선(11)의 하나가 교차하는 부분에 배선 선택 회로(13)를 가진다.
또한 도 1(b)에 도시하는 배선 선택 회로(13)의 구성을 도 2(a)에 도시한다. 배선 선택 회로(13)는 배선(11a) 내지 배선(11d), 및 프로그래머블 스위치(30a) 내지 프로그래머블 스위치(30f)를 가지고 있다. 배선(11a)은 프로그래머블 스위치(30a)를 통해 배선(11b)과, 프로그래머블 스위치(30e)를 통해 배선(11c)과, 프로그래머블 스위치(30d)를 통해 배선(11d)과, 전기적으로 접속된다. 또한, 배선(11b)은 프로그래머블 스위치(30b)를 통해 배선(11c)과, 프로그래머블 스위치(30f)를 통해 배선(11d)과, 전기적으로 접속된다. 또한, 배선(11c)은 프로그래머블 스위치(30c)를 통해 배선(11d)과, 전기적으로 접속되어 있다.
여기서, 배선(11a) 및 배선(11c)은 도 1(a) 및 도 1(b)에서, 행방향으로 연장하는 배선(11)에 상당하지만, 배선 선택 회로(13)에서 행방향 이외의 방향에도 분기시킬 수 있다. 예를 들면, 도 2(a)에 도시한 것처럼, 행방향으로 연장하는 배선(11a)은 프로그래머블 스위치(30a) 및 프로그래머블 스위치(30d)에 의해 배선(11b)과 배선(11d)에 전기적으로 접속시켜 열방향으로 분기시킬 수 있다. 마찬가지로, 배선(11b) 및 배선(11d)은 도 1(a) 및 도 1(b)에서, 열방향으로 연장하는 배선(11)에 상당하지만, 배선 선택 회로(13)의 프로그래머블 스위치(30a) 내지 프로그래머블 스위치(30d)에 의해 행방향에도 분기시킬 수 있다.
또한, 도 2(a)에 도시되는 배선 선택 회로(13)에서는, 배선을 4개(배선(11a) 내지 배선(11d)) 형성했지만, 본 실시형태에 도시하는 배선 선택 회로(13)의 구조는 위 구조에 한정되지 않는다. 배선 선택 회로에 제공된 배선의 개수는 프로그래머블 로직 디바이스에서 제공된 배선의 개수에 따라 결정되기 때문에, 적절히 2개 이상의 배선이 제공되고, 배선의 수에 따라 프로그래머블 스위치가 제공된다.
여기서 프로그래머블 스위치(30a 내지 30f)는 저장된 데이터(이하 컨피겨레이션 데이터라고도 함)에 따라 배선(11a) 내지 배선(11d) 중 2개의 접속을 제어한다. 따라서, 배선 선택 회로(13)는 프로그래머블 스위치(30a 내지 30f)를 전환함으로써, 배선(11a) 내지 배선(11d)을 소망의 접속 관계로 할 수 있다.
즉, 스위치 매트릭스(12)의 각 배선(11)이 교차하는 부분에 제공된 배선 선택 회로(13)에서, 프로그래머블 스위치를 전환함으로써, 복수의 논리 블록(10) 중 소망의 논리 블록(10)을 선택하여 접속할 수 있다. 이에 따라, 소망의 논리 기능을 가지는 프로그래머블 로직 디바이스가 형성될 수 있다. 이와 같이 스위치 매트릭스(12)를 형성함으로써, 2개의 소망의 논리 블록(10)을, 다른 논리 블록(10)을 사이에 끼우지 않고, 직접 접속할 수 있게 된다.
도 2(a)에 도시하는 프로그래머블 스위치(30a 내지 30f)에 대응하는 프로그래머블 스위치(30)의 구성을 도 2(b)에 도시한다. 도 2(b)에 도시하는 프로그래머블 스위치는 단자(A), 단자(B), 메모리부(32) 및 스위치부(34)로 이루어진다.
프로그래머블 스위치(30)는 메모리부(32)에 저장된 컨피겨레이션 데이터에 따라 스위치부(34)를 제어하고, 단자(A)와 단자(B)의 접속을 제어한다. 단자(A) 및 단자(B)는, 각각 배선 선택 회로(13)에 형성된 복수의 배선(11)의 하나와 전기적으로 접속되어 있다. 스위치부(34)는 단자(A) 및 단자(B)를 통해 배선 선택 회로(13)에 제공된 배선(11)들에 전기적으로 접속된다. 메모리부(32)는 메모리부에 저장하는 컨피겨레이션 데이터의 전위를 입력하는 데이터선(D)과 전기적으로 접속되고, 메모리부로의 컨피겨레이션 데이터의 기입을 제어하는 신호를 입력하는 워드선(W)과 전기적으로 접속되고, 컨피겨레이션 데이터를 저장하는 노드에서, 스위치부(34)와 전기적으로 접속된다.
프로그래머블 스위치(30)에 포함되는 메모리부(32)의 구성을 도 2(c)에 도시한다. 도 2(c)에 도시한 것처럼, 메모리부(32)는 트랜지스터(40)를 포함한다. 트랜지스터(40)의 소스 전극 및 드레인 전극의 한쪽은 스위치부(34)와 전기적으로 접속되고, 트랜지스터(40)의 소스 전극 및 드레인 전극의 다른 한쪽은 데이터선(D)과 전기적으로 접속되며, 트랜지스터(40)의 게이트 전극은 워드선(W)과 전기적으로 접속된다. 여기서, 트랜지스터(40)로서, 오프 전류가 매우 낮은 트랜지스터가 이용된다. 이 트랜지스터(40)가 오프 상태일 때, 스위치부(34)와 전기적으로 접속되는 소스 전극 및 드레인 전극의 한쪽에 컨피겨레이션 데이터에 대응하는 전위를 유지할 수 있다. 예를 들면, 소스 전극 및 드레인 전극의 한쪽이 고전위의 상태를 "1"에 대응시키고, 소스 전극 및 드레인 전극의 한쪽이 저전위의 상태를 "0"에 대응시킴으로써, 1비트의 컨피겨레이션 데이터를 기억할 수 있다.
오프 전류가 매우 낮은 트랜지스터는 실리콘 반도체보다 밴드갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은 와이드 밴드갭 반도체를, 채널 형성 영역에 포함한다. 실리콘 반도체보다 밴드갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은, 와이드 밴드갭 반도체의 일례로서, 탄화 규소(SiC) 또는 질화 갈륨(GaN) 등의 화합물 반도체, In-Ga-Zn-O계 산화물 반도체 등의 금속 산화물로 이루어지는 산화물 반도체 등이 사용될 수 있다. 본 실시형태에서, 메모리부(32)에 이용하는 오프 전류가 매우 낮은 트랜지스터로서는, 산화물 반도체를 포함하는 트랜지스터가 이용된다. 회로도에서는, 몇몇 경우들에서 산화물 반도체를 포함하는 트랜지스터인 것을 도시하기 위해, "OS"의 부호를 아울러 기재하는 경우가 있다.
메모리부(32) 및 스위치부(34)를 가지는 프로그래머블 스위치(30)의 구체적인 회로 구성을 도 3(a)에 도시한다. 도 3(a)에 도시하는 프로그래머블 스위치는 트랜지스터(112)와 트랜지스터(110)를 포함한다. 트랜지스터(112)의 소스 전극 및 드레인 전극 중 하나는 단자(A)에 전기적으로 접속되고, 트랜지스터(112)의 소스 전극 및 드레인 전극의 다른 한쪽은 프로그래머블 스위치의 단자(B)에 전기적으로 접속된다. 트랜지스터(110)의 소스 전극 및 드레인 전극 중 하나는 트랜지스터(112)의 게이트 전극에 전기적으로 접속되고, 트랜지스터(110)의 소스 전극 및 드레인 전극의 다른 한쪽은 데이터선(D)에 전기적으로 접속되며, 트랜지스터(110)의 게이트 전극은 워드선(W)에 전기적으로 접속된다.
단자(A)는 이 프로그래머블 스위치의 한쪽의 단자이고, 배선 선택 회로(13)에 제공된 복수의 배선(11) 중 하나와 전기적으로 접속되어 있다. 단자(B)는 이 프로그래머블 스위치의 다른 한쪽의 단자이고, 배선 선택 회로(13)에 제공된 복수의 배선(11) 중 다른 하나와 전기적으로 접속되어 있다. 트랜지스터(110)는 도 2(b)에 도시하는 메모리부(32)에 대응하고, 산화물 반도체층을 포함한다. 트랜지스터(112)는 도 2(b)에의 스위치부(34)에 대응한다. 또한, 트랜지스터(112) n-채널 트랜지스터이거나 p-채널 트랜지스터일 수 있다. 본 실시형태에서, 트랜지스터(112)는 n-채널 트랜지스터이다.
도 3(a)에서의 프로그래머블 스위치는 트랜지스터(110)의 소스 전극 및 드레인 전극의 한쪽과 트랜지스터(112)의 게이트 전극이 서로 전기적으로 접속된 노드(이하 노드(FG)라고도 표기함)에 컨피겨레이션 데이터에 대응하는 전위가 공급되고, 이 전위를 노드(FG)에 유지함으로써, 단자(A)와 단자(B) 사이의 도통 상태가 결정된다. 이하에 프로그래머블 스위치에서의 컨피겨레이션 데이터의 기입 동작 및 유지 동작에 대해 설명한다.
우선, 워드선(W) 전위를 트랜지스터(110)가 온 상태가 되는 전위로 하여 트랜지스터(110)를 온 상태로 한다. 이에 따라 데이터선(D)의 전위가 노드(FG)에 공급된다. 즉, 트랜지스터(112)의 게이트 전극에 소정의 전위가 공급된다(데이터의 기입). 여기서, 이 소정의 전위가 고전위인 경우, n-채널 트랜지스터(112)가 온 상태가 되고, 단자(A)와 단자(B) 사이가 도통 상태가 된다. 또한, 이 소정의 전위가 저전위인 경우, n-채널 트랜지스터(112)가 오프 상태가 되고, 단자(A)와 단자(B) 사이가 비도통 상태가 된다.
데이터선(D)의 전위를 노드(FG)에 기입한 후, 이 데이터선(D)의 전위를 유지한 상태로, 워드선(W)의 전위를 트랜지스터(110)가 오프 상태가 되는 전위로 하여 트랜지스터(110)를 오프 상태로 한다. 트랜지스터(110)는 산화물 반도체와 같은 와이드 갭 반도체를 포함하고, 오프 전류가 매우 낮으므로, 노드(FG)에 부여된 소정의 전위가 유지된다(데이터의 유지). 즉, 트랜지스터(112)의 게이트 전극의 소정의 전위가 유지되므로, 트랜지스터(112)의 접속 상태도 유지된다. 이에 따라, 도 3(a)에서의 프로그래머블 스위치의 접속 상태를 전원 전위의 공급 없이 유지할 수 있게 된다.
이와 같이, 논리 블록들 간의 배선 접속을 제어하는 프로그래머블 스위치의 메모리부의 트랜지스터는, 트랜지스터의 오프 전류를 충분히 작게 할 수 있는, 산화물 반도체와 같은 와이드 밴드갭 반도체를 포함함으로써, 전원 전위의 공급이 차단되어 있는 동안에도 장기간에 걸쳐 컨피겨레이션 데이터를 유지할 수 있고, 프로그래머블 스위치의 접속 상태를 유지할 수 있다. 이에 따라, 프로그래머블 로직 디바이스 전체 또는 그 일부로의 전원 전위의 공급을 일시적으로 차단하고, 필요한 때만 필요한 회로 블록에서 전원 전위 공급을 선택하는 구동 방법(노멀리-오프의 구동 방법)을 이용하고, 이 프로그래머블 스위치를 포함하는 복수의 논리 블록으로의 전원 전위의 공급을 차단해도, 각 논리 블록 간의 접속 상태는 유지될 수 있다. 따라서, 노멀리-오프의 구동 방법에 의해, 전력이 공급된 후 컨피겨레이션 데이터의 기입을 생략할 수 있게 되므로, 프로그래머블 로직 디바이스의 기동 시간이 짧아질 수 있다. 따라서, 본 실시형태에 나타내는 프로그래머블 로직 디바이스에서, 노멀리-오프의 구동 방법을 이용하여 저소비 전력화를 도모할 수 있다.
또한, 트랜지스터(110)를 통해 컨피겨레이션 데이터에 따른 전위를 노드(FG)에 부여함으로써 이 데이터를 기입할 수 있다. 프로그래머블 스위치의 메모리부에 플로팅 게이트를 사용하고, 전자 주입에 의해 컨피겨레이션 데이터를 기입하는 경우와 비교해서, 데이터 기입에 필요한 전위 및 시간을 대폭 저감할 수 있다. 또한, 플로팅 게이트에 전자 주입을 행할 때에 발생하는 터널 전류에 의한 게이트 절연층의 열화의 문제도 발생하지 않으므로, 데이터의 재기입 사이클의 횟수가 증가될 수 있다.
또한, 일반적으로 프로그래머블 로직 디바이스는 이 프로그래머블 로직 디바이스를 가지는 반도체 장치의 동작을 정지한 상태에서, 프로그래머블 스위치의 전환을 행하여 각 논리 블록 간의 접속 상태의 변경을 행한다. 이것을 컨피겨레이션(configuration)이라고 부른다. 이와는 대조적으로, 이 반도체 장치의 동작중에 컨피겨레이션을 행하는 것을 동적 컨피겨레이션이라고 부른다. 위에서 서술한 것처럼, 본 실시형태에 나타내는 프로그래머블 스위치는 컨피겨레이션 데이터의 기입을 고속으로 행할 수 있어서, 동적 컨피겨레이션도 용이하게 행할 수 있다.
프로그래머블 스위치에서는 도 1(a)에 도시하는 배선 선택 회로(13)뿐만 아니라, 도 1(a)에 도시하는 논리 블록(10)에서도 복수의 논리 회로의 접속 상태가 기억될 수 있다.
또한, 도 3(a)에서의 구성과는 다른 구성을 각각 가지는 프로그래머블 스위치에 대해 도 3(b) 내지 도 3(d), 도 4(a) 내지 도 4(c) 및 도 5(a) 내지 도 5(c)를 이용하여 설명한다.
용량 소자(116)가 포함된다는 점에서, 도 3(b)에서의 프로그래머블 스위치는 도 3(a)에서의 프로그래머블 스위치와 다르다. 용량 소자(116)의 한쪽 단자는 노드(FG)와 전기적으로 접속하고, 다른 한쪽의 단자는 고정된 전위로 유지된다. 여기서 본 실시형태에 나타내는 용량 소자(116)는 다른 한쪽의 단자를 접지시키고 있다. 그 외의 구성에 대해서는 도 3(a)에 도시하는 프로그래머블 스위치의 구성과 마찬가지이다.
이와 같이 용량 소자(116)를 제공함으로써, 데이터선(D)에서 노드(FG)에 컨피겨레이션 데이터에 따른 전위를 입력할 때에 노드(FG)에 공급된 전하를 용이하게 유지할 수 있으므로, 프로그래머블 스위치의 컨피겨레이션 데이터의 유지 특성을 용이하게 향상시킬 수 있다. 또한 노드(FG)의 기생 용량이 충분히 큰 경우에는, 특별히 용량 소자를 형성하지 않아도 용량 소자(116)가 제공되는 경우와 같은 효과를 얻을 수 있다.
트랜지스터(110)의 소스 전극 및 드레인 전극 중 하나와 트랜지스터(112)의 게이트 전극 사이에 버퍼(118)가 제공된다는 점에서, 도 3(c)에서의 프로그래머블 스위치는 도 3(a)에 도시하는 프로그래머블 스위치와 다르다. 여기에서는, 트랜지스터(112)의 게이트 전극을 포함하는 노드를 노드(FG)로 한다. 그 외의 구성에 대해서는 도 3(a)에 도시하는 프로그래머블 스위치의 구성과 같다.
이와 같이 버퍼(118)를 형성하고, 전원선으로부터 노드(FG)에 전위를 부여함으로써, 단자(A) 또는 단자(B)의 전위가 변동해도, 트랜지스터(112)의 용량 결합으로 인해 노드(FG)의 전위가 변화하는 것을 막을 수 있다. 또한, 버퍼(118)가 제공될 때, 데이터선(D)으로부터 입력된 전위가 트랜지스터(110)에서 트랜지스터(110)의 문턱 전위 분만큼 전압 강하해도, 전원 전위에 따른 전위를 노드(FG)에 입력할 수 있다.
또한, 도 3(d)에 도시하는 프로그래머블 스위치는 트랜지스터(110)의 소스 전극 및 드레인 전극의 한쪽과, 트랜지스터(112)의 게이트 전극 사이에 인버터(120)가 제공된다는 점에서, 도 3(a)에 도시하는 프로그래머블 스위치와 다르다. 여기에서는, 트랜지스터(112)의 게이트 전극을 포함하는 노드를 노드(FG)로 한다. 또한, 그 외의 구성에 대해서는 도 3(a)에 도시하는 프로그래머블 스위치의 구성과 같다. 단, 데이터선(D)으로부터 입력된 전위의 극성이 인버터(120)에 의해 반대로 되어, 도 3(d)에서의 프로그래머블 스위치에서의 트랜지스터(112)의 동작은 도 3(a)에서의 프로그래머블 스위치에서의 트랜지스터(112)의 동작이 역전된 것이다.
이와 같이 인버터(120)를 형성하여, 전원선으로부터 노드(FG)로 전위를 공급함으로써, 단자(A) 또는 단자(B)의 전위가 변동해도, 트랜지스터(112)의 용량 결합으로 인해 노드(FG)의 전위가 변화하는 것을 막을 수 있다. 또한, 인버터(120)가 제공될 때, 데이터선(D)으로부터 입력된 전위가 트랜지스터(110)에서 트랜지스터(110)의 문턱 전위만큼 전압 강하해도, 전원 전위에 따른 전위를 노드(FG)에 입력할 수 있다.
또한, 도 3(a) 내지 도 3(d)에 도시하는 프로그래머블 스위치들 각각에서는, 스위치부에 트랜지스터(112)를 이용했지만, 본 실시형태에 따른 스위치부의 구성은 이것에 한정되는 것은 아니다. 스위치부에서 사용된 트랜지스터(112) 대신에 트랜스미션 게이트(134)가 사용될 수 있다.
[0062]
예를 들면, 도 4(a)에 도시된 구성이 이용될 수 있다. 도 4(a)에 도시하는 프로그래머블 스위치는 트랜지스터(130) 트랜스미션 게이트(134), 및 인버터(144)를 포함한다. 여기서 트랜스미션 게이트(134)는 n-채널 트랜지스터와 p-채널 트랜지스터를 포함한다. 트랜지스터들 각각의 소스 전극 및 드레인 전극 중 하나는 단자(A)에 전기적으로 접속되고, 트랜지스터들 각각의 소스 전극 및 드레인 전극 중 나머지 하나는 단자(B)에 전기적으로 접속된다. n-채널 트랜지스터의 게이트 전극(노드(FG1))을 트랜지스터(130)의 소스 전극 및 드레인 전극의 한쪽과 전기적으로 접속하고, p-채널 트랜지스터의 게이트 전극(노드(FG2))을 트랜지스터(130)의 소스 전극 및 드레인 전극의 한쪽과 인버터(144)를 통해 전기적으로 접속하고 있다. 트랜지스터(130)의 소스 전극 및 드레인 전극의 다른 한쪽이 데이터선(D)과 전기적으로 접속되고, 워드선(W)과 트랜지스터(130)의 게이트 전극이 전기적으로 접속되어 있다. 트랜지스터(130)는 산화물 반도체층을 포함한다. 또한, 도 4(a)에서는 인버터(144)를 트랜지스터(130)의 소스 전극 및 드레인 전극의 한쪽과 트랜스미션 게이트(134)의 p-채널 트랜지스터의 게이트 전극 사이에 제공했지만, 프로그래머블 스위치의 구성은 이것에 한정되지 않는다. 인버터(144)를 트랜지스터(130)의 소스 전극 및 드레인 전극의 한쪽과 트랜스미션 게이트(134)의 n-채널 트랜지스터의 게이트 전극 사이에 제공될 수 있다.
즉, 도 4(a)에서의 프로그래머블 스위치는 스위치부에 포함된 트랜지스터(112) 대신 트랜스미션 게이트(134)가 제공되는 점과, 트랜스미션 게이트(134)의 한쪽의 트랜지스터의 게이트 전극과 트랜지스터(130)의 소스 전극 및 드레인 전극의 한쪽과의 사이에 인버터(144)가 제공된다는 점에서, 도 3(A)에 도시하는 프로그래머블 스위치와 다르다.
프로그래머블 스위치의 스위치부가 하나의 트랜지스터를 포함하는 경우, 이 트랜지스터의 접속 상태(온 상태 또는 오프 상태의 것)를 유지하기 위해서는, 이 트랜지스터의 소스 전극 또는 드레인 전극에 인가된 최대 전위(또는 최소 전위)보다 이 트랜지스터의 문턱 전위분만큼 높은(또는 낮은) 전위를, 이 트랜지스터의 게이트 전극에 인가할 필요가 있다. 그러나, 위에서 서술한 것처럼, 프로그래머블 스위치의 스위치부에 트랜스미션 게이트를 이용함으로써, 최대 전위(또는 최소 전위)보다 상기의 문턱 전위분만큼 높은(또는 낮은) 전위를 게이트 전극에 가하지 않아도 스위칭을 행할 수 있다. 그러므로, 프로그래머블 스위치의 저소비 전력화를 도모할 수 있다.
도 4(b)에 도시하는 프로그래머블 스위치는 용량 소자(136)가 포함된다는 점에서, 도 4(a)에 도시하는 프로그래머블 스위치와 다르다. 용량 소자(136)의 한쪽의 단자가 노드(FG1)와 전기적으로 접속하고, 다른 한쪽의 단자는 고정된 전위로 유지된다. 본 실시형태에서는 용량 소자(136)는 다른 한쪽의 단자를 접지시키고 있다. 또한, 그 외의 구성에 대해서는 도 4(a)에 도시하는 프로그래머블 스위치의 구성과 마찬가지라는 점을 주목하라.
이와 같이 용량 소자(136)를 형성함으로써, 데이터선(D)에서 노드(FG1)에 컨피겨레이션 데이터에 따른 전위를 입력할 때에 노드(FG1)에 공급된 전하를 용이하게 유지할 수 있고, 따라서 프로그래머블 스위치의 컨피겨레이션 데이터의 유지 특성을 용이하게 향상시킬 수 있다. 또한 노드(FG1)의 기생 용량이 충분히 큰 경우에는, 용량 소자가 없어도 용량 소자(136)가 제공되는 경우와 마찬가지의 효과를 얻을 수 있다.
또한, 도 4(c)에 도시하는 프로그래머블 스위치는 트랜지스터(130)의 소스 전극 및 드레인 전극의 한쪽과, 트랜스미션 게이트(134)의 n-채널 트랜지스터의 게이트 전극과의 사이에 버퍼(146)가 제공된다는 점에서, 도 4(a)에서의 프로그래머블 스위치와 다르다. 그 외의 구성에 대해서는 도 4(a)에 도시하는 프로그래머블 스위치의 구성과 마찬가지이다.
이와 같이 인버터(144) 및 버퍼(146)를 형성하고, 전원선에서 노드(FG1) 및 노드(FG2)에 전위를 부여함으로써, 단자(A) 또는 단자(B)의 전위가 변동해도, 트랜스미션 게이트(134)의 트랜지스터들의 용량 결합으로 인해, 노드(FG1) 및 노드(FG2)의 전위가 변화하는 것을 막을 수 있다. 또한, 인버터(144) 및 버퍼(146)가 제공될 때, 데이터선(D)으로부터 입력된 전위가 트랜지스터(130)에서 트랜지스터(130)의 문턱 전위의 분만큼 전압 강하해도, 전원 전위에 따른 전위를 노드(FG1) 및 노드(FG2)에 입력할 수 있다.
또한, 도 4(a) 내지 도 4(c)에 도시하는 프로그래머블 스위치 각각에서는, 스위치부의 트랜스미션 게이트(134)의 각 게이트 전극에 서로 역극성의 전위를 입력하기 위해 인버터(144)를 이용했다. 하지만, 본 실시형태에 따른 프로그래머블 스위치의 구성은 이것에 한정되는 것은 아니다. 서로 역극성의 전위가 입력되는 데이터선(D)과 데이터선(DB), 및 각각의 데이터 선들에 전기적으로 접속되는 산화물 반도체를 포함하는 트랜지스터들이 사용될 수 있다.
예를 들면, 도 5(a)에 도시한 것과 같은 구성이 이용될 수 있다. 도 5(a)에 도시하는 프로그래머블 스위치는 트랜지스터(150), 트랜지스터(152), 및 트랜스미션 게이트(154)를 포함한다. 여기서 트랜스미션 게이트(154)는 n-채널 트랜지스터와 p-채널 트랜지스터를 포함한다. 트랜스미션 게이트(154)의 트랜지스터들 각각의 소스 전극 및 드레인 전극의 한쪽은 단자(A)에 전기적으로 접속되고, 트랜스미션 게이트(154)의 트랜지스터들 각각의 소스 전극 및 드레인 전극의 다른 한쪽은 단자(B)에 전기적으로 접속된다. n-채널 트랜지스터의 게이트 전극(노드(FG1))을 트랜지스터(150)의 소스 전극 및 드레인 전극의 한쪽과 전기적으로 접속하고, p-채널 트랜지스터의 게이트 전극(노드(FG2))을 트랜지스터(152)의 소스 전극 및 드레인 전극의 한쪽과 전기적으로 접속한다. 트랜지스터(150)는 소스 전극 및 드레인 전극의 다른 한쪽이 데이터선(D)과 전기적으로 접속되고, 트랜지스터(150)의 게이트 전극이 워드선(W)과 전기적으로 접속되고 있다. 트랜지스터(152)는 소스 전극 및 드레인 전극의 다른 한쪽이 데이터선(DB)과 전기적으로 접속되고, 트랜지스터(152)의 게이트 전극이 워드선(W)과 전기적으로 접속되어 있다. 트랜지스터(150) 및 트랜지스터(152) 각각은 산화물 반도체층을 포함한다. 데이터선(D)의 전위와 데이터선(DB)의 전위는 서로 반대 극성을 가진다.
즉, 도 5(a)에서의 프로그래머블 스위치는 스위치부에 포함된 트랜지스터(112) 대신 트랜스미션 게이트(154)가 제공된다는 점, 및 데이터선(DB)과 트랜지스터(152)가 제공되어 있는 점에서, 도 3(a)에 도시하는 프로그래머블 스위치와 다르다.
전술한 바와 같이, 프로그래머블 스위치의 스위치부에 트랜스미션 게이트가 이용될 때, 도 4(a)에 도시하는 트랜스미션 게이트를 포함하는 프로그래머블 스위치와 마찬가지로, 트랜지스터의 소스 전극 또는 드레인 전극에 인가된 최대 전위(또는 최소 전위)보다 이 트랜지스터의 문턱 전위 분만큼 높은(또는 낮은) 전위를 게이트 전극에 적용하지 않아도 스위칭을 행할 수 있다. 따라서, 프로그래머블 스위치의 저소비 전력화를 도모할 수 있다.
용량 소자(156)와 용량 소자(158)가 포함된다는 점에서, 도 5(b)에 도시하는 프로그래머블 스위치는 도 5(a)에 도시하는 프로그래머블 스위치와 다르다. 용량 소자(156)의 한쪽의 단자는 노드(FG1)와 전기적으로 접속하고, 다른 한쪽의 단자가 고정된 전위와 전기적으로 접속된다. 용량 소자(158)의 한쪽의 단자는 노드(FG2)와 전기적으로 접속하고, 다른 한쪽의 단자가 고정된 전위와 전기적으로 접속된다. 여기서 본 실시형태에 나타내는 용량 소자(156) 및 용량 소자(158)는 다른 한쪽의 단자를 접지시키고 있다. 그 외의 구성에 대해서는 도 5(a)에 도시하는 프로그래머블 스위치의 구성과 같다.
이와 같이 용량 소자(156) 및 용량 소자(158)가 제공되어, 데이터선(D)에서 노드(FG1)에, 데이터선(DB)에서 노드(FG2)에 컨피겨레이션 데이터에 따른 전위를 입력할 때에 노드(FG1) 및 노드(FG2)에 공급된 전하를 용이하게 유지할 수 있기 때문에, 프로그래머블 스위치의 컨피겨레이션 데이터의 유지 특성을 용이하게 향상시킬 수 있다. 노드(FG1) 및 노드(FG2) 각각의 기생 용량이 충분히 큰 경우에는, 특별히 용량 소자를 형성하지 않아도 용량 소자(156) 및 용량 소자(158)가 제공되는 경우에 얻어진 효과와 같은 효과를 얻을 수 있다.
또한, 도 5(c)에서의 프로그래머블 스위치와 같이, 한쪽의 단자가 노드(FG1)와 전기적으로 접속하고, 다른 한쪽의 단자가 노드(FG2)와 전기적으로 접속되는 용량 소자(160)를 형성하는 구성으로 해도 좋다. 그 외의 구성에 대해서는 도 5(a)에 도시하는 프로그래머블 스위치의 구성과 마찬가지이다.
또한, 도 4(a) 내지 도 4(c) 및 도 5(a) 내지 도 5(c)에 도시하는 프로그래머블 스위치에 대해서도 도 3(b) 내지 도 3(d)에 도시하는 프로그래머블 스위치와 마찬가지의 구성을 조합시킬 수 있다.
이상과 같이, 각 논리 블록 간의 배선 접속을 제어하는 프로그래머블 스위치의 메모리부의 트랜지스터에, 트랜지스터의 오프 전류를 충분히 작게 할 수 있는, 산화물 반도체와 같은 와이드 밴드갭 반도체를 이용함으로써, 전원 전위의 공급이 차단되었을 때라도 컨피겨레이션 데이터를 유지할 수 있게 된다. 이에 따라, 전원 투입 후의 컨피겨레이션 데이터의 기입을 생략할 수 있게 되기 때문에, 프로그래머블 로직 디바이스의 기동 시간을 짧게 할 수 있다. 따라서, 프로그래머블 로직 디바이스에 노멀리-오프의 구동 방법을 이용하여, 저소비 전력화를 도모할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 본 실시형태에 나타내는 구성, 방법끼리 조합시켜 이용할 수 있고, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합시켜 이용할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에 나타내는 프로그래머블 로직 디바이스의 프로그래머블 스위치의 제작 방법에 대해, 도 6(a) 내지 도 6(d), 도 7(a) 및 도 7(b), 도 8(a) 내지 도 8(c), 및 도 9(a)와 도 9(b)를 이용하여 설명한다. 예로서 도 3(a)에 도시하는, 트랜지스터(110) 및 트랜지스터(112)를 포함하는 프로그래머블 스위치의 제작 방법에 대해 설명한다. 또한, 도 6(a) 내지 도 6(d), 도 7(a) 및 도 7(b), 도 8(a) 내지 도 8(c), 및 도 9(a)와 도 9(b)에서, A-B를 따라 취해진 단면도는 산화물 반도체막을 포함하는 트랜지스터(110)와 n-채널 트랜지스터(112)가 형성되는 영역의 단면도에 상당하고, C-D를 따라 취해진 단면도는 산화물 반도체막을 포함하는 트랜지스터(110)의 소스 전극 또는 드레인 전극의 한쪽과 n-채널 트랜지스터(112)의 게이트 전극이 접속된 노드(FG)에서 단면도에 상당함을 주목하라.
우선, 도 6(a)에 도시한 것처럼, p형의 반도체 기판(201)에 소자 분리 영역(203)이 형성된다.
p형의 반도체 기판(201)으로서는, p형의 도전형을 가지는 단결정 실리콘 기판(실리콘 웨이퍼), 또는 화합물 반도체 기판(SiC 기판, 사파이어 기판, GaN 기판 등)을 이용할 수 있다.
또한, p형의 반도체 기판(201)의 대신에, SOI(Silicon On Insulator) 기판으로서, 경면 연마 웨이퍼에 산소 이온을 주입한 후, 고온 가열함으로써, 표면에서 일정 깊이에 산화층을 형성시킴과 동시에, 표면층에 발생한 결함을 소멸시켜 만들어진 소위 SIMOX(separation by implanted oxygen) 기판이나, 수소 이온 주입에 의해 형성된 미소 보이드(void)의 열처리에 의한 성장을 이용하여 반도체 기판을 벽개하는 스마트 컷(Smart-cut)법이나, ELTRAN법(Epitaxial Layer Transfer:캐논사(Canon Inc.)의 등록 상표) 등을 이용하여 형성된 SOI 기판을 이용해도 좋다.
소자 분리 영역(203)은 LOCOS(Local Oxidation of Silicon)법 또는 STI(Shallow Trench Isolation)법 등을 이용하여 형성된다.
또한, 동일 기판 위에 p-채널 트랜지스터를 형성하는 경우, 예를 들면, 도 4(a)에서의 트랜스미션 게이트나 인버터를 동일 기판 위에 형성하는 경우, p형 반도체 기판(201)의 일부에 n웰 영역을 형성해도 좋다. n웰 영역은 인, 비소 등의 n형을 부여하는 불순물 원소를 첨가하여 형성된다.
또한, 여기에서는, p형의 반도체 기판을 이용하고 있지만, n형의 반도체 기판을 이용하여, p-채널 트랜지스터가 형성될 수 있다. 그 경우, n형의 반도체 기판에 p형을 부여하는 붕소 등의 불순물 원소가 첨가된 p웰 영역을 형성하여, 동일 기판 위에 n-채널 트랜지스터가 형성될 수 있다.
다음에, 도 6(b)에 도시한 것처럼, 반도체 기판(201) 위에 게이트 절연막(207) 및 게이트 전극(209)이 형성된다.
열처리를 행하여 반도체 기판(201)의 표면이 산화되어, 산화 실리콘막이 형성된다. 또한, 열 산화법에 의해 산화 실리콘막이 형성된 후에, 산화 실리콘막의 표면에 질화 처리를 행함으로써, 산화실리콘막과 산소와 질소를 가지는 실리콘막(산화 질화 실리콘막)과의 적층 구조로 형성한다. 다음에, 산화 실리콘막 또는 산질화 실리콘막의 일부를 선택적으로 에칭하고, 게이트 절연막(207)을 형성한다. 또는, 두께 5~50nm의 산화 실리콘, 산화 질화 실리콘, 고유전율 물질(high-k 재료라고도 함)인 탄탈 산화물, 산화 하프늄, 산화 하프늄 실리케이트, 산화 지르코늄, 산화 알루미늄, 또는 산화 티탄 등의 금속 산화물, 산화 란탄 등의 희토류 산화물 등을, CVD법, 스퍼터링법 등에 의해 형성한 후, 선택적으로 일부를 에칭하여, 게이트 절연막(207)이 형성된다.
게이트 전극(209)은 탄탈, 텅스텐, 티탄, 몰리브덴, 크롬, 니오븀 등에서 선택된 금속, 또는 이들의 금속을 주성분으로 포함하는 합금 재료 또는 화합물 재료를 이용하여 형성되는 것이 바람직하다. 또한, 인 등의 불순물을 첨가한 다결정 실리콘을 이용할 수 있다. 또한, 게이트 전극(209)은 금속 질화물막과 상기의 금속막의 적층 구조를 가질 수 있다. 금속 질화물로서는, 질화 텅스텐, 질화 몰리브덴, 질화 티탄이 사용될 수 있다. 금속 질화물막이 제공될 때, 금속막의 밀착성이 향상될 수 있고, 박리가 방지될 수 있다.
게이트 전극(209)은 도전막이 스퍼터링법, CVD법 등에 의해 형성된 후, 이 도전막의 일부를 선택적으로 에칭하는 방식으로 형성된다.
여기서는, 열처리에 의해, 반도체 기판(201)의 표면이 산화되어, 산화 실리콘막이 형성되고; 이 산화 실리콘막 위에 질화 탄탈막 및 텅스텐막이 적층된 도전막을 스퍼터링법에 의해 형성한 후; 산화 실리콘막 및 도전막의 각각 일부가 선택적으로 에칭된다. 따라서, 게이트 절연막(207) 및 게이트 전극(209)이 형성된다.
또한, 고집적화를 위해, 게이트 전극(209)의 측면에 측벽 절연층이 제공되지 않는 것이 바람직하다. 한편으로, 트랜지스터의 특성을 중시하는 경우에는, 게이트 전극(209)의 측면에 측벽 절연층이 제공될 수 있다.
다음에, 도 6(C)에 도시한 것처럼, 반도체 기판(201)에 n형의 도전형을 부여하는 불순물 원소가 첨가되어, n형의 불순물 영역(211a)과 n형의 불순물 영역(211b)이 형성된다. 또한, 동일 기판 위에 n웰 영역이 형성되는 경우, 이 n웰 영역에 p형의 도전형을 부여하는 불순물 원소를 첨가하여 p형의 불순물 영역이 형성된다. n형의 불순물 영역(211a, 211b)에서 n형을 부여하는 불순물 원소의 농도는, 1×1019/cm3 이상 1×1021/cm3 이하이고, p형의 불순물 영역에서 p형을 부여하는 불순물 원소의 농도는, 1×1019/cm3 이상 1×1021/cm3 이하이다. n형을 부여하는 불순물 원소 및 p형을 부여하는 불순물 원소는 각각 이온 도핑법, 이온 주입법 등을 적절히 이용하여, 반도체 기판(201) 및 n웰 영역에 추가된다.
또한, 게이트 전극(209)의 측면에 측벽 절연층을 형성하는 경우, 이 측벽 절연층과 중첩하는 영역에, n형의 불순물 영역(211a, 211b) 및 p형의 불순물 영역과는 다른 불순물 농도의 불순물 영역이 형성될 수 있다.
다음에, 도 6(D)에 도시한 것처럼, 반도체 기판(201), 소자 분리 영역(203), 게이트 절연막(207) 및 게이트 전극(209) 위에, 스퍼터링법, CVD법 등에 의해, 절연막(215) 및 절연막(217)이 형성된다.
절연막(215) 및 절연막(217)은 각각 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 질화 알루미늄 등을 이용하면 좋고, 적층 또는 단층으로 형성될 수 있다. 또한, 절연막(215)을 CVD법으로 형성할 때, 절연막(215)의 수소 함유량이 증가될 수 있다. 이러한 절연막(215)을 이용하여 가열 처리를 행함으로써, 반도체 기판을 수소화하고, 수소에 의해 댕글링 본드(dangling bond)를 종단시켜, 이 반도체 기판 중의 결함을 저감할 수 있다.
또한, 절연막(217)이 BPSG(Borophosphosilicate glass)와 같은 무기 재료, 또는, 폴리이미드나 아크릴 수지와 같은 유기 재료를 이용하여 형성될 때, 절연막(217)의 평탄성을 높일 수 있음을 주목하라.
절연막(215) 또는 절연막(217)을 형성한 후, n형의 불순물 영역(211a, 211b) 및 p형의 불순물 영역에 첨가된 불순물 원소를 활성화하기 위한 열처리를 행한다.
이상의 공정에 의해, 도 6(D)에 도시한 것처럼, n-채널 트랜지스터(112)가 제작될 수 있다. 여기서, 트랜지스터(112)는 단결정 실리콘 등의 산화물 반도체 이외의 반도체를 이용하여 형성되기 때문에, 트랜지스터(112)는 고속으로 동작을 할 수 있다. 따라서, 고속으로 동작을 할 수 있는 프로그래머블 스위치가 제작될 수 있다.
다음에, 절연막(215) 및 절연막(217)의 일부를 선택적으로 에칭하여 개구부를 형성한다. 다음에, 개구부에 콘택트 플러그(219a) 및 콘택트 플러그(219b)가 형성된다. 대표적으로는, 스퍼터링법, CVD법 등에 의해 도전막을 형성한 후, CMP(Chemical Mechanical Polishing)법이나 에칭 등에 의해 평탄화 처리를 행하고, 도전막이 불필요한 부분을 제거하여, 콘택트 플러그(219a) 및 콘택트 플러그(219b)를 형성한다.
콘택트 플러그(219a) 및 콘택트 플러그(219b)가 되는 도전막은 개구부를 매립하기 위해, WF6 가스와 SiH4 가스를 사용하여 CVD법으로 텅스텐 실리사이드가 형성되는 방식으로, 형성된다.
다음에, 절연막(217) 및 콘택트 플러그(219a) 및 콘택트 플러그(219b) 위에, 스퍼터링법, CVD법 등에 의해 절연막을 형성한 후, 이 절연막의 일부를 선택적으로 에칭하여, 홈부를 가지는 절연막(221)을 형성한다. 다음에, 스퍼터링법, CVD법 등에 의해 도전막을 형성한 후, CMP법이나 에칭 등에 의해 평탄화 처리를 행하여, 이 도전막이 불필요한 부분을 제거하여, 배선(223a) 및 배선(223b)을 형성한다(도 7(A) 참조).
여기서, 배선(223a)은 트랜지스터(112)의 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 도 3(A)에 도시하는 단자(A) 또는 단자(B)의 한쪽과 전기적으로 접속된다. 배선(223b)은 트랜지스터(112)의 소스 전극 및 드레인 전극의 다른 한쪽으로서 기능하고, 도 3(A)에 도시하는 단자(A) 및 단자(B) 중 다른 한쪽과 전기적으로 접속된다.
절연막(221)은 절연막(215)과 유사한 재료를 이용하여 형성될 수 있다.
알루미늄, 티탄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈, 및 텅스텐과 같은 금속들 중 임의의 것, 및 이들 금속 중 임의의 것을 주성분으로 함유하는 합금을 단층 구조 또는 적층 구조로 가지도록 배선(223a) 및 배선(223b)이 형성된다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티탄막을 적층하는 2층 구조, 텅스텐막 위에 티탄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 티탄막과, 그 티탄막 위에 중첩하여 알루미늄막을 적층하고, 또한 그 위에 티탄막을 형성하는 3층 구조 등이 있다. 또한, 산화 인듐, 산화 주석 또는 산화 아연을 포함하는 투명 도전 재료가 이용될 수 있음을 주목하라.
평탄화된 절연막(221), 배선(223a) 및 배선(223b)을 이용함으로써, 후에 형성하는 산화물 반도체막을 가지는 트랜지스터에서 전기 특성의 편차를 저감할 수 있다. 또한, 산화물 반도체막을 가지는 트랜지스터를 수율 높게 제조할 수 있다.
다음에, 절연막(221), 배선(223a) 및 배선(223b)에 포함되는 수소를 이탈시키도록 가열 처리 또는 플라즈마 처리가 수행되는 것이 바람직하다. 그 결과, 나중에 수행된 가열 처리에서, 나중에 형성되는 절연막 및 산화물 반도체막 중에 수소가 확산하는 것을 막을 수 있다. 또한, 가열 처리는 불활성 분위기, 감압 분위기 또는 건조 공기 분위기에서, 100℃ 이상 및 기판의 변형점 미만의 온도에서 행한다. 또한, 플라즈마 처리에 있어서는 희가스, 산소, 질소 또는 산화 질소(아산화 질소, 일산화 질소, 이산화 질소 등)를 이용한다.
다음에, 절연막(221) 및 배선(223a, 223b) 위에, 스퍼터링법, CVD법 등에 의해, 절연막(225)이 형성된다. 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄, 산화 질화 알루미늄을 하나 이상 포함하여 단층 또는 적층으로 절연막(225)이 형성된다. 또한, 절연막(225)은 가열에 의해 산소의 일부가 이탈하는 산화 절연막을 이용하여 형성하는 것이 바람직하다. 가열에 의해 산소의 일부가 이탈하는 산화 절연막으로서는, 화학량론비를 만족하는 산소보다 많은 산소를 포함하는 산화 절연막이 이용된다. 가열에 의해 산소가 산화 절연막에서 이탈하기 때문에, 나중의 공정에서 행하는 가열에 의해 산화물 반도체막에 산소가 확산될 수 있다.
또한, 절연막(225)은 CMP 처리 등을 행하여 바람직하게 평탄화된다. 절연막(225) 표면의 평균 면 거칠기(Ra)는 1nm 이하, 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.1nm 이하로 한다.
또한, 본 명세서 등에서 평균 면 거칠기(Ra)란 JISB0601:2001(ISO4287:1997)로 정의되는 중심선 평균 거칠기(Ra)를, 측정면에 대하여 적용할 수 있도록 삼차원으로 확장한 것이며, 기준면으로부터 지정면까지의 편차의 절대값을 평균한 값이다.
측정 데이터를 나타내는 면인 측정면을 Z=F(X,Y)로 나타낼 때, 평균면 거칠기(Ra)는 기준면으로부터 지정면까지의 편차의 절대값을 평균한 값이고, 다음의 식 (1)로 나타내어진다.
Figure 112013115024764-pct00001
여기서, 지정면이란, 거칠기 계측의 대상이 되는 면이며, 좌표(X1,Y1), (X1,Y2), (X2,Y1), (X2,Y2)로 나타내는 4점으로 둘러싸이는 장방형의 영역이다. S0는 지정면이 이상적으로 플랫일 때의 지정면의 면적이다. 또한, 기준면이란 지정면의 평균의 높이에서, XY 평면과 평행한 면을 가리킨다. 즉, 지정면의 높이의 평균값을 Z0라고 할 때, 기준면의 높이도 Z0라고 나타낸다. 평균면 거칠기(Ra)는 원자간력 현미경(AFM:Atomic Force Microscope)을 사용하여 측정될 수 있다.
상기 CMP 처리는 1회 행해도 좋고, 복수회 행해도 좋다. 복수회에 걸쳐 CMP 처리를 행하는 경우는 높은 연마 비율의 일차 연마를 행한 후, 낮은 연마 비율의 마무리 연마를 행하는 것이 바람직하다. 이와 같이 연마 비율이 다른 연마를 조합시킴으로써, 절연막(225)의 표면의 평탄성을 더 향상시킬 수 있다.
또한, 절연막(225)을 평탄화시키는 처리로서는, 플라즈마 처리를 이용할 수 있다. 플라즈마 처리는 진공의 체임버에 불활성 가스, 예를 들면 아르곤 가스 등의 희가스를 도입하고, 피처리면을 음극으로 하는 전계를 가하는 방식으로 행해진다. 그 원리로서는 플라즈마 드라이 에칭법과 동등하지만, 불활성 가스를 이용하여 행한다. 즉, 이 플라즈마 처리는 피처리면에 불활성 가스의 이온을 조사하고, 스퍼터링 효과에 의해 표면의 미세한 요철을 평탄하지 않은 것을 감소시키는 처리이다. 그러므로, 이 플라즈마 처리를「역 스퍼터링 처리」라고 부를 수 있다.
이 플라즈마 처리 시, 플라즈마 안에는 전자와 아르곤의 양이온이 존재하고, 음극 방향으로 아르곤의 양이온이 가속된다. 가속된 아르곤의 양이온에 의해 피처리면이 스퍼터링된다. 이 때, 이 피처리면의 볼록부부터 우선적으로 스퍼터링된다. 피처리면으로부터 스퍼터링된 입자는 피처리면의 다른 곳에 부착된다. 이 때, 이 피처리면의 오목부에 입자들이 우선적으로 부착한다. 이와 같은 방식으로, 볼록부를 감소시켜, 오목부를 채움으로써 피처리면의 평탄성이 향상된다. 또한, 플라즈마 처리와 CMP 처리를 조합시킴으로써 절연막(225)의 더욱 평탄화할 수 있다는 점을 주목하라.
또한, 이 플라즈마 처리를 통해, 절연막(225) 표면에 부착된 수소, 수분, 유기물 등의 불순물을 스퍼터링의 효과로 제거할 수 있음을 주목하라.
또한, 산화물 반도체를 형성하기 전에, 성막실의 가열 및 배기를 행하고, 성막실 중의 수소, 물, 수산기를 가지는 화합물, 수소화물 등의 불순물을 제거해두는 것이 바람직하다. 특히 성막실의 내벽에 흡착하여 존재하는 이러한 불순물을 제거하는 것이 중요하다. 여기에서, 가열 처리는 예를 들면, 100℃ 이상 450℃ 이하의 온도에서 행해질 수 있다. 또한, 성막실의 배기는 드라이 펌프 등의 러프 진공 펌프와, 스퍼터링 이온 펌프, 터보 분자 펌프 및 크라이오 펌프 등의 고진공 펌프를 적절히 조합하여 바람직하게 행해진다. 터보 분자 펌프는 큰 사이즈의 분자의 배기가 우수한 한편, 수소나 물의 배기 능력이 낮다. 또한, 물의 배기 능력이 높은 크라이오 펌프 또는 수소의 배기 능력이 높은 스퍼터링 이온 펌프를 조합시키는 것이 효과적이다. 또한 이 때, 불활성 가스를 도입하면서 불순물의 제거를 행하면, 배기하는 것만으로는 이탈하기 어려운 물 등의 이탈 속도를 더욱 크게 할 수 있다. 이러한 처리를 행하여 산화물 반도체의 성막 전에 성막실의 불순물을 제거함으로써, 산화물 반도체로의 수소, 물, 수산기를 가지는 화합물, 수소화물 등의 혼입을 저감할 수 있다.
또한, 산화물 반도체막을 스퍼터링 장치로 형성하기 전에, 스퍼터링 장치에 더미(dummy) 기판을 반입하고, 더미 기판 위에 산화물 반도체막을 형성하고, 타겟 표면, 또는 방착판에 부착된 수소, 수분을 제거하는 공정을 행해도 좋다.
다음에, 절연막(225) 위에, 스퍼터링법, 도포법, 인쇄법, 증착법, PCVD법, PLD법, ALD법 또는 MBE법 등을 이용하여 산화물 반도체막(227)을 형성한다(도 7(B) 참조). 여기서는, 산화물 반도체막(227)으로서, 스퍼터링법에 의해, 1nm 이상 50nm 이하, 바람직하게는 3nm 이상 20nm 이하의 두께로 산화물 반도체막을 형성한다. 산화물 반도체막(227)의 두께를 상기 두께로 함으로써, 트랜지스터의 미세화에 기인하여 발생할 우려가 있는 단채널 효과를 억제할 수 있다.
산화물 반도체막(227)에 이용하는 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 이 산화물 반도체를 이용한 트랜지스터의 전기 특성의 편차를 줄이기 위한 스태빌라이저로서, 그것들에 더하여 갈륨(Ga)을 가지는 것이 바람직하다. 또한, 스태빌라이저로서 주석(Sn)을 가지는 것이 바람직하다. 또한, 스태빌라이저로서 하프늄(Hf)을 가지는 것이 바람직하다. 또한, 스태빌라이저로서 알루미늄(Al)을 가지는 것이 바람직하다.
또한, 다른 스태빌라이저로서, 란탄족인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 일종 또는 복수종을 가져도 좋다.
예를 들면, 산화물 반도체로서, 산화 인듐, 산화 주석, 산화아연, 이원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 삼원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 사원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 이용할 수 있다. 또한, 상기 산화물 반도체에 산화 실리콘을 포함해도 좋다. 여기서, 예를 들면, In-Ga-Zn계 산화물이란, 인듐(In), 갈륨(Ga), 아연(Zn)을 주성분으로서 가지는 산화물이라는 의미이며, In과 Ga과 Zn의 비율에 특별히 한정은 없다. 또한, In-Ga-Zn계 산화물은 In과 Ga와 Zn 이외의 금속 원소를 함유할 수 있다. 이 때, 상기 산화물 반도체에서는, 화학 양론비에 대해, 산소를 과잉으로 하면 바람직하다. 산소를 과잉으로 함으로써 산화물 반도체막의 산소 결손에 기인하는 캐리어의 생성을 억제할 수 있다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m＞0, 또한, m은 정수가 아님)로 표기되는 재료를 이용해도 좋다. 또한, M은 Ga, Fe, Mn 및 Co에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타냄을 주목하라. 또한, 산화물 반도체로서, In3SnO5(ZnO)n(n＞0, 또한, n은 정수)로 표기되는 재료를 이용해도 좋다.
또한, 산화물 반도체막(227)에서, 알칼리 금속 또는 알칼리토류 금속의 농도는 1×1018atoms/cm3 이하, 더욱 바람직하게는 2×1016atoms/cm3 이하인 것이 바람직하다는 점을 주목하라. 알칼리 금속 및 알칼리토류 금속은 산화물 반도체와 결합하면 캐리어가 생성되는 경우가 있고, 트랜지스터의 오프 전류의 상승의 원인이 된다.
또한, 산화물 반도체막(227)에는, 5×1018atoms/cm3 이하인 농도로 질소를 포함할 수 있다.
또한, 산화물 반도체막(227)에 이용할 수 있는 산화물 반도체는 실리콘 반도체보다 밴드갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은 와이드 밴드갭 반도체로 한다. 이와 같이, 에너지 갭이 넓은 산화물 반도체를 이용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
산화물 반도체막(227)은 단결정 구조여도 좋고, 비단결정 구조여도 좋다. 후자의 경우, 산화물 반도체막(227)은 어몰퍼스 구조, 또는 다결정 구조를 가질 수 있다. 또한, 안에 결정성을 가지는 부분을 포함하는 어몰퍼스 구조여도, 비어몰퍼스 구조여도 좋다.
어몰퍼스 상태의 산화물 반도체는 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 이용하여 트랜지스터를 제작했을 때의 계면 산란을 저감할 수 있고, 비교적 용이하게, 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 가지는 산화물 반도체에서는, 더욱 벌크 내 결함을 저감할 수 있고, 표면의 평탄성을 높이면 어몰퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하다. 위에서 서술한 것처럼, 절연막(225)의 표면의 평균면 거칠기(Ra)를, 1nm 이하, 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.1nm 이하로 하고, 그 위에 산화물 반도체막(227)을 형성하는 것이 바람직하다.
여기서는, 산화물 반도체막(227)을 스퍼터링법으로 형성한다.
스퍼터링법으로 이용하는 타겟으로서는, 예를 들면, 산화 인듐, 산화 주석, 산화 아연, 이원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 삼원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 사원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 이용할 수 있다.
산화물 반도체로서 In-Ga-Zn-O계의 재료를 이용하는 경우, 이용하는 타겟의 조성비는 예를 들면, 원자수비로 In:Ga:Zn=1:1:1, 4:2:3, 3:1:2, 1:1:2, 2:1:3, 또는 3:1:4 등으로 하면 좋다. 이와 같은 원자수비의 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 타겟으로서 이용할 수 있다. 또한, 타겟의 조성비를 상기와 같이 함으로써, 다결정 또는 뒤에서 서술하는 CAAC-OS가 형성되기 쉬워진다.
또한, 산화물 반도체로서 In-Sn-Zn-O계의 재료를 이용하는 경우, 이용하는 타겟의 조성비는 예를 들면, 원자수비로, In:Sn:Zn=1:1:1, 2:1:3, 1:2:2, 또는 20:45:35 등으로 하면 좋다. 이와 같은 원자수비의 In-Sn-Zn계 산화물이나 그 조성의 근방의 산화물을 타겟으로서 이용할 수 있다. 또한, 타겟의 조성비를 상기와 같이 함으로써, 다결정 또는 뒤에서 서술하는 CAAC-OS가 형성되기 쉬워진다.
산화물 반도체로서 In-Zn-O계의 재료를 이용하는 경우, 이용하는 타겟의 조성비는 원자수비로, In:Zn=50:1~1:2(몰수비로 환산하면 In2O3:ZnO=25:1~1:4), 바람직하게는 In:Zn=20:1~1:1(몰수비로 환산하면 In2O3:ZnO=10:1~1:2), 더욱 바람직하게는 In:Zn=15:1~1.5:1(몰수비로 환산하면 In2O3:ZnO=15:2~3:4)로 한다. 예를 들면, In-Zn-O계 산화물 반도체의 형성에 이용하는 타겟은 원자수비가 In:Zn:O=X:Y:Z일 때, Z≥1.5X+Y로 한다. 이와 같은 원자수비의 In-Zn-O계 산화물이나 그 조성의 근방의 산화물을 타겟으로서 이용할 수 있다.
그러나, 이것들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 문턱값, 편차 등)에 따라 적절한 조성인 것을 이용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위해, 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들면, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도를 얻을 수 있다. 그러나, In-Ga-Zn계 산화물에서도, 벌크 내 결함 밀도를 저감함으로써 이동도를 높일 수 있다.
또한, 예를 들면, In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물의 조성의 근방이라는 것은, a, b, c가 (a―A)2+(b―B)2+(c―C)2≤r2를 만족하는 것을 말하고, r은 예를 들면, 0.05일 수 있다는 점을 주목하라. 다른 산화물에 대해서도 동일하게 적용된다.
또한, 스퍼터링 가스는 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 희가스 및 산소의 혼합 가스를 적절히 이용한다. 또한, 희가스 및 산소의 혼합 가스의 경우, 희가스에 대해 산소의 가스비를 높이는 것이 바람직하다. 또한, 스퍼터링 가스는 산화물 반도체막으로의 수소, 물, 수산기를 가지는 화합물, 수소화물 등의 혼입을 막기 위해, 수소, 물, 수산기를 가지는 화합물, 수소화물 등의 불순물 이 충분히 제거된 고순도 가스를 이용한 분위기로 하는 것이 바람직하다.
스퍼터링법에 있어서, 플라즈마를 발생시키기 위한 전원 장치로서 RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 이용할 수 있다.
또한, 산화물 반도체막이 성막되는 처리실은 누설률(leakage rate)을 1×10-10Pa·m3/초 이하로 하는 것이 바람직하고, 이에 따라 스퍼터링법에 의해 성막할 때, 막 안으로의 불순물의 혼입을 저감할 수 있다. 이와 같이, 산화물 반도체막의 성막 공정에서, 더욱 바람직하게는 산화 절연막의 성막 공정에서, 처리실의 압력, 처리실의 누설률 등에서, 불순물의 혼입을 최대한 억제함으로써, 산화물 반도체막에 포함되는 수소를 포함하는 불순물의 혼입을 저감할 수 있다. 또한, 산화 절연막으로부터 산화물 반도체막으로의 수소 등의 불순물의 확산을 저감할 수 있다.
또한, 산화물 반도체막(227)으로서, 결정화된 부분을 가지는 CAAC-OS(C　Axis Aligned Crystalline　Oxide　Semiconductor)막을 이용해도 좋다.
CAAC-OS막은 완전한 단결정이 아니며, 완전한 비정질도 아니다. CAAC-OS막은 비정질상에 결정부를 가지는 결정-비정질 혼상(混相) 구조의 산화물 반도체막이다. 또한, 많은 경우 이 결정부는 한 변이 100nm 미만인 입방체 내에 들어간다는 점을 주목하라. 또한, 투과형 전자 현미경(TEM : Transmission　Electron　Microscope)에 의한 관찰상에서는, CAAC-OS막에 포함되는 비정질부와 결정부와의 경계는 명확하지 않다. 또한, TEM에 의해 CAAC-OS막에는 입계(그레인 바운더리(grain boundary)라고도 함)는 확인할 수 없다. 따라서, CAAC-OS막은 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한 ab면에 수직인 방향에서 봤을 때 삼각형 모양 또는 육각형 모양의 원자 배열을 가지고, c축에 수직인 방향에서 봤을 때 금속 원자가 층 모양 또는 금속 원자와 산소 원자가 층 모양으로 배열되어 있다. 또한, 다른 결정부 사이에서, 각각 a축 및 b축의 방향이 상이할 수 있음을 주목하라. 본 명세서에서, 간단히 "수직"이라고 기재하는 경우, 85°이상 95°이하의 범위를 포함한다. 또한, 간단히 "평행"이라고 기재하는 경우, -5°이상 5°이하의 범위를 포함한다.
또한, CAAC-OS막에서, 결정부의 분포가 균일하지 않아도 좋다. 예를 들면, CAAC-OS막의 형성 과정에서, 산화물 반도체막의 표면측부터 결정 성장시키는 경우, 피형성면의 근방에 대하여 표면의 근방에서는 결정부가 차지하는 비율이 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써, 이 불순물 첨가 영역에서 결정부가 비정질화하는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막이 형성될 때의 표면의 법선 벡터, 또는 형성된 CAAC-OS막의 위 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 면 안에서 서로 다른 방향을 향하는 경우가 있다. 결정부는 성막함으로써, 또는 성막 후에 가열 처리 등의 결정화 처리를 행함으로써 형성된다.
트랜지스터에서 CAAC-OS막을 이용함으로써, 가시광이나 자외광의 조사에 의한 트랜지스터 전기 특성의 변동을 저감할 수 있다. 따라서, 이 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체막에 포함되는 산소 부분은 질소로 치환될 수 있음을 주목하라.
또한, CAAC-OS와 같이 결정부를 가지는 산화물 반도체에서는, 벌크 내 결함을 더 저감할 수 있고, 표면의 평탄성을 높이면 어몰퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하다. 구체적으로는, 평균면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.1nm 이하의 표면 위에 형성하면 좋다.
CAAC-OS에 포함되는 결정 구조의 일례에 대해 도 12(A) 내지 도 12(E), 도 13(A) 내지 도 13(C), 도 14(A) 내지 도 14(C) 및 도 15(A)와 도 15(B)를 이용하여 상세하게 설명한다. 또한, 특별히 언급하지 않는 한, 도 12(A) 내지 도 12(E), 도 13(A) 내지 도 13(C), 도 14(A) 내지 도 14(C) 및 도 15(A)와 도 15(B)는 수직 방향이 c축 방향에 해당하고, c축 방향과 직교하는 면이 ab면에 해당한다. 또한, 단지 "상반분", "하반분"이라고 하는 경우, ab면 위의 상반 절반과 ab면 아래의 하부 절반(ab면을 경계로 한 경우의 상반분, 하반분)을 말한다. 또한, 도 12(A) 내지 도 12(E)에서, 원으로 둘러싸인 O은 4배위의 O를 나타내고, 이중 원으로 둘러싸인 O는 3배위의 O를 나타낸다.
도 12(A)에, 1개의 6배위의 In 원자와, In 원자에 근접한 6개의 4배위의 산소 원자(이하 4배위의 O)를 가지는 구조를 도시한다. 여기서는, 하나의 금속 원자와 그것에 근접한 산소 원자들을 포함하는 구조를 소그룹이라고 부른다. 도 12(A)의 구조는 실제로는 팔면체 구조를 취하지만, 간단하게 하기 위해 평면 구조로 도시되어 있다. 또한, 도 12(A)의 상반분 및 하반분 각각에는 3개씩 4배위의 O가 있다는 점을 주목하라. 도 12(A)에 도시하는 소그룹은 전하가 0이다.
도 12(B)에, 1개의 5배위의 Ga와, Ga에 근접한 3개의 3배위의 산소 원자(이하 3배위의 O)와, Ga에 근접한 2개의 4배위의 O를 가지는 구조를 도시한다. 3배위의 O는 모두 ab면에 존재한다. 도 12(B)의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있다. 또한, In 원자도 5배위를 취하기 때문에, 도 12(B)에 도시하는 구조를 취할 수 있다. 도 12(B)에 도시하는 소그룹은 전하가 0이다.
도 12(C)에, 1개의 4배위의 Zn 원자와, Zn 원자에 근접한 4개의 4배위의 O를 가지는 구조를 도시한다. 도 12(C)의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 또는, 도 12(C)의 상반분에 3개의 4배위의 O가 있고, 하반분에 1개의 4배위의 O가 있을 수 있다. 도 12(C)에 도시하는 소그룹은 전하가 0이다.
도 12(D)에, 1개의 6배위의 Sn 원자와, Sn 원자에 근접한 6개의 4배위의 O를 가지는 구조를 도시한다. 도 12(D)의 상반분에는 3개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 도 12(D)에 도시하는 소그룹은 전하가 +1이 된다.
도 12(E)에, 2개의 Zn 원자를 포함하는 소그룹을 도시한다. 도 12(E)의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 1개의 4배위의 O가 있다. 도 12(E)에 도시하는 소그룹은 전하가 -1이 된다.
여기에서는, 복수의 소그룹의 집합체를 중그룹이라고 부르고, 복수의 중그룹의 집합체를 대그룹(유닛셀(unit cell)이라고도 함)이라고 부른다.
여기서, 이러한 소그룹들이 결합하는 규칙에 대해 설명한다. 도 12(A)에 도시하는 6배위의 In의 상반분의 3개의 O 원자는 하방향으로 각각 3개의 근접 In 원자를 가지고, 하반분의 3개의 O 원자는 상방향으로 각각 3개의 근접 In 원자를 가진다. 도 12(B)에 도시하는 5배위의 Ga 원자의 상반분의 1개의 O 원자는 하방향으로 1개의 근접 Ga 원자를 가지고, 하반분의 1개의 O 원자는 상방향으로 1개의 근접 Ga 원자를 가진다. 도 12(C)에 도시하는 4배위의 Zn의 상반분의 1개의 O 원자는 하방향으로 1개의 근접 Zn 원자를 가지고, 하반분의 3개의 O 원자는 상방향으로 각각 3개의 근접 Zn 원자를 가진다. 이와 같이, 금속 원자의 상방향의 4배위의 O 원자의 수와, 그 O 원자의 하방향에 있는 근접 금속 원자의 수는 같다. 마찬가지로 금속 원자의 하방향의 4배위의 O 원자의 수와, 그 O 원자의 상방향에 있는 근접 금속 원자의 수는 같다. O 원자는 4배위이기 때문에, 하방향에 있는 근접 금속 원자의 수와, 상방향에 있는 근접 금속 원자의 수의 합은 4가 된다. 따라서, 금속 원자의 상방향에 있는 4배위의 O 원자의 수와, 다른 금속 원자의 하방향에 있는 4배위의 O 원자의 수와의 합이 4개일 때, 금속 원자를 가지는 2종의 소그룹들은 결합할 수 있다. 예를 들면, 6배위의 금속 원자(In 또는 Sn)가 하반분의 4배위의 O 원자를 통해 결합하는 경우, 4배위의 O 원자가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In), 또는 4배위의 금속 원자(Zn)의 어느 쪽과 결합하게 된다.
이러한 배위 수를 가지는 금속 원자는 c축 방향에 있어서, 4배위의 O를 통해 결합한다. 또한, 이 밖에 층 구조의 합계의 전하가 0이 되도록 복수의 소그룹이 결합하여 중그룹을 구성한다.
도 13(A)에, In-Sn-Zn-O계의 층 구조를 구성하는 중그룹의 모델도를 도시한다. 도 13(B)에, 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 13(C)은 도 13(B)의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시함을 주목하라.
도 13(A)에서는 간단하게 하기 위해, 3배위의 O 원자는 생략하고, 4배위의 O원자는 개수만 도시한다. 예를 들면, Sn 원자의 상반분 및 하반분에는 각각 3개씩 4배위의 O 원자가 있는 것을 동그라미 테두리의 3으로서 나타내고 있다. 도 13(A)에서, In의 상반분 및 하반분에는 각각 1개씩 4배위의 O 원자가 있고, 동그라미 테두리의 1로서 나타내고 있다. 또한, 마찬가지로, 도 13(A)에서, 하반분에는 1개의 4배위의 O 원자가 있고, 상반분에는 3개의 4배위의 O 원자가 있는 Zn 원자와, 상반분에는 1개의 4배위의 O 원자가 있고, 하반분에는 3개의 4배위의 O 원자가 있는 Zn원자를 도시하고 있다.
도 13(A)에서, In-Sn-Zn-O계의 층 구조를 구성하는 중그룹은 위부터 순서대로 4배위의 O 원자가 3개씩 상반분 및 하반분에 있는 Sn 원자가, 4배위의 O 원자가 1개씩 상반분 및 하반분에 있는 In 원자와 4배위의 O 원자를 통해 결합하고, 그 In 원자가 상반분에 3개의 4배위의 O 원자가 있는 Zn 원자와 4배위의 O 원자를 통해 결합하고, 그 Zn 원자의 하반분의 1개의 4배위의 O 원자를 통해 4배위의 O 원자가 3개씩 상반분 및 하반분에 있는 In 원자와 결합하고, 그 In 원자가 상반분에 1개의 4배위의 O 원자가 있는 Zn 원자 2개로 이루어진 소그룹과 결합하고, 이 소그룹의 하반분의 1개의 4배위의 O 원자를 통해 4배위의 O 원자가 3개씩 상반분 및 하반분에 있는 Sn 원자와 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
여기서, 3배위의 O 원자 및 4배위의 O 원자의 경우, 결합 1개당의 전하는 각각 -0.667, -0.5로 생각할 수 있다. 예를 들면, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는 각각 +3, +2, +4이다. 따라서, Sn 원자를 포함하는 소그룹은 전하가 +1이 된다. 그 때문에, Sn 원자를 포함하는 층 구조를 형성하기 위해서는, 전하 +1을 없애는 전하 -1이 필요해진다. 전하 -1을 취하는 구조로서, 도 12(E)에 도시한 것처럼, 2개의 Zn 원자를 포함하는 소그룹을 들 수 있다. 예를 들면, Sn 원자를 포함한 소그룹이 1개에 대해, 2개의 Zn 원자를 포함하는 소그룹이 1개 있으면, 전하가 없어지기 때문에, 층 구조의 합계의 전하를 0으로 할 수 있다.
구체적으로는, 도 13(B)에 도시한 대그룹이 반복됨으로써, In-Sn-Zn-O계의 결정(In2SnZn3O8)을 얻을 수 있다. 얻어진 In-Sn-Zn-O계의 층 구조는 In2SnZn2O7(ZnO)m(m은 0 또는 자연수)으로 하는 조성식으로 나타낼 수 있음을 주목하라.
또한, 이 밖에도, 사원계 금속의 산화물인 In-Sn-Ga-Zn-O계 산화물이나, 삼원계 금속의 산화물인 In-Ga-Zn-O계 산화물(IGZO라고도 표기함.), In-Al-Zn-O계 산화물, Sn-Ga-Zn-O계 산화물, Al-Ga-Zn-O계 산화물, Sn-Al-Zn-O계 산화물이나, In-Hf-Zn-O계 산화물, In-La-Zn-O계 산화물, In-Ce-Zn-O계 산화물, In-Pr-Zn-O계 산화물, In-Nd-Zn-O계 산화물, In-Sm-Zn-O계 산화물, In-Eu-Zn-O계 산화물, In-Gd-Zn-O계 산화물, In-Tb-Zn-O계 산화물, In-Dy-Zn-O계 산화물, In-Ho-Zn-O계 산화물, In-Er-Zn-O계 산화물, In-Tm-Zn-O계 산화물, In-Yb-Zn-O계 산화물, In-Lu-Zn-O계 산화물이나, 이원계 금속의 산화물인 In-Zn-O계 산화물, Sn-Zn-O계 산화물, Al-Zn-O계 산화물, Zn-Mg-O계 산화물, Sn-Mg-O계 산화물, In-Mg-O계 산화물이나, In-Ga-O계 산화물, 등을 이용한 경우도 전술한 규칙이 적용된다.
예를 들면, 도 14(A)에, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹의 모델도를 도시한다.
도 14(A)에서, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은 위부터 순서대로 4배위의 O 원자가 3개씩 상반분 및 하반분에 있는 In 원자가 4배위의 O 원자가 1개 상반분에 있는 Zn 원자와 4배위의 O 원자를 통해 결합하고, 그 Zn 원자의 하반분의 3개의 4배위의 O 원자를 통해, 4배위의 O 원자가 1개씩 상반분 및 하반분에 있는 Ga 원자와 결합하고, 그 Ga 원자의 하반분의 1개의 4배위의 O 원자를 통해, 4배위의 O 원자가 3개씩 상반분 및 하반분에 있는 In 원자와 결합한 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
도 14(B)에 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 14(C)는 도 14(B)의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 도시하고 있음을 주목하라.
여기서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는 각각 +3, +2, +3 이기 때문에, In, Zn 및 Ga 중 어느 것을 포함한 소그룹은 전하가 0이 된다. 그 결과, 이러한 소그룹의 조합이면 중그룹의 합계의 전하는 항상 0이 된다.
또한, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은 도 14(A)에 도시한 중그룹에 한정되지 않고, In, Ga, Zn의 배열이 다른 중그룹을 조합시킨 대그룹도 취할 수 있다.
구체적으로는, 도 14(B)에 도시한 대그룹이 반복됨으로써, In-Ga-Zn-O계의 결정을 얻을 수 있다. 또한, 얻어지는 In-Ga-Zn-O계의 층 구조는 InGaO3(ZnO)n(n은 자연수)으로 하는 조성식으로 나타낼 수 있음을 주목하라.
n=1(InGaZnO4)인 경우는 예를 들면, 도 15(A)에 도시하는 결정 구조를 취할 수 있다. 도 15(A)에 도시하는 결정 구조에서, 도 12(B)에서 설명한 바와 같이, Ga 및 In는 5배위를 취하기 때문에, 그 결정 구조는 Ga가 In으로 치환된 구조를 포함할 수 있음을 주목하라.
또한, n=2(InGaZn2O5)인 경우는 예를 들면, 도 15(B)에 도시하는 결정 구조를 취할 수 있다. 또한, 도 15(B)에 도시하는 결정 구조에서, 도 12(B)에 설명한바와 같이 Ga 및 In은 5배위를 취하기 때문에, Ga가 In으로 치환된 구조를 포함할 수 있음을 주목하라.
산화물 반도체막(227)이 CAAC-OS를 포함하도록 산화물 반도체막(227)을 성막하는 동안에는, 기판 온도가 200℃ 초과 700℃ 이하, 바람직하게는 300℃ 초과 500℃ 이하, 보다 바람직하게는 400℃ 이상 450℃ 이하가 되도록, 기판을 가열한다. 이와 같이, 기판을 가열하면서 산화물 반도체막(227)을 성막함으로써, 산화물 반도체막(227)이 CAAC-OS를 포함할 수 있다.
또한, 상기의 온도 범위에서 가열하면서, 1원자층 이상 10nm 이하, 바람직하게는 2nm 이상 5nm 이하의 얇은 막 두께의 제 1 산화물 반도체막을 성막한 후, 같은 방법으로 가열하면서, 제 1 산화물 반도체막보다 더 두꺼운 막 두께의 제 2 산화물 반도체막을 성막하고, 제 1 산화물 반도체막과 제 2 산화물 반도체막을 적층하여, CAAC-OS를 포함하는 산화물 반도체막(227)을 형성한다.
또한, 비정질 구조를 가지는 산화물 반도체막(227)을 하는 경우에서는, 산화물 반도체막(227)을, 기판 온도를 200℃ 미만, 보다 바람직하게는 180℃ 미만에서 성막한다. 이와 같이, 산화물 반도체막(227)을 성막함으로써, 산화물 반도체막(227)이 비정질 구조를 가질 수 있다.
또한, 상기의 방법으로 비정질 구조를 가지는 산화물 반도체막을 성막한 후, 250℃ 이상 700℃ 이하, 바람직하게는 400℃ 이상, 보다 바람직하게는 500℃, 더욱 바람직하게는 550℃ 이상의 온도에서 가열 처리를 행하고, 이 비정질 구조의 산화물 반도체막 중 적어도 일부를 결정화하여, CAAC-OS의 산화물 반도체막(227)을 형성할 수 있다. 또한, 이 열처리는 불활성 가스 분위기 하에서 행해질 수 있음을 주목하라. 불활성 가스 분위기로서는, 질소, 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기이고, 물, 수소 등이 포함되지 않은 분위기를 적용하는 것이 바람직하다. 예를 들면, 열처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999％) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다. 또한, 이 열처리는 뒤에서 서술하는 탈수화 또는 탈수소화의 열처리 등에서 겸할 수도 있다.
이상의 방법에서, 성막 시의 기판 가열 온도가 높을수록, 얻어지는 산화물 반도체막(227)의 불순물 농도는 낮아진다. 또한, 산화물 반도체막(227) 안의 원자 배열이 정돈되고, 고밀도화 되고, 다결정 또는 CAAC-OS가 형성되기 쉬워진다. 또한, 산소 가스 분위기에서 성막하는 것이라도, 희가스 등의 여분의 원자가 포함되지 않기 때문에, 다결정 또는 CAAC-OS가 형성되기 쉬워진다. 단, 산소 가스와 희가스 혼합 분위기가 사용될 수 있음을 주목하라. 그러한 경우에서는 산소 가스의 비율은 30체적％ 이상, 바람직하게는 50체적％ 이상, 더욱 바람직하게는 80체적％ 이상으로 한다.
산화물 반도체막(227) 형성 후, 산화물 반도체막(227)에 대해, 열처리를 행해도 좋다. 열처리를 행함으로써, 산화물 반도체막(227) 안에 포함되는 수소 원자를 포함하는 물질을 더욱 제거하고, 산화물 반도체막(227)의 구조가 향상될 수 있으며, 에너지 갭 안의 결함 준위를 저감할 수 있다. 이 열처리는 불활성 가스 분위기 하에서 행하고, 열처리의 온도는 300℃ 이상 700℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하의 온도에서 행해진다. 기판이 변형점을 가지는 경우에서는, 이러한 열처리가 기판의 변형점 미만의 온도에서 행해진다. 불활성 가스 분위기로서는, 질소, 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기이고, 물, 수소 등이 포함되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들면, 열처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999％)이상, 바람직하게는 7N(99.99999％) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.
이 열처리는 예를 들면, 저항 발열체 등을 이용한 전기로에 반도체 기판(201)을 도입하여, 질소 분위기하, 450℃, 1시간의 조건에서 행할 수 있다.
또한, 열처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열전도, 또는 열복사에 의해, 피처리물을 가열하는 장치를 이용해도 좋다. 예를 들면, LRTA(Lamp　Rapid　Thermal　Anneal) 장치, GRTA(Gas　Rapid　Thermal　Anneal) 장치 등의 RTA(Rapid　Thermal　Anneal) 장치를 이용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 핼라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발광하는 빛(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용하여 열처리를 행하는 장치이다. 가스로서는, 아르곤 등의 희가스, 또는 질소와 같은 열처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다. 또한, 가열 처리 장치로서 GRTA 장치를 이용하는 경우에는, 그 열처리 시간이 짧기 때문에, 650℃~700℃의 고온으로 가열한 불활성 가스 안에서 기판이 가열될 수 있음을 주목하라
또한, 상기 열처리에 의해 산화물 반도체막(227)을 가열한 후, 같은 노(furnace)에 고순도의 산소 가스, 고순도의 N2O 가스, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법(cavity ring down laser spectroscopy)) 방식의 노점계를 이용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기)가 도입될 수 있다. 특히 이들의 가스에는, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또한, 같은 노에 도입되는 산소 가스 또는 N2O 가스의 순도를, 6N 이상 바람직하게는 7N 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 산소 가스 또는 N2O 가스의 작용에 의해, 탈수화 또는 탈수소화 처리에 의한 불순물의 배제 공정에서 저감하게 된 산화물 반도체를 구성하는 주성분 재료의 하나인 산소가 공급될 수 있다.
또한, 위에서 서술한 열처리에는 수소나 물 등을 제거하는 효과가 있기 때문에, 이 열처리를 탈수화 또는 탈수소화 등이라고 부를 수 있음을 주목하라. 이 열처리는 예를 들면, 산화물 반도체층을 섬 모양으로 가공하기 전, 게이트 절연막의 형성 후 등의 타이밍에서 행할 수 있다. 이와 같은 탈수화 또는 탈수소화의 열처리는 1회에 한정되지 않고 복수회 행해질 수 있다.
다음에, 산화물 반도체막(227)의 일부를 선택적으로 에칭하여, 산화물 반도체막(229)을 형성한다. 그리고나서, 산화물 반도체막(229) 위에, 스퍼터링법, CVD법 등에 의해 절연막(231)을 형성한다. 그리고, 절연막(231) 위에 게이트 전극(233)을 형성한다(도 8(A) 참조).
절연막(231)은 예를 들면 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨 또는 Ga-Zn-O계 금속 산화물막 등을 이용하면 좋고, 적층 또는 단층으로 형성된다. 또한, 절연막(231)은 절연막(225)에 나타내는 것과 같은, 가열에 의해 산소가 이탈하는 산화 절연막을 이용해도 좋다. 절연막(231)에 가열에 의해 산소가 이탈하는 막을 이용함으로써, 후의 가열 처리에 의해 산화물 반도체막(229)에 생기는 산소 결손이 감소될 수 있고, 트랜지스터의 전기 특성의 열화를 억제할 수 있다.
또한, 절연막(231)으로서, 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨 등의 high-k 재료를 이용함으로써 게이트 절연막의 두께를 얇게 해도 게이트 리크를 저감할 수 있다.
절연막(231)의 두께는 10nm 이상 300nm 이하, 보다 바람직하게는 5nm 이상 50nm 이하, 보다 바람직하게는 10nm 이상 30nm 이하로 하면 좋다.
게이트 전극(233)은, 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐으로부터 선택된 금속 원소, 또는 위에서 서술한 금속 원소를 성분으로 하는 합금이나, 위에서 서술한 금속 원소를 조합시킨 합금 등을 이용하여 형성할 수 있다. 또한 망간, 지르코늄 중 어느 하나 또는 복수로부터 선택된 금속 원소를 이용해도 좋다. 또한, 게이트 전극(233)은 단층 구조이어도, 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티탄막을 적층하는 2층 구조, 질화 티탄막 위에 티탄막을 적층하는 2층 구조, 질화 티탄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈막 위에 텅스텐막을 적층하는 2층 구조, 티탄막과, 그 티탄막 위에 알루미늄막을 적층하고, 또한 그 위에 티탄막을 형성하는 3층 구조 등이 있다. 또한, 알루미늄에, 티탄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 원소의 막, 또는 복수 조합시킨 합금막, 또는 질화막을 이용해도 좋다.
또한, 게이트 전극(233)은 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 적용할 수 있다. 또한, 상기 투광성을 가지는 도전성 재료와, 상기 금속 원소의 적층 구조로 할 수 있다.
게이트 전극(233)은 인쇄법 또는 잉크젯법에 의해 형성된다. 혹은, 게이트 전극(233)은 스퍼터링법, CVD법, 증착법 등에 의해 도전막을 형성한 후, 이 도전막의 일부를 선택적으로 에칭하여 형성된다.
또한, 게이트 전극(233)과 절연막(231)과의 사이에, 절연막(231)에 접하는 재료층으로서, 질소를 포함한 In-Ga-Zn-O막이나, 질소를 포함한 In-Sn-O막이나, 질소를 포함한 In-Ga-O막이나, 질소를 포함한 In-Zn-O막이나, 질소를 포함한 Sn-O막이나, 질소를 포함한 In-O막이나, 금속 질화막(InN, ZnN 등)을 형성하는 것이 바람직하다. 이러한 막은 5eV, 또는 5.5eV 이상의 일함수를 가지고, 트랜지스터의 전기 특성의 문턱 전압을 플러스로 할 수 있다. 따라서 소위 노멀리-오프의 스위칭 소자가 얻어질 수 있다. 예를 들면, 질소를 포함하는 In-Ga-Zn-O막을 이용하는 경우, 산화물 반도체막(229) 보다 높은 질소 농도, 구체적으로는 7원자％ 이상의 질소 농도를 가지는 In-Ga-Zn-O막을 이용한다.
또한, 절연막(231)의 성막 후에, 불활성 가스 분위기하, 또는 산소 분위기하에서 열처리(제 2 열처리)가 행해질 수 있음을 주목하라. 열처리의 온도는 200℃ 이상 450℃ 이하로 하는 것이 바람직하고, 250℃이상 350℃ 이하로 하는 것이 보다 바람직하다. 이와 같은 열처리를 행함으로써, 트랜지스터의 전기적 특성의 편차를 경감할 수 있다. 또한, 산화물 반도체막(229)과 접하는 절연막(231) 또는 절연막(225)이 산소를 포함하는 경우, 산화물 반도체막(229)에 산소를 공급하고, 이 산화물 반도체막(229)의 산소 결손에 산소를 보충할 수 있다. 이와 같이, 위에서 서술한 열처리에는 산소를 공급하는 효과가 있기 때문에, 이 열처리를, 산소의 공급이라고도 부를 수 있다.
또한, 본 실시형태에서는, 절연막(231)의 형성 후에 가산화의 열처리를 행하고 있지만, 가산화의 열처리의 타이밍은 이것으로 한정되지 않고, 이러한 열처리가 절연막(231)의 형성 후에 적절히 행해질 수 있음을 주목하라.
위에서 서술한 것처럼, 탈수화 또는 탈수소화의 열처리와 산소 공급의 열처리가 행해져서, 산화물 반도체막(229) 안의 불순물을 저감하고, 산소 결손을 보충함으로써, 산화물 반도체막(229)을 불순물이 최대한 포함되지 않도록 고순도화 할 수 있다.
다음에, 게이트 전극(233)을 마스크로서 사용하여, 산화물 반도체막(229)에 도펀트(dopant)를 첨가하는 처리를 행한다. 이 결과, 도 8(B)에 도시한 것처럼, 게이트 전극(233)에 덮여, 도펀트가 첨가되지 않은 제 1 영역(235a)과, 도펀트를 포함하는 한쌍의 제 2 영역(235b), 제 2 영역(235c)을 형성한다. 게이트 전극(233)을 마스크로 하여 도펀트를 첨가하기 때문에, 자가 정렬 방식(self-aligned manner)으로, 도펀트가 첨가되지 않은 제 1 영역(235a), 및 도펀트를 포함한 한쌍의 제 2 영역(235b), 제 2 영역(235c)을 형성할 수 있다.
또한, 게이트 전극(233)과 중첩하는 제 1 영역(235a)은 채널 영역으로서 기능한다. 도펀트를 포함하는 한쌍의 제 2 영역(235b), 제 2 영역(235c)은 전계 완화 영역으로서 기능한다. 제 1 영역(235a), 및 도펀트를 포함하는 한쌍의 제 2 영역(235b), 제 2 영역(235c)을 산화물 반도체막(235)을 구성한다.
산화물 반도체막(235)의 제 1 영역(235a)은 수소 농도를 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하로 하는 것이 바람직하다. 산화물 반도체 및 수소의 결합에 의해, 수소의 일부가 도너가 되고, 캐리어인 전자가 발생하게 된다. 이 때문에, 산화물 반도체막(235)의 제 1 영역(235a) 안의 수소 농도를 저감함으로써, 문턱 전압의 마이너스 시프트를 억제할 수 있다.
한쌍의 제 2 영역(235b, 235c)에 포함되는 도펀트의 농도는 5×1018atoms/cm3 이상 1×1022atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이상 5×1019atoms/cm3 미만이다.
한쌍의 제 2 영역(235b, 235c)은 도펀트를 포함하기 때문에, 캐리어 밀도 또는 결함 개수가 증가될 수 있다. 그러므로, 도펀트를 포함하지 않는 제 1 영역(235a)과 비교하여 도전성을 높일 수 있다. 또한, 도펀트 농도를 지나치게 증가시키면, 도펀트가 캐리어의 이동을 저해하게 되고, 도펀트를 포함한 한쌍의 제 2 영역(235b, 235c)의 도전성을 저하시키게 된다.
도펀트를 포함하는 한쌍의 제 2 영역(235b, 235c)은 도전율이 0.1S/cm 이상 1000S/cm 이하인 것이 바람직하고, 10S/cm 이상 1000S/cm 이하로 하는 것이 바람직하다.
산화물 반도체막(235)에 있어서, 도펀트를 포함한 한쌍의 제 2 영역(235b, 235c)이 존재함으로써, 채널 영역으로서 기능하는 제 1 영역(235a)의 단부에 가해지는 전계를 완화시킬 수 있다. 이 때문에, 트랜지스터의 단 채널 효과를 억제할 수 있다.
산화물 반도체막(229)에 도펀트를 첨가하는 방법으로서, 이온 도핑법 또는 이온 주입법(ion implantation method)을 이용할 수 있다. 또한, 첨가하는 도펀트로서는, 예를 들면 붕소, 질소, 인, 및 비소 등을 들 수 있다. 또는, 헬륨, 네온, 아르곤, 크립톤, 및 크세논 등을 들 수 있다. 또는, 수소를 들 수 있다. 또한, 도펀트로서, 붕소, 질소, 인, 및 비소의 하나 이상과, 헬륨, 네온, 아르곤, 크립톤, 및 크세논의 하나 이상과, 수소를 적절히 조합해도 좋다.
또한, 산화물 반도체막(229)에 도펀트의 첨가는 산화물 반도체막(229)을 덮고, 절연막(231) 등이 형성되어 있는 상태를 나타내고 있지만, 산화물 반도체막(229)이 노출되어 있는 상태에서 도펀트의 첨가를 행해도 좋다.
또한, 상기 도펀트의 첨가는 이온 도핑법 또는 이온 주입법 등에 의한 주입하는 이외의 방법으로 행할 수 있다. 예를 들면, 첨가하는 원소를 포함하는 가스 분위기에서 플라즈마를 발생시키고, 피첨가물에 대해 플라즈마 처리를 행함으로써, 도펀트를 첨가할 수 있다. 상기 플라즈마를 발생시키는 장치로서는, 드라이 에칭 장치나 CVD 장치, 고밀도 CVD 장치 등을 이용할 수 있다.
이후, 가열 처리가 행해질 수 있다. 이 가열 처리의 온도는 대표적으로는, 150℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 325℃ 이하로 한다. 또는, 250℃에서 325℃ 까지 서서히 온도 상승시키면서 가열해도 좋다.
이 가열 처리에 의해, 도펀트를 포함하는 한쌍의 제 2 영역(235b, 235c)의 저항을 저감할 수 있다. 또한, 이 가열 처리에 있어서, 도펀트를 포함하는 한쌍의 제 2 영역(235b, 235c)은 결정 상태여도 비정질 상태여도 좋다.
다음에, 도 8(C)에 도시한 것처럼, 게이트 전극(233)의 측면에 사이드 월 절연막(237), 및 게이트 절연막(239), 전극(241a), 및 전극(241b)이 형성된다.
[0206]
사이드 월 절연막(237)은 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 질화 알루미늄 등을 이용하면 좋고, 적층 또는 단층으로 형성된다. 또한, 사이드 월 절연막(237)으로서, 절연막(225)과 마찬가지로, 가열에 의해 산소의 일부가 이탈하는 산화 절연막을 이용하여 형성해도 좋다.
아래에서, 사이드 월 절연막(237)의 형성 방법에 대해 설명한다.
우선, 절연막(231) 및 게이트 전극(233) 위에, 나중에 사이드 월 절연막(237)이 되는 절연막을 형성한다. 절연막은 스퍼터링법, CVD법 등에 의해 형성된다. 또한, 이 절연막의 두께는 특별히 한정은 없지만, 게이트 전극(233)의 형상을 고려하여, 적절히 선택하면 좋다.
다음에, 절연막을 에칭함으로써 사이드 월 절연막(237)을 형성한다. 이 에칭은 이방성이 높은 에칭이고, 사이드 월 절연막(237)은 절연막에 이방성이 높은 에칭 공정을 행함으로써 자가 정렬 방식으로 형성할 수 있다.
또한, 도펀트를 포함하는 한쌍의 제 2 영역(235b), 제 2 영역(235c)에 있어서, 전계 완화 영역으로서 기능하는 폭은 사이드 월 절연막(237)의 폭에 대응하고, 또한 사이드 월 절연막(237)의 폭은 게이트 전극(233)의 두께에도 대응한다. 따라서, 전계 완화 영역의 폭이 원하는 값을 가지도록, 게이트 전극(233)의 두께가 결정될 수 있다.
사이드 월 절연막(237)이 형성될 때, 이방성이 높은 에칭을 이용하여 절연막(231)을 에칭하고, 산화물 반도체막(235)을 부분적으로 노출시킴으로써, 게이트 절연막(239)을 형성할 수 있다.
한쌍의 전극(241a, 241b)은 배선(223a) 및 배선(223b)과 같은 재료를 적절히 이용하여 형성할 수 있다. 또한, 한쌍의 전극(241a, 241b)은 배선으로서 기능할 수 있음을 주목하라.
한쌍의 전극(241a, 241b)은 인쇄법 또는 잉크젯법을 이용하여 형성된다. 또는, 스퍼터링법, CVD법, 증착법 등에 의해 도전막을 형성한 후, 이 도전막의 일부를 선택적으로 에칭하여, 한쌍의 전극(241a, 241b)이 형성된다.
한쌍의 전극(241a, 241b)은 사이드 월 절연막(237) 및 게이트 절연막(239)의 측면과 접하도록, 형성되는 것이 바람직하다. 즉, 트랜지스터의 한쌍의 전극(241a, 241b)의 단부가 사이드 월 절연막(237) 위에 위치하고, 산화물 반도체막(235)에서, 한쌍의 제 2 영역(235b), 제 2 영역(235c)의 노출부를 모두 덮고 있는 것이 바람직하다. 이 결과, 한쌍의 제 2 영역(235b, 235c)에서, 한쌍의 전극(241a, 241b)과 접하는 영역이 소스 영역 및 드레인 영역으로서 기능함과 동시에, 사이드 월 절연막(237) 및 게이트 절연막(239)과 중첩하는 영역이 전계 완화 영역으로서 기능한다. 또한, 사이드 월 절연막(237)의 길이에 의해 전계 완화 영역의 폭을 제어할 수 있기 때문에, 한쌍의 전극(241a, 241b)을 형성하기 위한 마스크 정렬의 고정밀도가 엄격하게 요구되지 않는다. 따라서, 복수의 트랜지스터에서의 편차가 저감될 수 있다.
또한, 본 실시형태에서는, 게이트 전극(233)의 측면에 접하여 사이드 월 절연막(237)을 형성했지만, 본 발명은 이것에 한정되는 것은 아니며, 사이드 월 절연막(237)이 반드시 제공되어야 하는 것은 아님을 주목하라. 또한, 본 실시형태에서는, 한쌍의 제 2 영역(235b, 235c)을 형성한 후에 사이드 월 절연막(237)을 형성했지만, 본 발명은 이것에 한정되는 것은 아니고, 사이드 월 절연막(237)을 형성한 후에 한쌍의 제 2 영역(235b, 235c)을 형성해도 좋다. 이와 같은 구성으로 함으로써, 제 1 영역(235a)이 사이드 월 절연막(237)과 중첩하도록 연장될 수 있다.
다음에, 도 9(A)에 도시한 것처럼, 스퍼터링법, CVD법, 도포법, 인쇄법 등에 의해, 절연막(243) 및 절연막(245)이 형성된다.
절연막(243), 절연막(245)은 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 질화 알루미늄 등을 이용하면 좋고, 적층 또는 단층으로 형성한다. 절연막(245)으로서, 외부로의 산소의 확산을 막는 절연막을 이용함으로써, 절연막(243)으로부터 이탈하는 산소를 산화물 반도체막에 공급할 수 있다. 외부로의 산소의 확산을 막는 절연막의 대표예로서는, 산화 알루미늄, 산화 질화 알루미늄 등이 있다. 절연막(245)으로서, 외부로부터의 수소의 확산을 막는 절연막을 이용함으로써, 외부로부터 산화물 반도체막으로의 수소의 확산을 억제할 수 있고, 산화물 반도체막의 결손을 저감할 수 있다. 외부로부터의 수소의 확산을 막는 절연막의 대표예로서는, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등이 있다. 또한, 절연막(243)을 가열에 의해 산소의 일부가 이탈하는 산화 절연막, 외부로의 산소의 확산을 막는 절연막과, 산화 절연막과의 3층 구조로 함으로써, 효율 좋게 산화물 반도체막으로 산소를 확산시킴과 동시에, 외부로의 산소의 이탈을 억제할 수 있고, 온도 및 습도가 높은 상태라도, 트랜지스터의 특성의 변동을 저감할 수 있다.
이상의 공정에 의해, 도 9(A)에 도시한 것처럼, 산화물 반도체막을 가지는 트랜지스터(110)를 제작할 수 있다. 상기 트랜지스터(110)는 i형(진성 반도체) 또는 i형에 매우 가까운 영역(235a)을 포함하는 산화물 반도체막(235)을 가지기 때문에, 매우 우수한 특성을 나타냄을 주목하라.
또한, 본 실시형태에서 트랜지스터(110)를 톱 게이트 구조로 했지만, 본 발명은 이것에 한정되는 것은 아니고, 예를 들면 보텀 게이트 구조로 해도 좋다. 또한, 본 실시형태에서 트랜지스터(110)는 한쌍의 전극(241a, 241b)이 한쌍의 제 2 영역(235b, 235c)의 상면의 적어도 일부와 접하는 구성으로 되어 있지만, 본 발명은 이것에 한정되는 것은 아니고, 예를 들면, 한쌍의 제 2 영역(235b, 235c)이 한쌍의 전극(241a, 241b)의 적어도 일부와 접하는 구성으로 해도 좋다.
다음에, 절연막(215), 절연막(217), 절연막(221), 절연막(225), 절연막(243), 절연막(245)의 각각 일부를 선택적으로 에칭하고, 개구부를 형성하여, 게이트 전극(209), 전극(241a) 및 전극(241b)의 각각 일부를 노출한다. 개구부에 도전막을 성막한 후, 이 도전막의 일부를 선택적으로 에칭하여, 전극(241b)에 접하여 배선(249)을, 전극(241a)에 접하여 배선(250)을 형성한다. 배선(249) 및 배선(250)은 콘택트 플러그(219a) 및 콘택트 플러그(219b)로 나타내는 재료를 적절히 이용하여 형성될 수 있다.
여기서, 배선(249)은 트랜지스터(110)의 소스 전극 또는 드레인 전극 중 한쪽과 트랜지스터(112)의 게이트 전극(209)을 전기적으로 접속하는 노드(FG)로서 기능한다. 배선(250)은 트랜지스터(110)의 소스 전극 또는 드레인 전극의 다른 한쪽으로서 기능하고, 도 3(A)에 도시하는 데이터선(D)와 전기적으로 접속된다. 또한, 도 9(B)에서는 직접적으로 도시하지 않았지만, 트랜지스터(110)의 게이트 전극(233)도, 도 3(A)에 도시하는 워드선(W)과 전기적으로 접속되는 것으로 한다.
또한, 도 9(B)에서는, 트랜지스터(110)의 소스 전극 또는 드레인 전극의 한쪽(전극(241b))과, 트랜지스터(112)의 게이트 전극(209)을 배선(249)을 통해 접속하는 구성으로 하고 있지만, 본 실시형태에 나타내는 프로그래머블 스위치는 이것에 한정되는 것은 아니다. 예를 들면, 트랜지스터(112) 위에 형성된 절연막의 상면에 트랜지스터(112)의 게이트 전극의 상면이 노출되는 것과 같은 구조로 하고, 이 게이트 전극의 상면에 직접 접하도록 트랜지스터(110)의 소스 전극 또는 드레인 전극의 한쪽을 형성하는 구성으로 해도 좋다.
이상의 공정에 의해, 트랜지스터(110) 및 트랜지스터(112)를 포함하는 프로그래머블 스위치를 제작할 수 있다.
여기서, 도 9(B)에 도시하는 단면도에 대응하는 프로그래머블 스위치의 평면도의 일례를 도 27(A) 및 도 27(B)에 도시한다. 도 27(A)는 절연막(225) 아래의 구성, 즉 트랜지스터(112)의 평면도이다. 도 27(B)는 절연막(225) 위의 구성, 즉 트랜지스터(110)의 평면도를 도시하고 있다. 또한, 도 27(A) 및 도 27(B)에 있어서, 도면의 용이한 이해를 위해 일부의 구성(절연막(215) 등)을 도시하지 않음을 주목하라. 또한, 도 27(A) 및 도 27(B)에 도시하는, 일점 쇄선(A-B) 및 일점 쇄선(C-D)은 도 6(A) 내지 도 6(D), 도 7(A)와 도 7(B), 도 8(A) 내지 도 8(C), 및 도 9(A)와 도 9(B)에 도시하는 단면도에 대응한다.
도 27(A) 및 도 27(B)에 도시하는 프로그래머블 스위치에서는, 도 9(B)에 도시하는 것처럼, 일점 쇄선(C-D)에 따른 영역에서 트랜지스터(110)와, 트랜지스터(112)가 전기적으로 접속된다. 여기서, 트랜지스터(110)의 적어도 일부는 트랜지스터(112)의 적어도 일부가 중첩하여 형성된다. 바람직하게는, 산화물 반도체막(235)의 적어도 일부와, n형의 불순물 영역(211a) 또는 n형의 불순물 영역(211b)의 적어도 일부가 중첩하여 형성된다. 이러한 평면 레이아웃을 채용함으로써, 산화물 반도체와 같은 와이드 밴드갭 반도체를 이용한 트랜지스터를 형성하는 것에 의한 프로그래머블 스위치의 점유 면적의 증대를 억제할 수 있다. 따라서, 이 프로그래머블 스위치를 포함하는 프로그래머블 로직 디바이스의 고집적화가 이루어질 수 있다.
또한, 도 27(A) 및 도 27(B)에 도시하는 프로그래머블 스위치를 포함하는 도 2(A)에 도시하는 배선 선택 회로(13)를 형성한 평면도의 일례를, 도 28에 도시한다. 도 28에서, 이해를 용이하게 하기 위해, 도 27(B)의 트랜지스터(110)에 대응하는 트랜지스터(110a) 내지 트랜지스터(110f)를 점선으로 나타낸다. 도 28에 도시하는 배선 선택 회로는 행방향으로 연장하는 배선(111a, 111c)과, 열방향으로 연장하는 배선(111b, 111d)을 포함한다. 배선(111a, 111b)은 전극(113a)과, 트랜지스터(110a)와 전기적으로 접속된 트랜지스터(112a)와, 전극(114a)을 통해 전기적으로 접속된다. 배선(111b, 111d)은 전극(113b)과, 트랜지스터(110b)와 전기적으로 접속된 트랜지스터(112b)와, 전극(114b)을 통해 전기적으로 접속된다. 배선(111c, 111d)은 전극(113c)과, 트랜지스터(110c)와 전기적으로 접속된 트랜지스터(112c)와, 전극(114c)을 통해 전기적으로 접속된다. 배선(111a, 111c)은 전극(113d)과, 트랜지스터(110d)와 전기적으로 접속된 트랜지스터(112d)와, 전극(114d)을 통해 전기적으로 접속된다. 배선(111a, 배선(111d)은 전극(113e)과, 트랜지스터(110e)와 전기적으로 접속된 트랜지스터(112e)와, 전극(114e)을 통해 전기적으로 접속된다. 배선(111b, 111c)은 전극(113f)과, 트랜지스터(110f)와 전기적으로 접속된 트랜지스터(112f)와, 전극(114f)을 통해 전기적으로 접속된다.
여기서, 배선(111a) 내지 배선(111d)은 도 2(A)에 도시하는 배선(11a) 내지 배선(11d)에 대응한다. 예를 들면, 배선(111a) 내지 배선(111d)은 배선(223a) 및 배선(223b)과 같은 층에 형성할 수 있다. 전극(113a) 내지 전극(113f), 전극(114a) 내지 전극(114f)은 배선(223a) 및 배선(223b)과 마찬가지의 재료 및 방법으로 형성할 수 있다. 트랜지스터(110a) 내지 트랜지스터(110f)는 도 9(A) 및 도 27(B)에 도시하는 트랜지스터(110)에 대응한다. 트랜지스터(112a) 내지 트랜지스터(112f)는 도 6(D) 및 도 27(A)에 도시하는 트랜지스터(112)에 대응한다. 각각의 트랜지스터(110a 내지 110f)와 각각의 트랜지스터(112a 내지 112f)를 포함하는 프로그래머블 스위치들은 도 2(A)에서의 프로그래머블 스위치(30a 내지 30f)에 대응한다.
도 28에 도시한 것처럼, 트랜지스터(110a)의 적어도 일부와, 트랜지스터(112a)의 적어도 일부 및 트랜지스터(112e)의 적어도 일부가 중첩하여 형성된다. 이하 트랜지스터(110b) 내지 트랜지스터(110f)도 마찬가지로 형성된다. 즉, 상층의 트랜지스터의 적어도 일부는 대응하는 하층의 트랜지스터의 적어도 일부 및 이 하층의 트랜지스터와 인접하는 트랜지스터의 적어도 일부와 중첩하여 형성된다. 이와 같은 평면 레이아웃을 채용함으로써, 산화물 반도체와 같은 와이드 밴드갭 반도체를 이용한 트랜지스터를 형성하는 것에 의한 프로그래머블 스위치의 점유 면적의 증대를 억제할 수 있다. 따라서, 이 프로그래머블 스위치를 포함하는 프로그래머블 로직 디바이스의 고집적화가 이루어질 수 있다.
또한, 트랜지스터(112)의 제작을 위해 이용된 반도체 기판을 이용하여 데이터선(D)이나 워드선(W)에 전위를 공급하는 구동 회로의 트랜지스터를 제작할 수 있다. 여기서, 이와 같은 구동 회로를 형성한 프로그래머블 로직 디바이스의 구성을 도 29에 도시한다. 도 29에 도시하는 프로그래머블 로직 디바이스는 도 1(A)에 도시하는 프로그래머블 로직 디바이스와 마찬가지로, 복수의 배선을 통해 전기적으로 접속된 복수의 논리 블록(10)과, 행방향의 배선과 열방향의 배선이 교차하는 부분에 형성된 스위치 매트릭스(12)를 가진다. 여기서, 이해를 용이하게 하기 위해, 도 29에서는, 도 1(A)에서의 배선(11)에 대응하는 배선을 도시하지 않는다.
또한, 도 29에 도시하는 프로그래머블 로직 디바이스는 복수의 논리 블록(10)의 상측에 형성된 제 1 구동 회로(14)와, 복수의 논리 블록(10)의 좌측에 형성된 제 2 구동 회로(15)와, 제 1 구동 회로(14)에 전기적으로 접속하고, 열방향으로 연장하는 복수의 제 1 배선(16)과, 제 2 구동 회로(15)에 전기적으로 접속하고, 행방향으로 연장하는 복수의 제 2 배선(17)을 가진다. 제 1 배선(16) 및 제 2 배선(17)은 각각 스위치 매트릭스(12)와 전기적으로 접속된다. 단, 제 1 구동 회로(14) 및 제 2 구동 회로(15)의 구성과 배치는 상기에 한정되는 것은 아니며, 예를 들면, 제 1 구동 회로(14) 및 제 2 구동 회로(15)를 형성하는 위치를 바꿔도 좋고, 3개 이상의 구동 회로를 형성하는 구성으로 해도 됨을 주목하라.
본 실시형태에서, 제 1 배선(16) 및 제 2 배선(17)은 도 2(B) 및 도 2(C)에 도시하는, 메모리부에 저장하는 컨피겨레이션 데이터의 전위를 입력하는 데이터선(D), 및 메모리부로의 컨피겨레이션 데이터의 기입을 제어하는 신호를 입력하는 워드선(W)으로서 이용할 수 있다. 또한, 제 1 구동 회로(14) 및 제 2 구동 회로(15)는 데이터선(D)에 전위를 공급하는 데이터선 구동 회로 및 워드선(W)에 전위를 공급하는 워드선 구동 회로로서 이용할 수 있다. 또한, 본 실시형태에서는, 제 1 구동 회로(14)를 데이터선(D)의 구동 회로로 하고, 제 2 구동 회로(15)를 워드선(W)의 구동 회로로 하고, 제 1 배선(16)을 각각을 데이터선(D)으로 하고, 제 2 배선(17)을 각각 워드선(W)으로 하고 있지만, 본 발명은 이것에 한정되는 것은 아니다.
여기서, 제 1 구동 회로(14) 및 제 2 구동 회로(15)에 이용하는 트랜지스터는 도 6(D) 및 도 27(A)에 도시하는 트랜지스터(112)와 같은 구성으로 할 수 있다. 따라서, 제 1 구동 회로(14) 및 제 2 구동 회로(15)에 이용하는 트랜지스터는 단결정 실리콘 등의 산화물 반도체와는 다른 반도체를 이용하여 형성되므로, 충분한 고속 동작이 가능하게 된다. 따라서, 고속 동작을 할 수 있는 구동 회로를 형성할 수 있다. 제 1 배선(16) 및 제 2 배선(17)으로서, 도 9(B) 및 도 27(B)에 도시하는 배선(249, 250)과 같은 층 또는 더 상층에 형성된 도전막을 이용할 수 있다.
이상에 도시한 것처럼, 트랜지스터의 오프 전류를 충분히 작게 할 수 있는, 산화물 반도체와 같은 와이드 밴드갭 반도체를, 각 논리 블록 간의 배선 접속을 제어하는 프로그래머블 스위치의 메모리부의 트랜지스터에 이용함으로써, 전원 전위의 공급이 차단되었을 때라도 컨피겨레이션 데이터를 유지할 수 있는 프로그래머블 스위치를 제작할 수 있다. 또한, 전원 투입 후의 논리 블록의 기동 시간을 짧게 한 프로그래머블 스위치를 제작할 수 있다. 이에 따라, 노멀리-오프의 구동 방법에 의해, 프로그래머블 로직 디바이스의 전력 소비에 있어서의 감고사 이루어질 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 본 실시형태에 나타내는 구성, 방법끼리 조합시켜 이용할 수 있고, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합시켜 이용할 수 있다.
(실시형태 3)
본 실시형태에서는, 앞의 실시형태에 나타낸 산화물 반도체막을 가지는 트랜지스터에 대하여, 전계 효과 이동도를 이론적으로 도출하고, 이 전계 효과 이동도를 이용하여 트랜지스터 특성이 계산된다.
산화물 반도체에 한정하지 않고, 실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는 다양한 이유로 인해 이론적인 이동도보다 낮아진다. 이동도를 저하시키는 요인 중 하나는 반도체 내부의 결함이나 반도체와 절연막과의 계면의 결함이다. Levinson 모델을 이용하면, 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 계산할 수 있다.
반도체 중에 어떤 포텐셜 장벽(입계 등)이 존재한다고 가정하면, 측정되는 전계 효과 이동도 μ는 다음의 식(2)으로 표현할 수 있다.
Figure 112013115024764-pct00002
여기서, μ0는 반도체의 이론적인 전계 효과 이동도, E는 포텐셜 장벽의 높이, k는 볼츠만 정수, T는 절대 온도이다. 또한, 포텐셜 장벽이 결함에 유래한다고 가정하면, 포텐셜 장벽의 높이는 Levinson 모델에 따라 다음의 식(3)으로 표현할 수 있다.
Figure 112013115024764-pct00003
여기서, e는 전기 소량(素量), N은 채널 내의 단위 면적당 평균 결함 밀도, ε는 반도체의 유전율, n은 단위 면적당 채널에 포함되는 캐리어 수, Cox는 단위 면적 당의 용량, Vg는 게이트 전압, t는 채널의 두께이다. 반도체층의 두께가 30nm 이하인 경우, 채널의 두께는 반도체 층의 두께와 동일하다고 간주될 수 있다. 선형 영역에서의 드레인 전류(Id)는 다음의 식(4)으로 표현할 수 있다.
Figure 112013115024764-pct00004
여기서, L은 채널 길이, W는 채널 폭이고, 이 경우 L=W=10㎛이다. 또한, Vd는 드레인 전압을 나타낸다. 식 (4)의 양변을 Vg로 나누고, 또한 양변의 대수를 취하면, 다음의 식 (5)가 얻어진다.
Figure 112013115024764-pct00005
식 (5)의 우변은 Vg의 함수이다. 이 식에서 알 수 있듯이, 세로축을 ln(Id/Vg), 가로축을 1/Vg으로 하는 직선의 기울기로부터 결함 밀도(N)를 얻을 수 있다. 즉, 트랜지스터의 Id―Vg 특성으로부터, 결함 밀도를 평가할 수 있다. 그 결과, 산화물 반도체로서는, 인듐(In), 주석(Sn), 아연(Zn)의 비율이 In:Sn:Zn=1:1:1인 것에서는 결함 밀도(N)는 1×1012/cm2 정도였다.
이와 같이 해서 구한 결함 밀도 등을 기초로 식 (2) 및 식 (3)으로부터 μ0=120cm2/Vs가 도출된다. 결함이 있는 In-Sn-Zn 산화물에서 측정되는 이동도는 40cm2/Vs 정도였다. 그러나, 반도체 내부 및 반도체와 절연막과의 계면의 결함이 없는 산화물 반도체의 이동도(μ0)는 120cm2/Vs가 된다고 예상할 수 있다.
단, 반도체 내부에 결함이 없어도, 채널과 게이트 절연물과의 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다는 점을 주목하라. 즉, 게이트 절연물 계면에서 x 만큼 떨어진 장소에서의 이동도 μ1은 다음의 식(6)으로 표현할 수 있다.
Figure 112013115024764-pct00006
여기서, D는 게이트 방향의 전계, B, l은 정수이다. B 및 l은 실제의 측정 결과에 따라 구할 수 있고, 상기의 측정 결과로부터, B=4.75×107cm/s, l=10nm(계면 산란이 미치는 깊이)이었다. D가 증가하면(즉, 게이트 전압이 높아짐) 식 (6)의 제 2 항이 증가하기 때문에, 이동도 μ1은 저하된다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널에 이용한 트랜지스터의 이동도 μ2를 계산한 결과를 도 16에 도시한다. 또한, 계산에는 시놉시스사(Synopsys, Inc.) 제 디바이스 시뮬레이션 소프트웨어, Sentaurus Device를 사용하고, 산화물 반도체의 밴드갭, 전자 친화력, 비도전율, 두께를 각각, 2.8 전자 볼트, 4.7 전자 볼트, 15, 15nm로 했다. 이러한 값은 스퍼터링법에 의해 형성된 박막을 측정하여 얻어진 것이다.
또한, 게이트, 소스, 드레인의 일함수를 각각, 5.5 전자 볼트, 4.6 전자 볼트, 4.6 전자 볼트로 했다. 또한, 게이트 절연물의 두께는 100nm, 비도전율은 4.1로 했다. 채널 길이 및 채널 폭은 모두 10㎛, 드레인 전압(Vd)은 0.1V로 가정되었다.
도 16에서 도시되는 것처럼, 1V를 약간 넘는 게이트 전압에서 이동도는 100cm2/Vs이상의 피크를 가지고, 계면 산란의 영향이 증가되기 때문에 게이트 전압이 증가되면 이동도는 감소된다. 계면 산란을 저감하기 위해서는, 반도체층 표면을 원자 레벨에서 평탄하게 하는 것(Atomic　Layer　Flatness)이 바람직하다는 점을 주목하라.
이와 같은 이동도를 가지는 산화물 반도체를 이용하여 형성된 미세한 트랜지스터들의 특성들을 계산한 결과가 도 17(A) 내지 도 17(C), 도 18(A)와 도 18(B), 및 도 19(A) 내지 도 19(C)에 도시한다. 또한, 계산에 이용된 트랜지스터의 단면 구조를 도 20(A)와 도 20(B)에 도시한다. 도 20(A)와 도 20(B)에 도시하는 트랜지스터들은 각각 산화물 반도체 층에 n+의 도전형을 나타내는 제 2 영역(1103b, 1103c)을 포함한다. 제 2 영역(1103b, 1103c)의 저항률은 2×10-3Ωcm이다.
도 20(A)에 도시하는 트랜지스터는 하지 절연막(1101)과, 하지 절연막(1101)에 매립되도록 형성된 산화 알루미늄으로 이루어지는 매립 절연물(1102)의 위에 형성된다. 트랜지스터는 제 2 영역(1103b), 제 2 영역(1103c)과, 그것들의 사이에 끼워져, 채널 형성 영역이 되는 진성의 제 1 영역(1103a)과, 게이트 전극(1105)을 포함한다. 게이트 전극(1105)의 폭은 33nm이다.
게이트 전극(1105)과 제 1 영역(1103a)의 사이에는, 게이트 절연막(1104)이 형성된다. 게이트 전극(1105)의 양측면에는 사이드 월 절연막(1106a) 및 사이드 월 절연막(1106b)이 형성되고, 게이트 전극(1105)의 상부에는, 게이트 전극(1105)과 다른 배선과의 단락을 방지하기 위한 절연물(1107)이 형성된다. 사이드 월 절연막의 폭은 5nm이다. 또한, 제 2 영역(1103b) 및 제 2 영역(1103c)에 각각 접하는 소스 전극(1108a) 및 드레인 전극(1108b)이 제공된다. 이 트랜지스터의 채널 폭은 40nm임을 주목하라.
도 20(B)에 도시하는 트랜지스터는 하지 절연막(1101)과, 산화 알루미늄으로 형성된 매립 절연물(1102)의 위에 형성되고, 제 2 영역(1103b), 제 2 영역(1103c)과, 그것들의 사이에 끼워진 진성의 제 1 영역(1103a)과, 폭 33nm의 게이트 전극(1105)과 게이트 절연막(1104)과 사이드 월 절연막(1106a) 및 사이드 월 절연막(1106b)과 절연물(1107)과 소스 전극(1108a) 및 드레인 전극(1108b)을 포함한다는 점에서, 도 20(A)에 도시하는 트랜지스터와 같다.
도 20(A)에 도시하는 트랜지스터와 도 20(B)에 도시하는 트랜지스터의 차이점은 사이드 월 절연막(1106a) 및 사이드 월 절연막(1106b)의 아래의 반도체 영역의 도전형이다. 도 20(A)에 도시하는 트랜지스터에서는, 사이드 월 절연막(1106a) 및 사이드 월 절연막(1106b)의 아래의 반도체 영역은 n+의 도전형을 나타내는 제 2 영역(1103b) 및 제 2 영역(1103c)이지만, 도 20(B)에 도시하는 트랜지스터에서는, 진성의 제 1 영역(1103a)의 부분이다. 즉, 도 20(B)의 반도체 층에서, 제 2 영역(1103b)(제 2 영역(1103c))과 게이트 전극(1105) 어느 것과도 중첩하지 않는 영역이 제공된다. 이 영역을 오프셋 영역이라고 하고, 그 폭 Loff을 오프셋 길이라고 한다. 도면으로부터 알 수 있는 바와 같이, 오프셋 길이는 사이드 월 절연막(1106a)(사이드 월 절연막(1106b))의 폭과 같다.
그 외의 계산에 사용되는 파라미터는 위에서 설명한 대로이다. 계산에는 시놉시스사 제 디바이스 시뮬레이션 소프트웨어, Sentaurus Device를 사용했다. 도 17(A) 내지 도 17(C)는 도 20(A)에 도시되는 구조의 트랜지스터의 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전압(Vg, 게이트와 소스의 전위차) 의존성을 나타낸다. 전류(Id)는 드레인 전압(드레인과 소스의 전위차)을 +1V로 하고, 이동도 μ는 드레인 전압을 +0.1V로 하여 계산해 의해 얻어진 것이다.
도 17(A)은 게이트 절연막의 두께를 15nm로 한 것이고, 도 17(B)은 10nm로 한 것이고, 도 17(C)은 5nm로 한 경우의 트랜지스터의 게이트 전압 의존성을 보여준다. 게이트 절연막이 얇아질수록, 특히 오프 상태에서의 드레인 전류(Id)(오프 전류)가 현저하게 저하한다. 한편, 이동도 μ의 피크 값이나 온 상태에서의 드레인 전류(Id)(온 전류)에는 눈에 띄는 변화가 없다. 게이트 전압 1V 전후에서, 드레인 전류는 메모리 소자 등에 필요로 되는 10μA를 넘는 것을 그래프는 보여준다.
도 18(A) 내지 도 18(C)는 도 20(B)에 도시되는 구조의 트랜지스터로, 오프셋 길이 Loff를 5nm로 한 것의 드레인 전류(Id)(실선) 및 이동도 μ(점선)의 게이트 전압 Vg 의존성을 나타낸다. 드레인 전류(Id)는 드레인 전압을 +1V로 하고, 이동도 μ는 드레인 전압을 +0.1V로 가정하여 계산에 의해 얻어진 것이다. 도 18(A)은 게이트 절연막의 두께를 15nm로 한 경우의 트랜지스터의 게이트 전압 의존성을 보여주고, 도 18(B)는 게이트 절연막의 두께를 10nm로 한 경우의 트랜지스터의 게이트 전압 의존성을 보여주며, 도 18(C)은 게이트 절연막의 두께를 5nm로 한 경우의 트랜지스터의 게이트 전압 의존성을 보여준다.
또한, 도 19(A) 내지 도 19(C)는 도 20(B)에 도시되는 구조의 트랜지스터이고, 오프셋 길이 Loff를 15nm로 한 것의 드레인 전류(Id)(실선) 및 이동도 μ(점선)의 게이트 전압 의존성을 나타낸다. 드레인 전류(Id)는 드레인 전압을 +1V로 하고, 이동도 μ는 드레인 전압을 +0.1V로 하여 계산에 의해 얻어진 것이다. 도 19(A)는 게이트 절연막의 두께를 15nm로 한 경우, 도 19(B)는 10nm로 한 경우, 도 19(C)는 5nm로 한 경우의 게이트 전압 의존성을 보여준다.
어느 구조에서든지, 게이트 절연막이 얇아질수록, 오프 전류가 현저하게 저하되는 한편, 이동도 μ의 피크 값이나 온 전류에는 눈에 띄는 변화가 없다.
또한, 이동도 μ의 피크는 도 17(A) 내지 도 17(C)에서는 80cm2/Vs 정도이지만, 도 18(A) 내지 도 18(C)에서는 60cm2/Vs 정도, 도 19(A) 내지 도 19(C)에서는 40cm2/Vs로, 오프셋 길이 Loff가 증가할수록 이동도 μ의 피크가 저하됨을 주목하라. 또한, 오프 전류도 같은 경향이 있다. 한편, 온 전류는 오프셋 길이 Loff의 증가에 따라 감소하지만, 온 전류에 있어서의 감소는 오프 전류의 저하에 비하면 훨씬 완만하다. 또한, 어느 구성에서든지 게이트 전압 1V 전후에서, 드레인 전류는 메모리 소자 등에서 필요로 되는 10μA를 넘는 것을 그래프는 보여준다. 또한, 이와 같이 이동도가 높은 트랜지스터를, 앞의 실시형태에서 나타낸 프로그래머블 스위치의 메모리부에 이용할 때에는, 컨피겨레이션 데이터의 기입을 고속으로 행할 수 있기 때문에, 동적 컨피겨레이션을 용이하게 행할 수 있는 프로그래머블 로직 디바이스를 제공할 수 있다.
(실시형태 4)
본 실시형태에서는, 앞의 실시형태에서 나타낸 산화물 반도체막을 가지는 트랜지스터에 대해, 특히 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 가지는 트랜지스터에 대해 설명한다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터는 이 산화물 반도체를 형성할 때에 기판을 가열하여 성막하는 것, 또는 산화물 반도체막을 형성한 후에 열처리를 행하는 것에 의해, 양호한 특성을 가질 수 있다. 여기서, 주성분이란 조성비에서 5atomic％ 이상 포함되는 원소를 말한다는 점을 주목하라.
In, Sn, Zn을 주성분으로 하는 산화물 반도체막의 성막 후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 또한, 트랜지스터의 문턱 전압을 플러스 시프트시킬 수 있어, 노멀리-오프화 시킬 수 있다. 이하, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 포함하는 트랜지스터의 다양한 측정 결과를 설명한다.
우선, 본 실시형태에서 각종 측정에 이용한 트랜지스터의 구조에 대하여 도 26(A)와 도 16(B)를 이용하여 설명한다. 도 26(A)은 이 트랜지스터의 평면도이며, 도 26(B)은 도 26(A)의 일점 쇄선 A-B를 따라 취해진 단면도이다.
도 26(B)에 도시하는 트랜지스터는 기판(600)과, 기판(600) 위에 형성된 하지 절연막(602)과, 하지 절연막(602) 위에 형성된 산화물 반도체막(606)과, 산화물 반도체막(606)과 접하는 한쌍의 전극(614)과, 산화물 반도체막(606) 및 한쌍의 전극(614) 위에 형성된 게이트 절연막(608)과, 게이트 절연막(608)을 사이에 위치한 산화물 반도체막(606)과 중첩하여 형성된 게이트 전극(610)과, 게이트 절연막(608) 및 게이트 전극(610)을 덮고 형성된 층간 절연막(616)과, 층간 절연막(616)과 게이트 절연막(608)에 형성된 개구부를 통해 한쌍의 전극(614)과 접속하는 배선(618)과, 층간 절연막(616) 및 배선(618)을 덮어 형성된 보호막(620)을 포함한다. 여기서, 한쌍의 전극(614)은 이 트랜지스터의 소스 전극 및 드레인 전극으로서 기능한다.
기판(600)으로서는 유리 기판이 사용되었다. 하지 절연막(602)으로서는 산화 실리콘막이 사용되었다. 산화물 반도체막(606)으로서는 In-Sn-Zn-O막이 사용되었다. 한쌍의 전극(614)으로서는 텅스텐막이 사용되었다. 게이트 절연막(608)으로서는 산화 실리콘막이 사용되었다. 게이트 전극(610)은 질화 탄탈막과 텅스텐막의 적층 구조를 가졌다. 층간 절연막(616)은 산화 질화 실리콘막과 폴리이미드막의 적층 구조를 가졌다. 배선(618)으로서는 티탄막, 알루미늄막, 티탄막이 이 순서로 형성된 적층 구조를 가졌다. 보호막(620)으로서는 폴리이미드막이 사용되었다.
또한, 도 26(A)에 도시하는 구조를 가지는 트랜지스터에서는 게이트 전극(610)이 한쌍의 전극(614)과 중첩하는 부분의 폭을 Lov라고 한다. 마찬가지로, 산화물 반도체막(606)과 중첩하지 않는 한쌍의 전극(614) 부분의 폭을 dW라고 한다.
도 21(A)~도 21(C)은 도 26(A)와 도 16(B)에 도시하는 트랜지스터에서, 채널 길이(L)가 3㎛, 채널 폭(W)이 10㎛인 산화물 반도체막과, 두께 100nm의 게이트 절연막을 이용한 트랜지스터의 특성을 보여준다. Vd는 10V로 했음을 주목하라.
도 21(A)은 기판을 의도적으로 가열하지 않고 스퍼터링법에 의해 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성이다. 이 때 전계 효과 이동도는 18.8cm2/Vsec이다. 한편, 기판을 의도적으로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성하면 전계 효과 이동도를 향상시킬 수 있게 된다. 도 21(B)는 기판을 200℃로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성을 나타낸다. 전계 효과 이동도는 32.2cm2/Vsec이다.
전계 효과 이동도는 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성한 후에 열처리를 함으로써, 더욱 높일 수 있다. 도 21(C)은 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 200℃에서 스퍼터링 성막한 후, 650℃에서 열처리를 했을 때의 트랜지스터 특성을 나타낸다. 전계 효과 이동도는 34.5cm2/Vsec이다.
기판을 의도적으로 가열함으로써 스퍼터링 성막 동안에 수분이 산화물 반도체막 안에 들어오는 것을 억제하는 효과를 기대할 수 있다. 또한, 성막 후에 열처리를 함으로써도, 산화물 반도체막으로부터 수소나 수산기 또는 수분을 제거할 수 있다. 이와 같은 방식으로, 전계 효과 이동도를 향상시킬 수 있다. 이와 같은 전계 효과 이동도의 향상은 탈수화·탈수소화에 의한 불순물의 제거뿐만 아니라, 고밀도화에 의해 원자간 거리가 짧아지기 때문이라고도 추정된다. 또한, 산화물 반도체로부터 불순물을 제거하고 고순도화함으로써 결정화될 수 있다. 이와 같이 고순도화된 비단결정 산화물 반도체를 이용하는 경우에서는, 이상적으로는 100cm2/Vsec를 넘는 전계 효과 이동도를 실현할 수도 있게 된다고 추정된다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체에 산소 이온을 주입하고, 열처리에 의해 이 산화물 반도체에 포함되는 수소나 수산기 또는 수분을 방출시켜, 그 열처리와 동시에 또는 그 후의 열처리에 의해 산화물 반도체를 결정화시킬 수 있다. 이와 같은 결정화의 처리에 의해, 결정성이 좋은 비단결정 산화물 반도체를 얻을 수 있다.
기판을 의도적으로 가열하여 성막하는 것 및/또는 성막 후에 열처리하는 것의 효과는 전계 효과 이동도의 향상뿐만 아니라, 트랜지스터의 노멀리-오프화를 도모하는 것에도 기여하고 있다. 기판을 의도적으로 가열하지 않고 형성된 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 채널 형성 영역으로 한 트랜지스터는, 문턱 전압이 마이너스 시프트하는 경향이 있다. 그러나, 기판을 의도적으로 가열하여 형성된 산화물 반도체막을 이용한 경우, 이 문턱 전압의 마이너스 시프트화는 해소된다. 즉, 문턱 전압은 양의 방향으로 움직이고, 이와 같은 경향은 도 21(A)와 도 21(B)의 대비로부터도 확인할 수 있다.
또한, 문턱 전압은 In, Sn 및 Zn의 비율을 바꿈으로서도 제어할 수 있고, 조성비로서 In:Sn:Zn=2:1:3으로 함으로써 트랜지스터의 노멀리-오프화를 기대할 수 있다. 또한, 타겟의 조성비를 In:Sn:Zn=2:1:3으로 함으로써 결정성이 높은 산화물 반도체막을 얻을 수 있다.
성막시의 기판 온도 또는 성막 후의 열처리 온도는 150℃ 이상, 바람직하게는 200℃ 이상, 보다 바람직하게는 400℃ 이상이다. 보다 고온에서 성막하거나 열처리함으로써 트랜지스터가 노멀리-오프될 수 있다.
열처리는 산소 분위기 중에서 행할 수 있지만, 우선 질소 또는 불활성 가스, 또는 감압하에서 열처리를 행하고 나서 산소를 포함한 분위기 중에서 열처리를 행할 수 있다. 먼저 탈수화·탈수소화를 행하고 나서 산소를 산화물 반도체에 공급함으로써, 열처리의 효과가 더 증가될 수 있다. 또한, 탈수화·탈수소화를 행하고 나서 산소를 공급하는 방법으로서는, 산소 이온을 전계로 가속하여 산화물 반도체막에 주입하는 방법이 적용될 수 있다.
산화물 반도체 또는 산화물 반도체와 적층되는 막 사이의 계면에는, 산소 결손에 의한 결함이 생성되기 쉽지만, 이러한 열처리에 의해 산화물 반도체 중에 산소를 과잉으로 포함시킴으로써, 산소로 산소 결함이 보상될 수 있다. 과잉 산소는 주로 격자 간에 존재하는 산소이다. 과잉 산소 농도는 1×1016/cm3 이상 2×1020/cm3 이하로 하면, 결정에 변형 등을 야기하지 않고 산화물 반도체 중에 과잉의 산소가 포함될 수 있다.
또한, 성막 후의 열처리에 의해 산화물 반도체의 적어도 일부가 결정화하도록 함으로써, 보다 안정된 산화물 반도체막을 얻을 수 있다. 예를 들면, 조성비 In:Sn:Zn=1:1:1의 타겟을 이용하여, 기판을 의도적으로 가열하지 않고 스퍼터링 성막한 산화물 반도체막은 X선 회절(XRD:X-Ray Diffraction)로 분석되고 달무리 패턴이 관측된다. 이 성막된 산화물 반도체막을 열처리함으로써 결정화시킬 수 있다. 열처리 온도는 임의로 설정될 수 있지만, 예를 들면 650℃의 열처리를 행함으로써, X선 회절에 의해 명확한 회절 피크를 관측할 수 있다.
In-Sn-Zn-O막의 XRD 분석의 결과를 구체적으로 나타낸다. XRD 분석은 Bruker AXS사제 X선 회절 장치 D8 ADVANCE를 이용하여 행해졌고, 측정은 Out-of-Plane법으로 행하였다.
시료 A 및 시료 B가 준비되었고, 그것들에 대한 XRD 분석이 행해졌다. 이하에 시료 A 및 시료 B의 제작 방법을 설명한다.
탈수소화 처리를 끝낸 석영 기판 위에 In-Sn-Zn-O막을 100nm의 두께로 성막했다.
In-Sn-Zn-O막은 스퍼터링 장치를 이용하여, 산소 분위기에서 전력을 100W(DC)로 하여 성막했다. 타겟은 In:Sn:Zn=1:1:1［원자수비]를 가진 In-Sn-Zn-O 타겟을 이용했다. 또한, 성막시의 기판 가열 온도는 200℃로 설정했음을 주목하라. 이와 같이 하여 제작한 시료를 시료 A라고 했다.
다음에, 시료 A와 같은 방법으로 제작된 시료에 대하여 가열 처리를 650℃의 온도에서 행했다. 가열 처리는 처음에 질소 분위기에서 1시간의 가열 처리를 행하고, 온도를 낮추지 않고 산소 분위기에서 1시간의 가열 처리를 더 행하였다. 이와 같이 하여 제작한 시료를 시료 B라고 했다.
도 22는 시료 A 및 시료 B의 XRD 스펙트럼을 보여준다. 시료 A에서는, 결정 유래의 피크가 관측되지 않았지만, 시료 B에서는, 2θ가 35deg 근방 및 37deg~38deg에 결정 유래의 피크가 관측되었다.
이와 같이, In, Sn, Zn을 주성분으로 하는 산화물 반도체는 성막시에 의도적으로 가열하는 것 및/또는 성막 후에 열처리함으로써 트랜지스터의 특성을 향상시킬 수 있다.
이 산화물 반도체 성막시의 기판 가열이나 성막 후의 열처리는 산화물 반도체에 있어서 악성의 불순물인 수소나 수산기를 막 중에 포함시키지 않도록 하는 것, 또는 막 중으로부터 제거하는 작용이 있다. 즉, 산화물 반도체 중에서 도너 불순물이 되는 수소를 제거함으로써 고순도화를 도모할 수 있고, 이에 따라 노멀리-오프 트랜지스터가 얻어질 수 있다. 산화물 반도체가 고순도화됨으로써 트랜지스터의 오프 전류를 1aA/㎛ 이하로 할 수 있다. 여기서, 상기 오프 전류값의 단위는 채널폭 1㎛ 당 전류값을 나타낸다.
도 23은 트랜지스터의 오프 전류와 측정시의 기판 온도(절대 온도)의 역수와의 관계를 도시한다. 여기서는, 간단하게 하기 위해 측정시의 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 가로축으로 하고 있다.
구체적으로는, 도 23에 도시한 것처럼, 오프 전류가 기판 온도가 125℃의 경우에는 0.1aA/㎛(1×10-19A/㎛) 이하, 85℃의 경우에는 10zA/㎛(1×10-20A/㎛) 이하였다. 오프 전류의 대수와 온도의 역수 사이의 비례 관계는 실온(27℃)에서의 오프 전류가 0.1zA/㎛(1×10-22A/㎛) 이하인 것을 암시한다. 따라서, 오프 전류를 125℃에서 1aA/㎛(1×10-18A/㎛) 이하로, 85℃에서 100zA/㎛(1×10-19A/㎛) 이하로, 실온에서 1zA/㎛(1×10-21A/㎛) 이하로 할 수 있다.
산화물 반도체막의 성막시에 수소나 수분이 막 중에 혼입하지 않도록, 성막실 외부로부터 리크나 성막실 내의 내벽으로부터의 탈가스를 충분히 억제함으로써, 스퍼터링 가스의 고순도화를 도모하는 것이 바람직하다는 점을 주목하라. 예를 들면, 수분이 막 중에 혼입하지 않도록 스퍼터링 가스는 노점 -70℃ 이하인 가스를 이용하는 것이 바람직하다. 또한, 타겟 자체에 수소나 수분 등의 불순물이 포함되어 있지 않도록, 고순도화된 타겟을 이용하는 것이 바람직하다. In, Sn, Zn을 주성분으로 하는 산화물 반도체는 열처리에 의해 막 중의 수분을 제거할 수 있지만, In, Ga, Zn를 주성분으로 하는 산화물 반도체보다도, 수분의 방출 온도가 높기 때문에, 바람직하게는 처음부터 수분이 포함되지 않은 막을 형성해 두는 것이 바람직하다.
또한, 산화물 반도체막 성막 후에 650℃의 가열 처리를 행한 시료 B의 트랜지스터에서, 측정 시의 기판 온도와 전기적 특성의 관계에 대해 평가했다.
측정에 이용한 트랜지스터는 채널 길이 L이 3㎛, 채널 폭 W가 10㎛, Lov가 일측 3㎛(합계 6㎛), dW가 0㎛이다. 또한, Vds는 10V로 했음을 주목하라. 기판 온도는 -40℃, -25℃, 25℃, 75℃, 125℃ 및 150℃로 행하였음을 주목하라. 여기서, 트랜지스터에서, 게이트 전극과 한쌍의 전극과의 중첩하는 폭을 Lov라고 부르고, 산화물 반도체막과 중첩하지 않는 한쌍의 전극 부분의 폭을 dW라고 부른다.
도 24에, Ids(실선) 및 전계 효과 이동도(점선)의 Vgs 의존성에 대한, 기판 온도의 영향을 나타낸다. 또한, 도 25(A)에 기판 온도와 문턱 전압의 관계를, 도 25(B)에 기판 온도와 전계 효과 이동도의 관계를 도시한다.
도 25(A)로부터, 기판 온도가 높을수록 문턱 전압은 낮아지는 것을 알 수 있다. 문턱 전압은 -40℃~150℃의 범위에서 1.09V로부터 -0.23V까지 감소됨을 주목하라.
또한, 도 25(B)로부터, 기판 온도가 높을수록 전계 효과 이동도가 낮아지는 것을 알 수 있다. 전계 효과 이동도는 -40℃~150℃에서 36cm2/Vs로부터 32cm2/Vs까지 감소됨을 주목하라. 따라서, 위에서 서술한 온도 범위에서의 전기적 특성의 변동이 작은 것을 알 수 있다.
상기와 같은 In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터에서는, 오프 전류를 1aA/㎛ 이하로 유지하면서, 전계 효과 이동도를 30cm2/Vsec 이상, 바람직하게는 40cm2/Vsec 이상, 보다 바람직하게는 60cm2/Vsec 이상으로 얻어질 수 있고, LSI에서 요구되는 온 전류가 달성될 수 있다. 예를 들면, L/W=33nm/40nm의 FET에서, 게이트 전압 2.7V, 드레인 전압 1.0V일 때 12μA 이상의 온 전류가 흐를 수 있다.
이와 같이 오프 전류가 낮은 트랜지스터를, 앞의 실시형태에 나타낸 프로그래머블 스위치의 메모리부에 이용함으로써, 전원 전위의 공급이 차단되었을 때에도 컨피겨레이션 데이터를 유지할 수 있게 된다. 따라서, 전원 투입 후의 컨피겨레이션 데이터의 기입을 생략할 수 있게 되므로, 논리 블록의 기동 시간을 짧게 할 수 있다. 이에 따라, 노멀리-오프의 구동 방법에 의해 전력 소비가 감소되는 프로그래머블 로직 디바이스를 제공할 수 있다.
또한, 이와 같이 이동도가 높은 트랜지스터를, 앞의 실시형태에서 나타낸 프로그래머블 스위치의 메모리부에 이용함으로써, 컨피겨레이션 데이터의 기입이 고속으로 행해질 수 있으므로, 동적 컨피겨레이션을 용이하게 행할 수 있는 프로그래머블 로직 디바이스를 제공할 수 있다.
또한, 이러한 특성이라면, Si 반도체를 사용하여 형성된 집적 회로에 산화물 반도체를 포함하는 트랜지스터가 제공되어도, 동작 속도를 감소시키지 않는 프로그래머블 로직 디바이스를 제공할 수 있다.
(실시형태 5)
본 발명의 일 양태에 따른 프로그래머블 로직 디바이스를 이용함으로써, 소비 전력이 낮은 전자기기를 제공할 수 있다. 특히 전력의 공급을 상시 받는 것이 어려운 휴대용 전자기기의 경우, 본 발명의 일 양태에 따른 소비 전력이 낮은 반도체 장치를 그 구성 요소에 추가함으로써, 연속 사용 시간이 길어진다는 장점을 얻을 수 있다.
본 발명의 일 양태에 따른 프로그래머블 로직 디바이스를 이용한 반도체 장치는 표시 장치, 퍼스널 컴퓨터, 기록 매체를 갖춘 화상 재생 장치(대표적으로는 DVD : Digital Versatile　Disc 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 가지는 장치)에 이용할 수 있다. 그 외에, 본 발명의 일 양태에 따른 반도체 장치를 이용할 수 있는 전자기기로서, 휴대전화, 휴대형을 포함하는 게임기, 휴대 정보 단말기, 전자 서적, 비디오 카메라, 디지털 스틸 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다.
본 발명의 일 양태에 따른 프로그래머블 로직 디바이스를 이용한 반도체 장치를, 휴대전화, 스마트폰, 전자 서적 등의 휴대용의 전자기기에 응용한 경우에 대하여 설명한다.
도 10은 휴대용의 전자기기의 블록도이다. 도 10에 도시하는 휴대용의 전자기기는 RF 회로(421), 아날로그 베이스 밴드 회로(422), 디지털 베이스 밴드 회로(423), 배터리(424), 전원 회로(425), 어플리케이션 프로세서(426), 플래시 메모리(430), 디스플레이 컨트롤러(431), 메모리 회로(432), 디스플레이(433), 터치 센서(439), 음성 회로(437), 키보드(438) 등으로 구성되어 있다. 디스플레이(433)는 표시부(434), 소스 드라이버(435), 게이트 드라이버(436)로 구성되어 있다. 어플리케이션 프로세서(426)는 CPU(427), DSP(428), 인터페이스(429)를 가지고 있다. 예를 들면, CPU(427), 디지털 베이스 밴드 회로(423), 메모리 회로(432), DSP(428), 인터페이스(429), 디스플레이 컨트롤러(431), 음성 회로(437) 중 어느 하나 또는 모두에 상기 실시형태에서 나타낸 프로그래머블 로직 디바이스를 채용함으로써, 소비 전력을 저감할 수 있다.
도 11은 전자 서적의 블록도이다. 도 11에 도시된 전자 서적은 배터리(451), 전원 회로(452), 마이크로프로세서(453), 플래시 메모리(454), 음성 회로(455), 키보드(456), 메모리 회로(457), 터치 패널(458), 디스플레이(459), 디스플레이 컨트롤러(460)를 가진다. 마이크로프로세서(453)는 CPU(461), DSP(462), 인터페이스(463)를 가지고 있다. 예를 들면, CPU(461), 음성 회로(455), 메모리 회로(457), 디스플레이 컨트롤러(460), DSP(462), 인터페이스(463) 중 어느 하나 또는 모두에 상기 실시형태에서 나타낸 프로그래머블 로직 디바이스를 채용함으로써, 소비 전력을 저감할 수 있게 된다.
본 실시형태는 상기 실시형태와 적절히 조합하여 실시할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
10 : 논리 블록
11 : 배선
11a : 배선
11b : 배선
11c : 배선
11d : 배선
12 : 스위치 매트릭스
13 : 배선 선택 회로
14 : 제 1 구동 회로
15 : 제 2 구동 회로
16 : 제 1 배선
17 : 제 2 배선
30 : 프로그래머블 스위치
30a : 프로그래머블 스위치
30b : 프로그래머블 스위치
30c : 프로그래머블 스위치
30d : 프로그래머블 스위치
30e : 프로그래머블 스위치
30f : 프로그래머블 스위치
32 : 메모리부
34 : 스위치부
40 : 트랜지스터
111a : 배선
111b : 배선
111c : 배선
111d : 배선
110 : 트랜지스터
110a : 트랜지스터
110b : 트랜지스터
110c : 트랜지스터
110d : 트랜지스터
110e : 트랜지스터
110f : 트랜지스터
112 : 트랜지스터
112a : 트랜지스터
112b : 트랜지스터
112c : 트랜지스터
112d : 트랜지스터
112e : 트랜지스터
112f : 트랜지스터
113a : 전극
113b : 전극
113c : 전극
113d : 전극
113e : 전극
113f : 전극
114a : 전극
114b : 전극
114c : 전극
114d : 전극
114e : 전극
114f : 전극
116 : 용량 소자
118 : 버퍼
120 : 인버터
130 : 트랜지스터
134 : 트랜스미션 게이트
136 : 용량 소자
144 : 인버터
146 : 버퍼
150 : 트랜지스터
152 : 트랜지스터
154 : 트랜스미션 게이트
156 : 용량 소자
158 : 용량 소자
160 : 용량 소자
201 : 반도체 기판
203 : 소자 분리 영역
207 : 게이트 절연막
209 : 게이트 전극
211a : 불순물 영역
211b : 불순물 영역
215 : 절연막
217 : 절연막
219a : 콘택트 플러그
219b : 콘택트 플러그
221 : 절연막
223a : 배선
223b : 배선
225 : 절연막
227 : 산화물 반도체막
229 : 산화물 반도체막
231 : 절연막
233 : 게이트 전극
235 : 산화물 반도체막
235a : 영역
235b : 영역
235c : 영역
237 : 사이드 월 절연막
239 : 게이트 절연막
241a : 전극
241b : 전극
243 : 절연막
245 : 절연막
249 : 배선
250 : 배선
421 : RF 회로
422 : 아날로그 베이스밴드 회로
423 : 디지털 베이스밴드 회로
424 : 배터리
425 : 전원 회로
426 : 어플리케이션 프로세서
427 : CPU
428 : DSP
429 : 인터페이스
430 : 플래시 메모리
431 : 디스플레이 컨트롤러
432 : 메모리 회로
433 : 디스플레이
434 : 표시부
435 : 소스 드라이버
436 : 게이트 드라이버
437 : 음성 회로
438 : 키보드
439 : 터치 센서
451 : 배터리
452 : 전원 회로
453 : 마이크로프로세서
454 : 플래시 메모리
455 : 음성 회로
456 : 키보드
457 : 메모리 회로
458 : 터치 패널
459 : 디스플레이
460 : 디스플레이 컨트롤러
461 : CPU
462 : DSP
463 : 인터페이스
600 : 기판
602 : 하지 절연막
606 : 산화물 반도체막
608 : 게이트 절연막
610 : 게이트 전극
614 : 전극
616 : 층간 절연막
618 : 배선
620 : 보호막
1101 : 하지 절연막
1102 : 매립 절연물
1103a : 제 1 영역
1103b : 제 2 영역
1103c : 제 2 영역
1104 : 게이트 절연막
1105 : 게이트 전극
1106a : 사이드 월 절연막
1106b : 사이드 월 절연막
1107 : 절연물
1108a : 소스 전극
1108b : 드레인 전극

Claims (30)

  1. 반도체 장치로서,
    제 1 배선과 제 2 배선;
    상기 제 1 배선과 상기 제 2 배선에 전기적으로 접속된 논리 블록; 및
    상기 제 1 배선과 상기 제 2 배선의 교차부에 제공된 배선 선택 회로를 포함하고,
    상기 배선 선택 회로는 제 1 단자, 제 2 단자, 및 게이트를 각각 포함하는 제 1 트랜지스터 내지 제 4 트랜지스터를 포함하고,
    상기 제 1 트랜지스터의 상기 제 1 단자 및 상기 제 2 단자는 각각 상기 제 1 배선 및 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 상기 제 1 단자 및 상기 제 2 단자는 각각 상기 제 1 트랜지스터의 상기 제 1 단자 및 상기 제 2 단자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 제 2 단자는 상기 제 1 트랜지스터의 상기 게이트에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 게이트는 상기 제 4 트랜지스터의 상기 게이트에 전기적으로 접속되어 동일한 신호가 상기 제 2 트랜지스터의 상기 게이트 및 상기 제 4 트랜지스터의 상기 게이트에 인가되고,
    상기 제4 트랜지스터의 상기 제 2 단자는 상기 제 3 트랜지스터의 상기 게이트에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 채널 형성 영역과 상기 제 4 트랜지스터의 채널 형성 영역은 각각 산화물 반도체를 포함하는, 반도체 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 산화물 반도체는 인듐 및 산소를 포함하는, 반도체 장치.
  8. 제 1 항에 있어서,
    상기 산화물 반도체는 c축 정렬을 지닌 결정을 포함하는, 반도체 장치.
  9. 제 1 항에 있어서,
    상기 산화물 반도체는 화학량론비를 초과하는 비율로 산소를 포함하는, 반도체 장치.
  10. 제 1 항에 따른 반도체 장치를 포함하는, 전자기기.
  11. 반도체 장치로서,
    제 1 배선과 제 2 배선;
    상기 제 1 배선과 상기 제 2 배선에 전기적으로 접속된 논리 블록; 및
    상기 제 1 배선과 상기 제 2 배선의 교차부에 제공된 배선 선택 회로를 포함하고,
    상기 배선 선택 회로는 스위치를 포함하는데, 상기 스위치는
    제 1 단자, 제 2 단자, 및 게이트를 포함하는 제 1 트랜지스터; 및
    제 1 단자, 제 2 단자, 및 게이트를 포함하는 제 2 트랜지스터를 포함하고,
    상기 제 1 트랜지스터의 상기 제 1 단자와 상기 제 2 단자는 각각 상기 제 1 배선과 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 제 2 단자는 상기 제 1 트랜지스터의 상기 게이트에 전기적으로 접속되고,
    상기 제 2 트랜지스터는 산화물 반도체를 포함하는 채널 형성 영역을 포함하는, 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제 1 트랜지스터는 단결정 반도체를 포함하는, 반도체 장치.
  13. 제 11 항에 있어서,
    상기 제 2 트랜지스터의 상기 제 2 단자에 전기적으로 접속된 용량 소자를 더 포함하는, 반도체 장치.
  14. 제 11 항에 있어서,
    상기 제 2 트랜지스터의 상기 제 2 단자와 상기 제 1 트랜지스터의 상기 게이트 사이에 전기적으로 접속된 버퍼를 더 포함하는, 반도체 장치.
  15. 제 11 항에 있어서,
    상기 제 2 트랜지스터의 상기 제 2 단자와 상기 제 1 트랜지스터의 상기 게이트 사이에 전기적으로 접속된 인버터를 더 포함하는, 반도체 장치.
  16. 제 11 항에 있어서,
    제 1 단자, 제 2 단자, 및 게이트를 포함하는 제 3 트랜지스터를 더 포함하고, 상기 제 3 트랜지스터의 상기 제 1 단자와 상기 제 2 단자는 각각 상기 제 1 배선과 상기 제 2 배선에 전기적으로 접속되는, 반도체 장치.
  17. 제 16 항에 있어서,
    상기 제 1 트랜지스터의 극성과 상기 제 3 트랜지스터의 극성은 서로 다른, 반도체 장치.
  18. 제 16 항에 있어서,
    상기 제 2 트랜지스터의 상기 제 2 단자와 상기 제 3 트랜지스터의 상기 게이트 사이에 전기적으로 접속된 인버터를 더 포함하는, 반도체 장치.
  19. 제 16 항에 있어서,
    상기 제 2 트랜지스터의 상기 제 2 단자에 전기적으로 접속된 용량 소자를 더 포함하는, 반도체 장치.
  20. 제 16 항에 있어서,
    상기 제 2 트랜지스터의 상기 제 2 단자와 상기 제 1 트랜지스터의 상기 게이트 사이에 전기적으로 접속된 버퍼를 더 포함하는, 반도체 장치.
  21. 프로그래머블 로직 디바이스로서,
    복수의 논리 회로를 포함하는 복수의 논리 블록;
    상기 복수의 논리 블록과 전기적으로 접속되고, 행방향 또는 열방향으로 연장하여 제공된 복수의 배선; 및
    상기 복수의 배선의 전기적 접속을 제어하는 복수의 프로그래머블 스위치를 포함하고,
    상기 프로그래머블 스위치는 제 1 트랜지스터와 제 2 트랜지스터를 포함하고,
    상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽은 상기 복수의 배선 중 하나에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 한쪽은 상기 복수의 배선 중 다른 하나에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽은 상기 제 1 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제 1 트랜지스터의 채널 형성 영역은 단결정 실리콘에 제공되고,
    상기 제 2 트랜지스터의 채널 형성 영역은 산화물 반도체층에 제공되고,
    상기 제 1 트랜지스터의 게이트 위에 절연층을 포함하고,
    상기 절연층의 상면은 평탄화되고,
    상기 절연층 위에 상기 산화물 반도체층이 제공되고,
    상기 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 다른 한쪽으로부터 입력된 전위를 상기 제 1 트랜지스터의 게이트에서 유지하는, 프로그래머블 로직 디바이스.
  22. 제 21 항에 있어서,
    상기 산화물 반도체층은 제 1 영역, 제 2 영역, 및 제 3 영역을 포함하고,
    상기 제 1 영역 및 상기 제 2 영역은 상기 제 2 트랜지스터의 게이트를 마스크로 한 도펀트의 첨가에 의해 형성된 것이고,
    상기 제 1 영역 및 상기 제 2 영역에 포함되는 도펀트의 농도가 5×1018atoms/cm3 이상 1×1022atoms/cm3 이하이고,
    상기 제 3 영역은 수소 농도가 5×1018atoms/cm3 미만이고, 채널 형성 영역으로서 기능하며, 상기 산화물 반도체층의 표면에 수직인 방향을 따르도록 c축이 배향한 결정부를 포함하고,
    상기 결정부는 한 변이 100 nm 미만의 입방체 내에 들어가는 크기인, 프로그래머블 로직 디바이스.
  23. 제 21 항에 있어서,
    상기 산화물 반도체층은 제 1 영역, 제 2 영역, 및 제 3 영역을 포함하고,
    상기 제 1 영역 및 상기 제 2 영역은 상기 제 2 트랜지스터의 게이트를 마스크로 한 도펀트의 첨가에 의해 형성된 것이고,
    상기 제 1 영역의 도전율 및 상기 제 2 영역의 도전율이 0.1S/cm 이상 1000S/cm 이하이고,
    상기 제 3 영역은 수소 농도가 5×1018atoms/cm3 미만이고, 채널 형성 영역으로서 기능하며, 상기 산화물 반도체층의 표면에 수직인 방향을 따르도록 c축이 배향한 결정부를 포함하고,
    상기 결정부는 한 변이 100 nm 미만의 입방체 내에 들어가는 크기인, 프로그래머블 로직 디바이스.
  24. 프로그래머블 로직 디바이스로서,
    복수의 논리 회로를 포함하는 복수의 논리 블록;
    상기 복수의 논리 블록과 전기적으로 접속된 복수의 배선; 및
    상기 복수의 배선의 전기적 접속을 제어하는 프로그래머블 스위치를 포함하고,
    상기 프로그래머블 스위치는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고,
    상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽은 상기 복수의 배선 중 하나에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 다른 한쪽은 상기 복수의 배선 중 다른 하나에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 한쪽은 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 채널 형성 영역은 단결정 실리콘에 제공되고,
    상기 제 2 트랜지스터의 채널 형성 영역은 산화물 반도체층에 제공되고,
    상기 제 1 트랜지스터의 게이트 위에 절연층을 포함하고,
    상기 절연층 위에, 상기 산화물 반도체층이 제공되고,
    상기 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 다른 한쪽으로부터 입력된 전위를 상기 제 1 트랜지스터의 게이트에서 유지하는, 프로그래머블 로직 디바이스.
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US9048142B2 (en) 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2012157532A1 (en) 2011-05-16 2012-11-22 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
US8779799B2 (en) 2011-05-19 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Logic circuit
JP5892852B2 (ja) 2011-05-20 2016-03-23 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
US8669781B2 (en) 2011-05-31 2014-03-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN106298772A (zh) 2012-05-02 2017-01-04 株式会社半导体能源研究所 可编程逻辑器件
KR102059218B1 (ko) 2012-05-25 2019-12-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그래머블 로직 디바이스 및 반도체 장치
JP6250955B2 (ja) 2012-05-25 2017-12-20 株式会社半導体エネルギー研究所 半導体装置の駆動方法
JP6377317B2 (ja) 2012-05-30 2018-08-22 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
US9853053B2 (en) 2012-09-10 2017-12-26 3B Technologies, Inc. Three dimension integrated circuits employing thin film transistors
KR102102589B1 (ko) * 2012-10-17 2020-04-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그램 가능한 논리 장치
TWI591966B (zh) 2012-10-17 2017-07-11 半導體能源研究所股份有限公司 可編程邏輯裝置及可編程邏輯裝置的驅動方法
KR102112364B1 (ko) 2012-12-06 2020-05-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102125593B1 (ko) * 2013-02-13 2020-06-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그래머블 로직 디바이스 및 반도체 장치
US8952723B2 (en) * 2013-02-13 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device and semiconductor device
JP2014195243A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
US8947121B2 (en) * 2013-03-12 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
US9612795B2 (en) 2013-03-14 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Data processing device, data processing method, and computer program
JP6333028B2 (ja) * 2013-04-19 2018-05-30 株式会社半導体エネルギー研究所 記憶装置及び半導体装置
US9704886B2 (en) 2013-05-16 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Signal processing device
US9172369B2 (en) * 2013-05-17 2015-10-27 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device and semiconductor device
CN103368750B (zh) * 2013-06-24 2016-08-10 华为技术有限公司 一种电源时序电路及供电方法
JP6478562B2 (ja) 2013-11-07 2019-03-06 株式会社半導体エネルギー研究所 半導体装置
US9385054B2 (en) * 2013-11-08 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Data processing device and manufacturing method thereof
JP2016001712A (ja) * 2013-11-29 2016-01-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI637484B (zh) * 2013-12-26 2018-10-01 日商半導體能源研究所股份有限公司 半導體裝置
US9349418B2 (en) 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
US9379713B2 (en) 2014-01-17 2016-06-28 Semiconductor Energy Laboratory Co., Ltd. Data processing device and driving method thereof
US9721968B2 (en) 2014-02-06 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic appliance
DE102014204110A1 (de) * 2014-03-06 2015-09-10 Globalfoundries Inc. Vorrichtung mit einer SRAM-Zelle und Verfahren mit einer Anpassung einer Schwellspannung von Transistoren in einer SRAM-Zelle
JP6541376B2 (ja) 2014-03-13 2019-07-10 株式会社半導体エネルギー研究所 プログラマブルロジックデバイスの動作方法
US10651252B2 (en) * 2014-03-26 2020-05-12 International Business Machines Corporation Vertically integrated active matrix backplane
TWI643457B (zh) 2014-04-25 2018-12-01 日商半導體能源研究所股份有限公司 半導體裝置
US9401364B2 (en) 2014-09-19 2016-07-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
JP6689062B2 (ja) 2014-12-10 2020-04-28 株式会社半導体エネルギー研究所 半導体装置
WO2016099580A2 (en) 2014-12-23 2016-06-23 Lupino James John Three dimensional integrated circuits employing thin film transistors
TWI688211B (zh) * 2015-01-29 2020-03-11 日商半導體能源研究所股份有限公司 半導體裝置、電子組件及電子裝置
KR102643895B1 (ko) 2015-10-30 2024-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
US9934826B2 (en) 2016-04-14 2018-04-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10008502B2 (en) 2016-05-04 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
DE112017002655B4 (de) * 2016-05-25 2023-08-24 Efficient Power Conversion Corporation Integrierte Gate-Treiberschaltung zum Ansteuern eines Anreicherungs-GaN-Feldeffekttransistors
US10504204B2 (en) 2016-07-13 2019-12-10 Semiconductor Energy Laboratory Co., Ltd. Electronic device
TW201804613A (zh) * 2016-07-26 2018-02-01 聯華電子股份有限公司 氧化物半導體裝置
DE112017004148T5 (de) 2016-08-19 2019-05-23 Semiconductor Energy Laboratory Co., Ltd. Verfahren zum Steuern der Stromzufuhr in einer Halbleitervorrichtung
EP3358626B1 (en) * 2017-02-02 2022-07-20 Nxp B.V. Method of making a semiconductor switch device
US10574239B1 (en) * 2018-11-07 2020-02-25 Jinghui Zhu Method and system for providing regional electrical grid for power conservation in a programmable device
WO2020222068A1 (ja) * 2019-04-30 2020-11-05 株式会社半導体エネルギー研究所 冗長メモリセルを有する記憶装置、半導体装置、および、電子機器
CN110767745A (zh) * 2019-09-18 2020-02-07 华南理工大学 复合金属氧化物半导体及薄膜晶体管与应用
CN110797395A (zh) * 2019-09-18 2020-02-14 华南理工大学 掺杂型金属氧化物半导体及薄膜晶体管与应用
KR20220034294A (ko) * 2020-09-10 2022-03-18 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006115213A1 (ja) * 2005-04-21 2006-11-02 Matsushita Electric Industrial Co., Ltd. 回路更新システム
JP2010153834A (ja) * 2008-11-28 2010-07-08 Semiconductor Energy Lab Co Ltd フォトセンサ及び表示装置

Family Cites Families (186)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4870302A (en) 1984-03-12 1989-09-26 Xilinx, Inc. Configurable electrical circuit having configurable logic elements and configurable interconnects
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2987172B2 (ja) * 1990-06-08 1999-12-06 川崎製鉄株式会社 半導体集積回路
US5198706A (en) * 1991-10-15 1993-03-30 National Semiconductor Ferroelectric programming cell for configurable logic
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP2637018B2 (ja) 1992-08-25 1997-08-06 川崎製鉄株式会社 プログラマブルロジックデバイス
US6025736A (en) * 1993-01-08 2000-02-15 Dynalogic Fast reprogrammable logic with active links between cells
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
US5600264A (en) * 1995-10-16 1997-02-04 Xilinx, Inc. Programmable single buffered six pass transistor configuration
JP3486725B2 (ja) * 1995-11-28 2004-01-13 株式会社ルネサステクノロジ 可変論理集積回路
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US6025735A (en) * 1996-12-23 2000-02-15 Motorola, Inc. Programmable switch matrix and method of programming
JP3106998B2 (ja) 1997-04-11 2000-11-06 日本電気株式会社 メモリ付加型プログラマブルロジックｌｓｉ
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3410976B2 (ja) 1998-12-08 2003-05-26 インターナショナル・ビジネス・マシーンズ・コーポレーション 薄膜及びバルク・シリコン・トランジスタを組み合わせる併合化論理及びメモリ集積回路チップとその形成方法
US6515892B1 (en) 1999-05-14 2003-02-04 Hitachi, Ltd. Semiconductor integrated circuit device
US6762951B2 (en) 2001-11-13 2004-07-13 Hitachi, Ltd. Semiconductor integrated circuit device
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
KR100317331B1 (ko) 1999-11-11 2001-12-24 박종섭 불휘발성 강유전체 메모리 소자 및 그 제조방법
KR100516693B1 (ko) 2003-04-02 2005-09-22 주식회사 하이닉스반도체 불휘발성 프로그래머블 로직 회로
US6384628B1 (en) 2000-03-31 2002-05-07 Cypress Semiconductor Corp. Multiple voltage supply programmable logic device
US6661253B1 (en) * 2000-08-16 2003-12-09 Altera Corporation Passgate structures for use in low-voltage applications
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
US6377070B1 (en) * 2001-02-09 2002-04-23 Micron Technology, Inc. In-service programmable logic arrays with ultra thin vertical body transistors
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002374165A (ja) 2001-06-13 2002-12-26 Hitachi Ltd 半導体集積回路装置および製造方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
DE10152888A1 (de) 2001-10-26 2003-05-15 Infineon Technologies Ag Integrierter Analogmultiplexer
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
TW569444B (en) * 2001-12-28 2004-01-01 Sanyo Electric Co Charge pump device
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
JP3553554B2 (ja) * 2002-03-05 2004-08-11 ローム株式会社 スイッチマトリックス回路、論理演算回路およびスイッチ回路
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US6856542B2 (en) 2002-06-04 2005-02-15 Stmicroelectronics, Inc. Programmable logic device circuit and method of fabricating same
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
CN100403549C (zh) * 2002-12-19 2008-07-16 松下电器产业株式会社 半导体器件及保持电路
JP3776103B2 (ja) * 2002-12-19 2006-05-17 松下電器産業株式会社 半導体装置及びサステイン回路
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4985583B2 (ja) 2003-08-27 2012-07-25 日本電気株式会社 半導体装置
JP4356542B2 (ja) 2003-08-27 2009-11-04 日本電気株式会社 半導体装置
FR2863057B1 (fr) 2003-12-02 2006-03-24 Cit Alcatel Guide optique photosensible
DE10356851B4 (de) * 2003-12-05 2006-02-02 Infineon Technologies Ag Schieberegister zum sicheren Bereitstellen eines Konfigurationsbits
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN102856390B (zh) 2004-03-12 2015-11-25 独立行政法人科学技术振兴机构 包含薄膜晶体管的lcd或有机el显示器的转换组件
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7876483B2 (en) 2004-05-26 2011-01-25 Japan Science And Technology Agency Optically reconfigurable logic circuit
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4544620B2 (ja) * 2004-06-18 2010-09-15 独立行政法人科学技術振興機構 光再構成型ゲートアレイの書込状態検査方法及び書込状態検査装置、並びに光再構成型ゲートアレイ
JP3106998U (ja) 2004-08-03 2005-01-27 戸田工業株式会社 軌道スラブ用型枠
US7292065B2 (en) * 2004-08-03 2007-11-06 Altera Corporation Enhanced passgate structures for reducing leakage current
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006313999A (ja) * 2005-05-09 2006-11-16 Renesas Technology Corp 半導体装置
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
KR101157979B1 (ko) 2005-06-20 2012-06-25 엘지디스플레이 주식회사 유기발광다이오드 구동회로와 이를 이용한유기발광다이오드 표시장치
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101667544B (zh) 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
US7411853B2 (en) * 2005-11-17 2008-08-12 Altera Corporation Volatile memory elements with elevated power supply levels for programmable logic device integrated circuits
JP5099740B2 (ja) * 2005-12-19 2012-12-19 財団法人高知県産業振興センター 薄膜トランジスタ
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
US7486111B2 (en) * 2006-03-08 2009-02-03 Tier Logic, Inc. Programmable logic devices comprising time multiplexed programmable interconnect
JP2007250982A (ja) 2006-03-17 2007-09-27 Canon Inc 酸化物半導体を用いた薄膜トランジスタ及び表示装置
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP2008147418A (ja) 2006-12-11 2008-06-26 Hitachi Ltd 薄膜トランジスタ装置、画像表示装置およびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US7800400B2 (en) * 2007-01-12 2010-09-21 Altera Corporation Configuration random access memory
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5197058B2 (ja) 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
WO2008126879A1 (en) 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
US20080265936A1 (en) * 2007-04-27 2008-10-30 Dsm Solutions, Inc. Integrated circuit switching device, structure and method of manufacture
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP2009099847A (ja) 2007-10-18 2009-05-07 Canon Inc 薄膜トランジスタとその製造方法及び表示装置
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
US7652502B2 (en) 2007-12-29 2010-01-26 Unity Semiconductor Corporation Field programmable gate arrays using resistivity sensitive memories
WO2009093625A1 (ja) * 2008-01-23 2009-07-30 Idemitsu Kosan Co., Ltd. 電界効果型トランジスタ及びその製造方法、それを用いた表示装置、並びに半導体装置
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
CN101576692B (zh) * 2008-05-09 2010-12-29 群康科技(深圳)有限公司 液晶显示装置及其驱动方法
KR101496148B1 (ko) * 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5584960B2 (ja) 2008-07-03 2014-09-10 ソニー株式会社 薄膜トランジスタおよび表示装置
TWI475282B (zh) 2008-07-10 2015-03-01 Semiconductor Energy Lab 液晶顯示裝置和其製造方法
JP5616038B2 (ja) * 2008-07-31 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2010019441A1 (en) * 2008-08-14 2010-02-18 Nantero, Inc. Nonvolatile nanotube programmable logic devices and field programmable gate array
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
KR101545460B1 (ko) 2008-09-12 2015-08-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 생산 방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
EP2182638A1 (en) * 2008-10-29 2010-05-05 Panasonic Corporation Method and apparatus for safe power up of programmable interconnect
KR101631454B1 (ko) 2008-10-31 2016-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리회로
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
EP2202802B1 (en) 2008-12-24 2012-09-26 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
CN101510776A (zh) * 2009-03-11 2009-08-19 成都华微电子系统有限公司 Fpga布线可编程开关结构
US8000131B2 (en) 2009-04-29 2011-08-16 Taiwan Semiconductor Manufacturing Company, Ltd Non-volatile field programmable gate array
CN101924550A (zh) * 2009-06-11 2010-12-22 复旦大学 一种采用增益单元eDRAM的查找表
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
CN101937848B (zh) * 2009-07-03 2012-06-06 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其制作方法
MY158956A (en) * 2009-10-16 2016-11-30 Semiconductor Energy Lab Logic circuit and semiconductor device
KR101669476B1 (ko) * 2009-10-30 2016-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리 회로 및 반도체 장치
KR101824854B1 (ko) * 2009-11-06 2018-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
SG182272A1 (en) 2010-01-20 2012-08-30 Semiconductor Energy Lab Semiconductor device
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
US8497705B2 (en) * 2010-11-09 2013-07-30 Macronix International Co., Ltd. Phase change device for interconnection of programmable logic device
JP2012151453A (ja) * 2010-12-28 2012-08-09 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の駆動方法
JP2012160679A (ja) 2011-02-03 2012-08-23 Sony Corp 薄膜トランジスタ、表示装置および電子機器
KR101899880B1 (ko) 2011-02-17 2018-09-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그래머블 ｌｓｉ
JP5883699B2 (ja) 2011-04-13 2016-03-15 株式会社半導体エネルギー研究所 プログラマブルｌｓｉ
WO2012157532A1 (en) 2011-05-16 2012-11-22 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006115213A1 (ja) * 2005-04-21 2006-11-02 Matsushita Electric Industrial Co., Ltd. 回路更新システム
JP2010153834A (ja) * 2008-11-28 2010-07-08 Semiconductor Energy Lab Co Ltd フォトセンサ及び表示装置

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Publication number Publication date
JP6177978B2 (ja) 2017-08-09
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US20140015566A1 (en) 2014-01-16
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WO2012157593A1 (en) 2012-11-22
KR20140040159A (ko) 2014-04-02

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