TWI615972B

TWI615972B - 可編程邏輯裝置

Info

Publication number: TWI615972B
Application number: TW101116652A
Authority: TW
Inventors: 米田誠一; 西島辰司
Original assignee: 半導體能源研究所股份有限公司
Priority date: 2011-05-19
Filing date: 2012-05-10
Publication date: 2018-02-21
Also published as: JP2017017743A; JP2012257216A; CN103563254A; KR20140040159A; US20140015566A1; JP6177978B2; JP2016054561A; JP2017212742A; JP6006891B2; KR101900348B1; US8581625B2; US9900007B2; US20120293206A1; TW201308601A; KR101466885B1; DE112012002760T5; WO2012157593A1; JP5871387B2; US9595964B2; US20170179955A1

Abstract

本發明提供一種可編程邏輯裝置，其包括藉由邏輯開關彼此連接的邏輯塊，其中所述可編程開關包括氧化物半導體電晶體。由於氧化物半導體電晶體能夠高能力地保持與其連接的電晶體的閘極電極電位，所以具有極低的截止電流的氧化物半導體電晶體能夠用作非揮發性記憶體。藉由將氧化物半導體電晶體用作非揮發性記憶體，即使在停止電源電位的供給的情況下，也可以保持用於控制邏輯塊的連接的配置資料。因此，可以省略裝置啟動時重新寫入配置資料的步驟，由此可以降低裝置的耗電量。

Description

可編程邏輯裝置

本發明關於一種可編程邏輯裝置或使用該可編邏輯裝置的半導體裝置。另外，本發明關於一種使用該半導體裝置的電子裝置。

通常，以IC、LSI為代表的半導體積體電路在製造時電路結構已被固定，而不能在製造後對其電路結構進行改變。相對於此，被稱為可編程邏輯裝置(PLD：Programmable Logic Device)的半導體積體電路具有以由多個邏輯電路構成的邏輯塊為單位各邏輯塊藉由佈線電連接的結構。在可編程邏輯裝置中，可以利用電信號控制各邏輯塊的電路結構。

因此，由於可編程邏輯裝置即使在製造後也可以進行設計變更，所以藉由使用可編程邏輯裝置可以大幅度地縮短並減低半導體積體電路設計、開發所耗費的時間及成本。

作為可編程邏輯裝置，可以舉出CPLD(Complex PLD；複雜可編程邏輯裝置)、FPGA(Field Programmable Gate Array：現場可編程閘陣列)。無論哪一種，都是利用可編程開關來控制各邏輯塊的連接，該可編程開關設置在各邏輯塊間的佈線的交叉部並根據儲存在儲存部的資料(配置資料)進行開關的切換。即，可以藉由各可編程開關對資料進行編程來改變可編程邏輯裝置的電路結構。

可編程邏輯裝置的儲存部主要使用SRAM(Static Random Access Memory；靜態隨機存取記憶體)等揮發性記憶體。此外，還存在專利文獻1中示出的技術，即：作為該儲存部使用如快閃記憶體等的由浮動閘極電晶體構成的非揮發性記憶體。

[專利文獻1]日本專利申請公開第2002-374165號公報

近年，降低電子裝置的耗電量成為重要課題，並且對用於電子裝置的半導體積體電路的低耗電量化的需求也日益增高。於是，為了降低耗電量，提出了一種如下驅動方法(以下稱為常關閉驅動方法)：暫時停止對半導體裝置整體或其一部分的電源電位的供給，而僅在需要的時候在需要的電路塊中選擇電源電位的供給。

但是，在可編程邏輯裝置中，在作為控制各邏輯塊間的佈線連接的可編程開關的儲存部使用揮發性記憶體的情況下，當停止電源電位的供給時，儲存在儲存部中的配置資料消失。因此，作為可編程開關的儲存部使用揮發性記憶體的可編程邏輯裝置，每進行一次電源的供給就需要對該揮發性記憶體寫入一次配置資料。因此，從供給電源到可編程邏輯裝置開始工作，延遲時間較長。也就是說，作為可編程開關的儲存部使用揮發性記憶體的可編程邏輯裝置，很難採用暫時停止電源電位的供給的常關閉驅動方法。

另外，在可編程邏輯裝置中，當將具有浮動閘極電晶體的非揮發性記憶體用於控制各邏輯塊間的佈線連接的可編程開關的儲存部時，利用常關閉驅動方法可以在暫時停止電源電位的供給的情況下保持配置資料。但是，由於在進行資料的寫入時對浮動閘極注入電子，因此需要高電位，而存在需要較長時間進行寫入的問題。另外，還存在因進行該寫入時的穿隧電流而引起的浮動閘極的閘極絕緣層發生劣化的問題。

鑒於上述問題，本發明的目的之一是提供一種即使在停止電源電位的供給的情況下也可以保持配置資料，且供給電源後可編程邏輯裝置的啟動時間短並能夠實現低耗電量化的可編程邏輯裝置。

在所公開的發明的一個方式中，使用由能夠充分減小電晶體的截止電流的材料，例如，寬能隙半導體的氧化物半導體材料構成的電晶體作為控制各邏輯塊間的佈線連接的可編程開關的儲存部的電晶體。藉由使用能夠充分減小電晶體的截止電流的半導體材料，即使在停止電源電位的供給的情況下也可以保持配置資料。下面說明本說明書中公開的可編程邏輯裝置的具體結構。

所公開的發明的一個方式是一種可編程邏輯裝置，其包括：包括多個邏輯電路的多個邏輯塊；在行方向或列方向上延伸設置的與多個邏輯塊電連接的多個佈線；以及分別設置在多個佈線的交叉部分的控制該交叉部分的多個佈線的連接的多個佈線選擇電路，其中多個佈線選擇電路分別包括與交叉部分的多個佈線的兩個佈線電連接並控制兩個佈線的連接的至少一個以上的可編程開關，可編程開關包括：源極電極或汲極電極的一方與多個佈線的一個電連接並且源極電極或汲極電極的另一方與多個佈線的另一個電連接的第一電晶體；以及源極電極或汲極電極的一方與第一電晶體的閘極電極電連接的第二電晶體，第二電晶體包括氧化物半導體層，並且，從第二電晶體的源極電極或汲極電極的另一方輸入的電位保持於第一電晶體的閘極電極。

另外，在上述可編程邏輯裝置中，可以在第二電晶體的源極電極或汲極電極的一方與第一電晶體的閘極電極之間電連接有反相器。並且，還可以包括：源極電極或汲極電極的一方與第一電晶體的源極電極或汲極電極的一方電連接，源極電極或汲極電極的另一方與第一電晶體的源極電極或汲極電極的另一方電連接，閘極電極與第二電晶體的原電極或汲極電極的一方電連接的第三電晶體，其中，第三電晶體與第一電晶體可以具有不同的導電型。

另外，在上述可編程邏輯裝置中，較佳的是第一電晶體由單晶矽形成。並且，第二電晶體隔著絕緣膜層疊地形成在第一電晶體上，並且第二電晶體的至少一部分與第一電晶體的至少一部分重疊地形成。另外，較佳的是第二電晶體的至少一部分與與具有第二電晶體的可編程開關相鄰的可編程開關所具有的第一電晶體的至少一部分重疊地形成。

在上述可編程邏輯裝置中，還可以包括一方的端子與第二電晶體的源極電極或汲極電極的一方電連接的電容元件。

另外，所公開的發明的另一個方式是一種可編程邏輯裝置，包括多個邏輯電路的多個邏輯塊；在行方向或列方向上延伸設置的與多個邏輯塊電連接的多個佈線；以及分別設置在多個佈線的交叉部分的控制該交叉部分的多個佈線的連接的多個佈線選擇電路，其中多個佈線選擇電路分別包括與交叉部分的多個佈線的兩個佈線電連接並控制兩個佈線的連接的至少一個以上的可編程開關，可編程開關包括：源極電極或汲極電極的一方與多個佈線的一個電連接並且源極電極或汲極電極的另一方與多個佈線的另一個電連接的第一電晶體；源極電極或汲極電極的一方與所述多個佈線的一個電連接，源極電極或汲極電極的另一方與所述多個佈線的另一個電連接的第二電晶體；源極電極或汲極電極的一方與第一電晶體的閘極電極電連接的第三電晶體；以及源極電極或汲極電極的一方與第二電晶體的閘極電極電連接而閘極電極與第三電晶體的閘極電極電連接的第四電晶體，其中，第二電晶體與第一電晶體的導電型不同，第三電晶體及第四電晶體包括氧化物半導體層，從第三電晶體的源極電極或汲極電極的另一方輸入的第一電位保持於第一電晶體的閘極電極，從第四電晶體的源極電極或汲極電極的另一方輸入的與第一電位電位極性相反的第二電位保持於第二電晶體的閘極電極。

另外，在上述可編程邏輯裝置中，還可以包括一方的端子與第三電晶體或第四電晶體的源極電極或汲極電極的一方電連接的電容元件。

藉由將能夠充分減小電晶體的截止電流的如氧化物半導體等的寬能隙半導體用於控制各邏輯塊間的佈線連接可編程開關的儲存部的電晶體，即使在停止電源電位的供給的情況下也可以保持配置資料。由此，可以省略供給電源後的配置資料的寫入，從而可以縮短可編程邏輯裝置的啟動時間。由此，藉由對可編程邏輯裝置使用常關閉驅動方法可以實現低耗電量化。

下面，參照圖式對本發明的實施例模式進行詳細說明。但是，本發明不限於以下的說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的宗旨及其範圍下可以被變換為各種形式。因此，本發明不應該被解釋為僅限定於以下所示的實施例模式的記載內容中。

注意，在使用極性不同的電晶體或電路工作的電流方向發生變化等情況下，“源極電極”及“汲極電極”的功能有時互相調換。因此，在本說明書中，“源極電極”和 “汲極電極”可以互相調換。

“電連接”包括藉由“具有某種電作用的元件”連接的情況。在此，“具有某種電作用的元件”只要可以進行連接目標間的電信號的授受，就對其沒有特別的限制。例如，“具有某種電作用的元件”不僅包括電極和佈線，而且還包括電晶體等的切換元件、電阻元件、電感器、電容器、其他具有各種功能的元件等。

即便在電路圖中示出獨立的構成要素彼此電連接的情況下，實際上也存在例如佈線的一部分還用作電極等的一個導電膜具有多個構成要素的功能的情況。在本說明書中這種一個導電膜具有多個構成要素的功能的情況也包括在電連接的範疇內。

“上”或“下”不侷限於構成要素的位置關係為“直接在……上”或“直接在……下”。例如，“閘極絕緣層上的閘極電極”也不排除閘極絕緣層和閘極電極之間包含其他構成要素的情況。

為了容易理解，有時圖式中所示的各構成的位置、大小、範圍等不表示實際上的位置、大小、範圍等。因此，所公開的發明不一定侷限於圖式中所公開的位置、大小、範圍等。

“第一”、“第二”、“第三”等序數詞是為了避免構成要素的混淆而附記的。

實施例模式1

在本實施例模式中，參照圖1A至圖5C對有關所公開的發明的一個方式的可編程邏輯裝置的電路結構進行說明。

圖1A示出根據公開的發明的一個方式的可編程邏輯裝置的結構。可編程邏輯裝置包括：具有多個邏輯電路的多個邏輯塊10；與多個邏輯塊10電連接的多個佈線11；以及設置在多個佈線11的交叉部分的開關矩陣12。多個邏輯塊10較佳如圖1A所示地以矩陣狀設置。以各邏輯塊10之間至少設置有一個以上佈線11的方式在行方向或列方向上延伸地設置佈線11。另外，在行方向上延伸設置的多個佈線11與在列方向上延伸設置的多個佈線11的交叉部分設置有開關矩陣12。如圖1A所示，以圍繞多個邏輯塊10的週邊部的方式設置有多個佈線11及多個開關矩陣12。

另外，邏輯塊10不需要一定以矩陣狀空開一定間隔地設置，例如，也可以不在多個邏輯塊10之間設置佈線11，而在行方向或列方向上相鄰地設置。在這種情況下，在行方向或列方向上相鄰的多個邏輯塊群之間至少設置有一個佈線11。另外，在行方向上延伸設置的多個佈線11或在列方向上延伸設置的多個佈線11的交叉部分設置有開關矩陣12。另外，還可以以圍繞多個邏輯塊10的週邊部的方式設置多個佈線11及多個開關矩陣12。作為構成邏輯塊10的邏輯電路可以使用任何邏輯電路，例如可以使用邏輯門或組合有邏輯門的組合邏輯電路。

另外，可以適當地設定邏輯塊10、佈線11及開關矩陣12的數目，而不限於圖1A和1B中所示的數目。

另外，可編程邏輯裝置還可以包括乘法器(muitiplier)、RAM(Random Access Memory；唯讀記憶體)塊、PLL(Phase Locked Loop；鎖相環)塊、I/O(InPut/OutPut；輸入/輸出)元件。乘法器能夠高速地進行多個資料的乘法運算。RAM塊作為記憶體能夠儲存任意的資料。PLL塊能夠對可編程邏輯裝置內部的電路提供時脈信號。I/O元件能夠控制可編程邏輯裝置與外部電路之間的信號的接收。

邏輯塊10包括多個邏輯電路，藉由從該多個邏輯電路中選擇所希望的邏輯電路進行連接，可以形成具有所希望的邏輯功能的邏輯電路。該邏輯塊10可以採用如下結構形成：設置根據儲存的資料進行連接的切換的開關，並且利用該開關使多個邏輯電路連接。

另外，上述邏輯塊10還可以藉由使用多個邏輯電路構成查找表的方法形成。這裏，查找表可以對應於輸入信號，根據儲存於設置在各邏輯塊中的儲存中的資料進行計算處理來輸出輸出信號。

另外，邏輯塊10還可以包括正反器、計數電路等時序電路，例如，還可以設置移位暫存器等。

圖1B示出圖1A所示的開關矩陣12的結構。如圖1B所示，開關矩陣12在在行方向上延伸設置的多個佈線11的一個之一與在列方向上延伸設置的多個佈線11之一的交叉部分包括佈線選擇電路13。

並且，圖2A示出圖1B所示的佈線選擇電路13的結構。佈線選擇電路13包括佈線11a至佈線11d及可編程開關30a至可編程開關30f。佈線11a藉由可編程開關30a與佈線11b電連接，並且藉由可編程開關30e與佈線11c電連接，並且藉由可編程開關30d與佈線11d電連接。另外，佈線11b藉由可編程開關30b與佈線11c電連接，並且藉由可編程開關30f與佈線11d電連接。另外，佈線11c藉由可編程開關30c與佈線11d電連接。

這裏，雖然在圖1A和1B中佈線11a及佈線11c相當於在行方向上延伸設置的佈線11，但是也可以在佈線選擇電路13中向行方向以外的方向分支。例如，如圖2A所示，在行方向上延伸設置的佈線11a可以藉由可編程開關30a及可編程開關30d與佈線11b和佈線11d電連接而在列方向上分支。同樣地，雖然在圖1A和圖1B中佈線11b及佈線11d相當於在列方向上延伸設置的佈線11，但是也可以藉由可編程開關30a至30d在行方向上分支。

另外，雖然在圖2A所示的佈線選擇電路13中設置有四個佈線(佈線11a至佈線11d)，但是本實施例模式所示的佈線選擇電路13不侷限於此。由於設置於佈線選擇電路的佈線的數目根據可編程邏輯裝置的佈線的數目決定，所以適當地設置兩個以上的佈線即可，並可以根據佈線的數目設置可編程開關。

這裏，可編程開關30a至可編程開關30f根據儲存的資料(以下稱為配置資料)控制佈線11a至佈線11d中的任兩個的連接。因此，佈線選擇電路13可以藉由切換可編程開關30a至可編程開關30f，使佈線11a至佈線11d成為所希望的連接關係。

也就是說，在設置在開關矩陣12的各佈線11交叉部中的佈線選擇電路13中，藉由切換可編程開關可以選擇多個邏輯塊10中所希望的邏輯塊10進行連接。由此，可以形成具有所希望的邏輯功能的可編程邏輯裝置。由此，藉由像這樣設置開關矩陣12，可以將兩個所希望的邏輯塊10以其之間不隔有其他的邏輯塊10的方式直接連接。

圖2B示出對應於圖2A所示的可編程開關30a至可編程開關30f的可編程開關30的結構。圖2B所示的可編程開關由端子A、端子B、儲存部32及開關部34構成。

可編程開關30根據儲存於儲存部32的配置資料對開關部34進行控制，並控制端子A和端子B的連接。端子A及端子B分別與設置在佈線選擇電路13中的多個佈線11的一個電連接。開關部34藉由端子A及端子B與設置在佈線選擇電路13中的佈線11電連接。儲存部32與對儲存部輸入要儲存的配置資料的電位的資料線D電連接，並且與輸入控制對儲存部寫入配置資料的信號的字線W電連接，並在儲存配置資料的節點與開關部34電連接。

另外，圖2C示出可編程開關30所具有的儲存部32的結構。如圖2C所示，儲存部32由電晶體40構成，該電晶體40的源極電極或汲極電極的一方與開關部34電連接、源極電極或汲極電極的另一方與資料線D電連接、閘極電極與字線W電連接。這裏，使用截止電流極低的電晶體作為電晶體40，當該電晶體40處於截止狀態時，可以使與開關部34電連接的源極電極或汲極電極的一方保持對應於配置資料的電位。例如，藉由使源極電極或汲極電極的一方為高電位的狀態對應「1」並使源極電極或汲極電極的一方為低電位的狀態對應「0」，可以儲存1位元的配置資料。

截止電流極低的電晶體是指通道形成區中包括比矽半導體能隙寬而本質載子密度低於矽的寬能隙半導體的電晶體。作為比矽半導體能隙寬而本質載子密度低於矽的寬能隙半導體的一個例子，可以使用由如碳化矽(SiC)、氮化鎵(GaN)等化合物半導體、In-Ga-Zn-O類氧化物半導體等金屬氧化物構成的氧化物半導體等。在本實施例模式中，作為用於儲存部32的截止電流極低的電晶體，使用包括氧化物半導體的電晶體，在電路圖中，為了示出其為使用氧化物半導體的電晶體，有時還附上“OS”的符號。

圖3A示出包括儲存部32及開關部34的可編程開關30的具體的電路結構。圖3A所示的可編程開關包括：源極電極或汲極電極的一方與端子A電連接，源極電極或汲極電極的另一方與該可編程開關的端子B電連接的電晶體112；源極電極或汲極電極的一方與電晶體112的閘極電極電連接，源極電極或汲極電極的另一方與資料線D電連接，並且閘極電極與字線W電連接的電晶體110。

端子A為該可編程開關的一方的端子並與設置於佈線選擇電路13中的多個佈線11之一電連接。另外，端子B為該可編程開關的另一方的端子並與設置在佈線選擇電路13中的多個佈線11的另一個電連接。另外，電晶體110對應於圖2B所示的儲存部32，並包括氧化物半導體層。另外，電晶體112對應於圖2B所示的開關部34。另外，電晶體112的導電型可以為n型或p型。在本實施例模式中，電晶體112的導電型為n型。

在圖3A所示的可編程開關中，對電晶體110的源極電極或汲極電極的一方與電晶體112的閘極電極電連接而成的節點(以下也稱為節點FG)提供對應於配置資料的電位，藉由將該電位保持於節點FG，可以選擇端子A與端子B為導通狀態還是非導通狀態。下面對利用可編程開關進行配置資料的寫入及保持的工作進行說明。

首先，將字線W的電位設定為使電晶體110成為導通狀態的電位而使電晶體110成為導通狀態。由此資料線D的電位提供到節點FG。也就是說，對電晶體112的閘極電極提供所預定的電位(資料的寫入)。這裏，當該所預定的電位為高電位時，n型電晶體112成為導通狀態，端子A與端子B成為導通狀態。另外，當該所預定的電位為低電位時，n型電晶體112成為截止狀態，端子A與端子B子B成為非導通狀態。

在將資料線D的電位寫入節點FG之後，在保持該資料線D的電位的狀態下，將字線W的電位設定為電晶體110成為截止狀態的電位而使電晶體110成為截止狀態。由於電晶體110使用氧化物半導體等寬能隙半導體而截止電流極低，所以提供到節點FG的所預定的電位被保持(資料的保持)。也就是說，電晶體112的閘極電極的所預定的電位被保持，電晶體112保持連接狀態。由此，可以在沒有電源電位供給的情況下，保持圖3A所示的可編程開關的連接狀態。

如此，藉由作為控制各邏輯塊間的佈線連接的可編程開關的儲存部的電晶體使用能夠充分減小電晶體的截止電流的氧化物半導體等寬能隙半導體，即使在停止電源電位供給的期間中也可以長時間地保持配置資料，並保持可編程開關的連接狀態。由此，藉由使用暫時停止對可編程邏輯裝置整體或其一部分的電源電位的供給而僅在需要的時候在需要的電路塊中選擇電源電位的供給的驅動方法(常關閉驅動方法)，即使停止對包括該可編程開關的多個邏輯塊的電源電位的供給，也可以保持個邏輯塊間的連接狀態。因此，當利用常關閉驅動方法供給電源時，可以省略配置資料的寫入，由此可以縮短可編程邏輯裝置的啟動時間。因此，在本實施例模式所示的可編程邏輯裝置中，利用常關閉驅動方法可以實現低耗電量化。

另外，由於可以藉由電晶體110對節點FG提供對應於配置資料的電位寫入該資料，與使用浮動閘極藉由電子注入來對可編程開關的儲存部寫入配置資料的情況相比，可以大幅度地降低並且縮短寫入所需要的電位及時間。另外，由於不存在因對浮動閘極進行電子注入時所產生的穿隧電流而引起的閘極絕緣層的劣化的問題，由此可以增加資料能夠重寫的次數。

另外，通常可編程邏輯裝置在具有該可編程邏輯裝置的半導體裝置停止工作的狀態下，藉由進行可編程開關的切換來進行各邏輯塊間的連接狀態的變更。並稱其為配置(configuration)。相對於該配置將在該半導體裝置工作中進行配置的情況稱為動態配置。如上所述，由於本實施例模式所示的可編程開關的配置資料的寫入被高速化，所以能夠容易地進行動態配置。

另外，上述可編程開關不僅可以用於圖1A所示的佈線選擇電路13，還可以用於圖1A所示的邏輯塊10來儲存多個邏輯電路的連接狀態。

另外，使用圖3B至3D、圖4A至4C及圖5A至5C對與圖3A所示的結構不同的可編程開關進行說明。

圖3B所示的可編程開關與圖3A所示的可編程開關的不同之處在於：圖3B所示的可編程開關包括一方的端子與節點FG電連接而另一方的端子固定為穩定的電位的電容元件116。這裏，本實施例模式所示的電容元件116的另一方的端子接地。注意，其他的結構與圖3A所示的可編程開關的結構相同。

像這樣，藉由設置電容元件116，當從資料線D向節點FG輸入對應於配置資料的電位時可以容易地保持提供到節點FG的電荷，從而可以容易地提高可編程開關的配置資料的保持特性。另外，當節點FG的寄生電容充分大時，即使不另行設置電容元件也可以獲得與設置電容元件116同樣的效果。

另外，圖3C所示的可編程開關與圖3A所示的可編程開關的不同之處在於：電晶體110的源極電極或汲極電極的一方與電晶體112的閘極電極之間設置有緩衝器118。這裏，將包括電晶體112的閘極電極的節點稱為節點FG。注意，其他的結構與圖3A所示的可編程開關的結構相同。

像這樣，藉由設置緩衝器118，藉由從電源線向節點FG提供電位，即使端子A或端子B的電位變動，也可以藉由電晶體112的電容耦合防止節點FG的電位發生變化。另外，藉由設置緩衝器118，即使從資料線D輸入的電位在電晶體110中電壓下降了相當於電晶體110的臨界值電位，也能夠向節點FG輸入對應於電源電位的電位。

另外，圖3D所示的可編程開關與圖3A所示的可編程開關的不同之處在於：電晶體110的源極電極或汲極電極的一方與電晶體112的閘極電極之間設置有反相器120。這裏，將包括電晶體112的閘極電極的節點稱為節點FG。注意，其他的結構與圖3A所示的可編程開關的結構相同。但是，由於從資料線D輸入的電位藉由反相器120成為相反極性，因此圖3A所示的可編程開關與電晶體112的工作反過來。

如此，藉由設置反相器120，藉由從電源線向節點FG提供電位，即使端子A或端子B的電位變動，也可以藉由電晶體112的電容耦合來防止節點FG的電位變化。另外，藉由設置反相器120，即使從資料線D輸入的電位在電晶體110中電壓下降了電晶體110的臨界值電位，也可以對節點FG輸入對應於電源電位的電位。

另外，雖然在圖3A至圖3D所示的可編程開關中，作為開關部使用電晶體112，但是有關本實施例模式的開關部的結構不侷限於此。也可以使用傳輸門134代替構成開關部的電晶體112。

例如，可以採用如圖4A所示的結構。圖4A所示的可編程開關包括電晶體130、傳輸門134及反相器144。這裏，傳輸門134由n型電晶體和p型電晶體構成，傳輸門134的n型電晶體和p型電晶體的源極電極或汲極電極的一方與端子A電連接，並且傳輸門134的n型電晶體和p型電晶體的源極電極或汲極電極的另一方與端子B電連接，n型電晶體的閘極電極(節點FG1)與電晶體130的源極電極或汲極電極的一方電連接，p型電晶體的閘極電極(節點FG2)與電晶體130的源極電極或汲極電極的一方藉由反相器144電連接。電晶體130的源極電極或汲極電極的另一方與資料線D電連接，閘極電極與字線W電連接。這裏，電晶體130包括氧化物半導體層。另外，雖然在圖4A中將反相器144設置在電晶體130的源極電極或汲極電極的一方與傳輸門134的p型電晶體的閘極電極之間，但是並不侷限於此，也可以將反相器144設置在電晶體130的源極電極或汲極電極的一方與傳輸門134的n型電晶體的閘極電極之間。

也就是說，圖4A所示的可編程開關與圖3A所示的可編程開關的不同之處在於：代替電晶體112設置有傳輸門134，並且在傳輸門134的一方的電晶體的閘極電極與電晶體130的源極電極或汲極電極的一方之間設置有反相器144。

當可編程開關的開關部由一個電晶體構成時，為了維持該電晶體的連接狀態(導通狀態或截止狀態)，需要對該電晶體的閘極電極施加比該電晶體的源極電極或汲極電極所施加的最大電位(或最小電位)高出該電晶體的臨界值電位左右的高(或低)電位。但是，如上所述，藉由在可編程開關的開關部中使用傳輸門，可以在不對閘極電極施加高出上述臨界值電位左右的高(或低)電位的情況下進行開關，由此可以實現可編程開關的低耗電量化。

另外，圖4B所示的可編程開關與圖4A所示的可編程開關的不同之處在於：圖4B所示的可編程開關包括一方的端子與節點FG1電連接而另一方的端子與穩定的電位電連接的電容元件136。這裏，本實施例模式所示的電容元件136的另一方的端子接地。注意，其他的結構與圖4A所示的可編程開關的結構相同。

像這樣，藉由設置電容元件136，當從資料線D向節點FG1輸入對應於配置資料的電位時可以容易地保持提供到節點FG1的電荷，從而可以容易地提高可編程開關的配置資料的保持特性。另外，當節點FG1的寄生電容充分大時，即使不另行設置電容元件也可以獲得與設置電容元件136同樣的效果。

另外，圖4C所示的可編程開關與圖4A所示的可編程開關的不同之處在於：電晶體130的源極電極或汲極電極的一方與傳輸門134的n型的電晶體的閘極電極之間設置有緩衝器146。注意，其他的結構與圖4A所示的可編程開關的結構相同。

像這樣，藉由設置反相器144及緩衝器146，藉由從電源線向節點FG1及節點FG2提供電位，即使端子A或端子B的電位變動，也可以藉由構成傳輸門134的電晶體的電容耦合防止節點FG1及節點FG2的電位發生變化。另外，藉由設置反相器144及緩衝器146，即使從資料線D輸入的電位在電晶體130中電壓下降了相當於電晶體130的臨界值電位，也能夠向節點FG1及節點FG2輸入對應於電源電位的電位。

另外，雖然在圖4A至4C所示的可編程開關中為了對開關部的傳輸門134的各閘極電極輸入極性相反的電位使用了反相器144，但是根據本實施例模式的可編程開關的結構不侷限於此，也可以使用被輸入彼此極性相反的電位的資料線D和資料線DB以及分別與其電連接的包括氧化物半導體的電晶體。

例如，還可以採用圖5A所示的結構。圖5A所示的可編程開關包括電晶體150、電晶體152及傳輸門154。這裏，傳輸門154由n型電晶體和p型電晶體構成，傳輸門154的n型電晶體和p型電晶體的源極電極或汲極電極的一方與端子A電連接，並且傳輸門154的n型電晶體和p型電晶體的源極電極或汲極電極的另一方與端子B電連接，n型電晶體的閘極電極(節點FG1)與電晶體150的源極電極或汲極電極的一方電連接，p型電晶體的閘極電極(節點FG2)與電晶體152的源極電極或汲極電極的一方電連接。電晶體150的源極電極或汲極電極的另一方與資料線D電連接，閘極電極與字線W電連接。電晶體152的源極電極或汲極電極的另一方與資料線DB電連接，閘極電極與字線W電連接。這裏，電晶體150及電晶體152包括氧化物半導體層。另外，資料線D的電位與資料線DB的電位極性相反。

也就是說，圖5A所示的可編程開關與圖3A所示的可編程開關的不同之處在於：設置傳輸門154代替構成開關部的電晶體112，並且設置有資料線DB和電晶體152。

如此，藉由在可編程開關的開關部中使用傳輸門，可以與圖4A所示的使用傳輸門的用可編程開關同樣地，即使在不對閘極電極施加比電晶體的源極電極或汲極電極所施加的最大電位(或最小電位)高(或低)該電晶體的臨界值電位左右的電位，也可以進行開關，由此可以實現可編程開關的低耗電量化。

另外，圖5B所示的可編程開關與圖5A所示的可編程開關的不同之處在於：圖5B所示的可編程開關包括一方的端子與節點FG1電連接而另一方的端子與穩定的電位電連接的電容元件156，以及一方的端子與節點FG2電連接而另一方的端子與穩定的電位電連接的電容元件158。這裏，本實施例模式所示的電容元件156及電容元件158的另一方的端子接地。注意，其他的結構與圖5A所示的可編程開關的結構相同。

像這樣，藉由設置電容元件156及電容元件158，當從資料線D向節點FG1、資料線DB向節點FG2輸入對應於配置資料的電位時可以容易地保持提供到節點FG1及節點FG2的電荷，從而可以容易地提高可編程開關的配置資料的保持特性。另外，當節點FG1及節點FG2的寄生電容充分大時，即使不另行設置電容元件也可以獲得與設置電容元件156及電容元件158同樣的效果。

另外，還可以如圖5C所示的可編程開關那樣，設置一方的端子與節點FG1電連接而另一方的端子與節點FG2電連接的電容元件160。注意，其他的結構與圖5A所示的可編程開關的結構相同。

另外，也可以對圖4A至4C及圖5A至5C所示的可編程開關組合與圖3B至3D所示的可編程開關同樣的結構。

如上所述，藉由作為控制各邏輯塊間的佈線連接的可編程開關的儲存部的電晶體使用能夠充分減小電晶體的截止電流的氧化物半導體等寬能隙半導體，即使在停止電源電位的供給的情況下也能夠保持配置資料。由此，可以省略供給電源後的配置資料的寫入，而可以縮短可編程邏輯裝置的啟動時間。因此，藉由對可編程邏輯裝置使用常關閉驅動方法，可以實現低耗電量化。

上述本實施例模式所示的結構、方法等可以與本實施例模式所示的結構、方法之間互相組合使用，也可以與其他的實施例模式所示的結構、方法等適當地組合使用。

實施例模式2

在本實施例模式中，使用圖6A至圖9B對實施例模式1所示的可編程邏輯裝置的可編程開關的製造方法進行說明。作為一個例子，對圖3A所示的由電晶體110、電晶體112構成的可編程開關的製造方法進行說明。另外，在圖6A至圖9B中，A-B所示的剖面圖相當於形成有包括氧化物半導體膜的電晶體110及n型電晶體112的區域的剖面圖，C-D所示的剖面圖相當於包括氧化物半導體膜的電晶體110的源極電極或汲極電極的一方與n型電晶體112的閘極電極連接的節點FG的剖面圖。首先，如圖6A所示，在p型半導體基板201中形成元件分離區203。

作為p型半導體基板201，可以使用具有p型導電型的單晶矽基板(矽晶片)、化合物半導體基板(SiC基板、藍寶石底、GaN基板等)。

另外，可以使用SOI基板代替p型半導體基板201，作為SOI(Silicon on Insulator；絕緣體上矽)基板，可以使用：藉由在對鏡面拋光薄片注入氧離子之後進行高溫加熱，在離表面一定深度的區域中形成氧化層，並消除產生在表面層中的缺陷的所謂的SIMOX(Separation by Implanted OXygen；注入氧隔離)基板；或者利用藉由注入氫離子而形成的微小空隙經過熱處理成長而使半導體基板劈開的智慧剝離法或ELTRAN法(Epitaxial Layer Transfer；日本佳能公司的註冊商標)等形成的SOI基板。

元件分離區203可以利用LOCOS(Local Oxidation of Silicon：硅局部氧化)法或STI(Shallow Trench Isolation；淺溝槽隔離)法等形成。

另外，當在同一基板上形成p型電晶體時，例如，將圖4A所示的傳輸門、反相器形成於同一基板上時，可以在p型半導體基板201的一部分中形成n井區。藉由添加磷、砷等賦予n型的雜質元素形成n井區。

另外，雖然這裏使用p型半導體基板，但是也可以使用n型半導體基板形成p型電晶體。此時，可以在n型半導體基板中形成添加有賦予p型的硼等雜質元素的p井區，並在同一基板上形成n型電晶體。

接著，如圖6B所示，在半導體基板201上形成閘極絕緣膜207及閘極電極209。

進行熱處理將半導體基板201的表面形成為被氧化的氧化矽膜。或者，藉由在利用熱氧化法形成氧化矽膜之後，進行氮化處理使氧化矽膜的表面氮化，而形成氧化矽膜與包含氧和氮的矽膜(氧氮化矽膜)的疊成結構。接著，對氧化矽膜或氧氮化矽膜的一部分進行選擇性地蝕刻，形成閘極絕緣膜207。或者，在利用CVD法、濺射法等形成厚度為5至50nm的氧化矽、氧氮化矽、高介電常數物質(也稱為high-k材料)的鉭氧化物、氧化鉿、氧化鉿矽酸鹽、氧化鋯、氧化鋁、氧化鈦等金屬氧化物或氧化鑭等稀土氧化物等之後，對其一部分進行選擇性地蝕刻來形成閘極絕緣膜207。

閘極電極209較佳為使用選自鉭、鎢、鈦、鉬、鉻、鈮等的金屬或以這些金屬為主要成分的合金材料或化合物材料形成。另外，還可以使用添加有磷等雜質的多晶矽。另外，還可以以金屬氮化物膜與上述金屬膜的疊層結構形成閘極電極209。作為金屬氮化物，可以使用氮化鎢、氮化鉬、氮化鉭。藉由設置金屬氮化物膜，可以提高金屬膜的緊密性，從而能夠防止剝離。

閘極電極209是在利用濺射法、CVD法等形成導電膜之後對該導電膜的一部分進行選擇性地蝕刻而形成的。

這裏，進行熱處理使半導體基板201上的表面氧化而形成氧化矽膜，並利用濺射法在該氧化矽膜上形成層疊了氮化鉭膜及鎢膜的導電膜，然後分別對氧化矽膜及導電膜的一部分進行選擇性地蝕刻，來形成閘極絕緣膜207及閘極電極209。

注意，為了實現高集體化，較佳的是閘極電極209的側面沒有側壁絕緣層。另一方面，當注重電晶體特性時，也可以在閘極電極209的側面設置側壁絕緣層。

接著，如圖6C所示，對半導體基板201添加賦予n型的雜質元素形成n型雜質區211a、n型雜質區211b。另外，當在同一基板上形成n井區時，在該區域形成添加有賦予p型的雜質元素形成p型雜質區。n型雜質區211a、n型雜質區211b及p型雜質區中的賦予n型的雜質元素及賦予p型的雜質元素的濃度為1×10¹⁹/cm³以上且1×10²¹/cm³以下。適當地使用離子摻雜法、離子植入法等對半導體基板201及n井區添加賦予n型的雜質元素及賦予p型的雜質元素。

另外，當在閘極電極209的側面設置側壁絕緣層時，可以在與該側壁絕緣層重疊的區域中形成與n型雜質區211a、n型雜質區211b及p型雜質區不同雜質濃度的雜質區。

接著，如圖6D所示，利用濺射法、CVD法等在半導體基板201、元件分離區203、閘極絕緣膜207及閘極電極209上形成絕緣膜215及絕緣膜217。

絕緣膜215及絕緣膜217可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁、氮化鋁等的疊層或單層形成。另外，藉由利用CVD法形成絕緣膜215可以提高絕緣膜215的氫含量。藉由使用該絕緣膜215進行加熱處理，半導體基板被氫化、利用氫使懸空鍵得到飽和，由此可以降低該半導體基板中的缺陷。

另外，通過BPSG(Boron Phosphorus Silicon Glass；硼磷矽玻璃)等無機材料或聚醯亞胺、丙烯酸樹脂等有機材料形成絕緣膜217，可以提高絕緣膜217的平坦性。

在形成絕緣膜215或絕緣膜217之後，進行使添加到n型雜質區211a、n型雜質區211b及p型雜質區中的雜質元素活化的熱處理。

藉由上述製程，可以如圖6D所示地製造n型電晶體112。這裏，由於電晶體112使用與單晶矽等氧化物半導體不同的半導體形成，所以能夠進行充分高速的工作。因此，可以形成能夠進行充分高速的工作的可編程開關。

接著，對絕緣膜215及絕緣膜217的一部分進行選擇性地蝕刻形成開口部。然後，在開口部中形成接觸插頭219a及接觸插頭219b。典型的是，在利用濺射法、CVD法等形成導電膜之後，利用CMP(Chemical Mechanical Polishing；化學機械拋光)法、蝕刻等進行平坦化處理去除導電膜的不需要的部分，而形成接觸插頭219a及接觸插頭219b。

利用CVD法使用WF₆氣體和SiH₄氣體形成矽化鎢並將其嵌入開口部來形成成為接觸插頭219a及接觸插頭219b的導電膜。

接著，利用濺射法、CVD法等在絕緣膜217、接觸插頭219a及接觸插頭219b上形成絕緣膜，然後對該絕緣膜的一部分進行選擇性地蝕刻來形成具有溝槽部分的絕緣膜221。接著，利用濺射法、CVD法等形成導電膜，然後利用CMP法、蝕刻等進行平坦化處理，去除該導電膜的不需要的部分，以形成佈線223a及佈線223b(參照圖7A)。

這裏，佈線223a用作電晶體112的源極電極或汲極電極的一方，並與圖3A所示的端子A或端子B的一方電連接。另外，佈線223b用作電晶體112的源極電極或汲極電極的另一方的源極電極或汲極電極的另一方，並與圖3A所示的端子A或端子B的另一方電連接。

絕緣膜221可以使用與絕緣膜215相同的材料形成。

作為佈線223a及佈線223b，可以使用由鋁、鈦、鉻、鎳、銅、釔、鋯、鉬、銀、鉭或鎢構成的單體金屬或以這些元素為主要成分的合金的單層結構或疊層結構。例如，可以採用如下結構：包含矽的鋁膜的單層結構；在鋁膜上層疊鈦膜的兩層結構；在鎢膜上層疊鈦膜的兩層結構；在銅-鎂-鋁合金膜上層疊銅膜的兩層結構；鈦膜、在該鈦膜上層疊鋁膜、在其上形成鈦膜的三層結構等。另外，還可以使用包含氧化銦、氧化錫或氧化鋅的透明導電材料。

藉由使用被平坦化的絕緣膜221、佈線223a及佈線223b，可以降低之後形成的包括氧化物半導體膜的電晶體的電特性的不均勻。另外，可以高良率地形成包括氧化物半導體膜的電晶體。

接著，較佳的是藉由加熱處理或電漿處理使包含於絕緣膜221、佈線223a及佈線223b的氫脫離。由此，可以防止在之後的加熱處理中氫擴散到後面形成的絕緣膜及氧化物半導體膜中。注意，在惰性氛圍、減壓氛圍或乾燥氛圍中以100℃以上且低於基板的應變點的溫度進行加熱處理。此外，電漿處理使用稀有氣體、氧、氮或氧化氮(一氧化二氮、一氧化氮、二氧化氮等)。

接著，利用濺射法、CVD法等在絕緣膜221、佈線223a及佈線223b上形成絕緣膜225。作為絕緣膜225，可以形成氧化矽、氧氮化矽、氮氧化矽、氧化鎵、氧化鉿、氧化釔、氧化鋁、氧氮化鋁的單層或疊層。另外，作為絕緣膜225，較佳為使用藉由加熱而使氧的一部分脫離的氧化絕緣膜形成。作為藉由加熱而使氧的一部分脫離的氧化絕緣膜，使用含有多於滿足化學計量比的氧的氧化絕緣膜。由於藉由加熱氧的一部分從氧化絕緣膜脫離，由此可以藉由之後的製程中進行的加熱使氧擴散到氧化物半導體膜中。

另外，較佳的是對絕緣膜225進行CMP處理等而使其平坦化。絕緣膜225的表面的平均表面粗糙度(Ra)為1nm以下，較佳為0.3nm以下，更佳為0.1nm以下。

注意，在本說明書等中平均表面粗糙度(Ra)是以能夠應用於測定表面的方式對由JISB0601：2001(ISO4287：1997)定義的中心線平均粗糙度(Ra)進行了三維擴展，其為從基準面到指定面的偏差的絕對值的平均值。

當測量面以Z=F(X，Y)表示時，平均表面粗糙度(Ra)為從基準面到指定面的偏差的絕對值的平均值，並由如下算式1表示。

這裏，指定面是成為測量粗糙度對象的面，是由以座標(X₁，Y₁)(X₁，Y₂)(X₂，Y₁)(X₂，Y₂)表示的四點圍繞的矩形區域，當指定面理想地平坦時，指定面的面積為S₀。此外，基準面是指在指定面的平均高度上平行於XY平面的面。也就是說，當指定面的高度的平均值為Z₀時，基準面的高度也由Z₀表示。可以利用原子力顯微鏡(AFM：Atomic Force Microscope)來對平均表面粗糙度(Ra)進行評價。

上述CMP處理可以進行一次或多次。當分多次進行CMP處理時，較佳的是在進行高拋光率的初期拋光之後，進行低拋光率的精拋光。像這樣，藉由組合拋光率不同的拋光，可以進一步提高絕緣膜225表面的平坦性。

另外，還可以使用電漿處理進行絕緣膜225的平坦化處理。在真空的處理室中引入惰性氣體例如氬氣體等稀有氣體，並施加將被處理面設定為陰極的電場來進行電漿處理。其原理與電漿乾蝕刻法相同，不同的是使用惰性氣體。也就是說，該電漿處理是對被處理面照射惰性氣體的離子並利用濺射效應使表面的微細的凹凸平坦化的處理。因此，有時也將該電漿處理稱為“反濺射處理”。

當進行該電漿處理時，電漿中存在電子和氬的陽離子且在陰極方向上氬的陽離子被加速。被加速的氬的陽離子被濺射到被處理面上。此時，優先地從被處理面的凸部濺射。被濺射的粒子從被處理面附著到被處理面的其他部分。此時，優先地附著到該被處理面的凹部。像這樣，藉由削掉凸部填平凹部，可以提高被處理面的平坦性。另外，藉由一起進行電漿處理和CMP處理可以進一步實現絕緣膜225的平坦化。

另外，藉由該電漿處理，可以利用濺射效果去除附著在絕緣膜225表面的氫、水分、有機物等雜質。

另外，較佳的是在形成氧化物半導體之前對沉積室進行加熱及排氣以去除沉積室中的氫、水、具有羥基的化合物、氫化物等雜質。尤其重要的是去除吸著在沉積室的內壁的這些雜質。這裏，作為加熱處理，例如可以在100℃以上且450℃以下進行。另外，較佳的是適當地組合乾燥泵等粗真空泵和濺射離子泵、渦輪分子泵及低溫泵等高真空泵進行沉積室的排氣。渦輪分子泵在大分子的排氣方面優秀，但是對氫和水的排氣能力低。並且，組合對水的排氣能力高的低溫泵或對氫的排氣能力高的濺射離子泵而使用是有效的。此時，藉由一邊導入惰性氣體一邊去除雜質，可以進一步提高僅靠排氣而不容易脫離的水等的脫離速度。藉由在形成氧化物半導體膜之前藉由該處理去除沉積室中的雜質，可以降低混入到氧化物半導體的氫、水、具有羥基的化合物、氫化物等。

此外，也可以在使用濺射裝置形成氧化物半導體膜之前，將偽基板搬入到濺射裝置中，在偽基板上形成氧化物半導體膜，並進行去除附著到靶材表面或防附著板的氫、水分的製程。

接著，在絕緣膜225上利用濺射法、塗布法、印刷法、蒸鍍法、PCVD法、PLD法、ALD法或MBE法等形成氧化物半導體膜227(參照圖7B)。這裏，作為氧化物半導體膜227，利用濺射法形成1nm以上且50nm以下，較佳為3nm以上且20nm以下厚的氧化物半導體膜。藉由將氧化物半導體膜227的厚度設定為上述厚度，可以抑制由於電晶體的微細化而可能引起的短通道效應。

較佳的是用作氧化物半導體膜227的氧化物半導體至少包含銦(In)或鋅(Zn)。尤其是較佳為包含In及Zn。此外，作為用來降低使用該氧化物半導體而成的電晶體的電特性的不均勻的穩定劑，除了上述元素以外較佳的是還包含鎵(Ga)。此外，作為穩定劑較佳為包含錫(Sn)。另外，作為穩定劑較佳為包含鉿(Hf)。此外，作為穩定劑較佳為包含鋁(Al)。

此外，作為其他穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥 (Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)中的一種或多種。

例如，作為氧化物半導體可以使用氧化銦；氧化錫；氧化鋅；二元金屬氧化物如In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物；三元金屬氧化物如In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；以及四元金屬氧化物如In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。此外，也可以使上述氧化物半導體包含氧化矽。在此，例如，“In-Ga-Zn氧化物”是指以銦(In)、鎵(Ga)、鋅(Zn)為主要成分的氧化物，對In、Ga、Zn的比率沒有限制。另外，也可以含有In、Ga、Zn以外的金屬元素。此時，在上述氧化物半導體中，較佳為含有多於化學計量比的氧。藉由使氧化物半導體包含過剩的氧，可以抑制氧化物半導體膜的氧缺陷所導致的載子的生成。

另外，作為氧化物半導體，也可以使用表示為InMO₃(ZnO)_m(m>0且m不是整數)的材料。注意，M表示選自Ga、Fe、Mn和Co中的一種或多種金屬元素。此外，作為氧化物半導體，也可以使用由In₃SnO₅(ZnO)_n(n>0且n是整數)表示的材料。

另外，較佳的是，在氧化物半導體膜227中，鹼金屬或鹼土金屬的濃度為1×10¹⁸atoms/cm³以下，更佳為2×10¹⁶atoms/cm³以下。這是因為如下緣故：鹼金屬及鹼土金屬當與氧化物半導體接合時，有時生成載子，而成為電晶體的截止電流上升的原因。

此外，氧化物半導體膜227也可以含有5×10¹⁸atoms/cm³以下的氮。

另外，作為可以用作氧化物半導體膜227的氧化物半導體，使用能隙比矽半導體的能隙寬而本質載子密度低於矽的寬能隙半導體。像這樣，藉由使用能隙寬的氧化物半導體，可以減少電晶體的截止電流。

氧化物半導體膜227可以為單晶結構或非單晶結構。當其為非單晶結構時，可以為非晶結構或多晶結構。另外，可以為在非晶體中含有具有結晶性的部分的結構或非非晶結構。

非晶狀態的氧化物半導體由於可以比較容易地得到平坦的表面，所以可以減少使用該氧化物半導體製造電晶體時的介面散亂，可以比較容易得到較高的遷移率。

另外，具有結晶性的氧化物半導體可以進一步降低塊體內缺陷，藉由提高表面的平坦性，可以得到處於非晶狀態的氧化物半導體的遷移率以上的遷移率。為了提高表面的平坦性，較佳的是在平坦的表面上形成氧化物半導體，如上所述使絕緣膜225表面的平均面粗糙度(Ra)為1nm以下，較佳為0.3nm以下，更佳為0.1nm以下，並較佳為在其上形成氧化物半導體膜227。

這裏使用濺射法形成氧化物半導體膜227。

作為濺射法所使用的靶材，例如可以使用：氧化銦；氧化錫；氧化鋅；二元金屬氧化物如In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物；三元金屬氧化物如In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；以及四元金屬氧化物如In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。

當作為氧化物半導體使用In-Ga-Zn-O類材料時，作為所使用的靶材的成分比，例如可以使用原子數比為In：Ga：Zn=1：1：1、4：2：3、3：1：2、1：1：2、2：1：3或3：1：4等的靶材。可以將上述原子數比的In-Ga-Zn類氧化物、該組成近旁的氧化物用作靶材。另外，藉由以上述方式設定靶材的成分比，易於形成多晶或後面所述的CAAC-OS。

此外，當作為氧化物半導體使用In-Sn-Zn-O類材料時，作為所使用的靶材的成分比，例如可以使用原子數比為In：Sn：Zn=1：1：1、2：1：3、1：2：2或20：45：35等的靶材。可以將上述原子數比的In-Sn-Zn類氧化物、該組成近旁的氧化物用作靶材。另外，藉由以上述方式設定靶材的成分比，易於形成多晶或後面所述的CAAC-OS。

另外，當作為氧化物半導體使用In-Zn-O類材料時，將所使用的靶材的成分比以原子數比設定為In：Zn=50：1至1：2(換算為莫耳數比則為In₂O₃：ZnO=25：1至1：4)，較佳為In：Zn=20：1至1：1(換算為莫耳數比則為In₂O₃：ZnO=10：1至1：2)，更佳為In：Zn=15：1至1.5：1(換算為莫耳數比則為In₂O₃：ZnO=15：2至3：4)。例如，作為用於形成In-Zn-O類氧化物半導體的靶材，當原子數比為In：Zn：O=X：Y：Z時，Z

1.5X+Y。可以將上述原子數比的In-Zn-O類氧化物、該組成附近的氧化物用作靶材。

但是，所公開的發明不侷限於此，可以根據所需要的半導體特性(遷移率、臨界值、不均勻性等)而使用適當的組成的氧化物。另外，較佳為採用適當的載子密度、雜質濃度、缺陷密度、金屬元素及氧的原子數比、原子間結合距離以及密度等，以得到所需要的半導體特性。

例如，In-Sn-Zn類氧化物比較容易得到高遷移率。但是，即使使用In-Ga-Zn類氧化物，也可以藉由降低塊體內缺陷密度而提高遷移率。

在此，例如In、Ga、Zn的原子數比為In：Ga：Zn=a：b：c(a+b+c=1)的氧化物的組成在原子數比為In：Ga：Zn=A：B：C(A+B+C=1)的氧化物的組成的近旁是指a、b、c滿足(a-A)²+(b-B)²+(c-C)²

r²的狀態，r例如可以為0.05。其他氧化物也是同樣的。

另外，濺射氣體適當地使用稀有氣體(典型的是氬)氛圍、氧氛圍或稀有氣體和氧的混合氣體。此外，當採用稀有氣體和氧的混合氣體時，較佳的是增高氧氣體對稀有氣體的比例。另外，作為濺射氣體，為了防止氫、水、具有羥基的化合物、氫化物等混入到氧化物半導體膜中，較佳為採用使用充分地去除氫、水、具有羥基的化合物、氫化物等的雜質的高純度氣體的氛圍。

在濺射法中，作為用來產生電漿的電源裝置，可以適當地使用RF電源裝置、AC電源裝置、DC電源裝置等。

另外，將形成氧化物半導體膜的處理室的洩漏率較佳的是設定為1×10^-10Pa．m³/秒以下，由此當利用濺射法形成氧化物半導體膜時，可以降低雜質混入到膜中。像這樣，在氧化物半導體膜的成膜製程中，更佳的是在氧化絕緣膜的成膜製程中，藉由控制處理室的壓力、處理室的洩漏率等儘量抑制雜質的混入，能夠減少包含於氧化物半導體膜中的含有氫的雜質。此外，可以降低氫等的雜質從氧化物絕緣膜擴散到氧化物半導體膜。

此外，作為氧化物半導體膜227，也可以使用具有結晶化部分的CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：C軸配向結晶氧化物半導體)膜。

CAAC-OS膜不是完全的單晶，也不是完全的非晶。CAAC-OS膜是在非晶相中具有結晶部的結晶-非晶混合相結構的氧化物半導體膜。另外，一般該結晶部分的尺寸為能夠容納於一個邊長小於100nm的立方體內的尺寸。另外，在使用透射電子顯微鏡(TEM：Transmission Electron Microscope)觀察時的影像中，包含於CAAC-OS膜中的非晶部與結晶部的邊界不明確。另外，在CAAC-OS膜中利用TEM觀察不到晶界(grain boundary)。因此，在CAAC-OS膜中，起因於晶界的電子遷移率的降低得到抑制。

包含於CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，在從垂直於ab面的方向看時具有三角形或六角形的原子排列，且在從垂直於c軸的方向看時，金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。另外，不同結晶部的a軸及b軸的方向也可以彼此不同。在本說明書中，在只記載“垂直”時，也包括85°以上且95°以下的範圍。另外，在只記載“平行”時，也包括-5°以上且5°以下的範圍。

另外，在CAAC-OS膜中，結晶部的分佈也可以不均勻。例如，在CAAC-OS膜的形成過程中，當從氧化物半導體膜的表面一側進行結晶生長時，有時與被形成面附近相比表面附近的結晶部所占的比例更高。另外，藉由對CAAC-OS膜添加雜質，有時在該雜質添加區中結晶部發生非晶化。

由於包含於CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜被形成時的表面(即，被形成面)的法線向量或形成的CAAC-OS膜的上表面的法線向量的方向上一致，所以有時其根據CAAC-OS膜的形狀(被形成面的剖面形狀或膜表面的剖面形狀)而在面內朝向不同的方向。結晶部是藉由成膜或藉由在成膜之後進行加熱處理等的晶化處理而形成的。

使用CAAC-OS膜的電晶體能夠降低由可見光或紫外光引起的電特性的變動。因此，該電晶體的可靠性高。

另外，構成氧化物半導體膜的氧的一部分也可以用氮取代。

另外，像CAAC-OS那樣的具有結晶性的氧化物半導體可以進一步降低塊體內缺陷，藉由提高表面的平坦性，可以得到處於非晶狀態的氧化物半導體的遷移率以上的遷移率。為了提高表面的平坦性，較佳的是在平坦的表面上形成氧化物半導體，具體地，較佳的是在平均面粗糙度(Ra)為1nm以下，較佳為0.3nm以下，更佳為0.1nm以下的表面上形成氧化物半導體。

以下，參照圖12A至圖15B詳細說明CAAC-OS的結晶結構的一個例子。另外，在沒有特別的說明時，在圖12A至圖15B中，以垂直方向為c軸方向，並以與c軸方向正交的面為ab面。另外，在只說“上一半”或“下一半”時，其是指以ab面為邊界時的上一半或下一半。另外，在圖12A至圖12E中，由圓圈包圍的O表示四配位的O，由雙圈包圍的O表示三配位的O。

圖12A示出具有一個六配位In以及靠近In的六個四配位氧原子(以下稱為四配位O)的結構。這裏，將對於一個金屬原子只示出靠近其的氧原子的結構稱為小組。雖然圖12A所示的結構採用八面體結構，但是為了容易理解示出平面結構。另外，在圖12A的上一半及下一半中分別具有三個四配位O。圖12A所示的小組的電荷為0。

圖12B示出具有一個五配位Ga、靠近Ga的三個三配位氧原子(以下稱為三配位O)以及靠近Ga的兩個四配位O的結構。三配位O都存在於ab面上。在圖12B的上一半及下一半分別具有一個四配位O。另外，因為In也採用五配位，所以也有可能採用圖12B所示的結構。圖12B所示的小組的電荷為0。

圖12C示出具有一個四配位Zn以及靠近Zn的四個四配位O的結構。在圖12C的上一半具有一個四配位 O，並且在下一半具有三個四配位O。或者，也可以在圖12C的上一半具有三個四配位O，並且在下一半具有一個四配位O。圖12C所示的小組的電荷為0。

圖12D示出具有一個六配位Sn以及靠近Sn的六個四配位O的結構。在圖12D的上一半具有三個四配位O，並且在下一半具有三個四配位O。圖12D所示的小組的電荷為+1。

圖12E示出包括兩個Zn的小組。在圖12E的上一半具有一個四配位O，並且在下一半具有一個四配位O。圖12E所示的小組的電荷為-1。

在此，將多個小組的集合體稱為中組，而將多個中組的集合體稱為大組(也稱為晶胞)。

這裏，說明這些小組彼此接合的規則。圖12A所示的六配位In的上一半的三個O在下方向上分別具有三個靠近的In，而In的下一半的三個O在上方向上分別具有三個靠近的In。圖12B所示的五配位Ga的上一半的一個O在下方向上具有一個靠近的Ga，而Ga的下一半的一個O在上方向上具有一個靠近的Ga。圖12C所示的四配位Zn的上一半的一個O在下方向上具有一個靠近的Zn，而Zn的下一半的三個O在上方向上分別具有三個靠近的Zn。像這樣，金屬原子的上方向上的四配位O的個數與位於該O的下方向上的靠近的金屬原子的個數相等。與此同樣，金屬原子的下方向的四配位O的個數與位於該O的上方向上的靠近的金屬原子的個數相等。因為O為四配位，所以位於下方向上的靠近的金屬原子的個數和位於上方向上的靠近的金屬原子的個數的總和成為4。因此，在位於一金屬原子的上方向上的四配位O的個數和位於另一金屬原子的下方向上的四配位O的個數的總和為4時，具有金屬原子的兩種小組可以彼此接合。例如，在六配位金屬原子(In或Sn)藉由下一半的四配位O接合時，因為四配位O的個數為3，所以其與五配位金屬原子(Ga或In)、四配位金屬原子(Zn)中的任何一種接合。

具有這些配位數的金屬原子在c軸方向上藉由四配位O接合。另外，除此以外，以使層結構的總和電荷成為0的方式使多個小組接合構成中組。

圖13A示出構成In-Sn-Zn-O類層結構的中組的模型圖。圖13B示出由三個中組構成的大組。另外，圖13C示出從c軸方向上觀察圖13B的層結構時的原子排列。

在圖13A中，為了容易理解，省略三配位O，關於四配位O只示出其個數，例如，以③表示Sn的上一半及下一半分別具有三個四配位O。與此同樣，在圖13A中，以①表示In的上一半及下一半分別具有一個四配位O。與此同樣，在圖13A中示出：下一半具有一個四配位O而上一半具有三個四配位O的Zn；以及上一半具有一個四配位O而下一半具有三個四配位O的Zn。

在圖13A中，構成In-Sn-Zn-O類層結構的中組具有如下結構：在從上面按順序說明時，上一半及下一半分別具有三個四配位O的Sn藉由四配位O與上一半及下一半分別具有一個四配位O的In接合；該In藉由四配位O與上一半具有三個四配位O的Zn接合；藉由該Zn的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合；該In與上一半具有一個四配位O的由兩個Zn構成的小組接合；藉由該小組的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的Sn接合。多個上述中組彼此接合而構成大組。

這裏，三配位O及四配位O的一個接合的電荷分別可以被認為是-0.667及-0.5。例如，In(六配位或五配位)、Zn(四配位)以及Sn(五配位或六配位)的電荷分別為+3、+2以及+4。因此，包含Sn的小組的電荷為+1。因此，為了形成包含Sn的層結構，需要消除電荷+1的電荷-1。作為具有電荷-1的結構，可以舉出圖12E所示的包含兩個Zn的小組。例如，因為如果對於一個包含Sn的小組有一個包含兩個Zn的小組則電荷被消除，而可以使層結構的總電荷為0。

明確而言，藉由反復圖13B所示的大組來可以得到In-Sn-Zn-O類結晶(In₂SnZn₃O₈)。注意，可以得到的In-Sn-Zn-O類的層結構可以由組成式In₂SnZn₂O₇(ZnO)_m(m是0或自然數)表示。

此外，使用如下材料時也與上述相同：四元金屬氧化物的In-Sn-Ga-Zn-O類氧化物；三元金屬氧化物的In-Ga-Zn-O類氧化物(也表示為IGZO)、In-Al-Zn-O類氧化物、Sn-Ga-Zn-O類氧化物、Al-Ga-Zn-O類氧化物、Sn-Al-Zn-O類氧化物、In-Hf-Zn-O類氧化物、In-La-Zn-O類氧化物、In-Ce-Zn-O類氧化物、In-Pr-Zn-O類氧化物、In-Nd-Zn-O類氧化物、In-Sm-Zn-O類氧化物、In-Eu-Zn-O類氧化物、In-Gd-Zn-O類氧化物、In-Tb-Zn-O類氧化物、In-Dy-Zn-O類氧化物、In-Ho-Zn-O類氧化物、In-Er-Zn-O類氧化物、In-Tm-Zn-O類氧化物、In-Yb-Zn-O類氧化物、In-Lu-Zn-O類氧化物；二元金屬氧化物的In-Zn-O類氧化物、Sn-Zn-O類氧化物、Al-Zn-O類氧化物、Zn-Mg-O類氧化物、Sn-Mg-O類氧化物、In-Mg-O類氧化物、In-Ga-O類氧化物等。

例如，圖14A示出構成In-Ga-Zn-O類的層結構的中組的模型圖。

在圖14A中，構成In-Ga-Zn-O類層結構的中組具有如下結構：在從上面按順序說明時，上一半和下一半分別有三個四配位O的In藉由四配位O與上一半具有一個四配位的O的Zn接合；藉由該Zn的下一半的三個四配位O與上一半及下一半分別具有一個四配位O的Ga接合；藉由該Ga的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合。多個上述中組彼此接合而構成大組。

圖14B示出由三個中組構成的大組。另外，圖14C示出從c軸方向上觀察圖14B的層結構時的原子排列。

在此，因為In(六配位或五配位)、Zn(四配位)、Ga(五配位)的電荷分別是+3、+2、+3，所以包含In、Zn及Ga中的任一個的小組的電荷為0。因此，組合這些小組而成的中組的總電荷一直為0。

此外，構成In-Ga-Zn-O類層結構的中組不侷限於圖14A所示的中組，而有可能是組合In、Ga、Zn的排列不同的中組而成的大組。

明確而言，藉由反復圖14B所示的大組來可以得到In-Ga-Zn-O類結晶。注意，可以得到的In-Ga-Zn-O類的層結構可以由組成式InGaO₃(ZnO)_n(n是自然數)表示。

當n=1(InGaZnO₄)時，例如會得到圖15A所示的結晶結構。另外，在圖15A所示的結晶結構中，如圖12B所說明那樣，因為Ga及In採用五配位，所以也會得到In取代Ga的結構。

此外，當n=2(InGaZn₂O₅)時，例如有可能具有圖15B所示的晶體結構。另外，在圖15B所示的晶體結構中，因為如圖12B所說明，Ga及In採用五配位，所以也有可能具有將Ga置換為In的結構。

當氧化物半導體膜227為CAAC-OS時，在形成氧化物半導體膜227時，以基板溫度成為超過200℃且為700℃以下，較佳為超過300℃且為500℃以下，更佳為400℃以上且450℃以下的溫度的方式對基板進行加熱。像這樣，藉由邊加熱基板邊形成氧化物半導體膜227，可以將氧化物半導體膜227形成為CAAC-OS。

另外，還可以邊在上述溫度範圍內進行加熱邊形成一原子層以上10nm以下，較佳為2nm以上且5nm以下薄的第一氧化物半導體膜，然後利用同樣的方法，邊進行加熱邊進一步形成厚度厚於第一氧化物半導體膜的第二氧化物半導體膜，藉由層疊第一氧化物半導體膜和第二氧化物半導體膜來形成CAAC-OS的氧化物半導體膜227。

另外，當氧化物半導體膜227採用非晶結構時，在基板溫度低於200℃，較佳為低於180℃的條件下形成氧化物半導體膜227。藉由像這樣形成氧化物半導體膜227，可以使氧化物半導體膜227具有非晶結構。

另外，還可以在藉由上述方法將氧化物半導體膜形成為非晶結構之後，以250℃以上且700℃以下，較佳為400℃以上，更佳的是為500℃以上，進一步較佳為550℃以上的溫度進行加熱處理，使該非晶結構的氧化物半導體膜的至少一部分晶化，由此形成CAAC-OS的氧化物半導體膜227。另外，該加熱處理可以在惰性氛圍下進行。另外，作為惰性氣體氛圍，較佳的是應用以氮或稀有氣體(氦、氖、氬等)為主要成分且不含有水、氫等的氛圍。例如，將引入熱處理裝置中的氮或氦、氖、氬等的稀有氣體的純度設定為6N(99.9999%)以上，較佳為7N(99.99999%)以上(即，雜質濃度為1ppm以下，較佳為0.1ppm以下)。另外，該加熱處理也可以兼用作後面所述的脫水化、脫氫化的加熱處理等。

在上述方法中，成膜時的基板加熱溫度越高形成的氧化物半導體膜227的雜質濃度越低。另外，氧化物半導體膜227中的原子排列有序且高密度化，因此易於形成多晶或CAAC-OS。另外，由於在氧氣氛圍下進行成膜不會使其包含稀有氣體等不需要的原子，因此易於形成多晶或CAAC-OS。但是，也可以採用氧氣和稀有氣體的混合氛圍，此時將氧氣的比例設定為30體積%以上，較佳為50體積%以上，更佳的是為80體積%以上。

還可以在形成氧化物半導體膜227之後對氧化物半導體膜227進行加熱處理。藉由進行熱處理，可以進一步去除包含於氧化物半導體膜227中的包含氫原子的物質而改善氧化物半導體膜227的結構，由此可以降低能隙中的缺陷能階。該熱處理在惰性氣體氛圍下進行，並且熱處理的溫度為300℃以上且700℃以下，較佳為450℃以上且600℃以下或者在基板具有應變點時熱處理的溫度低於基板的應變點。另外，作為惰性氣體氛圍，較佳的是應用以氮或稀有氣體(氦、氖、氬等)為主要成分且不含有水、氫等的氛圍。例如，將引入熱處理裝置中的氮或氦、氖、氬等的稀有氣體的純度設定為6N(99.9999%)以上，較佳為7N(99.99999%)以上(即，雜質濃度為1ppm以下，較佳為0.1ppm以下)。

例如可以將半導體基板201引入到使用電阻發熱體等的電爐中，在氮氛圍下以450℃進行1小時該熱處理。

另外，熱處理裝置不侷限於電爐，也可以使用利用來自被加熱的氣體等的介質的熱傳導或熱輻射來加熱被處理物的裝置。例如，可以使用如LRTA(Lamp Rapid Thermal Anneal，燈快速熱退火)裝置、GRTA(Gas Rapid Thermal Anneal，氣體快速熱退火)裝置等RTA(Rapid Thermal Anneal，快速熱退火)裝置。LRTA裝置是一種利用鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈、或者高壓汞燈等的燈發射的光(電磁波)的輻射來加熱被處理物的裝置。GRTA裝置是一種利用高溫氣體進行熱處理的裝置。作為氣體，使用即使進行熱處理也不與被處理物起反應的惰性氣體，如氬等的稀有氣體或氮等。另外，當作為加熱處理裝置使用GRTA裝置時，其熱處理時間很短，所以也可以在加熱到650℃至700℃的高溫的惰性氣體中加熱基板。

此外，較佳的是在藉由上述熱處理加熱氧化物半導體膜227之後，對相同的爐中引入高純度的氧氣體、高純度的N₂O氣體或超乾燥空氣(使用CRDS(cavity ring-down laser spectroscopy：光腔衰蕩光譜法)方式的露點儀來測定時的水分量為20ppm(露點換算為-55℃)以下，較佳為1ppm以下，更佳的是為10ppb以下的空氣)。尤其是，較佳的是上述氣體不包含水、氫等。另外，較佳的是將引入到相同爐中的氧氣體或N₂O氣體的純度設定為6N以上，較佳的是設定為7N以上(即，雜質濃度為1ppm以下，較佳為0.1ppm以下)。藉由利用氧氣體或N₂O氣體的作用可以供應氧，該氧是在脫水化或脫氫化的雜質排除製程的同時減少了的構成氧化物半導體的主要成分材料之一。

此外，由於上述熱處理具有去除氫或水等的效果，所以可以將該熱處理也稱為脫水化處理、脫氫化處理等。該熱處理例如可以在將氧化物半導體層加工為島狀之前或在形成閘極絕緣膜之後等進行。另外，這樣的脫水化處理、脫氫化處理不侷限於進行一次，而也可以進行多次。

接著，對氧化物半導體膜227的一部分進行選擇性地蝕刻形成氧化物半導體膜229。然後，利用濺射法、CVD法等在氧化物半導體膜229上形成絕緣膜231。然後，在絕緣膜231上形成閘極電極233(參照圖8A)。

絕緣膜231例如使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧化鉿、氧化鎵或Ga-Zn-O類金屬氧化物膜等，即可，並且以疊層或單層設置絕緣膜231。此外，作為絕緣膜231，也可以使用如絕緣膜225所示的藉由加熱使氧脫離的氧化絕緣膜。藉由作為絕緣膜231使用藉由加熱使氧脫離的膜，可以修復由於之後的加熱處理氧化物半導體膜229中產生的氧缺陷，由此可以抑制電晶體的電特性的劣化。

此外，藉由作為絕緣膜231使用矽酸哈(HfSiO_x)、添加氮的矽酸哈(HfSi_xO_yN_z)、添加氮的鋁酸哈(HfAl_xO_yN_z)、氧化鉿、氧化釔等high-k材料，即使將閘極絕緣膜的厚度形成得較薄也可以降低閘極洩漏。

可以將絕緣膜231的厚度設定為10nm以上且300nm以下，較佳為5nm以上且50nm以下，更佳的是為10nm 以上且30nm以下。

閘極電極233可以使用選自鋁、鉻、銅、鉭、鈦、鉬、鎢中的金屬元素、以上述金屬元素為成分的合金或組合上述金屬元素的合金等而形成。也可以使用選自錳、鋯等中的一個或多個的金屬元素。此外，閘極電極233可以具有單層結構或者兩層以上的疊層結構。例如，可以舉出包含矽的鋁膜的單層結構、在鋁膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鎢膜的兩層結構、在氮化鉭膜上層疊鎢膜的兩層結構以及依次層疊鈦膜、鋁膜和鈦膜的三層結構等。此外，也可以使用組合鋁與選自鈦、鉭、鎢、鉬、鉻、釹、鈧中的元素的膜、組合鋁和上述元素中的多種的合金膜或氮化膜。

另外，閘極電極233也可以使用氧化銦錫、包含氧化鎢的氧化銦、包含氧化鎢的氧化銦鋅、包含氧化鈦的氧化銦、包含氧化鈦的氧化銦錫、氧化銦鋅、添加氧化矽的氧化銦錫等透光導電材料。另外，也可以採用上述透光導電材料和上述金屬元素的疊層結構。

閘極電極233藉由印刷法或噴墨法形成。或者，藉由在利用濺射法、CVD法、蒸鍍法等形成導電膜之後對該導電膜的一部分進行選擇性地蝕刻來形成閘極電極233。

此外，在閘極電極233與絕緣膜231之間，作為接觸於絕緣膜231的材料層，較佳為設置包含氮的In-Ga-Zn-O膜、包含氮的In-Sn-O膜、包含氮的In-Ga-O膜、包含氮的In-Zn-O膜、包含氮的Sn-O膜、包含氮的In-O膜及金屬氮化膜(InN、ZnN等)。這些膜具有5eV或5.5eV以上的功函數，可以使電晶體的電特性的臨界電壓成為正值，即實現所謂的常關閉的切換元件。例如，當使用包含氮的In-Ga-Zn-O膜時，使用具有高於氧化物半導體膜229的氮濃度，明確地說使用包含7atoms%以上的氮的In-Ga-Zn-O膜。

另外，也可以在形成絕緣膜231之後，在惰性氣體氛圍下或在氧氛圍下進行熱處理(第二熱處理)。熱處理的溫度較佳為200℃以上且450℃以下，更佳的是為250℃以上且350℃以下。藉由進行該熱處理，可以降低電晶體的電特性的偏差。此外，當與氧化物半導體膜229接觸的絕緣膜231或絕緣膜225含有氧時，可以向氧化物半導體膜229供應氧來對該氧化物半導體膜229的氧缺陷填補氧。如此，由於上述熱處理具有供應氧的效果，因此也可以將其稱為加氧化等。

另外，雖然在本實施例模式中在形成絕緣膜231之後進行加氧化的熱處理，但是加氧化的熱處理的時序不侷限於此，只要是在形成絕緣膜231之後即可。

像上述那樣，藉由使用脫水化或脫氫化的熱處理和加氧化的熱處理減少氧化物半導體膜229中的雜質並填補氧缺陷，可以使氧化物半導體膜229儘量地不包含雜質而高純度化。

接著，以閘極電極233為掩模進行對氧化物半導體膜229添加摻雜劑的處理。由此，如圖8B所示地形成由閘極電極233覆蓋的沒有添加有摻雜劑的第一區域235a、含有摻雜劑的一對第二區域235b、第二區域235c。由於以閘極電極233為掩模添加摻雜劑，所以可以自對準地形成沒有添加摻雜劑的第一區域235a、含有摻雜劑的一對第二區域235b及第二區域235c。

另外，與閘極電極233重疊的第一區域235a用作通道區。另外，含有摻雜劑的一對第二區域235b、第二區域235c用作電場緩和區。另外，第一區域235a、含有摻雜劑的一對第二區域235b及第二區域235c表示為氧化物半導體膜235。

在氧化物半導體膜235的第一區域235a中，較佳的是將氫濃度設定為低於5×10¹⁸atoms/cm³，較佳的是設定為1×10¹⁸atoms/cm³以下，更佳的是設定為5×10¹⁷atoms/cm³以下，進一步較佳的是設定為1×10¹⁶atoms/cm³以下。因氧化物半導體和氫接合而一部分的氫成為施體，因此產生載子的電子。由於這個原因，藉由降低氧化物半導體膜235的第一區域235a中的氫濃度，能夠抑制臨界電壓移位至負側。

含有摻雜劑的一對第二區域235b及第二區域235c中含有的摻雜劑的濃度為5×10¹⁸atoms/cm³以上且1×10²²atoms/cm³以下，較佳為5×10¹⁸atoms/cm³以上且低於5×10¹⁹atoms/cm³。

因為包含摻雜劑的一對第二區域235b、第二區域235c包含摻雜劑，所以可以增加載子密度或缺陷。因此，與不包含摻雜劑的第一區域235a相比可以提高導電性。另外，如果使摻雜劑濃度增加得太多，則摻雜劑阻礙載子的移動，因此導致包含摻雜劑的一對第二區域235b、第二區域235c的導電性的降低。

包含摻雜劑的一對第二區域235b、第二區域235c的導電率為0.1S/cm以上且1000S/cm以下，較佳為10S/cm以上且1000S/cm以下。

藉由氧化物半導體膜235包括包含摻雜劑的一對第二區域235b、第二區域235c，可以緩和施加到用作通道區域的第一區域235a的端部的電場。因此，可以抑制電晶體的短通道效應。

作為對氧化物半導體膜229添加摻雜劑的方法，可以使用離子摻雜法或離子植入法。此外，作為所添加的摻雜劑，例如可以舉出硼、氮、磷及砷等。或者，作為摻雜劑，可以舉出氦、氖、氬、氪及氙等。另外，可以舉出氫。另外，作為摻雜劑，也可以適當地組合硼、氮、磷及砷中的一種以上和氦、氖、氬、氪及氙中的一種以上及氫。

此外，雖然示出了在覆蓋氧化物半導體膜229地形成有絕緣膜231等的狀態下對氧化物半導體膜229添加摻雜劑的情況，但是也可以在氧化物半導體膜229露出的狀態下添加摻雜劑。

再者，也可以採用離子摻雜法或離子植入法等注入之外的方法進行上述摻雜劑的添加。例如，藉由在包含添加的元素的氣體氛圍下產生電漿，並對被添加物進行電漿處理，可以添加摻雜劑。作為產生上述電漿的裝置，可以使用乾蝕刻裝置、CVD設備或高密度CVD設備等。

然後，也可以進行加熱處理。作為該加熱處理的溫度，典型的是150℃以上且450℃以下，較佳的是250℃以上且325℃以下。或者，也可以一邊使溫度從250℃到325℃逐漸地上升，一邊進行加熱。

藉由進行該加熱處理，可以減少包含摻雜劑的一對第二區域235b、第二區域235c的電阻。另外，在該加熱處理中，包含摻雜劑的一對第二區域235b、第二區域235c可以為結晶狀態或非晶狀態。

接著，如圖8C所示地在閘極電極233的側面形成側壁絕緣膜237及閘極絕緣膜239，並形成電極241a、電極241b。

作為側壁絕緣膜237，使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁、氮化鋁等，即可，並且以疊層或單層設置側壁絕緣膜237。另外，也可以與絕緣膜225同樣使用藉由加熱使氧的一部分脫離的氧化絕緣膜形成側壁絕緣膜237。

下面，對側壁絕緣膜237的形成方法進行說明。

首先，在絕緣膜231及閘極電極233上形成在之後成為側壁絕緣膜237的絕緣膜。藉由濺射法、CVD法等形成絕緣膜。另外，對該絕緣膜的厚度沒有特別的限制，考慮閘極電極233的形狀適當地進行選擇即可。

接著，藉由對絕緣膜進行蝕刻來形成側壁絕緣膜237。該蝕刻為各向異性高的蝕刻，藉由對絕緣膜進行各向異性高的蝕刻可以自對準地形成側壁絕緣膜237。

另外，由於在含有摻雜劑的一對第二區域235b、第二區域235c中用作電場緩和區的寬度對應於側壁絕緣膜237的寬度，而側壁絕緣膜237的寬度對應於閘極電極233的厚度，所以以電場緩和區的範圍成為所希望的範圍的方式決定閘極電極233的厚度即可。

另外，藉由與側壁絕緣膜237的形成製程一起利用高各向異性蝕刻方法對絕緣膜231進行蝕刻，使氧化物半導體膜235露出，而形成閘極絕緣膜239。

一對電極241a、電極241b可以適當地使用與佈線223a及佈線223b相同的材料形成。另外，一對電極241a、電極241b也可以用作佈線。

一對電極241a、電極241b使用印刷法或噴墨法形成。或者，在利用濺射法、CVD法、蒸鍍法等形成導電膜之後，對該導電膜的一部分進行選擇性地蝕刻，來形成一對電極241a、電極241b。

較佳為以與側壁絕緣膜237及閘極絕緣膜239的側面接觸的方式形成一對電極241a、電極241b。也就是說，較佳的是電晶體的一對電極241a、電極241b的端部位於側壁絕緣膜237的上方並且覆蓋氧化物半導體膜235中的一對第二區域235b、第二區域235c的露出部分。由此，一對第二區域235b、第二區域235c與一對電極241a、電極241b接觸的區域成為源極區及汲區，而與側壁絕緣膜237及閘極絕緣膜239重疊的區域成為電場緩和區。另外，由於可以藉由側壁絕緣膜237的長度控制電場緩和區的寬度，所以對用來形成一對電極241a、電極241b的掩模對準精度的要求不是很嚴格。因此可以減少多個電晶體中的不均勻。

另外，雖然在本實施例模式中以接觸於閘極電極233的側面的方式設置側壁絕緣膜237，但是本發明不侷限於此，也可以不設置側壁絕緣膜237。另外，雖然在本實施例模式中在形成一對第二區域235b、第二區域235c之後設置側壁絕緣膜237，但是本發明不侷限於此，也可以在設置側壁絕緣膜237之後，形成一對第二區域235b、第二區域235c。藉由採用該結構，可以將第一區域235a擴展到與側壁絕緣膜237重疊的區域。

接著，如圖9A所示，利用濺射法、CVD法、塗布法、印刷法等形成絕緣膜243及絕緣膜245。

絕緣膜243、絕緣膜245可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁、氮化鋁等的疊層或單層而形成。另外，藉由採用防止氧向外部擴散的絕緣膜作為絕緣膜245，可以將從絕緣膜243脫離的氧供給給氧化物半導體膜。作為防止氧向外部擴散的絕緣膜的典型的例子，可以舉出氧化鋁、氧氮化鋁等。另外，藉由採用防止來自外部的氫擴散的絕緣膜作為絕緣膜245，可以抑制從外部向氧化物半導體膜的氫擴散，由此可以減少氧化物半導體膜的缺陷。作為防止來自外部的氫擴散的絕緣膜的典型的例子，可以舉出氮化矽、氮氧化矽、氮化鋁、氮氧化鋁等。另外，藉由作為絕緣膜243採用藉由加熱氧的一部分脫離的氧化絕緣膜、防止氧向外部擴散的絕緣膜及氧化絕緣膜的三層結構，可以在有效地對氧化物半導體膜擴散氧的同時，抑制氧向外部脫離，即使在溫度及濕度較高的情況下，也可以降低電晶體特性的變動。

藉由上述製程，可以如圖9A所示地製造具有氧化物半導體膜的電晶體110。此外，由於上述電晶體110包括i型(本質半導體)或無限接近於i型的包括區域235a的氧化物半導體膜235，因此具有極好的特性。

另外，雖然在本實施例模式中電晶體110採用頂閘極結構，但是本發明不侷限於此，例如，也可以採用底閘極結構。另外，雖然在本實施例模式中電晶體110採用一對電極241a及電極241b與一對第二區域235b及第二區域235c的頂面的至少一部分接觸的結構，但是本發明不侷限於此，例如，也可以採用一對第二區域235b及第二區域235c與一對電極241a及電極241b的至少一部分接觸的結構。

接著，分別對絕緣膜215、絕緣膜217、絕緣膜221、絕緣膜225、絕緣膜243及絕緣膜245的一部分進行選擇性地蝕刻來形成開口部，而分別使閘極電極209、電極241a及電極241b的一部分露出。接著，在開口部中形成導電膜之後，對該導電膜的一部分進行選擇性地蝕刻，接觸於電極241b形成佈線249並且接觸於電極241a形成佈線250。佈線249及佈線250可以適當地使用形成接觸插頭219a及接觸插頭219b的材料。

這裏，佈線249用作將電晶體110的源極電極或汲極電極的一方與電晶體112的閘極電極209電連接的節點FG。另外，佈線250用作電晶體110的源極電極或汲極電極的另一方，並與圖3A所示的資料線D電連接。另外，雖然在圖9B中沒有直接示出，電晶體110的閘極電極233還與圖3A所示的字線W電連接。

另外，雖然在圖9B中電晶體110的源極電極或汲極電極的一方(電極241b)與電晶體112的閘極電極209藉由佈線249連接，但是本實施例模式所示的可編程開關不侷限於此。例如，也可以使電晶體112的閘極電極的上表面露出於設置在電晶體112上的絕緣膜的上表面，並使電晶體110的源極電極或汲極電極的一方直接接觸該閘極電極的上表面。

藉由上述製程，可以製造由電晶體110、電晶體112構成的可編程開關。

這裏，圖27A和27B示出對應於圖9B所示的剖面圖的可編程開關的平面圖的一個例子。圖27A示出絕緣膜225以下的層的結構，即電晶體112的平面圖，圖27B示出絕緣膜225以上的層的結構，即電晶體110的平面圖。另外，在圖27A和27B中，為了便於理解，對部分結構 (絕緣膜215等)沒有進行圖示。另外，圖27A和27B中的點劃線A-B及點劃線C-D對應於圖6A至圖9B所示的剖面圖。

在圖27A和27B所示的可編程開關中，如圖9B所示，在點劃線C-D的區域中，電晶體110、電晶體112彼此電連接。這裏，電晶體110的至少一部分與電晶體112的至少一部分重疊。更佳為氧化物半導體膜235的至少一部分與n型雜質區211a或n型雜質區211b的至少一部分重疊。藉由採用這樣的平面佈局，可以抑制由於設置使用氧化物半導體那樣的寬能隙半導體的電晶體而導致的可編程開關的佔用面積的增大。由此，可以實現使用該可編程開關的可編程邏輯裝置的高集體化。

另外，圖28示出使用圖27A和27B所示的可編程開關形成的圖2A所示的佈線選擇電路13的平面圖的一個例子。另外，為了便於理解，在圖28中，用虛線表示對應於圖27B的電晶體110的電晶體110a至電晶體110f。圖28所示的佈線選擇電路包括在行方向上延伸設置的佈線111a及佈線111c以及在列方向上延伸設置的佈線111b及佈線111d。佈線111a與佈線111b藉由電極113a、與電晶體110a電連接的電晶體112a以及電極114a電連接。佈線111b與佈線111d藉由電極113b、與電晶體110b電連接的電晶體112b以及電極114b電連接。佈線111c與佈線111d藉由電極113c、與電晶體110c電連接的電晶體112c以及電極114c電連接。佈線111a與佈線111c藉由電極113d、與電晶體110d電連接的電晶體112d以及電極114d電連接。佈線111a與佈線111d藉由電極113e、與電晶體110e電連接的電晶體112e以及電極114e電連接。佈線111b與佈線111c藉由電極113f、與電晶體110f電連接的電晶體112f以及電極114f電連接。

這裏，佈線111a至佈線111d對應於圖2A所示的佈線11a至佈線11d。例如，佈線111a至佈線111d可以與佈線223a及佈線223b形成在同一層中。另外，電極113a至電極113f、電極114a至電極114f可以與佈線223a及佈線223b使用相同的材料及方法形成。另外，電晶體110a至電晶體110f對應於圖9A及圖27B所示的電晶體110，電晶體112a至電晶體112f對應於圖6D及圖27A所示的電晶體112。另外，由電晶體110a和電晶體112a至電晶體110f和電晶體112f構成的各可編程開關對應於圖2A所示的可編程開關30a至可編程開關30f。

如圖28所示，電晶體110a的至少一部分、電晶體112a的至少一部分及電晶體112e的至少一部分以重疊的方式設置，以下電晶體110b至電晶體110f也以同樣的方式設置。即，上層的電晶體的至少一部分、對應的下層的電晶體的至少一部分及與該下層電晶體相鄰的電晶體的至少一部分以重疊的方式設置。藉由採用這樣的平面佈局，可以抑制由於設置使用氧化物半導體那樣的寬能隙半導體的電晶體而導致的可編程開關的佔用面積的增大。由此，可以實現使用該可編程開關的可編程邏輯裝置的高集體化。

另外，還可以使用用來製造電晶體112的半導體基板製造對資料線D、字線W提供電位的驅動電路的電晶體。這裏，圖29示出設置有該驅動電路的可編程邏輯裝置的結構。與圖1A所示的可編程邏輯裝置同樣，圖29所示的可編程邏輯裝置也包括利用多個佈線電連接的多個邏輯塊10以及設置於行方向的佈線與列方向的佈線交叉的部分中的開關矩陣12。這裏，為了便於理解，在圖29中沒有對對應於圖1A所示的佈線11進行圖示。

並且，圖29所示的可編程邏輯裝置包括：設置在多個邏輯塊10的上方的第一驅動電路14；設置在多個邏輯塊10的左側的第二驅動電路15；與第一驅動電路14電連接的在列方向上延伸設置的多個第一佈線16；以及與第二驅動電路15電連接的在行方向上延伸設置的多個第二佈線17。第一佈線16及第二佈線17分別與開關矩陣12電連接。但是，第一驅動電路14及第二驅動電路15的結構及配置不侷限於上述結構，例如，也可以改變設置第一驅動電路14及第二驅動電路15的位置，還可以採用設置3個以上驅動電路的結構。

在本實施例模式中，可以將第一佈線16及第二佈線17用作圖2B及2C所示的資料線D及字線W。資料線D對儲存部輸入要儲存的配置資料的電位，而字線W輸入控制對儲存部寫入配置資料的信號。另外，還可以將第一驅動電路14及第二驅動電路15用作對資料線D提供電位的資料線驅動電路及對字線W提供電位的字線驅動電路。注意，雖然在本實施例模式中將第一驅動電路14用作資料線D的驅動電路，將第二驅動電路15用作字線W的驅動電路，將第一佈線16用作資料線D，而將第二佈線17用作字線W，但是本發明不侷限於此。

這裏，用於第一驅動電路14及第二驅動電路15的電晶體可以採用與圖6D及圖27A所示的電晶體112同樣的結構。因此，用於第一驅動電路14及第二驅動電路15的電晶體使用如單晶矽等的與氧化物半導體不同的半導體形成，而電晶體能夠進行充分高速的工作。由此，可以形成能夠進行充分高速的工作的驅動電路。另外，作為第一佈線16及第二佈線17，可以使用與圖9B及圖27B所示的佈線249或佈線250設置在同一層或更上層的導電膜。

如上所述，藉由將能夠充分減小電晶體的截止電流的氧化物半導體等寬能隙半導體用於控制各邏輯塊間的佈線連接的可編程開關的儲存部的電晶體來製造可編程開關，可以製造即使在停止電源電位的供給的情況下也能夠保持配置資料的可編程開關。另外，可以製造縮短了供給電源後的邏輯塊的啟動時間的可編程開關。因此，可以提供藉由使用常關閉驅動方法能夠實現低耗電量化的可編程邏輯裝置。

實施例模式3

在本實施例模式中，理論計算出上述實施例模式中示出的包括氧化物半導體膜的電晶體的場效應遷移率，並利用場效應遷移率算出電晶體特性。

除了氧化物半導體之外，實際測量的絕緣閘極型電晶體的場效應遷移率因各種原因而比理論上的遷移率低。作為使遷移率降低的原因，有半導體內部的缺陷或半導體和絕緣膜之間的介面的缺陷，但是當使用Levinson模型時，可以理論性地導出假定在半導體內部沒有缺陷時的場效應遷移率。

假定在半導體中存在某種位能障壁(晶界等)時，可以由下述算式2表示所測量的場效應遷移率為μ。

在此，μ₀是半導體的理論上的場效應遷移率，E是位能障壁的高度，k是玻爾茲曼常數，T是絕對溫度。此外，當假定位能障壁由於缺陷而發生時，在Levinson模型中可以由下述算式3表示其關係。

在此，e是元電荷，N是通道內的每單位面積的平均缺陷密度，ε是半導體的介電常數，n是包括在每單位面積的通道中的載子數，C_OX是每單位面積的電容，V_g是閘電壓，t是通道的厚度。注意，在採用厚度為30nm以下的半導體層的情況下，通道的厚度可以與半導體層的厚度相同。線性區中的汲電流I_d可以由下述算式4表示。

在此，L是通道長度，W是通道寬度，並且L=W=10μm。此外，V_d是汲極電壓。當用V_g除上述算式4的兩邊，且對兩邊取對數時，成為下述算式5。

算式5的右邊是V_g的函數。由上述算式可知，可以根據以縱軸為ln(I_d/V_g)以橫軸為1/V_g的直線的傾斜度求得缺陷密度N。也就是說，根據電晶體的I_d-V_g特性可以對缺陷密度進行評價。在銦(In)、錫(Sn)、鋅 (Zn)的比率為In：Sn：Zn=1：1：1的氧化物半導體中，缺陷密度N是1×10¹²/cm²左右。

基於如上所述那樣求得的缺陷密度等且根據藉由算式2及算式3可以導出μ₀=120cm²/Vs。在有缺陷的In-Sn-Zn氧化物中測量出來的遷移率為40cm²/Vs左右。但是，可以預測到沒有半導體內部及半導體和絕緣膜之間的介面的缺陷的氧化物半導體的遷移率μ₀成為120cm²/Vs。

另外，即使在半導體內部沒有缺陷，電晶體的傳輸特性也受通道和閘極絕緣物之間的介面中的散射的影響。換言之，離閘極絕緣物介面有x的距離的位置上的遷移率μ₁可以由下述算式6表示。

在此，D是閘極方向上的電場，且B、l是常數。B及l可以根據實際的測量結果求得。根據上述測量結果，B=4.75×10⁷cm/s，l=10nm(介面散射到達的深度)。可知當D增加(即，閘電壓增高)時，算式6的第二項也增加，所以遷移率μ₁降低。

圖16示出計算一種電晶體的遷移率μ₂而得到的結果，在該電晶體中將沒有半導體內部的缺陷的理想的氧化物半導體用於通道。另外，在計算中，使用Synopsys公司製造的裝置類比軟體Sentaurus Device，並且作為氧化物半導體，將能隙設定為2.8電子伏特，將電子親和力設定為4.7電子伏特，將相對介電常數設定為15，並將厚度設定為15nm。上述值藉由測定以濺射法形成的薄膜來得到。

再者，將閘極的功函數設定為5.5電子伏特，將源極電極的功函數設定為4.6電子伏特，並且將汲極電極的功函數設定為4.6電子伏特。另外，將閘極絕緣物的厚度設定為100nm，並將相對介電常數設定為4.1。通道長度和通道寬度都為10μm，而汲極電壓V_d為0.1V。

如圖16所示，雖然當閘電壓為1V多時遷移率示出100cm²/Vs以上的峰值，但是當閘電壓更高時，介面散亂變大，並遷移率降低。另外，為了降低介面散亂，較佳的是在原子級上將半導體層表面設定為平坦(Atomic Layer Flatness)。

圖17A至圖19C示出對使用具有上述遷移率的氧化物半導體形成微型電晶體時的特性進行計算而得到的結果。另外，圖20A和20B示出用於計算的電晶體的剖面結構。圖20A和20B所示的電晶體在氧化物半導體層中具有呈現n⁺導電型的第二區域1103b及第二區域1103c。第二區域1103b及第二區域1103c的電阻率為2×10^-3Ωcm。

圖20A所示的電晶體形成在基底絕緣膜1101和以埋入在基底絕緣膜1101中的方式形成的由氧化鋁形成的埋入絕緣物1102上。電晶體包括第二區域1103b、第二區域1103c、夾在它們之間且成為通道形成區的本質第一區域1103a、閘極電極1105。閘極電極1105的寬度為33nm。

在閘極電極1105和第一區域1103a之間具有閘極絕緣膜1104，在閘極電極1105的雙側面具有側壁絕緣膜1106a及側壁絕緣膜1106b，並且在閘極電極1105的上部具有用來防止閘極電極1105與其他佈線的短路的絕緣物1107。側壁絕緣膜的寬度為5nm。另外，以接觸於第二區域1103b及第二區域1103c的方式具有源極電極1108a及汲極電極1108b。另外，該電晶體的通道寬度為40nm。

圖20B所示的電晶體與圖20A所示的電晶體的相同之處為：形成在基底絕緣膜1101和由氧化鋁形成的埋入絕緣物1102上；並且包括第二區域1103b、第二區域1103c、夾在它們之間的本質第一區域1103a、寬度為33nm的閘極電極1105、閘極絕緣膜1104、側壁絕緣膜1106a及側壁絕緣膜1106b、絕緣物1107以及源極電極1108a及汲極電極1108b。

圖20A所示的電晶體與圖20B所示的電晶體的不同之處為：側壁絕緣膜1106a及側壁絕緣膜1106b下的半導體區的導電型。在圖20A所示的電晶體中側壁絕緣膜1106a及側壁絕緣膜1106b下的半導體區為呈現n⁺導電型的第二區域1103b及第二區域1103c，而在圖20B所示的電晶體中側壁絕緣膜1106a及側壁絕緣膜1106b下的半導體區為本質的第一區域1103a。即，存在第二區域1103b (第二區域1103c)不重疊於閘極電極1105的寬度為Loff的區域。將該區域稱為偏置(offset)區，並且將其寬度Loff稱為偏置長度。如圖式所示，偏置長度與側壁絕緣膜1106a(側壁絕緣膜1106b)的寬度相同。

用於計算的其他參數為如上所述的參數。在計算中，使用Synopsys公司製造的裝置類比軟體Sentaurus Device。圖17A至17C示出圖20A所示的結構的電晶體的汲電流(I_d，實線)及遷移率(μ，虛線)的閘極電壓(V_g，閘極與源極電極的電位差)依賴性。將汲極電壓(汲極電極與源極電極的電位差)設定為+1V來計算汲電流I_d，並且將汲極電壓設定為+0.1V來計算遷移率μ。

圖17A為閘極絕緣膜的厚度為15nm時的圖，圖17B為閘極絕緣膜的厚度為10nm時的圖，並且圖17C為閘極絕緣膜的厚度為5nm時的圖。閘極絕緣膜越薄，尤其是截止狀態下的汲電流I_d(截止電流)越顯著降低。另一方面，遷移率μ的峰值或導通狀態時的汲電流I_d(導通電流)沒有顯著的變化。並且示出在閘電壓為1V左右時，汲電流超過儲存元件等所需要的電流，即超過10μA。

圖18A至18C示出在圖20B所示的結構的電晶體中當偏置長度Loff為5nm時的汲電流I_d(實線)及遷移率μ(虛線)的閘電壓V_g依賴性。將汲極電壓設定為+1V來計算汲電流I_d，並且將汲極電壓設定為+0.1V來計算遷移率μ。圖18A為閘極絕緣膜的厚度為15nm時的圖，圖18B為閘極絕緣膜的厚度為10nm時的圖，並且圖18C為閘極絕緣膜的厚度為5nm時的圖。

另外，圖19A至19C示出在圖20B所示的結構的電晶體中當偏置長度Loff為15nm時的汲電流I_d(實線)及遷移率μ(虛線)的閘電壓依賴性。將汲極電壓設定為+1V來計算汲電流I_d，並且將汲極電壓設定為+0.1V來計算遷移率μ。圖19A為閘極絕緣膜的厚度為15nm時的圖，圖19B為閘極絕緣膜的厚度為10nm時的圖，並且圖19C為閘極絕緣膜的厚度為5nm時的圖。

無論在哪種結構中，閘極絕緣膜越薄，截止電流越顯著降低，但是遷移率μ的峰值或導通電流沒有顯著的變化。

另外，在圖17A至17C中遷移率μ的峰值為80cm²/Vs左右，而在圖18A至18C中遷移率μ的峰值為60cm²/Vs左右，且在圖19A至19C中遷移率μ的峰值為40cm²/Vs，即偏置長度Loff越增加，遷移率μ的峰值越降低。另外，截止電流也有同樣的趨勢。另一方面，雖然導通電流隨著偏置長度Loff的增加而減少，但是該減少與截止電流的降低相比則要平緩得多。另外，示出在閘電壓為1V左右時，汲電流超過儲存元件等所需要的電流，即超過10μA。另外，藉由將該遷移率高的電晶體用於上述實施例模式所示的可編程開關的儲存部，可以高速地進行配置資料的寫入，因此可以提供能夠容易地進行動態配置的可編程邏輯裝置。

實施例模式4

在本實施例模式中，對上述實施例模式所示的包括氧化物半導體膜的電晶體，尤其是對包括以In、Sn、Zn為主要成分的氧化物半導體膜的電晶體進行說明。

以In、Sn、Zn為主要成分的氧化物半導體用於通道形成區的電晶體藉由當形成該氧化物半導體時加熱基板進行成膜或在形成氧化物半導體膜之後進行熱處理來可以得到良好的特性。這裏，主要成分是指在成分比上包含5atomic%以上的元素。

藉由在形成以In、Sn、Zn為主要成分的氧化物半導體膜之後意圖性地加熱基板，可以提高電晶體的場效應遷移率。另外，藉由使電晶體的臨界電壓向正方向漂移來可以實現常關閉化。下面，製造包括以In、Sn、Zn為主要成分的氧化物半導體膜的電晶體並對其進行各種測量的結果進行說明

首先，使用圖26A和26B對本實施例模式中的用於各種測量的電晶體的結構進行說明。圖26A是該電晶體的平面圖，圖26B是對應於圖26A的點劃線A-B的剖面圖。

圖26B所示的電晶體包括：基板600；設置在基板600上的基底絕緣膜602；設置在基底絕緣膜602上的氧化物半導體膜606；與氧化物半導體膜606接觸的一對電極614；設置在氧化物半導體膜606及一對電極614上的閘極絕緣膜608；以隔著閘極絕緣膜608與氧化物半導體膜606重疊的方式設置的閘極電極610；覆蓋閘極絕緣膜608及閘極電極610地設置的層間絕緣膜616；藉由設置在層間絕緣膜616和閘極絕緣膜608中的開口部與一對電極614連接的佈線618；以及以覆蓋層間絕緣膜616及佈線618的方式設置的保護膜620。這裏，一對電極614用作該電晶體的源極電極及汲極電極。

作為基板600使用玻璃基板，作為基底絕緣膜602使用氧化矽膜，作為氧化物半導體膜606使用In-Sn-Zn-O膜，作為一對電極614使用鎢膜，作為閘極絕緣膜608使用氧化矽膜，作為閘極電極610使用氮化鉭膜和鎢膜的疊層結構，作為層間絕緣膜616使用氧氮化矽膜和聚醯亞胺膜的疊層結構，作為佈線618使用按順序層疊有鈦膜、鋁膜、鈦膜的疊層結構，作為保護膜620使用聚醯亞胺膜。

另外，在具有圖26A所示的結構的電晶體中，將閘極電極610與一對電極614重疊的寬度稱為Lov。同樣地，將超出氧化物半導體膜606的一對電極614稱為dW。

例如，圖21A至21C示出通道長度L為3μm、通道寬度W為10μm的氧化物半導體膜以及厚度為100nm的閘極絕緣膜的圖26A和26B所示的電晶體的特性。這裏，V_d為10V。

圖21A示出意圖性地不加熱基板藉由濺射法形成以In、Sn、Zn為主要成分的氧化物半導體膜時的電晶體特性。此時場效應遷移率為18.8cm²/Vsec。另一方面，藉由意圖性地加熱基板形成以In、Sn、Zn為主要成分的氧化物半導體膜，可以提高場效應遷移率。圖21B示出將基板加熱為200℃來形成以In、Sn、Zn為主要成分的氧化物半導體膜時的電晶體特性，此時的場效應遷移率為32.2cm²/Vsec。

藉由在形成以In、Sn、Zn為主要成分的氧化物半導體膜之後進行熱處理，可以進一步提高場效應遷移率。圖21C示出在200℃下藉由濺射形成以In、Sn、Zn為主要成分的氧化物半導體膜之後進行650℃的熱處理時的電晶體特性。此時場效應遷移率為34.5cm²/Vsec。

藉由意圖性地加熱基板，可以期待抑制濺射成膜中的水分被引入到氧化物半導體膜中的效果。此外，藉由在成膜後進行熱處理，還可以從氧化物半導體膜中去除氫、羥基或水分，如上述那樣可以提高場效應遷移率。上述場效應遷移率的提高可以認為不僅是因為藉由脫水化．脫氫化去除雜質，而且因為藉由高密度化使原子間距離變短的緣故。此外，藉由從氧化物半導體去除雜質而使其高純度化，可以實現結晶化。像這樣藉由使用被高純度化的非單晶氧化物半導體，理想上，可以期待實現超過100cm²/Vsec的場效應遷移率。

也可以對以In、Sn、Zn為主要成分的氧化物半導體注入氧離子，藉由熱處理釋放該氧化物半導體所含有的氫、羥基或水分，在該熱處理同時或藉由在該熱處理之後的熱處理使氧化物半導體晶化。藉由上述晶化處理可以得到結晶性良好的非單晶氧化物半導體。

藉由意圖性地加熱基板進行成膜及/或在成膜後進行熱處理，不僅可以提高場效應遷移率，而且還有助於實現電晶體的常關閉化。將不意圖性地加熱基板來形成的以In、Sn、Zn為主要成分的氧化物半導體膜用作通道形成區的電晶體有臨界電壓漂移到負一側的傾向。然而，在採用藉由意圖性地加熱基板來形成的氧化物半導體膜時，可以解決該臨界電壓的負漂移化的問題。換言之，臨界電壓向正方向漂移，並且從圖21A和21B的對比也可以確認到該傾向。

另外，也可以藉由改變In、Sn及Zn的比率來控制臨界電壓，作為成分比採用In：Sn：Zn=2：1：3來可以實現電晶體的常關閉化。另外，藉由作為靶材的成分比採用In：Sn：Zn=2：1：3，可以獲得結晶性高的氧化物半導體膜。

將成膜時的基板溫度或成膜後的熱處理溫度設定為150℃以上，較佳的是設定為200℃以上，更佳的是設定為400℃以上。藉由在更高的溫度下進行成膜或進行熱處理，可以實現電晶體的常關閉化。

熱處理可以在氧氛圍中進行，但是也可以首先在氮、惰性氣體或減壓下進行熱處理之後在含有氧的氛圍中進行熱處理。藉由在首先進行脫水化．脫氫化之後將氧添加到氧化物半導體，可以進一步提高熱處理的效果。此外，作為後面添加氧的方法，也可以採用以電場加速氧離子並將其注入到氧化物半導體膜中的方法。

雖然在氧化物半導體中及層疊的膜的介面容易產生由氧缺陷導致的缺陷，但是藉由該熱處理使氧化物半導體中含有過剩的氧，可以進行氧補充。過剩的氧是主要存在於晶格間的氧，並且藉由將過剩氧濃度設定為1×10¹⁶/cm³以上且2×10²⁰/cm³以下，可以在不使結晶變歪等的狀態下使氧化物半導體中含有氧。

此外，藉由經過成膜後的熱處理至少使氧化物半導體的一部分晶化，可以獲得更穩定的氧化物半導體膜。例如，在使用成分比為In：Sn：Zn=1：1：1的靶材，意圖性地不加熱基板而進行濺射成膜來形成的氧化物半導體膜中，藉由利用X線繞射(XRD：X-Ray Diffraction)觀察到光暈圖案(halo pattern)。藉由對該所形成的氧化物半導體膜進行熱處理，可以使其結晶化。雖然熱處理溫度是任意的溫度，但是例如藉由進行650℃的熱處理，可以利用X線繞射觀察到明確的繞射峰值。

具體示出In-Sn-Zn-O膜的XRD分析的結果。作為XRD繞射，使用Bruker AXS公司製造的X線繞射裝置D8 ADVANCE並利用平面外(Out-of-Plane)法來進行測量。

作為進行XRD分析的樣品，準備樣品A及樣品B。以下說明樣品A及樣品B的製造方法。

在完成了脫氫化處理的石英基板上形成厚度為100nm的In-Sn-Zn-O膜。

在氧氛圍下使用濺射裝置以100W(DC)的功率來形成In-Sn-Zn-O膜。作為靶材使用In：Sn：Zn=1：1：1[原子數比]的In-Sn-Zn-O靶材。另外，將成膜時的基板加熱溫度設定為200℃。藉由上述步驟製造的樣品為樣品A。

接著，對以與樣品A相同的方法製造的樣品以650℃的溫度進行加熱處理。首先，在氮氛圍下進行一個小時的加熱處理，然後不降低溫度地在氧氛圍下再進行一個小時的加熱處理。藉由上述步驟製造的樣品為樣品B。

圖22示出樣品A及樣品B的XRD光譜。在樣品A中沒有觀測到起因於結晶的峰值，但是在樣品B中當2θ為35deg近旁及37deg至38deg時觀察到起因於結晶的峰值。

像這樣，藉由在形成以In、Sn、Zn為主要成分的氧化物半導體時意圖性地進行加熱及/或在成膜後進行加熱處理，可以提高電晶體特性。

該氧化物半導體成膜時的基板加熱或成膜後的熱處理起到不使膜中含有對於氧化物半導體來說是惡性雜質的氫或羥基或者從膜中去除該雜質的作用。換言之，藉由去除在氧化物半導體中成為施體雜質的氫來可以實現高純度化，由此可以實現電晶體的常關閉化，並且藉由氧化物半導體被高純度化來可以使截止電流為1aA/μm以下。在此，上述截止電流值的每單位示出每通道寬度1μm的電流值。

圖23示出電晶體的截止電流與測量時的基板溫度(絕對溫度)的倒數的關係。在此，為了方便起見，橫軸表示測量時的基板溫度的倒數乘以1000而得到的數值(1000/T)。

明確而言，如圖23所示那樣，當基板溫度為125℃時截止電流為0.1aA/μm(1×10^-19A/μm)以下，當基板溫度為85℃時截止電流為10zA/μm(1×10^-20A/μm)以下。由於電流值的對數與溫度的倒數成正比，所以當基板溫度為室溫(27℃)時可以預想截止電流為0.1zA/μm(1×10^-22A/μm)以下。因此，當基板溫度為125℃時可以將截止電流設定為1aA/μm(1×10^-18A/μm)以下，當85℃時設定為100zA/μm(1×10^-19A/μm)以下，當室溫時設定為1zA/μm(1×10^-21A/μm)以下。

當然，為了防止當形成氧化物半導體膜時氫或水分混入到膜中，較佳的是充分抑制來自沉積室外部的洩漏或來自沉積室內壁的脫氣來實現濺射氣體的高純度化。例如，為了防止水分被包含在膜中，作為濺射氣體較佳為使用其露點為-70℃以下的氣體。另外，較佳為使用靶材本身不含有氫或水分等雜質的被高純度化的靶材。以In、Sn、Zn為主要成分的氧化物半導體可以藉由熱處理去除膜中的水分，但是與以In、Ga、Zn為主要成分的氧化物半導體相比水分的釋放溫度高，所以較佳為形成原本就不含有水分的膜。

另外，在使用形成氧化物半導體膜之後進行650℃的加熱處理的樣品B的電晶體中，對測量時的基板溫度與電特性的關係進行評價。

用於測量的電晶體的通道長度L為3μm，通道寬度W為10μm，單側的Lov為3μm(合計6μm)，dW為0μm。另外，將V_ds設定為10V。此外，在基板溫度為-40℃，-25℃，25℃，75℃，125℃及150℃下進行測量。在此，在電晶體中，將閘極電極與一對電極重疊的寬度稱為Lov，並且將從氧化物半導體膜超出的一對電極稱為dW。

圖24示出基板溫度對I_ds(實線)及場效應遷移率(虛線)的V_gs依賴性的影響。另外，圖25A示出基板溫度與臨界電壓的關係，而圖25B示出基板溫度與場效應遷移率的關係。

根據圖25A可知基板溫度越高臨界電壓越低。另外，作為其範圍，在-40℃至150℃的基板溫度下臨界電壓為1.09V至-0.23V。

此外，根據圖25B可知基板溫度越高場效應遷移率越低。另外，作為其範圍，在-40℃至150℃的基板溫度下，場效應遷移率為36cm²/Vs至32cm²/Vs。由此，可知在上述溫度範圍內電特性變動較小。

在將上述那樣的以In、Sn、Zn為主要成分的氧化物半導體用於通道形成區的電晶體中，可以在將截止電流保持為1aA/μm以下的狀態下，將場效應遷移率設定為30cm²/Vsec以上，較佳的是設定為40cm²/Vsec以上，更佳的是設定為60cm²/Vsec以上，而滿足LSI所要求的導通電流值。例如，在L/W=33nm/40nm的FET中，當閘電壓為2.7V，汲極電壓為1.0V時，可以流過12μA以上的導通電流。

像這樣藉由將截止電流低的電晶體用於上述的實施例模式所示的可編程開關的儲存部，即使在停止電源電位的供給的情況下也可以保持配置資料。由此，可以省略供給電源後的配置資料的寫入，從而可以縮短邏輯塊的啟動時間。由此，藉由使用常關閉驅動方法可以提供能夠實現低耗電量化的可編程邏輯裝置。

另外，藉由將該遷移率高的電晶體用於上述實施例模式所示的可編程開關的儲存部，可以高速地進行配置資料的寫入，因此可以提供能夠容易地進行動態配置的可編程邏輯裝置。

另外，當電晶體具有上述特性時，即使在使用Si半導體製造的積體電路中混裝有使用氧化物半導體形成的電晶體，也可以提供無需犧牲工作速度的可編程邏輯裝置。

實施例模式5

藉由使用根據本發明的一個方式的可編程邏輯裝置，可以提供耗電量低的電子裝置。尤其是在難以一直被供應電力的攜帶用的電子裝置中，藉由作為結構要素追加根據本發明的一個方式的低耗電量的半導體裝置，可以獲得連續使用時間變長的優點。

可以將根據本發明的一個方式的使用可編程邏輯裝置的半導體裝置應用於顯示裝置、個人電腦、具備記錄媒體的影像再現裝置(典型的是，能夠再現記錄媒體如數位通用磁片(DVD：Digital Versatile Disc)等並具有可以顯示其影像的顯示器的裝置)。除此之外，作為能夠使用本發明的一個方式的半導體裝置的電子裝置，可以舉出行動電話、包括可攜式遊戲機的遊戲機、可攜式資訊終端、電子書閱讀器、攝像機、數位相機、護目鏡型顯示器(頭盔顯示器)、導航系統、音頻再現裝置(車載音響、數位音頻播放器等)、影印機、傳真機、印表機、複合式印表機、自動取款機(ATM)、自動售貨機等。

以下，說明將根據本發明的一個方式的使用可編程邏輯裝置的半導體裝置應用於行動電話、智慧手機或電子書閱讀器等的可攜式電子裝置的情況。

圖10是示出可攜式電子裝置的方塊圖。圖10所示的可攜式電子裝置包括RF電路421、類比基帶電路422、數位基帶電路423、電池424、電源電路425、應用處理器426、快閃記憶體430、顯示控制器431、儲存電路432、顯示器433、觸摸感測器439、音頻電路437以及鍵盤438等。顯示器433包括顯示部434、源極電極驅動器435以及閘極驅動器436。應用處理器426具有CPU427、DSP428以及介面429。例如藉由將上述實施例模式所示的可編程邏輯裝置用於CPU427、數位基帶電路423、儲存電路432、DSP428、介面429、顯示控制器431、音頻電路437中的任一個或全部，可以降低耗電量。

圖11是示出電子書閱讀器的方塊圖。電子書閱讀器包括電池451、電源電路452、微處理器453、快閃記憶體454、音頻電路455、鍵盤456、儲存電路457、觸摸面板458、顯示器459以及顯示控制器460。微處理器453具有CPU461、DSP462以及介面463。藉由將上述實施例模式所示的可編程邏輯裝置用於例如CPU461、音頻電路455、儲存電路457、顯示控制器460、DSP462、介面463中的任一個或全部，可以降低耗電量。

本實施例模式可以與上述實施例模式適當地組合而實施。

以上，本實施例模式所示的結構、方法等可以與其他實施例模式所示的結構、方法等適當地組合而使用。

10‧‧‧邏輯塊

11‧‧‧佈線

11a‧‧‧佈線

11b‧‧‧佈線

11c‧‧‧佈線

11d‧‧‧佈線

12‧‧‧開關矩陣

13‧‧‧佈線選擇電路

14‧‧‧第一驅動電路

15‧‧‧第二驅動電路

16‧‧‧第一佈線

17‧‧‧第二佈線

30‧‧‧可編程開關

30a‧‧‧可編程開關

30b‧‧‧可編程開關

30c‧‧‧可編程開關

30d‧‧‧可編程開關

30e‧‧‧可編程開關

30f‧‧‧可編程開關

32‧‧‧儲存部

34‧‧‧開關部

40‧‧‧電晶體

111a‧‧‧佈線

111b‧‧‧佈線

111c‧‧‧佈線

111d‧‧‧佈線

110‧‧‧電晶體

110a‧‧‧電晶體

110b‧‧‧電晶體

110c‧‧‧電晶體

110d‧‧‧電晶體

110e‧‧‧電晶體

110f‧‧‧電晶體

112‧‧‧電晶體

112a‧‧‧電晶體

112b‧‧‧電晶體

112c‧‧‧電晶體

112d‧‧‧電晶體

112e‧‧‧電晶體

112f‧‧‧電晶體

113a‧‧‧電極

113b‧‧‧電極

113c‧‧‧電極

113d‧‧‧電極

113e‧‧‧電極

113f‧‧‧電極

114a‧‧‧電晶體

114b‧‧‧電晶體

114c‧‧‧電晶體

114d‧‧‧電晶體

114e‧‧‧電晶體

114f‧‧‧電晶體

116‧‧‧電容元件

118‧‧‧緩衝器

120‧‧‧反相器

130‧‧‧電晶體

134‧‧‧傳輸門

136‧‧‧電容元件

144‧‧‧反相器

146‧‧‧緩衝器

150‧‧‧電晶體

152‧‧‧電晶體

154‧‧‧傳輸門

156‧‧‧電容元件

158‧‧‧電容元件

160‧‧‧電容元件

201‧‧‧半導體基板

203‧‧‧元件分離區

207‧‧‧閘極絕緣膜

209‧‧‧閘極電極

211a‧‧‧雜質區

211b‧‧‧雜質區

215‧‧‧絕緣膜

217‧‧‧絕緣膜

219a‧‧‧接觸插頭

219b‧‧‧接觸插頭

221‧‧‧絕緣膜

223a‧‧‧佈線

223b‧‧‧佈線

225‧‧‧絕緣膜

227‧‧‧氧化物半導體膜

229‧‧‧氧化物半導體膜

231‧‧‧絕緣膜

233‧‧‧閘極電極

235‧‧‧氧化物半導體膜

235a‧‧‧區域

235b‧‧‧區域

235c‧‧‧區域

237‧‧‧側壁絕緣膜

239‧‧‧閘極絕緣膜

241a‧‧‧電極

241b‧‧‧電極

243‧‧‧絕緣膜

245‧‧‧絕緣膜

249‧‧‧佈線

250‧‧‧佈線

421‧‧‧RF電路

422‧‧‧類比基帶電路

423‧‧‧數字基帶電路

424‧‧‧電池

425‧‧‧電源電路

426‧‧‧應用處理器

427‧‧‧CPU

428‧‧‧DSP

429‧‧‧介面

430‧‧‧快閃記憶體

431‧‧‧顯示器控制器

432‧‧‧儲存電路

433‧‧‧顯示器

434‧‧‧表示部

435‧‧‧源極電極驅動

436‧‧‧閘極驅動

437‧‧‧音頻電路

438‧‧‧鍵盤

439‧‧‧觸摸感測器

451‧‧‧電池

452‧‧‧電源電路

453‧‧‧微處理器

454‧‧‧快閃記憶體

455‧‧‧音聲電路

456‧‧‧鍵盤

457‧‧‧儲存電路

458‧‧‧觸摸屏

459‧‧‧顯示器

460‧‧‧顯示器控制器

461‧‧‧CPU

462‧‧‧DSP

463‧‧‧介面

600‧‧‧基板

602‧‧‧基底絕緣膜

606‧‧‧氧化物半導體膜

608‧‧‧閘極絕緣膜

610‧‧‧閘極電極

614‧‧‧電極

616‧‧‧層間絕緣膜

618‧‧‧佈線

620‧‧‧保護膜

1101‧‧‧基底絕緣膜

1102‧‧‧嵌入絕緣物

1103a‧‧‧第一區域

1103b‧‧‧第二區域

1103c‧‧‧第二區域

1104‧‧‧閘極絕緣膜

1105‧‧‧閘極電極

1106a‧‧‧側壁絕緣膜

1106b‧‧‧側壁絕緣膜

1107‧‧‧絕緣物

1108a‧‧‧源極電極

1108b‧‧‧汲極電極

在圖式中：圖1A和1B是說明有關本發明的一個方式的可編程邏輯裝置的電路圖；圖2A至2C是說明有關本發明的一個方式的可編程邏輯裝置的一部分的電路圖；圖3A至3D是說明有關本發明的一個方式的可編程邏輯裝置的一部分的電路圖；圖4A至4C是說明有關本發明的一個方式的可編程邏輯裝置的一部分的電路圖；圖5A至5C是說明有關本發明的一個方式的可編程邏輯裝置的一部分的電路圖；圖6A至6D是說明可編程邏輯裝置的製造製程的圖；圖7A和7B是說明可編程邏輯裝置的製造製程的圖；圖8A至8C是說明可編程邏輯裝置的製造製程的圖；圖9A和9B是說明可編程邏輯裝置的製造製程的圖；圖10是可攜式電子裝置的方塊圖；圖11是電子書閱讀器的方塊圖；圖12A至12E是說明氧化物的結構的圖；圖13A至13C是說明氧化物的結構的圖；圖14A至14C是說明氧化物的結構的圖；圖15A和15B是說明氧化物的結構的圖；圖16是說明根據計算獲得的遷移率的閘極電壓依賴性的圖；圖17A至17C是說明根據計算獲得的汲電流及遷移率的閘極電壓依賴性的圖；圖18A至18C是說明根據計算獲得的汲電流及遷移率的閘極電壓依賴性的圖；圖19A至19C是說明根據計算獲得的汲電流及遷移率的閘極電壓依賴性的圖；圖20A和20B是說明用於計算的電晶體的剖面結構的圖；圖21A至21C是使用氧化物半導體膜的電晶體特性的圖表；圖22是示出樣品A及樣品B的XRD光譜的圖；圖23是示出電晶體的截止電流和測量時基板溫度的關係的圖；圖24是示出I _ds及場效應遷移率V _gs的依賴性的圖表；圖25A和25B是示出基板溫度與臨界電壓的關係及基板溫度與電場效應遷移率的關係的圖；圖26A和26B是說明用於測定的電晶體的平面圖和剖面結構的圖；圖27A和27B是說明可編程邏輯裝置的結構的一部分的平面圖；圖28是說明可編程邏輯裝置的結構的一部分的平面圖；圖29是說明有關本發明的一個方式的可編程邏輯裝置的電路圖。