JP4544620B2 - 光再構成型ゲートアレイの書込状態検査方法及び書込状態検査装置、並びに光再構成型ゲートアレイ - Google Patents

Description

本発明は、光再構成型ゲートアレイにおける、光信号により論理回路構成情報の書き込みを行う際の情報書込状態の検査技術に関する。

近年、論理構造を電気的に入力することにより、回路の論理構造を目的に応じて再構成することが可能な論理デバイスとして、フィールド・プログラマブル・ゲートアレイ（Field Programmable Gate Array：以下、「ＦＰＧＡ」という。）が広く使用されている。しかしながら、ＦＰＧＡは、回路構成情報が記憶されたメモリと、再構成可能なゲートアレイＶＬＳＩとが金属配線により接続した構成を用いているため、回路の論理構造を再構成する再構成時間を短縮するには限界がある。

そこで、近年、回路の論理構造の再構成時間を飛躍的に短縮する技術として、光再構成型ゲートアレイ（Optically Programmable Gate Array : ＯＲＧＡ）の研究・開発が進められている（例えば、特許文献１〜４、非特許文献１〜４参照）。光再構成型ゲートアレイは、回路の論理構造の情報を光信号パターンとして出力する光学部と、前記光信号パターンに従って回路の論理構造の構成を行うＶＬＳＩ部との二つの部分を有し、光学部からの光信号パターンによりＶＬＳＩ部の論理構造の再構成を並列的に実行するデバイスである。一般に、光学部において論理回路構成情報を記憶する光学的メモリとしては、回路構成情報を自在に変更することができるように、ホログラム・メモリのような可換媒体が使用される。

これらの光再構成型ゲートアレイにおいては、ＶＬＳＩ部である論理回路が搭載されたチップ（論理回路チップ）内の回路の各所に、光再構成ビット素子を設け、論理回路構成情報を含む光信号パターンを電気的な信号に変換する。入力された論理回路構成情報は、回路内に保持される。そして、論理回路構成情報に従った回路接続の切り替えを行うことによって、論理回路の再構成が行われる。

このように、光再構成型ゲートアレイにおいては、光学部とＶＬＳＩ部（論理回路チップ）が別個独立な部分として構成されている。従って、光照射の位置ずれやフォーカスのずれ等の種々の原因によって、論理回路構成情報をＶＬＳＩ部に書き込む際の書込エラーが発生する。斯かる書込エラーは、ＶＬＳＩ部の異常動作を引き起こす。従って、光再構成型ゲートアレイにおいては、事前にＶＬＳＩ部における情報書込状態を検査することが不可欠である。

そこで、従来の光再構成型ゲートアレイにおいては、ＶＬＳＩ部の論理回路の内部に、各光再構成ビット素子における書込状態を検査する専用の回路（以下、「書込状態検査回路」という。）が組み込まれている。通常、書込状態検査回路は、各光再構成ビット素子に対応して、書き込まれた信号の論理レベルを読み出すための１〜３個の読出用トランジスタ、読出用トランジスタで読み出した論理レベルを外部に引き出すための配線、及び検査を実行する光再構成ビット素子を選択する為のデコーダ回路によって構成される。

書込状態の検査を実行する場合、まず、デコーダ回路により検査対象の光再構成ビット素子を選択する。そして、読出用トランジスタを用いて、当該光再構成ビット素子により書き込まれた１ビットの回路構成情報の論理レベルを読み出し、正常な書き込み値と比較することにより、正常に書き込まれているか否かの検査を行う。これを、すべての光再構成ビット素子について繰り返して行う。すべての光再構成ビット素子の書込状態が正常であれば、検査を終了する。斯かる検査は、光学部の光学的メモリを最初に設定した後に、１度だけ実行される。光学的メモリと論理回路チップとの物理的な位置関係が正常に設定された後は、書込状態検査回路は不要となる。
特開２００２−３５３３１７号公報 米国特許第５９５９７４７号明細書 米国特許第６０５７７０３号明細書 米国特許第６０７２６０８号明細書 J. Mumbru, G. Panotopoulos, D. Psaltis, X. An, F. Mok, S. Ay, S. Barna, and E. Fossum, "Optically Programmable Gate Array", Proc. SPIE of Optics in Computing 2000, The International Society for Optical Engineering, May 2000, Vol. 4089, pp.763-771 J.Mumbru, G.Zhou, X.An, W.Liu, G.Panotopoulos, F.Mok, and S.Psaltis, "Optical memory for computing and information processing", Proc. SPIE on Algorithms, Devices, and Systems for Optical Information Processing III, The International Society for Optical Engineering, July 1999, Vol.3804, pp.14-24 J. Mumbru, G. Panotopoulos, D. Psaltis, X. An, G. Zhou, F. Mok, "Optically Reconfigurable Gate Array", Proceedings of the 29th Applied Imagery Pattern Recognition Workshop (AIPR‘00), IEEE Computer Society, October 16-18, 2000, pp.84 Jose Mumbru, George Panotopoulos, Arrigo Benedetti, Demetri Psaltis, Pietro Perona, "Optically Programmable FPGA Systems", ［online］, ２００１年１２月１３日, California Institute of Technology Division of Engineering and Applied Science, ［平成１５年７月２１日検索］, インターネット＜URL : http://www.cnse.caltech.edu/Research02/reports/panotopoulos2full.html＞

上述のように、書込状態検査回路は、最初の光学部の光学的メモリの位置決めを行う場合にのみ使用される。そして、実際に所望の論理回路をＶＬＳＩ部に構成しそれを実行する際には、書込状態検査回路は不要となる。従って、書込状態検査回路の実装領域をできるだけ小さくして、ＶＬＳＩ部内のゲートアレイの実装面積を大きくすることが好ましい。

ところが、上述のように、書込状態検査回路には、それぞれの光再構成ビット素子に対応して、２〜３個の読出用トランジスタ及び読出用の配線が必要とされる。また、検査対象である光再構成ビット素子を切り替えるデコーダ回路も必要とされる。従って、書込状態検査回路の実装領域はＶＬＳＩ部全体の実装面積の１０〜２５％を占める。

このように、ＶＬＳＩ部の論理回路内に組み込まれた書込状態検査回路は、論理回路内のゲートアレイの実装領域を圧迫し、論理回路のゲート密度を向上させる上で大きな障害となる。

そこで、本発明の目的は、光再構成型ゲートアレイの論理回路内部の書込状態検査のための専用回路が不要な書込状態検査技術を提供することにある。

本発明に係る光再構成回路の書込検査方法の第１の構成は、複数の光再構成ビット素子を備えた論理回路が実装された論理回路チップを有し、光学的メモリに記憶された所望の光信号パターンを読み出して光信号として前記論理回路チップに照射することにより前記論理回路の論理構造を再構成することが可能な光再構成型ゲートアレイについて、前記各光再構成ビット素子の光信号による情報書込状態の検査を行う書込状態検査方法であって、前記光学的メモリに予め記憶されている検査用の光信号パターン（以下、「検査パターン」という。）を、前記論理回路チップに照射することにより、光再構成ビット素子を検査するための論理構造（以下、「検査用論理回路」という。）を前記論理回路に構成し、前記検査用論理回路に対する前記論理回路チップの出力端子の出力状態が、論理レベルがＨレベルの状態、論理レベルがＬレベルの状態、又は出力インピーダンスが高インピーダンスの状態のうち何れの状態であるかを検出し、その検出された状態を、前記検査用論理回路に対する正常な出力状態と比較することにより、前記各光再構成ビット素子について光信号による情報書込状態の合否の判定を行うことを特徴とする。

この構成により、各光再構成ビット素子の光信号による情報書込状態の検査は、論理回路チップ内の再構成可能な論理回路に検査用論理回路を構成して、検査対象である光再構成ビット素子を含む論理回路そのものを利用して実行することができる。従って、論理回路チップ内に検査専用の回路を組み込むことが不要となる。

この場合、各光再構成ビット素子の書込状態検査に使用する検査パターンを光学的メモリの一部に記憶させておく必要があるため、光学的メモリの記憶容量が消費される。しかしながら、通常、光学的メモリの記憶容量は極めて大きい。そのため、検査パターンを光学的メモリの一部を消費して記憶させたとしても、光学的メモリには検査パターン以外の他の論理回路再構成情報を記憶させるだけの余裕は十分にある。従って、書込状態検査に使用する光信号パターンを光学的メモリの一部に記憶させることで、光学的メモリの記憶容量が消費されるというデメリットよりも、光再構成型ゲートアレイのチップ内の書込状態検査用の回路の実装面積が大幅に縮小されるメリットのほうが格段に大きい。

ここで、光学的メモリとしては、例えば、ホログラム・メモリ、フィルム、ＣＤ，ＭＤ，ＤＶＤ、その他空間光変調素子等が使用される。

尚、本明細書において「光再構成ビット素子」とは、光信号を受光した場合、それを電気信号に変換し、１ビットの論理情報として保持する素子をいう。

本発明に係る書込状態検査方法の第２の構成は、前記第１の構成において、前記検査用論理回路は、前記論理回路チップの出力端子の出力が、検査対象である光再構成ビット素子に対する光信号の入力に依存して変化する論理構造であることを特徴とする。

この構成によれば、検査用論理回路は、論理回路チップの出力端子の出力が、検査対象である光再構成ビット素子に対する光信号の入力に依存して変化するので、論理回路チップの出力端子の出力状態を検出することにより、検査対象である光再構成ビット素子の情報書込状態が正常でない場合を検出することが可能となる。

本発明に係る書込状態検査方法の第３の構成は、前記第１の構成において、前記検査用論理回路は、前記論理回路チップの出力端子の出力が、検査対象である光再構成ビット素子に対する光信号の入力に依存して変化し、且つ、情報書込状態の検査が未だ終了していない光再構成ビット素子に対する光信号の入力に依存しない論理構造であることを特徴とする。

この構成によれば、検査用論理回路は、論理回路チップの出力端子の出力が、情報書込状態の検査が未だ終了していない光再構成ビット素子に対する光信号の入力に依存しないので、検査対象である光再構成ビット素子以外の他の光再構成ビット素子の書き込み状態が不良である可能性が排除される。従って、検査対象とする光再構成ビット素子の情報書込状態の検査を正確に実施することが可能となる。

本発明に係る書込状態検査方法の第４の構成は、前記第２又は３の構成において、前記検査パターンとして、検査対象である光再構成ビット素子に照射する光信号がオフ状態である第１の検査パターンと、検査対象である光再構成ビット素子に照射する光信号がオン状態である第２の検査パターンと、を備え、前記論理回路チップに対して前記第１の検査パターン、前記第２の検査パターンの順又はその逆順で、順次、２つの検査パターンを照射するとともに、それぞれの前記検査パターンに対して、前記論理回路チップの出力端子の出力状態が、論理レベルがＨレベルの状態、論理レベルがＬレベルの状態、又は出力インピーダンスが高インピーダンスの状態のうち何れの状態であるかを検出し、その検出された状態を、それぞれの前記検査パターンに対する正常な出力状態と比較することにより、前記各光再構成ビット素子について光信号による情報書込状態の合否の判定を行うことを特徴とする。

この構成により、第１の検査パターンと第２の検査パターンとを切り替えた場合に、論理回路の出力端子からの出力状態の変化が、あらかじめ求められている正常な出力状態と一致すれば、検査対象となっている光再構成ビット素子の光信号による書き込みは正常に行われていると判断される。逆に、正常な出力状態と一致しない場合には、検査対象となっている光再構成ビット素子の光信号による書き込みは正常に行われていないと判断できる。

従って、論理回路チップ内に検査専用の回路を組み込むことなく、検査対象である光再構成ビット素子を含む論理回路そのものを利用して、各光再構成ビット素子の光信号による情報書込状態の検査を実行することが可能となる。

本発明に係る光再構成型ゲートアレイの書込状態検査装置の第１の構成は、複数の光再構成ビット素子を備えた論理回路が実装された論理回路チップを有し、光学的メモリに記憶された所望の光信号パターンを読み出して光信号として前記論理回路チップに照射することにより前記論理回路の論理構造を再構成することが可能な光再構成型ゲートアレイについて、前記各光再構成ビット素子の光信号による情報書込状態の検査を行う書込状態検査装置であって、光再構成ビット素子を検査するための論理構造（以下、「検査用論理回路」という。）を前記論理回路に構成するための検査用の光信号パターン（以下、「検査パターン」という。）が記憶された前記光学的メモリと、前記光学的メモリに記憶された前記検査パターンを光信号パターンとして読み出して前記論理回路チップに照射する検査信号入力手段と、前記論理回路チップの出力端子の出力状態が、論理レベルがＨレベルの状態、論理レベルがＬレベルの状態、又は出力インピーダンスが高インピーダンスの状態のうち何れの状態であるかを検出する出力状態検出手段と、を備えていることを特徴とする。

この構成によれば、検査信号入力手段が光学的メモリに記憶された検査パターンを論理回路チップに照射することによって、論理回路チップ内に検査用論理回路が構成される。この検査用論理回路によって、検査対象となる光再構成ビット素子の情報書込状態に応じた出力が論理回路チップの出力端子に出力される。従って、出力状態検出手段は、論理回路チップの出力端子の出力状態を検出することにより、光再構成ビット素子の情報書込状態が正常であるか否かを検出することができる。この場合、検査用論理回路は論理回路チップ内の再構成可能な論理回路を利用して構成されるため、論理回路チップ内に検査専用の回路を組み込むことが不要となる。従って、検査のために必要な論理回路が論理回路チップ内の論理回路のゲート密度を向上させる上での支障となるようなことを防止することができる。

また、上述したように、光学的メモリの記憶容量は極めて大きいので、光学的メモリの記憶容量が消費されることによる実用上の支障が生じることはない。

尚、本発明に係る書込状態検査装置は、光再構成型ゲートアレイとは別のチップ又は基板として実装してもよいし、光再構成型ゲートアレイと同一のチップ内に実装するように構成してもよい。

論理回路の出力端子の数は、パッケージの出力端子数の制限上、通常は論理回路のゲート数に比較すると遙かに少ない。従って、仮に出力状態検出手段としての回路を光再構成型ゲートアレイのチップ上に実装したとしても、その回路の占める実装面積は、ゲートアレイ領域や配線領域の面積に比較して遙かに小さいため、論理回路チップ内の論理回路のゲート密度を向上させる上での支障となるようなことはない。

本発明に係る光再構成型ゲートアレイの書込状態検査装置の第２の構成は、前記第１の構成において、前記検査用論理回路に対して前記出力状態検出回路が検出する前記論理回路チップの出力端子の出力状態を、前記検査用論理回路に対する正常な出力状態と比較することにより、前記各光再構成ビット素子について光信号による情報書込状態の合否の判定を行う出力状態判定手段を備えていることを特徴とする。

この構成により、検査対象である光再構成ビット素子の情報書込状態が正常であるか否かを、出力状態判定手段を用いて自動的に判別することが可能となる。

本発明に係る光再構成型ゲートアレイの書込状態検査装置の第３の構成は、前記第１又は２の構成において、前記検査用論理回路は、前記論理回路チップの出力端子の出力が、検査対象である光再構成ビット素子に対する光信号の入力に依存して変化する論理構造であることを特徴とする。

この構成によれば、検査用論理回路は、論理回路チップの出力端子の出力が、検査対象である光再構成ビット素子に対する光信号の入力に依存して変化するので、論理回路チップの出力端子の出力状態を検出することにより、検査対象である光再構成ビット素子の情報書込状態が正常でないことを検出することが可能となる。

本発明に係る光再構成型ゲートアレイの書込状態検査装置の第４の構成は、前記第２又は３の構成において、前記光学的メモリには、前記検査用論理回路を前記論理回路に構成するための光信号パターンであって、検査対象である光再構成ビット素子に照射する光信号がオフ状態である第１の検査パターンと、前記検査用論理回路を前記論理回路に構成するための光信号パターンであって、検査対象である光再構成ビット素子に照射する光信号がオン状態である第２の検査パターンと、が記憶されており、前記検査信号入力手段は、前記論理回路チップに対して前記第１の検査パターン、前記第２の検査パターンの順又はその逆順で、順次、２つの検査パターンを照射するものであり、前記出力状態検出手段は、それぞれの前記検査パターンに対して、前記論理回路チップの出力端子の出力状態が、論理レベルがＨレベルの状態、論理レベルがＬレベルの状態、又は出力インピーダンスが高インピーダンスの状態のうち何れの状態であるかを検出するものであることを特徴とする。

この構成により、検査信号入力手段は、第１の検査パターン及び第２の検査パターンを、この順又はその逆順で、論理回路に順次照射入力する。出力状態検出回路は、各光信号パターンが入力された時の各々の論理信号の出力端子の出力状態を検出する。これらのそれぞれの出力状態が検出できれば、これら出力状態をあらかじめ求められている正常な出力状態と比較することにより、光再構成ビット素子の書込状態が正常か否かを検査することができる。

本発明に係る光再構成型ゲートアレイの書込状態検査装置の第５の構成は、前記第１乃至４の何れか一の構成において、前記出力状態検出手段は、前記論理回路の出力端子の電圧を検出する電圧検出回路と、前記論理回路の出力端子に、抵抗を介して、論理閾値以上の電圧又は論理閾値以下の電圧を切り替え自在に印加する検出電圧印加回路と、を備えていることを特徴とする。

この構成によれば、検出電圧印加回路により、論理回路の出力端子に、抵抗を介して、論理閾値以上の電圧、及び論理閾値以下の電圧を印加するとともに、各電圧印加時の出力端子の電圧を電圧検出回路で検出すれば、出力端子の出力状態を検出することができる。すなわち、出力端子の出力状態がＨレベル又はＬレベルの場合、検出電圧印加回路による印加電圧を変化させた場合でも、出力端子の電圧はＨレベル又はＬレベルから変化しない。一方、出力端子の出力状態が高インピーダンス状態の場合には、検出電圧印加回路による印加電圧が論理閾値以上の場合には出力端子の電圧はＨレベルとなり、論理閾値以下の場合には出力端子の電圧はＬレベルとなる。従って、これにより、出力端子の出力状態が、Ｌレベルの状態又はＨレベル状態、若しくは高インピーダンスの状態の何れであるかを検出することができる。

本発明に係る光再構成型ゲートアレイの第１の構成は、複数の光再構成ビット素子を備えた論理回路が実装された論理回路チップを有し、光学的メモリに記憶された所望の光信号パターンを読み出して光信号として前記論理回路チップに照射することにより前記論理回路の論理構造を再構成することが可能な光再構成型ゲートアレイにおいて、前記論理回路チップの各々の出力端子に接続され、当該出力端子の論理レベルがＨレベルの状態、当該出力端子の論理レベルがＬレベルの状態、又は当該出力端子の出力インピーダンスが高インピーダンスの状態のうち何れの状態であるかを検出する出力状態検出回路を備えていることを特徴とする。

この構成により、上述のように、検査パターンによって光再構成型ゲートアレイに入力し、論理回路の出力を出力状態検出回路により検出して、光再構成型ゲートアレイの内部回路を用いて光信号による書込状態の検査・診断を行うことができる。

本発明に係る光再構成型ゲートアレイの第２の構成は、前記第１の構成において、前記出力状態検出回路は、前記論理回路の論理信号の出力端子の電圧を検出する電圧検出回路と、前記論理回路の論理信号の出力端子に、抵抗を介して、論理閾値以上の電圧又は論理閾値以下の電圧を切り替え自在に印加する検出電圧印加回路と、を備えていることを特徴とする。

本発明に係る光再構成型ゲートアレイの第３の構成は、前記第１又は２の構成において、前記論理回路チップに実装された論理回路は、論理構造を再構成するための複数の光再構成ビット素子を備えた光再構成可能な論理回路を有する光再構成論理ブロックと、前記光再構成論理ブロックに入出力される論理信号の配線接続の切り替えを行う接続回路であって、その接続構造を再構成するための複数の光再構成ビット素子を備えた光再構成接続回路と、各配線と入出力端子との接続の切り替えを行う入出力回路であって、その接続構造を再構成するための複数の光再構成ビット素子を備えた光再構成入出力回路と、を備え、前記光再構成入出力回路は、前記論理回路が実装される四角形の論理回路チップの少なくとも３つの角部に配置されていることを特徴とする。

光再構成入出力回路は、入出力端子に最も近接しているので、光再構成入出力回路に含まれる光再構成ビット素子が最初に検査対象とされる。従って、光再構成入出力回路が論理回路チップの３隅又は４隅にあれば、論理回路チップの３隅又は４隅における光再構成ビット素子の書込状態の検査が他に先行して行われる。従って、最初に、これら論理回路チップの３隅又は４隅における光再構成ビット素子の書込状態が正常となるように論理回路チップの位置合わせが行われ、これにより、光信号を出力する光学部と論理回路チップとの位置合わせを、厳密かつ早急に行うことができる。

以上のように、本発明に係る光再構成型ゲートアレイの書込状態検査方法によれば、論理回路内に検査回路を組み込むことなく、各光再構成ビット素子の光信号による書き込み状態の検査を実行することができる。

また、本発明に係る光再構成型ゲートアレイの書込状態検査装置によれば、論理回路内に検査回路を組み込む必要がない。そのため、書込状態検査のための回路の実装面積を節約できる。そして、書込状態検査のための回路が、光再構成型ゲートアレイのゲート密度を向上させる上での支障となることを防止することができる。

また、本発明に係る光再構成型ゲートアレイは、光再構成型ゲートアレイの内部回路を用いて光信号による書込状態の検査・診断を行うことができる。従って、光信号を出力する光学部と、光再構成型ゲートアレイが実装されたチップとの間の位置合わせをする際の利便性が向上する。

以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。

図１は本発明の実施例１記載の光再構成型ゲートアレイの書込状態検査装置を示す図である。

まず、情報書込状態の検査の対象である光再構成型ゲートアレイ（Optically Reconfigurable Gate Array : 以下、「ＯＲＧＡ」という。）１は、ＶＬＳＩ部２と光学部３とから構成されている。

ＶＬＳＩ部２は、ＦＰＧＡと同様、半導体チップ（論理回路チップ）上に、論理ブロック、配線、接続回路、入出力回路等の再構成可能な論理回路が実装されている。しかし、ＯＲＧＡ１では、ＦＰＧＡとは異なり、論理回路の各所には、光再構成ビット素子が搭載されている。光再構成ビット素子から論理回路構成情報である光信号が入力される。論理回路構成情報は、光再構成ビット素子内に保持され、論理回路構成情報に従って論理回路の再構成が行われる。

光学部３は、照光装置４、及び光学的メモリ５を備えている。照光装置４は、光学的メモリ５に対して所定の角度で光照射を行う装置である。照光装置４は、面発光型半導体レーザ（Vertical Cavity Surface Emitting Lasers：以下、「ＶＣＳＥＬ」という。）４ａと照射角制御部４ｂを備えている。ＶＣＳＥＬ４ａから照射される照射光は、照射角制御部４ｂにより照射角度が調節され、光学的メモリ５に照射される。

本実施例においては、光学的メモリ５には、ホログラム・メモリが使用されている。ホログラム・メモリは、入射される光の角度により、記録された種々の光信号パターンを読み出すことができる。読み出したい光信号パターンに応じて、照射角制御部４ｂにより照射角度を変更することによって、必要な光信号パターンを読み出してＶＬＳＩ部２に照射することができる。ＶＬＳＩ部２は、光学部３から照射される光信号パターンに従って、論理回路の再構成を行う。

本実施例の書込状態検査装置６は、上述のＯＲＧＡ１における光学部３からＶＬＳＩ部２への論理回路構成情報の書き込みが正常に行われているか否かを検査するための装置である。書込状態検査装置６は、出力状態検出回路７、出力状態判定回路８、出力状態記憶手段９、及び検査信号選択回路１０を備えている。

検査信号選択回路１０は、論理回路チップ（ＶＬＳＩ部２）に対して入力する光信号パターンを選択する回路である。実際には、検査信号選択回路１０は、照光装置４の照射角制御部４ｂを制御して、光学的メモリ５から読み出す光信号パターンの選択を行う。光学的メモリ５には、予め、書き込み状態の検査を行うための検査パターンが記憶されている。従って、検査信号選択回路１０は、光学的メモリ５から読み出す検査パターンを選択することで、論理回路チップ（ＶＬＳＩ部２）に対して入力する光信号パターンを選択する。

すなわち、本実施例では、検査信号選択回路１０及び光学部３が協働することによって、検査信号入力手段が実現されている。

出力状態検出回路７は、論理回路チップ（ＶＬＳＩ部２）の各入出力端子に接続されている。出力状態検出回路７は、それぞれの入出力端子の論理レベルがＨレベル状態かＬレベル状態か、又は入出力端子の出力インピーダンスが高インピーダンス状態かを検出する回路である。

出力状態判定回路８は、検査信号選択回路１０が選択した光信号パターンに対して、その光信号パターンが論理回路チップ（ＶＬＳＩ部２）に正常に書き込まれた場合の各入出力端子の出力状態（以下、「正常書込時出力状態」という。）を、出力状態記憶手段９から読み出す。そして、出力状態検出回路７が検出した出力状態と正常書込時出力状態とを比較して、光信号パターンが論理回路チップ（ＶＬＳＩ部２）に正常に書き込まれたか否かを判定する。

図２はＯＲＧＡ１のＶＬＳＩ部２の回路構成を表す図である。ＶＬＳＩ部２は、４つの光再構成論理ブロック（Optically Reconfigurable Logic Block : 以下、「ＯＲＬＢ」という。）１１、５つの光再構成スイッチング・マトリックス（Optically Reconfigurable Switching Matrix : 以下、「ＯＲＳＭ」という。）１３、４つの光再構成入出力ブロック（Optically Reconfigurable Input/Output Block : 以下、「ＯＲＩＯＢ」という。）１４、及びこれらの間を接続する配線１５を備えている。

４つのＯＲＬＢ１１は、四角形の頂点位置に配置されている。この四角形の中心位置に１個のＯＲＳＭ１３が配置され、このＯＲＳＭ１３を中心として十文字状に４つのＯＲＳＭ１３が配置されている。外側の４つのＯＲＳＭ１３は、それぞれ、ＯＲＩＯＢ１４に接続されている。

図３は図２のＯＲＬＢ１１の回路構成を表す図である。ＯＲＬＢ１１は、入力部に配設された４つのマルチプレクサ（ＭＵＸ）２０、４入力１出力のルックアップ・テーブル（ＬＵＴ）２１、Ｄフリップ・フロップ２２、Ｄフリップ・フロップ２２の出力の切換を行うマルチプレクサ２３、マルチプレクサ２３の出力ノードと８本の配線１５との間に設けられた８つのトライ・ステート・バッファ（Tri-State Buffers）２４、及びＤフリップ・フロップ２２のクリア（ＣＬＲ）信号の切り替えを行うマルチプレクサ２５を備えた構成からなる。また、ＯＲＬＢ１１は、配線１５とは、２２本の入力と８本の出力とで接続されている。

各マルチプレクサ２０，２３，２５は、フォトダイオード等の光電変換回路を有する光再構成ビット素子を備えており、光信号を光再構成ビット素子で検出することにより選択状態の切り換えを行うことができる。

ルックアップ・テーブル２１は、１６入力１出力のマルチプレクサ２１ａと、マルチプレクサ２１ａの各被選択入力ノードに接続された１６個の光再構成ビット素子２１ｂとから構成されている。ルックアップ・テーブル２１の状態は、この１６個の光再構成ビット素子２１ｂにより決定される。マルチプレクサ２１ａの選択入力ノードは、７入力１出力の４つのマルチプレクサ２０を介して配線１５と結合されている。各マルチプレクサ２０の７つの被選択入力ノードには、論理０、論理１、及び５本の配線１５からの入力値が入力される。これら各マルチプレクサ２０の接続状態は、３個の光再構成ビット素子によって決定される。

マルチプレクサ２１ａの出力ノードは、Ｄフリップ・フロップ２２に直結されている。Ｄフリップ・フロップ２２は、マルチプレクサ２１ａの出力値をラッチする。また、Ｄフリップ・フロップ２２の後段にある３入力１出力のマルチプレクサ２３の被選択入力ノードには、Ｄフリップ・フロップ２２の出力、Ｄフリップ・フロップ２２の反転出力、及びマルチプレクサ２１ａの出力が入力される。そして、マルチプレクサ２３は、２個の光再構成ビット素子によって、選択状態が決定される。

マルチプレクサ２３の出力ノードは、８つのトライ・ステート・バッファ２４を介して配線１５に接続されている。各トライ・ステート・バッファ２４は、１ビットの光再構成ビット素子により接続又は非接続が決定される。

Ｄフリップ・フロップ２２のクリア（ＣＬＲ）・ノードに接続されたマルチプレクサ２５は、論理０、論理１、及び配線１５からの２ビットの入力が、２個の光再構成ビット素子により選択できる構成とされている。これにより、Ｄフリップ・フロップ２２は、光からも電気回路からも初期化することができる。尚、電源起動時には、このマルチプレクサ２５の出力が０となることで、Ｄフリップ・フロップ２２が強制的にリセットされる。

ここで、光再構成ビット素子の出力値を選択値入力とする、入力段の４つのマルチプレクサ２０及びマルチプレクサ２５の被選択入力ノードには、論理０及び論理１が定常的に入力されている。これにより、光信号パターンとしてマルチプレクサ２０及びマルチプレクサ２５に選択値入力を行うことができる。そして、この選択値入力により、論理０又は論理１の被選択入力ノードを選択すれば、マルチプレクサ２０又はマルチプレクサ２５によって光再構成論理ブロック１５の入力変数を光学的に入力することができる。

図４は図２のＯＲＳＭ１３の回路構成を表す図である。ＯＲＳＭ１３は、図２に示すように、縦横に引かれた各８本の配線１５の組の交点に設けられたクロスバスイッチであり、それぞれ垂直に交差する配線同士を結合する役割を有する。１つのＯＲＳＭ１３には、８本の配線の交点に設けられた８個の４方向スイッチ３０が用いられている。各４方向スイッチ３０は、既存のＦＰＧＡと同様に、６個のトランスミッション・ゲート３１を有している。各トランスミッション・ゲート３１は、１ビットの光再構成ビット素子３２を有しており、光信号によって光再構成ビット素子３２を切り換えることにより、オンオフ制御を行うことができる。

図５は図２のＯＲＩＯＢ１４の回路構成図である。ＯＲＩＯＢ１４は、図２に示すように、論理回路チップの中央部にあるＯＲＳＭ１３以外の４つのＯＲＳＭ１３のそれぞれの一端に接続されている。ＯＲＩＯＢ１４は、４つの入出力端子（入出力端子３４）に対応して、４つの１入力分ＯＲＩＯＢ１４ａを備えている。各１入力分ＯＲＩＯＢ１４ａは、４つの入出力端子（入出力端子３４）と、８本の配線１５とを結合する役割を有する。

また、それぞれの入出力端子３４には、前述の出力状態検出回路７が接続されている。

図６は１入力分ＯＲＩＯＢ１４ａの回路構成図である。１入力分ＯＲＩＯＢ１４ａは、図２に示すように、論理回路チップの中央部にあるＯＲＳＭ１３以外の４つのＯＲＳＭ１３のそれぞれの一端に接続されている。１入力分ＯＲＩＯＢ１４ａは、１つの入出力端子（入出力端子３４）と、８本の配線１５とを結合する役割を有する。

図６において、１入力分ＯＲＩＯＢ１４ａの配線１５への入力回路は、入力ノードが入出力端子３４に接続され出力ノードが８本の配線１５の何れかに接続された８個のトライ・ステート・バッファ３５から構成されている。各トライ・ステート・バッファ３５は、それぞれ１ビットの光再構成ビット素子３５ａを備え、光入力によるオンオフ制御が可能である。

また、１入力分ＯＲＩＯＢ１４ａにおける配線１５から入出力端子３４への出力回路は、２つのマルチプレクサ３６，３７、及び１個のトライ・ステート・バッファ３８により構成されている。マルチプレクサ３６は、４入力１出力マルチプレクサであり、入力ノードには２本の配線１５の信号、論理０、及び論理１が入力される。マルチプレクサ３６は２ビットの光再構成ビット素子を備えており、２ビットの光入力信号により、入力ノードに入力される信号の何れか一を選択して出力ノードに出力する。マルチプレクサ３６の出力ノードは、トライ・ステート・バッファ３８の入力ノードに接続され、トライ・ステート・バッファ３８の出力ノードは入出力端子３４に接続されている。

また、マルチプレクサ３７は、４入力１出力マルチプレクサであり、入力ノードには１本の配線１５の正論理信号及びその負論理信号、論理０、並びに論理１が入力される。マルチプレクサ３７は２ビットの光再構成ビット素子を備えており、２ビットの光入力信号により、入力ノードに入力される信号の何れか一を選択して出力ノードに出力する。マルチプレクサ３７の出力ノードは、トライ・ステート・バッファ３８のイネーブル入力ノードに接続されている。電源起動時には、トライ・ステート・バッファ３８のイネーブル入力ノードには論理０が出力され、総ての入出力端子３４はハイ・インピーダンスとなる。

ここで、光再構成ビット素子の出力値を選択値入力とするマルチプレクサ３６，３７には、被選択入力ノードに、論理０及び論理１が定常的に入力されている。これにより、光信号パターンとしてマルチプレクサ３６，３７に選択値入力を行うことで、論理０又は論理１の被選択入力ノードを選択すれば、マルチプレクサ３６又はマルチプレクサ３７によってＯＲＩＯＢ１４の入力変数を光学的に入力することができる。

図７は出力状態検出回路７の回路構成例を表す図である。図７（ａ）に示した出力状態検出回路７は、電圧検出回路３９、プルアップ抵抗４０、プルアップ・スイッチ４１、プルダウン抵抗４２、及びプルダウン・スイッチ４３を備えている。

プルアップ・スイッチ４１をオン状態、プルダウン・スイッチ４３をオフ状態とすれば（以下、この状態を「プルアップ状態」という。）、入出力端子３４には、プルアップ抵抗４０を介して、論理閾値電圧よりも高い電源電圧Ｖｃｃが印加される。また、プルダウン・スイッチ４３をオン状態、プルアップ・スイッチ４１をオフ状態とすれば（以下、この状態を「プルダウン状態」という。）、入出力端子３４には、プルダウン抵抗４２を介して、論理閾値電圧よりも低い接地電圧ＧＮＤが印加される。プルアップ抵抗４０及びプルダウン抵抗４２は、抵抗値が十分大きなものが使用される。

このように、図７（ａ）の出力状態検出回路７においては、プルアップ抵抗４０、プルアップ・スイッチ４１、プルダウン抵抗４２、及びプルダウン・スイッチ４３により、検出電圧印加回路が構成されている。

入出力端子３４から出力される論理信号がＨレベル又はＬレベルである場合、プルアップ状態であってもプルダウン状態であっても、入出力端子３４の電圧は、それぞれ、Ｈレベル、Ｌレベルとなる。一方、入出力端子３４の出力インピーダンスが高インピーダンスの状態にある場合、プルアップ状態においては入出力端子３４の電圧はＶｃｃ（Ｈレベル）となり、プルダウン状態においては入出力端子３４の電圧はＧＮＤ（Ｌレベル）となる。

従って、プルアップ状態とプルダウン状態とを切り替えて、各状態における入出力端子３４の電圧を電圧検出回路３９により検出すれば、入出力端子３４の出力状態がＨレベル出力状態か、Ｌレベル出力状態か、高インピーダンス状態かを検出することが可能である。電圧検出回路３９は、例えば、基準電圧発生回路とコンパレータとを使用した構成、ＡＤコンバータで電圧値をデジタル化して基準値と比較する構成等を採用することができる。

尚、図７（ａ）に示した出力状態検出回路７と等価な回路を、図７（ｂ）のように構成することもできる。図７（ｂ）においては、ＦＰＧＡの出力バッファ４４からの出力を、負荷抵抗４５を介して入出力端子３４に接続されている。また、入出力端子３４は、ＦＰＧＡの入力バッファ４６を介してＦＰＧＡ内に構成された電圧検出回路３９に接続されている。入出力端子３４には、負荷抵抗４５を介して、出力バッファ４４の出力電圧が印加される。従って、出力バッファ４４からＨレベル又はＬレベルを出力すれば、上述のプルアップ状態又はプルダウン状態を実現することができる。

尚、本実施例においては、出力状態検出回路７を入出力端子３４を介して論理回路チップの外部に接続する構成としたが、出力状態検出回路７は論理回路チップ内に実装するようにしてもよい。

次に、上述の書込状態検査装置６による書込状態検査方法について説明する。図８は、実施例１における書込状態検査方法の流れを表すフローチャートである。

最初に、検査対象となる光再構成ビット素子が選択される（Ｓ１）。これは、実際には、検査信号選択回路１０が、決められた順序に従って、光学的メモリに記憶された検査用の光信号パターン（検査パターン）を選択することにより行われることになる。

ここで、検査対象となる光再構成ビット素子の選択は、その光再構成ビット素子に照射する光信号をオフ状態からオン状態（又はその逆）に切り替えた場合に、入出力端子３４の出力の少なくとも一つの出力状態が変化するような論理回路チップの論理構造を構成するために、当該光再構成ビット素子以外の他の光再構成ビット素子には光信号を入力する必要がないもの、若しくは、光信号を入力する必要がある当該光再構成ビット素子以外の他の光再構成ビット素子の書込状態の検査がすべて終わっているものから順に選択される。検査対象となる光再構成ビット素子を検査する際に、検査回路内に書き込み状態の検査が終了していない光再構成ビット素子が介在していると、検査対象となる光再構成ビット素子の書込状態が正常であるか否かの判断ができない場合が生じるからである。

検査信号選択回路１０が、検査対象となる光再構成ビット素子に対する第１の検査パターンを選択し、光学部３からＶＬＳＩ部２に対して照射する（Ｓ２）。ここで、第１の検査パターンとしては、論理回路チップの入出力端子３４の出力状態が検査対象である光再構成ビット素子に対する光信号の入力に依存して変化する検査用論理回路を、論理回路チップに構成する光信号パターンであって、検査対象である光再構成ビット素子に照射する光信号がオフ状態であるような光信号パターンが使用される。

次に、出力状態検出回路７は、入出力端子３４の出力状態を検出する（Ｓ３）。これは、先に説明したように、入出力端子３４に対して、負荷抵抗４５（又は、プルアップ抵抗４０，プルダウン抵抗４２）を介してＨレベル及びＬレベルの電圧を印加し、それぞれの場合において、電圧検出回路３９が入出力端子３４の電圧を検出することにより行われる。

出力状態判定回路８は、検出された入出力端子３４の電圧の変化パターンにより、各入出力端子３４の出力状態を判定する。具体的には、負荷抵抗４５（又は、プルアップ抵抗４０，プルダウン抵抗４２）を介して入出力端子３４に印加される電圧が、ＨレベルからＬレベルに変化したとき、入出力端子３４の電圧が常時Ｈレベルを維持していた場合には入出力端子３４はＨレベル出力状態、入出力端子３４の電圧が常時Ｌレベルを維持していた場合には入出力端子３４はＬレベル出力状態、入出力端子３４の電圧がＨレベルからＬレベルに変化した場合には入出力端子３４は高インピーダンス状態と判定する。出力状態判定回路８は、この判定により得られた入出力端子３４の出力状態と、出力状態記憶手段９に記憶された正常な場合の入出力端子３４の出力状態とを比較して、一致するか否かを判定する。

次に、検査信号選択回路１０が、検査対象となる光再構成ビット素子に対する第２の検査パターンを選択し、光学部３からＶＬＳＩ部２に対して照射する（Ｓ４）。ここで、第２の検査パターンとしては、上記第１の光信号パターンにおいて、検査対象となる光再構成ビット素子に照射する光信号をオン状態であるような光信号パターンが使用される。

そして、ステップＳ３と同様に、出力状態検出回路８は、入出力端子３４の出力状態を検出し、出力状態判定回路８が入出力端子３４の出力状態と、出力状態記憶手段９に記憶された正常な場合の入出力端子３４の出力状態とを比較して、一致するか否かを判定する（Ｓ５）。

以上の処理の結果、ステップＳ３，Ｓ５の何れかにおいて、入出力端子３４の出力状態と、出力状態記憶手段９に記憶された正常な場合の入出力端子３４の出力状態とが一致しなかった場合には（Ｓ６）、出力状態判定回路８は、検査対象である光再構成ビット素子への光信号による書き込みは正常に行われていないと判定し、異常信号を出力して（Ｓ７）、動作を終了する。

一方、ステップＳ３，Ｓ５の両方において、入出力端子３４の出力状態と、出力状態記憶手段９に記憶された正常な場合の入出力端子３４の出力状態とが一致した場合には（Ｓ６）、すべての光再構成ビット素子についての検査が終了していなければ（Ｓ８）、ステップＳ１に戻る。すべての光再構成ビット素子についての検査が終了したならば（Ｓ８）、動作を終了する。

尚、上記実施例では、論理回路チップに対して、第１の検査パターン、第２の検査パターンの順で照射したが、この順序は逆であってもよい。

最後に、上記方法による光再構成ビット素子の出力状態検査の幾つかの具体例について示しておく。

〔例１〕
図９において１入力分ＯＲＩＯＢ１４ａにおける光再構成ビット素子Ｐ９の情報書込状態の検査をする場合を考える。この場合、光再構成ビット素子Ｐ１〜Ｐ８，Ｐ１０〜Ｐ１２は常時オフ状態として、第１の検査パターンでは光再構成ビット素子Ｐ９をオフ状態、第２の検査パターンでは光再構成ビット素子Ｐ９をオン状態とする。

第１の検査パターンを照射した場合、光再構成ビット素子Ｐ９がオフ状態であり、マルチプレクサ３７は０を出力する。従って、トライ・ステート・バッファ３８の出力は高インピーダンス状態となる。また、入力側の８個のトライ・ステート・バッファ３５の入力インピーダンスも高インピーダンスである。従って、入出力端子３４の出力状態は、高インピーダンス状態となる。従って、出力状態検出回路７においては、高インピーダンス状態が検出される。

次に、第２の検査パターンを照射した場合、光再構成ビット素子Ｐ９がオン状態であり、マルチプレクサ３７は１を出力する。一方、マルチプレクサ３６も０を出力している。トライ・ステート・バッファ３８は、マルチプレクサ３６の出力値を出力する。従って、入出力端子３４の出力状態は、Ｌレベル状態となる。出力状態検出回路７においては、Ｌレベル状態が検出される。

従って、第１の検査パターン、第２の検査パターンを順次照射した場合に、入出力端子３４の出力状態が高インピーダンス状態からＬレベル状態に変化すれば、光再構成ビット素子Ｐ９の情報書込状態は正常であると判定される。それ以外の場合、光再構成ビット素子Ｐ９の情報書込状態は正常ではないと判定される。
（例終わり）

〔例２〕
図１０において、１入力分ＯＲＩＯＢ１４ａにおける光再構成ビット素子Ｐ９の情報書込状態が正常な場合において、光再構成ビット素子Ｐ１１の情報書込状態を検査する場合を考える。この場合、光再構成ビット素子Ｐ１〜Ｐ８，Ｐ１０，Ｐ１２は常時オフ状態、光再構成ビット素子Ｐ９は常時オン状態として、第１の検査パターンでは光再構成ビット素子Ｐ１１をオフ状態、第２の検査パターンでは光再構成ビット素子Ｐ１１をオン状態とする。

光再構成ビット素子Ｐ９が常時オン状態なので、マルチプレクサ３７は常時１を出力する。従って、トライ・ステート・バッファ３８は、常時、マルチプレクサ３６の出力値を出力する。

第１の検査パターンを照射した場合、光再構成ビット素子Ｐ１１がオフ状態であり、マルチプレクサ３６は０を出力する。従って、トライ・ステート・バッファ３８はＬレベルを出力し、入出力端子３４の出力状態は、Ｌレベル状態となる。従って、出力状態検出回路７においては、Ｌレベル状態が検出される。

次に、第２の検査パターンを照射した場合、光再構成ビット素子Ｐ１１がオン状態であり、マルチプレクサ３６は１を出力する。従って、トライ・ステート・バッファ３８はＨレベルを出力し、入出力端子３４の出力状態は、Ｈレベル状態となる。従って、出力状態検出回路７においては、Ｈレベル状態が検出される。

従って、第１の検査パターン、第２の検査パターンを順次照射した場合に、入出力端子３４の出力状態がＬレベル状態からＨレベル状態に変化すれば、光再構成ビット素子Ｐ１１の情報書込状態は正常であると判定される。それ以外の場合、光再構成ビット素子Ｐ１１の情報書込状態は正常ではないと判定される。
（例終わり）

〔例３〕
図１１において、１入力分ＯＲＩＯＢ１４ａにおける光再構成ビット素子Ｐ１０の情報書込状態を検査する場合を考える。この場合、光再構成ビット素子Ｐ１の情報書込状態は正常であると仮定して、検査が行われる。

まず、論理回路チップに光を照射していない状態で、出力状態検出回路７において、プルアップ・スイッチ４１をオフ状態、プルダウン・スイッチ４３をオン状態とする。このとき、トライ・ステート・バッファ３８の出力は高インピーダンス状態である。従って、入出力端子３４の出力状態は、Ｌレベルとなる。

次に、第１の検査パターンを論理回路チップに照射する。第１の検査パターンは、光再構成ビット素子Ｐ１のみに光照射が行われるような光信号パターンを使用する。今、光再構成ビット素子Ｐ１の情報書込状態は正常であると仮定しているので、第１の検査パターンの照射が行われると、光再構成ビット素子Ｐ１が属するトライ・ステート・バッファ３５はオン状態となる。これにより、光再構成ビット素子Ｐ１が属するトライ・ステート・バッファ３５の出力はＬレベルとなる。

次に、第１の検査パターンを論理回路チップに照射する。第２の検査パターンは、光再構成ビット素子Ｐ１，Ｐ１０のみに光照射が行われるような光信号パターンを使用する。光再構成ビット素子Ｐ１０の情報書込状態が正常な場合には、マルチプレクサ３７は、入力端子「１０」を選択する。入力端子「１０」には、光再構成ビット素子Ｐ１が属するトライ・ステート・バッファ３５の出力値が反転入力されている。従って、マルチプレクサ３７の出力値はＨレベルとなる。そして、トライ・ステート・バッファ３８の出力は、高インピーダンス状態からＬレベル状態に変化する。

この状態において、出力状態検出回路７のプルダウン・スイッチ４３をオフ状態、プルアップ・スイッチ４１をオン状態とする。光再構成ビット素子Ｐ１０の情報書込状態が正常であれば、トライ・ステート・バッファ３８の出力値はＬレベルなので、入出力端子３４のレベルもＬレベルに保たれる。しかし、光再構成ビット素子Ｐ１０の情報書込ができなかった場合には、トライ・ステート・バッファ３８の出力状態は、高インピーダンス状態のままであるため、入出力端子３４のレベルはプルアップされてＨレベルとなる。これにより、光再構成ビット素子Ｐ１０の情報書込状態の検査を行うことができる。

尚、この場合、光再構成ビット素子Ｐ１については、別途、情報書込状態の検査を行う必要がある。
（例終わり）

〔例４〕
次に、ＯＲＳＭ１３の光再構成ビット素子についての書込状態検査の例について説明する。前提として、各ＯＲＩＯＢ１４の光再構成ビット素子についての書込状態検査はすべて終了しているものとする。

図１２において、ＯＲＳＭ１３の光再構成ビット素子の書込状態検査を行う場合、ＯＲＳＭ１３二つをセットとして書込状態検査を行う。図１２においては、二つのＯＲＳＭ１３を区別するために、それぞれ、符号１３−１，１３−２を付している。

ＯＲＳＭ１３の各４方向スイッチ３０には、６つのトランスミッション・ゲート３１が含まれている。各トランスミッション・ゲート３１には、ゲートのオンオフを行うための光再構成ビット素子が備えられている。これらについて、それぞれ、図１２に示したように、Ｐ１〜Ｐ６の符号を付す。

例えば、光再構成ビット素子Ｐ３の書込状態検査を行う場合、始めＯＲＩＯＢ１４−１からＯＲＳＭ１３−１への入力をすべてＬレベルとする。この状態で、ＯＲＳＭ１３−１，１３−２について光再構成ビット素子Ｐ３のみに光照射し、その他の光再構成ビット素子には光照射を行わないような光信号パターンを照射する。各ＯＲＳＭ１３−１，１３−２の光再構成ビット素子Ｐ３の情報書込状態が正常であれば、ＯＲＩＯＢ１４−２の各入出力端子３４の電圧はＬレベルとなる。次にＯＲＩＯＢ１４−１からＯＲＳＭ１３−１への入力をすべてＨレベルとし、ＯＲＩＯＢ１４−２の各入出力端子３４の電圧はＨレベルとなることを確認する。これにより、情報書込状態が正常であることが検出される。ＯＲＳＭ１３−１，１３−２の光再構成ビット素子Ｐ３の何れかの情報書込状態が正常でなければ、ＯＲＩＯＢ１４−２の入出力端子３４の電圧はＬからＨレベルの状態変化が確認されない。これにより、情報書込状態が正常に行われていないことが検出される。
（例終わり）

〔例５〕
次に、ＯＲＬＢ１１の光再構成ビット素子についての書込状態検査の例について説明する。前提として、各ＯＲＩＯＢ１４及び各ＯＲＳＭ１３の光再構成ビット素子についての書込状態検査はすべて終了しているものとする。

まず、一つのＯＲＬＢ１１に属する各光再構成ビット素子について、図１３のように符号Ｐ１〜Ｐ４０を付す。ここでは、光再構成ビット素子Ｐ１の書込状態検査を行う。

まず、光照射がされていない状態では、Ｄフリップ・フロップ２２のクリア端子にはＬレベルが反転入力されているので、Ｄフリップ・フロップ２２はクリアされ、出力端子ＱからＬレベルを出力している。また、マルチプレクサ２３はＤフリップ・フロップ２２の出力を選択しているので、マルチプレクサ２３はＬレベルを出力している。しかし、光再構成ビット素子Ｐ１はオフ状態なので、光再構成ビット素子Ｐ１が属するトライ・ステート・バッファ２４の出力は、高インピーダンス状態にある。

この状態で、光再構成ビット素子Ｐ１のみに光信号が入力されるような光信号パターンを照射する。光再構成ビット素子Ｐ１の情報書込状態が正常であれば、光再構成ビット素子Ｐ１が属するトライ・ステート・バッファ２４の出力はＬレベルとなる。一方、光再構成ビット素子Ｐ１の情報書込状態が正常でなければ、光再構成ビット素子Ｐ１が属するトライ・ステート・バッファ２４の出力は高インピーダンス状態に保持される。従って、光再構成ビット素子Ｐ１が属するトライ・ステート・バッファ２４の出力をＯＲＳＭ１３及びＯＲＩＯＢ１４を介して入出力端子３４に取り出して、その出力状態の変化を出力状態検出回路７で検出することにより、光再構成ビット素子Ｐ１の書込状態検査を行うことができる。ただし、ここではＯＲＧＡ配線チャネル内のバスがプルアップされていることを前提とする。
（例終わり）

〔例６〕
図１４において、光再構成ビット素子Ｐ１，Ｐ９，Ｐ１１の書込状態検査が終了した後に、光再構成ビット素子Ｐ１３の書込状態検査を行う場合、まず、第１の光信号パターンにおいて、光再構成ビット素子Ｐ１，Ｐ９，Ｐ１１のみに光照射を行う。これにより、光再構成ビット素子Ｐ１が属するトライ・ステート・バッファ２４の出力には、Ｄフリップ・フロップ２２の反転出力端子¬Ｑ（但し。記号「¬」は否定論理を表す。）が出力される。Ｄフリップ・フロップ２２はクリアされた状態にあるので、Ｄフリップ・フロップ２２の反転出力端子¬ＱにはＨレベルが出力されている。従って、光再構成ビット素子Ｐ１が属するトライ・ステート・バッファ２４の出力はＨレベルである。

次に、第２の光信号パターンにおいて、光再構成ビット素子Ｐ１，Ｐ９，Ｐ１１,Ｐ１３のみに光照射を行う。

光再構成ビット素子Ｐ２９〜Ｐ４０に光信号が入力されていない状態では、各マルチプレクサ２０はすべてＬレベルを出力しており、マルチプレクサ２１ａは光再構成ビット素子Ｐ１３の出力を選択している。従って、光再構成ビット素子Ｐ１３に光照射がされると、マルチプレクサ２１ａの出力はＬレベルからＨレベルに変化する。

その後、Ｄフリップ・フロップ２２のクロックを立ち上げる。これにより、Ｄフリップ・フロップ２２の反転出力端子¬Ｑの出力はＨレベルからＬレベルに変化する。また、光再構成ビット素子Ｐ１が属するトライ・ステート・バッファ２４の出力はＨレベルからＬレベルに変化する。

従って、光再構成ビット素子Ｐ１が属するトライ・ステート・バッファ２４の出力をＯＲＳＭ１３及びＯＲＩＯＢ１４を介して入出力端子３４に取り出して、その出力状態の変化を出力状態検出回路７で検出することにより、光再構成ビット素子Ｐ１３の書込状態検査を行うことができる。
（例終わり）

本発明の実施例１記載の光再構成型ゲートアレイの書込状態検査装置を示す図である。 ＯＲＧＡのＶＬＳＩ部の回路構成を表す図である。 図２のＯＲＬＢの回路構成を表す図である。 図２のＯＲＳＭの回路構成を表す図である。 図２のＯＲＩＯＢの回路構成図である。 １入力分ＯＲＩＯＢの回路構成図である。 出力状態検出回路の回路構成例を表す図である。 実施例１における書込状態検査方法の流れを表すフローチャートである。 １入力分ＯＲＩＯＢにおける光再構成ビット素子Ｐ９の情報書込状態の検査をする場合の説明図である。 １入力分ＯＲＩＯＢにおける光再構成ビット素子Ｐ１１の情報書込状態を検査する場合の説明図である。 １入力分ＯＲＩＯＢにおける光再構成ビット素子Ｐ１０の情報書込状態を検査する場合の説明図である。 ＯＲＳＭの光再構成ビット素子の書込状態検査を行う場合の説明図である。 ＯＲＬＢの光再構成ビット素子の書込状態検査を行う場合の説明図である。 ＯＲＬＢの光再構成ビット素子の書込状態検査を行う場合の説明図である。

符号の説明

１ 光再構成型ゲートアレイ（ＯＲＧＡ）
２ ＶＬＳＩ部（論理回路チップ）
３ 光学部
４ 照光装置
４ａ 面発光型半導体レーザ（ＶＣＳＥＬ）
４ｂ 照射角制御部
５ 光学的メモリ
６ 書込状態検査装置
７ 出力状態検出回路
８ 出力状態判定回路
９ 出力状態記憶手段
１０ 検査信号選択回路
１１ 光再構成論理ブロック（ＯＲＬＢ）
１３ 光再構成スイッチング・マトリックス（ＯＲＳＭ）
１４ 光再構成入出力ブロック（ＯＲＩＯＢ）
１４ａ １入力分ＯＲＩＯＢ
１５ 配線
２０ マルチプレクサ（ＭＵＸ）
２１ ルックアップ・テーブル（ＬＵＴ）
２１ａ マルチプレクサ
２１ｂ 光再構成ビット素子
２２ Ｄフリップ・フロップ
２３ マルチプレクサ
２４ トライ・ステート・バッファ
２５ マルチプレクサ
３０ ４方向スイッチ
３１ トランスミッション・ゲート
３２ 光再構成ビット素子
３４ 入出力端子（ＩＯＢ ＰＡＤ）
３５ トライ・ステート・バッファ
３５ａ 光再構成ビット素子
３６ マルチプレクサ
３７ マルチプレクサ
３８ トライ・ステート・バッファ
３９ 電圧検出回路
４０ プルアップ抵抗
４１ プルアップ・スイッチ
４２ プルダウン抵抗
４３ プルダウン・スイッチ
４４ 出力バッファ
４５ 負荷抵抗
４６ 入力バッファ

Claims (11)

1. 複数の光再構成ビット素子を備えた論理回路が実装された論理回路チップを有し、光学的メモリに記憶された所望の光信号パターンを読み出して光信号として前記論理回路チップに照射することにより前記論理回路の論理構造を再構成することが可能な光再構成型ゲートアレイについて、前記各光再構成ビット素子の光信号による情報書込状態の検査を行う書込状態検査方法であって、
   前記光学的メモリに予め記憶されている検査用の光信号パターン（以下、「検査パターン」という。）を、前記論理回路チップに照射することにより、光再構成ビット素子を検査するための論理構造（以下、「検査用論理回路」という。）を前記論理回路に構成し、
   前記検査用論理回路に対する前記論理回路チップの出力端子の出力状態が、論理レベルがＨレベルの状態、論理レベルがＬレベルの状態、又は出力インピーダンスが高インピーダンスの状態のうち何れの状態であるかを検出し、
   その検出された状態を、前記検査用論理回路に対する正常な出力状態と比較することにより、前記各光再構成ビット素子について光信号による情報書込状態の合否の判定を行うことを特徴とする書込状態検査方法。
2. 前記検査用論理回路は、前記論理回路チップの出力端子の出力が、検査対象である光再構成ビット素子に対する光信号の入力に依存して変化する論理構造であることを特徴とする請求項１記載の書込状態検査方法。
3. 前記検査用論理回路は、前記論理回路チップの出力端子の出力が、検査対象である光再構成ビット素子に対する光信号の入力に依存して変化し、且つ、情報書込状態の検査が未だ終了していない光再構成ビット素子に対する光信号の入力に依存しない論理構造であることを特徴とする請求項１記載の書込状態検査方法。
4. 前記検査パターンとして、
   検査対象である光再構成ビット素子に照射する光信号がオフ状態である第１の検査パターンと、
   検査対象である光再構成ビット素子に照射する光信号がオン状態である第２の検査パターンと、
   を備え、
   前記論理回路チップに対して前記第１の検査パターン、前記第２の検査パターンの順又はその逆順で、順次、２つの検査パターンを照射するとともに、
   それぞれの前記検査パターンに対して、前記論理回路チップの出力端子の出力状態が、論理レベルがＨレベルの状態、論理レベルがＬレベルの状態、又は出力インピーダンスが高インピーダンスの状態のうち何れの状態であるかを検出し、
   その検出された状態を、それぞれの前記検査パターンに対する正常な出力状態と比較することにより、前記各光再構成ビット素子について光信号による情報書込状態の合否の判定を行うことを特徴とする請求項２又は３記載の書込状態検査方法。
5. 複数の光再構成ビット素子を備えた論理回路が実装された論理回路チップを有し、光学的メモリに記憶された所望の光信号パターンを読み出して光信号として前記論理回路チップに照射することにより前記論理回路の論理構造を再構成することが可能な光再構成型ゲートアレイについて、前記各光再構成ビット素子の光信号による情報書込状態の検査を行う書込状態検査装置であって、
   光再構成ビット素子を検査するための論理構造（以下、「検査用論理回路」という。）を前記論理回路に構成するための検査用の光信号パターン（以下、「検査パターン」という。）が記憶された前記光学的メモリと、
   前記光学的メモリに記憶された前記検査パターンを光信号パターンとして読み出して前記論理回路チップに照射する検査信号入力手段と、
   前記論理回路チップの出力端子の出力状態が、論理レベルがＨレベルの状態、論理レベルがＬレベルの状態、又は出力インピーダンスが高インピーダンスの状態のうち何れの状態であるかを検出する出力状態検出手段と、
   を備えていることを特徴とする書込状態検査装置。
6. 前記検査用論理回路に対して前記出力状態検出回路が検出する前記論理回路チップの出力端子の出力状態を、前記検査用論理回路に対する正常な出力状態と比較することにより、前記各光再構成ビット素子について光信号による情報書込状態の合否の判定を行う出力状態判定手段を備えていることを特徴とする請求項５記載の書込状態検査装置。
7. 前記検査用論理回路は、前記論理回路チップの出力端子の出力が、検査対象である光再構成ビット素子に対する光信号の入力に依存して変化する論理構造であることを特徴とする請求項５又は６記載の書込状態検査装置。
8. 前記光学的メモリには、
   前記検査用論理回路を前記論理回路に構成するための光信号パターンであって、検査対象である光再構成ビット素子に照射する光信号がオフ状態である第１の検査パターンと、
   前記検査用論理回路を前記論理回路に構成するための光信号パターンであって、検査対象である光再構成ビット素子に照射する光信号がオン状態である第２の検査パターンと、
   が記憶されており、
   前記検査信号入力手段は、前記論理回路チップに対して前記第１の検査パターン、前記第２の検査パターンの順又はその逆順で、順次、２つの検査パターンを照射するものであり、
   前記出力状態検出手段は、それぞれの前記検査パターンに対して、前記論理回路チップの出力端子の出力状態が、論理レベルがＨレベルの状態、論理レベルがＬレベルの状態、又は出力インピーダンスが高インピーダンスの状態のうち何れの状態であるかを検出するものであること
   を特徴とする請求項６又は７記載の書込状態検査装置。
9. 前記出力状態検出手段は、
   前記論理回路の出力端子の電圧を検出する電圧検出回路と、
   前記論理回路の出力端子に、抵抗を介して、論理閾値以上の電圧又は論理閾値以下の電圧を切り替え自在に印加する検出電圧印加回路と、
   を備えていることを特徴とする請求項６乃至８の何れか一記載の書込状態検査装置。
10. 複数の光再構成ビット素子を備えた論理回路が実装された論理回路チップを有し、光学的メモリに記憶された所望の光信号パターンを読み出して光信号として前記論理回路チップに照射することにより前記論理回路の論理構造を再構成することが可能な光再構成型ゲートアレイにおいて、
    前記論理回路チップの各々の出力端子に接続され、当該出力端子の論理レベルがＨレベルの状態、当該出力端子の論理レベルがＬレベルの状態、又は当該出力端子の出力インピーダンスが高インピーダンスの状態のうち何れの状態であるかを検出する出力状態検出回路を備え、
    前記出力状態検出回路は、
    前記論理回路の論理信号の出力端子の電圧を検出する電圧検出回路と、
    前記論理回路の論理信号の出力端子に、抵抗を介して、論理閾値以上の電圧又は論理閾値以下の電圧を切り替え自在に印加する検出電圧印加回路と、
    を備えていることを特徴とする光再構成型ゲートアレイ。
11. 前記論理回路チップに実装された論理回路は、
    論理構造を再構成するための複数の光再構成ビット素子を備えた光再構成可能な論理回路を有する光再構成論理ブロックと、
    前記光再構成論理ブロックに入出力される論理信号の配線接続の切り替えを行う接続回路であって、その接続構造を再構成するための複数の光再構成ビット素子を備えた光再構成接続回路と、
    各配線と入出力端子との接続の切り替えを行う入出力回路であって、その接続構造を再構成するための複数の光再構成ビット素子を備えた光再構成入出力回路と、
    を備え、
    前記光再構成入出力回路は、前記論理回路が実装される四角形の論理回路チップの少なくとも３つの角部に配置されていることを特徴とする請求項１０記載の光再構成型ゲートアレイ。

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