KR101667941B1 - 반도체 장치의 제작 방법 - Google Patents

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토시나리 사사키
히데아키 쿠와바라
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

산화물 반도체를 활성층에 사용한 박막 트랜지스터에 있어서, 활성층을 형성하는 산화물 반도체 영역의 조성이나 막질이나 계면 등의 변화가 방지되고, 박막 트랜지스터의 전기적 특성이 안정되는 것이 과제의 하나다.
제 1 산화물 반도체 영역을 활성층으로서 사용한 박막 트랜지스터에 있어서, 제 1 산화물 반도체 영역과 박막 트랜지스터의 보호 절연층 사이에 제 1 산화물 반도체보다 도전율이 낮은 제 2 산화물 반도체 영역을 형성함으로써, 제 2 산화물 반도체 영역은 제 1 산화물 반도체 영역의 보호층으로서 기능하기 때문에, 제 1 산화물 반도체 영역의 조성의 변화나 막질의 열화를 방지하고, 박막 트랜지스터의 전기적 특성을 안정시킬 수 있다.

Description

반도체 장치의 제작 방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 산화물 반도체를 사용한 반도체 장치와, 상기 반도체 장치를 사용한 표시 장치 및 이들 제작 방법에 관한 것이다.
근년에 들어, 액정 디스플레이로 대표되는 액정 표시 장치가 널리 보급되고 있다. 액정 디스플레이로서는 각 화소에 박막 트랜지스터(TFT)가 형성된 액티브 매트릭스형이 흔히 사용되고 있다. 액티브 매트릭스형 액정 디스플레이의 박막 트랜지스터에는 활성층으로서 비정질 실리콘이나 다결정 실리콘이 사용된다. 비정질 실리콘을 사용한 박막 트랜지스터는 전계 효과 이동도가 낮지만, 대형 유리 기판과 같은 대면적 기판에도 용이하게 형성할 수 있다. 한편, 다결정 실리콘을 사용한 박막 트랜지스터는 전계 효과 이동도가 높지만, 레이저 어닐 등의 결정화 공정이 필요하므로, 대형 유리 기판과 같은 대면적 기판에 형성하기 위해서는 엄청난 시간이 걸린다.
이에 대하여, 상술한 바와 같은 실리콘 재료 대신에 산화물 반도체를 사용하여 박막 트랜지스터를 제작하고, 전자 디바이스나 광 디바이스에 응용하는 기술이 주목을 받고 있다. 예를 들어, 산화물 반도체층으로서 산화아연, In-Ga-Zn-O계 산화물 반도체를 사용하여 박막 트랜지스터를 제작하고, 화상 표시 장치의 스위칭 소자 등에 사용하는 기술이 특허 문헌 1 및 특허 문헌 2에 개시되어 있다.
[특허 문헌 1] 특개 2007-123861호 공보
[특허 문헌 2] 특개 2007-96055호 공보
상술한 산화물 반도체층의 전기적 특성은 산화물 반도체층의 조성이나 막질이나 계면 등의 영향을 크게 받는다. 그리고 산화물 반도체층의 조성이나 막질이나 계면 등은 대기 중에 노출되거나 불순물을 포함한 막과 접촉됨으로써 용이하게 변화될 수 있다.
대기 중의 산소나 수분이 박막 트랜지스터의 산화물 반도체층에 침입되는 것을 방지하기 위하여 산화물 반도체층 위에 실리콘을 주성분으로 하는 산화물(산화실리콘)이나 질화물(질화실리콘) 등으로 이루어진 보호 절연층이 형성된다.
그러나, 실리콘을 주성분으로 하는 보호 절연층의 형성만으로는 산화물 반도체층의 조성이나 막질이나 계면 등을 안정화시키는 데 불충분하다.
또한, 산화물 반도체층을 패터닝할 때 형성되는 레지스트 마스크나 레지스트 박리 용액이 산화물 반도체층에 접촉됨으로써, 산화물 반도체층의 막질이나 조성이 변화될 우려가 있다.
상술한 바와 같이, 산화물 반도체층의 조성이나 막질이나 계면 등의 변화에 따라 산화물 반도체층을 사용한 박막 트랜지스터의 전기적 특성도 변화되는 문제가 있다.
본 발명의 일 형태는 박막 트랜지스터를 형성하는 데에 있어서, 활성층으로서 제 1 산화물 반도체 영역을 사용하여, 제 1 산화물 반도체 영역과 박막 트랜지스터의 보호 절연층 사이에 제 1 산화물 반도체 영역보다 도전율이 낮고, 제 1 산화물 반도체 영역의 보호층으로서 기능하는 제 2 산화물 반도체 영역을 형성하는 것을 요지로 한다.
본 발명의 일 형태는 게이트 전극층과, 게이트 전극층 위의 게이트 절연층과, 게이트 절연층 위의 소스 전극층 및 드레인 전극층과, 소스 전극층 및 드레인 전극층 위의 제 1 산화물 반도체 영역과, 제 1 산화물 반도체 영역 위의 제 2 산화물 반도체 영역을 갖고, 제 1 산화물 반도체 영역의 일부분은 소스 전극층과 드레인 전극층 사이에서 게이트 절연층과, 소스 전극층 및 드레인 전극층의 측면부와 접촉되고, 제 2 산화물 반도체 영역의 도전율은 제 1 산화물 반도체 영역의 도전율보다 작고, 제 1 산화물 반도체 영역과 소스 전극층 및 드레인 전극층은 전기적으로 접속되는 것을 특징으로 하는 반도체 장치이다.
본 발명의 다른 일 형태는 게이트 전극층과, 게이트 전극층 위의 게이트 절연층과, 게이트 절연층 위의 소스 전극층 및 드레인 전극층과, 소스 전극층 및 드레인 전극층 위의 n형 도전형을 갖는 버퍼층과, n형 도전형을 갖는 버퍼층 위의 제 1 산화물 반도체 영역과, 제 1 산화물 반도체 영역 위의 제 2 산화물 반도체 영역을 갖고, 제 1 산화물 반도체 영역의 일부분은 소스 전극층과 드레인 전극층 사이에서 게이트 절연층과, 소스 전극층 및 드레인 전극층의 측면부와 접촉되고, 버퍼층의 캐리어 농도는 제 1 산화물 반도체 영역의 캐리어 농도보다 높고, 제 2 산화물 반도체 영역의 도전율은 제 1 산화물 반도체 영역의 도전율보다 작고, 버퍼층의 도전율은 제 1 산화물 반도체 영역 및 제 2 산화물 반도체 영역의 도전율보다 높고, 제 1 산화물 반도체 영역과 소스 전극층 및 드레인 전극층의 상면은 버퍼층을 사이에 두고 전기적으로 접속되는 것을 특징으로 하는 반도체 장치이다.
본 발명의 다른 일 형태는 게이트 전극층과, 게이트 전극층 위의 게이트 절연층과, 게이트 절연층 위의 소스 전극층 및 드레인 전극층과, 소스 전극층 및 드레인 전극층 위의 산화물 반도체층을 갖고, 산화물 반도체층의 일부분은 소스 전극층과 드레인 전극층 사이에서 게이트 절연층과, 소스 전극층 및 드레인 전극층의 측면부와 접촉되고, 산화물 반도체층은 인듐, 갈륨, 아연, 또는 주석 중 적어도 하나를 포함하는 산화물 반도체층이고, 산화물 반도체층의 일부분은 절연층을 사이에 두고, 소스 전극층 및 드레인 전극층의 측면부와 접촉되고, 산화물 반도체층과 소스 전극층 및 드레인 전극층은 전기적으로 접속되는 것을 특징으로 하는 반도체 장치이다.
또한, 제 1 산화물 반도체 영역, 제 2 산화물 반도체 영역, 및 버퍼층은 인듐, 갈륨, 아연, 또는 주석 중 적어도 하나를 포함하는 것이 바람직하다. 또한, 제 2 산화물 반도체 영역의 산소 공공(空孔) 결함 밀도는 제 1 산화물 반도체 영역의 산소 공공 결함 밀도보다 작은 것이 바람직하다. 또한, 제 1 산화물 반도체 영역과 제 2 산화물 반도체 영역이 상이한 산화물 반도체층으로서 형성되어도 좋고, 동일한 산화물 반도체층에 형성되어도 좋다.
또한, 제 2 산화물 반도체 영역의 도전율은 1.0×10-8S/cm 이하인 것이 바람직하다. 또한, 버퍼층의 캐리어 농도는 1.0×1018/cm3 이상인 것이 바람직하다.
또한, 제 1 산화물 반도체 영역의 일부분은 산화막을 사이에 두고 소스 전극층 및 드레인 전극층의 측면부와 접촉되는 것이 바람직하다. 또한, 산화막은 열 산화, 산소 플라즈마 처리 또는 오존수 처리를 사용하여 형성되는 것이 바람직하다.
또한, 제 1 산화물 반도체 영역의 일부분은 사이드월 절연층을 사이에 두고, 소스 전극층 및 드레인 전극층의 측면부와 접촉되는 것이 바람직하다. 또한, 사이드월 절연층은 실리콘막, 산화실리콘막, 질화산화실리콘막 또는 산화질화실리콘막으로 형성되는 것이 바람직하다.
본 발명의 다른 일 형태는 기판 위에 게이트 전극층을 형성하고, 게이트 전극층 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 도전막을 형성하고, 도전막을 에칭하여 소스 전극층 및 드레인 전극층을 형성하고, 게이트 절연층과 소스 전극층 및 드레인 전극층 위에 제 1 산화물 반도체막을 스퍼터링법을 사용하여 형성하고, 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 스퍼터링법을 사용하여 형성하고, 제 1 산화물 반도체막 및 제 2 산화물 반도체막을 에칭하여 제 1 산화물 반도체 영역 및 제 2 산화물 반도체 영역을 형성하고, 제 1 산화물 반도체 영역의 일부분이 소스 전극층과 드레인 전극층 사이에서 게이트 절연층과, 소스 전극층 및 드레인 전극층의 측면부와 접촉하도록 제 1 산화물 반도체 영역을 형성하고, 제 2 산화물 반도체막을 형성할 때의 산소 가스 유량의 비율을 제 1 산화물 반도체막을 형성할 때의 산소 가스 유량의 비율보다 많게 하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
또한, 제 1 산화물 반도체막 및 제 2 산화물 반도체막이 인듐, 갈륨, 아연, 또는 주석 중 적어도 하나를 포함하는 것이 바람직하다. 또한, 제 1 산화물 반도체막과 제 2 산화물 반도체막을 산소 가스의 유량을 늘리면서 한번에 형성하여도 좋다. 또한, 제 1 산화물 반도체막을 형성할 때의 산소 가스 유량의 비율을 70부피% 미만으로 하고, 제 2 산화물 반도체막을 형성할 때의 산소 가스 유량의 비율을 70부피% 이상으로 하는 것이 바람직하다.
또한, "제 1", "제 2"라고 붙여진 서수사는 편의상 사용하는 것이고, 공정의 순서 또는 적층하는 순서를 나타내는 것은 아니다. 또한, 본 명세서에 있어서, 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것은 아니다.
또한, 본 명세서 중에 있어서, 반도체 장치란, 반도체 특성을 이용함으로써 기능될 수 있는 장치 전반을 가리키고, 전기 광학 장치, 반도체 회로 및 전자기기는 모두 반도체 장치이다.
본 발명의 일 형태는 제 1 산화물 반도체 영역을 활성층으로서 사용한 박막 트랜지스터에 있어서, 제 1 산화물 반도체 영역과 박막 트랜지스터의 보호 절연층 사이에 제 1 산화물 반도체보다 도전율이 낮고, 보호층으로서 기능하는 제 2 산화물 반도체 영역을 형성함으로써, 제 2 산화물 반도체 영역이 제 1 산화물 반도체 영역의 조성의 변화나 막질의 열화를 방지하고, 박막 트랜지스터의 전기적 특성을 안정시킬 수 있다.
상기 박막 트랜지스터를 표시 장치의 화소부 및 구동 회로부에 사용함으로써, 전기 특성이 높고 신뢰성이 좋은 표시 장치를 제공할 수 있다.
도 1a 및 도 1b는 본 발명의 일 형태에 따른 반도체 장치를 설명하는 도면.
도 2a 내지 도 2d는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하는 도면.
도 3a 내지 도 3c는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하는 도면.
도 4는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하는 도면.
도 5는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하는 도면.
도 6은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하는 도면.
도 7은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하는 도면.
도 8a1, 도 8a2, 도 8b1, 도 8b2는 본 발명의 일 형태에 따른 반도체 장치를 설명하는 도면.
도 9는 본 발명의 일 형태에 따른 반도체 장치를 설명하는 도면.
도 10은 본 발명의 일 형태에 따른 반도체 장치를 설명하는 도면.
도 11a 내지 도 11c는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하는 도면.
도 12는 산화물 반도체층의 도전율을 측정한 결과를 나타내는 그래프.
도 13은 본 발명의 일 형태에 따른 반도체 장치를 설명하는 도면.
도 14a 및 도 14b는 반도체 장치의 블록도를 설명하는 도면.
도 15는 신호선 구동 회로의 구성을 설명하는 도면.
도 16은 신호선 구동 회로의 동작을 설명하는 타이밍 차트.
도 17은 신호선 구동 회로의 동작을 설명하는 타이밍 차트.
도 18은 시프트 레지스터의 구성을 설명하는 도면.
도 19는 도 18에 도시하는 플립플롭의 접속 구성을 설명하는 도면.
도 20은 본 발명의 일 형태에 따른 반도체 장치의 화소 등가 회로를 설명하는 도면.
도 21a 내지 도 21c는 본 발명의 일 형태에 따른 반도체 장치를 설명하는 도면.
도 22a1, 도 22a2, 도 22b는 본 발명의 일 형태에 따른 반도체 장치를 설명하는 도면.
도 23은 본 발명의 일 형태에 따른 반도체 장치를 설명하는 도면.
도 24a 및 도 24b는 본 발명의 일 형태에 따른 반도체 장치를 설명하는 도면.
도 25a 및 도 25b는 전자 페이퍼의 사용 형태의 예를 설명하는 도면.
도 26은 전자 서적의 일례를 제시하는 외관도.
도 27a 및 도 27b는 텔레비전 장치 및 디지털 포토 프레임의 예를 제시하는 외관도.
도 28a 및 도 28b는 유기기의 예를 제시하는 외관도.
도 29a 및 도 29b는 휴대 전화기의 일례를 제시하는 외관도.
도 30a 및 도 30b는 본 발명의 일 형태에 따른 반도체 장치를 설명하는 도면.
실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 제시하는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일 부호를 상이한 도면간에서 공통적으로 사용하고, 그 반복 설명은 생략한다.
(실시형태 1)
본 실시형태에서는 박막 트랜지스터의 구조에 대하여 도 1a 및 도 1b를 사용하여 설명한다.
본 실시형태의 보텀 게이트 구조의 박막 트랜지스터를 도 1a 및 도 1b에 도시한다. 도 1a는 단면도이고, 도 1b는 평면도이다. 도 1a는 도 1b의 선 A1-A2의 단면도이다.
도 1a 및 도 1b에 도시하는 박막 트랜지스터에는 기판(100) 위에 게이트 전극층(101)이 형성되고, 게이트 전극층(101) 위에 게이트 절연층(102)이 형성되고, 게이트 절연층(102) 위에 소스 전극층 또는 드레인 전극층(105a, 105b)이 형성되고, 게이트 절연층(102)과 소스 전극층 또는 드레인 전극층(105a, 105b) 위에 제 1 산화물 반도체 영역(103)이 형성되고, 제 1 산화물 반도체 영역(103) 위에 제 1 산화물 반도체 영역(103)보다 도전율이 낮은 제 2 산화물 반도체 영역(104)이 형성된다. 또한, 제 1 산화물 반도체 영역(103)과 제 2 산화물 반도체 영역(104)은 동일한 산화물 반도체층 중에 함께 형성되어도 좋고, 상이한 산화물 반도체층으로서 따로 형성되어도 좋다. 또한, 제 1 산화물 반도체 영역(103)과 제 2 산화물 반도체 영역(104) 사이에 도전율이 단계적으로 또는 연속적으로 변화되는 산화물 반도체의 중간 영역이 존재하여도 좋다. 또한, 산화물 반도체의 중간 영역은 제 1 산화물 반도체 영역(103) 및 제 2 산화물 반도체 영역(104)과 동일한 산화물 반도체층 중에 함께 형성되어도 좋고, 상이한 산화물 반도체층으로서 따로 형성되어도 좋다.
게이트 전극층(101)은 알루미늄, 구리, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등의 금속 재료, 또는 이들 금속 재료를 주성분으로 하는 합금 재료, 또는 이들 금속 재료를 성분으로 하는 질화물을 사용하여 단층으로 형성하거나 또는 적층하여 형성한다. 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하지만, 내열성이 낮거나 또는 부식(腐食)하기 쉽다는 문제점이 있으므로, 내열성 도전성 재료와 조합하여 사용하는 것이 바람직하다. 내열성 도전성 재료로서는 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등을 사용한다.
예를 들어, 게이트 전극층(101)의 적층 구조로서는, 알루미늄층 위에 몰리브덴층이 적층된 2층 구조, 또는 구리층 위에 몰리브덴층을 적층한 2층 구조, 또는 구리층 위에 질화티타늄층 또는 질화탄탈층을 적층을 적층한 2층 구조, 또는 질화티타늄층과 몰리브덴층을 적층한 2층 구조로 하는 것이 바람직하다. 3층의 적층 구조로서는, 텅스텐층 또는 질화텅스텐층과, 알루미늄과 실리콘의 합금층 또는 알루미늄과 티타늄의 합금층과, 질화티타늄층 또는 티타늄층을 적층한 구조로 하는 것이 바람직하다.
제 1 산화물 반도체 영역(103) 및 제 2 산화물 반도체 영역(104)을 형성하는 산화물 반도체층으로서는 InMO3(ZnO)m(m>0)로 표기되는 구조의 산화물 반도체를 사용하는 것이 바람직하고, 특히, In-Ga-Zn-O계 산화물 반도체를 사용하는 것이 바람직하다. 또한, M은 갈륨(Ga), 철(Fe), 니켈(Ni), 망간(Mn) 및 코발트(Co) 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서는, Ga인 경우 외, Ga와 Ni 또는 Ga와 Fe 등, Ga 외의 상기 금속 원소가 함유된 경우가 있다. 또한, 상기 산화물 반도체에 있어서, M으로서 함유된 금속 원소 외에 불순물 원소로서 Fe, Ni, 그 외의 천이 금속 원소, 또는 상기 천이 금속의 산화물이 함유된 것이 있다. 본 명세서에 있어서는, InMO3(ZnO)m(m>0)로 표기되는 구조의 산화물 반도체 중, M으로서 적어도 Ga를 포함하는 구조의 산화물 반도체를 In-Ga-Zn-O계 산화물 반도체라고 부르고, 상기 박막을 In-Ga-Zn-O계 비단결정막이라고도 부른다.
In-Ga-Zn-O계 비단결정막의 결정 구조는 비정질 구조가 XRD(X선 회절)의 분석에서는 관찰된다. 또한, In-Ga-Zn-O계 비단결정막은 스퍼터링법을 사용하여 형성한 후, 200℃ 내지 500℃, 대표적으로는 300℃ 내지 400℃로 10분 내지 100분 열 처리를 행한다.
In-Ga-Zn-O계 비단결정막을 박막 트랜지스터의 활성층으로서 사용함으로써 게이트 전압 ±20V에 있어서, 온/오프비가 109 이상, 이동도가 10 이상의 전기적 특성을 갖는 박막 트랜지스터를 제작할 수 있다.
다만, 제 1 산화물 반도체 영역(103) 및 제 2 산화물 반도체 영역(104)을 형성하는 산화물 반도체층은 InMO3(ZnO)m(m>0)로 표기되는 구조의 산화물 반도체층에 한정되지 않고, 인듐, 갈륨, 아연, 또는 주석 중 적어도 하나를 포함하면 좋다. 예를 들어, 산화아연(ZnO), 산화주석(SnO), 산화인듐아연(IZO), 산화인듐주석(ITO), 산화실리콘을 함유한 산화인듐주석(ITSO), 갈륨을 첨가한 산화아연(GZO) 등으로 이루어진 산화물 반도체층을 사용하여도 좋다.
또한, 제 1 산화물 반도체 영역(103)의 일부분이 소스 전극층 또는 드레인 전극층(105a, 105b) 사이에서 게이트 절연층(102)과, 소스 전극층 또는 드레인 전극층(105a, 105b)의 측면부와 접촉하도록 제 1 산화물 반도체 영역(103)은 형성된다. 제 1 산화물 반도체 영역(103)의 두께는 10㎚ 내지 300㎚로 하고, 바람직하게는 20㎚ 내지 100㎚로 한다.
제 1 산화물 반도체 영역(103)의 도전율은 1.0×10-8S/㎝ 이상인 것이 바람직하다. 또한, 제 1 산화물 반도체 영역(103)의 도전율은 1.0×10-3S/㎝ 미만인 것이 바람직하다. 제 1 산화물 반도체 영역(103)의 캐리어 농도 범위는 1×1017/㎤ 미만(더 바람직하게는 1×1011/㎤ 이상)인 것이 바람직하다. 제 1 산화물 반도체 영역(103)의 캐리어 농도 범위가 상기 범위를 넘으면 박막 트랜지스터가 노멀리 온이 될 우려가 있다.
또한, 제 1 산화물 반도체 영역(103) 중의 나트륨 농도는 5×1019/㎤ 이하로 하고, 바람직하게는 1×1018/㎤ 이하로 한다.
제 2 산화물 반도체 영역(104)은 제 1 산화물 반도체 영역(103)보다 도전율이 작은 것으로 하고, 제 2 산화물 반도체 영역(104)의 도전율은 1.0×10-8S/㎝ 미만인 것이 바람직하다. 또한, 제 2 산화물 반도체 영역(104)은 제 1 산화물 반도체 영역(103)보다 산소 공공 결함 밀도가 작은 것이 바람직하다. 산화물 반도체 중의 산소 공공 결함이 산화물 반도체의 도전율에 기여하기 때문이다. 또한, 제 2 산화물 반도체 영역(104)의 두께는 5㎚ 이상 1000㎚ 이하인 것이 바람직하고, 10㎚ 이상 100㎚ 이하인 것이 더 바람직하다.
제 1 산화물 반도체 영역(103)을 스퍼터링 성막할 때 사용하는 성막 가스 전체에 대한 산소 가스 유량의 비율보다 제 2 산화물 반도체 영역(104)을 스퍼터링 성막할 때 사용하는 성막 가스 전체에 대한 산소 가스 유량의 비율을 크게 함으로써, 제 1 산화물 반도체 영역(103)보다 제 2 산화물 반도체 영역(104)의 산소 공공 결함 밀도를 감소시켜, 도전율을 작게 할 수 있다. 제 2 산화물 반도체 영역(104)의 성막 조건은 성막 가스 전체에 대한 산소 가스 유량의 비율을 70부피% 이상으로 하는 것이 바람직하다. 또한, 제 1 산화물 반도체 영역(103)의 성막 조건은 성막 가스 전체에 대한 산소 가스 유량의 비율을 70부피% 미만으로 하는 것이 바람직하다.
제 1 산화물 반도체 영역(103)과 제 2 산화물 반도체 영역(104)은 연속적으로 형성할 수 있으므로, 표시 장치 제작의 효율화를 도모하여 생산성을 향상시킬 수 있다. 또한, 제 1 산화물 반도체 영역(103)과 제 2 산화물 반도체 영역(104)을 연속적으로 형성함으로써 제 1 산화물 반도체 영역(103)의 상면을 대기에 노출시키지 않고, 제 1 산화물 반도체 영역(103)의 패터닝을 행할 수 있다.
또한, 제 1 산화물 반도체 영역(103)과 제 2 산화물 반도체 영역(104)을 산소 가스의 유량을 늘리면서 한번에 형성함으로써 제 1 산화물 반도체 영역(103)과 제 2 산화물 반도체 영역(104)의 도전율을 연속적으로 변화시킬 수도 있다.
제 1 산화물 반도체 영역(103)은 박막 트랜지스터의 활성층으로서 기능한다. 한편, 제 1 산화물 반도체 영역(103)보다 도전율이 낮은 제 2 산화물 반도체 영역(104)은 제 1 산화물 반도체 영역(103)이 대기 중에 노출되거나, 산화물 반도체의 조성이나 막질을 변질시키는 불순물을 함유한 막과 접촉되는 것을 방지하는 보호층으로서 기능한다. 따라서, 채널 형성 영역을 갖고, 박막 트랜지스터의 전기적 특성을 결정하는 제 1 산화물 반도체층(103)은 조성이나 막질이 유사한 제 2 산화물 반도체 영역(104)과 접촉하므로, 불순물로 인한 조성이나 막질이나 계면 등의 변화를 방지할 수 있다. 또한, 보호층으로서 기능하는 제 2 산화물 반도체 영역(104)은 산화물 반도체의 조성이나 막질을 변질시키는 불순물을 함유한 막과 접촉하지만, 제 1 산화물 반도체 영역(103)보다 도전율이 낮으므로, 박막 트랜지스터의 전기적 특성에 영향을 주지 않는다.
상술한 바와 같이, 제 1 산화물 반도체 영역을 활성층으로서 사용한 박막 트랜지스터에 있어서, 제 1 산화물 반도체 영역과 박막 트랜지스터의 보호 절연층 사이에 제 1 산화물 반도체 영역보다 도전율이 낮고, 보호층으로서 기능하는 제 2 산화물 반도체 영역을 형성함으로써, 제 1 산화물 반도체 영역의 조성의 변화나 막질의 열화를 방지하고, 박막 트랜지스터의 전기적 특성을 안정시킬 수 있다.
소스 전극층 또는 드레인 전극층(105a, 105b)은 제 1 도전막(112a, 112b), 제 2 도전막(113a, 113b), 제 3 도전막(114a, 114b)으로 이루어진 3층 구조이다. 제 1 도전막(112a, 112b) 내지 제 3 도전막(114a, 114b)의 재료로서는, 알루미늄, 구리, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등의 금속 재료, 또는 이들 금속 재료를 주성분으로 하는 합금 재료, 또는 이들 금속 재료를 성분으로 하는 질화물을 사용할 수 있다. 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하지만, 내열성이 낮거나 또는 부식하기 쉽다는 문제점이 있으므로 내열성 도전성 재료와 조합하여 사용하는 것이 바람직하다. 내열성 도전성 재료로서는 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등을 사용한다.
예를 들어, 제 1 도전막(112a, 112b) 및 제 3 도전막(114a, 114b)에 내열성 도전성 재료인 티타늄을 사용하고, 제 2 도전막(113a, 113b)에 저저항인 네오디뮴을 함유한 알루미늄 합금을 사용하는 것이 바람직하다. 이러한 구성으로 함으로써, 알루미늄의 저저항성을 살리면서 힐록의 발생을 저감할 수 있다. 또한, 본 실시형태에서는, 소스 전극층 또는 드레인 전극층(105a, 105b)을 제 1 도전막(112a, 112b), 제 2 도전막(113a, 113b), 제 3 도전막(114a, 114b)으로 이루어지는 3층 구조로 하지만, 이것에 한정되지 않고, 단층 구조로 하여도 좋고, 2층 구조로 하여도 좋고, 4층 이상의 구조로 하여도 좋다.
상술한 바와 같은 구성으로 함으로써, 제 1 산화물 반도체 영역을 활성층으로서 사용한 박막 트랜지스터에 있어서, 제 1 산화물 반도체 영역과 박막 트랜지스터의 보호 절연층 사이에 제 1 산화물 반도체 영역보다 도전율이 낮고, 보호층으로서 기능하는 제 2 산화물 반도체 영역을 형성함으로써 제 1 산화물 반도체 영역의 조성의 변화나 막질의 열화를 방지하고, 박막 트랜지스터의 전기적 특성을 안정시킬 수 있다.
또한, 본 실시형태에 제시하는 구성은 다른 실시형태에 제시하는 구성을 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에서 제시한 박막 트랜지스터를 포함한 표시 장치의 제작 공정에 대하여 도 2a 내지 도 9를 사용하여 설명한다. 도 2a 내지 도 3c는 단면도이고, 도 4 내지 도 7은 평면도이고, 도 4 내지 도 7의 선 A1-A2 및 선 B1-B2는 도 2a 내지 도 3c의 단면도에 도시하는 선 A1-A2, 선 B1-B2에 대응한다.
우선, 기판(100)을 준비한다. 기판(100)은 바륨 보로실리케이트 유리, 알루미노 보로실리케이트 유리, 또는 알루미노 실리케이트 유리 등, 퓨전(fusion)법이나 플로트(float)법으로 제작되는 무 알칼리 유리 기판, 세라믹 기판 외, 본 제작 공정의 처리 온도에 견딜 수 있는 내열성을 갖는 플라스틱 기판 등을 사용할 수 있다. 또한, 스테인리스 합금 등의 금속 기판 표면에 절연막을 형성한 기판을 적용하여도 좋다. 기판(100)의 크기는 320㎜×400㎜, 370㎜×470㎜, 550㎜×650㎜, 600㎜×720㎜, 680㎜×880㎜, 730㎜×920㎜, 1000㎜×1200㎜, 1100㎜×1250㎜, 1150㎜×1300㎜, 1500㎜×1800㎜, 1900㎜×2200㎜, 2160㎜×2460㎜, 2400㎜×2800㎜, 또는 2850㎜×3050㎜ 등을 사용할 수 있다.
또한, 기판(100) 위에 하지막으로서 절연막을 형성하여도 좋다. 하지막으로서는, CVD법이나 스퍼터링법 등을 사용하여 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 또는 질화산화실리콘막을 단층으로 형성하거나 또는 적층하여 형성하면 좋다. 기판(100)으로서 유리 기판과 같은 가동 이온을 함유한 기판을 사용하는 경우, 하지막으로서 질화실리콘막, 질화산화실리콘막 등의 질소를 함유한 막을 사용함으로써 가동 이온이 산화물 반도체층에 침입되는 것을 방지할 수 있다.
다음에, 게이트 전극층(101)을 포함하는 게이트 배선, 용량 배선(108), 및 제 1 단자(121)를 형성하기 위한 도전막을 스퍼터링법이나 진공 증착법으로 기판(100) 전체 면에 형성한다. 다음에, 제 1 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거함으로써, 배선 및 전극(게이트 전극층(101)을 포함하는 게이트 배선, 용량 배선(108), 및 제 1 단자(121))을 형성한다. 이 때, 단절 및 단선을 방지하기 위하여 적어도 게이트 전극층(101)의 단부에 테이퍼 형상이 형성되도록 에칭하는 것이 바람직하다. 이 단계에서의 단면도를 도 2a에 도시한다. 또한, 이 단계에서의 평면도가 도 4에 상당한다.
게이트 전극층(101)을 포함하는 게이트 배선, 용량 배선(108), 단자부의 제 1 단자(121)는 실시형태 1에서 제시한 도전성 재료를 사용하여 단층으로 형성하거나 또는 적층하여 형성할 수 있다.
다음에, 게이트 전극층(101) 위에 게이트 절연층(102)을 전체 면에 형성한다. 게이트 절연층(102)은 CVD법이나 스퍼터링법 등을 사용하여 막 두께가 50㎚ 내지 250㎚가 되도록 형성한다.
예를 들어, 게이트 절연층(102)으로서 CVD법이나 스퍼터링법에 의하여 산화실리콘막을 사용하여 100㎚의 두께로 형성한다. 물론, 게이트 절연층(102)은 이러한 산화실리콘막에 한정되지 않고, 산화질화실리콘막, 질화산화실리콘막, 질화실리콘막, 산화알루미늄막, 산화탄탈막 등의 다른 절연막을 사용하여 이들 재료로 이루어진 단층 또는 적층 구조로서 형성하여도 좋다.
또한, 게이트 절연층(102)으로서 유기 실란 가스를 사용한 CVD법에 의하여 산화실리콘층을 형성할 수도 있다. 유기 실란 가스로서는, 규산에틸(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란(TMS: 화학식 Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다.
또한, 게이트 절연층(102)으로서, 알루미늄, 이트륨, 또는 하프늄의 산화물, 질화물, 산화질화물, 또는 질화산화물의 일종, 또는 이들의 화합물을 적어도 2종 이상 포함한 화합물을 사용할 수도 있다.
또한, 본 명세서에 있어서, 산화질화물이란 그 조성으로서 질소 원자보다 산소 원자의 개수가 많은 물질을 가리키고, 질화산화물이란 그 조성으로서 산소 원자보다 질소 원자의 개수가 많은 물질을 가리킨다. 예를 들어, 산화질화실리콘막이란 그 조성으로서 질소 원자보다 산소 원자의 개수가 많고, 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 사용하여 측정한 경우에, 농도 범위로서 산소가 50at.% 내지 70at.%, 질소가 0.5at.% 내지 15at.%, 실리콘이 25at.% 내지 35at.%, 수소가 0.1at.% 내지 10at.%의 범위에서 함유된 것을 가리킨다. 또한, 질화산화실리콘막이란 그 조성으로서 산소 원자보다 질소 원자의 개수가 많고, RBS 및 HFS를 사용하여 측정한 경우에, 농도 범위로서 산소가 5at.% 내지 30at.%, 질소가 20at.% 내지 55at.%, 실리콘이 25at.% 내지 35at.%, 수소가 10at.% 내지 30at.%의 범위로 함유된 것을 가리킨다. 다만, 산화질화실리콘 또는 질화산화실리콘을 구성하는 원자의 합계를 100at.%로 할 때, 질소, 산소, 실리콘 및 수소의 함유 비율이 상기 범위 내에 포함되는 것으로 한다.
다음에, 제 2 포토리소그래피 공정을 행하여 게이트 절연층(102) 위에 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거함으로써, 게이트 전극층(101)과 같은 재료의 배선이나 전극층에 도달되는 콘택트 홀을 게이트 절연층(102)에 형성한다. 이 콘택트 홀은 이후 형성하는 도전막과 직접 접속하기 위하여 형성한다. 예를 들어, 단자부의 제 1 단자(121)와 전기적으로 접속하는 단자를 형성하는 경우에 콘택트 홀을 형성한다.
다음에, 게이트 절연층(102) 위에 금속 재료로 이루어진 제 1 도전막(112), 제 2 도전막(113), 제 3 도전막(114)을 스퍼터링법이나 진공 증착법을 사용하여 형성한다. 이 단계에서의 단면도를 도 2b에 도시한다.
제 1 도전막(112), 제 2 도전막(113), 제 3 도전막(114)의 재료로서는 실시형태 1에서 제시한 도전성 재료를 사용하여 단층으로 형성하거나 또는 적층하여 형성할 수 있다. 본 실시형태에서는 제 1 도전막(112) 및 제 3 도전막(114)으로서 내열성 도전성 재료인 티타늄을 사용하고, 제 2 도전막(113)으로서 네오디뮴을 함유한 알루미늄 합금을 사용한다. 이러한 구성으로 함으로써 알루미늄의 저저항성을 살리면서 힐록의 발생을 저감할 수 있다.
다음에, 제 3 포토리소그래피 공정을 행하여 레지스트 마스크(131)를 형성하고, 에칭에 의하여 불필요한 부분을 제거하여 소스 전극층 또는 드레인 전극층(105a, 105b) 및 접속 전극(120)을 형성한다. 이때의 에칭 방법으로서 웨트 에칭 또는 드라이 에칭을 사용한다. 예를 들어, 제 1 도전막(112), 제 3 도전막(114)에 티타늄을 사용하고, 제 2 도전막(113)에 네오디뮴을 함유한 알루미늄 합금을 사용하는 경우에는 과산화수소수, 가열 염산, 또는 불화암모늄을 함유한 초산 수용액을 에찬트에 사용하여 웨트 에칭할 수 있다. 예를 들어, KSMF-240(KANTO CHEMICAL CO.,INC)을 사용하여 제 1 도전막(112) 내지 제 3 도전막(114)을 한번에 에칭할 수 있다.
또한, 제 1 도전막(112) 내지 제 3 도전막(114)의 에칭을 과산화수소수, 가열 염산 또는 불화암모늄을 함유한 초산 수용액을 에찬트로 하는 에칭으로 한번에 행할 수 있기 때문에, 소스 전극층 또는 드레인 전극층(105a, 105b)의 각 도전막의 단부는 일치하고, 연속적인 구조로 할 수 있다. 또한, 소스 전극층 또는 드레인 전극층(105a, 105b)의 단부를 테이퍼 형상으로 에칭함으로써, 제 1 산화물 반도체 영역(103)의 피복성을 향상시키고, 단차(step) 형상이 원인이 되어 제 1 산화물 반도체 영역(103)이 단절되는 것을 방지할 수 있다. 이 단계에서의 단면도를 도 2c에 도시한다. 또한, 이 단계에서의 평면도가 도 5에 상당한다.
또한, 이 제 3 포토리소그래피 공정에 있어서, 소스 전극층 또는 드레인 전극층(105a, 105b)과 같은 재료인 제 2 단자(122)를 단자부에 남긴다. 또한, 제 2 단자(122)는 소스 배선(소스 전극층 또는 드레인 전극층(105a, 105b)을 포함하는 소스 배선)과 전기적으로 접속된다.
또한, 단자부에 있어서, 접속 전극(120)은 게이트 절연층(102)에 형성된 콘택트 홀을 통하여 단자부의 제 1 단자(121)와 직접 접속된다.
다음에, 게이트 절연층(102), 소스 전극층 또는 드레인 전극층(105a, 105b)에 표면 처리를 행한다. 표면 처리로서는, 불활성 가스 또는 반응성 가스를 사용한 플라즈마 처리 등을 행할 수 있다.
레지스트 마스크(131)를 제거한 후, 기판(100)이 설치된 챔버 내에서 아르곤 가스를 도입하여 플라즈마를 발생시켜 역 스퍼터링을 행함으로써, 게이트 절연층(102) 표면에 부착된 불순물을 제거한다. 또한, 역 스퍼터링을 행함으로써 게이트 절연층(102) 표면의 평탄성을 향상시킬 수도 있다. 이 단계에서의 단면도를 도 2d에 도시한다. 역 스퍼터링이란 타깃 측에 전압을 인가하지 않고 아르곤 분위기하에서 기판 측에 RF 전원을 사용하여 전압을 인가하여 기판에 플라즈마를 생성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨 등을 사용하여도 좋다. 또한, 아르곤 분위기에 산소, 수소, N2O 등을 첨가한 분위기에서 행하여도 좋다. 또한, 아르곤 분위기에 Cl2, CF4 등을 첨가한 분위기에서 행하여도 좋다. 역 스퍼터링 처리 후, 대기에 노출하지 않고, 제 1 산화물 반도체막을 형성함으로써 게이트 절연층(102)과 제 1 산화물 반도체 영역(103)의 계면에 먼지나 수분이 부착되는 것을 방지할 수 있다.
다음에, 제 1 산화물 반도체 영역(103) 및 제 2 산화물 반도체 영역(104)을 형성하기 위한 산화물 반도체막을 형성한다. 본 실시형태에서는 제 1 산화물 반도체 영역(103)과 제 2 산화물 반도체 영역(104)을 상이한 산화물 반도체층으로 형성한다. 우선, 게이트 절연층(102) 위에 제 1 산화물 반도체 영역(103)을 형성하기 위한 제 1 산화물 반도체막을 스퍼터링법을 사용하여 아르곤 등의 희 가스와 산소 가스의 분위기하에서 형성한다. 제 1 산화물 반도체막으로서는, 실시형태 1에서 제시한 산화물 반도체를 사용할 수 있고, In-Ga-Zn-O계 산화물 반도체를 사용하는 것이 바람직하다. 제 1 산화물 반도체막의 구체적인 성막 조건 예로서는, 직경 8인치의 In, Ga, 및 Zn을 함유한 산화물 반도체 타깃(In2O3: Ga2O3: ZnO=1:1:1)을 사용하여 기판과 타깃 사이의 거리를 170㎜, 압력 0.4Pa, 직류(DC) 전원 0.5㎾, 성막 가스 Ar:O2=50:5(sccm), 성막 온도를 실온으로 하여 스퍼터링 성막을 행한다. 또한, 타깃으로서는, In2O3를 함유한 직경 8인치의 원반 위에 펠릿(pellet) 상태의 Ga2O3와 ZnO를 배치하도록 하여도 좋다. 또한, 펄스 직류(DC) 전원을 사용하면, 먼지를 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다. 제 1 산화물 반도체막의 막 두께는 10㎚ 내지 300㎚로 하고, 바람직하게는 20㎚ 내지 100㎚로 한다.
다음에, 대기에 노출하지 않고, 제 2 산화물 반도체층(104)을 형성하기 위한 제 2 산화물 반도체막을 스퍼터링법을 사용하여 아르곤 등의 희 가스와 산소 가스의 분위기하에서 형성한다. 제 2 산화물 반도체막으로서는 실시형태 1에서 제시한 산화물 반도체를 사용할 수 있고, In-Ga-Zn-O계 산화물 반도체를 사용하는 것이 바람직하다. 제 1 산화물 반도체막의 형성 후, 대기에 노출하지 않고 제 2 산화물 반도체막을 형성함으로써, 제 1 산화물 반도체 영역(103)과 제 2 산화물 반도체 영역(104)의 계면에 먼지나 수분이 흡착하여 제 1 산화물 반도체 영역(103)의 막질이나 조성이 변화되는 것을 방지할 수 있다. 제 2 산화물 반도체막의 구체적인 성막 조건 예로서는 직경 8인치의 In, Ga, 및 Zn을 함유한 산화물 반도체 타깃(In2O3: Ga2O3: ZnO=1:1:1)을 사용하여 기판과 타깃 사이의 거리를 170㎜, 압력 0.4㎩, 직류(DC) 전원 0.5㎾, 성막 가스 Ar: O2=50:1(sccm), 성막 온도를 실온으로 하여 스퍼터링 형성을 행한다. 또한, 타깃으로서는 In2O3을 함유한 직경 8인치의 원반 위에 펠릿 상태의 Ga2O3와 ZnO를 배치하도록 하여도 좋다. 또한, 펄스 직류(DC) 전원을 사용하면, 먼지를 경감할 수 있고, 막 두께도 균일하게 되기 때문에 바람직하다. 제 2 산화물 반도체막의 막 두께는 5㎚ 내지 1000㎚로 하고, 바람직하게는 10㎚ 내지 100㎚로 한다.
여기서, 제 1 산화물 반도체막을 스퍼터링 성막할 때 사용하는 성막 가스 전체에 대한 산소 가스 유량의 비율보다 제 2 산화물 반도체막을 스퍼터링 성막할 때 사용하는 성막 가스 전체에 대한 산소 가스 유량의 비율을 크게 한다. 이로써, 제 1 산화물 반도체막보다 제 2 산화물 반도체막의 도전율을 작게 할 수 있다. 또한, 제 2 산화물 반도체막의 성막 조건은 성막 가스 전체에 대한 산소 가스 유량의 비율을 70부피% 이상으로 하는 것이 바람직하다. 제 1 산화물 반도체막의 성막 조건은 성막 가스 전체에 대한 산소 가스의 비율을 70부피% 미만으로 하는 것이 바람직하다.
또한, 본 실시형태에서는 제 1 산화물 반도체 영역(103) 및 제 2 산화물 반도체 영역(104)을 형성하는 산화물 반도체막을 상이한 산화물 반도체막으로서 형성하지만, 본 발명은 이것에 한정되지 않는다. 제 1 산화물 반도체 영역(103)을 형성하는 제 1 산화물 반도체막 및 제 2 산화물 반도체 영역(104)을 형성하는 제 2 산화물 반도체막을 산소 가스의 유량을 연속적으로 늘리면서 한번에 형성함으로써, 도전율이 연속적으로 변화되는 동일한 산화물 반도체막으로서 형성할 수도 있다. 또한, 산소 가스의 유량을 단계적으로 늘리면서 산화물 반도체막을 복수회 형성함으로써 제 1 산화물 반도체 영역(103)을 형성하는 제 1 산화물 반도체막과 제 2 산화물 반도체 영역(104)을 형성하는 제 2 산화물 반도체막 사이에 도전율이 단계적으로 변화되는 복수의 산화물 반도체막을 형성할 수도 있다.
또한, 제 1 산화물 반도체막과 제 2 산화물 반도체막을 연속적으로 형성할 수 있으므로, 표시 장치 제작의 효율화를 도모하고, 생산성을 향상시킬 수 있다.
제 1 산화물 반도체막 또는 제 2 산화물 반도체막의 형성은 앞에서 역 스퍼터링을 행한 챔버와 동일 챔버로 형성하여도 좋고, 앞에서 역 스퍼터링을 행한 챔버와 상이한 챔버로 형성하여도 좋다.
스퍼터링법에는 스퍼터링용 전원에 고주파 전원을 사용하는 RF 스퍼터링법과, DC 스퍼터링법이 있고, 또한, 펄스적으로 바이어스를 인가하는 펄스 DC 스퍼터링법도 있다. RF 스퍼터링법은 주로 절연막을 형성하는 경우에 사용되고, DC 스퍼터링법은 주로 금속막을 형성하는 경우에 사용된다.
또한, 상이한 재료로 이루어진 복수의 타깃을 설치할 수 있는 다원 스퍼터링 장치도 있다. 다원 스퍼터링 장치는 동일 챔버에서 상이한 재료막을 적층 형성할 수도 있고, 동일 챔버에서 복수 종류의 재료를 동시에 방전시켜 형성할 수도 있다.
또한, 챔버 내부에 자석 기구를 구비한 마그네트론 스퍼터링법을 사용하는 스퍼터링 장치나 글로우 방전을 사용하지 않고 마이크로파를 사용하여 발생시킨 플라즈마를 사용하는 ECR 스퍼터링법을 사용하는 스퍼터링 장치가 있다.
또한, 스퍼터링법을 사용하는 성막 방법으로서, 성막 중에 타깃 물질과 스퍼터링 가스 성분을 화학 반응시켜 이들 화합물 박막을 형성하는 리액티브 스퍼터링법이나, 성막 중에 기판에도 전압을 인가하는 바이어스 스퍼터링법도 있다.
다음에, 제 4 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 제 1 산화물 반도체막 및 제 2 산화물 반도체막을 에칭한다. 여기서, 레지스트 마스크를 제 2 산화물 반도체막 위에 형성함으로써, 레지스트 마스크가 제 1 산화물 반도체막과 직접 접촉되는 것을 방지할 수 있으므로 레지스트 마스크로부터 불순물이 제 1 산화물 반도체막에 침입되는 것을 방지할 수 있다. 또한, 레지스트의 제거에 O2 애싱이나 레지스트 박리액을 사용하는 경우, 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성함으로써 제 1 산화물 반도체막의 오염을 방지할 수 있다.
에칭에 의하여 불필요한 부분을 제거하여 제 1 산화물 반도체막 및 제 2 산화물 반도체막을 섬 형상으로 함으로써, 제 1 산화물 반도체막으로 이루어진 제 1 산화물 반도체 영역(103), 제 2 산화물 반도체막으로 이루어진 제 2 산화물 반도체 영역(104)을 형성한다. 에칭으로서는 구연산이나 옥살산 등의 유기산을 에찬트로서 사용하는 웨트 에칭을 행할 수 있다. 예를 들어, In-Ga-Zn-O계 비단결정막을 제 1 산화물 반도체막 및 제 2 산화물 반도체막으로서 사용하는 경우, ITO07N(KANTO CHEMICAL CO.,INC. 제작)을 사용하는 것이 바람직하다.
또한, 여기서의 에칭은 웨트 에칭에 한정되지 않고, 드라이 에칭을 사용하여도 좋다. 드라이 에칭에 사용하는 에칭 장치로서는, 반응성 이온 에칭법(RIE법)을 사용한 에칭 장치나, ECR(Electron Cyclotron Resonance)나 ICP(Inductively Coupled Plasma) 등의 고밀도 플라즈마원을 사용한 드라이 에칭 장치를 사용할 수 있다. 또한, ICP 에칭 장치와 비교하여 넓은 면적에 걸쳐 균일한 방전을 얻기 쉬운 드라이 에칭 장치로서는, 상부 전극을 접지시키고, 하부 전극에 13.56㎒의 고주파 전원을 접속하고, 또한, 하부 전극에 3.2㎒의 저주파 전원을 접속한 ECCP(Enhanced Capacitively Coupled Plasma) 모드의 에칭 장치가 있다. 이 ECCP 모드의 에칭 장치라면, 예를 들어, 기판으로서 제 10 세대의 3m를 넘는 크기의 기판을 사용하는 경우에도 대응할 수 있다. 상술한 공정으로 제 1 산화물 반도체 영역(103)을 채널 형성 영역으로 하는 박막 트랜지스터(170)를 제작할 수 있다. 이 단계에서의 단면도를 도 3a에 도시한다. 또한, 이 단계에서의 평면도가 도 6에 상당한다.
박막 트랜지스터(170)에 있어서, 제 1 산화물 반도체 영역(103)은 활성층으로서 기능한다. 한편, 제 1 산화물 반도체 영역(103)보다 도전율이 낮은 제 2 산화물 반도체 영역(104)은 제 1 산화물 반도체 영역(103)이 대기 중에 노출되거나 산화물 반도체의 조성이나 막질을 변질시키는 불순물을 함유한 막과 접촉되는 것을 방지하는 보호층으로서 기능한다. 이 때, 채널 형성 영역을 갖고, 박막 트랜지스터의 전기적 특성을 결정하는 제 1 산화물 반도체층(103)은 조성이나 막질이 유사한 제 2 산화물 반도체 영역(104)과 접촉되므로, 불순물로 인한 조성이나 막질이나 계면 등의 변화를 방지할 수 있다. 또한, 보호층으로서 기능하는 제 2 산화물 반도체 영역(104)은 산화물 반도체의 조성이나 막질을 변질시키는 불순물을 함유한 막과 접촉되지만, 제 1 산화물 반도체 영역(103)보다 도전율이 낮으므로 박막 트랜지스터의 전기적 특성에 영향을 주지 않는다.
레지스트 마스크를 제거한 후, 200℃ 내지 600℃, 대표적으로는, 250℃ 내지 500℃의 열 처리를 행하는 것이 바람직하다. 여기서는, 노(爐)에 넣고, 질소 분위기하에서 350℃, 1시간의 열 처리를 행한다. 이 열 처리에 의하여 In-Ga-Zn-O계 비단결정막의 원자 레벨의 재배열이 행해진다. 이 열 처리에 의하여 캐리어의 이동을 저해하는 변형이 해방되기 때문에, 여기서의 열 처리(광 어닐링도 포함함)는 중요하다. 또한, 열 처리를 행하는 타이밍은 제 2 In-Ga-Zn-O계 비단결정막의 형성 후라면 특히 한정되지 않고, 예를 들어, 화소 전극 형성 후에 행하여도 좋다.
다음에, 박막 트랜지스터(170)를 덮는 보호 절연층(107)을 형성한다. 보호 절연층(107)은 스퍼터링법 등을 사용하여 얻어지는 질화실리콘막, 산화실리콘막, 산화질화실리콘막, 산화알루미늄막, 산화탄탈막 등을 사용할 수 있다.
다음에, 제 5 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 보호 절연층(107)을 에칭하여 소스 전극층 또는 드레인 전극층(105b)에 도달되는 콘택트 홀(125)을 형성한다. 또한, 여기서 행해지는 에칭에 의하여, 제 2 단자(122)에 도달되는 콘택트 홀(127), 접속 전극(120)에 도달되는 콘택트 홀(126)도 형성한다. 이 단계에서의 단면도를 도 3b에 도시한다.
다음에, 레지스트 마스크를 제거한 후, 투명 도전막을 형성한다. 투명 도전막의 재료로서는 산화인듐(In2O3)이나 산화인듐-산화주석합금(In2O3-SnO2, ITO라고 약기함) 등을 스퍼터링법이나 진공 증착법 등을 사용하여 형성한다. 이러한 재료의 에칭 처리는 염산계의 용액을 사용하여 행한다. 그러나, 특히 ITO의 에칭은 잔사(殘渣)가 발생하기 쉬우므로 에칭 가공성을 개선하기 위하여 산화인듐-산화아연합금(In2O3-ZnO)을 사용하여도 좋다.
다음에, 제 6 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거하여 화소 전극층(110)을 형성한다. 화소 전극층(110)은 콘택트 홀(125)을 통하여 소스 전극층 또는 드레인 전극층(105b)과 직접 접속된다.
또한, 이 제 6 포토리소그래피 공정에 있어서, 용량부의 게이트 절연층(102) 및 보호 절연층(107)을 유전체로 하여, 용량 배선(108)과 화소 전극층(110)으로 유지 용량이 형성된다.
또한, 이 제 6 포토리소그래피 공정에 있어서, 제 1 단자 및 제 2 단자를 레지스트 마스크로 덮음으로써 단자부에 형성된 투명 도전막(128, 129)을 남긴다. 투명 도전막(128, 129)은 FPC와 접속하기 위하여 사용되는 전극 또는 배선이 된다. 제 1 단자(121)와 직접 접속된 접속 전극(120) 위에 형성된 투명 도전막(128)은 게이트 배선의 입력 단자로서 기능하는 접속용의 단자 전극이 된다. 제 2 단자(122) 위에 형성된 투명 도전막(129)은 소스 배선의 입력 단자로서 기능하는 접속용의 단자 전극이다.
다음에, 레지스트 마스크를 제거하고, 이 단계에서의 단면도를 도 3c에 도시한다. 또한, 이 단계에서의 평면도가 도 7에 상당한다.
또한, 도 8a1, 도 8a2는 이 단계에서의 게이트 배선 단자부의 평면도 및 단면도를 각각 도시한 것이다. 도 8a1은 도 8a2 중의 C1-C2선에 따른 단면도에 상당한다. 도 8a1에 있어서, 보호 절연막(154) 위에 형성되는 투명 도전막(155)은 입력 단자로서 기능하는 접속용의 단자 전극이다. 또한, 도 8a1에 있어서, 단자부에서는 게이트 배선과 같은 재료로 형성되는 제 1 단자(151)와, 소스 배선과 같은 재료로 형성되는 접속 전극(153)이 게이트 절연층(152)을 사이에 두고 중첩되고 직접 접촉되어 도통된다. 또한, 접속 전극(153)과 투명 도전막(155)이 보호 절연막(154)에 형성된 콘택트 홀을 통하여 직접 접촉되어 도통된다.
또한, 도 8b1 및 도 8b2는 소스 배선 단자부의 평면도 및 단면도를 각각 도시한 것이다. 또한, 도 8b1은 도 8b2 중의 D1-D2선에 따른 단면도에 상당한다. 도 8b1에 있어서, 보호 절연막(154) 위에 형성되는 투명 도전막(155)은 입력 단자로서 기능하는 접속용의 단자 전극이다. 또한, 도 8b1에 있어서, 단자부에서는 게이트 배선과 같은 재료로 형성되는 전극(156)이 소스 배선과 전기적으로 접속되는 제 2 단자(150) 하방에 게이트 절연층(152)을 사이에 두고 중첩된다. 전극(156)은 제 2 단자(150)와 전기적으로 접속되지 않고, 전극(156)을 제 2 단자(150)와 상이한 전위, 예를 들어 플로팅, GND, 0V 등으로 설정하면 노이즈 대책을 위한 용량 또는 정전기 대책을 위한 용량을 형성할 수 있다. 또한, 제 2 단자(150)는 보호 절연막(154)을 사이에 두고 투명 도전막(155)과 전기적으로 접속된다.
게이트 배선, 소스 배선, 및 용량 배선은 화소 밀도에 따라 복수개 형성되는 것이다. 또한, 단자부에 있어서는, 게이트 배선과 같은 전위의 제 1 단자, 소스 배선과 같은 전위의 제 2 단자, 용량 배선과 같은 전위의 제 3 단자 등이 복수 나란히 배치된다. 각각의 단자 수는 각각 임의의 수로 설정하면 좋은 것으로 하고, 실시자가 적절히 결정하면 좋다.
상술한 바와 같이, 6회의 포토리소그래피 공정에 의하여 6장의 포토 마스크를 사용하여 보텀 게이트형의 n채널형 박막 트랜지스터인 박막 트랜지스터(170)를 갖는 화소 박막 트랜지스터부, 유지 용량을 완성시킬 수 있다. 그리고, 이들을 개개의 화소에 대응하여 매트릭스 형상으로 배치하여 화소부를 구성함으로써, 액티브 매트릭스형 표시 장치를 제작하기 위한 한쪽의 기판으로 할 수 있다. 본 명세서에서는 편의상 이러한 기판을 액티브 매트릭스 기판이라고 부른다.
액티브 매트릭스형 액정 표시 장치를 제작하는 경우에는, 액티브 매트릭스 기판과, 대향 전극이 형성된 대향 기판 사이에 액정층을 형성하고, 액티브 매트릭스 기판과 대향 기판을 고정한다. 또한, 대향 기판에 형성된 대향 전극과 전기적으로 접속되는 공통 전극을 액티브 매트릭스 기판 위에 형성하고, 공통 전극과 전기적으로 접속되는 제 4 단자를 단자부에 형성한다. 이 제 4 단자는 공통 전극을 고정 전위, 예를 들어, GND, 0V 등으로 설정하기 위한 단자이다.
또한, 본 실시형태는 도 7의 화소 구성에 한정되지 않고, 도 7과 상이한 화소 구성의 예를 도 9에 도시한다. 도 9에서는 용량 배선을 형성하지 않고, 보호 절연막 및 게이트 절연층을 사이에 두고 화소 전극을 인접된 화소의 게이트 배선과 중첩함으로써 유지 용량을 형성하는 예이고, 이 경우, 용량 배선 및 용량 배선과 접속되는 제 3 단자는 생략할 수 있다. 또한, 도 9에 있어서, 도 7과 같은 부분에는 같은 부호를 사용하여 설명한다.
액티브 매트릭스형 액정 표시 장치에 있어서는, 매트릭스 형상으로 배치된 화소 전극을 구동시킴으로써 화면상에 표시 패턴이 형성된다. 자세히 설명하면, 선택된 화소 전극과 상기 화소 전극에 대응하는 대향 전극 사이에 전압이 인가됨으로써, 화소 전극과 대향 전극 사이에 배치된 액정층이 광학적으로 변조되고, 이 광학 변조가 표시 패턴으로서 관찰자에 인식된다.
액정 표시 장치의 동영상 표시에 있어서, 액정 분자 자체의 응답이 느리므로, 잔상이 생기거나 또는 동영상의 번짐 형상이 일어나는 문제가 있다. 액정 표시 장치의 동영상 특성을 개선하기 위하여, 전체 면 흑 표시를 1프레임 간격으로 행하는, 소위, 흑 삽입이라고 불리는 구동 기술이 있다.
또한, 수직 동기 주파수를 통상의 1.5배 이상, 바람직하게는 2배 이상으로 함으로써 동영상 특성을 개선하는, 소위, 배속(倍速) 구동이라고 불리는 구동 기술도 있다.
또한, 액정 표시 장치의 동영상 특성을 개선하기 위하여, 백 라이트로서 복수의 LED(발광 다이오드) 광원 또는 복수의 EL 광원 등을 사용하여 면 광원을 구성하고, 면 광원을 구성하는 각 광원을 독립적으로 하나의 프레임 기간 내에 간헐(間歇) 점등 구동하는 구동 기술도 있다. 면 광원으로서 3종류 이상의 LED를 사용하여도 좋고, 백색 발광의 LED를 사용하여도 좋다. 독립적으로 복수의 LED를 제어할 수 있으므로, 액정층의 광학 변조를 전환하는 타이밍에 맞추어 LED의 발광 타이밍을 동기시킬 수도 있다. 이 구동 기술은 LED를 부분적으로 소광할 수 있으므로, 특히 1화면을 차지하는 흑은 표시 영역의 비율이 많은 영상 표시의 경우에는 소비 전력의 저감 효과가 도모된다.
이들 구동 기술을 조합함으로써 액정 표시 장치의 동영상 특성 등의 표시 특성을 종래보다 개선할 수 있다.
본 실시형태에서 얻어지는 n채널형 트랜지스터는 산화물 반도체를 채널 형성 영역에 사용하여 양호한 동특성을 갖기 때문에, 이들 구동 기술을 조합할 수 있다. 채널 형성 영역에 In-Ga-Zn-O계 비단결정막을 사용하면 더 바람직하다.
또한, 발광 표시 장치를 제작하는 경우, 유기 발광 소자의 한쪽의 전극(캐소드라고도 불림)은 저전원 전위, 예를 들어, GND, 0V 등으로 설정하기 때문에, 캐소드를 저전원 전위, 예를 들어, GND, 0V 등으로 설정하기 위한 제 4 단자가 단자부에 형성된다. 또한, 발광 표시 장치를 제작하는 경우에는 소스 배선, 및 게이트 배선에 추가하여 전원 공급선을 형성한다. 따라서, 단자부에는 전원 공급선과 전기적으로 접속되는 제 5 단자를 형성한다.
상술한 바와 같이, 활성층으로서 기능하는 제 1 산화물 반도체 영역과 박막 트랜지스터의 보호 절연층 사이에 제 1 산화물 반도체보다 도전율이 낮고 보호층으로서 기능하는 제 2 산화물 반도체 영역을 형성함으로써, 제 1 산화물 반도체 영역의 조성의 변화나 막질의 열화를 방지하고, 박막 트랜지스터의 전기적 특성을 안정시킬 수 있다.
상기 박막 트랜지스터를 표시 장치의 화소부 및 구동 회로부에 사용함으로써, 전기 특성이 높고 신뢰성이 좋은 표시 장치를 제공할 수 있다.
또한, 본 실시형태에 제시하는 구성은 다른 실시형태에 제시하는 구성을 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1에서 제시한 박막 트랜지스터와 상이한 형상의 박막 트랜지스터에 대하여 도 10을 사용하여 설명한다.
본 실시형태의 보텀 게이트 구조의 박막 트랜지스터를 도 10에 도시한다. 도 10에 도시하는 박막 트랜지스터에는 기판(100) 위에 게이트 전극층(101)이 형성되고, 게이트 전극층(101) 위에 게이트 절연층(102)이 형성되고, 게이트 절연층(102) 위에 소스 전극층 또는 드레인 전극층(105a, 105b)이 형성되고, 소스 전극층 또는 드레인 전극층(105a, 105b) 위에 버퍼층(301a, 301b)이 형성되고, 게이트 절연층(102), 버퍼층(301a, 301b) 위에 제 1 산화물 반도체 영역(103)이 형성되고, 제 1 산화물 반도체 영역(103) 위에 제 1 산화물 반도체 영역(103)보다 도전율이 낮은 제 2 산화물 반도체 영역(104)이 형성된다. 또한, 제 1 산화물 반도체 영역(103)과 제 2 산화물 반도체 영역(104)은 동일한 산화물 반도체층 중에 함께 형성되어도 좋고, 상이한 산화물 반도체층으로서 따로 형성되어도 좋다. 또한, 제 1 산화물 반도체 영역(103)과 제 2 산화물 반도체 영역(104) 사이에 도전율이 단계적으로 또는 연속적으로 변화되는 산화물 반도체의 중간 영역이 존재하여도 좋다. 또한, 산화물 반도체의 중간 영역은 제 1 산화물 반도체 영역(103) 및 제 2 산화물 반도체 영역(104)과 동일한 산화물 반도체층 중에 함께 형성되어도 좋고, 상이한 산화물 반도체층으로서 따로 형성되어도 좋다.
또한, 소스 전극층 또는 드레인 전극층(105a, 105b)은 제 1 도전막(112a, 112b), 제 2 도전막(113a, 113b), 제 3 도전막(114a, 114b)으로 이루어진 3층 구조이다. 즉, 도 10에 도시하는 박막 트랜지스터는 실시형태 1에 있어서 도 1a 및 도 1b에서 도시하는 박막 트랜지스터의 제 1 산화물 반도체 영역(103)과 소스 전극층 또는 드레인 전극층(105a, 105b) 사이에 버퍼층(301a, 301b)을 형성한 구조의 박막 트랜지스터이다.
소스 영역 또는 드레인 영역으로서 기능하는 버퍼층(301a, 301b)에는 실시형태 1에서 제시한 제 1 산화물 반도체 영역(103) 및 제 2 산화물 반도체 영역(104)을 형성하는 산화물 반도체를 사용할 수 있다. 제 1 산화물 반도체 영역(103) 및 제 2 산화물 반도체 영역(104)과 마찬가지로, In, Ga, 및 Zn을 포함하는 산화물 반도체막인 In-Ga-Zn-O계 비단결정막을 사용하여 형성하는 것이 바람직하다. 다만, 버퍼층(301a, 301b)은 n형 도전형을 갖고, 그 도전율은 제 1 산화물 반도체 영역(103) 및 제 2 산화물 반도체 영역(104)의 도전율보다 높게 되도록 한다. 예를 들어, 버퍼층(301a, 301b)의 도전율은 1.0×10-3S/㎝보다 큰 것이 바람직하다. 또한, 버퍼층(301a, 301b)에 In-Ga-Zn-O계 비단결정막을 사용하는 경우, 적어도 비정질 성분을 포함하는 것으로 하고, 비정질 구조 중에 결정립(나노 크리스탈)을 포함하는 경우도 있다. 결정립(나노 크리스탈)은 직경 1㎚ 내지 10㎚, 대표적으로는 2㎚ 내지 4㎚ 정도이다.
버퍼층(301a, 301b)에 사용하는 산화물 반도체막은 스퍼터링법으로 형성한다. 산화물 반도체막의 구체적인 성막 조건으로서는, 직경 8인치의 In, Ga, 및 Zn을 포함하는 산화물 반도체 타깃(In2O3: Ga2O3: ZnO=1:1:1)을 사용하여 기판과 타깃 사이의 거리를 170㎜, 압력 0.4Pa, 직류(DC) 전원 0.5㎾, 성막 가스 Ar: O2=50:1(sccm), 성막 온도를 실온으로 하여 스퍼터링 성막을 행한다. 또한, 상기 결정립(나노 크리스탈)은 타깃의 성분 비율, 성막 압력(0.1Pa 내지 2.0Pa), 전력(250W 내지 3000W: 8인치φ), 온도(실온 내지 100℃), 반응성 스퍼터링의 성막 조건 등을 적절히 조절함으로써, 결정립의 유무나 결정립의 밀도나 직경 크기를 조절할 수 있다.
다만, 버퍼층(301a, 301b)에 사용하는 산화물 반도체막은 제 1 산화물 반도체 영역(103) 및 제 2 산화물 반도체 영역(104)에 사용하는 산화물 반도체막의 성막 조건과 상이하게 한다. 제 1 산화물 반도체 영역(103) 및 제 2 산화물 반도체 영역(104)에 사용하는 산화물 반도체막의 성막 조건에 있어서의 산소 가스 유량의 비율보다 버퍼층(301a, 301b)에 사용하는 산화물 반도체막의 성막 조건에 있어서의 산소 가스 유량의 비율을 적게 한다. 예를 들어, 버퍼층(301a, 301b)에 사용하는 산화물 반도체막의 성막 조건은 성막 가스 전체에 대한 산소 가스의 비율을 10부피% 미만으로 하는 것이 바람직하다. 또한, 버퍼층(301a, 301b)에 사용하는 산화물 반도체막의 성막 조건은 성막 가스에 산소 가스를 포함하지 않는 아르곤 등의 희 가스 부위기하로 하여도 좋다.
버퍼층(301a, 301b)에 사용하는 산화물 반도체막의 막 두께는 5㎚ 내지 20㎚로 한다. 물론, 막 중에 결정립이 포함되는 경우, 포함되는 결정립의 크기가 막 두께를 넘지 않는다. 본 실시형태에서는 버퍼층(301a, 301b)에 사용하는 산화물 반도체막의 막 두께를 5㎚로 한다.
또한, 버퍼층(301a, 301b)에 n형을 부여하는 불순물 원소를 포함시켜도 좋다. 불순물 원소로서는, 예를 들어, 마그네슘, 알루미늄, 티타늄, 철, 주석, 칼슘, 게르마늄, 스칸듐, 이트륨, 지르코늄, 하프늄, 붕소, 탈륨, 납 등을 사용할 수 있다. 마그네슘, 알루미늄, 티타늄 등을 버퍼층에 포함시키면, 산소의 블록킹 효과 등이 있고, 성막 후의 가열 처리 등에 의하여 산화물 반도체층의 산소 농도를 최적의 범위 내에 유지할 수 있다.
또한, 버퍼층의 캐리어 농도 범위는 1×1018/㎤ 이상(1×1022/㎤ 이하)인 것이 바람직하다.
상술한 바와 같이, 버퍼층(301a, 301b)을 형성함으로써 제 1 산화물 반도체 영역(103)과, 소스 전극층 또는 드레인 전극층(105a, 105b) 사이에서 쇼트키 접합보다 열적 안정성을 향상시킬 수 있고, 박막 트랜지스터의 동적 특성을 안정시킬 수 있다. 또한, 도전성이 좋으므로 드레인 전압이 높아도 양호한 이동도를 유지할 수 있다.
또한, 본 실시형태의 박막 트랜지스터의 버퍼층(301a, 301b) 외의 구조와 재료에 대해서는 실시형태 1을 참조한다.
본 실시형태의 박막 트랜지스터의 제작 공정은 실시형태 2에서 제시한 박막 트랜지스터의 제작 공정과 거의 마찬가지다. 우선, 실시형태 2에서 제시한 방법으로 제 1 도전막(112) 내지 제 3 도전막(114)까지 형성하고, 연속적으로 버퍼층(301a, 301b)을 형성하기 위한 산화물 반도체막(302)을 상기 방법을 사용하여 스퍼터링 성막한다(도 11a 참조). 다음에, 제 3 포토리소그래피 공정에 의하여 제 1 도전막(112) 내지 제 3 도전막(114)과 동시에 산화물 반도체막(302)을 섬 형상으로 에칭함으로써 소스 전극층 또는 드레인 전극층(105a, 105b) 및 산화물 반도체막(302a, 302b)을 형성하고, 실시형태 2와 같은 방법으로 역 스퍼터링을 행한다(도 11b 참조). 그리고, 실시형태 2에 제시한 방법으로 제 1 산화물 반도체 영역(103) 및 제 2 산화물 반도체 영역(104)을 형성할 때, 동시에 산화물 반도체막(302a, 302b)도 에칭하여 버퍼층(301a, 301b)을 형성한다(도 11c 참조). 이후의 공정은 실시형태 2와 마찬가지다.
또한, 본 실시형태에 제시하는 구성은 다른 실시형태에 제시하는 구성을 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 1 및 실시형태 3에서 제시한 박막 트랜지스터와 상이한 형상의 박막 트랜지스터에 대하여 도 30a 및 도 30b를 사용하여 설명한다.
본 실시형태의 보텀 게이트 구조의 박막 트랜지스터를 도 30a 및 도 30b에 도시한다. 도 30a 및 도 30b에 도시하는 박막 트랜지스터에는 기판(100) 위에 게이트 전극층(101)이 형성되고, 게이트 전극층(101) 위에 게이트 절연층(102)이 형성되고, 게이트 절연층(102) 위에 소스 전극층 또는 드레인 전극층(105a, 105b)이 형성되고, 게이트 절연층(102), 소스 전극층 또는 드레인 전극층(105a, 105b) 위에 제 1 산화물 반도체 영역(103)이 형성되고, 제 1 산화물 반도체 영역(103) 위에 제 1 산화물 반도체 영역(103)보다 도전율이 낮은 제 2 산화물 반도체 영역(104)이 형성된다. 또한, 제 1 산화물 반도체 영역(103)과 제 2 산화물 반도체 영역(104)은 동일한 산화물 반도체층 중에 함께 형성되어도 좋고, 상이한 산화물 반도체층으로서 따로 형성되어도 좋다. 또한, 제 1 산화물 반도체 영역(103)과 제 2 산화물 반도체 영역(104) 사이에 도전율이 단계적으로 또는 연속적으로 변화되는 산화물 반도체의 중간 영역이 존재하여도 좋다. 또한, 산화물 반도체의 중간 영역은 제 1 산화물 반도체 영역(103) 및 제 2 산화물 반도체 영역(104)과, 동일한 산화물 반도체층 중에 함께 형성되어도 좋고, 상이한 산화물 반도체층으로서 따로 형성되어도 좋다.
또한, 소스 전극층 또는 드레인 전극층(105a, 105b)은 제 1 도전막(112a, 112b), 제 2 도전막(113a, 113b), 제 3 도전막(114a, 114b)으로 이루어진 3층 구조이다. 또한, 소스 전극층 또는 드레인 전극층(105a, 105b)의 측면에는 절연층이 형성된다. 도 30a에서는 소스 전극층 또는 드레인 전극층(105a, 105b)의 측면에 산화막(403a, 403b)이 형성되고, 도 30b에서는 소스 전극층 또는 드레인 전극층(105a, 105b)의 측면에 사이드월 절연층(404a, 404b)이 형성된다.
즉, 도 30a에 도시하는 박막 트랜지스터는 실시형태 1에 있어서, 도 1a 및 도 1b에서 도시한 박막 트랜지스터의 제 1 산화물 반도체 영역(103)의 일부분이 산화막(403a, 403b)을 사이에 두고 소스 전극층 또는 드레인 전극층(105a, 105b)의 측면부와 접촉되는 구조가 된다. 도 30b에 도시하는 박막 트랜지스터는 실시형태 1에 있어서 도 1에서 제시한 박막 트랜지스터의 제 1 산화물 반도체 영역(103)의 일부분이 사이드월 절연층(404a, 404b)을 사이에 두고 소스 전극층 또는 드레인 전극층(105a, 105b)의 측면부와 접촉되는 구조이다.
도 30a에 도시하는 산화막(403a, 403b)은 소스 전극층 또는 드레인 전극층(105a, 105b)의 측면을 산화하여 형성한 것이다. 산화 방법으로서는, 열 산화, 산소 플라즈마 처리 또는 오존수 세정 등을 행하는 것이 바람직하다. 구체적으로는, 실시형태 2의 도 2c에 도시하는 소스 전극층 또는 드레인 전극층(105a, 105b)을 형성하고, 레지스트 마스크(131)를 남긴 상태에서 열 산화, 플라즈마 산화 또는 오존수 처리를 행함으로써 소스 전극층 또는 드레인 전극층(105a, 105b)의 측면을 산화하여 산화막(403a, 403b)을 형성하는 것이 바람직하다. 다만, 소스 전극층 또는 드레인 전극층(105a, 105b)이 상이한 도전막의 적층 구조인 경우, 산화막(403a, 403b)도 상이한 산화막의 적층 구조가 된다. 예를 들어, 제 1 도전막(112a, 112b), 제 3 도전막(114a, 114b)으로서 티타늄을, 제 2 도전막(113a, 113b)으로서 네오디뮴을 함유한 알루미늄 합금을 사용한 경우, 산화막(403a, 403b)은 상층으로부터 순차로 산화티타늄막, 네오디뮴을 함유한 산화알루미늄 합금막, 산화티타늄막의 3층 적층 구조가 된다. 또한, 산화막(403a, 403b)의 도전율은 제 1 산화물 반도체 영역(103)의 도전율보다 작은 것으로 한다.
도 30b에 도시하는 사이드월 절연층(404a, 404b)은 실리콘막, 산화실리콘막, 질화산화실리콘막 또는 산화질화실리콘막으로 형성된다. 구체적으로는, 실시형태 2의 도 2c에 도시하는 소스 전극층 또는 드레인 전극층(105a, 105b)을 형성하고, 레지스트 마스크(131)를 제거한 후, 플라즈마 CVD법이나 스퍼터링법 등에 의하여 실리콘막, 산화실리콘막, 질화산화실리콘막 또는 산화질화실리콘막을 소스 전극층 또는 드레인 전극층(105a, 105b)을 덮도록 형성한다. 그리고, 수직 방향을 주체로 한 이방성 에칭을 행함으로써 새로 형성된 실리콘막, 산화실리콘막, 질화산화실리콘막 또는 산화질화실리콘막을 부분적으로 에칭하여 소스 전극층 또는 드레인 전극층(105a, 105b)의 측면에 접촉하는 사이드월 절연층(404a, 404b)을 형성할 수 있다. 이 때 이방성 에칭으로서는, 드라이 에칭이 바람직하고, 에칭 가스로서는, CHF3와 헬륨의 혼합 가스를 사용할 수 있다. 다만, 사이드월 절연층으로서 게이트 절연층과 같은 종류의 실리콘막을 사용하는 경우, 에칭의 선택비를 얻을 수 없기 때문에, 상기 이방성 에칭에 의하여 게이트 절연층(102)도 에칭되는 경우가 있다.
도 30a 및 도 30b에 도시하는 바와 같이, 산화막(403a, 403b) 또는 사이드월 절연층(404a, 404b)을 소스 전극층 또는 드레인 전극층(105a, 105b)의 측면에 형성함으로써, 드레인 전류의 경로를 소스 전극층 또는 드레인 전극층(105a, 105b)을 연결하는 직선형의 경로가 아니라, 산화막(403a, 403b) 또는 사이드월 절연층(404a, 404b)을 우회하는 경로로 할 수 있다. 이로써, 박막 트랜지스터가 오프 상태일 때 흐르는 오프 전류를 저감할 수 있다. 또한, 이것은 제 2 산화물 반도체 영역(104)이 형성되는 구성에 한정되지 않고, 제 2 산화물 반도체 영역(104)이 형성되지 않고 활성층이 단일의 산화물 반도체층인 구조의 박막 트랜지스터이어도 소스 전극층 또는 드레인 전극층(105a, 105b)의 측면에 산화막(403a, 403b) 또는 사이드월 절연층(404a, 404b)을 형성함으로써 같은 효과를 얻을 수 있다.
또한, 소스 전극층 또는 드레인 전극층(105a, 105b)의 측면에 산화막(403a, 403b) 또는 사이드월 절연층(404a, 404b)을 형성함으로써, 제 1 산화물 반도체 영역(103)의 피복성을 향상시키고, 단차 형상이 원인이 되어 제 1 산화물 반도체 영역(103)이 단절되는 것을 방지할 수 있다.
또한, 본 실시형태에서도 실시형태 3에서 제시하는 바와 같이, 제 1 산화물 반도체 영역(103)과 소스 전극층 또는 드레인 전극층(105a, 105b) 사이에 버퍼층을 형성한 구조로 하여도 좋다.
또한, 본 실시형태의 산화막(403a, 403b) 및 사이드월 절연층(404a, 404b) 외의 구조와 재료에 대해서는 실시형태 1을 참조한다.
또한, 본 실시형태에 제시하는 구성은 다른 실시형태에 제시하는 구성을 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는 반도체 장치의 일례인 표시 장치에 있어서, 동일 기판 위에 적어도 구동 회로의 일부분과 화소부에 배치하는 박막 트랜지스터를 제작하는 예에 대하여 이하에 설명한다.
화소부에 배치하는 박막 트랜지스터는 실시형태 1 내지 실시형태 4에 따라 형성한다. 또한, 실시형태 1 내지 실시형태 4에 제시하는 박막 트랜지스터는 n채널형 TFT이기 때문에, 구동 회로 중, n채널형 TFT로 구성할 수 있는 구동 회로의 일부분을 화소부의 박막 트랜지스터와 동일 기판 위에 형성한다.
반도체 장치의 일례인 액티브 매트릭스형 액정 표시 장치의 블록도의 일례를 도 14a에 도시한다. 도 14a에 도시하는 표시 장치는 기판(5300) 위에 표시 소자를 구비한 복수의 화소를 갖는 화소부(5301)와, 각 화소를 선택하는 주사선 구동 회로(5302)와, 선택된 화소로의 비디오 신호의 입력을 제어하는 신호선 구동 회로(5303)를 갖는다.
화소부(5301)는 신호선 구동 회로(5303)로부터 열 방향으로 연장하여 배치된 복수의 신호선 S1 내지 신호선 Sm(도시하지 않음)에 의하여 신호선 구동 회로(5303)와 접속되고, 주사선 구동 회로(5302)로부터 행 방향으로 연장하여 배치된 복수의 주사선 G1 내지 주사선 Gn(도시하지 않음)에 의하여 주사선 구동 회로(5302)와 접속되고, 신호선 S1 내지 신호선 Sm 및 주사선 G1 내지 주사선 Gn에 대응하여 매트릭스 형상으로 배치된 복수의 화소(도시하지 않음)를 갖는다. 그리고, 각 화소는 신호선 Sj(신호선 S1 내지 신호선 Sm 중 어느 하나), 주사선 Gi(주사선 G1 내지 주사선 Gn 중 어느 하나)과 접속된다.
또한, 실시형태 1 내지 실시형태 4에 제시하는 박막 트랜지스터는 n채널형 TFT이므로, n채널형 TFT로 구성하는 신호선 구동 회로에 대하여 도 15를 사용하여 설명한다.
도 15에 도시하는 신호선 구동 회로는 드라이버 IC(5601), 스위치 군(5602_1 내지 5602_M), 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613) 및 배선(5621_1 내지 5621_M)을 갖는다. 스위치 군(5602_1 내지 5602_M)의 각각은 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 갖는다.
드라이버 IC(5601)는 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613) 및 배선(5621_1 내지 5621_M)에 접속된다. 그리고, 스위치 군(5602_1 내지 5602_M)의 각각은 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613) 및 스위치 군(5602_1 내지 5602_M) 각각에 대응한 배선(5621_1 내지 5621_M)에 접속된다. 그리고, 배선(5621_1 내지 5621_M)의 각각은 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b), 및 제 3 박막 트랜지스터(5603c)를 통하여 3개의 신호선(신호선 Sm-2, 신호선 Sm-1, 신호선 Sm(m=3M))에 접속된다. 예를 들어, J열째의 배선(5621_J)(배선(5621_1) 내지 배선(5621_M) 중 어느 하나)은 스위치 군(5602_J)이 갖는 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 통하여 신호선 Sj-2, 신호선 Sj-1, 신호선 Sj(j=3J)에 접속된다.
또한, 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613)에는 각각 신호가 입력된다.
또한, 드라이버 IC(5601)는 단결정 반도체를 사용하여 형성되는 것이 바람직하다. 또한, 스위치 군(5602_1 내지 5602_M)은 화소부와 동일 기판 위에 형성되는 것이 바람직하다. 따라서, 드라이버 IC(5601)와 스위치 군(5602_1 내지 5602_M)은 FPC 등을 통하여 접속하면 좋다. 또는, 화소부와 동일 기판 위에 접합 등을 행함으로써 단결정 반도체층을 형성하고, 드라이버 IC(5601)를 형성하여도 좋다.
다음에, 도 15에 도시한 신호선 구동 회로의 동작에 대하여 도 16의 타이밍 차트를 참조하여 설명한다. 또한, 도 16의 타이밍 차트는 i행째의 주사선 Gi이 선택되는 경우의 타이밍 차트를 도시한 것이다. 또한, i행째의 주사선 Gi의 선택 기간은 제 1 서브 선택 기간 T1, 제 2 서브 선택 기간 T2 및 제 3 서브 선택 기간 T3으로 분할된다. 또한, 도 15의 신호선 구동 회로는 다른 행의 주사선이 선택되는 경우에도 도 16과 같은 동작을 한다.
또한, 도 16의 타이밍 차트는 J열째의 배선(5621_J)이 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 통하여 신호선 Sj-2, 신호선 Sj-1, 신호선 Sj에 접속되는 경우에 대하여 도시한 것이다.
또한, 도 16의 타이밍 차트는 i행째의 주사선 Gi이 선택되는 타이밍, 제 1 박막 트랜지스터(5603a)의 온/오프의 타이밍(5703a), 제 2 박막 트랜지스터(5603b)의 온/오프의 타이밍(5703b), 제 3 박막 트랜지스터(5603c)의 온/오프의 타이밍(5703c) 및 J열째의 배선(5621_J)에 입력되는 신호(5721_J)를 도시한 것이다.
또한, 배선(5621_1) 내지 배선(5621_M)에는 제 1 서브 선택 기간 T1, 제 2 서브 선택 기간 T2 및 제 3 서브 선택 기간 T3에 각각 상이한 비디오 신호가 입력된다. 예를 들어, 제 1 서브 선택 기간 T1에 배선(5621_J)에 입력되는 비디오 신호는 신호선 Sj-2에 입력되고, 제 2 서브 선택 기간 T2에 배선(5621_J)에 입력되는 비디오 신호는 신호선 Sj-1에 입력되고, 제 3 서브 선택 기간 T3에 배선(5621_J)에 입력되는 비디오 신호는 신호선 Sj에 입력된다. 또한, 제 1 서브 선택 기간 T1, 제 2 서브 선택 기간 T2 및 제 3 서브 선택 기간 T3에 배선(5621_J)에 입력되는 비디오 신호를 각각 Data_j-2, Data_j-1, Data_j로 한다.
도 16에 도시하는 바와 같이, 제 1 서브 선택 기간 T1에 제 1 박막 트랜지스터(5603a)가 온 상태가 되고, 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)가 오프 상태가 된다. 이때, 배선(5621_J)에 입력되는 Data_j-2가 제 1 박막 트랜지스터(5603a)를 통하여 신호선 Sj-2에 입력된다. 제 2 서브 선택 기간 T2에 제 2 박막 트랜지스터(5603b)가 온 상태가 되고, 제 1 박막 트랜지스터(5603a) 및 제 3 박막 트랜지스터(5603c)가 오프 상태가 된다. 이때, 배선(5621_J)에 입력되는 Data_j-1이 제 2 박막 트랜지스터(5603b)를 통하여 신호선 Sj-1에 입력된다. 제 3 서브 선택 기간 T3에 제 3 박막 트랜지스터(5603c)가 온 상태가 되고, 제 1 박막 트랜지스터(5603a) 및 제 2 박막 트랜지스터(5603b)가 오프 상태가 된다. 이때, 배선(5621_J)에 입력되는 Data_j가 제 3 박막 트랜지스터(5603c)를 통하여 신호선 Sj에 입력된다.
상술한 바와 같이, 도 15의 신호선 구동 회로는 하나의 게이트 선택 기간을 3개로 분할함으로써, 하나의 게이트 선택 기간 중에 하나의 배선(5621)으로부터 3개의 신호선에 비디오 신호를 입력할 수 있다. 따라서, 도 15의 신호선 구동 회로는 드라이버 IC(5601)가 형성되는 기판과 화소부가 형성되는 기판의 접속수를 신호선의 수와 비교하여 약 1/3로 할 수 있다. 접속수가 약 1/3이 됨으로써, 도 15의 신호선 구동 회로는 신뢰성, 수율 등을 향상시킬 수 있다.
또한, 도 15와 같이, 하나의 게이트 선택 기간을 복수의 서브 선택 기간으로 분할하고, 복수의 서브 선택 기간 각각에 있어서, 어느 하나의 배선으로부터 복수의 신호선 각각에 비디오 신호를 입력할 수 있으면, 박막 트랜지스터의 배치나 개수, 구동 방법 등은 한정되지 않는다.
예를 들어, 3개 이상의 서브 선택 기간 각각에 있어서, 하나의 배선으로부터 3개 이상의 신호선 각각에 비디오 신호를 입력하는 경우는 박막 트랜지스터 및 박막 트랜지스터를 제어하기 위한 배선을 추가하면 좋다. 다만, 하나의 게이트 선택 기간을 4개 이상의 서브 선택 기간으로 분할하면, 하나의 서브 선택 기간이 짧아진다. 따라서, 하나의 게이트 선택 기간은 2개 또는 3개의 서브 선택 기간으로 분할되는 것이 바람직하다.
다른 예로서, 도 17의 타이밍 차트에 도시하는 바와 같이, 하나의 선택 기간을 프리차지(pre-charge) 기간 Tp, 제 1 서브 선택 기간 T1, 제 2 서브 선택 기간 T2, 제 3 선택 기간 T3으로 분할하여도 좋다. 또한, 도 17의 타이밍 차트는 i행째의 주사선 Gi가 선택되는 타이밍, 제 1 박막 트랜지스터(5603a)의 온/오프의 타이밍(5803a), 제 2 박막 트랜지스터(5603b)의 온/오프의 타이밍(5803b), 제 3 박막 트랜지스터(5603c)의 온/오프의 타이밍(5803c) 및 J열째의 배선(5621_J)에 입력되는 신호(5821_J)를 도시한다. 도 17에 도시하는 바와 같이, 프리차지 기간 Tp에 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)가 온 상태가 된다. 이때, 배선(5621_J)에 입력되는 프리차지 전압 Vp가 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 통하여 각각 신호선 Sj-2, 신호선 Sj-1, 신호선 Sj에 입력된다. 제 1 서브 선택 기간 T1에 제 1 박막 트랜지스터(5603a)가 온 상태가 되고, 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)가 오프 상태가 된다. 이때, 배선(5621_J)에 입력되는 Data_j-2가 제 1 박막 트랜지스터(5603a)를 통하여 신호선 Sj-2에 입력된다. 제 2 서브 선택 기간 T2에 제 2 박막 트랜지스터(5603b)가 온 상태가 되고, 제 1 박막 트랜지스터(5603a) 및 제 3 박막 트랜지스터(5603c)가 오프 상태가 된다. 이때, 배선(5621_J)에 입력되는 Data_j-1이 제 2 박막 트랜지스터(5603b)를 통하여 신호선 Sj-1에 입력된다. 제 3 서브 선택 기간 T3에 제 3 박막 트랜지스터(5603c)가 온 상태가 되고, 제 1 박막 트랜지스터(5603a) 및 제 2 박막 트랜지스터(5603b)가 오프 상태가 된다. 이때, 배선(5621_J)에 입력되는 Data_j가 제 3 박막 트랜지스터(5603c)를 통하여 신호선 Sj에 입력된다.
상술한 바와 같이, 도 17의 타이밍 차트를 적용한 도 15의 신호선 구동 회로는 서브 선택 기간 앞에 프리차지 선택 기간을 설정함으로써, 신호선을 프리차지할 수 있기 때문에, 화소에 대한 비디오 신호의 기록을 고속으로 행할 수 있다. 또한, 도 17에 있어서, 도 16과 같은 것에 관해서는 공통되는 부호를 사용하여 도시하고, 동일 부분 또는 같은 기능을 갖는 부분의 자세한 설명은 생략한다.
또한, 주사선 구동 회로의 구성에 대하여 설명한다. 주사선 구동 회로는 시프트 레지스터, 버퍼를 갖는다. 또한, 경우에 따라서는, 레벨 시프터를 가져도 좋다. 주사선 구동 회로에 있어서, 시프트 레지스터에 클록 신호(CLK) 및 스타트 펄스 신호(SP)가 입력됨으로써, 선택 신호가 생성된다. 생성된 선택 신호는 버퍼에 있어서 완충 증폭되고, 대응하는 주사선에 공급된다. 주사선에는 1라인분의 화소의 트랜지스터의 게이트 전극이 접속된다. 그리고, 1라인분의 화소의 트랜지스터를 일제히 온하여야 하기 때문에, 버퍼는 큰 전류를 흐를 수 있는 것이 사용된다.
주사선 구동 회로의 일부분에 사용하는 시프트 레지스터의 일 형태에 대하여 도 18 및 도 19를 사용하여 설명한다.
도 18에 시프트 레지스터의 회로 구성을 도시한다. 도 18에 도시하는 시프트 레지스터는 복수의 플립플롭(플립플롭(5701_1) 내지 플립플롭(5701_n))으로 구성된다. 또한, 제 1 클록 신호, 제 2 클록 신호, 스타트 펄스 신호, 리셋 신호가 입력되어 동작한다.
도 18의 시프트 레지스터의 접속 관계에 대하여 설명한다. 1단째의 플립플롭(5701_1)은 제 1 배선(5711), 제 2 배선(5712), 제 4 배선(5714), 제 5 배선(5715), 제 7 배선(5717_1), 및 제 7 배선(5717_2)과 접속된다. 또한, 2단째의 플립플롭(5701_2)은 제 3 배선(5713), 제 4 배선(5714), 제 5 배선(5715), 제 7 배선(5717_1), 및 제 7 배선(5717_2) 및 제 7 배선(5717_3)과 접속된다.
마찬가지로, i단째의 플립플롭(5701_i)(플립플롭(5701_1) 내지 플립플롭(5701_n) 중 어느 하나)은 제 2 배선(5712) 또는 제 3 배선(5713)의 한쪽, 제 4 배선(5714), 제 5 배선(5715), 제 7 배선(5717_i-1), 제 7 배선(5717_i), 및 제 7 배선(5717_i+1)과 접속된다. 여기서, i가 홀수인 경우에는 i단째의 플립플롭(5701_i)은 제 2 배선(5712)과 접속되고, i가 짝수인 경우에는 i단째의 플립플롭(5701_i)은 제 3 배선(5713)과 접속된다.
또한, n단째의 플립플롭(5701_n)은 제 2 배선(5712) 또는 제 3 배선(5713)의 한쪽, 제 4 배선(5714), 제 5 배선(5715), 제 7 배선(5717_n-1), 제 7 배선(5717_n), 및 제 6 배선(5716)과 접속된다.
또한, 제 1 배선(5711), 제 2 배선(5712), 제 3 배선(5713), 제 6 배선(5716)을 각각 제 1 신호선, 제 2 신호선, 제 3 신호선, 제 4 신호선이라고 불러도 좋다. 또한, 제 4 배선(5714), 제 5 배선(5715)을 각각 제 1 전원선, 제 2 전원선이라고 불러도 좋다.
다음에, 도 18에 도시하는 플립플롭의 자세한 내용에 대하여 도 19를 사용하여 설명한다. 도 19에 도시하는 플립플롭은 제 1 박막 트랜지스터(5571), 제 2 박막 트랜지스터(5572), 제 3 박막 트랜지스터(5573), 제 4 박막 트랜지스터(5574), 제 5 박막 트랜지스터(5575), 제 6 박막 트랜지스터(5576), 제 7 박막 트랜지스터(5577) 및 제 8 박막 트랜지스터(5578)를 갖는다. 또한, 제 1 박막 트랜지스터(5571), 제 2 박막 트랜지스터(5572), 제 3 박막 트랜지스터(5573), 제 4 박막 트랜지스터(5574), 제 5 박막 트랜지스터(5575), 제 6 박막 트랜지스터(5576), 제 7 박막 트랜지스터(5577) 및 제 8 박막 트랜지스터(5578)는 n채널형 트랜지스터이며, 게이트·소스간 전압(Vgs)이 임계값 전압(Vth)을 상회하였을 때 도통 상태가 된다.
도 19에 도시하는 플립플롭은 제 1 배선(5501), 제 2 배선(5502), 제 3 배선(5503), 제 4 배선(5504), 제 5 배선(5505), 및 제 6 배선(5506)을 갖는다.
여기서는, 모든 박막 트랜지스터로서 인핸스먼트(enhancement)형 n채널형 트랜지스터를 사용하는 예를 제시하지만, 특히 한정되지 않고, 예를 들어, 디플리션(depletion)형 n채널형 트랜지스터를 사용하여도 구동 회로를 구동시킬 수도 있다.
다음에, 도 18에 도시하는 플립플롭의 접속 구성에 대하여 이하에 제시한다.
제 1 박막 트랜지스터(5571)의 제 1 전극(소스 전극 또는 드레인 전극의 한쪽)이 제 4 배선(5504)에 접속되고, 제 1 박막 트랜지스터(5571)의 제 2 전극(소스 전극 또는 드레인 전극의 다른 쪽)이 제 3 배선(5503)에 접속된다.
제 2 박막 트랜지스터(5572)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 2 박막 트랜지스터(5572)의 제 2 전극이 제 3 배선(5503)에 접속된다.
제 3 박막 트랜지스터(5573)의 제 1 전극이 제 5 배선(5505)에 접속되고, 제 3 박막 트랜지스터(5573)의 제 2 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속되고, 제 3 박막 트랜지스터(5573)의 게이트 전극이 제 5 배선(5505)에 접속된다.
제 4 박막 트랜지스터(5574)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 4 박막 트랜지스터(5574)의 제 2 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속되고, 제 4 박막 트랜지스터(5574)의 게이트 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속된다.
제 5 박막 트랜지스터(5575)의 제 1 전극이 제 5 배선(5505)에 접속되고, 제 5 박막 트랜지스터(5575)의 제 2 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속되고, 제 5 박막 트랜지스터(5575)의 게이트 전극이 제 1 배선(5501)에 접속된다.
제 6 박막 트랜지스터(5576)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 6 박막 트랜지스터(5576)의 제 2 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속되고, 제 6 박막 트랜지스터(5576)의 게이트 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속된다.
제 7 박막 트랜지스터(5577)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 7 박막 트랜지스터(5577)의 제 2 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속되고, 제 7 박막 트랜지스터(5577)의 게이트 전극이 제 2 배선(5502)에 접속된다. 제 8 박막 트랜지스터(5578)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 8 박막 트랜지스터(5578)의 제 2 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속되고, 제 8 박막 트랜지스터(5578)의 게이트 전극이 제 1 배선(5501)에 접속된다.
또한, 제 1 박막 트랜지스터(5571)의 게이트 전극, 제 4 박막 트랜지스터(5574)의 게이트 전극, 제 5 박막 트랜지스터(5575)의 제 2 전극, 제 6 박막 트랜지스터(5576)의 제 2 전극 및 제 7 박막 트랜지스터(5577)의 제 2 전극의 접속 개소를 노드(node)(5543)로 한다. 또한, 제 2 박막 트랜지스터(5572)의 게이트 전극, 제 3 박막 트랜지스터(5573)의 제 2 전극, 제 4 박막 트랜지스터(5574)의 제 2 전극, 제 6 박막 트랜지스터(5576)의 게이트 전극 및 제 8 박막 트랜지스터(5578)의 제 2 전극의 접속 개소를 노드(5544)로 한다.
또한, 제 1 배선(5501), 제 2 배선(5502), 제 3 배선(5503) 및 제 4 배선(5504)을 각각 제 1 신호선, 제 2 신호선, 제 3 신호선, 제 4 신호선이라고 불러도 좋다. 또한, 제 5 배선(5505)을 제 1 전원선, 제 6 배선(5506)을 제 2 전원선이라고 불러도 좋다.
i단째의 플립플롭(5701_i)에 있어서, 도 19 중의 제 1 배선(5501)과 도 18 중의 제 7 배선(5717_i-1)이 접속된다. 또한, 도 19 중의 제 2 배선(5502)과 도 18 중의 제 7 배선(5717_i+1)이 접속된다. 도 19 중의 제 3 배선(5503)과 제 7 배선(5717_i)이 접속된다. 또한, 도 19 중의 제 6 배선(5506)과 제 5 배선(5715)이 접속된다.
도 19 중의 제 4 배선(5504)은 i가 홀수인 경우에는 도 18 중의 제 2 배선(5712)과 접속되고, i가 짝수인 경우에는 도 18 중의 제 3 배선(5713)과 접속된다. 또한, 도 19 중의 제 5 배선(5505)과 도 18 중의 제 4 배선(5714)이 접속된다.
다만, 1단째의 플립플롭(5701_1)에 있어서, 도 19 중의 제 1 배선(5501)은 도 18 중의 제 1 배선(5711)에 접속된다. 또한, n단째의 플립플롭(5701_n)에 있어서, 도 19 중의 제 2 배선(5502)은 도 18 중의 제 6 배선(5716)에 접속된다.
또한, 신호선 구동 회로 및 주사선 구동 회로를 실시형태 1 내지 실시형태 4에 제시하는 n채널형 TFT만으로 제작할 수도 있다. 실시형태 1 내지 실시형태 4에 제시하는 n채널형 TFT는 트랜지스터의 이동도가 크기 때문에, 구동 회로의 구동 주파수를 높일 수 있다. 또한, 실시형태 1 내지 실시형태 4에 제시하는 n채널형 TFT는 In-Ga-Zn-O계 비단결정막인 소스 영역 또는 드레인 영역에 의하여 기생 용량이 저감되기 때문에, 주파수 특성(f 특성이라고 불림)이 높다. 예를 들어, 실시형태 1 내지 실시형태 4에 제시하는 n채널형 TFT를 사용한 주사선 구동 회로는 고속으로 동작시킬 수 있기 때문에, 프레임 주파수를 높이거나 또는 흑색 화면을 삽입하거나 하는 것도 실현할 수 있다.
또한, 예를 들어, 주사선 구동 회로의 트랜지스터의 채널 폭을 크게 하거나, 복수의 주사선 구동 회로를 배치함으로써, 더 높은 프레임 주파수를 실현할 수 있다. 복수의 주사선 구동 회로를 배치하는 경우에는 짝수 행의 주사선을 구동하기 위한 주사선 구동 회로를 한쪽에 배치하고, 홀수 행의 주사선을 구동하기 위한 주사선 구동 회로를 그 반대 쪽에 배치함으로써, 프레임 주파수를 높이는 것을 실현할 수 있다. 또한, 복수의 주사선 구동 회로에 의하여 같은 주사선에 신호를 출력하는 것은 표시 장치의 대형화에 유리하다.
또한, 반도체 장치의 일례인 액티브 매트릭스형 발광 표시 장치를 제작하는 경우, 적어도 하나의 화소에 복수의 박막 트랜지스터를 배치하기 때문에, 복수의 주사선 구동 회로를 배치하는 것이 바람직하다. 액티브 매트릭스형 발광 표시 장치의 블록도의 일례를 도 14b에 도시한다.
도 14b에 도시하는 발광 표시 장치는 기판(5400) 위에 표시 소자를 구비한 복수의 화소를 갖는 화소부(5401)와, 각 화소를 선택하는 제 1 주사선 구동 회로(5402) 및 제 2 주사선 구동 회로(5404)와, 선택된 화소에 대한 비디오 신호의 입력을 제어하는 신호선 구동 회로(5403)를 갖는다.
도 14b에 도시하는 발광 표시 장치의 화소에 입력되는 비디오 신호를 디지털 형식으로 하는 경우, 화소는 트랜지스터의 온/오프를 전환함으로써, 발광 상태 또는 비발광 상태가 된다. 따라서, 면적 계조법 또는 시간 계조법을 사용하여 계조 표시할 수 있다. 면적 계조법은 하나의 화소를 복수의 부(副)화소로 분할하여 각 부화소를 독립적으로 비디오 신호에 의거하여 구동시킴으로써, 계조 표시를 행하는 구동 방법이다. 또한, 시간 계조법은 화소가 발광하는 기간을 제어함으로써 계조 표시를 행하는 구동 방법이다.
발광 소자는 액정 소자 등과 비교하여 응답 속도가 빠르기 때문에, 액정 소자보다 시간 계조법에 적합하다. 구체적으로는, 시간 계조법을 사용하여 표시하는 경우, 하나의 프레임 기간을 복수의 서브 프레임 기간으로 분할한다. 그리고 비디오 신호에 따라, 각 서브 프레임 기간에 있어서 화소의 발광 소자를 발광 상태 또는 비발광 상태로 한다. 복수의 서브 프레임 기간으로 분할함으로써, 하나의 프레임 기간 중에 화소가 실제로 발광하는 기간의 총 길이를 비디오 신호에 따라 제어할 수 있기 때문에, 계조 표시할 수 있다.
또한, 도 14b에 도시하는 발광 장치에서는 하나의 화소에 2개의 스위치용 TFT를 배치하는 경우, 한쪽의 스위칭용 TFT의 게이트 배선인 제 1 주사선에 입력되는 신호를 제 1 주사선 구동 회로(5402)로 생성하고, 다른 쪽의 스위칭용 TFT의 게이트 배선인 제 2 주사선에 입력되는 신호를 제 2 주사선 구동 회로(5404)로 생성하는 예를 도시하지만, 제 1 주사선에 입력되는 신호와 제 2 주사선에 입력되는 신호의 양쪽 모두를 하나의 주사선 구동 회로로 생성하도록 하여도 좋다. 또한, 예를 들어, 하나의 화소가 갖는 스위칭용 TFT의 개수에 따라, 스위칭 소자의 동작을 제어하기 위하여 사용되는 복수의 주사선이 각 화소에 형성될 수도 있다. 이 경우, 복수의 주사선에 입력되는 신호를 모두 하나의 주사선 구동 회로로 생성하여도 좋고, 복수의 각 주사선 구동 회로로 생성하여도 좋다.
또한, 발광 표시 장치에 있어서도, 구동 회로 중, n채널형 TFT로 구성할 수 있는 구동 회로의 일부분을 화소부의 박막 트랜지스터와 동일 기판 위에 형성할 수 있다. 또한, 신호선 구동 회로 및 주사선 구동 회로를 실시형태 1 내지 실시형태 4에 제시하는 n채널형 TFT만으로 제작할 수도 있다.
또한, 상술한 구동 회로는 액정 표시 장치나 발광 표시 장치에 한정되지 않고, 스위칭 소자와 전기적으로 접속하는 소자를 이용하여 전자 잉크를 구동시키는 전자 페이퍼에 사용하여도 좋다. 전자 페이퍼는 전기 영동(泳動) 표시 장치(전기 영동 디스플레이)라고도 불리고, 종이와 같이 읽기 쉽고, 다른 표시 장치와 비교하여 소비 전력이 낮고, 얇고 가벼운 형상으로 할 수 있는 이점을 갖는다.
전기 영동 디스플레이는 다양한 형태를 고려할 수 있지만, 양 전하를 갖는 제 1 입자와 음 전하를 갖는 제 2 입자를 포함하는 복수의 마이크로 캡슐이 용매 또는 용질에 분산되고, 마이크로 캡슐에 전계를 인가함으로써 마이크로 캡슐 중의 입자를 서로 반대 방향으로 이동시켜 한쪽 측에 모인 입자의 색깔만을 표시하는 것이다. 또한, 제 1 입자 또는 제 2 입자는 염료를 포함하고, 전계가 없는 경우에는 이동하지 않는다. 또한, 제 1 입자의 색깔과 제 2 입자의 색깔은 다른 색깔(무색을 포함함)로 한다.
상술한 바와 같이, 전기 영동 디스플레이는 유전 상수가 높은 물질이 높은 전계 영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이이다.
상기 마이크로 캡슐을 용매 중에 분산시킨 것이 전자 잉크라고 불리는 것이고, 이 전자 잉크는 유리, 플라스틱, 피륙, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 갖는 입자를 사용함으로써, 컬러 표시도 가능하다.
또한, 액티브 매트릭스 기판 위에 2개의 전극 사이에 끼워지도록 복수의 상기 마이크로 캡슐을 적절히 배치하면, 액티브 매트릭스형의 표시 장치가 완성되고, 마이크로 캡슐에 전계를 인가하면 표시할 수 있다. 예를 들어, 실시형태 1 내지 실시형태 4의 박막 트랜지스터를 사용하여 얻어지는 액티브 매트릭스 기판을 사용할 수 있다.
또한, 마이크로 캡슐 중의 제 1 입자 및 제 2 입자는 도전체 재료, 절연체 재료, 반도체 재료, 자성(磁性) 재료, 액정 재료, 강유전성 재료, 일렉트로 루미네선스 재료, 일렉트로크로믹 재료, 자기 영동 재료로부터 선택된 일종의 재료, 또는 이들의 복합 재료를 사용하면 좋다.
상술한 공정에 의하여, 반도체 장치로서 신뢰성이 높은 표시 장치를 제작할 수 있다.
또한, 본 실시형태에 제시하는 구성은 다른 실시형태에 제시하는 구성을 적절히 조합하여 사용할 수 있다.
(실시형태 6)
실시형태 1 내지 실시형태 4에 제시하는 박막 트랜지스터를 제작하고, 상기 박막 트랜지스터를 화소부, 또 구동 회로에 사용하여 표시 기능을 갖는 반도체 장치(표시 장치라고도 부름)를 제작할 수 있다. 또한, 실시형태 1 내지 실시형태 4에 제시하는 박막 트랜지스터를 사용한 구동 회로의 일부분 또는 전체를 화소부와 같은 기판 위에 일체 형성하여 시스템 온 패널을 형성할 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 사용할 수 있다. 발광 소자는 전류 또는 전압에 의하여 휘도가 제어되는 소자를 그 범주에 포함하고, 구체적으로는, 무기 EL(Electro Luminescence), 또는 유기 EL 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의하여 콘트라스트가 변화되는 표시 매체도 적용할 수 있다.
또한, 표시 장치는 표시 소자가 밀봉된 상태인 패널과, 상기 패널에 컨트롤러를 포함한 IC 등을 실장한 상태인 모듈을 포함한다. 또한, 상기 표시 장치를 제작하는 과정에 있어서, 표시 소자가 완성되기 전의 일 형태에 상당하는 소자 기판에 관하여, 상기 소자 기판은 전류를 표시 소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. 소자 기판은 구체적으로는, 표시 소자의 화소 전극만이 형성된 상태이어도 좋고, 화소 전극이 되는 도전막을 형성한 후이며 에칭하여 화소 전극을 형성하기 전의 상태이어도 좋고, 모든 형태가 적합하다.
또한, 본 명세서 중에 있어서의 표시 장치란, 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치를 포함함)을 가리킨다. 또한, 커넥터, 예를 들어, FPC(Flexible Printed Circuit) 또는 TAB(Tape Automated Bonding) 테이프, 또는 TCP(Tape Carrier Package)가 부착된 모듈, TAB 테이프나 TCP 끝에 프린트 배선판이 설치된 모듈, 또는 표시 소자에 COG(Chip On Glass) 방식에 의하여 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함한다.
본 실시형태에서는 반도체 장치의 일 형태에 상당하는 액정 표시 패널의 외관 및 단면에 대하여 도 22a1, 도 22a2, 도 22b를 사용하여 설명한다. 도 22a1 및 도 22a2는 제 1 기판(4001) 위에 형성된 실시형태 1 내지 실시형태 4에서 제시하는 In-Ga-Zn-O계 비단결정막을 산화물 반도체층으로 포함하고 신뢰성이 높은 박막 트랜지스터(4010, 4011), 및 액정 소자(4013)를 제 2 기판(4006) 사이에 씰재(4005)로 밀봉한 패널의 상면도이고, 도 22b는 도 22a1 및 도 22a2의 선 M-N의 단면도에 상당한다.
제 1 기판(4001) 위에 형성된 화소부(4002)와 주사선 구동 회로(4004)를 둘러싸도록 씰재(4005)가 형성된다. 또한, 화소부(4002)와 주사선 구동 회로(4004) 위에 제 2 기판(4006)이 형성된다. 따라서, 화소부(4002)와 주사선 구동 회로(4004)는 제 1 기판(4001)과 씰재(4005)와 제 2 기판(4006)에 의하여 액정층(4008)과 함께 밀봉된다. 또한, 제 1 기판(4001) 위의 씰재(4005)로 둘러싸인 영역과 상이한 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장된다.
또한, 별도 형성한 구동 회로의 접속 방법은 특히 한정되지 않고, COG 방법, 와이어 본딩 방법, 또는 TAB 방법 등을 사용할 수 있다. 도 22a1은 COG 방법에 의하여 신호선 구동 회로(4003)를 실장하는 예이고, 도 22a2는 TAB 방법에 의하여 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 제 1 기판(4001) 위에 형성된 화소부(4002)와 주사선 구동 회로(4004)는 복수의 박막 트랜지스터를 갖고, 도 22b에서는 화소부(4002)에 포함되는 박막 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 예시한다. 박막 트랜지스터(4010, 4011) 위에는 절연층(4020, 4021)이 형성된다.
박막 트랜지스터(4010, 4011)는 실시형태 1 내지 실시형태 4에 제시하는 In-Ga-Zn-O계 비단결정막을 산화물 반도체층으로서 포함하고, 신뢰성이 높은 박막 트랜지스터를 적용할 수 있다. 본 실시형태에 있어서, 박막 트랜지스터(4010, 4011)는 n채널형 박막 트랜지스터이다.
또한, 액정 소자(4013)가 갖는 화소 전극층(4030)은 박막 트랜지스터(4010)와 전기적으로 접속된다. 그리고, 액정 소자(4013)의 대향 전극층(4031)은 제 2 기판(4006) 위에 형성된다. 화소 전극층(4030)과 대향 전극층(4031)과 액정층(4008)이 중첩되는 부분이 액정 소자(4013)에 상당한다. 또한, 화소 전극층(4030), 대향 전극층(4031)에는 각각 배향막으로서 기능하는 절연층(4032, 4033)이 형성되고, 절연층(4032, 4033)을 사이에 두고 액정층(4008)을 협지한다.
또한, 제 1 기판(4001) 및 제 2 기판(4006)으로서는, 유리, 금속(대표적으로는, 스테인리스), 세라믹스, 플라스틱을 사용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 사용할 수 있다. 또한, 알루미늄 포일을 PVF 필름이나 폴리에스테르 필름으로 끼운 구조의 시트를 사용할 수도 있다.
또한, 부호(4035)는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥 형상의 스페이서이며, 화소 전극층(4030)과 대향 전극층(4031) 사이의 거리(셀 갭)를 제어하기 위하여 형성된다. 또한, 구(球) 형상의 스페이서를 사용하여도 좋다. 또한, 대향 전극층(4031)은 박막 트랜지스터(4010)와 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 사용하여 한 쌍의 기판간에 배치되는 도전성 입자를 통하여 대향 전극층(4031)과 공통 전위선을 전기적으로 접속할 수 있다. 또한, 도전성 입자는 씰재(4045)에 함유시킨다.
또한, 배향막을 사용하지 않는 블루 상(blue phase)을 나타내는 액정을 사용하여도 좋다. 블루 상은 액정상의 하나이며, 콜레스테릭(cholesteric) 액정을 승온시킨 경우, 콜레스테릭 상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루 상은 좁은 온도 범위에서만 발현하기 때문에, 온도 범위를 개선하기 위하여 5wt% 이상의 키랄(chiral)제를 혼합시킨 액정 조성물을 사용하여 액정층(4008)에 사용한다. 블루 상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은 응답 속도가 10㎲ 내지 100㎲이며 짧고, 광학적 등방성을 갖기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다.
또한, 본 실시형태는 투과형 액정 표시 장치의 예이지만, 반사형 액정 표시 장치나 반 투과형 액정 표시 장치에 적용할 수도 있다.
또한, 본 실시형태의 액정 표시 장치에서는 기판의 외측(시인 측)에 편광판을 형성하고, 내측에 착색층, 표시 소자에 사용하는 전극층을 순차로 형성하는 예를 제시하지만, 편광판은 기판의 내측에 형성하여도 좋다. 또한, 편광판과 착색층의 적층 구조도 본 실시형태에 한정되지 않고, 편광판 및 착색층의 재료나 제작 공정 조건에 따라 적절히 설정하면 좋다. 또한, 블랙 매트릭스로서 기능하는 차광막을 형성하여도 좋다.
또한, 본 실시형태에서는 박막 트랜지스터의 표면의 요철을 저감시키고 또 박막 트랜지스터의 신뢰성을 향상시키기 위하여, 실시형태 1 내지 실시형태 4에서 얻어진 박막 트랜지스터를 보호막이나 평탄화 절연막으로서 기능하는 절연층(절연층(4020, 4021))으로 덮는다. 또한, 보호막은 대기 중에 부유하는 유기물이나 금속물, 수증기 등의 오염 불순물의 침입을 방지하는 것이므로, 치밀한 막인 것이 바람직하다. 보호막은 스퍼터링법을 사용하여 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 또는 질화산화알루미늄막을 단층으로 형성하거나, 또는 적층하여 형성하면 좋다. 본 실시형태에서는 보호막을 스퍼터링법을 사용하여 형성하는 예를 제시하지만, 특히 한정되지 않고, 각종 방법으로 형성하면 좋다.
여기서는, 보호막으로서 적층 구조의 절연층(4020)을 형성한다. 여기서는, 절연층(4020)의 1층째로서 스퍼터링법을 사용하여 산화실리콘막을 형성한다. 보호막으로서 산화실리콘막을 사용하면, 소스 전극층 및 드레인 전극층으로서 사용하는 알루미늄막의 힐록 방지에 효과가 있다.
또한, 보호막의 2층째로서 절연층을 형성한다. 여기서는, 절연층(4020)의 2층째로서, 스퍼터링법을 사용하여 질화실리콘막을 형성한다. 보호막으로서 질화실리콘막을 사용하면, 나트륨 등의 가동 이온이 반도체 영역 중에 침입하여 TFT의 전기 특성을 변화시키는 것을 억제할 수 있다.
또한, 보호막을 형성한 후에 산화물 반도체층의 어닐링(300℃ 내지 400℃)를 행하여도 좋다.
또한, 평탄화 절연막으로서 절연층(4021)을 형성한다. 절연층(4021)으로서는, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 외, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인붕소 유리) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 복수의 절연막을 적층시킴으로써, 절연층(4021)을 형성하여도 좋다.
또한, 실록산계 수지란, 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로서는 유기기(예를 들어, 알킬기나 아릴기)나 플루오르기를 사용하여도 좋다. 또한, 유기기는 플루오르기를 가져도 좋다.
절연층(4021)의 형성법은 특히 한정되지 않고, 그 재료에 따라, 스퍼터링법, SOG법, 스핀코팅, 딥핑, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다. 절연층(4021)을 재료액을 사용하여 형성하는 경우, 소성 공정에서 산화물 반도체층의 어닐링(300℃ 내지 400℃)을 동시에 행하여도 좋다. 절연층(4021)의 소성 공정과 산화물 반도체층의 어닐링을 겸함으로써, 효율 좋게 반도체 장치를 제작할 수 있다.
화소 전극층(4030), 대향 전극층(4031)은 산화텅스텐을 함유한 인듐산화물, 산화텅스텐을 함유한 인듐아연산화물, 산화티타늄을 함유한 인듐산화물, 산화티타늄을 함유한 인듐주석산화물, 인듐주석산화물(이하, ITO라고 기재함), 인듐아연산화물, 산화실리콘을 첨가한 인듐주석산화물 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 화소 전극층(4030), 대향 전극층(4031)으로서 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 조성물을 사용하여 형성한 화소 전극은 시트 저항이 10000Ω/□ 이하, 파장 550㎚에 있어서의 투광률이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항률이 0.1Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 이른바 π 전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 이들의 2종 이상의 공중합체 등을 들 수 있다.
또한 별도 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 송신되는 각종 신호 및 인가되는 전위는 FPC(4018)로부터 공급된다.
본 실시형태에서는 접속 단자 전극(4015)이 액정 소자(4013)가 갖는 화소 전극층(4030)과 같은 도전막으로 형성되고, 단자 전극(4016)은 박막 트랜지스터(4010, 4011)의 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성된다.
접속 단자 전극(4015)은 FPC(4018)가 갖는 단자와 이방성 도전막(4019)을 통하여 전기적으로 접속된다.
또한, 도 22a1, 도 22a2, 도 22b에서는 신호선 구동 회로(4003)를 별도 형성하여 제 1 기판(4001)에 실장하는 예를 제시하지만, 본 실시형태는 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도 형성하여 실장하여도 좋고, 신호선 구동 회로의 일부분 또는 주사선 구동 회로의 일부분만을 별도 형성하여 실장하여도 좋다.
도 23은 실시형태 1 내지 실시형태 4에 제시하는 TFT를 적용하여 제작되는 TFT 기판(2600)을 사용하여, 반도체 장치로서 액정 표시 모듈을 구성하는 일례를 도시한 것이다.
도 23은 액정 표시 모듈의 일례이고, TFT 기판(2600)과 대향 기판(2601)이 씰재(2602)에 의하여 고착되고, 그 사이에 TFT 등을 포함한 화소부(2603), 액정층을 포함한 표시 소자(2604), 착색층(2605)이 형성되어 표시 영역을 형성한다. 착색층(2605)은 컬러 표시하는 경우에 필요하고, RGB 방식의 경우에는, 적색, 녹색, 청색의 각 색에 대응한 착색층이 각 화소에 대응하여 형성된다. TFT 기판(2600)과 대향 기판(2601)의 외측에는 편광판(2606), 편광판(2607), 확산판(2613)이 배치된다. 광원은 냉음극관(2610)과 반사판(2611)으로 구성되고, 회로 기판(2612)은 플렉시블 배선 기판(2609)에 의하여 TFT 기판(2600)의 배선 회로부(2608)와 접속되고, 컨트롤 회로나 전원 회로 등의 외부 회로가 내장된다. 또한, 편광판과 액정층 사이에 위상차판을 갖는 상태로 적층하여도 좋다.
액정 표시 모듈에는 TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
상술한 공정에 의하여, 반도체 장치로서 신뢰성이 높은 액정 표시 패널을 제작할 수 있다.
본 실시형태에 제시하는 구성은 다른 실시형태에 제시하는 구성을 적절히 조합하여 사용할 수 있다.
(실시형태 7)
본 실시형태에서는 실시형태 1 내지 실시형태 4에 제시하는 박막 트랜지스터를 적용한 반도체 장치로서 전자 페이퍼의 예를 제시한다.
도 13은 반도체 장치의 예로서 액티브 매트릭스형 전자 페이퍼를 제시한다. 반도체 장치에 사용되는 박막 트랜지스터(581)로서는, 실시형태 1 내지 실시형태 4에서 제시하는 박막 트랜지스터를 적용할 수 있다.
도 13의 전자 페이퍼는 트위스트 볼 표시 방식을 사용한 표시 장치의 예이다. 트위스트 볼 표시 방식이란, 백색과 흑색으로 나누어 칠해진 구형 입자를 표시 소자에 사용하는 전극층인 제 1 전극층 및 제 2 전극층 사이에 배치하고, 제 1 전극층 및 제 2 전극층에 전위차를 발생시켜 구형 입자의 방향을 제어함으로써, 표시하는 방법이다.
기판(580)과 기판(596) 사이에 밀봉되는 박막 트랜지스터(581)는 보텀 게이트 구조의 박막 트랜지스터이고, 소스 전극층 또는 드레인 전극층이 절연층(583, 584, 585)에 형성되는 개구에서 접촉하여 제 1 전극층(587)과 전기적으로 접속된다. 제 1 전극층(587)과 제 2 전극층(588) 사이에는 흑색 영역(590a) 및 백색 영역(590b)을 갖고, 주위에 액체로 채워져 있는 캐비티(594)를 포함하는 구형 입자(589)가 형성되고, 구형 입자(589)의 주위는 수지 등의 충전재(595)로 충전된다(도 13 참조). 본 실시형태에 있어서는, 제 1 전극층(587)이 화소 전극에 상당하고, 제 2 전극층(588)이 공통 전극에 상당한다. 제 2 전극층(588)은 박막 트랜지스터(581)와 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 사용하여 한 쌍의 기판간에 배치되는 도전성 입자를 통하여 제 2 전극층(588)과 공통 전위선을 전기적으로 접속할 수 있다.
또한, 트위스트 볼 대신에 전기 영동 소자를 사용할 수도 있다. 투명한 액체와, 양으로 대전된 흰 미립자와 음으로 대전된 검은 미립자를 밀봉한 직경 10㎛ 내지 200㎛ 정도의 마이크로 캡슐을 사용한다. 제 1 전극층과 제 2 전극층 사이에 형성되는 마이크로 캡슐은 제 1 전극층과 제 2 전극층에 의하여 전장(電場)이 주어지면, 흰 미립자와 검은 미립자가 반대 방향으로 이동함으로써 백색 표시 또는 흑색 표시할 수 있다. 이 원리를 응용한 표시 소자가 전기 영동 표시 소자이고, 일반적으로 전자 페이퍼라고 불린다. 전기 영동 표시 소자는 액정 표시 소자와 비교하여 반사율이 높기 때문에, 보조 라이트가 불필요하고, 또 소비 전력이 낮고, 어두컴컴한 장소에서도 표시부를 인식할 수 있다. 또한, 표시부에 전원이 공급되지 않는 경우에도 한번 표시한 상(image)을 유지할 수 있기 때문에, 전파 발신원으로부터 표시 기능이 딸린 반도체 장치(단순히 표시 장치, 또는 표시 장치를 구비하는 반도체 장치라고도 함)를 멀리한 경우라도 표시된 상을 보존해 둘 수 있다.
상술한 공정에 의하여, 반도체 장치로서 신뢰성이 높은 전자 페이퍼를 제작할 수 있다.
본 실시형태에 제시하는 구성은 다른 실시형태에 제시하는 구성을 적절히 조합하여 사용할 수 있다.
(실시형태 8)
본 실시형태에서는 실시형태 1 내지 실시형태 4에 제시하는 박막 트랜지스터를 적용한 반도체 장치로서 발광 표시 장치의 예를 제시한다. 표시 장치가 갖는 표시 소자로서는, 여기서는 일렉트로루미네선스를 이용하는 발광 소자를 사용하여 제시한다. 일렉트로루미네선스를 이용하는 발광 소자는 발광 재료가 유기 화합물인지 무기 화합물인지에 따라 구별되고, 일반적으로 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 불린다
유기 EL 소자는 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 함유한 층에 주입되어 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 되돌아올 때 발광한다. 이러한 메커니즘 때문에, 상술한 바와 같은 발광 소자는 전류 여기형의 발광 소자라고 불린다.
무기 EL 소자는 그 소자 구성에 따라 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖고, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층으로 끼우고, 그것을 전극으로 끼운 구조이며, 발광 메커니즘은 금속 이온의 내각(內殼) 전자 천이를 이용하는 국재(局在)형 발광이다. 또한, 여기서는, 발광 소자로서 유기 EL 소자를 사용하여 설명한다.
도 20은 본 발명의 일 형태를 적용한 반도체 장치의 예로서 디지털 시간 계조 구동을 적용할 수 있는 화소 구성의 일례를 도시하는 도면이다.
디지털 시간 계조 구동을 적용할 수 있는 화소의 구성 및 화소의 동작에 대하여 설명한다. 여기서는, 실시형태 1 내지 실시형태 4에 제시하는 산화물 반도체층(In-Ga-Zn-O계 비단결정막)을 채널 형성 영역에 사용하는 n채널형 트랜지스터를 하나의 화소에 2개 사용하는 예를 제시한다.
화소(6400)는 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광 소자(6404) 및 용량 소자(6403)를 갖는다. 스위칭용 트랜지스터(6401)는 게이트가 주사선(6406)에 접속되고, 제 1 전극(소스 전극 및 드레인 전극의 한쪽)이 신호선(6405)에 접속되고, 제 2 전극(소스 전극 및 드레인 전극의 다른 쪽)이 구동용 트랜지스터(6402)의 게이트에 접속된다. 구동용 트랜지스터(6402)는 게이트가 용량 소자(6403)를 통하여 전원선(6407)에 접속되고, 제 1 전극이 전원선(6407)에 접속되고, 제 2 전극이 발광 소자(6404)의 제 1 전극(화소 전극)에 접속된다. 발광 소자(6404)의 제 2 전극은 공통 전극(6408)에 상당한다. 공통 전극(6408)은 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속되고, 그 접속 부분을 공통 접속부로 하여, 도 1a, 도 2a, 또는 도 3a에 도시하는 구성으로 하면 좋다.
또한, 발광 소자(6404)의 제 2 전극(공통 전극(6408))에는 저전원 전위가 설정된다. 또한, 저전원 전위란, 전원선(6407)에 설정되는 고전원 전위를 기준으로 하여 저전원 전위<고전원 전위를 충족시키는 전위이며, 저전원 전위로서는, 예를 들어, GND, 0V 등이 설정되어도 좋다. 이 고전원 전위와 저전원 전위의 전위차를 발광 소자(6404)에 인가함으로써 발광 소자(6404)에 전류를 흘려 발광 소자(6404)를 발광시키기 위하여, 고전원 전위와 저전원 전위의 전위차가 발광 소자(6404)의 순 방향의 임계값 전압 이상이 되도록 각각의 전위를 설정한다.
또한, 용량 소자(6403)는 구동용 트랜지스터(6402)의 게이트 용량을 대용하여 생략할 수도 있다. 구동용 트랜지스터(6402)의 게이트 용량에 대해서는 채널 영역과 게이트 전극의 사이에서 용량이 형성되어도 좋다.
여기서, 전압 입력 전압 구동 방식의 경우에는, 구동용 트랜지스터(6402)의 게이트에는 구동용 트랜지스터(6402)가 충분히 온 상태가 되거나 오프 상태가 되는 2개의 상태가 되는 비디오 신호를 입력한다. 즉, 구동용 트랜지스터(6402)는 선형 영역에서 동작시킨다. 구동용 트랜지스터(6402)를 선형 영역에서 동작시키기 위하여 전원선(6407)의 전압보다 높은 전압을 구동용 트랜지스터(6402)의 게이트에 인가한다. 또한, 신호선(6405)에는 (전원선 전압+구동용 트랜지스터(6402)의 Vth) 이상의 전압을 인가한다.
또한, 디지털 시간 계조 구동 대신에 아날로그 계조 구동을 행하는 경우, 신호의 입력을 상이하게 함으로써, 도 20과 같은 화소 구성을 사용할 수 있다.
아날로그 계조 구동을 행하는 경우, 구동용 트랜지스터(6402)의 게이트에 발광 소자(6404)의 순 방향 전압+구동용 트랜지스터(6402)의 Vth 이상의 전압을 인가한다. 발광 소자(6404)의 순 방향 전압이란, 원하는 휘도로 하는 경우의 전압을 가리키고, 적어도 순 방향의 임계값 전압을 포함한다. 또한, 구동용 트랜지스터(6402)가 포화 영역에서 동작하는 비디오 신호를 입력함으로써, 발광 소자(6404)에 전류를 흘릴 수 있다. 구동용 트랜지스터(6402)를 포화 영역에서 동작시키기 위하여, 전원선(6407)의 전위는 구동용 트랜지스터(6402)의 게이트 전위보다 높게 한다. 비디오 신호를 아날로그로 함으로써, 발광 소자(6404)에 비디오 신호에 따른 전류를 흘려, 아날로그 계조 구동을 행할 수 있다.
또한, 도 20에 도시하는 화소 구성은 이것에 한정되지 않는다. 예를 들어, 도 20에 도시하는 화소에 따로 스위치, 저항 소자, 용량 소자, 트랜지스터 또는 논리 회로 등을 추가하여도 좋다.
다음에, 발광 소자의 구성에 대하여 도 21a 내지 도 21c를 사용하여 설명한다. 여기서는, 구동용 TFT가 n형인 경우를 예로 들어, 화소의 단면 구조에 대하여 설명한다. 도 21a 내지 도 21c의 반도체 장치에 사용되는 구동용 TFT인 TFT(7001, 7011, 7021)는 실시형태 1 내지 실시형태 4에서 제시하는 박막 트랜지스터와 같은 방법으로 제작할 수 있고, In-Ga-Zn-O계 비단결정막을 반도체층으로서 포함하고, 높은 전기 특성을 갖는 박막 트랜지스터이다.
발광 소자는 발광을 추출하기 위하여 적어도 양극 또는 음극의 한쪽이 투명하면 좋다. 그리고, 기판 위에 박막 트랜지스터 및 발광 소자를 형성하고, 기판과 반대 측의 면으로부터 발광을 추출하는 상면 사출이나, 기판 측의 면으로부터 발광을 추출하는 하면 사출이나, 기판 측 및 기판과 반대 측의 면으로부터 발광을 추출하는 양면 사출 구조의 발광 소자가 있고, 본 발명의 일 형태에 따른 화소 구성은 어느 사출 구조의 발광 소자에나 적용할 수 있다.
상면 사출 구조의 발광 소자에 대해서 도 21a를 사용하여 설명한다.
도 21a에 구동용 TFT인 TFT(7001)가 n형이며, 발광 소자(7002)로부터 방출되는 광이 양극(7005) 측으로 사출되는 경우의 화소의 단면도를 도시한다. 도 21a에서는 발광 소자(7002)의 음극(7003)과 구동용 TFT인 TFT(7001)가 전기적으로 접속되고, 음극(7003) 위에 발광층(7004), 양극(7005)이 순차로 적층된다. 음극(7003)은 일 함수가 작고 또 광을 반사하는 도전막이라면 각종 재료를 사용할 수 있다. 예를 들어, Ca, Al, CaF, MgAg, AlLi 등이 바람직하다. 그리고 발광층(7004)은 단수의 층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 복수의 층으로 구성되는 경우, 음극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 전공 수송층, 전공 주입층의 순서로 적층한다. 또한, 이들 층을 모두 형성할 필요는 없다. 양극(7005)은 광을 투과하는 투광성을 갖는 도전성 재료를 사용하여 형성하고, 예를 들어, 산화텅스텐을 함유한 인듐산화물, 산화텅스텐을 함유한 인듐아연산화물, 산화티타늄을 함유한 인듐산화물, 산화티타늄을 함유한 인듐주석산화물, 인듐주석산화물(이하, ITO라고 기재함), 인듐아연산화물, 산화실리콘을 첨가한 인듐주석산화물 등의 투광성을 갖는 도전막을 사용하여도 좋다.
음극(7003) 및 양극(7005)으로 발광층(7004)을 끼운 영역이 발광 소자(7002)에 상당한다. 도 21a에 도시하는 화소의 경우, 발광 소자(7002)로부터 방출되는 광은 화살표로 도시하는 바와 같이, 양극(7005) 측으로 사출된다.
다음에, 하면 사출 구조의 발광 소자에 대하여 도 21b를 사용하여 설명한다. 구동용 TFT(7011)가 n형이며, 발광 소자(7012)로부터 방출되는 광이 음극(7013) 측으로 사출되는 경우의 화소의 단면도를 도시한다. 도 21b에서는 구동용 TFT(7011)와 전기적으로 접속된 투광성을 갖는 도전막(7017) 위에, 발광 소자(7012)의 음극(7013)이 형성되고, 음극(7013) 위에 발광층(7014) 및 양극(7015)이 순차로 적층된다. 또한, 양극(7015)이 투광성을 갖는 경우, 양극 위를 덮도록, 광을 반사 또는 차폐하기 위한 차폐막(7016)이 형성되어도 좋다. 음극(7013)은 도 21a의 경우와 마찬가지로, 일 함수가 작은 도전성 재료라면 각종 재료를 사용할 수 있다. 다만, 그 막 두께는 광을 투과하는 정도(바람직하게는, 5㎚ 내지 30㎚ 정도)로 한다. 예를 들어, 20㎚의 막 두께를 갖는 알루미늄막을 음극(7013)으로서 사용할 수 있다. 그리고, 발광층(7014)은 도 21a와 마찬가지로, 단수의 층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 양극(7015)은 광을 투과할 필요는 없지만, 도 21a와 마찬가지로, 투광성을 갖는 도전성 재료를 사용하여 형성할 수 있다. 그리고 차폐막(7016)은, 예를 들어, 광을 반사하는 금속 등을 사용할 수 있지만, 금속막에 한정되지 않는다. 예를 들어, 흑색의 안료를 첨가한 수지 등을 사용할 수도 있다.
음극(7013) 및 양극(7015)으로 발광층(7014)을 끼운 영역이 발광 소자(7012)에 상당한다. 도 21b에 도시하는 화소의 경우, 발광 소자(7012)로부터 방출되는 광은 화살표로 도시하는 바와 같이 음극(7013) 측으로 사출된다.
다음에, 양면 사출 구조의 발광 소자에 대하여 도 21c를 사용하여 설명한다. 도 21c에서는, 구동용 TFT(7021)와 전기적으로 접속된 투광성을 갖는 도전막(7027) 위에, 발광 소자(7022)의 음극(7023)이 형성되고, 음극(7023) 위에 발광층(7024), 양극(7025)이 순차로 적층된다. 음극(7023)은 도 21a의 경우와 마찬가지로, 일 함수가 작은 도전성 재료라면 각종 재료를 사용할 수 있다. 다만, 그 막 두께는 광을 투과하는 정도로 한다. 예를 들어, 20㎚의 막 두께를 갖는 Al을 음극(7023)으로서 사용할 수 있다. 그리고, 발광층(7024)은 도 21a와 마찬가지로, 단수의 층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 양극(7025)은 도 21a와 마찬가지로, 광을 투과하는 투광성을 갖는 도전성 재료를 사용하여 형성할 수 있다.
음극(7023)과 발광층(7024)과 양극(7025)이 중첩된 부분이 발광 소자(7022)에 상당한다. 도 21c에 도시한 화소의 경우, 발광 소자(7022)로부터 방출되는 광은 화살표로 도시하는 바와 같이, 양극(7025) 측과 음극(7023) 측의 양쪽으로 사출된다.
또한, 여기서는, 발광 소자로서 유기 EL 소자에 대하여 기술하지만, 발광 소자로서 무기 EL 소자를 형성할 수도 있다.
또한, 본 실시형태에서는 발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)와 발광 소자가 전기적으로 접속되는 예를 제시하지만, 구동용 TFT와 발광 소자 사이에 전류 제어용 TFT가 접속되는 구성이어도 좋다.
또한, 본 실시형태에서 제시하는 반도체 장치는 도 21a 내지 도 21c에 도시하는 구성에 한정되지 않고, 본 발명의 기술적 사상에 의거한 각종 변형이 가능하다.
다음에, 실시형태 1 내지 실시형태 4에 제시하는 박막 트랜지스터를 적용한 반도체 장치의 일 형태에 상당하는 발광 표시 패널(발광 패널이라고도 함)의 외관 및 단면에 대하여 도 24a 및 도 24b를 사용하여 설명한다. 도 24a는 제 1 기판 위에 형성된 박막 트랜지스터 및 발광 소자를 제 2 기판과의 사이에 씰재로 밀봉한 패널의 상면도이고, 도 24b는 도 24a의 선 H-I의 단면도에 상당한다.
제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)를 둘러싸도록 씰재(4505)가 형성된다. 또한, 화소부(4502), 신호선 구동 회로(4503a, 4503b) 및 주사선 구동 회로(4504a, 4504b) 위에 제 2 기판(4506)이 형성된다. 따라서, 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는 제 1 기판(4501)과 씰재(4505)와 제 2 기판(4506)에 의하여 충전재(4507)와 함께 밀봉된다. 상술한 바와 같이, 외기에 노출되지 않도록 기밀성이 높고, 탈 가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(밀봉)하는 것이 바람직하다.
또한, 제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는 복수의 박막 트랜지스터를 갖고, 도 20b에서는 화소부(4502)에 포함되는 박막 트랜지스터(4510)와 신호선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예시한다.
박막 트랜지스터(4509, 4510)는 실시형태 1 내지 실시형태 4에 제시하는 In-Ga-Zn-O계 비단결정막을 산화물 반도체층으로서 포함하고, 신뢰성이 높은 박막 트랜지스터를 적용할 수 있다. 본 실시형태에 있어서, 박막 트랜지스터(4509, 4510)는 n채널형 박막 트랜지스터이다.
또한, 부호(4511)는 발광 소자에 상당하고, 발광 소자(4511)가 갖는 화소 전극인 제 1 전극층(4517)은 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속된다. 또한, 발광 소자(4511)의 구성은 제 1 전극층(4517), 전계 발광층(4512), 제 2 전극층(4513)의 적층 구조이지만, 본 실시형태에 제시한 구성에 한정되지 않는다. 발광 소자(4511)로부터 추출하는 광의 방향 등에 맞추어 발광 소자(4511)의 구성은 적절히 바꿀 수 있다.
격벽(4520)은 유기 수지막, 무기 절연막 또는 유기폴리실록산을 사용하여 형성한다. 특히, 감광성을 갖는 재료를 사용하여 제 1 전극층(4517) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속된 곡률 갖는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4512)은 단수의 층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다.
발광 소자(4511)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록 제 2 전극층(4513) 및 격벽(4520) 위에 보호막을 형성하여도 좋다. 보호막으로서는, 질화실리콘막, 질화산화실리콘막, DLC막 등을 형성할 수 있다.
또한, 신호선 구동 회로(4503a, 4503b), 주사선 구동 회로(4504a, 4504b), 또는 화소부(4502)에 송신되는 각종 신호 및 인가되는 전위는 FPC(4518a, 4518b)로부터 공급된다.
본 실시형태에서는 접속 단자 전극(4515)이 발광 소자(4511)가 갖는 제 1 전극층(4517)과 같은 도전막으로 형성되고, 단자 전극(4516)은 박막 트랜지스터(4509, 4510)가 갖는 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성된다.
접속 단자 전극(4515)은 FPC(4518a)가 갖는 단자와 이방성 도전막(4519)을 통하여 전기적으로 접속된다.
발광 소자(4511)로부터의 광의 추출 방향에 위치하는 제 2 기판(4506)은 투광성을 가져야 한다. 이 경우에는, 유리 기판, 플라스틱 기판, 폴리에스테르 필름, 또는 아크릴 필름과 같은 투광성을 갖는 재료를 사용한다.
또한, 충전재(4507)로서는 질소나 아르곤 등의 불활성 기체 외, 자외선 경화 수지 또는 열 경화 수지를 사용할 수 있고, PVC(폴리비닐 클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘(silicone) 수지, PVB(폴리비닐부티랄) 또는 EVA(에틸렌비닐아세테이트)를 사용할 수 있다. 본 실시형태는 충전재(4507)로서 질소를 사용한다.
또한, 필요에 따라 발광 소자의 사출면에 편광판, 또는 원형 편광판(타원형 편광판을 포함함), 위상차판(λ/4 파장판, λ/2 파장판), 컬러 필터 등의 광학 필름을 적절히 형성하여도 좋다. 또한, 편광판 또는 원형 편광판에 반사 방지막을 형성하여도 좋다. 예를 들어, 표면의 요철에 따라 반사광을 확산하여 반사를 절감할 수 있는 안티-글레어(anti-glare) 처리를 행할 수 있다.
신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 구동 회로로 실장되어도 좋다. 또한, 신호선 구동 회로만, 또는 그 일부분, 또는 주사선 구동 회로만, 또는 그 일부분만을 별도 형성하여 실장하여도 좋고, 본 실시형태는 도 24a 및 도 24b의 구성에 한정되지 않는다.
상술한 공정에 의하여, 반도체 장치로서 신뢰성이 높은 발광 표시 장치(표시 패널)를 제작할 수 있다.
본 실시형태에 제시하는 구성은 다른 실시형태에 제시하는 구성을 적절히 조합하여 실시할 수 있다.
(실시형태 9)
실시형태 1 내지 실시형태 4에 제시하는 박막 트랜지스터를 적용한 반도체 장치는 전자 페이퍼로서 적용할 수 있다. 전자 페이퍼는 정보를 표시하는 것이라면 모든 분야의 전자 기기에 사용할 수 있다. 예를 들어, 전자 페이퍼를 사용하여 전자 서적(전자 북), 포스터, 전차 등의 탈 것류의 차내 광고, 신용 카드 등의 각종 카드의 표시 등에 적용할 수 있다. 전자 기기의 일례를 도 25a 내지 도 26에 도시한다.
도 25a는 전자 페이퍼로 제작된 포스터(2631)를 도시한 것이다. 광고 매체가 종이의 인쇄물인 경우에는, 광고의 교환은 사람들이 직접 행하지만, 전자 페이퍼를 사용하면 단시간에 광고의 표시를 바꿀 수 있다. 또한, 표시도 흐트러지지 않고, 안정된 화상을 얻을 수 있다. 또한, 포스터는 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다.
또한, 도 25b는 전차 등의 탈 것류의 차내 광고(2632)를 도시한 것이다. 광고 매체가 종이인 인쇄물의 경우는, 광고의 교환은 사람들이 직접 행하지만, 전자 페이퍼를 사용하면 인원을 많이 투입하지 않고 단시간에 광고의 표시를 바꿀 수 있다. 또한, 표시도 흐트러지지 않고, 안정된 화상을 얻을 수 있다. 또한, 차내 광고는 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다.
또한, 도 26은 전자 서적(2700)의 일례를 도시한 것이다. 예를 들어, 전자 서적(2700)은 케이스(2701) 및 케이스(2703)의 2개의 케이스로 구성된다. 케이스(2701) 및 케이스(2703)는 축(軸)부(2711)에 의하여 일체가 되어, 상기 축부(2711)를 축으로 하여 개폐 동작할 수 있다. 이러한 구성에 의하여 종이로 이루어진 서적과 같이 동작할 수 있다.
케이스(2701)에는 표시부(2705)가 내장되고, 케이스(2703)에는 표시부(2707)가 내장된다. 표시부(2705) 및 표시부(2707)는 연속된 화면을 표시하는 구성으로 하여도 좋고, 다른 화면을 표시하는 구성으로 하여도 좋다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들어, 오른쪽의 표시부(도 26에서는 표시부(2705))에 글을 표시하고, 왼쪽의 표시부(도 26에서는 표시부(2707))에 화상을 표시할 수 있다.
또한, 도 26에서는 케이스(2701)에 조작부 등을 구비한 예를 도시한다. 예를 들어, 케이스(2701)에 있어서, 전원(2721), 조작 키(2723), 스피커(2725) 등을 구비한다. 조작키(2723)에 의하여 페이지를 넘길 수 있다. 또한, 케이스의 표시부와 동일 면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 하여도 좋다. 또한, 케이스의 이면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속할 수 있는 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 하여도 좋다. 또한, 전자 서적(2700)은 전자 사전으로서의 기능을 갖는 구성으로 하여도 좋다.
또한, 전자 서적(2700)은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하고, 다운로드하는 구성으로 할 수도 있다.
또한, 본 실시형태에 제시하는 구성은 다른 실시형태에 제시하는 구성을 적절히 조합하여 사용할 수 있다.
(실시형태 10)
실시형태 1 내지 실시형태 4에 제시하는 박막 트랜지스터를 사용한 반도체 장치는 다양한 전자기기(유기기(遊技機)도 포함함)에 적용할 수 있다. 전자 기기로서는, 예를 들어, 텔레비전 장치(텔레비, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파친코(pachinko)기 등의 대형 게임기 등을 들 수 있다.
도 27a는 텔레비전 장치(9600)의 일례를 도시한 것이다. 텔레비전 장치(9600)는 케이스(9601)에 표시부(9603)가 내장된다. 표시부(9603)에 영상을 표시할 수 있다. 또한, 여기서는 스탠드(9605)로 케이스(9601)를 지지한 구성을 도시한다.
텔레비전 장치(9600)의 조작은 케이스(9601)가 구비하는 조작 스위치나, 별체의 리모트 컨트롤러(9610)에 의하여 행할 수 있다. 리모트 컨트롤러(9610)가 구비하는 조작 키(9609)로 채널이나 음량을 조작할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤러(9610)에 상기 리모트 컨트롤러(9610)로부터 출력되는 정보를 표시하는 표시부(9607)를 형성하는 구성으로 하여도 좋다.
또한, 텔레비전 장치(9600)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기로 일반의 텔레비전 방송을 수신할 수 있고, 또한, 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 한 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자끼리 등)의 정보 통신을 할 수도 있다.
도 27b는 디지털 포토 프레임(9700)의 일례를 도시한 것이다. 예를 들어, 디지털 포토 프레임(9700)은 케이스(9701)에 표시부(9703)가 내장된다. 표시부(9703)는 각종 화상을 표시할 수 있고, 예를 들어, 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써, 보통의 포토 프레임과 마찬가지로 기능시킬 수 있다.
또한, 디지털 포토 프레임(9700)은 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속할 수 있는 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 한다. 이들의 구성은 표시부와 동일 면에 내장되어도 좋지만, 측면이나 이면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들어, 디지털 포토 프레임의 기록 매체 삽입부에 디지털 카메라를 사용하여 촬영한 화상 데이터를 기억한 메모리를 삽입하여 화상 데이터를 취득하고, 취득한 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
또한, 디지털 포토 프레임(9700)은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 원하는 화상 데이터를 취득하여 표시시키는 구성으로 할 수도 있다.
도 28a는 휴대형 유기기이며, 케이스(9881)와 케이스(9891)의 2개의 케이스로 구성되고, 연결부(9893)에 의하여 개폐 가능하도록 연결된다. 케이스(9881)에는 표시부(9882)가 내장되고, 케이스(9891)에는 표시부(9883)가 내장된다. 또한, 도 28a에 도시하는 휴대형 유기기는, 그 외에 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함한 것), 마이크로폰(9889)) 등을 포함한다. 물론, 휴대형 유기기의 구성은 상술한 것에 한정되지 않고, 적어도 본 발명의 일 형태에 따른 반도체 장치를 구비한 구성이라면 좋고, 그 외에 부속 설비가 적절히 형성된 구성으로 할 수 있다. 도 28a에 도시하는 휴대형 유기기는 기록 매체에 기록되는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능이나, 다른 휴대형 유기기와 무선 통신하여 정보를 공유하는 기능을 갖는다. 또한, 도 28a에 도시하는 휴대형 유기기가 갖는 기능은 이것에 한정되지 않고, 각종 기능을 가질 수 있다.
도 28b는 대형 유기기인 슬롯 머신(9900)의 일례를 도시한다. 슬롯 머신(9900)은, 케이스(9901)에 표시부(9903)가 내장된다. 또한, 슬롯머신(9900)은 그 외에 스타트 레버(lever)나 스톱 스위치 등의 조작 수단, 코인 투입구, 스피커 등을 구비한다. 물론, 슬롯 머신(9900)의 구성은 상술한 것에 한정되지 않고, 적어도 본 발명의 일 형태에 따른 반도체 장치를 구비한 구성이라면 좋고, 그 외 부속 설비가 적절히 형성된 구성으로 할 수 있다.
도 29a는 휴대 전화기(1000)의 일례를 도시한 것이다. 휴대 전화기(1000)는 케이스(1001)에 내장된 표시부(1002) 외, 조작 버튼(1003), 외부 접속 포트(1004), 스피커(1005), 마이크(1006) 등을 구비한다.
도 29a에 도시하는 휴대 전화기(1000)는 표시부(1002)를 손가락 등으로 터치(touch)함으로써, 정보를 입력할 수 있다. 또한, 전화를 거는 조작, 또는 메일을 작성하는 조작은 표시부(1002)를 손가락 등으로 터치함으로써 행할 수 있다.
표시부(1002)의 화면에는 주로 3가지 모드가 있다. 제 1 모드는 화상의 표시가 주된 표시 모드이고, 제 2 모드는 문자 등의 정보 입력이 주된 입력 모드이다. 제 3 모드는 표시 모드와 입력 모드의 2가지 모드가 혼합된 표시+입력 모드이다.
예를 들어, 전화를 걸거나 또는 메일을 작성하는 경우는, 표시부(1002)를 문자 입력이 주된 문자 입력 모드로 하여 화면에 표시시킨 문자의 입력 조작을 행하면 좋다. 이 경우, 표시부(1002)의 화면의 대부분에 키보드 또는 번호 버튼을 표시시키는 것이 바람직하다.
또한, 휴대 전화기(1000) 내부에 자이로스코프(gyroscope), 가속도 센서 등의 기울기를 검출하는 센서를 갖는 검출 장치를 형성함으로써, 휴대 전화기(1000)의 방향(세로인지 가로인지)을 판단하여, 표시부(1002)의 화면 표시를 자동적으로 전환할 수 있다.
또한, 화면 모드의 전환은 표시부(1002)를 터치함으로써, 또는 케이스(1001)의 조작 버튼(1003)을 조작함으로써 행해진다. 또한, 표시부(1002)에 표시되는 화상의 종류에 따라 전환하도록 할 수도 있다. 예를 들어, 표시부에 표시하는 화상 신호가 동영상 데이터인 경우는 표시 모드, 텍스트 데이터인 경우는 입력 모드로 전환한다.
또한, 입력 모드에 있어서, 표시부(1002)의 광 센서에 의하여 검출되는 신호를 검지하고, 표시부(1002)의 터치 조작에 의한 입력이 일정 기간 없는 경우에는, 화면의 모드를 입력 모드로부터 표시 모드로 전환하도록 제어하여도 좋다.
표시부(1002)를 이미지 센서로서 기능시킬 수도 있다. 예를 들어, 표시부(1002)에 손바닥이나 손가락으로 터치하여 장문(掌紋)이나 지문(指紋)을 촬상함으로써, 본인 인증을 행할 수 있다. 또한, 표시부에 근적외광(近赤外光)을 발광하는 백 라이트 또는 근적외광을 발광하는 검출용 광원을 사용하면, 손가락 정맥, 손바닥 정맥 등을 촬상할 수도 있다.
도 29b도 휴대 전화기의 일례이다. 도 29b의 휴대 전화기는 케이스(9411)에 표시부(9412), 및 조작 버튼(9413)을 포함하는 표시 장치(9410)와, 케이스(9401)에 조작 버튼(9402), 외부 입력 단자(9403), 마이크(9404), 스피커(9405), 및 착신시에 발광하는 발광부(9406)를 포함하는 통신 장치(9400)를 갖고, 표시 기능을 갖는 표시 장치(9410)는 전화 기능을 갖는 통신 장치(9400)와 화살표로 표시된 2방향으로 탈착할 수 있다. 따라서, 표시 장치(9410)와 통신 장치(9400)의 단축들을 장착할 수도 있고, 표시 장치(9410)와 통신 장치(9400)의 장축들을 장착할 수도 있다. 또한, 표시 기능만이 필요한 경우, 통신 장치(9400)로부터 표시 장치(9410)를 분리하고, 표시 장치(9410)를 단독으로 사용할 수도 있다. 통신 장치(9400)와 표시 장치(9410)는 무선 통신 또는 유선 통신에 의하여 화상 또는 입력 정보를 수수(授受)할 수 있고, 각각 충전할 수 있는 배터리를 갖는다.
또한, 본 실시형태에 제시하는 구성은 다른 실시형태에 제시하는 구성을 적절히 조합하여 사용할 수 있다.
(실시예 1)
본 실시예에서는 성막시의 산소 가스 유량의 비율에 대한 산화물 반도체막의 도전율의 의존성을 조사한 결과에 대하여 설명한다.
본 실시예에서는 스퍼터링법을 사용하여 In-Ga-Zn-O계 비단결정막을 형성하고, 형성된 In-Ga-Zn-O계 비단결정막의 도전율을 측정하였다. 성막시의 산소 가스 유량의 비율이 0부피% 내지 100부피%까지의 조건으로 샘플링을 제작하고, 각 산소 가스 유량의 비율에 대한 In-Ga-Zn-O계 비단결정막의 도전율을 측정하였다. 또한, 도전율의 측정에는 반도체 파라미터 애널라이저 HP4155C(Agilent Technologies 제작)를 사용하였다.
In-Ga-Zn-O계 비단결정막의 스퍼터링 성막에 있어서는 타깃으로서 In2O3: Ga2O3: ZnO=1:1:1(In: Ga: Zn=1:1:0.5)의 비율로 혼합시킨 직경 8인치의 원반 형상의 산화물 반도체 타깃을 사용하였다. 다른 성막 조건은 기판과 타깃 사이의 거리를 170㎜, 성막 가스 압력 0.4㎩, 직류(DC) 전원 0.5㎾, 성막 온도를 실온으로 하였다.
성막 가스로서는 아르곤 가스와 산소 가스를 사용하였다. 아르곤 가스와 산소 가스에 대한 산소 가스의 유량 비율이 0부피%부터 100부피%까지의 조건으로 성막하여 In-Ga-Zn-O계 비단결정막의 도전율을 측정하였다. 또한, In-Ga-Zn-O계 비단결정막의 원자 레벨에서의 재배열을 행하기 위하여 In-Ga-Zn-O계 비단결정막을 형성한 후, 질소 분위기하에서 350℃에서 1시간 열 처리를 행하였다.
각 산소 가스 유량의 비율에 대한 In-Ga-Zn-O계 비단결정막의 도전율은 도 12에 도시하는 바와 같은 결과가 되었다. 도 12에 있어서, 가로 축은 아르곤 가스 유량과 산소 가스 유량에 대한 산소 가스 유량의 비율(부피%)을 나타내고, 세로 축은 In-Ga-Zn-O계 비단결정막의 도전율(S/㎝)이다. 또한, 도 12에 대한 아르곤 가스의 유량(sccm), 산소 가스의 유량(sccm), 산소 가스의 유량 비율(부피%) 및 In-Ga-Zn-O계 비단결정막의 도전율(S/㎝)을 표 1에 제시한다.
[표 1]
Figure 112014111794912-pat00001
도 12 및 표 1의 결과에 의거하면, 산소 가스 유량의 비율이 0부피% 내지 11.1부피% 사이에서는 도전율이 급준하게 저하되고, 산소 가스 유량의 비율이 11.1부피% 내지 40부피% 사이에서는 도전율은 1.0×10-5S/㎝ 내지 1.0×10-4S/㎝ 정도가 되고, 산소 가스 유량의 비율이 40부피% 이상이 되면, 도전율은 완만하게 저하되는 경향을 볼 수 있다. 다만, 산소 가스 유량의 비율이 60부피% 내지 70부피% 사이에서는 도전율의 저하가 약간 급준하게 되었다. 여기서, 도전율의 최대값은 산소 가스 유량의 비율이 0부피%, 즉 성막 가스가 아르곤 가스만인 조건으로 6.44S/㎝이고, 도전율의 최소값은 산소 가스 유량의 비율이 100부피%, 즉, 성막 가스가 산소 가스만인 조건으로 4.19×10-11S/㎝이다.
도 12의 그래프에서 도전율의 경사가 약간 급준하게 되는 산소 가스 유량의 비율이 70부피% 부근의 영역을 경계로 하여, 활성층으로서 기능하는 제 1 산화물 반도체 영역과, 제 1 산화물 반도체 영역보다 도전율이 낮고 활성층의 보호층으로서 기능하는 제 2 산화물 반도체 영역의 산소 가스 유량의 조건을 구별함으로써, 도전율의 차이를 크게 할 수 있다. 예를 들어, 실시형태 1 내지 실시형태 4에 있어서, 제 1 산화물 반도체 영역(103)에 사용하는 In-Ga-Zn-O계 비단결정막을 형성할 때는 산소 가스 유량의 비율을 70부피% 미만으로 하고, 도전율이 1.0×10-8S/㎝보다 크게 되도록 하는 것이 좋다. 또한, 제 1 산화물 반도체 영역보다 도전율이 낮은 제 2 산화물 반도체 영역(104)에 사용하는 In-Ga-Zn-O계 비단결정막을 형성할 때는 산소 가스 유량의 비율을 70부피% 이상으로 하고, 도전율이 1.0×10-8S/㎝ 이하가 되도록 하는 것이 좋다. 또한, 실시형태 3에서 제시하는 버퍼층(301a, 301b)은 제 1 산화물 반도체 영역(103)보다 도전율이 큰 것이 바람직하기 때문에, 산소 가스 유량의 비율을 10부피% 미만으로 하고, 도전율이 1.0×10-3S/㎝보다 크게 되도록 하는 것이 좋다.
100: 기판 101: 게이트 전극층
102: 게이트 절연층 103: 제 1 산화물 반도체 영역
104: 제 2 산화물 반도체 영역
105a: 소스 전극층 또는 드레인 전극층
105b: 소스 전극층 또는 드레인 전극층
112a: 제 1 도전막
112b: 제 1 도전막 113a: 제 2 도전막
113b: 제 2 도전막 114a: 제 3 도전막
114b: 제 3 도전막

Claims (9)

  1. 기판 위에 게이트 전극을 형성하는 단계와;
    상기 게이트 전극 위에 게이트 절연층을 형성하는 단계와;
    상기 게이트 절연층 위에 도전막을 형성하는 단계와;
    소스 전극 및 드레인 전극을 형성하기 위해 상기 도전막을 에칭하는 단계와;
    스퍼터링법에 의해 상기 게이트 절연층, 상기 소스 전극 및 상기 드레인 전극 위에 제 1 산화물 반도체막을 형성하는 단계와;
    스퍼터링법에 의해 상기 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성하는 단계와;
    상기 제 2 산화물 반도체막 위에 마스크를 형성하는 단계와;
    제 1 산화물 반도체 영역과 제 2 산화물 반도체 영역을 형성하기 위하여, 상기 마스크를 사용하여 상기 제 1 산화물 반도체막 및 상기 2 산화물 반도체막을 에칭하는 단계를 포함하고,
    상기 제 1 산화물 반도체 영역의 일부분이 상기 게이트 절연층과 상기 소스 전극 및 상기 드레인 전극의 측면부들과 접하도록 상기 제 1 산화물 반도체 영역이 제공되고,
    상기 제 2 산화물 반도체막을 형성하기 위한 성막 가스 중의 산소 가스 유량의 비율은 상기 제 1 산화물 반도체막을 형성하기 위한 성막 가스 중의 산소 가스 유량의 비율보다 높게 되도록 하는, 반도체 장치의 제작 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 산화물 반도체막 및 상기 2 산화물 반도체막의 각각은 인듐, 갈륨, 아연, 또는 주석 중 적어도 하나를 함유하는, 반도체 장치의 제작 방법.
  4. 제 1 항에 있어서,
    상기 제 1 산화물 반도체막 및 상기 2 산화물 반도체막은 상기 산소 가스 유량을 늘림으로써 한번에 형성되는, 반도체 장치의 제작 방법.
  5. 제 1 항에 있어서,
    상기 제 1 산화물 반도체막을 형성하기 위한 상기 성막 가스 중의 상기 산소 가스 유량의 비율은 70부피% 미만이고, 상기 제 2 산화물 반도체막을 형성하기 위한 상기 성막 가스 중의 상기 산소 가스 유량의 비율은 70부피% 이상인, 반도체 장치의 제작 방법.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
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