KR100678546B1 - 데이터전송 제어방법과 이것에 사용하는 주변회로, 데이터 처리 장치 및 데이터 처리시스템 - Google Patents

데이터전송 제어방법과 이것에 사용하는 주변회로, 데이터 처리 장치 및 데이터 처리시스템 Download PDF

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가부시끼가이샤 히다치 세이사꾸쇼
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Abstract

명령정보나 데이터정보 등의 각종 정보를 메모리나 주변회로와 데이터 처리 장치 사이에서 전송제어하는 방법과 그 방법을 이용하는 주변회로, 데이터 처리 장치 및 데이터 처리시스템에 관한 것으로서, 메모리 등의 주변회로가 갖는 본래의 특성을 충분히 발휘시켜서 데이터전송을 실행할 수 있는 기술을 제공하기 위해서, 반도체기판에 형성된 메모리장치로서, 여러개의 어드레스신호가 공급되는 여러개의 어드레스 입력단자; 데이터신호를 입력 또는 출력하는 데이터 입력/출력단자; 제어신호가 공급되는 제어단자; 어레이형상으로 배치되고 데이터를 유지하는 여러개의 메모리셀을 갖는 메모리셀 어레이; 여러개의 어드레스신호를 디코드하는 것에 의해 메모리셀 어레이의 메모리셀을 선택하는 어드레스 디코더; 제어단자에 결합되고 제어신호에 응답해서 제1 신호를 출력하는 내부 타이밍 발생회로; 제1 신호에 응답해서 클럭신호를 발생하는 자려발진회로 및; 데이터신호가 데이터 입력/출력단자에 입력 또는 출력될 때, 클럭신호를 출력하는 외부단자를 포함하는 구성으로 하였다.
이와 같이 구성하는 것에 의해, 주변회로 및 데이터 처리 장치 각각의 특성의 한계시간에서의 데이터전송을 용이하게 실현할 수 있다는 등의 효과가 얻어진다.
반도체장치, 메모리, 자려발진회로, 주변회로, 사이클타이밍발생회로

Description

데이터전송 제어방법과 이것에 사용하는 주변회로, 데이터 처리 장치 및 데이터 처리시스템{DATA TRANSFER CONTROL METHOD, AND PERIPHERAL CIRCUIT, DATA PROCESSOR AND DATA PROCESSING SYSTEM FOR THE METHOD}
도 1은 본 발명에 관한 데이터 처리 장치의 1실시예인 CPU와 본 발명에 관한 주변회로의 1실시예인 메모리를 도시한 시스템 블럭도,
도 2는 도 1의 시스템에 있어서의 데이터 전송동작의 1예의 타이밍도,
도 3은 도 1의 상기 실시예와의 비교예로서 웨이트스테이트 제어부를 거쳐서 데이터전송을 가능하게 하는 시스템의 블럭도,
도 4는 도 3의 데이터 전송동작 타이밍도,
도 5는 도 1의 메모리의 1실시예의 블럭도,
도 6은 도 5의 사이클 타이밍 발생회로의 상세한 1예의 회로도,
도 7은 도 6의 메모리의 1예의 동작타이밍도,
도 8은 도 1의 CPU의 상세한 1실시예의 블럭도,
도 9는 도 8의 버퍼 제어회로에 있어서의 리드버퍼에 관한 회로부분의 상세한 1예의 블럭도,
도 10은 도 8의 버퍼 제어회로에 있어서의 라이트버퍼에 관한 회로부분의 상세한 1예의 블럭도,
도 11은 리드버퍼와 라이트버퍼를 공용하는 형식의 버퍼메모리를 갖는 CPU의 1실시예의 블럭도,
도 12는 버스트 카운터에 파라미터 레지스터를 마련한 메모리의 1실시예의 블럭도,
도 13은 데이터버스의 비트수에 대해서 예를 들면 1/2n비트의 멀티비트 입출력기능을 갖고 서로 동일한 메모리를 CPU와 인터페이스시킬 때의 1실시예의 블럭도,
도 14는 다른 특성/기능을 갖는 메모리를 혼재시켜서 시스템을 구성하는 경우의 1실시예의 블럭도,
도 15는 데이터 처리시스템의 전체적인 1실시예의 블럭도.
본 발명은 명령정보나 데이터정보 등의 각종 정보를 메모리나 주변회로와 데이터 처리 장치 사이에서 전송제어하는 방법과 그 방법을 이용하는 주변회로, 데이터 처리 장치 및 데이터 처리시스템에 관한 것으로서, 예를 들면 데이터 처리 장치와 메모리 사이에서의 데이터전송 제어기술에 적용해서 특히 유효한 기술에 관한 것이다. 또한, 본 명세서에 있어서 데이터 처리 장치는 CPU(중앙처리장치), 마이크로 처리 장치, 마이크로 컴퓨터, 싱글칩 마이크로 컴퓨터, 디지탈신호 처리장치, 직접 메모리 액세스 컨트롤러 등의 컨트롤러를 총칭하는 개념으로 된다.
종래의 RISC 처리 장치는 LSI의 성능, 가격, 제조프로세스 기술레벨 등의 모든 조건에 따라 칩내에 1개 또는 여러개의 캐시메모리를 내장하는 것이 있다. 이들 CPU는 실장보드 상에 배치되고 많은 메모리나 입출력회로(I/O)와 접속되어 시스템을 구성한다. 시스템의 동작의 기준으로 되는 것은 동작클럭(시스템클럭)을 사용하고 있는 것이 일반적이다. 통상, 시스템을 구성하는 메모리나 입출력회로 등의 주변회로는 각각 개별적인 기능이나 특성을 구비하고 있기 때문에, 동작수순이나 응답시간 또는 동작속도도 각각 다르다. 말할 필요도 없지만, 메모리나 입출력회로가 구비하고 있는 CPU 인터페이스도 기능이나 타이밍 등에 관해 유사점은 있지만 각각 상이한 경우가 많다.
이와 같이, 기능, 동작속도, 인터페이스 사양 등의 차이에 대해서 메모리로서는 메모리 컨트롤러가 이용되고, 입출력회로로서는 I/O컨트롤러가 이용된다. 이와 같은 컨트롤러의 기능은 크게 분류하면 다음과 같은 2가지로 된다.
첫번째로는 CPU가 어떤 메모리나 입출력회로를 선택했는지를 메모리나 입출력회로에 전달하여 데이터전송의 기동을 거는 기능으로서, 소위 칩선택 또는 칩이네이블의 제어 등으로서 파악할 수 있다. 예를 들면, 어드레스나 액세스의 종류를 나타내는 신호 사이에서 논리를 취하고, 동작클럭 등을 이용해서 펄스 또는 레벨신호를 형성하여 선택된 메모리 또는 입출력회로에 접속된 신호만을 참(Active)으로 한다.
두번째로는 동작클럭을 카운터 등으로 계수해서 웨이트나 레디 등이라는 동작클럭 단위로 CPU에 액세스기간의 연장을 요구하는 신호를 생성하고, 이 신호를 CPU가 동작클럭마다 확인하는 바와 같은 규칙으로 CPU와 메모리나 주변회로와의 타이밍의 차이 또는 동작속도의 차이를 흡수하여 확실하게 데이터전송을 실현하기 위한 기능이다. 이 기능은 소위 웨이트스테이트(대기상태) 제어기능이다.
그러나, 컨트롤러에 의한 상술한 웨이트스테이트 제어에는 다음과 같은 문제점이 있다는 것이 본 발명자에 의해서 명확하게 되었다.
[1] 웨이트스테이트에 의해서 연장되는 데이터 전송시간의 길이가 항상 시스템의 동작클럭 단위로 결정되어 버리기 때문에, 메모리나 주변회로가 갖는 고유의 성능을 충분히 이끌어 낼 수 없다. 또, 그 메모리나 입출력회로에 대해서 제조/판매자로부터 제출되는 설계데이터에 따른 성능을 극한상태에서 사용해서 시스템을 설계하는 것은 실질상 불가능하여 어느 정도의 동작마진을 계산에 넣기 때문에 대부분의 경우에는 데이터전송에 불필요한 시간이 반드시 발생하고 데이터버스 상에서의 데이터전송 효율이 저하하는 것이 부득이하게 되었다. 이 문제점을 실장보드 상에서 시스템을 구성하는 경우, 즉 메모리나 입출력회로와 CPU와의 접속을 실장보드 상의 버스에서 실행하는 경우에 한정되지 않고, 동일 반도체칩에 CPU나 메모리를 형성하는 경우에도 어느 정도 적용되는 사항이다. 즉, 전기적특성과 회로소자의 배치를 고려해서 최적화 설계를 실시하면, 컨트롤러와 메모리가 컨트롤러의 동작클럭에 대해서 낭비되는 일 없이 데이터전송을 실행할 수 있도록 할 수 있지만, 실제의 회로설계에서는 개개의 논리회로 블럭의 특성을 고려해서 미묘한 타이밍을 칩내부에서 실행하지 않으면 안되어 반드시 용이한 것만은 아니다.
[2] 상기 웨이트스테이트 제어는 메모리나 입출력회로가 여러개 있는 경우, 기능(프로토콜 포함)이나 성능의 차이에 의해 각각의 메모리나 입출력회로마다 시스템 설계자가 설계할 필요가 있어 많은 시간을 필요로 한다.
[3] 웨이트스테이트 제어를 위한 회로부분이 메모리나 입출력회로의 수만큼 필요하게 되어 시스템의 복잡화, 부품점수의 증가, 신호계통의 부하의 증가 등 고속화, 소형화, 저가격화 등에 대한 폐해의 원인을 낳는다.
[4] 상기 [1]에서 설명한 바와 같이, 웨이트스테이트 제어에서는 메모리나 주변회로가 갖는 고유의 성능을 충분히 이끌어낼 수 없어 동작의 고속화에는 한계가 있다. 따라서, 그것에 대처하기 위해서, 전체 또는 시스템 효율상 효과가 높은 메모리나 입출력회로에 대해서 웨이트스테이트 제어없이 접속하는 것도 가능하기는 하다. 그러나, 그 때, 메모리나 입출력회로의 동작속도 등의 특성에 맞게 컨트롤러의 동작클럭을 억제하면, CPU 등의 컨트롤러 동작클럭은 고속화되는 경향이 있기 때문에 시스템의 가치를 저하시켜 버린다. 그것과는 반대로, 컨트롤러의 동작클럭에 맞게 고속인 메모리나 입출력회로를 사용하면, 시스템 가격의 극단적인 상승을 초래하게 된다.
이와 같이, CPU와 주변회로와의 데이터 전송타이밍을 CPU 또는 시스템의 동작클럭에서 생성하고 있는 종래방식에서는 메모리 등의 주변회로가 갖는 본래의 성능을 충분히 살리는 데이터전송을 실현할 수는 없다. 즉, 주변회로의 특성에 따라 동작클럭의 정수배의 타이밍에서 웨이트신호를 CPU로 되돌려보내고, 확실한 동작에 중점을 둔 웨이트스테이트 제어기능에 의해 CPU와 주변회로를 접속하고 있던 것에 서는 근본적인 고속화로의 발전을 기대하는 것은 어렵다고 본 발명자는 고려하였다.
본 발명의 목적은 메모리 등의 주변회로가 갖는 본래의 특성을 충분히 발휘시켜서 데이터전송을 실행할 수 있는 기술을 제공하는 것이다.
본 발명의 다른 목적은 자체의 특성에 따라서 데이터전송의 타이밍을 발생하는 주변회로를 제공하는 것이다.
본 발명의 또 다른 목적은 그와 같은 주변회로와 효율적으로 데이터전송을 실행할 수 있는 데이터 처리 장치를 제공하는 것이다.
본 발명의 그 밖의 목적은 메모리 등의 주변회로가 갖는 본래의 특성을 충분히 발휘시켜서 데이터 처리 장치 사이에서 고속으로 데이터전송을 실행할 수 있는 데이터 처리시스템을 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로부터 명확하게 될 것이다.
본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
즉, 도 1에 대표적으로 도시된 바와 같이, 예를 들면 주변회로로서의 메모리(1)은 데이터 처리 장치의 1실시예인 CPU(2)로부터의 액세스요구(200), (201), (202)에 대해서 자체 내장하는 자려발진회로(102)의 발진출력신호와 동기해서 상기 액세스요구에 따른 내부동작을 실행함과 동시에 그의 내부동작과 동기해서 상기 데이터 처리 장치로 상기 액세스요구에 대한 응답요구(103)을 출력하는 구성을 채용한다.
데이터 처리 장치에는 소요의 주변회로에 대해서 액세스 요구를 실행함과 동시에 액세스 요구를 실행한 주변회로로부터의 응답요구를 받고, 이것과 동기해서 상기 액세스요구의 종별에 따라서 외부로부터 데이터를 받아들이거나 또는 외부로 데이터를 출력하는 구성을 채용한다.
이러한 데이터 처리 장치와 주변회로 사이의 데이터전송 제어는 데이터 처리 장치가 주변회로에 대해서 액세스 요구를 실행하는 처리, 액세스요구된 주변회로가 자체 내장하는 자려발진회로의 발진출력신호와 동기해서 상기 액세스요구에 따른 내부동작을 실행하는 처리, 상기 액세스요구된 주변회로가 그의 내부동작과 동기해서 상기 데이터 처리 장치로 상기 액세스요구에 대한 응답요구를 출력하는 처리 및 상기 응답요구를 받은 상기 데이터 처리 장치가 그것과 동기해서 상기 액세스요구의 종별에 따라서 외부로부터 데이터를 받아들이는 처리 또는 외부로 데이터를 출력하는 처리를 실행하는 처리에 의해서 실현된다.
기존의 데이터 처리 장치나 주변회로의 구성에 대한 부가회로를 극력 저감해서 상기 수단을 실현하기 위해서는 상기 액세스요구는 액세스대상으로서 선택될 주변회로와 데이터의 전송방향을 나타내기 위한 정보(200), (201)에 의해서 실행하고, 상기 응답요구는 주변회로의 내부동작과 동기해서 변화되는 1개의 신호(103)에 의해서 실행할 수 있다.
상술한 기능을 갖는 주변회로를 비교적 간단하게 구성하기 위해서는 도 5에 대표적으로 도시된 바와 같이, 데이터 처리 장치로부터의 액세스요구에 응답해서 내부동작의 액세스 사이클신호(1013)을 자려발진회로(102)의 발진출력신호에 따라서 생성하는 사이클 타이밍 발생회로(1010), 상기 액세스 사이클신호를 상기 응답요구로서 외부로 출력하는 외부단자(AC) 및 상기 액세스 사이클신호(1013)과 동기해서 내부동작 타이밍신호를 생성하는 내부타이밍 발생회로(1011)을 마련해서 주변회로를 구성한다.
그와 같은 주변회로를 버스트 리드(다수 워드(語)의 연속데이터 리드)가능한 메모리로서 구성하는 경우에는 도 6에 대표적으로 도시된 바와 같이, 메모리셀 어레이로부터의 연속데이터 리드워드수를 상기 액세스 사이클 신호의 변화에 따라서 계수하고, 그 계수결과가 소정의 계수값에 도달하는 상태에서 상기 자려발진회로의 발진동작을 정지시키는 계수회로(버스트 카운터(105))를 더 추가하면 좋다. 이 때, 연속데이터 리드워드수를 프로그램가능하게 설정할 수 있도록 하기 위해서는 도 12에 대표적으로 도시된 바와 같이, 상기 계수회로에는 상기 소정의 계수값을 외부로부터 프리세트 가능하게 유지하는 파라미터 레지스터(1051)을 마련한다. 이 파라미터 레지스터는 계수회로가 그 계수비트수에 따른 기억단을 갖는 경우, 상기 기억단을 프리세트 가능하게 해서 이것을 실질적인 파라미터 레지스터로서 위치결정할 수 있다.
상술한 기능을 갖는 데이터 처리 장치에 있어서, 내부유닛과 외부 사이에서 전송속도가 다른 데이터의 수수를 고속 또는 효율적으로 실행하기 위해서는 도 8에 대표적으로 도시된 바와 같이, 상기 응답요구에 따라서 라이트 및 리드가능한 비동기포트(2064)와 내부의 동작클럭과 동기해서 라이트 및 리드가능한 동기포트(2065)를 갖는 버퍼메모리(206)을 채용한다. 상기 버퍼메모리의 동기포트는 내부유닛으로서의 연산회로나 레지스터 등에 결합되고, 상기 버퍼메모리의 비동기포트는 외부와 인터페이스되는 입출력 버퍼회로(205)에 접속된다. 이 때, 주변회로에서 버퍼메모리로 전송된 데이터를 신속하게 내부유닛(204)의 처리를 위해 사용될 수 있도록 하기 위해서 상기 버퍼메모리는 액세스 제어회로가 주변회로에 액세스요구한 연속 리드액세스 회수를 상기 응답요구의 변화회수에서 검출하는 계수회로(2066)을 구비하고, 이것에 의한 상기 검출결과를 상기 액세스요구에 의한 리드데이터 취득의 완료를 의미하는 정보(도 9에 대표적으로 도시된 앤드(AND)게이트(2063R5)의 출력정보)로서 중앙처리장치에 부여하도록 하면 좋다. 버퍼메모리는 완전 듀얼포트에 한정되지 않고 유니포트 버퍼메모리를 시분할적으로 동작시켜 외관상 듀얼포트로서 이용해도 좋다.
종류가 다른 여러개의 주변회로에 상기 데이터 처리 장치를 인터페이스시킬 때에는 도 14에 대표적으로 도시된 바와 같이, 데이터 처리 장치에 있어서의 단일 응답요구의 입력단자를 각각의 주변회로에 있어서의 응답요구의 출력단자가 공유하도록, 예를 들면 논리합 게이트를 거쳐서 또는 와이어드 오아(OR)에 의해 그들을 접속한다.
데이터버스의 비트수에 대해서 예를 들면 1/2n비트의 멀티비트 입출력기능을 갖고 서로 동일한 주변회로를 데이터 처리 장치와 인터페이스시키기 위해서는 도 13에 대표적으로 도시된 바와 같이, 데이터 처리 장치는 응답요구에 따라서 라이트 및 리드가능한 비동기포트와 내부의 동작클럭과 동기해서 라이트 및 리드가능한 동기포트를 갖는 버퍼메모리(206U), (206L)을 여러조 마련하면 좋다.
상기한 수단에 의하면, 주변회로는 그 고유의 내장 자려발진회로의 발진출력신호와 동기해서 동작되고, 상기 주변회로에 대해서 액세스 요구를 실행하는 데이터 처리 장치의 동작클럭신호와는 비동기로 동작된다. 이 관계에 있어서, 상호간의 데이터의 인터페이스는 서로 대등한 액세스요구와 그것에 대한 응답요구에 의해서 실현한다. 이것은 종래 데이터 처리 장치의 기본동작클럭의 정수배에 한정되어 있던 일련의 데이터전송시간을 메모리 등의 주변회로의 동작속도 등의 특성에 따라 발생되는 고유의 자려발진 주파수에 의존한 응답요구의 클럭사이클에 따라서 결정한다. 따라서, 주변회로 및 데이터 처리 장치 각각의 특성의 한계시간에서의 데이터전송이 용이하게 실현된다. 즉, 종래의 문제점인 데이터 처리 장치의 동작클럭과의 동기를 위해 발생되고 있던 불필요한 시간이 경감된다. 또, 데이터 처리 장치와 개개의 주변회로와의 인터페이스를 위한 웨이트스테이트 제어회로 등도 불필요하게 되어 회로접속수단의 간소화도 실현된다.
주변회로와 인터페이스되는 버퍼메모리를 온칩으로 구비하는 데이터 처리 장치는 데이터 처리 장치의 내부유닛과 외부 사이의 데이터전송속도의 차이를 내부에서 흡수하고, 액세스요구에 의한 리드데이터나 라이트데이터의 처리에 순차적인 대기시간을 필요로 하지 않는다.
이하, 본 발명의 실시예를 도면에 따라서 상세하게 설명한다.
도 1은 본 발명에 관한 데이터 처리 장치의 1실시예인 CPU와 본 발명에 관한 주변회로의 1실시예인 메모리가 접속된 상태를 도시한 도면이다.
동일도면에 도시된 메모리(1)은 대표적으로 도시된 메모리셀 어레이(100)과 액세스 사이클 제어부(101)을 1개의 반도체기판에 구비하고, CPU(2)로부터의 액세스요구(200), (201), (202)에 대해서 자체 내장하는 자려발진회로(102)의 발진출력신호와 동기해서 상기 액세스요구에 따른 리드동작 또는 라이트동작을 실행함과 동시에, 그의 내부동작과 동기해서 상기 CPU(2)로 상기 액세스요구에 대한 응답요구(103)을 출력한다.
동일도면에 도시되는 CPU(2)는 대표적으로 도시된 연산회로(204), 연산회로(204)에 한쪽의 포트가 결합된 버퍼메모리(206), 버퍼메모리(206)의 다른쪽의 포트와 외부의 데이터버스(211)에 결합된 입출력 버퍼회로(205), 외부의 메모리(1)이나 그 밖에 도시하지 않은 주변회로에 액세스요구 등을 실행하는 액세스 제어회로(207) 및 명령실행 시퀀스 제어회로나 인터럽트 제어회로 등 중앙처리장치 전체의 동작을 제어하는 중앙제어부(208)을 1개의 반도체기판에 구비하고, 메모리(1) 등의 소요의 주변회로에 대해서 액세스요구(200), (201), (202)를 실행함과 동시에 액세스 요구를 실행한 주변회로 예를 들면 메모리(1)로부터의 응답요구(103)을 받고 이것과 동기해서 상기 액세스요구의 종별에 따라서 외부에서 버퍼메모리(206)에 데이터를 받아들이거나 또는 버퍼메모리(206)에서 외부로 데이터를 출력한다. 상기 메모리(1)은 그 고유의 내장 자려발진회로(102)의 발진출력신호와 동기해서 동작된다. 그의 한쪽에 있어서 CPU(2)는 시스템의 동작클럭(209)와 동기해서 동작된다.
CPU(2)가 메모리(1)에 대해서 액세스를 실행하는 경우, 액세스의 개시를 메 모리(1)로 액세스 개시신호(200)에 의해서 전달한다. 액세스 개시신호(200)은 메모리에 의해서 칩선택신호와 등가인 신호로 간주된다. 특히 제한되지는 않지만, 본 실시예에 의하면, 액세스 제어회로(207)은 칩선택 컨트롤러로서의 기능을 내장한다. 이 기능은 CPU(2)에서 외부로 출력되는 어드레스신호의 상위 수비트를 디코드해서 칩선택신호를 형성하는 디코더로 치환할 수 있다. 어느 경우에 있어서도 액세스대상으로 할 주변회로에 할당된 어드레스와 CPU(2)에서 생성되는 어드레스를 참조하는 것이며, 이 의미에 있어서 메모리 등의 주변회로로의 액세스요구, 특히 액세스개시의 지시는 액세스 어드레스를 생성하는 회로부분이 직접적 또는 간접적으로 실행하는 것이며, 액세스 제어회로는 그와 같은 회로부분을 포함한 것으로서 파악된다.
데이터전송의 방향은
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신호(201)에 의해서 지시된다. 리드라는 것은 메모리(1) 등의 주변회로에서 CPU(2)로의 데이터전송을 말하며, 라이트라는 것은 CPU(2)에서 메모리(1) 등의 주변회로로의 데이터전송을 말한다. 본 실시예에 따르면, 액세스가 요구된 주변회로내의 데이터의 위치지정(포인터)은 어드레스 버스(210)에 공급되는 어드레스신호에 의해 지정된다. 데이터전송 워드수는 싱글모드/버스트모드의 지시신호(
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신호)(202)에 의해서 지시된다. 연속데이터 전송모드인 버스트모드를 갖지 않는 것에 있어서는
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신호(202)는 불필요하다.
액세스 사이클 제어부(101)은 액세스 개시신호(200)에 의해서 액세스요구를 검출하면, 이것에 응답해서 내부동작의 액세스 사이클신호를 자려발진회로(102)의 발진출력신호에 따라서 생성한다. 메모리(1)의 내부에서는
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신호(201)에 의해서 지시된 리드 또는 라이트동작이 상기 액세스 사이클신호와 동기해서 실행된다. 또, 메모리(1)의 외부에 대해서는 상기 액세스 사이클신호를 액세스 클럭신호(103)으로서 CPU(2)로 출력한다. 이 액세스 클럭신호(103)은 메모리(1)에 있어서 고유의 클럭신호이며, 이것이 CPU(2)로부터의 액세스요구에 대한 응답요구로서 CPU(2)에 부여된다.
도 2에는 리드동작에 있어서의 메모리(1)의 데이터출력 및 라이트동작에 있어서의 CPU(2)의 데이터 출력타이밍과 액세스 클럭신호(103)과의 관계가 도시되어 있다. 도 2에 따르면, 리드동작이 지시된 메모리(1)은 액세스 클럭신호(103)(메모리내부에 있어서는 액세스 사이클신호)의 상승에지에 대해서 세트업타임(Trs)/홀드타임(Trh)를 보증하는 타이밍에서 원하는 데이터를 데이터버스(211)로 출력한다. CPU(2)는 그 데이터를 액세스 클럭신호(103)의 상승타이밍에서 버퍼메모리(206)에 받아들인다. 라이트에 있어서 CPU(2)는 액세스 클럭신호(103)의 하강에지에 대해서 세트업타임(Tws)/홀드타임(Twh)를 보증하도록 버퍼메모리(206)에서 데이터버스(211)로 출력한다. 메모리(1)은 그 데이터를 상기 액세스 사이클신호의 하강타이밍에서 받아들인다. 또한, 라이트동작에 있어서도 액세스 클럭신호(103)의 상승을 기준으로 할 수도 있다.
도 1의 실시예에 따르면, 액세스 사이클 제어부(101)은 버스트모드에 있어서의 연속 데이터전송의 완료를 CPU(2)에 통지하는 사이클 완료신호(104)를 출력한 다. 액세스 사이클 제어부(101)은 액세스 클럭신호(103)과 등가인 액세스 사이클신호에 의해서 전송워드수를 버스트 카운터(105)에 의해 계수하고, 카운트업의 상태를 사이클 완료신호(104)로서 출력한다. 사이클 완료신호(104) 대신에 그것과 동일한 기능을 CPU(2)측에 실현해도 좋다. 즉, CPU(2)측에 액세스 클럭신호(103)을 계수하는 버스트 카운터를 마련하면 좋다.
도 3에는 상기 실시예의 비교예로서 웨이트스테이트 제어부를 거쳐서 데이터전송을 가능하게 하는 시스템의 블럭도가 도시되어 있고, 도 4에는 그 데이터전송 타이밍이 도시되어 있다.
도 3에 있어서 CPU(400)이 외부의 메모리(401)에 대해서 데이터전송을 실행하는 경우, 데이터전송의 개시가 메모리(401)과 웨이트스테이트 제어부(402)로 액세스 개시신호(403)에 의해 통지된다. 액세스 개시신호(403)을 받은 메모리(401)은 리드/라이트 제어회로(404)에 의해
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신호(405)에 따라서 리드 또는 라이트동작을 개시한다. 이것과 동기해서, 상기 웨이트스테이트 제어부(402)도 액세스 개시신호(403) 및
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신호(405) 등을 해석해서 CPU(400)과 동일한 동작클럭(406)에 따라 액세스완료를 나타내기 위한 웨이트신호(407)을 발생하도록 웨이트카운터(408)의 계수를 개시한다. 리드동작에 있어서 메모리(401)은 그 제조/판매업자가 보증하는 시간이 경과하는 것에 의해서 리드될 데이터를 데이터버스(409)로 출력할 수 있다.
또, 라이트동작에 있어서 메모리(401)은 그 제조/판매업자가 보증하는 시간 이 경과하는 것에 의해서, CPU(400)이 출력한 데이터버스(409) 상의 데이터를 내부에 받아들일 수 있다. 상기 제조/판매업자가 보증하는 시간이 경과한 것에 의한 리드동작 또는 라이트동작의 완료는 웨이트스테이트 제어부(402)에서 CPU(400)으로 웨이트신호(407)의 거짓(False)으로의 변화에 의해서 통상은 CPU(400)의 동작클럭(406)과 동기해서 전달된다(웨이트신호가 비동기신호인 경우에는 CPU측에서 그의 동작클럭과 동기해서 웨이트신호를 확인한다). 예를 들면, 도 4에 있어서 리드동작에 있어서, 시각t1에 웨이트신호가 거짓(로우레벨)으로 되면, CPU는 데이터버스상의 데이터를 리드한다. 라이트동작에 있어서, 시각t2에 웨이트신호가 거짓(로우레벨)으로 되면, CPU는 라이트할 데이터가 메모리에 받아들여진 것을 확인해서 상기 라이트데이터의 출력을 정지시킨다.
도 4의 타이밍에서 명확한 바와 같이, 리드사이클과 라이트사이클에서는 통상 웨이트신호를 거짓으로 하는 위치(타이밍)가 다르다. 또, 버스트모드에 있어서 웨이트신호는 전송워드수만큼 연속해서 주기적으로 발생되어야 하는 것은 당연하지만, 제1 워드째의 발생간격과 제2 워드째 이후의 발생간격이 다르다. 이 때문에, 웨이트신호(407)의 변화를 CPU(400)이 확인하면, CPU(400)은 일련의 리드 또는 라이트 사이클을 완료하고, 다음의 사이클개시까지 액세스 제어회로(410)을 대기시킨다. 또, 동일 동작모드에 있어서의 리드사이클과 라이트사이클의 전환시에는 도 4의 Tdis로 표시한 바와 같은 전환시간이 필요하게 된다. 이것은 클럭과 동기해서 웨이트신호를 확인하고 있기 때문이다. 이와 같이, 웨이트신호를 이용하는 데이터전송인 경우에는 복잡한 제어와 불필요한 시간을 소비해야만 한다.
상기 실시예에 의하면 다음과 같은 작용효과가 있다.
[1] 도 1 및 도 2에 도시된 본 실시예에 있어서, 리드사이클과 라이트사이클에서는 통상 메모리 등의 주변회로가 발생하는 액세스 사이클의 발생개시위치와 그 변화의 갱신 타이밍이 다르지만, CPU(2)는 이들의 복잡한 타이밍을 고려하지 않고 액세스 클럭신호(103)의 변화에 따라서 데이터의 입출력에만 전념하면 좋다. 즉,종래에 필요하였던 웨이트스테이트 제어부 없이도 복잡한 타이밍에서의 데이터전송을 실현할 수 있다. 이것은 물론 싱글전송과 버스트전송의 양쪽에 적응하고 있다.
[2] 웨이트스테이트 제어부를 없애고, 메모리 등의 주변회로에서 출력되는 액세스 클럭신호(103)에 의해 데이터전송을 실행하므로, 실질적으로 액세스 사이클시간의 저감과 버스사용 효율향상을 실현할 수 있다. 즉, 메모리 등의 주변회로는 그 고유의 자려발진회로(102)의 발진출력신호와 동기해서 동작되고, 상기 주변회로에 대해서 액세스 요구를 실행하는 CPU의 동작클럭신호(209)와는 비동기로 동작되고, 상호간의 데이터의 인터페이스는 서로 대등한 액세스요구와 그것에 대한 응답요구에 의해서 실현한다. 따라서, 종래 CPU 등의 데이터 처리 장치의 기본동작 클럭의 정수배에 한정되어 있던 일련의 데이터전송 시간을 메모리 등의 주변회로의 동작속도 등의 특성에 따라서 발생되는 고유의 자려발진 주파수에 의존한 응답요구의 클럭사이클에 따라서 결정할 수 있다. 이것에 의해, 주변회로 및 CPU 각각의 특성의 한계시간에서의 데이터전송을 용이하게 실현할 수 있다. 바꾸어 말하면, 종래 문제로 되었던 CPU의 동작클럭과의 동기를 위해 발생되고 있던 불필요한 시간을 경감할 수 있다.
[3] CPU(2)는 주변회로와 인터페이스되는 버퍼메모리(206)을 온칩으로 구비하기 때문에 CPU 내부유닛(204)와 외부 사이의 데이터전송 속도의 차이를 내부에서 흡수하고, 액세스요구에 의한 리드데이터나 라이트데이터의 처리에 대해서 순차적인 대기시간이 개재되는 것을 방지할 수 있다.
[4] 상기 실시예에 의한 데이터전송 형식은 국소적으로 고려하면 메모리에도 버스권을 갖게 한 것으로 확장해서 생각할 수도 있다. 즉, 데이터전송의 개시시는 CPU(2)의 동작클럭(209)에서 시스템에 동작하고 있던 것이 데이터전송중에는 메모리의 동작클럭(103)에서 시스템이 동작하고 있다고 고려할 수 있고, 동적으로 버스권이 이동했다고 간주된다. 이와 같은 고려는 장래 LSI의 집적도가 향상하고 논리기능이 메모리에도 마련(merge)되는 시기에는 특히 유효한 의미를 갖게 될 것으로 생각한다.
도 5에는 상기 메모리의 1실시예의 블럭도가 도시되어 있다. 동일도면에 도시된 메모리(1)은 특히 제한되지 않지만, 스테이틱 랜덤 액세스 메모리(SRAM)로서, 공지의 반도체 집적회로 제조기술에 의해서 단결정 실리콘과 같은 1개의 반도체기판에 형성된다.
동일도면에 도시되는 메모리(1)은 로우어드레스 신호의 입력단자AR0∼ARm, 컬럼어드레스 신호의 입력단자AC0∼ACn, 데이터 입출력단자I/Oo∼I/Op, 칩선택신호 입력단자CS, 출력 이네이블신호 입력단자OE, 라이트 이네이블신호 입력단자WE, 액세스 사이클신호 출력단자AC, 버스트/싱글 전환신호 입력단자B/S, 그리고 도시하지 않은 전원단자가 마련되어 있다. 도 1과의 대응으로 설명하면, 칩선택신호 입력단 자CS에는 액세스 개시신호(200)이 공급되고, 출력 이네이블 신호 입력단자OE에는
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신호(201)을 구성하는 리드신호가 공급되고, 라이트 이네이블신호 입력단자WE에는
Figure 112006018858730-pat00008
신호(201)을 구성하는 라이트신호가 공급되고, 액세스 사이클신호 출력단자AC로부터는 상기 액세스 사이클신호(103)이 출력된다.
메모리셀 어레이(100)에는 스테이틱형 메모리셀이 매트릭스 배치되어 있고, 메모리셀의 선택단자에 결합된 워드선은 로우어드레스 디코더(110)의 출력에 결합된다. 로우어드레스 디코더(110)은 외부에서 공급되는 로우어드레스 신호를 내부 상보 어드레스신호로 변환해서 출력하는 로우어드레스 버퍼(111)의 출력을 받고, 이것을 디코드하는 것에 의해서 로우어드레스 신호에 대응하는 1개의 워드선을 선택레벨로 구동한다. 메모리셀의 데이터 입출력단자에 결합된 비트선은 컬럼 스위치회로(112)를 거쳐서 공통 데이터선(113)에 공통접속된다. 공통 데이터선(113)에 도통될 비트선의 선택은 컬럼 어드레스 디코더(114)의 출력을 받는 상기 컬럼 스위치회로(112)가 실행한다. 컬럼 어드레스 디코더(114)는 외부에서 공급되는 컬럼 어드레스신호를 내부 상보 어드레스신호로 변환해서 출력하는 컬럼 어드레스 버퍼(115)의 출력을 받고 이것을 디코드하는 것에 의해서 컬럼스위치회로(112)에 의한 비트선의 선택동작을 실행한다. (116)은 메모리셀로부터의 공통 데이터선(113)에 리드된 데이터를 증폭해서 외부로 출력하는 센스앰프 및 출력버퍼회로로서, 그의 입력은 공통 데이터선(113)에 결합되고 그의 출력은 데이터 입출력단자 I/Oo∼I/Op에 결합된다. (117)은 데이터 입출력단자I/Oo∼I/Op에 부여된 라이트데이터를 입 력하는 입력버퍼로서, 그의 출력은 공통 데이터선(113)에 결합된다. (118)은 데이터 래치회로 또는 공통 데이터선의 이퀄라이즈나 프리차지를 위한 데이터 제어회로이다.
액세스 제어부(101)은 사이클 타이밍 제어회로(1010)과 내부타이밍 발생회로(1011)을 구비한다. 내부타이밍 발생회로(1011)은 상기 입력단자CS, OE, WE, B/S에 결합되고, 액세스개시의 검출, 리드/라이트 동작의 판정, 버스트모드/싱글모드의 판정 등을 실행해서 내부동작모드를 결정하고, 사이클 타이밍 발생회로(1010)에서 공급되는 액세스 사이클신호와 동기해서 그의 동작모드에 대응한 내부동작 타이밍신호를 생성한다. 사이클 타이밍 발생회로(1010)은 CS단자에서 부여되는 액세스 개시신호의 지시에 따라서 상기 내부타이밍 발생회로(1011)에서 부여되는 신호와 동기해서 자려발진회로(102)의 발진출력신호에 따라서 사이클 타이밍신호(1013) 및 액세스 클럭신호(103)을 생성한다. 또한, 지연회로(1014)는 자려발진출력의 위상조정용으로 사용되고, 지연회로(1015)는 외부로 출력된 액세스 클럭신호(103)과 사이클 타이밍신호(1013)과의 위상맞춤용으로 사용된다.
도 6에는 상기 사이클 타이밍 발생회로(1010)의 상세한 1예의 회로가 도시되어 있다. 자려발진회로(102)는 특히 제한되지 않지만, 2입력형 앤드게이트(1020)과 이 앤드게이트(1020)의 출력을 그의 한쪽의 입력에 귀환시키는 인버터앰프(1021)로 이루어지는 귀환루프를 갖고, 그의 발진 및 정지를 제어하는 트리거회로가 앤드게이트(1020)의 다른쪽의 입력에 접속되어 구성된다. 트리거회로는 초기상태에 있어서 하이레벨로 되는 셀렉터(1022)의 출력이 입력됨과 동시에 오아(OR)게 이트(1023)의 출력이 귀환입력되는 앤드게이트(1024)를 구비한다. 상기 오아게이트(1023)은 그의 앤드게이트(1024)의 출력과 상기 내부타이밍 발생회로(1011)에서 리드 또는 라이트동작의 개시와 동기해서 공급되는 원숏펄스와 같은 트리거신호(1025)를 받아서 그의 출력을 앤드게이트(1020)에 공급한다. 또한, (1026)∼(1028)로 표시되는 것은 파형정형소자(또는 지연소자)이다. 이 자려발진회로(102)는 초기상태에 있어서 로우레벨을 출력한다. 이 상태에서 트리거신호(1025)가 원숏펄스로 변화되면, 앤드게이트(1020)과 인버터앰프(1021)로 구성되는 귀환루프에 발진을 일으킨다. 이 발진상태는 셀렉터(1022)의 출력이 로우레벨로 펄스변화되어 오아게이트(1023)의 출력이 로우레벨로 될 때까지 계속된다.
도 6의 구성에 있어서는 발진의 정지를 제어하기 위해서 버스트카운터(105) 및 셀렉터(1022)가 이용된다. 셀렉터(1022)에는 B/S신호 또는 그것과 등가인 내부신호가 공급되고, 싱글모드에 있어서 파형정형소자(1027)의 출력을 선택한다. 따라서, 싱글모드에 있어서 자려발진회로(102)는 액세스 클럭신호(103) 및 사이클 타이밍신호(1013)을 그의 1사이클분 변화시켜서 발진동작을 정지시킨다. 버스트모드에서는 버스트카운터(105)의 출력을 선택한다. 버스트카운터(105)는 메모리셀 어레이로부터의 연속데이터 리드워드수를 파형정형소자(1027)의 출력펄스 변화에 따라서 계수하고, 그 계수결과가 소정의 계수값(목적으로 하는 버스트 전송워드수)에 도달하는 상태에서 하이레벨에서 로우레벨로 변화되는 원숏펄스를 출력한다. 따라서, 버스트모드에 있어서의 연속 리드워드수분의 액세스 사이클이 발생되면, 자려발진회로(102)의 발진동작을 정지시킨다.
도 7에는 도 6의 메모리의 1예의 동작타이밍도가 도시되어 있다. 동일도면에 도시된 바와 같이, 리드사이클에 있어서 리드데이터가 출력되는 타이밍과 동기해서 액세스 사이클신호 출력단자AC가 변화되고 또 라이트 사이클에 있어서 액세스 사이클신호 출력단자AC가 변화되고, 타이밍과 동기해서 CPU에서 라이트데이터가 공급된다.
도 8에는 상기 CPU(2)의 상세한 1실시예의 블럭도가 도시되어 있다. 동일도면에 도시되어 있는 CPU(2)는 특히 제한되지 않지만, 공지의 반도체 집적회로 제조기술에 의해서 단결정실리콘과 같은 1개의 반도체기판에 형성된다. 도 1과 동일한 회로블럭에는 동일부호를 붙이고 그의 상세한 설명을 생략한다. 여기에서는 버퍼메모리(206)에 대해서 상세하게 설명한다.
버퍼메모리(206)은 FIFO(선입선출)형식의 리드버퍼(2061), 라이트버퍼(2062) 및 버퍼제어회로(2063)을 갖는다. 리드버퍼(2061)은 CPU에 의한 리드방향의 데이터전송 전용으로 되고, 라이트버퍼(2062)는 CPU에 의한 라이트방향의 데이터전송 전용으로 된다. 쌍방의 버퍼(2061), (2062)는 상기 액세스 클럭신호(103)에 의해 부여되는 메모리(1)로부터의 응답요구에 따라서 제어되는 비동기포트(2064)와 내부의 동작클럭(209)와 동기해서 제어되는 동기포트(2065)를 갖는다. 버퍼제어회로(2063)은 비동기포트(2064)를 제어하기 위한 비동기제어부(2063A)와 동기포트(2065)를 제어하기 위한 동기제어부(2063B)를 갖는다. 비동기포트(2064)는 상기 입출력 버퍼회로(205)에 결합되고, 동기포트(2065)는 연산회로(204)에 포함되는 레지스터군이나 캐시메모리 등과 인터페이스 가능하게 된다.
비동기 제어부(2063A)는 액세스 클럭신호(103)의 상기 변화와 동기해서 라이트버퍼(2062)에 리드동작을 지시하는 비동기 리드신호(Asynchronous Read Signal)와 그 때의 비동기 리드 어드레스(Asynchronous Read Pointer)를 공급하고, 또 액세스 클럭신호(103)의 상기 변화와 동기해서 리드버퍼(2061)에 라이트동작을 지시하는 비동기 라이트신호(Asynchronous Write Signal)와 그 때의 비동기 라이트 어드레스(Asynchronous Write Pointer)를 공급한다. 액세스 클럭신호(103)의 변화와 동기해서 리드버퍼(2061)을 액세스할 것인지 라이트버퍼(2062)를 액세스할 것인지는 그의 액세스 클럭신호(103)에 대응되는 CPU(2)의 액세스요구가 리드 또는 라이트중의 어느 것인가를 나타내는 정보를 중앙제어부(208)에서 받는 것에 의해서 판정한다.
동기 제어부(2063B)는 중앙제어부(208)에 있어서의 명령실행제어의 일환으로서 동작된다. 예를 들면, 로드명령이나 스토어명령 또는 무브명령과 같은 데이터전송 명령 등의 실행에 따라서 메모리 리드동작을 필요로 할때에는 동작클럭(209)와 동기해서 리드버퍼(2061)에 리드동작을 지시하는 동기리드신호(synchronous Read Signal)와 그 때의 동기리드어드레스(synchronous Read Pointer)를 공급하고, 또 데이터전송 명령 등의 실행에 따라서 메모리 라이트동작을 필요로 할때에는 동작클럭(209)와 동기해서 라이트버퍼(2062)에 라이트동작을 지시하는 동기라이트신호(synchronous Write Signal)와 그 때의 동기 라이트 어드레스(synchronous Write Pointer)를 공급한다. 리드버퍼(2061)을 액세스할 것인지 라이트버퍼(2062)를 액세스할 것인지는 명령실행에 따라서 중앙제어부(208)에서 출력되는 명령해독신호가 부여되는 것에 의해서 결정된다.
도 8의 예에서의 메모리(1)은 상기 사이클 완료신호(104)의 출력기능을 갖고 있지 않다. 그것과 동등한 기능은 비동기 제어부(2063A)에 내장되는 버스트카운터(2066)이 실행해서 버스트전송 사이클종료를 액세스 제어회로(207)에 부여한다. 본 실시예의 CPU(2)에 있어서 버스트카운터(2066)의 카운트업신호는 리드버퍼(2061)로의 라이트완료 및 라이트버퍼(2062)로부터의 리드완료를 중앙제어부(208)에 통지하는데에도 이용된다. 도 9에 따라서 이것을 설명한다.
도 9에는 버퍼 제어회로(2063)에 있어서의 리드버퍼(2061)에 관한 회로부분의 상세한 1예의 블럭도가 도시되어 있다. 리드버퍼(2061)의 동기리드 어드레스는 업카운터(2063R1)이 생성하고, 리드버퍼(2061)의 비동기 라이트 어드레스는 업카운터(2063R2)가 생성한다. 업카운터(2063R2)의 업카운트동작은 액세스 클럭신호(103)이 하이레벨로 변화되고 또한 중앙제어부(208)로부터의 리드버퍼 라이트신호가 활성화된 타이밍과 동기해서 실행된다. 업카운터(2063R1)의 업카운트동작은 중앙제어부(208)로부터의 리드버퍼 리드신호가 활성화되면 동작클럭(209)와 동기해서 실행된다. 쌍방의 업카운터(2063R1) 및 (2063R2)는 앤드게이트(2063R3)의 하이레벨 출력에 의해서 0으로 클리어된다. 클리어되는 타이밍은 업카운터(2063R1)의 출력값이 0이 아닌 경우에 쌍방의 업카운터(2063R1), (2063R2)의 출력이 일치된 것이 일치검출회로(2063R6)에 의해 검출되었을 때이다. 업카운터(2063R1)의 출력값이 0인 것은 0검출회로(2063R4)가 검출한다. 업카운터(2063R1)의 출력값이 0인 경우, 0검출회로(2063R4)에 의한 0검출결과는 리드버퍼(2061)의 빈상태(vacancy)를 의미 하고, 이것이 중앙제어부(208)에 부여된다. 중앙제어부(208)은 그 상태를 검출하면, 메모리(1)로부터의 리드데이터가 모두 연산회로(204)로 전송된 것을 확인할 수 있다. 도 8에 도시된 버스트카운터(2066)은 연속데이터 전송워드수가 전송할 워드수에 도달했는지 도달하지 않았는지를 검출한다. 도달한 것이 버스트카운터(2066)에 의해서 검출되면, 이 버스트카운터(2066)의 출력은 소정기간 하이레벨로 변화된다. 메모리(1)에 대한 리드동작에 있어서 상기 버스트카운터(2066)의 상기 하이레벨로의 변화는 리드완료를 의미하는 신호로서 앤드게이트(2063R5)에 공급한다. 앤드게이트(2063R5)는 0검출 회로(2063R4)에 의해서 업카운터(2063R1)의 출력이 0이 아닐 때에 상기 리드완료를 의미하는 신호를 받으면, 리드버퍼(2061)로의 리드완료를 검출하여 이것을 중앙제어부(208)로 전송한다. 중앙제어부(208)은 리드버퍼(2061)로의 리드완료를 검출하면, 메모리(1)로부터의 리드데이터가 모두 리드버퍼(2061)에 저장(래치)된 것을 확인할 수 있고, 이것에 의해서 중앙제어부(208)은 리드데이터를 리드버퍼(2061)에서 리드하여 내부연산처리를 즉시 개시시킬 수 있다.
도 10에는 버퍼제어회로(2063)에 있어서의 라이트버퍼(2062)에 관한 회로부분의 상세한 1예의 블럭도가 도시되어 있다. 라이트버퍼(2062)의 동기 라이트 어드레스는 업카운터(2063W2)가 생성하고, 라이트버퍼(2062)의 비동기 리드 어드레스는 업카운터(2063W1)이 생성한다. 업카운터(2063W1)의 업카운트동작은 액세스 클럭신호(103)이 하이레벨로 변화되고 또한 중앙제어부(208)로부터의 라이트버퍼 리드신호가 활성화된 타이밍과 동기해서 실행된다. 업카운터(2063W2)의 업카운트동 작은 중앙제어부(208)로부터의 라이트버퍼 라이트신호가 활성화되면 동작클럭(209)와 동기해서 실행된다. 쌍방의 업카운터(2063W1) 및 (2063W2)는 앤드게이트(2063W3)의 하이레벨 출력에 의해서 0으로 클리어된다. 클리어되는 타이밍은 업카운터(2063W1)의 출력값이 0이 아닐 경우에 쌍방의 업카운터(2063W1), (2063W2)의 출력이 일치된 것이 일치검출회로(2063W6)에 의해서 검출되었을 때이다. 업카운터(2063W1)의 출력값이 0인 것은 0검출회로(2063W4)가 검출한다. 업카운터(2063W1)의 출력값이 0인 경우, 0검출회로(2063W4)에 의한 0검출결과는 라이트버퍼(2062)의 빈상태를 의미하고, 이것에 의해서 중앙제어부(208)은 라이트버퍼(2062)의 빈상태를 인식한다. 메모리(1)에 대한 라이트동작에 있어서 상기 버스트카운터(2066)의 상기 하이레벨로의 변화는 라이트 동작완료를 의미하는 신호로서 앤드게이트(2063W5)에 공급된다. 앤드게이트(2063W5)는 0검출회로(2063W4)에 의해서 업카운터(2063W1)의 출력이 0이 아닐 때에 상기 라이트완료를 의미하는 신호를 받으면, 라이트버퍼(2062)로의 라이트 동작완료를 검출하여 이것을 중앙제어부(208)로 전송한다. 중앙제어부(208)은 라이트버퍼(2062)로의 라이트완료를 검출하면, 상기 메모리 라이트 액세스에 대한 메모리로부터의 응답요구에 따른 메모리(1)로의 라이트데이터가 모두 라이트버퍼 (2062)에서 출력된 것을 확인할 수 있다.
도 11에는 도 8에 도시된 버퍼메모리(206)과는 다른 버퍼메모리가 도시되어 있다. 동일 도면에 도시된 버퍼메모리(206)은 리드버퍼(2061)과 라이트버퍼 (2062)로 공용되는
Figure 112006018858730-pat00009
버퍼(2067)을 갖고, 버퍼제어회로(2063)에는 그의
Figure 112006018858730-pat00010
버퍼(2067)을 리드버퍼로서 동작시킬 것인지 라이트버퍼로서 동작시킬 것인지의 정보가 설정되는
Figure 112006018858730-pat00011
버퍼 이네이블 플래그(2068)이 마련되고, 중앙제어부(208)로부터의 지시에 따라서 그의 동작이 제어된다. 그 밖의 사항은 도 8과 마찬가지이며, 그것과 동일한 회로블럭에는 동일부호를 붙이고 그 상세한 설명을 생략한다. 이것에 의해서 칩면적의 저감에 기여한다.
도 12에는 도 5의 메모리에 대해서 제어 파라미터 레지스터를 갖는 실시예의 주요부가 도시되어 있다. 즉, 도 6의 버스트카운터(105)에 의해서 계수할 연속데이터 전송워드수의 목적 전송워드수(카운트업하는 전송워드수)를 프리세트 가능하게 유지하는 파라미터 레지스터(1051)을 갖는다. 이 파라미터 레지스터(1051)은 CPU(2)의 중앙제어부(208)의 제어에 의해서 프로그램 가능하게 원하는 파라미터(버스트 전송워드수를 특정하는 정보)가 전송된다. 그 밖의 구성은 도 5 및 도 6과 마찬가지이고, 그것과 동일한 회로블럭에는 동일부호를 붙이고 그 상세한 설명을 생략한다. 이것에 의해서, 데이터전송의 자유도 또는 그의 제어의 유연성이 증가한다. 또한, 파라미터 레지스터(1051)은 버스트카운터(105)가 그의 계수 비트수에 따른 기억단을 갖는 경우, 상기 기억단을 프리세트 가능하게 구성하여 이것을 파라미터 레지스터로 할 수 있다.
도 13에는 데이터버스의 비트수에 대해서 예를 들면 1/2n비트의 멀티비트 입출력기능을 갖고 서로 동일한 메모리를 CPU(2)와 인터페이스시킬 때의 실시예가 도시되어 있다. 이 실시예에 있어서 CPU(2)는 버퍼메모리(206) 및 입출력 버퍼회로(205)를 여러조 구비한다. 예를 들면, 데이터버스(211)이 32비트이고 메모리 (1)의 병렬 입출력비트수가 16비트일 때, 16비트의 상위측 데이터버스(211U)는 입출력버퍼회로(205U)를 거쳐서 한쪽의 메모리(1U)에 결합되고, 16비트의 하위측 데이터버스(211L)은 입출력버퍼회로(205L)을 거쳐서 다른쪽의 메모리(1L)에 결합된 다. 액세스 개시신호(200),
Figure 112006018858730-pat00012
신호(201),
Figure 112006018858730-pat00013
신호(202), 어드레스버스(210)은 메모리(1U) 및 (1L)에 공통접속된다. 액세스 클럭신호(103U)는 버퍼메모리(206U)에, 액세스 클럭신호(103L)은 버퍼메모리(206L)에 각각 별도로 접속된다. 각각의 메모리(1U), (1L)에서 출력되는 사이클 완료신호(104U), (104L)은 사이클완료 제어회로(2069)에 공급되고 쌍방의 메모리액세스 종료를 액세스 제어회로(207)에 전달한다.
실제의 메모리의 병렬 입출력비트수는 ×4, ×8, ×9, ×16, ×18비트가 주류이며, CPU의 병렬 데이터 입출력 비트수는 ×16, ×32, ×36, ×64, ×72비트 등으로 되어 있기 때문에 그것에 대응해서 메모리와 CPU를 인터페이스시키기 위해서는 도 13에 도시한 바와 같이 여러비트마다 버퍼메모리를 마련하는 것이 필요하며 또한 중요하게 된다.
도 14에는 다른 특성/기능을 갖는 메모리를 혼재시켜서 시스템을 구성하는 경우의 실시예가 도시되어 있다. 이 경우에는 자세한 단자기능이나 접속조건을 무시하면 기본적으로는 액세스클럭에 맞게 데이터전송이 가능하기 때문에 메모리 (1-1)의 액세스 클럭신호(103-1)과 메모리(1-2)의 액세스 클럭신호(103-2)가 CPU (2)의 외부에서 오아(OR)게이트(300)을 거쳐서 버퍼 제어회로(2063)에 결합된다. 마 찬가지로, 메모리(1-1)의 사이클 완료신호(104-1)과 메모리(1-2)의 사이클 완료신호(104-2)도 CPU(2)의 외부에서 오아게이트(301)을 거쳐서 액세스 제어회로(207)에 결합된다. 그 밖의 액세스 개시신호(200),
Figure 112006018858730-pat00014
신호(201),
Figure 112006018858730-pat00015
신호(202), 어드레스버스(210), 데이터버스 (211) 등은 메모리(1-1), (1-2)에 공통접속된다. 이것에 의해서, 다른 특성/기능을 갖는 메모리 등의 주변회로를 혼재시켜서 시스템을 구성할 수 있다.
도 15에는 상기 실시예에서 설명한 CPU(2)나 메모리(1)을 사용한 데이터 처리시스템의 전체적인 1실시예가 도시되어 있다. 도 15에 있어서 상기 실시예의 메모리(RAM)(1)과 동일한 프로토콜에 의해 데이터전송 가능하게 된 주변회로로서, 메모리(ROM)(3), 하드디스크 장치(41) 및 플로피 디스크장치(42)와 인터페이스되는 파일제어장치(4), 프레임버퍼(51)에 대한 묘화제어 및 묘화된 화상데이터를 모니터 (52)에 표시시키는 표시제어를 실행하는 표시제어장치(5), 프린터(61)이나 키보드 (62)와 인터페이스되는 병렬/직렬포트(6) 및 안테나 또는 케이블을 거쳐서 데이터를 주고받는 커뮤니케이션 장치(10)이 마련된다. 그들 주변회로는 자체의 동작특성에 따른 고유의 자려발진회로(102)를 구비해서 상기 메모리와 마찬가지로 CPU (2)로부터의 액세스요구에 대해 응답요구를 되돌려보내는 것에 의해서 데이터전송을 실현한다. 도 15에 있어서 (9)는 시스템 감시장치로서, 워치독타이머에 의해서 시스템이상을 감시하거나 전원전압의 상태를 감시한다. 고속데이터 전송장치 (8)은 예를 들면 직접 메모리 액세스 컨트롤러와 같은 회로이고, 또 CPU(2)와의 버스권조정은 버스권 감시장치(7)이 실행한다. 고속데이터 전송장치도 CPU(2)와 마 찬가지의 데이터 전송제어를 실행한다. (21)은 CPU(2) 고유의 외부부착 캐시메모리로서, CPU(2)의 내장 캐시메모리(22)에 대해서 2차 캐시메모리로 된다. 도 15의 데이터 처리시스템은 어드레스 및 데이터버스(11)이나 컨트롤버스(12)가 형성된 실장기판에 구성되어 있다.
도 15의 데이터 처리시스템에 있어서 메모리나 입출력회로에 대한 웨이트스테이트 제어를 필요로 하지 않기 때문에, 그것을 위한 메모리 컨트롤러나 입출력 컨트롤러는 실장기판상에 마련되어 있지 않다.
이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라서 구체적으로 설명했지만, 본 발명은 그것에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위내에서 여러가지로 변경가능한 것은 물론이다.
예를 들면, 상기 실시예에서는 주변회로로서 RAM과 같은 메모리에 적용한 경우에 대해서 설명했지만, 주변회로는 그것에 한정되지 않고 도 15에 도시된 주변회로는 원래 그 이외의 각종 주변회로에 적용할 수 있다. 또, 그와 같은 주변회로에 적용되는 것은 CPU나 직접 메모리 액세스 컨트롤러에 한정되지 않고, 마이크로 프로세서, 마이크로 컴퓨터, 싱글칩 마이크로 컴퓨터, 디지탈 신호처리장치 등의 각종 데이터 처리 장치에 적용할 수 있다.
또, 버퍼메모리는 상기 실시예와 같은 완전 듀얼포트 버퍼에 한정되지 않고, 유니포트의 버퍼메모리를 시분할로 동작시켜 듀얼포트로 보이게 사용하는 것도 가능하다. 또, 데이터 처리 장치의 칩면적의 관점에서는 버퍼메모리의 깊이(기억용량)도 중요하지만, 너무 기능을 떨어뜨리면 버스의 속도향상에 공헌하지 않게 되기 때문에 이 항목에 관해서는 비용 대 성능비율(cost performance)로부터의 트레이드오프를 고려해서 결정되는 설계적인 사항이다. 또한, 버퍼메모리의 깊이는 한번의 데이터전송에서 취급하는 워드수에 한정하는 것<버스트전송에서의 워드수의 최대값 등>이 버퍼제어회로의 간략화에 도움이 된다고 고려된다.
본원에 있어서 개시되는 발명 중, 대표적인 것에 의해서 얻어지는 효과를 간단하게 설명하면 다음과 같다.
즉, 주변회로는 그 고유의 내장 자려발진회로의 발진출력신호와 동기해서 동작되고, 이 주변회로에 대해서 액세스요구를 실행하는 데이터 처리 장치의 동작클럭신호와는 비동기로 동작되고, 이 관계에 있어서 상호간의 데이터 인터페이스는 서로 대등한 액세스요구와 그것에 대한 응답요구에 의해서 실현된다. 따라서, 데이터 처리 장치의 기본동작 클럭의 정수배로 한정되고 있던 일련의 데이터 전송시간을 메모리 등의 주변회로의 동작속도 등의 특성에 따라서 발생되는 고유의 자려발진 주파수에 의존한 응답요구의 클럭사이클에 따라서 결정할 수 있다.
상기에서 주변회로 및 데이터 처리 장치 각각의 특성의 한계시간에서의 데이터전송을 용이하게 실현할 수 있다. 즉, 종래 문제로 되었던 데이터 처리 장치의 동작클럭과의 동기를 위해 발생되고 있던 불필요한 시간을 경감할 수 있다.
상기에서 또, 데이터 처리 장치와 개개의 주변회로와의 인터페이스를 위한 웨이트스테이트 제어회로 등도 불필요하게 되어 회로접속수단의 간소화가 가능하다.
주변회로와 인터페이스되는 버퍼메모리를 온칩으로 구비하는 데이터 처리 장치는 데이터 처리 장치의 내부유닛과 외부 사이의 데이터전송 속도의 차이를 내부에서 흡수할 수 있고, 액세스요구에 의한 리드데이터나 라이트데이터의 처리에 순차적인 대기시간을 삭감할 수 있다.
종류가 다른 여러개의 주변회로에 데이터 처리 장치를 인터페이스시키거나 데이터버스의 비트수에 대해서 예를 들면 1/2n비트의 멀티비트 입출력기능을 갖는 서로 동일한 주변회로를 데이터 처리 장치와 인터페이스시켜서 데이터 처리시스템을 자유롭게 구성할 수 있다.

Claims (21)

  1. 반도체 기판 상에 형성되고, 버스트 리드 사이클(burst read cycle)에 신호를 출력하는 단자를 갖는 외부 메모리와의 사용을 위해 반도체 기판 상에 형성된 제어기에 있어서, 상기 제어기는
    입력 단자;
    제어 회로 및
    리드 버퍼를 포함하는 버퍼 메모리를 갖고,
    상기 입력 단자는 상기 외부 메모리의 상기 단자로부터 출력된 신호를 수신하고,
    상기 제어회로는 상기 외부 메모리의 칩선택신호 입력 단자로 제1 신호를 출력하고, 상기 외부 메모리의 라이트 이네이블신호 입력 단자로 제2 신호를 출력하며,
    상기 제어기는 상기 외부 메모리의 데이터 입력/출력 단자들로부터 데이터를 수신하고, 상기 입력 단자 상에 수신된 상기 신호에 기초하여 신호에 의해 상기 데이터를 래치하고,
    상기 리드 버퍼는 복수의 스테이지를 갖고, 상기 래치된 데이터를 저장하는 제어기.
  2. 반도체 기판 상에 형성된 외부 메모리와의 사용을 위해 반도체 기판 상에 형성된 제어기에 있어서,
    상기 외부 메모리의 칩선택신호 입력 단자로 제1 신호를 출력하는 제1 단자;
    상기 외부 메모리의 라이트 이네이블신호 입력 단자로 제2 신호를 출력하는 제2 단자;
    상기 외부 메모리의 데이터 입력/출력 단자로부터 연속적인 데이터를 수신하는 제3 단자;
    상기 외부 메모리로부터 상기 연속적인 데이터와 정렬된 신호들을 수신하는 제4 단자 및
    복수의 스테이지를 갖고, 상기 연속적인 데이터를 저장하는 버퍼 메모리를 갖는 제어기.
  3. 제2항에 있어서, 상기 외부 메모리는 버스트 리드(burst read) 기능을 갖는 랜덤 액세스 메모리인 제어기.
  4. 반도체 기판 상에 형성된 외부 메모리와의 사용을 위해 반도체 기판 상에 형성된 제어기에 있어서,
    상기 외부 메모리의 칩선택 단자로 제1 신호를 출력하는 제1 단자;
    상기 외부 메모리의 라이트 이네이블 단자로 제2 신호를 출력하는 제2 단자;
    상기 외부 메모리의 데이터 단자로부터 연속적인 데이터를 수신하는 제3 단자;
    상기 외부 메모리로부터 상기 연속적인 데이터와 동기화된 신호들을 수신하는 제4 단자 및
    복수의 스테이지를 갖고, 상기 연속적인 데이터를 저장하는 버퍼 메모리를 포함하는 제어기.
  5. 제4항에 있어서, 상기 외부 메모리는 버스트 리드 기능을 갖는 랜덤 액세스 메모리인 제어기.
  6. 반도체 기판 상에 형성되고, 신호를 출력하는 단자를 갖는 외부 메모리와의 사용을 위해 반도체 기판 상에 형성된 제어기에 있어서, 상기 제어기는
    입력 단자 및
    제어 회로를 갖고,
    상기 입력 단자는 상기 외부 메모리의 상기 단자로부터 출력된 신호를 수신하며,
    상기 제어회로는 상기 외부 메모리의 칩선택신호 입력 단자로 제1 신호를 출력하고, 상기 외부 메모리의 라이트 이네이블신호 입력 단자로 제2 신호를 출력하고,
    상기 제어기는 상기 외부 메모리의 데이터 입력/출력 단자들로부터 데이터를 수신하고, 상기 입력 단자 상에 수신된 상기 신호에 기초하여 신호에 의해 상기 데이터를 래치하는 제어기
  7. 반도체 기판 상에 형성된 외부 메모리와의 사용을 위해 반도체 기판 상에 형성된 제어기에 있어서,
    상기 외부 메모리의 칩선택신호 입력 단자로 제1 신호를 출력하는 제1 단자;
    상기 외부 메모리의 라이트 이네이블신호 입력 단자로 제2 신호를 출력하는 제2 단자;
    상기 외부 메모리의 데이터 입력/출력 단자로부터 연속적인 데이터를 수신하는 제3 단자 및
    상기 외부 메모리로부터 상기 연속적인 데이터와 동기화된 신호들을 수신하는 제4 단자를 갖는 제어기.
  8. 제2 반도체 기판 상에 형성된 외부 메모리와의 사용을 위해 제1 반도체 기판 상에 형성된 제어기에 있어서,
    상기 외부 메모리의 칩선택 단자로 제1 신호를 출력하는 제1 단자;
    상기 외부 메모리의 라이트 이네이블신호 단자로 제2 신호를 출력하는 제2 단자;
    상기 외부 메모리의 데이터 단자로부터 연속적인 데이터를 수신하는 제3 단자 및
    상기 외부 메모리로부터 상기 연속적인 데이터와 정렬된 신호들을 수신하는 제4 단자를 포함하는 제어기.
  9. 반도체 기판 상에 형성된 외부 메모리와의 사용을 위해 반도체 기판 상에 형성된 제어기에 있어서,
    상기 외부 메모리의 칩선택 단자로 제1 신호를 출력하는 제1 단자;
    상기 외부 메모리의 라이트 이네이블 단자로 제2 신호를 출력하는 제2 단자;
    상기 외부 메모리의 데이터 단자로부터 연속적인 데이터를 수신하는 제3 단자 및
    상기 외부 메모리로부터 연속적인 신호들을 수신하는 제4 단자를 포함하고,
    상기 제어기는 상기 연속적인 신호들에 의해 상기 연속적인 데이터를 래치하는 제어기.
  10. 제7항에 있어서, 상기 외부 메모리는 버스트 리드 기능을 갖는 랜덤 액세스 메모리인 제어기.
  11. 제8항에 있어서, 상기 외부 메모리는 버스트 리드 기능을 갖는 랜덤 액세스 메모리인 제어기.
  12. 제9항에 있어서, 상기 외부 메모리는 버스트 리드 기능을 갖는 랜덤 액세스 메모리인 제어기.
  13. 반도체 기판 상에 형성되고, 반도체 기판 상에 형성된 버스트 리드 기능을 갖는 외부 메모리와 결합된 제어기에 있어서,
    상기 외부 메모리로부터 연속적인 데이터를 수신하는 제1 단자;
    상기 외부 메모리로부터 신호들을 수신하는 제2 단자 및
    상기 신호에 의해 상기 연속적인 데이터를 래치하는 회로
    를 포함하는 제어기.
  14. 제13항에 있어서, 상기 외부 메모리를 선택하기 위한 신호를 출력하는 제3 단자를 더 포함하는 제어기.
  15. 제13항에 있어서, 상기 외부 메모리는 버스트 리드 기능을 갖는 랜덤 액세스 메모리인 제어기.
  16. 반도체 기판 상에 형성된 외부 메모리와의 사용을 위해 반도체 기판 상에 형성되고, 중앙 처리 장치(CPU)를 갖는 반도체 장치에 있어서,
    상기 외부 메모리의 칩선택신호 입력 단자로 제1 신호를 출력하는 제1 단자;
    상기 외부 메모리의 라이트 이네이블신호 입력 단자로 제2 신호를 출력하는 제2 단자;
    상기 외부 메모리의 데이터 입력/출력 단자로부터 연속적인 데이터를 수신하는 제3 단자;
    상기 외부 메모리로부터 상기 연속적인 데이터와 정렬된 신호들을 수신하는 제4 단자 및
    복수의 스테이지를 갖고, 상기 연속적인 데이터를 저장하는 버퍼 메모리를 갖는 반도체 장치.
  17. 제16항에 있어서, 상기 외부 메모리는 버스트 리드 기능을 갖는 랜덤 액세스 메모리인 반도체 장치.
  18. 반도체 기판 상에 형성된 외부 메모리와의 사용을 위해 반도체 기판 상에 형성되고, 중앙 처리 장치(CPU)를 갖는 반도체 장치에 있어서,
    상기 외부 메모리의 칩선택 단자로 제1 신호를 출력하는 제1 단자;
    상기 외부 메모리의 라이트 이네이블 단자로 제2 신호를 출력하는 제2 단자;
    상기 외부 메모리의 데이터 단자로부터 연속적인 데이터를 수신하는 제3 단자 및
    상기 외부 메모리로부터 연속적인 신호들을 수신하는 제4 단자를 포함하고,
    상기 반도체 장치는 상기 연속적인 신호들에 의해 상기 연속적인 데이터를 래치하는 반도체 장치.
  19. 제18항에 있어서, 상기 외부 메모리는 버스트 리드 기능을 갖는 랜덤 액세스 메모리인 반도체 장치.
  20. 반도체 기판 상에 형성된 외부 메모리와의 사용을 위해 반도체 기판 상에 형성된 처리 장치에 있어서,
    상기 외부 메모리의 칩선택 단자로 제1 신호를 출력하는 제1 단자;
    상기 외부 메모리의 라이트 이네이블 단자로 제2 신호를 출력하는 제2 단자;
    상기 외부 메모리의 데이터 단자로부터 연속적인 데이터를 수신하는 제3 단자 및
    상기 외부 메모리로부터 연속적인 신호들을 수신하는 제4 단자를 포함하고,
    상기 처리 장치는 상기 연속적인 신호들에 의해 상기 연속적인 데이터를 래치하는 처리 장치.
  21. 제20항에 있어서, 상기 외부 메모리는 버스트 리드 기능을 갖는 랜덤 액세스 메모리인 처리 장치.
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