JPH01163849A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、プロセッサの制御に基づいてアクセスされる
データ格納手段を内蔵する半導体集積回路さらには当該
データ格納手段とプロセッサとのインタフェース技術に
関し、例えばプロセッサと半導体記憶装置との直接イン
タフェースに利用して有効な技術に関するものである。

〔従来技術〕

半導体記憶装置はそれ固有のアクセスタイミング規定を
有し、このタイミング規定に従って外部タイミング信号
が供給されることによりアクセス可能に構成されている
。一方、半導体記憶装置をアクセス制御するプロセッサ
の各種制御信号はプロセッサの種類に応じて異なると共
に、その他周辺回路の制御にも利用されるため、プロセ
ッサの出力制御信号は半導体記憶装置のための制御信号
として直接供給して利用することができない場合が殆ど
である。このため、半導体記憶装置などを含めてシステ
ム構成する場合には、プロセッサの出力制御信号に基づ
いて半導体記憶装置のための外部タイミング信号を形成
するような外部回路としてのアクセイタイミング発生回
路を個々の半導体記憶装置のタイミング規定に従って設
けておかなければならない。

また、半導体記憶装置を含むシステムにおいてプロセッ
サが管理するアドレス空間には通常複数の半導体記憶装
置やレジスタさらには入出力回路などがマツピングされ
るため、プロセッサによるアクセス対象デバイスを選択
するためのアドレスデコーダが必要とされる。

なお、半導体記憶装置とプロセッサとのインタフェース
について記載された文献の例としては１９８７年４月Ｃ
Ｑ出版社発行の［トランジスタ技術ＪＰ３−８２乃至Ｐ
３８９がある。

〔発明が解決しようとする問題点〕

しかしながら、半導体記憶装置などをプロセッサとイン
タフェースする場合に、アクセイタイミング発生回路や
アドレスデコーダが外部回路として必要になると、シス
テム上ＴＴＬなどによって形成されるそのようなインタ
フェース回路の増大が余儀なくされ、それらによる占有
面積の増大や実装効率の低下を引き起こすという問題点
があった。

本発明の目的は、プロセッサとのインタフェースに必要
とされる外部回路を削減することができる半導体集積回
路を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、プロセッサの制御に基づいてアクセスされる
半導体記憶装置のようなデータ格納手段を内蔵し、この
データ格納手段のために、プロセッサと直接インタフェ
ースを行うインタフェース手段が上記データ格納手段と
同一半導体基板に形成され、このインタフェース手段は
、プロセッサとの間でインタフェースされる情報を特定
するための制御情報を保持するマスクＲＯＭのような制
御記憶手段を備え、この制御記憶手段に設定されている
制御情報に基づいて外部のプロセッサと内部のデータ格
納手段との間で情報のやりとりを行うと共にデータ格納
手段のためのアクセスタイミングを生成するようにされ
て成るものである。

〔作　用〕

上記した手段によれば、制御記憶手段にはインタフェー
スされるべきプロセッサの種類やプロセッサと結合すべ
き状態に応じた制御情報が予め設定され、マ゛イクロプ
ロセッサに直接結合されたインタフェース手段はその制
御情報に基づいてプロセッサと内部のデータ格納手段と
の間で情報の交換やアクセスタイミングの生成を行うこ
とにより、外部に特別なアクセスタイミング発生回路を
設ける必要はなイ、更に上記制御情報にチップ選択状態
に対応するアドレス情報が含まれる場合には外部にアド
レスデコーダを形成する必要もなく、これにより、プロ
セッサとのインタフェースに必要とされる外部回路の削
減を達成するものである。

〔実　施　例〕

第１図は本発明の一実施例であるメモリＬＳＩのブロッ
ク図である。

第１図に示されたメモリＬＳＩは公知の半導体集積回路
製造技術によって１つの半導体基板１に形成され、特に
制限されないが、図示しないプロセッサによってアクセ
スされるデータ格納手段としてＳＲＡＭ　（スタティッ
ク・ランダム・アクセス・メモリ）部２を備える。この
メモリＬＳＩにおいて、ＳＲＡＭ部２以外の機能ブロッ
クは図示しないプロセッサと直接インタフェースを行う
インタフェース手段２０を構成する。

上記ＳＲＡＭ部２は、スタティック型メモリセルを複数
個マトリクス配置して成るメモリセルアレイ３を有する
９図示しないメモリセルは、各列毎に夫々のデータ入出
力端子がビット線対４に結合され、各行毎に夫々の選択
端子がワード線５に結合されている。

上記ワード線５の選択はローアドレスデコーダ６が行う
。このローアドレスデコーダ６は、ローアドレスバッフ
ァ及びローアドレスラッチ７から供給されるアドレス信
号を解読してそれに対応する所定１本のワード線を選択
レベルに駆動する。

上記各ビット線対４は、カラムスイッチ回路８を介して
共通データ線対９に共通接続される。このカラムスイッ
チ回路８には所定のビット線対を選択的に共通データ線
対９に導通にするための図示しないスイッチ素子が含ま
れ、これらスイッチ素子は、カラムアドレスデコーダ１
０から出力される選択信号によってスイッチ制御される
。このカラムアドレスデコーダ１０にはカラムアドレス
バッファ及びカラムアドレスラッチ１１からアドレス信
号が供給される。

上記共通データ線対９はデータ人出力バツファ及びセン
スアンプを含むデータ入出力回路１２に結合される。

ＳＲＡＭ部２全体の内部タイミング制御は内部タイミン
グジェネレータ１３が行う。この内部タイミングジェネ
レータ１３は、制御信号としてキップ・セレクト信号Ｏ
８、ライト・イネーブル信号ＷＥ、アウトプット・ネー
ブル信号ＯＥが供給される。上記チップ・セレクト信号
Ｃ８はそのローレベルｉこよりＳＲＡＭ部２のチップ選
択状態を指示する。ライト・イネーブル信号ＷＥはその
ローレベルによりメモリ・ライト動作を指示する。

アウトプット・イネーブル信号ＯＥはそのローレベルに
よりメモリ・リード動作を指示する。

ＳＲＡＭ部２は、上記チップ・セレクト信号Ｃ８のアサ
ート期間がアクセスサイクルとされ、内部タイミングジ
ェネレータ１３はチップ・セレクト信号Ｃ８がアサート
されると、その内部制御手順に従って各部の動作制御を
行う。即ち、アドレス信号がローアドレスバッファ及び
ローアドレスラッチ７とカラムドレスバッファ及びカラ
ムアドレスラッチ１１に取り込まれると共に、取り込ま
れたアドレス信号をローアドレスデコーダ６及びカラム
アドレスデコーダ１０がデコードして、入力アドレス信
号に対応するメモリセルが共通データ線対９に導通にさ
れ、メモリパリード／メモリ・ライト動作指示に従って
、メモリセルデータがデータ入出力回路１２から出力さ
れ、又はデータ入出力回路１２から供給されたデータが
上記アドレシングされたメモリセルに書き込まれる。

上記インタフェース手段２０は、図示しないプロセッサ
とＳＲＡＭ部２との間で各種情報のやりとりを行うと共
にＳＲＡＭ部２のためのアクセスタイミング信号として
上記チップ・セレクト信号Ｃ８、ライト・イネーブル信
号ＷＥ、及びアウトプット・イネーブル信号○Ｅを形成
する。

即ち、このインタフェース手段２０は、特に制限されな
いが、図示しないプロセッサに直接結合される入出力イ
ンタフェース回路２１と、この入出力インタフェース回
路２１を介して図示しないプロセッサから供給されるア
ドレス信号ＡＤＲに応じて更に詳しくはそれに含まれる
所定の複数ビットに応じて選択信号ＳＥＬを形成するア
ドレス比較回路２２と、入出力インタフェース回路２１
を介して図示しないプロセッサから供給される制御信号
及び上記選択信号ＳＥＬに基づいて上記チップ・セレク
ト信号Ｃ８、ライト・イネーブル信号ＷＥ、及びアウト
プット・イネーブル信号ＯＥを形成するアクセスタイミ
ング発生回路２３と、図示しないプロセッサとの間でイ
ンタフェースされる情報を特定するための制御情報を保
持する制御記憶手段としてのマスクＲＯＭ　（リード・
オンリ・メモリ）部２４と、このマスクＲＯＭ部２４に
設定されている制御情報に基づいて上記入出力インタフ
ェース回路２１、アドレス比較回路２２、及びアクセス
タイミング発生回路２３の動作を制御するインタフェー
スコントローラ２５によって構成される。

上記入出力インタフェース回路２１は図示しないマイク
ロプロセッサに結合される複数の外部端子ＥＸＴＰと、
上記ローアドレスバッファ及びローアドレスラッチ７、
カラムアドレスバッファ及びカラムアドレスラッチ１１
、データ入出力回路１２、アドレス比較回路２２、及び
アクセスタイミング発生回路２３に夫々結合される複数
の内部端子ＩＮＴＰとを備えるが１個々の外部端子ＥＸ
ＴＰと内部端子ＩＮＴＰとの接続態様は上記制御情報に
従ったインタフェースコントローラ２５の制御によって
決定される。特に入出力インタフェース回路２１は、ア
ドレス信号ＡＤＨとデータＤＡＴＡとを同一端子から時
分割で出力するプロセッサどのインタフェースをも考慮
し、同一外部端子ＥＸＴＰから供給されるアドレス信号
ＡＤＲとデータＤＡＴＡとをマルチプレクサして内部に
取り込むための図示しないマルチプレクサを内蔵する。

上記マスクＲＯＭ部２４には本実施例のメモリＬＳＩを
アクセス制御するプロセッサに応じた制御情報が組み込
まれる。

この制御情報は、特に制限されないが、図示しないプロ
セッサに結合される外部端子ＥＸＴＰ及びその端子を介
してインタフェースされる信号の種類さらには当該信号
固有のタイミング情報と、マイクロプロセッサから供給
される制御信号に基づいてチップ・セレクト信号Ｃ８、
ライト・イネーブル信号ＷＥ、及びアウトプット・イネ
ーブル信号ＯＥを形成するための形成論理を指定する制
御情報と、図示しないプロセッサが管理することになる
アドレス空間のうち本実施例のメモリＬＳＩに割り当て
られてこれを指定する所定ビット数のアドレス情報とさ
れる。尚、メモリＬＳＩに結合されるべきプロセッサの
形式によって一義的に決定される情報、例えばプロセッ
サとインタフェースされる信号の種類、アドレス信号や
データなどを入出力するときにおける固有のタイミング
情報、さらにはマイクロプロセッサから供給される制御
信号に基づくアクセスタイミング発生回路２３でのアク
セス信号形成論理のための指定情報は、個々にマスクＲ
ＯＭ部２４に格納しなくても、当該マイクロプロセッサ
の形式を示す識別コードのようなデータに代えることが
できる。このとき、インタフェースコントローラ２５は
当該ｍ別コードのデコード情報に基づいて必要な制御情
報を得ることができるように構成することができる。

上記制御情報が組み込まれるマスクＲＯＭ部２４は、本
実施例のメモリＬＳＩに電源が供給されると、これに呼
応して各種制御情報をインタフェースコントローラ２５
に供給する。インタフェースコントローラ２５はこの制
御情報に基づいて入出力インタフェース回路２１、アド
レス比較回路２２、及びアクセスタイミング発生回路２
３を夫々制御する。

例えば、メモリＬＳＩに結合される図示しないプロセッ
サが、メモリアクセス制御信号としてアドレス・ストロ
ーブ信号ＡＳ、データ・ストローブ信号ＤＳ、及びリー
ド・ライト信号Ｒ／Ｗを出力すると共に、アドレス信号
ＡＤＨの出力とデータＤＡＴＡの入出力を同一端子を利
用して順次時分割で行うものとされる場合、制御情報に
基づいていインタフェースコントローラ２５の制御を受
ける入出力インタフェース回路２１は、図示しないプロ
セッサから供給されるアドレス・ストローブ信号ＡＳ、
データ・ストローブ信号ＤＳ、及びリード・ライト信号
Ｒ／Ｗをアクセスタイミング発生回路２３に供給する。

更に、図示しないプロセッサから供給されるアドレス信
号ＡＤＨをアドレス・ストローブ信号ＡＳのアサートタ
イミングに同期して所定期間アドレス比較回路２２、ロ
ーアドレスバッファ及びローアドレスラッチ７、及びカ
ラムアドレスバッファ及びカラムアドレスラッチ１１に
供給すると共に、データ・ストローブ信号ＤＳのアサー
トタイミングに同期した所定期間、図示しないプロセッ
サから供給されるデータＤＡＴＡをデータ入出力回路１
２に、又はデータ入出力回路１２から出力されるデータ
ＤＡＴＡを図示しないプロセッサに供給可能に制御して
、アドレス信号ＡＤＨとデータＤＡＴＡのマルチプレク
スインタフェース制御を行う。

このときアドレス比較回路２２には、マスクＲＯＭ部２
４に組み込まれているアドレス情報がインタフェースコ
ントローラ２５を介して供給されていて、このアドレス
情報に一致する所定ビット数のアドレス情報を含むアド
レス信号ＡＤＨが入出力インタフェース回路２１から供
給される場合、言い換えるなら、メモリＬＳＩのアクセ
ス動作が選択される場合には、選択信号ＳＥＬがローレ
ベルにアサートされる。

なお、上記アドレス・ストローブ信号ＡＳは、特に制限
されないが、図示しないプロセッサの出力するアドレス
信号ＡＤＲが確定されるタイミングに同期してアサート
され、そのアサート期間は１メモリサイクルに応じた期
間とされる。上記データ・ストローブ信号ＤＳは、特に
制限されないが、プロセッサがデータＤＡＴＡを取り込
み可能な期間及びプロセッサが出力するデータＤＡＴＡ
が確定される期間にアサートされる。上記リード・ライ
ト信号Ｒ／Ｗはそのハイレベルにより図示しないプロセ
ッサのリード動作を指示し、そのローレベルによりライ
ト動作を指示する。

上記選択信号ＳＥＬ信号、アドレス・ストローブ信号Ａ
Ｓ、データ・ストローブ信号ＤＳ、リード・ライト信号
Ｒ／Ｗを受けるアクセスタイミング発生回路２３は、イ
ンタフェースコントローラ２５によって指示される信号
形成論理に従い、選択信号ＳＥＬがアサートされると、
アドレス・ストローブ信号ＡＳのアサート期間に同期し
てチップ・セレクト信号Ｃ８をローレベルにアサートす
る。データ・ストローブ信号ＤＳがアサートされるとき
、リード・ライト信号Ｒ／Ｗがローレベルにされている
場合にはデータ・ストローブ信号ＤＳのアサート期間に
同期してライト・イネーブル信号ＷＥがローレベルにア
サートされる。このときリード・ライト信号Ｒ／Ｗがハ
イレベルにされている場合にはアウトプット・イネーブ
ル信号ＯＥがローレベルにアサートされる。

次に上記制御情報がマスクＲＯＭ部２４に組み込まれて
成るメモリＬＳＩのシステム動作を説明する。

例えば図示しないプロセッサがメモリＬＳＩをメモリ・
ライト・アクセスする場合を第２図を中心に説明する。

図示しないプロセッサは、メモリＬＳＩに含まれるＳＲ
ＡＭ部２をメモリ・ライト・アクセスする場合、リード
・ライト信号Ｒ／Ｗをローレベルに制御すると共に、図
示しないプロセッサが管理するアドレス空間におけるメ
モリセルアレイ３の目的セルのアドレス信号ＡＤＨを出
力する。このアドレス信号ＡＤＨが供給される入出力イ
ンタフェース回路２１は、アドレス・ストローブ信号Ａ
Ｓのアサートに同期して当該アドレス信号ＡＤＨを内部
に取り込む。内部に取り込まれたアドレス信号ＡＤＲの
うち所定の複数ビットはアドレス比較回路２２に供給さ
れ、これが上記インタフェースコントローラ２５を介し
てマスクＲＯＭ部２４の制御情報に基づいて初期設定さ
れているアドレス情報に一致することが検出されると、
選択信号ＳＥＬがアサートされてアクセスタイミング発
生回路２３に供給される。

このアクセスタイミング発生回路２３には図示しないプ
ロセッサから出力される制御信号ＡＳ。

ＤＳ、Ｒ／Ｗが夫々入出力インタフェース回路２１を介
して供給されている。アドレス・ストローブ信号ＡＳが
ローレベルにアサートされ、且つ選択信号ＳＥＬがハイ
レベルにアサートされると、アクセスタイミング発生回
路２３はチップ・セレクト信号Ｃ８をアサートする。こ
れを受ける内部タイミングジェネレータ１３はＳＲＡＭ
部２のローアドレスバッファ及びローアドレスラッチ７
とカラムアドレスバッファ及びカラムアドレスラッチ１
１を夫々活性化してメモリセルのアドレシングに必要と
されるアドレス信号をそれらに取り込み制御してラッチ
させる。アドレス信号がラッチされると、ローアドレス
デコーダ６及びカラムアドレスデコーダ１０による選択
動作に従って当該アドレス信号に呼応するメモリセルが
共通データ線対９に導通にされる。

続いて図示しないプロセッサが時分割でデータＤＡＴＡ
を出力すると、アドレス信号とデータとのマルチプレク
スインタフェース制御が行われる入出力インタフェース
回路２１を介して当該データＤＡＴＡがデータ・ストロ
ーブ信号ＤＳのアサートに同期して内部に取り込まれる
。データ・ストローブ信号ＤＳがアサートされると、こ
れを受けるアクセスタイミング発生回路２３はそのとき
のリード・ライト信号Ｒ／Ｗのローレベルによるライト
動作の指示に従ってライト・イネーブル信号ＷＥを７サ
ートする。ライトイ・ネーブル信号ＷＥがアサートされ
ると、内部タイミングジェネレータ１３はデータ入出力
回路１２にデータの書き込み動作を指示し、入出力イン
タフェース回路２１を介して内部に取り込まれたデータ
ＤＡＴＡをそのとき既にアドレシングされているメモリ
セルに書き込み制御する。

当該メモリ・ライト・アクセス動作は、アドレス・スト
ローブ信号ＡＳのネゲート、さらにはこれに同期するチ
ップ・セレクト信号Ｃ８のネゲートに基づいて終了され
る。

図示しないプロセッサがメモリＬＳＩをメモリ・リード
・アクセスする場合、特に図示はしないが、プロセッサ
はリード・ライト信号Ｒ／Ｗをハイレベルに制御してお
き、プロセッサが出力するアドレス信号ＡＤＨによるメ
モリセルのアドシング動作確定後にデータ・ストローブ
信号ＤＳがネゲートされると、アクセスタイミング発生
回路２３はこれに同期したタイミングでアウトプット・
イネーブル信号ＯＥをアサートしてＳＲＡＭ部２にメモ
リ・リード動作を指示し、これによって所定のメモリセ
ルからデータ入出力回路１２に読み出されたメモリセル
データはマルチプレクスインタフェース制御される入出
力インタフェース回路２１を介して図示しないプロセッ
サに与えられる。

上記実施例によれば以下の作用効果を得るものである。

（１）外部と直接インタフェースを行う入出力インタフ
ェース回路２１は、複数個の外部端子ＥＸＴＰを備える
と共に、メモリＬＳＩの内部に結合される複数個の内部
端子ＩＮＴＰを有し、個々の外部端子ＥＸＴＰと内部端
子ＩＮＴＰとの接続態様はマスクＲＯＭ部２４に組み込
まれる上記制御情報に従ったインタフェースコントロー
ラ２５の制御によって決定される。この制御情報には図
示しないプロセッサに結合される外部端子ＥＸＴＰ及び
その端子を介してインタフェースされる信号の種類さら
には当該４７３号固有のタイミング情報に応するような
情報が含まれている。したがって、メモリＬＳＩに結合
すべきマイクロプロセッサに応じた制御情報をマスクＲ
ＯＭ部に組み込んでおくことにより、メモリＬＳＩをア
クセスするためにプロセッサから出力される制御信号の
数や種類。

さらにはプロセッサにおけるアドレス信号やデータの入
出力、方式に拘らず所望のプロセッサを直接メモリＬＳ
Ｉに結合してインタフェースを採ることができる。

（２）同一外部端子ＥＸＴＰから供給されるアドレス信
号ＡＤＲ及びデータＤＡＴＡをマルチプレクサして内部
に取り込むためのマルチプレクサを入出力インタフェー
ス回路２１に組み込んでおいて、アドレス信号ＡＤＨと
データＤＡＴＡとのマルチプレクスインタフェース制御
を可能に構成すると、アドレス信号ＡＤＲとデータＤＡ
ＴＡとを分離するための外部回路が不要とされる。

（３）マスクＲＯＭ部２４に組み込まれる制御情報には
、プロセッサが管理することになるアドレス空間のうち
メモリＬＳＩに割り当てられてこれを指定するためのア
ドレス情報が含まれ、このアドレス情報とプロセッサか
ら供給されるアドレス信号ＡＤＲの所定ビットとの比較
結果に基づいて選択信号を形成するアドレス比較回路２
２を内蔵することにより、プロセッサによるアクセス対
象メモリＬＳＩを選択するためのアドレスデコーダをメ
モリＬＳＩの外部に設ける必要がなくなる。

（４）ＳＲＡＭ部２のためのアクセス制御信号即ちチッ
プ・セレクト信号Ｃ８、ライト・イネーブル信号ＷＥ、
及びアウトプット・イネーブル信号ＯＥを形成するため
のアクセスタイミング発生回路２３を内蔵し、プロセッ
サから供給される制御信号に基づいてこれらアクセス制
御信号を形成するための論理はマスクＲＯＭ部２４に組
み込まれる制御情報に含まれていることにより、そのよ
うなアクセス制御信号を形成するためのタイミング発生
回路を外部回路として特別に設ける必要はない。

（５）上記各作用効果より、各種構成のプロセッサと直
接インタフェースすることができ、プロセッサとのイン
タフェースに必要とされる外部回路を削減することがで
きる。これにより、ＴＴＬ回路などで構成されるような
外部インタフェース回路が削減される分だけシステムの
小型化を図ることができると共に、システムの組み立て
工程における各種デバイスの実装効率をも向上させるこ
とができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが本発明はそれに限定されずその要旨
を逸脱しない範囲において種々変更することができる。

例えば、上記実施例では制御情報に基づいて入出力イン
タフェース回路２１やアクセスタイミング発生回路２３
を制御するインタフェースコントローラ２５を設けたが
、このインタフェースコントローラ２５に含まれるよう
な制御論理を個々の入出力インタフェース回路２１やア
クセスタイミング発生回路２３などに含めてもよい。

制御情報が組み込まれる制御記憶手段はマスクＲＯＭに
限定されず、固定ＲＯＭとする場合にはヒユーズ溶断形
式のＲＯＭでもよく、また、書き換え可能なＥＰＲＯＭ
　（イレーザブル・アンド・プログラマブルＲＯＭ）や
ＥＥＰＲＯＭ　（エレクトリカリ・イレーザブル・アン
ド・プログラマブルＲＯＭ）にしてもよい。ＥＰＲＯＭ
にする場合、制御情報の書き込みをチップもしくはペレ
ット状態で行うならば、当該ＥＰＲＯＭのためのアクセ
ス端子は外部端子に結合せずにパッド状態に留めておく
ことができる。ＥＥＰＲＯＭにする場合にはアクセス用
外部端子が必要とされる。さらに制御情報の内容は上記
実施例に限定されない。

入出力インタフェース回路はアドレス信号とデータとを
マルチプレクスインタフェース可能な構成に限定されず
、そのためのマルチプレクサを有しない構成にすること
ができる。

上記実施例ではＳＲＡＭ部２を備えたメモリＬＳＩにつ
いて説明したが、これをダイナミックＲＡＭやＲＯＭの
構成に変更することができる。例えばダイナミックＲＡ
Ｍ部を内蔵するメモリＬＳＩとする場合には、上記実施
例のアクセスタイミング発生回路２３は所謂ダイナミッ
クＲＡＭコントローラもしくはその機能を有する類似の
回路構成に変更される。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるメモリＬＳＩに適用
した場合について説明したが１本発明はそれに限定され
るものではなく、プロセッサによってアクセスされる制
御レジスタやデータレジスタを有する入出力回路やダイ
レクト・メモリ・アクセス・コントローラなどの各種周
辺ＬＳＩにも適用することができる。本発明は少なくと
もプロセッサとインタフェースされてアクセスされるデ
ータ格納手段を有する条件のものに適用することができ
る。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、インタフェースされるべきプロセッサの種類
やプロセッサと結合すべき状態などに応じた制御情報を
組込可能な制御記憶手段を含み。

その制御情報に従って内部とマイクロプロセッサとのイ
ンタフェースを行いながら内部アクセスタイミングの生
成を行うインタフェース手段を内蔵することにより、外
部回路としての特別なインタフェース回路を削減して殆
ど直接的にプロセッサとインタフェースすることができ
るという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例であるメモリＬＳＩのブロッ
ク図。 第２図はメモリＬＳＩのライト・アクセス動作を説明す
るためのタイムチャートである。 １・・・半導体基板、２・・・ＳＲＡＭ部、３・・・メ
モリセルアレイ、１３・・・内部タイミングジェネレー
タ、Ｃ８・・・チップ・セレクト信号、ＷＥ・・・ライ
ト・イネーブル信号、ＯＥ・・・アウトプット・イネー
ブル信号、２０・・・インタフェース手段、２１・・・
入出力インタフェース回路、ＥＸＴＰ・・・外部端子、
ＩＮＴＰ・・・内部端子、２２・・・アドレス比較回路
、２３・・・アクセスタイミング発生回路、２４・・・
マスクＲＯＭ部、２５・・・インタフェースコントロー
ラ、ＡＳ・・・アドレス・ストローブ信号、ＤＳ・・・
データ・ストローブ信号、Ｒ／Ｗ・・・リード・ライト
信号、ＡＤＨ・・・アドレス信号、ＤＡＴＡ・・・デー
タ。 第２図

Claims (1)

1. 【特許請求の範囲】 １、プロセッサの制御に基づいてアクセスされるデータ
   格納手段を内蔵する半導体集積回路において、プロセッ
   サと直接インタフェースを行うインタフェース手段が上
   記データ格納手段と同一半導体基板に形成され、このイ
   ンタフェース手段は、プロセッサとの間でインタフェー
   スされる情報を特定するための制御情報を保持する制御
   記憶手段を備え、この制御記憶手段に設定されている制
   御情報に基づいて外部のプロセッサと内部のデータ格納
   手段との間で情報のやりとりを行うと共にデータ格納手
   段のためのアクセスタイミングを生成するようにされて
   成るものであることを特徴とする半導体集積回路。 ２、上記インタフェース手段は、プロセッサに直接結合
   される入出力手段と、この入出力手段を介してプロセッ
   サから供給される情報に基づいて内部アクセスタイミン
   グを生成するアクセスタイミング生成手段と、上記制御
   記憶手段から出力される制御情報を受けて、入出力手段
   による信号の振り分け制御を行うと共に、アクセスタイ
   ミング生成手段によるタイミング生成論理を制御する制
   御手段とを含んで成るものであることを特徴とする特許
   請求の範囲第１項記載の半導体集積回路。 ３、上記制御記憶手段は、マスクＲＯＭによって構成さ
   れるものであることを特徴とする特許請求の範囲第１項
   又は第２項記載の半導体集積回路。 ４、上記データ格納手段は、半導体記憶装置であること
   を特徴とする特許請求の範囲第１項乃至第３項の何れか
   １項に記載の記載の半導体集積回路。