JP3708902B2 - 半導体装置 - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は、命令情報やデータ情報などの各所情報をメモリや周辺回路とデータプロセッサとの間で転送制御する方法、並びにその方法を利用する周辺回路、データプロセッサ、及びデータ処理システムに係り、例えばデータプロセッサとメモリとの間でのデータ転送制御技術に適用して特に有効な技術に関する。尚、本明細書においてデータプロセッサは、ＣＰＵ（セントラル・プロセッシング・ユニット）、マイクロプロセッサ、マイクロコンピュータ、シングルチップマイクロコンピュータ、ディジタル・シグナル・プロセッサ、ダイレクト・メモリ・アクセス・コントローラなどのコントローラを総称する概念とされる。
【０００２】
【従来の技術】
従来のＣＰＵは、たとえば『日立３２ビットＲＩＳＣプロセッサ ＰＡ／１０ＨＤ６９０１０ ハードウェアマニュアル-暫定版- :ＡＤＪ−６０２−０６５』に記載のように、ＬＳＩの性能、価格、製造プロセス技術レベルなどの諸々の条件からチップ内に一つもしくは複数のキャッシュ・メモリを内蔵するものがある。これらのＣＰＵは、実装ボード上に置いて多くのメモリや入出力回路（Ｉ／Ｏ）と接続され、システムを構成する。システムの動作の基準となるのは、動作クロック(システムクロック)を用いているのが一般的である。通常、システムを構成するメモリや入出力回路などの周辺回路は、それぞれ個別の機能や特性を備えているため、動作手順や応答時間若しくは動作速度もそれぞれに異なっている。言うまでもないがメモリや入出力回路が備えるＣＰＵインタフェースも機能やタイミングなどに関し類似点はあるものの個々に相違する場合が多い。
【０００３】
このように機能、動作速度、インタフェース仕様などの相違に対して、メモリにはメモリコントローラ、入出力回路にはＩ／Ｏコントローラが利用される。このようなコントローラの機能は大きく分けると以下の２点とされる。
【０００４】
第１には、ＣＰＵがどのメモリや入出力回路を選択したかをメモリや入出力回路に伝え、データ転送の起動をかける機能であり、所謂チップ選択若しくはチップイネーブルの制御などとして把握することができる。例えば、アドレスやアクセスの種類を示す信号間で論理を採り、動作クロックなどを用いてパルスまたはレベル信号を形成して、選択したメモリまたは入出力回路に接続された信号のみを真(Active)にする。
【０００５】
第２には、動作クロックをカウンタなどで計数してウェイトやレディーなどといった動作クロック単位でＣＰＵにアクセス期間の延長を要求する信号を生成し、この信号をＣＰＵが動作クロックごとに確認するという規則でＣＰＵとメモリや周辺回路とのタイミングの違い若しくは動作速度の違いを吸収し、確実にデータ転送を実現するための機能である。この機能は所謂ウェイトステート制御機能である。
【０００６】
【発明が解決しようとする課題】
しかしながらコントローラによる上述のウェイトステート制御には以下の問題点の有ることが本発明者によって明らかにされた。
【０００７】
（１）ウェイトステートによって延長されるデータ転送時間の長さが常にシステムの動作クロック単位で決められてしまうため、メモリや周辺回路の持つ固有の性能を十分引き出すことができない。さらには、そのメモリや入出力回路について製造/販売者から提出される設計データに基づく性能を極限状態で使用してシステムを設計することは実質上不可能であり、ある程度の動作マージンを見込むため、ほとんどの場合、データ転送に無駄時間が必ず発生し、データバス上でのデータ転送効率が低下することが余儀なくされる。この問題点は、実装ボード上でシステムを構成する場合、即ちメモリや入出力回路とＣＰＵとの接続を実装ボード上のバスで行う場合に限らず、同一半導体チップにＣＰＵやメモリを形成する場合にもある程度あてはまる事柄である。すなわち、電気的特性ならびに回路素子の配置を考慮して最適化設計を施せば、コントローラとメモリがコントローラの動作クロックに対して無駄無くデータ転送を行なえるようにできるが、実際の回路設計では、個々の論理回路ブロックの特性を考慮して、微妙なタイミングをチップ内部で行わなければならず、必ずしも容易ではない。
【０００８】
（２）上記ウェイトステート制御は、メモリや入出力回路が複数ある場合、機能(プロトコール含む)や性能の違いからそれぞれのメモリや入出力回路毎にシステム設計者が設計する必要があり、膨大な手間を要する。
【０００９】
（３）ウェイトステート制御のための回路部分がメモリや入出力回路の数分だけ必要になり、システムの複雑化、部品点数の増加、信号系統の負荷の増加など高速化、小型化、低価格化などに対する弊害の原因を生む。
【００１０】
（４）上記（１）で説明したようにウェイトステート制御ではメモリや周辺回路の持つ固有の性能を十分引き出すことがでず、動作の高速化には限界があるので、それに対処するために、全てまたはシステム効率上効果の高いメモリや入出力回路に対してウェイトステート制御無しで接続することも可能ではある。しかしながら、そのとき、メモリや入出力回路の動作速度などの特性に合わせてコントローラの動作クロックを抑えると、ＣＰＵなどのコントローラの動作クロックは高速化される傾向にあるため、システムの価値を低下させてしまう。その逆に、コントローラの動作クロックに合わせて高速なメモリや入出力回路を使用すると、システム価格の極端な上昇を招いてしまう。
【００１１】
このように、ＣＰＵと周辺回路とのデータ転送タイミングをＣＰＵ若しくはシステムの動作クロックから生成している従来方式では、メモリなどの周辺回路が持つ本来の性能を十分に活かすデータ転送を実現することはできない。すなわち、周辺回路の特性を基に動作クロックの整数倍のタイミングでウェイト信号をＣＰＵに返し、確実な動作に重点をおいたウェイトステート制御機能でＣＰＵと周辺回路を接続していたのでは、根本的な高速化への発展を望むことは難しいと本発明者は判断した。
【００１２】
本発明の目的は、メモリなどの周辺回路の持つ本来の特性を充分に発揮させてデータ転送を行うことができる技術を提供することにある。
本発明の別の目的は自らの特性にしたがってデータ転送のタイミングを発生する周辺回路を提供することにある。
本発明の更に別の目的は、そのような周辺回路と効率的にデータ転送を行うことができるデータプロセッサを提供することにある。
本発明のその他の目的は、メモリなどの周辺回路の持つ本来の特性を充分に発揮させてデータプロセッサとの間で高速にデータ転送を行うことができるデータ処理システムを提供することにある。
【００１３】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１５】
すなわち、図１に代表的に示されるように、周辺回路（１）としては、データプロセッサ（２）からのアクセス要求（２００，２０１，２０２）に対して自ら内蔵する自励発振回路（１０２）の発振出力に同期して当該アクセス要求に従った内部動作を行うと共に、その内部動作に同期して上記データプロセッサに上記アクセス要求に対する応答要求（１０３）を出力する構成を採用する。
データプロセッサには、所要の周辺回路に対してアクセス要求を行うと共に、アクセス要求を行った周辺回路からの応答要求を受け、これに同期して当該アクセス要求の種別に応じ外部からデータを取り込み又は外部にデータを出力する構成を採用する。
【００１６】
斯るデータプロセッサと周辺回路との間のデータ転送制御は、データプロセッサが周辺回路に対してアクセス要求を行う処理と、アクセス要求された周辺回路が自ら内蔵する自励発振回路の発振出力に同期して当該アクセス要求に従った内部動作を行う処理と、上記アクセス要求された周辺回路がその内部動作に同期して上記データプロセッサに上記アクセス要求に対する応答要求を出力する処理と、上記応答要求を受けた上記データプロセッサがそれに同期して上記アクセス要求の種別に応じ外部からデータを取り込む処理又は外部にデータを出力する処理を行う処理と、によって実現される。
【００１７】
既存のデータプロセッサや周辺回路の構成に対する付加回路を極力減らして上記手段を実現するには、上記アクセス要求は、アクセス対象として選択されるべき周辺回路とデータの転送方向とを示すための情報（２００，２０１）によって行い、上記応答要求は、周辺回路の内部動作に同期して変化される一つの信号（１０３）によって行うことができる。
【００１８】
上述の機能を有する周辺回路を比較的簡単に構成するには、図５に代表的に示されるように、データプロセッサからのアクセス要求に応答して内部動作のアクセスサイクル信号（１０１３）を自励発振回路（１０２）の発振出力に基づいて生成するサイクルタイミング発生回路（１０１０）と、上記アクセスサイクル信号を上記応答要求として外部に出力する外部端子（ＡＣ）と、上記アクセスサイクル信号（１０３）に同期して内部動作タイミング信号を生成する内部タイミング発生回路（１０１１）と、を設けて周辺回路を構成する。
【００１９】
その様な周辺回路をバースト読出し（複数語の連続データ読出し）可能なメモリとして構成する場合には、図６に代表的に示されるように、メモリセルアレイからの連続データ読出し語数を上記アクセスサイクル信号の変化に基づいて計数し、その計数結果が所定の計数値に到達する状態を以って上記自励発振回路の発振動作を停止させる計数回路（１０５）をさらに追加すればよい。このとき、連続データ読出し語数をプログラマブルに設定可能にするには、図１２に代表的に示されるように、上記計数回路には、上記所定の計数値を外部からプリセット可能に保持するパラメータレジスタ（１０５１）を設ける。このパラメータレジスタは、計数回路がその計数ビット数に応じた記憶段を有する場合、当該記憶段をプリセット可能にしてこれを実質的なパラメータレジスタとして位置付けることができる。
【００２０】
上述の機能を有するデータプロセッサにおいて、内部ユニットと外部との間で転送速度の異なるデータの受け渡しを高速若しくは効率的に行うには、図８に代表的に示されるように、上記応答要求に基づいて書込み及び読出し可能な非同期ポート（２０６４）と、内部の動作クロックに同期して書込み及び読出し可能な同期ポート（２０６５）とを有するバッファメモリ（２０６）を採用する。上記バッファメモリの同期ポートは内部ユニットとしての演算回路やレジスタなどに結合され、上記バッファメモリの非同期ポートは外部とインタフェースされる入出力バッファ回路（２０５）に接続される。このとき、周辺回路からバッファメモリに転送されたデータを逸早く内部ユニット（２０４）の処理に供せるようにするには、上記バッファメモリは、アクセス制御回路が周辺回路にアクセス要求した連続読出しアクセス回数を上記応答要求の変化回数から検出する計数回路（２０６６）を備え、これによる上記検出結果を、当該アクセス要求による読出しデータ取得の完了を意味する情報（図９に代表的に示されたアンドゲート２０６３Ｒ５の出力情報）として中央処理装置に与えるようにするとよい。バッファメモリは完全デュアルポートに限定されず、ユニポートバッファメモリを時分割的に見掛け上デュアルポートとして利用してもよい。
【００２１】
種類の異なる複数の周辺回路に上記データプロセッサをインタフェースさせるときは、図１４に代表的に示されるように、データプロセッサにおける単一の応答要求の入力端子を夫々の周辺回路における応答要求の出力端子が共有するように、例えば論理和ゲートを介して或はワイヤード・オアでそれらを接続する。
【００２２】
データバスのビット数に対して例えば１／２ｎビットのマルチビット入出力機能を有する相互に同一の周辺回路をデータプロセッサとインタフェースさせるには、図１３に代表的に示されるように、データプロセッサは、応答要求に基づいて書込み及び読出し可能な非同期ポートと、内部の動作クロックに同期して書込み及び読出し可能な同期ポートとを有するバッファメモリ（２０６Ｕ，２０６Ｌ）を複数組み備えればよい。
【００２３】
【作用】
上記した手段によれば、周辺回路はそれ固有の内蔵自励発振回路の発振出力に同期して動作され、当該周辺回路に対してアクセス要求を行うデータプロセッサの動作クロック信号とは非同期で動作される。この関係において、相互間のデータインタフェースは相互に対等なアクセス要求とそれに対する応答要求によって実現する。このことは、従来データプロセッサの基本動作クロックの整数倍に限定されていた一連のデータ転送時間を、メモリなどの周辺回路の動作速度などの特性に応じて発生される固有自励発振周波数に依存した応答要求のクロックサイクルに従って決定する。したがって、周辺回路及びデータプロセッサ夫々の特性の限界時間でのデータ転送が容易に実現される。換言すれば、従来の問題点であるところのデータプロセッサの動作クロックとの同期のために発生されていた無駄時間が軽減される。さらに、データプロセッサと個々の周辺回路とのインタフェースのためのウェイトステート制御回路なども不要になって、回路接続手段の簡素化も実現する。
【００２４】
周辺回路とインタフェースされるバッファメモリをオンチップで備えるデータプロセッサは、データプロセッサの内部ユニットと外部との間のデータ転送速度の相違を内部で吸収し、アクセス要求によるリードデータやライトデータの処理に逐次的な待ち時間を要しない。
【００２５】
【実施例】
図１には本発明に係るデータプロセッサの一実施例であるＣＰＵと本発明に係る周辺回路の一実施例であるメモリとが接続された状態で示される。
【００２６】
同図に示されるメモリ１は、代表的に示されたメモリセルアレイ１００とアクセスサイクル制御部１０１を一つの半導体基板に備え、データプロセッサ２からのアクセス要求（２００，２０１，２０２）に対して自ら内蔵する自励発振回路１０２の発振出力に同期して当該アクセス要求に従ったリード動作又はライト動作を行うと共に、その内部動作に同期して上記データプロセッサ２に上記アクセス要求に対する応答要求（１０３）を出力する。
【００２７】
同図に示されるＣＰＵ２は、代表的に示された演算回路２０４、演算回路２０４に一方のポートが結合されたバッファメモリ２０６、バッファメモリ２０６の他方のポートと外部のデータバス２１１とに結合された入出力バッファ回路２０５、外部のメモリ１やその他図示しない周辺回路にアクセス要求などを行うアクセス制御回路２０７、及び命令実行シーケンス制御回路や割込み制御回路など中央処理装置全体の動作を制御する中央制御部２０８を一つの半導体基板に備え、メモリ１などの所要の周辺回路に対してアクセス要求（２００、２０１、２０２）を行うと共に、アクセス要求を行った周辺回路例えばメモリ１からの応答要求（１０３）を受け、これに同期して当該アクセス要求の種別に応じ外部からバッファメモリ２０６にデータを取り込み又はバッファメモリ２０６から外部にデータを出力する。上記メモリ１はそれ固有の内蔵自励発振回路１０２の発振出力に同期して動作される。その一方においてＣＰＵ２はシステムの動作クロックに２０９に同期し動作される。
【００２８】
ＣＰＵ２がメモリ１に対してアクセスを行う場合、アクセスの開始をメモリ１にアクセススタート信号２００によって伝える。アクセススタート信号２００はメモリにとってチップ選択信号と等価な信号とみなされる。特に制限されないが、本実施例に従えば、アクセス制御回路２０７はチップ選択コントローラとしての機能を内蔵する。この機能は、ＣＰＵ２から外部に出力されるアドレス信号の上位数ビットをデコードしてチップ選択信号を形成するデコーダに置き換えることができる。何れの場合においても、アクセス対象とすべき周辺回路に割当てられたアドレスとＣＰＵ２で生成されるアドレスを参照するものであり、この意味において、メモリなどの周辺回路へのアクセス要求特にアクセス開始の指示は、アクセスアドレスを生成する回路部分が直接的又は間接的に行うものであり、アクセス制御回路はそのような回路部分を含めたものとして把握される。
【００２９】
データ転送の方向はリード/ライト信号２０１によって指示される。リードとは、メモリ１などの周辺回路からＣＰＵ２へのデータ転送であり、ライトとは、ＣＰＵ２からメモリ１などの周辺回路へのデータ転送である。本実施例に従えば、アクセスが要求された周辺回路内のデータの位置指定(ポインタ)はアドレスバス２１０に供給されるアドレス信号で指定される。データ転送語数はシングルモード/バーストモードの指示信号（シングル／バースト信号）２０２によって指示される。連続データ転送モードであるバーストモードを有しないものにあってはシングル／バースト信号２０２は不要である。
【００３０】
アクセスサイクル制御部１０１は、アクセススタート信号２００によってアクセス要求を検出すると、これに応答して内部動作のアクセスサイクル信号を自励発振回路１０２の発振出力に基づいて生成する。メモリ１の内部ではリード/ライト制御信号２０１によって指示されたリードまたはライト動作が上記アクセスサイクル信号に同期して行われる。さらに、メモリ１の外部に対しては、上記アクセスサイクル信号をアクセスクロック信号１０３としてＣＰＵ２に出力する。このアクセスクロック信号１０３はメモリ１にとって固有のクロック信号であり、これがＣＰＵ２からのアクセス要求に対する応答要求としてＣＰＵ２に与えられる。
【００３１】
図２にはリード動作におけるメモリ１のデータ出力及びライト動作におけるＣＰＵ２のデータ出力タイミングとアクセスクロック信号１０３との関係が示される。図２に従えば、リード動作が指示されたメモリ１は、アクセスクロック信号１０３（メモリ内部においてはアクセスサイクル信号）の立ち上がりエッジに対してセットアップタイム（Ｔｒｓ）/ホールドタイム（Ｔｒｈ）を保証するタイミングを以って、所望のデータをデータバス２１１に出力する。ＣＰＵ２はそのデータを、アクセスクロック信号１０３の立上がりタイミングでバッファメモリ２０６に取り込む。ライトにおいては、ＣＰＵ２はアクセスクロック信号１０３の立ち下がり対してセットアップタイム（Ｔｗｓ）/ホールドタイム（Ｔｗｈ）を保証するようバッファメモリ２０６からデータバス２１１に出力する。メモリ１はそのデータを上記アクセスサイクル信号の立ち下がりタイミングで取り込む。尚、ライト動作においてもアクセスクロック信号１０３の立ち上がりを基準にすることもできる。
【００３２】
図１の実施例に従えば、アクセスサイクル制御部１０１はバーストモードにおける連続データ転送の完了をＣＰＵ２に通知するサイクルコンプリート信号１０４を出力する。アクセス制御部１０１はアクセスクロック信号１０３と等価なアクセスサイクル信号によって転送語数をバーストカウンタ１０５で計数し、カウントアップの状態をサイクルコンプリート信号１０４として出力する。サイクルコンプリート信号１０４に代えてそれと同一の機能をＣＰＵ２側に実現してもよい。即ち、ＣＰＵ２側にアクセスクロック信号１０３を計数するバーストカウンタを設ければよい。
【００３３】
図３には上記実施例の比較例としてウェイトステート制御部を介してデータ転送を可能にするシステムのブロック図が示され、図４にはそのデータ転送タイミングが示される。
【００３４】
図３においてＣＰＵ４００が外部のメモリ４０１に対してデータ転送を行う場合、データ転送の開始がメモリ４０１とウェイトステート制御部４０２にアクセススタート信号４０３で通知される。アクセススタート信号４０３を受け取ったメモリ４０１は、リード/ライト制御回路４０４にてリード/ライト信号４０５に従ってリードまたはライト動作を開始する。これに同期して上記ウェイトステート制御部４０２もアクセススタート信号４０３及びリード／ライト信号４０５などを解釈して、ＣＰＵ４００と同一の動作クロック４０６を基にアクセス完了を示すためのウェイト信号４０７を発生すべく、ウェイトカウンタ４０８の計数を開始する。リード動作においてメモリ４０１はその製造/販売業者が保証する時間を経過することによってリードされるべきデータをデータバス４０９に出力することができる。また、ライト動作においてメモリ４０１はその製造/販売業者が保証する時間を経過することによってＣＰＵ４００が出力したデータバス４０９上のデータを内部に取り込むことができる。上記製造/販売業者が保証する時間を経過したことによるリード動作又はライト動作の完了は、ウェイトステート制御部４０２からＣＰＵ４００にウェイト信号４０７の偽(False)への変化を以って、通常はＣＰＵの動作クロック４０６に同期して伝えられる（ウェイト信号が非同期信号の場合はＣＰＵ側でその動作クロックに同期してウェイト信号を確認する）。例えば図４において、リード動作で時刻ｔ１にウェイト信号が偽（ローレベル）にされると、ＣＰＵはデータバス上のデータを読み込む。ライト動作において時刻ｔ２にウェイト信号が偽にされると、ＣＰＵはライトすべきデータがメモリに取り込まれたことを確認して当該ライトデータの出力を止める。
【００３５】
図４のタイミングから明らかなように、リードサイクルとライトサイクルでは、通常、ウェイト信号を偽にする位置(タイミング)が異なる。また、バーストモードにおいてウェイト信号は、転送語数分連続してサイクリックに発生されるべきであることは当然であるが、第一語目の発生間隔と第二語目以降の発生間隔が異なる。このため、ウェイト信号４０７の変化をＣＰＵ４００が確認すると、ＣＰＵ４００は一連のリードまたはライトサイクルを完了し、次のサイクル開始までアクセス制御回路４１０を待機させる。また、同一動作モードにおけるリードサイクルとライトサイクルの切換え時には、図４のＴｄｉｓで示されるよな切換え時間が必要とされる。これはクロックにて同期してウェイト信号を確認しているためである。このように、ウェイト信号を利用するデータ転送の場合には複雑な制御と余計な時間を費やさなければならない。
【００３６】
上記実施例によれば以下の作用効果が有る。
（１）図１及び図２に示される本実施例においては、リードサイクルとライトサイクルでは、通常、メモリなどの周辺回路が発生するアクセスサイクルの発生開始位置ならびにその変化の更新タイミングが異なるが、ＣＰＵ２はこれらの複雑なタイミングを考慮することなくアクセスクロック信号１０３の変化に従ってデータの入出力だけに専念すればよい。すなわち、従来必要とされたウェイトステート制御部無しでも複雑なタイミングでのデータ転送が実現できる。このことは、もちろんシングル転送とバースト転送の両方に適応している。
【００３７】
（２）ウェイトステート制御部を無くし、メモリなどの周辺回路から出力されるアクセスクロック信号１０３でデータ転送を行うので、実質的にアクセスサイクル時間の低減とバス使用効率向上が実現できる。すなわち、メモリなどの周辺回路はそれ固有の内蔵自励発振回路１０２の発振出力に同期して動作され、当該周辺回路に対してアクセス要求を行うＣＰＵの動作クロック信号２０９とは非同期で動作され、相互間のデータインタフェースは相互に対等なアクセス要求とそれに対する応答要求によって実現する。したがって、従来ＣＰＵなどのデータプロセッサの基本動作クロックの整数倍に限定されていた一連のデータ転送時間を、メモリなどの周辺回路の動作速度などの特性に応じて発生される固有自励発振周波数に依存した応答要求のクロックサイクルに従って決定することができる。これにより、周辺回路及びＣＰＵ夫々の特性の限界時間でのデータ転送が容易に実現できる。換言すれば、従来問題とされたＣＰＵの動作クロックとの同期のために発生されていた無駄時間を軽減できる。
【００３８】
（３）ＣＰＵ２は、周辺回路とインタフェースされるバッファメモリ２０６をオンチップで備えるから、ＣＰＵ内部ユニット２０４と外部との間のデータ転送速度の相違を内部で吸収し、アクセス要求によるリードデータやライトデータの処理に対して逐次的な待ち時間が介在されることを防止できる。
【００３９】
（４）上記実施例によるデータ転送形式は、局所的に考えればメモリにもバス権を持たせたと拡張して考えることもできる。すなわち、データ転送の開始時は、ＣＰＵ２の動作クロック２０９でシステムが動作していたものが、データ転送中は、メモリの動作クロック１０３でシステムが動作していると考えられ、動的にバス権が移動したように見える。この考え方は、将来ＬＳＩの集積度が向上し論理機能がメモリにもマージされる時期には特に有効な意味を持つものと考えられる。
【００４０】
図５には上記メモリの一実施例ブロック図が示される。同図に示されるメモリ１は、特に制限されないが、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）として、公知の半導体集積回路製造技術によって単結晶シリコンのような１個の半導体基板に形成される。
【００４１】
同図に示されるメモリ１は、ロウアドレス信号の入力端子ＡＲ０〜ＡＲｍ、カラムアドレス信号の入力端子ＡＣ０〜ＡＣｎ、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏｐ、チップ選択信号入力端子ＣＳ、アウトプットイネーブル信号入力端子ＯＥ、ライトイネーブル信号入力端子ＷＥ、アクセスサイクル信号出力端子ＡＣ、バースト／シングル切換信号入力端子Ｂ／Ｓ、そして図示しない電源端子が設けられている。図１との対応で説明すれば、チップ選択信号入力端子ＣＳにはアクセススタート信号２００が供給され、アウトプットイネーブル信号入力端子ＯＥにはリード／ライト信号２０１を構成するリード信号が供給され、ライトイネーブル信号入力端子ＷＥにはリード／ライト信号２０１を構成するライト信号が供給され、アクセスサイクル信号出力端子ＡＣからは上記アクセスサイクル信号１０３が出力される。
【００４２】
メモリセルアレイ１００にはスタティック型メモリセルがマトリクス配置されており、メモリセルの選択端子に結合されたワード線はロウアドレスデコーダ１１０の出力に結合される。ロウアドレスデコーダ１１０は外部から供給されるロウアドレス信号を内部相補アドレス信号に変換して出力するロウアドレスバッファ１１１の出力を受け、これをデコードすることによって、ロウアドレス信号に対応する１本のワード線を選択レベルに駆動する。メモリセルのデータ入出力端子に結合されたビット線はカラムスイッチ回路１１２を介してコモンデータ線１１３に共通接続される。コモンデータ線１１３に導通されるべきビット線の選択はカラムアドレスデコーダ１１４の出力を受ける上記カラムスイッチ回路１１２が行う。カラムアドレスデコーダ１１４は外部から供給されるカラムアドレス信号を内部相補アドレス信号に変換して出力するカラムアドレスバッファ１１５の出力を受け、これをデコードすることによって、カラムスイッチ回路１１２によるビット線の選択動作を行う。１１６はメモリセルからのコモンデータ線１１３に読出されたデータを増幅して外部に出力するセンスアンプ及び出力バッファ回路であり、その入力はコモンデータ線１１３に、出力はデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏｐに結合される。１１７はデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏｐに与えられた書込みデータを入力する入力バッファであり、その出力はコモンデータ線１１３に結合される。１１８はデータラッチ回路若しくはコモンデータ線のイコライズ又はプリチャージのためのデータコントロール回路である。
【００４３】
アクセス制御部１０１は、サイクルタイミング発生回路１０１０と、内部タイミング発生回路１０１１を備える。内部タイミング発生回路１０１１は上記入力端子ＣＳ，ＯＥ，ＷＥ，Ｂ／Ｓに結合され、アクセススタートの検出、リード／ライト動作の判定、バーストモード／シングルモードの判定などを行って内部動作モードを決定し、サイクルタイミング発生回路１０１０から供給されるアクセスサイクル信号に同期してその動作モードに対応した内部動作タイミング信号を生成する。サイクルタイミング発生回路１０１０はＣＳ端子から与えられるアクセススタートの指示に基づいて上記内部タイミング発生回路１０１１から与えられる信号に同期して自励発振回路１０２の発振出力に基づいてサイクルタイミング信号１０１３及びアクセスクロック信号１０３を生成する。尚、遅延回路１０１４は自励発振出力の位相調整用に用いられ、遅延回路１０１５は外部に出力されたアクセスクロック信号１０３とサイクルタイミング信号１０１３との位相合わせ用に用いられる。
【００４４】
図６には上記サイクルタイミング発生回路１０１０の詳細な一例回路が示される。自励発振回路１０２は、特に制限されないが、２入力型アンドゲート１０２０と当該アンドゲート１０２０の出力をその一方の入力に帰還させるインバータアンプ１０２１から成る帰還ループを有し、その発振及び停止を制御するトリガ回路がアンドゲート１０２０の他方に入力に接続されて構成される。トリガ回路は、初期状態において出力がハイレベルにされるセレクタ１０２２の出力が入力されると共にオアゲート１０２３の出力が帰還入力されるアンドゲート１０２４を備える。上記オアゲート１０２３はそのアンドゲート１０２４の出力と上記内部タイミング発生回路１０１１からリード或はライト動作の開始に同期して供給されるワンショットパルスのようなトリガ信号１０２５とを受けて、その出力をアンドゲート１０２０に供給する。尚、１０２６〜１０２８で示されるものは波形整形素子（若しくは遅延素子）である。この自励発振回路１０２は初期状態においてローレベルを出力する。この状態でトリガ信号１０２５がワンショットパルスで変化されると、アンドゲート１０２０とインバータアンプ１０２１で構成される帰還ループに発振を生ずる。この発振状態はセレクタ１０２２の出力がローレベルにパルス変化されてオアゲート１０２３の出力がローレベルにされるまで継続される。
【００４５】
図６の構成においては、発振の停止を制御するために、バーストカウンタ１０５及びセレクト１０２２が利用される。セレクタ１０２２はＢ／Ｓ信号若しくはそれと等価な内部信号が供給され、シングルモードにおいて波形整形素子１０２７の出力を選択する。したがって、シングルモードにおいて自励発振回路１０２はアクセスクロック信号１０３及びサイクルタイミング信号１０１３をその１サイクル分変化させて発振動作を停止する。バーストモードではバーストカウンタ１０５の出力を選択する。バーストカウンタ１０５は、メモリセルアレイからの連続データ読出し語数を波形整形素子１０２７の出力パルス変化に基づいて計数し、その計数結果が所定の計数値（目的とするバースト転送語数）に到達する状態を以ってハイレベルからローレベルに変化するワンショットパルスを出力する。したがって、バーストモードにおける連続読出し語数分のアクセスサイクルが発生されると、自励発振回路１０２の発振動作を停止させる。
【００４６】
図７には図６のメモリの一例動作タイミングチャートが示される。同図に示されるようにリードサイクルにおいて読出しデータが出力されるタイミングに同期してアクセスサイクル信号出力端子ＡＣが変化され、また、ライトサイクルにおいてアクセスサイクル信号出力端子ＡＣが変化されタイミングに同期してＣＰＵから書込みデータが供給される。
【００４７】
図８には上記ＣＰＵ２の詳細な一実施例ブロック図が示される。同図に示されるＣＰＵ２は、特に制限されないが、公知の半導体集積回路製造技術によって単結晶シリコンのような１個の半導体基板に形成される。図１と同一の回路ブロックには同一符合を付してその詳細な説明を省略する。ここではバッファメモリ２０６について詳細に説明する。
【００４８】
バッファメモリ２０６はＦＩＦＯ（ファーストイン・ファーストアウト）形式のリードバッファ２０６１、ライトバッファ２０６２、及びバッファ制御回路２０６３を有する。リードバッファ２０６１はＣＰＵによるリード方向にデータ転送専用とされ、ライトバッファ２０６２はＣＰＵによるライト方向のデータ転送専用とされる。双方のバッファ２０６１，２０６２は上記アクセスクロック信号１０３で与えられるメモリ１からの応答要求に基づいて制御される非同期ポート２０６４と、内部の動作クロック２０９に同期して制御される同期ポート２０６５とを有する。バッファ制御回路２０６３は非同期ポート２０６４を制御するための非同期制御部２０６３Ａと、同期ポート２０６５を制御するための同期制御部２０６３Ｂを有する。非同期ポート２０６４は上記入出力バッファ回路２０５に結合され、同期ポート２０６５は演算回路２０４に含まれるレジスタ群やキャッシュメモリなどにインタフェース可能にされる。
【００４９】
非同期制御部２０６３Ａは、アクセスクロック信号１０３の上記変化に同期してライトバッファ２０６２にリード動作を指示する非同期リード信号（ASync Read Signal）とそのときの非同期リードアドレス（ASync Read Pointer）を供給し、また、アクセスクロック信号１０３の上記変化に同期してリードバッファ２０６１にライト動作を指示する非同期ライト信号（ASync Write Signal）とそのときの非同期ライトアドレス（ASync Write Pointer）を供給する。アクセスクロック信号１０３の変化に同期してリードバッファ２０６１をアクセスすべきかライトバッファ２０６２をアクセスすべきかは、そのアクセスクロック信号１０３に対応されるＣＰＵ２のアクセス要求がリード或はライトの何れであるかを示す情報を中央制御部２０８から受け取ることによって判定する。
【００５０】
同期制御部２０６３Ｂは、中央制御部２０８における命令実行制御の一環として動作される。例えばロード命令やストア命令或はムーブ命令のようなデータ転送命令などの実行に伴ってメモリリード動作を必要とするときは、動作クロック２０９に同期してリードバッファ２０６１にリード動作を指示する同期リード信号（Sync Read Signal）とそのときの同期リードアドレス（Sync Read Pointer）を供給し、また、データ転送命令などの実行に伴ってメモリライト動作を必要とするときは、動作クロック２０９に同期してライトバッファ２０６２にライト動作を指示する同期ライト信号（Sync Write Signal）とそのときの同期ライトアドレス（Sync Write Pointer）を供給する。リードバッファ２０６１をアクセスすべきかライトバッファ２０６２をアクセスすべきかは、命令実行に伴って中央制御部２０８から出力される命令解読信号が与えられることによって決定される。
【００５１】
図８の例ではメモリ１は上記サイクルコンプリート信号１０４の出力機能を有していない。それと同等の機能は非同期制御部２０６３Ａに内蔵されるバーストカウンタ２０６６が行って、バースト転送サイクル終了をアクセス制御回路２０７に与える。本実施例のＣＰＵ２においてバーストカウンタ２０６６のカウントアップ信号はリードバッファ２０６１への書込み完了及びライトバッファ２０６２からの読出し完了を中央制御部２０８へ通知することにも利用される。図９に基づいてこれを説明する。
【００５２】
図９にはバッファ制御回路２０６３におけるリードバッファ２０６１に関する回路部分の詳細な一例ブロック図が示される。リードバッファ２０６１の同期リードアドレスはアップカウンタ２０６３Ｒ１が生成し、リードバッファ２０６１の非同期ライトアドレスはアップカウンタ２０６３Ｒ２が生成する。アップカウンタ２０６３Ｒ２のアップカウント動作はアクセスクロック信号１０３がハイレベルに変化され且つ中央制御部２０８からのリードバッファライト信号が活性化されたタイミングに同期して行われる。アップカウンタ２０６３Ｒ１のアップカウント動作は中央制御部２０８からのリードバッファリード信号が活性化されると動作クロック２０９に同期して行われる。双方のアップカウンタ２０６３Ｒ１，２０６３Ｒ２はアンドゲート２０６３Ｒ３のハイレベル出力によって０にクリアされる。クリアされるタイミングはアップカウンタ２０６３Ｒ１の出力値が０でない場合に双方のアップカウンタ２０６３Ｒ１，２０６３Ｒ２の出力が一致されたことが一致検出回路２０６３Ｒ６で検出されたときである。アップカウンタ２０６３Ｒ１の出力値が０であることは、０検出回路２０６３Ｒ４が検出する。アップカウンタ２０６３Ｒ１の出力値が０である場合、０検出回路２０６３Ｒ４による０検出結果はリードバッファ２０６１の空を意味し、これが中央制御部２０８に与えられる。中央制御部２０８は、その状態を検出すると、メモリ１からのリードデータが全て演算回路２０４に渡ったことを確認できる。図８に示されるバーストカウンタ２０６６は連続データ転送語数が転送すべき語数に到達したか否かを検出する。到達したことがバーストカウンタ２０６６によって検出されると、当該バーストカウンタ２０６６の出力は所定期間ハイレベルに変化される。メモリ１に対するリード動作において上記バーストカウンタ２０６６の上記ハイレベルへの変化はリード完了を意味する信号としてアンドゲート２０６３Ｒ５に供給される。アンドゲート２０６３Ｒ５は、０検出回路２０３Ｒ６によってアップカウンタ２０６３Ｒ１の出力が０出ないときに上記リード完了を意味する信号を受けると、リードバッファ２０６１へのリード完了を検出して、これを中央制御部２０８に渡す。中央制御部２０８は、リードバッファ２０６１へのリード完了を検出すると、メモリ１からのリードデータが全てリードバッファ２０６１に貯えられたことを確認でき、これによって、中央制御部２０８はリードデータをリードバッファ２０６１から読出して内部演算処理を即座に開始させることができる。
【００５３】
図１０にはバッファ制御回路２０６３におけるライトバッファ２０６２に関する回路部分の詳細な一例ブロック図が示される。ライトバッファ２０６２の同期ライトアドレスはアップカウンタ２０６３Ｗ２が生成し、ライトバッファ２０６２の非同期リードアドレスはアップカウンタ２０６３Ｗ１が生成する。アップカウンタ２０６３Ｗ１のアップカウント動作はアクセスクロック信号１０３がハイレベルに変化され且つ中央制御部２０８からのライトバッファリード信号が活性化されたタイミングに同期して行われる。アップカウンタ２０６３Ｗ２のアップカウント動作は中央制御部２０８からのライトバッファライト信号が活性化されると動作クロック２０９に同期して行われる。双方のアップカウンタ２０６３Ｗ１，２０６３Ｗ２はアンドゲート２０６３Ｗ３のハイレベル出力によって０にクリアされる。クリアされるタイミングはアップカウンタ２０６３Ｗ１の出力値が０でない場合に双方のアップカウンタ２０６３Ｗ１，２０６３Ｗ２の出力が一致されたことが一致検出回路２０６３Ｗ６で検出されたときである。アップカウンタ２０６３Ｗ１の出力値が０であることは、０検出回路２０６３Ｗ４が検出する。アップカウンタ２０６３Ｗ１の出力値が０である場合、０検出回路２０６３Ｗ４による０検出結果はライトバッファ２０６２の空を意味し、これによって中央制御部２０８はライトバッファ２０６２の空の状態を認識する。メモリ１に対するライト動作において上記バーストカウンタ２０６６の上記ハイレベルへの変化はライト動作完了を意味する信号としてアンドゲート２０６３Ｗ５に供給される。アンドゲート２０６３Ｗ５は、０検出回路２０６３Ｗ４によってアップカウンタ２０６３Ｗ１の出力が０でないときに上記ライト完了を意味する信号を受けると、ライトバッファ２０６２へのライト動作完了を検出して、これを中央制御部２０８に渡す。中央制御部２０８は、ライトバッファ２０６２へのライト完了を検出すると、当該メモリライトアクセスに対するメモリからの応答要求に応ずるメモリ１へのライトデータが全てライトバッファ２０６２から出力されたことを確認できる。
【００５４】
図１１には図８に示されるバッファメモリ２０６とは別のバッファメモリが示される。同図に示されるバッファメモリ２０６はリードバッファ２０６１とライトバッファ２０６２とに共用されるリード／ライトバッファ２０６７を有し、バッファ制御回路２０６３にはそのリード／ライトバッファ２０６７をリードバッファとして動作させるかライトバッファとして動作させるかの情報が設定されるリード／ライトバッファイネーブルフラグ２０６８が設けられ、中央制御部２０８からの指示に従ってその動作が制御される。その他の点は図８と同様であり、それと同一回路ブロックには同一符合を付してその詳細な説明を省略する。これによってチップ面積の低減に寄与する。
【００５５】
図１２には図５のメモリに対して制御パラメータレジスタを有する実施例の要部が示される。すなわち、図６のバーストカウンタ１０５によって計数すべき連続データ転送語数の目的転送語数（カウントアップする転送語数）をプリセット可能に保持するパラメータレジスタ１０５１を有する。このパラメータレジスタ１０５１はＣＰＵ２の中央制御部２０８の制御によってプログラマブルに所望のパラメータ（バースト転送語数を特定する情報）が転送される。その他の構成は図５及び図６と同様であり、それと同一回路ブロックには同一符合を付してその詳細な説明を省略する。これによってデータ転送の自由度若しくはその制御の柔軟性が増す。尚、パラメータレジスタ１０５１は、バーストカウンタ１０５がその計数ビット数に応じた記憶段を有する場合、当該記憶段をプリセット可能に構成してこれをパラメータレジスタとすることができる。
【００５６】
図１３にはデータバスのビット数に対して例えば１／２ｎビットのマルチビット入出力機能を有する相互に同一のメモリをＣＰＵ２とインタフェースさせるときの実施例が示される。この実施例においてＣＰＵ２は、バッファメモリ２０６及び入出力バッファ回路２０５を複数組み備える。例えば、データバス２１１が３２ビットでメモリ１の並列入出力ビット数が１６ビットのとき、１６ビットの上位側データバス２１１Ｕは入出力バッファ回路２０５Ｕを介して一方のメモリ１Ｕに、１６ビットの下位側データバス２１１Ｕは入出力バッファ回路２０５Ｌを介して他方のメモリ１Ｌに結合される。アクセススタート信号２００、リード／ライト信号２０１、シングル／バースト信号２０２、アドレスバス２１０はメモリ１Ｕ及び１Ｌに共通接続される。アクセスクロック信号１０３Ｕはバッファメモリ２０６Ｕに、アクセスクロック信号１０３Ｌはバッファメモリ２０６Ｌに夫々各別に接続される。夫々のメモリ１Ｕ，１Ｌから出力されるサイクルコンプリート信号１０４Ｕ，１０４Ｌはサイクルコンプリート制御回路２０６９に供給され、双方のメモリアクセス終了をアクセス制御回路２０７に伝達する。
【００５７】
実際のメモリの並列入出力ビット数は、×４，×８，×９，×１６，×１８ビットが主流であり、ＣＰＵの並列データ入出力ビット数は、×１６，×３２，×３６，×６４，×７２ビットなどとされているから、それに対応してメモリとＣＰＵをインタフェースさせるには、図１３で示したように、複数ビット毎にバッファメモリを設けることが必要かつ重要になる。
【００５８】
図１４には異なる特性/機能を有するメモリを混在させてシステムを構成する場合の実施例が示される。この場合には、細かい端子機能や接続条件を無視すれば、基本的にはアクセスクロックに合わせてデータ転送が可能であるため、メモリ１−１のアクセスクロック信号１０３−１とメモリ１−２のアクセスクロック信号１０３−２がＣＰＵ２の外部でオア（ＯＲ）ゲート３００を介してバッファ制御回路２０６３に結合される。同様に、メモリ１−１のアクセスコンプリート信号１０４−１とメモリ１−２のアクセスコンプリータ信号１０４−２もＣＰＵ２の外部でオアゲート３０１を介してアクセス制御回路２０７に結合される。その他のアクセススタート信号２００、リード／ライト信号２０１、シングル／バースト信号２０２、アドレスバス２１０、データバス２１１などはメモリ１−１，１−２に共通接続される。これによって、異なる特性/機能を有するメモリなどの周辺回路を混在させてシステムを構成することができる。
【００５９】
図１５には上記実施例で説明したＣＰＵ２やメモリ１を用いたデータ処理システムの全体的な一実施例が示される。図１５において上記実施例のメモリ（ＲＡＭ）１と同様のプロトコールでデータ転送可能にされた周辺回路として、メモリ（ＲＯＭ）３、ハードディスク装置４１及びフロッピーディスク装置４２とインタフェースされるファイル制御装置４、フレームバッファ５１に対する描画制御及び描画された画像データをモニタ５２に表示させる表示制御を行う表示制御装置５、プリンタ６１やキーボード６２とインタフェースされるパラレル／シリアルポート６、及びコミュニケーション装置１０が設けられる。それらの周辺回路は自らの動作特性に応じた固有の自励発振回路１０２を備えて、上記メモリ同様にＣＰＵ２からのアクセス要求に対して応答要求を返すことでデータ転送を実現する。図１５において９はシステム監視装置であり、ウォッチドッグタイマによってシステム異常を監視したり電源電圧の状態を監視したりする。高速データ転送装置８は例えばダイレクト・メモリ・アクセス・コントローラのような回路であって、ＣＰＵ２とのバス権調停はバス権監視装置７が行う。高速データ転送装置もＣＰＵ２と同様のデータ転送制御を行う。２１はＣＰＵ２に固有の外付けキャッシュメモリであり、ＣＰＵ２の内蔵キャッシュメモリ２２に対して２次キャッシュメモリとされる。図１５のデータ処理システムは、アドレス及びデータバス１１やコントロールバス１２が形成された実装基板に構成されている。
【００６０】
図１５のデータ処理システムにおいて、メモリや入出力回路に対するウェイトステート制御を要しないため、そのためのメモリコントローラや入出力コントローラは実装基板上に設けられていない。
【００６１】
以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００６２】
例えば、上記実施例では周辺回路としてＲＡＭのようなメモリに適用した場合について説明したが、周辺回路はそれに限定されず、図１５に示される周辺回路はもとよりそれ以外の各種周辺回路に適用できる。また、そのような周辺回路に適用されるものはＣＰＵやダイレクト・メモリ・アクセス・コントローラに限定されず、マイクロプロセッサ、マイクロコンピュータ、シングルチップマイクロコンピュータ、ディジタル・シグナル・プロセッサなどの各種データプロセッサに適用することができる。
【００６３】
また、バッファメモリは上記実施例のような完全ディアルポートバッファに限定されず、ユニポートのバッファメモリを時分割でディアルポートに見せかけて用いることも可能である。また、データプロセッサのチップ面積の観点からはバファメモリの深さ（記憶容量）も重要であるが、あまり機能を落すとバスの速度向上に貢献しなくなるため、この項目に関しては、コストパフォーマンスからのトレードオフを考慮して決定される設計的な事項である。なお、バッファメモリの深さは、1度のデータ転送で扱う語数に限定すること(バースト転送での語数の最大値など)がバッファ制御回路の簡略化に役立つと考えられる。
【００６４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００６５】
すなわち、周辺回路はそれ固有の内蔵自励発振回路の発振出力に同期して動作され、当該周辺回路に対してアクセス要求を行うデータプロセッサの動作クロック信号とは非同期で動作され、この関係において、相互間のデータインタフェースは相互に対等なアクセス要求とそれに対する応答要求によって実現される。したがって、データプロセッサの基本動作クロックの整数倍に限定されていた一連のデータ転送時間を、メモリなどの周辺回路の動作速度などの特性に応じて発生される固有自励発振周波数に依存した応答要求のクロックサイクルに従って決定することができる。
上記より、周辺回路及びデータプロセッサ夫々の特性の限界時間でのデータ転送を容易に実現できる。換言すれば、従来問題とされたデータプロセッサの動作クロックとの同期のために発生されていた無駄時間を軽減できる。
上記より、さらに、データプロセッサと個々の周辺回路とのインタフェースのためのウェイトステート制御回路なども不要になって、回路接続手段の簡素化ができる。
【００６６】
周辺回路とインタフェースされるバッファメモリをオンチップで備えるデータプロセッサは、データプロセッサの内部ユニットと外部との間のデータ転送速度の相違を内部で吸収でき、アクセス要求によるリードデータやライトデータの処理に逐次的な待ち時間を削減できる。
【００６７】
種類の異なる複数の周辺回路にデータプロセッサをインタフェースさせたり、データバスのビット数に対して例えば１／２ｎビットのマルチビット入出力機能を有する相互に同一の周辺回路をデータプロセッサとインタフェースさせてデータ処理システムを自由に構成できる。
【図面の簡単な説明】
【図１】本発明に係るデータプロセッサの一実施例であるＣＰＵと本発明に係る周辺回路の一実施例であるメモリとを示すシステムブロック図である。
【図２】図１のシステムにおけるデータ転送動作の一例タイミングチャートである。
【図３】図１の上記実施例との比較例としてウェイトステート制御部を介してデータ転送を可能にするシステムのブロック図である。
【図４】図３のデータ転送動作タイミングチャートである。
【図５】図１のメモリの一実施例ブロック図である。
【図６】図５のサイクルタイミング発生回路の詳細な一例回路図である。
【図７】図６のメモリの一例動作タイミングチャートである。
【図８】図１のＣＰＵの詳細な一実施例ブロック図である。
【図９】図８のバッファ制御回路におけるリードバッファに関する回路部分の詳細な一例ブロック図である。
【図１０】図８のバッファ制御回路におけるライトバッファに関する回路部分の詳細な一例ブロック図である。
【図１１】リードバッファとライトバッファを共用する形式のバッファメモリを持つＣＰＵの一実施例ブロック図である。
【図１２】バーストカウンタにパラメータレジスタを設けたメモリの一実施例ブロック図である。
【図１３】データバスのビット数に対して例えば１／２ｎビットのマルチビット入出力機能を有する相互に同一のメモリをＣＰＵとインタフェースさせるときの一実施例ブロック図である。
【図１４】異なる特性/機能を有するメモリを混在させてシステムを構成する場合の一実施例ブロック図である。
【図１５】データ処理システムの全体的な一実施例ブロック図である。
【符号の説明】
１ メモリ
１Ｕ，１Ｌ メモリ
１００ メモリセルアレイ
１−１，１−２ メモリ
１０１ アクセスサイクル制御部
１０１０ サイクルタイミング発生回路
１０１１ 内部タイミング発生回路
１０１３ サイクルタイミング信号
１０２ 自励発振回路
１０３ アクセスクロック信号
１０３Ｕ，１０３Ｌ アクセスクロック信号
１０３−１，１０３−２ アクセスクロック信号
１０５ バーストカウンタ
１０５１ パラメータレジスタ
２ ＣＰＵ
２００ アクセススタート信号
２０４ 演算回路
２０５ 入出力バッファ回路
２０５Ｕ，２０５Ｌ 入出力バッファ回路
２０６ バッファメモリ
２０６Ｕ，２０６Ｌ バッファメモリ
２０６１ リードバッファ
２０６２ ライトバッファ
２０６３ バッファ制御回路
２０６３Ａ 非同期制御部
２０６３Ｂ 同期制御部
２０６４ 非同期ポート
２０６５ 同期ポート
２０６６ バーストカウンタ
２０７ アクセス制御回路
２０８ 中央制御部
２０９ 動作クロック信号
２１０ アドレスバス
２１１ データバス
２１１Ｕ，２１１Ｌ データバス
３００，３０１ オアゲート
３ メモリ
４ ファイル制御装置
５ 表示制御装置
６ パラレルシリアルポート
１０ コミュニケーション装置

Claims (3)

1. 外部に設けられた外部メモリを制御するためのものであって半導体基板上に形成されたメモリコントローラを含む半導体装置であって、
   前記メモリコントローラは、
   前記外部メモリの出力する第１信号を受けるための入力端子と、
   前記外部メモリに対するチップ選択信号としての第２信号、及びライトイネーブル信号としての第３信号を出力可能とされるアクセス制御回路とを備え、
   前記メモリコントローラは、前記外部メモリとは異なる外部装置から前記第１信号とは異なり、且つ、前記第１信号とは非同期の第４信号を受け、前記第４信号に同期して前記第２信号及び前記第３信号を前記外部メモリに対して出力し、
   前記メモリコントローラは、前記入力端子に受けた前記第１信号に基づいて、前記外部メモリの出力するデータを受信可能とされ、
   前記入力端子に受ける第１信号は、アクセスクロック信号であり、前記外部メモリから前記メモリコントローラへデータを出力するタイミングを示すとともに、前記アクセスクロックのパルス数は前記外部メモリから前記メモリコントローラへ出力するデータ数に対応する半導体装置。
2. 前記メモリコントローラは、複数段のステージを持ち、前記外部メモリの出力するデータを保持するための読み出しバッファを含むバッファメモリを更に備える請求項１記載の半導体装置。
3. 前記メモリのデータ出力動作において、前記アクセスクロック信号は、
   前記メモリが前記メモリコントローラにデータを出力しない期間においてはハイレベル又はローレベルの何れか一方とされ、
   前記メモリが前記メモリコントローラにデータを出力する期間においては前記メモリが出力するデータの数に対応した数のパルス信号とされる請求項１又は２記載の半導体装置。

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