JPH0320849A - データ出力装置 - Google Patents
データ出力装置Info
- Publication number
- JPH0320849A JPH0320849A JP1155328A JP15532889A JPH0320849A JP H0320849 A JPH0320849 A JP H0320849A JP 1155328 A JP1155328 A JP 1155328A JP 15532889 A JP15532889 A JP 15532889A JP H0320849 A JPH0320849 A JP H0320849A
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- Japan
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- signal
- write
- data
- external
- memory
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Links
- 230000005540 biological transmission Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 2
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、マイクロコンピュータの外部データ出力装置
に関するものである。
に関するものである。
従来の技術
近年、０▲機器の高機能化，高速化に伴ない、それに使
用されるマイクロコンピュータκも高速処理を要求され
ている。マイクロコンピュータを高速処理させるには、
システムクロツクスピードを上げること，壕たは、マイ
クロコンピュータと外部システムとのインタフエースを
効率化させることが必要である。本発明は、前記の高速
処理を図るための必要手段の内，外部へのデータ送信シ
ステムを効率化させるためのものである。
用されるマイクロコンピュータκも高速処理を要求され
ている。マイクロコンピュータを高速処理させるには、
システムクロツクスピードを上げること，壕たは、マイ
クロコンピュータと外部システムとのインタフエースを
効率化させることが必要である。本発明は、前記の高速
処理を図るための必要手段の内，外部へのデータ送信シ
ステムを効率化させるためのものである。
以下、従来のマイクロコンピュータの送信システムの一
例について説明する。
例について説明する。
第３図は、従来のマイクロコンピュータの送信システム
図であシ、図中１はマイクロコ／ピュータシステムを中
枢制御するＣＰＵ、２は内蔵されているメモリ、６はデ
ータ送信用トライステートバッファであり、１チップ化
されている。３は外部メモリである。信号配線としては
、図中１ａのＩＮＷＲＴ信号は内蔵メモリへの書き込み
信号、２ａのＯＵＴＷＲＴ信号は外部メモリへの書き込
み信号、３ａのＷＲＴＯＫ信号は前記０１Ｊ’ｒＷＲＴ
信号に対する書き込み完了信号、４１Ｌは内部のデータ
パス、５２Ｌは外部のデータパスである。前記の信号波
形例を第４図に、正論理で記してある。第４図中Ｆｏｓ
ｅ信号は源発振クロック、ＳＹＳＣＬＫ信号は第３図１
のＣＰＨの動作を決定する基本のシステムクロックであ
り、ｙｏｓｃ信号より作り出す。
図であシ、図中１はマイクロコ／ピュータシステムを中
枢制御するＣＰＵ、２は内蔵されているメモリ、６はデ
ータ送信用トライステートバッファであり、１チップ化
されている。３は外部メモリである。信号配線としては
、図中１ａのＩＮＷＲＴ信号は内蔵メモリへの書き込み
信号、２ａのＯＵＴＷＲＴ信号は外部メモリへの書き込
み信号、３ａのＷＲＴＯＫ信号は前記０１Ｊ’ｒＷＲＴ
信号に対する書き込み完了信号、４１Ｌは内部のデータ
パス、５２Ｌは外部のデータパスである。前記の信号波
形例を第４図に、正論理で記してある。第４図中Ｆｏｓ
ｅ信号は源発振クロック、ＳＹＳＣＬＫ信号は第３図１
のＣＰＨの動作を決定する基本のシステムクロックであ
り、ｙｏｓｃ信号より作り出す。
前記、第３図の構成をとっているシステムの動作を第４
図の信号波形例を用いて説明する。
図の信号波形例を用いて説明する。
ＳＹＳＣＬＫ信号が”Ｈｉｇｈ”レベルの時、データバ
スにデータをのせて転送処理する。この場合、ＩＮＷＲ
Ｔ信号が″Ｈｉｇｈ”レベルの時は内蔵メモリに対して
書き込み、ＯＬＴＴＷＲＴ信号が”Ｈｉｇｈ″ｖベルの
時は外部メモリに対して書き込む。外部メモリに対して
書き込む時は、ＷＲＴＯＫ信号によって外部よう書き込
み完了を知らせることによう、ｃｐｔｔの書き込み処理
を終了させる方式が一般的である。
スにデータをのせて転送処理する。この場合、ＩＮＷＲ
Ｔ信号が″Ｈｉｇｈ”レベルの時は内蔵メモリに対して
書き込み、ＯＬＴＴＷＲＴ信号が”Ｈｉｇｈ″ｖベルの
時は外部メモリに対して書き込む。外部メモリに対して
書き込む時は、ＷＲＴＯＫ信号によって外部よう書き込
み完了を知らせることによう、ｃｐｔｔの書き込み処理
を終了させる方式が一般的である。
発明が解決しようとする課題
一般に、外部データパスの負荷はマイクロプロセッサ内
のデータバスに比べてはるかに重く、また使用する外部
メモリが低速でしか書き込めなかったり、更に、マルチ
プロセッサシステムを外部に構成する様な時には、他の
ＣＰＨによって外部バスが占有されてし１うということ
があり、前記のようなシステム構成では、ＣＰＨの外部
データ書き込み実行処理がＨＯＬＤされることになシ、
ＣＰＨの高速処理を妨げてしまうという欠点がある。
のデータバスに比べてはるかに重く、また使用する外部
メモリが低速でしか書き込めなかったり、更に、マルチ
プロセッサシステムを外部に構成する様な時には、他の
ＣＰＨによって外部バスが占有されてし１うということ
があり、前記のようなシステム構成では、ＣＰＨの外部
データ書き込み実行処理がＨＯＬＤされることになシ、
ＣＰＨの高速処理を妨げてしまうという欠点がある。
課題を解決するための手段
この問題を解決するために、本発明は、マイクロコンピ
ュータ内部にデータバッファと、前記データバッファと
外部メモリを制御する制御回路を設け、ｃｐｔｔから外
部データ書き込み命令を受理すると、前記ＣＰＵとは独
立に処理実行するデータ出力装置でおる。
ュータ内部にデータバッファと、前記データバッファと
外部メモリを制御する制御回路を設け、ｃｐｔｔから外
部データ書き込み命令を受理すると、前記ＣＰＵとは独
立に処理実行するデータ出力装置でおる。
作用
上記の構成によって、外部データ書き込み命令実行時に
は、ＣＰυをＨＯＬＤさせること無く、遂次命令実行処
理でき、その間、並列的に外部データ書き込み処理を行
なうことが可能である。
は、ＣＰυをＨＯＬＤさせること無く、遂次命令実行処
理でき、その間、並列的に外部データ書き込み処理を行
なうことが可能である。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。第１図は本発明のシステム図の一例であう１図
中１はマイクロコンピュータシステムを中枢制御するＣ
ＰＵ、２は内蔵されているメモリ、４は制御部、６はデ
ータパッフ１であシ、１チップ化されている。３は外部
メモリである。
明する。第１図は本発明のシステム図の一例であう１図
中１はマイクロコンピュータシステムを中枢制御するＣ
ＰＵ、２は内蔵されているメモリ、４は制御部、６はデ
ータパッフ１であシ、１チップ化されている。３は外部
メモリである。
信号配線としては、図中１ｂのＩＮＷＲＩＴ 信号は内
蔵メモリへの書き込み信号、２ｂの０σＴＷＲＴ信号は
外部メモリへの書き込み信号，６ｂのＷＲＴ信号は外部
メモリに対して直接入力される書き込み信号、３ｂのＷ
ＲＴＯＫ信号は前記ＷＲＴ信号に対する書き込み完了信
号、４ｂは内部のデータパス、６ｂは外部のデータバス
，７ｂｉｊ．デーグバッファを制御する制御信号である
。前記の信号波形例を第２図に、正論理で記してある。
蔵メモリへの書き込み信号、２ｂの０σＴＷＲＴ信号は
外部メモリへの書き込み信号，６ｂのＷＲＴ信号は外部
メモリに対して直接入力される書き込み信号、３ｂのＷ
ＲＴＯＫ信号は前記ＷＲＴ信号に対する書き込み完了信
号、４ｂは内部のデータパス、６ｂは外部のデータバス
，７ｂｉｊ．デーグバッファを制御する制御信号である
。前記の信号波形例を第２図に、正論理で記してある。
第２図中ｙｏｓｃ信号は源発振クロック、３ＹＳＣＬＫ
信号は第１図中１のＣＰＵの動作を決定する基本のシス
テムクロックであり、ＦＯＳＧ信号よシ作ジ出す。前記
第１図の構成をとっているシステムの動作を第２図の信
号波形例を用いて説明する。
信号は第１図中１のＣＰＵの動作を決定する基本のシス
テムクロックであり、ＦＯＳＧ信号よシ作ジ出す。前記
第１図の構成をとっているシステムの動作を第２図の信
号波形例を用いて説明する。
ｉｓＹｓｃＬＫ信号が″Ｈｉｇｈ”レベルの時、データ
パスにデータをのせて転送処理する。この場合、ＩＮＷ
ＢＩＴ信号が”Ｈｉｇｈ”レベルの時は内蔵メモリに対
して書き込み、ＯＵＴＷＲＩＴ信号が−Ｉ Ｈ ｉｇｈ
Ｔｔレベルの時は外部メモリに対して書き込む。外部メ
モリに対して書き込む場合も、内蔵メモリに対して書き
込むタイミングと同様に、第１図４の制御部によシ５の
データバッファに書き込む。ＣＰＵはこの命令処理の後
、逐次次の命令を実行していく。その間、４の制御部よ
ｌ，ＷＲＴ信号を出力し、その信号と同期して６のデー
タバッファよシ外部データバス出力する。３の外部メモ
リが書き込み完了するとＷＲＴＯＩＣ信号を出力し、４
の制御部が受けることによって、外部データ書き込み処
理が終了する。
パスにデータをのせて転送処理する。この場合、ＩＮＷ
ＢＩＴ信号が”Ｈｉｇｈ”レベルの時は内蔵メモリに対
して書き込み、ＯＵＴＷＲＩＴ信号が−Ｉ Ｈ ｉｇｈ
Ｔｔレベルの時は外部メモリに対して書き込む。外部メ
モリに対して書き込む場合も、内蔵メモリに対して書き
込むタイミングと同様に、第１図４の制御部によシ５の
データバッファに書き込む。ＣＰＵはこの命令処理の後
、逐次次の命令を実行していく。その間、４の制御部よ
ｌ，ＷＲＴ信号を出力し、その信号と同期して６のデー
タバッファよシ外部データバス出力する。３の外部メモ
リが書き込み完了するとＷＲＴＯＩＣ信号を出力し、４
の制御部が受けることによって、外部データ書き込み処
理が終了する。
発明の効果
以上説明してきたように、本発明にかかるデータ出力装
置は、ＣＰＨの外部データ出力処理による効率の低下を
防ぎ、高速動作を可能にする効果がある。
置は、ＣＰＨの外部データ出力処理による効率の低下を
防ぎ、高速動作を可能にする効果がある。
第１図は本発明にかかるマイクロコンピュータの送信シ
ステムのブロック図、第２図は第２図の各部における信
号波形の波形図、第３図は従来のマイクロコンピュータ
の送信システムのブロック図、第４図は第３図の従来の
マイクロコンビュー夕の送信システムの信号波形の波形
図である。 １・・・・・・ＣＰＵ，２・・・・・・内蔵メモリ、３
・・・・・・外部メモリ、４・・・・・・制御部、５・
・・・・・データノくツファ、６・・・・・・送信用ト
ライステートバッファ、１ａ・１ｂ・−・・・− Ｉ
ＮＷ Ｒ Ｉ Ｔ信号、２ａ − ２ｂ−・−ＯＵＴＷ
ＲＴ信号、３ａ−ｓｂ−・・−ＷＲＴＯＫ信号、４！Ｌ
−４ｂ・・−・・・データパス、６１Ｌ●６ｂ・・・・
・・外部テータノくス６ｂ・・・・・・ＷＲＴ信９，７
ｂ・・・・・・データバツフ１制御信号。
ステムのブロック図、第２図は第２図の各部における信
号波形の波形図、第３図は従来のマイクロコンピュータ
の送信システムのブロック図、第４図は第３図の従来の
マイクロコンビュー夕の送信システムの信号波形の波形
図である。 １・・・・・・ＣＰＵ，２・・・・・・内蔵メモリ、３
・・・・・・外部メモリ、４・・・・・・制御部、５・
・・・・・データノくツファ、６・・・・・・送信用ト
ライステートバッファ、１ａ・１ｂ・−・・・− Ｉ
ＮＷ Ｒ Ｉ Ｔ信号、２ａ − ２ｂ−・−ＯＵＴＷ
ＲＴ信号、３ａ−ｓｂ−・・−ＷＲＴＯＫ信号、４！Ｌ
−４ｂ・・−・・・データパス、６１Ｌ●６ｂ・・・・
・・外部テータノくス６ｂ・・・・・・ＷＲＴ信９，７
ｂ・・・・・・データバツフ１制御信号。
Claims (1)
- マイクロコンピュータにおいて、外部用データ出力バッ
ファに書き込み、前記マイクロコンピュータとは別の制
御により外部出力することを特徴とするデータ出力装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155328A JPH0320849A (ja) | 1989-06-16 | 1989-06-16 | データ出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155328A JPH0320849A (ja) | 1989-06-16 | 1989-06-16 | データ出力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0320849A true JPH0320849A (ja) | 1991-01-29 |
Family
ID=15603489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1155328A Pending JPH0320849A (ja) | 1989-06-16 | 1989-06-16 | データ出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0320849A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5673398A (en) * | 1994-01-21 | 1997-09-30 | Hitachi, Ltd. | Data transfer control method, and peripheral circuit, data processor and data processing system for the method |
-
1989
- 1989-06-16 JP JP1155328A patent/JPH0320849A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5673398A (en) * | 1994-01-21 | 1997-09-30 | Hitachi, Ltd. | Data transfer control method, and peripheral circuit, data processor and data processing system for the method |
| US5978891A (en) * | 1994-01-21 | 1999-11-02 | Hitachi, Ltd. | Memory for operating synchronously with clock signals generated internally responsive to externally received control signals while outputting the clock signals via an external terminal |
| US6088743A (en) * | 1994-01-21 | 2000-07-11 | Hitachi, Ltd. | Processor receiving response request corresponding to access clock signal with buffer for external transfer synchronous to response request and internal transfer synchronous to operational clock |
| US6247073B1 (en) | 1994-01-21 | 2001-06-12 | Hitachi, Ltd. | Memory outputting both data and timing signal with output data and timing signal being aligned with each other |
| US6598099B2 (en) | 1994-01-21 | 2003-07-22 | Hitachi, Ltd. | Data transfer control method, and peripheral circuit, data processor and data processing system for the method |
| US6643720B2 (en) | 1994-01-21 | 2003-11-04 | Hitachi, Ltd. | Data transfer control method, and peripheral circuit, data processor and data processing system for the method |
| US7203809B2 (en) | 1994-01-21 | 2007-04-10 | Renesas Technology Corp. | Data transfer control method, and peripheral circuit, data processor and processing system for the method |
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