KR100544266B1 - 반도체집적회로의설계방법및반도체집적회로 - Google Patents

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Abstract

반도체집적회로의 설계방법 더 나아가서는 서로 특성이 다른 여러개의 회로를 셀라이브러리로서 준비해 두고 사용자가 그 중에서 원하는 것을 선택해서 반도체집적회로를 설계하는 경우에 적용해서 유효한 기술에 관한 것으로서, 원하는 특성의 IC를 실현하고자 한 경우에는 각 MOSFET의 기판으로서의 웰영역에 바이어스전압을 공급하기 위한 배선이 다수 필요하게 되어 회로의 점유면적 더나아가서는 IC의 칩사이즈가 증대한다는 문제점을 해소하기 위해서, 원하는 기능을 갖는 회로셀의 설계정보를 목적별로 대상으로서 구성하고, 공통셀정보를 여러개의 대상으로 구성하고, 공통셀정보에 대해서 소정 대상의 추가 또는 삭제에 의해 기판전위고정형셀과 기판전위가변형셀을 구성하고, 공통셀정보는 전원배선의 설계데이타를 포함하고, 소정 대상은 기판전위공급배선의 설계데이타를 포함하고, 공통셀정보는 전원배선 및 기판전위공급배선의 설계데이타를 포함하고, 소정 대상은 전원배선과 기판전위공급배선을 접속하는 배선패턴의설계데이타를 포함하는 구성으로 하였다.
이렇게 하는 것에 의해서, 칩사이즈와 소비전력 및 동작속도가 최적화된 반도체집적회로를 용이하게 실현할 수 있다는 효과가 얻어진다.

Description

반도체집적회로의 설계방법 및 반도체집적회로{METHOD OF DESIGNING SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은 반도체집적회로의 설계방법 더 나아가서는 서로 특성이 다른 여러개의 회로를 셀라이브러리로서 준비해 두고 사용자가 그 중에서 원하는 것을 선택해서 반도체집적회로를 설계하는 경우에 적용해서 유효한 기술에 관한 것으로서, 예를 들면 ASIC(Application Specific Integrated Circuit)의 설계에 이용해서 유효한 기술에 관한 것이다.
MOSFET(Metal-Oxide-Semiconduction Field Effect Transistor)와 같은 전계효과트랜지스터를 주체로 하는 반도체논리집적회로에 있어서는 MOSFET의 임계값전압이 낮을 수록 고속동작이 가능하고, 한편 임계값이 낮으면 오프상태에서의 누설전류가 많아져서 소비전력이 증가하는 것이 알려져 있다. 또, MOSFET의 특성으로서 소오스와 기체(기판 또는 웰영역) 사이의 역바이어스전압을 크게할 수록 임계값전압이 높아지는 소위 기판바이어스효과가 있다. 또, 대기(stanby)전류를 억제하는 기술에 대해서는 예를 들면 일본국 특허공개공보 평성7-235608호에 기재되어 있다.
도 20a, 도 20b에 도시한 바와 같은 기판(n웰, p웰)의 전위가 전원전압Vcc, 기준전압Vss(Vcc＞Vss)에 고정된 인버터회로INV 대신에 도 21a, 도 21b에 도시한 바와 같이 기판(n웰, p웰)의 전위를 전원전압Vcc, 기준전압Vss와 기판바이어스전압Vbp(Vbp＞Vcc), Vbn(Vbn＜Vcc)로 전환할 수 있는 인버터회로INV를 사용하는 기술이 예를 들면 ISSCC Dig. of Tech. Papers, pp.166∼167, 437, Feb. 1996, 또는 IEEE CICC, pp. 53∼56, May 1996에 기재되어 있다.
이 기술에서는 회로의 동작시(활성화시)에는 기판(n웰, p웰)에 전원전압Vcc, Vss를 인가하고 소오스-기판 사이에 낮은 역바이어스전압을 인가해서 MOSFET를 저임계값으로 해서 고속동작시킨다. 한편, 회로의 비동작시(대기시)에는 기판(n웰, p웰)에 기판바이어스Vbp, Vbn을 인가하고 소오스-기판(웰) 사이에 높은 역바이어스전압을 인가해서 MOSFET의 임계값을 높게 해서 누설전류를 감소시켜 저소비전력화시킨다. 본 발명자가 상기 기판바이어스전압으로 전환할 수 있는 MOSFET를 사용한 반도체집적회로장치를 검토한 결과, 이하의 문제가 있는 것이 명확하게 되었다.
상기와 같은 기판바이어스효과를 이용해서 MOSFET의 임계값을 제어하는 것에 의해 원하는 특성의 IC를 실현하고자 한 경우에는 각 MOSFET의 기판으로서의 웰영역에 바이어스전압을 공급하기 위한 배선이 다수(Vcc선, Vbp/Vcc선, Vss선, Vbn/Vss선) 필요하게 되고, 회로의 점유면적 더나아가서는 IC의 칩사이즈가 증대한다는 불합리가 있다.
또, ASIC등의 개발에 있어서는 사용자가 동작속도는 느려도 저소비전력 또는 칩사이즈가 작은 IC를 원하는 경우와 소비전력은 다소 많아도 고속으로 동작할 수 있는 IC를 원하는 경우가 있다. 상기 소오스-기판(웰) 사이의 역바이어스전압의 고저에 의해 상기와 같은 특성이 다른 IC를 실현하고자 하면, 제조회사에 있어서는 각각의 IC에 적합한 기판전위고정형 회로셀과 기판전위가변형 회로셀을 별개로 설계해서 별개의 셀라이브러리로서 마련해 두지 않으면 안된다. 이 때문에, 설계의 부담이 커짐과 동시에 이들 회로셀을 사용해서 사용자칩을 설계하거나 평가할 때에 필요로 되는 회로셀의 지연시간 등의 특성추출이나 사양서(데이타시트 또는 데이타북)에 기술하는 등의 수고도 많아지고, 즉 각각의 셀라이브러리에 대해서 각각의 사양서를 준비하는 부담이 커진다.
본 발명의 목적은 제조회사의 설계부담을 증가시키지 않고 셀형태가 다른 IC를 실현할 수 있는 설계기술을 제공하는 것이다.
본 발명의 다른 목적은 칩사이즈와 소비전력 및 동작속도가 최적화된 반도체집적회로를 용이하게 실현할 수 있는 설계기술을 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징에 대해서는 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.
본원에 있어서 개시되는 발명중 대표적인 것의 개요를 설명하면, 다음과 같다.
즉, 원하는 기능을 갖는 회로셀의 설계정보를 목적별로 대상(object)으로서 기술하고, 소정 대상의 정보의 삭제 또는 추가만으로 기판전위고정형셀과 기판전위가변형셀 모두 구성할 수 있는 셀정보의 형태로 설계자원(리소오스)으로서 ASIC 등을 구성하기 위한 여러개의 회로셀이 등록된 셀라이브러리에 등록하도록 한 것이다. 또한, 이 셀라이브러리는 예를 들면 자기디스크, 광디스크, 인쇄물 등의 기억매체에 기억된다.
상기 회로셀의 대표적인 것으로서는 예를 들면 회로의 최소단위의 부류에 속하는 CMOS인버터를 구성하는 1쌍의 p채널MOSFET와 n채널MOSFET로 이루어지는 셀이 있다. 또, 상기 셀라이브러리에 등록되는 회로셀로서는 그 밖에 논리LSI에 있어서 빈번하게 사용되는 플립플롭이나 NOR게이트, NAND게이트와 같은 기본회로셀, 제어회로로서의 CPU코어나 기억회로로서의 랜덤 액세스 메모리, 타이머회로나 직렬통신 인터페이스회로 등의 CPU주변회로모듈, 신호처리회로로서의 A/D변환회로, D/A변환회로와 같은 매크로셀이 포함된다.
상기한 수단에 의하면, 제조회사에 있어서는 동일 기능의 회로에 관해서는 1종류의 셀만을 설계하면 좋기 때문에 설계의 부담 및 설계한 셀의 전압의존성이나 온도의존성, 지연시간 등의 특성추출, 사양서에 기술하는 등의 수고도 경감되고 더 나아가서는 비용절감을 도모할 수 있다.
또, 하나의 반도체칩상에 셀이 사용되는 회로부분의 기능 등에 따라 기판전위고정형셀과 기판전위가변형셀을 적절하게 혼재시키는 것에 의해, 칩사이즈와 소비전력 및 동작속도가 최적화된 반도체집적회로를 용이하게 실현할 수 있다.
발명의 실시예
이하, 본 발명의 적합한 실시예를 도면에 따라 설명한다.
우선, CMOS(Complementary MOS)인버터셀INV를 예로 해서 공통 셀위상(cell topology)의 사고방식에 대해 설명한다.
도 1 및 도 2에 1쌍의 p채널MISFET(Metal Insulator Semiconductor FET)Qp와 n채널MISFETQn으로 이루어지는 CMOS인버터셀INV의 공통셀위상의 1예를 도시한다. 이 중, 도 1에는 회로셀의 평면 레이아웃패턴예를, 또 도 2에는 도 1의 Ⅱ-Ⅱ선을 따른 단면구성예를 도시한다.
도 1, 도 2에 있어서, (100)은 예를 들면 기판인 p-형단결정실리콘기판, (100i)는 소자분리부, (101), (102)는 서로 접촉해서 병설된 비교적 저농도의 n형반도체영역 및 p형반도체영역인 n웰영역(101a, 101b) 및 p웰영역(102a, 102b), (103), (104)는 상기 n웰영역(101) 및 p웰영역(102)의 상변 및 하변을 따라 각각 배치된 전원배선층으로서의 Vcc선과 Vss선, (105), (106)은 상기 Vcc선(103) 및 Vss선(104)의 더욱 외측에 이들 배선층과 평행하게 배치된 기판전위공급 배선층으로서의 VBP선과 VBN선이다. 이들 전원공급선(103∼106)은 예를 들면 1층째의 금속(알루미늄)층에 의해 구성된다. 또, 전원공급선(103∼106)은 셀열방향으로 연장하도록 구성되어 있다.
또, (107)은 p채널MISFETQp가 형성되는 활성영역이고, (108)은 n채널MIS FETQn이 형성되는 활성영역이고, 활성영역(107), (108)은 소자분리부(100i)에 의해 규정된다. (107a) 및 (107b)는 상기 n웰영역(101) 또한 활성영역(107)에 마련된 비교적 저농도의 p-형반도체영역 및 비교적 고농도의 p+형반도체영역이고, p채널MISFETQp의 소오소-드레인영역으로서 작용한다. (108a), (108b)는 상기 p웰영역(102) 또한 활성영역(108)에 마련된 비교적 저농도의 n-형반도체영역 및 비교적 고농도의 n+형반도체영역이고, n채널MISFETQn의 소오스-드레인영역으로서 작용한다. (109)는 상기 p웰영역(101)과 n웰영역(102)에 걸쳐서 상기 전원선(103), (104)와 직교하는 방향으로 연장하도록 배치된 폴리실리콘막 등으로 이루어지는 게이트전극이고, 게이트전극(109)는 p채널MISFETQp의 게이트전극(109p) 및 n채널MISFETQn의 게이트전극(109n)과 일체로 구성된다.
게이트전극(109n), (109p)는 게이트절연막(109i)를 거쳐서 웰(101), (102)상에 형성된다. 또, p채널형MISFETQp의 채널형성영역은 n웰영역(101)과 일체로 형성되고, n채널MISFETQn의 채널형성영역은 p웰영역(102)와 일체로 형성된다.
또, (110)은 상기 n웰영역(101) 및 p웰영역(102)에 걸쳐서 상기 전원선(103), (104)와 직교하는 방향으로 배치된 예를 들면 1층째의 금속(알루미늄)층 등으로 이루어지는 공통드레인전극이다. 이 공통드레인전극(110)은 양끝에서 각각 소오스-드레인영역으로서의 상기 p형반도체영역(107a), (107b) 및 n형반도체영역(108a), (108b)에 콘택트홀CH1, CH2를 통해서 전기적으로 접속되도록 설계되어 있다.
또한, CH3은 상기 Vcc선(103)을 상기 n웰영역(101)에 전기적으로 접속하기 위한 콘택트홀, CH4는 상기 Vss선을 상기 웰영역(102)에 전기적으로 접속하기 위한 콘택트홀, CH5는 상기 VBP선(105)를 상기 n웰영역(101)에 각각 접속하기 위한 콘택트홀, CH6은 상기 Vbn선(106)을 상기 p웰영역(102)에 전기적으로 접속하기 위한 콘택트홀, CH7은 상기 Vcc선(103)을 p채널MISFETQp의 소오스-드레인영역으로서의 상기 p형반도체영역(107a), (107b)에 전기적으로 접속하기 위한 콘택트홀, CH8은 상기 Vss선(104)를 채널MISFETQn의 소오스-드레인영역으로서의 상기 n형반도체영역(108a), (108b)에 전기적으로 접속하기 위한 콘택트홀이다. 그리고, 이들 콘택트홀중 웰영역에 전위를 인가하기 위한 콘택트홀CH3∼CH6에 대응한 기판표면위치에는 접촉저항을 감소시키기 위한 고농도 반도체영역으로 이루어지는 콘택트영역(111)∼(114)가 마련되어 있다.
또한, 콘택트영역(111), (113)은 n+형반도체영역이고, 예를 들면 반도체영역(108b)와 동일 공정에 의해 형성된다. 콘택트영역(111)∼(114) 및 활성영역(107), (108)은 소자분리부(100i)에 의해 규정된다. 소자분리부(100i)는 기판(100)에 형성된 홈에 절연막이 매립된 구조로 구성된다.
또, 도 1, 도 2에 있어서, TH1은 상기 게이트전극(109)를 그것 보다 위쪽의 알루미늄층 등으로 이루어지는 제1층째 금속층(상층배선)(110')에 접속하기 위한 입력단자로서의 스루홀, TH2는 상기 드레인전극(110)을 그것 보다 위쪽의 알루미늄층 등으로 이루어지는 제1층째 금속층(상층배선)(110”)에 접속하기 위한 출력단자로서의 스루홀이다. CH1∼CH9, TH1은 동일한 고저로 형성된다.
도 2에 있어서, 소오스-드레인영역(107a), (107b), (108a), (108b) 및 콘택트영역(111)∼(114)의 표면에 형성된 도전층(120)은 저저항화를 위한 금속실리사이드층(CoSi, TiSi 등)으로서, 폴리실리콘 게이트전극(109)의 표면에도 형성되어 있다. 상기 도전층(120)과 전원공급선(103)∼(106) 사이는 층간절연막(121)에 의해 이간되고, 이 층간절연막(121)에 형성된 콘택트홀CH1, CH2, CH3, CH4, CH5∼CH8에 충전된 텅스텐 등의 도전체로 이루어지는 접속체(122)에 의해 전기적으로 접속되어 있다.
이 실시예에 있어서는 상기 CMOS인버터INV를 구성하는 설계데이타는 이하의 대상A, B, CP, CN, DW, DTH, E, F, G, H로 분할되는 즉 상기 VBP선(105) 및 VBN선(106)과 이들을 상기 n웰영역(101) 및 p웰영역(102)에 각각 접속하기 위한 콘택트홀CH5, CH6, 콘택트영역(113), (114) 및 상기 VBP선(105) 및 VBN선(106)의 바로 아래의 웰영역(101), (102)의 일부 n웰(101a), p웰(102a)는 각각 설계데이타를 구성하고, 이들 설계데이타는 하나의 통합된 대상A로서 마련된다(도 3의 (a)). 마찬가지로, 상기 Vcc선(103) 및 Vss선(104)를 상기 n웰영역(101) 및 p웰영역(102)에 접속하기 위한 콘택트홀CH3, CH4, 콘택트영역(111), (112) 및 상기 Vcc선(103) 및 Vss선(104)의 접촉을 위한 돌출부(103a), (104a)는 각각 설계데이타를 구성하고, 이들 설계데이타는 하나의 통합된 대상B로서 마련되어 있다(도 3의 (b)).
인버터셀을 구성하는 p채널MISFETQp로서, 활성영역(107), p형반도체영역(107a), (107b)와 게이트전극(109p)는 설계데이타를 구성하고, 이들 설계데이타는 하나의 통합된 대상CP로서 마련되어 있다(도 3의 (c)). 인버터셀을 구성하는 n채널MISFETQn으로서, 활성영역(108), n형반도체영역(108a), (108b)와 게이트전극(109n)은 설계데이타를 구성하고, 이들 설계데이타는 하나의 통합된 대상CN으로서 마련되어 있다(도 3의 (d)).
도 3의 (c)∼도 3의 (k)에 도시한 바와 같이, 다른 대상도 마찬가지로 설계데이타의 통합으로서 구성되는 즉 제1층째 금속층의 드레인전극(110)(대상DW)와 드레인전극(110)을 상층의 배선층(신호선)에 접속하기 위한 스루홀TH2과 출력콘택트구조(대상DTH), 게이트전극을 상층의 배선층(신호선)에 접속하기 위한 스루홀TH1과 완충용 도전층BFM으로 이루어지는 입력콘택트구조(대상E), 전원선(103), (104)나 드레인전극(110) 등의 도전층을 확산층(107a), (107b), (108a), (108b)에 접속하기 위한 콘택트홀CH1, CH2, CH7, CH8과 고농도의 콘택트영역(107'), (108')로 이루어지는 콘택트구조(대상F), 전원선(103), (104)를 구성하는 도전층패턴(대상G), 웰영역(101b), (102b)를 제공하는 웰구조(대상H)가 있다.
또, 콘택트영역(107'), (108')는 실질적으로 각각 p형반도체영역(107a), (107b), n형반도체영역(108a), (108b)와 동일 공정에 의해 형성되고, 또한 일체로 형성되므로, 도 2에 있어서의 도시는 도면을 보기 쉽게 하기 위해 생략하고 있다. 또한, 도 3의 대상A, B, F, G에 있어서 일점쇄선 및 이점쇄선은 셀의 외형을 나타낸 윤곽선으로서 대상을 구성하는 요소는 아니다.
상기 대상A∼H의 설계데이타는 각각 제조프로세스에 있어서 사용되는 마스크에 대응된 여러개의 층이라 불리는 계층데이타에 전개되도록 되어 있고, 예를 들면 대상A를 제거한다는 것은 대상A를 구성하는 층의 정보를 제거한다는 것이다. 대상A∼H로 분할되어 이루어지는 동일 데이타(계층데이타)의 합성에 의해 제조프로세스에서 사용하는 마스크가 작성된다. 예를 들면 대상CP의 게이트전극(109p)와 대상CN의 게이트전극(109n)은 동일한 층(계층데이타)이고, 이들 계층데이타를 합성하는 것에 의해 폴리실리콘게이트전극(109)를 형성하기 위한 마스크패턴이 작성된다.
또, 대상DW의 배선(110), 대상G의 Vcc선(103), Vss선(104), 대상A의 Vbp선(105), Vbn선(106)은 동일 계층데이타이고, 이들 계층데이타를 적당하게 합성하는 것에 의해 제1층 금속층을 형성하기 위한 마스크패턴이 작성된다. 이와 같이, 동일한 마스크패턴을 형성하기 위한 설계데이타는 동일한 계층데이타를 구성한다. 본 실시예의 인버터셀에 관해서는 대상A, B 이외의 대상에 대해서는 다른 대상의 요소에 동일한 층을 대응시키도록 할 수도 있다.
도 1의 CMIS인버터셀을 형성하는 셀의 설계데이타에서 상기 대상A의 설계데이타를 제거한 데이타를 사용하면(즉, 대상B∼H의 설계데이타를 사용하면), 도 4의 (a)에 도시한 바와 같이, 상기 n웰영역(101) 및 p웰영역(102)에 각각 Vcc선(103) 및 Vss선(104)를 접속한 도 20a에 도시한 회로구성의 기판전위고정형 CMIS인버터INV가 구성된다. 한편, 도 1의 CMIS인버터를 형성하는 설계데이타에서 상기 대상B의 설계데이타를 제거한 데이타를 사용하면(즉, 대상A, CN, CP∼H의 설계데이타를 사용하면), 도 4의 (b)에 도시한 바와 같이 상기 n웰영역(101) 및 p웰영역(102)에 각각 VBP선(105) 및 VBN선(106)을 접속한 도 21a에 도시한 회로구성의 기판전위가변형 CMIS인버터INV가 구성된다.
즉, 공통의 셀레이아웃으로서 대상A∼H를 갖는 설계데이타를 마련해 두고, 이 공통의 셀레이아웃에서 대상A 또는 대상B를 제거하는 것에 의해, 기판전위고정형 셀의 라이브러리 또는 기판전위가변형 셀의 라이브러리를 형성할 수 있다. 이와 같이, 공통셀위상이라는 것은 1개의 공통셀패턴으로 2개의 셀라이브러리를 구성하는 방법 및 수단 등을 의미하는 것이다.
즉, 1개의 공통셀패턴을 대상의 집합체라고 고려하고, 그 공통셀패턴에서 소정의 대상을 추가하는 것에 의해 2개의 셀라이브러리를 형성할 수 있다.
또한, 인버터셀과 마찬가지로 NOR게이트회로, NAND게이트회로, 스위치회로SW1, SW2, RAM 등도 대상CP, CN, DW, DTW, E, F, H를 적당하게 형성하는 것에 의해, NOR게이트회로, NAND게이트회로, 스위치회로SW1, SW2, RAM 등의 논리회로셀의 공통레이아웃을 구성할 수 있다.
이 공통셀패턴에서 기판전위공통형 셀라이브러리로서 형성하는 것은 상기 CMOS인버터셀INV의 경우와 마찬가지로 해서 형성할 수 있다.
또, 이 논리회로셀의 공통레이아웃패턴은 상기 인버터 CMOS인버터셀INV의 공통레이아웃패턴과 마찬가지의 셀높이Ha, Hb를 갖는 대상A, G를 포함하고 있다. 이것에 의해, 도 5의 (a), 도 5의 (b), 도 5의 (c)에 도시한 바와 같이, 기판전위가변형 셀라이브러리를 사용한 논리회로셀CELL을 셀열방향으로 배치한 경우, 대응하는 전원공급선(103∼106)이 각각 일체로 형성되고 또한 셀방향으로 연장하도록 구성된다.
즉, 논리회로셀의 공통레이아웃패턴에서 기판전위공통 라이브러리 및 기판전위가변형 셀라이브러리를 작성하고, 한쪽의 라이브러리를 열어서 논리회로CELL을 배치하여 결선하는 것에 의해 원하는 논리회로를 구성할 수 있다. 이 경우, 논리회로CELL은 셀열방향으로 인접해서 배치되고 전원공급선(103∼106)은 도 5의 (a), 도 5의 (b), 도 6a에 도시한 바와 같이, 셀방향으로 일체로 형성된다. 마찬가지로, 기판전위고정형 셀라이브러리를 사용해서 논리셀CELL을 셀열방향으로 배치한 경우, 논리회로CELL은 셀열방향으로 인접해서 배치되고, 전원공급선(103, 104)는 도 5의 (c), 도 5의 (b)에 도시한 바와 같이 셀방향으로 일체로 형성된다.
또, 이 기판전위가변형 CMIS인버터셀 등 CELL이 선택되는 경우는 도 5의 (a)에 도시되어 있는 바와 같은 바이어스전압 발생회로BVG에 의해 발생된 바이어스전압Vbp, Vbn 또는 전원전압Vcc, Vss를 인버터셀INV에 공급하기 위한 기판바이어스제어회로BVC가 반도체칩의 임의의 위치에 마련되고, 제어신호stb1, stb2에 따라 예를 들면 표 1에 나타내는 바와 같이, 활성화시에는 대기시의 기판전위Vbp(=3.3V), Vbn(=-1.5V) 대신에 그것 보다 MISFET의 소오스-기판간의 역바이어스전압을 작게하는 바이어스전압Vbp(=1.8V), Vbn(=0V)를 VBP선(105), VBN선(106)을 통해서 각 웰영역에 인가하도록 제어된다. 도 6a에 도시한 바와 같이, 기판회로셀CELL방향은 제1층째 금속층 및 제2층째 금속층의 배선을 사용해서 결선되고 원하는 논리회로를 구성한다.
또한, 상기 실시예에 있어서, 대상A, B는 더욱 작은 대상의 집단으로서 마련해 두어도 좋다. 또, 상기 인버터셀과 마찬가지로, NAND게이트회로나 NOR게이트회로 등의 기본논리회로의 셀을 각각 기판전위고정형회로 또는 기판전위가변형회로 어느 것이라도 구성할 수 있도록 설계해서 라이브러리에 등록 또는 RAM 등의 메모리에 있어서 기판전위고정형회로 또는 기판전위가변형회로 모두 구성할 수 있는 셀을 설계해서 라이브러리에 등록해 두어도 좋다. 또, 상기 바이어스전압 발생회로BVG 및 기판바이어스 제어회로BVC의 설계정보도 각각 1개의 회로셀로서 셀라이브러리에 등록해 두도록 할 수 있다. 바이어스전압 발생회로BVG를 반도체칩상에 탑재하는 대신에 외부에서 바이어스전압Vbp, Vbn을 인가하도록 해도 좋다.
도 4의 (a)와 도 4의 (b)의 비교 또는 도 5의 (b)와 도 5의 (c)의 비교에서 명확한 바와 같이, 도 4의 (a)의 기판전위고정형 CMIS인버터셀의 쪽이 도 4의 (b)의 기판전위가변형 CMIS인버터셀보다 셀면적은 VBP선(105) 및 VBN선(106)의 분만큼 작아 진다. 따라서, 고속동작이 필요한 회로를 구성하고자 하는 경우에는 기판전위고정형 CMIS인버터셀을 선택하는 것에 의해 칩사이즈의 저감을 우선할 수 있다.
즉, 도 4의 (a)의 셀높이Ha는 도 4의 (b)의 셀높이보다 작으므로, 도 5의 (c)에 도시한 바와 같이, 도 4의 (a)의 기판전위고정형 셀CELL을 조합해서 논리를 형성하는 경우, VBP선(105), VBN선(106)의 영역을 배선영역으로서 사용할 수 있으므로, 칩사이즈저감 및 고집적화, 고기능화를 도모할 수 있다. 즉, 도 5의 (c) 및 도 6b에 있어서, 셀열방향과 수직인 방향의 셀열간의 간격을 축소할 수 있으므로, 칩사이즈저감 및 고집적화를 도모할 수 있다. 또, 셀CELL에 있어서의 전원공급선(103, 104)간의 간격은 기판전위고정형셀과 기판전위가변형셀로서 동일하다.
다음에, 도 5의 (a)및 표 1을 사용해서 기판바이어스 제어회로BVC의 구성과 동작을 설명한다.
이 실시예의 기판바이어스 제어회로BVC는 기판전위 공급선으로서의 도 1의 실시예의 VBP선(105)와 바이어스전압 발생회로BVG 사이에 마련되고 제어신호에 의해서 제어되는 p채널MISFET Qp1 및 기판전위 공급선으로서의 VBN선(106)과 바이어스전압 발생회로BVG 사이에 마련되고 제어신호stb2에 의해 제어되는 n채널MISFET Qn1로 이루어지는 제1스위치회로SW1 및, Vcc선(103)과 VBP선(105) 사이에 마련되고 제어신호stb1에 의해서 제어되는 p채널MISFET Qp2 및 Vss선(104)와 VBN선(106) 사이에 마련되고 제어신호에 의해 제어되는 n채널MISFET Qn2로 이루어지는 제2스위치회로SW2에 의해 구성되어 있다.
상기 제2스위치회로SW2는 소정수의 기본회로셀(인버터셀이나 NOR 또는 NAND 등의 논리회로(게이트))CELL마다 1개씩 즉 1개의 셀열CR에 여러개 마련되고, 제1스위치회로SW1은 여러개의 제2스위치회로SW2에 대해서 공통회로로서 마련되어 있다. 따라서, 제1스위치회로SW1을 구성하는 MISFET Qp1, Qn1의 소자사이즈는 제2스위치회로SW2를 구성하는 MISFET Qp2, Qn2의 소자사이즈보다 크게 설계된다. 제2스위치회로SW2의 배치피치는 LSI의 동작주파수나 전원선Vcc선(103), Vss선(104)의 배선저항에 따라서 동작주파수가 높을 수록 또 전압드롭이 클수록 제2스위치회로SW2의 배치피치를 작게 해서 1개의 셀열CR에 마련되는 제2스위치회로SW2의 수를 많게 하는 것이 바람직하다. 이것에 의해서, 회로동작에 따른 기판전위의 변동을 억제하고, 노이즈에 의한 회로의 동작을 방지할 수 있다.
이와 같이, 기본회로셀CELL을 배치해서 기본회로셀CELL간을 제1층째 금속층(110') 및 제2층째 금속층(110'')의 배선을 사용해서 결선하는 것에 의해 원하는 논리회로를 구성한다. 또한, 논리회로는 도 6a에 도시한 바와 같이 여러개의 셀열CR을 배치해서 구성해도 좋다. 이 경우, 제1스위치회로SW1은 각 셀열CR마다 마련해도 좋고, 도 6a에 도시한 바와 같이 논리회로에 1개 마련하도록 해도 좋다. 또, 도 6a, 도 6b에 도시한 바와 같이, 셀열CR간은 배선영역으로서 사용되고, 제1층째 및 제2층째 금속층(110'), (110'')의 배선을 사용해서 셀열간 또는 셀내의 결선이 실행된다.
또, 상기 기판바이어스 제어회로BVC는 활성화시에는 표 1에 나타낸 바와 같이 제어신호stb1은 Vss(=0V), 는 Vbp(=3.3V), stb2는 Vbn(=-1.5V), 는 Vcc(=1.8V)로 된다. 이것에 의해서, 스위치회로SW1의 MISFET Qp1, Qn1이 오프(off), SW2의 MISFET Qp2, Qn2가 온(on)상태로 되고, 인버터셀INV에 접속된 VBP선(105) 및 VBN선(106)에는 전원전압Vcc, Vss가 공급되고, 인버터셀INV의 MISFET는 소오스-기판간에 낮은 역바이어스전압을 받아서 임계값이 낮아져 고속동작한다.
활성화시 대기시
전 원 Vcc전압 1. 8V
Vss전압 0. 0V
Vbp전압 － 3. 3V
Vbn전압 － -1. 5V
제어신호 stb1 L (0. 0) H (3. 3)
H (3. 3) L (0. 0)
stb2 L (-1. 5) H (1. 8)
H (1. 8) L (-1. 5)
제어된 전원 VBP선 Vcc(1. 8) Vbp(3. 3)
VBN선 Vss(0. 0) Vbn(-1. 5)
한편, 회로의 비동작시(대기시)에는 표 1에 나타낸 바와 같이, 제어신호stb1은 Vbp(=3.3V), 는 Vss(=0V), stb2는 Vcc(=1.8V), 는 Vbn(=-1.5V)로 된다. 이것에 의해서, 스위치회로SW1의 MISFET Qp1, Qn1이 온, SW2의 MISFET Qp2, Qn2가 오프상태로 되고, 인버터셀INV에 접속된 VBP선(105) 및 VBN선(106)에는 바이어스전압 발생회로BVG에 의해 발생된 바이어스전압Vbp, Vbn이 공급되고, 인버터셀INV의 MISFET는 소오스-기판 사이에 높은 역바이어스전압이 인가되어 MISFET의 임계값이 높게 되고, 이것에 의해서 누설전류가 감소되게 된다. 또한, 표 1은 외부에서 공급되는 전원전압Vcc가 1. 8V인 경우의 바이어스전압의 1예를 나타낸 것으로서, 전원전압Vcc가 변경되면 바이어스전압Vbp(Vbp＞Vcc), Vbn(Vbn＜Vss)도 그것에 따라 적절하게 변경되는 것이다.
또, Vbn전위 및 Vbp전위는 웰영역(101), (102)에 공전(供電)하는 전위이므로, 전류변동이 적고, 도 4의 (a), 도 4의 (b)에 도시한 바와 같이, VBP선(105) 및 VBN선(106)의 배선폭은 Vcc선(103) 및 Vss선(104)의 배선폭보다 가늘게 구성된다. 이것에 의해, VBP선(105) 및 VBN선(106)을 마련하는 것에 의한 셀CELL사이즈의 증대를 저감할 수 있다.
또, 상기 실시예에서는 VBP선(105) 및 VBN선(106)과 이들을 n웰영역(101) 및 p웰영역(102)에 각각 접속하기 위한 콘택트홀CH5, CH6, 콘택트영역(113), (114) 및 상기 VBP선(105) 및 VBN선(106)의 바로 아래의 웰영역(101), (102)의 일부를 구성하는 설계데이타는 하나의 통합된 대상A로 하고, 또 Vcc선(103) 및 Vss선(104)를 n웰영역(101) 및 p웰영역(102)에 접속하기 위한 콘택트홀CH3, CH4, 콘택트영역(111), (112) 및 상기 Vcc선(103) 및 Vss선(104)의 접촉을 위한 돌출부(103a), (104a)를 구성하는 설계데이타는 하나의 통합된 대상B로 해서 마련하는 것으로 설명하였지만, 상기 2개의 대상A, B를 하나의 대상A'로 하고, 이 대상A'와는 달리 도 7a에 빗금으로 나타낸 바와 같이, Vcc선(103) 및 Vss선(104)와 VBP선(105) 및 VBN선(106)의 간극을 동일한 도전체층(제1층째 금속(알루미늄)층)으로 매립하는 패턴FP1, FP2의 설계정보를 다른 대상B'(도 7b)로 해서 마련하고, 이 틈새매설용 대상B'를 넣을지의 여부에 의해 기판전위고정형셀 또는 기판전위가변형셀중의 어느 한쪽을 형성할 수 있도록 해도 좋다.
또, 대상A'와 대상B'를 하나의 대상A''로 해서 대상B'를 대상A''에서 삭제하거나 남기도록 하는 것에 의해 기판전위고정형셀 또는 기판전위가변형셀중의 어느 한쪽을 형성할 수 있도록 해도 좋다.
단, 그와 같이 한 경우에는 어느 쪽의 셀도 동일 형상(외형)으로 되므로, 기판전위고정형셀을 선택해도 셀면적의 저감의 효과는 얻어지지 않지만, 대신에 전원선의 선폭의 증가에 따른 저항의 저하, 전원전위의 안정화 및 접촉수의 증가에 의한 웰전위의 안정화라는 논리회로의 신뢰성, 성능향상이라는 다른 효과가 얻어진다.
또, 상기 실시예에서는 Vcc선(103) 및 Vss선(104)와 VBP선(105) 및 VBN선(106)을 각각 대응하는 웰영역(101), (102)에 접속하기 위한 콘택트홀CH3∼CH6의 정보를 각각의 전원선의 정보와 동일 대상에 넣는 것으로 설명하였지만, 콘택트홀의 정보는 전원선의 정보가 들어간 대상에서 빼고, 기판콘택트홀은 자동레이아웃편집기 프로그램에 의해서 각 전원선아래의 공백영역에 발생시키도록 해도 좋다. 즉, 논리회로셀의 공통레이아웃패턴을 구성하는 대상은 상기한 것에 한정되지 않고 본 발명의 요지를 변경하지 않는 범위에서 변경가능한 것은 물론이다.
다음에, LSI에 내장되는 RAM을 구성하는 메모리셀의 기판전위를 고정 또는 가변으로 하는 경우의 공통셀위상에 대해서 설명한다. 이 실시예는 메모리셀은 동일하고, 메모리셀을 구성하는 p채널MISFET와 n채널MISFET가 각각 형성되는 웰영역에 대한 급전부를 공통셀위상으로 구성하도록 한 것이다.
도 8의 (a)에는 메모리어레이 전체의 구성이 도시되어 있다. 이 실시예의 메모리어레이는 각각 32×n개의 메모리셀MC가 매트릭스형상으로 배치되어 이루어지는 메모리매트MAT가 X디코더회로X-DEC를 사이에 배치하고 그 양측쪽에 배치되어 이루어진다. X디코더회로X-DEC와 인접해서 그 양측에 워드선을 선택레벨로 구동하는 워드드라이버W-DRV가 배치된다. 또, 사선의 영역으로 나타낸 바와 같이, 워드선방향(도 8의 (a)의 횡방향)의 메모리매트 사이에는 각각 2층워드선을 적당한 피치로 결합해서 레벨저하를 방지하기 위한 워드션트영역W-SNT가 형성된다. 또, 데이타선방향(도 8의 (b)의 종방향)에 있어서, 메모리매트의 한쪽 끝부에는 프리차지회로PC 및 컬럼스위치열YSW가 배치되고, 또 차지회로PC 및 컬럼스위치열YSW와 인접해서 데이타선의 신호를 증폭하는 센스앰프S-AMP 및 라이트앰프W-AMP가 배치되어 있다.
도 9에 워드선을 생략한 상태의 메모리매트MAT의 하나가 도시되어 있다. 도 9에 도시되어 있는 바와 같이, 메모리매트내에는 데이타선방향(도 9의 종방향)을 따라 n웰영역n-WELL과 p웰영역p-WELL이 교대로 배치되어 있다. 그리고, 이 실시예에서는 상기 워드션트영역WS에 워드선과 직교하는 방향(데이타종방향)을 따라 연장하도록 전원선VDL, VSL과 기판전위Vbp, Vbn을 공급하는 선VBP, VBN이 배치되어 있다. 또, 데이타종향에 있어서, 상기 워드션트영역W-SNT의 양 끝부에 각각 상술한 스위치회로SW2에 상당하는 회로가 배치된다. 또, 상기 워드션트영역W-SNT에 워드선방향의 메모리셀의 공통웰영역에 대해서 급전을 실행하는 급전부가 마련되고, 이 급전부가 공통셀위상으로 구성되어 있다. 즉, 급전부인 상기 워드션트영역W-SNT에 도 8의 (b)에 도시한 바와 같은 메모리급전용셀인 VBB 스트랩셀이 배치되고, 상기 메모리급전용셀이 공통셀위상으로 구성된다.
도 10a에 상기 메모리셀로의 급전부에 배치되는 VBB스트랩셀의 공통셀위상의 실시예가 도시되어 있다. 도 10a의 실시예는 인버터셀의 도 1의 실시예와 마찬가지의 사상으로 설계된 공통셀위상이고, 상기 워드션트영역WS에 배치되는 메모리급전용셀이다. 도 10a에는 메모리급전용셀의 양측에 메모리셀MC를 각각 1개씩 배치해서 도시하고 있다.
도 10a에 있어서, (301)은 메모리매트내의 메모리셀의 p웰영역p-WELL과 동일 폭Wp를 갖고 또한 워드선방향으로 p웰영역이 p-WELL과 일체로 구성되도록 배치되는 p웰영역, (302)는 메모리셀의 n웰영역n-WELL과 동일 폭Wn을 갖고 또한 워드선방향으로 n웰영역n-WELL과 일체로 구성되도록 배치되는 n웰영역, (303)은 웰영역(301), (302)와 교차하는 방향(도면의 종방향인 데이타선방향)에 배치된 전원전압Vcc를 공급하기 위한 전원선(Vcc선), (304)는 웰영역(301), (302)와 교차하는 데이타종방향에 배치된 기준전압Vss를 공급하기 위한 전원선(Vss선)이다. (305)는 상기 전원선(303), (304)의 외측에 이들과 병행해서 배치되고 기판전위Vbp를 공급하는 기판전위공급선으로서의 VBP선이고, (306)은 상기 전원선(303), (304)의 외측에 이들과 병향해서 배치되고 기판전위Vbn을 공급하는 기판전위공급선으로서의 VBN선이다. 특히, 제한되지 않지만, 상기 전원선(303), (304) 및 기판전위공급선(305), (306)은 알루미늄 등의 도전층으로 이루어지는 2층째 금속층에 의해 구성된다. 또한, 제1층째 금속층은 후술하는 바와 같이 메모리셀내의 소자(MISFET)간의 접속에 사용된다.
또, 도 10a에 있어서, CH3', CH4'는 상기 전원선(303), (304)를 상기 p웰영역(301), n웰영역(302)에 각각 전기적으로 접속시키기 위한 콘택트홀, (311)은 상기 콘택트홀CH3'에 대응해서 p웰영역(301)에 형성된 접촉(콘택트)저항을 감소시키기 위한 p+반도체영역으로 이루어지는 p형 콘택트영역, (312)는 상기 콘택트홀CH4'에 대응해서 n웰영역(302)에 형성된 접촉저항을 감소시키기 위한 n+반도체영역으로 이루어지는 n형 콘택트영역, CH5', CH6'는 상기 기판전위공급선(305), (306)을 상기 n웰영역(301), p웰영역(302)에 각각 접촉시키기 위한 콘택트홀, (313)은 상기 콘택트홀CH5'에 대응해서 p웰영역(301)에 형성된 p+형반도체영역으로 이루어지는 콘택트영역이고, (314)는 상기 콘택트홀CH6'에 대응해서 n웰영역(302)에 형성된 n+형반도체영역으로 이루어지는 콘택트영역이다.
이들 CH3', CH4', CH5', CH6'의 각각의 접촉에 대응한 CH3'', CH4'', CH5'', CH6''의 각각의 비어(콘택트홀)를 거쳐서 상층의 2층째 금속층으로 이루어지는 전원선 및 기판전위공급선(303)∼(306)에 전기적으로 접속한다. (311a), (312a), (313a), (314a)는 반도체영역(311), (312), (313), (314)에서 제2층째 금속층으로 이루어지는 전원선 및 기판전위공급선(303)∼(306)으로 인출하기 위한 완충용 도전층으로서 형성된다. 즉, 완충용 도전층(311a), (312a), (313a), (314a)는 제1층째 금속층으로 구성된다.
도 10c는 도 10a에 있어서의 C-C'선의 위치에서 자른 단면도로서 전원선이다.
VBN선(306)은 콘택트홀CH5''를 거쳐서 완충용 도전층(313a)에 전기적으로 접속되고, 완충용 도전층(313a)는 콘택트홀CH5'를 거쳐서 p+형반도체영역(313)에 전기적으로 접속된다. 마찬가지로, VBS선(301)은 콘택트홀CH3''를 거쳐서 완충용 도전층(311a)에 전기적으로 접속되고, 완충용 도전층(311a)는 콘택트홀CH3'를 거쳐서 p+형반도체영역(311)에 전기적으로 접속된다. Vcc선(303)도 마찬가지로 해서 콘택트홀CH4', CH4'' 및 완충용 도전층(312a)를 거쳐서 n+형반도체영역(312)에 전기적으로 접속되고, VBP선(305)는 콘택트홀CH6', CH6'' 및 완충용 도전층(314a)를 거쳐서 n+형반도체영역(314)에 전기적으로 접속된다.
또, (321)은 상기 전원선(303), (304), (305), (306)과 교차하는 방향(도면에서는 횡방향인 워드선방향)으로 배치되고, 또한 메모리셀내의 워드선과 일체로 형성됨과 동시에 연속되는 폴리실리콘층 등으로 이루어지는 워드선이다. (322)는 이 워드선(321)의 위쪽에 절연막을 거쳐서 배치되고 워드선(321)과 동일한 전압파형이 인가되는 워드션트선, (323), (324)는 상기 워드선(321)과 병행해서 배치되고 메모리셀에 전원전압Vcc, Vss를 공급하기 위한 횡방향전원선이다. 특히 제한되지 않지만, 이 실시예에서는 상기 워드션트선(322) 및 전원선(323), (324)는 알루미늄 등의 도전층으로 이루어지는 제3층째 금속층에 의해 구성된다.
TH11은 상기 Vcc선(303)을 상기 횡방향Vcc선(323)에 전기적으로 접속시키기 위한 스루홀, TH12는 상기 Vss선(304)를 상기 횡방향Vss선(324)에 전기적으로 접속시키기 위한 스루홀, TH13, TH14, TH15는 상기 워드션트선(322)를 상기 워드선(321)에 접속하기 위한 스루홀이고, 워드션트선(322)가 제3층째 금속층으로 형성되어 있으므로 직접적으로 워드선(321)에 접촉시키는 것이 곤란하기 때문에 그 사이에 제1층째 금속층으로 이루어지는 완충용 도전층(325), (325')가 형성되고, 이 완충용 도전층(325), (325')와 스루홀TH13, TH14, TH15를 거쳐서 상기 워드션트선(322)는 상기 워드선(321)에 전기적으로 접속된다. 즉, 워드션트선(322)는 스루홀TH15를 거쳐서 완충용 도전층(325')에 전기적으로 접속되고, 완충용(325')는 스루홀TH14를 거쳐서 완충용 도전층(325)에 전기적으로 접속되고, 완충용 도전층(325)는 스루홀TH13을 거쳐서 워드선(321)에 전기적으로 접속된다.
이 실시예에서는 도 11의 (b)에 도시한 바와 같이, 상기 콘택트홀CH3', CH4', 콘택트영역(311), (312) 및 비어영역CH3'', CH4'', 제1층째 금속영역층으로 이루어지는 (311a), (312a)의 각각은 설계데이타를 구성하고, 이들 설계데이타가 하나의 대상AM으로서 구성되고, 도 11의 (a)에 도시한 바와 같이, 상기 콘택트홀CH5', CH6', 비어영역CH5'', CH6'' 및 콘택트영역(313), (314) 및 제1층째 금속층으로 이루어지는 완충용 도전층이 다른 대상BM으로서 구성되어 있다.
도 11의 (c)에 도시한 바와 같이, p웰영역(301), n웰영역(302), Vcc선(303), Vss선(304), VBP선(305), VBN선(306)의 각각은 설계데이타를 구성하고, 이들 설계데이타는 하나의 통합된 대상CM으로서 구성된다. 그리고, 공통의 레이아웃패턴인 대상CM에 이들 대상AM, BM중의 한쪽을 선택적으로 추가하는 것에 의해, 기판전위고정형셀 또는 기판전위가변형셀을 구성한다. 즉, 대상AM 및 CM을 선택했을 때에는 상기 급전부가 기판전위고정형셀(메모리급전용셀)로서 기능한다. Vcc선(303)은 n웰영역n-WELL(302)에 전기적으로 접속되고, 메모리셀MC의 n웰영역n-WELL(302)에 항상 전원전압Vcc가 공급된다. 한편, Vss선(304)는 p웰영역p-WELL(301)에 전기적으로 접속되고, 메모리셀MC의 p웰영역p-WELL(301)에 전원전압Vss가 공급된다.
한편, 대상BM 및 CM을 선택했을 때에는 상기 급전부가 기판전위가변형셀(메모리급전용셀)로서 기능한다. 즉, VBP선(305)는 n웰영역n-WELL(302)에 전기적으로 접속되고, VBN선(306)은 p웰영역p-WELL(301)에 전기적으로 접속된다. 그리고, 상술한 전환제어신호(stb1), (stb2)에 따라서 VBP선(305)를 통해서 메모리셀의 n웰영역n-WELL(302)에 대해서 동작시에는 전원전압Vcc, 또 대기시에는 3.3V와 같은 바이어스전압Vbp가 공급된다. 한편, VBN선(306)을 통해서 p웰영역p-WELL(301)에 동작시에는 전원전압Vss(0V)를, 또 대기시에는 -1.5V와 같은 바이어스전압Vbn이 공급된다.
또한, 기판전위고정형셀 또는 기판전위가변형셀을 도 8의 (a)에 도시한 워드션트영역W-SNT에 데이타선방향으로 배치하는 것에 의해, 데이타선방향에 있어서 메모리매트MAT의 양 끝에 배치된 스위치회로SW2 사이가 Vss선, VBN선, VBP선에 의해 전기적으로 접속된다.
도 10b는 상기 급전부의 공통셀위상의 다른 실시예를 도시한 도면이다. 이 실시예는 인버터셀의 도 7의 실시예와 마찬가지의 사상으로 설계된 공통셀위상으로서, 도 10a와 동일 부호가 붙여진 부분은 동일 부위를 나타낸다.
이 실시예는 도 10a의 실시예에 있어서의 2개의 대상BM, CM을 1개의 대상DM으로 하고, 이 대상DM과는 별개로 도 10b에 빗금으로 나타낸 바와 같이, Vcc선(303) 및 Vss선(304)와 VBP선(305) 및 VBN선(306)의 간극을 동일한 도전체층(알루미늄층으로 이루어지는 제2층째 금속층)으로 매립하는 패턴FP1', FP2'의 설계정보(설계데이타)를 다른 대상EM(도 11의 (d) 참조)으로서 마련하고, 이 틈새매설용 대상EM을 대상DM에 넣을지 넣지 않을지에 따라 기판전위고정형 급전셀 또는 기판전위가변형 급전셀중의 어느 한쪽을 형성할 수 있도록 한 것이다. 또한, 상기 대상EM을 대상DM에 부가한 셀에서는 VBP선(305), VBN선(306)은 각각 Vcc선(303), Vss선(304)와 일체로 구성되고, 전원전압Vcc, Vss를 공급하는 선으로서 기능하게 된다.
또, 다른 실시예로서, 패턴FP1', FP2'를 사용하지 않고, 도 8 및 도 9에 도시한 메모리매트외의 Vbb스위치셀SW2의 외부에서 Vbp와 Vdd를, Vbn과 Vss를 동일한 도전층(알루미늄층)에 의해 접속해도 좋은 것은 물론이다.
도 12에 RAM(Random Access Memory)를 구성하는 스태틱형 메모리셀(SRAM)의 셀위상의 1예가, 또 13에는 그 메모리셀의 회로구성이 도시되어 있다. 도 13에 도시되어 있는 바와 같이, 이 실시예의 메모리셀은 6개의 MISFET를 갖고 있고, 이중 Mp1, Mp2는 P채널MISFET이고 N채널형MISFET Mn1, Mn2와 함께 CMOS래치회로를 구성하고, 이 래치회로의 입출력노드와 데이타선DL, 의 사이에는 게이트단자가 워드선WL에 접속된 전송용 M채널MISFET Mt1, Mt2가 접속되어 있다.
도 12a는 메모리셀을 구성하는 6개의 MISFET의 소오스-드레인영역으로 되는 반도체영역(401)(n+), (402)(n+), (403)(p+), (404)(p+), 폴리실리콘막 등으로 이루어지는 게이트전극(321), (321'), (321''), 콘택트홀CH' 및 게이트전극(321'), (321'')와 반도체영역(402), (403)을 접속하는 직접접촉CH'd의 패턴 및 레이아웃을 도시한 도면이다. 도 12b는 각 MISFET의 소오스-드레인간 및 전원선 사이를 접속하는 1층째 금속층으로 이루어지는 접속배선(431)∼(436)의 패턴 및 콘택트홀CH''의 레이아웃을 도시한 도면이다. 또, 도 12c는 3층째 금속층(횡방향)으로 이루어지는 워드션트선(422), Vss선(423), Vcc선(424) 및 2층째 금속층(종방향)으로 이루어지는 데이타선(425), (426)(도 13의 DL, )의 패턴과 스루홀CH'''의 레이아웃을 도시한 도면이다.
도 12b의 (431), (432)는 3층째 금속층으로 이루어지는 상기 Vss선(423)을 M채널MISFET Mn1, Mn2의 소오스영역으로 되는 n형반도체영역(401), (402)에 전기적으로 접속하기 위한 1층째 금속층으로 이루어지는 완충용 도전층이다. 도 12c의 (441), (442)는 3층째 금속층으로 이루어지는 상기 Vss선(423)을 M채널MISFET Mn1, Mn2의 소오스영역으로 되는 n형반도체영역(401), (402)에 접속하기 위한 2층째 금속층으로 이루어지는 완충용 도전층이다. 도 12b의 (437), (438)은 2층째 금속층으로 이루어지는 상기 데이타선DL(425), (426)을 M채널MISFET Mt1, Mt2의 소오스영역으로 되는 n형반도체영역(401), (402)에 접속하기 위한 1층째 금속층으로 이루어지는 완충용 도전층이다.
도 12b, 도 12c에 도시한 바와 같이, Vcc선(424)는 제2층째 금속층으로 이루어지는 완충용 도전막(427), (428) 및 제1층째 금속층으로 이루어지는 완충용 도전층(435), (436)을 거쳐서 P채널MISFET Mp1, Mp2의 소오스영역으로 되는 p형반도체영역에 전기적으로 접속된다. 또한, 제3층째 금속층과 제2층째 금속층은 스루홀CH''를 거쳐서 전기적으로 접속되고, 제2층째 금속층과 제1층째 금속층은 콘택트홀CH''를 거쳐서 전기적으로 접속되고, 제1층째 금속층과 반도체영역은 콘택트홀CH'을 거쳐서 전기적으로 접속되어 있다.
도 12a의 워드선(321)은 도 10a에 있어서의 워드선(321)에, 도 12c의 워드션트선(422), Vss선(423), Vcc선(424)는 도 10a에 있어서의 워드션트선(322), Vss선(323), Vcc선(324)에 각각 일체로 구성되도록 설계되어 있다.
다음에, 상기 실시예의 인버터셀 및 메모리급전용셀을 포함하는 여러개의 셀정보를 등록한 라이브러리의 작성수순을 도 14를 사용해서 간단히 설명한다.
라이브러리의 작성에 있어서는 우선 어떠한 종류의 LSI를 제공할 것인지, 전원전압을 어느 정도로 설정할 것인지 등, 설계의 가이드라인을 결정한다(스텝S1). 다음에, 인버터셀이나 NAND게이트 등의 논리게이트셀, RAM 등을 구성하는 메모리셀 등, LSI를 구성하는 셀로서 어떠한 셀을 준비할 것인지 결정함과 동시에 각 셀의 사양을 결정한다(스텝S2).
다음에, MOSFET나 저항, 용량, 콘택트, 스루홀 등, 셀을 구성하는 부품을 준비함과 동시에, 설계대상의 각 셀을 구성하는 부품을 선정해서 그들 부품의 접속관계를 나타내는 네트리스트 및 콘택트나 스루홀을 마련하는 위치 등을 결정한다(스텝S3). 또, 이 때 예를 들면 동일 대상의 부품끼리를 모아서 대상을 구성함과 동시에 각 부품 또는 대상의 각 요소와 층 즉 프로세스에서 사용하는 마스크와의 대응을 결정해 둔다.
또한, 도 15에 이 스텝S3에서 마련되는 부품중 대표적인 예로서 인버터셀에 관련된 부품의 일부를 도시한다. 도 15에 있어서, P1은 활성영역 소오스-드레인인 반도체영역과 게이트전극인 폴리실리콘층의 조합으로 이루어지는 회로구성소자부품(MISFET), P2는 도전층과 스루홀의 조합으로 이루어지는 도전층간 접속용부품, P3은 확산층과 콘택트홀의 조합으로 이루어지는 기판-도전층간 접속용부품이다. 이들 부품을 선택해서 배치하는 것에 의해 도 1에 도시한 바와 같은 셀이 구성된다.
계속해서, 상기 네트리스트에 따라 셀을 구성하는 부품 및 대상을 레이아웃해서 셀패턴을 작성한다(스텝S4). 본 발명은 이 셀패턴의 작성시에 상술한 바와 같이, 기판전위고정형회로와 기판전위가변형회로 어느 것으로도 사용할 수 있도록 공통셀위상으로 해서 작성하고자 하는 것이다.
다음에, 설계된 상기 각 셀의 정보(설계데이타)를 셀라이브러리에 등록한다(스텝S5). 이 때, 셀라이브러리에는 상기 공통셀위상에서 작성된 기판전위고정형회로셀과 기판전위가변형회로셀의 양쪽을 등록해 둔다.
상기 스텝S5에서 설계된 셀정보에서 각 셀의 전압의존성이나 온도의존성, 지연시간 등의 특성을 추출한다(스텝S6). 그리고, 추출된 특성에 따라 사용자에게 개방되는 데이타시트나 데이타북이라 불리는 셀의 특성을 기술한 사양서를 작성한다(스텝S7).
상기 S5, S6에 의해 설계된 셀의 정보에 따라 사용자에게 제공되는 논리시뮬레이션용 CAE라이브러리를 작성한다(스텝S8). 논리시뮬레이션용 CAE라이브러리는 예를 들면 시놉시스 베리로그(Synopsys Verilog)나 멘터(Mentor) 등의 여러개의 논리시뮬레이션툴에 의해 각각 실행가능한 언어에 의해 기술된 것을 작성해서 등록해 두는 것이 바람직하다. S5에서 등록된 셀데이타는 예를 들면 아쿠아리어스(Aquarius), 셀어샘블과 같은 플레이스 & 루트(Place & Route)툴상에서 작동하는 라이브러리로서 사용자에게 제공한다. 이들 논리와 레이아웃의 라이브러리를 디자인킷으로서 사용자에게 제공한다(스텝S9).
본 발명에 따르면 기판전위고정형회로와 기판전위가변형회로가 공통셀위상으로서 상설계(top-designed)되어 있으므로, 각 셀의 특성추출, 사양서문의 작성 등의 수고도 경감된다.
도 16에는 본 발명에 관한 공통셀위상을 사용해서 구성되는 ASIC의 1예로서의 주문형 마이크로컴퓨터(custom microcomputer)의 구성예가 도시되어 있다.
도 16에 있어서, (10)은 제어회로로서의 CPU, (11)은 기억회로로서의 랜덤 액세스 메모리, (12)는 타이머회로나 직렬통신 인터페이스회로 등의 CPU주변회로모듈, (13)은 인버터, 플립플롭, NOR게이트, NAND게이트와 같은 기본회로를 사용해서 사용자가 설계한 논리를 구성하는 주문형 논리회로부, (14)는 입출력회로부이다. 이 실시예에서는 상기 주문형 논리회로부(13) 및 입출력회로부(14)가 상술한 공통셀로서 셀라이브러리에 등록된 회로셀을 사용해서 구성된다. 기판바이어스전압Vbp, Vbn 및 전환제어신호stb1, stb2는 외부단자T1, T2를 통해서 외부에서 공급되도록 되어 있다.
또한, 도 16의 주문형 논리회로부(13)은 기판전위고정형셀에 의해 구성되는 부분과 기판전위가변형셀에 의해 구성되는 부분이 있고, 각각에 (13a), (13b)를 부가하고 있다. 기판전위고정형셀에 의해 구성되는 부분(13a)는 도 5의 (c), 도 6b에 도시한 바와 같이 구성되고 저소비전력은 불가능하지만 고속동작하고 또한 고집적으로서 점유면적이 작아진다. 한편, 기판전위가변형셀에 의해 구성되는 부분(13b)는 도 5의 (a), 도 5의 (b), 도 6a에 도시한 바와 같이 구성되고 점유면적은 다소 크지만 활성화시에는 고속동작하고, 대기시에는 저소비전력을 달성할 수 있다. 이와 같이, 저소비전력을 필요로 하지 않는 부분(13a)를 기판전위고정형셀에 의해 구성하고, 저소비전력을 필요로 하는 부분(13b)를 기판전위가변형셀에 의해 구성하는 것에 의해 칩사이즈를 작게 하고 또한 고속동작 및 저소비전력을 달성할 수 있다.
또, 상기 실시예에 있어서는 기판전위고정형셀이나 기판전위가변형셀을 사용해서 구성되는 주문형 논리회로부(13)의 구성소자로서의 MISFET는 그의 게이트절연막을 얇게 형성해서 저내압, 고속동작소자로서, 또 입출력회로(14)를 구성하는 소자로서의 MISFET는 그의 게이트절연막을 두껍게 형성해서 고임계값, 고내압소자로서 각각 형성하도록 해도 좋다. 이 경우에는 절연막의 두께가 다른 회로셀의 정보를 별도로 라이브러리에 등록해 둘 필요가 있지만, 셀패턴은 주문형 논리회로부를 구성하기 위한 회로셀과 동일하게 할 수 있으므로, 설계부담은 그다지 많아지지 않는다.
도 17에는 게이트절연막이 두꺼운 고내압의 MISFET로 구성된 회로와 게이트절연막이 얇은 저내압의 MISFET로 구성된 회로로 이루어지고, 본 발명의 기판전위고정형회로와 기판전위가변형회로를 공통의 셀위상을 사용해서 설계가능하게 한 LSI의 실시예가 도시되어 있다.
도 17에 있어서, (200)은 게이트절연막이 두꺼운 고내압의 MISFET로 구성되어 있는 고전압회로영역, (300)은 게이트절연막이 얇은 저내압의 MISFET로 구성되어 있는 저전압회로영역이다. 상기 고전압회로영역(200)에는 외부장치와의 사이에서 신호의 입출력을 실행하는 입출력버퍼회로I/O, 위상동기루프회로PLL, 실시간제어회로RTC, 클럭펄스발생기CPG 및 기판전위가변형회로에 대한 기판전압을 전환해서 공급하는 스위치회로SW1 등이 형성되어 있다. 그리고, 상기 고전압회로영역(200)에는 전원전압으로서 3.3V와 같은 비교적 높은 전압이 공급되고, 저전압회로영역(300)에는 전원전압으로서 1.8V와 같은 비교적 낮은 전압이 공급되도록 구성되어 있다.
상기 고전압회로영역(200)상의 회로중 입출력버퍼I/O는 외부 장치와의 인터페이스에 필요한 레벨의 신호를 형성할 수 있도록 하기 위해, 게이트절연막이 두꺼운 고내압의 MISFET에 의해 구성되고 3.3V와 같은 전원전압에서 동작되고, 3.3V의 진폭의 신호를 저전압회로영역의 메모리나 사용자논리회로 등에 적합한 1.8V의 진폭신회로 변환하는 레벨변환기능을 갖도록 구성된다.
또, 상기 위상동기루프회로PLL, 실시간제어회로RTC 및 클럭펄스발생기CPG는 회로의 기능상, 회로의 동작마진을 크게 할 필요가 있으므로, 3.3V와 같은 전원전압에서 활성화되는 회로로서 고전압회로영역(200)내에 형성되어 있다. 또, 스위치회로SW1은 제어전압으로서 -0.8∼3.3V의 전압이 게이트에 공급되므로, 고내압의 MOSFET로 구성될 필요성때문에 고전압회로영역(200)에 형성되어 있다.
저전압회로영역(300)에는 랜덤 액세스 메모리RAM, 리드 온리 메모리ROM 및 사용자논리회로로서의 논리게이트회로부LGC1, LGC2, LGC3, LGC4가 형성되어 있다. 이들 회로는 기판전위가변형회로와 기판전위고정형회로 어느 것으로도 구성할 수 있도록 셀라이브러리가 마련되어 있고, 어느 한쪽의 형태의 회로만으로 할 수 있음과 동시에 그들을 혼재시켜 마련할 수도 있게 되어 있다. 그리고, 기판전위가변형회로로서 구성된 경우에는 각 회로에 인접해서 기판전위전환용 스위치회로SW2가 각각 마련된다. 이들 회로는 저소비전력화를 도모하고 또한 고속동작을 실행할 수 있도록 하기 위해서 1.8V의 전원전압에서 동작된다. 또, 이것에 따라서 게이트절연막이 얇은 저내압의 MISFET로 구성되어 있다.
또한, 상기 실시예에 있어서는 입출력버퍼I/O가 3.3V의 진폭의 인터페이스를 갖는 것으로 설명하였지만, 앞으로는 외부장치(LSI)로서 2.5V나 1.8V의 전원전압에서 동작하는 LSI가 많아질 것으로 예상되므로, 입출력버퍼I/O로서 2.5V의 진폭의 입력신호를 1.8V의 진폭의 신호로 변환해서 내부회로에 공급하거나 내부의 1.8V의 진폭의 신호를 2.5V의 진폭의 신호로 변환해서 출력하는 레벨변환기능을 갖는 입출력버퍼셀이나, 1.8V의 진폭의 입력신호를 1.8V의 진폭 그대로 내부회로에 공급하는 입출력버퍼셀을 상기 실시예의 3.3V계의 입출력버퍼셀과는 별개로 마련해 두고, 사용자가 자유롭게 선택해서 원하는 전압계의 LSI를 설계하거나 상기 여러개의 입출력버퍼셀을 혼재시켜서 여러개의 진폭의 인터페이스에 대응할 수 있는 LSI를 설계할 수 있도록 해도 좋다. 또, 상기 실시예의 3.3V계의 LSI에서 일반적으로 사용되고 있는 LVCMOS입출력버퍼나 LVTTL입출력버퍼 이외에 GTL이나 HSTL, PCI 등의 고속전송용 입출력버퍼셀을 마련해 두고, 사용자가 적절하게 선택할 수 있도록 해도 좋다. 또, 전원전압이 1.5V, 1.2V, 0.9V로 저하되어 가는 것은 물론이다.
도 16 및 도 17의 실시예의 LSI에 있어서는 LSI의 외부에서 기판바이어스전압Vbp, Vbn과 제어신호stb1, stb2가 입력되도록 구성되어 있지만, 이들 전압 및 신호를 외부에서 인가하는 대신에 도 18a에 도시한 바와 같이, LSI칩내에 기판전위발생회로BVG를 마련하도록 해도 좋다. 또, 마이크로프로세서를 동일 칩상에 마련한 LSI 등에 있어서는 기판전위 전환제어신호stb1, stb2도 내부회로로 형성하도록 구성해도 좋다.
또, 상기 실시예에서는 사용자논리회로나 메모리 등 LSI내부의 일부 회로(사용자논리회로)를 기판전위가변형회로로 구성한 경우에 대해 설명하였지만, LSI내의 CPU나 메모리, 주변회로 등 여러개의 회로블럭을 기판전위가변형회로로 구성할 수도 있다. 이 경우, 도 18b에 도시한 바와 같이, 공통의 스위치회로SW1에서 여러개의 회로블럭에 대해 기판전위Vbp, Vbn과 전환제어신호stb를 공급하도록 구성할 수 있다. 또, 이 경우에도 도 18c에 도시한 바와 같이 LSI칩내에 기판전위발생회로BVG를 마련해도 좋다.
다음에, 도 18a와 같이, LSI내의 일부 회로를 기판전위가변형회로로 구성하는 경우에, 이것을 실현가능하게 하는 디바이스구조에 대해 설명한다. LSI내의 일부 회로를 기판전위가변형회로로 구성하는 경우, 기판전위가변형회로의 기체 또는 기판으로 되는 웰영역의 전위는 동작시와 대기시에 전환된다. 따라서, 기판전위고정형회로가 기판전위가변형회로가 형성되어 있는 웰영역과 동일한 웰영역에 형성되면 바람직하지 않은 기판전위가 변화되어 버린다. 이 경우, LSI전체가 단일전원에 의해 동작되고 또한 칩전체가 대기모드로 되는 LSI에서는 지장은 없지만, 도 17에 도시한 바와 같이, LSI내에 다른 전원전압에서 동작하는 회로가 있고 각각 기판전위고정형회로와 기판전위가변형회로로 구성되는 경우에는 웰영역이 공통화되어 있으면 기판전위가 변동해서 바람직하지 않은 기판전위고정형회로에 있어서 바람직하지 않은 결과로 된다.
그래서, 기판전위고정형회로와 기판전위가변형회로가 혼재하는 LSI에서는 도 19의 (a)에 도시한 바와 같이, 각각의 회로를 다른 매립웰영역(131), (132), NiSO상에 형성하는 것에 의해 웰전위의 분리를 도모하도록 하고 있다. n형의 매립웰영역(131), (132)는 통상의 n웰영역(101)이나 p웰영역(102)의 형성시보다 높은 에너지에 의해 인과 같은 불순물을 기판 깊숙히 이온주입하는 것에 의해서 형성할 수 있다. 단, 매립웰영역(131), (132)의 불순물농도는 통상의 n웰영역(101)이나 p웰영역(102)의 농도와 동일 정도(예를 들면 1×1013/㎤)로 좋다.
도 19의 (a)의 실시예에서는 p형반도체기판을 사용하고 있으므로, 매립웰영역(131), (132)의 도전형은 n형으로 되고, 이 중, 기판전위고정형회로가 형성되는 매립웰영역(131)상의 p-MIS의 n웰영역(101)에는 예를 들면 1.8V(고전압회로영역에서는 3.3V)가, 또 n-MIS의 p웰영역(102)에는 0V가 인가되도록 구성되어 있다. 한편, 기판전위가변형회로가 형성되는 매립웰영역(132)상의 p-MIS의 n웰영역(101)에는 동작시와 대기시에 각각 Vbp(1.8V 또는 3.3V)가, 또 n-MIS의 p웰영역(102)에는 동작시와 대기시에 각각 Vbn(0V 또는 -1.5V)가 인가된다. 스위치회로SW1을 구성하는 MOSFET Qp1, Qn1이 형성되는 n웰영역과 p웰영역에는 동작시와 대기시 모두 각각 3.3V와 -1.5V가 인가된다.
또, 상기와 같이 웰영역의 분리를 실행하는 것에 의해서, 높은 전원전압에서 동작하는 입출력버퍼회로I/O나 PLL회로에서 낮은 전원전압에서 동작하는 기판전위가변형회로(사용자논리회로)에 대해서 웰을 통해서 전달되는 노이즈를 차단할 수 있다. 그래서, 도 19의 실시예에서는 마찬가지로 3.3V와 같은 전원전압에서 동작하는 회로간에 있어서도 또 웰영역을 분리하는 것에 의해 예를 들면 입출력버퍼회로I/O에서 PLL회로에 전달되는 노이즈도 차단해서 회로의 오동작을 방지할 수 있도록 고안되어 있다.
또한, 매립웰영역NiSO는 설계데이타로서 예를 들면 도 3의 (j)에 도시한 대상H에 부가해서 도 19의 (b)에 도시한 대상H'를 작성하고, 대상H에 대신해서 대상H'를 사용하는 것에 의해 공통레이아웃패턴에 도입할 수 있다. 또한, 매립웰영역NiSO를 도 11의 (c)의 대상에 부가해서 도 19의 (c)에 도시한 대상CM'을 작성하고, 이 대상CM'를 사용해서 공통레이아웃패턴에 도입하면 좋은 것은 물론이다.
여기서, 본 발명의 설계방법을 기판전위고정형회로와 기판전위가변형회로가 혼재하는 LSI에 적용하는 경우에는 기판전위가변형회로의 공통셀위상에 상기 매립웰영역에 관한 정보를 부가해서 매립웰영역이 있는 셀과 없는 셀을 각각 라이브러리에 등록해 둘 필요가 있는 것에 유의해야 한다.
이상 설명한 바와 같이, 상기 실시예는 원하는 기능을 갖는 회로셀의 설계정보를 목적별로 기술하고, 소정의 대상의 정보의 삭제 또는 추가만으로 기판전위고정형셀과 기판전위가변형셀을 모두 구성할 수 있는 셀정보로서 ASIC 등을 구성하기 위한 여러개의 회로셀이 등록된 셀라이브러리에 등록하도록 하였으므로, 제조회사(maker)에 있어서는 동일 기능의 회로에 관해서는 1종류의 셀만을 설계하면 좋으므로 설계의 부담 및 설계한 회로셀의 지연시간 등의 특성추출, 사양서에 기술하는 등의 수고도 경감되고, 더 나아가서는 비용절감을 도모할 수 있다는 효과가 있다.
또, 하나의 반도체칩상에 사용되는 회로의 기능 등에 따라 기판전위고정형셀과 기판전위가변형셀을 적절하게 혼재시키는 것에 의해, 칩사이즈와 소비전력 및 동작속도가 최적화된 반도체집적회로를 용이하게 실현할 수 있다는 효과가 있다.
또, 설계자는 셀라이브러리에 등록되어 있는 회로셀을 사용해서 설계를 실행하는 데에 있어서, 논리시뮬레이션 완료후에 대기전류를 소정값 이하로 억제할 필요성이 생기거나 논리시뮬레이션에 의해서 대기전류가 예측한 값 이상으로 되는 것이 명확하게 된 경우에도 기판전위고정형셀을 기판전위가변형셀로 치환하는 것에 의해서 용이하게 대응할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라 구체적으로 설명하였지만, 본 발명의 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지 변경가능한 것은 물론이다. 예를 들면 상기 실시예의 공통셀위상에 있어서, 기판으로의 콘택트영역의 설계정보를 셀정보에 부가한 채 콘택트홀을 형성할지의 여부를 선택하는 것에 의해 기판전위고정형셀과 기판전위가변형셀중의 어느 한쪽을 형성할 것인지를 지정할 수 있도록 해도 좋다. 또한, 이 경우, 기판으로의 콘택트홀을 마스크하기 위한 데이타를 기술한 층을 특별히 정의해서 상기 층의 데이타의 사용의 유무에 의해 기판전위고정형셀과 기판전위가변형셀의 선택에 대응시킬 수 있다.
또, 상기 실시예에서는 공통셀위상에서 소정 대상을 삭제 또는 추가하는 것에 의해 기판전위고정형셀과 기판전위가변형셀의 선택을 가능하게 하고 있지만, 도 4의 (a)에 도시한 바와 같은 기판전위고정형셀을 공통셀로 하고, 이 셀에 기판전위공급선으로서의 VBP선 및 VBN선을 기계언어를 사용해서 부가하는 것에 의해, 도 4의 (b)와 같은 기판전위가변형셀을 형성할 수 있도록 해도 좋다. 또, 상기 실시예에서는 CMOS인버터셀에 적용한 경우에 대해 설명하였지만, 플립플롭회로셀 또는 그 밖의 회로셀에도 적용할 수 있다.
또, 상기 실시예에서는 대기시에 소오스-기판간에 높은 역바이어스전압을 인가해서 MOSFET의 임계값을 높게 하고 누설전류를 감소시켜 저소비전력화를 도모하도록 한 LSI에 적용한 경우에 대해 설명하였지만, 테스트시에만 외부에서 기판바이어스전압을 공급해서 누설전류를 측정하는 것에 의해 소정값 이상의 전류가 흐르는 LSI를 검출할 수 있도록 한 테스트가능한 LSI로서도 실현할 수 있다.
이상의 설명에서는 주로 본 발명자에 의해 이루어진 발명을 그 배경으로 된 이용분야인 ASIC에 적용한 경우에 대해 설명하였지만, 본 발명은 그것에 한정되는 것은 아니고, 게이트어레이 또는 그 밖의 반도체집적회로에 널리 이용할 수 있다.
본원에 있어서 개시되는 발명중 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 다음과 같다.
즉, 반도체집적회로의 설계에 있어서는 동일 기능의 회로에 관해서는 1종류의 회로셀만을 설계하면 좋으므로, 설계의 부담 및 설계한 회로셀의 지연시간 등의 특성추출, 사양서에 기술하는 등의 수고도 경감되고 비용절감이 달성된다. 또, 하나의 반도체칩상에 회로셀이 사용되는 회로부분의 기능 등에 따라 기판전위고정형셀과 기판전위가변형셀을 적절하게 혼재시키는 것에 의해, 칩사이즈와 소비전력 및 동작속도가 최적화된 반도체집적회로를 용이하게 실현할 수 있다.
도 1은 본 발명을 적용한 CMOS인버터의 공통셀위상의 1예를 도시한 평면레이아웃 패턴도,
도 2는 도 1의 Ⅱ-Ⅱ선을 따른 단면구성예를 도시한 단면도,
도 3의 (a)는 대상A를 도시한 평면레이아웃패턴도이고, 도 3의 (b)는 대상B를 도시한 평면레이아웃패턴도,
도 4의 (a), 도 4의 (b)는 각각 CMOS인버터의 공통셀위상을 사용해서 구성한 기판전위고정형 CMOS인버터 및 기판전위가변형 CMOS인버터의 레이아웃패턴을 도시한 평면도,
도 5의 (a)는 기판전위가변형 CMOS인버터셀을 사용하는 경우의 기판바이어스제어회로의 구성예를 도시한 회로도이고, 도 5의 (b)는 기판전위가변형 논리셀의 레이아웃패턴을 도시한 평면도이며, 도 5의 (c)는 기판전위고정형 논리셀의 레이아웃패턴을 도시한 평면도,
도 6a는 기판전위가변형 CMOS인버터셀을 사용하는 경우의 기판바이어스 제어회로의 다른 예를 도시한 회로도이고, 도 6b는 기판전위고정형 논리셀열의 레이아웃패턴을 도시한 평면도,
도 7a는 CMOS인버터의 공통셀위상의 다른 예를 도시한 평면레이아웃 패턴도이고, 도 7b는 대상B'를 도시한 평면레이아웃패턴도,
도 8은 본 발명을 적용한 메모리어레이의 1예를 도시한 평면레이아웃도,
도 9는 본 발명을 적용한 메모리셀급전부를 갖는 메모리매트의 1예를 도시한 평면레이아웃도,
도 10은 메모리셀급전부의 공통셀위상의 실시예를 도시한 평면레이아웃 패턴도 및 단면도,
도 11은 메모리셀급전부의 대상구성예를 도시한 평면레이아웃 패턴도,
도 12는 메모리셀의 셀위상의 실시예를 도시한 평면레이아웃 패턴도,
도 13은 메모리셀의 1실시예를 도시한 회로도,
도 14는 셀을 등록한 라이브러리의 작성수순을 도시한 흐름도,
도 15는 도 13의 흐름도의 스텝S3에서 마련되는 인버터셀의 부품의 일부를 도시한 설명도,
도 16은 본 발명에 관한 공통셀위상을 사용해서 구성되는 반도체집적회로의 1예로서의 ASIC의 구성예를 도시한 블럭도,
도 17은 본 발명에 관한 공통의 셀위상을 사용해서 설계가능하게 한 LSI의 다른 실시예를 도시한 블럭도,
도 18은 본 발명을 적용한 LSI의 변형예를 도시한 개념도,
도 19는 본 발명의 다른 실시예로서의 웰분리구성의 LSI구조를 도시한 단면도 및 대상구성예를 도시한 평면레이아웃 패턴도,
도 20a는 기판전위고정형 CMOS인버터의 등가회로를 도시한 회로도이고, 도 20b는 도 20a의 구조를 도시한 단면도,
도 21a는 기판전위가변형 CMOS인버터의 등가회로를 도시한 회로도이고, 도 21b는 도 21a의 구조를 도시한 단면도.

Claims (63)

  1. 제1 n웰영역과 제1 p웰영역상에 형성되고 제1 방향으로 배치되는 기판전위 가변형셀;
    제2 n웰영역과 제2 p웰영역상에 형성되고 제3 방향으로 배치되는 기판전위 고정형셀 및;
    상기 기판전위 가면형셀에 제1 및 제3 전압을 선택적으로 공급하는 기판바이어스 제어회로를 포함하고,
    상기 제1 n웰영역은 상기 제1 방향과 수직인 제2 방향으로 상기 제1 p웰영역과 인접해서 배치되고,
    상기 기판전위 가변형셀은 제1, 제2, 제3 및 제4 전원공급선을 포함하고,
    상기 제2 n웰영역은 상기 제3 방향과 수직인 제4 방향으로 상기 제2 p웰영역과 인접해서 배치되고,
    상기 기판전위 고정형셀은 제5 및 제6 전원공급선을 포함하고,
    상기 제1 전원공급선은 상기 제1 방향에 있어서 상기 제1 p웰영역상으로 연장하고, 제1 전압 또는 제2 전압의 하나가 상기 제1 p웰영역으로 공급되도륵 상기 제1 p웰영역에 전기적으로 접속되고,
    상기 제2 전원공급선은 상기 제1 방향에 있어서 상기 제1 p웰영역상으로 연장하고, 상기 제2 전압을 공급하기 위해 상기 기판전위 가변형셀의 트랜지스터에 전기적으로 접속되고,
    상기 제3 전원공급선은 상기 제1 방향에 있어서 상기 제1 n웰영역상으로 연장하고, 제3 전압 또는 제4 전압중의 하나가 상기 제1 n웰영역으로 공급되도록 상기 제1 n웰영역에 전기적으로 접속되고,
    상기 제4 전원공급선은 상기 제1 방향에 있어서 상기 제1 n웰영역상으로 연장하고, 상기 제4 전압을 공급하기 위해 상기 기판전위 가변형셀의 트랜지스터에 전기적으로 접속되고,
    상기 제5 전원공급선은 상기 제3 방향에 있어서 상기 제2 p웰영역상으로 연장하고, 상기 제2 전압을 공급하기 위해 상기 기판전위 고정형셀의 트랜지스터에 전기적으로 접속되고,
    상기 제2 전압은 상기 제2 p웰영역으로 공급되고,
    상기 제6 전원공급선은 상기 제3 방향에 있어서 상기 제2 n웰영역상으로 연장하고, 상기 제4 전압을 공급하기 위해 상기 기판전위 고정형셀의 트랜지스터에 전기적으로 접속되고,
    상기 제4 전압은 상기 제2 n웰영역에 공급되고,
    상기 제2 전원공급선과 상기 제4 전원공급선은 상기 제2 방향에 있어서 상기 제1 전원공급선과 상기 제3 전원공급선 사이에 배치되고,
    상기 제2 방향에 있어서 상기 제1 n웰영역과 상기 제1 p웰영역의 폭은 상기 제4 방향에 있어서 상기 제2 n웰영역과 상기 제2 p웰영역의 폭보다 큰 반도체 집적회로장치.
  2. 제1항에 있어서,
    상기 기판전위 가변형셀에 선택적으로 공급되는 상기 제1 및 제3 전압을 발생하는 기판전위 발생회로를 더 포함하는 반도체 집적회로장치.
  3. 제1항에 있어서,
    상기 기판바이어스 제어회로를 제어하는 신호는 외부로부터 입력되는 반도체집적회로장치
  4. 제1항에 있어서,
    상기 기판바이어스 제어회로는 기판전위 가변형셀의 소정개수마다 마련되고 하나의 셀열형대로 여러개 마련되는 제1 스위치회로를 포함하는 반도체 집적회로장치.
  5. 제4항에 있어서,
    상기 기판바이어스 제어회로는 여러 개의 제1 스위치회로와 공통인 회로로서 마련되고 상기 바이어스 전위 발생회로에서 발생되는 바이어스 전압이 상기 기판전위 가변형셀에 공급되는 경우에 사용된 스위치로서 기능하는 제2 스위치회로를 더 구비하는 반도체 집적회로장치.
  6. 제1항에 있어서,
    상기 제2 방향에 있어서 상기 제2 전원공급선과 상기 제4 전원공급선 사이의 거리와 상기 제4 방향에 있어서 상기 제5 전원공급선과 상기 제6 전원공급선 사이의 거리는 대략 동일한 반도체 집적회로장치.
  7. 제1 n웰영역과 제1 p웰영역상에 형성되고 제1 방향으로 배치되는 기판전위 가면형셀 및;
    제2 n웰영역과 제2 p웰영역상에 형성되고 제3 방향으로 배치되는 기판전위 고정형셀을 포함하고,
    상기 제1 n웰영역은 상기 제1 방향과 수직인 제2 방향으로 상기 제1 p웰영역과 인접해서 배치되고,
    상기 기판전위 가변형셀은 제1, 제2, 제3 및 제4 전원공급선을 포함하고,
    상기 제2 n웰영역은 상기 제3 방향과 수직인 제4 방향으로 상기 제2 p웰영역과 인접해서 배치되고,
    상기 기판전위 고정형셀은 제5 및 제6 전원공급선을 포함하고,
    상기 제1 전원공급선은 상기 제1 방향에 있어서 상기 제1 p웰영역상으로 연장하고, 제1 전압 또는 제2 전압중의 하나가 상기 제1 p웰영역으로 공급되도록 상기 제1 p웰영역에 전기적으로 접속되고,
    상기 제2 전원공급선은 상기 제1 방향에 있어서 상기 제1 p웰영역상으로 연장하고, 제3 전압을 공급하기 위해 상기 기판전위 가변형셀의 트랜지스터에 전기적으로 접속되고,
    상기 제3 전원공급선은 상기 제1 방향에 있어서 상기 제1 n웰영역상으로 연장하고, 제4 전압 또는 제5 전압중의 하나가 상기 제1 n웰영역으로 공급되도록 상기 제1 n웰영역에 전기적으로 접속되고,
    상기 제4 전원공급선은 상기 제1 방향에 있어서 상기 제1 n웰영역상으로 연장하고, 제6 전압을 공급하기 위해 상기 기판전위 가변형셀의 트랜지스터에 전기적으로 접속되고,
    상기 제5 전원공급선은 상기 제3 방향에 있어서 상기 제2 p웰영역상으로 연장하고, 상기 제3 전압을 공급하기 위해 상기 기판전위 고정형셀의 트랜지스터에 전기적으로 접속되고,
    상기 제2 전압은 상기 제2 p웰영역으로·공급되고,
    상기 제6 전원공급선은 상기 제3 방향에 있어서 상기 제2 n웰영역상으로 연장하고, 상기 제6 전압을 공급하기 위해 상기 기판전위 고정형셀의 트랜지스터에 전기적으로 접속되고,
    상기 제5 전압은 상기 제2 n웰영역에 공급되고,
    상기 제2 전원공급선과 상기 제4 전원공급선은 상기 제2 방향에 있어서 상기 제1 전원공급선과 상기 제3 전원공급선 사이에 배치되고,
    상기 제2 방향에 있어서 상기 제1 n웰영역과 상기 제1 p웰영역의 폭은 상기 제4 방향에 있어서 상기 제2 n웰영역과 상기 제2 p웰영역의 폭보다 큰 반도체 집적회로장치.
  8. 제3항에 있어서,
    상기 제2 방향에 있어서 상기 제2 전원공급선과 상기 제4 전원공급선 사이의 거리는 상기 제4 방향에 있어서 상기 제5 전원공급선과 상기 제6 전원공급선 사이의 거리와 대략 동일한 반도체 집적회로장치.
  9. 제1 n웰영역과 제1 p웰영역상에 형성되고 제1 방향으로 배치되는기판전위 가변형셀 및;
    제2 n웰영역과 제2 p웰영역상에 형성되고 제3 방향으로 배치되는 기판전위 고정형셀을 포함하고,
    상기 제1 n웰영역은 상기 제1 방향과 수직인 제2 방향으로 상기 제1 p웰영역과 인접해서 배치되고,
    상기 기판전위 가변형셀은 제1, 제2, 제3 및 제4 전원공급선을 포함하고,
    상기 제2 n웰영역은 상기 제3 방향과 수직인 제4 방향으로 상기 제2 p웰영역과 인접해서 배치되고,
    상기 기판전위 고정형셀은 제5 및 제6 전윈공급선을 포함하고,
    상기 제1 전원공급선은 상기 제1 방향에 있어서 상기 제1 p웰영역상으로 연장하고, 제1 전압 또는 제2 전압의 하나가 상기 제1 p웰영역으로 공급되도록 상기 제1 p웰영역에 전기적으로 접속되고,
    상기 제2 전원공급선은 상기 제1 방향에 있어서 상기 제1 p웰영역상으로 연장하고, 제3 전압을 공급하기 위해 상기 기판전위 가변형셀의 트랜지스터에 전기적으로 접속되고,
    상기 제3 전원공급선은 상기 제1 방향에 있어서 상기 제1 n웰영역상으로 연장하고, 제4 전압 또는 제5 전압중의 하나가 상기 제1 n웰영역으로 공급되도록 상기 제1 n웰영역에 전기적으로 접속되고,
    상기 제4 전원공급선은 상기 제1 방향에 있어서 상기 제1 n웰영역상으로 연장하고, 제6 전압을 공급하기 위해 상기 기판전위 가변형셀의 트랜지스터에 전기적으로 접속되고,
    상기 제5 전원공급선은 상기 제3 방향에 있어서 상기 제2 p웰영역상으로 연장하고, 상기 제3 전압을 공급하기 위해 상기 기판전위 고정형셀의 트랜지스터에 전기적으로 접속되고,
    상기 제2 전압은 상기 제2 p웰영역으로 공급되고,
    상기 제6 전원공급선은 상기 제3 방향에 있어서 상기 제2 n웰영역상으로 연장하고, 상기 제6 전압을 공급하기 위해 상기 기판전위 고정형셀의 트랜지스터에 전기적으로 접속되고,
    상기 제2 방향에 있어서 상기 제1 n웰영역과 상기 제1 p웰영역의 폭은 상기 제4 방향에 있어서 상기 제2 n웰영역과 상기 제2 p웰영역의 폭과 대략 동일하고,
    상기 제2 방향에 있어서 상기 제2 전원공급선과 상기 제4 전원공급선은 상기 제1 전원공급선과 상기 제3 전원공급선 사이에 배치되고,
    상기 제4 방향에 있어서 상기 제5 전원공급선의 폭은 상기 제2 방향에 있어서 상기 제2 전원공급선의 폭보다 크고,
    상기 제4 방향에 있어서 상기 제6 전원공급선의 폭은 상기 제2 방향에 있어서 상기 제4 전원공급선의 폭보다 큰 반도체 집적회로장치.
  10. 제1항에 있어서,
    상기 기판전위 가변형셀은 셀열형태로 상기 제1 방향으로 배치되고,
    상기 기판전위 가변형셀의 여러개의 상기 셀열은 상기 제2 방향으로 배치되고,
    상기 기판전위 고정형셀은 셀열형태로 상기 제3 방향으로 배치되고,
    상기 기판전위 고정형셀의 여러개의 상기 셀열은 상기 제4 방향으로 배지되는 반도체 집적회로장치.
  11. 제7항에 있어서,
    상기 기판전위 가변형셀은 셀열형태로 상기 제1 방향으로 배치되고,
    상기 기판전위 가변형셀의 여러개의 상기 셀열은 상기 제2 방향으로 배치되고,
    상기 기판전위 고정형셀은 셀열형태로 상기 제3 방향으로 배치되고,
    상기 기판전위 고정형셀의 여러개의 상기 셀열은 상기 제4 방향으로 배치되는 반도체 집적회로장치.
  12. 제9항에 있어서,
    상기 기판전위 가변형셀은 셀열형태로 상기 제1 방향으로 배치되고,
    상기 기판전위 가변형셀의 여러개의 상기 셀열은 상기 제2 방향으로 배치되고,
    상기 기판전위 고정형셀은 셀열형태로 상기 제3 방향으로 배치되고,
    상기 기판전위 고정형셀의 여러개의 상기 셀열은 상기 제4 방향으로 배치되는 반도체 집적회로장치.
  13. 제1항에 있어서,
    상기 제1 전압은 상기 제2 전압보다 낮고,
    상기 제3 전압은 상기 제4 전압보다 큰 반도체 집적회로장치
  14. 제13항에 있어서,
    상기 제1 전압과 상기 제3 전압은 대기시에 상기 제1 p웰영역과 상기 제1 n웰영역에 각각 공급되는 반도체 집적회로장치.
  15. 제7항에 있어서,
    상기 제1 전압은 상기 제2 전압보다 낮고,
    상기 제4 전압은 상기 제5 전압보다 큰 반도체 집적회로장치
  16. 제15항에 있어서,
    상기 제1 전압과 상기 제4 전압은 대기시에 상기 제1 p웰영역과 상기 제1 n웰영역에 각각 공급되는 반도체 집적회로장치.
  17. 제9항에 있어서,
    상기 제1 전압은 상기 제2 전압보다 낮고,
    상기 제4 전압은 상기 제5 전압보다 큰 반도체 집적회로장치.
  18. 제17항에 있어서,
    상기 제1 전압과 상기 제4 전압은 대기시에 상기 제1 p웰영역과 상기 제1 n웰영역에 각각 공급되는 반도체 집적회로장치.
  19. 제7항에 있어서,
    상기 제2 전압은 상기 제3 전압과 대략 동일하고, 상기 제5 전압은 상기 세6전압과 대략 동일한 반도체 집적회로장치.
  20. 반도체기판내에 형성되고 제1 방향으로 연장하는 제1 p웰영역;
    상기 기판내에 헝성되고 상기 제1 방향으로 연장하며 상기 제1 방향과 수식인 제2 방향에 있어서 상기 제1 p웰영역과 인접해서 배치되는 제1 n웰영역;
    상기 기판내에 형성되고 제3 방향으로 연장하는 제2 p웰영역;
    상기 기판내에 형성되고 상기 제3 방향으로 연장하며 상기 제3 방향과 수직인 제4 방향에 있어서 상기 제2 p웰영역과 인접해서 배치되는 제2 n웰영역;
    상기 제1 p웰영역에 형성되는 제1 n채널 MISFET;
    상기 제1 n웰영역에 형성되는 제1 p채널 MISFET;
    상기 제2 p웰영역에 형성되는 제2 n채널 MISFET;
    상기 제2 n웰영역에 형성되는 제2 p채널 MISFET;
    상기 제1 방향에 있어서 상기 제1 p웰영역으로 연장하고, 제1 전압 또는 제2 전압중의 하나가 상기 제1 p웰영역에 공급되도록 상기 제1 p웰영역에 전기적으로 접속되는 제1 전원공급선;
    상기 제1 방향에 있어서 상기 제1 p웰영역상으로 연장하고, 제3 전압이 상기 제1 n채널 MISFET의 소오스영역에 공급되도록 상기 제1 n채널 MISFET의 소오스영역에 전기적으로 접속되는 제2 전원공급선;
    상기 제1 방향에 있어서 상기 제1 n웰영역상으로 연장하고, 제4 전압 또는 제5 전압중의 하나가 상기 제1 n웰영역에 공급되도록 상기 제1 n웰영역에 전기적으로 접속되는 제3 전원공급선;
    상기 제1 방향에 있어서 상기 제1 n웰영역상으로 연장하고, 제6 전압이 상기 제1 p채널 MISFET의 소오스영역에 공급되도록 상기 제1 p채널 MISFET의 소오스영역에 전기적으로 접속되는 제4 전원공급선;
    상기 제3 방향에 있어서 상기 제2 p웰영역상으로 연장하고, 상기 제3 전압이 상기 제2 n채널 MISFET의 소오스영역에 공급되도록 상기 제2 n 채널MISFET의 소오스영역에 전기적으로 접속되는 제5 전원공급선 및;
    상기 제3 방향에 있어서 상기 제2 n웰영역상으로 연장하고, 상기 제6 전압이 상기 제2 p채널 MISFET의 소오스영역에 공급되도록 상기 제2 p채널 MISFET의 소오스영역에 전기적으로 접속되는 제6 전원공급선을 포함하고;
    상기 제2 전압은 상기 제2 p웰영역에 공급되고,
    상기 제5 전압은 상기 제2 n웰영역에 공급되고,
    상기 제2 전원공급선과 상기 제4 전원공급선은 상기 제2 방향에 있어서 상기 제1 전원공급선과 상기 제3 전원공급선 사이에 배치되고, 상기 제2 방향에 있어서 상기 제1 n웰영역과 상기 제1 P웰영역 사이의 폭은 상기 제4 방향에 있어서 상기 제2 n웰영역과 상기 제2 p웰영역 사이의 폭보다 큰 반도체 집적회로장치.
  21. 제20항에 있어서,
    상기 제2 방향에 있어서 상기 제2 전원공급선과 상기 제4 전원공급선 사이의 거리는 상기 제4 방향에 있어서 상기 제5 전원공급선과 상기 제6 전원공급선 사이의 거리와 대략 동일한 반도체 집적회로장치.
  22. 제20항에 있어서,
    상기 제1 전압은 상기 제2 전압보다 낮고,
    상기 제4 전압은 상기 제5 전압보다 큰 반도체 집적회로장치.
  23. 제22항에 있어서,
    상기 제1 전압과 상기 제4 전압은 대기시에 상기 제1 p웰영역과 상기 세1의 n웰영역에 각각 공급되는 반도체 집적회로장치.
  24. 제20항에 있어서,
    상기 제1 n채널 MISFET와 상기 제1 p채널 MISFET로 이루어지는 논리회로는 상기 제1 방향으로 배치되고,
    상기 제2 n채널 MISFET와 상기 제2 p채널 MISFET로 이루어지는 논리회로는 상기 제3 방향으로 배치되는 반도체 집적회로장치.
  25. 제20항에 있어서,
    상기 제5 전원공급선은 상기 제2 전압을 공급하기 위해 상기 제2 p웰영역에 전기적으로 접속되고,
    상기 제6 전원공급선은 상기 제4 전압을 공급하기 위해 상기 제2 n웰영역에 전기적으로 접속되는 반도체 집적회로장치.
  26. 제20항에 있어서,
    상기 제1 전압은 상기 제2 전압보다 낮고,
    상기 제2 전압은 상기 제3 전압과 대략 동일하고,
    상기 제4 전압은 상기 제5 전압보다 크고,
    상기 제5 전압은 상기 제6 전압과 대략 동일하고,
    상기 제1 전압과 상기 제4 전압은 대기시에 상기 제1 p웰영역과 상기 세1의 n웰영역에 각각 공급되는 반도체 집적회로장치
  27. 반도체기판내에 형성되고 제1 방향으로 연장하는 제1 p웰영역;
    상기 기판내에 형성되고 상기 제1 방향으로 연장하며 상기 제1 방향과 수직인 제2 방향에 있어서 상기 제1 p웰영역과 인접해서 배치되는 제1 n웰영역;
    상기 기판내에 형성되고 제3 방향으로 연장하는 제2 p웰영역;
    상기 기판내에 형성되고 상기 제3 방향으로 연장하며 상기 제3 방향과 수식인 제4 방향에 있어서 상기 제2 p웰영역과 인접해서 배치되는 제2 n웰영역;
    상기 제1 p웰영역에 형성되는 제1 n채널 MISFET;
    상기 제1 n웰영역에 형성되는 제1 p채널 MISFET;
    상기 제2 p웰영역에 형성되는 제2 n채널 MISFET;
    상기 제2 n웰영역에 형성되는 제2 p채널 MISFET;
    상기 제1 방향에 있어서 상기 제1 p웰영역으로 연장하고, 제1 전압 또는 제2 전압중의 하나가 상기 제1 p웰영역에 공급되도록 상기 제1 p웰영역에 전기적으로 접속되는 제1 전원공급선;
    상기 제1 방향에 있어서 상기 제1 p웰영역상으로 연장하고, 제3 전압이 상기 제1 n채널 MISFET의 소오스영역에 공급되도록 상기 제1 n채널 MISFET의 소오스영역에 전기적으로 접속되는 제2 전원공급선;
    상기 제1 방향에 있어서 상기 제1 n웰영역상으로 연장하고, 제4 전압 또는 제5 전압중의 하나가 상기 제1 n웰영역에 공급되도록 상기 제1 n웰영역에 전기적으로 접속되는 제3 전원공급선;
    상기 제1 방향에 있어서 상기 제1 n웰영역상으로 연장하고, 제6 전압이 상기 제1 p채널 MISFET의 소오스영역에 공급되도록 상기 제1 p채널 MISFE의 소오스영역에 전기적으로 접속되는 제4 전원공급선;
    상기 제3 방향에 있어서 상기 제2 p웰영역상으로 연장하고, 상기 제3 전압이 상기 제2 n채널 MISFET의 소오스영역에 공급되도록 상기 제2 n채널MISFET의 소오스영역에 전기적으로 접속되는 제5 전원공급선 및;
    상기 제3 방향에 있어서 상기 제2 n웰영역상으로 연장하고, 상기 제6 전압이 상기 제2 p채널 MISFET의 소오스영역에 공급되도록 상기 제2 p채널MISFET의 소오스영역에 전기적으로 접속되는 제6 전원공급선을 포함하고;
    상기 제2 전압은 상기 제2 p웰영역에 공급되고,
    상기 제5 전압은 상기 제2 n웰영역에 공급되고,
    상기 제2 방향에 있어서 상기 제1 n웰영역과 상기 제1 p웰영역의 폭은상기 제4 방향에 있어서 상기 제2 n웰영역과 상기 제2 p웰영역의 폭과 대략 동일하고,
    상기 제2 전원공급선과 상기 제4 전원공급선은 상기 제2 방향에 있어서 상기 제1 전원공급선과 상기 제3 전원공급선 사이에 배치되고,
    상기 제4 방향에 있어서 상기 제5 전원공급선의 폭은 상기 제2 방향에 있어서 상기 제2 전원공급선의 폭보다 크고,
    상기 제4 방향에 있어서 상기 제6 전원공급선의 폭은 상기 제2 방향에 있어서 상기 제4 전원공급선의 폭보다 큰 반도체 집적회로장치.
  28. 제27항에 있어서,
    상기 제2 방향에 있어서 상기 제2 전원공급선과 상기 제4 전원공급선 사이의 거리는 상기 제4 방향에 있어서 상기 제5 전원공급선과 상기 제6 전원공급선 사이의 거리와 대략 동일한 반도체 집적회로장치.
  29. 제27항에 있어서,
    상기 제1 전압은 상기 제2 전압보다 낮고,
    상기 제4 전압은 상기 제5 전압보다 큰 반도체 집적회로장치.
  30. 제29항에 있어서,
    상기 제1 전압과 상기 제4 전압은 대기시에 상기 제1 p웰영역과 상기 세1의 n웰영역에 각각 공급되는 반도체 집적회로장치.
  31. 제1 n웰영역과 제1 p웰영역상에 형성되고 제1 방향으로 배치되는 기판전위 가변형셀 및;
    제2 n웰영역과 제2 p웰영역상에 형성되고 제3 방향으로 배치되는 기판전위 고정형셀을 포함하고,
    상기 제1 n웰영역은 상기 제1 방향과 수직인 제2 방향으로 상기 제1 p웰영역과 인접해서 배치되고,
    상기 기판전위 가변형셀은 제1, 제2, 제3 및 제4 전원공급선을 포함하고,
    상기 제2 n웰영역은 상기 제3 방향과 수직인 제4 방향으로 상기 제2 p웰영역과 인접해서 배치되고,
    상기 기판전위 고정형셀은 제5 및 제6 전원공급선을 포함하고,
    상기 제1 전원공급선은 상기 제1 방향에 있어서 상기 제1 p웰영역상으로 연장하고, 제1 전압 또는 제2 전압중의 하나가 상기 제1 p웰영역으로 공급되도록 상기 제1 p웰영역에 전기적으로 접속되고,
    상기 제2 전원공급선은 상기 제1 방향에 있어서 상기 제1 p웰영역상으로 연장하고, 제3 전압을 공급하기 위해 상기 기판전위 가변형셀의 트랜지스터에서 전기적으로 접속되고,
    상기 제3 전원공급선은 상기 제1 방향에 있어서 상기 제1 n웰영역상으로 연장하고, 제4 전압 또는 제5 전압중의 하나가 상기 제1 n웰영역으로 공급되도록 상기 제1 n웰영역에 전기적으로 접속되고,
    상기 제4 전원공급선은 상기 제1 방향에 있어서 상기 제1 n웰영역상으로연장하고, 제6 전압을 공급하기 위해 상기 기판전위 가변형셀의 트랜지스터에 전기적으로 접속되고,
    상기 제5 전원공급선은 상기 제3 방향에 있어서 상기 제2 p웰영역상으로 연장하고, 상기 제3 전압을 공급하기 위해 상기 기판전위 고정형셀의 트랜지스터에 전기적으로 접속되고,
    상기 제2 전압은 상기 제2 p웰영역에 공급되고,
    상기 제6 전원공급선은 상기 제3 방향에 있어서 상기 제2 n웰영역상으로 연장하고, 상기 제6 전압을 공급하기 위해 상기 기판전위 고정형셀의 트랜지스터에 전기적으로 접속되고,
    상기 제5 전압은 상기 제2 n웰영역에 공급되고,
    상기 제2 전원공급선과 상기 제4 전원공급선은 상기 제2 방향에 있어서 상기 제1 전원공급선과 상기 제3 전원공급선 사이에 배치되고,
    상기 제2 방향에 있어서 상기 제1 전원공급선과 상기 제3 전원공급선 사이의 거리는 상기 제4 방향에 있어서 상기 제5 전원공급선과 상기 제6 전원공급선 사이의 거리보다 큰 반도체 집적회로장치.
  32. 제31항에 있어서,
    상기 기판전위 가변형셀은 셀열형태로 상기 제1 방향으로 배치되고,
    상기 기판전위 가면형셀의 여러개의 상기 셀열은 상기 제2 방향으로 배치되고,
    상기 기판전위 고정형셀은 셀열형태로 상기 제3 방향으로 배치되고,
    상기 기판전위 고정형셀의 여러개의 상기 셀열은 상기 제4 방향으로 배치되는 반도체 집적회로장치.
  33. 제31항에 있어서,
    상기 제2 방향에 있어서 상기 제2 전원공급선과 상기 제4 전원공급선의 사이의 거리는 상기 제4 방향에 있어서 상기 제5 전원공급선과 상기 제6 전원공급선의사이의 거리와 대략 동일한 반도체 집적회로장치.
  34. 제31항에 있어서,
    상기 제1 전압은 상기 제2 전압보다 낮고,
    상기 제4 전압은 상기 제5 전압보다 큰 반도체 집적회로장치.
  35. 제34항에 있어서,
    상기 제1 전압과 상기 제4 전압은 대기시에 상기 제1 p웰영역과 상기 세1의 n웰영역에 각각 공급되는 반도체 집적회로장치.
  36. 제1 n웰영역과 제1 p웰영역상에 형성되고 제1 방향으로 배치되는 기판전위 가변형셀 및;
    제2 n웰영역과 제2 p웰영역상에 형성되고 제3 방향으로 배치되는 기판전위 고정형셀을 포함하고,
    상기 제1 n웰영역은 상기 제1 방향과 수직인 제2 방향으로 상기 제1 p웰영역과 인접해서 배치되고,
    상기 기판전위 가변형셀은 제1, 제2, 제3 및 제4 전원공급선을 포함하고,
    상기 제2 n웰영역은 상기 제3 방향과 수직인 제4 방향으로 상기 제2 p웰영역과 인접해서 배치되고,
    상기 기판전위 고정형셀은 제5 및 제6 전원공급선을 포함하고,
    상기 제1 전원공급선은 상기 제1 방향에 있어서 상기 제1 p웰영역상으로 연장하고, 제1 전압 또는 제2 전압중의 하나가 상기 제1 p웰영역으로 공급되도록 상기 제1 p웰영역에 전기적으로 접속되고,
    상기 제2 전원공급선은 상기 제1 방향에 있어서 상기 제1 p웰영역상으로 연장하고, 제3 전압을 공급하기 위해 상기 기판전위 가변형셀의 트랜지스터에 전기적으로 접속되고,
    상기 제3 전원공급선은 상기 제1 방향에 있어서 상기 제1 n웰영역상으로 연장하고, 제4 전압 또는 제5 전압중의 하나가 상기 제1 n웰영역으로 공급되도록 상기 제1 n웰영역에 전기적으로 접속되고,
    상기 제4 전원공급선은 상기 제1 방향에 있어서 상기 제1 n웰영역상으로 연장하고, 제6 전압을 공급하기 위해 상기 기판전위 가변형셀의 트랜지스터에 전기적으로 접속되고,
    상기 제5 전원공급선은 상기 제3 방향에 있어서 상기 제2 p웰영역상으로 연장하고, 상기 제3 전압을 공급하기 위해 상기 기판전위 고정형셀의 트랜지스터에 전기적으로 접속되고,
    상기 제2 전압은 상기 제2 p웰영역에 공급되고,
    상기 제6 전원공급선은 상기 제3 방향에 있어서 상기 제2 n웰영역상으로 연장하고, 상기 제6 전압을 공급하기 위해 상기 기판전위 고정형셀의 트랜지스터에 전기적으로 접속되고,
    상기 제5 전압은 상기 제2 n웰영역에 공급되고,
    상기 제2 전원공급선과 상기 제4 전원공급선은 상기 제2 방향에 있어서 상기 제1 전원공급선과 상기 제3 전원공급선 사이에 배치되고,
    상기 제2 방향에 있어서 상기 제1 전원공급선과 상기 제3 전원공급선 사이의 거리는 상기 제4 방향에 있어서 상기 제5 전원공급선과 상기 제6 전원공급선 사이의 거리보다 크고,
    상기 제4 방향에 있어서 상기 제5 전원공급선의 폭은 상기 제2 방향에 있어서 상기 제2 전원공급선의 폭보다 크고,
    상기 제4 방향에 있어서 상기 제6 전원공급선의 폭은 상기 제2 방향에 있어서 상기 제4 전원공급선의 폭보다 큰 반도체 집적회로장치.
  37. 제36항에 있어서,
    상기 기판전위 가변헝셀은 셀열형태로 상기 제1 방향으로 배치되고,
    상기 기판전위 가변형셀의 여러개의 상기 셀열은 상기 제2 방향으로 배치되고,
    상기 기판전위 고정형셀은 셀열형태로 상기 제3 방향으로 배치되고.
    상기 기판전위 고정형셀의 여러개의 상기 셀열은 상기 제4 방향으로 배치되는 반도체 집적회로장치.
  38. 제36항에 있어서,
    상기 제2 방향에 있어서 상기 제2 전원공급선과 상기 제4 전원공급선 사이의 거리는 상기 제4 방향에 있어서 상기 제5 전원공급선과 상기 제6 선원공급선 사이의 거리와 대략 동일한 반도체 집적회로장치.
  39. 제36항에 있어서,
    상기 제1 전압은 상기 제2 전압보다 낮고,
    상기 제4 전압은 상기 제5 전압보다 큰 반도체 집적회로장치.
  40. 제39항에 있어서,
    상기 제1 전압과 상기 제4 전압은 대기시에 상기 제1 p웰영역과 상기 제1 n웰영역에 각각 공급되는 반도체 집적회로장치.
  41. 제1 n웰영역과 제1 p웰영역상에 형성되고 제1 방향으로 배치되는 기판전위 가변형셀 및;
    제2 n웰영역과 제2 p웰영역상에 형성되고 제3 방향으로 배치되는 기판전위 고정형셀을 포함하고,
    상기 제1 n웰영역은 상기 제1 방향과 수직인 제2 방향으로 상기 제1 p웰영역과 인접해서 배치되고,
    상기 기판전위 가변형셀은 제1, 제2, 제3 및 제4 전원공급선을 포함하고,
    상기 제2 n웰영역은 상기 제3 방향과 수직인 제4 방향으로 상기 제2 p웰영역과 인접해서 배치되고,
    상기 기판전위 고정형셀은 제5 및 제6 전원공급선을 포함하고,
    상기 제1 전원공급선은 상기 제1 방향에 있어서 상기 제1 p웰영역상으로 연장하고, 제1 전압 또는 제2 전압중의 하나가 상기 제1 p웰영역으로 공급되도록 상기 제1 p웰영역에 전기적으로 접속되고,
    상기 제2 전원공급선은 상기 제1 방향에 있어서 상기 제1 p웰영역상으로 연장하고, 제3 전압을 공급하기 위해 상기 기판전위 가변형셀의 트랜지스터에 전기적으로 접속되고,
    상기 제3 전원공급선은 상기 제1 방향에 있어서 상기 제1 n웰영역상으로 연장하고, 제4 전압 또는 제5 전압중의 하나가 상기 제1 n웰영역으로 공급되도록 상기 제1 n웰영역에 전기적으로 접속되고,
    상기 제4 전원공급선은 상기 제1 방향에 있어서 상기 제1 n웰영역상으로 연장하고, 제6 전압을 공급하기 위해 상기 기판전위 가변형셀의 트랜지스터에 전기적으로 접속되고,
    상기 제5 전원공급선은 상기 제3 방향에 있어서 상기 제2 p웰영역상으로 연장하고, 상기 제3 전압을 공급하기 위해 상기 기판전위 고정형셀의 트랜지스터에 전기적으로 접속되고,
    상기 제2 전압은 상기 제2 p웰영역에 공급되고,
    상기 제6 전원공급선은 상기 제3 방향에 있어서 상기 제2 n웰영역상으로 연장하고, 상기 제6 전압을 공급하기 위해 상기 기판전위 고정형셀의 트랜지스터에 전기적으로 접속되고,
    상기 제5 전압은 상기 제2 n웰영역에 공급되고,
    상기 제2 방향에 있어서 상기 제2 전원공급선과 상기 제4 전원공급선 사이의 거리는 상기 제4 방향에 있어서 상기 제5 전원공급선과 상기 제6 전원공급선 사이의 거리와 대략 동일하고,
    상기 제2 방향에 있어서 상기 제1 전원공급선과 상기 제3 전원공급선 사이의 거리는 상기 제4 방향에 있어서 상기 제5 전원공급선과 상기 제6 전원공급선 사이의 거리보다 큰 반도체 집적회로장치.
  42. 제41항에 있어서,
    상기 기판전위 가변형셀은 셀열형태로 상기 제1 방향으로 배치되고,
    상기 기판전위 가변형셀의 여러개의 상기 셀열은 상기 제2 방향으로 배치되고,
    상기 기판전위 고정형셀은 셀열형태로 상기 제3 방향으로 배치되고,
    상기 기판전위 고정형셀의 여러개의 상기 셀열은 상기 제4 방향으로 배치되는 반도체 집적회로장치.
  43. 제41항에 있어서,
    상기 제1 전압은 상기 제2 전압보다 낮고,
    상기 제4 전압은 상기 제5 전압보다 큰 반도체 집적회로상치.
  44. 제43항에 있어서,
    상기 제1 전압과 상기 제4 전압은 대기시에 상기 제1 p웰영역과 상기 제1 n웰영역에 각각 공급되는 반도체 집적회로장치.
  45. 제41항에 있어서,
    상기 제2 방향에 있어서 상기 제2 전원공급선의 폭은 상기 제4 방향에 있어서 상기 제5 전원공급선의 폭과 대략 동일하고, 상기 제2 방향에 있어서 상기 제4전원공급선의 폭은 상기 제4 방향에 있어서 상기 제6 전원공급선의 폭과 대략 동일한 반도체 집적회로장치.
  46. 제45항에 있어서,
    상기 기판전위 가변형셀은 셀열형태로 상기 제1 방향으로 배치되고,
    상기 기판전위 가변형셀의 여러개의 상기 셀열은 상기 제2 방향으로 배치되고,
    상기 기판전위 고정형셀은 셀열형태로 상기 제3 방향으로 배치되고,
    상기 기판전위 고정형셀의 여러개의 상기 셀열은 상기 제4 방향으로 배치되는 반도체 집적회로장치.
  47. 제45항에 있어서,
    상기 제1 전압은 상기 제2 전압보다 낮고,
    상기 제4 전압은 상기 제5 전압보다 큰 반도체 집적회로장치.
  48. 제47항에 있어서,
    상기 제1 전압과 상기 제4 전압은 대기시에 상기 제1 p웰영역과 상기 제1 n웰영역에 각각 공급되는 반도체 집적회로장치.
  49. 반도체기판내에 형성되고 제1 방향으로 연장하는 제1 p웰영역;
    상기 기판내에 형성되고 상기 제1 방향으로 연장하며 상기 제1 방향과 수직인 제2 방향으로 상기 제1 p웰영역과 인접해서 배치되는 제1 n웰영역;
    상기 기판내에 형성되고 제3 방향으로 연장하는 제2 p웰영역;
    상기 기판내에 형성되고 상기 제3 방향으로 연장하며 상기 제3 방향과 수직인 제4 방향으로 상기 제2 p웰영역과 인접해서 배치되는 제2 n웰영역;
    상기 제1 p웰영역에 형성되는 제1 n채널 MISFET;
    상기 제1 n웰영역에 형성되는 제1 p채널 MISFET;
    상기 제2 p웰영역에 형성되는 제2 n채널 MISFET;
    상기 제2 n웰영역에 형성되는 제2 p채널 MISFET;
    상기 제1 방향에 있어서 상기 제1 p웰영역으로 연장하고, 제1 전압 또는 제2 전압중의 하나가 상기 제1 p웰영역으로 공급되도록 상기 제1 p웰영역에 전기적으로 접속되는 제1 전원공급선;
    상기 제1 방향에 있어서 상기 제1 p웰영역상으로 연장하고, 제3 전압이 상기 제1 n채널 MISFET의 소오스영역으로 공급되도록 상기 제1 n채널 MISFET의 소오스영역에 전기적으로 접속되는 제2 전원공급선;
    상기 제1 방향에 있어서 상기 제1 n웰영역상으로 연장하고, 제4 전압 또는 제5 전압중의 하나가 상기 제1 n웰영역으로 공급되도록 상기 제1 n웰영역에 전기적으로 접속되는 제3 전원공급선;
    상기 제1 방향에 있어서 상기 제1 n웰영역상으로 연장하고, 제6 전압이 상기 제1 p채널 MISFET의 소오스영역으로 공급되도록 상기 제1 p채널 MISFET의 소오스영역에 전기적으로 접속되는 제4 전원공급선;
    상기 제3 방향에 있어서 상기 제2 p웰영역상으로 연장하고, 상기 제3 전압이 상기 제2 n채널 MISFET의 소오스영역으로 공급되도록 상기 제2 n채널.MISFET의 소오스영역에 전기적으로 접속되는 제5 전원공급선 및;
    상기 제3 방향에 있어서 상기 제2 n웰영역상으로 연장하고, 상기 제6 전압이 상기 제2 p채널 MISFET의 소오스영역으로 공급되도록 상기 제2 p채널 MISFET의 소오스영역에 전기적으로 접속되는 제6 전원공급선을 포함하고;
    상기 제2 전압은 상기 제2 p웰영역에 공급되고,
    상기 제5 전압은 상기 제2 n웰영역에 공급되고,
    상기 제2 방향에 있어서 상기 제1 전원공급선과 상기 제3 전원공급선 사이의 거리는 상기 제4 방향에 있어서 상기 제5 전원공급선과 상기 제6 전원공급선 사이의 거리보다 크고,
    상기 제2 방향에 있어서 상기 제2 전원공급선과 상기 제4 전원공급선 사이의 거리는 상기 제4 방향에 있어서 상기 제5 전원공급선과 상기 제6 전원공급선 사이의 거리와 대략 동일하고,
    상기 제2 방향에 있어서 상기 제2 전원공급선의 폭은 상기 제4 방향에 있어서 상기 제5 전원공급선의 폭과 대략 동일하고,
    상기 제2 방향에 있어서 상기 제4 전원공급선의 폭은 상기 제4 방향에 있어서 상기 제6 전원공급선의 폭과 대략 동일한 반도체 집적회로장치.
  50. 제49항에 있어서,
    상기 제1 전압은 상기 제2 전압보다 낮고,
    상기 제4 전압은 상기 제5 전압보다 큰 반도체 집적회로장치.
  51. 제50항에 있어서,
    상기 제1 전압과 상기 제4 전압은 대기시에 상기 제1 p웰영역과 상기 제1 n웰영역에 각각 공급되는 반도체 집적회로장치.
  52. 제49항에 있어서,
    상기 제2 방향에 있어서 상기 제1 n웰영역과 상기 제1 p웰영역의 폭은 상기 제4 방향에 있어서 상기 제2 n웰영역과 상기 제2 p웰영역의 폭보다 큰 반도체 집적회로장치.
  53. 제45항에 있어서,
    상기 제2 방향에 있어서 상기 제1 n웰영역과 상기 제1 p웰영역의 폭은 상기 제4 방향에 있어서 상기 제2 n웰영역과 상기 제2 p웰영역의 폭보다 큰 반도체 집적회로장치.
  54. 반도체기판내에 형성되고 제1 방향으로 연장하는 제1 p웰영역;
    상기 기판내에 형성되고 상기 제1 방향으로 연장하며 상기 제1 방향과 수식인 제2 방향으로 상기 제1 p웰영역과 인접해서 배치되는 제1 n웰영역;
    상기 기판내에 형성되고 제3 방향으로 연장하는 제2 p웰영역;
    상기 기판내에 형성되고 상기 제3 방향으로 연장하며 상기 제3 방향과 수직인 제4 방향으로 상기 제2 p웰영역과 인접해서 배치되는 제2 n웰영역;
    상기 제1 p웰영역내에 형성된 제1 n채널 MISFET;
    상기 제1 n웰영역내에 형성된 제1 p채널 MISFET;
    상기 제2 p웰영역내에 형성된 제2 n채널 MISFET;
    상기 제2 n웰영역내에 형성된 제2 p채널 MISFET;
    상기 제1 방향에 있어서 상기 제1 p웰영역상으로 연장하고 제1 전압 또는 제2 전압중의 하나가 상기 제1 p웰영역으로 공급되도록 상기 제1 p웰영역에 전기적으로 접속되는 제1 전원공급선;
    상기 제1 방향에 있어서 상기 제1 p웰영역상으로 연장하고 제3 전압이 상기 제1 n채널 MISFET의 소오스영역으로 공급되도록 상기 제1 n채널 MISFET의 소오스영역에 전기적으로 접속되는 제2 전원공급선;
    상기 제1 방향에 있어서 상기 제1 n웰영역상으로 연장하고 제4 전압 또는 제5 전압중의 하나가 상기 제1 n웰영역으로 공급되도록 상기 제1 n웰영역에 전기적으로 접속되는 제3 전원공급선;
    상기 제1 방향에 있어서 상기 제1 n웰영역상으로 연장하고 제6 전압이 상기 제1 p채널 MISFET의 소오스영역으로 공급되도록 상기 제1 p채널 MISFET의 소오스영역에 전기적으로 접속되는 제4 전원공급선;
    상기 제3 방향에 있어서 상기 제2 p웰영역상으로 연장하고 상기 제3 전압이 상기 제2 n채널 MISFET의 소오스영역으로 공급되도록 상기 제2 n채널 MISFET의 소오스영역에 전기적으로 접속되는 제5 전원공급선 및;
    상기 제3 방향에 있어서 상기 제2 n웰영역상으로 연장하고 상기 제6 전압이 상기 제2 p채널 MISFET의 소오스영역으로 공급되도록 상기 제2 p채널MISFET의 소오스영역에 전기적으로 접속되는 제6 전원공급선을 포함하고,
    상기 제2 전압은 상기 제2 p웰영역에 공급되고,
    상기 제5 전압은 상기 제2 n웰영역에 공급되고,
    상기 제2 방향에 있어서 상기 제1 n웰영역과 상기 제1 p웰영역의 폭은 상기 제4 방향에 있어서 상기 제2 n웰영역과 상기 제2 p웰영역의 폭과 대략 동일하고,
    상기 제4 방향에 있어서 상기 제5 전원공급선의 폭은 상기 제2 방향에 있어서 상기 제1 전원공급선의 폭보다 크고,
    상기 제4 방향에 있어서 상기 제6 전원공급선의 폭은 상기 제2 방향에 있어서 상기 제3 전원공급선의 폭보다 큰 반도체 집적회로장치.
  55. 제54항에 있어서,
    상기 제2 방향에 있어서 상기 제2 전원공급선과 상기 제4 전원공급선 사이의 거리는 상기 제4 방향에 있어서 상기 제5 전원공급선과 상기 제6 전원공급선 사이의 거리와 대략 동일한 반도체 집적회로장치.
  56. 제54항에 있어서,
    상기 제1 전압은 상기 제2 전압보다 낮고,
    상기 제4 전압은 상기 제5 전압보다 큰 반도체 집적회로장치,
  57. 제1 n웰영역과 제1 p웰영역상에 형성되고 제1 방향으로 배치되는 기판전위 가변형셀 및
    제2 n웰영역과 제2 p웰영역상에 형성되고 제3 방향으로 배치되는 기판전위 고정형셀을 포함하고,
    상기 제1 n웰영역은 상기 제1 방향과 수직인 제2 방향으로 상기 제1 p웰영역과 인접해서 배치되고,
    상기 기판전위 가변형셀은 제1, 제2, 제3 및 제4 전원공급선을 포함하고,
    상기 제2 n웰영역은 상기 제3 방향과 수직인 제4 방향으로 상기 제2 p웰영역과 인접해서 배치되고,
    상기 기판전위 고정형셀은 제5 및 제6 전원공급선을 포함하고,
    상기 제1 전원공급선은 상기 제1 방향에 있어서 상기 제1 p웰영역상으로 연장하고 제1 전압 또는 제2 전압중의 하나가 상기 제1 p웰영역으로 공급되도록 상기 제1 p웰영역에 전기적으로 접속되고,
    상기 제2 전원공급선은 상기 제1 방향에 있어서 상기 제1 p웰영역상으로 연장하고 제3 전압을 공급하도록 상기 기판전위 가변형셀의 트랜지스터에 전기적으로 접속되고,
    상기 제3 전원공급선은 상기 제1 방향에 있어서 상기 제1 n웰영역상으로 연장하고, 제4 전압 또는 제5 전압중의 하나가 상기 제1.n웰영역으로 공급되도록 상기 제1 n웰영역에 전기적으로 접속되고,
    상기 제4 전원공급선은 상기 제1 방향에 있어서 상기 제1 n웰영역상으로 연장하고, 제6 전압을 공급하도록 상기 기판전위 가변형셀의 트랜지스터에 전기적으로 접속되고,
    상기 제5 전원공급선은 상기 제3 방향에 있어서 상기 제2 p웰영역상으로 연장하고, 상기 제3 전압을 공급하도록 상기 기판전위 고정형셀의 트랜지스터에 전기적으로 접속되고,
    상기 제2 전압은 상기 제2 p웰영역에 공급되고,
    상기 제6 전원공급선은 상기 제3 방향에 있어서 상기 제2 n웰영역상으로 연장하고 상기 제6 전압을 공급하도록 상기 기판전위 고정형셀의 트랜지스터에 전기적으로 접속되고,
    상기 제5 전압은 상기 제2 n웰영역에 공급되고,
    상기 제2 방향에 있어서 상기 제2 전원공급선과 상기 제4 전원공급선 사이의 거리는 상기 제4 방향에 있어서 상기 제5 전원공급선과 상기 제6 전원공급선 사이의 거리와 대략 동일하고,
    상기 제4 방향에 있어서 상기 제5 전원공급선의 폭은 상기 제2 방향에 있어서 상기 제1 전원공급선의 폭보다 크고,
    상기 제4 방향에 있어서 상기 제6 전원공급선의 폭은 상기 제2 방향에 있어서 상기 제3 전원공급선의 폭보다 큰 반도체 집적회로장치.
  58. 제57항에 있어서,
    상기 기판전위 가변형셀은 셀열형태로 상기 제1 방향으로 배치되고,
    상기 기판전위 가변형셀의 여러개의 상기 셀열은 상기 제2 방향으로 배치되고,
    상기 기판전위 고정형셀은 셀열형태로 상기 제3 방향으로 배치되고,
    상기 기판전위 고정형셀의 여러개의 상기 셀열은 상기 제4 방향으로 배치되는 반도체 집적회로장치.
  59. 제57항에 있어서,
    상기 제1 전압은 상기 제2 전압보다 낮고,
    상기 제4 전압은 상기 제5 전압보다 큰 반도체 집적회로장치.
  60. 제57항에 있어서,
    상기 제2 방향에 있어서 상기 제2 전원공급선의 폭은 상기 제4 방향에 있어서 상기 제5 전원공급선의 폭과 대략 동일하고,
    상기 제2 방향에 있어서 상기 제4 전원공급선의 폭은 상기 세4 방향에 있어서 상기 제6 전원공급선의 폭과 대략 동일한 반도체 집적회로장치.
  61. 반도체기판내에 형성되고 제1 방향으로 연장하는 제1 p웰영역;
    상기 기판내에 형성되고 상기 제1 방향으로 연장하며 상기 제1 방향과 수직인 제2 방향으로 상기 제1 p웰영역과 인접해서 배치되는 제1 n웰영역;
    상기 기판내에 형성되고 제3 방향으로 연장하는 제2 p웰영역;
    상기 기판내에 형성되고 상기 제3 방향으로 연장하며 상기 제3 방향과 수직인 제4 방향으로 상기 제2 p웰영역과 인접해서 배치되는 제2 n웰영역;
    상기 제1 p웰영역내에 형성된 제1 n채널 MISFET;
    상기 제1 n웰영역내에 형성된 제1 p채널 MISFET;
    상기 제2 p웰영역내에 형성된 제2 n채널 MISFET;
    상기 제2 n웰영역내에 형성된 제2 p채널 MISFET;
    상기 제1 방향에 있어서 상기 제1 p웰영역상으로 연장하고, 세1 전압 또는 제2 전압중의 하나가 상기 제1 p웰영역으로 공급되도록 상기 제1 p웰영역에 전기적으로 접속되는 제1 전원공급선;
    상기 제1 방향에 있어서 상기 제1 p웰영역상으로 연장하고, 제3 전압이 상기 제1 n채널 MISFET의 소오스영역으로 공급되도록 상기 제1 n채널 MISFET의 소오스영역에 전기적으로 접속되는 제2 전원공급선;
    상기 제1 방향에 있어서 상기 제1 n웰영역상으로 연장하고, 제4 전압 또는 제5 전압중의 하나가 상기 제1 n웰영역으로 공급되도록 상기 제1 n웰영역에 전기적으로 접속되는 제3 전원공급선;
    상기 제1 방향에 있어서 상기 제1 n웰영역상으로 연장하고 제6 전압이 상기 제1 p채널 MISFET의 소오스영역으로 공급되도록 상기 제1 p채널 MISFET의 소오스영역에 전기적으로 접속되는 제4 전원공급선;
    상기 제3 방향에 있어서 상기 제2 p웰영역상으로 연장하고 상기 제3 전압이 상기 제2 n채널 MISFET의 소오스영역으로 공급되도록 상기 제2 n채널MISFET의 소오스영역에 전기적으로 접속되는 제5 전원공급선 및;
    상기 제3 방향에 있어서 상기 제2 n웰영역상으로 연장하고 상기 제6 전압이 상기 제2 p채널 MISFET의 소오스영역으로 공급되도록 상기 제2 p채널MISFET의 소오스영역에 전기적으로 접속되는 제6 전원공급선을 포함하고,
    상기 제2 전압은 상기 제2 p웰영역에 공급되고,
    상기 제5 전압은 상기 제2 n웰영역에 공급되고,
    상기 제2 방향에 있어서 상기 제1 전원공급선과 상기 제3 전원공급선 사이의 거리는 상기 제4 방향에 있어서 상기 제5 전원공급선과 상기 제6 전원공급선 사이의 거리보다 크고,
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    상기 제4 방향에 있어서 상기 제6 전원공급선의 폭은 상기 제2 방향에 있어서 상기 제3 전원공급선의 폭보다 큰 반도체 집적회로장치.
  62. 제61항에 있어서,
    상기 제1 전압은 상기 제2 전압보다 낮고,
    상기 제4 전압은 상기 제5 전압보다 큰 반도체 집적회로장치,
  63. 제61항에 있어서,
    상기 제2 방향에 있어서 상기 제2 전원공급선의 폭은 상기 제4 방향에 있어서 상기 제5 전원공급선의 폭과 대략 동일하고,
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