KR100452025B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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KR100452025B1
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토미타요시히로
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81905—Combinations of bonding methods provided for in at least two different groups from H01L2224/818 - H01L2224/81904
    • H01L2224/81907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/8382—Diffusion bonding
    • H01L2224/8383—Solid-solid interdiffusion
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Abstract

반도체 장치는 반도체 칩을 포함한다. 기판은 반도체 칩에 대향하여 배치된다. 제 1 전극은 반도체 칩 상에 위치하고, 제 2 전극은 기판 상에 위치한다. 금속간 화합물층은 제 1 전극 및 제 2 전극 사이에 배치된다. 제 1 및 제 2 전극 각각은 소정의 전극 재료로 이루어진다. 금속간 화합물층은 전극 재료 및 제 1 및 제 2 전극 중 적어도 하나에 공급된 본딩 재료로 이루어진다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
발명의 배경
발명의 분야
본 발명은 반도체 칩 상의 전극 및 기판 상의 전극이 서로 대향하여 전기적으로 접속되는 반도체 장치 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 반도체 장치의 본딩 구조 및 그 본딩 방법에 관한 것이다.
종래의 기술
반도체 장치의 플립-칩 장착에 있어서, 전기적 접속을 위해 일반적으로 금속 본딩이 접속 구조로서 사용된다.
여기에서, Sn 및 Pb를 포함하는 이원 합금 솔더 또는 주성분으로서 Sn을 함유하는 다원 솔더 합금이 이러한 금속 본딩에서 주로 사용된다.
특히, "C4"로 참조되는 구조(제어 붕괴 칩 접속; control collapse chip connection)는 플립-칩 장착 구조로서 나타난다.
도 1A 및 도 1B를 참조하여, 종래 기술의 이러한 접속 구조에 관하여 이하에 설명한다.
Cu 및 Ni와 같이 뛰어난 솔더 습윤성을 갖는 배리어 금속(barrier metal)은 반도체 칩(1) 상의 전극(2) 및 반도체 칩(1)을 탑재하는 기판(4) 상의 전극(2)으로서 사용된다.
이러한 구조에서, Sn 및 Pb를 포함하는 솔더(20)는 도금(plating) 또는 스퍼터링에 의해 전극(2) 상에 마련되고 열에 의해 융해되어, 전극(2) 상에 구 형태로 형성된다.
따라서, 솔더 범프가 기판(2) 상에 형성되고, 반도체 칩(1)은 솔더 범프 위에 위치한다.
그리고, 반도체 칩(1)은 기판(4) 위에 위치하고, 열에 의해 융해되며,솔더(20)를 사용하여 본딩된다.
이렇게 구성된 접속 구조에서, 전극(2)으로서 기능을 하는 Cu 및 솔더(20)로서 기능을 하는 Sn은 금속간 화합물층(5a 및 5b)의 형성에 의해 접속된다. 따라서, 반도체 칩(1) 및 기판(4)은 솔더(20)를 통해 전기적으로 접속된다.
이러한 조건에서, 솔더(20)는 반도체 칩(1) 및 기판(4) 사이에 공간을 형성하기 위해 사용되어, 반도체 칩(1) 및 기판(4) 사이의 열팽창 차이에 의해 야기되는 응력 집중(stress concentration)이 완화된다.
솔더(20)가 SnPb의 공융점으로서 기능을 하는 경우에, Ni 또는 CrCu/Cu의 배리어 금속은 반도체 칩(1)의 전극(2)으로 사용된다.
또한, 95%의 Pb 및 5%의 Sn으로 이루어진 고용점 솔더가 전극(2)으로 사용될 때, Cu로 이루어진 배리어 금속이 사용된다.
이러한 C4 접속을 채택함으로 인해, 전극(2) 또는 반도체 칩(1)에 대한 하중(load) 없이 열에 의해서만 접속이 수행될 수 있다. 상기 잇점으로 인해, C4 접속은 회로 표면 상에 전극이 배치된 영역 어레이 반도체 칩을 장착하기에 적합하다.
또한, 플립-칩 장착의 전기적 접속을 구현하기 위한 접속 구조로서 Au 스터드 범프를 사용한 Au 범프의 컨택트 본딩(솔더리스) 기술이 제안된다.
도 2A 및 도 2B를 참조하여, 또 다른 종래 기술로서 이러한 컨택트 본딩 기술에 관해 설명한다.
Au 배선 본딩을 사용하여 Au 스터드 범프(23)가 반도체 칩(1)의 전극(24) 상에 형성된다. 또한, 반도체 칩(1)이 배치되는 대향 기판(4)의 전극(2)은 Au 도금(22)으로 피복된다. 이러한 경우, Au 스터드 범프(23) 및 Au 도금(22)은 가열 및 가압에 의해 서로 접속된다.
상기 본딩 기술로 인해, 보통 사용되는 Al 전극이 반도체 칩(1) 전극(24)으로서 사용될 수 있다. 또한, Au는 과도하게 내산화적이어서, 가열과 가압에 의해 쉽게 접속될 수 있다.
그러나, 도 1A 및 도 1B에 도시된 C4로 인한 접속은 고온 또는 수분 사이클(moisture cycle) 조건에서 접속을 유지하기 위한 신뢰도가 떨어진다.
공융 솔더가 사용되고 Cu가 전극으로서 사용될 때, 패키지를 조립 및 장착하는 동안 반복적인 열처리로 인한 솔더에 의해 반도체 칩의 전극은 용융되거나 용해된다. 따라서, 전극의 기본막(기초층)의 접착력이 저하된다.
또한, 통상의 Al을 전극으로 사용할 수 없게 되고, 이로 인해, 특정한 특성을 갖는 전극이 필요하게 되므로 비용이 높아진다.
또한, 고온 환경에서 사용되는 특정 특성을 지닌 배리어 금속을 사용함으로 인해 공융 솔더를 사용하는 C4 접속이 수행되어도, 배리어 금속 및 Sn 사이의 고상 확산 반응(solid phase diffusion reaction)으로 인해 금속간 화합물층이 형성된다.
이러한 조건에서, 경계면에 인접한 솔더를 구성하는 Sn 및 Pb로 용융되거나 용해되는 Sn이 확산되어, 금속간 화합물층 부근에서 Pb의 분리가 일어난다.
따라서, 기계적 특성이 매우 다른 금속간 화합물층 및 분리된 Pb층은 온도 사이클(temperature cycle)로 인해 응력 집중이 소멸된다.
또한, 도 2A 및 도 2B에 도시된 Au 스터드 범프를 사용하는 컨택트 본딩에서 통상의 Al 전극이 사용될 수 있다. 그러나, Au 스터드 범프를 형성하는 동안 하중 또는 초음파가 함께 사용되어 큰 충격을 주게 된다.
또한, Au 도금의 사용으로 인해 유사한 구조가 형성될 수 있다. 그러나, 본딩 표면에 대해 소성 변형(plastic deformation)을 일으키고 충분한 접촉면을 형성하기 위해서는, 본딩이 되는 동안 300 내지 400℃ 사이의 범위의 대단히 높은 온도에서 큰 하중에 의해 본딩이 수행되어야 한다.
따라서, 반도체 칩(특히, 회로 표면) 상에 전극을 구비한 영역 어레이 반도체 칩에서는, 반도체 칩이 파손되거나, 반도체 칩의 특성이 변할 수 있다. 이로 인해, 상기 본딩 기술을 적용하는 데에는 어려움이 따른다.
본 발명의 목적은 고온 유지나 온도 사이클에 의해 반도체 칩 본딩 구조의 신뢰성이 저하되지 않고, 결함이 발생되지 않는 안정된 본딩 구조를 갖는 반도체 장치를 제공하는 데 있다.
본 발명의 다른 목적은 고온 유지나 온도 사이클에 의해 반도체 칩 본딩 구조의 신뢰성이 저하되지 않는 이러한 조건하에서 낮은 하중이나 낮은 가열 온도로 인한 결함이 발생하지 않는 안정된 본딩 구조를 갖는 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명에 따른 반도체 장치는 반도체 칩을 포함한다. 이러한 구조에서, 기판은 반도체 칩에 대향하도록 배치되고, 제 1 전극은 반도체 칩 상에 위치하며, 제 2 전극은 기판 상에 위치한다.
또한, 금속간 화합물층이 제 1 전극 및 제 2 전극 사이에 배치된다.
이러한 경우에, 제 1 및 제 2 전극 각각은 소정의 전극 재료로 이루어진다. 금속간 화합물층은 전극 재료 및 제 1 및 제 2 전극 중 적어도 하나의 전극에 채워진 본딩 재료로 구성된다.
여기에서, 제 1 및 제 2 전극 각각은 동일한 형태인 것이 양호하다. 예를 들어, 볼록한 형태일 수 있다.
제 1 전극은 반도체 칩의 표면으로부터 돌출될 수 있고, 본딩 재료는 제 1 전극 상에 공급되어 제 1 전극을 완전히 피복한다.
또한, 제 1 전극은 반도체 칩의 표면으로부터 돌출되고, 본딩 재료는 제 1 전극의 최상면 상에 공급된다.
본딩 재료는 제 1 및 제 2 전극 중 어느 한쪽 면적보다 작은 개구 면적을 갖는 영역에 공급되는 것이 양호하다.
여기에서, 기판은 다른 반도체 칩에 의해 대체될 수 있다.
전극 재료는 Cu 또는 Cu 합금이고, 본딩 재료는 Sn인 것이 양호하다.
이러한 경우, 전극 재료는 니켈, 금 및 그 합금으로 구성된 그룹으로부터 선택된 적어도 하나로 이루어질 수 있고, 본딩 재료는 주석, 인듐, 안티몬 및 팔라듐으로 구성된 그룹으로부터 선택된 적어도 하나로 이루어질 수 있다.
상술한 바와 같이, 본 발명에 따른 본딩 구조에서, 본딩 재료가 완전히 확산되어, 금속 재료 및 본딩 재료 사이의 확산으로 인해 금속간 화합물층을 형성한다. 따라서, 반도체 칩 상의 전극 및 기판 상의 전극 사이에 전기적 접속이 이루어진다.
따라서, 본딩 재료층이 본딩 경계면에 잔류하지 않게 되어, 금속간 화합물층에 의해 본딩된 구조를 구현할 수 있다.
본 발명에 따른, 금속간 화합물층은 확산에 의해 형성된 전극을 포함하는 정밀한 경계면를 갖게 되어, 상기 종래 기술에 비해 높은 내구력을 지닌다.
또한, 본딩 재료층은 금속간 화합물층으로 변환되기 때문에, 고온 환경 또는 온도 사이클에서 실제로 사용되는 동안 연성 본딩 재료는 종래 기술에서와 같이 금속간 화합물층으로 변하지 않는다.
또한, 본딩 재료가 완전히 확산되어, 분리(segregation)와 같은 결함이 없는 본딩부를 얻을 수 있게 되고, 신뢰도가 향상될 수 있다.
본 발명에 따른 본딩 방법에서, 전극 재료로 확산될 수 있는 단일 금속 재료가 본딩 재료로서 사용된다.
이러한 조건에서, 본딩 재료는 전극 상에 굉장히 얇게 공급되고, 배치 후에, 본딩 재료는 완전히 확산되어 가압 및 가열에 의해 금속간 화합물층을 통해 본딩된다.
상기 방법에 따르면, 본딩 재료가 확산되는 기간은 매우 짧아지고, 하중없이 높은 신뢰도를 갖는 본딩부를 구현할 수 있게 된다.
도 1A 및 도 1B는 반도체 장치의 종래의 본딩 구조를 도시한 단면도.
도 2A 및 도 2B는 다른 반도체 장치의 종래의 접속 구조 및 종래의 접속 방법을 도시한 단면도.
도 3A 및 도 3B는 본 발명의 제 1 실시예에 따른 반도체 장치의 접속 구조 및 접속 방법을 도시한 단면도.
도 4A 및 도 4B는 본 발명의 제 1 실시예에 따른 반도체 장치의 다른 접속 구조 및 다른 접속 방법을 도시한 단면도.
도 5는 본 발명의 제 2 실시예에 따른 반도체 장치의 접속 구조 및 접속 방법을 도시한 단면도.
도 6은 본 발명의 제 2 실시예에 따른 반도체 장치의 다른 접속 구조 및 다른 접속 방법을 도시한 단면도.
도 7은 본 발명의 제 2 실시예에 따른 반도체 장치의 다른 접속 구조 및 다른 접속 방법을 도시한 단면도.
도 8은 본 발명의 제 3 실시예에 따른 반도체 장치의 접속 구조 및 접속 방법을 도시한 단면도.
도 9는 본 발명의 제 3 실시예에 따른 반도체 장치의 다른 접속 구조 및 다른 접속 방법을 도시한 단면도.
도 10은 본 발명의 제 3 실시예에 따른 반도체 장치의 다른 접속 구조 및 다른 접속 방법을 도시한 단면도.
도 11A 내지 도 11D는 본 발명의 제 3 실시예에 따른 반도체 장치의 다른 접속 구조 및 다른 접속 방법을 도시한 단면도.
도 12A 내지 도 12D는 본 발명의 제 3 실시예에 따른 반도체 장치의 다른 접속 구조 및 다른 접속 방법을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
1 : 반도체 칩 2 : 전극
3 : 본딩 재료 4 : 기판
5 : 금속간 화합물층 10 : 절연막
제 1 실시예
도 3A 및 도 3B를 참조하여, 본 발명의 제 1 실시예를 이하에 설명한다.
도 3A에서, 반도체 칩(1) 상의 전극(2)은 Cu로 이루어지고, 기판(4) 상의 전극(2)도 Cu로 이루어진다. 한편, 본딩 재료(3)는 Sn이다.
이러한 조건에서, 전극(2)은 서로 대향하도록 위치되고, 가압되어 본딩 재료(3)의 Sn 표면은 서로 완전히 접촉된다. Sn의 본딩 재료는 소정의 온도 또는 그 이상으로 가열된다.
따라서, 본딩 재료(3)로 기능을 하는 Sn 및 전극(2)으로서 기능을 하는 Cu 사이의 반응이 진행되어 도 3B에 도시된 바와 같은 금속간 화합물층(5)이 형성된다. 그 결과, 본딩 공정이 완성된다.
이와 같이 구성된 본딩부의 구조에서, Sn은 Cu와 완전히 섞이도록 한다. 따라서, Cu로 이루어진 전극(2)은 CuSn으로 이루어진 금속간 화합물층(5)을 통해 서로 접착된다.
이러한 상태에서, Cu 및 Sn의 혼합비가 다른 몇개의 금속간 화합물층은 금속간 화합물층(5)에서 레이어드 형으로 형성된다.
도 4A 및 도 4B를 참조하면, 열에 의해 Sn이 Cu로 확산된다. 특히, Sn은 층(5a 내지 5c)으로 성장하여, 층에서 Sn 농도 계조(기울기)를 균일하게 한다. 확산이 충분히 진행되면, Sn은 단일 금속간 화합물층(5)이 된다.
도 3 및 도 4에 도시된, 이와 같이 형성된 본딩부는 이원 합금으로 이루어진다. 따라서, 분리층(segregation layer)은 확산을 통해 SnPn에 의해 접착된 접속과 다르게 형성되지 않는다.
또한, 본딩부는 경계면으로부터 균일하게 기울어진 합금층으로 인해 외부 응력에 대해 대단히 높은 신뢰도를 갖는다.
여기에서, 반도체 칩(1)은 기판(4)에 본딩되지만, 동일한 결과를 얻기 위해 반도체 칩(1)을 다른 반도체 칩에 본딩할 수도 있다.
또한, 본딩 방법으로서 가압, 가열 및 확산을 이용하여 금속간 화합물층(5)이 형성되지만, 가압 및 가열에 의한 예비 본딩 단계 후, 소정의 온도에서 가열층(heating layer)을 통한 가열에 의해 확산되어 금속간 화합물층(5)이 형성될 수 있다.
또한, 전극 표면을 본딩하기 위해 전처리를 수행하지 않았지만, 플루오르에 의해 여기된 아르곤, 산소 또는 플라스마에 의해 생성된 가스가 조사되어, 표면 상에 유기 물질 또는 산화물이 제거되므로, 본딩 공정이 수행된다.
제 2 실시예
도 5를 참조하여, 본 발명의 제 2 실시예에 관해 설명한다.
도 5에 도시된 전극(2a)은 스퍼터링에 의해 생성된다. 또한, 절연막(10)으로 피복된 배선 패턴을 돌출시키기 위한 에칭 공정을 통해 전극(2)의 상위부에 그루브부가 나타난다.
무전해 도금(electroless plating)의 사용으로 인해 그루브부보다 작은 면적을 갖는 전극(2b)이 형성되므로, 전극(2b)의 표면은 볼록한 형태로 형성되며, 원하는 접속 구조를 얻을 수 있다.
여기에서, 도 5에서의 본딩 재료(3)는 전극(2a) 상에만 형성되지만, 도 6 및 도 7에 도시된 바와 같은, 본딩 재료(3)는 대향된 전극(2a 및 2b) 중 적어도 한 전극 상에 형성될 수 있다.
특히, 도 6에서의 본딩 재료(3)는 전극(2b) 상에만 형성되지만, 도 7에서의 본딩 재료(3)는 전극(2a) 및 전극(2b) 양쪽에 형성된다.
여기에서, 무전해 도금에 의해 볼록한 형태를 갖는 전극(2b)이 형성되지만, 전해 도금(electrolytic plating)에 의해 형성되어 막두께가 두꺼워질 수도 있다. 또한, 다른 방법에 의해 볼록한 형태의 전극이 형성될 수 있다.
제 3 실시예
도 8을 참조하여, 본 발명의 제 3 실시예를 설명한다.
각각의 대향 전극(2a 및 2b)은 동일한 형태를 갖고, 무전해 도금에 의해 제조된다. 이러한 경우, 각각의 전극(2a 및 2b)은 볼록한 형태로 형성되어, 본 발명에 따른 본딩부가 마련된다.
본딩 재료(3)는 전극(2a) 및 전극(2b) 양쪽에 형성되지만, 도 9에 도시된 바와 같이, 동일한 효과를 얻기 위해 본딩 재료층은 대향 전극(2a 및 2b) 중 어느 하나에만 형성될 수 있다.
특히, 도 9에 도시된 바와 같이, 본딩 재료(3)는 전극(2a) 상에 형성된다.
이러한 경우에, 볼록한 형태의 전극(2b)은 무전해 도금에 의해 형성되지만, 전해 도금에 의해 막두께가 두꺼워진 경우와 동일한 효과를 얻을 수 있다. 또한,볼록한 형태의 전극은 스터드 범프 또는 다른 방법에 의해 형성될 수 있다.
또한, 본딩 재료(3)는 도 9의 전극(2)의 상면에 형성된다. 그러나, 도 10에 도시된 바와 같이 돌출된 전극의 경우에서의 본딩 재료(3)는 상면 뿐만아니라 측면을 피복할 수 있다.
또한, 본딩 재료(3)는 전극(2)의 상면보다 더 작은 면적 상에 형성될 수 있다. 또한, 본딩 재료(3)는 본딩 재료를 드롭시켜 전극(2) 상에 반구형으로 형성될 수 있다.
또한, 도 11에 도시된 바와 같이, 반도체 칩(1)의 배면 상에 전극(2)이 형성되고 복수의 반도체 칩(1)이 장착되면, 관통된 전극(2)이 형성되어 본딩된다.
여기에서, 이러한 본딩 방법을 더 자세히 설명한다.
우선, 도 11A에 도시된 바와 같이, 전극(2)은 반도체 칩(1)에 매입된다.
그리고, 도 11B에 도시된 바와 같이, 매입된 전극(2)이 배면으로부터 연마되어 전극(2)의 표면이 노출된다.
그 후, 도 11C에 도시된 바와 같이, 드라이 에칭에 의해 실리콘이 선택적으로 에칭되어 돌출된 전극(2)을 형성한다.
최종적으로, 도 11D에 도시된 바와 같이, 돌출된 전극(2)의 전체 표면을 무전해 Sn 도금에 의해 도금하고, 본딩 재료(3)를 공급하여 전극(2)이 본딩된다.
그리고, 도 12A 내지 D를 참조하여 다른 실시예를 설명한다.
우선, 도 12A에 도시된 바와 같이, 전극(2)을 반도체 칩(1)에 매입한다.
그리고, 도 12B에 도시된 바와 같이, 매입된 전극(2)을 연마 공정에 의해 노출시킨다.
그리고, 도 12C에 도시된 바와 같이, 본딩 재료(3)는 전극(2)의 상면에 공급된다.
그 후, 도 12D에 도시된 바와 같이, 드라이 에칭에 의해 실리콘을 선택적으로 에칭하여 전극(2)이 본딩된다.
상기 실시예에서, 전극(2)은 Cu로 이루어지고, 본딩 재료(3)는 Sn으로 이루어진다. 그러나, 본딩 재료는 상기 재료에 한정되지 않고, 금속간 화합물층을 형성하기 위해 Cu로 이루어진 전극(2)으로 확산될 수 있는 재료일 수 있다.
또한, 접속 온도가 높아지더라도, 금속간 화합물층을 형성하기 위해서는 본딩 재료가 Pb인 것이 양호하다.
또한, Sb 및 Pb로 이루어진 금속간 화합물층이 형성되지 않더라도, 본딩 재료는 전체 비율이 용융 또는 용해된 Ni와 같은 단일 합성물인 것이 양호하며, 본 발명에 따른 본딩 구조를 얻을 수 있다.
또한, Ni 또는 Au가 전극(2)으로서 선택될 수 있다. 이러한 경우에, 전극 재료를 갖는 금속간 화합물층을 형성하기 위해 상기 본딩 재료가 선택된다.
(실예)
그리고, 도 3A 및 도 3B를 참조하여 본 발명에 따른 실예를 이하에 설명한다.
도 3으로 돌아가서, 반도체 칩(1) 상의 전극(2)은 Cu로 이루어지고 두께가 5㎛이며, 기판(4) 상의 전극(2)은 Cu로 이루어지고 18㎛의 두께를 갖는다. 또한, 본딩 재료(3)는 Sn이고 0.5㎛의 두께를 갖는다.
전극(2)을 서로 대향하도록 배치한 후, Sn 표면이 서로 완전히 접촉하도록 하중을 인가하고, Sn의 용융점인 300℃로 가열한다.
따라서, Sn이 전극(2)의 Cu와 반응하여, 고형 용액(solid solution) 또는 금속간 화합물층이 연속적으로 형성된다.
반응에 의해 형성된 금속간 화합물층(5)은 300℃ 이상의 용융점을 갖는다. 액상으로서의 본딩부는 용융점 이상으로 가열되어 고상이 되며, 본딩이 완료된다.
이러한 본딩부의 구조에서, Sn은 Cu와 합금되고, Cu로 이루어진 전극(2)은 CuSn 금속간 화합물층(5)에 의해 본딩된다.
이러한 금속간 화합물층(5)에서, Cu 및 Sn의 혼합율이 다른 몇몇 종류의 금속간 화합물층은 레이어드 형으로 형성된다.
도 4에 도시된 본딩부는 상술한 상태에서 연속적으로 가열되어 얻어진다. Sn은 열에 의해 Cu로 확산된다. 이러한 조건에서, Sn은 레이어드 형으로 성장하며, Sn 농도 기울기(계조)는 동일하게 된다. 확산이 충분히 진행되면, 마침내 단일 금속간 화합물층(5)이 형성된다.
이와 같이 형성되고 도 3 및 도 4에 도시된 Cu 및 Sn의 본딩부는 이원 합금으로 이루어진다. 따라서, 분리층은 확산을 통해 SnPn 합금에 의해 본딩된 접속과 다르게 형성되지 않는다.
또한, 경계면으로부터 균일하게 경사진 합금층으로 인해 본딩부는 외부 응력에 대해 높은 신뢰도를 갖는다.
여기에서, 공급된 Sn층은 0.5㎛의 두께를 갖는다. 그러나, Sn층이 가열 시간 또는 확산 시간에 의해 0.5㎛ 내지 2㎛ 사이의 두께를 가질 때도, 전극 표면의 평면도로 인해 전극 표면과의 접촉이 가능해지면, 본딩부는 0.5 내지 1㎛ 이하의 두께로 형성된다.
또한, 반도체 칩(1)이 기판(2)과 본딩되어도, 전극(2)의 두께가 반도체 칩(1)의 두께와 동일하다면 반도체 칩(1)은 다른 반도체 칩과 본딩될 수 있으므로, 동일한 결과를 얻는다.
또한, 가압후의 가열 온도를 용융점(300℃) 이상으로 선택하더라도, 본 발명에 따른 본딩 구조는 용융점 이하의 온도에서 얻어질 수도 있다.
가열 온도를 180℃로 선택하면, 본딩 재료(3)로서 기능을 하는 Sn은 용융되지 않고, 금속간 화합물층(5)은 고상에서의 Cu와 확산 반응에 의해 형성된다.
이러한 경우에, 액상 상태가 나타나지 않기 때문에 고형 용액이 형성되지 않는다. 금속간 화합물층을 연속적으로 형성하기 위해서는 본딩부를 형성하기에 충분한 시간이 필요하다.
이러한 조건에서, 균일한 금속간 화합물층(5)을 형성할 수 있다.
본 발명은 여러 실시예와 관련하여 기재된 것으로, 본 발명은 여러 다른 방법에 의해서도 쉽게 실행할 수 있다.

Claims (24)

  1. 반도체 칩 상의 제 1 전극과 기판 상의 제 2 전극이 상호 대향하도록 전기적으로 접속된 반도체 장치에 있어서,
    상기 제 1 전극과 제 2 전극은 단일의 같은 전극재료로 형성되고,
    상기 제 1 전극과 상기 제 2 전극은 전극재료와 상기 제 1 및 제 2 전극의 적어도 한쪽에 공급된 단일의 접합재료에 의해 형성된 금속간 화합물층을 개재하여 접합되고, 금속간 화합물층은 접합재료가 전극재료 중에 전부 확산됨에 의해 형성된 전극재료와 접합재료의 이원합금임과 함께 접합재료에는 전극재료와 금속간 화합물층을 형성하지 않는 재료를 포함하지 않는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제 1 항에 있어서,
    상기 기판은 다른 반도체 칩에 의해 대체되는 것을 특징으로 하는 반도체 장치.
  10. 삭제
  11. 삭제
  12. 반도체 칩 상의 제 1 전극과 기판 상의 제 2 전극이 소정의 전극재료에 의해 형성되고, 또한 상호 대향하도록 전기적으로 접속된 반도체 장치의 제조 방법에 있어서,
    상기 제 1 및 제 2 전극 중 적어도 한쪽의 전극 상에 단일의 접합재료를 형성하고, 상기 제 1 전극과 제 2 전극은 단일의 같은 전극재료로 형성되고,
    상기 전극재료와 상기 접합재료와의 사이의 확산에 의해 단일의 금속간 화합물층을 형성하고,
    상기 금속간 화합물층을 개재하여 상기 제 1 전극과 제 2 전극을 접합하고,
    금속간 화합물층은 접합재료가 전극재료 중에 전부 확산됨에 의해 형성되는 전극재료와 접합재료의 이원합금임과 함께 접합재료에는 전극재료와 금속간 화합물층을 형성하지 않는 재료를 포함하지 않는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 본딩 재료는 상기 제 1 및 제 2 전극 양자 상에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 제 1 전극을 갖는 반도체 칩 및 제 2 전극을 갖는 기판이 서로 대향하여 전기적으로 접속되고, 상기 제 1 및 제 2 전극 각각이 소정의 전극 재료에 의해 형성되는 반도체 장치의 제조 방법에 있어서,
    상기 제 1 및 제 2 전극 중 적어도 하나 상에 소정의 본딩 재료를 얇게 형성하는 단계;
    상기 제 2 전극에 대해 상기 제 1 전극을 위치하는 단계;
    압력을 가하여 상기 제 1 전극과 상기 제 2 전극을 본딩 재료를 통해 본딩하는 단계;
    상기 본딩 재료를 가열하는 단계;
    상기 가열 단계동안 금속간 화합물층을 형성하기 위해 상기 본딩 재료를 상기 전극 재료로 완전히 확산하는 단계; 및
    상기 금속간 화합물층을 통해 상기 제 1 전극과 상기 제 2 전극을 본딩하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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