KR100867093B1 - 시스템 인 패키지의 웨이퍼 적층방법 - Google Patents

Abstract

본 발명은 시스템 인 패키지의 웨이퍼 적층방법에 관한 것으로, 더욱 상세하게는 SIP(system in package) 기술을 이용하여 여러 가지 반도체 소자를 웨이퍼 상태로 적층하여 비아 패턴으로 연결하는 시스템 인 패키지의 웨이퍼 적층방법에 관한 것이다.

본 발명의 시스템 인 패키지의 웨이퍼 적층방법은, 같은 종류 또는 다양한 종류의 반도체 소자를 웨이퍼 대 웨이퍼 상태로 수직으로 적층하는 시스템 인 패키지의 웨이퍼 적층방법에 있어서, 반도체 소자 간에 전기적으로 연결하기 위해 구리 금속으로 이루어진 비아 컨택을 형성하는 제1 단계; 알루미늄을 증착한 후 증착된 알루미늄 표면에 플라즈마 처리하는 제2 단계; 사진/식각 공정을 진행하여 비아 컨택의 상부에 본딩 패드를 형성하는 제3 단계; 구리 금속으로 이루어진 비아 컨택이 형성된 또 다른 웨이퍼의 표면에 플라즈마 처리하는 제4 단계; 그리고 상기 제3 단계와 제4 단계의 웨이퍼를 서로 접촉시기는 제5 단계;를 포함하여 이루어진 것을 특징으로 한다.

본 발명에 따른 시스템 인 패키지의 웨이퍼 적층방법에 의하면 플라즈마 처리를 통하여 금속 표면을 소수성으로 변형시킴으로써 구리와 알루미늄 계면 사이의 접착성을 강화하여 SIP 공정을 안정화시키고 생산수율 및 신뢰성을 향상시킬 수 있는 효과가 있다.

SIP(system in package), 접착성(adhesion), 스트레스(stress)

Description

시스템 인 패키지의 웨이퍼 적층방법{Wafer stacking method of system in package}

본 발명은 시스템 인 패키지의 웨이퍼 적층방법에 관한 것으로, 더욱 상세하게는 SIP(system in package) 기술을 이용하여 여러 가지 반도체 소자를 웨이퍼 상태로 적층하여 비아 패턴으로 연결하는 시스템 인 패키지의 웨이퍼 적층방법에 관한 것이다.

최근 들어 전자제품 시장은 휴대용 정보통신기기의 수요가 급격히 신장되고 있고, 이러한 제품에 내장되는 각종 반도체 및 전기전자 부품들은 보다 작고, 가볍고, 얇게 제조되는 추세이다.

이러한 반도체 장치들의 경박 단소화를 실현하기 위해서는 실장 부품의 개별 사이즈를 줄이는 기술과, 다수개의 개별 소자들의 원칩(one chip)화하는 SoC(system on chip) 기술 및 다수개의 개별 소자들을 하나의 패키지(package)로 집적하는 SIP(system in package, 이하 'SIP'라 한다) 기술 등이 요구된다.

여기서 SIP 기술은 하나 이상의 반도체 집적회로 칩과, 커패시터, 저항, 인 덕터와 같은 수동소자들을 단일 패키지 안에 실장하여 완전한 시스템 또는 서브 시스템을 구현하는 기술이다.

따라서 SIP 기술은 기존은 멀티 칩 모듈(multi chip module; MCM) 개념의 연장선 위에 있지만, 멀티 칩 모듈의 경우에 수평적인 칩 배치 형태가 주종을 이루는데 비하여, SIP 기술의 경우에는 수직으로 칩(chip)을 적층하는 기술이 주로 적용되고 있다.

SIP 기술은 같은 종류 또는 다양한 종류의 반도체 소자를 웨이퍼 대 웨이퍼(wafer-to-wafer) 또는 칩 대 칩(chip-to-chip) 상태에서 수직으로 적층하고, 비아 패턴으로 적층된 웨이퍼 또는 칩들간을 회로적으로 상호 연결하여 하나의 패키지로 형성하는 기술로 나누어진다.

이러한 SIP 기술은 기존에 개발된 반도체 칩을 조합하여 패키징하는 것이므로, 빠른 개발기간을 가지며, 기존의 설비를 그대로 이용함으로써 최종제품의 부가가치를 향상시키고 다양한 고객의 요구에 대응이 용이하며, 다양한 제품군을 통하여 신규시장을 창출하는 효과가 있다.

최근 웨이퍼 대 웨이퍼(wafer-to-wafer)를 적층하는 SIP 기술에 대한 연구가 활발히 진행되고 있고, 특히 디바이스와 배선재료에 따라 다양한 방법이 시도되고 있다. 그 중에서 이슈(issue)가 되고 있는 것 중의 하나가 바로 구리(Cu)와 알루미늄(Al)의 접착성(adhesion)의 저하로 인한 스트레스(stress)의 증가이다.

웨이퍼 대 웨이퍼(wafer-to-wafer)를 적층하는 SIP 기술로서 현재 가장 많이 시도되고 있는 방법 중의 하나가 비아 대 비아 접촉(via-to-via contact) 방식인데 이때 발생하는 스트레스로 인해 접촉(contact) 성능이 떨어지고 수율(yield) 역시 저해되는 요소로 작용한다.

이는 구리와 알루미늄이 산화력이 크기 때문에 표면에 산화층(oxide layer)을 형성하게 되므로 본딩(bonding)이 어렵게 되는 문제점에 그 원인이 있다.

도 1a 내지 도 1c는 종래의 기술에 따른 시스템 인 패키지의 웨이퍼 적층방법을 설명하기 위한 반도체 소자의 단면도이다.

첨부된 도 1a를 참조하면, 사진/식각 공정을 진행하여 비아 패턴을 형성한 후 ECP(electrochemical plating, 이하 'ECP'라 한다) 방식으로 구리 금속층을 도금한다. 이때 M⁺ + e → M(s)방법인 환원반응을 통해 구리(Cu)를 비아 패턴에 채워주게 된다. 이후 화학적기계적 연마 방식에 의하여 비아 패턴의 내부에 매립된 구리 금속을 제외하고 절연막 표면에 도금된 구리 금속을 제거함으로써 절연막(10) 상에 비아 컨택(20)을 형성한다.

첨부된 도 1b 내지 도 1c를 참조하면, 이후 알루미늄 금속을 증착하고나서 사진/식각 공정을 진행하여 상기 비아 패턴의 상부에 본딩 패드(30)를 형성한다. 이후 동일한 방식으로 형성된 또 다른 웨이퍼를 서로 접촉시킴으로써 종래의 기술에 따른 시스템 인 패키지의 웨이퍼 적층방법을 완성한다. 여기서 도면부호 11, 21은 하부 웨이퍼에 형성되는 절연막, 비아 컨택을 각각 나타내고, 도면부호 12, 22는 상부 웨이퍼에 형성되는 절연막, 비아 컨택을 각각 나타낸다.

그러나 구리(Cu)와 알루미늄(Al)은 산화력이 크기 때문에 CuO와 Al₂O₃를 대기 중에서 쉽게 형성된다. 이는 후속 공정에서 접착성을 저해하는 요소로 작용한다. 즉 금속층의 표면에 산화막을 형성하게 되므로 본딩이 어렵게 되는 문제점이 있다.

따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, 플라즈마 처리를 통하여 금속 표면을 소수성으로 변형시킴으로써 구리와 알루미늄 계면 사이의 접착성을 강화할 수 있는 시스템 인 패키지의 웨이퍼 적층방법을 제공함에 그 목적이 있다.

상술한 바와 같은 목적을 구현하기 위한 본 발명의 시스템 인 패키지의 웨이퍼 적층방법은, 같은 종류 또는 다양한 종류의 반도체 소자를 웨이퍼 대 웨이퍼 상 태로 수직으로 적층하는 시스템 인 패키지의 웨이퍼 적층방법에 있어서, 반도체 소자 간에 전기적으로 연결하기 위해 구리 금속으로 이루어진 비아 컨택을 형성하는 제1 단계; 알루미늄을 증착한 후 증착된 알루미늄 표면에 플라즈마 처리하는 제2 단계; 사진/식각 공정을 진행하여 비아 컨택의 상부에 본딩 패드를 형성하는 제3 단계; 구리 금속으로 이루어진 비아 컨택이 형성된 또 다른 웨이퍼의 표면에 플라즈마 처리하는 제4 단계; 그리고 상기 제3 단계와 제4 단계의 웨이퍼를 서로 접촉시기는 제5 단계;를 포함하여 이루어진 것을 특징으로 한다.

또한, 상기 제2 단계 및 제4 단계의 플라즈마 처리는 Ar 가스 20 ~ 30,000 SCCM의 유량, H₂ 가스 20 ~ 300 SCCM의 유량의 조건으로 플라즈마 처리하는 것을 특징으로 한다.

또한, 상기 플라즈마 처리는 RF 플라즈마, 마이크로 웨이브 플라즈마, 또는 대기압 플라즈마 방식으로 방전시키는 것을 특징으로 한다.

이상에서 상세히 설명한 바와 같이, 본 발명에 따른 시스템 인 패키지의 웨이퍼 적층방법에 의하면 플라즈마 처리를 통하여 금속 표면을 소수성으로 변형시킴으로써 구리와 알루미늄 계면 사이의 접착성을 강화하여 SIP 공정을 안정화시키고 생산수율 및 신뢰성을 향상시킬 수 있는 효과가 있다.

본 발명의 일실시예에 따른 시스템 인 패키지의 웨이퍼 적층방법은 제1 단계 내지 제5 단계를 포함하여 이루어져 있다.

상기 제1 단계는 반도체 소자 간에 전기적으로 연결하기 위해 구리 금속으로 이루어진 비아 컨택을 형성하는 단계이다.

상기 제2 단계는 알루미늄을 증착한 후 증착된 알루미늄 표면에 플라즈마 처리하는 단계이다.

상기 제3 단계는 사진/식각 공정을 진행하여 비아 컨택의 상부에 본딩 패드를 형성하는 단계이다.

상기 제4 단계는 구리 금속으로 이루어진 비아 컨택이 형성된 또 다른 웨이퍼의 표면에 플라즈마 처리하는 단계이다.

상기 제5 단계는 상기 제3 단계와 제4 단계의 웨이퍼를 서로 접촉시키는 단계이다.

본 발명의 다른 일실시예에 따른 시스템 인 패키지의 웨이퍼 적층방법에서, 상기 제2 단계 및 제4 단계의 플라즈마 처리는 Ar 가스 20 ~ 30,000 SCCM의 유량, H₂ 가스 20 ~ 300 SCCM의 유량의 조건으로 플라즈마 처리하는 것이 바람직하다.

본 발명의 또 다른 일실시예에 따른 시스템 인 패키지의 웨이퍼 적층방법에서, 상기 플라즈마 처리는 RF 플라즈마, 마이크로 웨이브 플라즈마, 또는 대기압 플라즈마 방식으로 방전시키는 것이 바람직하다.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다.

도 2a 내지 도 2d는 본 발명의 일실시예에 따른 시스템 인 패키지의 웨이퍼 적층방법을 설명하기 위한 반도체 소자의 단면도이다.

첨부된 도 2a를 참조하면, 같은 종류 또는 다양한 종류의 반도체 소자가 형성된 둘 이상의 웨이퍼를 적층하기 위하여 절연막(10) 상에 비아 컨택(20)이 형성된다. 상기 비아 컨택(20)은 반도체 소자 간에 전기적으로 연결하기 위해 구리 금속으로 이루어진 것이다.

이때 비아 컨택(20)은 사진/식각공정을 진행하여 비아 패턴을 형성한 후 ECP 방식으로 구리 금속층을 도금한 후, 화학적기계적 연마 방식에 의하여 비아 패턴의 내부에 매립된 구리 금속을 제외하고 절연막 표면에 도금된 구리 금속을 제거함으로써 패터닝된다.

첨부된 도 2b 내지 도 2c를 참조하면, 비아 컨택(20)이 형성된 웨이퍼 상에 알루미늄을 증착하고나서, 증착된 알루미늄 표면을 플라즈마 처리한다. 알루미늄은 산화력이 크기 때문에 대기에 노출되면 대기중의 산소와 반응하여 표면에 알루미늄 산화막(Al₂O₃)을 형성하게 되는데, 이는 후속 공정에서 접착성을 저해하는 요소로 작용한다.

따라서 상기 플라즈마 처리는 친수성(hydrophilic)의 알루미늄 표면을 소수 성(hydrophobic)으로 변환시키기 위한 것으로서, 이를 통하여 어떠한 물질을 증착하는 것이 아니라 표면의 성질만 개선하는 것이므로 최종적으로 알루미늄과 구리가 결합하는데 있어서 전혀 방해가 되지 않는 것이다.

여기서 상기 플라즈마 처리는 Ar 가스 20 ~ 30,000 SCCM의 유량, H₂ 가스 20 ~ 300 SCCM의 유량의 조건으로 플라즈마 처리하며, RF 플라즈마, 마이크로 웨이브 플라즈마(micro wave plasma), 또는 대기압 플라즈마(atmospheric plasma) 방식으로 방전시키는 것이 바람직하다.

첨부된 도 2d를 참조하면, 사진/식각 공정을 진행하여 비아 컨택의 상부에 본딩 패드(30)를 형성한다. 한편, 구리 금속으로 이루어진 비아 컨택(20)이 형성된 또 다른 웨이퍼의 표면에 플라즈마 처리한다.

이 단계에서도 전술한 바와 마찬가지로 대기중의 산소와 반응하여 구리 산화막(CuO)이 형성된 친수성의 구리 표면을 소수성으로 변환시키기 위해 플라즈마 처리가 진행되며, 상기 플라즈마 처리는 Ar 가스 20 ~ 30,000 SCCM의 유량, H₂ 가스 20 ~ 300 SCCM의 유량의 조건으로 플라즈마 처리하며, RF 플라즈마, 마이크로 웨이브 플라즈마, 또는 대기압 플라즈마 방식으로 방전시키는 것이 바람직하다.

이후 플라즈마 처리된 두 개의 웨이퍼를 서로 접촉시킴으로써 본 발명의 일실시예에 따른 시스템 인 패키지의 웨이퍼 적층방법이 완성된다.

따라서 서로 접촉하는 구리 금속 표면과 알루미늄 금속 표면의 성질이 H₂ 가스를 사용한 플라즈마 처리에 의하여 소수성을 띠게 됨에 따라 두 물질 간의 접착 성이 향상되고 스트레스를 낮출 수 있는 것이다.

또한 구리와 알루미늄 계면 사이에서 구리 원자의 확산(diffusion)을 방지할 수 있다. 이때, 플라즈마 처리시 온도는 상온에서도 충분하기 때문에 금속에 어택(attack) 없이 표면의 성질을 개선시킬 수 있는 것이다.

본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.

도 1a 내지 도 1c는 종래의 기술에 따른 시스템 인 패키지의 웨이퍼 적층방법을 설명하기 위한 반도체 소자의 단면도,

도 2a 내지 도 2d는 본 발명의 일실시예에 따른 시스템 인 패키지의 웨이퍼 적층방법을 설명하기 위한 반도체 소자의 단면도.

*도면의 주요부분에 대한 부호의 설명*

10, 11, 12 : 절연막 20, 21, 22 : 비아 컨택

30 : 본딩 패드

Claims (3)

1. 같은 종류 또는 다양한 종류의 반도체 소자를 웨이퍼 대 웨이퍼 상태로 수직으로 적층하는 시스템 인 패키지의 웨이퍼 적층방법에 있어서, 반도체 소자 간에 전기적으로 연결하기 위해 구리 금속으로 이루어진 비아 컨택을 형성하는 제1 단계; 알루미늄을 증착한 후 증착된 알루미늄 표면에 플라즈마 처리하는 제2 단계; 사진/식각 공정을 진행하여 비아 컨택의 상부에 본딩 패드를 형성하는 제3 단계; 구리 금속으로 이루어진 비아 컨택이 형성된 또 다른 웨이퍼의 표면에 플라즈마 처리하는 제4 단계; 그리고 상기 제3 단계와 제4 단계의 웨이퍼를 서로 접촉시기는 제5 단계;를 포함하여 이루어진 것을 특징으로 하는 시스템 인 패키지의 웨이퍼 적층방법.
2. 제1항에 있어서, 상기 제2 단계 및 제4 단계의 플라즈마 처리는 Ar 가스 20 ~ 30,000 SCCM의 유량, H₂ 가스 20 ~ 300 SCCM의 유량의 조건으로 플라즈마 처리하는 것을 특징으로 하는 시스템 인 패키지의 웨이퍼 적층방법.
3. 제2항에 있어서, 상기 플라즈마 처리는 RF 플라즈마, 마이크로 웨이브 플라즈마, 또는 대기압 플라즈마 방식으로 방전시키는 것을 특징으로 하는 시스템 인 패키지의 웨이퍼 적층방법.

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