JPWO2011114774A1 - 半導体素子内蔵基板およびその製造方法 - Google Patents

半導体素子内蔵基板およびその製造方法 Download PDF

Info

Publication number
JPWO2011114774A1
JPWO2011114774A1 JP2012505548A JP2012505548A JPWO2011114774A1 JP WO2011114774 A1 JPWO2011114774 A1 JP WO2011114774A1 JP 2012505548 A JP2012505548 A JP 2012505548A JP 2012505548 A JP2012505548 A JP 2012505548A JP WO2011114774 A1 JPWO2011114774 A1 JP WO2011114774A1
Authority
JP
Japan
Prior art keywords
surface side
semiconductor element
wiring
chip
chip component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012505548A
Other languages
English (en)
Other versions
JP5423874B2 (ja
Inventor
森　健太郎
健太郎 森
山道　新太郎
新太郎 山道
秀哉 村井
秀哉 村井
菊池　克
克 菊池
中島　嘉樹
嘉樹 中島
大輔 大島
大輔 大島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2012505548A priority Critical patent/JP5423874B2/ja
Publication of JPWO2011114774A1 publication Critical patent/JPWO2011114774A1/ja
Application granted granted Critical
Publication of JP5423874B2 publication Critical patent/JP5423874B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H05K1/187—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding the patterned circuits being prefabricated circuits, which are not yet attached to a permanent insulating substrate, e.g. on a temporary carrier
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1461—Applying or finishing the circuit pattern after another process, e.g. after filling of vias with conductive paste, after making printed resistors
    • H05K2203/1469—Circuit made after mounting or encapsulation of the components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

半導体素子内蔵基板は、半導体素子と、チップ部品と、これらの少なくとも外周側面を覆う周辺絶縁層と、当該基板の上面側に設けられた上面側配線と、当該基板の下面側に設けられた下面側配線を含む。内蔵された半導体素子は、その上面側に端子を有し、この端子は前記上面側配線と電気的に接続される。内蔵されたチップ部品は、前記上面側配線と電気的に接続する上面側端子と、前記下面側配線と電気的に接続する下面側端子と、当該チップ部品を貫通し、その上面側端子と下面側端子とを接続するチップ貫通ビアを有する。

Description

本発明は、半導体素子内蔵基板およびその製造方法に関する。
近年、電子機器の小型化、薄型化、高機能化、高性能化を実現するために、パッケージ内にチップを積層して実装する３次元実装技術が用いられている。
ＬＳＩデバイスの３次元化のためには、ＬＳＩチップに設けた貫通ビア（ＴＳＶ：Through Silicon Via）でチップ間を接続するチップ積層技術、単一パッケージ内でワイヤーボンディング又は半田バンプでチップ間を接続するチップ積層技術、複数のパッケージをパッケージレベルで積層するパッケージ積層技術など様々な手法がある。
上記技術の中で、最も高機能化、高性能化が期待される技術は、ＴＳＶを用いたチップ積層技術である。しかしながら、この技術は、ＬＳＩ回路が存在しない領域にＴＳＶを形成する必要があり、キープアウトゾーンによる配置上の制約が多く、さらに今後のロジックＬＳＩはチップサイズが小さくなる傾向にあるため、ＴＳＶの高密度化が困難であるという問題がある。また、ＴＳＶの形成は、ＬＳＩ回路形成工程の前後のどちらで行っても、ＴＳＶ形成の歩留まり率が、ＬＳＩ回路形成工程を含んだチップ全体の歩留まり率に影響を及ぼすという問題がある。
これに対して、単一パッケージ内でワイヤーボンディング又は半田バンプでチップ間を接続するチップ積層技術は、比較的高歩留まりで３次元化が実現できる。しかしながら、ワイヤーボンディングによる接続の場合はチップ上の接続端子がチップ周辺に限定され、半田バンプによる接続の場合は３チップ以上の積層が困難であり、これらのチップ積層技術には高密度実装が困難であるという問題がある。
一方で、パッケージオンパッケージなどのパッケージ積層技術は、機能の組合せ易さや、低コスト化に有利な点から携帯電話用途を中心に広く利用されている。しかしながら、現在、実用化されているパッケージオンパッケージでは、上段に搭載するパッケージのピン配置がペリフェラルに限定されるため、下段パッケージのＬＳＩチップのピン数には制限があった。また、パッケージ積層技術は、チップ積層技術に比べて取り付け高さが高くなるという問題があった。
そこで、パッケージレベルの３次元構造体において、特にパッケージオンパッケージの下段構造体において、薄型化、小型化、多ピン化を実現する手法として、ＬＳＩチップをパッケージ基板に内蔵させるＬＳＩ内蔵基板が注目されている。
特許文献１には、配線基板の内部にチップが実装されたパッケージ構造を有する半導体装置が開示されている。この半導体装置は、表裏にスルーホールを経由して導通する導体層を有するコア基板と、このコア基板上に、回路面を上側にして搭載されたチップと、このチップ覆う絶縁層と、このチップの電極に接続されたチップ上の配線と、この配線にビアを介して接続されたパッケージ上面側の配線と、チップ側方の絶縁層にコア基板上の導体層と接続するビアを含む。さらに、コア基板の下面側には絶縁層が設けられ、この絶縁層にはチップ側方の前記ビアと導通するビアが設けられ、パッケージ下面側にはこのビアと接続する配線が設けられている。
特開２００５−３１１２４０号公報
上記の特許文献に記載の半導体装置は、両面に配線を有し、これらを導通させるために内蔵されたチップの側方の絶縁層にビアを設けている。このビアの高さは、内蔵するチップの高さに応じて決定するため、チップが厚い場合は、大径サイズのビアを設ける必要があり、ビアの高密度化が困難になる。このビアの高密度化は、高アスペクト比のビアが形成できれば実現できるものの、ビアを形成する際、高アスペクト比であるほど、ホールの形成が困難になったり、ホール内への導電材の充填が困難になったりする。
さらに、一般的に、ビア形成プロセスにおいては、レーザー加工、デスミア処理、シード層形成、レジスト成膜、レジストパターニング、めっき処理、レジスト剥離、シード層除去等の多くの工程を経るため、ビアの高密度化のために高アスペクト比に加えて狭ピッチ化や小径化を行うと、いずれの工程においてもより高いレベルの最適化が求められ、歩留まりが低下しやすくなる。
また、ビアの形成はチップを内蔵した後に行うため、ビアの歩留まりがチップ内蔵基板の歩留まりに直結するという問題がある。
本発明の目的は、高歩留まりで製造可能な小型で薄型の半導体素子内蔵基板およびその製造方法を提供することにある。
本発明の一態様によれば、
半導体素子を内蔵する配線基板であって、
前記配線基板は、
前記半導体素子と、
チップ部品と、
該半導体素子および該チップ部品の少なくとも外周側面を覆う周辺絶縁層と、
当該配線基板の上面側に設けられた上面側配線と、
当該配線基板の下面側に設けられた下面側配線とを含み、
前記半導体素子は、その上面側に端子を有し、該端子は前記上面側配線と電気的に接続され、
前記チップ部品は、
前記上面側配線と電気的に接続する上面側端子と、
前記下面側配線と電気的に接続する下面側端子と、
当該チップ部品を貫通し、該上面側端子と該下面側端子とを接続するチップ貫通ビアとを有する、半導体素子内蔵基板が提供される。
本発明の他の態様によれば、
半導体素子を内蔵する配線基板の製造方法であって、
支持体上に、上面側に端子を有する半導体素子をその下面を支持体側に向けて搭載する工程と、
前記支持体上に、上面側および下面側に端子を有するチップ部品を搭載する工程と、
前記半導体素子および前記チップ部品を覆う周辺絶縁層を形成する工程と、
前記支持体を除去する工程と、
前記チップ部品の下面側端子に電気的に接続する第１配線を形成する工程と、
前記半導体素子の端子および前記チップ部品の上面側端子に電気的に接続する第２配線を形成する工程を含み、
前記チップ部品は、当該チップ部品を貫通し、前記上面側端子と前記下面側端子とを接続するチップ貫通ビアを有している、製造方法が提供される。
この製造方法は、前記支持体上に下地絶縁層を形成する工程をさらに含み、該下地絶縁層上に、前記半導体素子および前記チップ部品を搭載することができる。
また、この製造方法において、前記半導体素子および前記チップ部品は、それぞれ接着層を介して搭載することができる。
本発明の他の態様によれば、
半導体素子を内蔵する配線基板の製造方法であって、
支持体上に、少なくとも第１配線を形成する工程と、
前記支持体上に、上面側に端子を有する半導体素子をその下面を支持体側に向けて搭載する工程と、
前記支持体上に、上面側および下面側に端子を有するチップ部品を、該下面側の端子が前記第１配線に電気的に接続するように搭載する工程と、
前記半導体素子および前記チップ部品を覆う周辺絶縁層を形成する工程と、
前記支持体を除去する工程と、
前記半導体素子の端子および前記チップ部品の上面側端子に電気的に接続する第２配線を形成する工程を含み、
前記チップ部品は、当該チップ部品を貫通し、前記上面側端子と前記下面側端子とを接続するチップ貫通ビアを有している、製造方法が提供される。
この製造方法は、前記第１配線を形成する工程において、該第１配線を最上層側の配線として含み、前記支持体上に交互に設けられた配線および絶縁層を含む多層配線構造を形成してもよく、この場合、該多層配線構造上に前記半導体素子および前記チップ部品が搭載でき、該チップ部品の下面側の端子が該第１配線に電気的に接続することができる。
また、この製造方法において、前記チップ部品の下面側端子は、半田部材を介して前記第１配線に接続することができる。
前記の周辺絶縁層は、前記半導体素子および前記チップ部品の外周側面を取り囲む第１絶縁層と、前記半導体素子および前記チップ部品の上面を覆う第２絶縁層を含むことができる。この第１絶縁層は補強材を含むことができる。
本発明によれば、高歩留まりで製造可能な小型で薄型の半導体素子内蔵基板およびその製造方法を提供することができる。
本発明の第１実施形態による半導体素子内蔵基板を示す断面図である。 本発明の第１実施形態による半導体素子内蔵基板において、内蔵チップの配置例を示す平面図である。 本発明の第１実施形態による半導体素子内蔵基板において、内蔵チップの他の配置例を示す平面図である。 本発明の第１実施形態による半導体素子内蔵基板において、内蔵チップの他の配置例を示す平面図である。 本発明の第１実施形態による半導体素子内蔵基板において、内蔵チップの他の配置例を示す平面図である。 本発明の第１実施形態による半導体素子内蔵基板の変形例を示す断面図である。 本発明の第１実施形態による半導体素子内蔵基板の他の変形例を示す断面図である。 本発明の第１実施形態による半導体素子内蔵基板の他の変形例を示す断面図である。 本発明の第１実施形態による半導体素子内蔵基板の他の変形例を示す断面図である。 本発明の第２実施形態による半導体素子内蔵基板を示す断面図である。 本発明の第２実施形態による半導体素子内蔵基板において、内蔵チップ及びチップ側方ビアの配置例を示す平面図である。 本発明の一実施形態による半導体素子内蔵基板の製造方法を説明するための断面図である。 本発明の他の実施形態による半導体素子内蔵基板の製造方法を説明するための断面図である。 本発明の他の実施形態による半導体素子内蔵基板の製造方法を説明するための断面図である。
本発明の一実施形態による半導体素子内蔵基板は、半導体素子と、チップ部品と、この半導体素子およびこのチップ部品の少なくとも外周側面を覆う周辺絶縁層と、当該基板の上面側に設けられた上面側配線と、当該基板の下面側に設けられた下面側配線とを含む。
内蔵される半導体素子は、その上面側に端子を有し、この端子は上面側配線と電気的に接続されている。この半導体素子の端子は、ビアを介して上面側配線に接続することができる。この半導体素子として、半導体回路を有する半導体チップを用いることができる。
内蔵されるチップ部品は、上記の半導体素子の側方に配置することができ、上面側配線と電気的に接続する上面側端子と、下面側配線と電気的に接続する下面側端子と、当該チップ部品を貫通し、この上面側端子とこの下面側端子とを接続するチップ貫通ビアとを有している。このチップ部品の上面側端子は、ビアを介して上面側配線と接続することができる。このチップ部品の下面側端子は、ビア又は半田部材を介して下面側配線と接続することができる。このチップ部品として、半導体回路を有しない半導体チップを用いることができる。
上記の周辺絶縁層は、内蔵される半導体素子の下面および内蔵されるチップ部品の下面を覆う下面側絶縁層と、この半導体素子の外周側面およびこのチップ部品の外周側面を取り囲む補強絶縁層と、この半導体素子の上面およびこのチップ部品の上面を覆う上面側絶縁層を含むことができる。補強絶縁層にはガラスクロス等の補強材を含むことができる。これらの絶縁層は同種の材料で形成して一体化してもよいし、隣接する層間において互いに異なる材料で形成して積層構造としてもよい。
内蔵された半導体素子およびチップ部品の周囲の領域には、上記の周辺絶縁層を貫通するチップ側方ビアを設けることができる。このチップ側方ビアは、当該半導体素子内蔵基板の上面側の配線および下面側の配線と接続することができる。
このチップ側方ビアの外径は、前記のチップ貫通ビアの外径より大きくすることができる。この場合、太いチップ側方ビアには電源またはグランドを伝送し、細いチップ貫通ビアには信号を伝送することができる。
なお、ビアの外径（以下「ビア径」）の比較において、基板平面に垂直方向（ビア上端から下端への方向）においてビア径が異なる場合、一方のビアＡのビア径が他方のビアＢのビア径より大きいとは、ビアＡの最小のビア径がビアＢの最大のビア径より大きいことを意味する。ビアの基板平面方向に沿った断面（以下「ビア断面」）が多角形の場合（角柱の場合）や楕円の場合は、ビア断面における最大の外径を当該ビアのビア径とする（例えば、矩形および正方形の場合は対角線の長さとし、楕円の場合は長径の長さとする）。
内蔵されるチップ部品の平面面積は、内蔵される半導体素子の平面面積より大きくすることができる。ここで平面面積とは、基板平面への投影面積を意味する。
複数のチップ部品を内蔵してもよく、その場合、複数のチップ部品が、内蔵される半導体素子の外周側面を囲むように配置することができる。半導体素子の平面形状が正方形または矩形の場合、四つのチップ部品を半導体素子の四方にそれぞれ配置することができる。例えば図４に示すように、四つの同形状かつ同サイズのチップ部品をそれぞれ半導体素子の対角線の延長線上に配置することができる。あるいは、四つの同形状かつ同サイズのチップ部品をそれぞれ半導体素子の各辺と対向するように配置することができる。これにより、半導体素子の側壁に発生する絶縁樹脂層からの応力が低減できるため、半導体素子の低反り化が期待できる。
内蔵されるチップ部品と、このチップ部品と隣り合う半導体素子との間隔は、小型化の点から、例えば５００μｍ以下に設定でき、１００μｍ以下が好ましく、さらに１０μｍ以下にすることができる。この間隔を狭くすることにより、配線基板の小型化に加えて、半導体素子の側壁に発生する絶縁樹脂層からの応力が低減できるため、薄化された半導体素子の低反り化が期待できる。この間隔が大きいと、チップ間の配線距離が長くなり、配線設計の自由度が高くでき、また配線幅や配線ピッチを大きくできる等のメリットがあるため、これらのメリットも考慮して設定することができる。これらのメリット及びチップの搭載精度等の点から、チップ部品と半導体素子との間隔は１μｍ以上に設定することが好ましい。なお、チップ部品と半導体素子との間隔とは、基板平面方向における両者を結ぶ最短距離を意味する。
本実施形態による半導体素子内蔵基板は、前記上面側配線を覆う保護絶縁膜を有することができ、この保護絶縁膜が開口を有し、この開口内の上面側配線の露出部からなる外部端子、またはこの開口に設けられた導電部からなる外部端子を備えることができる。
本実施形態による半導体素子内蔵基板は、前記下面側配線を覆う保護絶縁膜を有することができ、この保護絶縁膜に開口を有し、この開口内の下面側配線の露出部からなる外部端子、またはこの開口に設けられた導電部からなる外部端子を備えることができる。
本実施形態による半導体素子内蔵基板は、当該基板の上面側に交互に設けられた配線と絶縁層を含む多層配線構造を有することができる。この多層配線構造の最下層側の配線は、前記上面側配線に相当する。また、この多層配線構造の最上層側に開口をもつ絶縁層を有し、この開口内の配線の露出部からなる外部端子、またはこの開口に設けられた導電部からなる外部端子を備えることができる。
本実施形態による半導体素子内蔵基板は、当該基板の下面側に交互に設けられた配線と絶縁層を含む多層配線構造を有することができる。この多層配線構造の最上層側の配線は、前記下面側配線に相当する。また、この多層配線構造の最下層側に開口をもつ絶縁層を有し、この開口内の配線の露出部からなる外部端子、またはこの開口に設けられた導電部からなる外部端子を備えることができる。
内蔵される半導体素子およびチップ部品の端子のピッチは、半導体素子内蔵基板の両面の外部端子のピッチより狭くすることができる。
上記の通り、本発明の一実施形態による半導体素子内蔵基板は、半導体回路（例えばＬＳＩ回路）を備え片面に端子を有する半導体素子（以下「ＩＣチップ」、例えばＬＳＩチップ）と、チップ貫通ビア（以下「ＴＳＶ」）を有し両面にこのＴＳＶに接続する端子を有するチップ部品（以下「ＴＳＶチップ」）を含む。
このＴＳＶチップは、「ビアの機能を有したチップ部品」として取り扱うことができ、ＩＣチップと同様に絶縁層に埋め込んで内蔵することができる。
このようなＴＳＶチップは、このチップ内のＴＳＶを介して、半導体素子内蔵基板の上面側配線と下面側配線とを電気的に接続できるため、ＩＣチップ側方の絶縁層に設けるビア（以下「チップ側方ビア」）に代えることができる。結果、半導体素子内蔵基板を高歩留まりで製造できる。
さらに、このＴＳＶチップにおけるＴＳＶは、チップ側方ビアと比べて、狭ピッチ化、高アスペクト比化、小径化が可能であるため、多ピン・狭ピッチのＩＣチップ（例えば、ＣＰＵ級のＬＳＩチップ）を内蔵することが容易となり、結果、電子機器の小型化・薄型化を行うことができる。
ＴＳＶチップは、ＩＣチップの周囲の所望の領域に配置できるため、所望の箇所に大小様々なＴＳＶを配置することができる。これにより、配線設計の自由度が高くなり、高機能・高性能な半導体素子内蔵基板を提供できる。
ＴＳＶチップとＩＣチップを別々のウエハを用いて製造し、検査し、これらを内蔵することで、ＴＳＶを有するＬＳＩチップを含む構造体と比べて、高歩留まりで製造でき、低コスト化が実現できる。
ＴＳＶチップをＩＣチップの周辺に配置することで、ＩＣチップ側面からの応力が低減され、ＩＣチップを薄化した際のＩＣチップの反りを低減できる。
ＴＳＶチップのＴＳＶは高アスペクト比化が容易であるため、ＴＳＶ形成の観点からは内蔵するＩＣチップを薄型化する必要がなくなり、ＩＣチップの薄型化による、ハンドリング性低下による歩留まり劣化、及び反りが低減される。
本発明の他の実施形態として、信号を小径のＴＳＶを介して伝送し、電源及びグランドを大径のチップ側方ビアを介して伝送する配線構造にすることにより、電源特性等の電気的特性を向上することができる。
ＩＣチップ周辺のビアエリアをＴＳＶチップに集約させることで、得られた空き領域に銅ベタ膜等の支持体を設けることができるため、半導体素子内蔵基板の低反り化を図ることができる。
また、ＩＣチップ周辺のビアエリアをＴＳＶチップに集約させることで、ＩＣチップの端子からビアエリアまでの配線距離を短くできるため、信号特性を向上できる。
ＩＣチップに用いられる半導体基板（母材）は、例えば、シリコン、ゲルマニウム、ガリウム砒素（ＧａＡｓ）、ガリウム砒素リン、窒化ガリウム（ＧａＮ）、炭化珪素（ＳｉＣ）、酸化亜鉛（ＺｎＯ）、その他の化合物半導体（ＩＩ−ＶＩ族化合物、ＩＩＩ−Ｖ族化合物、ＶＩ族化合物）、ダイアモンド等からなる基板を用いることができるが、これらに限定されない。ＩＣチップとして、シリコン基板を用いたチップを好適に用いることができる。
ＴＳＶチップの母材には、熱膨張係数の差を小さくして反りを低減する観点から、ＩＣチップに用いられた半導体基板と同種の半導体基板を用いることが好ましい。また、放熱性の観点から熱伝導率の高い材料を用いることが好ましく、特にシリコン材料が好ましい。
ＴＳＶチップは、半導体チップを貫通するビアを形成するための通常の方法を適用して作製することができる。例えば、次のようにしてＴＳＶチップを形成することができる。まず、ウエハ（チップ母材）の上面側にホールを形成する。次に、このホール内に導電材料を充填してプラグを形成する。その後、各プラグの下端が露出するようにウエハの下面を研削・薄化する。結果、ウエハを貫通するプラグ、すなわちＴＳＶが得られる。そして、このウエハをダイシングすることにより、ＴＳＶを含むチップ（ＴＳＶチップ）を得ることができる。
以下、本発明の実施形態について図面を参照して具体的に説明する。
第１の実施形態
図１は、本発明の第１の実施形態の半導体素子内蔵基板を示す断面図である。
図１に示すように、半導体素子内蔵基板２３は、上面に端子１３を有するＬＳＩチップ１１と、上面に端子１４及び下面に端子１５を夫々有するＴＳＶチップ１２を内蔵し、これらのチップは絶縁層１６に覆われている。この半導体素子内蔵基板の上面側には配線１８ａが設けられ、下面側には配線１８ｂ設けられている。ＬＳＩチップの端子１３はビア１７ａを介して上面側の配線１８ａと電気的に接続している。ＴＳＶチップ１２の上面側の端子１４はビア１７ｂを介して上面側の配線１８ａと電気的に接続し、下面側の端子１５はビア１７ｃを介して下面側の配線１８ｂと電気的に接続している。ＬＳＩチップ１１の上面側にはＬＳＩ回路（図示せず）が設けられている。ＴＳＶチップ１２内には、上面側の端子１４と下面側の端子１５とを接続する貫通ビア（ＴＳＶ）２４が設けられている。
図２から図５は、内蔵されたＬＳＩチップ１１とＴＳＶチップ１２の配置および平面形状の例を示す平面図である。これらの図において、ＬＳＩチップ及びＴＳＶチップは透視され、これらの上方に配置された構成部材は省略されている。
図２においては、同形状および同サイズのＬＳＩチップ１１とＴＳＶチップ１２が、横並びに配置されている。各チップは、所望の領域に配置することができ、設計自由度が高く、電気特性が向上する配置にすることができる。さらに、図２に示すように、ＬＳＩチップ１１とＴＳＶチップ１２のサイズ及び形状を同じとすることで、各チップの搭載精度が向上し、低コスト化が可能となる。チップの平面形状が正方形の場合は、他の形状の場合よりも搭載精度を向上できる。
図３においては、ＬＳＩチップ１１のサイズがＴＳＶチップ１２のサイズよりも小さい。これにより、微細化による小チップ化傾向に見合ったＬＳＩチップと、多ピン及び高密度化の傾向に見合ったＴＳＶチップを備えた構造にでき、低コストかつ高密度実装が可能な半導体素子内蔵基板を提供できる。図３に示す例とは反対に、ＬＳＩチップ１１のサイズがＴＳＶチップ１２のサイズよりも大きくても構わない。その場合、小チップのＴＳＶチップを複数配置することが可能となり、設計自由度を高めることができる。
図４においては、ＬＳＩチップ１１の周囲に複数個のＴＳＶチップ１２が配置されている。これにより、ＬＳＩチップ１１の周囲の絶縁層１６からＬＳＩチップ１１に及ぼす応力を低減することが可能となり、反りを低減できる。さらに、ＬＳＩチップ１１の周辺に絶縁層１６と比較して熱伝導率が高い材料が配置されるため、半導体素子内蔵基板２３の放熱特性が向上する。
図５に示すように、ＴＳＶチップ１２及びＬＳＩチップ１１の平面形状は、それぞれ長方形及び正方形にすることができる。ＴＳＶチップ１２が長方形の場合、その長辺側をＬＳＩチップ１１へ向けて配置したときは、その長手方向の長さに応じて、ＴＳＶチップ１２の端子ピッチを緩くでき、端子の配列数を少なく、例えば単列にすることが容易になる。結果、ＬＳＩチップ１１とＴＳＶチップ１２と間の配線は、緩い配線ルールを適用でき、配線歩留まりを向上することができる。
図１に示す例では、上面側配線および下面側配線はそれぞれ一層であるが、図６に示すように、上面側配線および下面側配線をそれぞれ絶縁層１６ｄを介して２層以上設けた多層配線構造としてもよい。上下の上面側配線間はビア１７ｄを介して接続され、上下の下面側配線間はビア１７ｅを介して接続することができる。その場合、配線層数の増加に伴って電源特性及びグランド特性を向上できる。
図１に示す例では、半導体素子内蔵基板の下面側配線１８ｂとＴＳＶチップの下面側端子１５とはビア１７ｃを介して接続されているが、図７に示すように、半田ボール１９を介して接続されていてもよい。その場合、ＴＳＶチップを搭載する工程で配線１８ｂと電気的な接続が容易となるため、低コスト化に有利である。一方で、図１に示すように、半田ボール等を使用せず、ビアで接続する場合は、接続信頼性がより向上する。
図１に示す構造の他の変形例として、図８に示すように、ＬＳＩチップ１１とＴＳＶチップ１２を覆う絶縁層は積層構造を有していてもよい。図８に示す例では、この絶縁層は、チップの下面側を覆う絶縁層１６ｃと、この上に設けられチップ周囲を覆うチップ側方絶縁層１６ｂと、この上に設けられチップ上面側を覆う絶縁層１６ａから構成されている。チップ側方絶縁層１６ｂをガラスクロス等の補強材を含む高剛性の絶縁樹脂で形成することで反りが低減できる。上下層の絶縁層１６ａ、１６ｃの配線形成面を低粗化することでファインな配線が形成でき、内蔵されるＬＳＩチップ１１とＴＳＶチップ１２の狭ピッチ、多ピン化が実現できる。この低粗化は、絶縁層表面を薬液によるウェットエッチング又はプラズマによるドライエッチングを行うことで実施できる。または、低粗化面をもつ部材を絶縁層表面に押し当てて低粗化面を転写することで実施できる。
図１に示す構造の他の変形例として、図９に示すように、ＬＳＩチップ１１及びＴＳＶチップ１２の下面に接着層２０を設けることで、接着層上にチップがより強固に固定され、熱サイクル試験等での信頼性を向上できる。接着層は、ＬＳＩチップ１１及びＴＳＶチップ１２のいずれか一方に設けてもよいが、両方に設けることが好ましい。
ＬＳＩチップ１１とＴＳＶチップ１２の厚さ（基板平面に垂直方向の長さ）は、半導体素子内蔵基板の所定の厚さに応じて設定することができる。例えば、それぞれのチップの厚さを５０〜１００μｍに設定できる。
ＬＳＩチップ及びＴＳＶチップのサイズとしては、平面形状（基板平面への投影形状）が正方形や矩形（長方形）等の多角形（凸多角形）の場合、一辺のサイズは、加工精度等の点から、０．２ｍｍ以上が好ましく、１ｍｍ以上がより好ましく、小型化等の点から、１５ｍｍ以下が好ましく、１２ｍｍ以下がより好ましい。この場合、周長は０．８ｍｍ以上が好ましく、４ｍｍ以上がより好ましく、６０ｍｍ以下が好ましく、５０ｍｍ以下がより好ましい。
図１に示す例では、ＬＳＩチップ１１とＴＳＶチップ１２の数はそれぞれ一つずつだが、それぞれ複数個でも構わない。本実施形態では、内蔵されるＬＳＩチップ１１とＴＳＶチップ１２はそれぞれ一つとした。このＬＳＩチップ１１にはＬＳＩ回路が設けられている。ＴＳＶチップは、ＬＳＩ回路は設けず、シリコン母材内部にＴＳＶ２４を設けている。ＴＳＶは、狭ピッチ、高アスペクト比、小径で形成することができる。ＴＳＶ２４は、シリコン母材を貫通し、チップ上面側の端子１４と下面側の端子１５を導通している。
ＴＳＶの外径は、例えば、０．１μｍ〜１００μｍの範囲で適宜設定することができる。歩留まりの点から１μｍ以上が好ましく、１０μｍ以上がより好ましい。ＴＳＶの収容率の点から、１０μｍ以下に設定することも可能である。典型的には、例えば、ＴＳＶの外径は１０〜５０μｍに設定でき、ピッチは８０〜２００μｍに設定できる。
ＴＳＶチップの平面面積は、ＬＳＩチップの微細化およびＴＳＶの収容率等の点から、ＬＳＩチップの平面面積より大きくすることが好ましい。例えば、ＴＳＶチップの平面面積は、ＬＳＩチップの平面面積の２倍〜１００倍の範囲で適宜設定することができる。ＬＳＩチップの微細化およびＴＳＶの収容率等の点から、１０倍以上が好ましく、配線基板の小型化および歩留まりの点から５０倍以下が好ましく２０倍以下がより好ましい。
絶縁層の材料は、例えば、感光性又は非感光性の有機材料を用いることができる。この有機材料としては、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂が挙げられる。また、ガラスクロスやアラミド繊維などで形成された織布や不織布等の補強材にこれらの有機材料を含浸させた材料を用いることができる。本実施形態では、絶縁層１６の材料として、例えば、非感光性樹脂であるエポキシ樹脂を好適に用いることができる。
配線、チップの端子、ビア及びＴＳＶの材料は、例えば、銅、銀、金、ニッケル、アルミニウム、チタン、モリブデン、タングステン、パラジウムが挙げられ、これらから選ばれる１種の金属や、これらから選ばれる少なくとも１種を主成分とする合金を用いることができる。特に、電気抵抗値及びコストの観点から銅が望ましい。本実施形態では、配線、端子、ビア及びＴＳＶの材料として、例えば、銅を好適に用いることができる。
以上に説明した半導体素子内蔵基板には、各層の所望の位置に、回路のノイズフィルターの役割を果たすコンデンサが設けられていてもよい。コンデンサを構成する誘電体材料としては、酸化チタン、酸化タンタル、Ａｌ２Ｏ３、ＳｉＯ２、ＺｒＯ２、ＨｆＯ２、Ｎｂ２Ｏ５等の金属酸化物；ＢＳＴ（ＢａｘＳｒ１−ｘＴｉＯ３）、ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）又はＰＬＺＴ（Ｐｂ１−ｙＬａｙＺｒｘＴｉ１−ｘＯ３）等のペロブスカイト系材料（０＜ｘ＜１、０＜ｙ＜１）；ＳｒＢｉ２Ｔａ２Ｏ９等のＢｉ系層状化合物であることが好ましい。また、コンデンサを構成する誘電体材料として、無機材料や磁性材料を混合した有機材料等を使用してもよい。また、ＬＳＩチップやコンデンサ以外に、ディスクリート部品を設けても構わない。
第２の実施形態
図１０は、本発明の第２の実施形態の半導体素子内蔵基板を示す断面図である。本実施形態の半導体素子内蔵基板は、ＬＳＩチップ１１とＴＳＶチップ１２の側方の絶縁層１６に、半導体素子内蔵基板２３の表裏の配線１８ａ、１８ｂを接続するチップ側方ビア２１が設けられている以外は第１の実施形態と同様である。
図１１は、本実施形態による半導体素子内蔵基板において、内蔵チップ１１、１２及びチップ側方ビア２１の配置例を示す平面図である。チップ側方ビア２１は、ＬＳＩチップ１１とＴＳＶチップ１２の周囲の所望の領域に配置することができる。チップ側方ビア２１は、ＬＳＩチップ１１とＴＳＶチップ１２間に配置してもよい。
チップ側方ビア２１を設けることにより、半導体素子内蔵基板２３の表裏の配線１８ａ、１８ｂを電気的に接続できることに加えて、放熱特性の向上や、チップ側面方向（基板平面方向）の応力の低減によるチップの低反り化が期待できる。
チップ側方ビア２１およびＴＳＶ２４は、それぞれ、上面側の配線を介してＬＳＩチップの端子に電気的に接続することができる。
チップ側方ビア２１の材料は、例えば、銅、銀、金、ニッケル、アルミニウム、チタン、モリブデン、タングステン、パラジウムが挙げられ、これらから選ばれる１種の金属や、これらから選ばれる少なくとも１種を主成分とする合金を用いることができる。特に、電気抵抗値及びコストの観点から銅が望ましい。本実施形態では、チップ側方ビア２１の材料として、例えば、銅を好適に用いることができる。
チップ側方ビア２１の高さ（基板平面に垂直方向の長さ）は、内蔵するＬＳＩチップ１１とＴＳＶチップ１２の高さよりも高くし、例えば、６０〜１１０μｍに設定できる。
チップ側方ビアの外径は、例えば、１０μｍ〜３００μｍの範囲で適宜設定することができる。歩留まりや電源およびグランドの伝送等の点から５０μｍ以上が好ましく、１００μｍ以上がより好ましいが、チップ側方ビアの収容率等の点から１００μｍ以下が好ましい。典型的には、例えば、チップ側方ビアの外径は５０〜１００μｍに設定でき、ピッチは１５０〜５００μｍに設定できる。チップ側方ビアの外径は、例えばＴＳＶの外径の２倍〜１００倍程度に設定することができる。チップ側方ビアの歩留まりや電源およびグランドの伝送等の点から５倍以上が好ましく、１０倍以上がより好ましく、チップ側方ビアの収容率等の点から５０倍以下が好ましく、１０倍以下に設定してもよい。
本実施形態では、チップ側方ビア２１のピッチ及びビア径を、ＴＳＶ２４のピッチ及びビア径よりも大きくできる。この場合、大容量の電源およびグランドを、大径、緩ピッチのチップ側方ビア２１を介して伝送させ、多ピン・微細配線の信号を、小径、狭ピッチのＴＳＶ２４を介して伝送させることができる。このように、用途に応じてチップ側方ビアとＴＳＶを使い分けることで、半導体素子内蔵基板の電気特性を向上できる。
以下に、半導体素子内蔵基板の製造方法について説明する。
第１の製造例
図１２（ａ）から（ｆ）は、半導体素子内蔵基板の製造方法の一例を工程順に示す断面図である。この製造方法により、図８に示す半導体素子内蔵基板を製造することができる。
まず、図１２（ａ）に示すように、支持体２２上に絶縁層１６ｃを形成する。支持体２２は、高剛性の材料であることが望ましい。支持体２２上には、ＬＳＩチップ１１とＴＳＶチップ１２を搭載するための位置マークが設けられていることが好ましい。位置マークは、絶縁層１６ｃを通して高精度に認識でき、位置マークとしての機能を果たしているのであれば、支持体２２上に設けた金属部であっても、ウェットエッチングや機械加工により設けた窪みであってもよい。例えば、支持体２２として０．５ｍｍ厚の銅板を使用し、絶縁層１６ｃとして２０〜５０μｍ厚のエポキシ樹脂層を設けることができ、位置マークとしては、支持体２２上に電解めっきによりニッケル膜からなるマークを形成できる。
次に、図１２（ｂ）に示すように、支持体２２上の絶縁層１６ｃ上に位置マークを基準として、ＬＳＩチップ１１をその端子１３がある面を上に向けて搭載する。そして、ＴＳＶチップ１２を同様に搭載する。この際、ＬＳＩチップ１１と絶縁層１６ｃの間、ＴＳＶチップ１２と絶縁層１６ｃの間には、接着層があることが望ましいが、接着層を設けなくても、絶縁層１６ｃを未硬化樹脂で形成し、その上面を接着面として利用できる。
次に、ＬＳＩチップ１１とＴＳＶチップ１２の側方及び上方を絶縁層で覆う。まず、図１２（ｃ）に示すように、ＬＳＩチップ１１とＴＳＶチップ１２の側面周囲を覆う絶縁層１６ｂ形成し、その後、図１２（ｄ）に示すように、これらのチップの上面を覆う絶縁層１６ａを形成する。絶縁層１６ｂにはガラスクロス等の補強材を含むことができ、チップを収容できる開口を設けたもの用意し、これを支持体２２上に設けることができる。
この方法に代えて、ＬＳＩチップ１１とＴＳＶチップ１２の上面と側方とを一括で覆うようにフィルム状の絶縁材料を設けてもよい。この場合、支持体２２上の絶縁層１６ｃと同じ材料で覆うと、図１に示すように、これらチップの上面、側面および下面を覆う絶縁層１６を形成することができる。また、支持体２２上に絶縁層１６ｃを設けないで、接着層２０を介してこれらのチップを設けた場合、図９に示す半導体素子内蔵基板を形成することができる。その際、下面側のビア１７ｃ及び配線１８ｂは、支持基板を除去した後に設けることができる。
絶縁層の形成は、トランスファーモールディング法、圧縮形成モールド法、印刷法、真空プレス、真空ラミネート、スピンコート法、ダイコート法、カーテンコート法などを用いて行うことができる。フィルム状の絶縁樹脂を用いる場合は、真空プレス法や真空ラミネート法等を用いることができ、液状の樹脂を用いる場合はモールド法やコーティング法等を用いることができる。例えば、絶縁樹脂としてエポキシ樹脂フィルムを用いて、真空ラミネートにて絶縁層１６ａ、１６ｂを積層することができる。
次に、図１２（ｅ）に示すように、支持体２２を除去する。支持体２２の除去は、ウェットエッチング、ドライエッチング、物理的な剥離、研磨などの手法を用いて行うことができる。例えば、銅板からなる支持体はウェットエッチングにて容易に除去できる。
次に、図１２（ｆ）に示すように、ＬＳＩチップ１１の端子１３に接続するビア１７ａと、ＴＳＶチップ１２の端子１４及び端子１５にそれぞれ接続するビア１７ｂ、１７ｃを設け、そして、上面側配線１８ａ及び下面側配線１８ｂを形成する。
ビア孔の形成は、このビア孔を形成する絶縁層が感光性材料からなる場合、フォトリソグラフィーにより形成することができる。絶縁層が非感光性材料からなる場合又は感光性材料ではあるがパターン解像度が低い材料からなる場合、ビア孔は、レーザー加工法、ドライエッチング法又はブラスト法により形成できる。本製造例においては、例えば、レーザー加工法によりビア孔を形成する。次に、このビア孔内には前記の金属材料を充填し、チップの端子に接続するビアを形成する。ビア孔内への金属材料の充填方法は、電解めっき、無電解めっき、印刷法、溶融金属吸引法等で行うことができる。
上記のビア形成方法に代えて、これらのチップの端子上に予め通電用の金属ポストを設けておき、これらの金属ポストを覆う絶縁層を形成した後、研磨等により絶縁層表面を削って金属ポストの表面を露出させることによってビアを形成してもよい。このような形成方法により、低コスト化、高歩留まり化が実現できる。
絶縁層１６ａを設けないで配線１８ａを設けることも可能であり、この場合は、ビアを介することなく配線１８ａとこれらのチップの端子と接続することも可能である。
配線１８ａ、１８ｂは、サブトラクティブ法、セミアディティブ法又はフルアディティブ法等により形成できる。サブトラクティブ法は、基板上に設けられた銅箔上に所望のパターンのレジストを形成し、不要な銅箔をエッチングした後に、レジストを剥離して所望のパターンを得る方法である。セミアディティブ法は、無電解めっき法、スパッタ法、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法等で給電層を形成した後、所望のパターンに開口されたレジストを形成し、レジスト開口部内に電解めっき法による金属を析出させ、レジストを除去した後に給電層をエッチングして所望の配線パターンを得る方法である。フルアディティブ法は、基板上に無電解めっき触媒を吸着させた後に、レジストでパターンを形成し、このレジストを絶縁膜として残したまま触媒を活性化し、無電解めっき法によりレジスト絶縁膜の開口部に金属を析出させることで所望の配線パターンを得る方法である。配線材料としては、前記の金属材料を用いることができるが、特に、電気抵抗値及びコストの観点から銅が好ましい。
必要に応じて、得られた半導体素子内蔵基板の上面側に、配線の一部が露出する開口を持つソルダーレジスト等からなる保護絶縁膜（不図示）を設け、この開口における配線の露出部分を外部端子として利用することができる。この開口に導電材料を設けてバンプを形成してもよい。同様に、得られた半導体素子内蔵基板の下面側に、配線の一部が露出する開口を持つソルダーレジスト等からなる保護絶縁膜（不図示）を設け、この開口における配線の露出部分を外部端子として利用することができる。この開口に導電材料を設けてバンプを形成してもよい。
必要に応じて、得られた半導体素子内蔵基板の上面側に、絶縁層および配線を交互に設けて多層配線構造を設けてもよい。同様に、得られた半導体素子内蔵基板の下面側に、絶縁層および配線を交互に設けて多層配線構造を設けてもよい。このようにして、例えば図６に示す構造を得ることができる。図６においては、各多層配線構造において配線は２層、絶縁層は１層であるが、３層以上の配線および２層以上の絶縁層を設けることができる。さらに、この場合、上面側に、多層配線構造の最上層側の配線の一部が露出する開口を持つソルダーレジスト等の保護絶縁膜を設け、この開口における配線の露出部分を外部端子として利用してもよい。この開口に導電材料を設けてバンプを形成してもよい。同様に、下面側に、多層配線構造の最下層側の配線の一部が露出する開口を持つソルダーレジスト等の保護絶縁膜を設け、この開口における配線の露出部分を外部端子として利用してもよい。この開口に導電材料を設けてバンプを形成してもよい。
第２の製造例
図１３（ａ）から（ｅ）は、半導体素子内蔵基板の製造方法の他の例を工程順に示す断面図である。
まず、図１３（ａ）に示すように、支持体２２上に、配線１８ｂ、ビア１７ｅ、絶縁層１６ｄを含む多層配線構造を形成する。
次に、図１３（ｂ）に示すように、支持体２２上の多層配線構造上に接着層２０を介してＬＳＩチップ１１を搭載する。ＴＳＶチップ１２は、チップ下面側の端子１５が半田ボール１９を介して多層配線構造上面の所定の導電部へ接続するように搭載する。チップ搭載工程で下面側の電気的な接続を行うため、下面側ビアの形成工程が不要になり、低コストで製造可能になる。
次に、図１３（ｃ）に示すように、これらのチップの上面および側面を覆う絶縁層１６を形成する。
次に、図１３（ｄ）に示すように、ＬＳＩチップ１１の端子１３に接続するビア１７ａと、ＴＳＶチップ１２の端子１４に接続するビア１７ｂを設ける。これらのビアに電気的に接続する上面側配線１８ａ、絶縁層１６ｄ及びビア１７ｄを含む多層配線構造を形成する。
次に、図１３（ｅ）に示すように、支持体２２を除去する。支持体と支持体上の配線とが同じ材料（例えば銅）で形成されている場合は、支持体の材料とエッチングレートの異なる材料からなるバリア導電膜を配線と支持体との間に形成しておくことで、ウェットエッチングにより支持体を選択的に除去することができる。支持体の除去精度が所望の範囲にあれば、バリア導電膜を形成することなく、ドライエッチングや研磨によって支持体を除去してもよい。
その後、上面側の多層配線構造の最上層側の配線の一部が露出する開口を持つソルダーレジスト１６ｅを設ける。この開口における配線の露出部分を外部端子として利用できる。この開口に導電材料を設けてバンプを形成してもよい。同様に、下面側の多層配線構造の最下層側の配線の一部が露出する開口を持つソルダーレジスト１６ｅを設ける。この開口における配線の露出部分を外部端子としてできる。この開口に導電材料を設けてバンプを形成してもよい。
本実施形態の製造方法によれば、半導体素子内蔵基板を効率よく作製できる。
第３の製造例
図１４（ａ）から（ｅ）は、半導体素子内蔵基板の製造方法の他の例を工程順に示す断面図である。この製造方法により、図８に示す構造において、絶縁層１６ａ、１６ｂ及び１６ｃを貫通するチップ側方ビア２１が設けられた半導体素子内蔵基板を製造することができる。
本製造例は、ＬＳＩチップ１１とＴＳＶチップ１２の側方に絶縁層１６ａ、１６ｂ及び１６ｃを貫通するにチップ側方ビア２１を形成する以外は製造例１と同様に実施することができる。
まず、製造例１と同様にして、図１４（ａ）に示す構造を経由して、図１４（ｂ）に示す構造を得る。
次に、図１４（ｃ）に示すように、ＬＳＩチップ１１とＴＳＶチップ１２の周囲の絶縁層１６ａ、１６ｂ及び１６ｃを貫通するチップ側方ビア２１を形成する。チップ側方ビア２１は、これらの絶縁層が感光性材料からなる場合、フォトリソグラフィーにより形成することができる。これらの絶縁層が非感光性材料からなる場合又は感光性材料ではあるがパターン解像度が低い材料からなる場合、ビア孔は、レーザー加工法、ドライエッチング法又はブラスト法により形成できる。本製造例においては、例えば、レーザー加工法によりビア孔を形成する。次に、ビア孔内には前記の金属材料を充填し、チップ側方ビアを形成する。ビア孔内への金属材料の充填方法は、電解めっき、無電解めっき、印刷法、溶融金属吸引法等で行うことができる。本製造例では、例えば、電解めっきを用いて形成する。
次に、図１４（ｄ）に示すように支持体２２を除した後、図１４（ｅ）に示すように、製造例１と同様にして、ＬＳＩチップ１１の端子１３に接続するビア１７ａと、ＴＳＶチップ１２の端子１４に接続するビア１７ｂを形成し、次いで、ＴＳＶチップ１２の下面側の端子１５に接続するビア１７ｃを形成し、そして、上面側配線１８ａ及び下面側配線１８ｂを形成する。チップの上面側のビア１７ａ、１７ｂの形成と同時に、チップ側方ビア２１を形成してもよい。
チップ１１、１２上のビア１７ａ、１７ｂを金属ポストを用いて形成する場合、これらの金属ポストを覆う絶縁層表面を削って金属ポスト表面を露出させる工程は、チップ側方ビア２１を形成した後に行ってもよいし、前に行ってもよい。
以上、実施例を参照して本発明を説明したが、本発明は上記実施例に限定されるものではない。本発明の構成や詳細には、本発明の範囲内で当業者が理解し得る様々な変更をすることができる。
この出願は、２０１０年３月１８日に出願された日本出願特願２０１０−０６２７７６を基礎とする優先権を主張し、その開示の全てをここに取り込む。
１１ ＬＳＩチップ
１２ ＴＳＶチップ
１３ 端子
１４ 端子
１５ 端子
１６、１６ａ、１６ｂ、１６ｃ、１６ｄ 絶縁層
１６ｅ ソルダーレジスト
１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅ ビア
１８ａ、１８ｂ 配線
１９ 半田ボール
２０ 接着層
２１ チップ側方ビア
２２ 支持体
２３ 半導体素子内蔵基板
２４ ＴＳＶ

Claims (24)

  1. 半導体素子を内蔵する配線基板であって、
    前記配線基板は、
    前記半導体素子と、
    チップ部品と、
    該半導体素子および該チップ部品の少なくとも外周側面を覆う周辺絶縁層と、
    当該配線基板の上面側に設けられた上面側配線と、
    当該配線基板の下面側に設けられた下面側配線とを含み、
    前記半導体素子は、その上面側に端子を有し、該端子は前記上面側配線と電気的に接続され、
    前記チップ部品は、
    前記上面側配線と電気的に接続する上面側端子と、
    前記下面側配線と電気的に接続する下面側端子と、
    当該チップ部品を貫通し、該上面側端子と該下面側端子とを接続するチップ貫通ビアとを有する、半導体素子内蔵基板。
  2. 前記半導体素子は、半導体回路を有する半導体チップであり、
    前記チップ部品は、半導体回路を有しない半導体チップである、請求項１に記載の半導体素子内蔵基板。
  3. 前記チップ部品の平面面積が、前記半導体素子の平面面積より大きい、請求項１又は２に記載の半導体素子内蔵基板。
  4. 複数の前記チップ部品が、前記半導体素子の外周側面を囲むように配置されている、請求項１から３のいずれか一項に記載の半導体素子内蔵基板。
  5. 前記半導体素子の端子は、ビアを介して前記上面側配線に接続され、
    前記チップ部品の上面側端子は、ビアを介して前記上面側配線と接続され、
    前記チップ部品の下面側端子は、ビアを介して前記下面側配線と接続されている、請求項１から４のいずれか一項に記載の半導体素子内蔵基板。
  6. 前記半導体素子の端子は、ビアを介して前記上面側配線に接続され、
    前記チップ部品の上面側端子は、ビアを介して前記上面側配線と接続され、
    前記チップ部品の下面側端子は、半田部材を介して前記下面側配線と接続されている、請求項１から４のいずれか一項に記載の半導体素子内蔵基板。
  7. 前記周辺絶縁層は、前記半導体素子の下面および前記チップ部品の下面を覆う下面側絶縁層と、該半導体素子の外周側面および該チップ部品の外周側面を取り囲む補強絶縁層と、該半導体素子の上面および該チップ部品の上面を覆う上面側絶縁層を含む、請求項１から６のいずれか一項に記載の半導体素子内蔵基板。
  8. 前記半導体素子および前記チップ部品の周囲の領域に、前記周辺絶縁層を貫通するチップ側方ビアが設けられている、請求項１から７のいずれか一項に記載の半導体素子内蔵基板。
  9. 前記チップ側方ビアの外径は、前記チップ貫通ビアの外径より大きい、請求項８に記載の半導体素子内蔵基板。
  10. 前記チップ側方ビアには電源またはグランドが伝送され、前記チップ貫通ビアには信号が伝送される、請求項９に記載の半導体素子内蔵基板。
  11. 前記上面側配線を覆う保護絶縁膜を有し、
    該保護絶縁膜は開口を有し、該開口内の該上面側配線の露出部からなる外部端子、または該開口に設けられた導電部からなる外部端子を備えた、請求項１から１０のいずれか一項に記載の半導体素子内蔵基板。
  12. 前記配線基板の上面側に交互に設けられた配線と絶縁層を含む多層配線構造を有する、請求項１から１０のいずれか一項に記載の半導体素子内蔵基板。
  13. 前記上面側の多層配線構造の最上層側に開口をもつ絶縁層を有し、該開口内の配線の露出部からなる外部端子、または該開口に設けられた導電部からなる外部端子を備えた、請求項１２に記載の半導体素子内蔵基板。
  14. 前記配線基板の下面側に交互に設けられた配線と絶縁層を含む多層配線構造を有する、請求項１から１３のいずれか一項に記載の半導体素子内蔵基板。
  15. 前記下面側の多層配線構造の最下層側に開口をもつ絶縁層を有し、該開口内の配線の露出部からなる外部端子、または該開口に設けられた導電部からなる外部端子を備えた、請求項１４に記載の半導体素子内蔵基板。
  16. 前記下面側配線を覆う保護絶縁膜を有し、
    前記保護絶縁膜は開口を有し、該開口内の前記下面側配線の露出部からなる外部端子、または該開口に設けられた導電部からなる外部端子を備えた、請求項１から１３のいずれか一項に記載の半導体素子内蔵基板。
  17. 半導体素子を内蔵する配線基板の製造方法であって、
    支持体上に、上面側に端子を有する半導体素子をその下面を支持体側に向けて搭載する工程と、
    前記支持体上に、上面側および下面側に端子を有するチップ部品を搭載する工程と、
    前記半導体素子および前記チップ部品を覆う周辺絶縁層を形成する工程と、
    前記支持体を除去する工程と、
    前記チップ部品の下面側端子に電気的に接続する第１配線を形成する工程と、
    前記半導体素子の端子および前記チップ部品の上面側端子に電気的に接続する第２配線を形成する工程を含み、
    前記チップ部品は、当該チップ部品を貫通し、前記上面側端子と前記下面側端子とを接続するチップ貫通ビアを有している、製造方法。
  18. 前記支持体上に下地絶縁層を形成する工程をさらに含み、該下地絶縁層上に、前記半導体素子および前記チップ部品を搭載する請求項１７に記載の製造方法。
  19. 前記半導体素子および前記チップ部品は、それぞれ接着層を介して搭載される、請求項１７又は１８に記載の製造方法。
  20. 半導体素子を内蔵する配線基板の製造方法であって、
    支持体上に、少なくとも第１配線を形成する工程と、
    前記支持体上に、上面側に端子を有する半導体素子をその下面を支持体側に向けて搭載する工程と、
    前記支持体上に、上面側および下面側に端子を有するチップ部品を、該下面側の端子が前記第１配線に電気的に接続するように搭載する工程と、
    前記半導体素子および前記チップ部品を覆う周辺絶縁層を形成する工程と、
    前記支持体を除去する工程と、
    前記半導体素子の端子および前記チップ部品の上面側端子に電気的に接続する第２配線を形成する工程を含み、
    前記チップ部品は、当該チップ部品を貫通し、前記上面側端子と前記下面側端子とを接続するチップ貫通ビアを有している、製造方法。
  21. 前記第１配線を形成する工程において、該第１配線を最上層側の配線として含み、前記支持体上に交互に設けられた配線および絶縁層を含む多層配線構造を形成し、
    該多層配線構造上に前記半導体素子および前記チップ部品が搭載され、
    該チップ部品の下面側の端子が該第１配線に電気的に接続される、請求項２０に記載の製造方法。
  22. 前記チップ部品の下面側端子は、半田部材を介して前記第１配線に接続される、請求項２０又は２１に記載の製造方法。
  23. 前記周辺絶縁層は、前記半導体素子および前記チップ部品の外周側面を取り囲む第１絶縁層と、前記半導体素子および前記チップ部品の上面を覆う第２絶縁層を含む、請求項１７から２２のいずれか一項に記載の製造方法。
  24. 前記第１絶縁層は補強材を含む、請求項２３に記載の製造方法。
JP2012505548A 2010-03-18 2011-01-25 半導体素子内蔵基板およびその製造方法 Active JP5423874B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012505548A JP5423874B2 (ja) 2010-03-18 2011-01-25 半導体素子内蔵基板およびその製造方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2010062776 2010-03-18
JP2010062776 2010-03-18
PCT/JP2011/051295 WO2011114774A1 (ja) 2010-03-18 2011-01-25 半導体素子内蔵基板およびその製造方法
JP2012505548A JP5423874B2 (ja) 2010-03-18 2011-01-25 半導体素子内蔵基板およびその製造方法

Publications (2)

Publication Number Publication Date
JPWO2011114774A1 true JPWO2011114774A1 (ja) 2013-06-27
JP5423874B2 JP5423874B2 (ja) 2014-02-19

Family

ID=44648883

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012505548A Active JP5423874B2 (ja) 2010-03-18 2011-01-25 半導体素子内蔵基板およびその製造方法

Country Status (3)

Country Link
US (1) US8810008B2 (ja)
JP (1) JP5423874B2 (ja)
WO (1) WO2011114774A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015070269A (ja) * 2013-09-26 2015-04-13 ゼネラル・エレクトリック・カンパニイ 埋め込み型半導体デバイスパッケージおよびその製造方法

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012157426A1 (ja) * 2011-05-13 2012-11-22 イビデン株式会社 配線板及びその製造方法
US20130193575A1 (en) * 2012-01-27 2013-08-01 Skyworks Solutions, Inc. Optimization of copper plating through wafer via
US9613917B2 (en) 2012-03-30 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package (PoP) device with integrated passive device in a via
US20140035935A1 (en) * 2012-08-03 2014-02-06 Qualcomm Mems Technologies, Inc. Passives via bar
US10115671B2 (en) 2012-08-03 2018-10-30 Snaptrack, Inc. Incorporation of passives and fine pitch through via for package on package
US9165887B2 (en) 2012-09-10 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with discrete blocks
US8975726B2 (en) 2012-10-11 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. POP structures and methods of forming the same
US9391041B2 (en) 2012-10-19 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out wafer level package structure
JP2014099526A (ja) * 2012-11-15 2014-05-29 Fujitsu Ltd 半導体装置、半導体装置の製造方法、電子装置及び電子装置の製造方法
US9496211B2 (en) * 2012-11-21 2016-11-15 Intel Corporation Logic die and other components embedded in build-up layers
JP2014146741A (ja) * 2013-01-30 2014-08-14 Fujitsu Ltd 半導体装置の製造方法及び導電性構造体
US9627338B2 (en) * 2013-03-06 2017-04-18 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming ultra high density embedded semiconductor die package
JP5699344B2 (ja) * 2013-03-26 2015-04-08 大日本印刷株式会社 部品内蔵配線板、部品内蔵配線板の製造方法
US9119313B2 (en) * 2013-04-25 2015-08-25 Intel Corporation Package substrate with high density interconnect design to capture conductive features on embedded die
US8928117B1 (en) * 2013-08-01 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip package structure and method of forming same
TWI525863B (zh) * 2013-09-10 2016-03-11 The wafer package structure is packaged using a wafer package structure A module, and a method of manufacturing the wafer package structure
CN104425682A (zh) * 2013-09-10 2015-03-18 菱生精密工业股份有限公司 芯片封装结构、其制造方法,及使用其的芯片封装模块
JP2015070146A (ja) * 2013-09-30 2015-04-13 力成科技股▲分▼有限公司 半導体装置
US9373527B2 (en) 2013-10-30 2016-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Chip on package structure and method
US9679839B2 (en) 2013-10-30 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Chip on package structure and method
JP2015130443A (ja) * 2014-01-08 2015-07-16 富士通株式会社 部品内蔵基板の製造方法
US9806051B2 (en) * 2014-03-04 2017-10-31 General Electric Company Ultra-thin embedded semiconductor device package and method of manufacturing thereof
SG10201400390YA (en) * 2014-03-05 2015-10-29 Delta Electronics Int L Singapore Pte Ltd Package structure
US9735129B2 (en) * 2014-03-21 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
US9318452B2 (en) * 2014-03-21 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
US10056352B2 (en) 2014-07-11 2018-08-21 Intel IP Corporation High density chip-to-chip connection
RU2655678C1 (ru) 2014-09-18 2018-05-29 Интел Корпорейшн Способ встраивания компонентов wlcsp в e-wlb и в e-plb
JP6048481B2 (ja) * 2014-11-27 2016-12-21 株式会社豊田自動織機 電子機器
KR102356810B1 (ko) * 2015-01-22 2022-01-28 삼성전기주식회사 전자부품내장형 인쇄회로기판 및 그 제조방법
DE102015104641A1 (de) * 2015-03-26 2016-09-29 At & S Austria Technologie & Systemtechnik Ag Träger mit passiver Kühlfunktion für ein Halbleiterbauelement
SG10201504271YA (en) * 2015-05-29 2016-12-29 Delta Electronics Int’L Singapore Pte Ltd Power module
US9748227B2 (en) * 2015-07-15 2017-08-29 Apple Inc. Dual-sided silicon integrated passive devices
DE102015121044B4 (de) 2015-12-03 2020-02-06 Infineon Technologies Ag Anschlussblock mit zwei Arten von Durchkontaktierungen und elektronische Vorrichtung, einen Anschlussblock umfassend
US9852988B2 (en) 2015-12-18 2017-12-26 Invensas Bonding Technologies, Inc. Increased contact alignment tolerance for direct bonding
US20170287838A1 (en) * 2016-04-02 2017-10-05 Intel Corporation Electrical interconnect bridge
US10446487B2 (en) 2016-09-30 2019-10-15 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
KR20230156179A (ko) * 2016-12-29 2023-11-13 아데이아 세미컨덕터 본딩 테크놀로지스 인코포레이티드 집적된 수동 컴포넌트를 구비한 접합된 구조체
US10629577B2 (en) 2017-03-16 2020-04-21 Invensas Corporation Direct-bonded LED arrays and applications
US10784191B2 (en) 2017-03-31 2020-09-22 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
CN107170731A (zh) * 2017-05-05 2017-09-15 华为技术有限公司 嵌入式基板及其制造方法
US10886263B2 (en) * 2017-09-29 2021-01-05 Advanced Semiconductor Engineering, Inc. Stacked semiconductor package assemblies including double sided redistribution layers
EP3732719A4 (en) * 2017-12-29 2021-11-17 Intel Corporation MICROELECTRONIC ARRANGEMENTS
US11169326B2 (en) 2018-02-26 2021-11-09 Invensas Bonding Technologies, Inc. Integrated optical waveguides, direct-bonded waveguide interface joints, optical routing and interconnects
US11276676B2 (en) 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
US10910344B2 (en) 2018-06-22 2021-02-02 Xcelsis Corporation Systems and methods for releveled bump planes for chiplets
US10490479B1 (en) * 2018-06-25 2019-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. Packaging of semiconductor device with antenna and heat spreader
US11515291B2 (en) 2018-08-28 2022-11-29 Adeia Semiconductor Inc. Integrated voltage regulator and passive components
KR102547250B1 (ko) * 2018-12-20 2023-06-23 삼성전자주식회사 반도체 패키지
CN111356302A (zh) * 2018-12-21 2020-06-30 深南电路股份有限公司 电路板及其制造方法
CN111682003B (zh) 2019-03-11 2024-04-19 奥特斯奥地利科技与系统技术有限公司 包括具有竖向贯通连接件的部件的部件承载件
US11901281B2 (en) 2019-03-11 2024-02-13 Adeia Semiconductor Bonding Technologies Inc. Bonded structures with integrated passive component
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US11139179B2 (en) * 2019-09-09 2021-10-05 Advanced Semiconductor Engineering, Inc. Embedded component package structure and manufacturing method thereof
US11762200B2 (en) 2019-12-17 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded optical devices

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2712091B2 (ja) 1990-03-30 1998-02-10 株式会社東芝 印刷配線板の接続装置
JP4033157B2 (ja) * 2004-03-29 2008-01-16 松下電器産業株式会社 導電路形成方法
JP4528018B2 (ja) 2004-04-26 2010-08-18 新光電気工業株式会社 半導体装置及びその製造方法
JP4575071B2 (ja) 2004-08-02 2010-11-04 新光電気工業株式会社 電子部品内蔵基板の製造方法
JP4976840B2 (ja) 2006-12-22 2012-07-18 株式会社東芝 プリント配線板、プリント配線板の製造方法および電子機器
US8586465B2 (en) * 2007-06-07 2013-11-19 United Test And Assembly Center Ltd Through silicon via dies and packages
US20090115026A1 (en) * 2007-11-05 2009-05-07 Texas Instruments Incorporated Semiconductor device having through-silicon vias for high current,high frequency, and heat dissipation
JP5221228B2 (ja) * 2008-07-10 2013-06-26 日本特殊陶業株式会社 部品内蔵配線基板及びその製造方法
WO2010024233A1 (ja) * 2008-08-27 2010-03-04 日本電気株式会社 機能素子を内蔵可能な配線基板及びその製造方法
US8587129B2 (en) * 2009-07-31 2013-11-19 Stats Chippac Ltd. Integrated circuit packaging system with through silicon via base and method of manufacture thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015070269A (ja) * 2013-09-26 2015-04-13 ゼネラル・エレクトリック・カンパニイ 埋め込み型半導体デバイスパッケージおよびその製造方法

Also Published As

Publication number Publication date
US8810008B2 (en) 2014-08-19
US20130009325A1 (en) 2013-01-10
WO2011114774A1 (ja) 2011-09-22
JP5423874B2 (ja) 2014-02-19

Similar Documents

Publication Publication Date Title
JP5423874B2 (ja) 半導体素子内蔵基板およびその製造方法
US20210020591A1 (en) Semiconductor device and manufacturing method thereof
JP5605429B2 (ja) 半導体素子内蔵配線基板
US8766440B2 (en) Wiring board with built-in semiconductor element
TWI402017B (zh) 半導體裝置及其製造方法
JP4953132B2 (ja) 半導体装置
KR101412718B1 (ko) 반도체 패키지 및 적층형 반도체 패키지
WO2010041630A1 (ja) 半導体装置及びその製造方法
JP5692217B2 (ja) 機能素子内蔵基板
JP4921354B2 (ja) 半導体パッケージ及びその製造方法
JP2005327984A (ja) 電子部品及び電子部品実装構造の製造方法
KR20140083657A (ko) 인터포저가 임베디드 되는 전자 모듈 및 그 제조방법
JPWO2008056499A1 (ja) 半導体装置およびその製造方法
JPWO2010134511A1 (ja) 半導体装置及び半導体装置の製造方法
JP5310103B2 (ja) 半導体装置及びその製造方法
JP5413371B2 (ja) 半導体装置及びその製造方法
WO2010047228A1 (ja) 配線基板およびその製造方法
JP5589735B2 (ja) 電子部品内蔵基板及びその製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130514

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130710

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130806

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131004

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131029

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131111

R150 Certificate of patent or registration of utility model

Ref document number: 5423874

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150