JP6391755B2 - 半導体装置 - Google Patents

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Description

駆動回路に関する。また当該駆動回路を有する表示装置に関する。また当該表示装置を
表示部に有する電子機器に関する。
近年、液晶表示装置や発光装置などの表示装置は、液晶テレビなどの大型表示装置の増
加から、活発に開発が進められている。特に絶縁基板上に設けられた半導体層を有するト
ランジスタなどから構成される、画素回路、及びシフトレジスタ等を含む駆動回路（内部
回路ともいう）を同一基板上に一体形成する技術は、低消費電力化、低コスト化に大きく
貢献するため、活発に開発が進められている。絶縁基板上に形成された内部回路は、ＦＰ
Ｃ等を介して絶縁基板の外に配置されたコントローラＩＣ等を含む外部回路に接続され、
その動作が制御される。
内部回路の一つである駆動回路（ドライバともいう）は、例えば走査線駆動回路などが
あり、例えば特許文献１に示すような複数のフリップフロップ回路からなるシフトレジス
タにより構成される。
特開２００６−２４３５０号公報
特許文献１に示すような従来の駆動回路は、フリップフロップ回路内のトランジスタの
スイッチング動作のタイミングにおいて、所望のタイミングとのずれが生じ、動作不良が
起こるといった問題がある。トランジスタのスイッチング動作のタイミングにずれが生じ
る原因としては、例えば非選択期間にシフトレジスタのフリップフロップ回路においてプ
ルアップトランジスタのゲート端子が浮遊状態になることにより、非選択期間に生じるノ
イズなどがプルアップトランジスタのゲート端子の電位に影響を及ぼす。
また、トランジスタ自体の劣化もスイッチング動作のタイミングのずれの原因の一つと
される。トランジスタが劣化することによりトランジスタの閾値電圧の値が変化し、駆動
回路において動作不良が起こる。トランジスタとして、半導体層が非晶質半導体であるト
ランジスタを適用した場合には、半導体層が非晶質半導体であるトランジスタは劣化しや
すいため、特に動作不良が起きやすい。
本発明の一態様では、シフトレジスタを用いた回路において、動作不良を抑制すること
を課題の一つとする。
本発明の一態様は、複数のフリップフロップ回路を含むシフトレジスタを有し、複数の
フリップフロップ回路の少なくとも一つは、第１の信号、第２の信号、及び第３の信号が
入力され、出力信号を出力するフリップフロップ回路であり、複数のフリップフロップ回
路の少なくとも一つは、ゲート端子、ソース端子、及びドレイン端子を有し、ゲート端子
に第１の信号の電位である第１の電位が与えられ、ソース端子及びドレイン端子の一方に
第１の電位または第２の電位が与えられる第１のトランジスタと、ゲート端子、ソース端
子、及びドレイン端子を有し、ゲート端子に第２の信号の電位である第３の電位が与えら
れ、ソース端子及びドレイン端子の一方が第１のトランジスタのソース端子及びドレイン
端子の他方に電気的に接続され、ソース端子及びドレイン端子の他方に第４の電位が与え
られる第２のトランジスタと、一方が第１のトランジスタのソース端子及びドレイン端子
の他方の電位を第１の電位または第４の電位に設定するか否かを制御し、他方が第１のト
ランジスタのソース端子及びドレイン端子の他方の電位を第４の電位に設定するか否かを
制御し、一方がオン状態のときに他方がオフ状態になり、他方がオン状態のときに一方が
オフ状態になる第３のトランジスタ及び第４のトランジスタと、ゲート端子、ソース端子
、及びドレイン端子を有し、ゲート端子が第１のトランジスタのソース端子及びドレイン
端子の他方に電気的に接続され、ソース端子及びドレイン端子の一方に第３の信号の電位
である第５の電位が与えられ、ソース端子及びドレイン端子の他方の電位が出力信号の電
位となり、第３のトランジスタまたは第４のトランジスタがオン状態のときにオフ状態で
ある第５のトランジスタと、を有する駆動回路である。
本発明の一態様は、複数のフリップフロップ回路を含むシフトレジスタを有し、フリッ
プフロップ回路は、第１の制御信号、第２の制御信号、第１のクロック信号、及び第２の
クロック信号が入力され、出力信号を出力するフリップフロップ回路であり、フリップフ
ロップ回路は、ゲート端子、ソース端子、及びドレイン端子を有し、ゲート端子に第１の
制御信号の電位である第１の電位が与えられ、ソース端子及びドレイン端子の一方に第１
の電位または第２の電位が与えられる第１のトランジスタと、ゲート端子、ソース端子、
及びドレイン端子を有し、ゲート端子に第２の制御信号の電位である第３の電位が与えら
れ、ソース端子及びドレイン端子の一方が第１のトランジスタのソース端子及びドレイン
端子の他方に電気的に接続され、ソース端子及びドレイン端子の他方に第４の電位が与え
られる第２のトランジスタと、それぞれゲート端子、ソース端子、及びドレイン端子を有
するトランジスタであり、それぞれのトランジスタのソース端子及びドレイン端子の一方
が第１のトランジスタのソース端子及びドレイン端子の他方に電気的に接続され、一方の
トランジスタのソース端子及びドレイン端子の他方に第１の電位または第４の電位が与え
られ、他方のトランジスタのソース端子及びドレイン端子の他方に第４の電位が与えられ
、一方のトランジスタがオン状態のときに他方のトランジスタがオフ状態になり、他方の
トランジスタがオン状態のときに一方のトランジスタがオフ状態になる第３のトランジス
タ及び第４のトランジスタと、ゲート端子、ソース端子、及びドレイン端子を有し、ゲー
ト端子が第１のトランジスタのソース端子及びドレイン端子の他方に電気的に接続され、
ソース端子及びドレイン端子の一方に第１のクロック信号の電位である第５の電位が与え
られ、ソース端子及びドレイン端子の他方の電位が出力信号の電位となり、第３のトラン
ジスタまたは第４のトランジスタがオン状態のときにオフ状態である第５のトランジスタ
と、ゲート端子、ソース端子、及びドレイン端子を有し、ゲート端子が第３のトランジス
タ及び第４のトランジスタの他方のゲート端子に電気的に接続され、ソース端子及びドレ
イン端子の一方が第５のトランジスタのソース端子及びドレイン端子の他方に電気的に接
続され、ソース端子及びドレイン端子の他方に第４の電位が与えられる第６のトランジス
タと、ゲート端子、ソース端子、及びドレイン端子を有し、ゲート端子に第２のクロック
信号の電位である第６の電位が与えられ、ソース端子及びドレイン端子の一方が第５のト
ランジスタのソース端子及びドレイン端子の他方に電気的に接続され、ソース端子及びド
レイン端子の他方に第４の電位が与えられる第７のトランジスタと、を有する駆動回路で
ある。
なお、本発明の一態様において、フリップフロップ回路は少なくとも２つの端子を有し
、一方の端子に第５の電位が与えられ、他方の端子が第３のトランジスタ及び第４のトラ
ンジスタの他方のゲート端子に電気的に接続された第１の容量素子と、ゲート端子、ソー
ス端子、及びドレイン端子を有し、ゲート端子が第５のトランジスタのゲート端子に電気
的に接続され、ソース端子及びドレイン端子の一方が第３のトランジスタ及び第４のトラ
ンジスタの他方のゲート端子に電気的に接続され、ソース端子及びドレイン端子の他方に
第４の電位が与えられる第８のトランジスタと、少なくとも２つの端子を有し、一方の端
子に第６の電位が与えられ、他方の端子が第３のトランジスタ及び第４のトランジスタの
一方のゲート端子に電気的に接続された第２の容量素子と、ゲート端子、ソース端子、及
びドレイン端子を有し、ゲート端子が第１のトランジスタのゲート端子に電気的に接続さ
れ、ソース端子及びドレイン端子の一方が第３のトランジスタ及び第４のトランジスタの
一方のゲート端子に電気的に接続され、ソース端子及びドレイン端子の他方に第４の電位
が与えられる第９のトランジスタと、を有する構成とすることもできる。
また、本発明の一態様において、フリップフロップ回路は少なくとも２つの端子を有し
、一方の端子に第５の電位が与えられ、他方の端子が第３のトランジスタ及び第４のトラ
ンジスタの他方のゲート端子に電気的に接続された第１の容量素子と、ゲート端子、ソー
ス端子、及びドレイン端子を有し、ゲート端子が第５のトランジスタのゲート端子に電気
的に接続され、ソース端子及びドレイン端子の一方が第３のトランジスタ及び第４のトラ
ンジスタの他方のゲート端子に電気的に接続され、ソース端子及びドレイン端子の他方に
第４の電位が与えられる第８のトランジスタと、を有する構成とすることもできる。
また、本発明の一態様において、フリップフロップ回路はゲート端子、ソース端子、及
びドレイン端子を有し、ゲート端子に第１の電位が与えられ、ソース端子及びドレイン端
子の一方が第３のトランジスタ及び第４のトランジスタの他方のゲート端子に電気的に接
続され、ソース端子及びドレイン端子の他方に第４の電位が与えられる第１０のトランジ
スタを有する構成とすることもできる。
また、本発明の一態様において、フリップフロップ回路は第２の出力信号を出力する機
能を有し、フリップフロップ回路はゲート端子、ソース端子、及びドレイン端子を有し、
ゲート端子が第１のトランジスタのソース端子及びドレイン端子の一方に電気的に接続さ
れ、ソース端子及びドレイン端子の一方に第５の電位が与えられ、ソース端子及びドレイ
ン端子の他方の電位が第２の出力信号の電位となる第１１のトランジスタと、ゲート端子
、ソース端子、及びドレイン端子を有し、ゲート端子が第３のトランジスタ及び第４のト
ランジスタの他方のゲート端子に電気的に接続され、ソース端子及びドレイン端子の一方
が第１１のトランジスタのソース端子及びドレイン端子の他方に電気的に接続され、ソー
ス端子及びドレイン端子の他方に第４の電位が与えられる第１２のトランジスタと、ゲー
ト端子、ソース端子、及びドレイン端子を有し、ゲート端子が第７のトランジスタのゲー
ト端子に電気的に接続され、ソース端子及びドレイン端子の一方が第１１のトランジスタ
のソース端子及びドレイン端子の他方に電気的に接続され、ソース端子及びドレイン端子
の他方に第４の電位が与えられる第１３のトランジスタと、を有す構成とすることもでき
る。
また、本発明の一態様において、第１の制御信号及び第２の制御信号をデジタル信号と
し、デジタル信号のハイ状態とロウ状態との電位差の絶対値をフリップフロップ回路内の
トランジスタの閾値電圧の絶対値より大きくすることもできる。
また、本発明の一態様において、第４の電位を第１の制御信号若しくは第２の制御信号
、または第１のクロック信号若しくは第２のクロック信号のハイ状態またはロウ状態の電
位と同等の値とすることもできる。
また、本発明の一態様において、第１のクロック信号及び第２のクロック信号を位相が
相反の関係とし、第１のクロック信号及び第２のクロック信号のハイ状態とロウ状態の電
位差の絶対値をフリップフロップ回路内のトランジスタの閾値電圧の絶対値より大きくす
ることもできる。
また、本発明の一態様において、フリップフロップ回路内のトランジスタは、すべて同
一の導電型とすることもできる。
また、本発明の一態様において、フリップフロップ回路内のトランジスタは、ゲート電
極と、ゲート電極を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜を挟んでゲート
電極上に設けられた微結晶半導体層を含む第１の半導体層と、第１の半導体層上に設けら
れたバッファ層と、バッファ層上に設けられ、不純物元素を含む一対の第２の半導体層と
、一対の第２の半導体層の一方の上に設けられたソース電極と、一対の第２の半導体層の
他方の上に設けられたドレイン電極と、を有する構造とすることもできる。
本発明の一態様は、上記記載の駆動回路をいずれかに含む走査線駆動回路及び信号線駆
動回路と、複数の走査線と、複数の信号線と、画素部と、を有し、画素部は、複数の走査
線のいずれかを介して走査線駆動回路に電気的に接続され、且つ複数の信号線のいずれか
を介して信号線駆動回路に電気的に接続された画素を複数有する表示装置である。
本発明の一態様は、上記記載の表示装置を表示部に有する電子機器である。
なお、本明細書において、トランジスタは、ゲート端子、ソース端子、及びドレイン端
子の少なくとも３つの端子を有し、ゲート端子とは、ゲート電極の部分（導電層、及び配
線などを含む）または、ゲート電極と電気的に接続されている部分の一部のことを言う。
また、ソース端子とは、ソース電極の部分（導電層、及び配線などを含む）や、ソース電
極と電気的に接続されている部分（半導体層などを含む）の一部のことを言う。また、ド
レイン端子とは、ドレイン電極の部分（導電層、及び配線などを含む）や、ドレイン電極
と電気的に接続されている部分（半導体層などを含む）の一部のことを言う。またトラン
ジスタは、ドレイン領域とソース領域の間にチャネル領域を有し、ドレイン領域とチャネ
ル領域とソース領域とを介して電流を流すことができる。
また、本明細書において、トランジスタのソース端子とドレイン端子は、トランジスタ
の構造や動作条件などによって変わるため、いずれがソース端子またはドレイン端子であ
るかを限定することが困難である。そこで、本書類（明細書、特許請求の範囲または図面
など）においては、ソース端子及びドレイン端子から任意に選択した一方の端子をソース
端子及びドレイン端子の一方と表記し、他方の端子をソース端子及びドレイン端子の他方
と表記する。
なお、Ａの上にＢが形成されている、あるいは、Ａ上にＢが形成されている、と明示的
に記載する場合は、Ａの上にＢが直接接して形成されていることに限定されない。直接接
していない場合、つまり、ＡとＢと間に別の対象物が介在する場合も含むものとする。こ
こで、Ａ、Ｂは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、また
は層など）であるとする。
従って例えば、層Ａの上に（もしくは層Ａ上に）、層Ｂが形成されている、と明示的に
記載されている場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に
直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂ
が形成されている場合とを含むものとする。なお、別の層（例えば層Ｃや層Ｄなど）は、
単層でもよいし、複層でもよい。
なお、Ａの上にＢが形成されているまたはＡ上にＢが形成されていると明示的に記載す
る場合、斜め上にＢが形成される場合も含むこととする。
また本明細書において、第１、第２などの序数を用いた用語は、構成要素の混同を避け
るために付したものであり、数的に限定するものではないことを付記する。
本発明の一態様により、シフトレジスタを用いた回路において、動作不良を抑制するこ
とができる。
実施の形態１における駆動回路の構成の一例を示す回路図である。 図１に示す駆動回路の動作を示すタイミングチャート図である。 実施の形態１における駆動回路の構成の一例を示す回路図である。 実施の形態１における駆動回路の構成の一例を示す回路図である。 図４に示す駆動回路の動作を示すタイミングチャート図である。 実施の形態１における駆動回路の構成の一例を示す回路図である。 実施の形態２における駆動回路の構成の一例を示す回路図である。 図７に示す駆動回路の動作を示すタイミングチャート図である。 実施の形態２における駆動回路の構成の一例を示す回路図である。 実施の形態２における駆動回路の構成の一例を示す回路図である。 図１０に示す駆動回路の動作を示すタイミングチャート図である。 実施の形態２における駆動回路の構成の一例を示す回路図である。 実施の形態３における表示装置の構成の一例を示す回路図である。 図１３に示す走査線駆動回路７０２の動作を示すタイミングチャート図である。 実施の形態３の液晶表示装置における画素の構成及び動作の一例を示す図である。 実施の形態３の液晶表示装置における画素の構成及び動作の一例を示す図である。 実施の形態４における駆動回路に適用可能なトランジスタの構成の一例を示す断面模式図である。 実施の形態４における駆動回路に適用可能なトランジスタの構成の一例を示す断面模式図である。 実施の形態４における駆動回路に適用可能なトランジスタの作製方法の一例を示す断面模式図である。 実施の形態４における駆動回路に適用可能なトランジスタの作製方法の一例を示す断面模式図である。 実施の形態４における駆動回路に適用可能なトランジスタの作製方法の一例を示す断面模式図である。 実施の形態５における表示装置を表示部に適用可能な電子機器の一例を示す図である。 実施の形態５における表示装置を表示部に適用可能な電子機器の一例を示す図である。 実施の形態１における駆動回路の構成の一例を示す図である。 実施の形態１における駆動回路の回路計算結果を示す図である。
本発明の実施の形態の例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細
を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示
す実施の形態の記載内容に限定して解釈されるものではないとする。
（実施の形態１）
本実施の形態では、本発明の一態様である駆動回路について説明する。
本実施の形態における駆動回路は、複数のフリップフロップ回路を含むシフトレジスタ
を有する。
さらにフリップフロップ回路の回路構成の一例について図２４を用いて説明する。図２
４は、本実施の形態の駆動回路におけるフリップフロップ回路の回路構成の一例を示す回
路図である。
複数のフリップフロップ回路の少なくとも一つは、図２４に示す回路構成のフリップフ
ロップ回路とすることができる。なお、図２４に示すフリップフロップ回路は、一例とし
て第１の信号、第２の信号、及び第３の信号が入力され、出力信号を出力する機能を有す
るものとする。
図２４に示すフリップフロップ回路は、トランジスタ１１と、トランジスタ１２と、ト
ランジスタ１３と、トランジスタ１４、トランジスタ１５と、を有する。
トランジスタ１１は、ゲート端子に第１の信号の電位である第１の電位が与えられ、ソ
ース端子及びドレイン端子の一方に第１の電位または第２の電位が与えられる。
トランジスタ１２は、ソース端子及びドレイン端子の一方がトランジスタ１１のソース
端子及びドレイン端子の他方に電気的に接続される。また、トランジスタ１２は、ゲート
端子に第２の信号の電位である第３の電位が与えられ、ソース端子及びドレイン端子の他
方に第４の電位が与えられる。
トランジスタ１３及びトランジスタ１４は、一方がトランジスタ１１のソース端子及び
ドレイン端子の他方の電位を第１の電位または第４の電位に設定するか否かを制御する機
能を有し、他方がトランジスタ１１のソース端子及びドレイン端子の他方の電位を第４の
電位に設定するか否かを制御する機能を有する。
また、トランジスタ１３は、トランジスタ１４がオン状態のときにオフ状態になる機能
を有し、また、トランジスタ１４は、トランジスタ１３がオン状態のときにオフ状態にな
る機能を有する。
トランジスタ１５は、ゲート端子がトランジスタ１１のソース端子及びドレイン端子の
他方に電気的に接続される。また、トランジスタ１５は、ソース端子及びドレイン端子の
一方に第３の信号の電位である第５の電位が与えられ、ソース端子及びドレイン端子の他
方の電位が出力信号の電位となる。なおトランジスタ１１のソース端子及びドレイン端子
の他方とトランジスタ１５のゲート端子との接続箇所をノードＡともいう。
また、トランジスタ１５は、トランジスタ１３またはトランジスタ１４がオン状態のと
きオフ状態である。
上記の構成により、トランジスタ１３またはトランジスタ１４がオン状態のときは、ノ
ードＡの電位、すなわちトランジスタ１５のゲート端子の電位が所定の値に設定され、ノ
ードＡが浮遊状態にならないため、フリップフロップ回路の動作不良を抑制することがで
きる。
さらに、本実施の形態の駆動回路におけるフリップフロップ回路の回路構成の一例につ
いて図１を用いて説明する。図１は、本実施の形態におけるフリップフロップ回路の回路
構成の一例を示す回路図である。
本実施の形態の駆動回路における複数のフリップフロップ回路のそれぞれは、図１に示
す回路構成のフリップフロップ回路とすることができる。図１に示すフリップフロップ回
路は、端子１００と、端子１０１と、端子１０２と、端子１０３と、端子１０４と、端子
１０５と、トランジスタ１０６と、トランジスタ１０７と、容量素子１０８と、トランジ
スタ１０９と、トランジスタ１１０と、トランジスタ１１１と、容量素子１１２と、トラ
ンジスタ１１３と、トランジスタ１１４と、トランジスタ１１５と、トランジスタ１１６
と、を有する。
なお図１に示すフリップフロップ回路では、端子１０２として端子１０２Ａ及び端子１
０２Ｂを示しているが、これに限定されず、本実施の形態の駆動回路におけるフリップフ
ロップ回路では、端子１０２Ａ及び端子１０２Ｂを電気的に接続させ、一つの端子１０２
とすることもできる。また図１に示すフリップフロップ回路では、端子１０３として端子
１０３Ａ及び端子１０３Ｂを示しているが、これに限定されず、本実施の形態の駆動回路
におけるフリップフロップ回路では、端子１０３Ａ及び端子１０３Ｂを電気的に接続させ
、一つの端子１０３とすることもできる。
また、本実施の形態の駆動回路におけるフリップフロップ回路では、端子１０４として
端子１０４Ａ乃至端子１０４Ｇを示しているが、これに限定されず、本実施の形態の駆動
回路におけるフリップフロップ回路では、端子１０４Ａ乃至端子１０４Ｇを電気的に接続
させ、一つの端子１０４とすることもできる。
トランジスタ１０６は、ゲート端子が端子１００に電気的に接続され、ソース端子及び
ドレイン端子の一方がトランジスタ１０６のゲート端子に電気的に接続される。
トランジスタ１０７は、ゲート端子が端子１０１に電気的に接続され、ソース端子及び
ドレイン端子の一方がトランジスタ１０６のソース端子及びドレイン端子の他方に電気的
に接続され、ソース端子及びドレイン端子の他方が端子１０４Ａに電気的に接続される。
なお便宜のため図示しないが、本実施の形態の駆動回路におけるフリップフロップ回路に
おいて、トランジスタ１０７を設けない構成とすることもできる。トランジスタ１０７を
設けない構成とすることにより回路面積を小さくすることができる。
容量素子１０８は少なくとも２つの端子を有し、一方の端子が端子１０２Ａに電気的に
接続される。
トランジスタ１０９は、ゲート端子がトランジスタ１０６のソース端子及びドレイン端
子の一方に電気的に接続され、ソース端子及びドレイン端子の一方が容量素子１０８の他
方の端子に電気的に接続され、ソース端子及びドレイン端子の他方が端子１０４Ｂに電気
的に接続される。
トランジスタ１１０は、ゲート端子がトランジスタ１０９のソース端子及びドレイン端
子の一方に電気的に接続され、ソース端子及びドレイン端子の一方がトランジスタ１０６
のソース端子及びドレイン端子の他方に電気的に接続され、ソース端子及びドレイン端子
の他方が端子１０４Ｃに電気的に接続される。
容量素子１１２は少なくとも２つの端子を有し、一方の端子が端子１０３Ａに電気的に
接続される。
トランジスタ１１１は、ゲート端子が容量素子１１２の他方の端子に電気的に接続され
、ソース端子及びドレイン端子の一方がトランジスタ１０６のソース端子及びドレイン端
子の他方に電気的に接続され、ソース端子及びドレイン端子の他方が端子１０４Ｄに電気
的に接続される。
トランジスタ１１３は、ゲート端子がトランジスタ１０６のソース端子及びドレイン端
子の他方に電気的に接続され、ソース端子及びドレイン端子の一方がトランジスタ１１１
のゲート端子に電気的に接続され、ソース端子及びドレイン端子の他方が端子１０４Ｅに
電気的に接続される。
トランジスタ１１４は、ゲート端子がトランジスタ１０６のソース端子及びドレイン端
子の他方に電気的に接続され、ソース端子及びドレイン端子の一方が端子１０３Ｂに電気
的に接続され、ソース端子及びドレイン端子の他方が端子１０５に電気的に接続され、ソ
ース端子及びドレイン端子の他方の電位が出力信号となり、端子１０５を介して出力され
る。なお本実施の形態の駆動回路におけるフリップフロップ回路は、トランジスタ１１４
のゲート端子とソース端子及びドレイン端子の他方との間に別途容量素子を設ける構成と
することもできる。
またトランジスタ１１５は、ゲート端子がトランジスタ１１１のゲート端子に電気的に
接続され、ソース端子及びドレイン端子の一方がトランジスタ１１４のソース端子及びド
レイン端子の他方に電気的に接続され、ソース端子及びドレイン端子の他方が端子１０４
Ｆに電気的に接続される。
また、トランジスタ１１６は、ゲート端子が端子１０２Ｂに電気的に接続され、ソース
端子及びドレイン端子の一方がトランジスタ１１４のソース端子及びドレイン端子の他方
に電気的に接続され、ソース端子及びドレイン端子の他方が端子１０４Ｇに電気的に接続
される。
なお、トランジスタ１０９のソース端子及びドレイン端子の一方と、容量素子１０８の
他方の端子またはトランジスタ１１０のゲート端子との接続箇所をノード１１８ともいう
。またトランジスタ１０６のソース端子及びドレイン端子の他方と、トランジスタ１０７
のソース端子及びドレイン端子の一方、トランジスタ１１０ソース端子及びドレイン端子
の一方、トランジスタ１１１のソース端子及びドレイン端子の一方、トランジスタ１１３
のゲート端子、またはトランジスタ１１４のゲート端子との接続箇所をノード１１７とも
いう。またトランジスタ１１１のゲート端子と、容量素子１１２の他方の端子、トランジ
スタ１１３のソース端子及びドレイン端子の一方、またはトランジスタ１１５のゲート端
子との接続箇所をノード１１９ともいう。
また、図１に示すフリップフロップ回路は、端子１００を介して第１の制御信号が入力
され、端子１０１を介して第２の制御信号が入力される。第１の制御信号及び第２の制御
信号は、例えばそれぞれハイ状態とロウ状態の２つの状態を有するデジタル信号を用いる
ことができる。デジタル信号を用いる場合、入力される第１の制御信号または第２の制御
信号がハイ状態のとき（ハイレベルともいう）には、端子１００または端子１０１を介し
て第１の電位（Ｖ１ともいう）として所定の値の電位である第１の制御信号または第２の
制御信号が入力され、入力される第１の制御信号または第２の制御信号がロウ状態のとき
（ロウレベルともいう）には、端子１００または端子１０１を介して第２の電位（Ｖ２と
もいう）として上記ハイ状態における所定の値の電位より低い値の電位である第１の制御
信号または第２の制御信号が入力される。ハイ状態及びロウ状態における電位の値は、例
えばトランジスタの閾値電圧の値などを考慮して適宜設定することができる。例えばハイ
状態とロウ状態との電位差がフリップフロップ回路内のトランジスタの閾値電圧の絶対値
より大きくなるように、ハイ状態及びロウ状態における電位の値を設定することが好まし
い。
また、図１に示すフリップフロップ回路は、端子１０２（端子１０２Ａ及び端子１０２
Ｂともいう）を介して第１の位相であるクロック信号（第１のクロック信号、またはＣＫ
信号ともいう）または第２の位相であるクロック信号（第２のクロック信号、ＣＫＢ信号
、または第１のクロック信号の反転信号ともいう）が入力される。第１のクロック信号及
び第２のクロック信号は、ハイ状態とロウ状態の２つの電位の状態を有し、ハイ状態のと
き（ハイレベルともいう）には、クロック信号の電位が電位Ｖ１となり、ロウ状態のとき
（ロウレベルともいう）には、クロック信号の電位が電位Ｖ２となる。なおハイ状態のと
きの第１のクロック信号及び第２のクロック信号の電位は、ハイ状態のときの第１の制御
信号及び第２の制御信号の電位と同等の値であることが好ましく、ロウ状態のときの第１
のクロック信号及び第２のクロック信号の電位は、ロウ状態のときの第１の制御信号及び
第２の制御信号の電位と同等の値であることが好ましい。また、ハイ状態及びロウ状態に
おける電位の値は、例えばトランジスタの閾値電圧の値などを考慮して適宜設定すること
ができる。例えばハイ状態とロウ状態との電位差がフリップフロップ回路内のトランジス
タの閾値電圧の絶対値より大きくなるように、ハイ状態及びロウ状態における電位の値を
設定することが好ましい。
第１のクロック信号と第２のクロック信号の２つのクロック信号は、位相が相反の関係
であり、例えば所定の期間において、第１のクロック信号がハイ状態のときには、第２の
クロック信号はロウ状態であり、第１のクロック信号がロウ状態のときには、第２のクロ
ック信号はハイ状態である。
また、フリップフロップ回路は、端子１０３（端子１０３Ａ及び端子１０３Ｂともいう
）を介して第１のクロック信号または第２のクロック信号が入力される。なお、端子１０
２を介して入力されるクロック信号と端子１０３を介して入力されるクロック信号とは相
反の関係であり、例えば端子１０２を介して第１のクロック信号が入力される場合には、
端子１０３を介して第２のクロック信号が入力され、端子１０２を介して第２のクロック
信号が入力される場合には、端子１０３を介して第１のクロック信号が入力される。
また、図１に示すフリップフロップ回路は、端子１０４（端子１０４Ａ乃至端子１０４
Ｇともいう）を介して所定の値の電位が与えられる。このとき所定の値の電位の値は、例
えばＶ１またはＶ２にすることができ、すなわちクロック信号または制御信号などのデジ
タル信号のハイ状態またはロウ状態における電位の値と同等の値にすることができる。
なお、図１に示すフリップフロップ回路において、トランジスタ１０６のソース端子及
びドレイン端子の一方が端子１００に電気的に接続される構成について説明したが、これ
に限定されず、本実施の形態の駆動回路におけるフリップフロップ回路は、別途電源端子
に電気的に接続された構成とし、電位Ｖ１または電位Ｖ２が与えられる構成とすることも
できる。
トランジスタ１０６は、端子１００を介して入力される信号にしたがって、端子１００
とノード１１７との導通を制御する機能を有する。
トランジスタ１０７は、端子１０１を介して入力される信号にしたがって、端子１０４
Ａとノード１１７との導通を制御する機能を有し、端子１０４Ａとノード１１７とが導通
状態になることによって、ノード１１７の電位がＶ１またはＶ２に設定される。
容量素子１０８は、端子１０２（端子１０２Ａ）を介して入力される信号にしたがって
、容量結合によってノード１１８の電位を変動させる機能を有する。例えば、端子１０２
（端子１０２Ａ）を介して入力される信号がロウ状態からハイ状態になった場合、容量素
子１０８は、容量結合によってノード１１８の電位を電位Ｖ１に設定する機能を有する。
一方、端子１０２を介して入力される信号がハイ状態からロウ状態になった場合、容量素
子１０８は、容量結合によってノード１１８の電位をＶ１またはＶ２に設定する機能を有
する。
トランジスタ１０９は、端子１００を介して入力される信号にしたがって、端子１０４
Ｂとノード１１８との導通を制御する機能を有し、端子１０４Ｂとノード１１８とが導通
状態になることによってノード１１８の電位がＶ１またはＶ２に設定される。
トランジスタ１１０は、ノード１１８の電位にしたがって、端子１０４Ｃとノード１１
７との導通を制御する機能を有し、端子１０４Ｃとノード１１７とが導通状態になること
によってノード１１７の電位がＶ１またはＶ２に設定される。またトランジスタ１１０は
、トランジスタ１１１がオン状態の時にオフ状態になる機能を有する。
トランジスタ１１１は、ノード１１９の電位にしたがって、端子１０４Ｄとノード１１
７との導通を制御する機能を有し、端子１０４Ｄとノード１１７とが導通状態になること
によってノード１１７の電位がＶ１またはＶ２に設定される。また、トランジスタ１１１
は、トランジスタ１１０がオン状態のときにオフ状態になる機能を有する。
容量素子１１２は、端子１０３Ａを介して入力される信号にしたがって、容量結合によ
ってノード１１９の電位を変動させる機能を有する。例えば、端子１０３Ａを介して入力
される信号がロウ状態からハイ状態になった場合、容量素子１１２は、容量結合によって
ノード１１９の電位をＶ１に設定する。一方、端子１０３Ａを介して入力される信号がハ
イ状態からロウ状態になった場合、容量素子１１２は、容量結合によってノード１１９の
電位をＶ２に設定する。
トランジスタ１１３は、端子１０４Ｅとノード１１９との導通を制御する機能を有し、
端子１０４Ｅとノード１１９とが導通状態となることによってノード１１９の電位がＶ１
またはＶ２に設定される。
トランジスタ１１４は、ノード１１７の電位にしたがって、端子１０３Ｂと端子１０５
との導通を制御し、端子１０３Ｂと端子１０５とが導通状態になることにより、端子１０
３Ｂを介して入力される信号の電位と端子１０５を介して出力される信号の電位とを同等
の値にする機能を有する。
また、トランジスタ１１４は、例えばＮ型トランジスタであってノード１１７の電位が
Ｖ１の場合に、端子１０３Ｂを介して入力される信号がロウ状態からハイ状態に変化する
と、端子１０５との接続箇所の電位の上昇にしたがってノード１１７の電位を上昇させる
機能を有する。いわゆる、ブートストラップである。ただし、ブートストラップは、トラ
ンジスタ１１４のゲート端子と、ソース端子及びドレイン端子の他方との間の寄生容量に
よって行われることが多い。
トランジスタ１１５は、ノード１１９の電位にしたがって、端子１０４Ｆと端子１０５
との導通を制御する機能を有し、端子１０４Ｆと端子１０５とが導通状態になることによ
り、端子１０５を介して出力する信号の電位がＶ１またはＶ２に設定される。
トランジスタ１１６は、端子１０２Ｂを介して入力される信号にしたがって、端子１０
４Ｇと端子１０５との導通を制御する機能を有し、端子１０４Ｇと端子１０５とを導通状
態とし、端子１０５を介して出力される信号の電位をＶ１またはＶ２に設定する機能を有
する。
なお、本実施の形態における駆動回路は、すべて同一の導電型のトランジスタにより構
成することができるため、製造工程の簡略化を図ることができる。したがって、製造コス
トの削減や歩留まりの向上を図ることができる。さらに、大型の表示パネルなどの半導体
装置を作製することも容易となる。本実施の形態の駆動回路では、すべてのトランジスタ
をＮ型の導電型のトランジスタ（Ｎ型トランジスタともいう）またはＰ型の導電型のトラ
ンジスタ（Ｐ型トランジスタともいう）とすることもできる。なお本明細書において同一
とは実質的に同一であるものも含まれる。
次に、図１に示す駆動回路の動作について図２を用いて説明する。図２は、図１に示す
駆動回路の動作の一例を示すタイミングチャートである。なお、本実施の形態では、一例
として、端子１０２を介して第２のクロック信号が入力され、端子１０３を介して第１の
クロック信号が入力されるものとする。また、ここでは、図１に示す駆動回路の動作の一
例としてフリップフロップ回路内のトランジスタがすべてＮ型トランジスタの場合につい
て説明する。
図１に示す駆動回路の動作は、図２に示すように、一定の期間における所定の動作が繰
り返し行われる。一定の期間は、主に選択期間と非選択期間とに分けられ、さらに選択期
間及び非選択期間は第１の期間、第２の期間、第３の期間、第４の期間、及び第５の期間
に分けられる。図２において、第１の期間、第３の期間、第４の期間、及び第５の期間は
非選択期間であり、第２の期間は選択期間である。
まず第１の期間では、端子１００を介してハイ状態である第１の制御信号２０１が入力
され、端子１０１を介してロウ状態である第２の制御信号２０８が入力され、端子１０２
を介してハイ状態である第２のクロック信号２０３が入力され、端子１０３を介してロウ
状態である第１のクロック信号２０２が入力されることにより、トランジスタ１０６、ト
ランジスタ１０９、及びトランジスタ１１６がオン状態になり、トランジスタ１０７がオ
フ状態になる。
トランジスタ１０６がオン状態になるとノード１１７の電位２０４が上昇し始める。こ
のときノード１１７の電位は、第１の制御信号２０１の電位Ｖ１からトランジスタ１０６
の閾値電圧（Ｖｔｈ１０６ともいう）を引いた値、すなわちＶ１−Ｖｔｈ１０６になるま
で上昇し、Ｖ１−Ｖｔｈ１０６になるとトランジスタ１０６はオフ状態になる。
さらにノード１１７の電位２０４がＶ１−Ｖｔｈ１０６になると、トランジスタ１１３
はオン状態になる。このときノード１１９の電位２０６は、端子１０４Ｅを介して与えら
れる電位Ｖ２と同等の値になる。
さらにノード１１９の電位２０６がＶ２になると、トランジスタ１１１及びトランジス
タ１１５はオフ状態になる。
また、トランジスタ１０９がオン状態になると、ノード１１８の電位２０５は、端子１
０４Ｂを介して与えられる電位Ｖ２と同等の値になる。
さらにノード１１８の電位２０５がＶ２になると、トランジスタ１１０がオフ状態にな
る。
さらに上記のように、トランジスタ１０６、トランジスタ１０７、トランジスタ１１０
、及びトランジスタ１１１がオフ状態になると、ノード１１７は、電位がＶ１−Ｖｔｈ１
０６に保たれたまま浮遊状態になる。
また、ノード１１７の電位２０４がＶ１−Ｖｔｈ１０６になると、トランジスタ１１４
がオン状態になる。
さらにこのとき端子１０５を介して出力される出力信号２０７の電位は、端子１０３Ｂ
を介して与えられる電位Ｖ２、または端子１０４Ｇを介して与えられる電位Ｖ２と同等の
値となる。以上が第１の期間における動作である。
次に第２の期間では、端子１００を介してロウ状態である第１の制御信号２０１が入力
され、端子１０１を介してロウ状態である第２の制御信号２０８が入力され、端子１０２
を介してロウ状態である第２のクロック信号２０３が入力され、端子１０３を介してハイ
状態である第１のクロック信号２０２が入力される。このときトランジスタ１０６、トラ
ンジスタ１０９、及びトランジスタ１１６がオフ状態になり、トランジスタ１０７はオフ
状態のままである。
なおトランジスタ１０９は、端子１０２Ａを介して入力される第２のクロック信号２０
３がロウ状態となった後にオフ状態となる場合が多い。なぜなら端子１００を介して入力
される第１の制御信号２０１は第２のクロック信号２０３よりも遅延している場合が多い
からである。第２のクロック信号２０３がロウ状態になった後にトランジスタ１０９がオ
フ状態になることにより、ノード１１８は、電位Ｖ２に保たれたまま浮遊状態となり、ト
ランジスタ１１０はオフ状態のままである。
また、容量素子１０８には、端子１０２Ａを介して入力される第２のクロック信号２０
３の電位とノード１１８の電位２０５との電位差、つまりロウ状態である第２のクロック
信号２０３の電位と、端子１０４Ｂを介して与えられる電位Ｖ２との電位差が保持される
。
また、上記のようにトランジスタ１０６、トランジスタ１０７、及びトランジスタ１１
０がオフ状態であるとき、ノード１１７の電位２０４がＶ１−Ｖｔｈ１０６のままである
。
さらにノード１１７の電位２０４がＶ１−Ｖｔｈ１０６であるとき、トランジスタ１１
３はオン状態のままであり、トランジスタ１１３がオン状態のままであるとき、ノード１
１９の電位２０６はＶ２のままであり、トランジスタ１１１及びトランジスタ１１５はオ
フ状態のままである。
ノード１１７の電位２０４がＶ１−Ｖｔｈ１０６のままであり、トランジスタ１１４の
ソース端子及びドレイン端子の一方の電位が第１のクロック信号２０２の電位Ｖ１になる
と、端子１０５を介して出力される出力信号２０７の電位が上昇する。するとノード１１
７は浮遊状態であるため、ノード１１７の電位２０４は、トランジスタ１１４のゲート端
子と、ソース端子及びドレイン端子の他方との間の寄生容量による容量結合によって、出
力信号２０７の電位にあわせて上昇する。いわゆるブートストラップである。
ノード１１７の電位２０４は、第１のクロック信号２０２の電位Ｖ１と、トランジスタ
１１４の閾値電圧（Ｖｔｈ１１４ともいう）との和よりもさらに大きい値、すなわちＶ１
＋Ｖｔｈ１１４＋Ｖａ（Ｖａは任意の正の値）まで上昇する。このときトランジスタ１１
４はオン状態のままである。
さらにこのとき端子１０５を介して出力される出力信号２０７の電位は、端子１０３Ｂ
を介して与えられる電位Ｖ１と同等の値になる。以上が第２の期間における動作である。
次に第３の期間では、端子１００を介してロウ状態である第１の制御信号２０１が入力
され、端子１０１を介してハイ状態である第２の制御信号２０８が入力され、端子１０２
を介してハイ状態である第２のクロック信号２０３が入力され、端子１０３を介してロウ
状態である第１のクロック信号２０２が入力される。このときトランジスタ１０７及びト
ランジスタ１１６がオン状態になり、トランジスタ１０６及びトランジスタ１０９がオフ
状態のままである。
トランジスタ１０７がオン状態となると、ノード１１７の電位２０４が端子１０４Ａを
介して与えられる電位Ｖ２と同等の値になる。
さらにノード１１８の電位２０５は、容量素子１０８の容量結合によってＶ２＋Ｖｂに
なる。Ｖｂは、トランジスタ１１０の閾値電圧よりも大きいことが好ましく、Ｖ１−Ｖ２
よりも小さいことが好ましい。
さらにノード１１８の電位２０５の電位がＶ２＋Ｖｂになるとトランジスタ１１０がオ
ン状態になる。さらにトランジスタ１１０がオン状態になるとノード１１７の電位２０４
が端子１０４Ｃを介して与えられる電位Ｖ２と同等の値になる。
さらにノード１１７の電位２０４が電位Ｖ２となるとトランジスタ１１３及びトランジ
スタ１１４がオフ状態になる。なおトランジスタ１１３は、端子１０３Ａを介して入力さ
れる第１のクロック信号２０２がロウ状態となった後にオフ状態となる場合が多い。なぜ
なら、ノード１１７の電位２０４は、第１のクロック信号２０２よりも遅延またはなまっ
ている場合が多いからである。第１のクロック信号２０２がロウ状態になった後にトラン
ジスタ１１３がオフ状態になると、端子１０４Ｅを介して与えられる電位Ｖ２と同等の値
が保持されたままノード１１９が浮遊状態になる。
さらにノード１１９が浮遊状態であるとき、トランジスタ１１１及びトランジスタ１１
５がオフ状態のままである。
さらに容量素子１１２には、端子１０３Ａを介して入力される第１のクロック信号２０
２の電位と、ノード１１９の電位２０６との電位差、つまりロウ状態である第１のクロッ
ク信号２０２の電位と、端子１０４Ｅを介して与えられる電位Ｖ２との電位差が保持され
る。
さらにこのとき端子１０５を介して出力される出力信号２０７の電位は、端子１０４Ｇ
を介して与えられる電位Ｖ２と同等の値となる。以上が第３の期間における動作である。
次に第４の期間では、端子１００を介してロウ状態である第１の制御信号２０１が入力
され、端子１０１を介してロウ状態である第２の制御信号２０８が入力され、端子１０２
を介してロウ状態である第２のクロック信号２０３が入力され、端子１０３を介してハイ
状態である第１のクロック信号２０２が入力される。このときトランジスタ１０７及びト
ランジスタ１１６がオフ状態になり、トランジスタ１０６及びトランジスタ１０９はオフ
状態のままである。
このときノード１１８の電位２０５は、容量素子１０８の容量結合によってＶ２となる
。したがって、トランジスタ１１０はオフ状態となる。
また、ノード１１９の電位２０６は、容量素子１１２の容量結合によってＶ２＋Ｖｃと
なる。Ｖｃはトランジスタ１１１の閾値電圧またはトランジスタ１１５の閾値電圧よりも
大きいことが好ましく、Ｖ１−Ｖ２よりも小さいことが好ましい。
さらにノード１１９の電位２０６がＶ２＋Ｖｃになると、トランジスタ１１１及びトラ
ンジスタ１１５がオン状態になる。
さらにトランジスタ１１１がオン状態になると、ノード１１７の電位２０４が端子１０
４Ｄを介して与えられる電位Ｖ２と同等の値になる。
さらにノード１１７の電位２０４がＶ２になると、トランジスタ１１３及びトランジス
タ１１４がオフ状態になる。
また、トランジスタ１１５がオン状態になると、端子１０５を介して出力される出力信
号２０７の電位は、端子１０４Ｆを介して与えられる電位Ｖ２と同等の値となる。以上が
第４の期間における動作である。
次に第５の期間では、端子１００を介してロウ状態である第１の制御信号２０１が入力
され、端子１０１を介してロウ状態である第２の制御信号２０８が入力され、端子１０２
を介してハイ状態である第２のクロック信号２０３が入力され、端子１０３を介してロウ
状態である第１のクロック信号２０２が入力される。このときトランジスタ１１６がオン
状態になり、トランジスタ１０６、トランジスタ１０７、及びトランジスタ１０９はオフ
状態のままである。
このときノード１１８の電位は容量素子１０８の容量結合によってＶ２＋Ｖｂになる。
さらにノード１１８の電位がＶ２＋Ｖｂになると、トランジスタ１１０がオン状態になる
。さらにトランジスタ１１０がオン状態になると、ノード１１７の電位２０４が端子１０
４Ｃを介して与えられる電位Ｖ２と同等の値となる。
また、ノード１１９の電位２０６は、容量素子１１２の容量結合によってＶ２となる。
さらにノード１１９の電位２０６がＶ２になると、トランジスタ１１１及びトランジスタ
１１５はオフ状態になる。
さらにノード１１７の電位２０４がＶ２になると、トランジスタ１１３及びトランジス
タ１１４がオフ状態になる。
さらにこのとき端子１０５を介して出力される出力信号２０７の電位は、端子１０４Ｇ
を介して与えられる電位Ｖ２と同等の値となる。以上が第５の期間における動作である。
以上のように、本実施の形態における駆動回路は、リセット期間（第３の期間）後の非
選択期間の間、第４の期間及び第５の期間の動作が複数回繰り返し行われる。これにより
非選択期間のいずれの期間においてもノード１１７に所定の値の電位が与えられるため、
ノード１１７が浮遊状態になるのを抑制することができる。よってノイズによる影響を低
減することができるため、動作不良を抑制することができる。
また、本実施の形態における駆動回路の動作において、第４の期間と、第５の期間とで
異なるトランジスタをオン状態にすることでノード１１７に所定の値の電位を与えること
ができるため、例えば半導体層が非晶質半導体であるトランジスタなど、劣化しやすいト
ランジスタを適用した場合においても各トランジスタにおいての劣化を抑制することがで
きる。よって劣化によるトランジスタのスイッチング動作のタイミングのずれを低減する
ことができるため、動作不良を抑制することができる。
ここで図２に示す第４の期間と第５の期間において、トランジスタ１１０及びトランジ
スタ１１１の一方のトランジスタだけを設けてノード１１７の電位を制御する従来の駆動
回路の場合と、トランジスタ１１０及びトランジスタ１１１の両方のトランジスタを設け
てノード１１７の電位を制御する本発明の一態様である駆動回路の場合との回路計算結果
を図２５に示す。なお、計算はＳＰＩＣＥ回路シミュレータを用いて行った。また、ここ
では一例としてフリップフロップ回路内のトランジスタを全てＮ型トランジスタとし、Ｖ
２＝０Ｖとした。
図２５のうち、図２５（Ａ）は、第４の期間と第５の期間において、トランジスタ１１
０及びトランジスタ１１１の一方のトランジスタを用いてノード１１７を制御する場合に
おけるノード１１７の電位（電圧）の変化を示す図であり、図２５（Ｂ）は、第４の期間
と第５の期間において、トランジスタ１１０及びトランジスタ１１１の両方のトランジス
タを用いてノード１１７を制御する場合におけるノード１１７の電位（電圧）の変化を示
す図である。なお、図２５（Ａ）及び図２５（Ｂ）において、電圧の単位は、任意単位（
Ａ．Ｕ．：Ａｒｂｉｔｒａｒｙ Ｕｎｉｔ）とする。
リセット期間後の第４の期間及び第５の期間において発生するノイズは、主に図１に示
すトランジスタ１１４の寄生容量によりノード１１７に影響を及ぼす。まず従来の駆動回
路では、一つのクロック信号に同期した信号を用いてトランジスタを制御するため、リセ
ット期間後、第４の期間及び第５の期間いずれか一方の期間で浮遊状態になる。浮遊状態
になると通常の電位にノイズが上乗せされ、図２５（Ａ）に示すように、一定の期間（図
２５（Ａ）では第５の期間）毎にノード１１７の電位（電圧）が０．４程度変動してしま
う。
一方、本発明の一態様である駆動回路では、位相が相反の関係である２つのクロック信
号のそれぞれに同期した信号を用いてトランジスタ１１０及びトランジスタ１１１を制御
するため、第４の期間及び第５の期間の両方の期間で浮遊状態とならずに所定の電位が与
えられるため、図２５（Ｂ）に示すように、ノード１１７の電位の変化が０．２以下と変
動が少ない、つまりノイズの影響が少ないことがわかる。以上のことからも複数のトラン
ジスタを用い、第４の期間及び第５の期間の各期間でトランジスタ１１０またはトランジ
スタ１１１をオン状態にすることでノード１１７に所定の値の電位を与えることによりノ
イズによる影響を低減することができることがわかる。
さらに本実施の形態では、図１と異なる構成を用いて本発明の一態様である駆動回路と
することもできる。本実施の形態における駆動回路の他の構成について図３を用いて説明
する。図３は、本実施の形態の駆動回路の構成の一例を示す回路図である。
図３に示す本実施の形態における駆動回路の他の構成は、図１に示す回路構成に加え、
トランジスタ１２０と、端子１０４Ｈと、を有する。
図３について図１と同一の符号が付されているものについては、図１における駆動回路
と同一のものであるため、説明を省略する。
トランジスタ１２０は、ゲート端子が端子１００に電気的に接続され、ソース端子及び
ドレイン端子の一方がトランジスタ１１１のゲート端子に電気的に接続され、ソース端子
及びドレイン端子の他方が端子１０４Ｈに電気的に接続される。
端子１０４Ｈを介しては、図１における端子１０４Ａ乃至端子１０４Ｇと同じ電位が与
えられるため図１における説明を援用する。また端子１０４Ａ乃至端子１０４Ｈを電気的
に接続させて一つの端子１０４とすることもできる。
トランジスタ１２０は、端子１００を介して入力される信号に従って、端子１０４Ｈと
ノード１１９との導通を制御する機能を有し、端子１０４Ｈとノード１１９とを導通状態
にすることによってノード１１９の電位がＶ１またはＶ２に設定される。
次に図３に示す駆動回路の動作について説明する。なお、図３における駆動回路の動作
についてはトランジスタ１２０の動作のみを説明し、図１に示す駆動回路の素子の動作と
同一である部分は適宜図１における説明を援用する。また、ここでは、図３に示す駆動回
路の動作の一例としてフリップフロップ回路内のトランジスタがすべてＮ型トランジスタ
の場合について説明する。
第１の期間では、端子１００を介してハイ状態である第１の制御信号２０１が入力され
る。このときトランジスタ１２０はオン状態になる。
トランジスタ１２０がオン状態になると、ノード１１９の電位が端子１０４Ｈを介して
与えられる電位Ｖ２と同等の値となる。従ってトランジスタ１１１及びトランジスタ１１
５は、オフ状態となる。
その後第２の期間乃至第５の期間では、端子１００を介してロウ状態である第１の制御
信号２０１が入力される。このときトランジスタ１２０はオフ状態になる。
上記のように図３に示す駆動回路は、図１における回路構成による効果に加え、第１の
期間において第１の制御信号２０１を直接トランジスタ１２０に入力し、トランジスタ１
２０をオン状態にすることにより、第１の期間において、ノード１１９の電位をより確実
に電位Ｖ２に設定することができる。
さらに本実施の形態では、図１及び図３とは異なる構成を用いて本発明の一態様である
駆動回路とすることもできる。本実施の形態における駆動回路の他の構成について図４を
用いて説明する。図４は本実施の形態における駆動回路の回路構成の一例を示す回路図で
ある。
図４に示す駆動回路の構成は、図１の回路構成に加え、端子１０３Ｃ、端子１０４Ｉ及
び端子１０４Ｊ、端子１２１、トランジスタ１２２、トランジスタ１２３、及びトランジ
スタ１２４を有する。
なお、図４において図１と同一の符号が付されている素子については、図１における駆
動回路の各素子と同一であるため、図１における説明を援用する。
トランジスタ１２２は、ゲート端子がトランジスタ１０６のソース端子及びドレイン端
子の他方に電気的に接続され、ソース端子及びドレイン端子の一方が端子１０３Ｃに電気
的に接続され、ソース端子及びドレイン端子の他方が端子１２１に電気的に接続される。
またトランジスタ１２３は、ゲート端子がトランジスタ１１１のゲート端子に電気的に
接続され、ソース端子及びドレイン端子の一方がトランジスタ１２２のソース端子及びド
レイン端子の他方に電気的に接続され、ソース端子及びドレイン端子の他方が端子１０４
Ｉに電気的に接続される。
またトランジスタ１２４は、ゲート端子が端子１０２Ｂに電気的に接続され、ソース端
子及びドレイン端子の一方がトランジスタ１２２のソース端子及びドレイン端子の他方に
電気的に接続され、ソース端子及びドレイン端子の他方が端子１０４Ｊに電気的に接続さ
れる。
端子１０３Ｃを介しては、図１における端子１０３Ａ及び端子１０３Ｂと同じ信号が入
力されるため図１における説明を援用する。また端子１０３Ａ乃至端子１０３Ｃを電気的
に接続させ、一つの端子１０３とすることもできる。
端子１０４Ｉ及び端子１０４Ｊを介しては、図１における端子１０４Ａ乃至端子１０４
Ｇを介して与えられる電位と同じ電位が与えられるため図１における説明を援用する。ま
た端子１０４Ａ乃至端子１０４Ｇ、並びに端子１０４Ｉ及び端子１０４Ｊを電気的に接続
させ、一つの端子１０４とすることもできる。
また、フリップフロップ回路は、端子１２１を介してフリップフロップ回路において生
成された信号を出力する。
トランジスタ１２２は、ノード１１７の電位にしたがって、端子１０３Ｃと端子１２１
とを導通状態とし、端子１０３Ｃを介して入力される信号の電位と端子１２１を介して出
力される信号の電位とを同等の値にする機能を有する。特に、ノード１１７の電位がＶ１
の場合に、端子１０３Ｃを介して入力される信号がロウ状態からハイ状態に変化すると、
トランジスタ１２２は、端子１２１を介して出力される信号の電位の上昇にしたがってノ
ード１１７の電位を上昇させる機能を有する。いわゆる、ブートストラップである。ただ
し、ブートストラップは、トランジスタ１２２のゲート端子と、ソース端子及びドレイン
端子の他方との間の寄生容量によって行われることが多い。
トランジスタ１２３は、ノード１１９の電位にしたがって、端子１０４Ｉと端子１２１
との導通を制御する機能を有し、端子１０４Ｉと端子１２１とを導通状態にすることによ
り、端子１２１を介して出力される信号の電位がＶ１またはＶ２に設定される。
トランジスタ１２４は、端子１０２Ｂを介して入力される信号にしたがって、端子１０
４Ｊと端子１２１との導通を制御する機能を有し、端子１０４Ｊと端子１２１とを導通状
態にすることにより、端子１２１を介して出力される信号の電位がＶ１またはＶ２に設定
される。
次に図４における駆動回路の動作について図５を用いて説明する。図５は本実施の形態
における駆動回路の動作の一例を示すタイミングチャート図である。なお図４における駆
動回路の動作についてはトランジスタ１２２、トランジスタ１２３、及びトランジスタ１
２４の動作のみを説明し、図１に示す駆動回路の素子の動作と同一である部分については
適宜図１における駆動回路の動作の説明を援用する。なお、図５における端子１０３Ｃに
は第１のクロック信号が入力されるとして説明する。また、ここでは、図４に示す駆動回
路の動作の一例としてフリップフロップ回路内のトランジスタがすべてＮ型トランジスタ
の場合について説明する。
第１の期間では、図１に示す回路の動作に加え、端子１０３Ｃを介してロウ状態である
第１のクロック信号２０２が入力される。このときトランジスタ１２４はオン状態になる
。
このときノード１１７の電位２０４がＶ１−Ｖｔｈ１０６になり、トランジスタ１１３
がオン状態になる。さらにトランジスタ１１３がオン状態になるとトランジスタ１２３は
オフ状態になる。
また、ノード１１７の電位２０４がＶ１−Ｖｔｈ１０６になるとトランジスタ１２２が
オン状態になる。
さらにこのとき端子１２１を介して出力される出力信号２０９の電位は、端子１０３Ｃ
を介して与えられる第１のクロック信号の電位Ｖ２、または端子１０４Ｊを介して与えら
れる電位Ｖ２と同等の値になる。以上が第１の期間における動作である。
次に第２の期間では、図１に示す回路の動作に加え、端子１０３Ｃを介してハイ状態で
ある第１のクロック信号２０２が入力される。このときトランジスタ１２４がオフ状態に
なる。
このときノード１１７の電位２０４はＶ１−Ｖｔｈ１０６のままであり、トランジスタ
１１３はオン状態のままである。トランジスタ１１３がオン状態であるとき、トランジス
タ１２３はオフ状態のままである。
さらにこのときノード１１７は浮遊状態のままであり、ノード１１７の電位２０４は、
Ｖ１−Ｖｔｈ１０６のままである。
さらにノード１１７の電位２０４がＶ１−Ｖｔｈ１０６のままであり、トランジスタ１
２２のソース端子及びドレイン端子の一方の電位が第１のクロック信号２０２の電位Ｖ１
になると、ノード１１７の電位２０４が、ブートストラップによりトランジスタ１２２の
ゲート端子と、ソース端子及びドレイン端子の他方との間の寄生容量による容量結合によ
って、出力信号２０９の電位にあわせて上昇する。このときノード１１７の電位２０４は
、第１のクロック信号２０２の電位Ｖ１と、トランジスタ１１４の閾値電圧との和、また
は第１のクロック信号２０２の電位Ｖ１と、トランジスタ１２２の閾値電圧（Ｖｔｈ１２
２ともいう）との和よりもさらに大きい値、すなわちＶ１＋Ｖｔｈ１１４＋Ｖａ、または
Ｖ１＋Ｖｔｈ１２２＋Ｖａ（Ｖａは任意の正の値）まで上昇する。
さらにノード１１７の電位２０４がＶ１＋Ｖｔｈ１１４＋Ｖａ、またはＶ１＋Ｖｔｈ１
２２＋Ｖａであるとき、トランジスタ１２２はオン状態のままである。
さらにこのとき端子１２１を介して出力される出力信号２０９の電位は端子１０３Ｃを
介して入力される第１のクロック信号２０２の電位Ｖ１と同等の値になる。以上が第２の
期間における動作である。
次に第３の期間では、図１に示す回路の動作に加え、端子１０３Ｃを介してロウ状態で
ある第１のクロック信号２０２が入力される。このときトランジスタ１２４がオン状態に
なる。
このときノード１１８の電位２０５がＶ２＋Ｖｂになり、トランジスタ１１０がオン状
態になり、ノード１１７の電位２０４が電位Ｖ２と同等の値になる。ノード１１７の電位
２０４が電位Ｖ２になるとトランジスタ１２２はオフ状態になる。
さらにノード１１９の電位２０６は電位Ｖ２と同等の値のままである。ノード１１９の
電位２０６がＶ２であるとき、ノード１１９が浮遊状態になる。ノード１１９が浮遊状態
であるとき、トランジスタ１２３はオフ状態のままである。
さらにこのとき端子１２１を介して出力される出力信号２０９の電位は、端子１０４Ｊ
を介して与えられる電位Ｖ２と同等の値になる。以上が第３の期間における動作である。
次に第４の期間では、図１に示す回路の動作に加え、端子１０３Ｃを介してハイ状態であ
る第１のクロック信号２０２が入力される。このときトランジスタ１１６はオフ状態にな
る。
このときノード１１９の電位２０６がＶ２＋Ｖｃとなり、ノード１１９の電位２０６が
Ｖ２＋Ｖｃになるとトランジスタ１２３がオン状態になる。
さらにノード１１７の電位２０４は端子１０４Ｄを介して与えられる電位Ｖ２となる。
ノード１１７の電位がＶ２になるとトランジスタ１２２がオフ状態になる。
さらにこのとき端子１２１を介して出力される出力信号２０９の電位は、端子１０４Ｉ
を介して与えられる電位Ｖ２と同等の値になる。以上が第４の期間における動作である。
次に第５の期間では、図１に示す回路の動作に加え、端子１０３Ｃを介してロウ状態で
ある第１のクロック信号２０２が入力される。このときトランジスタ１２４がオン状態に
なる。
このときノード１１８の電位がＶ２＋Ｖｂになり、トランジスタ１１０がオン状態にな
る。トランジスタ１１０がオン状態になるとノード１１７の電位２０４が端子１０４Ｃを
介して与えられる電位Ｖ２と同等の値となる。
さらにノード１１７の電位２０４がＶ２になるとトランジスタ１２２がオフ状態になる
。
また、ノード１１９の電位２０６がＶ２になり、トランジスタ１２３はオフ状態になる
。
さらにこのとき端子１２１を介して出力される出力信号２０９の電位は、端子１０４Ｊ
を介して与えられる電位Ｖ２と同等の値になる。以上が第５の期間における動作である。
上記のように、図４における駆動回路は、図１に示す回路構成による効果に加え、出力
信号を複数にすることにより、一方の出力信号を次の段のフリップフロップ回路に出力し
、他方の出力信号を画素のトランジスタのゲート端子に出力することにより、フリップフ
ロップ回路にずれの小さい出力信号を出力することができ、動作不良を抑制することがで
きる。
さらに本実施の形態では、図３における構成と図４における構成を組み合わせた構成と
することもできる。本実施の形態における駆動回路の他の構成について図６を用いて説明
する。図６は、本実施の形態の駆動回路の他の構成を示す回路図である。
図６に示す本実施の形態における駆動回路の他の構成は、図１に示す回路構成に加え、
端子１０３Ｄ、端子１０４Ｋ、端子１０４Ｌ、端子１０４Ｍ、端子１２５、トランジスタ
１２６、トランジスタ１２７、トランジスタ１２８、及びトランジスタ１２９を有する。
図６において、図１と同一の符号が付されている素子については、図１における駆動回
路と同一の素子であるため、図１における各素子の説明を援用する。
また図６において、端子１０３Ｄは図４における端子１０３Ｃに相当し、端子１０４Ｋ
は図３における端子１０４Ｈに相当し、端子１０４Ｌは図４における端子１０４Ｉに相当
し、端子１０４Ｍは図４における端子１０４Ｊに相当し、端子１２５は、図４における端
子１２１に相当し、トランジスタ１２６は図３におけるトランジスタ１２０に相当し、ト
ランジスタ１２７は図４におけるトランジスタ１２２に相当し、トランジスタ１２８は図
４におけるトランジスタ１２３に相当し、トランジスタ１２９は図４におけるトランジス
タ１２４に相当する。それぞれの素子の説明については図３及び図４における各素子の説
明を援用する。
また図６における駆動回路の動作については、図３及び図４における駆動回路の動作を
組み合わせたものであるため、図３及び図４における駆動回路の動作の説明を援用する。
図６に示す構成とすることにより、図３及び図４に示す構成の駆動回路のそれぞれの効
果と同じ効果が得られる。
（実施の形態２）
本実施の形態では、上記実施の形態１と異なる構成の駆動回路について説明する。
本実施の形態における駆動回路は、複数のフリップフロップ回路からなるシフトレジス
タを有する。
さらに本実施の形態の駆動回路におけるフリップフロップ回路の回路構成の一例につい
て図７を用いて説明する。図７は本実施の形態の駆動回路におけるフリップフロップ回路
の回路構成の一例を示す回路図である。
図７に示すフリップフロップ回路は、端子５００と、端子５０１と、端子５０２と、端
子５０３と、端子５０４と、端子５０５と、トランジスタ５０６と、トランジスタ５０７
と、トランジスタ５０８と、トランジスタ５０９と、容量素子５１０と、トランジスタ５
１１と、トランジスタ５１２と、トランジスタ５１３と、トランジスタ５１４と、を有す
る。
なお本実施の形態において、端子５０２として端子５０２Ａ及び端子５０２Ｂを示して
いるが、これに限定されず、端子５０２Ａ及び端子５０２Ｂを電気的に接続させ、一つの
端子５０２とすることもできる。また本実施の形態において、端子５０３として端子５０
３Ａ及び端子５０３Ｂを示しているが、これに限定されず、端子５０３Ａ及び端子５０３
Ｂを電気的に接続させ、一つの端子５０３とすることもできる。
また、本実施の形態において、端子５０４として端子５０４Ａ乃至端子５０４Ｅを示し
ているが、これに限定されず、端子５０４Ａ乃至端子５０４Ｅを電気的に接続させ、一つ
の端子５０４とすることもできる。
トランジスタ５０６は、ゲート端子が端子５０２Ａに電気的に接続され、ソース端子及
びドレイン端子の一方が端子５００に電気的に接続される。
またトランジスタ５０７は、ゲート端子が端子５００に電気的に接続され、ソース端子
及びドレイン端子の一方がトランジスタ５０７のゲート端子に電気的に接続され、ソース
端子及びドレイン端子の他方がトランジスタ５０６のソース端子及びドレイン端子の他方
に電気的に接続される。なお便宜のため図示しないが、本実施の形態においてトランジス
タ５０７を設けない構成とすることにより回路面積を小さくすることもできる。
またトランジスタ５０８は、ゲート端子が端子５０１に電気的に接続され、ソース端子
及びドレイン端子の一方がトランジスタ５０７のソース端子及びドレイン端子の他方に電
気的に接続され、ソース端子及びドレイン端子の他方が端子５０４Ａに電気的に接続され
る。なお便宜のため図示しないが、本実施の形態の駆動回路におけるフリップフロップ回
路において、トランジスタ５０８を設けない構成とすることにより回路面積を小さくする
こともできる。
容量素子５１０は少なくとも２つの端子を有し、一方の端子が端子５０３Ａに電気的に
接続される。
またトランジスタ５０９は、ゲート端子が容量素子５１０の他方の端子に電気的に接続
され、ソース端子及びドレイン端子の一方がトランジスタ５０６のソース端子及びドレイ
ン端子の他方に電気的に接続され、ソース端子及びドレイン端子の他方が端子５０４Ｂに
電気的に接続される。
またトランジスタ５１１は、ゲート端子がトランジスタ５０６のソース端子及びドレイ
ン端子の他方に電気的に接続され、ソース端子及びドレイン端子の一方がトランジスタ５
０９のゲート端子に電気的に接続され、ソース端子及びドレイン端子の他方が端子５０４
Ｃに電気的に接続される。
またトランジスタ５１２は、ゲート端子がトランジスタ５０６のソース端子及びドレイ
ン端子の他方に電気的に接続され、ソース端子及びドレイン端子の一方が端子５０３Ｂに
電気的に接続され、ソース端子及びドレイン端子の他方が端子５０５に電気的に接続され
る。なお便宜のため図示しないが、本実施の形態の駆動回路におけるフリップフロップ回
路は、トランジスタ５１２のゲート端子とソース端子及びドレイン端子の他方との間に別
途容量素子を設ける構成とすることもできる。
またトランジスタ５１３は、ゲート端子がトランジスタ５０９のゲート端子に電気的に
接続され、ソース端子及びドレイン端子の一方がトランジスタ５１２のソース端子及びド
レイン端子の他方に電気的に接続され、ソース端子及びドレイン端子の他方が端子５０４
Ｄに電気的に接続される。
またトランジスタ５１４は、ゲート端子が端子５０２Ｂに電気的に接続され、ソース端
子及びドレイン端子の一方がトランジスタ５１２のソース端子及びドレイン端子の他方に
電気的に接続され、ソース端子及びドレイン端子の他方が端子５０４Ｅに電気的に接続さ
れる。
なお、トランジスタ５０６のソース端子及びドレイン端子の他方と、トランジスタ５０
７、トランジスタ５０８、トランジスタ５０９、トランジスタ５１１、及びトランジスタ
５１２との接続箇所をノード５１５という。また容量素子５１０の端子と、トランジスタ
５０９、トランジスタ５１１、及びトランジスタ５１３との接続箇所をノード５１６とい
う。
またフリップフロップ回路には、端子５００を介して第１の制御信号が入力され、端子
５０１を介して第２の制御信号が入力される。第１の制御信号及び第２の制御信号は、そ
れぞれハイ状態とロウ状態の２つの電位の状態を有するデジタル信号を用いることができ
る。デジタル信号を用いる場合、入力される第１の制御信号または第２の制御信号がハイ
状態のとき（ハイレベルともいう）には、端子５００または端子５０１を介して第１の電
位（Ｖ１ともいう）として所定の値の電位である第１の制御信号または第２の制御信号が
入力され、入力される第１の制御信号または第２の制御信号がロウ状態のとき（ロウレベ
ルともいう）には、端子５００または端子５０１を介して第２の電位（Ｖ２ともいう）と
して上記ハイ状態における所定の値の電位より低い値の電位である第１の制御信号または
第２の制御信号が入力される。ハイ状態及びロウ状態における電位の値は、例えばトラン
ジスタの閾値電圧の値などを考慮して適宜設定することができる。例えばハイ状態とロウ
状態との電位差がフリップフロップ回路内のトランジスタの閾値電圧の絶対値より大きく
なるように、ハイ状態及びロウ状態における電位の値を設定することが好ましい。
また、図７に示すフリップフロップ回路は、端子５０２（端子５０２Ａ及び端子５０２
Ｂともいう）を介して第１の位相であるクロック信号（第１のクロック信号、またはＣＫ
信号ともいう）または第２の位相であるクロック信号（第２のクロック信号、またはＣＫ
Ｂ信号ともいう）が入力される。第１のクロック信号及び第２のクロック信号はそれぞれ
ハイ状態とロウ状態の２つの電位の値を有し、ハイ状態のとき（ハイレベルともいう）は
、第１の電位（Ｖ１ともいう）であるクロック信号が入力され、ロウ状態のとき（ロウレ
ベルともいう）には、第２の電位（Ｖ２ともいう）であるクロック信号が入力される。な
おハイ状態のときの第１のクロック信号及び第２のクロック信号の電位は、ハイ状態のと
きの第１の制御信号及び第２の制御信号の電位と同等の値であることが好ましく、ロウ状
態のときの第１のクロック信号及び第２のクロック信号の電位は、ロウ状態のときの第１
の制御信号及び第２の制御信号の電位と同等の値であることが好ましい。また、ハイ状態
及びロウ状態における電位の値は、例えばトランジスタの閾値電圧の値などを考慮して適
宜設定することができる。例えばハイ状態とロウ状態との電位差がフリップフロップ回路
内のトランジスタの閾値電圧の絶対値より大きくなるように、ハイ状態及びロウ状態にお
ける電位の値を設定することが好ましい。
また、第１のクロック信号と第２のクロック信号とは、位相が異なる。具体的には位相
が相反の関係であり、例えば所定の期間において第１のクロック信号がハイ状態のときに
は、第２のクロック信号はロウ状態であり、第１のクロック信号がロウ状態のときには、
第２のクロック信号はハイ状態である。
また、フリップフロップ回路は、端子５０３（端子５０３Ａ及び端子５０３Ｂともいう
）を介して第１のクロック信号または第２のクロック信号が入力される。なお、端子５０
２を介して入力されるクロック信号と、端子５０３を介して入力されるクロック信号とは
相反の関係であり、例えば端子５０２を介して第１のクロック信号が入力される場合には
端子５０３を介して第２のクロック信号が入力され、端子５０２を介して第２のクロック
信号が入力される場合には端子５０３を介して第１のクロック信号が入力される。
また、フリップフロップ回路には、端子５０４（端子５０４Ａ乃至端子５０４Ｅともい
う）を介して所定の値の電位が与えられる。このとき所定の値の電位は、例えばＶ１また
はＶ２にすることができ、すなわちクロック信号または制御信号などのデジタル信号のハ
イ状態またはロウ状態における電位の値と同等の値にすることができる。
トランジスタ５０６は、端子５０２Ａを介して入力される信号にしたがって、端子５０
０と、ノード５１５との導通を制御する機能を有し、端子５００と、ノード５１５とを導
通状態にすることによって、端子５００を介して入力される信号の電位と、ノード５１５
の電位とが同等の値に設定される。また、トランジスタ５０６は、トランジスタ５０９が
オン状態の時にオフ状態になる機能を有する。
トランジスタ５０７は、端子５００を介して入力される信号にしたがって、端子５００
と、ノード５１５との導通を制御する機能を有し、端子５００と、ノード５１５とを導通
状態にすることによって、ノード５１５の電位がＶ１またはＶ２に設定され、その後非導
通状態になることによって、ノード５１５が浮遊状態になる。
トランジスタ５０８は、端子５０１を介して入力される信号にしたがって、端子５０４
Ａとノード５１５との導通を制御する機能を有し、端子５０４Ａとノード５１５とを導通
状態にすることによって、ノード５１５の電位がＶ１またはＶ２に設定される。
トランジスタ５０９は、ノード５１６の電位にしたがって、端子５０４Ｂとノード５１
５との導通を制御する機能を有し、端子５０４Ｂとノード５１５とを導通状態とすること
によってノード５１５の電位がＶ１またはＶ２に設定される。また、トランジスタ５０９
は、トランジスタ５０６がオン状態の時にオフ状態になる機能を有する。
容量素子５１０は、端子５０３Ａを介して入力される信号にしたがって、容量結合によ
ってノード５１６の電位を変動させる機能を有する。例えば、端子５０３Ａを介して入力
される信号がロウ状態からハイ状態になった場合、容量素子５１０は、容量結合によって
ノード５１６の電位をＶ１に設定する。一方、端子５０３Ａを介して入力される信号がハ
イ状態からロウ状態になった場合、容量素子５１０は、容量結合によってノード５１６の
電位をＶ１またはＶ２に設定する。
トランジスタ５１１は、ノード５１５の電位にしたがって、端子５０４Ｃとノード５１
６との導通を制御する機能を有し、端子５０４Ｃとノード５１６とを導通状態とすること
によってノード５１６の電位がＶ１またはＶ２に設定される。
トランジスタ５１２は、ノード５１５の電位にしたがって、端子５０３Ｂと端子５０５
との導通を制御する機能を有し、端子５０３Ｂと端子５０５とを導通状態とすることによ
って、端子５０３Ｂを介して入力される信号の電位と端子５０５を介して出力される信号
の電位とが同等の値に設定される。また、トランジスタ５１２は、例えばＮ型トランジス
タであってノード５１５の電位がＶ１の場合に、端子５０３Ｂを介して入力される信号が
ロウ状態からハイ状態に変化すると、端子５０５を介して出力される信号の電位の上昇に
したがってノード５１５の電位を上昇させる機能を有する。いわゆる、ブートストラップ
である。ただし、ブートストラップは、トランジスタ５１２のゲート端子と、ソース端子
及びドレイン端子の他方との間の寄生容量によって行われることが多い。
トランジスタ５１３は、ノード５１６の電位にしたがって、端子５０４Ｄと端子５０５
との導通を制御する機能を有し、端子５０４Ｄと端子５０５とを導通状態とすることによ
って、端子５０５を介して出力される信号の電位がＶ１またはＶ２に設定される。
トランジスタ５１４は、端子５０２Ｂを介して入力される信号にしたがって、端子５０
４Ｅと端子５０５との導通を制御する機能を有し、端子５０４Ｅと端子５０５とを導通状
態にすることによって、端子５０５を介して出力される信号の電位がＶ１またはＶ２に設
定される。
なお、本実施の形態における駆動回路は、すべて同一の導電型のトランジスタにより構
成することができるため、製造工程の簡略化を図ることができる。従って、製造コストの
削減や歩留まりの向上を図ることができる。さらに大型の表示パネルなどの半導体装置を
作製することも容易となる。図７における本実施の形態における駆動回路では、すべての
トランジスタをＮ型トランジスタまたはＰ型トランジスタとすることもできる。
次に図７に示す駆動回路の動作について図８を用いて説明する。図８は、図７に示す駆
動回路の動作を示すタイミングチャート図である。なお、ここでは、一例として端子５０
３を介して第１のクロック信号が入力され、端子５０２を介して第２のクロック信号が入
力されるとして説明する。また、ここでは、図７に示す駆動回路の動作の一例としてフリ
ップフロップ回路内のトランジスタがすべてＮ型トランジスタである場合について説明す
る。
図８に示すように、図７における駆動回路の動作は、一定の期間における所定の動作が
繰り返し行われる。一定の期間は、主に選択期間と非選択期間とに分けられ、さらに選択
期間及び非選択期間は第１の期間、第２の期間、第３の期間、第４の期間、及び第５の期
間に分けられる。図８において、第１の期間、第３の期間、第４の期間、及び第５の期間
は非選択期間であり、第２の期間は選択期間である。
まず第１の期間では、端子５００を介してハイ状態である第１の制御信号６０１が入力
され、端子５０１を介してロウ状態である第２の制御信号６０７が入力され、端子５０２
を介してハイ状態である第２のクロック信号６０３が入力され、端子５０３を介してロウ
状態である第１のクロック信号６０２が入力されることにより、トランジスタ５０６、ト
ランジスタ５０７、及びトランジスタ５１４がオン状態になり、トランジスタ５０８がオ
フ状態になる。
トランジスタ５０６及びトランジスタ５０７がオン状態になるとノード５１５の電位６
０４が端子５０２Ａを介して入力された第２のクロック信号６０３の電位Ｖ１からトラン
ジスタ５０６の閾値電圧（Ｖｔｈ５０６ともいう）を引いた値、すなわちＶ１−Ｖｔｈ５
０６、または端子５００を介して入力された第１の制御信号６０１の電位Ｖ１からトラン
ジスタ５０７の閾値電圧（Ｖｔｈ５０７ともいう）を引いた値、すなわちＶ１−Ｖｔｈ５
０７になるまで上昇する。ノード５１５の電位がＶ１−Ｖｔｈ５０６またはＶ１−Ｖｔｈ
５０７になるとトランジスタ５０７はオフ状態となる。このときトランジスタ５０６の閾
値電圧と、トランジスタ５０７の閾値電圧は同等の値であることが好ましい。図８では一
例として第２の期間におけるノード５１５の電位がＶ１−Ｖｔｈ５０７になるとして説明
する。
さらにノード５１５の電位６０４がＶ１−Ｖｔｈ５０７になると、トランジスタ５１１
及びトランジスタ５１２がオン状態になる。
さらにトランジスタ５１１がオン状態になるとノード５１６の電位６０５が端子５０４
Ｃを介して与えられる電位Ｖ２と同等の値になる。さらにノード５１６の電位がＶ２にな
るとトランジスタ５０９及びトランジスタ５１３がオフ状態になる。
さらにこのとき端子５０５を介して出力される出力信号６０６の電位は、端子５０３Ｂ
を介して入力される第１のクロック信号６０２の電位Ｖ２または端子５０４Ｅを介して与
えられる電位Ｖ２と同等の値になる。以上が、第１の期間における動作である。
次に第２の期間では、端子５００を介してロウ状態である第１の制御信号６０１が入力
され、端子５０１を介してロウ状態である第２の制御信号６０７が入力され、端子５０２
を介してロウ状態である第２のクロック信号６０３が入力され、端子５０３Ａ及び端子５
０３Ｂを介してハイ状態である第１のクロック信号６０２が入力される。このときトラン
ジスタ５０６、トランジスタ５０７、及びトランジスタ５１４がオフ状態になり、トラン
ジスタ５０８はオフ状態のままである。
このときノード５１５の電位６０４はＶ１−Ｖｔｈ５０７のままであり、トランジスタ
５１１はオン状態のままである。さらにノード５１５の電位６０４がＶ１−Ｖｔｈ５０７
のままであるとき、ノード５１６の電位６０５は端子５０４Ｃを介して与えられる電位Ｖ
２のままであり、トランジスタ５０９及びトランジスタ５１３はオフ状態のままである。
さらに上記のように、トランジスタ５０６、トランジスタ５０７、トランジスタ５０８
、トランジスタ５０９、及びトランジスタ５１３がオフ状態であるとき、ノード５１５は
浮遊状態のままであり、ノード５１５の電位６０４は、Ｖ１−Ｖｔｈ５０７のままである
。
さらにノード５１５の電位６０４がＶ１−Ｖｔｈ５０７のままであり、トランジスタ５
１２のソース端子及びドレイン端子の一方の電位が第１のクロック信号６０２の電位Ｖ１
になると、端子５０５を介して出力される出力信号６０６の電位が上昇する。すると、ノ
ード５１５は浮遊状態であるため、ブートストラップによりノード５１５の電位６０４は
、トランジスタ５１２のゲート端子と、ソース端子とドレイン端子との他方との間の寄生
容量による容量結合によって、出力信号６０６の電位にあわせて上昇する。
ノード５１５の電位６０４は、第１のクロック信号６０２の電位Ｖ１と、トランジスタ
５１２の閾値電圧（Ｖｔｈ５１２ともいう）との和よりもさらに大きい値、すなわちＶ１
＋Ｖｔｈ５１２＋Ｖａ（Ｖａは任意の正の値）まで上昇する。このときトランジスタ５１
２はオン状態のままである。
さらにこのとき端子５０５を介して出力される出力信号６０６の電位は端子５０３Ｂを
介して入力される電位Ｖ１と同等の値になる。以上が第２の期間における動作である。
次に第３の期間では、端子５００を介してロウ状態である第１の制御信号６０１が入力
され、端子５０１を介してハイ状態である第２の制御信号６０７が入力され、端子５０２
Ａ及び端子５０２Ｂを介してハイ状態である第２のクロック信号６０３が入力され、端子
５０３Ａ及び端子５０３Ｂを介してロウ状態である第１のクロック信号６０２が入力され
る。このときトランジスタ５０６、トランジスタ５０８、トランジスタ５１４がオン状態
になり、トランジスタ５０７はオフ状態のままである。
トランジスタ５０６及びトランジスタ５０８がオン状態になると、ノード５１５の電位
が端子５００を介して入力される第１の制御信号６０１の電位Ｖ２または端子５０４Ａを
介して与えられる電位Ｖ２と同等の値になる。
さらにノード５１５の電位６０４がＶ２になると、トランジスタ５１１及びトランジス
タ５１２はオフ状態になる。なおトランジスタ５１１は、端子５０２Ｂを介して入力され
る第１のクロック信号６０２がロウ状態になった後にオフ状態になる場合が多い。なぜな
ら、ノード５１５の電位６０４は、第１のクロック信号６０２よりも遅延またはなまって
いる場合が多いからである。第１のクロック信号６０２がロウ状態になった後にトランジ
スタ５１１がオフ状態になると、端子５０４Ｃを介して与えられる電位Ｖ２と同等の値が
保持されたままノード５１６が浮遊状態になる。
さらにノード５１６が浮遊状態であるとき、トランジスタ５０９及びトランジスタ５１
３はオフ状態のままである。
さらに容量素子５１０には、端子５０３Ａを介して入力される第１のクロック信号６０
２の電位と、ノード５１６との電位との電位差、つまりロウ状態である第１のクロック信
号６０２の電位と、端子５０４Ｃを介して与えられる電位Ｖ２との電位差が保持される。
さらにこのとき端子５０５を介して出力される出力信号６０６の電位は、端子５０４Ｅ
を介して与えられる電位Ｖ２と同等の値となる。以上が第３の期間における動作である。
次に第４の期間では、端子５００を介してロウ状態である第１の制御信号６０１が入力
され、端子５０１を介してロウ状態である第２の制御信号６０７が入力され、端子５０２
Ａ及び端子５０２Ｂを介してロウ状態である第２のクロック信号６０３が入力され、端子
５０３Ａ及び端子５０３Ｂを介してハイ状態である第１のクロック信号６０２が入力され
る。このときトランジスタ５０６、トランジスタ５０８、及びトランジスタ５１４がオフ
状態になり、トランジスタ５０７はオフ状態のままである。
このときノード５１６の電位６０５は、容量素子５１０の容量結合によってＶ２＋Ｖｂ
になる。Ｖｂはトランジスタ５０９の閾値電圧またはトランジスタ５１３の閾値電圧より
も大きいことが好ましく、Ｖ１−Ｖ２よりも小さいことが好ましい。
さらにノード５１６の電位６０５がＶ２＋Ｖｃになるとトランジスタ５０９及びトラン
ジスタ５１３がオン状態になり、トランジスタ５０９及びトランジスタ５１３がオン状態
になると、ノード５１５の電位６０４が端子５０４Ｂを介して与えられる電位Ｖ２、また
は端子５０４Ｄを介して与えられる電位Ｖ２と同等の値になる。
さらにノード５１５の電位６０４がＶ２になるとトランジスタ５１１及びトランジスタ
５１２がオフ状態になる。
さらにこのとき端子５０５を介して出力される出力信号６０６の電位は、端子５０４Ｄ
を介して与えられる電位Ｖ２と同等の値となる。以上が第４の期間における動作である。
次に第５の期間では、端子５００を介してロウ状態である第１の制御信号６０１が入力
され、端子５０１を介してロウ状態である第２の制御信号６０７が入力され、端子５０２
Ａ及び端子５０２Ｂを介してハイ状態である第２のクロック信号６０３が入力され、端子
５０３Ａ及び端子５０３Ｂを介してハイ状態である第１のクロック信号６０２が入力され
る。このときトランジスタ５０６及びトランジスタ５１４がオン状態になり、トランジス
タ５０７及びトランジスタ５０８はオフ状態のままである。
このときノード５１６の電位６０５は、容量素子５１０の容量結合によってＶ２になる
。さらにノード５１６の電位６０５がＶ２になるとトランジスタ５０９及びトランジスタ
５１３がオフ状態になる。
さらにノード５１５の電位６０４がＶ２になると、トランジスタ５１１及びトランジス
タ５１２がオフ状態になる。
さらにこのとき端子５０５を介して出力される出力信号６０６の電位は、端子５０４Ｄ
を介して与えられる電位Ｖ２と同等の値になる。以上が第５の期間における動作である。
なお、本実施の形態における駆動回路の動作において、第４の期間及び第５の期間は、
第３の期間の後の非選択期間の間、複数回繰り返し行われる。これにより非選択期間のい
ずれの期間においてもノード５１５に所定の値の電位が与えられるため、ノード５１５が
浮遊状態になるのを抑制することができる。よってノイズによる影響を低減することがで
きるため、動作不良を抑制することができる。
また、本実施の形態における駆動回路の動作において、第４の期間と、第５の期間とで
異なるトランジスタ（本実施の形態ではトランジスタ５０６及びトランジスタ５０９）を
オン状態にすることでノード５１５に所定の値の電位を与えることができるため、例えば
半導体層が非晶質半導体であるトランジスタを適用した場合においても各トランジスタの
劣化を抑制することができる。よって劣化によるトランジスタの動作タイミングのずれを
低減することができるため、動作不良を抑制することができる。
また、本実施の形態における駆動回路は、上記実施の形態の構成と比べて少ない素子で
構成することができるため、回路面積を小さくすることができる。
さらに本実施の形態では、図７と異なる構成を用いて本発明の一態様である駆動回路と
することもできる。本実施の形態における駆動回路の他の構成について図９を用いて説明
する。図９は、本実施の形態における駆動回路の構成の一例を示す回路図である。
図９に示す駆動回路は、図７に示す駆動回路の回路構成に加え、端子５０４Ｆ及びトラ
ンジスタ５１７を有する。
なお図９に示す駆動回路において、図７に示す駆動回路と同一の符号が付されているも
のについては、図７に示す駆動回路と同一のものであるため、説明を省略する。
トランジスタ５１７は、ゲート端子が端子５００に電気的に接続され、ソース端子及び
ドレイン端子の一方がトランジスタ５０９のゲート端子に電気的に接続され、ソース端子
及びドレイン端子の他方が端子５０４Ｆに電気的に接続される。
図９に示す駆動回路では、端子５０４Ｆを介しては、図７に示す端子５０４Ａ乃至端子
５０４Ｅと同等の電位が与えられる。また端子５０４Ａ乃至端子５０４Ｆを電気的に接続
させ、一つの端子５０４とすることもできる。
トランジスタ５１７は、端子５００を介して入力される信号に従って端子５０４Ｆとノ
ード５１６との導通を制御する機能を有し、端子５０４Ｆとノード５１６とを導通状態に
することによってノード５１６の電位がＶ１またはＶ２に設定される。
次に図９に示す駆動回路の動作について説明する。なお、図９における駆動回路の動作
についてはトランジスタ５１７の動作のみを説明し、トランジスタ５１７以外の素子の動
作は図７に示す駆動回路の動作と同一であるため、説明を省略する。また、ここでは、図
９に示す駆動回路の動作の一例としてフリップフロップ回路内のトランジスタがすべてＮ
型トランジスタの場合について説明する。
第１の期間では、端子５００を介してハイ状態である第１の制御信号６０１が入力され
る。このときトランジスタ５１７はオン状態になる。
トランジスタ５１７がオン状態になるとノード５１６の電位が端子５０４Ｆを介して与
えられる電位Ｖ２と同等の値になる。
その後第２の期間乃至第５の期間では、端子５００を介してロウ状態である第１の制御
信号６０１が入力され、トランジスタ５１７はオフ状態になる。
以上のように、図９に示す駆動回路は、上記図７に示す回路構成による効果に加え、第
１の期間において第１の制御信号６０１を直接トランジスタ５１７に入力し、トランジス
タ５１７をオン状態にすることにより、第１の期間においてノード５１６の電位をより確
実に電位Ｖ２に設定することができる。
さらに本実施の形態では、図７及び図９とは異なる構成を用いて本発明の一態様である
駆動回路とすることもできる。本実施の形態における駆動回路の他の構成について図１０
を用いて説明する。図１０は本実施の形態における駆動回路の回路構成の一例を示す回路
図である。
図１０に示す駆動回路の構成は、図７に示す回路構成に加え、端子５０３Ｃ、端子５０
４Ｇ、端子５０４Ｈ、端子５１８、トランジスタ５１９、トランジスタ５２０、及びトラ
ンジスタ５２１を有する。
なお図１０について図７と同一の符号が付されている素子については、図７における駆
動回路と同一の素子であるため、図７における各素子の説明を援用する。
トランジスタ５１９は、ゲート端子がトランジスタ５０６のソース端子及びドレイン端
子の他方に電気的に接続され、ソース端子及びドレイン端子の一方が端子５０３Ｃに電気
的に接続される。
またトランジスタ５２０は、ゲート端子がトランジスタ５０９のゲート端子に電気的に
接続され、ソース端子及びドレイン端子の一方がトランジスタ５１９のソース端子及びド
レイン端子の他方に電気的に接続され、ソース端子及びドレイン端子の他方が端子５０４
Ｇに電気的に接続される。
またトランジスタ５２１は、ゲート端子がトランジスタ５１４のゲート端子に電気的に
接続され、ソース端子及びドレイン端子の一方がトランジスタ５１９のソース端子及びド
レイン端子の他方に電気的に接続され、ソース端子及びドレイン端子の他方が端子５０４
Ｈに電気的に接続される。
トランジスタ５１９は、ノード５１５の電位にしたがって、端子５０３Ｃと端子５１８
とを導通状態にし、端子５０３Ｃを介して入力される信号の電位と端子５１８を介して出
力される信号の電位とを同等の値にする機能を有する。特に、ノード５１５の電位がＶ１
の場合に、端子５０３Ｃを介して入力される信号の電位がロウ状態からハイ状態に変化す
ると、トランジスタ５１９は、トランジスタ５１９のソース端子及びドレイン端子の他方
の電位の上昇にしたがってノード５１５の電位を上昇させる機能を有する。いわゆる、ブ
ートストラップである。ブートストラップは、トランジスタ５１９のゲート端子と、ソー
ス端子及びドレイン端子の他方との間の寄生容量によって行われることが多い。
トランジスタ５２０は、ノード５１６の電位にしたがって、端子５０４Ｇと端子５１８
とを導通状態とし、端子５１８を介して出力する信号の電位をＶ１またはＶ２に設定する
機能を有する。
トランジスタ５２１は、端子５０２Ｂを介して入力される信号にしたがって、端子５０
４Ｈと端子５１８とを導通状態にし、端子５１８を介して出力する信号の電位をＶ１また
はＶ２に設定する機能を有する。
次に図１０における駆動回路の動作について図１１を用いて説明する。図１１は本実施
の形態における駆動回路の動作の一例を示すタイミングチャートである。なお図１０にお
ける駆動回路の動作については、トランジスタ５１９、トランジスタ５２０、及びトラン
ジスタ５２１の動作のみを説明し、図７に示す駆動回路の素子の動作と同一である部分に
ついては適宜図７における駆動回路の動作の説明を援用する。なお、図１０における端子
５０３Ｃには、第１のクロック信号が入力されるとして説明する。ここでは、図１０に示
す駆動回路の動作の一例としてフリップフロップ回路内のトランジスタがすべてＮ型トラ
ンジスタの場合について説明する。
第１の期間では、図７に示す回路の動作に加え、端子５０３Ｃを介してロウ状態である
第１のクロック信号６０２が入力される。このときトランジスタ５２１がオン状態になる
。
このときノード５１５の電位６０４がＶ１−Ｖｔｈ５０７になり、トランジスタ５１１
がオン状態になる。さらにトランジスタ５１１がオン状態になるとトランジスタ５２０が
オフ状態になる。
また、ノード５１５の電位６０４がＶ１−Ｖｔｈ５０７になると、トランジスタ５１２
はオン状態になる。
さらにこのとき端子５１８を介して出力する出力信号６０８の電位は、端子５０３Ｃを
介して入力される第１のクロック信号の電位Ｖ２、または端子５０４Ｈを介して与えられ
る電位Ｖ２と同等の値になる。以上が第１の期間における動作である。
次に第２の期間では、図７に示す回路の動作に加え、端子５０３Ｃを介してハイ状態で
ある第１のクロック信号６０２が入力される。このときトランジスタ５２１がオフ状態に
なる。
このときノード５１５の電位６０４はＶ１−Ｖｔｈ５０７のままであり、トランジスタ
５１１はオン状態のままである。さらにトランジスタ５１１がオン状態のままであるとき
、トランジスタ５２０はオフ状態のままである。
さらにこのときノード５１５は浮遊状態のままであり、ノード５１５の電位６０４は、
Ｖ１−Ｖｔｈ５０７のままである。
さらにノード５１５の電位６０４がＶ１−Ｖｔｈ５０７のままであり、ソース端子及び
ドレイン端子の一方の電位が第１のクロック信号６０２の電位Ｖ１になるとトランジスタ
５１９のゲート端子と、ソース端子及びドレイン端子の他方との間の寄生容量による容量
結合によって、ノード５１５の電位６０４が出力信号６０８の電位に合わせて上昇する。
このときノード５１５の電位６０４は、第１のクロック信号６０２の電位Ｖ１と、トラン
ジスタ５１２の閾値電圧（Ｖｔｈ５１２ともいう）との和、または第１のクロック信号６
０２の電位Ｖ１と、トランジスタ５１９の閾値電圧（Ｖｔｈ５１９ともいう）との和より
もさらに大きな値、すなわちＶ１＋Ｖｔｈ５１２＋Ｖａ、またはＶ１＋Ｖｔｈ５１９＋Ｖ
ａ（Ｖａは任意の正の値）まで上昇する。
さらにノード５１５の電位６０４がＶ１＋Ｖｔｈ５１２＋ＶａまたはＶ１＋Ｖｔｈ５１
９＋Ｖａであるとき、トランジスタ５１９はオン状態のままである。
さらにこのとき端子５１８を介して出力する出力信号６０８の値は、端子５０３Ｃを介
して入力される第１のクロック信号６０２の電位Ｖ１と同等の値となる。以上が第２の期
間における動作である。
次に第３の期間では、図７に示す回路の動作に加え、端子５０３Ｃを介してロウ状態で
ある第１のクロック信号６０２が入力される。このときトランジスタ５２１がオン状態に
なる。
このときノード５１６の電位６０５は電位Ｖ２と同等の値のままである。ノード５１６
の電位６０５がＶ２であるとき、ノード５１６が浮遊状態になる。ノード５１６が浮遊状
態であるとき、トランジスタ５２０はオフ状態のままである。
さらにこのとき端子５１８を介して出力する出力信号６０８の電位は、端子５０４Ｈを
介して与えられる電位Ｖ２と同等の値となる。以上が第３の期間における動作である。
次に第４の期間では、図７に示す回路の動作に加え、端子５０３Ｃを介してハイ状態で
ある第１のクロック信号６０２が入力される。このときトランジスタ５２１がオフ状態に
なる。
このときノード５１６の電位６０５がＶ２＋Ｖｂとなり、ノード５１６の電位６０５が
Ｖ２＋Ｖｂとなるとトランジスタ５２０がオン状態になる。
さらにノード５１５の電位６０４は端子５０４Ｂを介して与えられる電位Ｖ２と同等の
値になる。ノード５１５の電位６０４がＶ２になるとトランジスタ５１９がオフ状態にな
る。
さらにこのとき端子５１８を介して出力する出力信号６０８の電位は、端子５０４Ｇを
介して与えられる電位Ｖ２と同等の値になる。以上が第４の期間における動作である。
次に第５の期間では、図７に示す回路の動作に加え、端子５０３Ｃを介してロウ状態で
ある第１のクロック信号６０２が入力される。このときトランジスタ５２１がオン状態に
なる。
このときノード５１５の電位６０４がＶ２になるとトランジスタ５１９がオフ状態にな
る。
また、ノード５１６の電位６０５がＶ２になるとトランジスタ５２０がオフ状態になる
。
さらにこのとき端子５１８を介して出力する出力信号６０８の電位は、端子５０４Ｈを
介して与えられる電位Ｖ２と同等の値になる。以上が第５の期間における動作である。
以上のように、図１０に示す駆動回路におけるフリップフロップ回路は、出力信号を複
数にすることにより、一方の出力信号を次の段のフリップフロップ回路に出力し、他方の
出力信号を画素のトランジスタのゲート端子に出力することにより、フリップフロップ回
路にずれの小さい出力信号を出力することができ、動作不良を抑制することができる。
さらに本実施の形態の駆動回路におけるフリップフロップ回路は、図７における構成と
図１０における構成を組み合わせた構成とすることもできる。本実施の形態の駆動回路に
おけるフリップフロップ回路の他の構成について図１２を用いて説明する。図１２は、本
実施の形態の駆動回路におけるフリップフロップ回路の他の構成を示す回路図である。
図１２に示す本実施の形態におけるフリップフロップ回路の駆動回路の他の構成は、図
７に示す回路構成に加え、端子５０３Ｄ、端子５０４Ｉ、端子５０４Ｊ、端子５０４Ｋ、
端子５２２、トランジスタ５２３、トランジスタ５２４、トランジスタ５２５、及びトラ
ンジスタ５２６を有する。
図１２において、図７と同一の符号が付されている素子については、図７における駆動
回路と同一の素子であるため、適宜図７における各素子の説明を援用する。
また図１２において、端子５０３Ｄは、図１０における端子５０３Ｃに相当し、端子５
０４Ｉは図９における端子５０４Ｆに相当し、端子５０４Ｊは図１０における端子５０４
Ｇに相当し、端子５０４Ｋは図１０における端子５０４Ｈに相当し、端子５２２は図１０
における端子５１８に相当し、トランジスタ５２３は図９におけるトランジスタ５１７に
相当し、トランジスタ５２４は図１０におけるトランジスタ５１９に相当し、トランジス
タ５２５は図１０におけるトランジスタ５２０に相当し、トランジスタ５２６は図１０に
おけるトランジスタ５２１に相当する。それぞれの素子の説明については適宜図９及び図
１０における各素子の説明を援用する。
また図１２における駆動回路の動作については、図９及び図１０における駆動回路の動
作を組み合わせたものであるため、適宜図９及び図１０における駆動回路の動作の説明を
援用する。
以上のように図１２に示す構成とすることにより、図９及び図１０示す駆動回路のそれ
ぞれの効果が得られる。
また本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、本発明の一態様である駆動回路を用いた表示装置の構成について説
明する。
まず本実施の形態の表示装置の構成について図１３を用いて説明する。図１３は、本実
施の形態の表示装置の構成の一例を示すブロック図である。
図１３に示す表示装置は、画素部７００と、信号線駆動回路７０１と、走査線駆動回路
７０２と、制御回路７０３と、クロック信号生成回路７０４と、信号線７０５Ａと、信号
線７０５Ｂと、走査線７０６Ａと、走査線７０６Ｂと、走査線７０６Ｃと、走査線７０６
Ｄと、クロック信号線７０７と、クロック信号線７０８と、を有する。なお図１３に示す
表示装置において、走査線７０６Ａ、走査線７０６Ｂ、走査線７０６Ｃ、または走査線７
０６Ｄを単に走査線７０６ともいう。なお図１３に示す表示装置において、信号線７０５
Ａまたは信号線７０５Ｂを単に信号線７０５ともいう。また図１３では、２つの信号線及
び４つの走査線を図示しているが、本実施の形態の表示装置では、信号線及び走査線の数
は特に限定されず、他の数の信号線及び走査線を有する構成することもできる。信号線及
び走査線の数を多くすることにより、画素数を増加させた場合においても表示動作を行う
ことができる。
さらに画素部７００は、複数の画素７０９を有する。なお図１３では、画素７０９を８
つのみ図示しているが、これに限定されず、本実施の形態の表示装置では、他の数で構成
することもできる。例えば同じ面積の画素部であれば、画素の数を増やすことにより鮮明
に表示を行うことができる。
また画素部７００における画素７０９は、複数の信号線７０５のうち、いずれか一つの
信号線７０５を介して信号線駆動回路７０１に電気的に接続され、且つ複数の走査線７０
６のうち、いずれか一つの走査線７０６を介して走査線駆動回路７０２に電気的に接続さ
れる。
さらに走査線駆動回路７０２は、シフトレジスタを有し、シフトレジスタは、第１のフ
リップフロップ回路（１段目のフリップフロップ回路ともいう）となるフリップフロップ
回路７１０Ａと、第２のフリップフロップ回路（２段目のフリップフロップ回路ともいう
）となるフリップフロップ回路７１０Ｂと、第３のフリップフロップ回路（３段目のフリ
ップフロップ回路ともいう）となるフリップフロップ回路７１０Ｃと、第４のフリップフ
ロップ回路（４段目のフリップフロップ回路ともいう）となるフリップフロップ回路７１
０Ｄと、を有する。なお、フリップフロップ回路７１０Ａ、フリップフロップ回路７１０
Ｂ、フリップフロップ回路７１０Ｃ、またはフリップフロップ回路７１０Ｄを単にフリッ
プフロップ回路７１０ともいう。なお、本実施の形態の表示装置において、フリップフロ
ップ回路の数は、図１３に示すフリップフロップ回路の数に限定されず、他の数（Ｎ段（
Ｎは自然数））で構成することもできる。例えばフリップフロップ回路の数を増やすこと
で、より多くの信号線を制御することができるため、画素部の面積を大きくする場合に有
効である。
また、本実施の形態の表示装置において、フリップフロップ回路７１０に上記実施の形態
１乃至実施の形態３のいずれかのフリップフロップ回路の構成を適用することができる。
図１３に示す表示装置では、一例として図１の構成のフリップフロップ回路を適用した場
合について説明する。なお、図１３に示す表示装置では、走査線駆動回路に本発明の一態
様である駆動回路を適用した例について説明するが、これに限定されず、本実施の形態の
表示装置では、信号線駆動回路においても本発明の一態様である駆動回路を適用すること
ができる。
例えばＮ段（Ｎは２以上の自然数）のフリップフロップ回路７１０を有する構成の場合
、１段目のフリップフロップ回路は、図１に示す端子１００が制御回路７０３に電気的に
接続され、図１に示す端子１０５が第１の走査線７０６を介して画素７０９に電気的に接
続される。
Ｎ段目のフリップフロップ回路７１０は、図１に示す端子１００がＮ−１段目における
フリップフロップ回路７１０の端子１０５に電気的に接続され、図１に示す端子１０５が
Ｎ−１段目におけるフリップフロップ回路７１０の図１に示す端子１０１に電気的に接続
され、且つ第Ｋの走査線７０６を介して画素７０９に電気的に接続される。
また、奇数段目のフリップフロップ回路７１０は、図１に示す端子１０２がクロック信
号線７０８を介してクロック信号生成回路７０４に電気的に接続され、図１に示す端子１
０３がクロック信号線７０７を介してクロック信号生成回路７０４に電気的に接続される
。
また、偶数段目のフリップフロップ回路７１０は、図１に示す端子１０２がクロック信
号線７０７を介してクロック信号生成回路７０４に電気的に接続され、図１に示す端子１
０３がクロック信号線７０８を介してクロック信号生成回路７０４に電気的に接続される
。
さらに図１３に示す走査線駆動回路７０２の構成について詳しく説明する。
さらに図１３に示す走査線駆動回路７０２において、フリップフロップ回路７１０Ａは
、図１に示す端子１００が制御回路７０３に電気的に接続され、図１に示す端子１０２が
クロック信号線７０８を介してクロック信号生成回路７０４に電気的に接続され、図１に
示す端子１０３がクロック信号線７０７を介してクロック信号生成回路７０４に電気的に
接続され、図１に示す端子１０５が走査線７０６Ａを介して画素７０９に電気的に接続さ
れる。
またフリップフロップ回路７１０Ｂは、図１に示す端子１００がフリップフロップ回路
７１０Ａの端子１０５に電気的に接続され、図１に示す端子１０２がクロック信号線７０
７を介してクロック信号生成回路７０４に電気的に接続され、図１に示す端子１０３がク
ロック信号線７０８を介してクロック信号生成回路７０４に電気的に接続され、図１に示
す端子１０５がフリップフロップ回路７１０Ａの図１に示す端子１０１に電気的に接続さ
れ、且つ走査線７０６Ｂを介して画素７０９に電気的に接続される。
またフリップフロップ回路７１０Ｃは、図１に示す端子１００がフリップフロップ回路
７１０Ｂにおける端子１０５に電気的に接続され、図１に示す端子１０２がクロック信号
線７０８を介してクロック信号生成回路７０４に電気的に接続され、図１に示す端子１０
３がクロック信号線７０７を介してクロック信号生成回路７０４に電気的に接続され、図
１に示す端子１０５がフリップフロップ回路７１０Ｂにおける図１に示す端子１０１に電
気的に接続され、且つ走査線７０６Ｃを介して画素７０９に電気的に接続される。
またフリップフロップ回路７１０Ｄは、図１に示す端子１００がフリップフロップ回路
７１０Ｃにおける端子１０５に電気的に接続され、図１に示す端子１０２がクロック信号
線７０７を介してクロック信号生成回路７０４に電気的に接続され、図１に示す端子１０
３がクロック信号線７０８を介してクロック信号生成回路７０４に電気的に接続され、図
１に示す端子１０５がフリップフロップ回路７１０Ｃにおける図１に示す端子１０１に電
気的に接続され、且つ走査線７０６Ｄを介して画素７０９に電気的に接続される。
クロック信号生成回路７０４は、クロック信号線７０７を介して第１のクロック信号を
出力し、且つクロック信号線７０８を介して第２のクロック信号を出力する。なお第１の
クロック信号及び第２のクロック信号については、それぞれ上記実施の形態１における第
１のクロック信号及び第２のクロック信号と同じであるため、適宜実施の形態１の説明を
援用する。
制御回路７０３からは、フリップフロップ回路の動作が開始となる第１の制御信号とし
て開始信号を出力する。なお開始信号については、上記実施の形態１における第１の制御
信号と同じであるため、実施の形態１における第１の制御信号の説明を援用する。また制
御回路７０３は信号線駆動回路７０１に電気的に接続された構成とすることもできる。制
御回路７０３と信号線駆動回路７０１とが電気的に接続された構成とすることにより、信
号線駆動回路７０１においても制御信号を用いて所望の動作を行うことができる。
次に図１３に示す表示装置の動作について説明する。
まず走査線駆動回路７０２の動作について図１４を用いて説明する。図１４は、図１３
に示す表示装置における走査線駆動回路の動作の一例を示すタイミングチャート図である
。ここでは、一例としてＮ型のトランジスタでフリップフロップ回路を構成した場合につ
いて説明する。
図１３に示す走査線駆動回路７０２の動作は、フリップフロップ回路の段数Ｎに応じて
Ｔ（Ｔは自然数）個の期間に分けられる。ここでは、一例としてＴ＝８とし、図１３に図
示しているフリップフロップ回路７１０Ａ乃至フリップフロップ回路７１０Ｄの４つのフ
リップ回路における動作について説明する。
まず第１の期間では、フリップフロップ回路７１０Ａに制御回路７０３からフリップフ
ロップ回路７１０Ａにおける端子１００を介してハイ状態である開始信号８０１が入力さ
れ、端子１０２を介してハイ状態である第２のクロック信号８０３が入力され、端子１０
３を介してロウ状態である第１のクロック信号８０２が入力される。ここでの第１の期間
の動作は、上記実施の形態１における図２に示すタイミングチャートの第１の期間の動作
に相当する。
次に第２の期間では、フリップフロップ回路７１０Ａに制御回路７０３からフリップフ
ロップ回路７１０Ａにおける端子１００を介してロウ状態である開始信号８０１が入力さ
れ、端子１０２を介してロウ状態である第２のクロック８０３信号が入力され、端子１０
３を介してハイ状態である第１のクロック信号８０２が入力される。このとき端子１０５
を介してフリップフロップ回路７１０Ｂの端子１００、及び走査線７０６Ａにハイ状態で
ある出力信号８０４を出力する。
また第２の期間では、フリップフロップ回路７１０Ｂに端子１００を介してフリップフ
ロップ回路７１０Ａの出力信号８０４が入力され、端子１０２を介してハイ状態である第
１のクロック信号８０２が入力され、端子１０３を介してロウ状態である第２のクロック
信号８０３が入力される。
次に第３の期間では、フリップフロップ回路７１０Ｂに端子１００を介してロウ状態で
ある出力信号８０４が入力され、端子１０２を介してロウ状態である第１のクロック信号
８０２が入力され、端子１０３を介してハイ状態である第２のクロック信号８０３が入力
される。このとき端子１０５を介してフリップフロップ回路７１０Ｃの端子１００、フリ
ップフロップ回路７１０Ａの端子１０１、及び走査線７０６Ｂにハイ状態である出力信号
８０５を出力する。
また第３の期間では、フリップフロップ回路７１０Ｃに端子１００を介してハイ状態で
ある出力信号８０５が入力され、端子１０２を介してハイ状態である第２のクロック信号
８０３が入力され、端子１０３を介してロウ状態である第１のクロック信号８０２が入力
される。
次に第４の期間では、フリップフロップ回路７１０Ｃに端子１００を介してロウ状態で
ある出力信号８０５が入力され、端子１０２を介してロウ状態である第２のクロック信号
８０３が入力され、端子１０３を介してハイ状態である第１のクロック信号８０２が入力
される。このとき端子１０５を介してフリップフロップ回路７１０Ｄの端子１００、フリ
ップフロップ回路７１０Ｂの端子１０１、及び走査線７０６Ｃに出力信号８０６を出力す
る。
また第４の期間では、フリップフロップ回路７１０Ｄに端子１００を介してハイ状態で
ある出力信号８０６が第１の制御信号として入力され、端子１０２を介してハイ状態であ
る第１のクロック信号８０２が入力され、端子１０３を介してロウ状態である第２のクロ
ック信号８０３が入力される。
次に第５の期間では、フリップフロップ回路７１０Ｄに端子１００を介してロウ状態で
ある出力信号８０６が第１の制御信号として入力され、端子１０２を介してロウ状態であ
る第１のクロック信号が入力され、端子１０３を介してハイ状態である第２のクロック信
号が入力される。このとき端子１０５を介して次の段のフリップフロップ回路の端子１０
０、フリップフロップ回路７１０Ｃの端子１０１、及び走査線７０６Ｄに出力信号８０７
を出力する。以上が走査線駆動回路における動作である。
次に画素部における動作について説明する。
まず走査線駆動回路７０２により複数の走査線７０６のいずれかが選択される。選択さ
れた走査線７０６に電気的に接続された画素７０９は、信号線駆動回路７０１により信号
線７０５を介して信号が入力され、表示素子に所定の値の電位が与えられ、表示動作を行
う。さらに別の走査線７０６が順次選択されることで他の画素も同様に表示動作を行う。
以上が画素部における動作である。
以上のように、本実施の形態における表示装置は、本発明の一態様である駆動回路を走
査線駆動回路として用いることにより、フリップフロップ回路がリセットされた後におい
て、信号の値が変化することを抑制することができるため、動作不良を抑制することがで
きる。また各走査線において所望の電位を保持することができるため、信頼性を向上させ
ることができる。
また、本実施の形態の表示装置としては、例えば液晶表示装置を適用することができる
。以下に液晶表示装置に適用した場合について説明する。
本実施の形態における液晶表示装置に適用可能な液晶素子の動作モードとしては、ＴＮ
（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈ
ｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、Ｍ
ＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、Ｐ
ＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（
Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード
、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モ
ード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、
ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モー
ドなどを用いることができる。
次に本実施の形態における液晶表示装置に適用できる画素の構成及び画素の動作につい
て説明する。
まず本実施の形態における液晶表示装置に適用可能な画素の構成について図１５（Ａ）
を用いて説明する。図１５（Ａ）は、本実施の形態における液晶表示装置の画素部の構成
の一例を示す回路図である。
図１５（Ａ）に示す画素部は、画素７５０、配線７５４、配線７５５、配線７５６、及
び配線７５７を有し、画素７５０は、トランジスタ７５１、液晶素子７５２、及び容量素
子７５３を有する。
トランジスタ７５１は、ゲート端子が配線７５５に電気的に接続され、ソース端子及び
ドレイン端子の一方が配線７５４と電気的に接続される。
液晶素子７５２は、第１端子、第２端子、及び液晶層を有し、第１端子がトランジスタ
７５１のソース端子及びドレイン端子の他方に電気的に接続され、第２端子が配線７５７
に電気的に接続される。
容量素子７５３は、少なくとも２つの端子を有し、一方の端子が液晶素子７５２の第１
端子に電気的に接続され、他方の端子が配線７５６に電気的に接続される。
配線７５４は、例えば信号線として機能させることができる。信号線は、画素の外部か
ら入力された所定の電位であるデータ信号を画素７５０に伝達するための配線である。
配線７５５は走査線として機能させることができる。走査線は、トランジスタ７５１の
オン状態及びオフ状態を制御するための配線である。
配線７５６は容量線として機能させることができる。容量線は、容量素子７５３の端子
に所定の電圧を加えるための配線である。
トランジスタ７５１はスイッチとして機能させることができる。
容量素子７５３は保持容量として機能させることができる。容量素子７５３は、トラン
ジスタ７５１がオフ状態のときに、液晶素子７５２に印加される電圧を一定期間維持する
ための容量素子である。
配線７５７は、液晶素子７５２の対向電極として機能させることができる。対向電極は
、液晶素子７５２に所定の電圧を加えるための配線である。
なお、それぞれの配線の機能はこれに限定されず、様々な機能を付加することが出来る
。例えば、容量線として機能する配線に加える電位を変化させることで、液晶素子７５２
に与えられる電圧を調整することもできる。
また、トランジスタ７５１はスイッチとして機能すればよいため、トランジスタ７５１
の極性はＰ型でもよいし、Ｎ型でもよい。
また本実施の形態における液晶表示装置に適用可能な画素の他の構成について図１５（
Ｂ）を用いて説明する。図１５（Ｂ）は、本実施の形態における液晶表示装置の画素部の
他の構成の一例を示す回路図である。
図１５（Ｂ）に示す画素部の構成は、図１５（Ａ）に示す画素部の構成と比較して、配
線７５７が省略され、かつ、液晶素子７５２の端子と容量素子７５３の端子とが電気的に
接続されている点が異なっている以外は、図１５（Ａ）に示す画素部と同様の構成である
。図１５（Ｂ）に示す画素部は、特に、液晶素子が横電界モード（ＩＰＳモード、ＦＦＳ
モードを含む）である場合に適用することが好ましい。なぜならば、液晶素子が横電界モ
ードである場合、液晶素子７５２の端子の一部となる電極および容量素子７５３の端子の
一部となる電極を同一な基板上に形成させることができるため、液晶素子７５２の電極と
容量素子７５３の電極とを電気的に接続させることが容易であるからである。また、図１
５（Ｂ）に示す画素部の構成とすることで、配線７５７を省略できるので、製造工程を簡
略にすることができ、製造コストを低減できる。
なお、図１５（Ａ）または図１５（Ｂ）に示す画素部は、マトリクス状に画素を複数配
置する構成とすることができる。こうすることで、液晶表示装置の表示部が形成され、様
々な画像を表示することができる。
複数の画素を有する画素部の構成について、図１５（Ｃ）を用いて説明する。図１５（
Ｃ）は、本実施の形態における液晶表示装置の画素部の構成の一例を示す回路図である。
図１５（Ｃ）に示す画素部は、図１５（Ａ）に示す画素７５０がマトリクス状に複数配
置された構成である。図１５（Ｃ）では、画素部が有する複数の画素のうち、４つの画素
を抜き出して示し、ｉ列ｊ行（ｉ，ｊは自然数）に位置する画素を、画素７５０＿ｉ，ｊ
と表記する。図１５（Ｃ）に示す画素部において、画素７５０＿ｉ，ｊは、配線７５４＿
ｉ、配線７５５＿ｊ、配線７５６＿ｊと電気的に接続され、画素７５０＿ｉ＋１，ｊは、
配線７５４＿ｉ＋１、配線７５５＿ｊ、配線７５６＿ｊと電気的に接続され、画素７５０
＿ｉ，ｊ＋１は、配線７５４＿ｉ、配線７５５＿ｊ＋１、配線７５６＿ｊ＋１と電気的に
接続され、画素７５０＿ｉ＋１，ｊ＋１は、配線７５４＿ｉ＋１、配線７５５＿ｊ＋１、
配線７５６＿ｊ＋１と電気的に接続される。なお、図１５（Ｃ）に示す画素部において、
各配線を同じ列または行に属する複数の画素で共有することもできる。なお、図１５（Ｃ
）に示す画素部において、配線７５７は対向電極であり、対向電極は全ての画素において
共通であることから、配線７５７については自然数ｉまたはｊによって表記しないことと
する。なお、本実施の形態の液晶表示装置では、図１５（Ｂ）に示す画素部の構成を用い
ることも可能であるため、配線７５７が記載されている構成であっても配線７５７は必須
ではなく、他の配線と共有すること等によって省略することもできる。
なお、図１５（Ｃ）に示す画素部の画素は、様々な方法によって駆動させることができ
る。特に、交流駆動と呼ばれる方法によって駆動させることによって、液晶素子の劣化（
焼き付き）を抑制することができる。図１５（Ｃ）に示す画素部の画素を交流駆動によっ
て駆動させる場合の動作について図１５（Ｄ）を用いて説明する。図１５（Ｄ）は、図１
５（Ｃ）に示す画素部の画素の動作を示すタイミングチャート図である。なお、ここでは
、図１５（Ｃ）に示す画素部の画素の動作として交流駆動の一つであるドット反転駆動を
用いた動作について説明する。ドット反転駆動を用いることにより、交流駆動の場合に生
じるフリッカ（ちらつき）を抑制することができる。
図１５（Ｃ）に示す画素部の画素において、配線７５５＿ｊと電気的に接続されている
画素におけるスイッチは、１フレーム期間中の第ｊゲート選択期間において選択状態（オ
ン状態）となり、それ以外の期間では非選択状態（オフ状態）となる。そして、第ｊゲー
ト選択期間の後に、第ｊ＋１ゲート選択期間が設けられる。このように順次走査が行なわ
れることで、１フレーム期間内に全ての画素が順番に選択状態となる。図１５Ｄに示すタ
イミングチャートでは、一例として電位が高い状態（ハイ状態）となることで、当該画素
におけるスイッチが選択状態となり、電位が低い状態（ロウ状態）となることで非選択状
態となるものとする。なお、これは各画素におけるトランジスタがＮ型の場合であり、Ｐ
型のトランジスタが用いられる場合、電圧と選択状態の関係は、Ｎ型の場合とは逆となる
。
図１５（Ｄ）に示すタイミングチャートでは、第ｋフレーム（ｋは自然数）における第
ｊゲート選択期間において、信号線として用いる配線７５４＿ｉに正の電位が与えられ、
配線７５４＿ｉ＋１に負の電位が与えられる。そして、第ｋフレームにおける第ｊ＋１ゲ
ート選択期間において、配線７５４＿ｉに負の電位が与えられ、配線７５４＿ｉ＋１に正
の電位が与えられる。その後も、それぞれの信号線は、ゲート選択期間ごとに極性が反転
した信号が交互に与えられる。その結果、第ｋフレームにおいては、画素７５０＿ｉ，ｊ
には正の電位、画素７５０＿ｉ＋１，ｊには負の電位、画素７５０＿ｉ，ｊ＋１には負の
電位、画素７５０＿ｉ＋１，ｊ＋１には正の電位が、それぞれ与えられることとなる。そ
して、第ｋ＋１フレームにおいては、それぞれの画素において、第ｋフレームにおいて書
き込まれた電位とは逆の極性の電位がデータとして書き込まれる。その結果、第ｋ＋１フ
レームにおいては、画素７５０＿ｉ，ｊには負の電位、画素７５０＿ｉ＋１，ｊには正の
電位、画素７５０＿ｉ，ｊ＋１には正の電位、画素７５０＿ｉ＋１，ｊ＋１には負の電位
が、それぞれ与えられることとなる。このように、同じフレームにおいては隣接する画素
同士で異なる極性の電位が与えられ、さらに、それぞれの画素においては１フレームごと
に電位の極性が反転される駆動方法が、ドット反転駆動である。ドット反転駆動によって
、液晶素子の劣化を抑制しつつ、表示される画像全体または一部が均一である場合に視認
されるフリッカを低減することができる。なお、配線７５６＿ｊ、配線７５６＿ｊ＋１を
含む全ての配線７５６に与えられる電圧は、一定の電圧とすることができる。なお、配線
７５４のタイミングチャートにおける電位の表記は極性のみとなっているが、実際は、表
示された極性において様々な電位の値をとり得る。なお、ここでは１ドット（１画素）毎
に極性を反転させる場合について述べたが、これに限定されず、複数の画素毎に極性を反
転させることもできる。例えば、２ゲート選択期間毎に書き込む電位の極性を反転させる
ことで、電位の書き込みにかかる消費電力を低減させることができる。他にも、１列毎に
極性を反転させること（ソースライン反転）もでき、また、１行ごとに極性を反転させる
こと（ゲートライン反転）もできる。
なお、画素７５０における容量素子７５３には、１フレーム期間において一定の電圧が
与えられていれば良い。ここで、走査線として用いる配線７５５に与えられる信号は１フ
レーム期間の大半においてロウ状態であり、ほぼ一定の電圧が与えられていることから、
画素７５０における容量素子７５３の他方の端子の接続先は、配線７５５でも良い。容量
素子７５３の他方の端子と配線７５５が電気的に接続された構成について図１５（Ｅ）に
示す。
図１５（Ｅ）に示す画素部の画素構成は、図１５（Ｃ）に示す画素部の画素構成と比較
すると、配線７５６が省略され、かつ、画素７５０内の容量素子７５３の端子と、一つ前
の行における配線７５５とが電気的に接続されている。具体的には、画素７５０＿ｉ，ｊ
＋１および画素７５０＿ｉ＋１，ｊ＋１における容量素子７５３の端子は、配線７５５＿
ｊと電気的に接続される。このように、画素７５０内の容量素子７５３の端子と、一つ前
の行における配線７５５とを電気的に接続させることで、配線７５６を省略することがで
きるので、配線の数が減った分、画素の開口率を向上することができる。なお、容量素子
７５３の端子の接続先は、一つ前の行における配線７５５ではなく、他の行における配線
７５５でも良い。なお、図１５（Ｅ）に示す画素部の画素の駆動方法は、図１５（Ｃ）に
示す画素部の画素の駆動方法と同様のものを用いることができる。
なお、容量素子７５３および容量素子７５３の他方の端子に電気的に接続される配線を
用いて、信号線として用いる配線７５４に加える電圧を小さくすることができる。このと
きの画素部の構成および駆動方法について、図１５（Ｆ）および図１５（Ｇ）を用いて説
明する。
図１５（Ｆ）に示す画素部の構成は、図１５（Ａ）に示す画素部の構成と比較し、配線
７５６を１画素列あたり２本とし、かつ、画素７５０における容量素子７５３の端子との
電気的な接続を、隣接する画素で交互に行なうことを特徴としている。なお、２本とした
配線７５６は、それぞれ配線７５６−１および配線７５６−２と呼ぶこととする。具体的
には、図１５（Ｆ）に表記されている範囲においては、画素７５０＿ｉ，ｊにおける容量
素子７５３の端子は、配線７５６−１＿ｊと電気的に接続され、画素７５０＿ｉ＋１，ｊ
における容量素子７５３の端子は、配線７５６−２＿ｊと電気的に接続され、画素７５０
＿ｉ，ｊ＋１における容量素子７５３の端子は、配線７５６−２＿ｊ＋１と電気的に接続
され、画素７５０＿ｉ＋１，ｊ＋１における容量素子７５３の端子は、配線７５６−１＿
ｊ＋１と電気的に接続される。
また、例えば図１５（Ｇ）に示すように、第ｋフレームにおいて画素７５０＿ｉ，ｊに
正の極性の電位が書き込まれる場合、第ｊゲート選択期間において配線７５６−１＿ｊを
ロウ状態とさせ、第ｊゲート選択期間の終了後、ハイ状態に変化させる。そして、１フレ
ーム期間中はそのままハイ状態を維持し、第ｋ＋１フレームにおける第ｊゲート選択期間
に負の極性の電位が書き込まれた後、配線７５６−１＿ｊをロウ状態に変化させる。この
ように、正の極性の電位が画素に書き込まれた後に、容量素子７５３の他方の端子に電気
的に接続される配線の電位を正の方向に変化させることで、液晶素子に与えられる電位を
正の方向に所定の量だけ変化させることができる。すなわち、その分画素に書き込む電圧
を小さくすることができるため、信号書き込みにかかる消費電力を低減させることができ
る。なお、第ｊゲート選択期間に負の極性の電圧が書き込まれる場合は、負の極性の電圧
が画素に書き込まれた後に、容量素子７５３の他方の端子に電気的に接続される配線の電
位を負の方向に変化させることで、液晶素子に与えられる電位を負の方向に所定の量だけ
変化させることができるので、正の極性の場合と同様に、画素に書き込む電圧を小さくす
ることができる。つまり、容量素子７５３の他方の端子に電気的に接続される配線は、同
じフレームの同じ行において、正の極性の電位が与えられる画素と、負の極性の電位が与
えられる画素とで、それぞれ異なる配線であることが好ましい。
図１５（Ｆ）に示す画素部は、第ｋフレームにおいて正の極性の電位が書き込まれる画
素には配線７５６−１が電気的に接続され、第ｋフレームにおいて負の極性の電位が書き
込まれる画素には配線７５６−２が電気的に接続される例である。ただし、これは一例で
あり、例えば、正の極性の電位が書き込まれる画素と負の極性の電位が書き込まれる画素
が２画素毎に現れるような駆動方法の場合は、配線７５６−１および配線７５６−２の電
気的接続も２画素毎に交互に行なわれることが好ましい。さらに言えば、１行全ての画素
で同じ極性の電位が書き込まれる場合（ゲートライン反転）もあるが、その場合は、配線
７５６は１行あたり１本でよい。つまり、図１５（Ｃ）に示す画素部の画素構成において
も、図１５（Ｆ）および図１５（Ｇ）を用いて説明したような、画素に書き込む電圧を小
さくする駆動方法を用いることができる。
次に液晶素子がＭＶＡモードまたはＰＶＡモード等に代表される、垂直配向（ＶＡ）モ
ードである場合に特に好ましい画素構成およびその駆動方法について説明する。ＶＡモー
ドは、製造時にラビング工程が不要、黒表示時の光漏れが少ない、駆動電圧が低い等の優
れた特徴を有するが、画面を斜めから見たときに画質が劣化してしまう（視野角が狭い）
という問題点も有する。ＶＡモードの視野角を広くするには、１画素に複数の副画素（サ
ブピクセル）を有する画素構成とすることが有効である。１画素に複数の副画素を有する
画素構成について図１６（Ａ）及び図１６（Ｂ）を用いて説明する。図１６（Ａ）及び図
１６（Ｂ）は、本実施の形態における液晶表示装置に適用可能な画素の構成の一例を示す
回路図である。
図１６（Ａ）および図１６（Ｂ）に示す液晶表示装置における画素部の画素７５０は、
２つの副画素（副画素７５０−１，副画素７５０−２）を含む場合の一例を表すものであ
る。なお、１つの画素における副画素の数は２つに限定されず、様々な数の副画素を用い
ることができる。副画素の数が大きいほど、より視野角を広くすることができる。複数の
副画素は互いに同一の回路構成とすることができ、ここでは、全ての副画素が図１５（Ａ
）に示す回路構成と同様であるとして説明する。なお、第１の副画素７５０−１は、トラ
ンジスタ７５１−１、液晶素子７５２−１、容量素子７５３−１を有するものとし、それ
ぞれの接続関係は図１５（Ａ）に示す回路構成に準じることとする。同様に、第２の副画
素７５０−２は、トランジスタ７５１−２、液晶素子７５２−２、容量素子７５３−２を
有するものとし、それぞれの接続関係は図１５（Ａ）に示す回路構成に準じることとする
。
図１６（Ａ）に示す画素部は、１画素を構成する２つの副画素に対し、走査線として用い
る配線７５５を２本（配線７５５−１，配線７５５−２）有し、信号線として用いる配線
７５４を１本有し、容量線として用いる配線７５６を１本有する構成である。このように
、信号線および容量線を２つの副画素で共用することにより、開口率を向上させることが
でき、さらに、信号線駆動回路を簡単なものとすることができるので製造コストが低減で
き、かつ、液晶パネルと駆動回路の接続部の数を低減できるので、歩留まりを向上できる
。
図１６（Ｂ）に示す画素部は、１画素を構成する２つの副画素に対し、走査線として用
いる配線７５５を１本有し、信号線として用いる配線７５４を２本（配線７５４−１，配
線７５４−２）有し、容量線として用いる配線７５６を１本有する構成である。このよう
に、走査線および容量線を２つの副画素で共用することにより、開口率を向上させること
ができ、さらに、全体の走査線本数を低減できるので、高精細な液晶パネルにおいても１
つあたりのゲート線選択期間を十分に長くすることができ、それぞれの画素に適切な電圧
を書き込むことができる。
次に図１６（Ｂ）に示す画素部における液晶素子７５２を液晶素子７５２の画素電極の
みで表し、各素子の電気的接続状態を模式的に表した例について図１６（Ｃ）および図１
６（Ｄ）を用いて説明する。
図１６（Ｃ）および図１６（Ｄ）において、電極７５８−１は第１の画素電極を表し、
電極７５８−２は第２の画素電極を表すものとする。図１６（Ｃ）において、電極７５８
−１は、図１６（Ｂ）における液晶素子７５２−１の第２端子に相当し、電極７５８−２
は、図１６（Ｂ）における液晶素子７５２−２の端子に相当する。すなわち、電極７５８
−１は、トランジスタ７５１−１のソース端子またはドレイン端子の一方と電気的に接続
され、電極７５８−２は、トランジスタ７５１−２のソース端子またはドレイン端子の一
方と電気的に接続される。一方、図１６（Ｄ）においては、画素電極とトランジスタの接
続関係を逆にする。すなわち、電極７５８−１は、トランジスタ７５１−２のソース端子
またはドレイン端子の一方と電気的に接続され、電極７５８−２は、トランジスタ７５１
−１のソース端子またはドレイン端子の一方と電気的に接続されるものとする。
また、マトリクス状に図１６（Ｃ）および図１６（Ｄ）で示す画素をそれぞれ交互に配
置することで、特別な効果を得ることができる。このときの画素部の構成およびその駆動
方法の一例を、図１６（Ｅ）および図１６（Ｆ）を用いて説明する。なお図１６（Ｆ）に
示すタイミングチャートでは、一例として電位が高い状態（ハイ状態）となることで、当
該画素におけるスイッチが選択状態となり、電位が低い状態（ロウ状態）となることで非
選択状態となるものとする
図１６（Ｅ）に示す画素部の構成は、画素７５０＿ｉ，ｊおよび画素７５０＿ｉ＋１，
ｊ＋１に相当する部分を図１６（Ｃ）に示す構成とし、画素７５０＿ｉ＋１，ｊおよび画
素７５０＿ｉ，ｊ＋１に相当する部分を図１６（Ｄ）に示す構成としたものである。この
構成において、図１６（Ｆ）に示すタイミングチャートのように駆動すると、第ｋフレー
ムの第ｊゲート選択期間において、画素７５０＿ｉ，ｊの第１の画素電極および画素７５
０＿ｉ＋１，ｊの第２の画素電極に正の極性の電位が書き込まれ、画素７５０＿ｉ，ｊの
第２の画素電極および画素７５０＿ｉ＋１，ｊの第１の画素電極に負の極性の電位が与え
られる。さらに、第ｋフレームの第ｊ＋１ゲート選択期間において、画素７５０＿ｉ，ｊ
＋１の第２の画素電極および画素７５０＿ｉ＋１，ｊ＋１の第１の画素電極に正の極性の
電位が与えられ、画素７５０＿ｉ，ｊ＋１の第１の画素電極および画素７５０＿ｉ＋１，
ｊ＋１の第２の画素電極に負の極性の電位が与えられる。第ｋ＋１フレームにおいては、
各画素において電圧の極性が反転される。こうすることによって、副画素を含む画素構成
においてドット反転駆動に相当する駆動を実現しつつ、信号線に与えられる電位の極性を
１フレーム期間内で同一なものとすることができるので、画素へのデータ書込みにかかる
消費電力を大幅に低減することができる。なお、配線７５６＿ｊ、配線７５６＿ｊ＋１を
含む全ての配線７５６に与えられる電位は、一定の電位とすることができる。
さらに、図１６（Ｇ）および図１６（Ｈ）に示す画素部の構成およびその駆動方法によ
って、画素に書き込まれる電位の大きさを小さくすることができる。これは、それぞれの
画素が有する複数の副画素に電気的に接続される容量線を、副画素毎に異ならせるもので
ある。すなわち、図１６（Ｇ）および図１６（Ｈ）に示す画素部の構成およびその駆動方
法によって、同一のフレーム内で同一の極性が書き込まれる副画素については、同一行内
で容量線を共通とし、同一のフレーム内で異なる極性が書き込まれる副画素については、
同一行内で容量線を異ならせる。そして、各行の書き込みが終了した時点で、それぞれの
容量線の電位を、正の極性の電圧が書き込まれた副画素では正の方向、負の極性の電圧が
書き込まれた副画素では負の方向に変化させることで、画素に書き込まれる電圧の大きさ
を小さくすることができる。具体的には、容量線として用いる配線７５６を各行で２本（
配線７５６−１，配線７５６−２）とし、画素７５０＿ｉ，ｊの第１の画素電極と、配線
７５６−１＿ｊとが、容量素子を介して電気的に接続され、画素７５０＿ｉ，ｊの第２の
画素電極と、配線７５６−２＿ｊとが、容量素子を介して電気的に接続され、画素７５０
＿ｉ＋１，ｊの第１の画素電極と、配線７５６−１＿ｊとが、容量素子を介して電気的に
接続され、画素７５０＿ｉ＋１，ｊの第２の画素電極と、配線７５６−２＿ｊとが、容量
素子を介して電気的に接続され、画素７５０＿ｉ，ｊ＋１の第１の画素電極と、配線７５
６−２＿ｊ＋１とが、容量素子を介して電気的に接続され、画素７５０＿ｉ，ｊ＋１の第
２の画素電極と、配線７５６−１＿ｊ＋１とが、容量素子を介して電気的に接続され、画
素７５０＿ｉ＋１，ｊ＋１の第１の画素電極と、配線７５６−２＿ｊ＋１とが、容量素子
を介して電気的に接続され、画素７５０＿ｉ＋１，ｊ＋１の第２の画素電極と、配線７５
６−１＿ｊ＋１とが、容量素子を介して電気的に接続される。ただし、これは一例であり
、例えば、正の極性の電圧が書き込まれる画素と負の極性の電圧が書き込まれる画素が２
画素毎に現れるような駆動方法の場合は、配線７５６−１および配線７５６−２の電気的
接続もそれに合わせて、２画素毎に交互に行なわれることが好ましい。さらに言えば、１
行全ての画素で同じ極性の電位が書き込まれる場合（ゲートライン反転）もあるが、その
場合は、配線７５６は１行あたり１本でよい。つまり、図１６（Ｅ）に示す画素部の構成
においても、図１６（Ｇ）および図１６（Ｈ）を用いて説明したような、画素に書き込む
電圧を小さくする駆動方法を用いることができる。
なお、本実施の形態は他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では本発明の一態様である駆動回路を構成するトランジスタに適用可能な
トランジスタの構成について説明する。
まず本実施の形態の駆動回路を構成するトランジスタに適用可能なトランジスタの構成
について図１７を用いて説明する。図１７は、本実施の形態の駆動回路に適用可能なトラ
ンジスタの構成を示す断面模式図であり、図１７（Ａ）は、トップゲート型のトランジス
タの構成の一例を示し、図１７（Ｂ）はボトムゲート型のトランジスタの構成の一例を示
す。
図１７（Ａ）に示すトランジスタの構成は、基板９００と、基板９００上に設けられ、
不純物領域９０１を有する半導体層９０２と、半導体層９０２を覆うように設けられたゲ
ート絶縁膜９０３と、ゲート絶縁膜９０３を挟んで半導体層９０２の一部の上に設けられ
たゲート電極９０４と、ゲート電極９０４及びゲート絶縁膜９０３上に設けられ、開口部
を有する層間絶縁膜９０６と、開口部を介して不純物領域９０１に接するように設けられ
た一対の電極である電極９０５ａ及び電極９０５ｂと、を有する。
また図１７（Ｂ）に示すトランジスタの構成は、基板９０７と、基板９０７上に設けら
れたゲート電極９０８と、ゲート電極９０８を覆うように設けられたゲート絶縁膜９１０
と、ゲート絶縁膜９１０上のゲート電極９０８が設けられていない部分に設けられた半導
体層９１１と、半導体層９１１上に設けられたｎ型の導電型を有する一対の半導体層であ
る半導体層９１２ａ及び半導体層９１２ｂと、一対の半導体層の一方、すなわち半導体層
９１２ａの上に設けられた電極９１３ａと、一対の半導体層の他方、すなわち半導体層９
１２ｂの上に設けられた電極９１３ｂと、を有する。
基板９００及び基板９０７としては、例えばガラス基板、石英基板、シリコン基板、金
属基板、またはステンレス基板などを用いることができる。また、上記基板以外にも可撓
性基板を用いることもできる。可撓性基板とは、折り曲げることができる（フレキシブル
である）基板のことであり、例えばポリカーボネート、ポリアリレート、またポリエーテ
ルスルフォンなどからなるプラスチック基板などが挙げられる。また、基板９００及び基
板９０７としては、例えば貼り合わせフィルム（ポリプロピレン、ポリエステル、ビニル
、ポリフッ化ビニル、塩化ビニルなどからなる）、繊維状な材料からなる紙、基材フィル
ム（ポリエステル、ポリアミド、無機蒸着フィルム、紙類等）などを用いることもできる
。
半導体層９０２及び半導体層９１１としては、例えば非晶質半導体膜、単結晶半導体膜
、多結晶半導体膜、または微結晶（マイクロクリスタル、またはセミアモルファスともい
う）半導体膜などを用いて形成することができ、またそれらの半導体膜を積層させて形成
することもできる。また半導体層としては酸化物半導体（例えばＩＧＺＯ（ＩｎＧａＺｎ
Ｏ）など）を用いることができる。また半導体層は、例えばスパッタリング法、ＬＰＣＶ
Ｄ法、またはプラズマＣＶＤ法などにより形成することができる。また非晶質半導体膜を
公知の技術（固相成長法、レーザ結晶化方法、触媒金属を用いた結晶化方法など）により
結晶化させて形成された結晶構造を有する半導体膜（結晶性半導体膜）、例えば多結晶珪
素膜を用いることもできる。
ゲート絶縁膜９０３及びゲート絶縁膜９１０としては、例えば窒化絶縁膜、酸化絶縁膜
、窒素を含む酸化絶縁膜などを適用することができる。例えば酸化窒化珪素膜、または窒
化酸化珪素膜などが挙げられる。なお、酸化窒化珪素膜とは、その組成として、窒素より
も酸素の含有量が多いものであって、濃度範囲として酸素が５５〜６５原子％、窒素が１
〜２０原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれ
るものをいう。また、窒化酸化珪素膜とは、その組成として、酸素よりも窒素の含有量が
多いものであって、濃度範囲として酸素が１５〜３０原子％、窒素が２０〜３５原子％、
シリコンが２５〜３５原子％、水素が１５〜２５原子％の範囲で含まれるものをいう。
半導体層９１２ａ及び半導体層９１２ｂとしては、ｎ型の導電型を有し、不純物元素と
してリンなどを含む半導体層を用いることができる。
ゲート電極９０４及びゲート電極９０８としては、例えば、金、銀、白金、ニッケル、
シリコン、タングステン、クロム、モリブデン、鉄、コバルト、銅、パラジウム、炭素、
アルミニウム、マンガン、チタン、及びタンタルなどから選ばれた一種の元素または当該
元素を複数含む合金からなる材料を用いることができ、また、それらを単層または積層し
て形成することができる。上記元素を複数含んだ合金としては、例えばアルミニウム及び
チタンを含んだ合金、アルミニウム、チタン、及び炭素を含んだ合金、アルミニウム及び
ニッケルを含んだ合金、アルミニウム及び炭素を含んだ合金、アルミニウム、ニッケル、
及び炭素を含んだ合金、またはアルミニウム及びモリブデンを含んだ合金などを適用する
ことができる。またインジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物
（ＩＴＳＯ）、または酸化インジウム酸化亜鉛（ＩＺＯ）などの透光性材料を用いること
ができる。ゲート電極９０４及びゲート電極９０８としては、蒸着法、スパッタ法、ＣＶ
Ｄ法、印刷法、または液滴吐出法を用いて形成することができる。
層間絶縁膜９０６としては、例えば窒化絶縁膜、酸化絶縁膜、窒素を含む酸化絶縁膜な
どを適用することができる。
電極９０５ａ及び電極９０５ｂ、並びに電極９１３ａ及び電極９１３ｂは、ソース電極
またはドレイン電極として機能する。電極９０５ａ及び電極９０５ｂ、並びに電極９１３
ａ及び電極９１３ｂとしては、例えば金、銀、白金、ニッケル、シリコン、タングステン
、クロム、モリブデン、鉄、コバルト、銅、パラジウム、炭素、アルミニウム、マンガン
、チタン、及びタンタルなどから選ばれた一種の元素または当該元素を複数含む合金から
なる材料を用いることができ、また、それらを単層または積層して形成することができる
。上記元素を複数含んだ合金としては、例えばアルミニウム及びチタンを含んだ合金、ア
ルミニウム、チタン、及び炭素を含んだ合金、アルミニウム及びニッケルを含んだ合金、
アルミニウム及び炭素を含んだ合金、アルミニウム、ニッケル、及び炭素を含んだ合金、
またはアルミニウム及びモリブデンを含んだ合金などを適用することができる。またイン
ジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、または酸
化インジウム酸化亜鉛（ＩＺＯ）などの透光性材料を用いることができる。電極９０５ａ
及び電極９０５ｂ、並びに電極９１３ａ及び電極９１３ｂは、それぞれ異なる材料を用い
て形成することもできる。また電極９０５ａ及び電極９０５ｂ、並びに電極９１３ａ及び
電極９１３ｂは、蒸着法、スパッタ法、ＣＶＤ法、印刷法、または液滴吐出法を用いて形
成することができる。
以上のように、上記構成のトランジスタのいずれかを適用することにより本発明の一態
様である駆動回路を構成することができる。
次に本発明の一態様である駆動回路に適用可能なトランジスタとしてボトムゲート型ト
ランジスタの他の構成について図１８を用いて説明する。図１８は本実施の形態における
駆動回路を構成するトランジスタに適用可能なトランジスタの構造の一例を示す断面模式
図である。
図１８に示すトランジスタの構成は、基板１０００と、基板１０００上に設けられたゲ
ート電極１００１と、ゲート電極１００１を覆うように設けられたゲート絶縁膜１００２
と、ゲート絶縁膜１００２を挟んでゲート電極１００１上に設けられた微結晶半導体層１
００３と、微結晶半導体層１００３上に設けられたバッファ層１００４と、バッファ層１
００４上に設けられた一対の半導体層である半導体層１００５ａ及び半導体層１００５ｂ
と、一対の半導体層の一方、すなわち半導体層１００５ａの上に設けられた電極１００６
ａと、一対の半導体層の他方、すなわち半導体層１００５ｂの上に設けられた電極１００
６ｂと、を有する。
基板１０００としては、上記図１７における基板９００及び基板９０７に適用可能な基
板を用いることができる。
ゲート電極１００１としては、上記図１７におけるゲート電極９０４及びゲート電極９
０８に適用可能な材料及び構成を適用することができる。
ゲート絶縁膜１００２としては、上記図１７におけるゲート絶縁膜９０３及びゲート絶
縁膜９１０に適用可能な材料を適用することができる。
微結晶半導体層１００３は、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構
造の半導体の層である。この半導体は、自由エネルギー的に安定な第３の状態を有する半
導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、粒径が０．５〜
５０ｎｍ、好ましくは１ｎｍ〜２０ｎｍの柱状または針状結晶が基板表面に対して法線方
向に成長している構成である。微結晶半導体層１００３としては、例えば微結晶シリコン
などを適用することができる。
また、微結晶半導体層１００３は、価電子制御を目的とした不純物元素を意図的に添加
しないときに弱いｎ型の電気伝導性を示すので、薄膜トランジスタのチャネル形成領域と
して機能する微結晶半導体膜には、ｐ型を付与する不純物元素を、成膜と同時、または成
膜後に添加することで、閾値電圧Ｖｔｈを制御することが好ましい。ｐ型を付与する不純
物元素としては、代表的にはボロンがあり、Ｂ２Ｈ６、ＢＦ３等の不純物気体を１ｐｐｍ
〜１０００ｐｐｍ、好ましくは１〜１００ｐｐｍの割合で水素化珪素に混入させることで
形成することが好ましい。そしてボロンの濃度を、例えば１×１０１４〜６×１０１６ａ
ｔｏｍｓ／ｃｍ３とすることが好ましい。
また、微結晶半導体層１００３の酸素濃度は、１×１０１９ｃｍ−３以下、好ましくは
５×１０１８ｃｍ−３以下、窒素及び炭素の濃度を５×１０１８ｃｍ−３以下、好ましく
は１×１０１８ｃｍ−３以下とすることが好ましい。微結晶半導体層１００３に混入しう
る酸素、窒素及び炭素の濃度を低減することで、微結晶半導体層１００３のチャネル形成
領域がｎ型半導体になることを防止することができる。また、これらが混入する濃度が素
子間でばらつくと、閾値電圧Ｖｔｈにばらつきが生じる。そのため、これらの濃度を低減
することで、基板内における閾値電圧Ｖｔｈのばらつきを少なくすることができる。
また、微結晶半導体層１００３はバッファ層１００４と比較して、キャリアの移動度が
高い。このため、表示装置の駆動回路におけるトランジスタとして、チャネル形成領域が
微結晶半導体で構成される薄膜トランジスタを用いると、チャネル形成領域の面積、即ち
薄膜トランジスタの面積を小さくすることが可能である。そのため、回路の面積を小さく
することができ、額縁を狭くすることができる。
バッファ層１００４は、微結晶半導体層１００３上に設けることにより、トランジスタ
のオフ電流の値を微結晶半導体層１００３単層構造の場合よりも低くさせることができる
。バッファ層１００４としては、例えば非晶質シリコンなどを適用することができる。
半導体層１００５ａ及び半導体層１００５ｂは、ｎ型またはｐ型の導電型を有する不純
物元素を含む半導体層により構成される。不純物元素を含む半導体層としては例えば非晶
質シリコンなどが挙げられる。また不純物元素としては、例えばｎ型の場合にはリンを添
加し、ｐ型の場合にはボロンを添加すれば良い。また半導体層１００５ａ及び半導体層１
００５ｂは、微結晶半導体材料または非晶質半導体材料を用いて形成することができる。
半導体層１００５ａ及び半導体層１００５ｂは２ｎｍ以上５０ｎｍ以下の厚さで形成する
ことが好ましい。半導体層１００５ａ及び半導体層１００５ｂの膜厚を薄く成膜すること
でスループットを向上させることができる。
電極１００６ａ及び電極１００６ｂは、ソース電極またはドレイン電極として機能し、
電極１００６ａ及び電極１００６ｂとしては、上記図１７における電極９０５ａ及び電極
９０５ｂ、並びに電極９１３ａ及び電極９１３ｂに適用可能な材料を適用することができ
る。
次に図１８に示すトランジスタの作製方法について図１９乃至図２１を用いて説明する
。図１９乃至図２１は、本実施の形態のトランジスタの作製方法を示す断面模式図である
。なお、微結晶半導体膜を有する薄膜トランジスタはｐ型よりもｎ型の方が、移動度が高
い。同一の基板上に形成する薄膜トランジスタを全て同じ極性に統一すると、工程数を抑
えることができ、好ましい。そのため、本実施の形態では、ｎ型トランジスタの作製方法
について説明する。
まず図１９（Ａ）に示すように、基板１０００上に導電膜１００７を形成する。本実施
の形態では、導電膜１００７として、アルミニウム膜とモリブデン膜の積層膜を形成する
。なお導電膜１００７は、例えばスパッタリング法や真空蒸着法により形成することがで
きる。
次に図１９（Ｂ）に示すように、導電膜１００７の一部をエッチングし、ゲート電極１
００１を形成する。ゲート電極１００１は、より具体的には導電膜１００７上にフォトリ
ソグラフィ技術又はインクジェット法によりレジストを形成し、レジストをマスクとして
導電膜１００７を選択的にエッチングすることにより形成することができる。なおこの工
程で例えば走査線（図１３における走査線７０６など）も同時に形成することができる。
またレジストは、エッチング後除去されることが好ましい。
また、エッチングすることにより形成されるゲート電極１００１の端部はテーパー形状
であることが好ましい。テーパー形状とすることにより、後の工程にてこれらの上に形成
される層の被覆性を向上させることができる。
次に図１９（Ｃ）に示すように、ゲート電極１００１を覆うようにゲート絶縁膜１００
２を形成する。ゲート絶縁膜１００２は、例えばＣＶＤ法又はスパッタリング法などを用
いて形成することができる。本実施の形態では、一例として窒化膜又は窒化酸化膜と、酸
化膜又は酸化窒化膜の積層膜を形成することによりゲート絶縁膜１００２を形成する。
さらにゲート絶縁膜１００２の上に微結晶半導体膜１００８を形成する。微結晶半導体
膜１００８は、例えば周波数が数十ＭＨｚ乃至数百ＭＨｚの高周波プラズマＣＶＤ法、ま
たは周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置を用いて形成することができ
る。周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置で生成されたプラズマは電子
密度が高く、原料ガスから多くのラジカルが生成されて基板１０００へ供給されるため、
基板表面でのラジカル反応が促進され、微結晶半導体膜１００８の成膜速度を高めること
ができる。更に、複数のマイクロ波発生装置及び複数の誘電体板で構成されるマイクロ波
プラズマＣＶＤ装置は、大面積のプラズマを安定して生成することができる。このため、
大面積基板上においても、膜質について高い均一性を有する膜を成膜することが可能であ
ると共に、量産性（生産性）を高めることができる。本実施の形態では、一例として微結
晶半導体膜として微結晶シリコンを作製する場合について説明する。以下に微結晶半導体
膜１００８の具体的な作製方法について説明する。
微結晶半導体膜１００８は、例えばＳｉＨ４、Ｓｉ２Ｈ６等の水素化珪素を水素で希釈
、または水素化珪素及び水素に加え、ヘリウム、アルゴン、クリプトン及びネオンから選
ばれた一種又は複数種の希ガス元素で希釈して形成することができる。希釈は、水素化珪
素に対して水素の流量比を５倍以上２００倍以下、好ましくは５０倍以上１５０倍以下、
更に好ましくは１００倍とする。なお、水素化珪素の代わりに、ＳｉＨ２Ｃｌ２、ＳｉＨ
Ｃｌ３、ＳｉＣｌ４又はＳｉＦ４等を用いることができる。
なお微結晶半導体膜１００８を形成する場合、膜の下方から上方に向かって結晶成長し
、針状結晶が形成される。これは結晶面が大きくなるように結晶が成長するためである。
しかし、このように結晶成長する場合であっても、微結晶半導体層が成膜される速度は、
非晶質半導体層が成膜される速度の１％以上１０％以下程度である。
さらに本実施の形態において、微結晶半導体膜１００８を形成した後に微結晶半導体膜
１００８の表面側からレーザ光を照射する処理（ＬＰ（Ｌａｓｅｒ ｐｒｏｃｅｓｓ）処
理ともいう）を行うことが好ましい。以下にＬＰ処理について具体的に説明する。
ＬＰ処理において、レーザ光は微結晶半導体膜１００８が溶融しないエネルギー密度で
照射されることが好ましい。すなわち、ＬＰ処理は輻射加熱により微結晶半導体膜１００
８を溶融させないで行う固相結晶成長によるものである。すなわち、堆積された微結晶半
導体膜１００８が液相にならない臨界領域を利用するものであり、その意味において「臨
界成長」ともいうことができる。
上記のレーザ光は微結晶半導体膜１００８とゲート絶縁膜１００２との界面にまで作用
させることができる。これにより、微結晶半導体膜１００８の表面側における結晶を種と
して、該表面からゲート絶縁膜１００２の界面に向けて固相結晶成長が進み、略柱状の結
晶が成長する。ＬＰ処理による固相結晶成長は、結晶粒径を拡大させるものではなく、膜
の厚さ方向における結晶性を改善する。
また上記のＬＰ処理は矩形長尺状に集光（線状レーザビームに成形）することで、例え
ば７３０ｍｍ×９２０ｍｍのガラス基板上の微結晶半導体膜１００８を１回のレーザビー
ムスキャンで処理することにより、行うことができる。この場合、線状レーザビームを重
ね合わせる割合（オーバーラップ率）を０〜９０％、好ましくは０〜６７％として行う。
これにより、基板１枚当たりの処理時間が短縮され、生産性を向上させることができる。
ただし、レーザビームの形状は線状に限定されるものでなく面状としても同様に処理する
ことができる。また、ＬＰ処理はガラス基板のサイズに限定されず、様々なサイズの基板
を用いることができる。ＬＰ処理を行うことで、微結晶半導体膜１００８とゲート絶縁膜
１００２との界面領域の結晶性が改善され、ボトムゲート構造を有するトランジスタの電
気的特性を向上させることができる。
このような「臨界成長」によれば、従来の低温ポリシリコンに生じていた表面の凹凸（
リッジと呼ばれる凸状体）が形成されず、ＬＰ処理後の半導体膜表面は平滑性が保たれる
。
従って、成膜後に直接的にレーザ光を作用させて得られる微結晶半導体膜１００８は、
従来における堆積されたのみの微結晶半導体膜及び堆積後に伝導加熱により改質された微
結晶半導体膜とは、その成長メカニズム及び形成される膜の膜質が明らかに異なることに
なる。
次に図２０（Ｄ）に示すように、微結晶半導体膜１００８上に非晶質半導体膜１００９
を形成する。
非晶質半導体膜１００９は、ＳｉＨ４、Ｓｉ２Ｈ６などの水素化珪素により、プラズマ
ＣＶＤ法を用いて形成することができる。また、上記の水素化珪素に、ヘリウム、アルゴ
ン、クリプトン及びネオンから選ばれた一種又は複数種の希ガス元素で希釈して用いるこ
とにより形成することができる。水素化珪素の流量の１倍以上２０倍以下、好ましくは１
倍以上１０倍以下、更に好ましくは１倍以上５倍以下の流量の水素を用いて、水素を含む
非晶質半導体膜１００９を形成することができる。また、上記の水素化珪素と、窒素又は
アンモニアと、を用いることで、窒素を含む非晶質半導体膜１００９を形成することがで
きる。また、上記の水素化珪素と、フッ素、塩素、臭素又はヨウ素を含む気体（Ｆ２、Ｃ
ｌ２、Ｂｒ２、Ｉ２、ＨＦ、ＨＣｌ、ＨＢｒ、ＨＩ等）を用いることで、フッ素、塩素、
臭素、またはヨウ素を含む非晶質半導体膜１００９を形成することができる。なお、水素
化珪素の代わりに、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ２、ＳｉＣｌ２、ＳｉＦ２等を用いるこ
とができる。なお、この非晶質半導体膜１００９の膜厚は、１００ｎｍ以上５００ｎｍ以
下とし、好ましくは１５０ｎｍ以上４００ｎｍとし、更に好ましくは２００ｎｍ以上３０
０ｎｍ以下とする。なお、このとき微結晶半導体膜１００８には水素が供給される。すな
わち、微結晶半導体膜１００８上に非晶質半導体膜１００９を堆積することにより、微結
晶半導体膜１００８に水素を拡散させてダングリングボンドを終端させることができる。
また、非晶質半導体膜１００９は、ターゲットとして非晶質半導体を用いて、水素又は
希ガス中でスパッタリングすることにより形成することもできる。このとき、アンモニア
、窒素又はＮ２Ｏを雰囲気中に含ませることにより、窒素を含む非晶質半導体膜を形成す
ることができる。また、雰囲気中にフッ素、塩素、臭素又はヨウ素を含む気体（Ｆ２、Ｃ
ｌ２、Ｂｒ２、Ｉ２、ＨＦ、ＨＣｌ、ＨＢｒ、ＨＩ等）を含ませることにより、フッ素、
塩素、臭素又はヨウ素を含む非晶質半導体膜を形成することができる。
また、非晶質半導体膜１００９を形成した後、非晶質半導体膜１００９の表面を水素プ
ラズマ、窒素プラズマ又はハロゲンプラズマにより処理して、非晶質半導体膜１００９の
表面を水素化、窒素化又はハロゲン化してもよい。または、非晶質半導体膜１００９の表
面を、ヘリウムプラズマ、ネオンプラズマ、アルゴンプラズマ又はクリプトンプラズマ等
で処理してもよい。
また、非晶質半導体膜１００９は結晶粒を含まないことが好ましい。このため、周波数
が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法又はマイクロ波プラズマＣＶＤ法に
より形成する場合は、結晶粒を含まない非晶質半導体膜１００９となるように、成膜条件
を制御することが好ましい。
なお、非晶質半導体膜１００９にはリンやボロン等の一導電型を付与する不純物が含ま
れないように形成する。特に、閾値を制御するために微結晶半導体膜１００８に添加され
たボロン、またはリンが非晶質半導体膜１００９に混入しないことが好ましい。例えば、
非晶質半導体膜１００９がリンを含む場合には、微結晶半導体層１００３と、非晶質半導
体膜１００９との間にＰＮ接合が形成される。また、非晶質半導体膜１００９がボロンを
含む場合には、非晶質半導体膜１００９と、半導体層１００５ａ及び半導体層１００５ｂ
との間にＰＮ接合が形成される。または、ボロンとリンの双方が混入することで、再結合
中心が生じ、リーク電流を生じる原因となる。非晶質半導体膜１００９が一導電型を付与
するこれらの不純物を含まないことで、リーク電流の発生領域をなくし、リーク電流の低
減を図ることができる。また、半導体層１００５ａ及び半導体層１００５ｂと、微結晶半
導体層１００３との間に、リンやボロン等の一導電型を付与する不純物が添加されていな
い非晶質半導体膜１００９を有することで、チャネル形成領域となる微結晶半導体層１０
０３、ソース領域及びドレイン領域の一部となる半導体層１００５ａ及び半導体層１００
５ｂのそれぞれに含まれる不純物の拡散を防止することができる。
さらに、非晶質半導体膜１００９上に半導体膜１０１０を形成する。ｎ型の導電型を付
与させる場合には、不純物元素として例えばリンなどを添加する。リンを添加する場合に
は水素化珪素にＰＨ３などの気体を加えることによりリンを添加することができる。また
ｐ型の導電型付与させる場合には、不純物元素として例えばボロンなどを添加する。ボロ
ンを添加する場合には、水素化珪素にＢ２Ｈ６等の不純物気体を加えることによりボロン
を添加することができる。
なお本実施の形態において、ゲート絶縁膜１００２、微結晶半導体膜１００８、及び非
晶質半導体膜１００９を連続的に成膜することが好ましい。より好ましくは、ゲート絶縁
膜１００２、微結晶半導体膜１００８、非晶質半導体膜１００９、及び半導体膜１０１０
を連続的に成膜することが好ましい。連続的に成膜することにより、各膜が大気に触れな
いため、大気成分や大気中に浮遊する不純物元素に汚染されることなく、各積層界面を形
成することができるため、各膜を用いて形成される薄膜トランジスタの電気的特性のばら
つきを低減することができ、信頼性の高い駆動回路を歩留まりよく作製することができる
。
次に微結晶半導体膜１００８、非晶質半導体膜１００９、半導体膜１０１０を選択的に
エッチングする。
具体的には、まず半導体膜１０１０の一部にレジストを形成する。レジストは、例えば
フォトリソグラフィ技術またはインクジェット法などを用いて形成する。
次に、レジストをマスクとして微結晶半導体膜１００８、非晶質半導体膜１００９、及
び半導体膜１０１０を選択的にエッチングする。このときエッチングにより図２０（Ｅ）
に示すように微結晶半導体層１００３を形成する。なおレジストはエッチング後除去され
ることが好ましい。
なお、このエッチング処理では、微結晶半導体膜、非晶質半導体膜及び不純物半導体膜
が積層された層の端部がテーパー形状を有するようにエッチングを行うことが好ましい。
テーパー角としては３０°以上９０°以下、好ましくは４０°以上８０°以下の範囲に制
御することが好ましい。端部がテーパー形状を有するようにエッチングを行うことで、半
導体膜１０１０と、微結晶半導体膜１００８とが直接接することを防止することができる
ばかりでなく、端部におけるこれらの層の距離を十分にとることができ、端部におけるリ
ーク電流を小さくすることができる。
また、端部をテーパー形状とすることで、後の工程にてこれらの上に形成される層の被
覆性を向上させることができる。
次に図２０（Ｆ）に示すように、半導体膜１０１０上に導電膜１０１１を形成する。
導電膜１０１１は、例えばスパッタリング法または真空蒸着法などを用いて形成するこ
とができる。また、導電膜１０１１は、銀、金、または銅等の導電性ナノペーストを用い
てスクリーン印刷法又はインクジェット法等を用いて吐出し、焼成して形成することもで
きる。
次に導電膜１０１１をエッチングする。具体的にはまず導電膜１０１１上に選択的にレ
ジストを形成する。次にレジストをマスクとして導電膜１０１１をエッチングする。この
とき図２１（Ｇ）に示すように一対の電極１００６ａ及び電極１００６ｂが形成される。
次に、半導体膜１０１０及び非晶質半導体膜１００９をエッチングする。エッチングに
より図２１（Ｈ）に示すように、バッファ層１００４及び一対の半導体層１００５ａ及び
半導体層１００５ｂが形成される。
このとき、形成されたバッファ層１００４は、一部がエッチングされて窪みが形成され
るが、窪みと重畳する非晶質半導体膜１００９の一部が残存する厚さで形成することが好
ましい。エッチングされて残存する部分（窪みと重畳する部分）のエッチング後の膜厚は
、エッチング前の膜厚の半分程度とすることが好ましい。なお、エッチング前の膜厚とは
、上記のように、１００ｎｍ以上５００ｎｍ以下であり、好ましくは１５０ｎｍ以上４０
０ｎｍであり、更に好ましくは２００ｎｍ以上３００ｎｍ以下である。バッファ層１００
４は、微結晶半導体層１００３のエッチングストッパーとして機能する。
また本実施の形態において電極１００６ａ及び電極１００６ｂの端部と、半導体層１０
０５ａ及び半導体層１００５ｂの端部とが一致しない形状とすることもできる。これによ
り、電極１００６ａ及び電極１００６ｂの端部の距離が大きくなり、ソース電極又はドレ
イン電極の一方とソース電極又はドレイン電極の他方との間の距離が十分に大きくなるこ
とで、リーク電流を小さくし、ショート（短絡）を防止することができる。また、電極１
００６ａ及び電極１００６ｂの端部と、半導体層１００５ａ及び半導体層１００５ｂの端
部とが一致しない形状であるため、電極１００６ａ及び電極１００６ｂの端部及び半導体
層１００５ａ及び半導体層１００５ｂの端部において、電界集中が起こりにくい。このた
め、信頼性が高く、オフ電流が小さく、絶縁耐圧の高い薄膜トランジスタを作製すること
ができる。
以上の工程により、図１８に示す薄膜トランジスタを作製することができる。
また図１８に一例として挙げたように、微結晶半導体層を含むトランジスタは、非晶質
半導体層のみを用いたトランジスタと比べて信頼性が高いため、本発明の一態様である駆
動回路に適用することにより、動作不良を抑制することができる。
なお、本実施の形態は他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、本発明の一態様である表示装置を表示部に用いた電子機器について
説明する。
本発明の一態様である表示装置は様々な電子機器の表示部に用いることができる。本発
明の一態様である表示装置を適用することが可能な電子機器の例として、ビデオカメラ、
デジタルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）
、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポなど）、
ノート型パーソナルコンピュータ、ゲーム機器、携帯電話、携帯型情報端末（モバイルコ
ンピュータ、携帯型音楽プレーヤー、携帯型ゲーム機、電子書籍、またはコンピュータを
内蔵し、複数のデータ処理を行うことにより、複数の機能を有するものも含む）、または
記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉ
ｓｃ（ＤＶＤ）などの記録媒体を再生し、その画像を表示しうるディスプレイを備えた装
置）などが挙げられる。それら電子機器の具体例について図２２及び図２３を用いて説明
する。図２２及び図２３は、本実施の形態における電子機器の構成の一例を示す図である
。
図２２（Ａ）はディスプレイ装置であり、筐体１１０１、支持台１１０２、表示部１１
０３、スピーカー部１１０４、ビデオ入力端子１１０５などを含む。本発明の一態様であ
る表示装置は、表示部１１０３に用いることができる。なお、ディスプレイ装置は、パー
ソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全てのディスプレイ装置が含
まれる。
図２２（Ｂ）はデジタルスチルカメラであり、本体１１１１、表示部１１１２、受像部
１１１３、操作キー１１１４、外部接続ポート１１１５、シャッターボタン１１１６など
を含む。本発明の一態様である表示装置は、表示部１１１２に用いることができる。
図２２（Ｃ）はノート型パーソナルコンピュータであり、本体１１２１、筐体１１２２
、表示部１１２３、キーボード１１２４、外部接続ポート１１２５、ポインティングデバ
イス１１２６などを含む。本発明の一態様である表示装置は、表示部１１２３に用いるこ
とができる。
図２２（Ｄ）はモバイルコンピュータであり、本体１１３１、表示部１１３２、スイッ
チ１１３３、操作キー１１３４、赤外線ポート１１３５などを含む。本発明の一態様であ
る表示装置は、表示部１１３２に用いることができる。
図２２（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）
であり、本体１１４１、筐体１１４２、表示部Ａ１１４３、表示部Ｂ１１４４、記録媒体
（ＤＶＤなど）読込部１１４５、操作キー１１４６、スピーカー部１１４７などを含む。
表示部Ａ１１４３は主として画像情報を表示し、表示部Ｂ１１４４は主として文字情報を
表示するが、本発明の一態様である表示装置は、これら表示部Ａ１１４３、表示部Ｂ１１
４４に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器
なども含まれる。
図２２（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体
１１５１、表示部１１５２、アーム部１１５３を含む。本発明の一態様である表示装置は
、表示部１１５２に用いることができる。
図２２（Ｇ）はビデオカメラであり、本体１１６１、表示部１１６２、筐体１１６３、
外部接続ポート１１６４、リモコン受信部１１６５、受像部１１６６、バッテリー１１６
７、音声入力部１１６８、操作キー１１６９、接眼部１１７０などを含む。本発明の一態
様である表示装置は、表示部１１６２に用いることができる。
図２２（Ｈ）は携帯電話であり、本体１１７１、筐体１１７２、表示部１１７３、音声
入力部１１７４、音声出力部１１７５、操作キー１１７６、外部接続ポート１１７７、ア
ンテナ１１７８などを含む。本発明の一態様である表示装置は、表示部１１７３に用いる
ことができる。なお、表示部１１７３は黒色の背景に白色の文字を表示することにより携
帯電話の消費電流を抑えることができる。
図２３は、複数の機能を有する携帯型情報端末の一例であり、図２３（Ａ）が携帯型情
報端末の正面図、図２３（Ｂ）が携帯型情報端末の背面図、図２３（Ｃ）が携帯情報端末
の展開図である。図２３を一例とした携帯型情報端末は、複数の機能を備えることができ
る。例えば電話機能に加えて、コンピュータを内蔵し、様々なデータ処理機能を備えるこ
ともできる。
図２３に示す携帯型情報端末は、筐体１１８０及び筐体１１８１の二つの筐体で構成さ
れている。筐体１１８０には、表示部１１８２、スピーカー１１８３、マイクロフォン１
１８４、操作キー１１８５、ポインティングデバイス１１８６、カメラ用レンズ１１８７
、外部接続端子１１８８、イヤホン端子１１８９などを備え、筐体１１８１には、キーボ
ード１１９０、外部メモリスロット１１９１、カメラ用レンズ１１９２、ライト１１９３
などを備えている。また、アンテナは筐体１１８１内部に内蔵されている。
また、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵していてもよい
。
本発明の一態様である表示装置は、表示部１１８２に用いることができ、使用形態に応
じて表示の方向が適宜変化する。また、表示部１１８２と同一面上にカメラ用レンズ１１
８７を備えているため、テレビ電話が可能である。また、表示部１１８２をファインダー
としカメラ用レンズ１１９２及びライト１１９３で静止画及び動画の撮影が可能である。
スピーカー１１８３及びマイクロフォン１１８４は音声通話に限らず、テレビ電話、録音
、再生などが可能である。操作キー１１８５では、電話の発着信、電子メールなどの簡単
な情報入力、画面のスクロール、カーソル移動などが可能である。さらに、重なり合った
筐体１１８０と筐体１１８１（図２３（Ａ））はスライドし、図２３（Ｃ）のように展開
し、携帯情報端末として使用できる。この場合、キーボード１１９０、ポインティングデ
バイス１１８６を用いて円滑な操作が可能である。外部接続端子１１８８はＡＣアダプタ
及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュ
ータなどとのデータ通信が可能である。また、外部メモリスロット１１９１に記録媒体を
挿入し、より大量のデータ保存及び移動に対応できる。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであって
もよい。
以上のように、本発明の一態様である表示装置は、上記のような様々な電子機器の表示
部として適用することができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
１１ トランジスタ
１２ トランジスタ
１３ トランジスタ
１４ トランジスタ
１５ トランジスタ
１００ 端子
１０１ 端子
１０２ 端子
１０２Ａ 端子
１０２Ｂ 端子
１０３ 端子
１０３Ａ 端子
１０３Ｂ 端子
１０３Ｃ 端子
１０３Ｄ 端子
１０４ 端子
１０４Ａ 端子
１０４Ｂ 端子
１０４Ｃ 端子
１０４Ｄ 端子
１０４Ｅ 端子
１０４Ｆ 端子
１０４Ｇ 端子
１０４Ｈ 端子
１０４Ｉ 端子
１０４Ｊ 端子
１０４Ｋ 端子
１０４Ｌ 端子
１０４Ｍ 端子
１０５ 端子
１０６ トランジスタ
１０７ トランジスタ
１０８ 容量素子
１０９ トランジスタ
１１０ トランジスタ
１１１ トランジスタ
１１２ 容量素子
１１３ トランジスタ
１１４ トランジスタ
１１５ トランジスタ
１１６ トランジスタ
１１７ ノード
１１８ ノード
１１９ ノード
１２０ トランジスタ
１２１ 端子
１２２ トランジスタ
１２３ トランジスタ
１２４ トランジスタ
１２５ 端子
１２６ トランジスタ
１２７ トランジスタ
１２８ トランジスタ
１２９ トランジスタ
２０１ 制御信号
２０２ クロック信号
２０３ クロック信号
２０４ 電位
２０５ 電位
２０６ 電位
２０７ 出力信号
２０８ 制御信号
２０９ 出力信号
５００ 端子
５０１ 端子
５０２ 端子
５０２Ａ 端子
５０２Ｂ 端子
５０３ 端子
５０３Ａ 端子
５０３Ｂ 端子
５０３Ｃ 端子
５０３Ｄ 端子
５０４ 端子
５０４Ａ 端子
５０４Ｂ 端子
５０４Ｃ 端子
５０４Ｄ 端子
５０４Ｅ 端子
５０４Ｆ 端子
５０４Ｇ 端子
５０４Ｈ 端子
５０４Ｉ 端子
５０４Ｊ 端子
５０４Ｋ 端子
５０５ 端子
５０６ トランジスタ
５０７ トランジスタ
５０８ トランジスタ
５０９ トランジスタ
５１０ 容量素子
５１１ トランジスタ
５１２ トランジスタ
５１３ トランジスタ
５１４ トランジスタ
５１５ ノード
５１６ ノード
５１７ トランジスタ
５１８ 端子
５１９ トランジスタ
５２０ トランジスタ
５２１ トランジスタ
５２２ 端子
５２３ トランジスタ
５２４ トランジスタ
５２５ トランジスタ
５２６ トランジスタ
６０１ 制御信号
６０２ クロック信号
６０３ クロック信号
６０４ 電位
６０５ 電位
６０６ 出力信号
６０７ 制御信号
６０８ 出力信号
７００ 画素部
７０１ 信号線駆動回路
７０２ 走査線駆動回路
７０３ 制御回路
７０４ クロック信号生成回路
７０５ 信号線
７０５Ａ 信号線
７０５Ｂ 信号線
７０６ 走査線
７０６Ａ 走査線
７０６Ｂ 走査線
７０６Ｃ 走査線
７０６Ｄ 走査線
７０７ クロック信号線
７０８ クロック信号線
７０９ 画素
７１０ フリップフロップ回路
７１０Ａ フリップフロップ回路
７１０Ｂ フリップフロップ回路
７１０Ｃ フリップフロップ回路
７１０Ｄ フリップフロップ回路
７５０ 画素
７５１ トランジスタ
７５２ 液晶素子
７５３ 容量素子
７５４ 配線
７５５ 配線
７５６ 配線
７５７ 配線
７５８ 電極
８０１ 開始信号
８０２ クロック信号
８０３ クロック信号
８０４ 出力信号
８０５ 出力信号
８０６ 出力信号
８０７ 出力信号
９００ 基板
９０１ 不純物領域
９０２ 半導体層
９０３ ゲート絶縁膜
９０４ ゲート電極
９０５ａ 電極
９０５ｂ 電極
９０６ 層間絶縁膜
９０７ 基板
９０８ ゲート電極
９１０ ゲート絶縁膜
９１１ 半導体層
９１２ 半導体層
９１２ａ 半導体層
９１２ｂ 半導体層
９１３ａ 電極
９１３ｂ 電極
１０００ 基板
１００１ ゲート電極
１００２ ゲート絶縁膜
１００３ 微結晶半導体層
１００４ バッファ層
１００５ａ 半導体層
１００５ｂ 半導体層
１００６ａ 電極
１００６ｂ 電極
１００７ 導電膜
１００８ 微結晶半導体膜
１００９ 非晶質半導体膜
１０１０ 半導体膜
１０１１ 導電膜
１１０１ 筐体
１１０２ 支持台
１１０３ 表示部
１１０４ スピーカー部
１１０５ ビデオ入力端子
１１１１ 本体
１１１２ 表示部
１１１３ 受像部
１１１４ 操作キー
１１１５ 外部接続ポート
１１１６ シャッターボタン
１１２１ 本体
１１２２ 筐体
１１２３ 表示部
１１２４ キーボード
１１２５ 外部接続ポート
１１２６ ポインティングデバイス
１１３１ 本体
１１３２ 表示部
１１３３ スイッチ
１１３４ 操作キー
１１３５ 赤外線ポート
１１４１ 本体
１１４２ 筐体
１１４３ 表示部Ａ
１１４４ 表示部Ｂ
１１４５ 読込部
１１４６ 操作キー
１１４７ スピーカー部
１１５１ 本体
１１５２ 表示部
１１５３ アーム部
１１６１ 本体
１１６２ 表示部
１１６３ 筐体
１１６４ 外部接続ポート
１１６５ リモコン受信部
１１６６ 受像部
１１６７ バッテリー
１１６８ 音声入力部
１１６９ 操作キー
１１７０ 接眼部
１１７１ 本体
１１７２ 筐体
１１７３ 表示部
１１７４ 音声入力部
１１７５ 音声出力部
１１７６ 操作キー
１１７７ 外部接続ポート
１１７８ アンテナ
１１８０ 筐体
１１８１ 筐体
１１８２ 表示部
１１８３ スピーカー
１１８４ マイクロフォン
１１８５ 操作キー
１１８６ ポインティングデバイス
１１８７ カメラ用レンズ
１１８８ 外部接続端子
１１８９ イヤホン端子
１１９０ キーボード
１１９１ 外部メモリスロット
１１９２ カメラ用レンズ
１１９３ ライト

Claims (2)

  1. 第１乃至第８のトランジスタを有し、
    前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、第３の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
    前記第３のトランジスタのゲートは、第４の配線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの一方は、第５の配線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのゲートは、前記第５の配線と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、前記第５の配線と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのゲートは、前記第４の配線と電気的に接続され、
    前記第６のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
    前記第６のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第６のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
    前記第７のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
    前記第７のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第７のトランジスタのゲートは、前記第１のトランジスタのゲートと電気的に接続され、
    前記第８のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
    前記第８のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第８のトランジスタのゲートは、第６の配線と電気的に接続され、
    前記第１乃至第８のトランジスタは、
    ゲート電極と、前記ゲート電極上方のゲート絶縁膜と、前記ゲート絶縁膜上方の第１の半導体層と、前記第１の半導体層上方の第２の半導体層と、前記第２の半導体層上方の第３の半導体層及び第４の半導体層と、前記第３の半導体層上方のソース電極と、前記第４の半導体層上方のドレイン電極と、を有し、
    前記第２の半導体層は、第１の領域と、第２の領域と、第３の領域と、を有し、
    前記第１の領域は、前記第１の半導体層と重なり、前記第３の半導体層と重ならず且つ前記第４の半導体層と重ならならない領域であり、
    前記第２の領域は、前記第１の半導体層と前記第３の半導体層との間の領域であり、
    前記第３の領域は、前記第１の半導体層と前記第４の半導体層との間の領域であり、
    前記第２の領域における前記第２の半導体層の膜厚よりも、前記第１の領域における前記第２の半導体層の膜厚は小さく、
    前記第３の領域における前記第２の半導体層の膜厚よりも、前記第１の領域における前記第２の半導体層の膜厚は小さいトランジスタを含むことを特徴とする半導体装置。
  2. 第１乃至第８のトランジスタを有し、
    前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、第３の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第２の配線と電気的に接続され、
    前記第３のトランジスタのゲートは、第４の配線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの一方は、第５の配線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのゲートは、前記第５の配線と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、前記第５の配線と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのゲートは、前記第４の配線と電気的に接続され、
    前記第６のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
    前記第６のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第６のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
    前記第７のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
    前記第７のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第７のトランジスタのゲートは、前記第１のトランジスタのゲートと電気的に接続され、
    前記第８のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
    前記第８のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第８のトランジスタのゲートは、第６の配線と電気的に接続され、
    前記第１乃至第８のトランジスタは、
    ゲート電極と、前記ゲート電極上方のゲート絶縁膜と、前記ゲート絶縁膜上方の第１の半導体層と、前記第１の半導体層上方の第２の半導体層と、前記第２の半導体層上方の第３の半導体層及び第４の半導体層と、前記第３の半導体層上方のソース電極と、前記第４の半導体層上方のドレイン電極と、を有し、
    前記第２の半導体層は、第１の領域と、第２の領域と、第３の領域と、第４の領域と、第５の領域と、を有し、
    前記第１の領域は、前記第１の半導体層と重なり、前記第３の半導体層と重ならず且つ前記第４の半導体層と重ならならない領域であり、
    前記第２の領域は、前記第１の半導体層と前記第３の半導体層との間であって且つ前記ソース電極と重なる領域であり、
    前記第３の領域は、前記第１の半導体層と前記第３の半導体層との間であって且つ前記ソース電極と重ならない領域であり、
    前記第４の領域は、前記第１の半導体層と前記第４の半導体層との間であって且つ前記ドレイン電極と重なる領域であり、
    前記第５の領域は、前記第１の半導体層と前記第４の半導体層との間であって且つ前記ドレイン電極と重ならない領域であり、
    前記第２の領域における前記第２の半導体層の膜厚よりも、前記第１の領域における前記第２の半導体層の膜厚は小さく、
    前記第３の領域における前記第２の半導体層の膜厚よりも、前記第１の領域における前記第２の半導体層の膜厚は小さく、
    前記第４の領域における前記第２の半導体層の膜厚よりも、前記第１の領域における前記第２の半導体層の膜厚は小さく、
    前記第５の領域における前記第２の半導体層の膜厚よりも、前記第１の領域における前記第２の半導体層の膜厚は小さいトランジスタを含むことを特徴とする半導体装置。
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