KR101903918B1 - 논리 회로 및 반도체 장치 - Google Patents

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Abstract

논리 회로는, 산화물 반도체를 이용해 형성된 채널 형성 영역과, 박막 트랜지스터가 오프함으로써 한쪽 단자가 부유 상태로 되는 용량 소자를 갖는다. 상기 산화물 반도체는, 수소 농도가 5×1019 원소/cm3 이하이며, 따라서 전계가 발생하지 않는 상태에서는 실질적으로 절연체로서 기능한다. 그 때문에, 박막 트랜지스터의 오프-상태 전류를 감소시킬 수 있고, 이에 의해, 박막 트랜지스터를 통해 용량 소자에 축적된 전하의 리크를 억제할 수 있다. 따라서, 논리 회로의 오동작을 방지할 수 있다. 또한, 박막 트랜지스터의 오프-상태 전류를 저감함으로써, 논리 회로 내에 흐르는 전류의 과잉량을 감소시킬 수 있고, 이로써 논리 회로의 소비 전력을 감소시킬 수 있다.

Description

논리 회로 및 반도체 장치{LOGIC CIRCUIT AND SEMICONDUCTOR DEVICE}
본 발명의 일 실시예는 산화물 반도체를 이용하여 형성된 전계 효과형 트랜지스터를 갖는 논리 회로에 관한 것이다. 또한, 본 발명의 일 실시예는 이러한 논리 회로를 갖는 반도체 장치에 관한 것이다.
본 명세서에서, 반도체 장치란 반도체 특성을 이용함으로써 동작 될 수 있는 모든 장치를 가리키고, 전기 광학 장치, 반도체 회로 및 전자 기기(electronic appliances)는 모두 반도체 장치의 범주 내에 포함된다.
절연면(insulating surface)을 갖는 기판 위에 형성된 반도체 박막을 이용해서 박막 트랜지스터(TFT)를 형성하는 기술이 주목받고 있다. 박막 트랜지스터는 액정 텔레비전으로 대표되는 표시 장치에 이용된다. 박막 트랜지스터에 적용가능한 반도체 박막의 재료로서 실리콘계 반도체 재료가 알려져 있다. 실리콘계 반도체 재료 외에도, 산화물 반도체가 주목받고 있다.
산화물 반도체의 재료로는, 산화 아연 또는 산화 아연을 성분으로 함유한 재료가 알려져 있다. 또한, 전자 캐리어 농도가 1018/cm3 미만인 비정질 산화물(산화물 반도체)을 이용하여 형성된 박막 트랜지스터가 개시되어 있다(특허 문헌 1 내지 3).
[특허 문헌 1] 일본공개특허 특개 2006-165527호 공보 [특허 문헌 2] 일본공개특허 특개 2006-165528호 공보 [특허 문헌 3] 일본공개특허 특개 2006-165529호 공보
그러나, 산화물 반도체는 박막 형성 공정에 있어서 화학양론적 조성(stoichiometric composition)으로 인해 차이가 생긴다. 예를 들면, 산소의 과잉이나 부족에 의해 산화물 반도체의 전기 전도도가 변해 버린다. 또한, 박막 형성 중에 산화물 반도체 박막에 들어가는 수소가 산소(O)-수소(H) 결합(bond)을 형성해서 전자 도너로서 작용하여, 이것이 전기 전도도를 변화시키는 요인이 된다. 또한 O-H 결합은 극성 분자이므로, 산화물 반도체를 이용하여 제조되는 박막 트랜지스터와 같은 능동 디바이스에 대하여 특성의 변동 요인으로 작용한다.
전자 캐리어 농도가 1018/cm3 미만이어도, 산화물 반도체는 실질적으로는 n형 산화물 반도체이다. 따라서, 상기 특허 문헌에 개시되어 있는 박막 트랜지스터의 온·오프비는 약 103밖에 얻어지지 않는다. 이러한 박막 트랜지스터의 온·오프비가 낮은 이유는 오프-상태 전류가 높은 것에 기인하는 것이다.
온·오프비는 스위치의 특성을 나타내는 지표(measure)이다. 온·오프비가 낮은 박막 트랜지스터를 포함하는 회로는 동작이 불안정해진다. 또한, 오프-상태 전류가 높기 때문에, 과도하게 전류가 흘러 소비 전력이 증가한다.
전술한 문제를 감안하여 볼 때, 본 발명의 일실시예의 목적은 산화물 반도체를 이용해서 형성된 박막 트랜지스터를 포함하는 논리 회로의 오동작을 억제시키는 데 있다.
또한, 본 발명의 일실시예의 목적은 산화물 반도체를 이용해서 형성된 박막 트랜지스터를 포함하는 논리 회로의 전력 소비를 감소시키는 데 있다.
본 발명의 일실시예에 따르면, 논리 회로는 전자 도너(또는 도너)일 가능성이 있는 불순물(수소 또는 물 등)을 제거함으로써, 진성 또는 실질적으로 진성으로 되고 실리콘 반도체보다도 에너지 갭이 큰, 산화물 반도체를 이용하여 형성된 채널 형성 영역을 가지는 박막 트랜지스터를 포함한다.
구체적으로는, 논리 회로는, 수소가 5×1019/cm3 이하, 바람직하게는 5×1018/cm3 이하, 더 바람직하게는 5×1017/cm3 이하로 설정하여 산화물 반도체에 포함되는 수소 또는 O-H 결합을 제거하고 캐리어 농도를 5×1014/cm3 이하, 바람직하게 는 5×1012/cm3 이하로 설정한, 산화물 반도체를 이용하여 형성된 채널 형성 영역을 가지는 박막 트랜지스터를 포함한다.
이 산화물 반도체의 에너지 갭은 2 eV 이상, 바람직하게는 2.5 eV 이상, 더 바람직하게는 3 eV 이상으로 설정하여 도너를 형성하는 불순물(예를 들어, 수소)을 가능하면 많이 감소시킨다. 또한, 이 산화물 반도체의 캐리어 밀도를 1×1014/cm3 이하, 바람직하게는 1×1012/cm3 이하로 설정한다.
이와 같이 하여 고순도화된(purified) 산화물 반도체를 박막 트랜지스터의 채널 형성 영역에 이용한다. 따라서, 채널 폭이 10 mm인 경우에도, 드레인 전압 1 V 및 10 V와 게이트 전압 -5 V 내지 -20 V의 범위에서 드레인 전류 1×10-13[A] 이하가 얻어진다.
즉, 본 발명의 일실시예는, 박막 트랜지스터 및 단자들을 갖는 용량 소자를 포함하는 논리 회로이며, 단자들 중 하나는 박막 트랜지스터를 오프함으로써 부유 상태(floating state)로 되는 노드에 전기적으로 연결된다. 박막 트랜지스터의 채널 형성 영역은 수소 농도가 5×1019(atoms/cm3)인 산화물 반도체를 이용하여 형성된다.
본 명세서에서, 농도는 2차 이온 질량 분석법(Secondary Ion Mass Spectrometry, 이하, SIMS라 함)에 의해 측정된다. 그러나, 특별히 다른 계측법이 개시되어 있는 경우에는, 이것에만 한정되지 않는다.
또한, 상기 논리 회로를 포함하는 반도체 장치도 본 발명의 일실시예이다.
본 발명의 일실시예에 따르면, 논리 회로는 채널 형성 영역을 산화물 반도체를 이용하여 형성한 박막 트랜지스터 및 단자들을 갖는 용량 소자를 포함하며, 단자들 중 하나는 박막 트랜지스터를 오프함으로써 부유 상태로 되는 노드에 전기적으로 연결된다. 산화물 반도체는 수소 농도가 감소된 산화물 반도체이다. 구체적으로는, 산화물 반도체의 수소 농도는 5×1019(atoms/cm3) 이하이며, 산화물 반도체는 전계(electric field)가 존재하지 않을 경우 절연체 또는 절연체에 가까운 반도체(절연체에 가까운 반도체는 실질적으로는 절연체)로서 기능한다. 그러므로, 박막 트랜지스터의 오프-상태 전류를 감소시킬 수 있다. 이에 의해, 용량 소자에 축적된 전하의 박막 트랜지스터를 통한 리크(leakage)를 억제할 수 있다. 그 결과, 논리 회로의 오동작을 방지할 수 있다. 또한, 용량 소자의 한쪽 단자가 부유 상태에 있는 기간을 길게 할 수도 있다. 다시 말하면, 용량 소자로의 데이터 재기입(리프레시라고도 함) 횟수를 감소시킬 수 있다.
또한, 박막 트랜지스터의 오프-상태 전류를 감소시킴으로써 논리 회로 내로 흐르는 과도한 양의 전류를 감소시킬 수 있다. 따라서 논리 회로의 소비 전력을 감소시킬 수 있다.
도 1a 및 도 1c는 인버터의 예를 나타내는 회로도이고, 도 1b 및 도 1d는 인버터의 예를 나타내는 타이밍 차트이다.
도 2a 내지 도 2d는 인버터의 예를 나타내는 회로도이다.
도 3a는 시프트 레지스터의 일례를 나타내는 회로도이고, 도 3b는 시프트 레지스터의 일례를 나타내는 타이밍 차트이다.
도 4a는 시프트 레지스터의 일례를 나타내는 회로도이고, 도 4b는 시프트 레지스터의 일례를 나타내는 타이밍 차트이다.
도 5a는 박막 트랜지스터의 일례를 나타내는 평면도이고, 도 5b는 박막 트랜지스터의 일례를 나타내는 단면도이다.
도 6a 내지 도 6e는 박막 트랜지스터 제조 방법의 일례를 나타내는 단면도이다.
도 7a는 박막 트랜지스터의 일례를 나타내는 평면도이고, 도 7b는 박막 트랜지스터의 일례를 나타내는 단면도이다.
도 8a 내지 도 8e는 박막 트랜지스터 제조 방법의 일례를 나타내는 단면도이다.
도 9a 및 도 9b는 박막 트랜지스터의 일례를 나타내는 단면도이다.
도 10a 내지 도 10e는 박막 트랜지스터 제조 방법의 일례를 나타내는 단면도이다.
도 11a 내지 도 11e는 박막 트랜지스터 제조 방법의 일례를 나타내는 단면도이다.
도 12a 내지 도 12d는 박막 트랜지스터 제조 방법의 일례를 나타내는 단면도이다.
도 13a 내지 도 13d는 박막 트랜지스터 제조 방법의 일례를 나타내는 단면도이다.
도 14는 박막 트랜지스터의 일례를 나타내는 단면도이다.
도 15a 및 도 15c는 반도체 장치의 일례를 나타내는 평면도이고, 도 15b는 반도체 장치의 임의 일례를 나타내는 단면도이다.
도 16은 반도체 장치의 화소 등가 회로의 일례를 나타내는 도면이다.
도 17a 내지 도 17c는 반도체 장치의 일례를 나타내는 단면도이다.
도 18a는 반도체 장치의 일례를 나타내는 평면도이고, 도 18b는 반도체 장치의 일례를 나타내는 단면도이다.
도 19는 반도체 장치의 일례를 나타내는 단면도이다.
도 20a 및 도 20b는 반도체 장치의 일례를 나타내는 도면이다.
도 21a 및 도 21b는 반도체 장치의 일례를 나타내는 도면이다.
도 22는 반도체 장치의 일례를 나타내는 도면이다.
도 23은 반도체 장치의 일례를 나타내는 도면이다.
도 24는 산화물 반도체를 이용하여 형성된 MOS 트랜지스터의 소스-드레인 간에서의 일부의 밴드 구조를 나타내는 도면이다.
도 25는 도 24에서 드레인 측에 플러스의 전압이 인가된 상태를 나타내는 도면이다.
도 26a 및 도 26b는 산화물 반도체를 이용하여 형성된 MOS 트랜지스터의 MOS 구조의 에너지 밴드 도면으로서, 도 26a는 게이트 전압을 플러스로 했을 경우, 도 26b는 게이트 전압을 마이너스로 했을 경우를 나타내는 도면이다.
도 27은 실리콘 MOS 트랜지스터의 소스-드레인 간의 일부의 밴드 구조를 나타내는 도면이다.
도 28은 박막 트랜지스터의 일례의 초기 특성을 나타내는 그래프이다.
도 29a 및 도 29b는 박막 트랜지스터의 일례인 평가용 소자의 상면도이다.
도 30a 및 도 30b는 박막 트랜지스터의 일례인 평가용 소자의 Vg-Id 특성을 나타내는 그래프이다.
이하에서는, 본 발명의 실시예에 대해서 도면을 참조해서 상세하게 설명한다. 본 발명은 이하의 설명에 한정되지 않으며, 본 발명의 취지 및 그 범위로부터 벗어나지 않으면서 그 형태 및 상세를 여러 가지로 변경할 수 있음은 당업자에게 용이하게 이해될 수 있다. 따라서, 본 발명은 이하의 실시예의 기술 내용으로 한정되지 않는다.
트랜지스터의 소스 단자와 드레인 단자는 트랜지스터의 구조, 동작 조건 등에 의해 바뀌므로, 어느 것이 소스 단자인지 또는 드레인 단자인지를 특정하는 것이 곤란하다. 따라서, 본 명세서에서는, 이하에서 구별을 하기 위해 소스 단자 및 드레인 단자의 한쪽을 제1 단자라 하고, 소스 단자 및 드레인 단자의 다른 쪽을 제2 단자라 한다.
각 실시예의 도면 등에서 나타내는 각 구조의 크기, 층의 두께, 또는 영역은 일부 경우에는 명확히 하기 위해 과장되게 나타냄에 유념해야 한다. 따라서, 본 발명의 실시예들은 그 스케일로만 한정되지 않는다. 또한, 본 명세서에서는, "제1", "제2", "제3" 등의 서수는 구성 요소들 간의 혼동을 피하기 위해 사용한 것으로, 구성 요소들을 수적으로 한정하는 것은 아니다.
(실시예 1)
본 실시예에서는, 논리 회로의 일례에 대해서 설명한다. 구체적으로는, 각각이 채널 형성 영역이 산화물 반도체를 이용하여 형성된, 박막 트랜지스터를 포함하는 인버터들의 일례에 대해서 도 1a 내지 도 1d 및 도 2a 내지 도 2d를 참조하여 설명한다.
도 1a는 본 실시예의 인버터의 일례를 나타내는 회로도이다. 도 1a에 도시한 인버터는 박막 트랜지스터(11 내지 14) 및 용량 소자(15)를 포함한다. 여기에서는, 박막 트랜지스터(11)는 공핍형 트랜지스터(depletion type transistor)이며, 박막 트랜지스터(12) 내지 박막 트랜지스터(14)는 인핸스먼트형 트랜지스터(enhancement type transistor)이다. 본 명세서에서는, 임계값 전압이 플러스인 n채널 트랜지스터를 인핸스먼트형 트랜지스터라 하고, 임계값 전압이 마이너스인 n채널형 트랜지스터를 공핍형 트랜지스터라 한다.
박막 트랜지스터(11)의 제1 단자는 고전원 전위(VDD)를 공급하는 배선(이하, 고전원 전위선이라고도 함)에 전기적으로 접속된다.
박막 트랜지스터(12)의 게이트 단자는 입력 신호(IN)를 공급하는 배선(이하, 입력 신호선이라고도 함)에 전기적으로 접속되고, 박막 트랜지스터(12)의 제1 단자는 박막 트랜지스터(11)의 게이트 단자 및 제2 단자에 전기적으로 접속된다.
박막 트랜지스터(13)의 게이트 단자는 펄스 신호(PS)를 공급하는 배선(이하, 펄스 신호선이라고도 함)에 전기적으로 접속되고, 박막 트랜지스터(13)의 제1 단자는 박막 트랜지스터(12)의 제2 단자에 전기적으로 접속되고, 박막 트랜지스터(13)의 제2 단자는 저전원 전위(VSS)를 공급하는 배선(이하, 저전원 전위선이라고도 함)에 전기적으로 접속된다.
박막 트랜지스터(14)의 게이트 단자는 펄스 신호선에 전기적으로 접속되고, 박막 트랜지스터(14)의 제1 단자는 박막 트랜지스터(11)의 게이트 단자 및 제2 단자, 박막 트랜지스터(12)의 게이트 단자 및 제1 단자에 전기적으로 접속되고, 박막 트랜지스터(14)의 제2 단자는 출력 신호를 출력하는 배선(이하, 출력 신호선이라고도 함)에 전기적으로 접속된다.
용량 소자(15)의 한쪽 단자는 박막 트랜지스터(14)의 제2 단자 및 출력 신호선에 전기적으로 접속되고, 용량 소자(15)의 다른 쪽 단자는 저전원 전위선에 전기적으로 접속된다.
박막 트랜지스터(11)는 제1 단자가 고전원 전위선에 전기적으로 접속되고, 게이트 단자가 제2 단자에 전기적으로 접속된 공핍형 트랜지스터이다. 즉, 박막 트랜지스터(11)는 어떤 기간에라도 온 상태를 유지한다. 다시 말하면, 박막 트랜지스터(11)는 저항으로 이용된다.
또한, 본 명세서에서, 고전원 전위(VDD) 및 저전원 전위(VSS)는 고전원 전위(VDD)가 저전원 전위(VSS)보다 높기만 하면 어떤 전위이어도 된다. 예를 들면, 저전원 전위(VSS)로서 접지 전위, 0 V 등을 이용하고, 고전원 전위(VDD)로서 임의의 플러스 전위 등을 이용할 수 있다.
다음에, 도 1a에 도시한 회로의 동작에 대해서, 도 1b에 도시한 타이밍차트를 참조하면서 설명한다. 도 1b에서는, 박막 트랜지스터(11)의 게이트 단자 및 제2 단자, 박막 트랜지스터(12)의 제1 단자, 박막 트랜지스터(14)의 제1 단자가 전기적으로 서로 접속하는 노드를 노드 A로 간주하면서 설명한다.
기간 T1에서, 입력 신호(IN) 및 펄스 신호(PS)의 전위가 하이 레벨로 증가한다. 따라서, 박막 트랜지스터(12 내지 14)는 온된다. 그러므로, 노드 A 및 용량 소자의 한쪽 단자가 저전원 전위선에 전기적으로 접속된다. 즉, 노드 A의 전위 및 인버터의 출력 신호(OUT)가 로우 레벨로 저하한다. 용량 소자(15)에는 전하가 축적되지 않는다.
기간 T2에서, 펄스 신호(PS)의 전위가 로우 레벨로 저하한다. 그 때문에, 박막 트랜지스터(13 및 14)가 오프된다. 박막 트랜지스터(13)가 오프되면, 노드 A의 전위가 하이 레벨로 증가한다. 박막 트랜지스터(14)가 오프되면, 용량 소자(15)의 한쪽 단자는 부유 상태로 된다. 그 때문에, 인버터의 출력 신호(OUT)는 로우 레벨로 유지된다.
기간 T3에서, 입력 신호(IN)의 전위가 로우 레벨로 저하하고, 펄스 신호(PS)의 전위는 하이 레벨로 증가한다. 따라서, 박막 트랜지스터(12)가 오프되고, 박막 트랜지스터(13) 및 박막 트랜지스터(14)는 온된다. 이에 의해, 노드 A 및 용량 소자(15)의 한쪽 단자는 박막 트랜지스터(11)를 통해 고전원 전위선에 전기적으로 접속된다. 즉, 노드 A의 전위 및 인버터의 출력 신호(OUT)가 하이 레벨로 증가한다. 용량 소자(15)의 한쪽 단자에는 양전하가 축적된다.
본 실시예의 인버터에 포함된 복수의 박막 트랜지스터 각각에서, 채널 형성 영역은 산화물 반도체를 이용하여 형성된다. 산화물 반도체는 수소 농도가 감소된 산화물 반도체이다. 구체적으로는, 산화물 반도체의 수소 농도는 5×1019(atoms/cm3) 이하이며, 산화물 반도체에 전계가 존재하지 않으면, 절연체 또는 절연체에 가까운 반도체(실질적으로는 절연체)로서 기능한다. 그 때문에, 산화물 반도체를 이용하여 형성한 채널 형성 영역을 가진 박막 트랜지스터의 오프-상태 전류를 감소시킬 수 있다. 이에 의해, 박막 트랜지스터를 통한 전하의 리크를 억제할 수 있다.
예를 들면, 산화물 반도체를 이용하여 형성된 박막 트랜지스터(14)의 채널 형성 영역으로, 용량 소자(15)의 한쪽 단자가 부유 상태에 있는 기간(즉, 기간 T2)에서의 전위의 변화 정도(기간 T2에서의 전위의 증가 등)를 감소시킬 수 있다. 이에 의해, 인버터의 오동작을 방지할 수 있다. 또한, 용량 소자(15)의 한쪽 단자가 부유 상태에 있는 기간을 길게 할 수도 있다. 다시 말하면, 용량 소자(15)에 데이터를 재기입(리프레시이라고도 함)하는 횟수를 감소시킬 수 있다.
또한, 산화물 반도체를 이용하여 형성된 박막 트랜지스터(13)의 채널 형성 영역은 입력 신호(IN)의 전위가 하이 레벨이며, 펄스 신호(PS)의 전위가 로우 레벨인 기간(즉, 기간 T2)에서 고전원 전위선으로부터 저전원 전위선으로 흐르는 관통(through) 전류를 감소시킬 수 있다. 이에 의해, 인버터의 소비 전력을 감소시킬 수 있다.
또한, 본 실시예의 인버터는 도 1a에 도시한 인버터에 한정되지 않음에 유념해야 한다. 이하에, 도 1c를 참조하면서 도 1a에 도시한 인버터와 다른 인버터의 일례에 대해서 설명한다.
도 1c에 도시한 인버터는, 박막 트랜지스터(21 내지 24) 및 용량 소자(25)를 포함한다. 여기서는, 박막 트랜지스터(21)는 공핍형 트랜지스터이며, 박막 트랜지스터(22 내지 24)는 인핸스먼트형 트랜지스터이다.
박막 트랜지스터(21)의 제1 단자는 고전원 전위선에 전기적으로 접속된다.
박막 트랜지스터(22)의 게이트 단자는 펄스 신호선에 전기적으로 접속되고, 박막 트랜지스터(22)의 제1 단자는 박막 트랜지스터(21)의 게이트 단자 및 제2 단자에 전기적으로 접속된다.
박막 트랜지스터(23)의 게이트 단자는 입력 신호선에 전기적으로 접속되고, 박막 트랜지스터(23)의 제1 단자는 박막 트랜지스터(22)의 제2 단자에 전기적으로 접속되고, 박막 트랜지스터(23)의 제2 단자는 저전원 전위선에 전기적으로 접속된다.
박막 트랜지스터(24)의 게이트 단자가 펄스 신호선에 전기적으로 접속되고, 박막 트랜지스터(24)의 제1 단자는 박막 트랜지스터(22)의 제2 단자 및 박막 트랜지스터(23)의 제1 단자에 전기적으로 접속되고, 박막 트랜지스터(24)의 제2 단자는 출력 신호선에 전기적으로 접속된다.
용량 소자(25)의 한쪽 단자는 박막 트랜지스터(24)의 제2 단자 및 출력 신호선에 전기적으로 접속되고, 용량 소자(25)의 다른 쪽 단자는 저전원 전위선에 전기적으로 접속된다.
간략히 말하면, 도 1c에 도시하는 인버터는, 도 1a에 도시한 박막 트랜지스터(13)를 박막 트랜지스터(22)로 치환한 회로이다.
다음에, 도 1c에 도시한 회로의 동작에 대해서, 도 1d에 도시한 타이밍 차트를 참조하면서 설명한다. 도 1d에서는, 박막 트랜지스터(22)의 제2 단자, 박막 트랜지스터(23)의 제1 단자, 박막 트랜지스터(24)의 제1 단자가 전기적으로 서로 접속되는 노드를 노드 B로 간주하여 설명한다.
기간 T4에서, 입력 신호(IN) 및 펄스 신호(PS)의 전위가 하이 레벨로 증가한다. 그 때문에, 박막 트랜지스터(22 내지 24)는 온된다. 이에 의해, 노드 B 및 용량 소자(25)의 한쪽 단자가 저전원 전위선에 전기적으로 접속한다. 즉, 노드 B의 전위 및 인버터의 출력 신호(OUT)가 로우 레벨로 저하한다. 용량 소자(25)에는 전하가 축적되지 않는다.
기간 T5에서, 펄스 신호(PS)의 전위가 로우 레벨로 저하한다. 그 때문에, 박막 트랜지스터(22 내지24)가 오프된다. 박막 트랜지스터(24)가 오프되면, 용량 소자(25)의 한쪽 단자는 부유 상태로 된다. 그 때문에, 인버터의 출력 신호(OUT)는 로우 레벨로 유지된다. 노드 B의 전위는 로우 레벨이다.
기간 T6에서, 입력 신호(IN)의 전위가 로우 레벨로 저하하고, 펄스 신호(PS)의 전위가 하이 레벨로 증가한다. 그 때문에, 박막 트랜지스터(23)가 오프되고, 박막 트랜지스터(22 및 24)가 온된다. 이에 의해, 노드 B 및 용량 소자(25)의 한쪽 단자는 박막 트랜지스터(21)를 통해서 고전원 전위선에 전기적으로 접속된다. 즉, 노드 B의 전위 및 인버터의 출력 신호(OUT)가 하이 레벨로 증가한다. 용량 소자(25)의 한쪽 단자에는 양전하가 축적된다.
도 1c에 도시한 인버터에 포함되는 복수의 박막 트랜지스터 각각에서, 채널 형성 영역은 산화물 반도체를 이용하여 형성된다. 산화물 반도체는 수소 농도가 감소된 산화물 반도체이다. 구체적으로는, 산화물 반도체의 수소 농도는 5×1019(atoms/cm3) 이하이며, 산화물 반도체는 전계가 존재하지 않을 경우, 절연체 또는 절연체에 가까운 반도체(실질적으로는 절연체)로서 기능한다. 그 때문에, 산화물 반도체를 이용하여 형성된 채널 형성 영역을 가지는 박막 트랜지스터의 오프-상태 전류를 감소시킬 수 있다. 이에 의해, 박막 트랜지스터를 통한 전하의 리크를 억제할 수 있다.
예를 들면, 산화물 반도체를 이용하여 형성된 박막 트랜지스터(24)의 채널 형성 영역으로, 용량 소자(25)의 한쪽 단자가 부유 상태에 있는 기간에서의 전위 변화 정도를 감소시킬 수 있다. 이에 의해, 인버터의 오동작을 방지할 수 있다. 또한, 노드 B가 부유 상태에 있는 기간을 길게 할 수도 있다. 다시 말하면, 용량 소자(25)에 데이터를 재기입(리프레시라고도 함)하는 횟수를 감소시킬 수 있다.
또한, 산화물 반도체를 이용하여 형성된 박막 트랜지스터(22)의 채널 형성 영역은 입력 신호(IN)의 전위가 하이 레벨이며 펄스 신호(PS)의 전위가 로우 레벨인 기간(즉, 기간 T5)에, 고전원 전위선으로부터 저전원 전위선로 흐르는 관통 전류를 감소시킬 수 있다. 이에 의해, 인버터의 소비 전력을 감소시킬 수 있다.
전술한 인버터에서는, 고전원 전위선에 전기적으로 접속하는 박막 트랜지스터로서 공핍형 트랜지스터를 이용했지만, 박막 트랜지스터로서 인핸스먼트형 트랜지스터를 이용할 수도 있다. 도 2a는, 도 1a에 도시한 인버터에 포함되는 박막 트랜지스터(11)를 인핸스먼트형 트랜지스터인 박막 트랜지스터(31)로 치환한 회로도이다. 마찬가지로, 도 2b는, 도 1c에 도시한 인버터에 포함되는 박막 트랜지스터(21)를 인핸스먼트형 트랜지스터인 박막 트랜지스터(41)로 치환한 회로도이다. 박막 트랜지스터(31) 및 박막 트랜지스터(41) 각각의 게이트 단자 및 제1 단자는 고전원 전위선에 전기적으로 접속됨에 유념해야 한다.
전술한 각각의 인버터에서는 용량 소자가 포함되지만, 각각의 인버터는 용량 소자 없이도 동작할 수 있다. 도 2c는, 도 2a에 도시한 인버터로부터 용량 소자(15)를 제외한 회로도를 나타낸다. 마찬가지로, 도 2d는, 도 2b에 도시한 인버터로부터 용량 소자(25)를 제외한 회로도를 나타낸다.
본 실시예는 다른 실시예와 적절히 조합해서 실시할 수 있다.
(실시예 2)
본 실시예에서는, 논리 회로의 일례에 대해서 설명한다. 구체적으로는, 실시예 1에 나타낸 인버터를 각각 포함하는 시프트 레지스터의 일례에 대해서 도 3a, 도 3b, 도 4a, 도4b를 참조하여 설명한다.
본 실시예의 시프트 레지스터는 복수의 펄스 출력 회로, 복수의 펄스 출력 회로의 홀수 펄스 출력 회로에 전기적으로 접속된 제1 클럭 신호(CK1)를 공급하는 배선(이하, 제1 클럭 신호선이라고도 함), 복수의 펄스 출력 회로의 짝수 펄스 출력 회로에 전기적으로 접속된 제2 클럭 신호(CK2)를 공급하는 배선(이하, 제2 클럭 신호선이라고도 함)을 포함한다. 또한, 각 펄스 출력 회로의 입력 단자는 스타트 펄스 신호(SP)를 공급하는 배선(이하, 스타트 펄스선이라고도 함) 또는 전단(prior stage)의 펄스 출력 회로의 출력 단자에 전기적으로 접속된다.
펄스 출력 회로의 구체적인 회로 구성예에 대해서 도 3a를 참조하여 설명한다. 도 3a에서는 펄스 출력 회로(110, 120, 130)를 도시한다.
펄스 출력 회로(110)는 박막 트랜지스터(101 내지 104) 및 용량 소자(105)를 포함한다. 여기서 박막 트랜지스터(101)는 공핍형 트랜지스터이며, 박막 트랜지스터(102 내지 104)는 인핸스먼트형 트랜지스터이다.
박막 트랜지스터(101)의 제1 단자는 고전원 전위선에 전기적으로 접속된다.
박막 트랜지스터(102)의 게이트 단자는 스타트 펄스선에 전기적으로 접속되고, 박막 트랜지스터(102)의 제1 단자는 박막 트랜지스터(101)의 게이트 단자 및 제2 단자에 전기적으로 접속된다.
박막 트랜지스터(103)의 게이트 단자는 제1 클럭 신호선에 전기적으로 접속되고, 박막 트랜지스터(103)의 제1 단자는 박막 트랜지스터(102)의 제2 단자에 전기적으로 접속되고, 박막 트랜지스터(103)의 제2 단자는 저전원 전위선에 전기적으로 접속된다.
박막 트랜지스터(104)의 게이트 단자는 제1 클럭 신호선에 전기적으로 접속되고, 박막 트랜지스터(104)의 제1 단자는 박막 트랜지스터(101)의 게이트 단자 및 제2 단자와 박막 트랜지스터(102)의 제1 단자에 전기적으로 접속된다.
용량 소자(105)의 한쪽 단자는 박막 트랜지스터(104)의 제2 단자에 전기적으로 접속되고, 용량 소자(105)의 다른 쪽 단자는 저전원 전위선에 전기적으로 접속된다.
즉, 도 3a에 도시한 펄스 출력 회로(110)는 도 1a에 도시한 인버터를 이용하여 형성된다.
여기서 주목할 점은, "펄스 출력 회로(110)의 입력 단자"는 스타트 펄스 신호(SP) 또는 전단의 펄스 출력 회로의 출력 신호가 입력되는 단자를 가리키고, "펄스 출력 회로(110)의 출력 단자"는 후단의 펄스 입력 단자에 신호를 출력하는 단자를 가리킨다. 즉, 여기서는, 박막 트랜지스터(102)의 게이트 단자는 펄스 출력 회로의 입력 단자에 전기적으로 접속되고, 박막 트랜지스터(104)의 제2 단자 및 용량 소자(105)의 한쪽 단자는 출력 단자에 전기적으로 접속된다. 출력 단자 및 입력 단자에 대응하는 구성요소가 없는 경우에는, 박막 트랜지스터(102)의 게이트 단자를 펄스 출력 회로의 입력 단자로 하고, 박막 트랜지스터(104)의 제2 단자 및 용량 소자(105)의 한쪽 단자를 펄스 출력 회로의 출력 단자로 할 수 있다
펄스 출력 회로(120)의 구체적인 회로 구성은, 펄스 출력 회로(110)와 같다. 따라서, 여기서는 전술한 설명을 원용하는 것으로 한다. 주목할 점은, 펄스 출력 회로(120)에서는, 펄스 출력 회로(120)의 입력 단자가 펄스 출력 회로(110)의 출력 단자에 전기적으로 접속되는 점 및 펄스 출력 회로(110)에서 제1 클럭 신호(CK1)가 입력되는 단자에 제2 클럭 신호(CK2)가 입력되는 점이 펄스 출력 회로(110)와 다르다.
펄스 출력 회로(120) 이후의 펄스 출력 회로의 회로 구성은 펄스 출력 회로(110, 120)의 회로 구성과 같다. 따라서, 여기서는 전술한 설명을 원용하는 것으로 한다. 또한, 상술한 바와 같이, 홀수 펄스 출력 회로는 제1 클럭 신호선에 전기적으로 접속되고, 짝수 펄스 출력 회로는 제2 클럭 신호선에 전기적으로 접속된다.
다음에, 도 3a에 도시한 회로의 동작에 대해 도 3b의 타이밍 차트를 참조하여 설명한다. 주목할 점은, 도 3a에 도시된 회로의 특정 노드를 편의상 C 내지 G로 표기하고, 각 노드의 전위의 변화를 참조하여 도 3b의 타이밍 차트를 설명한다.
기간 t1에서, 스타트 펄스 신호(SP)의 전위는 하이 레벨로 증가한다. 그 때문에, 박막 트랜지스터(102)가 온된다. 박막 트랜지스터(101)는 게이트 단자와 제2 단자가 전기적으로 접속된 공핍형 트랜지스터이다. 즉, 박막 트랜지스터(101)는 기간에 상관없이 온 상태를 유지한다. 다시 말하면, 박막 트랜지스터(101)는 저항으로 이용된다.
기간 t2에서, 스타트 펄스 신호(SP)의 전위는 하이 레벨을 유지한다. 그 때문에, 박막 트랜지스터(102)가 온 상태를 유지한다.
기간 t3에서, 제1 클럭 신호(CK1)의 전위는 하이 레벨로 증가한다. 그 때문에, 박막 트랜지스터(103, 104)가 온된다. 또한, 스타트 펄스 신호(SP)의 전위가 하이 레벨을 유지한다. 그 때문에, 박막 트랜지스터(102)는 온 상태를 유지한다. 따라서, 노드 C 및 노드 D는 저전원 전위선에 전기적으로 접속한다. 즉, 노드 C 및 노드 D의 전위가 로우 레벨로 저하한다.
기간 t4에서, 제1 클럭 신호(CK1)의 전위가 로우 레벨로 저하한다. 그 때문에, 박막 트랜지스터(103 및 104)가 오프된다. 이에 의해, 노드 C는 박막 트랜지스터(101)를 통해 고전원 전위선에 전기적으로 접속되고, 노드 D는 부유 상태로 된다. 즉, 노드 C의 전위는 하이 레벨로 증가하고, 노드 D의 전위는 로우 레벨을 유지한다.
기간 t5에서, 스타트 펄스 신호(SP)의 전위가 로우 레벨로 저하한다. 그 때문에, 박막 트랜지스터(102)가 오프된다. 또한, 제2 클럭 신호(CK2)의 전위가 하이 레벨로 증가한다. 그 때문에, 박막 트랜지스터(113, 114)가 온된다. 이에 의해, 노드 F는 박막 트랜지스터(111)를 통해 고전원 전위선에 전기적으로 접속된다. 즉, 노드 F의 전위가 하이 레벨로 증가한다. 따라서, 박막 트랜지스터(122)가 온된다.
기간 t6에서, 제2 클럭 신호(CK2)의 전위가 로우 레벨로 저하한다. 그 때문에, 박막 트랜지스터(113, 114)가 오프된다. 이에 의해, 노드 F는 부유 상태로 된다. 즉, 노드 E 및 노드 F의 전위는 하이 레벨을 유지한다.
기간 t7에서, 제1 클럭 신호(CK1)의 전위가 하이 레벨로 증가한다. 그 때문에, 박막 트랜지스터(103, 104, 123, 124)가 온된다. 박막 트랜지스터(104)가 온인 경우, 노드 D는 박막 트랜지스터(101)를 통해 고전원 전위선에 전기적으로 접속된다; 즉, 노드 D의 전위는 하이 레벨로 증가한다. 이에 의해, 박막 트랜지스터(112)가 온된다. 노드 F의 전위는 하이 레벨을 유지하므로, 박막 트랜지스터(122)는 온 상태를 유지한다. 따라서, 노드 G는 저전원 전위선에 전기적으로 접속된다; 즉, 노드 G의 전위가 로우 레벨로 저하한다.
기간 t8에서, 제1 클럭 신호(CK1)의 전위가 로우 레벨로 저하한다. 그 때문에, 박막 트랜지스터(103, 104, 123, 124)가 오프된다. 박막 트랜지스터(104)가 오프인 경우, 노드 C는 박막 트랜지스터(101)를 통해 고전원 전위선에 전기적으로 접속되고, 노드 D는 부유 상태로 된다. 따라서, 노드 C 및 노드 D의 전위가 하이 레벨을 유지한다. 박막 트랜지스터(123)가 오프인 경우, 노드 G는 박막 트랜지스터(121)를 통해 고전원 전위선에 전기적으로 접속된다; 즉, 노드 G의 전위가 하이 레벨로 증가한다.
기간 t9에서, 제2 클럭 신호(CK2)의 전위가 하이 레벨로 증가한다. 그 때문에, 박막 트랜지스터(113 및 114)가 온된다. 박막 트랜지스터(112)가 온 상태를 유지하도록, 노드 D의 전위는 하이 레벨을 유지한다. 이에 의해, 노드 E 및 노드 F는 저전원 전위선에 전기적으로 접속된다; 즉, 노드 E 및 노드 F의 전위가 로우 레벨로 저하한다. 그 때문에, 박막 트랜지스터(122)가 오프된다. 또한, 스타트 펄스(SP)의 전위가 다시 하이 레벨로 증가한다. 주목할 점은, 이 기간 이후의 기간에서 스타트 펄스(SP)의 전위의 증가에 수반하는 동작은, 기간 t1 이후의 기간에서의 동작과 같다. 그러므로, 여기서는, 전술한 설명을 원용하는 것으로 한다.
기간 t10에서, 제2 클럭 신호(CK2)의 전위가 로우 레벨로 저하한다. 그 때문에, 박막 트랜지스터(113, 114)가 오프된다. 이에 의해, 노드 F는 부유 상태로 된다; 즉, 노드 F의 전위가 로우 레벨을 유지한다. 또한, 노드 E는 박막 트랜지스터(111)를 통해 고전원 전위선에 전기적으로 접속된다. 즉, 노드 E의 전위가 하이 레벨로 증가한다.
기간 t10 이후의 기간에서의 동작에 대해서는, 전술한 동작이 반복된다. 그러므로, 여기서는 전술한 설명을 원용하는 것으로 한다.
주목할 점은, 펄스 출력 회로에 포함되는 용량 소자(예를 들어, 용량 소자(105, 115, 125))는, 각 펄스 출력 회로의 출력 신호를 유지하기 위해서 구비된다.
본 실시예의 시프트 레지스터에 포함되는 복수의 박막 트랜지스터 각각에서, 채널 형성 영역은 산화물 반도체를 이용하여 형성된다. 산화물 반도체는 수소 농도가 감소된 산화물 반도체이다. 구체적으로, 산화물 반도체의 수소 농도는, 5×1019(atoms/cm3) 이하이며, 산화물 반도체는 전계가 존재하지 않을 경우, 절연체 또는 절연체에 가까운 반도체(실질적으로는 절연체)로서 기능한다. 그 때문에, 산화물 반도체를 이용하여 형성된 채널 형성 영역을 가지는 박막 트랜지스터의 오프-상태 전류를 감소시킬 수 있다. 이에 의해, 해당 박막 트랜지스터를 통한 전하의 리크를 억제할 수 있다.
예를 들면, 산화물 반도체를 이용하여 형성된 박막 트랜지스터(104)의 채널 형성 영역으로, 노드 D가 부유 상태에 있는 기간(예를 들어, 기간 t4 내지 기간 t6)에서의 노드 D의 전위의 변화 정도(기간 t4 내지 기간 t6에서의 전위의 증가 등)를 억제시킬 수 있다. 따라서, 시프트 레지스터의 오동작을 방지할 수 있다. 또한, 노드 D가 부유 상태에 있는 기간을 길게 할 수도 있다. 다시 말하면, 용량 소자(105)에 데이터를 재기입(리프레시라고도 함)하는 횟수를 감소시킬 수 있다.
또한, 산화물 반도체를 이용하여 형성된 박막 트랜지스터(103)의 채널 형성 영역은, 스타트 펄스(SP)의 전위가 하이 레벨이며, 제1 클럭 신호(CK1)의 전위가 로우 레벨인 기간(예를 들어, 기간 t1, t2, t4)에서 고전원 전위선으로부터 저전원 전위선으로 흐르는 관통 전류를 감소시킬 수 있다. 이에 의해, 시프트 레지스터의 소비 전력을 감소시킬 수 있다.
주목할 점은, 본 실시예의 시프트 레지스터는 도 3a에 도시한 시프트 레지스터에 한정되지 않는다는 것이다. 이하에, 도 4a 및 도 4b를 참조하면서 도 3a 및 도 3b의 시프트 레지스터와 다른 시프트 레지스터의 일례에 대해서 설명한다.
도 4a에 도시하는 시프트 레지스터는 펄스 출력 회로(210, 220, 230)를 포함한다. 펄스 출력 회로(210)는 박막 트랜지스터(201 내지 204) 및 용량 소자(205)를 포함한다. 여기에서, 박막 트랜지스터(201)는 공핍형 트랜지스터이며, 박막 트랜지스터(202 내지 204)는 인핸스먼트형 트랜지스터이다.
박막 트랜지스터(201)의 제1 단자는 고전원 전위선에 전기적으로 접속된다.
박막 트랜지스터(202)의 게이트 단자는 제1 클럭 신호선에 전기적으로 접속되고, 박막 트랜지스터(202)의 제1 단자는 박막 트랜지스터(201)의 게이트 단자 및 제2 단자에 전기적으로 접속된다.
박막 트랜지스터(203)의 게이트 단자는 스타트 펄스선에 전기적으로 접속되고, 박막 트랜지스터(203)의 제1 단자는 박막 트랜지스터(202)의 제2 단자에 전기적으로 접속되고, 박막 트랜지스터(203)의 제2 단자는 저전원 전위선에 전기적으로 접속된다.
박막 트랜지스터(204)의 게이트 단자는 제1 클럭 신호선에 전기적으로 접속되고, 박막 트랜지스터(204)의 제1 단자는 박막 트랜지스터(202)의 제2 단자 및 박막 트랜지스터(103)의 제1 단자에 전기적으로 접속된다.
용량 소자(205)의 한쪽 단자는 박막 트랜지스터(204)의 제2 단자에 전기적으로 접속되고, 용량 소자(205)의 다른 쪽 단자는 저전원 전위선에 전기적으로 접속된다.
간략히 말하면, 도 4a에 도시한 펄스 출력 회로(210)는 도 3a에 도시한 펄스 출력 회로(110)에 포함되는 박막 트랜지스터(103)를 박막 트랜지스터(202)로 치환한 회로이다.
도 4b는, 도 4a에 도시한 회로의 동작을 나타내는 타이밍 차트이다. 주목할 점은, 편의상 도 4a의 회로의 특정 노드를 H 내지 L로 표기하고, 각 노드의 전위의 변화를 참조하면서 도 4b에 관련하여 설명한다.
기간 t11에서, 스타트 펄스 신호(SP)의 전위가 하이 레벨로 증가한다. 그 때문에, 박막 트랜지스터(203)가 온된다. 이에 의해, 노드 H가 저전원 전위선에 전기적으로 접속한다. 즉, 노드 H의 전위가 로우 레벨로 저하한다.
기간 t12에서, 스타트 펄스 신호(SP)의 전위가 하이 레벨을 유지한다. 즉, 노드 H의 전위가 로우 레벨을 유지한다.
기간 t13에서, 제1 클럭 신호(CK1)의 전위가 하이 레벨로 증가한다. 그 때문에, 박막 트랜지스터(202, 204)가 온된다. 또한, 스타트 펄스 신호(SP)의 전위가 하이 레벨을 유지하여, 박막 트랜지스터(203)는 온 상태를 유지한다. 이에 의해, 노드 I가 저전원 전위선에 전기적으로 접속한다. 즉, 노드 I의 전위가 로우 레벨로 저하한다.
기간 t14에서, 제1 클럭 신호(CK1)의 전위가 로우 레벨로 저하한다. 그 때문에, 박막 트랜지스터(202, 204)가 오프된다. 이에 의해 노드 I는 부유 상태로 되어, 노드 I의 전위가 로우 레벨을 유지한다.
기간 t15에서, 스타트 펄스 신호(SP)의 전위가 로우 레벨로 저하한다. 그 때문에, 박막 트랜지스터(203)가 오프된다. 이에 의해, 노드 H의 전위가 로우 레벨을 유지하도록, 노드 H는 부유 상태로 된다. 또한, 제2 클럭 신호(CK2)의 전위가 하이 레벨로 증가한다. 그 때문에, 박막 트랜지스터(212, 214)가 온된다. 이에 의해, 노드 J 및 노드 K는 박막 트랜지스터(211)를 통해 고전원 전위선에 전기적으로 접속된다. 즉, 노드 J 및 노드 K의 전위가 하이 레벨로 증가한다. 그 때문에, 박막 트랜지스터(223)가 온된다. 이에 의해, 노드 L은 저전원 전위선에 전기적으로 접속된다. 즉, 노드 L의 전위가 로우 레벨로 저하한다.
기간 t16에서, 제2 클럭 신호(CK2)의 전위가 로우 레벨로 저하한다. 그 때문에, 노드 J 및 노드 K가 부유 상태로 되도록 박막 트랜지스터(212, 214)가 오프된다. 이에 따라, 노드 J 및 노드 K의 전위는 하이 레벨을 유지하고, 노드 L의 전위는 로우 레벨을 유지한다.
기간 t17에서, 제1 클럭 신호(CK1)의 전위가 하이 레벨로 증가한다. 그 때문에, 박막 트랜지스터(202, 204, 222, 224)가 온된다. 박막 트랜지스터(202) 및 박막 트랜지스터(204)가 온인 경우, 노드 H 및 노드 I는 박막 트랜지스터(201)를 통해 고전원 전위선에 전기적으로 접속된다. 즉, 노드 H 및 노드 I의 전위는 하이 레벨로 증가한다. 그 때문에, 박막 트랜지스터(213)가 온된다. 이에 의해, 노드 J는 저전원 전위선에 전기적으로 접속된다. 즉, 노드 J의 전위가 로우 레벨로 저하한다.
기간 t18에서, 제1 클럭 신호(CK1)의 전위가 로우 레벨로 저하한다. 그 때문에, 박막 트랜지스터(202, 204, 222, 224)가 오프된다. 박막 트랜지스터(202, 204)가 오프되면, 노드 H 및 노드 I는 부유 상태로 된다. 즉, 노드 H 및 노드 I의 전위가 하이 레벨을 유지한다.
기간 t19에서, 제2 클럭 신호(CK2)의 전위가 하이 레벨로 증가한다. 그 때문에, 박막 트랜지스터(212, 214)가 온된다. 또한, 노드 I의 전위는 하이 레벨을 유지하여, 박막 트랜지스터(213)가 온 상태를 유지한다. 이에 의해, 노드 J 및 노드 K는 저전원 전위선에 전기적으로 접속된다. 즉, 노드 J의 전위가 로우 레벨을 유지하고, 노드 K의 전위가 로우 레벨로 저하한다. 그 때문에, 박막 트랜지스터(223)가 오프된다. 이에 의해, 노드 L이 저전원 전위선에 전기적으로 접속된다; 즉 노드 L의 전위가 로우 레벨을 유지한다. 또한, 스타트 펄스(SP)의 전위가 다시 하이 레벨로 증가한다. 주목할 점은, 이 기간 이후의 기간에서의 스타트 펄스(SP)의 전위의 증가에 수반하는 동작은, 기간 t11 이후의 기간에서의 동작과 같다. 그 때문에, 여기서는, 전술한 설명을 원용하는 것으로 한다.
기간 t20에서, 제2 클럭 신호(CK2)의 전위가 로우 레벨로 저하한다. 그 때문에, 박막 트랜지스터(212, 214)가 오프된다. 이에 의해, 노드 J 및 노드 K는 부유 상태로 된다. 그 결과, 노드 J 및 노드 K의 전위가 로우 레벨을 유지한다.
기간 t20 이후의 기간에서의 동작에 대해서는, 전술한 동작이 반복된다. 그러므로, 여기서는 전술한 설명을 원용하는 것으로 한다.
주목할 점은, 펄스 출력 회로에 포함되는 용량 소자(예를 들어, 용량 소자(205, 215, 225))는 각 펄스 출력 회로의 출력 신호를 유지하기 위해서 구비된다.
도 4a에 나타낸 시프트 레지스터에 포함되는 복수의 박막 트랜지스터 각각에서, 채널 형성 영역은 산화물 반도체를 이용하여 형성된다. 산화물 반도체는 수소 농도가 감소된 산화물 반도체이다. 구체적으로는, 산화물 반도체의 수소 농도는 5×1019(atoms/cm3) 이하이며, 산화물 반도체는 전계가 존재하지 않을 경우, 절연체 또는 절연체에 가까운 반도체(실질적으로는 절연체)로서 기능한다. 그 때문에, 산화물 반도체를 이용하여 채널 형성 영역을 형성하는 박막 트랜지스터의 오프-상태 전류를 감소시킬 수 있다. 이에 의해, 해당 박막 트랜지스터를 통한 전하의 리크를 억제할 수 있다.
예를 들면, 산화물 반도체를 이용하여 형성되는 박막 트랜지스터(204)의 채널 형성 영역으로, 노드 I가 부유 상태에 있는 기간(예를 들어, 기간 t11, t12, t14에서 t16, t18에서 t20)에서의 전위의 변화 정도(예를 들어, 기간 t11, t12, t19, t20 등에서의 전위의 저하)를 감소시킬 수 있다. 따라서, 시프트 레지스터의 오동작을 방지할 수 있다. 또한, 노드 I가 부유 상태에 있는 기간을 길게 할 수도 있다. 다시 말하면, 용량 소자(205)에 데이터정보를 재기입(리프레시라고도 함)하는 횟수를 감소시킬 수 있다.
또한, 산화물 반도체를 이용하여 형성된 박막 트랜지스터(202)의 채널 형성 영역은, 스타트 펄스(SP)의 전위가 하이 레벨이며, 제1 클럭 신호(CK1)의 전위가 로우 레벨인 기간(예를 들어, 기간 t11, t12, t14에서 t16, t18에서 t20)에서 고전원 전위선으로부터 저전원 전위선으로 흐르는 관통 전류를 감소시킬 수 있다. 이에 의해, 시프트 레지스터의 소비 전력을 감소시키는 것이 가능하다.
전술한 시프트 레지스터에서는, 고전원 전위선에 전기적으로 접속하는 박막 트랜지스터로서 공핍형 트랜지스터를 이용했지만, 이와달리, 박막 트랜지스터로서 인핸스먼트형 트랜지스터를 이용할 수도 있다. 즉, 도 2a 및 도 2b에 도시한 인버터를 본 실시예의 펄스 출력 회로로서 이용하는 것이 가능하다.
전술한 시프트 레지스터의 각 펄스 출력 회로가 용량 소자를 포함하지만, 용량 소자 없이도 각각의 시프트 레지스터는 동작할 수 있다. 즉, 도 2c 및 도 2d에 도시한 인버터를 본 실시예의 펄스 출력 회로로서 이용하는 것이 가능하다.
본 실시예는, 다른 실시예와 적절히 조합해서 실시하는 것이 가능하다.
(실시예 3)
본 실시예에서는, 실시예 1 또는 실시예 2의 논리 회로에 포함되는 박막 트랜지스터의 일례에 대해서 기술한다.
본 실시예의 박막 트랜지스터 및 박막 트랜지스터의 제조 방법의 일 실시예를 도 5 및 도 6을 참조하여 설명한다.
도 5a 및 도 5b에 박막 트랜지스터의 평면 및 단면 구조의 일례를 나타낸다. 도 5a 및 도 5b에 도시한 박막 트랜지스터(410)는 톱 게이트 박막 트랜지스터의 하나이다.
도 5a는 톱 게이트 구조의 박막 트랜지스터(410)의 평면도이며, 도 5b는 도 5a의 선 C1-C2를 따라 절취한 단면도이다.
박막 트랜지스터(410)는 절연면을 갖는 기판(400) 위에, 절연층(407), 산화물 반도체층(412), 소스 또는 드레인 전극층(415a, 415b), 게이트 절연층(402), 게이트 전극층(411)을 포함한다. 배선층(414a, 414b)은, 각각 소스 또는 드레인 전극층(415a, 415b)에 접촉되고 전기적으로 접속되도록 제공된다.
박막 트랜지스터(410)로서 싱글 게이트 박막 트랜지스터를 이용하여 설명했지만, 필요에 따라서, 복수의 채널 형성 영역을 갖는 멀티 게이트 박막 트랜지스터를 형성할 수 있다.
이하, 도 6a 내지 도 6e를 참조하여 기판(400) 위에 박막 트랜지스터(410)를 제조하는 공정을 설명한다.
절연면을 갖는 기판(400)으로 사용할 수 있는 기판은, 적어도 이후에 행해지는 가열 처리에 견딜 수 있는 정도의 내열성을 갖기만 하면, 특별히 제한되지 않는다. 바륨 붕소규소산 유리(barium borosilicate glass)나 알루미노붕소규소산 유리(alumino borosilicate glass) 등을 이용하여 유리 기판을 형성할 수 있다.
이후에 행해지는 가열 처리의 온도가 높을 경우에는, 유리 기판으로서 왜곡점(strain point)이 730 ℃ 이상인 기판을 이용하는 것이 바람직하다. 유리 기판의 재료로서, 예를 들면, 알루미노실리케이트, 알루미노붕소규소산 유리 또는 바륨 붕소규소산 유리 등의 유리 재료가 이용된다. 주목할 점은, 산화바륨(BaO) 및 붕산(B2O3)을 포함하되, 산화바륨의 양을 붕산의 양보다 많도록 포함시킴으로써, 유리 기판은 내열성을 갖고 더 실용적이다. 그러므로, 산화바륨의 양이 붕산의 양보다 많이 포함된 유리 기판을 이용하는 것이 바람직하다.
주목할 점은, 상술한 유리 기판 대신에, 세라믹 기판, 석영기판, 사파이어 기판 등의 절연체를 이용하여 형성된 기판을 이용할 수 있다. 그 외에도, 결정화 유리 등을 이용할 수 있다. 또한, 플라스틱 기판 등도 적절히 이용할 수 있다.
우선, 절연면을 갖는 기판(400) 위에 기초막으로 되는 절연층(407)을 형성한다. 산화물 반도체층과 접하는 절연층(407)으로서, 산화실리콘층, 산화질화실리콘층, 산화알루미늄층, 또는 산화질화알루미늄층 등의 산화물 절연층을 이용하는 것이 바람직하다. 절연층(407)의 형성 방법으로서는, 플라즈마 CVD법 또는 스퍼터링법 등을 이용할 수 있지만, 절연층(407) 내에 수소가 가능한 적게 포함되도록 하기 위해서는, 스퍼터링법으로 절연층(407)을 형성하는 것이 바람직하다.
본 실시예에서는, 스퍼터링법에 의해 절연층(407)으로서 산화실리콘층을 형성한다. 기판(400)을 처리실로 반송하고, 수소 및 수분이 제거되고 고순도 산소를 포함하는 스퍼터링 가스를 도입함으로써, 실리콘 반도체의 타겟을 이용하여 기판(400) 위에 절연층(407)으로서 산화실리콘층을 형성한다. 기판(400)은 실온에 있을 수 있거나 가열될 수 있다.
예를 들면, 이하의 조건 하에서 RF 스퍼터링법에 의해 산화실리콘층을 형성한다: 즉 석영(바람직하게는, 합성 석영)을 타겟으로 이용하고, 기판 온도는 108 ℃이고, 기판과 타겟 간의 거리(T-S간 거리)는 60 mm이고, 압력은 0.4 Pa, 고주파 전원의 전력은 1.5 kW이고, 공기는 산소 및 아르곤(산소 대 아르곤의 유량 비는 1:1이며 (각각의 유속은 25 sccm))을 포함하는 공기이다. 실리콘 산화물층의 두께는 100 nm이다. 주목할 점은, 석영(바람직하게는, 합성 석영) 대신에, 실리콘 산화물 층을 형성할 때 이용되는 타겟으로서 실리콘 타겟을 이용할 수 있다. 스퍼터링 가스로서, 산소 또는 산소와 아르곤의 혼합 가스를 이용한다.
이 경우에, 처리실 내의 잔류 수분을 제거하면서 절연층(407)을 형성하는 것이 바람직하다. 이는 절연층(407)에 수소, 수산기 또는 수분이 포함되지 않도록 하기 위함이다.
처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들면, 크라이오 펌프(cryopump), 이온 펌프 또는 티탄 서블리메이션(sublimation) 펌프를 이용하는 것이 바람직하다. 또한, 배기 유닛으로서는, 터보 펌프에 콜드 트랩(cold trap)을 구비한 것일 수 있다. 크라이오 펌프를 이용해서 배기한 성막실에서, 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물 등이 배기되기 때문에, 성막실에서 형성된 절연층(407) 내의 불순물의 농도를 감소시킬 수 있다.
절연층(407)을 형성할 때에 이용하는 스퍼터링 가스로서, 수소, 물, 수산기 또는 수소화물 등의 불순물이, ppm 또는 ppb의 정도의 농도까지 제거시킨 고순도 가스를 이용하는 것이 바람직하다.
스퍼터링법의 예로는, 스퍼터링 전원으로서 고주파 전원을 이용하는 RF 스퍼터링법, DC 전원을 이용하는 DC 스퍼터링법 및 펄스적으로 바이어스를 인가하는 펄스화된 DC 스퍼터링법이 있다. RF 스퍼터링법은 주로 절연막을 성막하는 경우에 이용되고, DC 스퍼터링법은 주로 금속막을 성막하는 경우에 이용된다.
또한, 다른 재료의 복수의 타겟을 설치할 수 있는 다원(multi-source) 스퍼터링 장치도 있다. 다원 스퍼터링 장치를 이용하면, 동일 챔버에서 다른 재료막을 적층 형성할 수 있거나, 동일 챔버에서 복수 종류의 재료를 동시에 방전시켜(discharge) 형성할 수 있다.
또한, 챔버 내부에 자석 기구를 구비한 마그네트론 스퍼터링법을 위한 스퍼터링 장치 및 글로우 방전을 사용하지 않고 마이크로파를 이용해서 발생시킨 플라즈마를 이용하는 ECR 스퍼터링법을 이용하는 스퍼터링 장치가 있다.
또한, 스퍼터링법을 이용하는 성막 방법으로서, 성막 중에 타겟 물질과 스퍼터링 가스 성분을 서로 화학 반응시켜 그들의 화합물 박막을 형성하는 반응성 스퍼터링법 및 성막 중에 기판에도 전압을 인가하는 바이어스 스퍼터링법도 있다.
또한, 절연층(407)은, 예를 들면, 기판(400) 측으로부터 질화실리콘층, 질화산화실리콘층, 질화알루미늄층 또는 질화산화알루미늄층 등의 질화물 절연층과, 산화물 절연층이 기술된 순서대로 적층된 적층 구조일 수 있다.
예를 들면, 수소 및 수분이 제거된 고순도 질소를 포함하는 스퍼터링 가스를 도입하고 실리콘 타겟을 이용함으로써, 산화실리콘층과 기판 간에 질화실리콘층을 형성한다. 이 경우에, 산화실리콘층과 마찬가지로, 처리실 내의 잔류 수분을 제거하면서 질화실리콘층을 형성하는 것이 바람직하다.
질화실리콘층을 형성하는 경우에, 형성 시에 기판을 가열해도 좋다.
절연층(407)으로서 질화실리콘층과 산화실리콘층을 적층하는 경우, 질화실리콘층과 산화실리콘층을 같은 처리실에서, 공통의 실리콘 타겟을 이용해서 형성할 수 있다. 먼저 질소를 포함하는 스퍼터링 가스를 도입한 후, 처리실 내에 설치된 실리콘 타겟을 이용해서 질화실리콘층을 형성하고, 다음에 스퍼터링 가스를 산소를 포함하는 스퍼터링 가스로 교환하고, 같은 실리콘 타겟을 이용해서 산화실리콘층을 형성한다. 질화실리콘층과 산화실리콘층을 대기에 노출하지 않고 연속해서 형성할 수 있기 때문에, 질화실리콘층 표면에 수소나 수분 등의 불순물이 흡착하는 것을 방지할 수 있다.
다음에, 게이트 절연층(407) 위에 막 두께 2 nm 내지 200 nm의 산화물 반도체 막을 형성한다.
또한, 산화물 반도체층에 수소, 수산기 및 수분이 되도록이면 적게 포함되도록 하기 위해서, 성막의 전처리로서 스퍼터링 장치의 예비 가열실에서 절연층(407)이 형성된 기판(400)을 예비 가열하여, 기판(400)에 흡착된 수소 및 수분 등의 불순물을 제거시켜 배기시키는 것이 바람직하다. 주목할 점은, 예비 가열실에 구비되는 배기 유닛은 크라이오 펌프가 바람직하다. 이러한 예비 가열 처리는 생략할 수 있다. 또한, 이 예비 가열은 게이트 절연층(402)을 형성하지 않은 기판(400), 소스 전극층 또는 드레인 전극층(415a) 및 소스 전극층 또는 드레인 전극층(415b)까지의 층들이 형성된 기판(400)에 마찬가지로 행해질 수 있다.
산화물 반도체층을 스퍼터링법에 의해 형성하기 전에, 아르곤 가스를 도입해서 플라즈마를 발생시키는 역 스퍼터링을 이용하여 절연층(407)의 표면에 부착되어 있는 먼지를 제거하는 것이 바람직하다. 역 스퍼터링이란, 타겟 측에 전압을 인가하지 않고, 아르곤 분위기에서 기판 측에 고주파 전원을 이용해 전압을 인가해서 플라즈마를 발생시켜 기판의 표면을 개질하는 방법을 말한다. 아르곤 분위기 대신에 질소 분위기, 헬륨 분위기, 산소 분위기 등을 이용할 수 있다.
산화물 반도체층은 스퍼터링법에 의해 형성된다. 산화물 반도체층은 In-Ga-Zn-O계 산화물 반도체층, In-Sn-Zn-O계 산화물 반도체층, In-Al-Zn-O계 산화물 반도체층, Sn-Ga-Zn-O계 산화물 반도체층, Al-Ga-Zn-O계 산화물 반도체층, Sn-Al-Zn-O계 산화물 반도체층, In-Zn-O계 산화물 반도체층, Sn-Zn-O계 산화물 반도체층, Al-Zn-O계 산화물 반도체층, In-O계 산화물 반도체층, Sn-O계 산화물 반도체층, 또는 Zn-O계 산화물 반도체층을 이용하여 형성된다. 본 실시예에서는, 산화물 반도체층을 In-Ga-Zn-O계 금속 반도체 타겟을 이용해서 스퍼터링법에 의해 형성한다. 또한, 산화물 반도체층은 희가스(rare gas)(대표적으로는, 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는, 아르곤) 및 산소를 포함하는 혼합된 분위기에서 스퍼터링법으로 형성할 수 있다. 스퍼터링법을 이용할 경우, SiO2를 2 중량% 내지 10 중량%를 포함하는 타겟을 이용해서 성막을 행할 수 있다.
산화물 반도체층을 형성할 때에 이용하는 스퍼터링 가스로서, 수소, 물, 수산기 또는 수소화물 등의 불순물이, ppm 또는 ppb 정도의 농도까지 제거시킨 고순도 가스를 이용하는 것이 바람직하다.
산화물 반도체층을 스퍼터링법으로 형성하기 위한 타겟으로서, 산화 아연을 주성분으로 포함하는 금속 산화물의 타겟을 이용할 수 있다. 금속 산화물의 타겟의 다른 예로서는, In, Ga, 및 Zn을 포함하는 산화물 반도체 타겟(조성비로서, In203:Ga203:ZnO = 1:1:1 [mol], In:Ga:Zn = 1:1:0.5 [atom])을 이용할 수 있다. 이와는 다르게, In, Ga 및 Zn을 포함하는 금속 산화물 타겟으로서, In:Ga:Zn = 1:1:1 [atom], 또는 In:Ga:Zn = 1:1:2 [atom]의 조성비를 갖는 타겟을 이용할 수 있다. 형성된 금속 산화물 타겟의 총 체적에 대한, 공간 등이 차지하는 면적을 제외한 부분의 체적비(금속 산화물 타겟의 충전률이라고도 함)는 90 % 내지 100 %, 바람직하게는 95 % 내지 99.9 %이다. 충전율이 높은 금속 산화물 타겟을 이용함으로써, 치밀한 산화물 반도체층이 형성된다.
감압 상태로 유지된 처리실 내에 기판을 두고, 처리실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하고, 금속 산화물을 타겟으로 사용하여 기판(400) 위에 산화물 반도체층을 형성한다. 처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프(titanium sublimation pump)를 이용하는 것이 바람직하다. 또한, 배기 유닛으로서는 터보 펌프에 콜드 트랩을 가한 것이어도 된다. 크라이오 펌프를 이용해서 배기한 성막실은, 예를 들면, 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소원자를 포함하는 화합물도) 등이 배기되기 때문에, 해당 성막실에서 형성한 산화물 반도체층에 포함되는 불순물의 농도를 감소시킬 수 있다. 또한, 산화물 반도체층 형성 시에 기판을 가열할 수 있다.
성막 조건의 일례로, 기판온도는 실온, 기판과 타겟 간의 거리는 60 mm, 압력은 0.4 Pa, 직류(DC) 전원은 0.5 kW, 산소 및 아르곤(산소 유량 15 secm: 아르곤 유량 30 sccm)을 포함하는 분위기의 조건이 적용된다. 또한, 펄스 직류(DC) 전원을 이용하면, 성막시에 생성되는 가루 물질(입자 또는 먼지라고도 함)을 경감할 수 있고 막 두께 분포도 균일하게 되기 때문에 바람직하다. 산화물 반도체층은, 5 nm 이상 30 nm 이하의 두께를 갖는 것이 바람직하다. 또한, 사용하는 산화물 반도체 재료에 따라 적절한 두께는 서로 다르며, 재료에 따라서 적절히 두께를 선택할 수 있다.
다음에, 산화물 반도체층을 제1 포토리소그래피 공정에서 섬 형상의 산화물 반도체층(412)으로 가공한다(도 6a 참조). 섬 형상의 산화물 반도체층(412)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성할 수 있다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않는다. 따라서, 제조 비용을 감소시킬 수 있다.
또한, 여기서 산화물 반도체층의 에칭은, 드라이 에칭, 웨트 에칭, 또는 양방을 이용할 수 있다.
드라이 에칭에 이용하는 에칭 가스로서는, 염소를 포함하는 가스(염소계 가스, 예를 들면 염소(Cl2), 염화붕소(BCl3), 염화규소(SiCl4), 사염화탄소(CC14) 등)가 바람직하다.
또한, 불소를 포함하는 가스(불소계 가스, 예를 들면 사불화탄소(CF4), 불화황(SF6), 불화질소(NF3), 트리플루오르메탄(CHF3) 등), 브롬화수소(HBr), 산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 이용할 수 있다.
드라이 에칭법으로서는, 평행판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma) 에칭법을 이용할 수 있다. 원하는 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판 측의 전극에 인가되는 전력량, 기판 측의 전극온도 등)을 적절히 조절한다.
웨트 에칭에 이용하는 에칭액으로는, 인산과 아세트산과 질산 등을 혼합한 용액을 이용할 수 있다. 이와 달리, ITO07N(간토 화학사 제조)을 이용할 수 있다.
또한, 웨트 에칭에서 사용되는 에칭액은 에칭된 재료와 함께 세정에 의해 제거된다. 에칭액 및 에칭된 재료를 포함하는 에칭액의 폐액은 정제되고, 재료는 재이용될 수 있다. 해당 에칭 후의 폐액으로부터 산화물 반도체층에 포함되는 인듐 등의 재료를 회수해서 재이용하면, 자원을 효율적으로 활용하여 저비용화할 수 있다.
산화 반도체층을 원하는 형상으로 에칭할 수 있도록, 재료에 따라 에칭 조건(에칭액, 에칭 시간, 온도 등)을 적절히 조절한다.
본 실시예에서는, 에칭액으로서 인산과 아세트산과 질산을 혼합한 용액을 이용한 웨트 에칭법에 의해, 산화물 반도체층을 섬 형상의 산화물 반도체층(412)으로 가공한다.
본 실시예에서는, 산화물 반도체층(412)에 제1 가열 처리를 행한다. 제1 가열 처리의 온도는, 400 ℃ 이상 750 ℃ 이하, 바람직하게는 400 ℃ 이상 기판의 왜곡점 미만으로 한다. 여기서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체층에 대하여 질소 분위기에서 450 ℃로 1시간동안 가열 처리를 행한 후, 대기에 접촉하는 일없이, 산화물 반도체층에 물이나 수소가 혼입하는 것을 방지한다. 이에 의해, 산화물 반도체층을 얻는다. 이 제1 가열 처리에 의해 산화물 반도체층(412)의 탈수화 또는 탈수소화를 행할 수 있다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체(resistance heating element) 등의 발열체로부터의 열전도 또는 열복사를 이용하여, 피처리물(object to be processed)을 가열하는 장치를 구비하고 있을 수 있다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크(arc) 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발산되는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 이용해서 가열 처리를 행하는 장치이다. 기체에는, 아르곤 등의 희가스, 또는 질소와 같은 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
예를 들면, 제1 가열 처리로서, 650 ℃ 내지 700 ℃의 고온으로 가열한 불활성 가스에 기판을 이동시켜서 넣고, 몇 분간 가열한 후, 기판을 이동시켜서 고온으로 가열한 불활성 가스로부터 추출하는 GRTA를 행할 수 있다. GRTA를 이용하면 단시간에 고온가열 처리가 가능하게 된다.
제1 가열 처리에서는, 질소 또는 헬륨, 네온, 아르곤 등의 희가스에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또한, 가열 처리 장치에 도입하는 질소 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999 %) 이상, 바람직하게는 7N(99.99999 %) 이상(즉 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)으로 하는 것이 바람직하다.
또한, 산화물 반도체는 층은 제1 가열 처리의 조건 또는 산화물 반도체층(412)의 재료에 따라서 미결정막 또는 다결정막으로 결정화될 수 있다. 예를 들면, 산화물 반도체층은 결정화율이 90 % 이상, 또는 80 % 이상인 미결정 산화물 반도체층으로 결정화될 수 있다. 또한, 산화물 반도체층은 제1 가열 처리 조건 또는 산화물 반도체층(412)의 재료에 따라서 결정 성분을 포함하지 않는 비정질의 산화물 반도체층이 될 수 있다. 산화물 반도체층은 비정질의 산화물 반도체 네에 미결정부(입경 1 nm 이상 20 nm 이하(대표적으로는 2 nm 이상 4 nm 이하))가 혼재하는 산화물 반도체층이 될 수 있다.
또한, 산화물 반도체층의 제1 가열 처리는, 섬 형상의 산화물 반도체층(412)으로 가공하기 전의 산화물 반도체층에 행해질 수 있다. 그 경우에는, 제1 가열 처리 후에, 가열 장치로부터 기판을 취출하고, 포토리소그래피 공정을 행한다.
산화물 반도체층에 대한 탈수화, 탈수소화의 효과를 발휘하는 가열 처리는 산화물 반도체층 형성 후, 산화물 반도체층(412) 위에 소스 전극층 및 드레인 전극층을 적층시킨 후, 소스 전극층 및 드레인 전극층 위에 게이트 절연층을 형성한 후의 어느 시기에서도 수행될 수 있다
다음에, 절연층(407) 및 산화물 반도체층(412) 위에 도전층을 형성한다. 도전층은, 예를 들어, 스퍼터링법이나 진공증착법으로 형성될 수 있다. 도전층의 재료로는, Al, Cr, Cu, Ta, Ti, Mo, W중에서 선택된 원소 또는 전술한 원소를 성분으로 하는 합금 등을 예로 들 수 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨, 토륨으로부터 선택된 어느 하나 또는 복수의 재료를 이용할 수 있다. 도전층은 단층 구조나 2층 이상의 적층 구조일 수 있다. 예를 들면, 실리콘을 포함하는 알루미늄층의 단층 구조, 알루미늄층 위에 티타늄층이 적층된 2층 구조, Ti층, 알루미늄층, Ti층이 순서대로 적층된 3층 구조 등이 있다. 또한, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), Nd(네오디뮴), Sc(스칸듐)로부터 선택된 하나 또는 복수의 원소와 Al을 조합한 층, 합금층, 혹은 질화층을 이용해도 된다.
제2 포토리소그래피 공정이 수행된다. 도전층 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 소스 전극층 또는 드레인 전극층(415a) 및 소스 전극층 또는 드레인 전극층(415b)을 형성한다. 그 이후, 레지스트 마스크를 제거한다(도 6b 참조). 소스 전극층 및 드레인 전극층은 테이퍼 형상이 바람직하며 이는 위에 적층하는 게이트 절연층의 피복성이 향상될 수 있기 때문이다.
본 실시예에서는 소스 전극층 또는 드레인 전극층(415a), 소스 전극층 또는 드레인 전극층(415b)에 대해 스퍼터링법으로 두께 150 nm의 티타늄층을 형성한다.
도전층의 에칭 시에, 산화물 반도체층(412)이 제거되지 않고 산화물 반도체층(412) 아래의 절연층(407)이 노출되지 않도록 재료 및 에칭 조건을 적절히 조절한다.
본 실시예에서는, 도전막으로 Ti층을 이용하고, 산화물 반도체층(412)으로 In-Ga-Zn-O계 산화물 반도체를 이용하고, 에칭액으로는 암모니아과산화수소수용액(암모니아, 물, 과산화수소수의 혼합액)을 이용한다.
제2 포토리소그래피 공정에서는, 산화물 반도체층(412)은 일부만이 에칭되어, 홈(오목부)를 갖는 산화물 반도체층이 형성될 수 있다. 소스 전극층 또는 드레인 전극층(415a), 소스 전극층 또는 드레인 전극층(415b)을 형성하기 위해 사용되는 레지스트 마스크는 잉크젯법으로 형성할 수 있다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않는다. 따라서, 제조 비용을 감소시킬 수 있다.
제2 포토리소그래피 공정에서의 레지스트 마스크 형성 시의 노광(light exposure)에는 자외선, KrF 레이저광 또는 ArF 레이저광을 이용한다. 산화물 반도체층(412) 위에서 인접하는 소스 전극층의 하단부와 드레인 전극층의 하단부의 간격 폭을 기초로 나중에 형성되는 박막 트랜지스터의 채널 길이 L이 결정된다. 채널 길이 L이 25 nm 미만인 노광을 행할 경우에는, 수 nm 내지 수십 nm의 극히 파장이 짧은 극자외선(extreme ultraviolet)을 이용하여 제2 포토리소그래피 공정에서의 레지스트 마스크 형성 시의 노광을 행한다. 극자외선에 의한 노광은 해상도가 높고 초점 심도가 크다. 따라서, 이후에 형성되는 박막 트랜지스터의 채널 길이 L을 10 nm 이상 1000 nm 이하로 설정하는 것도 가능하다. 따라서, 회로의 동작 속도를 고속화할 수 있고, 또한 오프-상태 전류값이 현저히 작기 때문에, 낮은 전력소비도 달성될 수 있다.
다음에, 절연층(407), 산화물 반도체층(412), 소스 전극층 또는 드레인 전극층(415a), 소스 전극층 또는 드레인 전극층(415b) 위에 게이트 절연층(402)을 형성한다(도 6c 참조).
게이트 절연층(402)은, 플라즈마 CVD법 또는 스퍼터링법 등에 의해, 산화실리콘층, 질화실리콘층, 산화질화실리콘층, 질화산화실리콘층, 또는 산화알루미늄층을 임의로 이용하여, 단층 구조 또는 적층 구조로 형성할 수 있다. 게이트 절연층(402)에 가능한 수소가 적게 포함되도록 스퍼터링법으로 게이트 절연층(402)을 형성하는 것이 바람직하다. 스퍼터링법에 의해 산화실리콘층을 형성하는 경우에는, 타겟으로서 실리콘 타겟 또는 석영 타겟을 이용하고, 스퍼터링 가스로서 산소 또는, 산소 및 아르곤의 혼합 가스를 이용한다.
게이트 절연층(402)은, 소스 전극층 또는 드레인 전극층(415a), 소스 전극층 또는 드레인 전극층(415b)측으로부터 산화실리콘층과 질화실리콘층을 적층한 구조를 가질 수 있다. 예를 들면, 제1 게이트 절연층으로서 두께 5 nm 이상 300 nm 이하의 산화실리콘층(SiOx(x>0))을 형성하고, 제1 게이트 절연층 위에 제2 게이트 절연층으로서 두께 50 nm 이상 200 nm 이하의 질화실리콘층(SiNy(y>0))을 적층한다; 따라서, 두께 100 nm의 게이트 절연층이 형성될 수 있다. 본 실시예에서는, 압력이 0.4 Pa, 고주파전원이 1.5 kW, 산소 및 아르곤(산소유량 25 sccm : 아르곤유량 25 sccm = 1 : 1) 분위기에서 RF 스퍼터링법에 의해 두께 100 nm의 산화실리콘층을 형성한다.
다음으로, 제3 포토리소그래피 공정이 실시된다. 레지스트 마스크가 형성되고, 선택적으로 에칭을 행하여 게이트 절연층(402)의 일부를 제거하고, 소스 전극층 또는 드레인 전극층(415a), 소스 전극층 또는 드레인 전극층(415b)에 도달하는 개구(421a, 421b)를 형성한다(도 6d 참조).
다음에, 게이트 절연층(402) 및 개구(421a, 421b) 위에 도전층을 형성한 후, 제4 포토리소그래피 공정에서 게이트 전극층(411), 배선층(414a, 414b)을 형성한다. 레지스트 마스크는 잉크젯법으로 형성될 수 있다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않는다. 따라서, 제조 비용을 감소시킬 수 있다.
또한, 게이트 전극층(411) 및 배선층(414a, 414b)은 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속재료 또는 이 재료들을 주성분으로 포함하는 합금재료를 이용하여 단층 구조 또는 적층 구조로 형성될 수 있다.
게이트 전극층(411), 배선층(414a, 414b)의 2층 적층 구조로서, 예를 들어, 알루미늄층 위에 몰리브덴층이 적층된 2층 구조, 구리층 위에 몰리브덴층이 적층된 2층 구조, 구리층 위에 질화 티타늄층 혹은 질화 탄탈이 적층된 2층 구조 또는 질화 티타늄층과 몰리브덴층이 적층된 2층 구조로 하는 것이 바람직하다. 3층 구조로는, 텅스텐층 또는 질화텅스텐층, 알루미늄과 실리콘의 합금층 또는 알루미늄과 티타늄의 합금층, 질화티타늄층 또는 티타늄층을 적층하는 것이 바람직하다. 투광성(light-transmitting)을 갖는 도전층을 이용해서 게이트 전극층을 형성할 수 있다. 투광성을 갖는 도전층의 일례로는, 투광성 도전성 산화물 등이 있을 수 있다.
본 실시예에서는 게이트 전극층(411), 배선층(414a, 414b)으로서 스퍼터링법에 의해 두께 150 nm의 티타늄층을 형성한다.
다음에, 불활성 가스 분위기 또는 산소 가스 분위기에서 제2 가열 처리(바람직하게는 200 ℃ 이상 400 ℃ 이하, 예를 들면 250 ℃ 이상 350 ℃ 이하)를 행한다. 본 실시예에서는, 질소 분위기에서 250 ℃로 1시간동안 제2 가열 처리를 행한다. 제2 가열 처리는, 박막 트랜지스터(410) 위에 보호 절연층이나 평탄화 절연층을 형성한 후에 행해질 수 있다.
또한 대기 중에서, 100 ℃ 이상 200 ℃ 이하, 1시간 이상 30시간 이하로 가열 처리를 행할 수 있다. 이 가열 처리는 일정한 가열 온도로 수행될 수 있다. 또한, 실온으로부터 100 ℃ 이상 200 ℃ 이하의 가열 온도로의 승온과, 가열 온도로부터 실온까지의 강온을 복수회 반복해서 행할 수 있다. 또한, 이 가열 처리를 감압 하에서 행할 수 있다. 감압 하에서는, 가열 시간을 단축할 수 있다.
이상의 공정으로, 수소, 수분, 수소화물, 수산화물의 농도가 저감된 산화물 반도체층(412)을 갖는 박막 트랜지스터(410)를 형성할 수 있다(도 6e 참조). 박막 트랜지스터(410)는, 실시예 1 또는 실시예 2의 논리 회로에 포함되는 박막 트랜지스터로서 이용할 수 있다.
박막 트랜지스터(410) 위에 보호 절연층이나 평탄화를 위한 평탄화 절연층을 설치할 수 있다. 예를 들면, 산화실리콘층, 질화실리콘층, 산화질화실리콘층, 질화산화실리콘층, 산화알루미늄층을 임의로 이용하여 단층 구조 또는 적층 구조를 갖는 보호 절연층을 형성할 수 있다.
도시되지 않았으나, 평탄화 절연층은, 폴리이미드, 아크릴 수지, 벤조시클로부텐 수지, 폴리아미드, 에폭시 수지 등의 내열성을 갖는 유기 재료를 이용하여 형성될 수 있다. 상기 유기 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인 붕소 유리) 등을 이용할 수 있다. 이들 재료를 이용하여 형성되는 복수의 절연층을 적층함으로써, 평탄화 절연층을 형성할 수 있다.
실록산계 수지는 실록산계 재료를 출발 재료로 이용하여 형성된 Si-O-Si결합을 포함하는 수지에 대응한다. 실록산계 수지는 게임기(예를 들면 알킬기나 아릴기)나 플루오르기를 치환기로서 포함할 수 있다. 또한, 게임기는 플루오르기를 포함할 수 있다.
평탄화 절연층의 형성 방법은, 특별히 한정되지 않는다. 그리고, 그 재료에 따라서, 스퍼터법, SOG법, 스핀 코팅법, 디핑법, 스프레이 코팅법, 액적토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄등) 등의 방법, 또는 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등의 수단이 이용될 수 있다.
상술한 바와 같이 산화물 반도체층을 형성할 때, 반응 분위기 내의 잔류 수분을 제거함으로써, 해당 산화물 반도체층 내의 수소 및 수소화물의 농도를 감소시킬 수 있다. 그로 인해, 산화물 반도체층의 안정화를 도모할 수 있다.
전술한 박막 트랜지스터를 포함하는 실시예 1 및 실시예 2의 논리 회로는 안정된 전기 특성 및 높은 신뢰성을 가질 수 있다.
본 실시예는, 다른 실시예와 적절히 조합해서 실시하는 것이 가능하다.
(실시예 4)
본 실시예에서는, 실시예 1 또는 실시예 2의 논리 회로에 포함된 박막 트랜지스터의 다른 일례에 대해서 기술한다. 실시예 3과 동일 부분 또는 마찬가지의 기능을 갖는 부분과 공정은, 실시예 3과 마찬가지로 하고, 그 반복 설명은 생략한다. 또한 같은 부분(portion)의 상세한 설명도 생략한다.
본 실시예의 박막 트랜지스터 및 그 제조 방법의 일 실시예를 도 7 및 도 8을 이용하여 설명한다.
도 7a 및 7b는 박막 트랜지스터의 평면 및 단면 구조의 일례를 나타낸다. 도 7a, 7b에 도시된 박막 트랜지스터(460)는 톱 게이트 박막 트랜지스터의 하나이다.
도 7a는 톱 게이트 구조의 박막 트랜지스터(460)의 평면도이며, 도 7b는 도 7a의 선 D1-D2을 따라서 본 단면도이다.
박막 트랜지스터(460)는 절연면(insulating surface)을 갖는 기판(450) 위에, 절연층(457), 소스 전극층 또는 드레인 전극층(465a)(465a1, 465a2), 산화물 반도체층(462), 소스 전극층 또는 드레인 전극층(465b), 배선층(468), 게이트 절연층(452), 게이트 전극층(461)(461a, 461b)을 포함한다. 소스 전극층 또는 드레인 전극층(465a)(465a1, 465a2)은 배선층(468)을 통해 배선층(464)과 전기적으로 접속된다. 도시되어 있지 않지만, 소스 전극층 또는 드레인 전극층(465b)도 게이트 절연층(452)에 설치된 개구를 통해 배선층과 전기적으로 접속된다.
이하, 도 8a 내지 8e를 참조하여, 기판(450) 위에 박막 트랜지스터(460)를 제조하는 공정을 설명한다.
우선, 절연면을 갖는 기판(450) 위에 기초막(base film)인 절연층(457)을 형성한다.
본 실시예에서는, 절연층(457)으로서, 스퍼터링법에 의해 산화실리콘층을 형성한다. 기판(450)을 처리실로 반송하고, 수소 및 수분이 제거된 고순도 산소를 포함하는 스퍼터링 가스를 도입함으로써, 실리콘 타겟 또는 석영(바람직하게는 합성 석영)을 이용하여 기판(450) 위에 절연층(457)으로서 산화실리콘층을 형성한다. 스퍼터링 가스로서 산소 또는 산소 및 아르곤의 혼합 가스를 이용한다.
예를 들면, 스퍼터링 가스의 순도가 6N이며, 석영(바람직하게는 합성 석영)을 이용하고, 기판온도는 108 ℃, 기판과 타겟 간의 거리(T-S간 거리)는 60 mm, 압력은 0.4 Pa, 고주파전원은 1.5 kW, 산소 및 아르곤(산소 유량 25 sccm:아르곤 유량 25 sccm = 1:1)을 포함하는 분위기에서 RF 스퍼터링법에 의해 산화 실리콘층을 형성한다. 산화 실리콘층의 두께는 100 nm이다. 또한, 석영(바람직하게는 합성 석영) 대신에 실리콘 타겟은 산화실리콘층이 형성될 때 사용되는 타겟으로 이용될 수 있다.
이 경우에, 처리실 내의 잔류 수분을 제거하면서 절연층(457)을 형성하는 것이 바람직하다. 이는 절연층(457)에 수소, 수산기 또는 수분이 포함되지 않도록 하기 위해서이다. 크라이오 펌프를 이용해서 배기한 성막실은, 예를 들면, 수소 원자나, 물(H2O) 등 수소 원자를 포함하는 화합물이 배기되기 때문에, 해당 성막실에서 형성된 절연층(457)의 불순물의 농도를 감소시킬 수 있다.
절연층(457)을 형성할 때에 이용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이, ppm 또는 ppb 정도의 농도까지 제거된 고순도 가스를 이용하는 것이 바람직하다.
또한, 절연층(457)은, 예를 들면, 기판(450) 측으로부터 질화실리콘층, 질화산화실리콘층, 질화알루미늄층, 질화산화알루미늄층 등의 질화물 절연층과, 상기 산화물 절연층의 적층 구조일 수 있다.
예를 들면, 수소 및 수분이 제거되고 고순도 질소를 포함하는 스퍼터링 가스를 도입하고 실리콘 타겟을 이용함으로써, 질화실리콘층은 산화실리콘층 및 기판 사이에 형성된다. 이 경우에도, 산화실리콘층과 마찬가지로, 처리실 내의 잔류 수분을 제거하면서 질화실리콘층을 형성하는 것이 바람직하다.
다음에, 절연층(457) 위에, 도전층을 형성하고, 제1 포토리소그래피 공정이 행해진다. 레지스트 마스크를 도전층 위에 형성하고, 선택적으로 에칭을 행해서 소스 전극층 또는 드레인 전극층(465a1, 465a2)을 형성한다. 그 이후에, 레지스트 마스크를 제거한다(도 8a 참조). 소스 전극층 또는 드레인 전극층(465a1, 465a2)은 단면도에서는 분단된 것으로 보이지만 연속한 층이다. 소스 전극층, 드레인 전극층은 테이퍼 형상인 것이 바람직하다. 이는 위에 적층하는 게이트 절연층의 피복성이 향상될 수 있기 때문이다.
소스 전극층 또는 드레인 전극층(465a1, 465a2)의 재료로서는, Al, Cr, Cu, Ta, Ti, Mo, W에서 선택된 원소, 또는 전술한 원소를 성분으로 하는 합금 등을 예로 들 수 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨, 토륨으로부터 선택된 어느 하나 또는 복수의 재료를 이용할 수 있다. 도전층은 단층 구조 또는 2층 이상의 적층 구조를 가질 수 있다. 예를 들면, 실리콘을 포함하는 알루미늄층의 단층 구조, 알루미늄층 위에 티타늄층이 적층된 2층 구조, Ti층, 알루미늄층, Ti층이 순서대로 적층된 3층 구조 등이 가능하다. 또한, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), Nd(네오디뮴), Sc(스칸듐)로부터 선택된 하나 또는 복수의 원소와 Al을 조합한 층, 합금층 혹은 질화층을 이용할 수 있다.
본 실시예에서는 소스 전극층 또는 드레인 전극층(465a1, 465a2)으로서 스퍼터링법에 의해 두께 150 nm의 티타늄층을 형성한다.
다음에, 게이트 절연층(457) 및 소스 전극층 또는 드레인 전극층(465a1, 465a2) 위에, 두께 2 nm 이상 200 nm 이하의 산화물 반도체층을 형성한다.
다음에, 산화물 반도체층을 형성하고, 제2 포토리소그래피 공정에서 섬 형상의 산화물 반도체층(462)으로 가공한다(도 8b 참조). 본 실시예에서는, 산화물 반도체층으로서 In-Ga-Zn-O계 금속 산화물 타겟을 이용해서 스퍼터링법에 의해 형성한다.
산화물 반도체층은, 감압 상태로 유지된 처리실 내에 기판을 유지하고, 잔류 수분을 제거한 처리실 내에 수소 및 수분이 제거된 스퍼터링 가스를 도입하여, 금속 산화물을 타겟으로 사용하여 기판(450) 위에 산화물 반도체층을 형성한다. 처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프(entrapment vacuum pump)를 이용하는 것이 바람직하다. 예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 구비한 것일 수 있다. 크라이오 펌프를 이용해서 배기한 성막실은, 예를 들면, 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소원자를 포함하는 화합물도) 등이 배기되기 때문에, 해당 성막실에서 형성한 산화물 반도체층에 포함되는 불순물의 농도를 감소시킬 수 있다. 산화물 반도체층 형성 시에 기판을 가열할 수 있다.
산화물 반도체층을 형성할 때 이용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이, ppm 또는 ppb 정도의 농도까지 제거된 고순도 가스를 이용하는 것이 바람직하다.
성막 조건의 일례로서는, 기판 온도는 실온, 기판과 타겟 간의 거리는 60 mm, 압력은 0.4 Pa, 직류(DC) 전원은 O.5 kW, 산소 및 아르곤(산소유량 15 sccm : 아르곤유량 30 sccm)을 포함하는 분위기의 조건이 적용된다. 펄스 직류(DC) 전원을 이용하면, 막 형성에서 생성된 가루 물질(입자 또는 먼지라로도 언급)을 경감할 수 있고 두께 분포도 균일하게 할 수 있기 때문에 바람직하다. 산화물 반도체층은 바람직하게는 5 nm 이상 30 nm 이하로 한다. 사용되는 산화물 반도체 재료에 따라 적절한 두께는 서로 다르며, 재료에 따라서 적절히 두께를 선택할 수 있다.
본 실시예에서는, 에칭액으로서 인산과 아세트산과 질산을 혼합한 용액을 이용한 웨트 에칭법에 의해, 산화물 반도체층을 섬 형상의 산화물 반도체층(462)으로 가공한다.
다음으로, 산화물 반도체층(462)에 제1 가열 처리를 행한다. 제1 가열 처리 온도는, 400 ℃ 이상 750 ℃ 이하, 바람직하게는 400 ℃ 이상 기판의 왜곡점 미만으로 한다. 여기에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체층에 대하여 450 ℃로 질소 분위기에서 1시간 동안 가열 처리를 행한후, 산화물 반도체층에 물이나 수소가 혼입하는 것을 방지하도록, 대기에 접촉하지 않는다. 이에 의해, 산화물 반도체층이 얻어진다. 이 제1 가열 처리에 의해 산화물 반도체층(462)의 탈수화 또는 탈수소화를 행할 수 있다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 구비할 수 있다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. 예를 들면, 제1 가열 처리로서, 650 ℃ 내지 700 ℃의 고온으로 가열한 불활성 가스에 기판을 이동시켜서 넣고, 몇 분간 가열한 후, 기판을 이동시켜서 고온으로 가열한 불활성 가스로부터 취출하는 GRTA를 행할 수 있다. GRTA은 단시간에 고온가열 처리를 가능하게 한다.
제1 가열 처리에서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또한, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999 %) 이상, 바람직하게는 7N(99.99999 %) 이상(즉 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)으로 하는 것이 바람직하다.
또한, 산화물 반도체층은 제1 가열 처리 조건 또는 산화물 반도체층의 재료에 따라서 미결정층(microcrystalline layer) 또는 다결정층(polycrystalline layer)으로 결정화 될 수 있다.
또한, 산화물 반도체층의 제1 가열 처리는, 섬 형상의 산화물 반도체층으로 가공하기 전의 산화물 반도체층에 행해질 수도 있다. 그 경우에는, 제1 가열 처리 후에, 가열 장치로부터 기판을 취출하고, 포토리소그래피 공정을 행한다.
산화물 반도체층에 대한 탈수화 또는 탈수소화의 효과를 발휘하는 가열 처리는, 산화물 반도체층 형성 후, 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 더 적층시킨 후, 소스 전극층 및 드레인 전극층 위에 게이트 절연층을 형성한 후의 어느 시기에도 수행될 수 있다.
다음에, 절연층(457) 및 산화물 반도체층(462) 위에 도전층을 형성하고, 제3 포토리소그래피 공정이 행해진다. 도전층 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 소스 전극층 또는 드레인 전극층(465b) 및 배선층(468)을 형성한다. 그 이후, 레지스트 마스크를 제거한다(도 8c 참조). 소스 전극층 또는 드레인 전극층(465b) 및 배선층(468)은 소스 전극층 또는 드레인 전극층(465a1, 465a2)과 마찬가지의 재료 및 공정을 이용하여 형성할 수 있다.
본 실시예에서는 소스 전극층 또는 드레인 전극층(465b) 및 배선층(468)으로서 스퍼터링법에 의해 두께 150 nm의 티타늄층을 형성한다. 본 실시예에서는, 소스 전극층 또는 드레인 전극층(465a1, 465a2)과 소스 전극층 또는 드레인 전극층(465b)에 같은 티타늄막을 이용하기 때문에, 소스 전극층 또는 드레인 전극층(465a1, 465a2)과 소스 전극층 또는 드레인 전극층(465b)은 에칭 선택성(etching selectivity)에 있어서 동일하거나 실질적으로 동일하다. 따라서, 소스 전극층 또는 드레인 전극층(465a1, 465a2)이, 소스 전극층 또는 드레인 전극층(465b)의 에칭 시에 에칭되지 않도록, 산화물 반도체층(462)으로 덮여지지 않는 소스 전극층 또는 드레인 전극층(465a2) 위에 배선층(468)을 구비한다. 에칭 공정에 있어서, 소스 전극층 또는 드레인 전극층(465a1, 465a2)과 소스 전극층 또는 드레인 전극층(465b)과의 높은 선택비를 제공하는 다른 재료를 이용하는 경우에는, 에칭 시에 소스 전극층 또는 드레인 전극층(465a2)을 보호하는 배선층(468)은 반드시 구비하지 않아도 된다.
도전층의 에칭 시에, 산화물 반도체층(462)이 제거되지 않도록 재료 및 에칭 조건을 적절히 조절한다.
본 실시예에서는, 도전층으로서 Ti층을 이용하고, 산화물 반도체층(462)에는 In-Ga-Zn-O계 산화물 반도체를 이용하고, 에칭액으로서 암모니아과산화수소수용액(암모니아, 물, 과산화수소수의 혼합액)을 이용한다.
제3 포토리소그래피 공정에서는, 산화물 반도체층(462)은 일부만이 에칭되어, 홈(오목부)를 갖는 산화물 반도체층이 될 수 있다. 소스 전극층 또는 드레인 전극층(465b), 배선층(468)을 형성하기 위해 사용되는 레지스트 마스크를 잉크젯법으로 형성할 수 있다. 레지스트 마스크를 잉크젯법으로 형성하면, 포토마스크를 사용하지 않는다. 따라서, 제조 비용을 감소시킬 수 있다.
다음에, 절연층(457), 산화물 반도체층(462), 소스 전극층 또는 드레인 전극층(465a1, 465a2), 소스 전극층 또는 드레인 전극층(465b) 및 배선층(468) 위에 게이트 절연층(452)을 형성한다.
게이트 절연층(452)은, 플라즈마 CVD법 또는 스퍼터링법 등을 사용하고, 산화실리콘층, 질화실리콘층, 산화질화실리콘층, 질화산화실리콘층, 또는 산화알루미늄층을 임의로 이용하여 단층 구조 또는 적층 구조로 형성할 수 있다. 게이트 절연층(452) 내에 수소가 가능하면 적게 포함되게 하기 위해서는, 스퍼터링법으로 게이트 절연층(452)을 형성하는 것이 바람직하다. 스퍼터링법에 의해 산화실리콘막을 성막하는 경우에는, 타겟으로서 실리콘 타겟 또는 석영 타겟을 이용하고, 스퍼터링 타겟으로서 산소 또는 산소 및 아르곤의 혼합 가스를 이용한다.
게이트 절연층(452)은, 소스 전극층 또는 드레인 전극층(465a1, 465a2) 및 소스 전극층 또는 드레인 전극층(465b) 측에서 산화실리콘층과 질화실리콘층을 적층한 구조를 가질 수 있다. 본 실시예에서는, 압력이 0.4 Pa, 고주파전원 1.5 kW, 산소 및 아르곤(산소유량 25 sccm:아르곤유량 25 sccm = 1:1)을 포함하는 분위기에서 RF 스퍼터링법에 의해 두께 100 nm의 산화실리콘층을 형성한다.
다음에, 제4 포토리소그래피 공정이 행해진다. 레지스트 마스크를 형성하고, 선택적으로 에칭을 행해서 게이트 절연층(452)의 일부를 제거하여, 배선층(468)에 도달하는 개구(423)를 형성한다(도 8d 참조). 도시하지 않은 이 개구(423)의 형성 시에 소스 전극층 또는 드레인 전극층(465b)에 도달하는 개구를 형성할 수 있다. 본 실시예에서는, 소스 전극층 또는 드레인 전극층(465b)에 도달하는 개구는 층간 절연층을 더 적층한 후에 형성하고, 전기적으로 접속하는 배선층을 개구에서 형성한다.
다음에, 게이트 절연층(452) 위 및 개구(423)에 도전층을 형성한 후, 제5 포토리소그래피 공정에서 게이트 전극층(461)(461a, 461b) 및 배선층(464)을 형성한다. 레지스트 마스크를 잉크젯법으로 형성할 수 있음에 유념해야 한다. 레지스트 마스크를 잉크젯법으로 형성하면, 포토마스크를 사용하지 않는다. 따라서 제조 비용을 감소시킬 수 있다.
또한, 게이트 전극층(461)(461a, 461b) 및 배선층(464)은 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속재료 또는 이 재료들을 주성분으로 포함하는 합금재료를 이용하여 단층 구조 또는 적층 구조로 형성될 수 있다.
본 실시예에서는 게이트 전극층(461)(461a, 461b), 배선층(464)으로서 스퍼터링법에 의해 두께 150 nm의 티타늄층을 형성한다.
다음에, 불활성 가스 분위기 또는 산소 가스 분위기에서 제2 가열 처리(바람직하게는 200 ℃ 이상 400 ℃ 이하, 예를 들면 250 ℃ 이상 350 ℃ 이하)를 행한다. 본 실시예에서는, 질소 분위기에서 250 ℃로, 1시간 동안 제2 가열 처리를 행한다. 제2 가열 처리는 박막 트랜지스터(460) 위에 보호 절연층이나 평탄화 절연층을 형성한 후에 행할 수도 있다.
또한 대기 중에서, 100 ℃ 이상 200 ℃ 이하로, 1시간 이상 30시간 이하의 가열 처리를 행할 수 있다. 이 가열 처리는 일정한 가열 온도로 행해질 수 있다. 이와 달리, 실온으로부터 100 ℃ 이상 200 ℃ 이하의 가열 온도로의 승온과, 가열 온도로부터 실온까지의 강온을 복수회 반복해서 행할 수 있다. 또한, 이 가열 처리를 감압 하에서 행할 수 있다. 감압 하에서, 가열 시간을 단축할 수 있다.
이상의 공정으로, 수소, 수분, 수소화물, 수산화물의 농도가 저감된 산화물 반도체층(462)을 갖는 박막 트랜지스터(460)를 형성할 수 있다(도 8e 참조).
박막 트랜지스터(460) 위에 보호 절연층이나 평탄화를 위한 평탄화 절연층을 설치할 수 있다. 도시하지 않았으나, 소스 전극층 또는 드레인 전극층(465b)에 도달하는 개구를 형성할 수 있다. 이 실시예에서, 게이트 절연층(452), 보호 절연층이나 평탄화 절연층에 소스 전극층 또는 드레인 전극층(465b)에 도달하는 개구를 형성하고, 그 개구에서 소스 전극층 또는 드레인 전극층(465b)과 전기적으로 접속하는 배선층을 형성한다.
상술한 바와 같이 산화물 반도체 막을 성막할 때에, 반응 분위기 내의 잔류 수분을 제거함으로써, 해당 산화물 반도체 막 내의 수소 및 수소화물의 농도를 감소시킬 수 있다. 그것에 의해 산화물 반도체 막의 안정화를 도모할 수 있다.
전술한 박막 트랜지스터를 포함하는 실시예 1 및 실시예 2의 논리 회로는 안정된 전기 특성 및 높은 신뢰성을 가진다.
본 실시예는, 다른 실시예와 적절히 조합해서 실시하는 것이 가능하다.
(실시예 5)
본 실시예에서는, 실시예 1 또는 실시예 2의 논리 회로가 갖는 박막 트랜지스터의 다른예에 대해서 도시한다. 실시예 3 또는 실시예 4와 동일 부분은 실시예 3 또는 실시예 4와 마찬가지로 하면 되고 그 반복 설명은 생략한다. 또한 같은 부분의 상세한 설명도 생략한다.
본 실시예의 박막 트랜지스터를 도 9a 및 도 9b를 참조하여 설명한다.
도 9a, 9b에 박막 트랜지스터의 단면 구조의 일례를 도시한다. 도 9a, 9b의 박막 트랜지스터(425, 426)는, 산화물 반도체층이 도전층과 게이트 전극층 사이에 끼워진 박막 트랜지스터의 하나이다.
또한, 도 9a, 9b에서, 기판은 실리콘 기판을 이용하고, 실리콘 기판(420) 위에 절연층(422) 위에 박막 트랜지스터(425, 426)가 각각 설치된다.
도 9a에서는, 적어도 산화물 반도체층(412) 전체와 중첩되도록 실리콘 기판(420) 위에 형성된 절연층(422)과 절연층(407) 사이에 도전층(427)이 설치된다.
도 9b는, 절연층(422)과 절연층(407) 사이의 도전층이, 도전층(424)과 같이 에칭에 의해 가공되어, 적어도 채널 형성 영역을 포함하는 산화물 반도체층(412)의 일부와 겹치는 예를 도시한다.
도전층(427, 424)은 후공정에서 행해지는 가열 처리 온도에 견딜 수 있는 금속재료를 이용해 각각 형성될 수 있는데, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), Nd(네오디뮴), 스칸듐(Sc)으로부터 선택된 원소, 전술한 임의의 원소를 조합한 합금막, 또는 전술한 원소를 성분으로 포함하는 질화물 등을 이용할 수 있다. 또한, 도전층(427, 424)은 단층 구조 또는 적층 구조일 수 있고, 예를 들면 텅스텐층의 단층, 또는 질화텅스텐층과 텅스텐층의 적층 구조 등을 이용할 수 있다.
도전층(427, 424)은 전위가 박막 트랜지스터(425, 426)의 게이트 전극층(411)과 같거나 상이할 수 있다. 도전층(427, 424)은 제2 게이트 전극층으로서 각각 기능할 수도 있다. 또한, 도전층(427, 424)의 전위가 GND, 0V 등의 고정 전위일 수 있다.
도전층(427, 424)에 의해 박막 트랜지스터(425, 426)의 전기 특성을 제어할 수 있다.
본 실시예는, 다른 실시예와 적절히 조합해서 실시할 수 있다.
(실시예 6)
본 실시예에서는, 실시예 1 또는 실시예 2의 논리 회로에 포함된 박막 트랜지스터의 일례에 대해 도시한다.
본 실시예의 박막 트랜지스터 및 그 제조 방법의 일 실시예를 도 10을 참조하여 설명한다.
도 10e에 박막 트랜지스터의 단면 구조의 일례를 나타낸다. 도 10e에 도시하는 박막 트랜지스터(390)는 보텀 게이트 박막 트랜지스터의 하나로 역스태거형 박막 트랜지스터(inverted staggered 박막 트랜지스터)라고도 한다.
박막 트랜지스터(390)는 싱글 게이트 박막 트랜지스터를 이용하여 설명했지만, 필요에 따라서 복수의 채널 형성 영역을 포함하는 멀티 게이트 박막 트랜지스터도 형성할 수 있다.
도 10a 내지 도 10e를 참조하여, 기판(394) 위에 박막 트랜지스터(390)를 제조하는 공정을 설명한다.
우선, 절연면을 갖는 기판(394) 위에 도전층을 형성한 후, 제1 포토리소그래피 공정에 의해 게이트 전극층(391)을 형성한다. 형성된 게이트 전극층은 테이퍼 형상이 바람직한데, 이는 위에 적층되는 게이트 절연층의 피복성이 향상될 수 있기 때문이다. 레지스트 마스크를 잉크젯법으로도 형성할 수 있다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않는다. 따라서, 제조 비용을 감소시킬 수 있다.
이후의 가열 처리에 견딜 수 있는 정도의 내열성을 갖는 한, 절연면을 갖는 기판(394)으로 사용할 수 있는 기판에 큰 제한은 없다. 바륨 붕소규소산 유리나 알루미노 붕소규소산 유리 등의 유리 기판을 이용할 수 있다.
이후에 행해지는 가열 처리의 온도가 높을 경우에는, 유리 기판으로서 왜곡점이 730 ℃ 이상인 것을 이용하는 것이 바람직하다. 또한, 유리 기판 재료로서는, 예를 들면, 알루미노 실리케이트 유리, 알루미노 붕소규소산 유리, 바륨 붕소규소산 유리 등의 유리 재료가 이용된다. 산화 바륨(BaO)을 붕산(B203)보다 많이 포함시킴으로써 일반적으로 유리의 내열성 및 실용성이 향상된다. 이 때문에, B203보다 BaO를 많이 포함하는 유리 기판을 이용하는 것이 바람직하다
상술한 유리 기판 대신에, 세라믹 기판, 석영기판, 사파이어 기판 등의 절연체를 이용한 기판을 기판(394)으로 이용할 수 있다. 또한, 결정화 유리 기판 등을 이용할 수 있다. 또한, 플라스틱 기판 등도 적절히 이용할 수 있다.
기초층으로 되는 절연층을 기판(394)과 게이트 전극층(391) 사이에 구비할 수 있다. 기초층은, 기판(394)으로부터의 불순물 원소의 확산을 방지하는 기능이 있고, 질화실리콘층, 산화실리콘층, 질화산화실리콘층, 또는 산화질화실리콘층을 임의로 이용하여 단층 구조 또는 적층 구조로 형성될 수 있다.
또한, 게이트 전극층(391)의 재료는, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 이용하고, 단층 구조 또는 적층 구조로 형성할 수 있다.
예를 들어, 게이트 전극층(391)의 2층 구조로서는, 알루미늄층 위에 몰리브덴층이 적층된 2층 구조, 구리층 위에 몰리브덴층이 적층된 2층 구조, 구리층 위에 질화티타늄층 혹은 질화탄탈층이 적층된 2층 구조, 질화 티타늄층과 몰리브덴층이 적층된 2층 구조, 또는 질화텅스텐층과 텅스텐층이 적층된 2층 구조로 하는 것이 바람직하다. 3층의 적층 구조로는, 텅스텐층 또는 질화텅스텐층과, 알루미늄과 실리콘의 합금층 또는 알루미늄과 티타늄의 합금층과, 질화티타늄층 또는 티타늄층이 적층된 것이 바람직하다. 투광성을 갖는 도전층을 이용해서 게이트 전극층을 형성할 수 있다. 투광성을 갖는 도전층으로서는, 투광성 도전성 산화물을 일 예로 들 수 있다.
다음으로, 게이트 전극층(391) 위에 게이트 절연층(397)을 형성한다.
게이트 절연층(397)은 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여, 산화실리콘층, 질화실리콘층, 산화질화실리콘층, 질화산화실리콘층, 또는 산화알루미늄층을 단층 구조 또는 적층 구조로 형성할 수 있다. 게이트 절연층(397) 내에 수소가 가능한 적게 포함되도록 하기 위해서는, 스퍼터링법으로 게이트 절연층(397)을 형성하는 것이 바람직하다. 스퍼터링법에 의해 산화실리콘층을 형성하는 경우에는, 타겟으로서 실리콘 타겟 또는 석영 타겟을 이용하고, 스퍼터링 가스로서 산소 또는 산소 및 아르곤의 혼합 가스를 이용한다.
게이트 절연층(397)은, 게이트 전극층(391)측으로부터 질화실리콘층과 산화실리콘층을 적층한 구조를 가질 수 있다. 예를 들면, 제1 게이트 절연층으로서 스퍼터링법에 의해 두께 50 nm 이상 200 nm 이하의 질화실리콘층(SiNy(y>0))을 형성하고, 제1 게이트 절연층 위에 제2 게이트 절연층으로서 두께 5 nm 이상 300 nm 이하의 산화실리콘층(SiOx(x>0))을 적층한다. 따라서, 두께 100 nm의 게이트 절연층이 형성될 수 있다.
또한, 게이트 절연층(397) 및 산화물 반도체층(393)에 수소, 수산기 및 수분이 가능한 적게 포함 되도록 하기 위해서, 성막의 전처리로서, 스퍼터링 장치의 예비 가열실에서 게이트 전극층(391)이 형성된 기판(394), 또는 게이트 절연층(397)까지 형성된 기판(394)을 예비 가열하여, 기판(394)에 흡착된 수소, 수분 등의 불순물을 제거하여 배기하는 것이 바람직하다. 또한, 예비 가열 온도는, 100 ℃ 이상 400 ℃ 이하, 바람직하게는 150 ℃ 이상 300 ℃ 이하이다. 예비 가열실에 설치하는 배기 수단은 크라이오 펌프가 바람직하다. 또한, 이 예비 가열의 처리는 생략할 수 있다. 또한 이 예비 가열은, 산화물 절연층(396)의 형성 전에 행할 수 있고 소스 전극층(395a) 및 드레인 전극층(395b)까지 형성한 기판(394)에도 마찬가지로 행할 수 있다.
다음에, 게이트 절연층(397) 위에 두께 2 nm 이상 200 nm 이하의 산화물 반도체층(393)을 형성한다(도 10a 참조).
또한, 산화물 반도체층(393)을 스퍼터링법에 의해 형성하기 전에, 아르곤 가스를 도입해서 플라즈마를 생성시키는 역 스퍼터링으로, 게이트 절연층(397)의 표면에 부착되어 있는 먼지를 제거하는 것이 바람직하다. 역 스퍼터링이란, 타겟 측에 전압을 인가하지 않고, 아르곤 분위기에서 기판 측에 RF 전원을 이용해서 전압을 인가해, 표면을 개질하는 방법이다. 아르곤 분위기 대신에 질소 분위기, 헬륨 분위기, 산소 분위기 등을 이용할 수 있다.
산화물 반도체층(393)은 스퍼터링법에 의해 형성된다. 산화물 반도체층(393)은, In-Ga-Zn-O계, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, Sn-O계, 또는 Zn-O계의 산화물 반도체층을 이용한다. 본 실시예에서는, 산화물 반도체층(393)을 In-Ga-Zn-O계 금속 산화물 타겟을 이용해서 스퍼터링법에 의해 형성한다. 또한, 산화물 반도체층(393)은 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는 아르곤) 및 산소를 포함하는 혼합 분위기에서 스퍼터링법에 의해 형성할 수 있다. 스퍼터링법을 이용하는 경우, SiO2를 2 중량% 이상 10 중량% 이하 포함하는 타겟을 성막에 이용할 수 있다.
산화물 반도체층(393)을 스퍼터링법으로 형성하기 위한 타겟으로서, 산화 아연을 주성분으로 포함하는 금속 산화물 타겟을 이용할 수 있다. 금속 산화물 타겟의 다른 예로서는, In, Ga, Zn을 포함하는 산화물 반도체막 형성 타겟(조성비로서, In203:Ga203:ZnO = 1:1:1[mol], In:Ga:Zn = 1:1:0.5[atom])을 이용할 수 있다. 이와 달리, In, Ga, 및 Zn을 포함하는 금속 산화물 타겟으로서, In:Ga:Zn = 1:1:1[atom], 또는 In:Ga:Zn = 1:1:2[atom]의 조성비를 갖는 타겟을 이용할 수도 있다. 산화물 금속 타겟의 충전율은 90 % 이상 100 % 이하, 바람직하게는 95 % 이상 99.9 %이다. 충전율이 높은 금속 산화물 타겟을 이용함으로써, 치밀한 반도체 산화물 층이 형성된다.
감압 상태로 유지된 처리실 내에 기판을 유지하고, 기판을 실온 또는 400 ℃ 미만의 온도로 가열한다. 그리고, 수소 및 수분이 제거된 스퍼터링가스를 잔류 수분이 제거된 처리실에 도입하고, 금속 산화물을 타겟으로 사용하여 기판(394) 위에 산화물 반도체층(393)을 형성한다. 처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 구비한 것일 수 있다. 크라이오 펌프를 이용해서 배기한 성막실은, 수소 원자, 물(H2O)과 같은 수소 원자를 포함하는 화합물(더 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 배기되기 때문에, 해당 성막실에서 성막한 산화물 반도체 막에 포함되는 불순물의 농도를 감소시킬 수 있다. 크라이오 펌프를 이용하여 처리실 내에 잔류하는 수분을 제거하면서 스퍼터링에 의한 성막을 행함으로써, 산화물 반도체층(393)을 형성할 때의 기판온도는 실온 이상 400 ℃ 미만으로 할 수 있다.
성막 조건의 일례로서는, 기판과 타겟 간의 거리는 100 mm, 압력은 0.6 Pa, 직류(DC) 전원은 0.5 kW, 산소(산소 유량 비율 100 %) 분위기의 조건이 적용된다. 펄스 직류(DC) 전원을 이용하면, 성막에서 생성되는 가루 물질을 경감할 수 있고, 막 두께도 균일하게 되기 때문에 바람직하다. 산화물 반도체층은 바람직하게는 5 nm 이상 30 nm 이하로 한다. 사용하는 산화물 반도체 재료에 따라 적절한 두께는 서로 다르며, 재료에 따라서 적절히 두께를 선택할 수 있다.
스퍼터링법의 예에는 스퍼터링 전원으로 고주파 전원을 이용하는 RF 스퍼터링법과, DC 전원을 이용하는 DC 스퍼터링법이 있고, 또한 펄스적으로 바이어스를 인가하는 펄스 DC 스퍼터링법도 있다. RF 스퍼터링법은 주로 절연막을 성막하는 경우에 이용되고, DC 스퍼터링법은 주로 금속막을 성막하는 경우에 이용된다.
또한, 다른 재료의 복수 타겟을 설치할 수 있는 다원(multi-source) 스퍼터링 장치도 있다. 다원 스퍼터링 장치는, 동일 챔버에서 다른 재료막을 적층하여 성막하거나 동일 챔버에서 복수 종류의 재료를 동시에 성막을 위해 방전시켜 성막할 수 있다.
또한, 챔버 내부에 자석 시스템을 구비한 마그네트론 스퍼터링법을 이용하는 스퍼터링 장치가 있고, 글로우 방전을 사용하지 않고 마이크로파를 이용해서 발생시킨 플라즈마를 이용하는 ECR 스퍼터링법을 이용하는 스퍼터링 장치가 있다.
또한, 스퍼터링법을 이용하는 성막 방법으로서, 성막 중에 타겟 물질과 스퍼터링 가스 성분을 서로 화학반응시켜 그들의 화합물 박막을 형성하는 반응성 스퍼터링법 및 성막 중에 기판에도 전압을 인가하는 바이어스 스퍼터링법도 있다.
다음에, 산화물 반도체층(393)을 제2 포토리소그래피 공정에서 섬 형상의 산화물 반도체층(399)으로 가공한다(도 10b 참조). 섬 형상의 산화물 반도체층(399)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성할 수 있다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않는다. 따라서, 제조 비용을 감소시킬 수 있다.
게이트 절연층(397)에 컨택트 홀을 형성할 경우, 그 공정은 산화물 반도체층(399)의 형성 시에 행할 수 있다.
여기서의 산화물 반도체층(393)의 에칭은, 드라이 에칭, 웨트 에칭, 또는 양방을 모두 이용할 수 있다.
드라이 에칭에서의 에칭 가스로는, 염소를 포함하는 가스(염소계 가스, 예를 들면 염소(Cl2), 염화붕소(BCl3), 염화규소(SiCl4), 사염화탄소(CCl4) 등)가 사용되는 것이 바람직하다.
또한, 불소를 포함하는 가스(불소계 가스, 예를 들면 사불화탄소(CF4), 불화황(SF6), 불화질소(NF3), 트리플루오르메탄(CHF3) 등), 브롬화수소(HBr), 산소(02), 이들의 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 이용할 수 있다.
드라이 에칭법으로서는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 이용할 수 있다. 원하는 가공 형상으로 층을 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판 측의 전극에 인가되는 전력량, 기판 측의 전극온도 등)을 적절히 조절한다.
웨트 에칭에 이용하는 에칭액으로서는, 인산과 아세트산과 질산을 혼합한 용액 등을 이용할 수 있다. 또한, ITO07N(간토화학사제)을 이용할 수 있다.
웨트 에칭에서 사용되는 에칭액은 에칭된 재료와 함께 세정에 의해 제거된다. 에칭액 및 에칭된 재료를 포함하는 폐액을 정제하고, 재료를 재이용할 수 있다. 해당 에칭 후의 폐액으로부터 산화물 반도체층에 포함되는 인듐 등의 재료를 회수해서 재이용함으로써, 자원을 효율적으로 사용하여 저비용화 할 수 있다.
산화물 반도체층이 원하는 가공 형상으로 에칭될 수 있도록, 재료에 따라 에칭 조건(에칭액, 에칭 시간, 온도 등)을 적절히 조절한다.
다음 공정의 도전층을 형성하기 전에 역 스퍼터링을 행하여, 산화물 반도체층(399) 및 게이트 절연층(397)의 표면에 부착되어 있는 레지스트 잔여물(resist residue) 등을 제거하는 것이 바람직하다.
다음에, 게이트 절연층(397) 및 산화물 반도체층(399) 위에 도전층을 형성한다. 도전층을 스퍼터링법이나 진공증착법으로 형성할 수 있다. 도전층의 재료로서는 Al, Cr, Cu, Ta, Ti, Mo 또는 W에서 선택된 원소, 또는 전술한 원소를 조합한 합금층 등을 예로 들 수 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨, 토륨으로부터 선택된 하나 이상의 재료를 이용할 수 있다. 금속 도전층은 단층 구조나 2층 이상의 적층 구조를 가질 수 있다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄층 위에 티타늄층이 적층된 2층 구조, Ti층, 알루미늄층, Ti층이 순서대로 적층된 3층 구조 등을 예로 들 수 있다. 또한, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), Nd(네오디뮴), Sc(스칸듐)로부터 선택된 단수 또는 복수의 원소를 Al과 조합한 층, 합금층, 혹은 질화층을 이용할 수 있다.
제3 포토리소그래피 공정을 행한다. 도전층 위에 레지스트 마스크를 형성하고 선택적으로 에칭을 행하여, 소스 전극층(395a), 드레인 전극층(395b)을 형성한다. 그 이후 레지스트 마스크를 제거한다(도 10c 참조).
제3 포토리소그래피 공정에서의 레지스트 마스크 형성 시의 노광에는, 자외선이나 KrF 레이저광이나 ArF 레이저광을 이용한다. 산화물 반도체층(399) 위에 인접하는 소스 전극층의 하단부와 드레인 전극층의 하단부 사이의 간격 폭에 의해, 이후에 형성되는 박막 트랜지스터의 채널 길이 L이 결정된다. 채널 길이 L = 25 nm 미만에서 노광(light exposure)을 행할 경우에는, 수 nm 내지 수십 nm로 극히 파장이 짧은 극자외선(extreme ultraviolet)을 제3 포토리소그래피 공정에서의 레지스트 마스크 형성 시의 노광에 이용한다. 극자외선에 의한 노광은, 해상도가 높고 초점 심도도 크다. 따라서, 이후에 형성되는 박막 트랜지스터의 채널 길이 L을 10 nm 이상 1000 nm 이하로 설정할 수 있다. 따라서, 회로의 동작 속도를 고속화할 수 있고, 또한 오프-상태 전류값이 극히 작아서, 저소비 전력화도 도모할 수 있다.
도전층의 에칭 시에, 산화물 반도체층(399)이 제거되지 않도록 재료 및 에칭 조건을 적절히 조절한다.
본 실시예에서는, 금속 도전층으로서 Ti층을 이용하고, 산화물 반도체층(399)으로서 In-Ga-Zn-O계 산화물 반도체를 이용하고, 에칭액으로서 암모니아과산화수소수용액(암모니아, 물, 과산화수소수의 혼합액)을 이용한다.
제3 포토리소그래피 공정에서는, 산화물 반도체층(399)은 일부만이 에칭되어, 홈(오목부)을 갖는 산화물 반도체층이 형성될 수 있다. 소스 전극층(395a), 드레인 전극층(395b)을 형성하기 위해 사용되는 레지스트 마스크를 잉크젯법으로 형성할 수도 있다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않는다. 따라서, 제조 비용을 감소시킬 수 있다.
또한, 포토리소그래피 공정에서의 포토마스크 수 및 공정 수를 줄이기 위해서, 투과한 광이 복수의 강도를 갖도록 하는 노광 마스크인 다계조(multi-tone) 마스크를 이용하여 형성된 레지스트 마스크를 이용해서 에칭을 행할 수 있다. 다계조 마스크를 이용해서 형성한 레지스트 마스크는 복수의 두께를 갖고, 또한 에칭을 행함으로써 형상을 변형할 수 있기 때문에, 서로 다른 패턴을 제공하는 복수의 에칭 공정에 이용할 수 있다. 따라서, 하나의 다계조 마스크를 사용함으로써, 적어도 2종류의 다른 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서 노광 마스크 수가 감소될 수 있고, 대응하는 포토리소그래피 공정도 감소될 수 있기 때문에 공정의 간소화가 실현될 수 있다.
N2O, N2, 또는 Ar 등의 가스를 이용한 플라즈마 처리에 의해, 산화물 반도체층의 노출부의 표면에 흡착된 물을 제거할 수 있다. 또한, 산소와 아르곤의 혼합 가스를 이용해서 플라즈마 처리를 행할 수 있다.
플라즈마 처리를 행한 경우, 대기에 노출되는 일없이, 산화물 반도체층(399)의 일부에 접하는 보호 절연층으로서 산화물 절연층(396)을 형성한다(도 10d 참조). 본 실시예에서는, 산화물 반도체층(399)이 소스 전극층(395a), 드레인 전극층(395b)과 겹치지 않는 영역에서, 산화물 반도체층(399)과 산화물 절연층(396)이 접하도록 형성된다.
본 실시예에서는, 섬 형상의 산화물 반도체층(399), 소스 전극층(395a), 드레인 전극층(395b)까지 형성된 기판(394)을 실온 또는 100 ℃ 미만의 온도로 가열하고, 수소 및 수분이 제거된 고순도 산소를 포함하는 스퍼터링 가스를 도입해 실리콘 타겟을 이용함으로써, 결함을 갖는 산화실리콘층을 산화물 절연층(396)으로 형성한다.
예를 들면, 스퍼터링 가스의 순도가 6N이며, 붕소가 도프된 실리콘 타겟(저항값 0.01 Ωcm)을 이용하고, 기판과 타겟 간의 거리(T-S 간 거리)를 89 mm, 압력은 0.4 Pa, 직류(DC) 전원은 6 kW, 산소(산소유량비율 100 %) 분위기에서 펄스 DC 스퍼터링법에 의해 산화 실리콘층을 형성한다. 산화 실리콘층의 두께는 300 nm이다. 산화실리콘층을 형성하는 경우, 실리콘 타겟 대신에 석영(바람직하게는 합성 석영)을 타겟으로서 이용할 수 있다. 스퍼터링 가스로서 산소 또는, 산소 및 아르곤의 혼합 가스를 이용한다.
이 경우에, 처리실 내의 잔류 수분을 제거하면서 산화물 절연층(396)을 형성하는 것이 바람직하다. 산화물 반도체층(399) 및 산화물 절연층(396)에 수소, 수산기 또는 수분이 포함되지 않도록 하기 위해서이다.
처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로는 터보 펌프에 콜드 트랩을 구비한 것일 수 있다. 크라이오 펌프를 이용해서 배기한 성막실은, 예를 들면, 수소 원자나, 물(H2O) 등 수소 원자를 포함하는 화합물 등이 배기되기 때문에, 해당 성막실에서 형성된 산화물 절연층(396)의 불순물 농도를 감소시킬 수 있다.
산화물 절연층(396)으로서, 산화실리콘층 대신에, 산화질화실리콘층, 산화알루미늄층, 또는 산화질화알루미늄층 등을 이용할 수 있다.
또한, 산화물 절연층(396)과 산화물 반도체층(399)을 서로 접한 상태에서 100 ℃ 내지 400 ℃에서 가열 처리를 행할 수 있다. 본 실시예의 산화물 절연층(396)은 결함을 많이 포함하기 때문에, 이 가열 처리에 의해 산화물 반도체층(399) 내에 포함되는 수소, 수분, 수산기 또는 수소화물 등의 불순물을 산화물 절연층(396)으로 확산시켜, 산화물 반도체층(399) 내에 포함되는 해당 불순물을 보다 저감시킬 수 있다.
이상의 공정을 통해, 수소, 수분, 수산기 또는 수소화물의 농도가 저감된 산화물 반도체층(392)을 갖는 박막 트랜지스터(390)를 형성할 수 있다(도 10e 참조).
상술한 바와 같이 산화물 반도체층을 형성함에 있어, 반응 분위기 내의 잔류 수분을 제거함으로써, 해당 산화물 반도체층 내의 수소 및 수소화물의 농도를 감소시킬 수 있다. 그에 따라 산화물 반도체층의 안정화를 도모할 수 있다.
산화물 절연층 위에 보호 절연층을 구비할 수 있다. 본 실시예에서는, 보호 절연층(398)을 산화물 절연층(396) 위에 형성한다. 보호 절연층(398)으로서는, 질화실리콘층, 질화산화실리콘층, 질화알루미늄층, 또는 질화산화알루미늄층 등을 이용한다.
산화물 절연층(396)까지 적층된 기판(394)을 100 ℃ 내지 400 ℃의 온도로 가열하고, 수소 및 수분이 제거된 고순도 질소를 포함하는 스퍼터링 가스를 도입해 실리콘 반도체 타겟을 이용해서 질화실리콘층을 보호 절연층(398)으로서 형성한다. 이 경우에도, 산화물 절연층(396)과 마찬가지로, 처리실 내의 잔류 수분을 제거하면서 보호 절연층(398)을 형성하는 것이 바람직하다.
보호 절연층(398)을 형성하는 경우, 보호 절연층(398)의 형성 시에 100 ℃ 내지 40O ℃로 기판(394)을 가열함으로써, 산화물 반도체층에 포함되는 수소 혹은 수분을 산화물 절연층에 확산시킬 수 있다. 이 경우 상기 산화물 절연층(396)의 형성 후에 가열 처리를 반드시 행할 필요는 없다.
산화물 절연층(396)으로서 산화실리콘층을 형성하고, 보호 절연층(398)으로서 그 위에 질화실리콘층을 적층하는 경우, 산화실리콘층과 질화실리콘층을 같은 처리실에서 공통의 실리콘 타겟을 이용하여 형성할 수 있다. 먼저 산소를 포함하는 스퍼터링 가스를 도입한 후, 처리실 내에 장착된 실리콘 타겟을 이용해서 산화실리콘층을 형성하고, 다음에 스퍼터링 가스를 질소를 포함하는 스퍼터링 가스로 전환해서, 같은 실리콘 타겟을 이용해서 질화실리콘층을 형성한다. 산화실리콘층과 질화실리콘층을 대기에 노출하지 않고 연속해서 형성할 수 있기 때문에, 산화실리콘층 표면에 수소나 수분 등의 불순물이 흡착되는 것을 방지할 수 있다. 이 경우, 산화물 절연층(396)으로서 산화실리콘층을 형성하고, 보호 절연층(398)으로서 질화실리콘층을 적층한 후, 산화물 반도체층 내에 포함되는 수소 또는 수분을 산화물 절연층에 확산시키기 위한 가열 처리(온도 100 ℃ 내지 400 ℃)를 행하는 것이 바람직하다.
보호 절연층의 형성 후, 대기 중에서, 100 ℃ 이상 200 ℃ 이하, 1시간 이상 30시간 이하로 가열 처리를 더 행할 수 있다. 이 가열 처리는 일정한 가열 온도에서 행할 수 있다. 이와 달리, 실온으로부터, 100 ℃ 이상 200 ℃ 이하의 가열 온도로의 승온과, 가열 온도로부터 실온까지의 강온을 복수회 반복해서 행할 수 있다. 또한, 이 가열 처리를 산화물 절연층의 형성 전에 감압 하에서 행할 수 있다. 감압 하에서는 가열 시간을 단축할 수 있다. 이 가열 처리에 의해, 박막 트랜지스터는 일반적으로 오프일 수 있다. 따라서 반도체 장치의 신뢰성이 향상될 수 있다.
게이트 절연층 위에 채널 형성 영역을 포함하는 산화물 반도체층을 형성함에 있어서, 반응 분위기 내의 잔류 수분을 제거함으로써, 해당 산화물 반도체층의 수소 및 수소화물의 농도를 감소시킬 수 있다.
상기 공정은, 액정 표시 패널, 전자 발광식 표시 패널, 전자 잉크를 이용한 표시 장치 등의 후면판(박막 트랜지스터가 형성된 기판)의 제조에 이용할 수 있다. 상기 공정은, 400 ℃ 이하의 온도에서 행해질 수 있기 때문에, 두께가 1 mm 이하이고, 한 변이 1 m를 초과하는 유리 기판을 이용하는 제조 공정에도 적용할 수 있다. 또한, 400 ℃ 이하의 처리 온도에서 모든 공정을 행할 수 있으므로, 표시 패널은 많은 에너지를 소비하지 않고 제조될 수 있다.
전술한 박막 트랜지스터를 포함한 실시예 1 및 실시예 2의 논리 회로는 안정된 전기 특성 및 높은 신뢰성을 가질 수 있다.
본 실시예는, 다른 실시예와 적절히 조합해서 실시할 수 있다.
(실시예 7)
본 실시예에서는, 실시예 1 또는 실시예 2의 논리 회로를 포함하는 박막 트랜지스터의 일례에 대해서 기술한다.
본 실시예의 박막 트랜지스터 및 그 제조 방법의 일례를 도 11을 참조하여 설명한다.
도 11a 내지 11e에 박막 트랜지스터의 단면 구조의 일례를 나타낸다. 도 11d에 도시된 박막 트랜지스터(310)는, 보텀 게이트 구조의 하나로, 역스태거형 박막 트랜지스터라고도 한다.
박막 트랜지스터(310)는 싱글 게이트 박막 트랜지스터를 이용하여 설명했지만, 필요에 따라서 복수의 채널 형성 영역을 갖는 멀티 게이트 박막 트랜지스터를 형성할 수 있다.
이하, 도 11a 내지 11e을 참조하여, 기판(300) 위에 박막 트랜지스터(310)를 제조하는 공정을 설명한다.
우선, 절연면을 갖는 기판(300) 위에 도전층을 형성한 후, 제1 포토리소그래피 공정에 의해 게이트 전극층(311)을 형성한다. 레지스트 마스크를 잉크젯법으로 형성할 수도 있다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않는다. 따라서, 제조 비용을 감소시킬 수 있다.
적어도 이후의 가열 처리에 견딜 수 있는 정도의 내열성을 갖는 한, 절연면을 가지는 기판(300)으로 사용할 수 있는 기판에 큰 제한은 없다. 바륨 붕소규소산 유리나 알루미노 붕소규소산 유리 등의 유리 기판을 이용할 수 있다.
이후의 가열 처리 온도가 높을 경우에는, 왜곡점이 730 ℃ 이상인 기판을 유리 기판으로서 이용하는 것이 바람직하다. 유리 기판의 재료에는, 예를 들면, 알루미노 실리케이트 유리, 알루미노 붕소규소산 유리, 바륨 붕소규소산 유리 등이 이용된다. 붕산(B203)과 비교해서 산화 바륨(BaO)을 많이 포함시킴으로써 유리 기판은 보다 실용적인 내열 유리가 된다. 이 때문에, B203보다 BaO를 많이 포함하는 유리 기판을 이용하는 것이 바람직하다
상술한 유리 기판 대신에, 세라믹 기판, 석영기판, 사파이어 기판 등의 절연체로 이용되는 기판을 이용할 수 있다. 그 외에도, 결정화 유리 기판 등을 이용할 수 있다.
기초층으로 작용하는 절연층을 기판(300)과 게이트 전극층(311) 사이에 설치할 수 있다. 기초층은, 기판(300)으로부터의 불순물 원소의 확산을 방지하는 기능이 있고, 질화규소층, 산화규소층, 질화산화규소층, 또는 산화질화규소층 중 임의의 것을 이용하여 단층 구조 또는 적층 구조를 형성할 수 있다.
또한, 게이트 전극층(311)은 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로하는 임의의 재료를 포함하는 합금 재료를 이용하여, 단층 구조 또는 적층 구조를 형성할 수 있다.
예를 들면, 게이트 전극층(311)의 2층 구조로는, 알루미늄층 위에 몰리브덴층이 적층된 2층 구조, 구리층 위에 몰리브덴층이 적층된 2층 구조, 구리층 위에 질화티타늄층 혹은 질화탄탈층이 적층된 2층 구조, 질화티타늄층과 몰리브덴층이 적층된 2층 구조, 또는 질화텅스텐층과 텅스텐층이 적층된 2층 적층 구조로 하는 것이 바람직하다. 3층 구조로서는, 텅스텐층 또는 질화텅스텐층과, 알루미늄 및 실리콘의 합금층 또는 알루미늄 및 티타늄의 합금층과, 질화티타늄층 또는 티타늄층이 적층된 것이 바람직하다.
다음에, 게이트 전극층(311) 위에 게이트 절연층(302)을 형성한다.
게이트 절연층(302)은, 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여, 산화규소층, 질화규소층, 산화질화규소층, 질화산화규소층, 또는 산화알루미늄층의 단층 구조 또는 적층 구조로 형성될 수 있다. 예를 들면, 성막 가스로서, SiH4 , 산소 및 질소를 이용해서 플라즈마 CVD법에 의해 산화질화규소층을 형성할 수 있다. 예를 들어, 게이트 절연층(302)의 두께는 100 nm 이상 500 nm 이하이고, 게이트 절연층(302)이 적층 구조이면, 두께 50 nm 이상 200 nm 이하의 제1 게이트 절연층 위에 두께 5 nm 이상 300 nm 이하의 제2 게이트 절연층이 적층된다.
본 실시예에서는, 게이트 절연층(302)으로서 플라즈마 CVD법에 의해 두께 100 nm 이하의 산화질화규소층을 형성한다.
다음에, 게이트 절연층(302) 위에 두께 2 nm 이상 200 nm 이하의 산화물 반도체층(330)을 형성한다.
산화물 반도체층(330)을 스퍼터링법에 의해 형성하기 전에, 아르곤 가스를 도입해서 플라즈마를 생성시키는 역 스퍼터링을 행하여, 게이트 절연층(302)의 표면에 부착되어 있는 먼지를 제거하는 것이 바람직하다. 아르곤 분위기 대신에 질소 분위기, 헬륨 분위기, 산소 분위기 등을 이용할 수 있다.
산화물 반도체층(330)은, In-Ga-Zn-O계, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, Sn-O계, 또는 Zn-O계의 산화물 반도체층을 이용하여 형성된다. 본 실시예에서는, 산화물 반도체층(330)은 In-Ga-Zn-O계 산화물 반도체 타겟을 이용해서 스퍼터링법에 의해 형성된다. 이 단계에서의 단면도가 도 11a에 대응한다. 또한, 산화물 반도체층(330)은, 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기에서 스퍼터링법으로 형성할 수 있다. 스퍼터링법을 이용할 경우, SiO2를 2 중량% 이상 10 중량% 이하 포함하는 타겟을 성막에 이용할 수 있다.
산화물 반도체층(330)을 스퍼터링법으로 제조하기 위한 타겟으로서, 산화 아연을 주성분으로 하는 금속 산화물 타겟을 이용할 수 있다. 금속 산화물 타겟의 다른 예로서는, In, Ga 및 Zn을 포함하는 금속 산화물 타겟(조성비로서, In203:Ga203:ZnO = 1:1:1 [mol], In:Ga:Zn = 1:1:0.5 [atom])을 이용할 수 있다. 이와 달리 In, Ga, 및 Zn을 포함하는 금속 산화물 타겟(조성비로서, In:Ga:Zn=1:1:1[atom], 또는 In:Ga:Zn=1:1:2[atom])을 이용할 수도 있다. 금속 산화물 타겟의 충전율은 90 % 이상 100 % 이하, 바람직하게는 95 % 이상 99.9 % 이하이다. 충전율이 높은 금속 산화물 타겟을 이용함으로써, 치밀한 산화물 반도체층이 형성된다.
산화물 반도체층(330)을 형성할 때에 이용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 ppm 또는 ppb 정도의 농도까지 제거된 고순도 가스를 이용하는 것이 바람직하다.
감압 상태로 유지된 처리실 내에 기판을 유지하고, 기판온도를 100 ℃ 이상 600 ℃ 이하, 바람직하게는 200 ℃ 이상 400 ℃ 이하로 한다. 기판을 가열하면서 성막함으로써, 형성된 산화물 반도체층에 포함되는 불순물 농도를 감소시킬 수 있다. 또한, 스퍼터링에 의한 손상이 경감된다. 그리고, 처리실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하고, 금속 산화물을 타겟으로 해서 기판(300) 위에 산화물 반도체층(330)을 형성한다. 처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 구비한 것일 수 있다. 크라이오 펌프를 이용해서 배기한 성막실은, 예를 들면, 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소원자를 포함하는 화합물도) 등이 배기되기 때문에, 해당 성막실에서 형성한 산화물 반도체층에 포함되는 불순물의 농도를 감소시킬 수 있다.
성막 조건의 일례로는, 기판과 타겟 간의 거리는 100 mm, 압력은 O.6 Pa, 직류(DC) 전원은 0.5 kW, 산소(산소유량비율 100 %) 분위기의 조건이 적용된다. 펄스 직류(DC) 전원을 이용하면, 성막에서 생성되는 가루 물질을 경감할 수 있고, 두께 분포도 균일할 수 있기 때문에 바람직하다. 산화물 반도체층의 두께는 바람직하게는 5 nm 이상 30 nm 이하로 한다. 적용하는 산화물 반도체 재료에 따라 적절한 두께는 서로 다르며, 재료에 따라서 적절히 두께를 선택할 수 있다.
다음에, 산화물 반도체층(330)을 제2 포토리소그래피 공정에 의해 섬 형상의 산화물 반도체층으로 가공한다. 또한, 섬 형상의 산화물 반도체층을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성할 수 있다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않는다. 따라서, 제조 비용을 감소시킬 수 있다.
다음에, 산화물 반도체층에 제1 가열 처리를 행한다. 이 제1 가열 처리로 산화물 반도체층의 탈수화 또는 탈수소화를 행할 수 있다. 제1 가열 처리의 온도는, 400 ℃ 이상 750 ℃ 이하, 바람직하게는 400 ℃ 이상 기판의 왜곡점 미만으로 한다. 여기에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체층에 대하여 질소 분위기에서 450 ℃로 1시간 동안 가열 처리를 행한 후, 산화물 반도체층에 물이나 수소가 혼입하는 것을 방지하도록 대기에 접촉하지 않는다. 이에 의해, 산화물 반도체층(331)이 얻어진다(도 11b 참조).
가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사를 이용하여, 피처리물을 가열하는 장치를 구비할 수 있다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할로겐 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨램프, 고압 수은램프 등의 램프로부터 발산되는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용해서 가열 처리를 행하는 장치이다. 기체에는 아르곤 등의 희가스, 또는 질소 등의 가열 처리에 의해 피처리물과 반응하지 않는 불활성 가스가 이용된다.
예를 들면, 제1 가열 처리로서 GRTA는 다음과 같이 수행된다. 기판을 이동시켜 650 ℃ 내지 700 ℃의 고온으로 가열한 불활성 가스에 넣고, 몇 분간 가열한 후, 기판을 이동시켜 고온으로 가열한 불활성 가스부터 취출하는 GRTA를 행할 수 있다. GRTA를 이용하면 단시간으로 고온가열 처리가 가능하게 된다.
제1 가열 처리에서는, 물, 수소 등에 질소, 또는 헬륨, 네온, 아르곤 등의 희가스가 포함되지 않는 것이 바람직하다. 이와 달리, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999 %) 이상, 바람직하게는 7N(99.99999 %) 이상(즉 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하로 설정)으로 하는 것이 바람직하다.
또한, 산화물 반도체층은 제1 가열 처리 조건 또는 산화물 반도체층의 재료를 기초로 미결정층 또는 다결정층으로 결정화될 수 있다. 예를 들면, 결정화율이 90 % 이상, 또는 80 % 이상의 미결정 산화물 반도체층이 되는 경우도 있다. 또한, 제1 가열 처리 조건 또는 산화물 반도체층의 재료를 기초로 결정 성분을 포함하지 않는 비정질의 산화물 반도체층이 될 수 있다. 또한, 비정질의 산화물 반도체로 미결정부(입경 1 nm 이상 20 nm 이하(대표적으로는(2 nm 이상 4 nm 이하))가 혼재하는 산화물 반도체층이 될 수 있다.
이와 달리, 산화물 반도체층의 제1 가열 처리는, 섬 형상의 산화물 반도체층으로 가공하기 전의 산화물 반도체층(330)에 행할 수 있다. 그 경우에는, 제1 가열 처리 후에, 가열 장치로부터 기판을 취출하고, 포토리소그래피 공정을 행한다.
산화물 반도체층에 대한 탈수화 또는 탈수소화의 효과를 가지는 가열 처리는, 산화물 반도체층 형성 후, 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 적층시킨 후, 소스 전극층 및 드레인 전극층 위에 보호 절연층을 형성한 후 중 언제든지 행할 수 있다.
게이트 절연층(302)에 컨택트 홀을 형성할 경우, 그 공정은 산화물 반도체층에 탈수화 또는 탈수소화 처리를 행하기 전 또는 후에 행할 수 있다.
여기서 산화물 반도체막의 에칭은 웨트 에칭에 한정되지 않고 드라이 에칭일 수 있다.
재료가 원하는 가공 형상으로 에칭될 수 있도록, 재료에 맞춰서 에칭 조건(에칭액, 에칭 시간, 온도 등)을 적절히 조절한다.
다음에, 게이트 절연층(302) 및 산화물 반도체층(331) 위에 도전층을 형성한다. 도전층을 스퍼터링법이나 진공증착법으로 형성할 수 있다. 도전층의 재료로서는 Al, Cr, Cu, Ta, Ti, Mo, W에서 선택된 원소, 또는 전술한 원소를 조합한 합금층 등을 예로 들 수 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨, 토륨으로부터 선택된 어느 하나 또는 복수의 재료를 이용할 수 있다. 도전막은 단층 구조 또는 2층 이상의 적층 구조를 가질 수 있다. 예를 들면, 실리콘을 포함하는 알루미늄층의 단층 구조, 알루미늄층 위에 티타늄층을 적층하는 2층 구조, Ti층, 알루미늄층, Ti층을 순서대로 적층한 3층 구조 등을 예로 들 수 있다. 이와 달리, Al에 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), Nd(네오디뮴), Sc(스칸듐)로부터 선택된 원소를 단수 또는 복수 조합한 층, 합금층, 혹은 질화물층을 이용할 수 있다.
도전층 형성 후에 가열 처리를 행할 경우에는, 도전층이 이 가열 처리에 견디는 내열성을 갖는 것이 바람직하다.
제3 포토리소그래피 공정을 수행한다. 소스 전극층(315a), 드레인 전극층(315b)을 형성하도록 도전층 위에 레지스트 마스크를 형성하고, 선택적 에칭을 행한다. 그 이후, 레지스트 마스크를 제거한다(도 11c 참조).
제3 포토리소그래피 공정에서의 레지스트 마스크 형성을 위한 노광에는 자외선, KrF 레이저빔, ArF 레이저빔을 이용한다. 산화물 반도체층(331) 위에 서로 인접하는 소스 전극층의 하단부와 드레인 전극층의 하단부 사이의 간격 폭에 의해, 이후에 형성되는 박막 트랜지스터의 채널 길이 L이 결정된다. 채널 길이 L이 25 nm 미만인 경우 노광을 행하면, 수 nm 내지 수십 nm로 극히 파장이 짧은 극자외선이 제3 포토리소그래피의 공정에서 레지스트 마스크 형성을 위한 노광에 이용된다. 극자외선에 의한 노광은 해상도가 높고 초점 심도도 크다. 따라서, 이후에 형성되는 박막 트랜지스터의 채널 길이 L을 10 nm 이상 1000 nm 이하로 설정하는 것이 가능하다. 따라서, 회로의 동작 속도를 고속화할 수 있고, 또한 오프-상태 전류값이 극히 작기 때문에, 저소비 전력화도 도모할 수 있다.
도전층의 에칭 시에, 산화물 반도체층(331)이 제거되지 않도록 재료 및 에칭 조건을 적절히 조절함에 유념해야 한다.
본 실시예에서는, 도전층으로서 Ti층을 이용하고, 산화물 반도체층(331)에는 In-Ga-Zn-O계 산화물 반도체를 이용하고, 에칭액으로서 암모니아과산화수소수용액(암모니아, 물, 과산화수소수의 혼합액)을 이용한다.
제3 포토리소그래피 공정에서는, 산화물 반도체층(331)은 일부만이 에칭되어, 홈부(오목부)을 갖는 산화물 반도체층이 형성될 수 있다. 소스 전극층(315a) 및 드레인 전극층(315b)을 형성하기 위해 이용되는 레지스트 마스크를 잉크젯법으로 형성할 수 있다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크는 사용되지 않는다. 따라서, 제조 비용을 감소시킬 수 있다.
또한, 산화물 반도체층과 소스 및 드레인 전극층 사이에 산화물 도전층을 형성할 수 있다. 소스 전극층 및 드레인 전극층을 형성하기 위한 금속층과 산화물 도전층은 연속적으로 형성될 수 있다. 산화물 도전층은 소스 영역 및 드레인 영역으로서 기능할 수 있다.
소스 영역 및 드레인 영역으로서, 산화물 도전층을 산화물 반도체층과 소스 및 드레인 전극층 사이에 구비하면 소스 영역 및 드레인 영역의 저저항화를 도모할 수 있고, 트랜지스터를 고속으로 동작할 수 있다.
포토리소그래피 공정에서 이용하는 포토마스크수 및 공정수를 줄이기 위해서, 복수의 강도를 갖도록 광을 투과시키는 노광 마스크인 다계조 마스크(multi-tone mask)를 이용하여 형성된 레지스트 마스크를 사용해서 에칭을 행할 수 있다. 다계조 마스크를 이용해서 형성한 레지스트 마스크는 복수의 두께를 갖는 형상으로 되고, 에칭을 행함으로써 형상이 더욱 변형될 수 있기 때문에, 다른 패턴을 제공하도록 복수의 에칭 공정에 이용할 수 있다. 따라서, 한 장의 다계조 마스크에 의해, 적어도 2종류 이상의 다른 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 그로 인해 노광 마스크수를 감소시킬 수 있고, 대응하는 포토리소그래피 공정수도 감소시킬 수 있기 때문에, 공정의 간략화가 실현될 수 있다.
다음에, N2O, N2, Ar 등의 가스를 이용한 플라즈마 처리를 행한다. 이 플라즈마 처리로 산화물 반도체층의 노출부 표면에 흡수된 물을 제거한다. 이와 달리, 산소와 아르곤의 혼합 가스를 이용해서 플라즈마 처리를 행할 수 있다.
플라즈마 처리를 행한 후, 대기에 접촉하는 일없이 보호 절연층으로 작용하고 산화물 반도체층의 일부에 접하는 산화물 절연층(316)을 형성한다.
산화물 절연층(316)은 적어도 1 nm 이상의 두께로, 스퍼터링법 등 산화물 절연층(316)에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 이용해서 형성할 수 있다. 산화물 절연층(316)에 수소가 포함되면, 그 수소가 산화물 반도체층에 침입하거나 수소가 산화물 반도체층 내에 산소를 인출하여, 산화물 반도체층의 후면 채널(backchannel)이 N형화(저저항화) 되어서, 기생 채널이 형성될 수 있다. 따라서, 수소를 이용하지 않는 성막 방법을 이용하여 가능한 한 수소를 포함하지 않도록 산화물 절연층(316)을 형성하는 것이 중요하다.
본 실시예에서는, 산화물 절연층(316)으로서 두께 200 nm의 산화규소층을 스퍼터링법을 이용해서 형성한다. 막 형성 시의 기판온도는, 실온 이상 300 ℃ 이하로 하면 좋고, 본 실시예에서는 100 ℃로 한다. 산화규소층의 스퍼터링법에 의한 형성은, 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기에서 행할 수 있다. 또한, 타겟으로서 산화규소 타겟 또는 규소 타겟을 이용할 수 있다. 예를 들면, 규소 타겟을 이용하고, 산소 및 질소 분위기에서 스퍼터링법에 의해 산화규소층을 형성할 수 있다. 산소-결핍 상태이어서 n형이고 저저항을 가지는 영역에서 산화물 반도체층과 접촉하여 형성된 산화물 절연층(316)은 수분이나, 수소 이온이나, OH- 등의 불순물을 포함하지 않고 이들이 외부로부터 침입하는 것을 차단하는 무기 절연층을 이용하여 형성되고, 대표적으로는 산화실리콘층, 산화 질화실리콘층, 산화알루미늄층 또는 산화 질화알루미늄층 등을 이용한다.
이 경우에, 처리실 내의 잔류 수분을 제거하면서 산화물 절연층(316)을 형성하는 것이 바람직하다. 이는 산화물 반도체층(331) 및 산화물 절연층(316)에 수소, 수산기 또는 수분이 포함되지 않도록 하기 위해서이다.
처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프(entrapment vacuum pump)를 이용하는 것이 바람직하다. 예를 들면, 크라이오 펌프(cryopump), 이온 펌프, 티탄 서블리메이션 펌프(titanium sublimation pump)를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 구비한 것일 수 있다. 크라이오 펌프를 이용해서 배기한 성막실은, 예를 들면, 수소 원자나, 물(H2O) 등 수소 원자를 포함하는 화합물 등이 배기되기 때문에, 해당 성막실에서 형성한 산화물 절연층(316)에 포함되는 불순물의 농도를 감소시킬 수 있다.
산화물 절연층(316)을 형성할 때에 이용하는 스퍼터링 가스로는 수소, 물, 수산기 또는 수소화물 등의 불순물이, ppm 또는 ppb 정도의 농도까지 제거된 고순도 가스를 이용하는 것이 바람직하다.
다음에, 불활성 가스 분위기 또는 산소 가스 분위기에서 제2 가열 처리(바람직하게는 200 ℃ 이상 400 ℃ 이하, 예를 들면 250 ℃ 이상 350 ℃ 이하)를 행한다. 예를 들면, 질소 분위기에서 250 ℃, 1시간동안 제2 가열 처리를 행한다. 제2 가열 처리로, 산화물 반도체층의 일부(채널 형성 영역)가 산화물 절연층(316)과 접한 상태에서 가열된다.
이상의 공정을 거침으로써, 산화물 반도체층은 저저항을 가지고, 즉 형성된 산화물 반도체층에 탈수화 또한 탈수소화 열처리를 행하면 n형이 된다. 그 이후, 산화물 절연층은 산화물 반도체층에 접해서 형성된다. 따라서, 산화물 반도체층의 일부는 선택적으로 산소 과잉 상태가 된다. 그 결과, 게이트 전극층(311)과 겹치는 채널 형성 영역(313)은 i형이 된다. 그 때, 적어도 채널 형성 영역(313) 보다 높은 캐리어 농도를 가지고 소스 전극층(315a)에 겹치는 고저항 소스 영역(314a)과, 적어도 채널 형성 영역(313)보다 높은 캐리어 농도를 가지고 드레인 전극층(315b)에 겹치는 고저항 드레인 영역(314b)이 자기 정합적으로 형성된다. 이상의 공정으로 박막 트랜지스터(310)가 형성된다(도 11d 참조).
또한 대기 중, 100 ℃ 이상 200 ℃ 이하, 1시간 이상 30시간 이하에서의 가열 처리를 행할 수 있다. 본 실시예에서는 150 ℃에서 10시간동안 가열 처리를 행한다. 이 가열 처리는 일정한 가열 온도를 유지해서 가열할 수 있다. 이와 달리,실온으로부터, 100 ℃ 이상 200 ℃의 가열 온도로의 승온과, 가열 온도로부터 실온까지의 강온을 복수회 반복해서 행할 수 있다. 또한, 이 가열 처리를, 산화물 절연층 형성 전에, 감압 하에서 행할 수 있다. 감압 하에서는 가열 시간을 단축할 수 있다. 이 가열 처리로, 산화물 반도체층으로부터 산화물 절연층에 수소가 유입된다. 따라서, 박막 트랜지스터는 일반적으로 오프될 수 있다. 그러므로 반도체 장치의 신뢰성을 향상할 수 있다. 산화물 절연층으로 결함을 많이 포함하는 산화실리콘층을 이용하면, 이 가열 처리에 의해 산화물 반도체층에 포함되는 수소, 수분, 수산기 또는 수소화물 등의 불순물을 산화물 절연층에 확산시켜, 산화물 반도체층의 해당 불순물을 보다 저감시킬 수 있다.
드레인 전극층(315b)(및 소스 전극층(315a))과 중첩한 산화물 반도체층에서 고저항 드레인 영역(314b)(및 고저항 소스 영역(314a))을 형성함으로써, 박막 트랜지스터의 신뢰성 향상을 도모할 수 있다. 구체적으로는, 고저항 드레인 영역(314b)을 형성함으로써, 드레인 전극층(315b)으로부터 고저항 드레인 영역(314b), 채널 형성 영역(313)에 걸쳐서, 도전성을 단계적으로 변화시킬 수 있는 구조를 얻을 수 있다. 그 때문에, 드레인 전극층(315b)에 고전원 전위(VDD)를 공급하는 배선에 접속해서 박막 트랜지스터가 동작하는 경우, 게이트 전극층(311)과 드레인 전극층(315b) 간에 고전계가 인가되어도, 버퍼 및 전계로 작용하는 고저항 드레인 영역이 국소적으로 적용되지 않는다. 따라서, 박막 트랜지스터의 내전압을 향상시킬 수 있다.
또한, 산화물 반도체층에 있어서의 고저항 소스 영역 또는 고저항 드레인 영역은, 산화물 반도체층의 두께가 15 nm 이하로 얇은 경우에는 두께 방향 전체에 걸쳐 형성된다. 산화물 반도체층의 두께가 30 nm 이상 50 nm 이하인 경우에는, 산화물 반도체층의 일부, 즉 소스 전극층 또는 드레인 전극층과 접하는 산화물 반도체층의 영역 및 그 근방에서, 저저항화 되어 고저항 소스 영역 또는 고저항 드레인 영역이 형성되고, 반면에 산화물 반도체층에 있어서 게이트 절연막에 가까운 영역은 i형으로 만들어질 수 있다.
산화물 절연층(316) 위에 부가적으로 보호 절연층을 형성할 수 있다. 예를 들면, RF 스퍼터링법을 이용해서 질화실리콘층을 형성한다. 양산성이 좋기 때문에, 보호 절연층의 형성 방법으로서 RF 스퍼터링법은 바람직하다. 보호 절연층은, 수분이나, 수소 이온이나, OH- 등의 불순물을 포함하지 않고, 이들이 외부로부터 침입하는 것을 차단하는 무기 절연층을 이용하여 형성된다. 예를 들어, 질화실리콘층, 질화알루미늄층, 질화 산화실리콘층, 질화 산화알루미늄층 등을 이용한다. 본 실시예에서는, 보호 절연층으로서 보호 절연층(303)을 질화실리콘층을 이용해서 형성한다(도 11e 참조).
본 실시예에서는, 산화물 절연층(316)까지 적층된 기판(300)을 100 ℃ 내지 40O ℃의 온도로 가열하고, 수소 및 수분이 제거된 고순도 질소를 포함하는 스퍼터링 가스를 도입해 실리콘 타겟을 이용해서 질화실리콘층을 보호 절연층(303)으로 형성한다. 이 경우에도, 산화물 절연층(316)과 마찬가지로, 처리실 내의 잔류 수분을 제거하면서 보호 절연층(303)을 형성하는 것이 바람직하다.
도시되지 않았으나, 보호 절연층(303) 위에 평탄화를 위한 평탄화 절연층을 설치할 수 있다.
전술한 박막 트랜지스터를 포함한 실시예 1 및 실시예 2의 논리 회로는 안정된 전기 특성 및 높은 신뢰도를 가질 수 있다.
본 실시예는, 다른 실시예와 적절히 조합해서 실시하는 것이 가능하다.
(실시예 8)
본 실시예에서는, 실시예 1 또는 실시예 2의 논리 회로에 포함된 박막 트랜지스터의 일례를 기술한다.
본 실시예의 박막 트랜지스터 및 그 제조 방법의 일 실시예를 도 12a 내지 도 12d를 참조하여 설명한다.
12d는 박막 트랜지스터의 단면 구조의 일례를 나타낸다. 도 12d에 나타난 박막 트랜지스터(360)는 채널 보호형 박막 트랜지스터(채널 스톱형이라고도 한다)라고 불리는 보텀 게이트 박막 트랜지스터의 하나로, 역스태거형 박막 트랜지스터라고도 한다.
박막 트랜지스터(360)는 싱글 게이트 박막 트랜지스터를 이용하여 설명했지만, 필요에 따라서 복수의 채널 형성 영역을 갖는 멀티 게이트 박막 트랜지스터로 형성할 수 있다.
이하, 도 12a 내지 12d를 참조하여 기판(320) 위에 박막 트랜지스터(360)를 제조하는 공정을 설명한다.
우선, 절연면을 갖는 기판(320) 위에 도전층을 형성한 후, 제1 포토리소그래피 공정에 의해 게이트 전극층(361)을 형성한다. 레지스트 마스크를 잉크젯법으로 형성할 수 있음에 유념해야 한다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않는다. 따라서, 제조 비용을 감소시킬 수 있다.
또한, 게이트 전극층(361)의 재료는, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 재료들을 포함하는 합금 재료를 이용하고, 단층으로 또는 적층해서 형성할 수 있다.
다음에, 게이트 전극층(361) 위에 게이트 절연층(322)을 형성한다.
본 실시예에서는, 게이트 절연층(322)으로서 플라즈마 CVD법에 의해 두께 100 nm 이하의 산화 질화규소층을 형성한다.
다음에, 제2 포토리소그래피 공정에 의해, 게이트 절연층(322) 위에 두께 2 nm 이상 200 nm 이하의 산화물 반도체층을 형성하고, 섬 형상의 산화물 반도체층으로 가공한다. 본 실시예에서는, 산화물 반도체층을 In-Ga-Zn-O계 금속 산화물 타겟을 이용해서 스퍼터링법에 의해 형성한다.
이 경우에, 처리실 내의 잔류 수분을 제거하면서 산화물 반도체층을 형성하는 것이 바람직하다. 산화물 반도체층에 수소, 수산기 또는 수분이 포함되지 않도록 하기 위해서이다.
처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서 터보 펌프에 콜드 트랩을 구비한 것일 수 있다. 크라이오 펌프를 이용해서 배기한 성막실은, 예를 들면, 수소 원자나, 물(H2O) 등 수소 원자를 포함하는 화합물 등이 배기되기 때문에, 해당 성막실에서 형성한 산화물 반도체층에 포함되는 불순물의 농도를 감소시킬 수 있다.
산화물 반도체층을 형성할 때에 이용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이, ppm 또는 ppb 정도의 농도까지 제거된 고순도 가스를 이용하는 것이 바람직하다.
다음에, 산화물 반도체층의 탈수화 또는 탈수소화를 행한다. 탈수화 또는 탈수소화를 행하는 제1 가열 처리의 온도는, 400 ℃ 이상 750 ℃ 이하, 바람직하게는 400 ℃ 이상 기판의 왜곡점(strain point) 미만으로 한다. 여기에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체층에 대하여 질소 분위기 450 ℃에서 1시간동안 가열 처리를 행한 후, 산화물 반도체층에 물이나 수소가 혼입하는 것을방지하도록 산화물 반도체층이 대기에 접촉하지 않는다. 따라서, 산화물 반도체층(332)을 얻는다(도 12a 참조).
다음에, N2O, N2, Ar 등의 가스를 이용한 플라즈마 처리를 행한다. 이 플라즈마 처리로 산화물 반도체층의 노출부 표면에 흡착된 물을 제거한다. 이와 달리, 산소와 아르곤의 혼합 가스를 이용해서 프라즈마 처리를 행할 수 있다.
다음에, 게이트 절연층(322) 및 산화물 반도체층(332) 위에 산화물 절연층을 형성한 후 제3 포토리소그래피 공정에 의해 레지스트 마스크를 형성한다. 산화물 절연층(366)을 형성하도록 선택적 에칭을 행한다. 그 이후, 레지스트 마스크를 제거한다.
본 실시예에서는, 산화규소층을 스퍼터링법으로 두께 200 nm의 산화물 절연층(366)으로 형성한다. 성막 시의 기판온도는, 실온 이상 300 ℃ 이하일 수 있고, 본 실시예에서는 100℃로 한다. 산화규소층은, 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기에서 스퍼터링법으로 형성될 수 있다. 또한, 타겟으로서 산화규소 타겟 또는 규소 타겟을 이용할 수 있다. 예를 들면, 규소 타겟을 이용하고, 산소, 및 질소를 포함하는 분위기에서 스퍼터링법에 의해 산화규소를 형성할 수 있다.
이 경우에, 처리실 내의 잔류 수분을 제거하면서 산화물 절연층(366)을 형성하는 것이 바람직하다. 이는 산화물 반도체층(332) 및 산화물 절연층(366)에 수소, 수산기 또는 수분이 포함되지 않도록 하기 위해서이다.
처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 구비한 것일 수 있다. 크라이오 펌프를 이용해서 배기한 성막실은, 예를 들면, 수소 원자나, 물(H2O) 등 수소 원자를 포함하는 화합물 등이 배기되기 때문에, 해당 성막실에서 형성한 산화물 절연층(366)에 포함되는 불순물의 농도를 감소시킬 수 있다.
산화물 절연층(366)을 형성 할 때에 이용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이, ppm 또는 ppb 정도의 농도까지 제거된 고순도 가스를 이용하는 것이 바람직하다.
다음에, 불활성 가스 분위기 또는 산소 가스 분위기에서 제2 가열 처리(바람직하게는 200 ℃ 이상 400 ℃ 이하, 예를 들면 250 ℃ 이상 350 ℃ 이하)를 행할 수 있다. 예를 들면, 질소 분위기에서 250 ℃, 1시간동안 제2 가열 처리를 행한다. 제2 가열 처리로, 산화물 반도체층의 일부(채널 형성 영역)가 산화물 절연층(366)과 접한 상태에서 가열된다.
본 실시예에서는, 산화물 절연층(366)이 설치되어 산화물 반도체층(332)의 일부가 노출된 산화물 반도체층(332)에 질소 분위기, 불활성 가스 분위기 또는 감압 하에서 추가로 가열 처리를 행한다. 산화물 절연층(366)에 의해 덮여져 있지 않은 노출된 산화물 반도체층(332)의 영역의 저항은, 질소 분위기, 불활성 가스 분위기 또는 감압 하에서 가열 처리를 행함으로써 증가할 수 있다. 예를 들면, 질소 분위기에서 250 ℃, 1시간의 가열 처리를 행한다.
산화물 절연층(366)이 구비된 산화물 반도체층(332)에 대한 질소 분위기의 가열 처리로, 산화물 반도체층(332)의 노출영역의 저항은 감소한다. 따라서, 저항이 다른 영역(도 12b에 있어서는 사선영역 및 흰 바탕영역에서 나타난다)을 포함하는 산화물 반도체층(362)이 형성된다.
다음에, 게이트 절연층(322), 산화물 반도체층(362) 및 산화물 절연층(366) 위에 도전층을 형성한 후, 제4 포토리소그래피 공정에 의해 레지스트 마스크를 형성한다. 소스 전극층(365a), 드레인 전극층(365b)을 형성하도록 선택적 에칭을 행한다. 그 이후, 레지스트 마스크를 제거한다(도 12c 참조).
소스 전극층(365a), 드레인 전극층(365b)의 재료로서는, Al, Cr, Cu, Ta, Ti, Mo, W에서 선택된 원소, 전술한 원소의 임의의 조합을 포함하는 합금층 등을 예로 들 수 있다. 금속도전층은 단층 구조 또는 2층 이상의 적층 구조일 수 있다.
이상의 공정을 거침으로써, 산화물 반도체층은 산소 결핍 상태가 되고, 따라서 저저항을 가지며, 즉 형성된 산화물 반도체층에 탈수화 또한 탈수소화 열처리를 행하면 n형이 된다. 그 이후, 산화물 절연층은 산화물 반도체층에 접해서 형성된다. 따라서, 산화물 반도체층의 일부는 선택적으로 산소 과잉 상태에 있다. 그 결과, 게이트 전극층(361)과 겹치는 채널 형성 영역(363)은 i형이 된다. 그 때에, 적어도 채널 형성 영역(363) 보다 높은 캐리어 농도를 가지고 소스 전극층(365a)에 겹치는 고저항 소스 영역(364a)과, 적어도 채널 형성 영역(363)보다 높은 캐리어 농도를 가지고 드레인 전극층(365b)에 겹치는 고저항 드레인 영역(364b)이 자기 정합적으로 형성된다. 이상의 공정으로 박막 트랜지스터(360)가 형성된다.
또한 대기 중, 100 ℃ 이상 200 ℃ 이하, 1시간 이상 30시간 이하에서의 가열 처리를 행할 수 있다. 본 실시예에서는 150 ℃에서 10시간 가열 처리를 행한다. 이 가열 처리는 일정한 가열 온도를 유지해서 가열할 수 있다. 이와 달리, 실온으로부터, 100 ℃ 이상 200 ℃의 가열 온도로의 승온과, 가열 온도로부터 실온까지의 강온을 복수회 반복해서 행할 수 있다. 또한, 이 가열 처리를 산화물 절연층의 형성 전에 감압 하에 행할 수 있다. 감압 하에서는, 가열 시간을 단축할 수 있다. 이 가열 처리에 의해 산화물 반도체층으로부터 산화물 절연층에 수소가 유입된다. 따라서, 박막 트랜지스터가 일반적으로 오프될 수 있다. 그러므로 반도체 장치의 신뢰성을 향상할 수 있다.
드레인 전극층(365b)(및 소스 전극층(365a))과 중첩한 산화물 반도체층에서 고저항 드레인 영역(364b)(및 고저항 소스 영역(364a))을 형성함으로써, 박막 트랜지스터의 신뢰성 향상을 도모할 수 있다. 구체적으로는, 고저항 드레인 영역(364b)을 형성함으로써, 드레인 전극층(365b)으로부터 고저항 드레인 영역(364b), 채널 형성 영역(363)에 걸쳐서, 도전성을 단계적으로 변화시킬 수 있는 구조를 얻을 수 있다. 그 때문에, 드레인 전극층(365b)에 고전원 전위(VDD)를 공급하는 배선에 접속해서 박막 트랜지스터가 동작하는 경우, 게이트 전극층(361)과 드레인 전극층(365b) 사이에 고전계가 인가되어도, 버퍼 및 전계로 작용하는 고저항 드레인 영역이 국소적으로 적용되지 않는다. 따라서, 박막 트랜지스터의 내전압을 향상시킬 수 있다.
소스 전극층(365a), 드레인 전극층(365b), 산화물 절연층(366) 위에 보호 절연층(323)을 형성한다. 본 실시예에서는, 보호 절연층(323)을 질화규소층을 이용해서 형성한다(도 12d 참조).
소스 전극층(365a), 드레인 전극층(365b), 산화물 절연층(366) 위에 또한 산화물 절연층을 형성하고, 해당 산화물절연층 위에 보호 절연층(323)을 적층할 수 있다.
전술한 박막 트랜지스터를 포함하는 실시예 1 및 실시예 2의 논리 회로는 안정된 전기 특성 및 높은 신뢰도를 가질 수 있다.
본 실시예는, 다른 실시예와 적절히 조합해서 실시하는 것이 가능하다.
(실시예 9)
본 실시예에서는, 실시예 1 또는 실시예 2의 논리 회로에 포함된 박막 트랜지스터의 일례에 대해서 나타낸다.
본 실시예의 박막 트랜지스터 및 그 제조 방법의 일 실시예를 도 13a 내지 도 13d를 이용하여 설명한다.
13d에서 박막 트랜지스터(350)는 싱글 게이트 박막 트랜지스터를 이용하여 설명했지만, 필요에 따라서 복수의 채널 형성 영역을 갖는 멀티 게이트 박막 트랜지스터를 형성할 수 있다.
이하, 도 13a 내지 13d을 참조하여, 기판(340) 위에 박막 트랜지스터(350)를 제조하는 공정을 설명한다.
우선, 절연면을 갖는 기판(340) 위에 도전층을 형성한 후, 제1 포토리소그래피 공정에 의해 게이트 전극층(351)을 형성한다. 본 실시예에서는, 텅스텐 층이 두께 150 nm에 게이트 전극 층(351)으로 형성된다.
다음에, 게이트 전극층(351) 위에 게이트 절연층(342)을 형성한다. 본 실시예에서는, 게이트 절연층(342)으로서 플라즈마 CVD법에 의해 두께 100 nm 이하의 산화 질화규소층을 형성한다.
다음에, 게이트 절연층(342) 위에 도전층을 형성하고, 제2 포토리소그래피 공정에 의해 레지스트 마스크를 형성한다. 소스 전극층(355a), 드레인 전극층(355b)을 형성하도록 선택적 에칭을 행한다. 그 이후, 레지스트 마스크를 제거한다(도 13a 참조).
다음에, 산화물 반도체층(345)을 형성한다(도 13b 참조). 본 실시예에서는, 산화물 반도체층(345)은 In-Ga-Zn-O계 금속 산화물 타겟을 이용해서 스퍼터링법에 의해 형성한다. 산화물 반도체층(345)을 제3 포토리소그래피 공정에 의해 섬 형상의 산화물 반도체층으로 가공한다.
이 경우에, 처리실 내의 잔류 수분을 제거하면서 산화물 반도체층(345)을 형성하는 것이 바람직하다. 산화물 반도체층(345)에 수소, 수산기 또는 수분이 포함되지 않도록 하기 위해서이다.
처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 구비한 것이어도 된다. 크라이오 펌프를 이용해서 배기한 성막실은, 예를 들면, 수소 원자나, 물(H2O) 등 수소 원자를 포함하는 화합물을 등이 배기되기 때문에, 해당 성막실에서 형성한 산화물 반도체층(345)에 포함되는 불순물의 농도를 감소시킬 수 있다.
산화물 반도체층(345)을 형성할 때에 이용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이, ppm 또는 ppb 정도의 농도까지 제거된 고순도 가스를 이용하는 것이 바람직하다.
다음에, 산화물 반도체층의 탈수화 또는 탈수소화를 행한다. 탈수화 또는 탈수소화를 행하는 제1 가열 처리의 온도는, 400 ℃ 이상 750 ℃ 이하, 바람직하게는 400 ℃ 이상 기판의 왜곡점 미만으로 한다. 여기에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체층에 대하여 질소 분위기 450 ℃에서 1시간의 가열 처리를 행한 후, 산화물 반도체층에 물이나 수소가 혼입하는 것을방지하도록 산화물 반도체층을 대기에 접촉시키지 않는다. 따라서, 산화물 반도체층(346)을 얻는다(도 13c 참조).
제1 가열 처리로서, GRTA를 아래와 같이 행할 수 있다. 기판을 이동시켜서 650 ℃ 내지 700 ℃의 고온으로 가열한 불활성 가스에 넣고, 몇 분간 가열한 후, 기판을 이동시켜서 고온으로 가열한 불활성 가스로부터 취출힌다. GRTA를 이용하면 단시간으로 고온가열 처리가 가능하게 된다.
보호 절연층으로 작용하고 산화물 반도체층(346)에 접하는 산화물 절연층(356)을 형성한다.
산화물 절연층(356)은, 적어도 1 nm 이상의 두께로 해서 스퍼터링법 또는 산화물 절연층(356)에 물, 수소 등의 불순물을 혼입시키지 않는 방법 등을 적절히 이용해서 형성할 수 있다. 산화물 절연층(356)에 수소가 포함되면, 그 수소가 산화물 반도체층에 침입하거나, 또는 수소가 산화물 반도체층 내에 산소를 인출하여 산화물 반도체층의 후방 채널이 저저항화(N형화)해 버려, 기생 채널이 형성될 우려가 있다. 따라서, 산화물 절연층(356)이 가능한 수소를 포함하지 않고 형성되도록, 수소를 이용하지 않는 형성 방법을 이용하는 것이 중요하다.
본 실시예에서는, 산화물 절연층(356)으로서 두께 200 nm의 산화규소층을 스퍼터링법을 이용해서 형성한다. 형성 시의 기판온도는, 실온 이상 300 ℃ 이하로 하면 좋고, 본 실시예에서는 100 ℃로 한다. 산화규소층은 스퍼터링법에 의해 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기에서 형성될 수 있다. 또한, 타겟으로서 산화규소 타겟 또는 규소 타겟을 이용할 수 있다. 예를 들면, 규소 타겟을 이용하여, 산소 및 질소를 포함하는 분위기에서 스퍼터링법에 의해 산화규소를 형성할 수 있다. 산화물 절연층(356)은 산소 결핍 상태로 저저항을 가지는 영역에서 산화물 반도체층과 접촉하여 형성되며, 수분이나, 수소 이온이나, 산소 이온이나, OH- 등의 불순물을 포함하지 않고 이들이 외부로부터 침입하는 것을 차단하는 무기 절연층을 이용하고, 대표적으로는 산화실리콘층, 산화 질화실리콘층, 산화 알루미늄층, 또는 산화 질화알루미늄층 등을 이용하여 형성된다.
이 경우에, 처리실 내의 잔류 수분을 제거하면서 산화물 절연층(356)을 형성하는 것이 바람직하다. 산화물 반도체층(346) 및 산화물 절연층(356)에 수소, 수산기 또는 수분이 포함되지 않도록 하기 위해서이다.
처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 구비한 것이어도 된다. 크라이오 펌프를 이용해서 배기한 성막실은, 예를 들면, 수소 원자나, 물(H2O) 등 수소 원자를 포함하는 화합물 등이 배기되기 때문에, 해당 성막실에서 형성한 산화물 절연층(356)에 포함되는 불순물의 농도를 감소시킬 수 있다.
산화물 절연층(356)을 형성할 때에 이용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이, ppm 또는 ppb 정도의 농도까지 제거된 고순도 가스를 이용하는 것이 바람직하다.
다음에, 불활성 가스 분위기, 또는 산소 가스 분위기에서 제2 가열 처리(바람직하게는 200 ℃ 이상 400 ℃ 이하, 예를 들면 250 ℃ 이상 350 ℃ 이하)를 행한다. 예를 들면, 질소 분위기에서 250 ℃, 1시간의 제2 가열 처리를 행한다. 제2 가열 처리를 행하면, 산화물 반도체층의 일부(채널 형성 영역)가 산화물 절연층(356)과 접한 상태에서 가열된다.
이상의 공정을 거침으로써, 탈수화 또는 탈수소화를 통해 산소 결핍 상태로서 저저항을 가지는 산화물 반도체층을 산소 과잉인 상태로 만든다. 그 결과, 고저항을 가진 i형의 산화물 반도체층(352)이 형성된다. 이상의 공정으로 박막 트랜지스터(350)가 형성된다.
또한 대기 중, 100 ℃ 이상 200 ℃ 이하, 1시간 이상 30시간 이하에서의 가열 처리를 행할 수 있다. 본 실시예에서는 150 ℃에서 10시간 가열 처리를 행한다. 이 가열 처리는 일정한 가열 온도를 유지해서 가열할 수 있다. 이와 달리, 실온으로부터 100 ℃ 이상 200 ℃ 이하의 가열 온도로의 승온과, 가열 온도로부터 실온까지의 강온을 복수회 반복해서 행해도 된다. 또한, 이 가열 처리를 감압 하에서 행할 수 있다. 감압 하에서는 가열 시간을 단축할 수 있다. 이 가열 처리에 의해, 산화물 반도체층으로부터 산화물 절연층에 수소가 유입된다. 따라서, 박막 트랜지스터는 일반적으로 오프될 수 있다. 따라서 반도체 장치의 신뢰성을 향상시킬 수 있다.
산화물 절연층(356) 위에 보호 절연층(343)을 형성할 수 있다. 예를 들면, RF 스퍼터링법을 이용해서 질화규소층을 형성한다. 본 실시예에서는, 보호 절연층(343)을 질화규소층을 이용해서 보호 절연층으로서 형성한다(도 13d 참조).
보호 절연층(343) 위에 평탄화를 위한 평탄화 절연층을 구비할 수 있다.
전술한 박막 트랜지스터를 포함하는 실시예 1 및 실시예 2의 논리 회로에는 안정된 전기 특성 및 높은 신뢰도를 가질 수 있다.
본 실시예는, 다른 실시예와 적절히 조합해서 실시하는 것이 가능하다.
(실시예 10)
본 실시예에서는, 실시예 1 또는 실시예 2의 논리 회로에 포함된 박막 트랜지스터의 일례에 대해서 나타낸다.
본 실시예에서는, 박막 트랜지스터의 제조 공정이 실시예 7과 일부 다른 예를 도 14를 참조하여 기술한다. 도 14는 도 11a 내지 도 11e와 공정이 일부 다른 점 이외에는 동일하기 때문에, 같은 부분에는 같은 부호를 이용하고, 같은 부분의 상세한 설명은 생략한다.
첫째, 실시예 7에 따라서, 기판(370) 위에 게이트 전극층(381)을 형성하고, 제1 게이트 절연층(372a), 제2 게이트 절연층(372b)을 그 위에 적층한다. 본 실시예에서는, 게이트 절연층을 2층 구조로 하고, 제1 게이트 절연층(372a)에 질화물 절연층을, 제2 게이트 절연층(372b)에 산화물 절연층을 이용한다.
산화 절연층으로는, 산화실리콘층, 산화 질화실리콘층, 산화알루미늄층 또는 산화 질화알루미늄층 등을 이용할 수 있다. 질화 절연층으로서는, 질화실리콘층, 질화 산화실리콘층, 질화 알루미늄층, 또는 질화 산화알루미늄층 등을 이용할 수 있다.
본 실시예에서는, 게이트 전극층(381) 측으로부터 질화실리콘층과 산화실리콘층을 적층한 구조를 가질 수 있다. 제1 게이트 절연층(372a)으로서 스퍼터링법에 의해 두께 50 nm 이상 200 nm 이하(본 실시예에서는 50 nm)의 질화실리콘층(SiNy(y>0))을 형성하고, 제1 게이트 절연층(372a) 위에 제2 게이트 절연층(372b)으로서 두께 5 nm 이상 300 nm 이하(본 실시예에서는 100 nm)의 산화실리콘층(SiOx(x>0))을 적층한다. 따라서, 게이트 절연 층이 형성된다.
다음에, 산화물 반도체층을 형성하고, 산화물 반도체층을 포토리소그래피 공정에 의해 섬 형상의 산화물 반도체층으로 가공한다. 본 실시예에서는, 산화물 반도체층은 In-Ga-Zn-O계 산화물 반도체 타겟을 이용하여 스퍼터링법에 의해 형성된다.
이 경우에, 처리실 내의 잔류 수분을 제거하면서 산화물 반도체층을 형성하는 것이 바람직하다. 산화물 반도체층에 수소, 수산기 또는 수분이 포함되지 않도록 하기 위해서이다.
처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 구비한 것이어도 된다. 크라이오 펌프를 이용해서 배기한 성막실은, 예를 들면, 수소 원자나, 물(H2O) 등 수소 원자를 포함하는 화합물 등이 배기되기 때문에, 해당 성막실에서 형성한 산화물 반도체층에 포함되는 불순물의 농도를 감소시킬 수 있다.
산화물 반도체층을 형성할 때에 이용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이, ppm 또는 ppb 정도의 농도까지 제거된 고순도 가스를 이용하는 것이 바람직하다.
다음에, 산화물 반도체층의 탈수화 또는 탈수소화를 행한다. 탈수화 또는 탈수소화를 행하는 제1 가열 처리의 온도는, 400 ℃ 이상 750 ℃ 이하, 바람직하게는 425 ℃ 이상으로 한다. 또한, 425 ℃ 이상이면 가열 처리 시간은 1시간 이하일 수 있지만, 425℃ 이하이면 가열 처리 시간은 1시간보다 더 길다. 여기에서, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체층에 대하여 질소 분위기에서 가열 처리를 행한 후, 산화물 반도체층에 물이나 수소가 혼입하는 것을 방지하도록 산화물 반도체 층을 대기에 접촉하지 않는다. 따라서, 산화물 반도체층을 얻는다. 그 후, 같은 로(furnace)에 고순도의 산소 가스, 고순도의 N2O 가스, 또는 초건조 공기(노점(dew point)가 -40 ℃ 이하, 바람직하게는 -60 ℃ 이하)를 도입해서 냉각을 행한다. 산소 가스 또는 N2O 가스에 물, 수소 등이 포함되지 않는 것이 바람직하다. 이와 달리, 가열 처리 장치에 도입하는 산소 가스 또는 N2O 가스의 순도를 6N(99.9999 %) 이상, 바람직하게는 7N(99.99999 %) 이상(즉 산소 가스 또는 N2O 가스 중의 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)으로 하는 것이 바람직하다.
가열 처리 장치는 전기로에 한정되지 않고, 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할로겐 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨램프, 고압수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. 또한, LRTA 장치는, 램프뿐만 아니라, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 구비할 수 있다. GRTA란 고온의 가스를 이용해서 가열 처리를 행하는 방법이다. 가스로서, 질소 또는 아르곤 등의 희가스와 같은 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다. 이와 달리, RTA법으로 600 ℃ 내지 750 ℃에서 몇 분간 가열 처리를 행할 수 있다.
또한, 탈수화 또는 탈수소화를 행하는 제1 가열 처리 후에 200 ℃ 이상 400 ℃ 이하, 바람직하게는 200 ℃ 이상 300 ℃ 이하의 온도에서 산소 가스 또는 N2O 가스 분위기에서 가열 처리를 행할 수 있다.
산화물 반도체층의 제1 가열 처리는, 섬 형상의 산화물 반도체층으로 가공하기 전의 산화물 반도체층에 행할 수 있다. 그 경우에는, 제1 가열 처리 후에, 가열 장치로부터 기판을 취출하고 포토리소그래피 공정을 행한다.
이상의 공정을 거침으로서, 산화물 반도체층 전체 영역을 산소 과잉인 상태로 만든다. 따라서, 산화물 반도체층은 고저항을 가지고, 즉 i형화 된다. 따라서, 산화물 반도체층(382)의 전체 영역이 i형인 산화물 반도체층(382)이 획득된다.
다음에, 산화물 반도체층(382) 위에 절연층을 형성한다. 포토리소그래피 공정에 의해 레지스트 마스크를 형성한다. 선택적으로 에칭을 행해서 소스 전극층(385a), 드레인 전극층(385b)을 형성한다. 그 이후에, 스퍼터링법으로 산화물 절연층(386)을 형성한다.
이 경우에, 처리실 내의 잔류 수분을 제거하면서 산화물 절연층(386)을 형성하는 것이 바람직하다. 산화물 반도체층(382) 및 산화물 절연층(386)에 수소, 수산기 또는 수분이 포함되지 않도록 하기 위해서이다.
처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 구비한 것이어도 된다. 크라이오 펌프를 이용해서 배기한 성막실은, 예를 들면, 수소 원자나, 물(H2O) 등 수소 원자를 포함하는 화합물 등이 배기되기 때문에, 해당 성막실에서 형성한 산화물 절연층(386)에 포함되는 불순물의 농도를 감소시킬 수 있다.
산화물 절연층(386)을 형성할 때에 이용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이, ppm 또는 ppb 정도의 농도까지 제거된 고순도 가스를 이용하는 것이 바람직하다.
이상의 공정으로, 박막 트랜지스터(380)를 형성할 수 있다.
다음에, 박막 트랜지스터의 전기적 특성의 변동을 줄이기 위해서, 불활성 가스 분위기 또는 질소 가스 분위기에서 가열 처리(바람직하게는 150 ℃ 이상 350 ℃ 미만)를 행할 수 있다. 예를 들면, 질소 분위기에서 250 ℃, 1시간의 가열 처리를 행한다.
또한, 대기 중, 100 ℃ 이상 200 ℃ 이하, 1시간 이상 30시간 이하의 가열 처리를 행해도 된다. 본 실시예에서는 150 ℃에서 10시간 가열 처리를 행한다. 이 가열 처리는 일정한 가열 온도를 유지해서 가열할 수 있다. 이와 달리, 실온으로부터, 100 ℃ 이상 200 ℃의 가열 온도로의 승온과, 가열 온도로부터 실온까지의 강온을 복수회 반복해서 행할 수 있다. 감압 하에서는 가열 시간을 단축할 수 있다. 이 가열 처리에 의해, 산화물 반도체층으로부터 산화물 절연층 내에 수소가 유입된다. 따라서, 박막 트랜지스터는 일반적으로 오프될 수 있다. 그러므로 반도체 장치의 신뢰성을 향상할 수 있다.
산화물 절연층(386) 위에 보호 절연층(373)을 형성한다. 본 실시예에서는, 보호 절연층(373)으로서, 스퍼터링법을 이용해서 두께 100 nm의 질화규소층을 형성한다.
질화물 절연층을 이용하여 형성되는 보호 절연층(373) 및 제1 게이트 절연층(372a)은 수분, 수소, 수소화물, 수산화물 등의 불순물을 포함하지 않고, 이들이 외부로부터 침입하는 것을 차단하는 효과가 있다.
따라서, 보호 절연층(373) 형성 후의 제조 프로세스에서, 외부로부터의 수분 등의 불순물의 침입을 방지할 수 있다. 또한, 반도체 장치, 예를 들면 액정 표시 장치로서 디바이스가 완성된 후에도 장기적으로, 외부로부터의 수분 등의 불순물의 침입을 방지할 수 있다. 따라서, 디바이스의 장기간 신뢰성을 향상할 수 있다.
또한, 보호 절연층(373)과 제1 게이트 절연층(372a)이 서로 접하도록, 질화물 절연층으로 이용하여 형성되는 보호 절연층(373)과 제1 게이트 절연층(372a) 사이에 설치되는 절연층의 일부를 제거할 수 있다.
따라서, 산화물 반도체층의 수분, 수소, 수소화물, 수산화물 등의 불순물을 가능한 한 감소시키고, 해당 불순물의 혼입을 방지하여, 산화물 반도체층의 불순물 농도를 낮게 유지할 수 있다.
도시되지 않았으나, 보호 절연층(373) 위에 평탄화를 위한 평탄화 절연층을 구비할 수 있다.
전술한 박막 트랜지스터를 포함하는 실시예 1 및 실시예 2의 논리 회로는 안정된 전기 특성 및 높은 신뢰성을 가질 수 있다.
본 실시예는, 다른 실시예와 적절히 조합해서 실시할 수 있다.
(실시예 11)
본 실시예에서는, 실시예 1 또는 실시예 2의 논리 회로를 포함하는 반도체 장치의 일례에 대해서 설명한다. 구체적으로는, 구동 회로가 실시예 1 또는 실시예 2에 나타낸 논리 회로를 갖는 액정 표시 패널의 외관 및 단면에 대해서, 도 15a 내지 도15c를 참조하여 설명한다. 도 15a 내지 도 15c는 박막 트랜지스터(4010, 4011) 및 액정 소자(4013)를 시일재(4005)로 제1 기판(4001)과 제2 기판(4006) 사이에 밀봉한 패널의 평면도이다. 도 15b는, 도 15a 또는 도 15c의 M-N에 있어서의 단면도이다.
제1 기판(4001) 위에 설치된 화소부(4002)와 주사선 구동 회로(4004)를 둘러싸도록, 시일재(4005)가 설치된다. 화소부(4002)와 주사선 구동 회로(4004) 위에 제2 기판(4006)이 설치된다. 따라서 화소부(4002)와 주사선 구동 회로(4004)는, 제1 기판(4001)과 시일재(4005)와 제2 기판(4006)에 의해 액정층(4008)과 함께 밀봉된다. 제1 기판(4001) 위의 시일재(4005)에 의해 둘러싸이는 영역과는 상이한 영역에, 별도 준비된 기판 위에 단결정 반도체 막 또는 다결정 반도체 막으로 형성되는 신호선 구동 회로(4003)가 실장된다.
별도 형성한 구동 회로의 접속 방법은 특별히 한정되는 것이 아니라, COG 방법, 와이어 본딩 방법, 혹은 TAB 방법 등을 이용할 수 있다. 도 15a는 COG 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이다. 도 15c는 TAB 방법에 의해 신호선 구동 회로(4003)를 실장하는 예를 도시한다.
제1 기판(4001) 위에 설치된 화소부(4002)와 주사선 구동 회로(4004)는 복수의 박막 트랜지스터를 포함한다. 도 15b에서는, 화소부(4002)에 포함되는 박막 트랜지스터(4010)와 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 예로써 기술한다. 박막 트랜지스터(4010, 4011) 위에는 절연층(4041, 4042, 4021)이 설치된다.
박막 트랜지스터(4010, 4011)로서 실시예 3 내지 실시예 10에 나타낸 박막 트랜지스터의 어느 하나를 적절히 이용할 수 있고, 실시예 3 내지 실시예 10의 박막 트랜지스터와 마찬가지의 공정 및 재료로 형성할 수 있다. 수소나 물은 박막 트랜지스터(4010, 4011)의 산화물 반도체층에서 저감된다. 따라서, 박막 트랜지스터(4010, 4011)는 신뢰성이 높은 박막 트랜지스터이다. 본 실시예에서, 박막 트랜지스터(4010, 4011)는 n채널형 박막 트랜지스터이다.
도전층(4040)은 박막 트랜지스터(4011)의 산화물 반도체층의 채널 형성 영역에 겹치는 절연층(4021)의 일부 위에 구비된다. 도전층(4040)을 산화물 반도체층의 채널 형성 영역과 겹치는 위치에 설치함으로써, BT 시험 전후에 있어서의 박막 트랜지스터(4011)의 임계값 전압의 변화량을 감소시킬 수 있다. 도전층(4040)의 전위는 박막 트랜지스터(4011)의 게이트 전극층과 같거나 상이할 수 있다. 도전층(4040)은 또한 제2 게이트 전극층으로서 기능시킬 수도 있다. 또한, 도전층(4040)의 전위가 GND, 0 V 이거나 도전층(4040)이 플로팅 상태일 수 있다. 해당 도전층(4040)이 반드시 구비되어야 하는 것은 아님에 유념해야 한다.
액정 소자(4013)에 포함된 화소 전극층(4030)은 박막 트랜지스터(4010)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속된다. 액정 소자(4013)의 대향 전극층(4031)은 제2 기판(4006) 위에 형성된다. 화소 전극층(4030), 대향 전극층(4031), 액정층(4008)들이 서로 겹치는 부분이, 액정 소자(4013)에 대응한다. 화소 전극층(4030), 대향 전극층(4031)은 각각 배향막으로서 기능하는 절연층(4032, 4033)에 구비되고, 절연층(4032, 4033)을 가진 전극층 사이에 액정층(4008)이 협지된다.
제1 기판(4001), 제2 기판(4006)으로서는 투광성 기판을 이용할 수 있고, 유리, 세라믹, 플라스틱을 이용할 수 있다. 플라스틱으로는 FRP(Fiberglass Reinforced Plastics)판, PVF(폴리비닐 플루오라이드) 필름, 폴리에스테르 필름, 또는 아크릴수지 필름을 이용할 수 있다.
참조 숫자(4035)는 절연막을 선택적으로 에칭함으로써 얻어지는 원주형 스페이서(columnar spacer)를 표시하며, 화소 전극층(4030)과 대향 전극층(4031) 간의 거리(셀갭)를 제어하기 위해서 구비된다. 이와 달리, 구형의 스페이서를 스페이서(4035)로서 이용할 수 있다. 대향 전극층(4031)은 박막 트랜지스터(4010)가 형성된 기판 위에 형성된 공통 전위선과 전기적으로 접속한다. 공통 접속부를 이용하여 한쌍의 기판 사이에 배치되는 도전성 입자를 통해서 대향 전극층(4031)과 공통 전위선이 서로 전기적으로 접속될 수 있다. 도전성 입자는 시일재(4005)에 포함된다.
이와 달리, 배향막이 필요하지 않는 블루 상(blue phase)을 표시하는 액정을 이용할 수 있다. 블루 상은 액정상의 하나이며, 콜레스테릭 액정을 승온하는 동안에 콜레스테릭 상으로부터 등방상으로 전이하기 직전에 생성되는 상이다. 블루 상은 좁은 온도 범위 내에서밖에 생성되지 않기 때문에, 온도 범위를 개선하기 위해서 5 중량% 이상의 키랄제(chiral agent)를 포함하는 액정조성물을 액정층(4008)에 이용한다. 블루 상을 나타내는 액정과 키랄제를 포함하는 액정조성물은, 응답 속도가 1 msec 이하로 짧고, 광학적 등방성을 가진다. 따라서, 배향 처리가 불필요하고 시야각 의존성이 작다. 또한, 배향막을 설치하지 않아도 좋으므로 러빙 처리(rubbing treatment)도 불필요해지기 때문에, 러빙 처리에 의해 야기되는 정전 파괴를 방지할 수 있고, 제조 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 따라서 액정 표시 장치의 생산성을 향상시킬 수 있다. 특히, 산화물 반도체층을 이용하여 형성되는 박막 트랜지스터는 정전기의 영향에 의해 박막 트랜지스터의 전기적인 특성이 현저하게 변동해서 설계 범위를 일탈할 수 있다. 따라서 산화물 반도체층을 이용하여 형성되는 박막 트랜지스터를 포함하는 액정 표시 장치에 블루 상의 액정재료를 이용하는 것은 보다 효과적이다.
투과형 액정 표시 장치 이외에, 반투과형 액정 표시 장치(transflective liquid crystal display device)에서도 본 실시예를 적용할 수 있다.
액정 표시 장치의 예를 들면, 기판의 외측(관찰자(viewer) 쪽)에 편광판이 설치되고, 기판의 내측에 착색층, 표시 소자에 이용하는 전극층의 순으로 설치되지만, 편광판은 기판의 내측에 설치할 수 있다. 편광판과 착색층의 적층 구조는 본 실시예에 한정되지 않고, 편광판 및 착색층의 재료나 제조 공정 조건에 의해 적절히 설정할 수 있다. 또한, 표시부 이외의 일부에 블랙 매트릭스로서 작용하는 차광막을 설치할 수 있다.
박막 트랜지스터(4011, 4010) 위에는, 산화물 반도체층에 접해서 절연층(4041)이 형성된다. 절연층(4041)은 상기 실시예들 중 임의에 기술된 산화물 절연층과 마찬가지의 재료 및 방법으로 형성될 수 있다. 여기에서는, 절연층(4041)으로서, 스퍼터링법에 의해 산화실리콘층을 형성한다. 또한, 보호 절연층(4042)이 형성되고 절연층(4041)에 접한다. 보호 절연층(4042)은 예를 들면 질화실리콘층을 이용하여 형성될 수 있다. 박막 트랜지스터의 표면요철을 저감하기 위해서 평탄화 절연층으로서 작용하는 절연층(4021)이 형성된다.
평탄화 절연층으로서 절연층(4021)을 형성한다. 절연층(4021)으로서는, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의 내열성을 갖는 유기 재료를 이용할 수 있다. 상기 유기 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인 붕소 유리) 등을 이용할 수 있다. 이들의 재료로 형성되는 절연층을 복수 적층시킴으로써, 절연층(4021)을 형성할 수 있다.
절연층(4021)의 형성 방법은, 특별히 한정되지 않는다. 절연층(4021)은 그 재료에 따라서 스퍼터링법, SOG법, 스핀 코팅법, 디핑법, 스프레이 코팅법, 액적토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등) 또는 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등의 도구(tool) 등에 의해 형성될 수 있다. 절연층(4021)의 소성 공정은 반도체층의 어닐링으로도 동작하고 따라서 효율적으로 반도체 장치를 제조할 수 있다.
화소 전극층(4030) 및 대향 전극층(4031)은 인듐 주석산화물(ITO), 산화인듐에 산화 아연(ZnO)을 혼합한 IZO(Indium Zinc Oxide), 산화 인듐에 산화규소(SiO2)를 혼합한 도전 재료, 유기 인듐, 유기 주석, 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐 아연산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐 주석산화물 등의 투광성의 도전성 재료를 이용하여 형성될 수 있다. 또는 반사형의 액정 표시 장치에서, 투광성을 가질 필요가 없거나 반사성을 가질 필요가 있는 경우에, 화소 전극층(4030) 및 대향 전극층(4031)은 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티타늄(Ti), 백금(Pt), 알루미늄(A1), 구리(Cu), 은(Ag) 등의 금속으로부터 선택된 일 이상의 종류의 재료들, 이 금속들의 합금, 이 금속들의 질화물을 이용하여 형성될 수 있다.
화소 전극층(4030) 및 대향 전극층(4031)은 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 이용해서 형성할 수 있다. 도전성 조성물을 이용해서 형성한 화소 전극은, 시트 저항이 10000 Ω/sq 이하, 파장 550 nm에 있어서의 투광율이 70 % 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항률이 0.1 Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π전자공액계 도전성 고분자를 이용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 혹은 이들의 2종 이상의 공중합체 등을 들 수 있다.
또한, 별도 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 공급되는 각종 신호 및 전위는, FPC(4018)로부터 공급된다.
접속 단자 전극(4015)이 액정 소자(4013)에 포함된 화소 전극층(4030)과 같은 도전막을 이용하여 형성되고, 단자 전극(4016)은 박막 트랜지스터(4010, 4011)의 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성된다.
접속 단자 전극(4015)은 FPC(4018)에 포함되는 단자와 이방성 도전막(4019)을 통해서 전기적으로 접속된다.
도 15a 내지 도 15c에서는, 신호선 구동 회로(4003)를 별도 형성하고, 제1 기판(4001)에 실장하고 있는 예를 나타내고 있다. 그러나, 본 발명은 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도 형성해서 실장할 수 있고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성해서 실장할 수 있다.
블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 설치한다. 예를 들면, 편광 기판 및 리타데이션 기판에 의한 원편파(circular polarization)를 이용해도 된다. 또한, 광원으로서 백라이트, 사이드 라이트 등을 이용할 수 있다.
액티브 매트릭스형의 액정 표시 장치에는 매트릭스 형상으로 배치된 화소 전극을 구동함으로써 화면 위에 표시 패턴이 형성된다. 상세하게는, 선택된 화소 전극과 상기 화소 전극에 대응하는 대향 전극 사이에 전압이 인가됨으로써, 화소 전극과 대향 전극 사이에 배치된 액정층에 광학 변조가 행해진다. 이 광학 변조가 표시 패턴으로서 관찰자에 인식된다.
액정 표시 장치는 동화상을 표시할 때, 액정 분자 자체의 응답이 느리기 때문에 잔상(image sticking)이 생기거나 동화상의 흐려짐이 생기는 문제가 있다. 액정 표시 장치의 동화상 특성을 개선하기 위해서, 흑화상 전체를 한 프레임 걸러 표시하는 소위 흑삽입(black insertion)이라 불리는 구동 기술이 있다.
이와 달리, 통상적인 수직 동기 주파수를 1.5배 혹은 2배 이상으로 함으로써 응답 속도를 개선하는, 소위, 배속 구동(double-frame rate driving)이라 불리는 구동 기술이 이용된다.
또한, 액정 표시 장치의 동화상 특성을 개선하기 위한 기술로, 백라이트로서 복수의 LED(발광 다이오드) 광원 또는 복수의 EL 광원 등을 포함하는 면광원을 이용하는 다른 구동 기술이 있고, 면광원에 포함된 각 광원을 독립해서 한 프레임 기간 내에서 간헐광을 수행하도록하는 구동 기술도 있다. 면광원으로서, 3종류 이상의 LED를 이용할 수 있고, 백색 발광의 LED를 이용할 수 있다. 독립해서 복수의 LED를 제어할 수 있기 때문에, 액정층의 광학 변조 전환 타이밍에 맞춰서 LED의 발광 타이밍을 동기화 시킬 수 있다. 이 구동 기술은, LED를 부분적으로 소등할 수 있다. 따라서, 특히 한 화면을 차지하는 검은 표시 영역의 비율이 높은 영상을 표시하는 경우에는, 액정 표시 장치의 소비 전력 저감 효과를 도모할 수 있다.
이들 구동 기술을 조합하면, 액정 표시 장치의 동화상 특성 등의 표시 특성을 종래보다 개선할 수 있다.
박막 트랜지스터는 정전기 등에 의해 파괴되기 쉽기 때문에, 화소부 또는 구동 회로 일부와 동일 기판 위에 보호 회로를 설치하는 것이 바람직하다. 보호 회로는, 산화물 반도체층을 포함한 비선형 소자를 이용해서 형성하는 것이 바람직하다. 예를 들면, 보호 회로는 화소부와, 주사선 입력 단자 및 신호선 입력 단자 사이에 구비된다. 본 실시예에서는 복수의 보호 회로를 구비하여, 주사선, 신호선 및 용량 버스 선에 정전기 등에 의해 서지 전압이 인가될 때, 화소 트랜지스터 등이 파괴되지 않도록 구성된다. 따라서, 보호 회로에는 서지 전압이 인가되었을 때, 공통 배선에 전하를 흘려주는 구조를 가진다. 보호 회로는, 주사선에 대하여 병렬로 배치된 비선형 소자를 포함한다. 비선형 소자는 다이오드와 같은 2단자 소자 또는 트랜지스터와 같은 3단자 소자로 구성된다. 예를 들면, 비선형 소자는 화소부의 박막 트랜지스터와 같은 공정으로 형성하는 것도 가능하다. 예를 들면, 게이트 단자와 드레인 단자를 접속함으로써 다이오드와 마찬가지의 특성을 갖게 할 수 있다.
또한, 액정 표시 모듈에는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(Anti Ferroelectric Liquid Crystal) 등을 이용할 수 있다.
본 명세서에 개시되는 반도체 장치는 특별히 한정되지 않고, TN 액정, OCB 액정, STN 액정, VA 액정, ECB형 액정, GH 액정, 고분자 분산형 액정, 디스코틱 액정 등을 포함하는 액정 표시 장치를 사용할 수 있다. 특히, 수직 배향(VA) 모드를 이용한 투과형의 액정 표시 장치와 같은 일반적인 블랙형의 액정 패널이 바람직하다. 수직 배향 모드로서는 몇 가지를 예를 들 수 있다. MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV 모드 등을 이용할 수 있다.
또한, 본 실시예는 VA형의 액정 표시 장치에도 적용할 수 있다. VA형의 액정 표시 장치란, 액정 표시 패널의 액정 분자 배열을 제어하는 방식의 일종이다. VA형의 액정 표시 장치에서는, 전압이 인가되지 않고 있을 때에 패널면에 대하여 액정 분자가 수직방향으로 배열되는 방식이다. 또한, 화소(픽셀)를 몇 개의 영역(서브 픽셀)으로 나누어져서, 각각의 영역에서 각각 다른 방향으로 액정 분자를 배열하도록 멀티 도메인 또는 멀티 도메인 설계라고 하는 방법을 이용할 수 있다.
본 실시예는, 다른 실시예와 적절히 조합해서 실시할 수 있다.
(실시예 12)
본 실시예의 형태에서는, 실시예 1 또는 실시예 2의 논리 회로를 포함하는 반도체 장치의 예에 대하여 설명한다. 구체적으로는, 구동 회로가 실시예 1 또는 실시예 2의 논리 회로를 포함하는 액티브 매트릭스형의 발광 표시 장치를 제조하는 예를 나타낸다. 본 실시예에서는, 일렉트로루미네센스를 이용하는 발광 소자를 갖는 발광 표시 장치의 일례에 대해서 설명한다.
일렉트로루미네센스를 이용하는 발광 소자는, 발광 재료가 유기 화합물인지, 무기화합물인지에 따라 구별된다. 일반적으로, 전자는 유기EL 소자, 후자는 무기EL 소자라고 부른다.
유기EL 소자는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써 발광한다. 이러한 메카니즘으로부터, 이러한 발광 소자는 전류 여기형 발광 소자라 불린다.
무기EL 소자는, 그 소자 구성에 의해, 분산형 무기EL 소자와 박막형 무기EL 소자로 분류된다. 분산형 무기EL 소자는, 발광 재료의 입자를 바인더 내에 분산시킨 발광층을 갖는 것이며, 발광 메카니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터-재결합형 발광이다. 박막형 무기EL 소자는 발광층을 유전체층들 사이에 협지하고, 또한 그들을 전극들 사이에 협지한 구조이며, 발광 메카니즘은 금속 이온의 내각 전자 천이를 이용하는 국지형 발광(localized type light emission)이다. 여기서는, 발광 소자로서 유기EL 소자를 예를 설명한다.
도 16은 반도체 장치의 예로서 디지털 시간 계조 구동을 적용할 수 있는 화소 구조의 일례를 도시하는 도면이다.
디지털 시간 계조 구동을 적용할 수 있는 화소의 구조 및 화소의 동작에 대해서 설명한다. 여기에서는, 산화물 반도체층을 채널 형성 영역에 이용하는 n채널형의 트랜지스터를 1개의 화소에 2개 이용하는 예를 나타낸다.
화소(6400)는 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광 소자(6404) 및 용량 소자(6403)를 포함한다. 스위칭용 트랜지스터(6401)는 게이트가 주사선(6406)에 접속되고, 제1 전극(소스 전극 및 드레인 전극의 한 쪽)이 신호선(6405)에 접속되고, 제2 전극(소스 전극 및 드레인 전극의 다른 쪽)이 구동용 트랜지스터(6402)의 게이트에 접속된다. 구동용 트랜지스터(6402)는, 게이트가 용량 소자(6403)를 통해서 전원선(6407)에 접속되고, 제1 전극이 전원선(6407)에 접속되고, 제2 전극이 발광 소자(6404)의 제1 전극(화소 전극)에 접속된다. 발광 소자(6404)의 제2 전극은 공통 전극에 대응한다. 공통 전극은 동일기판 위에 형성되는 공통 전위선(6408)과 전기적으로 접속된다.
발광 소자(6404)의 제2 전극(공통 전극)에는 저전원 전위가 설정된다. 저전원 전위란 전원선(6407)에 설정되는 고전원 전위를 기준으로 하여 저전원 전위<고전원 전위를 만족하는 전위이다. 저전원 전위로서는, 예를 들면 GND, 0 V 등이 이용될 수 있다. 이 고전원 전위와 저전원 전위의 전위차를 발광 소자(6404)에 인가하고, 발광 소자(6404)에 전류를 흘려서, 발광 소자(6404)를 발광시킨다. 여기서, 발광 소자(6404)가 광을 방출하기 위해, 고전원 전위와 저전원 전위 사이의 전위차가 발광 소자(6404)의 순방향 전압 강하(forward voltage drop)이상으로 되도록 각각의 전위를 설정한다.
구동용 트랜지스터(6402)의 게이트 용량이 용량 소자(6403)의 대용으로 사용되면, 용량 소자(6403)는 생략될 수 있다. 구동용 트랜지스터(6402)의 게이트 용량은 채널 형성 영역과 게이트 전극 사이에서 형성될 수 있다.
여기에서, 전압-입력 전압 구동 방식을 이용하는 경우에는, 구동용 트랜지스터(6402)의 게이트에, 구동용 트랜지스터(6402)가 완전히 온할지 오프할지의 만드는 비디오 신호를 입력한다. 즉, 구동용 트랜지스터(6402)는 선형 영역에서 동작한다. 구동용 트랜지스터(6402)는 선형 영역에서 동작하기 때문에, 전원선(6407)의 전압보다도 높은 전압을 구동용 트랜지스터(6402)의 게이트에 인가한다. 신호선(6405)에는 (전원선 전압+구동용 트랜지스터(6402)의 Vth) 이상의 전압을 인가한다.
또한, 디지털 시간 계조 구동 대신에 아날로그 계조 구동을 이용할 경우, 신호의 입력을 서로 다르게 함으로써 도 16과 동일한 화소 구조을 이용할 수 있다.
아날로그 계조 구동을 행할 경우, 발광 소자(6404)의 순방향 전압+구동용 트랜지스터(6402)의 Vth 이상의 전압을 구동용 트랜지스터(6402)의 게이트에 인가한다. 발광 소자(6404)의 순방향 전압이란, 원하는 휘도로 하는 경우의 전압을 가리킨다. 구동용 트랜지스터(6402)가 포화 영역에서 동작하게 하는 비디오 신호를 입력함으로써, 발광 소자(6404)에 전류를 공급할 수 있다. 구동용 트랜지스터(6402)를 포화 영역에서 동작시킬 수 있기 위해, 전원선(6407)의 전위는 구동용 트랜지스터(6402)의 게이트 전위보다도 높게 한다. 아날로그 비디오 신호를 사용하면, 발광 소자(6404)에 비디오 신호에 따른 전류를 흘리고, 아날로그 계조 구동을 행할 수 있다.
도 16에 나타내는 화소 구성은 이것에 한정되지 않는다. 예를 들어, 도 16에 나타내는 화소에 스위치, 저항 소자, 용량 소자, 트랜지스터 또는 논리 회로 등을 추가할 수 있다.
다음에, 발광 소자의 구조에 대해서 도 17a 내지 도17c를 참조하여 설명한다. 여기에서는, 구동용 TFT가 n형의 경우를 예로 들어 화소의 단면 구조에 대해서 설명한다. 도 17a, 17b, 17c에 기술된 반도체 장치에 이용되는 구동용 TFT(7011, 7021, 7001)는, 상기 실시예에 나타내는 박막 트랜지스터와 마찬가지로 제조될 수 있고, 예컨대 산화물 반도체층을 각각 포함하는 박막 트랜지스터이다.
발광 소자로부터 발광을 취출하기 위해서, 적어도 양극 또는 음극 중 하나가 투명해야 한다. 기판 위에 박막 트랜지스터 및 발광 소자를 형성한다. 기판과는 반대측 면을 통해 발광을 취출하는 상면사출 구조(top emission structure), 기판 측의 면을 통해 발광을 취출하는 하면사출 구조, 기판 측 및 기판과 반대측의 면을 통해 발광을 취출하는 양면사출 구조를 가질 수 있다. 화소 구조는 어느 사출 구조의 발광 소자에도 적용할 수 있다.
다음으로, 하면사출 구조를 가지는 발광 소자에 대해서 도 17a를 참조하여 설명한다.
도 17a는 구동용 TFT(7011)가 n형이고 발광 소자(7012)로부터 발하여지는 광이 제1 전극(7013) 측에 사출하는 경우의 화소의 단면도를 나타낸다. 도 17a에서는, 구동용 TFT(7011)의 드레인 전극층과 전기적으로 접속된 투광성을 갖는 도전층(7017) 위에 발광 소자(7012)의 제1 전극(7013)이 형성되고, 제1 전극(7013) 위에 EL층(7014), 제2 전극(7015)이 차례로 적층된다.
투광성을 갖는 도전층(7017)으로는, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐 주석산화물, 인듐 주석산화물, 인듐 아연산화물, 산화규소를 첨가한 인듐 주석산화물 등의 투광성을 갖는 도전성 도전층을 이용할 수 있다.
발광 소자의 제1 전극(7013)은 다양한 재료를 이용할 수 있다. 예를 들면, 제1 전극(7013)을 음극으로서 이용할 경우에는, 일함수가 작은 재료, 예를 들면, Li나 Cs 등의 알칼리 금속, 및 Mg, Ca, Sr 등의 알칼리 토류 금속 및 이들을 포함하는 합금(Mg:Ag, Al:Li 등) 외, Yb나 Er 등의 희토류금속 등을 가진 재료를 이용해서 제1 전극(7013)이 형성됨이 바람직하다. 도 17a에서는, 제1 전극(7013)의 두께는 광을 투과하는 정도(바람직하게는 대략 5 nm 내지 30 nm 정도)로 한다. 예를 들면 20 nm의 두께를 갖는 알루미늄층을 제1 전극(7013)으로서 이용한다.
투광성을 갖는 도전층과 알루미늄층을 적층하고 이어서 선택적으로 에칭함으로써, 투광성을 갖는 도전층(7017)과 제1 전극(7013)을 형성할 수 있다. 이 경우 같은 마스크를 이용해서 에칭할 수 있기 때문에 바람직하다.
또한, 제1 전극(7013)의 주변부는 격벽(partion wall)(7019)으로 덮는다. 격벽(7019)은, 폴리이미드, 아크릴, 폴리아미드, 에폭시 등의 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 이용해서 형성한다. 격벽(7019)은, 특히 감광성의 수지 재료를 이용하여 제1 전극(7013) 위에 개구를 형성하고, 그 개구부의 측벽이 연속한 곡률을 갖고서 형성되는 경사면이 되도록 형성하는 것이 바람직하다. 격벽(7019)으로서 감광성의 수지 재료를 이용할 경우, 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
제1 전극(7013) 및 격벽(7019) 위에 형성하는 EL층(7014)으로서는, 적어도 발광층을 포함한 EL층이 좋다. 또한, EL층(7014)은 단층 구조 또는 적층 구조로 형성될 수 있다. EL층(7014)이 복수의 층으로 구성될 경우, 음극으로서 기능하는 제1 전극(7013) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서로 적층된다. 발광층을 제외하고는 이들 층을 모두 구비할 필요는 없다.
적층 순서는 상기 순서에 한정되지 않는다. 제1 전극(7013)을 양극으로서 기능시키고, 제1 전극(7013) 위에 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 전자 주입층의 순서로 적층할 수 있다. 그러나, 소비 전력을 고려하면 제1 전극(7013)을 음극으로 기능시키고, 제1 전극(7013) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서로 적층하는 쪽이, 구동 회로부의 전압 상승을 억제할 수 있고 제1 전극(7013)을 양극으로 사용할 때보다 소비 전력을 적게 할 수 있기 때문에 바람직하다.
또한, EL층(7014) 위에 형성되는 제2 전극(7015)으로 임의의 다양한 재료를 이용할 수 있다. 예를 들면, 제2 전극(7015)을 양극으로서 이용할 경우, 일함수가 큰 재료, 예를 들면, ZrN, Ti, W, Ni, Pt, Cr 등이나, ITO, IZO, ZnO 등의 투명 도전성 재료가 바람직하다. 또한, 제2 전극(7015) 위에 차폐막(7016), 예를 들면 광을 차광하는 금속, 광을 반사하는 금속 등을 구비한다. 본 실시예에서는, 제2 전극(7015)으로서 ITO막을 이용하고, 차폐막(7016)으로서 Ti층을 이용한다.
제1 전극(7013) 및 제2 전극(7015) 사이에 발광층을 포함하는 EL층(7014)이 협지되어 있는 영역이 발광 소자(7012)에 대응한다. 도 17a에 도시한 소자 구조의 경우, 발광 소자(7012)로부터 발하여지는 광은, 화살표로 나타낸 바와 같이 제1 전극(7013) 측으로 사출된다.
도 17a에서는 게이트 전극층으로 투광성을 갖는 도전층을 이용하고, 소스 전극층 및 드레인 전극층으로 투광성을 갖는 박막을 이용하는 예를 나타내고 있다. 발광 소자(7012)로부터 발하여지는 광은, 컬러 필터층(7033)을 통과하고, 기판을 통과해서 사출하게 할 수 있다.
컬러 필터층(7033)은 잉크젯법 등의 액적토출법(droplet discharge method)이나, 인쇄법, 포토리소그래피 기술을 이용한 에칭법 등으로 각각 형성된다.
컬러 필터층(7033)은 오버코트층(7034)으로 덮여지고, 또한 보호 절연층(7035)으로 덮여진다. 도 17a에서는 오버코트층(7034)은 얇은 두께로 도시되지만, 오버코트층(7034)은 컬러 필터층(7033)에 기인하는 요철을 평탄화하는 기능을 갖는다.
평탄화 절연층(7036), 절연층(7032) 및 절연층(7031)에 형성되고, 또한 드레인 전극층에 달하는 컨택트 홀은, 격벽(7019)과 겹치는 부분에 배치한다.
양면사출 구조를 가지는 발광 소자에 대해서 도 17b를 참조하여 설명한다.
도 17b에서는, 구동용 TFT(7021)의 드레인 전극층과 전기적으로 접속된 투광성을 갖는 도전층(7027) 위에 발광 소자(7022)의 제1 전극(7023)이 형성되고, 제1 전극(7023) 위에 EL층(7024), 제2 전극(7025)이 차례로 적층된다.
투광성을 갖는 도전층(7027)으로서는, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐 주석산화물, 인듐 주석산화물, 인듐 아연산화물, 산화규소를 첨가한 인듐 주석산화물 등의 투광성을 갖는 도전성 도전층을 이용할 수 있다.
제1 전극(7023)에는 다양한 재료를 이용할 수 있다. 예를 들면, 제1 전극(7023)을 음극으로서 이용할 경우, 일함수가 작은 재료, 예를 들면, Li나 Cs 등의 알칼리 금속, 및 Mg, Ca, Sr 등의 알칼리 토류 금속, 및 이들을 포함하는 합금(Mg:Ag, Al:Li 등) 외, Yb나 Er 등의 희토류금속 등이 바람직하다. 본 실시예에서는, 제1 전극(7023)을 음극으로서 이용하고, 그 두께는 광을 투과하는 정도(바람직하게는, 대략 5 nm 내지 30 nm 정도)로 형성한다. 예를 들어 20 nm의 두께를 갖는 알루미늄층을 음극으로서 이용한다.
투광성을 갖는 도전층과 알루미늄층을 적층한 후, 선택적으로 에칭해서, 투광성을 갖는 도전층(7027)과 제1 전극(7023)을 형성할 수 있다. 이 경우 동일한 마스크를 이용해서 에칭할 수 있어서 바람직하다.
또한, 제1 전극(7023)의 주변부는 격벽(7029)으로 덮는다. 격벽(7029)은, 폴리이미드, 아크릴, 폴리아미드, 에폭시 등의 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 이용해서 형성한다. 격벽(7029)은, 감광성의 수지 재료를 이용하여 제1 전극(7023) 위에 개구를 형성해서, 그 개구의 측벽이 연속한 곡률을 갖고서 형성되는 경사면이 되도록 형성하는 것이 바람직하다. 격벽(7029)으로서 감광성의 수지 재료를 이용할 경우, 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
제1 전극(7023) 및 격벽(7029) 위에 형성하는 EL층(7024)으로서, 발광층을 포함하는 EL 층이 좋다. 또한, EL층(7024)은 단층 구조 또는 적층 구조를 가지고 형성될 수 있다. EL층(7024)이 복수의 층으로 구성될 경우, 음극으로서 기능하는 제1 전극(7023) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서로 적층한다. 발광층을 제외하고 이들 층을 모두 구비할 필요는 없다.
적층 순서는 상기 적층 순서에 한정되지 않는다. 제1 전극(7023)을 양극으로서 이용하고, 제1 전극(7023) 위에 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 전자 주입층의 순서로 적층할 수 있다. 그러나, 소비 전력을 고려하면, 제1 전극(7023)을 음극으로서 이용하고, 음극 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서로 적층하는데 이는 양극으로 제1 전극(7023)을 사용하는 경우보다 소비 전력이 더 효과적으로 저감될 수 있기 때문에 바람직하다.
또한, EL층(7024) 위에 형성된 제2 전극(7025)으로서 다양한 재료를 이용할 수 있다. 예를 들면, 제2 전극(7025)을 양극으로서 이용할 경우, 일함수가 큰 재료, 예를 들면, ITO, IZO, ZnO 등의 투명 도전성 재료가 바람직하다. 본 실시예에서는, 제2 전극(7025)을 양극으로 이용하고, 산화실리콘을 포함하는 ITO층을 이용하여 형성한다.
제1 전극(7023) 및 제2 전극(7025)으로, 발광층을 포함하는 EL층(7024)이 협지되어 있는 영역이 발광 소자(7022)에 대응한다. 도 17b에 도시한 소자 구조의 경우, 발광 소자(7022)로부터 발하여지는 광은 화살표로 나타낸 바와 같이 제2 전극(7025) 측과 제1 전극(7023) 측의 양방으로 사출된다.
도 17b에서는 게이트 전극층으로서 투광성을 갖는 도전층을 이용하고, 소스 전극층 및 드레인 전극층으로서 투광성을 갖는 박막을 이용하는 예를 나타낸다. 발광 소자(7022)로부터 제1 전극(7023) 측으로 출사되는 광은 컬러 필터층(7043)을 통과하고 기판을 통해서 출사되게 할 수 있다.
컬러 필터층(7043)은 잉크젯법 등의 액적토출법이나, 인쇄법, 포토리소그래피 기술을 이용한 에칭법 등으로 각각 형성한다.
컬러 필터층(7043)은 오버코트층(7044)으로 덮여지고 보호 절연층(7045)으로 덮여진다.
평탄화 절연층(7046), 절연층(7042) 및 절연층(7041)에서 형성되고 드레인 전극층에 달하는 컨택트 홀은 격벽(7029)과 겹치는 위치에 배치한다.
양면사출 구조의 발광 소자를 이용함으로써 양쪽 표시면에 풀 컬러 표시를 실현한 경우, 제2 전극(7025) 측으로부터의 광은 컬러 필터층(7043)을 통과하지 않는다. 따라서, 컬러 필터층을 가지는 밀봉 기판을 제2 전극(7025) 위쪽에 추가로 설치하는 것이 바람직하다.
다음에, 상면사출 구조의 발광 소자에 대해서 도 17c를 참조하여 설명한다.
도 17c에, 구동용 TFT(7001)가 n형이고, 발광 소자(7002)로부터 출사되는 광이 제2 전극(7005)을 통과하는 경우의 화소의 단면도를 나타낸다. 도 17c에서는, 구동용 TFT(7001)의 드레인 전극층과 제1 전극(7003)이 서로 접하고, 구동용 TFT(7001)와 발광 소자(7002)의 제1 전극(7003)은 서로 전기적으로 접속한다. 제1 전극(7003) 위에 EL층(7004), 제2 전극(7005)이 차례로 적층된다.
또한, 제1 전극(7003)에는 다양한 재료를 이용할 수 있다. 예를 들면, 제1 전극(7003)을 음극으로서 이용할 경우, 일함수가 작은 재료, 예를 들면, Li나 Cs 등의 알칼리 금속, 및 Mg, Ca, Sr 등의 알칼리토류 금속, 이들을 포함하는 합금(Mg:Ag, Al:Li 등) 또는 Yb나 Er 등의 희토류금속 등을 이용하여 형성하는 것이 바람직하다.
또한, 제1 전극(7003)의 주변부는 격벽(7009)으로 덮힌다. 격벽(7009)은 폴리이미드, 아크릴, 폴리아미드, 에폭시 등의 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 이용해서 형성한다. 격벽(7009)은, 특히 감광성의 수지 재료를 이용하여 제1 전극(7003) 위에 개구를 형성해서, 그 개구의 측벽이 연속한 곡률을 갖는 경사면이 되도록 형성하는 것이 바람직하다. 격벽(7009)으로서 감광성의 수지 재료를 이용할 경우, 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
제1 전극(7003) 및 격벽(7009) 위에 형성하는 EL층(7004)으로, 적어도 발광층을 포함하는 EL 층이 좋다. 또한, EL층(7004)은 단층 구조 또는 적층 구조 어느 쪽이라도 좋다. EL층(7004)이 복수의 층으로 형성되면, 음극으로서 이용하는 제1 전극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서로 적층한다. 발광층을 제외하고는 이들 층을 모두 설치할 필요는 없다.
적층 순서는 상기 적층 순서에 한정되지 않고, 양극으로서 이용하는 제1 전극(7003) 위에 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 전자 주입층의 순서로 적층할 수 있다.
도 17c에서는 Ti층, 알루미늄층, Ti층의 순서로 적층한 적층막 위에, 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 전자 주입층의 순서로 적층하고, 그 위에 Mg:Ag 합금 박막과 ITO의 적층을 형성한다.
그러나 구동용 TFT(7001)가 n형인 경우, 제1 전극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서로 적층하는 쪽이, 구동 회로에 있어서의 전압 상승을 억제할 수 있고, 소비 전력을 더 효율적으로 저감시킬 할 수 있기 때문에 바람직하다.
제2 전극(7005)은 투광성을 갖는 도전성 재료를 이용해서 형성한다. 예를 들면 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐 주석산화물, 인듐 주석산화물, 인듐 아연산화물, 산화규소를 첨가한 인듐 주석산화물 등의 투광성을 갖는 도전층을 이용할 수 있다.
제1 전극(7003) 및 제2 전극(7005) 사이로 발광층을 포함하는 EL층(7004)이 협지되어 있는 영역이 발광 소자(7002)에 대응한다. 도 17c에 도시한 화소의 경우, 발광 소자(7002)로부터 사출되는 광은, 화살표로 나타낸 바와 같이 제2 전극(7005) 측으로 사출된다.
도 17c에서, 구동용 TFT(7001)의 드레인 전극층은, 산화 실리콘층(7051), 보호 절연층(7052), 평탄화 절연층(7056), 평탄화 절연층(7053) 및 절연층(7055)에서 형성된 컨택트 홀을 통해서 제1 전극(7003)과 전기적으로 접속한다. 평탄화 절연층(7036, 7046, 7053, 7056)은 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의 수지 재료를 이용하여 형성할 수 있다. 상기 수지 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 등을 이용할 수 있다. 이들의 재료로 형성되는 복수의 절연층을 적층시킴으로써, 평탄화 절연층(7036, 7046, 7053, 7056)을 형성할 수 있다. 평탄화 절연층(7036, 7046, 7053, 7056)은 그 재료에 따라서, 스퍼터링법, SOG법, 스핀 코팅법, 디핑법, 스프레이 도포법, 액적토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등의 도구(기구) 등을 이용하여 형성할 수 있다.
인접하는 화소의 제1 전극으로부터 제1 전극(7003)을 절연하기 위해서 격벽(7009)을 설치한다. 격벽(7009)은, 폴리이미드, 아크릴, 폴리아미드, 에폭시 등의 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 이용해서 형성한다. 격벽(7009)은, 감광성의 수지 재료를 이용하여 제1 전극(7003) 위에 개구를 형성해서, 그 개구의 측벽이 연속한 곡률을 갖는 경사면이 되도록 형성하는 것이 바람직하다. 격벽(7009)으로서 감광성의 수지 재료를 이용할 경우, 레지스트 마스크를 형성하는 공정을 생략할 수 있다.
도 17c의 구조에서는, 풀 컬러 표시를 행할 경우, 예를 들면 각각 발광 소자(7002)를 녹색 발광 소자로 하고, 인접하는 한편의 발광 소자를 적색 발광 소자로 하고, 다른 한쪽의 발광 소자를 청색 발광 소자로 한다. 이와 달리, 3종류의 발광 소자뿐만 아니라 백색 발광 소자를 포함한 4종류의 발광 소자를 이용하여 풀 컬러 표시를 할 수 있는 발광 표시 장치를 제조할 수 있다.
도 17c의 구조에서는, 배치하는 복수의 발광 소자를 모두 백색 발광 소자로서, 발광 소자(7002) 위쪽에 컬러 필터 등을 갖는 밀봉 기판을 배치하는 구성으로 해서, 풀 컬러 표시를 할 수 있는 발광 표시 장치를 제조할 수 있다. 백색 등의 단색의 발광을 나타내는 재료를 형성하고, 컬러 필터나 색 변환층을 조합함으로써 풀 컬러 표시를 행할 수 있다.
반도체 장치에 이용되는 구동 TFT(7001, 7011, 7021)로서는, 상기 실시예에 나타낸 박막 트랜지스터의 어느 하나를 적절히 이용할 수 있고, 마찬가지의 공정 및 재료로 형성할 수 있다. 구동 TFT(7001, 7011, 7021)의 산화물 반도체층에서는 수소나 물이 저감된다. 따라서, 구동 TFT(7001, 7011, 7021)는 신뢰성이 높은 박막 트랜지스터이다.
물론 단색 발광의 표시도 행할 수 있다. 예를 들면, 백색 발광을 이용해서 조명 시스템을 형성할 수 있고, 단색 발광을 이용해서 에리어 칼라 발광 장치(area-color light-emitting device)를 형성할 수 있다.
필요하면, 원편광판을 포함하는 편광 필름 등의 광학 필름을 설치할 수 있다.
여기서는 발광 소자로서 유기EL 소자에 대해서 설명했지만, 발광 소자로서 무기EL 소자도 설치할 수 있다.
발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)와 발광 소자가 전기적으로 접속되는 예를 기술한다. 하지만, 구동용 TFT와 발광 소자 사이에 전류제어용 TFT가 접속되는 구조를 이용할 수 있다.
발광 표시 패널(발광 패널이라고도 함)의 외관 및 단면에 대해서 도 18a 및 도 18b를 이용하여 설명한다. 도 18a는 제1 기판 위에 형성된 박막 트랜지스터 및 발광 소자를 제1 기판과 제2 기판 사이에 시일재로 밀봉한 패널의 평면도이다. 도 18b는 도 18a의 H-I에 있어서의 단면도이다.
제1 기판(4501) 위에 설치된 화소부(4502), 신호선 구동 회로(4503a, 4503b) 및 주사선 구동 회로(4504a, 4504b)를 둘러싸도록 하여 시일재(4505)가 설치된다. 또한 화소부(4502), 신호선 구동 회로(4503a, 4503b) 및 주사선 구동 회로(4504a, 4504b) 위에 제2 기판(4506)이 설치된다. 따라서 화소부(4502), 신호선 구동 회로(4503a, 4503b) 및 주사선 구동 회로(4504a, 4504b)는, 제1 기판(4501)과 시일재(4505)와 제2 기판(4506)에 의해 충전재(4507)와 함께 밀봉된다. 이렇게 외부 공기에 패널이 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(접합 필름, 자외선 경화수지 필름 등)이나 커버재로 패널을 패키징(봉합)하는 것이 바람직하다.
제1 기판(4501) 위에 설치된 화소부(4502), 신호선 구동 회로(4503a, 4503b) 및 주사선 구동 회로(4504a, 4504b)는 각각 복수의 박막 트랜지스터를 갖는다. 도 18b에서는, 화소부(4502)에 포함되는 박막 트랜지스터(4510)와, 신호선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예시한다.
박막 트랜지스터(4509, 4510)는, 상기 실시예에 나타낸 박막 트랜지스터의 어느 하나를 적절히 이용할 수 있고, 마찬가지의 공정 및 재료로 형성할 수 있다. 박막 트랜지스터(4509, 4510)의 산화물 반도체층에서는 수소나 물이 저감된다. 따라서, 박막 트랜지스터(4509, 4510)는 신뢰성이 높은 박막 트랜지스터이다.
박막 트랜지스터(4509)의 산화물 반도체층의 채널 형성 영역과 겹치는 부분위에 도전층을 설치한다. 본 실시예에서, 박막 트랜지스터(4509, 4510)는 n채널형 박막 트랜지스터이다.
박막 트랜지스터(4509)의 산화물 반도체층의 채널 형성 영역과 겹치는 산화실리콘층(4542) 일부 위에 도전층(4540)이 설치된다. 도전층(4540)을 산화물 반도체층의 채널 형성 영역과 겹치는 위치에 설치함으로써, BT 시험 전후에 있어서의 박막 트랜지스터(4509)의 임계값 전압의 변화량을 감소시킬 수 있다. 도전층(4540)은 전위가 박막 트랜지스터(4509)의 게이트 전극층과 같거나 상이할 수 있다. 도전층(4540)은 제2 게이트 전극층으로서 기능할 수도 있다. 이와 달리, 도전층(4540)의 전위가 GND, 0 V 이거나 도전층(4540)이 플로팅 상태일 수 있다.
또한, 박막 트랜지스터(4510)의 산화물 반도체층을 덮도록 산화실리콘층(4542)이 형성된다. 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층은 박막 트랜지스터 위에 설치된 산화실리콘층(4542) 및 절연층(4551)에 형성된 개구에 있어서 배선층(4550)과 전기적으로 접속된다. 배선층(4550)은 제1 전극(4517)과 접해서 형성되고, 박막 트랜지스터(4510)와 제1 전극(4517)은 배선층(4550)을 통해서 전기적으로 접속된다.
발광 소자(4511)의 발광 영역과 중첩되도록 컬러 필터층(4545)이 절연층(4551) 위에 형성된다.
또한, 컬러 필터층(4545)의 표면 요철을 저감하기 위해서, 컬러 필터층(4545)은 평탄화 절연막으로서 기능하는 오버코트층(4543)으로 덮여진다.
오버코트층(4543) 위에 절연층(4544)이 형성된다. 절연층(4544)으로서, 예를 들면, 질화실리콘층은 스퍼터링법으로 형성될 수 있다.
참조 숫자(4511)는 발광 소자를 표시한다. 발광 소자(4511)에 포함된 화소 전극인 제1 전극(4517)은, 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층에 배선층(4550)을 통해서 전기적으로 접속된다. 발광 소자(4511)는 제1 전극(4517), 전계 발광층(4512), 제2 전극(4513)의 적층 구조이고, 상기 구조에 한정되지 않는다. 발광 소자(4511)로부터 취출되는 광의 방향 등에 따라서 발광 소자(4511)의 구조는 적절히 바뀔 수 있다.
격벽(4520)은, 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 이용해서 형성한다. 격벽(4520)은 감광성의 재료를 이용하여 제1 전극(4517) 위에 개구를 가지도록 형성되어, 그 개구부의 측벽이 연속한 곡률을 갖는 경사면이 되도록 형성되는 것이 바람직하다.
전계 발광층(4512)은 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다.
발광 소자(4511)에 산소, 수소, 수분, 이산화탄소 등의 침입을 막도록, 제2 전극(4513) 및 격벽(4520) 위에 보호층을 형성할 수 있다. 보호층으로서 질화실리콘층, 질화 산화실리콘층, DLC층 등을 형성할 수 있다.
또한, 신호선 구동 회로(4503a, 4503b), 주사선 구동 회로(4504a, 4504b), 또는 화소부(4502)에 공급되는 다양한 신호 및 전위는 FPC(4518a, 4518b)로부터 공급된다.
접속 단자 전극(4515)이, 발광 소자(4511)에 포함된 제1 전극(4517)과 같은 도전층을 이용하여 형성되고, 단자 전극(4516)은 박막 트랜지스터(4509)에 포함된 소스 전극층 및 드레인 전극층과 같은 도전층으로 형성된다.
접속 단자 전극(4515)은 이방성 도전층(4519)을 통해서 FPC(4518a)가 갖는 단자와 전기적으로 접속된다.
발광 소자(4511)로부터의 광의 취출 방향에 위치하는 제2 기판은 투광성을 가져야만 한다. 그 경우에는, 유리판, 플라스틱판, 폴리에스테르 필름 또는 아크릴 필름과 같은 투광성을 갖는 재료를 제2 기판(4506)으로 이용한다.
필터(4507)로서는 질소나 아르곤 등의 불활성 기체는 물론 자외선경화 수지 또는 열경화 수지를 이용할 수 있다. PVC(polyvinyl chloride), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(polyvinyl butyral) 또는 EVA(ethylene vinyl acetate)를 이용할 수 있다. 예를 들면 필터로서 질소를 이용할 수 있다.
또한, 필요하면 발광 소자의 발광면 위에 편광판 또는 원편광판(타원편광판을 포함), 위상차판(λ/4판, λ/2판) 등의 광학 필름을 적절히 설치할 수 있다. 또한, 편광판 또는 원편광판에 반사 방지막을 설치할 수 있다. 예를 들면, 표면의 요철에 의해 반사광이 확산되는 것을 저감할 수 있는 안티글래어 처리를 실시할 수 있다.
시일재는 스크린 인쇄법, 잉크제트 장치 또는 디스펜스 장치를 이용해서 형성할 수 있다. 시일재는 대표적으로는 가시광 경화성, 자외선 경화성 또는 열경화성의 수지를 포함하는 재료를 이용할 수 있다. 또한, 필러를 포함할 수 있다.
별도 준비된 기판 위에 단결정 반도체 막 또는 다결정 반도체 막에 의해 형성된 구동 회로는, 신호선 구동 회로(4503a, 4503b) 및 주사선 구동 회로(4504a, 4504b)로서 이용되고 실장될 수 있다. 이와 달리, 신호선 구동 회로 혹은 그 일부만, 또는 주사선 구동 회로만 혹은 그 일부만을 별도 형성해서 실장할 수 있다. 본 실시예가 도 18a 내지 도 18b에 도시된 구조로 한정되는 것은 아니다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 발광 표시 장치(표시 패널)를 제조할 수 있다.
본 실시예는, 다른 실시예와 적절히 조합해서 실시할 수 있다.
(실시예 13)
본 실시예에서는, 실시예 1 또는 실시예 2의 논리 회로를 포함하는 반도체 장치의 일례에 대하여 설명한다. 구체적으로는, 구동 회로가 실시예 1 또는 실시예 2의 논리 회로를 갖는 전자 페이퍼의 일례를 나타낸다.
도 19는 액티브 매트릭스형의 전자 페이퍼를 나타내는 단면이다. 전자 페이퍼에 이용되는 박막 트랜지스터(581)로서는, 상기 실시예의 박막 트랜지스터의 어느 하나를 적절히 이용할 수 있고, 마찬가지의 공정 및 재료로 형성할 수 있다. 본 실시예에서는, 박막 트랜지스터(581)로서 실시예 6에 나타낸 박막 트랜지스터를 이용하는 예를 나타낸다. 박막 트랜지스터(581)의 산화물 반도체층에서는 수소나 물이 저감된다. 따라서, 박막 트랜지스터(581)는 신뢰성이 높은 박막 트랜지스터이다.
도 19의 전자 페이퍼는 트위스트 볼 표시 시스템(twisting ball display system)을 이용한 표시 장치의 예이다. 트위스트 볼 표시 시스템이란, 백과 흑으로 각각 색칠된 구형입자를 표시 소자에 이용되는 전극층인 제1 전극층 및 제2 전극층 사이에 배치하고 구형입자의 방향을 제어하도록 제1 전극층 및 제2 전극층 사이에 전위차를 생성시켜, 표시를 행하는 시스템이다.
기판(580) 위에 설치된 박막 트랜지스터(581)는 보텀 게이트 구조를 가지며, 여기서 소스 전극층 또는 드레인 전극층은 산화 실리콘층(583), 보호 절연층(584), 절연층(585)에 형성되는 개구를 통해서 제1 전극층(587)과 전기적으로 접속된다.
제1 전극층(587)과 제2 전극층(588) 사이에는 구형입자가 설치된다. 각 구형입자는 흑색 영역(590a), 백색 영역(590b), 흑색 영역(590a) 및 백색 영역(590b) 주위에 액체로 채워져 있는 캐비티(594)를 포함한다. 구형입자의 주위는 수지 등의 필터(595)로 채워져 있다(도 19 참조). 본 실시예에서는, 제1 전극층(587)이 화소 전극에 대응하고, 대향 기판(596)에 설치되는 제2 전극층(588)이 공통 전극에 대응한다.
또한, 트위스트 볼 대신에 전기 영동 소자(electrophoretic element)를 이용할 수도 있다. 투명한 액체와, 플러스 또는 마이너스로 대전한 흰 미립자와 흰 미립자와 반대의 극성을 가진 검은 미립자를 봉입한 직경 10 μm 내지 200 μm 정도의 마이크로 캡슐을 이용한다. 제1 전극층과 제2 전극층 사이에 설치되는 마이크로 캡슐은, 제1 전극층과 제2 전극층에 의해 전계가 공급되면, 흰 미립자와 검은 미립자가 서로 반대 방향으로 이동하여, 백 또는 흑을 표시할 수 있다. 이 원리를 이용한 표시 소자가 전기 영동 표시 소자이며, 일반적으로 전자 페이퍼(electronic paper)라고 불린다. 전기 영동 표시 소자는 액정 표시 소자에 비교해서 반사율이 높기 때문에, 보조 라이트는 불필요하고, 소비 전력은 작으며 어두운 장소에서도 표시부를 인식하는 것이 가능하다. 또한, 표시부에 전원이 공급되지 않을 경우에도, 한번 표시한 상을 유지할 수 있다. 따라서, 전파 발신 원인으로부터 표시 기능을 갖는 반도체 장치(간단히 표시 장치 또는 표시 장치를 구비하는 반도체 장치라고도 한다)를 멀리한 경우에도, 표시된 상을 보존해 두는 것이 가능하다.
본 실시예의 전자 페이퍼는, 구동 회로에 의해 해당 트위스트 볼에 인가하는 전압을 제어함으로써, 표시를 행하는 반사형의 표시 장치이다.
본 실시예는, 다른 실시예와 적절히 조합해서 실시하는 것이 가능하다.
(실시예 14)
본 실시예에서는, 실시예 1 또는 실시예 2의 논리 회로를 각각 포함하는 반도체 장치들의 일례에 대해서 설명한다. 구체적으로는, 구동 회로가 실시예 1 또는 실시예 2의 논리 회로를 포함하는 전자 기기(동급의 오락기(amusement machine)도 포함)의 일례를 나타낸다. 전자 기기로서는, 예를 들면, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고함), 컴퓨터 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 한다), 휴대형 게임기, 휴대 정보단말기, 음향재생 장치, 핀볼기계(pinball machine) 등의 대형 게임기 등을 예로 포함한다.
도 20a는 휴대 전화기(1600)의 일례를 나타낸다. 휴대 전화기(1600)는 케이스(1601)에 조립된 표시부(1602), 조작 버튼(1603a, 1603b), 외부접속 포트(1604), 스피커(1605), 마이크(1606) 등을 구비한다.
도 20a에 도시된 휴대 전화기(1600)는 그 표시부(1602)를 손가락 등으로 접촉함으로써 휴대 전화기(1600)에 정보를 입력할 수 있다. 또한, 전화를 걸거나 메일을 작성하는 등의 조작은 표시부(1602)를 손가락 등으로 접촉함으로써 행할 수 있다.
표시부(1602)의 화면은 주로 3개의 모드가 있다. 제1 모드는 화상 표시를 주로 하는 표시 모드이다. 제2 모드는 문자 등의 정보의 입력을 주로 하는 입력 모드이다. 제3 모드는 표시 모드와 입력 모드 2개의 모드가 혼합된 표시 및 입력(display-and-input) 모드이다.
예를 들어, 전화를 걸거나 메일을 작성하는 경우는, 표시부(1602)를 문자의 입력을 주로 하는 문자입력 모드로 선택해서, 화면에 표시된 문자를 입력할 수 있다. 이 경우, 표시부(1602)의 화면의 대부분에 키보드 또는 번호 버튼들을 표시하는 것이 바람직하다.
휴대 전화기(1600) 내부에, 자이로 스코프, 가속도 센서 등의 기울기를 검출하는 센서를 포함하는 검출 장치가 설치되면 휴대 전화기(1600)의 방향(경치 모드 또는 인물 모드에 대해 세로인지 가로인지)을 판단함으로써 표시부(1602)의 화면 표시를 자동적으로 전환하도록 할 수 있다.
화면 모드는 표시부(1602)를 접촉하거나 케이스(1601)의 동작 버튼(1603a, 1603b)을 동작하는 것에 의해 전환된다. 이와 달리, 화면 모드는 표시부(1602)에 표시되는 화상의 종류에 의해 전환할 수 있다. 예를 들면, 표시부에 표시된 화상 신호가 동화상의 데이터이면 화면 모드는 표시 모드로 전환한다. 신호가 텍스트 데이터이면 화면 모드는 입력 모드로 전환한다.
또한, 입력 모드에서, 표시부(1602)의 광 센서에서 검출되는 신호를 검출하면서, 표시부(1602)의 터치 조작에 의한 입력이 일정 기간 없을 경우에는, 화면 모드를 입력 모드로부터 표시 모드로 전환하도록 제어할 수 있다.
표시부(1602)는 이미지 센서로서 기능할 수 있다. 예를 들면, 표시부(1602)에 손바닥이나 손가락을 접촉하는 것에 의해 장문, 지문 등을 촬상함으로써 본인 인증을 행할 수 있다. 또한, 표시부에 근적외광을 발광하는 백라이트 또는 센싱용 광원을 이용하면, 손가락 정맥, 손바닥 정맥 등을 촬상할 수도 있다.
상기 실시예에 기술된 임의의 반도체 장치들은 표시부(1602)에 적용될 수 있다. 예를 들면 화소의 스위칭 소자로서 상기 실시예에 기술된 복수의 박막 트랜지스터를 배치할 수 있다.
도 20b도 휴대 전화기의 일례를 기술한다. 도 20b를 일례로 한 휴대형 정보단말기는 복수의 기능을 갖출 수 있다. 예를 들면 전화 기능 외에 컴퓨터를 내장함으로써 다양한 데이터 처리 기능을 갖출 수도 있다.
도 20b에 도시된 휴대형 정보단말기는 케이스(1800, 1801)를 가진다. 케이스(1801)는 표시 패널(1802), 스피커(1803), 마이크로폰(1804), 포인팅 디바이스(1806), 카메라용 렌즈(1807), 외부접속 단자(1808) 등을 포함한다. 케이스(1800)는 키보드(1810), 외부 메모리 슬롯(1811) 등을 포함한다. 또한, 안테나는 케이스(1801) 내에 내장된다.
표시 패널(1802)에는 터치 패널이 구비된다. 도 20b에는 이미지로 표시된 복수의 조작 키(1805)를 점선으로 나타낸다.
또한, 상기 구조에 더하여, 비접촉 IC칩, 소형기록 장치 등을 내장할 수 있다.
표시 패널(1802)에서는, 표시의 방향이 어플리케이션 모드에 따라 적절히 변한다. 또한, 휴대형 정보단말기에는 표시 패널(1802)과 동일면 위에 카메라용 렌즈(1807)가 구비되기 때문에 영상 전화가 가능하다. 스피커(1803) 및 마이크로폰(1804)은 음성 통화는 물론 영상 전화, 녹음, 재생 등에 사용될 수 있다. 또한, 케이스(1800, 1801)는 도 20b와 같이 전개된 상태로 중첩하도록 슬라이드 할 수 있다. 따라서, 휴대형 정보단말기의 사이즈는 줄어들 수 있고, 휴대에 알맞은 휴대형 정보단말기로 될 수 있다.
외부접속 단자(1808)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능해서, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 대량의 데이터가 보존되고 이동될 수 있도록 외부 메모리 슬롯(1811)에 기록 매체를 삽입할 수 있다.
또한, 상기 기능에 더하여, 적외선 통신 기능, 텔레비전 수신 기능 등을 구비할 수 있다.
도 21a는 텔레비전 장치의 일례를 나타낸다. 텔레비전 장치(9600)는 케이스(9601)에 표시부(9603)가 포함된다. 표시부(9603)는 영상을 표시할 수 있다. 여기에서는, 스탠드(9605)에 의해 케이스(9601)를 지지한다.
텔레비전 장치(9600)를 케이스(9601)의 조작 스위치나, 별도의 리모콘(9610)으로 조작할 수 있다. 리모콘(9610)이 구비하는 조작 키(9609)에 의해, 채널이나 음량의 조작을 행할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모콘 조작기(9610)에, 해당 리모콘 조작기(9610)로부터 출력되는 정보를 표시하는 표시부(9607)를 설치하는 구성으로 하여도 된다.
텔레비전 장치(9600)는 수신기나 모뎀 등을 구비한다. 수신기를 사용함으로 일반 텔레비전 방송을 수신할 수 있다. 또한 모뎀을 통해서 표시 장치를 무선 혹은 유선에 의한 통신 네트워크에 접속하면, 한 방향(송신자에게서 수신자) 또는 쌍방향(송신자와 수신자 간 또는 수신자끼리 등)의 정보통신을 행할 수 있다.
표시부(9603)에는, 화소의 스위칭 소자로서 상기 다른 실시예에 나타내는 복수의 박막 트랜지스터를 배치할 수 있다.
도 21b는 디지털 포토프레임(9700)의 일례를 나타낸다. 예를 들면, 디지털 포토프레임(9700)은 케이스(9701)에 표시부(9703)가 포함된다. 표시부(9703)는 각종 화상을 표시하는 것이 가능하다. 예를 들면, 표시부(9703)는 디지털 카메라 등에서 촬영한 화상 데이터를 표시시킴으로써, 통상적인 사진 액자와 마찬로서 기능시킬 수 있다.
표시부(9703)에는, 화소의 스위칭 소자로서 상기 다른 실시예에 기술된 복수의 박막 트랜지스터를 배치할 수 있다.
디지털 포토프레임(9700)은, 조작부, 외부접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비한다. 이들 구성은, 표시부와 동일면에 조립되어도 좋지만, 디자인성 향상을 위해 측면이나 이면에 구비하는 것이 바람직하다. 예를 들어, 디지털 포토프레임의 기록 매체 삽입부에, 디지털 카메라에서 촬영한 화상 데이터를 기억한 메모리를 삽입해서 화상 데이터를 로딩하고, 이로써 표시부(9703)에 화상을 표시시킬 수 있다.
디지털 포토프레임(9700)은 무선으로 데이터를 송수신하도록 구성할 수 있다. 무선을 통해서 원하는 화상 데이터가 표시되도록 로딩될 수 있다.
도 22는 휴대형 게임기이며 케이스(9881)와 케이스(9891), 2개의 케이스로 구성되고, 개폐 가능하도록 연결부(9893)에 접속된다. 케이스(9881)에는 표시부(9882)가 조립되고, 케이스(9891)에는 표시부(9883)가 각각 조립된다.
표시부(9883)에는 화소의 스위칭 소자로서 상기 다른 실시예에 나타내는 복수의 박막 트랜지스터를 구비할 수 있다.
또한, 도 22에 나타내는 휴대형 게임기는 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작 키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액, 자기, 온도, 화학물질, 음성, 시간, 경도(hardness), 전계, 전류, 전압, 전력, 방사선, 유량, 습도, 경도(gradient), 진동, 냄새 또는 적외선을 측정하는 기능을 포함), 마이크로폰(9889)등을 구비한다. 물론, 휴대형 게임기의 구조는 전술한 것에 한정되지 않고, 적어도 본 명세서에 개시하는 박막 트랜지스터를 구비한 다른 구조를 이용할 수 있다. 기타 부속 설비가 휴대형 게임기에 적절히 포함될 수 있다. 도 22에 나타내는 휴대형 게임기는 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능 및 다른 휴대형 게임기와 무선 통신으로 데이터를 공유하는 기능을 갖는다. 도 22에 나타내는 휴대형 게임기가 갖는 기능은 이것에 한정되지 않고, 다양한 기능을 가질 수 있다.
이상과 같이, 실시예 1 또는 실시예 2의 구동 회로는 다양한 전자 기기의 표시 패널에 적용될 수 있고, 신뢰성이 높은 전자 기기가 구비될 수 있다.
(실시예 15)
본 실시예에서는, 실시예 1 또는 실시예 2의 논리 회로를 포함하는 반도체 장치의 일례에 대해서 설명한다. 구체적으로는, 구동 회로가 실시예 1 또는 실시예 2의 논리 회로를 포함하는 전자 페이퍼는 정보를 표시하는 한 모든 분야의 전자 기기에 이용할 수 있다. 예를 들면, 전자 페이퍼를 전자책 리더(전자책 리더)(전자 서적(an electronic book)), 포스터, 전철 등 차량의 차내 광고, 크레딧 카드 등 각종 카드에 있어서의 표시 등에 적용할 수 있다. 전자 기기의 일례를 도 23에 나타낸다.
도 23은 전자책 리더(2700)의 일례를 나타낸다. 예를 들면, 전자책 리더(2700)는 케이스(2701) 및 케이스(2703)의 2개의 케이스로 구성된다. 케이스(2701) 및 케이스(2703)는, 힌지(hinge)(2711)에 의해 일체로 되어, 해당 힌지(2711)를 축으로 하여 전자책 리더(2700)의 개폐 동작을 행할 수 있다. 이러한 구성에 의해, 전자책 리더(2700)는 종이 서적과 같은 동작을 행하는 것이 가능하게 된다.
케이스(2701)에는 표시부(2705)가 포함되고, 케이스(2703)에는 표시부(2707)가 포함된다. 표시부(2705) 및 표시부(2707)는 하나의 이미지 또는 다른 이미지들을 표시할 수 있다. 표시부(2705) 및 표시부(2707)가 다른 이미지를 표시하는 경우, 예를 들면 우측의 표시부(도 23에서는 표시부(2705))에 문장을 표시하고, 좌측의 표시부(도 23에서는 표시부(2707))에 그래픽을 표시할 수 있다.
도 23에서는, 케이스(2701)에 조작부 등을 구비한 예를 나타낸다. 예를 들면, 케이스(2701)에 전원 스위치(2721), 조작 키(2723), 스피커(2725) 등을 구비한다. 조작 키(2723)로 페이지를 켤 수 있다. 표시부가 제공되는 케이스의 표면 위에 키보드나 포인팅 디바이스 등을 구비할 수도 있다. 또한, 케이스의 후면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비할 수 있다. 또한, 전자책 리더(2700)는 전자 사전으로서의 기능을 가질 수 있다.
전자책 리더(2700)는 무선으로 데이터를 송수신할 수 있는 구성을 가질 수 있다. 무선에 의해, 전자책 서버로부터 원하는 서적 데이터 등을 구입하고 다운로드 할 수 있다.
본 실시예는, 다른 실시예와 적절히 조합해서 실시하는 것이 가능하다.
(실시예 16)
본 발명의 일 실시예를 따르면, 산화물 반도체 내의 캐리어의 공급체(suppliers)(도너 또는 억셉터)가 될 불순물을 극히 적은 레벨로까지 제거함으로써, 진성 또는 실질적으로 진성인 반도체가 형성되며 해당 산화물 반도체를 박막 트랜지스터에 사용한다.
도 24는 이러한 트랜지스터의 소스-드레인 사이 일부의 밴드 구조를 나타내는 도면이다. 고순도화된 산화물 반도체의 페르미 준위는 이상적인 상태에서는 금제대(forbidden band)의 중앙에 위치한다.
이 경우, 계면에서, 전극의 메탈의 페르미 준위는 일함수를 ψm, 산화물 반도체의 전자 친화력을 χ라 하고 ψm=χ의 등식을 만족시키면, 산화 반도체의 전도대(conduction band)의 준위와 동일하다. 위 등식의 우변이 좌변보다 큰 경우에는 오믹 접촉이 제공된다. 산화물 반도체가 대역갭 3.15 eV, 전자 친화력 4.3 eV, 진성상태(캐리어 밀도가 약 1×10-7/cm3)를 가지고, 소스 전극 및 드레인 전극으로는 일함수 4.3 eV의 티타늄(Ti)을 이용하여 형성한다고 가정한다. 이 조건에서, 도 24에서 나타낸 바와 같이 전자에 대하여 쇼키(Shottky)장벽은 형성되지 않는다.
도 25는 산화물 반도체를 이용하여 형성된 트랜지스터에서, 드레인 측에 플러스의 전압이 인가된 상태를 나타내는 도면이다. 산화물 반도체는 대역갭이 넓기 때문에, 고순도화된 진성 혹은 실질적으로 진성인 산화물 반도체의 진성 캐리어 밀도는 제로 또는 제로에 가까운 상태이다. 그러나, 소스-드레인 사이에 전압이 인가되면, 소스 측에서 캐리어(전자)가 주입되어 드레인 측으로 흐를 수 있다.
도 26a는 게이트 전압을 플러스로 했을 때 산화물 반도체를 이용하여 형성된 MOS 트랜지스터의 에너지 대역도이다. 이 경우, 고순도화된 산화물 반도체에는 열여기 캐리어가 대부분 존재하지 않는다. 따라서, 게이트 절연막 근방에도 캐리어는 축적되지 않는다. 그러나, 도 25에서 나타낸 바와 같이, 소스 측에서 주입된 캐리어(전자)가 이동하는 것은 가능하다.
도 26b는 게이트 전압을 마이너스로 했을 때의 산화물 반도체를 이용한 MOS 트랜지스터에서의 에너지 대역도이다. 산화물 반도체 중에 소수 캐리어(정공)는 대부분 존재하지 않는다. 따라서, 게이트 절연막 근방에도 캐리어는 축적되지 않는다. 이것은 오프-상태 전류가 작음을 의미한다.
도 27에 실리콘 반도체를 이용하여 형성되는 트랜지스터의 대역도를 나타내며, 실리콘 반도체의 대역갭은 1.12 eV이고, 진성 캐리어 밀도는 1.45×1010/cm3(300K)이다. 실온에서도, 열여기 캐리어를 무시할 수 없다. 따라서, 온도에 의존해서 오프-상태 전류가 크게 변동하게 된다.
이러한 방식으로, 단순히 대역갭이 넓은 산화물 반도체를 트랜지스터에 적용하는 것이 아니라, 도너를 형성하는 수소 등의 불순물을 저감함으로써 캐리어 농도를 1×1014/cm3 이하, 바람직하게는 1×1012/cm3 이하로 되도록 함으로써, 소스 측에서 주입되는 캐리어만에 의해 트랜지스터를 동작시킬 수 있도록, 실용적인 동작 온도에서 열적으로 여기되는 캐리어를 배제할 수 있다. 그에 따라, 오프-상태 전류를 1×10-13[A] 이하로까지 내리고, 온도 변화에 의해 오프-상태 전류가 대부분 변화하지 않는 매우 안정적으로 동작할 수 있는 트랜지스터를 얻을 수 있다.
(실시예 17)
본 실시예에서는, 평가용 소자 그룹(TEG(test element group)라고도 부름)을 사용한 오프-상태 전류의 측정값에 대해서 이하에 설명한다.
도 28은, L/W = 3 ㎛/50 ㎛인 박막 트랜지스터를 200개 병렬로 접속한, L/W = 3 ㎛/l0000 ㎛인 박막 트랜지스터의 초기 특성을 나타낸다. 또한, 상면도를 도 29a에 도시하고, 그 일부를 확대한 상면도를 도 29b에 도시한다. 도 29b의 점선으로 둘러싼 영역이 L/W = 3 ㎛/50 ㎛, Lov = 1.5 ㎛인 1단분의 박막 트랜지스터이다. 박막 트랜지스터의 초기 특성을 측정하기 위해서, 기판 온도를 실온으로 하고, 소스 드레인간 전압(이하, 드레인 전압 또는 Vd라 말한다)을 10 V로 해서 소스-게이트 간 전압(이하, 게이트 전압 또는 Vg라 말한다)을 -20 V 에서 +20 V까지 변화시켰을 때의 소스―드레인 전류(이하, 드레인 전류 또는 Id라 한다)의 변화 특성, 즉 Vg-Id 특성을 측정하였다. 도 28에서는, Vg를 -20 V 에서 +5 V까지의 범위에서 나타낸다.
도 28에 도시한 바와 같이 채널 폭 W가 10000 ㎛인 박막 트랜지스터는, Vd가 1 V 및 10 V에 있어서 오프-상태 전류는 1×10-13[A] 이하가 되고, 측정기(반도체 파라미터 애널라이저, Agilent 4156C; "Agilent Technologies Inc.제")의 분해능(100 fA) 이하가 된다.
측정한 박막 트랜지스터의 제조 방법에 대해서 설명한다.
우선, 유리 기판 위에 기초층으로서, CVD법에 의해 질화규소층을 형성하고, 질화규소층 위에 산화 질화규소층을 형성하였다. 산화 질화규소층 위에 게이트 전극층으로서 스퍼터링법에 의해 텅스텐층을 형성하였다. 여기에서, 텅스텐층을 선택적으로 에칭해서 게이트 전극층을 형성하였다.
다음에, 게이트 전극층 위에 게이트 절연층으로서 CVD법에 의해 두께 100 nm의 산화 질화규소층을 형성하였다.
다음에, 게이트 절연층 위에, 스퍼터링법에 의해 In-Ga-Zn-O계 금속 산화물 타겟(몰비(molar rate)로, In203:Ga203:ZnO = 1:1:2)을 이용하여, 두께 50 nm의 산화물 반도체층을 형성하였다. 여기에서, 산화물 반도체층을 선택적으로 에칭하여, 섬 형상의 산화물 반도체층을 형성하였다.
다음에, 산화물 반도체층을 깨끗한 오븐에서 질소 분위기, 450 ℃, 1시간의 제1 열처리를 행하였다.
다음에, 산화물 반도체층 위에 소스 전극층 및 드레인 전극층으로서 티타늄층(두께 150 mn)을 스퍼터링법에 의해 형성하였다. 여기에서, 소스 전극층 및 드레인 전극층을 선택적으로 에칭하여, 박막 트랜지스터의 채널 길이 L이 3 ㎛, 채널 폭 W가 50 ㎛이 되게 하여 200개를 병렬로 함으로써, L/W = 3 ㎛/10000 ㎛의 박막 트랜지스터가 되도록 하였다.
다음에, 산화물 반도체층에 접하도록 보호 절연층으로서 반응성 스퍼터링법에 의해 산화규소층을 두께 300 nm로 형성하였다. 여기에서, 보호층인 산화규소층을 선택적으로 에칭함으로써 게이트 전극층, 소스 전극층 및 드레인 전극층 위에 개구부를 형성하였다. 그 후, 질소 분위기, 250 ℃에서 1시간, 제2 열처리를 행하였다.
그리고, Vg-Id 특성을 측정하기 전에 150 ℃, 10시간의 가열을 행하였다.
이상의 공정에 의해, 보텀 게이트형의 박막 트랜지스터를 제조하였다.
도 28에 도시한 바와 같이 박막 트랜지스터가 1×10-13[A]의 오프-세트 전류를 가지는 이유는, 상기 제조 공정에 있어서 산화물 반도체층의 수소 농도를 충분히 저감할 수 있었기 때문이다. 산화물 반도체층의 수소 농도는, 5×1019/cm3 이하, 바람직하게는 5×1018/cm3 이하, 더욱 바람직하게는 5×1017/cm3 이하로 한다. 산화물 반도체층의 수소 농도 측정은, 2차 이온 질량분석법(SIMS: Secondary Ion Mass Spectrometry)으로 행한다.
In-Ga-Zn-O계 산화물 반도체를 이용하는 예를 기술하였으나, 본 실시예는 특별히 여기에 한정되지 않는다. 다른 산화물 반도체 재료로, 예를 들면, In-Sn-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, In-Sn-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, Sn-O계, Zn-O계 등을 이용할 수 있다. 또한, 산화물 반도체 재료로서, AlOx를 2.5 wt% 내지 10 wt% 혼입한 In-Al-Zn-O계나, SiOx를 2.5 wt% 내지 10 wt% 혼입한 In-Zn-O계를 이용할 수도 있다.
캐리어 측정기로 측정되는 산화물 반도체층의 캐리어 농도는, 1.45×1010/cm3, 즉 실리콘의 진성 캐리어 밀도이하인 것이 좋다. 구체적으로는, 캐리어 농도는 5×1014/cm3, 바람직하게는 5×1012/cm3 이다. 즉, 산화물 반도체층의 캐리어 농도는 최대한 제로에 가깝게 할 수 있다.
박막 트랜지스터의 채널 길이 L을 10 nm 이상 1000 nm 이하로 하는 것도 가능해서, 회로의 동작 속도를 고속화할 수 있고, 오프-상태 전류값이 극히 작기 때문에, 또한 저소비 전력화도 도모할 수 있다.
또한, 회로 설계에서, 박막 트랜지스터가 오프 상태이면 산화물 반도체층은 절연체로 간주할 수 있다.
이어서, 본 실시예에서 제조한 박막 트랜지스터의 오프-상태 전류의 온도 특성을 평가하였다. 온도 특성은 박막 트랜지스터가 사용되는 최종 제품의 내환경성이나, 성능의 유지 등을 고려함에 있어서 중요하다. 당연한 것이지만, 변화량이 작을수록 바람직하고, 이 경우 제품 설계의 자유도가 증가한다.
온도 특성은, 항온조(constant-temperature chamber)를 이용하고, -30 ℃, 0 ℃, 25 ℃, 40 ℃, 60 ℃, 80 ℃, 100 ℃ 및 120 ℃의 각각의 항온에서 박막 트랜지스터를 형성한 기판을 유지하면서 드레인 전압을 6 V, 게이트 전압을 -20 V 내지 +20 V까지 변화시켜 Vg-Id 특성을 취득하였다.
도 30a에 도시된 것은, 상기 각각의 온도에서 측정한 Vg-Id 특성을 겹쳐 쓰기한 것이며, 도 30a의 점선으로 둘러싸는 오프-상태 전류 영역을 확대한 것을 도 30b에 도시한다. 도면의 화살표로 나타내는 우단의 곡선이 -30 ℃, 좌단이 120 ℃에서 취득한 곡선이고, 그 밖의 온도에서 취득한 곡선은 그 사이에 위치한다. 온-상태 전류의 온도 의존성은 거의 보이지 않는다. 한편, 오프-상태 전류는 확대도의 도 30b에 있어서도 명백한 바와 같이, 게이트 전압 -20 V 근방을 제외하고, 모든 온도에서 측정기의 분해능 근방인 1×10-12[A] 이하가 되고, 온도 의존성도 보이지 않는다. 즉, 120 ℃의 고온에서도, 오프-상태 전류가 1×10-12[A] 이하를 유지하고, 유효 채널 폭 W가 10000 ㎛인 것을 더 고려하면, 오프-상태 전류가 매우 작음을 알 수 있다.
순도화된 산화물 반도체(purified OS)를 포함하는 박막 트랜지스터는, 오프-상태 전류의 온도 의존성이 거의 나타나지 않는다. 이것은 산화물 반도체의 에너지 갭이 3 eV 이상이며, 진성 캐리어가 극히 적은 것에도 기인한다. 또한, 소스 영역 및 드레인 영역은 축퇴한 상태(degenerated state)에 있으므로 역시 온도 의존성이 나타나지 않는 요인이 된다. 박막 트랜지스터는 주로 축퇴한 소스 영역으로부터 산화물 반도체에 주입된 캐리어에 의해 동작하며, 캐리어 밀도의 온도 의존성으로 상기 특성(오프-상태 전류의 온도 의존성 없음)을 설명할 수 있다.
이렇게 오프-상태 전류값이 극히 작은 박막 트랜지스터를 이용하여 기억 회로(기억 소자) 등을 제조했을 경우, 오프-상태 전류값이 작아서 거의 리크가 없다. 따라서, 기억 데이터를 유지하는 시간을 길게 할 수 있다.
본 출원은 일본 특허청에 2009년 10월 16일 제출한 특허 출원 2009-238914 호를 기초로 하고, 이 명세서의 모든 개시 내용은 여기에 참조로 원용된다.
11: 박막 트랜지스터, 12: 박막 트랜지스터, 13: 박막 트랜지스터, 14: 박막 트랜지스터, 15: 용량 소자, 21: 박막 트랜지스터, 22: 박막 트랜지스터, 23: 박막 트랜지스터, 24: 박막 트랜지스터, 25: 용량 소자, 31: 박막 트랜지스터, 41: 박막 트랜지스터, 101: 박막 트랜지스터, 102: 박막 트랜지스터, 103: 박막 트랜지스터, 104: 박막 트랜지스터, 105: 용량 소자, 110: 펄스 출력 회로, 111 : 박막 트랜지스터, 112: 박막 트랜지스터, 113: 박막 트랜지스터, 114: 박막 트랜지스터, 115: 용량 소자, 120: 펄스 출력 회로, 121: 박막 트랜지스터, 122: 박막 트랜지스터, 123: 박막 트랜지스터, 124: 박막 트랜지스터, 125: 용량 소자, 130: 펄스 출력 회로, 201: 박막 트랜지스터, 202: 박막 트랜지스터, 203: 박막 트랜지스터, 204: 박막 트랜지스터, 205: 용량 소자, 210: 펄스 출력 회로, 211: 박막 트랜지스터, 212: 박막 트랜지스터, 213: 박막 트랜지스터, 214: 박막 트랜지스터, 215: 용량 소자, 220: 펄스 출력 회로, 221: 박막 트랜지스터, 222: 박막 트랜지스터, 223: 박막 트랜지스터, 224: 박막 트랜지스터, 225: 용량 소자, 230: 펄스 출력 회로, 300: 기판, 302: 게이트 절연층, 303: 보호 절연층, 310: 박막 트랜지스터, 311: 게이트 전극층, 313: 채널 형성 영역, 314a: 고저항 소스 영역, 314b: 고저항 드레인 영역, 315a: 소스 전극층, 315b: 드레인 전극층, 316: 산화물 절연층, 320: 기판, 322: 게이트 절연층, 323: 보호 절연층, 330: 산화물 반도체층, 331: 산화물 반도체층, 332: 산화물 반도체층, 340: 기판, 342: 게이트 절연층, 343: 보호 절연층, 345: 산화물 반도체층, 346: 산화물 반도체층, 350: 박막 트랜지스터, 351: 게이트 전극층, 352: 산화물 반도체층, 355a: 소스 전극층, 355b: 드레인 전극층, 356: 산화물 절연층, 360: 박막 트랜지스터, 361: 게이트 전극층, 362: 산화물 반도체층, 363: 채널 형성 영역, 364a: 고저항 소스 영역, 364b: 고저항 드레인 영역, 365a: 소스 전극층, 365b: 드레인 전극층: 366: 산화물 절연층, 370: 기판, 372a: 제1 게이트 절연층, 372b: 제2 게이트 절연층, 373: 보호 절연층, 380: 박막 트랜지스터, 381: 게이트 전극층, 382: 산화물 반도체층, 385a: 소스 전극층, 385b: 드레인 전극층, 386: 산화물 절연층, 390: 박막 트랜지스터, 391: 게이트 전극층, 392: 산화물 반도체층, 393: 산화물 반도체층, 394: 기판, 395a: 소스 전극층, 395b: 드레인 전극층, 396: 산화물 절연층, 397: 게이트 절연층, 398: 보호 절연층, 399: 산화물 반도체층, 400: 기판, 402: 게이트 절연층, 407: 절연층, 410: 박막 트랜지스터, 411: 게이트 전극층, 412: 산화물 반도체층, 414a: 배선층, 414b: 배선층, 415a: 소스 또는 드레인 전극층, 415b: 소스 또는 드레인 전극층, 420: 실리콘 기판, 421a: 개구, 421b: 개구, 422: 절연층, 423: 개구, 424: 도전층, 425: 박막 트랜지스터, 426: 박막 트랜지스터, 427: 도전층, 450: 기판, 452: 게이트 절연층, 457: 절연층, 460: 박막 트랜지스터, 461: 게이트 전극층, 461a: 게이트 전극층, 461b: 게이트 전극층, 462: 산화물 반도체층, 464: 배선층, 465a: 소스 또는 드레인 전극층, 465a1: 소스 또는 드레인 전극층, 465a2: 소스 또는 드레인 전극층, 465b: 소스 또는 드레인 전극층, 468: 배선층, 580: 기판, 581: 박막 트랜지스터, 583: 산화 실리콘층, 584: 보호 절연층, 585: 절연층, 587: 전극층, 588: 전극층, 590a: 흑색 영역, 590b: 백색 영역, 594: 캐비티, 595: 필터, 596: 대향 기판, 1600: 휴대 전화기, 1601: 케이스, 1602: 표시부, 1603a: 조작 버튼, 1603b: 조작 버튼, 1604: 외부접속 포트, 1605: 스피커, 1606: 마이크, 1800: 케이스, 1801 : 케이스, 1802: 표시 패널, 1803: 스피커, 1804: 마이크, 1805: 조작 키, 1806: 포인팅 디바이스, 1807: 카메라 렌즈, 1808: 외부접속 단자, 1810: 키보드, 1811: 외부 메모리 슬롯, 2700: 전자책 리더, 2701: 케이스, 2703: 케이스, 2705: 표시부, 2707: 표시부, 2711: 힌지, 2721: 전원 스위치, 2723: 조작 키, 2725: 스피커, 4001: 기판, 4002: 화소부, 4003: 신호선 구동 회로, 4004: 주사선 구동 회로, 4005: 시일재, 4006: 기판, 4008: 액정층, 4010: 박막 트랜지스터, 4011: 박막 트랜지스터, 4013: 액정 소자, 4015: 접속 단자 전극, 4016: 단자 전극, 4018: FPC, 4019: 이방성 도전막, 4021: 절연층, 4030: 화소 전극층, 4031: 대향 전극층, 4032: 절연층, 4033: 절연층, 4040: 도전층, 4041: 절연층, 4042: 절연층, 4501: 기판, 4502: 화소부, 4503a 신호선 구동 회로, 4503b: 신호선 구동 회로, 4504a: 주사선 구동 회로, 4504b: 주사선 구동 회로, 4505: 시일재, 4506: 기판, 4507: 필터, 4509: 박막 트랜지스터, 4510: 박막 트랜지스터, 4511: 발광 소자, 4512: 전계 발광층, 4513: 전극, 4515: 접속 단자 전극, 4516: 단자 전극, 4517: 전극, 4518a: FPC, 4518b: FPC, 4519: 이방성 도전층, 4520: 격벽, 4540: 도전층, 4542: 산화실리콘층, 4543: 오버코트층, 4544: 절연층, 4545: 컬러 필터층, 4550: 배선층, 4551: 절연층, 6400: 화소, 6401: 스위칭용 트랜지스터, 6402: 구동용 트랜지스터, 6403: 용량 소자, 6404: 발광 소자, 6405: 신호선, 6406: 주사선, 6407: 전원선, 6408: 공통 전위선, 7001: 구동용 TFT, 7002: 발광 소자, 7003: 전극, 7004: EL층, 7005: 전극, 7009: 격벽, 7011: 구동용 TFT, 7012: 발광 소자, 7013: 전극, 7014: EL층, 7015: 전극, 7016: 차폐막, 7017: 도전층, 7019: 격벽, 7021: 구동용 TFT, 7022: 발광 소자, 7023: 전극, 7024: EL층, 7025: 전극, 7026: 전극, 7027: 도전층, 7029: 격벽, 7031: 절연층, 7032: 절연층, 7033: 컬러 필터층, 7034: 오버코트층, 7035: 보호 절연층, 7036: 평탄화 절연층, 7041: 절연층, 7042: 절연층, 7043: 컬러 필터층, 7044: 오버코트층, 7045: 보호 절연층, 7046: 평탄화 절연층, 7051: 산화 실리콘층, 7052: 보호 절연층, 7053: 평탄화 절연층, 7055: 절연층, 7056: 평탄화 절연층, 9600: 텔레비전 장치, 9601: 케이스, 9603: 표시부, 9605: 스탠드, 9607: 표시부, 9609: 조작 키, 9610: 리모콘, 9700: 디지털 포토 프레임, 9701: 케이스, 9703: 표시부, 9881: 케이스, 9882: 표시부, 9883: 표시부, 9884: 스피커부, 9885: 조작 키, 9886: 기록 매체 삽입부, 9887: 접속 단자, 9888: 센서, 9889: 마이크, 9890: LED 램프, 9891: 케이스, 9893: 연결부

Claims (16)

  1. 반도체 장치로서,
    제1 단자 및 제2 단자를 포함하는 트랜지스터; 및
    상기 트랜지스터의 상기 제1 단자 및 상기 제2 단자 중 하나에 전기적으로 접속되어 있는 출력 단자를 포함하는 레지스터를 포함하며,
    상기 제1 단자 및 상기 제2 단자 중 다른 하나는 용량 소자의 한쪽 단자에 전기적으로 접속되고,
    상기 트랜지스터의 채널 형성 영역은 산화물 반도체를 포함하고,
    상기 산화물 반도체의 80% 이상은 결정화되어 있고,
    상기 트랜지스터는 인핸스먼트형 트랜지스터인, 반도체 장치.
  2. 반도체 장치로서,
    제1 단자 및 제2 단자를 포함하는 트랜지스터; 및
    상기 트랜지스터의 상기 제1 단자 및 상기 제2 단자 중 하나에 전기적으로 접속되어 있는 출력 단자를 포함하는 논리 회로를 포함하며,
    상기 제1 단자 및 상기 제2 단자 중 다른 하나는 용량 소자의 한쪽 단자에 전기적으로 접속되고,
    상기 트랜지스터의 채널 형성 영역은 산화물 반도체를 포함하고,
    상기 산화물 반도체의 80% 이상은 결정화되어 있고,
    상기 트랜지스터는 인핸스먼트형 트랜지스터인, 반도체 장치.
  3. 반도체 장치로서,
    제1 단자, 제2 단자 및 게이트 단자를 포함하는 트랜지스터;
    상기 제1 단자에 전기적으로 접속되어 있는 제1 출력 단자를 포함하는 레지스터; 및
    용량 소자를 포함하며,
    상기 게이트 단자는 라인에 전기적으로 접속되고,
    상기 제2 단자는 상기 용량 소자의 한쪽 단자 및 제2 출력 단자에 전기적으로 접속되고,
    상기 트랜지스터의 채널 형성 영역은 산화물 반도체를 포함하고,
    상기 산화물 반도체는 복수의 결정을 포함하고,
    상기 트랜지스터는 인핸스먼트형 트랜지스터인, 반도체 장치.
  4. 반도체 장치로서,
    제1 단자, 제2 단자 및 게이트 단자를 포함하는 트랜지스터;
    상기 제1 단자에 전기적으로 접속되어 있는 제1 출력 단자를 포함하는 논리 회로; 및
    용량 소자를 포함하며,
    상기 게이트 단자는 라인에 전기적으로 접속되고,
    상기 제2 단자는 상기 용량 소자의 한쪽 단자 및 제2 출력 단자에 전기적으로 접속되고,
    상기 트랜지스터의 채널 형성 영역은 산화물 반도체를 포함하고,
    상기 산화물 반도체는 복수의 결정을 포함하고,
    상기 트랜지스터는 인핸스먼트형 트랜지스터인, 반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 산화물 반도체는 In-Ga-Zn-O계 산화물 반도체를 포함하는, 반도체 장치.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 트랜지스터의 소스와 드레인 사이의 전압이 10V일 때, 상기 트랜지스터의 오프 상태 전류는 1×10-13[A] 이하인, 반도체 장치.
  7. 제1항 또는 제3항에 있어서,
    상기 레지스터는 제2 트랜지스터를 포함하고, 상기 제2 트랜지스터의 채널 형성 영역은 산화물 반도체를 포함하는, 반도체 장치.
  8. 제2항 또는 제4항에 있어서,
    상기 논리 회로는 제2 트랜지스터를 포함하고, 상기 제2 트랜지스터의 채널 형성 영역은 산화물 반도체를 포함하는, 반도체 장치.
  9. 제7항에 있어서,
    상기 제2 트랜지스터는 인핸스먼트형 트랜지스터인, 반도체 장치.
  10. 제8항에 있어서,
    상기 제2 트랜지스터는 인핸스먼트형 트랜지스터인, 반도체 장치.
  11. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 용량 소자의 다른 쪽 단자는 저전원 전위선에 전기적으로 접속되는, 반도체 장치.
  12. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 산화물 반도체의 수소 농도는 5×1019 원자/cm3 이하인, 반도체 장치.
  13. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 트랜지스터 내의 상기 산화물 반도체의 캐리어 밀도는 5×1014/cm3 이하인, 반도체 장치.
  14. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 산화물 반도체는 인듐과 갈륨 중 적어도 하나를 포함하는, 반도체 장치.
  15. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 트랜지스터 내의 상기 산화물 반도체의 적어도 일부는 산소 과잉 상태인, 반도체 장치.
  16. 제1항 내지 제4항 중 어느 한 항에 따른 상기 반도체 장치를 포함하는 전자 기기.
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