(実施の形態1)
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
図28(A)は本発明に係る表示パネルの構成を示す上面図であり、絶縁表面を有する基板2700上に画素2702をマトリクス上に配列させた画素部2701、走査線側入力端子2703、信号線側入力端子2704が形成されている。画素数は種々の規格に従って設ければ良く、XGAであれば1024×768×3(RGB)、UXGAであれば1600×1200×3(RGB)、フルスペックハイビジョンに対応させるのであれば1920×1080×3(RGB)とすれば良い。
画素2702は、走査線側入力端子2703から延在する走査線と、信号線側入力端子2704から延在する信号線とが交差することで、マトリクス状に配設される。画素2702のそれぞれには、スイッチング素子とそれに接続する画素電極が備えられている。スイッチング素子の代表的な一例はTFTであり、TFTのゲート電極側が走査線と、ソース若しくはドレイン側が信号線と接続されることにより、個々の画素を外部から入力する信号によって独立して制御可能としている。
図28(A)は、走査線及び信号線へ入力する信号を、外付けの駆動回路により制御する表示パネルの構成を示しているが、図29(A)に示すように、COG(Chip on Glass)方式によりドライバIC2751を基板2700上に実装しても良い。また他の実装形態として、図29(B)に示すようなTAB(Tape Automated Bonding)方式を用いてもよい。ドライバICは単結晶半導体基板に形成されたものでも良いし、ガラス基板上にTFTで回路を形成したものであっても良い。図29において、ドライバIC2751は、FPC2750と接続している。
また、画素に設けるTFTをSASで形成する場合には、図28(B)に示すように走査線側駆動回路3702を基板3700上に形成し一体化することもできる。図29(B)において、3701は画素部であり、信号線側駆動回路は、図28(A)と同様に外付けの駆動回路により制御する。画素に設けるTFTを移動度の高い、多結晶(微結晶)半導体、単結晶半導体などで形成する場合は、図28(C)は、走査線駆動回路4702と、信号線駆動回路4704をガラス基板4700上に一体形成することもできる。
本発明は、配線層若しくは電極を形成する導電層や、所定のパターンに形成するためのマスク層など表示パネルを作製するために必要な物体(その目的や機能に応じて膜や層などあらゆる形態で存在する)のうち、少なくとも一つ若しくはそれ以上を、選択的に所望な形状にを形成可能な方法により形成して、液晶表示装置を作製することを特徴とするものである。本発明は、薄膜トランジスタや液晶表示装置を構成する、ゲート電極層、ソース電極層、ドレイン電極層などの導電層、半導体層、マスク層、絶縁膜など、所定の形状を有して形成される全ての構成要素に対して適用できる。
本実施の形態は、レジストを基板全面に塗布形成しプリベークを行なった後、マスクパターンを介して紫外線等を照射し、現像によってレジストパターンを形成するというフォトリソ工程によりマスクを形成する方法を用いている。該レジストパターンをマスクパターンとしてパターンを形成するべき部分に存在する膜をエッチング除去することにより、所望のパターンを形成する。
本発明では、形成物のパターニング工程において感光性のレジストや感光性物質を含む材料に光を照射し、露光する工程を行う。露光に用いる光は、特に限定されず、赤外光、可視光、または紫外光のいずれか一またはそれらの組み合わせを用いることが可能である。例えば、紫外線ランプ、ブラックライト、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、または高圧水銀ランプから射出された光を用いてもよい。その場合、ランプ光源は、必要な時間点灯させて照射してもよいし、複数回照射してもよい。
露光に用いる光源にレーザ発振器を用いてもよい。レーザ発振器としては、紫外光、可視光、又は赤外光を発振することが可能なレーザ発振器を用いることができる。レーザー発振器としては、KrF、ArF、KrF、XeCl、Xe等のエキシマレーザ発振器、He、He−Cd、Ar、He−Ne、HF等の気体レーザ発振器、YAG、GdVO4、YVO4、YLF、YAlO3などの結晶にCr、Nd、Er、Ho、Ce、Co、Ti又はTmをドープした結晶を使った固体レーザー発振器、GaN、GaAs、GaAlAs、InGaAsP等の半導体レーザ発振器を用いることができる。なお、固体レーザ発振器においては、基本波の第1高調波〜第5高調波を適用するのが好ましい。
感光性物質には大きくわけてネガ型とポジ型がある。ネガ型の場合は、露光された部分で化学反応が生じ、現像液によって化学反応が生じた部分のみが残されてパターンが形成される。また、ポジ型の場合は、露光された部分で化学反応が生じ、現像液によって化学反応が生じた部分が溶解され、露光されなかった部分のみが残されてパターンが形成される。必要に応じてネガ型とポジ型を使い分けるとよい。
本実施の形態では、露光は基板表面から行っているが、必要に応じて基板裏面から露光を行ってもよい。
本発明の実施の形態について、図1乃至図6、図8を用いて説明する。より詳しくは、本発明を適用した液晶表示装置の作製方法について説明する。まず、本発明を適用した、チャネルエッチ型の薄膜トランジスタを有する液晶表示装置の作製方法について説明する。図2〜図6(A)は液晶表示装置画素部の上面図であり、図2〜図6の(B)は、図2〜図6(A)における線A―Bによる断面図、図2〜図6の(C)は、図2〜図6(A)における線C−Dによる断面図である。
基板100は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等からなるガラス基板、石英基板、シリコン基板、金属基板、ステンレス基板又は本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板を用いる。また、基板100の表面が平坦化されるようにCMP法などによって、研磨しても良い。なお、基板100上に、絶縁膜を形成してもよい。絶縁膜は、CVD法、プラズマCVD法、スパッタリング法、スピンコート法等の公知の方法により、珪素を含む酸化物材料、窒化物材料を用いて、単層又は積層して形成される。この絶縁膜は、形成しなくても良いが、基板100からの汚染物質などを遮断する効果がある。基板100として、320mm×400mm、370mm×470mm、550mm×650mm、600mm×720mm、680mm×880mm、1000mm×1200mm、1100mm×1250mm、1150mm×1300mmのような大面積基板を用いることができる。
基板100上に導電膜101を形成する。導電膜101は、パターニングされゲート電極層と画素電極層となる。導電膜101は、印刷法、電界メッキ法、PVD法(Physical Vapor Deposition)、CVD法(Chemical Vapor Deposition)、蒸着法等の公知の手法により高融点材料を用いて形成することが好ましい。高融点材料を用いることにより、後の加熱工程が可能となる。高融点材料としては、タングステン(W)、モリブデン(Mo)、ジルコニウム(Zr)、ハフニウム(Hf)、バナジウム(V)、ニオブ(Nb)、タンタル(Ta)、クロム(Cr)、コバルト(Co)、ニッケル(Ni)、白金(Pt)等の金属又はその合金、若しくはその金属窒化物を適宜用いることができる。また、これら複数の層を積層して形成しても良い。代表的には、基板表面に窒化タンタル膜、その上にタングステン膜を積層してもよい。このような反射性を有する金属は、反射型の液晶表示パネルを作製する場合には好ましい。また、珪素に一導電型を付与する不純物元素を添加した材料を用いても良い。例えば、非晶質珪素膜にリン(P)などのn型を付与する不純物元素が含まれたn型を有する珪素膜などを用いることができる。
導電膜101は、画素電極層としても機能するので、透明導電性材料を用いて形成することもできる。画素電極層は、透過型の液晶表示パネルを作製する場合には、インジウム錫酸化物(ITO)、酸化珪素を含むインジウム錫酸化物(ITSO)、酸化亜鉛(ZnO)、酸化スズ(SnO2)などにより形成してもよい。好ましくは、スパッタリング法によりインジウム錫酸化物(ITO)、酸化珪素を含むインジウム錫酸化物(ITSO)、酸化亜鉛(ZnO)などで形成する。より好ましくは、ITOに酸化珪素が2〜10重量%含まれたターゲットを用いてスパッタリング法で酸化珪素を含む酸化インジウムスズを用いる。この他、酸化珪素を含み酸化インジウムに2〜20%の酸化亜鉛(ZnO)を混合した酸化インジウム酸化亜鉛合金などの導電性材料を用いても良い。
本実施の形態では、導電膜101は、導電性材料としてインジウム錫酸化物(ITO)をスパッタリング法により形成し、550℃で焼成して導電膜101を形成する。また、電極層となる導電膜101は、複数の導電性材料を積層しても良い。
導電膜101上にフォトリソ工程を用いてレジストからなるマスク102a、マスク102bを形成する。(図2参照。)。
マスクは、感光剤を含む市販のレジスト材料を用いてもよく、例えば、代表的なポジ型レジストである、ノボラック樹脂と感光剤であるナフトキノンジアジド化合物、ネガ型レジストであるベース樹脂、ジフェニルシランジオール及び酸発生剤などを用いてもよい。いずれの材料を用いるとしても、その表面張力と粘度は、溶媒の濃度を調整したり、界面活性剤等を加えたりして適宜調整する。また導電膜101に感光性を有する感光性物質を含む導電性材料を用いると、レジストからなるマスクを形成しなくても導電膜101に直接露光し、エッチャントによる除去を行うことで、所望のパターンにパターニングすることができる。この場合、マスクを形成せずともよいので工程が簡略化する利点がある。感光性物質を含む導電性材料は、Ag、Au、Cu、Ni、Al、Ptなどの金属或いは合金と、有機高分子樹脂、光重合開始剤、光重合単量体、または溶剤などからなる感光性樹脂とを含んだものを用いればよい。有機高分子樹脂としては、ノボラック樹脂、アクリル系コポリマー、メタクリル系コポリマー、セルローズ誘導体、環化ゴム系樹脂などを用いる。
このように微細に加工されたマスク102a、マスク102bを用いて導電膜101をパターニングし、ゲート電極層103と画素電極層111を形成する(図3参照。)。
次に、ゲート電極層103、画素電極層111の上にゲート絶縁膜105a、ゲート絶縁膜105b、ゲート絶縁膜105cを形成し3層の積層構造とする。半導体層に接するゲート絶縁膜105cの膜厚は、0.1nm以上10nm以下(好ましくは1nm以上3nm以下)とすることが望ましい。このような構造であると、半導体層中の金属元素のゲッタリング効率も上がり、かつ半導体層への窒化珪素膜の悪影響も軽減できる。また積層される絶縁膜は、同チャンバー内で真空を破らずに同一温度下で、反応ガスを切り変えながら連続的に形成するとよい。真空を破らずに連続的に形成すると、積層する膜同士の界面が汚染されるのを防ぐことができる。
ゲート絶縁膜105a、ゲート絶縁膜105b、ゲート絶縁膜105cは、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)などを適宜用いることができる。更には、ゲート電極層103を陽極酸化して、ゲート絶縁膜105aの代わりに、陽極酸化膜を形成しても良い。なお、基板側から不純物などの拡散を防止するため、ゲート絶縁膜105aとしては、窒化珪素(SiNx)、窒化酸化珪素(SiNxOy)(x>y)などを用いて形成することが好ましい。また、ゲート絶縁膜105bとしては、酸化珪素(SiOx)、酸化窒化珪素(SiOxNy)(x>y)を用いて形成することが望ましい。なお、ゲート絶縁膜105bには、水素が含まれている。また、ゲート絶縁膜105cとしては窒化珪素膜(SiNx)、あるいは窒化酸化珪素膜(SiNxOy)(x>y)などを用いて形成することが好ましい。なお、低い成膜温度でゲートリーク電流に少ない緻密な絶縁膜を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませ、形成される絶縁膜中に混入させると良い。本実施の形態では、SiH4、NH3を反応ガスとして窒化珪素膜を膜厚50nm〜140nmでゲート絶縁膜105aを形成し、SiH4及びN2Oを反応ガスとして酸化珪素膜を膜厚100nmでゲート絶縁膜105bを積層した後、SiH4、NH3を反応ガスとして窒化珪素膜を膜厚1nm〜3nmでゲート絶縁膜105cを形成する。なお、ゲート絶縁膜105a及びゲート絶縁膜105bの膜厚をそれぞれ50nm〜100nmとすると好ましい。また、ゲート絶縁膜105cはその形成条件によっては膜厚は極薄であり、膜として形態を保っていなくてもよい。
次に半導体膜を形成する。半導体層の詳細な作製方法を図8を用いて説明する。半導体膜は25〜200nm(好ましくは30〜150nm)の厚さで公知の手段(スパッタ法、LPCVD法、またはプラズマCVD法等)により成膜すればよい。本実施の形態では、非晶質半導体膜を結晶化し、結晶性半導体膜とするものを用いるのが好ましい。
半導体膜を形成する材料は、シランやゲルマンに代表される半導体材料ガスを用いて気相成長法やスパッタリング法で作製される非晶質半導体(以下「アモルファス半導体:AS」ともいう。)、該非晶質半導体を熱エネルギーを利用して結晶化させた多結晶半導体、或いはセミアモルファス(微結晶若しくはマイクロクリスタルとも呼ばれる。以下「SAS」ともいう。)半導体などを用いることができる。
SASは、非晶質と結晶構造(単結晶、多結晶を含む)の中間的な構造を有し、自由エネルギー的に安定な第3の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な領域を含んでいる。少なくとも膜中の一部の領域には、0.5〜20nmの結晶領域を観測することが出来、珪素を主成分とする場合にはラマンスペクトルが520cm-1よりも低波数側にシフトしている。X線回折では珪素結晶格子に由来するとされる(111)、(220)の回折ピークが観測される。未結合手(ダングリングボンド)の中和剤として水素またはハロゲンを少なくとも1原子%またはそれ以上含ませている。SASは、珪化物気体をグロー放電分解(プラズマCVD)して形成する。珪化物気体としては、SiH4、その他にもSi2H6、SiH2Cl2、SiHCl3、SiCl4、SiF4などを用いることが可能である。またF2、GeF4を混合させても良い。この珪化物気体をH2、又は、H2とHe、Ar、Kr、Neから選ばれた一種または複数種の希ガス元素で希釈しても良い。希釈率は2〜1000倍の範囲、圧力は概略0.1Pa〜133Paの範囲、電源周波数は1MHz〜120MHz、好ましくは13MHz〜60MHzである。基板加熱温度は300℃以下が好ましく、100〜200℃の基板加熱温度でも形成可能である。ここで、主に成膜時に取り込まれる不純物元素として、酸素、窒素、炭素などの大気成分に由来する不純物は1×1020cm-3以下とすることが望ましく、特に、酸素濃度は5×1019cm-3以下、好ましくは1×1019cm-3以下となるようにすることが好ましい。また、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで安定性が増し良好なSASが得られる。また半導体膜としてフッ素系ガスより形成されるSAS層に水素系ガスより形成されるSAS層を積層してもよい。
なお、後の結晶化で良質な結晶構造を有する半導体膜を得るためには、図8に示す非晶質半導体膜404膜中に含まれる酸素、窒素などの不純物濃度を5×1018/cm3(以下、濃度はすべて二次イオン質量分析法(SIMS)にて測定した原子濃度として示す。)以下に低減させておくと良い。これらの不純物は、触媒元素と反応しやすく、後の結晶化を妨害する要因となり、また、結晶化後においても捕獲中心や再結合中心の密度を増加させる要因となる。
本実施の形態では、非晶質半導体膜、又はSAS膜に結晶化を助長する元素を用いた熱結晶化法を用いる。加熱方法としてGRTA(Gas Rapid Thermal Anneal)法、LRTA(Lamp Rapid Thermal Anneal)法等のRTA法がある。
非晶質半導体膜への金属元素の導入の仕方としては、当該金属元素を非晶質半導体膜の表面又はその内部に存在させ得る手法であれば特に限定はなく、例えばスパッタ法、CVD法、プラズマ処理法(プラズマCVD法も含む)、吸着法、金属塩の溶液を塗布する方法、イオン注入法、イオンドーピング法を使用することができる。このうち溶液を用いる方法は簡便であり、金属元素の濃度調整が容易であるという点で有用である。また、このとき金属元素膜を形成する下地膜の表面のぬれ性を改善し、下地膜の表面全体に水溶液を行き渡らせるため、酸素雰囲気中でのUV光の照射、熱酸化法、ヒドロキシラジカルを含むオゾン水又は過酸化水素による処理等により、酸化膜を成膜することが望ましい。
本実施の形態では、ゲート絶縁膜105c上に、結晶化を助長する元素としてNiを用い、Ni元素を重量換算で10ppmを含有した水溶液をスピンコーティング法により塗布し、金属膜403を形成する(図8(A)参照。)。結晶化を助長する元素としては、この珪素の結晶化を助長する金属元素としては鉄(Fe)、ニッケル(Ni)、チタン(Ti)、コバルト(Co)、ルテニウム(Ru)、ロジウム(Rh)、パラジウム(Pd)、オスニウム(Os)、イリジウム(Ir)、白金(Pt)、銅(Cu)及び金(Au)から選ばれた一種又は複数種類を用いて、金属膜403を形成することができる。金属膜403はその形成条件によっては膜厚が極薄であり、膜として形態を保っていなくてもよい。結晶化を助長させる効果が得られるように、後の工程で形成する非晶質半導体膜404に接して形成されればよい。
金属膜403上に非晶質半導体膜404を形成する。非晶質半導体膜404としては、SiH4、H2の反応ガスにより形成する非晶質珪素を用いる。本実施の形態では、非晶質半導体膜404中の酸素濃度を5×1019atom/cm3以下、好ましくは2×1019atom/cm3以下で形成することにより、金属元素として添加したNiがゲッタリングしやすくなる。非晶質半導体膜404の膜厚は30nm〜150nmが好ましい。本実施の形態では、非晶質半導体膜404を150nm形成する。
金属元素を用いた結晶化を行った場合、金属元素を低減、又は除去するためにゲッタリング工程を施す。金属膜403の金属元素が非晶質半導体膜404中に拡散し結晶化に寄与した後、金属元素を吸い込み自らに取り込む層として半導体膜を、非晶質半導体膜404に接して形成する。本実施の形態では、不純物を有する非晶質半導体膜をゲッタリングシンクとして金属元素を捕獲する。
非晶質半導体膜404上にプラズマCVD法を用いて、半導体膜405a、半導体膜405bを形成する。半導体膜405a、半導体膜405bは不純物元素を有しており、不純物元素としてはn型を付与する不純物元素や希ガス元素などを用いることができ、例えばリン(P)、窒素(N)、ヒ素(As)、アンチモン(Sb)、ビスマス(Bi)、ヘリウム(He)、ネオン(Ne)、アルゴン(Ar)、Kr(クリプトン)、Xe(キセノン)から選ばれた一種または複数種を用いることができる。n型を付与する不純物元素を含むn型を有する半導体膜に、アルゴンなどの希ガス元素が含まれるように形成することもできる。本実施の形態では、半導体膜405aを半導体膜405bには、n型を付与する不純物元素(本実施の形態ではリンを用いる)が含まれており、半導体膜405aの不純物元素の濃度は、半導体膜405bより低くなるように形成されている。前記不純物元素は、CVD法などによって、不純物元素を含むように半導体膜を形成しても良いし、半導体膜を形成後に、イオンドーピング法などによって添加してもよい。また、本実施の形態において、非晶質半導体膜404、半導体膜405a、半導体膜405bは、同チャンバー内で真空を破らずに同一温度(本実施の形態では330℃)下で、反応ガスを切り変えながら連続的に形成する。非晶質半導体膜404を成膜後、半導体膜405a、半導体膜405bを形成する。
このときのn型を付与する不純物元素が含まれる半導体膜の不純物のプロファイルを図37に示す。図37(A)は、結晶性半導体膜903上に、プラズマCVD法によりn型を付与する不純物元素が含まれる半導体膜901a、901bを形成した時のn型を付与する不純物元素のプロファイル900aを示す。半導体膜901a、半導体膜901bは、半導体膜405a、半導体膜405bと対応しており、半導体膜901aはn型の低濃度不純物領域(n−領域ともいう)として形成され、半導体膜901bはn型の高濃度不純物領域(n+領域ともいう)として形成されている。よって半導体膜901a、半導体膜901bのそれぞれの膜において深さ方向に対して一定の濃度のn型を付与する不純物元素が分布しており、半導体膜901aの方が、半導体膜901bより低い濃度でn型を付与する不純物元素が分布している。n+領域である半導体膜901bは後にソース領域及びドレイン領域として機能し、n−領域である半導体膜901aはLDD(LightlyDoped Drain)領域として機能する。なお、n+領域とn−領域はそれぞれ作り分けているので界面が存在する。n+領域とn−領域の膜厚制御は、それぞれ各濃度の半導体膜の膜厚を制御することによって達成できる。
図37(A)で形成した半導体膜901a及び半導体膜901bにp型を付与する不純物元素としてボロンをイオンドープ法又はイオン注入法によって添加して半導体膜911を形成した時のp型を付与する不純物元素のプロファイル913を図38(A)に示す。p型を付与する不純物元素の濃度の方が、n型を付与する不純物元素の濃度より高く、半導体膜911はp型のを有する半導体膜となっているのがわかる。また、p型を付与する不純物元素は、チャネルドープされるため、結晶性半導体膜903にも添加されている。図38(A)に示すように、半導体膜911の表面付近は、p型を付与する不純物元素濃度が比較的が高いp型の不純物領域(p+領域ともいう)912bとなっており、一方、結晶性半導体膜903に近づくにつれ、p型を付与する不純物元素濃度が比較的減少しておりp型の低濃度不純物領域(p−領域ともいう)912aとなっている。
一方、図37(B)は、結晶性半導体膜903上に、非晶質半導体、SAS、微結晶半導体、及び結晶性半導体から選ばれたいずれかの状態を有する膜の半導体膜を形成し、イオンドープ法又はイオン注入法により該半導体膜にn型を付与する不純物元素を添加して半導体膜902を形成した時のn型を付与する不純物元素のプロファイル900bを示す。図37(B)に示すように、半導体膜902の表面付近は、n型を付与する不純物元素濃度が比較的が高い。n型を付与する不純物元素濃度が1×1019/cm3以上の領域をn型の高濃度不純物領域(n+領域ともいう)904bと示す。一方、結晶性半導体膜903に近づくにつれ、n型を付与する不純物元素濃度が比較的減少している。n型を付与する不純物元素濃度が5×1017〜1×1019/cm3の領域をn型の低濃度不純物領域(n−領域ともいう)904aと示す。n+領域904bは後にソース領域及びドレイン領域として機能し、n−領域904aはLDD領域として機能する。なお、n+領域とn−領域それぞれの界面は存在せず、相対的なn型を付与する不純物元素濃度の濃度の大小によって変化する。このようにイオンドープ法又はイオン注入法により形成されたn型を付与する不純物元素が含まれる半導体膜902は、添加条件によって濃度プロファイルを制御することが可能であり、n+領域とn−領域の膜厚を適宜制御することが可能である。n+領域とn−領域を有することにより電界の緩和効果が大きくなり、ホットキャリア耐性を高めた薄膜トランジスタを形成することが可能となる。
図37(B)で形成した半導体膜902にp型を付与する不純物元素としてボロンをイオンドープ法又はイオン注入法によって添加して半導体膜921を形成した時のp型を付与する不純物元素のプロファイル923を図38(B)に示す。p型を付与する不純物元素の濃度の方が、n型を付与する不純物元素の濃度より高く、半導体膜921はp型を有する半導体膜(p型の不純物領域を有する半導体膜ともいえる)となっているのがわかる。また、p型を付与する不純物元素は、チャネルドープされるため、結晶性半導体膜903にも添加されている。図38(B)に示すように、半導体膜921の表面付近は、p型を付与する不純物元素濃度が比較的が高いp型の不純物領域(p+領域ともいう)922bとなっており、一方、結晶性半導体膜903に近づくにつれ、p型を付与する不純物元素濃度が比較的減少しておりp型の低濃度不純物領域(p−領域ともいう)922aとなっている。また、n型を付与する不純物元素の添加工程で、その添加条件によって、膜表面の不純物元素濃度が高くなっている場合がある。このような場合は、膜表面を薄くエッチングし、高不純物元素濃度領域の膜を除去してから、p型を付与する不純物元素を添加する工程を行えばよい。
本実施の形態では、半導体膜405a、半導体膜405bとして、n型を付与する不純物元素(ドナー型元素)であるリンを含むn型を有する半導体膜をプラズマCVD法によって形成する。また、半導体膜405a、半導体膜405bに含まれるn型を付与する不純物元素の濃度を異ならせているので、半導体膜405aはn型の低濃度不純物領域となり、半導体膜405bはn型の高濃度不純物領域となっている。n型の低濃度不純物領域の不純物濃度は、1×1017〜3×1019/cm3、好ましくは1×1018〜1×1019/cm3、n型の高濃度不純物領域の不純物濃度は、その10倍から100倍が好ましく、1×1019〜3×1021/cm3とすることができる。またn型の低濃度不純物領域である半導体膜405aの膜厚は20〜200nm、代表的には50〜150nmであり、本実施の形態では、膜厚50nmで形成する。n型の高濃度不純物領域である半導体膜405bの膜厚は30〜100nm、代表的には40〜60nmであり、本実施の形態では、膜厚50nmで形成する。
その後、熱処理を行い、非晶質半導体膜を結晶化して結晶性半導体膜406の形成と、結晶性半導体膜406中の金属元素を低減、又は除去するためにゲッタリング工程を同時に行なう。この場合、結晶化は半導体の結晶化を助長する金属元素が接した半導体膜の部分でシリサイドが形成され、それを核として結晶化が進行する。ここでは、脱水素化のための熱処理の後、結晶化とゲッタリング工程のための熱処理(550℃〜650℃で5分〜24時間)を行う。また、RTA、GRTAにより結晶化とゲッタリング工程を行っても良い。ここで、加熱にレーザ光照射を行わず結晶化することで、結晶性のばらつきを低減することが可能であり、後に形成されるTFTのばらつきを抑制することが可能である。又、本実施の形態では、不純物を有する非晶質半導体膜をゲッタリングシンクとして結晶性半導体膜406に接して形成しているため、金属元素は、図8(C)に示すように、矢印の方向へ加熱処理によって移動し、半導体膜405a、半導体膜405b中に捕獲される。半導体膜405a、半導体膜405bは金属元素を含む半導体膜408a、半導体膜408bとなる。本実施の形態では半導体膜408a、半導体膜408bにはn型を付与する不純物元素と、結晶化を助長する金属元素が含まれる。この工程により、結晶性半導体膜406中の結晶化を促進させる元素(本実施の形態ではニッケル元素)がデバイス特性に影響を与えない濃度、即ち膜中のニッケル濃度が1×1018/cm3以下、望ましくは1×1017/cm3以下とすることができる。また、ゲッタリング後の金属触媒が移動した半導体膜408a、半導体膜408bも加熱処理により結晶化される場合がある。なお、本実施の形態においては、ゲッタリング工程と共に、半導体膜408a、半導体膜408b中のn型を付与する不純物元素(ドナー型元素)の活性化を行っている。熱処理は窒素雰囲気下で行ってもよい。また、本実施の形態では、熱処理を550℃で4時間行うが、熱処理をRTA法により650℃で6分間で行ってもよい。
このようにして得られた結晶性半導体膜406に対して、薄膜トランジスタのしきい値電圧を制御するために微量な不純物元素(ボロンまたはリン)のドーピングを行ってもよい。この不純物元素のドーピングは、結晶化工程の前の非晶質半導体膜に行ってもよいし、結晶性半導体膜406中の金属元素をゲッタリング工程によって軽減、除去した後行ってもよい。本実施の形態ではジボラン(B2H6)を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加する。なお、質量分離を行うイオン注入法を用いてもよい。非晶質半導体膜の状態で不純物元素をドーピングすると、その後の結晶化のための加熱処理によって、不純物の活性化も行うことができる。また、ドーピングの際に生じる欠陥等も改善することができる。
次に結晶性半導体膜406、半導体膜408a、半導体膜408b上にフォトリソ工程を用いてレジストからなるマスクを形成し、微細に加工されたマスクを用いて結晶性半導体膜406、半導体膜408a、半導体膜408bをパターニングし、結晶性半導体層106、半導体層107a、半導体層107bを形成する。本実施の形態では、フォトマスクを作製し、フォトリソグラフィ法を用いたパターニング処理により、結晶性半導体層106、n型を有する半導体層107a、n型を有する半導体層107bを形成する(図4参照。)。フォトマスクはマスク102aを形成したときと同様にフォトリソ工程よって微細なパターンのマスクを形成すればよい。微細なパターンのマスクによって半導体膜は微細かつ精巧に所望な形状にパターニングすることができる。
パターニングの際のエッチング加工は、プラズマエッチング(ドライエッチング)又はウエットエッチングのどちらを採用しても良いが、大面積基板を処理するにはプラズマエッチングが適している。エッチングガスとしては、CF4、NF3、SF6、CHF3などのフッ素系又はCl2、BCl3、SiCl4もしくはCCl4などを代表とする塩素系ガス、あるいはO2のガスを用い、HeやArなどの不活性ガスを適宜加えても良い。また、大気圧放電のエッチング加工を適用すれば、局所的な放電加工も可能であり、基板の全面にマスク層を形成する必要はない。
なお、以下の実施形態及び実施例のフォトリソグラフィ工程において、レジストを塗布する前に、半導体膜表面に、膜厚が数nm程度の絶縁膜を形成することが好ましい。この工程により半導体膜とレジストとが直接接触すること回避することが可能であり、不純物が半導体膜中に侵入するのを防止できる。なお、絶縁膜の形成方法としては、オゾン水等の酸化力のある溶液を塗布する方法、酸素プラズマ、オゾンプラズマを照射する方法等が挙げられる。
次に導電膜をスパッタリング法により形成し、導電膜上にフォトリソ工程を用いてレジストからなるマスクを形成する。マスクを用いて、ソース電極層又はドレイン電極層130、ソース電極層又はドレイン電極層108、容量配線層104を形成し、該ソース電極層又はドレイン電極層130、ソース電極層又はドレイン電極層108をマスクとして、結晶性半導体層106、n型を有する半導体層107a及びn型を有する半導体層107bをパターン加工して、半導体層115、n型を有する半導体層116a、n型を有する半導体層116b、n型を有する半導体層117a、n型を有する半導体層117bを形成する(図5参照。)。ソース電極層又はドレイン電極層130、ソース電極層又はドレイン電極層108を形成する工程も、前述したゲート電極層103とを形成したときと同様に形成することができる。ソース電極層又はドレイン電極層130は配線層としても機能する。
ソース電極層又はドレイン電極層130、ソース電極層又はドレイン電極層108を形成する導電性材料としては、Ag(銀)、Au(金)、Cu(銅)、W(タングステン)、Al(アルミニウム)等を主成分とした金属を用いることができる。また、透光性を有するインジウム錫酸化物(ITO)、インジウム錫酸化物と酸化珪素からなるITSO、有機インジウム、有機スズ、酸化亜鉛、窒化チタンなどを組み合わせても良い。
ソース電極層又はドレイン電極層の形成方法について用いて説明する。ソース電極層又はドレイン電極層130及びソース電極層又はドレイン電極層108は、微細なパターンで形成されており、制御性よく形成しなければ形成不良によるショート等の不良を引き起こす。よって、本実施の形態では、半導体層上の微細なパターニングはフォトマスクを作製し、フォトリソグラフィ法を用いたパターニング処理により行う。図4で示すように、基板上にゲート電極層、ゲート絶縁膜、半導体層、n型を有する半導体層が形成されており、これらを覆うように導電膜を全面に形成する。導電膜は蒸着法、CVD法、スパッタ法などによって形成することができる。その後、レジストからなるマスクを形成する。レジストからなるマスクに、光を照射し、露光することによってを感光を行なう。本実施の形態ではポジ型の感光性のレジストを用いるため、露光された領域はエッチャントによって除去され、開口部が形成される。開口部を有するマスクを用いて導電膜をエッチングによりパターニングすることによって、ソース電極層又はドレイン電極層130、ソース電極層又はドレイン電極層108が形成される。
ソース電極層又はドレイン電極層、半導体層、ゲート電極層、ゲート絶縁膜を覆うようにパッシベーション膜となる絶縁膜109を成膜することが好ましい。絶縁膜109は、プラズマCVD法又はスパッタリング法などの薄膜形成法を用い、窒化珪素、酸化珪素、窒化酸化珪素、酸化窒化珪素、酸化窒化アルミニウム、または酸化アルミニウム、ダイアモンドライクカーボン(DLC)、窒素含有炭素(CN)、その他の絶縁性材料を用いて形成することができる。なお、パッシベーション膜は単層でも積層構造でもよい。ここでは、半導体層115の界面特性から酸化珪素、又は酸化窒化珪素を形成したのち、外部からの不純物が半導体素子内に侵入するのを防ぐため窒化珪素、又は窒化酸化珪素を形成する積層構造が好ましい。本実施の形態では、半導体層115に接して、酸化珪素膜を膜厚150nm形成した後、同チャンバー内でガス切り替えを行い連続的に窒化珪素膜を膜厚200nm形成する積層構造で絶縁膜109を形成する。
この後、半導体層115を水素雰囲気又は窒素雰囲気で加熱して水素化することが好ましい。なお、窒素雰囲気で加熱する場合は、絶縁膜109として水素を含む絶縁膜を形成することが好ましい。
次に、絶縁膜110を形成する。本実施の形態では、絶縁膜110を全面に形成し、レジスト等のマスクによって、エッチングしパターニングする。
絶縁膜110は、酸化珪素、窒化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、ダイアモンドライクカーボン(DLC)、窒素含有炭素膜(CN)その他の無機絶縁性材料、又はアクリル酸、メタクリル酸及びこれらの誘導体、又はポリイミド(polyimide)、芳香族ポリアミド、ポリベンゾイミダゾール(polybenzimidazole)、ベンゾシクロブテン、ポリシラザンなどの有機絶縁性材料、又はシロキサン系材料を出発材料として形成された珪素、酸素、水素からなる化合物のうちSi−O−Si結合を含む無機シロキサン、珪素上の水素がメチルやフェニルのような有機基によって置換された有機シロキサン系の絶縁材料で形成することができる。アクリル、ポリイミド等の感光性、非感光性の材料を用いて形成してもよい。
本実施の形態では、絶縁膜110の材料としては、シリコン(Si)と酸素(O)との結合で骨格構造が構成され、置換基に水素、フッ素、アルキル基、または芳香族炭化水素のうち少なくとも1種を有する材料を用いた塗布膜を用いる。焼成した後の膜は、アルキル基を含む酸化珪素膜(SiOx)とも呼べる。
絶縁膜109及び絶縁膜110にソース電極層又はドレイン電極層108に達する開口部135と、ゲート絶縁膜105a、ゲート絶縁膜105b、ゲート絶縁膜105c、絶縁膜109、絶縁膜110に、画素電極層111に達する開口部136、ゲート電極層103に達する開口部137を形成する。この開口部もレジストからなるマスクを用いてエッチングし形成する。パターニングに用いるマスクは、フォトリソ工程を用いて形成する。このようにして形成した開口部135及び開口部137に配線層113を形成し、ソース電極層又はドレイン電極層108と画素電極層111を電気的に接続する。また、開口部137にもゲート電極層103と電気的に接続するようにゲート配線層112を形成する。ゲート配線層112を低抵抗な材料によって形成することで、ゲート電極層103が多少高抵抗の材料であっても、高速動作が可能となり、大きな電流も流すことができる。
以上の工程により、基板100上にボトムゲート型(逆スタガ型ともいう。)の薄膜トランジスタと画素電極が接続された液晶表示パネル用のTFT基板が完成する(図6参照)。また本実施の形態の薄膜トランジスタはチャネルエッチ型である。
次に、図1に示すように、画素電極層111を覆うように、印刷法やスピンコート法により、配向膜と呼ばれる絶縁膜114を形成する。図1は図2乃至6で示した上面図の線A―Bによる断面図であり、液晶表示パネルの完成図である。なお、絶縁膜114は、スクリーン印刷法やオフセット印刷法を用いれば、選択的に形成することができる。その後、ラビングを行う。続いて、シール材を液滴吐出法により画素を形成した周辺の領域に形成する(図示せず。)。
その後、配向膜として機能する絶縁膜121、カラーフィルタとして機能する着色層122、対向電極として機能する導電体層123、偏光板125aが設けられた対向基板124とTFTを有する基板100とをスペーサを介して貼り合わせ、その空隙に液晶層120を設けることにより液晶表示パネルを作製することができる(図1参照。)。また、基板100にもTFTを有する面とは反対側の面に偏光板125bが設けられている。シール材にはフィラーが混入されていても良く、さらに対向基板124には、遮蔽膜(ブラックマトリクス)などが形成されていても良い。なお、液晶層を形成する方法として、ディスペンサ式(滴下式)や、対向基板124を貼り合わせてから毛細管現象を用いて液晶を注入するディップ式(汲み上げ式)を用いることができる。
ディスペンサ方式を採用した液晶滴下注入法を図22を用いて説明する。図22において、40は制御装置、42は撮像手段、43はヘッド、33は液晶、35、41はマーカー、34はバリア層、32はシール材、30はTFT基板、20は対向基板である。シール材32で閉ループを形成し、その中にヘッド43より液晶33を1回若しくは複数回滴下する。ヘッド43は複数のノズルを備えており、一度に多量の液晶材料を滴下することができるためスループットが向上する。そのとき、シール材32と液晶33とが反応することを防ぐため、バリア層34を設ける。続いて、真空中で基板を貼り合わせ、その後紫外線硬化を行って、液晶が充填された状態とする。
以上の工程で形成された画素部と外部の配線基板を接続するために接続部を形成する。大気圧又は大気圧近傍下で、酸素ガスを用いたアッシング処理により、接続部の絶縁体層を除去する。この処理は、酸素ガスと、水素、CF4、NF3、H2O、CHF3から選択された一つ又は複数とを用いて行う。本工程では、静電気による損傷や破壊を防止するために、対向基板を用いて封止した後に、アッシング処理を行っているが、静電気による影響が少ない場合には、どのタイミングで行っても構わない。
続いて、異方性導電体層を介して、液晶表示装置内の配線層が電気的に接続するように、接続用の配線基板を設ける。配線基板は、外部からの信号や電位を伝達する役目を担い、FPC(Flexible printed circuit)などを用いることができる。上記工程を経て、チャネルエッチ型のスイッチング用TFTと容量素子を含む液晶表示パネルが完成する。容量素子は、容量配線層104とゲート絶縁膜105a、ゲート絶縁膜105b、ゲート絶縁膜105cと画素電極層111とで形成される。
液晶表示装置内の配線層とFPCは端子電極層を用いて接続され、端子電極層はゲート電極層と同材料及び同工程、ソース電極層及びドレイン電極層を兼ねるソース配線層と同材料及び同工程、ゲート配線層と同材料同工程で、それぞれ作製することができる。FPCと液晶表示装置内の配線層との接続例を図42を用いて説明する。
図42において、基板1上に薄膜トランジスタ9及び画素電極層6が形成され、シール材3で対向基板8と張り合わされている。液晶表示装置内から延長してシール材外部に形成される配線層とFPC2b及びFPC2aは異方性導電膜7a、異方性導電膜7bによって接着されている。
図42(A1)、(B1)、(C1)は液晶表示装置の上面図であり、図42(A2)、(B2)、(C2)は図42(A1)、(B1)、(C1)における線O−P、線R−Qの断面図である。図42(A1)、(A2)において、端子電極層5a及び端子電極層5bはゲート電極層と同材料同工程で形成されている。端子電極層5aにシール材外部に延長して形成されたソース配線層4aが接続され、端子電極層5aとFPC2aとが異方性導電膜7aを介して接続されている。一方端子電極層5bにシール材外部に延長して形成されたゲート配線層4bが接続され、端子電極層5bとFPC2bとが異方性導電膜7bを介して接続されている。
図42(B1)、(B2)において、端子電極層55a及び端子電極層55bはソース配線層と同材料同工程で形成されている。端子電極層55aはシール材外部に延長して形成されたソース配線層で形成され、端子電極層55aとFPC2aとが異方性導電膜7aを介して接続されている。一方、端子電極層55bにシール材外部に延長して形成されたゲート配線層54bが接続され、端子電極層55bとFPC2bとが異方性導電膜7bを介して接続されている。
図42(C1)、(C2)において、端子電極層64a及び端子電極層64bはゲート配線層と同材料同工程で形成されている。シール材外部に延長して形成されたソース配線層65aに端子電極層64aが接続され、端子電極層64aとFPC2aとが異方性導電膜7aを介して接続されている。一方、端子電極層64bはシール材外部に延長して形成されたゲート配線層で形成され、端子電極層64bとFPC2bとが異方性導電膜7bを介して接続されている。
本実施の形態では、スイッチングTFTはシングルゲート構造を示したが、ダブルゲート構造などのマルチゲート構造でもよい。
以上の工程により、結晶性半導体膜を有する逆スタガ型薄膜トランジスタを形成することができる。本実施の形態で形成される薄膜トランジスタは、結晶性半導体膜で形成されるため非晶質半導体膜で形成される薄膜トランジスタと比較して移動度(2〜50cm2/Vsec程度)が高い。また、ソース領域及びドレイン領域には、一導電型を付与する不純物元素に加え、金属元素をも含む。このため、抵抗率の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が必要な液晶表示装置を作製することが可能である。よってOCBモードのような応答速度が速く且つ高視野角な表示が可能な液晶表示装置を製造することが可能である。
また、非晶質半導体膜で形成される薄膜トランジスタと比較して、しきい値のずれが生じにくく、薄膜トランジスタ特性のバラツキを低減することが可能である。
また、非晶質半導体膜の結晶化とゲッタリング工程を同時に行うことにより、工程の短縮化が可能である。
更には、ゲッタリング工程により、成膜段階で半導体膜中に混入する金属元素をもゲッタリングするため、オフ電流を低減することが可能である。このため、このようなTFTを液晶表示装置のスイッチング素子に設けることにより、コントラストを向上させることが可能である。
(実施の形態2)
本発明の実施の形態について、図9を用いて説明する。本実施の形態は、実施の形態1において、金属膜の形成箇所が異なる例である。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
基板700上にゲート電極層701を形成し、ゲート電極層701を覆うようにゲート絶縁膜702a、ゲート絶縁膜702b及び、ゲート絶縁膜702cを形成する。ゲート絶縁膜702c上に非晶質半導体膜703を形成し、結晶化を助長する元素を有する金属膜704を形成する(図9(A)参照。)。次に、金属膜704上に不純物を有する半導体膜705a、半導体膜705bを形成する(図9(B)参照)。本実施の形態では、半導体膜705a、半導体膜705bとして、n型を付与する不純物元素(ドナー型元素)であるリンを含むn型を有する半導体膜をプラズマCVD法によって形成する。また、半導体膜705aは低濃度不純物を付与しており後にLDD領域として機能し、半導体膜705bは高濃度不純物を付与しおり後にソース領域及びドレイン領域として機能する。
その後、熱処理により、非晶質半導体膜703を結晶化して結晶性半導体膜706の形成と、結晶性半導体膜706中の金属元素を低減、又は除去するためにゲッタリング工程を同時に行なう。本実施の形態では、不純物を有する非晶質半導体膜をゲッタリングシンクとして結晶性半導体膜706に接して形成しているため、加熱処理により金属元素は、図9(C)に示すように、矢印の方向へ加熱処理によって移動し、半導体膜 705a、半導体膜705b中に捕獲される。半導体膜705a、半導体膜705bは金属元素を含む半導体膜707a、半導体膜707bとなる。本実施の形態では半導体膜707a、半導体膜707bにはn型を付与する不純物元素と、結晶化を助長する金属元素が含まれる。
次に、結晶性半導体膜706、半導体膜707a、半導体膜707bをフォトリソ工程を用いてパターニングし、結晶性半導体層708、半導体層709a、半導体層709bを形成する。その後、半導体層709b上に導電膜710を形成し、フォトリソ工程を用いてレジストによるマスク711a、マスク711bを形成する(図9(D)参照)。マスク711a、マスク711bを介して導電膜710をパターニングし、ソース電極層又はドレイン電極層712a、ソース電極層又はドレイン電極層712bを形成する。
ソース電極層又はドレイン電極層712a、ソース電極層又はドレイン電極層712bをマスクとしてn型を有する半導体膜及び結晶性半導体膜をエッチングし、半導体層713、ソース領域またはドレイン領域として機能するn型を有する半導体層714b、半導体層715b、LDDとして機能するn型を有する半導体層714a、半導体層715aが形成される(図9(E)参照。)。
以上の工程で、金属元素により結晶化した結晶性半導体膜のゲッタリングを同時に行うことが出来、金属元素の軽減された半導体層を有する薄膜トランジスタを形成することができる。
本実施の形態は、実施の形態1と組み合わせて用いることが可能である。
(実施の形態3)
本発明の実施の形態について、図10を用いて説明する。本実施の形態は、実施の形態1において、チャネル保護型の薄膜トランジスタを有する液晶表示装置の例である。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
基板720上にゲート電極層721を形成し、ゲート電極層721を覆うようにゲート絶縁膜722a、ゲート絶縁膜722b及び、ゲート絶縁膜722cを形成する。ゲート絶縁膜722c上に結晶化を助長する元素を有する金属膜723を形成し、非晶質半導体膜724を形成する(図10(A)参照)。非晶質半導体膜724上にチャネル保護膜を形成し、フォトリソ工程を用いてチャネル保護膜のパターニングを行い、チャネル保護層725を形成する。チャネル保護膜には、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)などを適宜用いることができる。チャネル保護層725を形成することにより、ソース電極層、ドレイン電極層を形成する際にチャネル部の半導体層のエッチングを防ぐことが出来る。本実施例では、チャネル保護膜に窒化珪素を成膜して、チャネル保護層725を形成する(図10(B)参照)。
次に、不純物を有する半導体膜726a、半導体膜726bを形成する(図10(C)参照)。本実施の形態では、半導体膜726a、半導体膜726bとして、n型を付与する不純物元素(ドナー型元素)であるリンを含むn型を有する半導体膜をプラズマCVD法によって形成する。また、半導体膜726aは低濃度不純物を付与しており、後にLDD領域として機能し、半導体膜726bは高濃度不純物を付与しおり、後にソース領域及びドレイン領域として機能する。
その後、熱処理により、非晶質半導体膜を結晶化して結晶性半導体膜727の形成と、結晶性半導体膜727中の金属元素を低減、又は除去するためのゲッタリング工程を同時に行なう。本実施の形態では、不純物を有する非晶質半導体膜をゲッタリングシンクとして結晶性半導体膜727に接して形成しているため、加熱処理により金属元素は、図10(D)に示すように、矢印の方向へ加熱処理によって移動し、半導体膜726a、半導体膜726b中に捕獲される。半導体膜726a、半導体膜726bは金属元素を含む半導体膜728a、半導体膜728bとなる。本実施の形態では半導体膜728a、半導体膜728bにはn型を付与する不純物元素と、結晶化を助長する金属元素が含まれる。
次に、結晶性半導体膜727、半導体膜728a、半導体膜728bをフォトリソ工程を用いてレジストによるマスクを作製し、マスクを用いてパターニングし、結晶性半導体層729、半導体層730a、半導体層730bを形成する。その後、半導体層730b上に導電膜731を形成し、フォトリソ工程を用いてレジストによるマスク732a、マスク732bを形成する(図10(E)参照)。マスク732a、マスク732bを介して導電膜731をパターニングし、ソース電極層又はドレイン電極層733a、ソース電極層又はドレイン電極層733bを形成する。
ソース電極層又はドレイン電極層733a、ソース電極層又はドレイン電極層733bをマスクとしてn型を有する半導体膜をエッチングし、ソース領域またはドレイン領域として機能するn型を有する半導体層735b、半導体層736b、LDDとして機能するn型を有する半導体層735a、半導体層736aが形成される(図10(F)参照。)。
以上の工程で、チャネル部の半導体層がエッチングされない薄膜トランジスタを作製することが出来る。又、金属元素により結晶化した結晶性半導体膜のゲッタリングを同時に行うことにより、工程を短縮して、金属元素の軽減された半導体層を有する薄膜トランジスタを形成することができる。
この後、実施の形態1と同様の工程により、基板720上にボトムゲート型(逆スタガ型ともいう。)の薄膜トランジスタと画素電極が接続された液晶表示パネル用のTFT基板が完成する(図7参照)。なお、本実施の形態の薄膜トランジスタはチャネル保護型である。
(実施の形態4)
本発明の実施の形態について、図11を用いて説明する。本実施の形態は、実施の形態2において、チャネル保護型の薄膜トランジスタを有する液晶表示装置の例である。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
基板740上にゲート電極層741を形成し、ゲート電極層741を覆うようにゲート絶縁膜742a、ゲート絶縁膜742b及び、ゲート絶縁膜742cを形成する。ゲート絶縁膜742c上に非晶質半導体膜743を形成し、結晶化を助長する元素を有する金属膜744を形成する(図11(A)参照)。非晶質半導体膜743上にチャネル保護膜を形成し、フォトリソ工程を用いてチャネル保護膜のパターニングを行い、チャネル保護層745を形成する。チャネル保護膜には、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)などを適宜用いることができる。チャネル保護層745を形成することにより、ソース電極層、ドレイン電極層を形成する際にチャネル部の半導体層のエッチングを防ぐことが出来る。本実施例では、チャネル保護膜に窒化珪素を成膜して、チャネル保護層745を形成する(図11(B)参照)。
次に、不純物を有する半導体膜746a、半導体膜746bを形成する(図11(C)参照)。本実施の形態では、半導体膜746a、半導体膜746bとして、n型を付与する不純物元素(ドナー型元素)であるリンを含むn型を有する半導体膜をプラズマCVD法によって形成する。また、半導体膜746aは低濃度不純物を付与しており、後にLDD領域として機能し、半導体膜746bは高濃度不純物を付与しおり、後にソース領域及びドレイン領域として機能する。
その後、熱処理により、非晶質半導体膜を結晶化して結晶性半導体膜747の形成と、結晶性半導体膜747中の金属元素を低減、又は除去するためのゲッタリング工程を同時に行なう。本実施の形態では、不純物を有する非晶質半導体膜をゲッタリングシンクとして結晶性半導体膜747に接して形成しているため、加熱処理により金属元素は、図11(D)に示すように、矢印の方向へ加熱処理によって移動し、半導体膜746a、半導体膜746b中に捕獲される。半導体膜746a、半導体膜746bは金属元素を含む半導体膜748a、半導体膜748bとなる。本実施の形態では半導体膜748a、半導体膜748bにはn型を付与する不純物元素と、結晶化を助長する金属元素が含まれる。
次に、結晶性半導体膜747、半導体膜748a、半導体膜748bをフォトリソ工程を用いてレジストによるマスクを作製し、マスクを用いてパターニングし、結晶性半導体層749、半導体層750a、半導体層750bを形成する。その後、半導体層750b上に導電膜751を形成し、フォトリソ工程を用いてレジストによるマスク752a、マスク752bを形成する(図11(E)参照)。マスク752a、マスク752bを介して導電膜751をパターニングし、ソース電極層又はドレイン電極層753a、ソース電極層又はドレイン電極層753bを形成する。
ソース電極層又はドレイン電極層753a、ソース電極層又はドレイン電極層753bをマスクとしてn型を有する半導体膜をエッチングし、ソース領域またはドレイン領域として機能するn型を有する半導体層755b、半導体層756b、LDDとして機能するn型を有する半導体層755a、半導体層756aが形成される(図11(F)参照。)。
以上の工程で、チャネル部がエッチングされない薄膜トランジスタを作製することが出来る。又、金属元素により結晶化した結晶性半導体膜のゲッタリングを同時に行うことにより、金属元素の軽減された半導体層を有する薄膜トランジスタを形成することができる。
この後、実施の形態1と同様の工程により、基板740上にボトムゲート型(逆スタガ型ともいう。)の薄膜トランジスタと画素電極が接続された液晶表示パネル用のTFT基板が完成する(図7参照)。また本実施の形態の薄膜トランジスタはチャネル保護型である。
(実施の形態5)
本発明の実施の形態について、図12を用いて説明する。本実施の形態は、実施の形態1において、結晶性半導体膜のゲッタリング工程が異なる例である。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
基板760上にゲート電極層761を形成し、ゲート電極層761を覆うようにゲート絶縁膜762a及びゲート絶縁膜762bを形成する。なお、図12に示すように、ゲート絶縁膜762b上に膜厚の薄いゲート絶縁膜を形成し、ゲート絶縁層を3層構造とする。ゲート絶縁膜762b上に金属膜763を形成し、非晶質半導体膜764を形成する(図12(A)参照。)。結晶化を助長するための金属元素をゲッタリンするゲッタリング層として、希ガス元素を不純物元素として含む半導体層765を形成する(図12(B)参照。)。希ガス元素は、ヘリウム、アルゴン、キセノン、クリプトンなどを用いることができ、本実施の形態ではアルゴンを不純物元素として含んだ半導体膜を形成する。
その後加熱処理により非晶質半導体膜764を結晶化し、結晶性半導体膜766を形成すると同時に、結晶性半導体膜766中に含まれる金属元素は図12(C)の矢印の方向に移動し、半導体膜765中に捕獲され、半導体膜765は金属元素を有する半導体膜775となる。よって膜中に含まれる金属元素が軽減された結晶性半導体膜766が形成される。そして、ゲッタリングシンクとなっていた半導体膜775、及び半導体膜775上に形成された酸化膜をフッ酸等により除去し、金属元素が低減、又は除去された結晶性半導体膜766を得ることができる。本実施の形態では、ゲッタリングシンクとなった半導体膜775の除去をTMAH(Tetramethyl ammonium hydroxide)を用いて行う。結晶性半導体膜766上に、図12(D)に示すように一導電型を有する半導体膜767を形成し、結晶性半導体膜766、半導体膜767をフォトリソ工程を用いてレジストによるマスクを作製し、マスクを用いてパターニングし、結晶性半導体層768、半導体層769を形成する。なお、本実施の形態では、一導電型を有する半導体膜767としてn型を有する半導体膜を形成する。その後、半導体層769上に導電膜770を形成し、フォトリソ工程を用いてレジストによるマスク771a、マスク771bを用いてパターニングした後、ソース電極層又はドレイン電極層772a、ソース電極層又はドレイン電極層772bを形成する(図12(E)参照。)。
ソース電極層又はドレイン電極層772a、ソース電極層又はドレイン電極層772bをマスクとしてn型を有する半導体膜及び結晶性半導体膜をエッチングし、半導体層773及びソース領域またはドレイン領域として機能するn型を有する半導体層774a、n型を有する半導体層774bが形成される(図12(F)参照。)。
以上の工程で、金属元素により結晶化した結晶性半導体膜のゲッタリングを同時に行うことにより、金属元素の軽減された半導体層を有し、かつソース領域またはドレイン領域として機能する一導電型を有する半導体層中に金属元素の含まれない薄膜トランジスタを形成することができる。
本実施の形態は、実施の形態1と組み合わせて用いることが可能である。
(実施の形態6)
本発明の実施の形態として、図13を用いて説明する。本実施の形態は、nチャネル型薄膜トランジスタ及びpチャネル型薄膜トランジスタの2種類の薄膜トランジスタを作製する例である。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
基板430上にゲート電極層431a、ゲート電極層431bを形成しゲート絶縁膜432a、ゲート絶縁膜432bを形成する。なお、図13に示すように、ゲート絶縁膜432b上に膜厚の薄いゲート絶縁膜を形成し、ゲート絶縁層を3層構造とする。ゲート絶縁膜432b上に金属膜433を形成する。金属膜433上に非晶質半導体膜434を形成し、n型を有する半導体膜435を形成した後、加熱処理を行う。(図13(A)参照。)。
加熱処理により、非晶質半導体膜は結晶化され結晶性半導体膜が形成されると同時に、結晶性半導体膜中に含まれる金属元素はゲッタリングされ、矢印の方向に移動しn型を有する半導体膜437中に捕獲され、結晶性半導体膜436が形成される。(図13(B)参照。)。結晶性半導体膜436及びn型を有する半導体膜437をパターニングし、結晶性半導体層438a、結晶性半導体層438bを形成する。その後、結晶性半導体層438a及びn型を有する半導体層439を覆うマスク440a、結晶性半導体層438b中のチャネル形成領域上のn型を有する半導体層446を覆うマスク440bを形成し、p型を付与する不純物元素441をn型を有する半導体層に添加する。n型を有する半導体層は、n型を付与する不純物元素の濃度の2〜10倍の濃度となるようにp型を付与する不純物元素を添加することによって、p型を有する半導体層にその導電型が反転し、p型の不純物領域447a、p型の不純物領域447bを形成することができる(図13(C)参照。)。
ソース電極層又はドレイン電極層442a、ソース電極層又はドレイン電極層442b、ソース電極層又はドレイン電極層442c、ソース電極層又はドレイン電極層442dをフォトリソ工程によって形成する(図13(D)参照。)。ソース電極層又はドレイン電極層442a、ソース電極層又はドレイン電極層442b、ソース電極層又はドレイン電極層442c、ソース電極層又はドレイン電極層442dをマスクとして、結晶性半導体層438a、結晶性半導体層438b、n型を有する半導体層439、n型を有する半導体層446をエッチングし、半導体層444a、半導体層444b、n型を有する半導体層445a、n型を有する半導体層445b、p型を有する半導体層445c、p型を有する半導体層445dを形成することができる(図13(E)参照。)。また、エッチングはドライエッチングでもウェットエッチングで行っても良く、ソース電極層又はドレイン電極層のエッチングをエッチャントによるウェットエッチングで行い、半導体層のエッチングをドライエッチングで行っても良い。また、ソース電極層及びドレイン電極層のHNO3溶液を用いたウェットエッチングを行い、その後O2アッシングを行ってもよい。
以上の工程で同一基板上に、nチャネル型薄膜トランジスタ及びpチャネル型薄膜トランジスタを形成することができる。
本実施の形態は、実施の形態1、実施の形態2、実施の形態3、実施の形態4及び実施の形態5それぞれと組み合わせて用いることが可能である。
(実施の形態7)
本発明の実施の形態として、図14を用いて説明する。本実施の形態は、nチャネル型薄膜トランジスタ及びpチャネル型薄膜トランジスタの2種類の薄膜トランジスタを作製する例である。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
基板450上にゲート電極層451a、ゲート電極層451bを形成しゲート絶縁膜452a、ゲート絶縁膜452bを形成する。なお、図14に示すように、ゲート絶縁膜452b上に膜厚の薄いゲート絶縁膜を形成し、ゲート絶縁層を3層構造とする。ゲート絶縁膜452b上に金属元素453を添加し、非晶質半導体膜454を形成し、希ガス元素を不純物元素として含む半導体膜456を形成する(図14(A)参照。)。次に、加熱処理を行い、非晶質半導体膜454を結晶化させ結晶性半導体膜455を形成すると同時に、結晶性半導体膜455中に含まれる金属元素のゲッタリングを行なう。加熱処理により、結晶性半導体膜455中に含まれる金属元素はゲッタリングされ、矢印の方向に希ガス元素を有する半導体膜456中に移動し捕獲され、結晶性半導体膜455が形成される。(図14(B)参照。)。
ゲッタリングシンクとして用いた半導体膜456をエッチングによって除去する。結晶性半導体膜455をパターニングし、チャネル形成領域457aを覆うマスク458a、半導体層457bを覆うマスク458bを形成し、n型を付与する不純物元素460を添加し、n型の不純物領域459a、n型の不純物領域459bを形成する(図14(C)参照。)。
マスク458a、及びマスク458bを除去し、新たにn型の不純物領域459a、チャネル形成領域457a、n型の不純物領域459bを覆うマスク461a、チャネル形成領域465を覆うマスク461bを形成し、p型を付与する不純物元素463を添加する。p型を付与する不純物元素によってp型の不純物領域462a、p型の不純物領域462bを形成する(図14(D)参照。)。n型の不純物領域459a、n型の不純物領域459b、p型の不純物領域462a、p型の不純物領域462bはソース領域またはドレイン領域として機能する。ソース領域又はドレイン領域に接してソース電極層又はドレイン電極層464a、ソース電極層又はドレイン電極層464b、ソース電極層又はドレイン電極層464c、ソース電極層又はドレイン電極層464dが形成される(図14(E)参照。)。
以上の工程で同一基板上に、nチャネル型薄膜トランジスタ及びpチャネル型薄膜トランジスタを形成することができる。実施の形態6と比べ成膜工程が削減できるため、スループットを向上させることが可能である。
(実施の形態8)
本発明の実施の形態として、図15を用いて説明する。本実施の形態は、nチャネル型薄膜トランジスタ及びpチャネル型薄膜トランジスタの2種類の薄膜トランジスタを作製する例であり、ゲッタリングの工程が異なる例である。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
基板470上にゲート電極層471a、ゲート電極層471bを形成しゲート絶縁膜472a、ゲート絶縁膜472bを形成する。なお、図15に示すように、ゲート絶縁膜472b上に膜厚の薄いゲート絶縁膜を形成し、ゲート絶縁層を3層構造とする。ゲート絶縁膜472b上に結晶を助長させる金属元素を有する金属膜を形成し、非晶質半導体膜を形成する。金属膜、非晶質半導体膜をパターニングし、金属層484a、金属層484b、非晶質半導体層473a、非晶質半導体層473bを形成する(図15(A)参照。)。
チャネル形成領域の非晶質半導体層483aを覆うマスク474a、チャネル形成領域の非晶質半導体層483bを覆うマスク474bを形成し、n型を付与する不純物元素476を添加し、n型の不純物領域475a、n型の不純物領域475b、n型の不純物領域475c、n型の不純物領域475dを形成する(図15(B)参照。)。その後加熱処理を行い、チャネル形成領域の非晶質半導体層483a、チャネル形成領域の非晶質半導体層483bを結晶化させ結晶性半導体層478a、結晶性半導体層478bを形成すると同時に、チャネル形成領域である結晶性半導体層478a、チャネル形成領域である結晶性半導体層478bに含まれる金属元素はゲッタリングされ、それぞれ矢印の方向にn型の不純物領域477a、n型の不純物領域477b、n型の不純物領域477c、n型の不純物領域477dに移動し捕獲され、金属元素が除去、軽減されたチャネル形成領域である結晶性半導体層478a、チャネル形成領域である結晶性半導体層478bが形成される(図15(C)参照。)。また、この熱処理によって、添加されたn型を付与する不純物元素の活性化も行うことができる。
n型の不純物領域477a、チャネル形成領域478a、n型の不純物領域477bを覆うマスク479a、チャネル形成領域478bを覆うマスク479bを形成し、p型を付与する不純物元素481を添加する。p型を付与する不純物元素によってp型の不純物領域480a、p型の不純物領域480bを形成する(図15(D)参照。)。n型の不純物領域477a、n型の不純物領域477b、p型の不純物領域480a、p型の不純物領域480bはソース領域またはドレイン領域として機能する。ソース領域又はドレイン領域に接してソース電極層又はドレイン電極層482a、ソース電極層又はドレイン電極層482b、ソース電極層又はドレイン電極層482c、ソース電極層又はドレイン電極層482dが形成される(図15(E)参照。)。
以上の工程で同一基板上に、nチャネル型薄膜トランジスタ及びpチャネル型薄膜トランジスタを形成することができる。実施の形態7と比べ成膜工程が削減できるため、スループットを向上させることが可能である。
(実施の形態9)
本実施の形態を、図16乃至21を用いて説明する。本実施の形態は、画素領域を実施の形態1で作製した画素領域で、画素が有する薄膜トランジスタがマルチゲート型である場合を適用したものである。また、周辺駆動回路領域も本発明を用いた薄膜トランジスタにより作製され、実施の形態6で作製されるnチャネル型薄膜トランジスタ及びpチャネル型薄膜トランジスタからなるCMOSを適用している。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
図19は本実施の形態で作製する液晶表示装置の画素領域の上面図であり、図16乃至図19、図20(B)は、各工程の図21におけるの線E−F、G−Hの断面図である。また、図16乃至図19におけるI−Jの領域は、図20(A)の液晶表示装置の周辺駆動回路領域である線I−Jび対応する断面図である。
偏光板376、基板300上に導電膜を形成し、レジストからなるマスクによってパターニングを行い、ゲート電極層301、ゲート電極層302、ゲート電極層303a、ゲート電極層303b、ゲート電極層303c、画素電極層304を形成する。本実施の形態では、ゲート電極層を透明導電膜の単層で形成するが、積層構造としてもよい。積層構造としては、Ta、Ti、W、Mo、Cr、前記元素の窒化膜などの積層を用いることはでき、具体的にはTaN\W、TaN\Mo、TaN\Cr、TiN\W、TiN\Mo、TiN\Crなどを用いることができる。本実施の形態では、スパッタリング法によって酸化珪素を含むインジウム錫酸化物(ITSO)を形成し、焼成してゲート電極層形成領域を含む近傍に導電膜を形成する。この導電膜をフォトリソ工程によって微細に加工されたマスクを用いて、精密にパターニングし、ゲート電極層301、ゲート電極層302、ゲート電極層303a、ゲート電極層303b、ゲート電極層303c、画素電極層304を形成する。
ゲート電極層301、ゲート電極層302、ゲート電極層303a、ゲート電極層303b、ゲート電極層303c、画素電極層304上にゲート絶縁膜を形成し、ゲート絶縁膜上に結晶化を促進、助長する元素として、金属膜307を形成する。金属膜307は非常に膜厚が薄いため膜としての形状を保っていない場合がある。本実施の形態では、Niを100ppmを含有した水溶液をスピンコーティング法により塗布し、金属膜307を形成する。金属膜307上に非晶質半導体膜306を形成する(図16(A)参照。)。本実施の形態では、ゲート絶縁膜として、窒化珪素からなるゲート絶縁膜305aと酸化珪素からなるゲート絶縁膜305bを積層する。非晶質半導体膜306は非晶質珪素膜を用いる。なお、本実施形態においては実施の形態1で示したように、ゲート絶縁膜を3層構造としている。
非晶質半導体膜306上に、n型を有する半導体膜308を形成する。本実施の形態では、n型を有する半導体膜308として、n型を付与する不純物元素としてリン(P)を含む非晶質珪素膜をプラズマCVD法により100nm形成する(図14(B))。次に、非晶質半導体膜306を加熱し、結晶化させると同時に、n型を有する半導体膜308をゲッタリングシンクとして金属元素をゲッタリングする(図14(C)参照。)。加熱処理により、結晶性半導体膜中の金属元素は加熱処理により矢印の方向へ移動し、n型を有する半導体膜308中に捕獲される。よって、非晶質半導体膜306は、膜中の金属元素が軽減された結晶性半導体膜310となり、n型を有する半導体膜308は、n型を付与する不純物元素(本実施の形態ではP)と金属元素(本実施の形態ではNi)を含むn型を有する半導体膜311となる。本実施の形態では、550℃で4時間加熱処理を行い、結晶性半導体膜310の形成とゲッタリングを行なう。
結晶性半導体膜310及びn型を有する半導体膜311をパターニングし、半導体層312、半導体層313、半導体層314、n型を有する半導体層315、n型を有する半導体層316、及びn型を有する半導体層317を形成することができる(図17(A)参照。)。これらの半導体層のパターニングも、フォトリソ工程を用いて形成されたレジストマスクを用いて、精密にパターニングすることができる。
次に、半導体層312、n型を有する半導体層315を覆うマスク318a、半導体層316のチャネル形成領域及びn型を有する半導体層316のチャネル形成領域を覆うマスク318b、半導体層314及びn型を有する半導体層317を覆うマスク318cを形成する。p型を付与する不純物元素319を添加し、p型を有する半導体層316中に、p型の不純物領域320a、p型の不純物領域320bを形成する(図17(B)参照。)。本実施の形態では、イオンドーピング法を用いてp型を付与する不純物元素を添加する。その後、550℃で4時間加熱処理を行い、不純物元素の添加領域を活性化する。
本実施の形態では、駆動回路領域において、CMOS構成を用いてインバーターとして機能させている。PMOSのみ、NMOSのみの構成の場合においては、一部のTFTのゲート電極層とソース電極層又はドレイン電極層とを接続させる。このような例を図39に示す。フォトマスクを用いてゲート絶縁膜305a、ゲート絶縁膜305bの一部をエッチングして、図39に示すようなコンタクトホール890を形成する。本実施の形態では、画素電極層となる第1の電極層とソース電極層又はドレイン電極層との接続を、層間絶縁膜に形成するコンタクトホールを介して行うが、ソース電極層又はドレイン電極層と第1電極層を層間絶縁膜を介さないで接続してもよい。この場合、第1電極層に達する開口部を、コンタクトホール890と同時に形成することができる。その後、これらのコンタクトホールにソース電極層又はドレイン電極層を形成し、それぞれゲート電極層、又は第1電極層と電気的に接続する。
ソース電極層又はドレイン電極層327bとゲート電極層302を接続することによって、後に形成する薄膜トランジスタ335と薄膜トランジスタ336とがNMOS同士、PMOS同士であってもインバーターとして機能させることができる。前述したように本実施の形態では、薄膜トランジスタ335と薄膜トランジスタ336とはCMOS構造となっているので、図39で示す。構造としなくてもインバーターとして機能させることができる。
マスク318a、マスク318b及びマスク318cを除去した後、半導体層312、半導体層313及び半導体層314上に、導電膜を形成し、フォトリソ工程を用いて形成されたマスクを用い、パターニングして導電層321a、導電膜321b、導電膜321c、導電層322a、導電膜322b、導電膜322c形成する(図17(C)参照。)。また、同工程で、容量配線層となる導電層370も、画素電極層304上のゲート絶縁膜305b上に形成する。
実施の形態1で、図7を用いて説明したように、導電層321、導電層322を精密にパターニングし、ソース電極層又はドレイン電極層327a、ソース電極層又はドレイン電極層327b、ソース電極層又はドレイン電極層327c、ソース電極層又はドレイン電極層328a、ソース電極層又はドレイン電極層328b、ソース電極層又はドレイン電極層328c、容量配線層332を形成する。ソース電極層又はドレイン電極層327a、ソース電極層又はドレイン電極層327b、ソース電極層又はドレイン電極層327c、ソース電極層又はドレイン電極層328a、ソース電極層又はドレイン電極層328b、ソース電極層又はドレイン電極層328cを、マスクとして、半導体層312、半導体層313、半導体層314、n型を有する半導体層315、n型を有する半導体層316、及びn型を有する半導体層317をエッチングし、半導体層371、半導体層372、半導体層373、n型を有する半導体層324a、n型を有する半導体層324b、p型を有する半導体層325a、p型を有する半導体層325b、n型を有する半導体層326a、n型を有する半導体層326b、n型を有する半導体層326cを形成する。エッチングはドライエッチング又はウェットエッチングを用いることができる。本実施の形態では、ドライエッチング法を用いる。
以上の工程で、CMOSを構成するnチャネル型薄膜トランジスタ335及びpチャネル型薄膜トランジスタ336、nチャネル型薄膜トランジスタ337、容量素子338を形成することができる(図18(A)参照。)。本実施の形態ではCMOS構造としたが、本発明はそれに限定されず、PMOS構造でもNMOS構造としてもよい。
パッシベーション膜となる絶縁膜330を形成する。本実施の形態では、絶縁膜330を、半導体層に接する側から、膜厚150nmの酸化珪素膜と膜厚200nmの窒化珪素膜との積層膜で形成する。絶縁膜330は、他の珪素を含む膜で形成しても良く、酸化珪素膜の代わりに酸化窒化珪素膜を用い、酸化窒化珪素膜と窒化珪素膜の積層としてもよい。
絶縁膜330には酸素を含ませるように形成し、温度300〜500℃窒素雰囲気下で加熱処理を行い、半導体層の水素化を行う。
絶縁膜330上に絶縁膜339を形成する。本実施の形態では、スリッドコーターを用いて、アルキル基を含む酸化珪素膜を形成する。絶縁膜339、絶縁膜330にソース電極層又はドレイン電極層328bに達する開口部340aを、絶縁膜339、絶縁膜330、ゲート絶縁膜305a、ゲート絶縁膜305bに、画素電極層304に達する開口部340b及びゲート電極層303cに達する開口部340cを形成する(図18(B)参照。)。開口部を形成するパターニングには、本発明のレーザ光による微細加工を用いることができる。また、本実施の形態では、ドライエッチングにより開口部を形成する。
次にゲート配線層341及びゲート配線層342を形成する。本実施の形態では、ゲート配線層を、Ag(銀)を用いてスパッタリング法により絶縁膜339上に形成後、フォトリソ工程を用いてパターニングし、ソース電極層又はドレイン電極層328bと画素電極層304を電気的に接続するゲート配線層341と、ゲート電極層303cと電気的に接続するゲート配線層342を形成する(図18(C)参照。)。
ソース電極層又はドレイン電極層328bと画素電極層304を電気的に接続するゲート配線層341又はゲート電極層303cと電気的に接続するゲート配線層342を形成する導電性材料としては、Ag(銀)、Au(金)、Cu(銅)、W(タングステン)、Al(アルミニウム)等を主成分とした金属を用いることができる。また、透光性を有するインジウム錫酸化物(ITO)、インジウム錫酸化物と酸化珪素からなるITSO、有機インジウム、有機スズ、酸化亜鉛、窒化チタンなどを組み合わせても良い。
図21に実施の形態で作製する液晶表示装置の画素領域の上面図を示す。画素領域に設けられる薄膜トランジスタはマルチゲート型である。画素領域には、ゲート電極層303a、ゲート電極層303b、画素電極層304、半導体層373、ソース電極層又はドレイン電極層328a、ソース電極層又はドレイン電極層328b、ソース電極層又はドレイン電極層328c、容量配線層332、ゲート配線層342、ゲート配線層341である。
次に、図19に示すように、画素電極層304を覆って、印刷法やスピンコート法により、配向膜と呼ばれる絶縁膜343を形成する。なお、絶縁膜343は、スクリーン印刷法やオフセット印刷法を用いれば、選択的に形成することができる。その後、ラビング処理を行う。続いて、シール材351を画素を形成した周辺の領域に形成する。
その後、配向膜として機能する絶縁膜345、カラーフィルタとして機能する着色層346、対向電極として機能する導電体層347、偏光板350aが設けられた対向基板348と基板300とをスペーサ375を介して貼り合わせ、その空隙に液晶層344を設けることにより液晶表示パネルを作製することができる(図20。)。また、基板300にもTFTを有する面とは反対側の面に偏光板350bが設けられている。スペーサは、スペーサは数μmの粒子を散布して設ける方法でも良いが、本実施の形態では基板全面に樹脂膜を形成した後これをパターニングして形成する方法を採用した。このようなスペーサの材料を、スピナーで塗布した後、露光と現像処理によって所定のパターンに形成する。さらにクリーンオーブンなどで150〜200℃で加熱して硬化させる。このようにして作製されるスペーサは露光と現像処理の条件によって形状を異ならせることができるが、好ましくは、スペーサの形状は柱状で頂部が平坦な形状となるようにすると、対向側の基板を合わせたときに液晶表示パネルとしての機械的な強度を確保することができる。形状は円錐状、角錐状などを用いることができ、特別な限定はない。シール材にはフィラーが混入されていても良く、さらに対向基板348には、遮蔽膜(ブラックマトリクス)などが形成されていても良い。また、液晶表示装置内部と外部を電気的に接続するための端子電極層352に、異方性導電膜353によってFPC354が接着され、端子電極層352と電気的に接続する。
本実施の形態で示す図20の液晶表示装置は、ゲート電極層301、ゲート電極層302、ゲート電極層303a、ゲート電極層303b、画素電極層304を単層構造で示しているが、前述したように、ゲート電極層を2層以上の複数層積層してもよい。ゲート電極層及び容量配線層を積層構造にした例を図44に示す。
積層構造としては、Ta、Ti、W、Mo、Cr、前記元素の窒化膜などの積層を用いることはでき、具体的にはTaN\W、TaN\Mo、TaN\Cr、TiN\W、TiN\Mo、TiN\Crなどを用いることができる。本実施の形態では第1のゲート電極層301a、第1のゲート電極層302a、第1のゲート電極層303a1、第1のゲート電極層303b1、第1のゲート電極層303c1としてTaNを用い、第2のゲート電極層301b、第2のゲート電極層302b、第2のゲート電極層303a2、第2のゲート電極層303b2、第2のゲート電極層303c2としてWを用いる。同工程で形成される画素電極層においても、第1の画素電極層304aとしてTaN膜を、第2の画素電極層304bとしてW膜を形成する。このようにゲート電極層及び画素電極層を積層構造とすることができる。また、画素電極層を単層構造で形成し、ゲート電極層を積層構造としてもよく、反対に、画素電極層を積層構造としゲート電極層を単層構造としてもよい。液晶表示装置に要求される機能に応じて適宜設定すればよい。
以上の工程により、結晶性半導体膜を有する逆スタガ型薄膜トランジスタを形成することができる。本実施の形態で形成される薄膜トランジスタは、結晶性半導体膜で形成されるため非晶質半導体膜で形成される薄膜トランジスタと比較して移動度が高い。また、ソース領域及びドレイン領域には、一導電型を付与する不純物元素に加え、金属元素をも含む。このため、抵抗率の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が必要な液晶表示装置を作製することが可能である。よってOCBモードのような応答速度が速く且つ高視野角な表示が可能な液晶表示装置を製造することが可能である。
また、非晶質半導体膜で形成される薄膜トランジスタと比較して、しきい値のずれが生じにくく、薄膜トランジスタ特性のバラツキを低減することが可能である。
非晶質半導体膜の結晶化とゲッタリング工程を同時に行うことにより、工程の短縮化が可能である。更には、ゲッタリング工程により、成膜段階で半導体膜中に混入する金属元素をゲッタリングするため、オフ電流を低減することが可能である。このため、このような薄膜トランジスタを液晶表示装置のスイッチング素子に設けることにより、コントラストを向上させることが可能である。
(実施の形態10)
実施の形態1では、ゲート電極層と、ソース電極層又はドレイン電極層(ソース配線層も含む)及び容量配線層とがゲート絶縁膜を介して積層し、ソース電極層又はドレイン電極層(ソース配線層も含む)とゲート配線層とが層間絶縁膜を介して積層している多層構造を用いている。本実施の形態では、これらの積層構造が異なる例を図31乃至図36、及び図41を用いて説明する。図30(A)乃至図35(A)は、液晶表示装置の上面図であり、図30(B)乃至図32(B)は、図30(A)乃至図32(A)において線X1−V1による断面図である。図30(A)乃至図32(A)は、液晶表示装置の上面図であり、図30(C)乃至図35(C)は、図30(A)乃至図35(A)において線X1−V1による断面図である。
図30(A)は、液晶表示装置の上面図であり、図30(B)は、図30(A)における線X1−V1による断面図、図30(C)は、図30(A)における線M−Nによる断面図である。図30に示す液晶表示装置は、実施の形態1で示すようにソース電極層又はドレイン電極層と画素電極層が、ゲート配線層によって電気的に接続されている構造ではなく、ソース電極層又はドレイン電極層610が直接画素電極層611と接するように形成され、電気的に接続している構造である。このように直接ソース電極層又はドレイン電極層610が画素電極層611に接続する構造でもよく、反射型液晶表示装置ならば、反射性を有する材料をソース電極層又はドレイン電極層610に用い、画素電極層611と積層するような構造であってもよい。
図30において、液晶表示装置の画素領域内には、基板600上にゲート電極層601a、ゲート電極層601b、画素電極層611、ゲート絶縁膜602a、ゲート絶縁膜602b、容量配線層604、ソース電極層又はドレイン電極層603a、ソース電極層又はドレイン電極層603b、ゲート配線層607、半導体層608、n型を有する半導体層609a、n型を有する半導体層609b、パッシベーション膜である絶縁膜605、絶縁膜606が形成されている。なお、本実施の形態では、実施の形態1で示したように、ゲート絶縁膜を3層構造としている。
絶縁膜605は必ずしも必要ではないが、絶縁膜605を形成すると、パッシベーション膜として機能するので、より液晶表示装置の信頼性が向上する。また、絶縁膜605を形成し、熱処理を行うと、絶縁膜605中に含まれる水素によって半導体層の水素化を行うことができる。
図30(B)で示すようにソース電極層又はドレイン電極層603bは、層間絶縁膜である絶縁膜606を介して、ゲート配線層607と積層しており、ゲート配線層607は、ゲート電極層601a、ゲート電極層601bと絶縁膜606、絶縁膜605、ゲート絶縁膜602a、ゲート絶縁膜602bに形成されたコンタクトホールで接続されている。よってゲート配線層607と、ソース電極層又はドレイン電極層603b及び容量配線層604とはショートしない構造となっている。
図31(A)は、液晶表示装置の上面図であり、図31(B)は、図31(A)における線X2−V2による断面図である。図31において、液晶表示装置の画素領域内には、基板620上にゲート電極層621a、ゲート電極層621b、ゲート絶縁膜622a、ゲート絶縁膜622b、容量配線層624、ソース電極層又はドレイン電極層623a、ソース電極層又はドレイン電極層623b、ゲート配線層627a、ゲート配線層627b、パッシベーション膜である絶縁膜625、絶縁膜626が形成されている。
図31(B)で示すようにソース電極層又はドレイン電極層623bは、層間絶縁膜である絶縁膜626を介して、ゲート配線層627bと積層しており、ゲート配線層627bは、ゲート電極層621a、ゲート電極層621bと絶縁膜626、絶縁膜625、ゲート絶縁膜622a、ゲート絶縁膜622bに形成されたコンタクトホールで接続されている。よってゲート配線層627bと、ソース電極層又はドレイン電極層623b及び容量配線層624とはショートしない構造となっている。また、図31で示す液晶表示装置は、ゲート配線層とゲート電極層は連続的ではなく断続的に形成され、お互いにコンタクトホールを介して電気的な接続を取りながら形成されている構造となっている。よって、ソース電極層又はドレイン電極層623b、容量配線層624が形成されている領域では、ゲート電極層621aとゲート電極層621bとは、絶縁膜626上に形成するゲート配線層627bとコンタクトホールにおいて接続することで電気的に接続されている。
図32(A)は、液晶表示装置の上面図であり、図32(B)は、図32(A)における線X3−V3による断面図である。図32において、液晶表示装置の画素領域内には、基板630上にゲート電極層631a、ゲート電極層631b、ゲート絶縁膜632a、ゲート絶縁膜632b、容量配線層634、ソース電極層又はドレイン電極層633a、ソース電極層又はドレイン電極層633b、ゲート配線層637a、ゲート配線層637b、配線層638a、配線層638b、パッシベーション膜である絶縁膜635、絶縁膜636が形成されている。
図32(B)で示すようにソース電極層又はドレイン電極層633bは、層間絶縁膜である絶縁膜636を介して、ゲート配線層637bと積層している。図31で示す液晶表示装置において、ゲート電極層621aとゲート配線層627a及びゲート配線層627bとは直接接続している。しかし図33で示す液晶表示装置では、ゲート電極層631aと、ゲート配線層637a及びゲート配線層637bとは、ソース電極層と同材料、同工程で形成される配線層638aを介して電気的に接続される。よって、ゲート電極層631aはゲート絶縁膜632a、ゲート絶縁膜632b上に形成される配線層638aとコンタクトホールで接続し、配線層638aは、ゲート配線層637a及びゲート配線層637bとコンタクトホールを介して接続する。よって、ゲート電極層631a、ゲート配線層637a、及びゲート配線層637bは電気的に接続する。ソース電極層又はドレイン電極層633b、容量配線層634は層間絶縁膜である絶縁膜636を介してゲート配線層637bと積層されるので、ソース電極層又はドレイン電極層633b及び容量配線層634とゲート配線層637bとはショートしない構造となっている。
図30、図31及び図32は層間絶縁膜として絶縁膜を、広範囲にわたって覆うように形成した場合を示した。図33、図34及び図35は配線層間を隔てる層間絶縁膜を、フォトリソ工程を用いて必要な個所のみに選択的に形成する例を示す。
図33は図30に、図34は図31に、図35は図32の液晶表示装置にそれぞれ対応しており、層間絶縁膜の構造が異なる構造となっている。図33(A)は、液晶表示装置の上面図であり、図33(B)は、図33(A)における線Y1−Z1による断面図である。図33において、ソース電極層又はドレイン電極層603b及び容量配線層604を覆うように絶縁膜650がフォトリソ工程を用いて形成されている。その絶縁膜650上を跨ぐようにゲート配線層607が形成されている。ゲート配線層607上には、パッシベーション膜として絶縁膜660が形成されている。絶縁膜660は必ずしも必要ではないが、形成することで信頼性を向上させることができる。また本実施の形態では、絶縁膜650単層で形成するが、絶縁膜650の上、または下に絶縁膜を形成して積層構造としてもよい。
図34(A)は、液晶表示装置の上面図であり、図34(B)は、図34(A)における線Y2−Z2による断面図である。図34においても図33と同様に、ソース電極層又はドレイン電極層623b及び容量配線層624を覆うように絶縁膜651が、フォトリソ工程により形成されている。その絶縁膜651上を跨ぐようにゲート配線層627bが形成され、ゲート電極層621aとコンタクトホールにより接続されている。ゲート配線層627a上には、パッシベーション膜として絶縁膜661が形成されている。
図35(A)は、液晶表示装置の上面図であり、図35(B)は、図35(A)における線Y3−Z3による断面図である。図35においても図33と同様に、ソース電極層又はドレイン電極層633b及び容量配線層634を覆うように絶縁膜652が、フォトリソ工程により形成されている。その絶縁膜652上を跨ぐようにゲート配線層637bが形成され、配線層638aを介してゲート配線層637a及びゲート電極層631aと電気的に接続している。
絶縁膜650、絶縁膜651、絶縁膜652のように配線層間のショートを防くための絶縁膜を、選択的に形成すると、直接配線間が接するように形成することができるので、絶縁膜にコンタクトホールを形成する工程が減る。よって、工程が簡略化し低いコスト、高い生産性を得ることができる。
図40の液晶表示装置もソース電極層又はドレイン電極層643b及び容量配線層644と配線層647bを物理的に隔てるために設ける絶縁膜653をフォトリソ工程を用いて選択的に形成する例である。図33乃至図35における液晶表示装置では、絶縁膜上にゲート配線層を跨ぐように形成することで、ソース電極層又はドレイン電極層とゲート配線層とのショートを防いでいた。図40の液晶表示装置では、ゲート電極層641a、ゲート電極層641bを形成する工程で、配線層647a、配線層647bを形成する。その後ソース電極層又はドレイン電極層643a、容量配線層644を形成する前に、配線層647a、配線層647bを覆うゲート絶縁膜の一部をエッチングによって除去する。配線層647b上の一部に絶縁膜653をフォトリソ工程を用いて選択的に形成し、絶縁膜653上にソース電極層又はドレイン電極層643a、容量配線層644を形成する。ソース電極層又はドレイン電極層643b及び容量配線層644を形成するのと同工程で、配線層648a、配線層648bをゲート電極層641a、ゲート電極層641bとそれぞれ接するように形成する。配線層648aと配線層648bとは、絶縁膜653の下で配線層647bによって電気的に接続されている。このように、絶縁膜653の下層でゲート配線層とゲート電極層を電気的に接続することができる。
以上の工程で示すように、信頼性の高い液晶表示装置を低コストで生産性よく作製することができる。
(実施の形態11)
次に、実施の形態1乃至10によって作製される液晶表示パネルに駆動用のドライバ回路を実装する態様について説明する。
まず、COG方式を採用した液晶表示装置について、図29(A)を用いて説明する。基板2700上には、文字や画像などの情報を表示する画素部2701が設けられる。複数の駆動回路が設けられた基板を、矩形状に分断し、分断後の駆動回路(以下ドライバICと表記)2751は、基板2700上に実装される。図29(A)は複数のドライバIC2751、該ドライバIC2751の先にFPC2750を実装する形態を示す。また、分割する大きさを画素部の信号線側の辺の長さとほぼ同じにし、単数のドライバICに、該ドライバICの先にテープを実装してもよい。
また、TAB方式を採用してもよく、その場合は、図29(B)で示すように複数のテープを貼り付けて、該テープにドライバICを実装すればよい。COG方式の場合と同様に、単数のテープに単数のドライバICを実装してもよく、この場合には、強度の問題から、ドライバICを固定する金属片等を一緒に貼り付けるとよい。
これらの表示パネルに実装されるドライバICは、生産性を向上させる観点から、一辺が300mmから1000mm以上の矩形状の基板上に複数個作り込むとよい。
つまり、基板上に駆動回路部と入出力端子を一つのユニットとする回路パターンを複数個形成し、最後に分割して取り出せばよい。ドライバICの長辺の長さは、画素部の一辺の長さや画素ピッチを考慮して、長辺が15〜80mm、短辺が1〜6mmの矩形状に形成してもよいし、画素領域の一辺、又は画素部の一辺と各駆動回路の一辺とを足した長さに形成してもよい。
ドライバICのICチップに対する外形寸法の優位性は長辺の長さにあり、長辺が15〜80mmで形成されたドライバICを用いると、画素部に対応して実装するのに必要な数がICチップを用いる場合よりも少なくて済み、製造上の歩留まりを向上させることができる。また、ガラス基板上にドライバICを形成すると、母体として用いる基板の形状に限定されないので生産性を損なうことがない。これは、円形のシリコンウエハからICチップを取り出す場合と比較すると、大きな優位点である。
また、図28(B)のように走査線側の駆動回路3704は基板上に一体形成される場合、画素領域3701の外側の領域には、信号線側の駆動回路駆動回路が形成されたドライバICが実装される。これらのドライバICは、信号線側の駆動回路である。RGBフルカラーに対応した画素領域を形成するためには、XGAクラスで信号線の本数が3072本必要であり、UXGAクラスでは4800本が必要となる。このような本数で形成された信号線は、画素領域3701の端部で数ブロック毎に区分して引出線を形成し、ドライバICの出力端子のピッチに合わせて集められる。
ドライバICは、基板上に形成された結晶質半導体により形成されることが好適であり、本発明を用いた薄膜トランジスタを用いることができる。また移動度や応答速度が良好なために高速駆動が可能で、従来よりも素子の動作周波数を向上させることができ、特性バラツキが少ないために高い信頼性を得ることができる。
画素領域は、信号線と走査線が交差してマトリクスを形成し、各交差部に対応してトランジスタが配置される。画素領域に配置されるトランジスタとしても、本発明を用いた薄膜トランジスタを適用することができる。本発明を適用して作製される薄膜トランジスタは、簡略化した工程で比較的高移動度が得られるため、大画面の液晶表示装置を作製する上で有効である。従って、この薄膜トランジスタを画素のスイッチング用素子や、走査線側の駆動回路を構成する素子として用いることができる。従って、システムオンパネル化を実現した表示パネルを作製することができる。
図29(A)、(B)のように走査線駆動回路及び信号線駆動回路の両方として、ドライバICを実装してもよい。その場合には、走査線側と信号線側で用いるドライバICの仕様を異なるものにするとよい。
その場合には、走査線側と信号線側で用いるドライバICの仕様を異なるものにすることが好適である。例えば、走査線側のドライバICを構成するトランジスタには30V程度の耐圧が要求されるものの、駆動周波数は100kHz以下であり、比較的高速動作は要求されない。従って、走査線側のドライバを構成するトランジスタのチャネル長(L)は十分大きく設定することが好適である。一方、信号線側のドライバICのトランジスタには、12V程度の耐圧があれば十分であるが、駆動周波数は3Vにて65MHz程度であり、高速動作が要求される。そのため、ドライバを構成するトランジスタのチャネル長などはミクロンルールで設定することが好適である。なおチャネル長方向とは、チャネル形成領域において、電流が流れる方向、換言すると電荷が移動する方向と一致する。
ドライバICの実装方法は、特に限定されるものではなく、公知のCOG方法やワイヤボンディング方法、或いはTAB方法を用いることができる。
ドライバICの厚さは、対向基板と同じ厚さとすることで、両者の間の高さはほぼ同じものとなり、液晶表示装置全体としての薄型化に寄与する。また、それぞれの基板を同じ材質のもので作製することにより、この液晶表示装置に温度変化が生じても熱応力が発生することなく、TFTで作製された回路の特性を損なうことはない。その他にも、本実施の形態で示すようにICチップよりも長尺のドライバICで駆動回路を実装することにより、1つの画素領域に対して、実装されるドライバICの個数を減らすことができる。
以上のようにして、液晶表示パネルに駆動回路を組み入れることができる。
(実施の形態12)
本実施の形態では、上記実施の形態において、ゲート電極層とソース電極層及びドレイン電極層との端部の位置関係、即ちゲート電極層の幅とチャネル長の大きさの関係について、図26を用いて説明する。
図26(A)は基板540上に形成された、ゲート電極層541、ゲート絶縁膜542a、ゲート絶縁膜542b、半導体層543、一導電性を有する半導体層544a、一導電性を有する半導体層544b、ソース電極層又はドレイン電極層545a、ソース電極層又はドレイン電極層545bからなる薄膜トランジスタである。なお、本実施の形態では、実施の形態1で示したように、ゲート絶縁膜を3層構造としている。
図26(A)は、ゲート電極層541上をソース電極層及びドレイン電極層545a、ソース電極層及びドレイン電極層545bの端部がc1だけ重なっている。ここでは、ソース電極層及びドレイン電極層545a、ソース電極層及びドレイン電極層545bとが重なっている領域をオーバーラップ領域と呼ぶ。即ち、ゲート電極層の幅b1がチャネル長a1よりも大きい。オーバーラップ領域の幅c1は、(b1-a1)/2で表される。このようなオーバーラップ領域を有するnチャネルTFTは、ソース電極層及びドレイン電極層と、半導体領域との間に、n+領域とn-領域とを有することが好ましい。この構造により、電界の緩和効果が大きくなり、ホットキャリア耐性を高めることが可能となる。
図26(B)は基板550上に形成された、ゲート電極層551、ゲート絶縁膜552a、ゲート絶縁膜552b、半導体層553、一導電性を有する半導体層554a、一導電性を有する半導体層554b、ソース電極層又はドレイン電極層555a、ソース電極層又はドレイン電極層555bからなる薄膜トランジスタである。
図26(B)は、ゲート電極層551の端部と、ソース電極層及びドレイン電極層555a、ソース電極層及びドレイン電極層555bの端部が一致している。即ち、ゲート電極層の幅b2とチャネル長a2とが等しい。
図26(C)は基板560上に形成された、ゲート電極層561、ゲート絶縁膜562a、ゲート絶縁膜562b、半導体層563、一導電性を有する半導体層564a、一導電性を有する半導体層564b、ソース電極層又はドレイン電極層565a、ソース電極層又はドレイン電極層565bからなる薄膜トランジスタである。
図26(C)は、ゲート電極層561とソース電極層及びドレイン電極層565a、ソース電極層及びドレイン電極層565aの端部とがc3だけ離れている。ここでは、ここでは、ゲート電極層561と、ソース電極層及びドレイン電極層565a、ソース電極層及びドレイン電極層565aとが離れている領域をオフセット領域と呼ぶ。即ち、ゲート電極層の幅b3がチャネル長a3よりも小さい。オフセット領域の幅c3は、(a3-b3)/2で表される。このような構造のTFTは、オフ電流を低減することができるため、該TFTを液晶表示装置のスイッチング素子として用いた場合、コントラストを向上させることができる。
さらには、半導体領域が複数のゲート電極を覆ういわゆるマルチゲート構造のTFTとしても良い。この様な構造のTFTも、オフ電流を低減することができる。
(実施の形態13)
上記実施の形態において、チャネル形成領域表面に対して垂直な端部を有するソース電極層及びドレイン電極層を示したが、この構造に限定されない。図25に示すように、チャネル形成領域表面に対して90度より大きく、180度未満、好ましくは95〜140度、さらに好ましくは135度〜140度を有する端部であってもよい。また、ソース電極層とチャネル形成領域表面との角度をθ1、ドレイン電極層とチャネル形成領域表面との角度をθ2とすると、θ1とθ2が等しくてもよい。また、異なっていてもよい。このような形状のソース電極及びドレイン電極は、ドライエッチング法により形成することが可能である。
(実施の形態14)
本実施の形態では、上記実施の形態に適応可能な半導体膜の結晶化工程を図24を用いて説明する。図24(B)は、図24(A)の上面図である。また、図24(D)は、図24(C)の上面図である。
図24において、基板500上に、ゲート電極層501、ゲート絶縁膜502a、ゲート絶縁膜502bが形成され、次に、金属膜を形成後、フォトリソ工程を用いて金属膜をパターニングして選択的に金属層503形成した後、非晶質半導体膜504が形成されている。非晶質半導体膜504上に不純物を含む半導体膜505を形成する(図24(A))。本実施例では、不純物を含む半導体膜505には、n型を付与する不純物元素(本実施の形態ではリンを用いる)が含まれている。なお、本実施の形態では、実施の形態1で示したように、ゲート絶縁膜を3層構造としている。
次に、加熱処理により、非晶質半導体膜504の結晶化とゲッタリングを同時に行なう。非晶質半導体膜を加熱すると、図24(C)及び図24(D)の矢印で示すように、金属層503と半導体膜との接触部分から、基板の表面に平行な方向へ結晶成長が発生し、結晶性半導体膜506が形成する。また、不純物を含む半導体膜505は、金属元素を有した不純物を含む半導体膜507が形成される。なお、金属層503から、かなり離れた部分では結晶化は行われず、非晶質部分が残存する。
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このように、基板に平行な方向への結晶成長を横成長またはラテラル成長と称する。横成長により大粒径の結晶粒を形成することができるため、より高い移動度を有する薄膜トランジスタを形成することができる。
(実施の形態15)
本発明の半導体装置に具備される保護回路の一例について説明する。
図29で示すように、外部回路と内部回路の間に保護回路2713を形成することができる。保護回路は、TFT、ダイオード、抵抗素子及び容量素子等から選択された1つ又は複数の素子によって構成されるものであり、以下にはいくつかの保護回路の構成とその動作について説明する。まず、外部回路と内部回路の間に配置される保護回路であって、1つの入力端子に対応した保護回路の等価回路図の構成について、図42を用いて説明する。図42(A)に示す保護回路は、pチャネル型薄膜トランジスタ7220、7230、容量素子7210、7240、抵抗素子7250を有する。抵抗素子7250は2端子の抵抗であり、一端には入力電圧Vin(以下、Vinと表記)が、他端には低電位電圧VSS(以下、VSSと表記)が与えられる。
図41(B)に示す保護回路は、pチャネル型薄膜トランジスタ7220、7230を、整流性を有するダイオード7260、7270で代用した等価回路図である。図41(C)に示す保護回路は、pチャネル型薄膜トランジスタ7220、7230を、TFT7350、7360、7370、7380で代用した等価回路図である。また、上記とは別の構成の保護回路として、図41(D)に示す保護回路は、抵抗7280、7290と、nチャネル型薄膜トランジスタ7300を有する。図41(E)に示す保護回路は、抵抗7280、7290、pチャネル型薄膜トランジスタ7310及びnチャネル型薄膜トランジスタ7320を有する。保護回路を設けることで電位の急激な変動を防いで、素子の破壊又は損傷を防ぐことができ、信頼性が向上する。なお、上記保護回路を構成する素子は、耐圧に優れた非晶質半導体により構成することが好ましい。本実施の形態は 、上記の実施の形態と自由に組み合わせることが可能である。
(実施の形態16)
上記実施の形態により作製される液晶表示パネルによって、液晶テレビジョン装置を完成させることができる。液晶表示パネルには、図28(A)で示すような構成として画素部のみが形成されて走査線側駆動回路と信号線側駆動回路とが、図30(B)のようなTAB方式により実装される場合と、図29(A)のようなCOG方式により実装される場合と、図28(B)に示すようにSASでTFTを形成し、画素部と走査線側駆動回路を基板上に一体形成し信号線側駆動回路を別途ドライバICとして実装する場合、また図28(C)のように画素部と信号線側駆動回路と走査線側駆動回路を基板上に一体形成する場合などがあるが、どのような形態としても良い。
その他の外部回路の構成として、映像信号の入力側では、チューナで受信した信号のうち、映像信号を増幅する映像信号増幅回路と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路と、その映像信号をドライバICの入力仕様に変換するためのコントロール回路などからなっている。コントロール回路は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路を設け、入力デジタル信号をm個に分割して供給する構成としても良い。
チューナで受信した信号のうち、音声信号は、音声信号増幅回路に送られ、その出力は音声信号処理回路を経てスピーカに供給される。制御回路は受信局(受信周波数)や音量の制御情報を入力部から受け、チューナや音声信号処理回路に信号を送出する。
図23は液晶表示モジュールの一例であり、TFT基板2600と対向基板2601がシール材2602により固着され、その間に画素部2603と液晶層2604が設けられ表示領域を形成している。着色層2605はカラー表示を行う場合に必要であり、RGB方式の場合は、赤、緑、青の各色に対応した着色層が各画素に対応して設けられている。TFT基板2600と対向基板2601の外側には偏光板2606、2607、レンズフィルム2613が配設されている。光源は冷陰極管2610と反射板2611により構成され、回路基板2612は、フレキシブル配線基板2609によりTFT基板2600と接続され、コントロール回路や電源回路などの外部回路が組みこまれている。液晶表示モジュールには、TN(Twisted Nematic)モード、IPS(In−Plane−Switching)モード、MVA(Multi−domain Vertical Alignment)モード、ASM(Axially Symmetric
aligned Micro−cell)モード、OCBモードなどを用いることができる。
また、本発明で作製する液晶表示装置は高速応答が可能なOCBモードを用いることでより高性能化することができる。図44は図23の液晶表示モジュールにOCBモードを適用した一例であり、FS−LCD(Field sequential−LCD)となっている。FS−LCDは、1フレーム期間に赤色発光と緑発光と青発光をそれぞれ行うものであり、各発光を発光ダイオード等で行うので、カラーフィルターが不要である。よって、3原色のカラーフィルターを並べる必要がないため同じ面積で9倍の画素を表示できる。一方、1フレーム期間に3色の発光を行うため、液晶の高速な応答が求められる。
本発明の液晶表示装置の有する薄膜トランジスタは高速作動することができるため、OCBモードを用いることができる。OCBモードの液晶層は、いわゆるπセル構造を有している。πセル構造とは、液晶分子のプレチルト角がアクティブマトリクス基板と対向基板との基板間の中心面に対して面対称の関係で配向された構造である。πセル構造の配向状態は、基板間に電圧が印加されていない時はスプレイ配向となり、電圧を印加するとベンド配向に移行する。さらに電圧を印加するとベンド配向の液晶分子が両基板と垂直に配向し、光が透過する状態となる。なお、OCBモードにすると、従来のTNモードより約10倍速い高速応答性を実現できる。
よって、本発明の液晶表示装置に、FS方式、及びOCBモードを適用することができ、一層高性能で高画質な液晶表示装置、また液晶テレビジョンを完成させることができる。また、FS方式に対応するモードとして、強誘電性液晶(FLC:Ferroelectric Liquid Crystal)を用いたHV−FLC、SS−FLCなども用いることができる。代表的にはOCBモードは粘度の比較的低いネマチック液晶が用いられ、HV−FLC、SS−FLCには、スメクチック液晶が用いられるが、液晶材料としては、FLC、ネマチック液晶、スメクチック液晶などの材料を用いることができる。図44の液晶表示モジュールは透過型の液晶表示モジュールを示しており、光源として赤色光源2910a、緑色光源2910b、青色光源2910cが設けられている。光源は赤色光源2910a、緑色光源2910b、青色光源2910cをそれぞれオンオフを制御するために、制御部2912が設置されている。制御部2912によって、各色の発光は制御され、液晶に光は入射し、時間分割を用いて画像を合成し、カラー表示が行われる。
また、液晶表示モジュールの高速光学応答速度は、液晶表示モジュールのセルギャップを狭くすることで高速化する。また液晶材料の粘度を下げることでも高速化できる。上記高速化は、TNモードの液晶表示モジュールの画素領域の画素、またはドットピッチが30μm以下の場合に、より効果的である。
これらの液晶表示モジュールを、図36(A)に示すように、筐体2001に組みこんで、液晶テレビジョン装置を完成させることができる。液晶表示モジュールにより主画面2003が形成され、その他付属設備としてスピーカ部2009、操作スイッチなどが備えられている。このように、本発明により液晶テレビジョン装置を完成させることができる。
筐体2001に液晶素子を利用した表示用パネル2002が組みこまれ、受信機2005により一般のテレビ放送の受信をはじめ、モデム2004を介して有線又は無線による通信ネットワークに接続することにより一方向(送信者から受信者)又は双方向(送信者と受信者間、又は受信者間同士)の情報通信をすることもできる。液晶テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン装置2006により行うことが可能であり、このリモコン装置にも出力する情報を表示する表示部2007が設けられていても良い。
また、液晶テレビジョン装置にも、主画面2003の他にサブ画面2008を第2の表示用パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。主画面2003及びサブ画面2008を主画面2003とサブ画面を低消費電力で表示可能な液晶表示用パネルで形成しても良い。本発明を用いると、このような大型基板を用いて、多くのTFTや電子部品を用いても、信頼性の高い液晶表示装置とすることができる。
図36(B)は例えば20〜80インチの大型の表示部を有するテレビジョン装置であり、筐体2010、表示部2011、操作部であるリモコン装置2012、スピーカー部2013等を含む。本発明は、表示部2011の作製に適用される。図36(B)のテレビジョン装置は、壁かけ型となっており、設置するスペースを広く必要としない。
勿論、本発明はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の表示媒体として様々な用途に適用することができる。
(実施の形態17)
本発明を適用して、様々な液晶表示装置を作製することができる。即ち、それら液晶表示装置を表示部に組み込んだ様々な電子機器に本発明を適用できる。
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター、ヘッドマウントディスプレイ(ゴーグル型ディスプレイ)、カーナビゲーション、カーステレオ、パーソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。それらの例を図27に示す。
図27(A)は、ノート型パーソナルコンピュータであり、本体2101、筐体2102、表示部2103、キーボード2104、外部接続ポート2105、ポインティングマウス2106等を含む。本発明は、表示部2103の作製に適用される。本発明を用いると、小型化し、配線等が精密化しても、信頼性の高い高画質な画像を表示することができる。
図27(B)は記録媒体を備えた画像再生装置(具体的にはDVD再生装置)であり、本体2201、筐体2202、表示部A2203、表示部B2204、記録媒体(DVD等)読み込み部2205、操作キー2206、スピーカー部2207等を含む。表示部A2203は主として画像情報を表示し、表示部B2204は主として文字情報を表示するが、本発明は、これら表示部A、B2203、2204の作製に適用される。本発明を用いると、小型化し、配線等が精密化しても、信頼性の高い高画質な画像を表示することができる。
図27(C)は携帯電話であり、本体2301、音声出力部2302、音声入力部2303、表示部2304、操作スイッチ2305、アンテナ2306等を含む。本発明により作製される液晶表示装置を表示部2304に適用することで、小型化し、配線等が精密化する携帯電話であっても、信頼性の高い高画質な画像を表示できる。
図27(D)はビデオカメラであり、本体2401、表示部2402、筐体2403、外部接続ポート2404、リモコン受信部2405、受像部2406、バッテリー2407、音声入力部2408、操作キー2409等を含む。本発明は、表示部2402に適用することができる。本発明により作製される液晶表示装置を表示部2304に適用することで、小型化し、配線等が精密化するビデオカメラであっても、信頼性の高い高画質な画像を表示できる。本実施の形態は、上記の実施の形態と自由に組み合わせることができる。
(実施の形態18)
本発明により無線チップ(無線プロセッサ、無線メモリ、無線タグともよぶ)として機能する半導体装置を形成することができる。無線チップの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類(運転免許証や住民票等、図45(A)参照)、包装用容器類(包装紙やボトル等、図45(C)参照)、記録媒体(DVDソフトやビデオテープ等、図45(B)参照)、乗物類(自転車等、図45(D)参照)、身の回り品(鞄や眼鏡等)、食品類、植物類、動物類、人体、衣類、生活用品類、電子機器等の商品や荷物の荷札(図45(E)、図45(F)参照)等の物品に設けて使用することができる。電子機器とは、液晶表示装置、EL表示装置、テレビジョン装置(単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ)及び携帯電話等を指す。
無線チップは、物品の表面に貼ったり、物品に埋め込んだりして、物品に固定される。例えば、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりするとよい。紙幣、硬貨、有価証券類、無記名債券類、証書類等に無線チップを設けることにより、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に無線チップを設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。本発明より形成することが可能な無線チップは、基板上に形成した薄膜集積回路を、公知の剥離工程により剥離した後、カバー材に設けるため、小型、薄型、軽量であり、物品に実装しても、デザイン性を損なうことがない。更には、可とう性を有するため、瓶やパイプなど曲面を有するものにも用いることが可能である。
また、本発明より形成することが可能な無線チップを、物の管理や流通のシステムに応用することで、システムの高機能化を図ることができる。例えば、荷札に設けられる無線チップに記録された情報を、ベルトコンベアの脇に設けられたリーダライタで読み取ることで、流通過程及び配達先等の情報が読み出され、商品の検品や荷物の分配を簡単に行うことができる。
本発明より形成することが可能な無線チップの構造について図46を用いて説明する。無線チップは、薄膜集積回路9303及びそれに接続されるアンテナ9304とで形成される。また、薄膜集積回路及びアンテナは、カバー材9301、9302により挟持される。薄膜集積回路9303は、接着剤を用いてカバー材に接着してもよい。図46においては、薄膜集積回路9303の一方が、接着剤9320を介してカバー材9301に接着されている。
薄膜集積回路9303は、実施形態1〜14のいずれかで示されるTFTを用いて形成した後、公知の剥離工程により剥離してカバー材に設ける。また、薄膜集積回路9303に用いられる半導体素子はこれに限定されない。例えば、TFTの他に、記憶素子、ダイオード、光電変換素子、抵抗素子、コイル、容量素子、インダクタなどを用いることができる。
図46で示すように、薄膜集積回路9303のTFT上には層間絶縁膜9311が形成され、層間絶縁膜9311を介してTFTに接続するアンテナ9304が形成される。また、層間絶縁膜9311及びアンテナ9304上には、窒化珪素膜等からなるバリア膜9312が形成されている。
アンテナ9304は、金、銀、銅等の導電体を有する液滴を液滴吐出法により吐出し、乾燥焼成して形成する。液滴吐出法によりアンテナを形成することで、工程数の削減が可能であり、それに伴うコスト削減が可能である。
カバー材9301、9302は、ラミネートフィルム(ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなる)、繊維質な材料からなる紙、基材フィルム(ポリエステル、ポリアミド、無機蒸着フィルム、紙類等)と、接着性合成樹脂フィルム(アクリル系合成樹脂、エポキシ系合成樹脂等)との積層フィルムなどを用いることが好ましい。ラミネートフィルムは、熱圧着により、被処理体とラミネート処理が行われるものであり、ラミネート処理を行う際には、ラミネートフィルムの最表面に設けられた接着層か、又は最外層に設けられた層(接着層ではない)を加熱処理によって溶かし、加圧により接着する。
また、カバー材に紙、繊維、カーボングラファイト等の焼却無公害素材を用いることにより、使用済み無線チップの焼却、又は裁断することが可能である。また、これらの材料を用いた無線チップは、焼却しても有毒ガスを発生しないため、無公害である。
なお、図46では、接着剤9320を介してカバー材9301に無線チップを設けているが、該カバー材9301の代わりに、物品に無線チップを貼付けて、使用しても良い。