TWI719808B - 驅動電路，顯示裝置以及電子設備 - Google Patents

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Abstract

本發明的的目的在於抑制移位暫存器電路中的工作不良。提供具有多個正反器電路的移位暫存器。該正反器電路具有電晶體(11)、電晶體(12)、電晶體(13)、電晶體(14)以及電晶體(15)。當在非選擇期間中使電晶體(13或電晶體(14變成開啟(on)狀態時，設定節點(A)的電位，以抑制節點(A)變成浮動狀態。

Description

驅動電路，顯示裝置以及電子設備
本發明涉及驅動電路。本發明還涉及具有上述驅動電路的顯示裝置。再者，本發明涉及在顯示部中具有上述顯示裝置的電子設備。
近幾年，隨著諸如液晶電視的大型顯示設備的增加，對液晶顯示裝置或發光裝置等顯示裝置積極地進行研究開發。尤其是，在同一基板上一體形成由具有形成在絕緣基板上的半導體層的電晶體等構成的像素電路及包括移位暫存器等的驅動電路(以下也稱為內部電路)的技術對低耗電量化和低成本化做出較大貢獻，因而目前積極地進行研究開發。形成在絕緣基板上的內部電路藉由FPC等連接至配置在絕緣基板外的包括控制器IC等的外部電路，上述內部電路的工作受到控制。
內部電路之一的驅動電路(也稱為驅動器)例如有掃描線驅動電路等，例如使用專利文獻1所示的由多個正反器電路構成的移位暫存器而形成。
專利文獻1日本專利申請公開2006-24350號公報
專利文獻1所示的現有驅動電路有因正反器電路內的電晶體的開關工作的定時與所希望的定時間產生偏差而導致工作不良的問題。電晶體的開關工作的定時產生偏差的原因是：例如，在非選擇期間，移位暫存器的正反器電路中，上拉電晶體的閘極端子處於浮動狀態，從而在非選擇期間中產生的雜訊等影響到上拉電晶體的閘極端子的電位。
另外，電晶體本身的退化也成為開關工作的定時產生偏差的原因之一。若電晶體退化，則電晶體的臨界值電壓值變化，這導致驅動電路的工作不良。在使用半導體層為非晶半導體的電晶體的情況下，因為半導體層為非晶半導體的電晶體容易退化，所以特別容易發生工作不良。
作為本發明的實施例之一，其目的之一在於抑制使用移位暫存器的電路中的工作不良。
本發明的實施例之一為：一種驅動電路，包括：包括多個正反器電路的移位暫存器，多個正反器電路中的至少一個是輸入第一信號、第二信號以及第三信號並輸出輸出信號的正反器電路，並且多個正反器電路中的至少一個包括：第一電晶體，該第一電晶體具有閘極端子、源極端子以及汲極端子，對閘極端子施加第一信號的電位，即第一電位，並且對源極端子及汲極端子中的一個端子施加第一 電位或第二電位；第二電晶體，該第二電晶體具有閘極端子、源極端子以及汲極端子，對閘極端子施加第二信號的電位，即第三電位，源極端子及汲極端子中的一個端子電連接於第一電晶體的源極端子及汲極端子中的另一個端子，並且對源極端子及汲極端子中的另一個端子施加第四電位；第三電晶體及第四電晶體，其中一個電晶體控制是否將第一電晶體的源極端子及汲極端子中的另一個端子的電位設定為第一電位或第四電位，而其中另一個電晶體控制是否將第一電晶體的源極端子及汲極端子中的另一個端子的電位設定為第四電位，並且在一個電晶體處於開啟(on)狀態時另一個電晶體變成截止(off)狀態，而在另一個電晶體處於開啟(on)狀態時一個電晶體變成截止(off)狀態；以及第五電晶體，該第五電晶體具有閘極端子、源極端子以及汲極端子，閘極端子電連接於第一電晶體的源極端子及汲極端子中的另一個端子，對源極端子及汲極端子中的一個端子施加第三信號的電位，即第五電位，源極端子及汲極端子中的另一個端子的電位成為輸出信號的電位，並且在第三電晶體或第四電晶體處於開啟(on)狀態時處於截止(off)狀態。
本發明的實施例之一為：一種驅動電路，包括：包括多個正反器電路的移位暫存器，正反器電路是輸入第一控制信號、第二控制信號、第一時鐘信號以及第二時鐘信號並輸出輸出信號的正反器電路，並且正反器電路包括：第一電晶體，該第一電晶體具有閘極端子、源極端子以及汲 極端子，對閘極端子施加第一控制信號的電位，即第一電位，並且對源極端子及汲極端子中的一個端子施加第一電位或第二電位；第二電晶體，該第二電晶體具有閘極端子、源極端子以及汲極端子，對閘極端子施加第二控制信號的電位，即第三電位，源極端子及汲極端子中的一個端子電連接於第一電晶體的源極端子及汲極端子中的另一個端子，並且對源極端子及汲極端子中的另一個端子施加第四電位；第三電晶體及第四電晶體，該第三電晶體及第四電晶體分別具有閘極端子、源極端子以及汲極端子，其中一個電晶體的源極端子及汲極端子中的一個端子電連接於第一電晶體的源極端子及汲極端子中的另一個端子，對一個電晶體的源極端子及汲極端子中的另一個端子施加第一電位或第四電位，而其中另一個電晶體的源極端子及汲極端子中的一個端子電連接於第一電晶體的源極端子及汲極端子中的另一個端子，對另一個電晶體的源極端子及汲極端子中的另一個端子施加第四電位，並且在一個電晶體處於開啟(on)狀態時另一個電晶體變成截止(off)狀態，而在另一個電晶體處於開啟(on)狀態時一個電晶體變成截止(off)狀態；第五電晶體，該第五電晶體具有閘極端子、源極端子以及汲極端子，閘極端子電連接於第一電晶體的源極端子及汲極端子中的另一個端子，對源極端子及汲極端子中的一個端子施加第一時鐘信號的電位，即第五電位，源極端子及汲極端子中的另一個端子的電位成為輸出信號的電位，並且在第三電晶體或第四電晶體處 於開啟(on)狀態時處於截止(off)狀態；第六電晶體，該第六電晶體具有閘極端子、源極端子以及汲極端子，閘極端子電連接於第三電晶體及第四電晶體中的另一個電晶體的閘極端子，源極端子及汲極端子中的一個端子電連接於第五電晶體的源極端子及汲極端子中的另一個端子，並且對源極端子及汲極端子中的另一個端子施加第四電位；以及第七電晶體，該第七電晶體具有閘極端子、源極端子以及汲極端子，對閘極端子施加第二時鐘信號的電位，即第六電位，源極端子及汲極端子中的一個端子電連接於第五電晶體的源極端子及汲極端子中的另一個端子，並且對源極端子及汲極端子中的另一個端子施加第四電位。
作為本發明的實施例之一，還可以採用如下結構：正反器電路包括：第一電容器，該第一電容器至少具有兩個端子，對其中一個端子施加第五電位，並且其中另一個端子電連接於第三電晶體及第四電晶體中的另一個電晶體的閘極端子；第八電晶體，該第八電晶體具有閘極端子、源極端子以及汲極端子，閘極端子電連接於第五電晶體的閘極端子，源極端子及汲極端子中的一個端子電連接於第三電晶體及第四電晶體中的另一個電晶體的閘極端子，並且對源極端子及汲極端子中的另一個端子施加第四電位；第二電容器，該第二電容器至少具有兩個端子，對其中一個端子施加第六電位，並且其中另一個端子電連接於第三電晶體及第四電晶體中的一個電晶體的閘極端子；以及第九 電晶體，該第九電晶體具有閘極端子、源極端子以及汲極端子，閘極端子電連接於第一電晶體的閘極端子，源極端子及汲極端子中的一個端子電連接於第三電晶體及第四電晶體中的一個電晶體的閘極端子，並且對源極端子及汲極端子中的另一個端子施加第四電位。
作為本發明的實施例之一，還可以採用如下結構：正反器電路包括：第一電容器，該第一電容器至少具有兩個端子，對其中一個端子施加第五電位，並且其中另一個端子電連接於第三電晶體及第四電晶體中的另一個電晶體的閘極端子；第八電晶體，該第八電晶體具有閘極端子、源極端子以及汲極端子，閘極端子電連接於第五電晶體的閘極端子，源極端子及汲極端子中的一個端子電連接於第三電晶體及第四電晶體中的另一個電晶體的閘極端子，並且對源極端子及汲極端子中的另一個端子施加第四電位。
作為本發明的實施例之一，還可以採用如下結構：正反器電路包括：第十電晶體，該第十電晶體具有閘極端子、源極端子以及汲極端子，對閘極端子施加第一電位，源極端子及汲極端子中的一個端子電連接於第三電晶體及第四電晶體中的另一個電晶體的閘極端子，並且對源極端子及汲極端子中的另一個端子施加第四電位。
作為本發明的實施例之一，還可以採用如下結構：正反器電路具有輸出第二輸出信號的功能，並且正反器電路包括：第十一電晶體，該第十一電晶體具有閘極端子、源極端子以及汲極端子，閘極端子電連接於第一電晶體的源 極端子及汲極端子中的一個端子，對源極端子及汲極端子中的一個端子施加第五電位，並且源極端子及汲極端子中的另一個端子的電位成為第二輸出信號的電位；第十二電晶體，該第十二電晶體具有閘極端子、源極端子以及汲極端子，閘極端子電連接於第三電晶體及第四電晶體中的另一個電晶體的閘極端子，源極端子及汲極端子中的一個端子電連接於第十一電晶體的源極端子及汲極端子中的另一個端子，並且對源極端子及汲極端子中的另一個端子施加第四電位；第十三電晶體，該第十三電晶體具有閘極端子、源極端子以及汲極端子，閘極端子電連接於第七電晶體的閘極端子，源極端子及汲極端子中的一個端子電連接於第十一電晶體的源極端子及汲極端子中的另一個端子，並且對源極端子及汲極端子中的另一個端子施加第四電位。
作為本發明的實施例之一，還可以採用如下結構：第一控制信號及第二控制信號為數位信號，並且使數位信號的High狀態與Low狀態間的電位差的絕對值大於正反器電路內的電晶體的臨界值電壓的絕對值。
作為本發明的實施例之一，還可以採用如下結構：第四電位值與第一控制信號、第二控制信號、第一時鐘信號或第二時鐘信號的High狀態或Low狀態的電位值相同。
作為本發明的實施例之一，還可以採用如下結構：第一時鐘信號及第二時鐘信號的相位相反，並且使第一時鐘信號及第二時鐘信號的High狀態與Low狀態間的電位差 的絕對值大於正反器電路內的電晶體的臨界值電壓的絕對值。
作為本發明的實施例之一，還可以採用如下結構：正反器電路內的電晶體都具有同一導電類型。
作為本發明的實施例之一，還可以採用如下結構：正反器電路內的電晶體包括：閘極電極；閘極絕緣膜，該閘極絕緣膜覆蓋閘極電極而設置；第一半導體層，該第一半導體層中間夾閘極絕緣膜而設置在閘極電極上並包含微晶半導體層；緩衝層，該緩衝層設置在第一半導體層上；一對第二半導體層，該一對第二半導體層被設置在緩衝層上並包含雜質元素；源極電極，該源極電極設置在一對第二半導體層中的一個第二半導體層上；汲極電極，該汲極電極設置在一對第二半導體層中的另一個第二半導體層上。
本發明的實施例之一是：一種顯示裝置，包括：掃描線驅動電路及信號線驅動電路，該掃描線驅動電路及信號線驅動電路中的任何一種包括上述驅動電路；多個掃描線；多個信號線；像素部，其中像素部具有藉由多個掃描線的任何一個電連接於掃描線驅動電路且藉由多個信號線的任何一個電連接於信號線驅動電路的多個像素。
本發明的實施例之一是：一種電子設備，在其顯示部中具有上述顯示裝置。
在本發明說明中，電晶體具有閘極端子、源極端子以及汲極端子的至少三個端子，閘極端子是指閘極電極的部分(包括導電層及佈線等)或者與閘極電極電連接的部分 的一部分。源極端子是指源極電極的部分(包括導電層及佈線等)或者與源極電極電連接的部分(包括半導體層等)的一部分。再者，汲極端子是指汲極電極的部分(包括導電層及佈線等)或者與汲極電極電連接的部分(包括半導體層等)的一部分。另外，電晶體在汲區和源區間具有通道區域，並能夠藉由汲區、通道區域以及源區流動電流。
另外，在本發明說明中，電晶體的源極端子和汲極端子根據電晶體的結構或工作條件等改變，因此不容易說哪個是源極端子或汲極端子。因此，在本檔(發明說明、申請專利範圍書和附圖等)中，將從源極端子及汲極端子中任意選出的一個端子稱為源極端子及汲極端子之一，並將其另一個端子稱為源極端子及汲極端子之另一。
注意，在明確地說“B形成在A之上”或“B形成在A上”的情況下，不局限於B直接接觸A地形成在A之上。還包括不直接接觸的情況，即在A和B之間夾有其他物件的情況。這裏，A和B為物件(如裝置、元件、電路、佈線、電極、端子、導電膜、層等)。
因此，例如，“層B形成在層A之上(或層A上)”包括如下兩種情況：層B直接接觸層A地形成在層A之上；以及其他層(例如層C或層D等)直接接觸層A地形成在層A之上，層B直接接觸其他層地形成在其他層之上。注意，其他層(例如層C或層D等)可以是單層或疊層。
另外，在明確地說“B形成在A之上”或“B形成在A上”的情況下，還包括B形成在斜上方的情況。
另外，在本發明說明中，使用第一、第二等序數的詞語是為了避免構成要素的混浠，而不是在數量上加以限定。
根據本發明的實施例之一，能夠抑制使用移位暫存器的電路中的工作不良。
11‧‧‧電晶體
12‧‧‧電晶體
13‧‧‧電晶體
14‧‧‧電晶體
15‧‧‧電晶體
100‧‧‧端子
101‧‧‧端子
102‧‧‧端子
102A‧‧‧端子
102B‧‧‧端子
103‧‧‧端子
103A‧‧‧端子
103B‧‧‧端子
103C‧‧‧端子
103D‧‧‧端子
104‧‧‧端子
104A‧‧‧端子
104B‧‧‧端子
104C‧‧‧端子
104D‧‧‧端子
104E‧‧‧端子
104F‧‧‧端子
104G‧‧‧端子
104H‧‧‧端子
104I‧‧‧端子
104J‧‧‧端子
104K‧‧‧端子
104L‧‧‧端子
104M‧‧‧端子
105‧‧‧端子
106‧‧‧電晶體
107‧‧‧電晶體
108‧‧‧電容器
109‧‧‧電晶體
110‧‧‧電晶體
111‧‧‧電晶體
112‧‧‧電容器
113‧‧‧電晶體
114‧‧‧電晶體
115‧‧‧電晶體
116‧‧‧電晶體
117‧‧‧節點
118‧‧‧節點
119‧‧‧節點
120‧‧‧電晶體
121‧‧‧端子
122‧‧‧電晶體
123‧‧‧電晶體
124‧‧‧電晶體
125‧‧‧端子
126‧‧‧電晶體
127‧‧‧電晶體
128‧‧‧電晶體
129‧‧‧電晶體
201‧‧‧控制信號
202‧‧‧時鐘信號
203‧‧‧時鐘信號
204‧‧‧電位
205‧‧‧電位
206‧‧‧電位
207‧‧‧輸出信號
208‧‧‧控制信號
209‧‧‧輸出信號
500‧‧‧端子
501‧‧‧端子
502‧‧‧端子
502A‧‧‧端子
502B‧‧‧端子
503‧‧‧端子
503A‧‧‧端子
503B‧‧‧端子
503C‧‧‧端子
503D‧‧‧端子
504‧‧‧端子
504A‧‧‧端子
504B‧‧‧端子
504C‧‧‧端子
504D‧‧‧端子
504E‧‧‧端子
504F‧‧‧端子
504G‧‧‧端子
504H‧‧‧端子
504I‧‧‧端子
504J‧‧‧端子
504K‧‧‧端子
505‧‧‧端子
506‧‧‧電晶體
507‧‧‧電晶體
508‧‧‧電晶體
509‧‧‧電晶體
510‧‧‧電容器
511‧‧‧電晶體
512‧‧‧電晶體
513‧‧‧電晶體
514‧‧‧電晶體
515‧‧‧節點
516‧‧‧節點
517‧‧‧電晶體
518‧‧‧端子
519‧‧‧電晶體
520‧‧‧電晶體
521‧‧‧電晶體
522‧‧‧端子
523‧‧‧電晶體
524‧‧‧電晶體
525‧‧‧電晶體
526‧‧‧電晶體
601‧‧‧控制信號
602‧‧‧時鐘信號
603‧‧‧時鐘信號
604‧‧‧電位
605‧‧‧電位
606‧‧‧輸出信號
607‧‧‧控制信號
608‧‧‧輸出信號
700‧‧‧像素部
701‧‧‧信號線驅動電路
702‧‧‧掃描線驅動電路
703‧‧‧控制電路
704‧‧‧時鐘信號產生電路
705‧‧‧信號線
705A‧‧‧信號線
705B‧‧‧信號線
706‧‧‧掃描線
706A‧‧‧掃描線
706B‧‧‧掃描線
706C‧‧‧掃描線
706D‧‧‧掃描線
707‧‧‧時鐘信號線
708‧‧‧時鐘信號線
709‧‧‧像素
710‧‧‧正反器電路
710A‧‧‧正反器電路
710B‧‧‧正反器電路
710C‧‧‧正反器電路
710D‧‧‧正反器電路
750‧‧‧像素
751‧‧‧電晶體
752‧‧‧液晶元件
753‧‧‧電容器
754‧‧‧佈線
755‧‧‧佈線
756‧‧‧佈線
757‧‧‧佈線
758‧‧‧電極
801‧‧‧開始信號
802‧‧‧時鐘信號
803‧‧‧時鐘信號
804‧‧‧輸出信號
805‧‧‧輸出信號
806‧‧‧輸出信號
807‧‧‧輸出信號
900‧‧‧基板
901‧‧‧雜質區域
902‧‧‧半導體層
903‧‧‧閘極絕緣膜
904‧‧‧閘極電極
905a‧‧‧電極
905b‧‧‧電極
906‧‧‧層間絕緣膜
907‧‧‧基板
908‧‧‧閘極電極
910‧‧‧閘極絕緣膜
911‧‧‧半導體層
912‧‧‧半導體層
912a‧‧‧半導體層
912b‧‧‧半導體層
913a‧‧‧電極
913b‧‧‧電極
1000‧‧‧基板
1001‧‧‧閘極電極
1002‧‧‧閘極絕緣膜
1003‧‧‧微晶半導體層
1004‧‧‧緩衝層
1005a‧‧‧半導體層
1005b‧‧‧半導體層
1006a‧‧‧電極
1006b‧‧‧電極
1007‧‧‧導電膜
1008‧‧‧微晶半導體膜
1009‧‧‧非晶半導體膜
1010‧‧‧半導體膜
1011‧‧‧導電膜
1101‧‧‧框體
1102‧‧‧支撐台
1103‧‧‧顯示部
1104‧‧‧揚聲器部
1105‧‧‧視頻輸入端子
1111‧‧‧主體
1112‧‧‧顯示部
1113‧‧‧圖像接收部
1114‧‧‧操作鍵
1115‧‧‧外部連接埠
1116‧‧‧快門按鈕
1121‧‧‧主體
1122‧‧‧框體
1123‧‧‧顯示部
1124‧‧‧鍵盤
1125‧‧‧外部連接埠
1126‧‧‧指向裝置
1131‧‧‧主體
1132‧‧‧顯示部
1133‧‧‧開關
1134‧‧‧操作鍵
1135‧‧‧紅外線埠
1141‧‧‧主體
1142‧‧‧框體
1143‧‧‧顯示部A
1144‧‧‧顯示部B
1145‧‧‧讀取部
1146‧‧‧操作鍵
1147‧‧‧揚聲器部
1151‧‧‧主體
1152‧‧‧顯示部
1153‧‧‧臂部
1161‧‧‧主體
1162‧‧‧顯示部
1163‧‧‧框體
1164‧‧‧外部連接埠
1165‧‧‧遙控器接收部
1166‧‧‧圖像接收部
1167‧‧‧電池
1168‧‧‧聲音輸入部
1169‧‧‧操作鍵
1170‧‧‧目鏡部
1171‧‧‧主體
1172‧‧‧框體
1173‧‧‧顯示部
1174‧‧‧聲音輸入部
1175‧‧‧聲音輸出部
1176‧‧‧操作鍵
1177‧‧‧外部連接埠
1178‧‧‧天線
1180‧‧‧框體
1181‧‧‧框體
1182‧‧‧顯示部
1183‧‧‧揚聲器
1184‧‧‧麥克風
1185‧‧‧操作鍵
1186‧‧‧指向裝置
1187‧‧‧相機用透鏡
1188‧‧‧外部連接端子
1189‧‧‧耳機端子
1190‧‧‧鍵盤
1191‧‧‧外部儲存槽
1192‧‧‧相機用透鏡
1193‧‧‧燈
在附圖中：
圖1是示出實施例1中的驅動電路的結構的一個例子的電路圖；
圖2是示出圖1所示的驅動電路的工作的時序圖；
圖3是示出實施例1中的驅動電路的結構的一個例子的電路圖；
圖4是示出實施例1中的驅動電路的結構的一個例子的電路圖；
圖5是示出圖4所示的驅動電路的工作的時序圖；
圖6是示出實施例1中的驅動電路的結構的一個例子的電路圖；
圖7是示出實施例2中的驅動電路的結構的一個例子的電路圖；
圖8是示出圖7所示的驅動電路的工作的時序圖；
圖9是示出實施例2中的驅動電路的結構的一個例子 的電路圖；
圖10是示出實施例2中的驅動電路的結構的一個例子的電路圖；
圖11是示出圖10所示的驅動電路的工作的時序圖；
圖12是示出實施例2中的驅動電路的結構的一個例子的電路圖；
圖13是示出實施例3中的顯示裝置的結構的一個例子的電路圖；
圖14是示出圖13所示的掃描線驅動電路702的工作的時序圖；
圖15A至15G是示出實施例3的液晶顯示裝置中的像素的結構及工作的一個例子的圖；
圖16A至16H是示出實施例3的液晶顯示裝置中的像素的結構及工作的一個例子的圖；
圖17A和17B是分別示出適用於實施例4中的驅動電路的電晶體的結構的一個例子的截面示意圖；
圖18是示出適用於實施例4中的驅動電路的電晶體的結構的一個例子的截面示意圖；
圖19A至19C是示出適用於實施例4中的驅動電路的電晶體的製造方法的一個例子的截面示意圖；
圖20D至20F是示出適用於實施例4中的驅動電路的電晶體的製造方法的一個例子的截面示意圖；
圖21G和21H是示出適用於實施例4中的驅動電路的電晶體的製造方法的一個例子的截面示意圖；
圖22A至22H是分別示出能夠將實施例5中的顯示裝置適用於顯示部的電子設備的一個例子的圖；
圖23A至23C是示出能夠將實施例5中的顯示裝置適用於顯示部的電子設備的一個例子的圖；
圖24是示出實施例1中的驅動電路的結構的一個例子的圖；
圖25A和25B是示出實施例1中的驅動電路的電路模擬結果的圖。
下面，參照附圖說明本發明的實施例的例子。但是，本發明不局限於以下說明，發明所屬之技術領域的技術人員可以很容易地理解一個事實就是其方式和詳細內容可以不脫離本發明的宗旨及其範圍地變換為各種各樣的形式。因此，本發明不應該解釋為僅限定在以下實施例所記載的內容中。
實施例1
在本實施例中，說明本發明的實施例之一的驅動電路。
本實施例中的驅動電路具有包括多個正反器電路的移位暫存器。
再者，參照圖24說明正反器電路的電路結構的一個例子。圖24是示出本實施例的驅動電路中的正反器電路 的電路結構的一個例子的電路圖。
多個正反器電路中的至少一個可以為圖24所示的電路結構的正反器電路。例如，圖24所示的正反器電路具有輸入第一信號及第二信號並輸出輸出信號的功能。
圖24所示的正反器電路具有電晶體11、電晶體12、電晶體13、電晶體14以及電晶體15。
電晶體11是：對閘極端子施加第一信號的電位，即第一電位；對源極端子及汲極端子中的一個端子施加第一電位或第二電位。
電晶體12是：源極端子及汲極端子中的一個端子電連接於電晶體11的源極端子及汲極端子中的另一個端子；對閘極端子施加第二信號的電位，即第三電位；對源極端子及汲極端子中的另一個端子施加第四電位。
電晶體13及電晶體14中的一個電晶體具有控制是否將電晶體11的源極端子及汲極端子中的另一個端子的電位設定為第一電位或第四電位的功能，而其另一個電晶體具有控制是否將電晶體11的源極端子及汲極端子中的另一個端子的電位設定為第四電位的功能。
另外，電晶體13具有在電晶體14處於開啟(on)狀態時變成截止(off)狀態的功能，而電晶體14具有在電晶體13處於開啟(on)狀態時變成截止(off)狀態的功能。
電晶體15是：閘極端子電連接於電晶體11的源極端子及汲極端子中的另一個端子；對源極端子及汲極端子中 的一個端子施加第五電位；源極端子及汲極端子中的另一個端子的電位成為輸出信號的電位。另外，也將電晶體11的源極端子及汲極端子中的另一個端子與電晶體15的閘極端子的連接部分稱為節點A。
另外，當電晶體13或電晶體14處於開啟(on)狀態時，電晶體15處於截止(off)狀態。
根據上述結構，當電晶體13或電晶體14處於開啟(on)狀態時，將節點A的電位，即電晶體15的閘極端子的電位設定為預定數值，不使節點A處於浮動狀態，從而能夠抑制正反器電路的工作不良。
再者，參照圖1說明本實施例的驅動電路中的正反器電路的電路結構的一個例子。圖1是示出本實施例的正反器電路的電路結構的一個例子的電路圖。
本實施例的驅動電路中的多個正反器電路分別可以為圖1所示的電路結構的正反器電路。圖1所示的正反器電路具有端子100、端子101、端子102、端子103、端子104、端子105、電晶體106、電晶體107、電容器108、電晶體109、電晶體110、電晶體111、電容器112、電晶體113、電晶體114、電晶體115以及電晶體116。
注意，雖然在圖1所示的正反器電路中示出端子102A及端子102B作為端子102，但是不局限於此，也可以在本實施例的驅動電路中的正反器電路中將端子102A及端子102B電連接而作為一個端子102。另外，雖然在圖1所示的正反器電路中示出端子103A及端子103B作 為端子103，但是不局限於此，也可以在本實施例的驅動電路中的正反器電路中將端子103A及端子103B電連接而作為一個端子103。
另外，雖然在本實施例的驅動電路中的正反器電路中示出端子104A至端子104G作為端子104，但是不局限於此，也可以在本實施例的驅動電路中的正反器電路中將端子104A至端子104G電連接而作為一個端子104。
電晶體106是：閘極端子電連接於端子100；源極端子及汲極端子中的一個端子電連接於電晶體106的閘極端子。
電晶體107是：閘極端子電連接於端子101；源極端子及汲極端子中的一個端子電連接於電晶體106的源極端子及汲極端子中的另一個端子；源極端子及汲極端子中的另一個端子電連接於端子104A。雖然為方便起見而未圖示，但是可以在本實施例的驅動電路中的正反器電路中不設置電晶體107。藉由採用不設置電晶體107的結構，可以縮小電路面積。
電容器108具有至少兩個端子，其中一個端子電連接於端子102A。
電晶體109是：閘極端子電連接於電晶體106的源極端子及汲極端子中的一個端子；源極端子及汲極端子中的一個端子電連接於電容器108的另一個端子；源極端子及汲極端子中的另一個端子電連接於端子104B。
電晶體110是：閘極端子電連接於電晶體109的源極 端子及汲極端子中的一個端子；源極端子及汲極端子中的一個端子電連接於電晶體106的源極端子及汲極端子中的另一個端子；源極端子及汲極端子中的另一個端子電連接於端子104C。
電容器112具有至少兩個端子，其中一個端子電連接於端子103A。
電晶體111是：閘極端子電連接於電容器112的另一個端子；源極端子及汲極端子中的一個端子電連接於電晶體106的源極端子及汲極端子中的另一個端子；源極端子及汲極端子中的另一個端子電連接於端子104D。
電晶體113是：閘極端子電連接於電晶體106的源極端子及汲極端子中的另一個端子；源極端子及汲極端子中的一個端子電連接於電晶體111的閘極端子；源極端子及汲極端子中的另一個端子電連接於端子104E。
電晶體114是：閘極端子電連接於電晶體106的源極端子及汲極端子中的另一個端子；源極端子及汲極端子中的一個端子電連接於端子103B；源極端子及汲極端子中的另一個端子電連接於端子105；源極端子及汲極端子中的另一個端子的電位成為輸出信號，並藉由端子105輸出。另外，本實施例的驅動電路中的正反器電路也可以採用在電晶體114的閘極端子與源極端子及汲極端子中的另一個端子間設置另一電容器的結構。
電晶體115是：閘極端子電連接於電晶體111的閘極端子；源極端子及汲極端子中的一個端子電連接於電晶體 114的源極端子及汲極端子中的另一個端子；源極端子及汲極端子中的另一個端子電連接於端子104F。
電晶體116是：閘極端子電連接於端子102B；源極端子及汲極端子中的一個端子電連接於電晶體114的源極端子及汲極端子中的另一個端子；源極端子及汲極端子中的另一個端子電連接於端子104G。
另外，也將電晶體109的源極端子及汲極端子中的一個端子與電容器108的另一個端子或電晶體110的閘極端子間的連接部分稱為節點118。另外，也將電晶體106的源極端子及汲極端子中的另一個端子與電晶體107的源極端子及汲極端子中的一個端子、電晶體110的源極端子及汲極端子中的一個端子、電晶體111的源極端子及汲極端子中的一個端子、電晶體113的源極端子及汲極端子中的一個端子或電晶體114的閘極端子間的連接部分稱為節點117。另外，也將電晶體111的閘極端子與電容器112的另一個端子、電晶體113的源極端子及汲極端子中的一個端子或電晶體115的閘極端子間的連接部分稱為節點119。
另外，圖1所示的正反器電路藉由端子100輸入第一控制信號，並藉由端子101輸入第二控制信號。作為第一控制信號及第二控制信號，例如可以使用分別具有High狀態及Low狀態這兩種狀態的數位信號。在使用數位信號的情況下，當所輸入的第一控制信號或第二控制信號處於High狀態(也稱為High位準)時，藉由端子100或端 子101將具有預定電位值的第一控制信號或第二控制信號作為第一電位(也稱為V1)輸入，而當所輸入的第一控制信號或第二控制信號處於Low狀態(也稱為Low位準)時，藉由端子100或端子101將其電位值比上述High狀態下的預定電位值低的第一控制信號或第二控制信號作為第二電位(也稱為V2)輸入。例如，可以根據電晶體的臨界值電壓值等適當地設定High狀態及Low狀態下的電位值。較佳地是，例如以High狀態與Low狀態的電位差大於正反器電路內的電晶體的臨界值電壓的絕對值的方式設定High狀態及Low狀態下的電位值。
另外，圖1所示的正反器電路藉由端子102(也稱為端子102A及端子102B)輸入第一相位的時鐘信號(也稱為第一時鐘信號或CK信號)或第二相位的時鐘信號(也稱為第二時鐘信號、CKB信號或第一時鐘信號的反相信號)。第一時鐘信號及第二時鐘信號具有High狀態及Low狀態這兩種電位狀態，當處於High狀態(也稱為High位準)時，時鐘信號的電位成為電位V1，而當處於Low狀態(也稱為Low位準)時，時鐘信號的電位成為電位V2。較佳地是，處於High狀態時的第一時鐘信號及第二時鐘信號的電位值與處於High狀態時的第一控制信號及第二控制信號的電位值相同，而處於Low狀態時的第一時鐘信號及第二時鐘信號的電位值與處於Low狀態時的第一控制信號及第二控制信號的電位值相同。例如，可以根據電晶體的臨界值電壓值等適當地設定High狀態 及Low狀態下的電位值。較佳地是，例如以High狀態與Low狀態的電位差大於正反器電路內的電晶體的臨界值電壓的絕對值的方式設定High狀態及Low狀態下的電位值。
第一時鐘信號和第二時鐘信號這兩種時鐘信號是相位相反的時鐘信號，例如在預定的期間，當第一時鐘信號處於High狀態時，第二時鐘信號處於Low狀態，而當第一時鐘信號處於Low狀態時，第二時鐘信號處於High狀態。
另外，正反器電路藉由端子103(也稱為端子103A及端子103B)輸入第一時鐘信號或第二時鐘信號。藉由端子102輸入的時鐘信號和藉由端子103輸入的時鐘信號是相反的時鐘信號，例如，在藉由端子102輸入第一時鐘信號的情況下，藉由端子103輸入第二時鐘信號，而在藉由端子102輸入第二時鐘信號的情況下，藉由端子103輸入第一時鐘信號。
另外，圖1所示的正反器電路藉由端子104(也稱為端子104A至端子104G)施加預定數值的電位。此時，例如，預定電位值可以為V1或V2，即可以與時鐘信號或控制信號等數位信號的High狀態或Low狀態下的電位值相同。
在圖1所示的正反器電路中，雖然示出電晶體106的源極端子及汲極端子中的一個端子電連接於端子100的結構，但是不局限於此，也可以採用將本實施例的驅動電路 中的正反器電路另外電連接於電源極端子並施加電位V1或電位V2的結構。
電晶體106具有根據藉由端子100輸入的信號控制端子100和節點117間的導通的功能。
電晶體107具有根據藉由端子101輸入的信號控制端子104A和節點117間的導通的功能，藉由使端子104A與節點117處於導通狀態，將節點117的電位設定為V1或V2。
電容器108具有根據藉由端子102(端子102A)輸入的信號利用電容耦合作用改變節點118的電位的功能。例如，在藉由端子102(端子102A)輸入的信號從Low狀態變成High狀態的情況下，電容器108具有利用電容耦合作用將節點118的電位設定為電位V1的功能。與此相反，在藉由端子102輸入的信號從High狀態變成Low狀態的情況下，電容器108具有利用電容耦合作用將節點118的電位設定為V1或V2的功能。
電晶體109具有根據藉由端子100輸入的信號控制端子104B和節點118間的導通的功能，藉由使端子104B與節點118處於導通狀態，將節點118的電位設定為V1或V2。
電晶體110具有根據節點118的電位控制端子104C和節點117間的導通的功能，藉由使端子104C與節點117處於導通狀態，將節點117的電位設定為V1或V2。另外，電晶體110具有在電晶體111處於開啟(on)狀態 時變成截止(off)狀態的功能。
電晶體111具有根據節點119的電位控制端子104D和節點117間的導通的功能，藉由使端子104D與節點117處於導通狀態，將節點117的電位設定為V1或V2。另外，電晶體111具有在電晶體110處於開啟(on)狀態時變成截止(off)狀態的功能。
電容器112具有根據藉由端子103A輸入的信號利用電容耦合作用改變節點119的電位的功能。例如，在藉由端子103A輸入的信號從Low狀態變成High狀態的情況下，電容器112利用電容耦合作用將節點119的電位設定為電位V1。與此相反，在藉由端子103A輸入的信號從High狀態變成Low狀態的情況下，電容器112利用電容耦合作用將節點119的電位設定為V2。
電晶體113具有控制端子104E和節點119間的導通的功能，藉由使端子104E與節點119處於導通狀態，將節點119的電位設定為V1或V2。
電晶體114具有如下功能：根據節點117的電位控制端子103B和端子105間的導通，並且藉由使端子103B與端子105處於導通狀態，使藉由端子103B輸入的信號的電位值與藉由端子105輸出的信號的電位值相同。
另外，電晶體114還具有如下功能：例如在其是N型電晶體且節點117的電位為V1的情況下，當藉由端子103B輸入的信號從Low狀態變成High狀態時，隨著與端子105間的連接部分的電位上升使節點117的電位上升。 這是所謂的自舉(bootstrap)。通常，利用電晶體114的閘極端子與源極端子及汲極端子中的另一個端子間的寄生電容進行自舉。
電晶體115具有根據節點119的電位控制端子104F和端子105間的導通的功能，藉由使端子104F與端子105處於導通狀態，將藉由端子105輸出的信號的電位設定為V1或V2。
電晶體116具有如下功能：根據藉由端子102B輸入的信號控制端子104G和端子105間的導通，並且藉由使端子104G與端子105處於導通狀態，將藉由端子105輸出的信號的電位設定為V1或V2。
注意，本實施例的驅動電路可以由具有同一導電類型的電晶體構成，從而能夠簡化製造步驟。因此，能夠縮減製造成本或提高成品率。再者，容易製造大型顯示面板等的半導體裝置。在本實施例的驅動電路中，所有電晶體都可以為具有N導電類型的電晶體(也稱為N型電晶體)或具有P導電類型的電晶體(也稱為P型電晶體)。注意，在本發明說明中，“同一”這詞還具有“實質上同一”的意思。
下面，參照圖2說明圖1所示的驅動電路的工作。圖2是示出圖1所示的驅動電路的工作的一個例子的時序圖。在本實施例中，作為一個例子，藉由端子102輸入第二時鐘信號，並藉由端子103輸入第一時鐘信號。這裏，說明正反器電路內的電晶體都是N型電晶體的情況作為圖 1所示的驅動電路的工作的一個例子。
如圖2所示，圖1所示的驅動電路的工作反復進行一定期間的預定工作。一定期間主要分為選擇期間和非選擇期間，選擇期間及非選擇期間進一步分為第一期間、第二期間、第三期間、第四期間以及第五期間。在圖2中，第一期間、第三期間、第四期間以及第五期間為非選擇期間，第二期間為選擇期間。
首先，在第一期間，藉由端子100輸入High狀態的第一控制信號201，藉由端子101輸入Low狀態的第二控制信號208，藉由端子102輸入High狀態的第二時鐘信號203，並且藉由端子103輸入Low狀態的第一時鐘信號202，從而電晶體106、電晶體109以及電晶體116變成開啟(on)狀態，而電晶體107變成截止(off)狀態。
當電晶體106變成開啟(on)狀態時，節點117的電位204開始上升。此時，節點117的電位上升直到其成為從第一控制信號201的電位V1減去電晶體106的臨界值電壓(也稱為Vth106)的值，即V1-Vth106，當成為V1-Vth106時電晶體106變成截止(off)狀態。
再者，當節點117的電位204成為V1-Vth106時，電晶體113變成開啟(on)狀態。此時，節點119的電位206與藉由端子104E施加的電位V2相同。
再者，當節點119的電位206成為V2時，電晶體111及電晶體115變成截止(off)狀態。
另外，當電晶體109處於開啟(on)狀態時，節點 118的電位205與藉由端子104B施加的電位V2相同。
再者，當節點118的電位205成為V2時，電晶體110變成截止(off)狀態。
如上所述，當電晶體106、電晶體107、電晶體110以及電晶體111變成截止(off)狀態時，節點117在保持電位V1-Vth106的狀態下變成浮動狀態。
另外，當節點117的電位204成為V1-Vth106時，電晶體114變成開啟(on)狀態。
再者，此時藉由端子105輸出的輸出信號207的電位與藉由端子103B施加的電位V2或藉由端子104G施加的電位V2相同。如上所述的是第一期間的工作。
接著，在第二期間，藉由端子100輸入Low狀態的第一控制信號201，藉由端子101輸入Low狀態的第二控制信號208，藉由端子102輸入Low狀態的第二時鐘信號203，並且藉由端子103輸入High狀態的第一時鐘信號202。此時，電晶體106、電晶體109以及電晶體116變成截止(off)狀態，而電晶體107繼續處於截止(off)狀態。
很多情況下，在藉由端子102A輸入的第二時鐘信號203變成Low狀態後，電晶體109變成截止(off)狀態。這是因為很多情況下，藉由端子100的第一控制信號201比第二時鐘信號203延遲的緣故。在第二時鐘信號203變成Low狀態後，電晶體109變成截止(off)狀態，從而節點118在保持電位V2的狀態下變成浮動狀 態，電晶體110繼續處於截止(off)狀態。
另外，電容器108保持藉由端子102A輸入的第二時鐘信號203的電位與節點118的電位205的電位差，即Low狀態下的第二時鐘信號203的電位與藉由端子104B施加的電位V2的電位差。
如上所述，當電晶體106、電晶體107以及電晶體110處於截止(off)狀態時，節點117的電位204繼續為V1-Vth106。
再者，當節點117的電位204為V1-Vth106時，電晶體113繼續處於開啟(on)狀態，當電晶體113繼續處於開啟(on)狀態時，節點119的電位206繼續為V2，電晶體111及電晶體115繼續處於截止(off)狀態。
當節點117的電位204繼續為V1-Vth106，電晶體114的源極端子及汲極端子中的一個端子的電位成為第一時鐘信號202的電位V1時，藉由端子105輸出的輸出信號207的電位上升。於是，因為節點117處於浮動狀態，所以根據利用電晶體114的閘極端子與源極端子及汲極端子中的另一個端子間的寄生電容的電容耦合，節點117的電位204隨著輸出信號207的電位而上升。這是所謂的自舉(bootstrap)。
節點117的電位204上升到比第一時鐘信號202的電位V1加電晶體114的臨界值電壓(也稱為Vth114)的和更大的數值，即V1+Vth114+Va(Va是任意正值)。此時，電晶體114繼續處於開啟(on)狀態。
再者，此時藉由端子105輸出的輸出信號207的電位的數值與藉由端子103B施加的電位V1相同。上述工作是第二期間的工作。
接著，在第三期間，藉由端子100輸入Low狀態的第一控制信號201，藉由端子101輸入High狀態的第二控制信號208，藉由端子102輸入High狀態的第二時鐘信號203，並且藉由端子103輸入Low狀態的第一時鐘信號202。此時，電晶體107及電晶體116變成開啟(on)狀態，而電晶體106及電晶體109繼續處於截止(off)狀態。
當電晶體107變成開啟(on)狀態時，節點117的電位204的數值與藉由端子104A施加的電位V2相同。
再者，根據電容器108的電容耦合，節點118的電位205成為V2+Vb。Vb較佳大於電晶體110的臨界值電壓，並較佳小於V1-V2。
再者，當節點118的電位205成為V2+Vb時，電晶體110變成開啟(on)狀態。再者，當電晶體110處於開啟(on)狀態時，節點117的電位204與藉由端子104C施加的電位V2相同。
再者，當節點117的電位204成為V2時，電晶體113及電晶體114變成截止(off)狀態。很多情況下，在藉由端子103A輸入的第一時鐘信號202變成Low狀態後，電晶體113變成截止(off)狀態。這是因為很多情況下，節點117的電位204比第一時鐘信號202延遲或畸 變的緣故。在第一時鐘信號202變成Low狀態後，電晶體113變成截止(off)狀態，從而在保持與藉由104E施加的電位V2相同的數值的狀態下，節點119變成浮動狀態。
再者，在節點119處於浮動狀態時，電晶體111及電晶體115繼續處於截止(off)狀態。
再者，電容器112保持藉由端子103A輸入的第一時鐘信號202的電位與節點119的電位206間的電位差，即Low狀態下的第一時鐘信號202的電位與藉由端子104E施加的電位V2間的電位差。
再者，此時藉由端子105輸出的輸出信號207的電位的數值與藉由端子104G施加的電位V2相同。上述工作是第三期間的工作。
接著，在第四期間，藉由端子100輸入Low狀態的第一控制信號201，藉由端子101輸入Low狀態的第二控制信號208，藉由端子102輸入Low狀態的第二時鐘信號203，並且藉由端子103輸入High狀態的第一時鐘信號202。此時，電晶體107及電晶體116變成截止(off)狀態，而電晶體106及電晶體109繼續處於截止(off)狀態。
此時，根據電容器108的電容耦合，節點118的電位205成為V2。因此，電晶體110變成截止(off)狀態。
另外，根據電容器112的電容耦合，節點119的電位206成為V2+Vc。Vc較佳大於電晶體111的臨界值電壓 或電晶體115的臨界值電壓，並較佳小於V1-V2。
再者，當節點119的電位206成為V2+Vc時，電晶體111及電晶體115變成開啟(on)狀態。
再者，當電晶體111變成開啟(on)狀態時，節點117的電位204與藉由端子104D施加的電位V2相同。
再者，當節點117的電位204成為V2時，電晶體113及電晶體114變成截止(off)狀態。
另外，當電晶體115變成開啟(on)狀態時，藉由端子105輸出的輸出信號207的電位的數值與藉由端子104G施加的電位V2相同。上述工作是第四期間的工作。
接著，在第五期間，藉由端子100輸入Low狀態的第一控制信號201，藉由端子101輸入Low狀態的第二控制信號208，藉由端子102輸入High狀態的第二時鐘信號203，並且藉由端子103輸入Low狀態的第一時鐘信號202。此時，電晶體116變成開啟(on)狀態，而電晶體106、電晶體107以及電晶體109繼續處於截止(off)狀態。
此時，根據電容器108的電容耦合，節點118的電位205成為V2+Vb。再者，當節點118的電位205成為V2+Vb時，電晶體110變成開啟(on)狀態。再者，當電晶體110變成開啟(on)狀態時，節點117的電位204與藉由端子104C施加的電位V2相同。
另外，根據電容器112的電容耦合，節點119的電位206成為V2。再者，當節點119的電位206成為V2時， 電晶體111及電晶體115變成截止(off)狀態。
再者，當節點117的電位204成為V2時，電晶體113及電晶體114變成截止(off)狀態。
再者，此時藉由端子105輸出的輸出信號207的電位的數值與藉由端子104G施加的電位V2相同。上述工作是第五期間的工作。
如上所述，在復位期間(第三期間)後的非選擇期間，本實施例中的驅動電路反復進行多次的第四期間及第五期間的工作。因此，在非選擇期間的任一期間對節點117施加預定數值的電位，從而能夠抑制節點117變成浮動狀態。因此，能夠減少雜訊導致的影響，從而能夠抑制工作不良。
另外，因為在本實施例中的驅動電路的工作中藉由第四期間與第五期間互不相同的電晶體變成開啟(on)狀態而能夠對節點117施加預定數值的電位，所以即使在應用例如半導體層由非晶半導體構成的電晶體等容易退化的電晶體的情況下，也可以抑制各電晶體中的退化。因此，能夠減少退化導致的電晶體的開關工作的定時的偏差，從而能夠抑制工作不良。
這裏，將在圖2所示的第四期間和第五期間只設置電晶體110及電晶體111中的一個電晶體以控制節點117的電位的現有驅動電路的情況及設置電晶體110及電晶體111雙方以控制節點117的電位的本發明的實施例之一的驅動電路情況下的電路模擬結果示出於圖25A和25B。注 意，使用SPICE電路模擬器進行模擬。這裏，作為一個例子，正反器電路內的電晶體都是N型電晶體，V2=0V。
圖25A是示出在第四期間和第五期間使用電晶體110及電晶體111中的一個電晶體控制節點117的情況下的節點117的電位(電壓)的變化的圖，而圖25B是示出在第四期間和第五期間使用電晶體110及電晶體111雙方控制節點117的情況下的節點117的電位(電壓)的變化的圖。在圖25A及25B中，電壓的單位是任意單位(A.U.：Arbitrary Unit)。
在復位期間(第三期間)後的第四期間及第五期間產生的雜訊主要因為圖1所示的電晶體114的寄生電容而影響到節點117。首先，就現有的驅動電路而言，使用與一個時鐘信號同步的信號控制電晶體，從而在復位期間後第四期間及第五期間中的任何一個期間發生浮動狀態。當發生浮動狀態時，對通常的電位加入雜訊，這導致如圖25A所示那樣在每個固定期間(圖25A中的第五期間)節點117的電位(電壓)變化0.4左右。
另一方面，在本發明的實施例之一的驅動電路中，使用與相位相反的兩個時鐘信號分別同步的信號而分別控制電晶體110及電晶體111，從而在第四期間及第五期間雙方施加預定電位而不發生浮動狀態，如圖25B所示那樣節點117的電位變化少，即等於或小於0.2。就是說，雜訊的影響小。由此可見，藉由使用多個電晶體在第四期間及第五期間中的每個期間使電晶體110或電晶體111變成開 啟(on)狀態以對節點117施加預定數值的電位，而能夠減少雜訊的影響。
再者，在本實施例中，可以以與圖1不同的結構為本發明的實施例之一的驅動電路。下面，參照圖3說明本實施例中的驅動電路的其他結構。圖3是示出本實施例的驅動電路的結構的一個例子的電路圖。
作為圖3所示的本實施例中的驅動電路的其他結構，除了圖1所示的電路結構以外，還有圖3中成為電晶體的電晶體120和端子104H。
在圖3中使用同一附圖標記而表示的元件與圖1中的驅動電路相同，從而省略說明。
電晶體120是：閘極端子電連接於端子100；源極端子及汲極端子中的一個端子電連接於電晶體111的閘極端子；源極端子及汲極端子中的另一個端子電連接於端子104H。
因為藉由端子104H施加與圖1中的端子104A至104G相同的電位，所以引用圖1中的說明。另外，可以將端子104A至104H電連接而作為一個端子104。
電晶體120具有根據藉由端子100輸入的信號控制端子104H和節點119間的導通的功能，藉由使端子104H與節點119處於導通狀態，將節點119的電位設定為V1或V2。
下面，說明圖3所示的驅動電路的工作。注意，就圖3中的驅動電路的工作而言只說明電晶體120的工作，就 與圖1所示的驅動電路的元件的工作相同的部分而言適當地引用圖1中的說明。另外，這裏，說明正反器電路內的電晶體都是N型電晶體的情況作為圖3所示的驅動電路的工作的一個例子。
在第一期間，藉由端子100輸入High狀態的第一控制信號201。此時，電晶體120變成開啟(on)狀態。
當電晶體120變成開啟(on)狀態時，節點119的電位與藉由端子104H施加的電位V2相同。因此，電晶體111及電晶體115變成截止(off)狀態。
然後，在第二期間至第五期間，藉由端子100輸入Low狀態的第一控制信號201。此時，電晶體120變成截止(off)狀態。
如上所述，圖3所示的驅動電路除了圖1中的電路結構的效果以外還具有如下效果：藉由在第一期間將第一控制信號201直接輸入到電晶體120來使電晶體120變成開啟(on)狀態，而能夠在第一期間更確實地將節點119的電位設定為電位V2。
再者，在本實施例中，可以以與圖1及圖3不同的結構為本發明的實施例之一的驅動電路。下面，參照圖4說明本實施例中的驅動電路的其他結構。圖4是示出本實施例的驅動電路的結構的一個例子的電路圖。
作為圖4所示的驅動電路的結構，除了圖1所示的電路結構以外，還有端子103C、端子104I及端子104J、端子121、電晶體122、電晶體123以及電晶體124。
在圖4中使用與圖1同一附圖標記而表示的元件與圖1中的驅動電路的各元件相同，從而引用圖1中的說明。
電晶體122是：閘極端子電連接於電晶體106的源極端子及汲極端子中的另一個端子；源極端子及汲極端子中的一個端子電連接於端子103C；源極端子及汲極端子中的另一個端子電連接於端子121。
電晶體123是：閘極端子電連接於電晶體111的閘極端子；源極端子及汲極端子中的一個端子電連接於電晶體122的源極端子及汲極端子中的另一個端子；源極端子及汲極端子中的另一個端子電連接於端子104I。
電晶體124是：閘極端子電連接於端子102B；源極端子及汲極端子中的一個端子電連接於電晶體122的源極端子及汲極端子中的另一個端子；源極端子及汲極端子中的另一個端子電連接於端子104J。
因為藉由端子103C輸入與圖1中的端子103A及103B相同的信號，所以引用圖1中的說明。另外，可以將端子103A至103C電連接而作為一個端子103。
因為藉由端子104I及端子104J施加的電位與藉由圖1中的端子104A至104G施加的電位相同，所以引用圖1中的說明。另外，可以將端子104A至104G、端子104I及端子104J電連接而作為一個端子104。
另外，正反器電路藉由端子121輸出正反器電路中產生的信號。
電晶體122具有如下功能：根據節點117的電位使端 子103C與端子121成為導通狀態，使藉由端子103C輸入的信號的電位值與藉由端子121輸出的信號的電位值相同。尤其是在節點117的電位為V1的情況下，當藉由端子103C輸入的信號從Low狀態變成High狀態時，電晶體122具有隨著藉由端子121輸出的信號的電位上升使節點117的電位上升的功能。這是所謂的自舉(bootstrap)。通常，利用電晶體122的閘極端子與源極端子及汲極端子中的另一個端子間的寄生電容進行自舉。
電晶體123具有根據節點119的電位控制端子104I和端子121間的導通的功能，藉由使端子104I與端子121處於導通狀態，將藉由端子121輸出的信號的電位設定為V1或V2。
電晶體124具有如下功能：根據藉由端子102B輸入的信號控制端子104J和端子121間的導通，並且藉由使端子104J與端子121處於導通狀態，將藉由端子121輸出的信號的電位設定為V1或V2。
下面，參照圖5說明圖4中的驅動電路的工作。圖5是示出本實施例中的驅動電路的工作的一個例子的時序圖。注意，就圖4中的驅動電路的工作而言只說明電晶體122、電晶體123以及電晶體124的工作，就與圖1所示的驅動電路的元件的工作相同的部分而言適當地引用圖1中的驅動電路的工作的說明。假設在圖5中將第一時鐘信號輸入到端子103C而進行說明。另外，這裏，說明正反器電路內的電晶體都是N型電晶體的情況作為圖4所示的 驅動電路的工作的一個例子。
在第一期間，除了圖1所示的電路的工作以外，還進行如下工作：藉由端子103C輸入Low狀態的第一時鐘信號202。此時，電晶體124變成開啟(on)狀態。
此時，節點117的電位204成為V1-Vth106，並且電晶體113變成開啟(on)狀態。再者，當電晶體113變成開啟(on)狀態時，電晶體123變成截止(off)狀態。
另外，當節點117的電位204成為V1-Vth106時，電晶體122變成開啟(on)狀態。
再者，此時藉由端子121輸出的輸出信號209的電位與藉由端子103C施加的第一時鐘信號的電位V2或藉由端子104J施加的電位V2相同。如上所述的是第一期間的工作。
接著，在第二期間，除了圖1所示的電路的工作以外，還進行如下工作：藉由端子103C輸入High狀態的第一時鐘信號202。此時，電晶體124變成截止(off)狀態。
此時，節點117的電位204繼續為V1-Vth106，並且電晶體113繼續處於開啟(on)狀態。當電晶體113處於開啟(on)狀態時，電晶體123繼續處於截止(off)狀態。
再者，此時節點117繼續處於浮動狀態，節點117的電位204繼續為V1-Vth106。
再者，當節點117的電位204繼續為V1-Vth106，電 晶體122的源極端子及汲極端子中的一個端子的電位成為第一時鐘信號202的電位V1時，因為自舉(bootstrap)，根據利用電晶體122的閘極端子與源極端子及汲極端子中的另一個端子間的寄生電容的電容耦合，節點117的電位204隨著輸出信號209的電位而上升。此時，節點117的電位204上升到比第一時鐘信號202的電位V1加電晶體114的臨界值電壓的和或第一時鐘信號202的電位V1加電晶體122的臨界值電壓(也稱為Vth122)的和更大的數值，即V1+Vth114+Va或V1+Vth122+Va(Va是任意正值)。
再者，當節點117的電位204為V1+Vth114+Va或V1+Vth122+Va時，電晶體122繼續處於開啟(on)狀態。
再者，此時藉由端子121輸出的輸出信號209的電位的數值與藉由端子103C輸入的第一時鐘信號202的電位V1相同。上述工作是第二期間的工作。
接著，在第三期間，除了圖1所示的電路的工作以外，還進行如下工作：藉由端子103C輸入Low狀態的第一時鐘信號202。此時，電晶體124變成開啟(on)狀態。
此時，節點118的電位205成為V2+Vb，電晶體110變成開啟(on)狀態，節點117的電位204與電位V2相同。當節點117的電位204成為電位V2時，電晶體122變成截止(off)狀態。
再者，節點119的電位206的數值與電位V2相同。當節點119的電位206為V2時，節點119變成浮動狀態。當節點119處於浮動狀態時，電晶體123繼續處於截止(off)狀態。
再者，此時藉由端子121輸出的輸出信號209的電位的數值與藉由端子104J施加的電位V2相同。上述工作是第三期間的工作。
接著，在第四期間，除了圖1所示的電路的工作以外，還進行如下工作：藉由端子103C輸入High狀態的第一時鐘信號202。此時，電晶體116變成截止(off)狀態。
此時，節點119的電位206成為V2+Vc，當節點119的電位206成為V2+Vc時，電晶體123變成開啟(on)狀態。
再者，節點117的電位204成為藉由端子104D施加的電位V2。當節點117的電位成為V2時，電晶體122變成截止(off)狀態。
再者，此時藉由端子121輸出的輸出信號209的電位的數值與藉由端子104I施加的電位V2相同。上述工作是第四期間的工作。
接著，在第五期間，除了圖1所示的電路的工作以外，還進行如下工作：藉由端子103C輸入Low狀態的第一時鐘信號202。此時，電晶體124變成開啟(on)狀態。
此時，節點118的電位成為V2+Vb，電晶體110變成開啟(on)狀態。當電晶體110變成開啟(on)狀態時，節點117的電位204與藉由端子104C施加的電位V2相同。
再者，當節點117的電位204成為V2時，電晶體122變成截止(off)狀態。
另外，節點119的電位206成為V2，電晶體123變成截止(off)狀態。
再者，此時藉由端子121輸出的輸出信號209的電位的數值與藉由端子104J施加的電位V2相同。上述工作是第五期間的工作。
如上所述，圖4所示的驅動電路除了圖1中的電路結構的效果以外還具有如下效果：藉由利用多個輸出信號，將一個輸出信號輸出到下一級的正反器電路並將另一個輸出信號輸出到像素的電晶體的閘極端子，而能夠將偏差小的輸出信號輸出到正反器電路，能夠抑制工作不良。
再者，在本實施例中，可以採用圖3中的結構和圖4中的結構組合的結構。下面，參照圖6說明本實施例中的驅動電路的其他結構。圖6是示出本實施例的驅動電路的結構的一個例子的電路圖。
作為圖6所示的本實施例中的驅動電路的其他結構，除了圖1所示的電路結構以外，還有端子103D、端子104K、端子104L、端子104M、端子125、電晶體126、電晶體127、電晶體128以及電晶體129。
在圖6中使用與圖1同一附圖標記而表示的元件與圖1中的驅動電路的各元件相同，從而引用圖1中的說明。
另外，在圖6中，端子103D相當於圖4中的端子103C，端子104K相當於圖3中的端子104H，端子104L相當於圖4中的端子104I，端子104M相當於圖4中的端子104J，端子125相當於圖4中的端子121，電晶體126相當於圖3中的電晶體120，電晶體127相當於圖4中的電晶體122，電晶體128相當於圖4中的電晶體123，並且電晶體129相當於圖4中的電晶體124。對各元件的說明引用圖3及圖4中的各元件的說明。
另外，圖6中的驅動電路的工作是圖3及圖4中的驅動電路的工作組合的工作，從而引用圖3及圖4中的驅動電路的工作的說明。
藉由採用圖6所示的結構，能夠得到與圖3及圖4所示的結構的驅動電路的效果相同的效果。
實施例2
在本實施例中，說明與上述實施例1不同的結構的驅動電路。
本實施例中的驅動電路具有包括多個正反器電路的移位暫存器。
再者，參照圖7說明本實施例的驅動電路中的正反器電路的電路結構的一個例子。圖7是示出本實施例的驅動電路中的正反器電路的電路結構的一個例子的電路圖。
圖7所示的正反器電路具有端子500、端子501、端子502、端子503、端子504、端子505、電晶體506、電晶體507、電晶體508、電晶體509、電容器510、電晶體511、電晶體512、電晶體513以及電晶體514。
注意，雖然在本實施例中示出端子502A及端子502B作為端子502，但是不局限於此，也可以將端子502A及端子502B電連接而作為一個端子502。另外，雖然在本實施例中示出端子503A及端子503B作為端子503，但是不局限於此，也可以將端子503A及端子503B電連接而作為一個端子503。
另外，雖然在本實施例中示出端子504A至端子504E作為端子504，但是不局限於此，也可以將端子504A至端子504E電連接而作為一個端子504。
電晶體506是：閘極端子電連接於端子502A，而源極端子及汲極端子中的一個端子電連接於端子500。
電晶體507是：閘極端子電連接於端子500；源極端子及汲極端子中的一個端子電連接於電晶體507的閘極端子；源極端子及汲極端子中的另一個端子電連接於電晶體506的源極端子及汲極端子中的另一個端子。雖然為方便起見而未圖示，但是藉由在本實施例中採用不設置電晶體507的結構，而也可以縮小電路面積。
電晶體508是：閘極端子電連接於端子501；源極端子及汲極端子中的一個端子電連接於電晶體507的源極端子及汲極端子中的另一個端子；源極端子及汲極端子中的 另一個端子電連接於端子504A。雖然為方便起見而未圖示，但是藉由在本實施例的驅動電路中的正反器電路中採用不設置電晶體508的結構，而也可以縮小電路面積。
電容器510具有至少兩個端子，其中一個端子電連接於端子503A。
電晶體509是：閘極端子電連接於電容器510的另一個端子；源極端子及汲極端子中的一個端子電連接於電晶體506的源極端子及汲極端子中的另一個端子；源極端子及汲極端子中的另一個端子電連接於端子504B。
電晶體511是：閘極端子電連接於電晶體506的源極端子及汲極端子中的另一個端子；源極端子及汲極端子中的一個端子電連接於電晶體509的閘極端子；源極端子及汲極端子中的另一個端子電連接於端子504C。
電晶體512是：閘極端子電連接於電晶體506的源極端子及汲極端子中的另一個端子；源極端子及汲極端子中的一個端子電連接於端子503B；源極端子及汲極端子中的另一個端子電連接於端子505。雖然為方便起見而未圖示，但是本實施例的驅動電路中的正反器電路可以採用在電晶體512的閘極端子與源極端子及汲極端子中的另一端子間設置另一電容器的結構。
電晶體513是：閘極端子電連接於電晶體509的閘極端子：源極端子及汲極端子中的一個端子電連接於電晶體512的源極端子及汲極端子中的另一個端子；源極端子及汲極端子中的另一個端子電連接於端子504D。
電晶體514是：閘極端子電連接於端子502B；源極端子及汲極端子中的一個端子電連接於電晶體512的源極端子及汲極端子中的另一個端子；源極端子及汲極端子中的另一個端子電連接於端子504E。
另外，將電晶體506的源極端子及汲極端子中的另一個端子與電晶體507、電晶體508、電晶體509、電晶體511以及電晶體512間的連接部分稱為節點515。另外，將電容器510的端子與電晶體509、電晶體511以及電晶體513間的連接部分稱為節點516。
另外，正反器電路藉由端子500輸入第一控制信號，並藉由端子501輸入第二控制信號。作為第一控制信號及第二控制信號，例如可以使用分別具有High狀態及Low狀態這兩種狀態的數位信號。在使用數位信號的情況下，當所輸入的第一控制信號或第二控制信號處於High狀態(也稱為High位準)時，藉由端子500或端子501將具有預定電位值的第一控制信號或第二控制信號作為第一電位(也稱為V1)輸入，而當所輸入的第一控制信號或第二控制信號處於Low狀態(也稱為Low位準)時，藉由端子500或端子501將其電位值比上述High狀態下的預定電位值低的第一控制信號或第二控制信號作為第二電位(也稱為V2)輸入。例如，可以根據電晶體的臨界值電壓值等適當地設定High狀態及Low狀態下的電位值。較佳地是，例如以High狀態與Low狀態的電位差大於正反器電路內的電晶體的臨界值電壓的絕對值的方式設定 High狀態及Low狀態下的電位值。
另外，圖7所示的正反器電路藉由端子502(也稱為端子502A及端子502B)輸入第一相位的時鐘信號(第一時鐘信號或CK信號)或第二相位的時鐘信號(第二時鐘信號或CKB信號)。第一時鐘信號及第二時鐘信號具有High狀態及Low狀態這兩種電位狀態，當處於High狀態(也稱為High位準)時，輸入第一電位(也稱為V1)的時鐘信號，而當處於Low狀態(也稱為Low位準)時，輸入第二電位(也稱為V2)的時鐘信號。較佳地是，處於High狀態時的第一時鐘信號及第二時鐘信號的電位值與處於High狀態時的第一控制信號及第二控制信號的電位值相同，而處於Low狀態時的第一時鐘信號及第二時鐘信號的電位值與處於Low狀態時的第一控制信號及第二控制信號的電位值相同。例如，可以根據電晶體的臨界值電壓值等適當地設定High狀態及Low狀態下的電位值。較佳地是，例如以High狀態與Low狀態的電位差大於正反器電路內的電晶體的臨界值電壓的絕對值的方式設定High狀態及Low狀態下的電位值。
第一時鐘信號和第二時鐘信號這兩種時鐘信號是相位相反的時鐘信號，例如在預定的期間，當第一時鐘信號處於High狀態時，第二時鐘信號處於Low狀態，而當第一時鐘信號處於Low狀態時，第二時鐘信號處於High狀態。
另外，正反器電路藉由端子503(也稱為端子503A 及端子503B)分別輸入第一時鐘信號或第二時鐘信號。藉由端子502輸入的時鐘信號和藉由端子503輸入的時鐘信號是相反的時鐘信號，例如，在藉由端子502輸入第一時鐘信號的情況下，藉由端子503輸入第二時鐘信號，而在藉由端子502輸入第二時鐘信號的情況下，藉由端子503輸入第一時鐘信號。
另外，正反器電路藉由端子504(也稱為端子504A至端子504E)施加預定數值的電位。此時，例如，預定電位值可以為V1或V2，即可以與時鐘信號或控制信號等數位信號的High狀態或Low狀態下的電位值相同。
電晶體506具有根據藉由端子502A輸入的信號而控制端子500和節點515間的導通的功能，藉由使端子500與節點515處於導通狀態，將藉由端子500輸入的信號的電位與節點515的電位設定為相同的數值。另外，電晶體506具有在電晶體509處於開啟(on)狀態時變成截止(off)狀態的功能。
電晶體507具有根據藉由端子500輸入的信號控制端子500和節點515間的導通的功能，並且藉由使端子500與節點515處於導通狀態，將節點515的電位設定為V1或V2，然後藉由使端子500與節點515處於非導通狀態，節點151變成浮動狀態。
電晶體508具有根據藉由端子501輸入的信號控制端子504A和節點515間的導通的功能，藉由使端子504A與節點515處於導通狀態，將節點515的電位設定為V1 或V2。
電晶體509具有根據節點516的電位控制端子504B和節點515間的導通的功能，藉由使端子504B與節點515處於導通狀態，將節點515的電位設定為V1或V2。另外，電晶體509具有在電晶體506處於開啟(on)狀態時變成截止(off)狀態的功能。
電容器510具有根據藉由端子503A輸入的信號利用電容耦合作用改變節點516的電位的功能。例如，在藉由端子503A輸入的信號從Low狀態變成High狀態的情況下，電容器510利用電容耦合作用將節點516的電位設定為電位V1。與此相反，在藉由端子503A輸入的信號從High狀態變成Low狀態的情況下，電容器510利用電容耦合作用將節點516的電位設定為V1或V2。
電晶體511具有根據節點515的電位控制端子504C和節點516間的導通的功能，藉由使端子504C與節點516處於導通狀態，將節點516的電位設定為V1或V2。
電晶體512具有如下功能：根據節點515的電位控制端子503B和端子505間的導通，並且藉由使端子503B與端子505處於導通狀態，使藉由端子503B輸入的信號的電位值與藉由端子505輸出的信號的電位值相同。另外，電晶體512還具有如下功能：例如在其是N型電晶體且節點515的電位為V1的情況下，當藉由端子503B輸入的信號從Low狀態變成High狀態時，隨著與藉由端子505輸出的信號的電位上升使節點515的電位上升。這是 所謂的自舉(bootstrap)。通常，利用電晶體512的閘極端子與源極端子及汲極端子中的另一個端子間的寄生電容進行自舉。
電晶體513具有根據節點516的電位控制端子504D和端子505間的導通的功能，藉由使端子504D與端子505處於導通狀態，將藉由端子505輸出的信號的電位設定為V1或V2。
電晶體514具有如下功能：根據藉由端子502B輸入的信號控制端子504E和端子505間的導通，並且藉由使端子504E與端子505處於導通狀態，將藉由端子505輸出的信號的電位設定為V1或V2。
注意，本實施例的驅動電路可以由具有同一導電類型的電晶體構成，從而能夠簡化製造步驟。因此，能夠縮減製造成本或提高成品率。再者，容易製造大型顯示面板等的半導體裝置。在圖7中的本實施例的驅動電路中，所有電晶體都可以為N型電晶體或P型電晶體。
下面，參照圖8說明圖7所示的驅動電路的工作。圖8是示出圖7所示的驅動電路的工作的時序圖。這裏，作為一個例子，藉由端子503輸入第一時鐘信號，並藉由端子502輸入第二時鐘信號。這裏，說明正反器電路內的電晶體都是N型電晶體的情況作為圖7所示的驅動電路的工作的一個例子。
如圖8所示，圖7中的驅動電路的工作反復進行一定期間的預定工作。一定期間主要分為選擇期間和非選擇期 間，選擇期間及非選擇期間進一步分為第一期間、第二期間、第三期間、第四期間以及第五期間。在圖8中，第一期間、第三期間、第四期間以及第五期間為非選擇期間，第二期間為選擇期間。
首先，在第一期間，藉由端子500輸入High狀態的第一控制信號601，藉由端子501輸入Low狀態的第二控制信號607，藉由端子502輸入High狀態的第二時鐘信號603，並且藉由端子503輸入Low狀態的第一時鐘信號602，從而電晶體506、電晶體507以及電晶體514變成開啟(on)狀態，而電晶體508變成截止(off)狀態。
當電晶體506及電晶體507變成開啟(on)狀態時，節點515的電位604上升直到其成為從藉由端子502A輸入的第二時鐘信號603的電位V1減去電晶體506的臨界值電壓(也稱為Vth506)的值，即V1-Vth506或者從藉由端子500輸入的第一控制信號601的電位V1減去電晶體507的臨界值電壓(也稱為Vth507)的值，即V1-Vth507。當節點515的電位成為V1-Vth506或V1-Vth507時電晶體507變成截止(off)狀態。此時，電晶體506的臨界值電壓和電晶體507的臨界值電壓較佳是相同的數值。在圖8中，假設第二期間的節點515的電位成為V1-Vth507而進行說明。
另外，當節點515的電位604成為V1-Vth507時，電晶體511及電晶體512變成開啟(on)狀態。
再者，當電晶體511變成開啟(on)狀態時，節點 516的電位605與藉由端子504C施加的電位V2相同。再者，當節點516的電位成為V2時，電晶體509及電晶體513變成截止(off)狀態。
再者，此時藉由端子505輸出的輸出信號606的電位與藉由端子503B輸入的第一時鐘信號602的電位V2或藉由端子504E施加的電位V2相同。以上是第一期間的工作。
接著，在第二期間，藉由端子500輸入Low狀態的第一控制信號601，藉由端子501輸入Low狀態的第二控制信號607，藉由端子502輸入Low狀態的第二時鐘信號603，並且藉由端子503A及端子503B輸入High狀態的第一時鐘信號602。此時，電晶體506、電晶體507以及電晶體514變成截止(off)狀態，而電晶體508繼續處於截止(off)狀態。
此時，節點515的電位604繼續為V1-Vth507，電晶體511繼續處於開啟(on)狀態。再者，當節點515的電位604繼續為V1-Vth507時，節點516的電位605繼續為藉由端子504C施加的電位V2，電晶體509及電晶體513繼續處於截止(off)狀態。
如上所述，當電晶體506、電晶體507、電晶體508、電晶體509以及電晶體513處於截止(off)狀態時，節點515繼續處於浮動狀態，節點515的電位604繼續為V1-Vth507。
當節點515的電位604繼續為V1-Vth507，電晶體512 的源極端子及汲極端子中的一個端子的電位成為第一時鐘信號602的電位V1時，藉由端子505輸出的輸出信號606的電位上升。於是，因為節點515處於浮動狀態，所以發生自舉(bootstrap)，根據利用電晶體512的閘極端子與源極端子及汲極端子中的另一個端子間的寄生電容的電容耦合，節點515的電位604隨著輸出信號606的電位而上升。
節點515的電位604上升到比第一時鐘信號602的電位V1加電晶體512的臨界值電壓(也稱為Vth512)的和更大的數值，即V1+Vth512+Va(Va是任意正值)。此時，電晶體512繼續處於開啟(on)狀態。
再者，此時藉由端子505輸出的輸出信號606的電位的數值與藉由端子503B輸入的電位V1相同。上述工作是第二期間的工作。
接著，在第三期間，藉由端子500輸入Low狀態的第一控制信號601，藉由端子501輸入High狀態的第二控制信號607，藉由端子502A及502B輸入High狀態的第二時鐘信號603，並且藉由端子503A及端子503B輸入Low狀態的第一時鐘信號602。此時，電晶體506、電晶體508以及電晶體514變成開啟(on)狀態，而電晶體507繼續處於截止(off)狀態。
當電晶體506及電晶體508變成開啟(on)狀態時，節點515的電位與藉由端子500輸入的第一控制信號601的電位V2或藉由端子504A施加的電位V2相同。
再者，當節點515的電位604成為V2時，電晶體511及電晶體512變成截止(off)狀態。通常，在藉由端子502B輸入的第一時鐘信號602變成Low狀態後，電晶體511變成截止(off)狀態。這是因為通常，節點515的電位604比第一時鐘信號602延遲或畸變的緣故。在第一時鐘信號602變成Low狀態後，電晶體511變成截止(off)狀態，從而在保持與藉由504C施加的電位V2相同的數值的狀態下，節點516變成浮動狀態。
再者，在節點516處於浮動狀態時，電晶體509及電晶體513繼續處於截止(off)狀態。
再者，電容器510保持藉由端子503A輸入的第一時鐘信號602的電位與節點516的電位間的電位差，即Low狀態下的第一時鐘信號602的電位與藉由端子504C施加的電位V2間的電位差。
再者，此時藉由端子505輸出的輸出信號606的電位的數值與藉由端子504E施加的電位V2相同。上述工作是第三期間的工作。
接著，在第四期間，藉由端子500輸入Low狀態的第一控制信號601，藉由端子501輸入Low狀態的第二控制信號607，藉由端子502A及端子502B輸入Low狀態的第二時鐘信號603，並且藉由端子503A及端子503B輸入High狀態的第一時鐘信號602。此時，電晶體506電晶體508以及電晶體514變成截止(off)狀態，而電晶體507繼續處於截止(off)狀態。
此時，根據電容器510的電容耦合，節點516的電位605成為V2+Vb。Vb較佳大於電晶體509的臨界值電壓或電晶體513的臨界值電壓，並較佳小於V1-V2。
再者，當節點516的電位605成為V2+Vc時，電晶體509及電晶體513變成開啟(on)狀態，當電晶體509及電晶體513變成開啟(on)狀態時，節點515的電位604的數值與藉由端子504B施加的電位V2或藉由端子504D施加的電位V2相同。
再者，當節點515的電位604成為V2時，電晶體511及電晶體512變成截止(off)狀態。
再者，此時藉由端子505輸出的輸出信號606的電位的數值與藉由端子504D施加的電位V2相同。上述工作是第四期間的工作。
接著，在第五期間，藉由端子500輸入Low狀態的第一控制信號601，藉由端子501輸入Low狀態的第二控制信號607，藉由端子502A及端子502B輸入High狀態的第二時鐘信號603，並且藉由端子503A及端子503B輸入High狀態的第一時鐘信號602。此時，電晶體506及電晶體514變成開啟(on)狀態，而電晶體507及電晶體508繼續處於截止(off)狀態。
此時，根據電容器510的電容耦合，節點516電位605成為V2。再者，當節點516的電位605成為V2時，電晶體509及電晶體513變成截止(off)狀態。
再者，當節點515的電位604成為V2時，電晶體 511及電晶體512變成截止(off)狀態。
再者，此時藉由端子505輸出的輸出信號606的電位的數值與藉由端子504D施加的電位V2相同。上述工作是第五期間的工作。
注意，在第三期間後的非選擇期間，本實施例中的驅動電路反復進行多次的第四期間及第五期間的工作。因此，在非選擇期間的任一期間對節點515施加預定數值的電位，從而能夠抑制節點515變成浮動狀態。因此，能夠減少雜訊導致的影響，從而能夠抑制工作不良。
另外，因為在本實施例中的驅動電路的工作中藉由第四期間與第五期間互不相同的電晶體(本實施例中電晶體506及電晶體509)變成開啟(on)狀態而能夠對節點515施加預定數值的電位，所以即使在應用例如半導體層由非晶半導體構成的電晶體的情況下，也可以抑制各電晶體中的退化。因此，能夠減少退化導致的電晶體的工作定時的偏差，從而能夠抑制工作不良。
另外，本實施例中的驅動電路由比上述實施例的結構更少的元件構成，從而能夠縮小電路面積。
再者，在本實施例中，可以以與圖7不同的結構為本發明的實施例之一的驅動電路。下面，參照圖9說明本實施例中的驅動電路的其他結構。圖9是示出本實施例的驅動電路的結構的一個例子的電路圖。
作為圖9所示的驅動電路，除了圖7所示的驅動電路的電路結構以外，還有端子504F及電晶體517。
在圖9所示的驅動電路中，使用與圖7所示的驅動電路相同的附圖標記而表示的元件與圖7中的驅動電路相同，從而省略說明。
電晶體517是：閘極端子電連接於端子500；源極端子及汲極端子中的一個端子電連接於電晶體509的閘極端子；源極端子及汲極端子中的另一個端子電連接於端子504F。
在圖9所示的驅動電路中，藉由端子504F施加的電位與圖7所示的端子504A至504E相同。另外，可以將端子504A至504F電連接而作為一個端子504。
電晶體517具有根據藉由端子500輸入的信號控制端子504F和節點516間的導通的功能，藉由使端子504F和節點516處於導通狀態，將節點516的電位設定為V1或V2。
下面，參照說明圖9所示的驅動電路的工作。注意，就圖9中的驅動電路的工作而言只說明電晶體517的工作，因為電晶體517以外的元件的工作與圖7所示的驅動電路的工作相同，故省略說明。另外，這裏，說明正反器電路內的電晶體都是N型電晶體的情況作為圖9所示的驅動電路的工作的一個例子。
在第一期間，藉由端子500輸入High狀態的第一控制信號601。此時，電晶體517變成開啟(on)狀態。
當電晶體517變成開啟(on)狀態時，節點516的電位與藉由端子504F施加的電位V2相同。
然後，在第二期間至第五期間，藉由端子500輸入Low狀態的第一控制信號601，從而電晶體517變成截止(off)狀態。
如上所述，圖9所示的驅動電路除了圖7中的電路結構的效果以外還具有如下效果：藉由在第一期間將第一控制信號601直接輸入到電晶體517來使電晶體517變成開啟(on)狀態，而能夠在第一期間更確實地將節點516的電位設定為電位V2。
再者，在本實施例中，可以以與圖7及圖9不同的結構為本發明的實施例之一的驅動電路。下面，參照圖10說明本實施例中的驅動電路的其他結構。圖10是示出本實施例的驅動電路的結構的一個例子的電路圖。
作為圖10所示的驅動電路的結構，除了圖7所示的電路結構以外，還有端子503C、端子504G、端子504H、端子518、電晶體519、電晶體520以及電晶體521。
在圖10中使用與圖7同一附圖標記而表示的元件與圖7中的驅動電路相同，從而引用圖7中的各元件的說明。
電晶體519是：閘極端子電連接於電晶體506的源極端子及汲極端子中的另一個端子；源極端子及汲極端子中的一個端子電連接於端子503C。
電晶體520是：閘極端子電連接於電晶體509的閘極端子；源極端子及汲極端子中的一個端子電連接於電晶體 519的源極端子及汲極端子中的另一個端子；源極端子及汲極端子中的另一個端子電連接於端子504G。
電晶體521是：閘極端子電連接於電晶體514的閘極端子；源極端子及汲極端子中的一個端子電連接於電晶體519的源極端子及汲極端子中的另一個端子；源極端子及汲極端子中的另一個端子電連接於端子504H。
電晶體519具有如下功能：根據節點515的電位使端子503C與端子518導通狀態，使藉由端子503C輸入的信號的電位值與藉由端子518輸出的信號的電位值相同。尤其是在節點515的電位為V1的情況下，當藉由端子503C輸入的信號的電位從Low狀態變成High狀態時，電晶體519具有隨著電晶體519的源極端子及汲極端子中的另一個端子的電位上升使節點515的電位上升的功能。這是所謂的自舉(bootstrap)。通常，利用電晶體519的閘極端子與源極端子及汲極端子中的另一個端子間的寄生電容進行自舉。
電晶體520具有如下功能：根據節點516的電位使端子504G和端子518處於導通狀態，將藉由端子518輸出的信號的電位設定為V1或V2。
電晶體521具有如下功能：根據藉由端子502B輸入的信號使端子504H和端子518處於導通狀態，將藉由端子518輸出的信號的電位設定為V1或V2。
下面，參照圖11說明圖10中的驅動電路的工作。圖11是示出本實施例中的驅動電路的工作的一個例子的時 序圖。注意，就圖10中的驅動電路的工作而言只說明電晶體519、電晶體520以及電晶體521的工作，就與圖7所示的驅動電路的元件的工作相同的部分而言適當地引用圖7中的驅動電路的工作的說明。假設將第一時鐘信號輸入到圖10中的端子503C而進行說明。另外，這裏，說明正反器電路內的電晶體都是N型電晶體的情況作為圖10所示的驅動電路的工作的一個例子。
在第一期間，除了圖7所示的電路的工作以外，還進行如下工作：藉由端子503C輸入Low狀態的第一時鐘信號602。此時，電晶體521變成開啟(on)狀態。
此時，節點515的電位604成為V1-Vth507，並且電晶體511變成開啟(on)狀態。再者，當電晶體511變成開啟(on)狀態時，電晶體520變成截止(off)狀態。
另外，當節點515的電位604成為V1-Vth507時，電晶體512變成開啟(on)狀態。
再者，此時藉由端子518輸出的輸出信號608的電位與藉由端子503C輸入的第一時鐘信號的電位V2或藉由端子504H施加的電位V2相同。如上所述的是第一期間的工作。
接著，在第二期間，除了圖7所示的電路的工作以外，還進行如下工作：藉由端子503C輸入High狀態的第一時鐘信號602。此時，電晶體521變成截止(off)狀態。
此時，節點515的電位604繼續為V1-Vth507，並且 電晶體511繼續處於開啟(on)狀態。當電晶體511繼續處於開啟(on)狀態時，電晶體520繼續處於截止(off)狀態。
再者，此時節點515繼續處於浮動狀態，節點515的電位604繼續為V1-Vth507。
再者，當節點515的電位604繼續為V1-Vth507，源極端子及汲極端子中的一個端子的電位成為第一時鐘信號602的電位V1時，根據利用電晶體519的閘極端子與源極端子及汲極端子中的另一個端子間的寄生電容的電容耦合，節點515的電位604隨著輸出信號608的電位而上升。此時，節點515的電位604上升到比第一時鐘信號602的電位V1加電晶體512的臨界值電壓(也稱為Vth512)的和或第一時鐘信號602的電位V1加電晶體519的臨界值電壓(也稱為Vth519)的和更大的數值，即V1+Vth512+Va或V1+vth519+Va(Va是任意正值)。
再者，當節點515的電位604為V1+Vth512+Va或V1+Vth519+Va時，電晶體519繼續處於開啟(on)狀態。
再者，此時藉由端子518輸出的輸出信號608的數值與藉由端子503C輸入的第一時鐘信號602的電位V1相同。上述工作是第二期間的工作。
接著，在第三期間，除了圖7所示的電路的工作以外，還進行如下工作：藉由端子503C輸入Low狀態的第一時鐘信號602。此時，電晶體521變成開啟(on)狀 態。
此時，節點516的電位605的數值與電位V2相同。當節點516的電位605為V2時，節點516變成浮動狀態。當節點516處於浮動狀態時，電晶體520繼續處於截止(off)狀態。
再者，此時藉由端子518輸出的輸出信號608的電位的數值與藉由端子504H施加的電位V2相同。上述工作是第三期間的工作。
接著，在第四期間，除了圖7所示的電路的工作以外，還進行如下工作：藉由端子503C輸入High狀態的第一時鐘信號602。此時，電晶體521變成截止(off)狀態。
此時，節點516的電位605成為V2+Vb，當節點516的電位605成為V2+Vb時，電晶體520變成開啟(on)狀態。
再者，節點515的電位604成為與藉由端子504B施加的電位V2相同的數值。當節點515的電位604成為V2時，電晶體519變成截止(off)狀態。
再者，此時藉由端子518輸出的輸出信號608的電位的數值與藉由端子504G施加的電位V2相同。上述工作是第四期間的工作。
接著，在第五期間，除了圖7所示的電路的工作以外，還進行如下工作：藉由端子503C輸入Low狀態的第一時鐘信號602。此時，電晶體521變成開啟(on)狀 態。
此時，當節點515的電位604成為V2時，電晶體519變成截止(off)狀態。
另外，當節點516的電位605成為V2時，電晶體520變成截止(off)狀態。
再者，此時藉由端子518輸出的輸出信號608的電位的數值與藉由端子504H施加的電位V2相同。上述工作是第五期間的工作。
如上所述，就圖10所示的驅動電路中的正反器電路而言，藉由利用多個輸出信號，將一個輸出信號輸出到下一級的正反器電路並將另一個輸出信號輸出到像素的電晶體的閘極端子，而能夠將偏差小的輸出信號輸出到正反器電路，能夠抑制工作不良。
再者，本實施例的驅動電路中的正反器電路，可以採用圖7中的結構和圖10中的結構組合的結構。下面，參照圖12說明本實施例的驅動電路中的正反器電路的其他結構。圖12是示出本實施例的驅動電路中的正反器電路的其他結構的電路圖。
作為圖12所示的本實施例中的驅動電路中的正反器電路的其他結構，除了圖7所示的電路結構以外，還有端子503D、端子504I、端子504J、端子504K、端子522、電晶體523、電晶體524、電晶體525以及電晶體526。
在圖12中使用與圖7同一附圖標記而表示的元件與圖7中的驅動電路相同，從而適當地引用圖7中的各元件 的說明。
另外，在圖12中，端子503D相當於圖10中的端子503C，端子504I相當於圖9中的端子504F，端子504J相當於圖10中的端子504G，端子504K相當於圖10中的端子504H，端子522相當於圖10中的端子518，電晶體523相當於圖9中的電晶體517，電晶體524相當於圖10中的電晶體519，電晶體525相當於圖10中的電晶體520，並且電晶體526相當於圖10中的電晶體521。對各元件的說明適當地引用圖9及圖10中的各元件的說明。
另外，圖12中的驅動電路的工作是圖9及圖10中的驅動電路的工作組合的工作，從而引用圖9及圖10中的驅動電路的工作的說明。
藉由採用圖12所示的上述結構，能夠得到圖9及圖10所示的驅動電路的效果。
另外，本實施例可以與其他實施例適當地組合。
實施例3
在本實施例中，說明應用本發明的實施例之一的驅動電路的顯示裝置的結構。
首先，參照圖13說明本實施例的顯示裝置的結構。圖13是示出本實施例的顯示裝置的結構的一個例子的方塊圖。
圖13所示的顯示裝置包括像素部700、信號線驅動電路701、掃描線驅動電路702、控制電路703、時鐘信 號產生電路704、信號線705A、信號線705B、掃描線706A、掃描線706B、掃描線706C、掃描線706D、時鐘信號線707以及時鐘信號線708。注意，在圖13所示的顯示裝置中，也將掃描線706A、掃描線706B、掃描線706C或掃描線706D簡單地稱為掃描線706，也將信號線705A、信號線705B簡單地稱為信號線705。另外，雖然在圖13中示出兩個信號線及四個掃描線，但是在本實施例的顯示裝置中對信號線及掃描線的個數沒有特別的限制，也可以採用具有其他個數的信號線及掃描線的結構。如果信號線及掃描線的個數變多，則也可以在增加了像素數的情況下進行顯示工作。
再者，像素部700具有多個像素709。注意，雖然在圖13中只圖示八個像素709，但是不局限於此。在本實施例的顯示裝置中，像素709也可以由其他個數的像素709構成。例如，如果是同一面積的像素部，藉由增加像素數而能夠進行清晰的顯示。
另外，像素部700中的像素709藉由多個信號線705中的任何一個信號線705電連接於信號線驅動電路701，並藉由多個掃描線706中的任何一個掃描線706電連接於掃描線驅動電路702。
再者，掃描線驅動電路702具有移位暫存器，移位暫存器包括成為第一正反器電路(也稱為第一級正反器電路)的正反器電路710A、成為第二正反器電路(也稱為第二級正反器電路)的正反器電路710B成為第三正反器 電路(也稱為第三級正反器電路)的正反器電路710C以及成為第四正反器電路(也稱為第四級正反器電路)的正反器電路710D。注意，也將正反器電路710A、正反器電路710B、正反器電路710C、正反器電路710D簡單地稱為正反器電路710。注意，在本實施例的顯示裝置中，正反器電路的個數不局限於圖13所示的正反器電路的個數，也可以為其他個數(N為自然數)。例如，藉由增加正反器電路的個數，能夠控制更多的信號線，從而對增大像素部的面積的情況有效。
另外，在本實施例的顯示裝置中，可以將上述實施例1至3中的任何一種正反器電路的結構應用於正反器電路710。在圖13所示的顯示裝置中，說明應用圖1的結構的正反器電路的情況作為一個例子。注意，雖然在圖13所示的顯示裝置中說明將本發明的實施例之一的驅動電路應用於掃描線驅動電路的例子，但是不局限於此，也可以在本實施例的顯示裝置中將本發明的實施例之一的驅動電路應用於信號線驅動電路。
例如，在具有N級(N是等於或大於2的自然數)的正反器電路710的情況下，在第一級的正反器電路中，圖1所示的端子100電連接於控制電路703，而圖1所示的端子105藉由第一掃描線706電連接於像素709。
在第N級的正反器電路710中，圖1所示的端子100電連接於第N-1級的正反器電路710的端子105，而圖1所示的端子105電連接於第N-1級的正反器電路710的圖 1所示的端子101，並藉由第K的掃描線706電連接於像素709。
另外，在奇數級的正反器電路710中，圖1所示的端子102藉由時鐘信號線708電連接於時鐘信號產生電路704，而圖1所示的端子103藉由時鐘信號線707電連接於時鐘信號產生電路704。
另外，在偶數級的正反器電路710中，圖1所示的端子102藉由時鐘信號線707電連接於時鐘信號產生電路704，而圖1所示的端子103藉由時鐘信號線708電連接於時鐘信號產生電路704。
下面，詳細地說明圖13所示的掃描線驅動電路702的結構。
再者，在圖13所示的掃描線驅動電路702中，正反器電路710A是：圖1所示的端子100電連接於控制電路703；圖1所示的端子102藉由時鐘信號線708電連接於時鐘信號產生電路704；圖1所示的端子103藉由時鐘信號線707電連接於時鐘信號產生電路704；圖1所示的端子105藉由掃描線706A電連接於像素709。
另外，正反器電路710B是：圖1所示的端子100電連接於正反器電路710A的端子105；圖1所示的端子102藉由時鐘信號線707電連接於時鐘信號產生電路704；圖1所示的端子103藉由時鐘信號線708電連接於時鐘信號產生電路704；圖1所示的端子105電連接於正反器電路710A的圖1所示的端子101，並藉由掃描線706B電連接 於像素709。
另外，正反器電路710C是：圖1所示的端子100電連接於正反器電路710B的端子105；圖1所示的端子102藉由時鐘信號線708電連接於時鐘信號產生電路704；圖1所示的端子103藉由時鐘信號線707電連接於時鐘信號產生電路704；圖1所示的端子105電連接於正反器電路710B的圖1所示的端子101，並藉由掃描線706C電連接於像素709。
另外，正反器電路710D是：圖1所示的端子100電連接於正反器電路710C的端子105；圖1所示的端子102藉由時鐘信號線707電連接於時鐘信號產生電路704；圖1所示的端子103藉由時鐘信號線708電連接於時鐘信號產生電路704；圖1所示的端子105電連接於正反器電路710C的圖1所示的端子101，並藉由掃描線706D電連接於像素709。
時鐘信號產生電路704藉由時鐘信號線707輸出第一時鐘信號，並藉由時鐘信號線708輸出第二時鐘信號。注意，因為第一時鐘信號及第二時鐘信號分別與上述實施例1中的第一時鐘信號及第二時鐘信號相同，所以適當地引用實施例1的說明。
從控制電路703輸出開始信號作為正反器電路開始工作的第一控制信號。注意，因為開始信號與上述實施例1中的第一控制信號相同，所以引用實施例1中的第一控制信號的說明。另外，控制電路703可以電連接於信號線驅 動電路701。藉由採用控制電路703與信號線驅動電路701電連接的結構，也能夠在信號線驅動電路701中使用控制信號進行所希望的工作。
下面，說明圖13所示的顯示裝置的工作。
首先，參照圖14說明掃描線驅動電路702的工作。圖14是示出圖13所示的顯示裝置中的掃描線驅動電路的工作的一個例子的時序圖。這裏，說明正反器電路由N型電晶體構成的情況作為一個例子。
圖13所示的掃描線驅動電路702的工作可以根據正反器電路的級數N分為T(T為自然數)個期間。這裏，作為一個例子，T=8，說明圖13所示的正反器電路710A至正反器電路710D的四個正反器電路的工作。
首先，在第一期間，對於正反器電路710A，從控制電路703藉由正反器電路710A的端子100輸入High狀態的開始信號801，藉由端子102輸入High狀態的第二時鐘信號803，並且藉由端子103輸入Low狀態的第一時鐘信號802。這裏，第一期間的工作相當於上述實施例1中的圖2所示的時序圖的第一期間的工作。
接著，在第二期間，對於正反器電路710A，從控制電路703藉由正反器電路710A的端子100輸入Low狀態的開始信號801，藉由端子102輸入Low狀態的第二時鐘信號803，並且藉由端子103輸入High狀態的第一時鐘信號802。此時，將High狀態的輸出信號804藉由端子105輸出到正反器電路710B的端子100及掃描線706A。
另外，在第二期間，對於正反器電路710B，藉由端子100輸入正反器電路710A的輸出信號804，藉由端子102輸入High狀態的第一時鐘信號802，並且藉由端子103輸入Low狀態的第二時鐘信號803。
接著，在第三期間，對於正反器電路710B，藉由端子100輸入Low狀態的輸出信號804，藉由端子102輸入Low狀態的第一時鐘信號802，並且藉由端子103輸入High狀態的第二時鐘信號803。此時，將High狀態的輸出信號805藉由端子105輸出到正反器電路710C的端子100、正反器電路710A的端子101以及掃描線706B。
另外，在第三期間，對於正反器電路710C，藉由端子100輸入High狀態的輸出信號805，藉由端子102輸入High狀態的第二時鐘信號803，並且藉由端子103輸入Low狀態的第一時鐘信號802。
接著，在第四期間，對於正反器電路710C，藉由端子100輸入Low狀態的輸出信號805，藉由端子102輸入Low狀態的第二時鐘信號803，並且藉由端子103輸入High狀態的第一時鐘信號802。此時，將High狀態的輸出信號806藉由端子105輸出到正反器電路710D的端子100、正反器電路710B的端子101以及掃描線706C。
另外，在第四期間，對於正反器電路710D，藉由端子100輸入High狀態的輸出信號806作為第一控制信號，藉由端子102輸入High狀態的第一時鐘信號802，並且藉由端子103輸入Low狀態的第二時鐘信號803。
接著，在第五期間，對於正反器電路710D，藉由端子100輸入Low狀態的輸出信號806作為第一控制信號，藉由端子102輸入Low狀態的第一時鐘信號802，並且藉由端子103輸入High狀態的第二時鐘信號803。此時，將輸出信號807藉由端子105輸出到下一級的正反器電路的端子100、正反器電路710C的端子101以及掃描線706D。上述工作是掃描線驅動電路的工作。
下面，說明像素部的工作。
首先，由掃描線驅動電路702選擇多個掃描線706中的任何一個。電連接於所選擇的掃描線706的像素709，由信號線驅動電路701藉由信號線705輸入信號，對顯示元件施加預定數值的電位，以進行顯示工作。再者，藉由依次選擇其他掃描線706，使其他像素同樣地進行顯示工作。上述工作是像素部的工作。
如上所述，本實施例中的顯示裝置以本發明的實施例之一的驅動電路作為掃描線驅動電路使用，從而在正反器電路被重定後能夠抑制信號值的變化，能夠抑制工作不良。另外，因為在各掃描線中能夠保持所希望的電位，所以能夠提高可靠性。
另外，可以將本實施例的顯示裝置應用於例如液晶顯示裝置。下面，說明應用於液晶顯示裝置的情況。
作為可以應用於本實施例的液晶顯示裝置的液晶元件的工作模式，可以採用TN(Twisted Nematic，即扭曲向列)模式、IPS(In-Plane-Switching，即平面內切換)模 式、FFS(Fringe Field Switching，即邊緣場切換)模式、MVA(Multi-domain Vertical Alignment，即多象限垂直配向)模式、PVA(Patterned Vertical Alignment，即垂直取向構型)模式、ASM(Axially Symmetric aligned Micro-cell，即軸對稱排列微胞)模式、OCB(Optical Compensated Birefringence，即光學補償彎曲)模式、FLC(Ferroelectric Liquid Crystal，即鐵電液晶)模式、AFLC(Antiferroelectric Liquid Crystal，即反鐵電液晶)模式等。
下面，說明可以應用於本實施例中的液晶顯示裝置的像素的結構及像素的工作。
首先，參照圖15A說明可以應用於本實施例中的液晶顯示裝置的像素的結構。圖15A是示出本實施例中的液晶顯示裝置的像素部結構的一個例子的電路圖。
圖15A所示的像素部具有像素750、佈線754、佈線755、佈線756以及佈線757，像素750具有電晶體751、液晶元件752以及電容器753。
電晶體751是：閘極端子電連接於佈線755，而源極端子及汲極端子中的一個端子電連接於佈線754。
液晶元件752是：具有第一端子、第二端子以及液晶層，第一端子電連接於電晶體751的源極端子及汲極端子中的另一個端子，而第二端子電連接於佈線757。
電容器753是：具有至少兩個端子，一個端子電連接於液晶元件752的第一端子，而另一端子電連接於佈線 756。
例如，佈線754可以用作信號線。信號線是用來將從像素外部輸入的預定電位的資料信號傳送到像素750的佈線。
佈線755可以用作掃描線。掃描線是用來控制電晶體751的開啟(on)狀態及截止(off)狀態的佈線。
佈線756可以用作電容線。電容線是用來將預定的電壓施加到電容器753的端子的佈線。
電晶體751可以用作開關。
電容器753可以用作儲存電容器。電容器753是用來在電晶體751處於截止(off)狀態時將施加到液晶元件752的電壓維持一定期間的電容器。
佈線757可以用作液晶元件752的對置電極。對置電極是用來將預定的電壓施加到液晶元件752的佈線。
注意，各佈線的功能不局限於此，而可以附加各種功能。例如，也可以藉由改變施加到用作電容線的佈線的電位而調整施加到液晶元件752的電壓。
另外，只要電晶體751用作開關，電晶體751的極性既可為P型又可為N型。
下面，參照圖15B說明可以應用於本實施例中的液晶顯示裝置的像素的其他結構。圖15B是示出本實施例中的液晶顯示裝置的像素部的其他結構的一個例子的電路圖。
圖15B所示的像素部的結構與圖15A所示的像素部的結構不同的點只在於省略佈線757，並且液晶元件752 的端子與電容器753的端子電連接，其他部分與圖15A所示的像素部相同。尤其是在液晶元件為水平電場模式(包括IPS模式、FFS模式)的情況下，較佳應用圖15B所示的像素部。這是因為如下緣故：在液晶元件為水平電場模式的情況下，因為可以在同一基板上形成成為液晶元件752的端子的一部分的電極及成為電容器753的端子的一部分的電極，所以容易電連接液晶元件752的電極與電容器753的電極。另外，藉由採用圖15B所示的像素部的結構，可以省略佈線757，從而能夠簡化製造步驟，能夠降低製造成本。
圖15A或圖15B所示的像素部可以採用將多個像素配置為矩陣形狀的結構。藉由採用該結構，形成液晶顯示裝置的顯示部，而能夠顯示各種圖像。
下面，參照圖15C說明具有多個像素的像素部的結構。圖15C是示出本實施例中的液晶顯示裝置的像素部的結構的一個例子的電路圖。
圖15C所示的像素部具有將圖15A所示的多個像素750配置為矩陣形狀的結構。在圖15C中，從像素部具有的多個像素中抽出四個像素而表示，並將位於i列j行(i和j為自然數)的像素表示為像素750_i，j。在圖15C所示的像素部中，像素750_i，j與佈線754_i、佈線755_j、佈線756_j電連接，像素750_i+1，j與佈線754_i+1、佈線755_j、佈線756_j電連接，像素750_i，j+1與佈線754_i、佈線755_j+1、佈線756_j+1電連接， 並且像素750_i+1，j+1與佈線754_i+1、佈線755_j+1、佈線756_j+1電連接。注意，在圖15C所示的像素部中，各佈線可以在屬於同一列或行的多個像素間共同使用。在圖15C所示的像素部中，佈線757是對置電極，對置電極是在所有像素中共同使用的，從而佈線757不以自然數i或j而表示。注意，在本實施例的液晶顯示裝置中，也可以採用圖15B所示的像素部的結構，從而即使有佈線757的記載，佈線757也不是必需的，也可以藉由與其他佈線共同使用等而省略。
圖15C所示的像素部的像素能夠根據各種方法而驅動。尤其是，藉由稱為交流驅動的方法驅動，而能夠抑制液晶元件的退化(圖像燒傷)。下面，參照圖15D說明藉由交流驅動而驅動圖15C所示的像素部的像素的情況下的工作。圖15D是示出圖15C所示的像素部的像素的工作的時序圖。注意，這裏說明採用交流驅動之一的點反轉驅動的工作作為圖15C所示的像素部的像素的工作。藉由採用點反轉驅動，能夠抑制在交流驅動的情況下發生的閃爍。
在圖15C所示的像素部的像素中，電連接於佈線755_j的像素中的開關在一個框期間的第j閘極選擇期間變成選擇狀態(開啟(on)狀態)，而在除此以外的期間變成非選擇狀態(截止(off)狀態)。然後，在第j閘極選擇期間後，出現第j+1閘極選擇期間。像這樣，依次進行掃描，從而在一個框期間內所有像素依次變成選擇狀 態。在圖15D所示的時序圖中，作為一個例子，當電位變成高狀態(High狀態)時，該像素中的開關變成選擇狀態，而當電位變成低狀態(Low狀態)時，該像素中的開關變成非選擇狀態。注意，上述情況是各像素中的電晶體為N型的情況，從而在使用P型電晶體的情況下，電壓和選擇狀態的關係與N型的情況相反。
在圖15D所示的時序圖中，在第k框(k為自然數)中的第j閘極選擇期間，對用作信號線的佈線754_i施加正的電位，而對佈線754_i+1施加負的電位。然後，在第k框中的第j+1閘極選擇期間，對佈線754_i施加負的電位，而對佈線754_i+1施加正的電位。然後，繼續對各信號線交替地施加其極性根據每個閘極選擇期間而反轉的信號。其結果是，在第k框中，對像素750_i，j施加正的電位，對像素750_i+1，j施加負的電位，對像素750_i，j+1施加負的電位，並且對像素750_i+1，j+1施加正的電位。然後，在第k+1框中，對各像素寫入其極性與在第k框中寫入的電位相反的電位作為資料。其結果是，在第k+1框中，對像素750_i，j施加負的電位，對像素750_i+1，j施加正的電位，對像素750_i，j+1施加正的電位，並且對像素750_i+1，j+1施加負的電位。像這樣，在同一框中相鄰的像素間施加其極性不相同的電位，並且在各像素中電位的極性根據每一框而反轉這一種驅動方法被稱為點反轉驅動。藉由點反轉驅動，能夠抑制液晶元件的退化，並能夠減少在所顯示的圖像整體或一部分均勻的 情況下看到的閃爍。另外，施加到包括佈線756_j、佈線756_j+1的所有佈線756的電壓可以為一定電壓。注意，在佈線754的時序圖中，雖然只表示電位的極性，但是在實際上根據所表示的極性而成為各種電位值。這裏，雖然說明極性根據每一個點(一個像素)而反轉的情況，但是不局限於此，而可以使極性根據每多個像素而反轉。例如，藉由使所寫入的電位的極性根據每兩個閘極選擇期間而反轉，可以降低寫入電位時的耗電量。除此以外，還可以使極性根據每一列而反轉(源極線反轉)或者使極性根據每一行而反轉(閘極線反轉)。
只要在一個框期間對像素750中的電容器753施加一定電壓，即可。這裏，因為在一個框期間的大部分中施加到用作掃描線的佈線755的信號處於Low狀態，即大致施加了一定電壓，所以可以將像素750中的電容器753的另一個端子連接於佈線755。圖15E示出電容器753的另一個端子與佈線755電連接的結構。
圖15E所示的像素部的像素結構與圖15C所示的像素部的像素結構不同的點在於省略佈線756，並且像素750內的電容器753的端子與前一行中的佈線755電連接。具體地說，像素750_i，j+1及像素750_i+1，j+1中的電容器753的端子電連接於佈線755_j。像這樣，藉由電連接像素750內的電容器753的端子與前一行中的佈線755，可以省略佈線756，從而佈線個數減少了，能夠提高像素的開口率。注意，也可以將電容器753的端子連接 於其他行中的佈線755，而不連接於前一行中的佈線755。另外，圖15E所示的像素部的像素的驅動方法可以與圖15C所示的像素部的像素的驅動方法相同。
另外，藉由使用電容器753及電連接於電容器753的另一個端子的佈線，能夠減小施加到用作信號線的佈線754的電壓。就此時的像素部的結構及驅動方法而言，參照圖15F及圖15G進行說明。
圖15F所示的像素部的結構與圖15A所示的像素部的結構不同的點在於在一個像素列中設置兩個佈線756，並且在相鄰的像素間交替進行與像素750中的電容器753的端子間的電連接。注意，將兩個佈線756分別稱為佈線756-1及佈線756-2。具體地說，在圖15F所示的範圍中，像素750_i，j中的電容器753的端子電連接於佈線756-1_j，像素750_i+1，j中的電容器753的端子電連接於佈線756-2_j，像素750_i，j+1中的電容器753的端子電連接於佈線756-2_j+1，並且像素750_i+1，j+1中的電容器753的端子電連接於佈線756-1_j+1。
例如，如圖15G所示，在第k框中對像素750_i，j寫入正的極性的電位的情況下，在第j閘極選擇期間使佈線756-1_j處於Low狀態，在第j閘極選擇期間結束後使佈線756-1_j變成High狀態。然後，在一個框期間繼續維持High狀態，在第k+1框中的第j閘極選擇期間寫入負的極性的電位之後使佈線756-1_j變成Low狀態。像這樣，藉由在對像素寫入正的極性的電位後使電連接於電容 器753的另一個端子的佈線的電位在正的方向上變化，能夠使施加到液晶元件的電位在正的方向上變化預定量。就是說，藉由上述變化，能夠減小寫入到像素中的電壓，從而能夠降低寫入信號時的耗電量。另一方面，在第j閘極選擇期間寫入負的極性的電位的情況下，藉由在對像素寫入負的極性的電位後使電連接於電容器753的另一個端子的佈線的電位在負的方向上變化，能夠使施加到液晶元件的電位在負的方向上變化預定量，從而與正的極性的情況同樣，能夠減小寫入到像素中的電壓。就是說，較佳地是，電連接於電容器753的另一個端子的佈線是在同一框的同一行中施加了正的極性的電位的像素與施加了負的極性的電位的像素間互不相同的。
圖15F所示的像素部示出如下例子：將佈線756-1電連接於第k框中寫入正的極性的電位的像素，並且將佈線756-2電連接於第k框中寫入負的極性的電位的像素。但是，這只是一個例子。例如，在採用根據每兩個像素而出現寫入正的極性的電位的像素與寫入負的極性的電位的像素的驅動方法的情況下，較佳根據每兩個像素而交替進行佈線756-1及佈線756-2的電連接。再者，還有對一個行中的所有像素寫入同一極性的電位的情況(閘極線反轉)，在此情況下，只要在每一個行中設置一個佈線756，即可。就是說，還可以在圖15C所示的像素部的像素結構中採用圖15F及圖15G所示的減小寫入到像素中的電壓的驅動方法。
下面，說明在液晶元件採用以MVA模式或PVA模式等為代表的垂直取向(VA)模式的情況下特別較佳的像素結構及其驅動方法。VA模式具有在製造時不需要摩擦處理、黑顯示時的光洩漏少、驅動電壓低等優點，但是還有當從斜方向看螢幕時圖像品質變差(視角窄)的問題。為了擴大VA模式的視角，採用在一個像素中具有多個副像素(子像素)的像素結構是有效的。下面，參照圖16A及圖16B說明在一個像素中具有多個副像素的像素結構。圖16A及圖16B是示出可以應用於本實施例中的液晶顯示裝置的像素的結構的一個例子的電路圖。
圖16A及圖16B所示的液晶顯示裝置中的像素部的像素750表示包括兩個副像素(副像素750-1及副像素750-2)的情況的一個例子。注意，一個像素中的副像素的個數不局限於兩個，而可以使用各種個數的副像素。副像素的個數越多，視角越寬。多個副像素可以採用相同的電路結構，這裏，假設所有副像素與圖15A所示的電路結構相同而進行說明。第一副像素750-1具有電晶體751-1、液晶元件752-1、電容器753-1，各元件的連接關係按照圖15A所示的電路結構設定。與此同樣，第二副像素750-2具有電晶體751-2、液晶元件752-2、電容器753-2，各元件的連接關係按照圖15A所示的電路結構設定。
圖16A所示的像素部具有如下結構：對於構成一個像素的兩個副像素，具有用作掃描線的兩個佈線755(佈線755-1、佈線755-2)、用作信號線的一個佈線754以及用 作電容線的一個佈線756。像這樣，藉由在兩個副像素間共通使用信號線及電容線，能夠提高開口率，能夠簡化信號線驅動電路，從而能夠降低製造成本並能夠減少液晶面板與驅動電路的連接部的個數，而能夠提高成品率。
圖16B所示的像素部具有如下結構：對於構成一個像素的兩個副像素，具有用作掃描線的一個佈線755、用作信號線的兩個佈線754(佈線754-1、佈線754-2)以及用作電容線的一個佈線756。像這樣，藉由在兩個副像素間共通使用信號線及電容線，能夠提高開口率，進而能夠減少整體的掃描線個數，從而在高清晰液晶面板中也能夠確保充分的每一個閘極線選擇期間，能夠對每個像素寫入適當的電壓。
下面，參照圖16C及16D說明只以液晶元件752的像素電極表示圖16B所示的像素部中的液晶元件752以示意性地表示各元件的電連接狀態的例子。
在圖16C及16D中，電極758-1表示第一像素電極，而電極758-2表示第二像素電極。在圖16C中，電極758-1相當於圖16B中的液晶元件752-1的第二端子，而電極758-2相當於圖16B中的液晶元件752-2的端子。就是說，電極758-1電連接於電晶體751-1的源極端子及汲極端子中的一個端子，而電極758-2電連接於電晶體751-2的源極端子及汲極端子中的一個端子。另一方面，在圖16D中，像素電極及電晶體的連接關係顛倒。就是說，電極758-1電連接於電晶體751-2的源極端子及汲極端子中 的一個端子，而電極758-2電連接於電晶體751-1的源極端子及汲極端子中的一個端子。
另外，藉由將圖16C及16D所示的像素分別交替地配置為矩陣形狀，能夠得到特別的效果。對於此時的像素部的結構及其驅動方法的一個例子，參照圖16E及16F進行說明。在圖16F所示的時序圖中，作為一個例子，當電位變成高狀態(High狀態)時，該像素中的開關變成選擇狀態，而當電位變成低狀態(Low狀態)時，該像素中的開關變成非選擇狀態。
圖16E所示的像素部具有如下結構：相當於像素750_i，j及像素750_i+1，j+1的部分採用圖16C所示的結構，而相當於像素750_i+1，j及像素750_i，j+1的部分採用圖16D所示的結構。在該結構中，藉由如圖16F所示的時序圖那樣驅動，在第k框的第j閘極選擇期間，對像素750_i，j的第一像素電極及像素750_i+1，j的第二像素電極寫入正的極性的電位，而對像素750_i，j的第二像素電極及像素750_i+1，j的第一像素電極施加負的極性的電位。再者，在第k框的第j+1閘極選擇期間，對像素750_i，j+1的第二像素電極及像素750_i+1，j+1的第一像素電極施加正的極性的電位，而對像素750_i，j+1的第一像素電極及像素750_i+1，j+1的第二像素電極施加負的極性的電位。在第k+1框中，各像素中的電壓的極性反轉。藉由進行上述工作，在包括副像素的像素結構中能夠實現相當於點反轉驅動的驅動，並能夠在一個框期間 使施加到信號線的電位的極性相同，從而能夠大幅度地降低對像素寫入資料時的耗電量。注意，施加到包括佈線756_j、佈線756_j+1的所有佈線756的電位可以為一定電位。
再者，藉由採用圖16G及16H所示的像素部的結構及其驅動方法，能夠減小寫入到像素中的電位的大小。電連接於每個像素具有的多個副像素的電容線根據每個副像素而不同。就是說，藉由圖16G及圖16H所示的像素部的結構及其驅動方法而在同一框內寫入同一極性的副像素在同一行內共同使用電容線，而在同一框內寫入不同極性的副像素在同一行內使用不相同的電容線。當各行的寫入結束時，在寫入了正的極性的電壓的副像素中使各電容線的電位在正的方向上變化，在寫入了負的極性的電壓的副像素中使各電容線的電位在負的方向上變化，從而能夠減小寫入到像素中的電壓的大小。具體地說，在各行中使用用作電容線的兩個佈線756(佈線756-1、佈線756-2)，像素750_i，j的第一像素電極藉由電容器電連接於佈線756-1_j，像素750_i，j的第二像素電極藉由電容器電連接於佈線756-2_j，像素750_i+1，j的第一像素電極藉由電容器電連接於佈線756-1_j，像素750_i+1，j的第二像素電極藉由電容器電連接於佈線756-2_j，像素750_i，j+1的第一像素電極藉由電容器電連接於佈線756-2_j+1，像素750_i，j+1的第二像素電極藉由電容器電連接於佈線756-1_j+1，像素750_i+1，j+1的第一像素電極藉由電 容器電連接於佈線756-2_j+1，像素750_i+1，j+1的第二像素電極藉由電容器電連接於佈線756-1_j+1。但是，這只是一個例子。例如，在採用根據每兩個像素而出現寫入正的極性的電壓的像素與寫入負的極性的電壓的像素的驅動方法的情況下，較佳根據每兩個像素而交替進行佈線756-1及佈線756-2的電連接。再者，還有對一個行中的所有像素寫入同一極性的電位的情況(閘極線反轉)，在此情況下，只要在每一個行中設置一個佈線756，即可。就是說，還可以在圖16E所示的像素部的結構中採用圖16G及圖16H所示的減小寫入到像素中的電壓的驅動方法。
本實施例可以與其他實施例適當地組合。
實施例4
在本實施例中，說明可以應用於構成本發明的實施例之一的驅動電路的電晶體的電晶體結構。
首先，參照圖17A和17B說明可以應用於構成本實施例的驅動電路的電晶體的電晶體結構。圖17A和17B是示出可以應用於本實施例的驅動電路的電晶體結構的截面示意圖，圖17A示出頂柵型電晶體的結構的一個例子，而圖17B示出底柵型電晶體的結構的一個例子。
圖17A所示的電晶體具有基板900、設置在基板900上並具有雜質區域901的半導體層902、覆蓋半導體層902的閘極絕緣膜903、隔著閘極絕緣膜903設置在半導 體層902的一部分上的閘極電極904、設置在閘極電極904及閘極絕緣膜903上並具有開口部的層間絕緣膜906、以及設置為藉由開口部接觸雜質區域901的一對電極，即電極905a及電極905b。
圖17B所示的電晶體具有基板907、設置在基板907上的閘極電極908、覆蓋閘極電極908的閘極絕緣膜910、設置在閘極絕緣膜910上的不設置有閘極電極908的部分中的半導體層911、設置在半導體層911上的具有N型導電類型的一對半導體層，即半導體層912a及半導體層912b、設置在一對半導體層中的一個半導體層，即半導體層912a上的電極913a、以及設置在一對半導體層中的另一個半導體層，即半導體層912b上的電極913b。
作為基板900及基板907，可以使用如玻璃基板、石英基板、矽基板、金屬基板或不銹鋼基板等的基板。除了上述基板以外，還可以使用撓性基板。撓性基板是能夠彎曲(撓性)的基板，例如由聚碳酸酯、聚芳酯、聚醚碸等製成的塑膠基板等。另外，作為基板900及基板907，可以使用如貼合膜(由聚丙烯、聚酯、乙烯、聚氟乙烯、氯乙烯等構成)、由纖維狀材料構成的紙、基材薄膜(聚酯、聚醯胺、無機蒸鍍薄膜、紙類等)等。
例如，可以使用非晶半導體膜、單晶半導體膜、多晶半導體膜或微晶(也稱為半非晶)半導體膜等，以形成半導體層902及半導體層911。另外，還可以層疊上述半導體膜，以形成半導體層902及半導體層911。另外，可以 使用氧化物半導體(例如IGZO(InGaZnO)等)作為半導體層。另外，半導體層可以藉由如濺射法、LPCVD法或電漿CVD法等方法而形成。另外，還可以使用藉由利用已知技術(固相生長法、雷射結晶化法、使用金屬催化劑的結晶化方法等)使非晶半導體膜結晶化而形成的具有結晶結構的半導體膜(結晶半導體膜)，例如多晶矽膜。
作為閘極絕緣膜903及閘極絕緣膜910，可以應用如氮化絕緣膜、氧化絕緣膜、包含氮的氧化絕緣膜等絕緣膜。例如，可以舉出氧氮化矽膜或氮氧化矽膜等。注意，氧氮化矽膜在其組成中氧的含量比氮的含量多，並且作為濃度範圍，包含55原子%至65原子%的氧、1原子%至20原子%的氮、25原子%至35原子%的矽、0.1原子%至10原子%的氫。另外，氮氧化矽膜在其組成中氮的含量比氧的含量多，並且作為濃度範圍，包含15原子%至30原子%的氧、20原子%至35原子%的氮、25原子%至35原子%的矽、15原子%至25原子%的氫。
作為半導體層912a及半導體層912b，可以使用具有N型導電類型並包含磷等作為雜質元素的半導體層。
作為閘極電極904及閘極電極908，例如可以使用由選自金、銀、鉑、鎳、矽、鎢、鉻、鉬、鐵、鈷、銅、鈀、碳、鋁、錳、鈦、鉭等中的一種元素或包含多個上述元素的合金構成的材料。另外，可以使用上述材料的單層或疊層形成閘極電極904及閘極電極908。作為包含多個上述元素的合金，可以應用如下合金：包含鋁、鈦的合 金；包含鋁、鈦、碳的合金；包含鋁及鎳的合金；包含鋁、碳的合金；包含鋁、鎳、碳的合金；包含鋁、鉬的合金；等等。另外，還可以使用氧化銦錫(ITO)、包含氧化矽的氧化銦錫(ITSO)、氧化銦氧化鋅(IZO)等透光材料。閘極電極904及閘極電極908可以藉由蒸鍍法、濺射法、CVD法、印刷法或液滴噴射法而形成。
作為層間絕緣膜906，例如可以應用氮化絕緣膜、氧化絕緣膜、包含氮的氧化絕緣膜等。
電極905a及905b、電極913a及913b用作源極電極或汲極電極。作為電極905a及905b、電極913a及913b，例如可以使用由選自金、銀、鉑、鎳、矽、鎢、鉻、鉬、鐵、鈷、銅、鈀、碳、鋁、錳、鈦、鉭等中的一種元素或包含多個上述元素的合金構成的材料。另外，可以使用上述材料的單層或疊層形成電極905a及905b、電極913a及913b。作為包含多個上述元素的合金，可以應用如下合金：包含鋁、鈦的合金；包含鋁、鈦、碳的合金；包含鋁及鎳的合金；包含鋁、碳的合金；包含鋁、鎳、碳的合金；包含鋁、鉬的合金；等等。另外，還可以使用氧化銦錫(ITO)、包含氧化矽的氧化銦錫(ITSO)、氧化銦氧化鋅(IZO)等透光材料。電極905a及905b、電極913a及913b也可以分別使用互不相同的材料而形成。另外，電極905a及905b、電極913a及913b可以藉由蒸鍍法、濺射法、CVD法、印刷法或液滴噴射法而形成。
如上所述，可以藉由應用上述結構的電晶體中的任何一種而構成本發明的實施例之一的驅動電路。
下面，參照圖18說明底柵型電晶體的其他結構作為可以應用於本發明的實施例之一的驅動電路的電晶體。圖18是示出可以應用於構成本實施例中的驅動電路的電晶體的電晶體結構的一個例子的截面示意圖。
圖18所示的電晶體具有基板1000、設置在基板1000上的閘極電極1001、覆蓋閘極電極1001的閘極絕緣膜1002、隔著閘極絕緣膜1002設置在閘極電極1001上的微晶半導體層1003、設置在微晶半導體層1003上的緩衝層1004、設置在緩衝層1004上的一對半導體層，即半導體層1005a及半導體層1005b、設置在一對半導體層中的一個半導體層，即半導體層1005a上的電極1006a、以及設置在一對半導體層中的另一個半導體層，即半導體層1005b上的電極1006b。
作為基板1000，可以使用適用於上述圖17A及17B中的基板900及基板907的基板。
作為閘極電極1001，可以使用適用於上述圖17A及17B中的閘極電極904及閘極電極908的材料及結構。
作為閘極絕緣膜1002，可以使用適用於上述圖17A及17B中的閘極絕緣膜903及閘極絕緣膜910的材料。
微晶半導體層1003是具有非晶與結晶結構(包括單晶、多晶)的中間結構的半導體的層。該半導體是具有在自由能方面上穩定的第三狀態的半導體，並是短程有序且 晶格畸變的結晶半導體，其中粒徑為0.5至50nm，較佳為1至20nm的柱狀或針狀結晶沿相對於基板表面的法線方向生長。例如，可以應用微晶矽等作為微晶半導體層1003。
另外，因為微晶半導體層1003當意圖性地不添加以價電子控制為目的的雜質元素時顯示弱N型的導電性，所以較佳在與成膜同時或成膜之後將賦予P型的雜質元素添加到用作薄膜電晶體的通道形成區的微晶半導體層，來控制臨界值電壓Vth。作為賦予P型的雜質元素，典型有硼，並且藉由以1ppm至1000ppm、較佳為1ppm至100ppm的比例將B2H6、BF3等雜質氣體混入氫化矽來形成，即可。並且，將硼的濃度設定為例如1×1014atoms/cm3至6×1016atoms/cm3，即可。
另外，較佳將微晶半導體層1003的氧濃度設定為等於或小於1×1019cm-3、較佳為等於或小於5×1018cm-3，而將氮及碳的濃度設定為等於或小於5×1018cm-3、較佳為等於或小於1×1018cm-3。藉由降低有可能混入到微晶半導體層1003中的氧、氮及碳的濃度，可以防止微晶半導體層1003的通道形成區成為N型半導體。此外，當這些混入的濃度在元件之間不同時，在臨界值電壓Vth發生不均勻性。因此，藉由降低這些的濃度，可以減少基板中的臨界值電壓Vth的不均勻性。
另外，與緩衝層1004相比，微晶半導體層1003的載流子遷移率較高。因此，藉由使用通道形成區域包含微晶 半導體的薄膜電晶體作為顯示裝置的驅動電路中的電晶體，能夠減小通道形成區域的面積，即薄膜電晶體的面積，從而能夠減小電路的面積，能夠使顯示裝置之邊框變窄。
藉由在微晶半導體層1003上設置緩衝層1004，能夠使電晶體的截止電流值比微晶半導體層1003為單層結構的情況下更低。作為緩衝層1004，例如可以使用非晶矽等。
半導體層1005a及半導體層1005b使用包含具有N型或P型導電類型的雜質元素的半導體層而構成。作為包含雜質元素的半導體層，例如可以舉出非晶矽等。另外，只要在導電類型為N型的情況下以磷作為雜質元素添加，在導電類型為P型的情況下以硼作為雜質元素添加，即可。另外，半導體層1005a及半導體層1005b可以使用微晶半導體材料或非晶半導體材料而形成。半導體層1005a及半導體層1005b的厚度較佳為等於或大於2nm且等於或小於50nm。藉由將半導體層1005a及半導體層1005b的厚度減薄，能夠提高產率。
電極1006a及電極1006b用作源極電極或汲極電極，作為電極1006a及電極1006b，可以使用適用於上述圖17A及17B中的電極905a及905b、電極913a及913b的材料。
下面，參照圖19A至圖21H說明圖18所示的電晶體的製造方法。圖19A至圖21H是示出本實施例的電晶體 的製造方法的截面示意圖。注意，就具有微晶半導體膜的薄膜電晶體而言，N型電晶體的遷移率比P型電晶體高。因為能夠抑制步驟數量，所以較佳使在同一基板上形成的薄膜電晶體均為同一極性。因此，在本實施例中，說明N型電晶體的製造方法。
首先，如圖19A所示，在基板1000上形成導電膜1007。在本實施例中，作為導電膜1007形成鋁膜與鉬膜的疊層膜。導電膜1007可以藉由如濺射法或真空蒸鍍法等方法而形成。
接著，如圖19B所示，蝕刻導電膜1007的一部分，以形成閘極電極1001。更具體地說，在導電膜1007上藉由光刻技術或噴墨法形成抗蝕劑，並以抗蝕劑為掩模選擇性地蝕刻導電膜1007，從而可以形成閘極電極1001。在這個步驟中，例如可以同時形成掃描線(圖13中的掃描線706等)。另外，較佳在蝕刻後去除抗蝕劑。
另外，藉由蝕刻而形成的閘極電極1001的端部較佳為錐形。藉由將閘極電極1001的端部形成為錐形，能夠提高在後面步驟中將要形成在閘極電極1001上的層的覆蓋率。
接著，如圖19C所示，覆蓋閘極電極1001地形成閘極絕緣膜1002。閘極絕緣膜1002可以藉由如CVD法或濺射法等方法而形成。在本實施例中，作為一個例子，藉由形成氮化膜或氮氧化膜及氧化膜或氧氮化膜的疊層膜，形成閘極絕緣膜1002。
再者，在閘極絕緣膜1002上形成微晶半導體膜1008。例如，微晶半導體膜1008可以藉由使用頻率為幾十MHz至幾百MHz的高頻電漿CVD法或頻率為等於或大於1GHz的微波電漿CVD裝置而形成。在使用頻率為等於或大於1GHz的微波電漿CVD裝置產生的電漿中，電子密度高，且由原料氣體產生多個自由基而供應給基板1000，所以基板的表面上的自由基反應被促進，而可以提高微晶半導體膜1008的成膜速度。再者，由多個微波產生裝置、以及多個介質板構成的微波電漿CVD裝置可以穩定地產生大面積電漿。由此，也可以在大面積基板上形成對於膜質具有高均勻性的層，同時可以提高批量生產性(生產率)。在本實施例中，作為一個例子，說明製造微晶矽作為微晶半導體膜的情況。下面，說明微晶半導體膜1008的具體製造方法。
例如，微晶半導體膜1008可以使用氫稀釋SiH4、Si2H6等的氫化矽形成。或者，除了使用氫化矽及氫之外，還可以使用選自氦、氬、氪、氖中的一種或多種稀有氣體元素進行稀釋，來形成。將氫的流量比設定為氫化矽的等於或大於5倍且等於或小於200倍、較佳為等於或大於50倍且等於或小於150倍、更較佳為100倍。此外，也可以使用SiH2Cl2、SiHCl3、SiCl4、SiF4等而代替氫化矽。
此外，在形成微晶半導體膜1008的情況下，從該膜的下方向上方進行結晶生長，來形成針狀結晶。這是因為 以擴大結晶面的方式結晶生長的緣故。然而，即使在如此結晶生長的情況下，微晶半導體層的成膜速度也是非晶半導體層的成膜速度的等於或大於1%且等於或小於10%左右。
再者，在本實施例中，較佳在形成微晶半導體膜1008之後進行從微晶半導體膜1008的表面一側照射雷射的處理(也稱為LP(Laser process)處理)。下面，具體地說明LP處理。
在LP處理中，較佳以不使微晶半導體膜1008熔化的能量密度照射雷射。就是說，LP處理是藉由利用輻射加熱且不使微晶半導體膜1008熔化而進行的引起固相結晶生長的。就是說，它是利用堆積了的微晶半導體膜1008不成為液相的臨界區域的，並且在該意思上也可以稱為“臨界生長”。
上述雷射可以作用到微晶半導體膜1008和閘極絕緣膜1002的介面。由此，可以以在微晶半導體膜1008的表面一側的結晶為核，從該表面向閘極絕緣膜1002的介面進展固相結晶生長，而形成大致為柱狀的結晶。利用LP處理的固相結晶生長不是擴大結晶粒徑的，而是改善層的厚度方向上的結晶性的。
在上述LP處理中，藉由將雷射聚焦為長矩形(成形為線狀雷射光束)，例如可以利用一次雷射光束掃描處理在730mm×920mm的玻璃基板上的微晶半導體膜1008。在此情況下，將使線狀雷射光束彼此重疊的比例(重疊率) 設定為0%至90%、較佳為0%至67%，來進行。由此，縮短對於一個基板需要的處理時間，而可以提高生產率。但是，雷射光束的形狀不局限於線狀，當採用面狀雷射光束時，也可以同樣地進行處理。此外，在本LP處理中對所述玻璃基板的尺寸沒有限制，而可以使用各種尺寸的基板。藉由進行LP處理，微晶半導體膜1008和閘極絕緣膜1002的介面區域的結晶性得到改善，而可以提高具有底柵結構的電晶體的電特性。
根據這種臨界生長，不形成發生在現有的低溫多晶矽的表面的凹凸(稱為皺紋的凸狀體)，而LP處理後的矽表面保持平滑性。
從而，藉由在成膜後直接使雷射起作用而得到的微晶半導體膜1008在其生長機理及形成的層的膜質上顯然不同於現有的只堆積的微晶半導體膜、以及在堆積後利用傳導加熱而改變了其性質的微晶半導體膜。
接著，如圖20D所示，在微晶半導體膜1008上形成非晶半導體膜1009。
非晶半導體膜1009可以藉由使用SiH4、Si2H6等氫化矽且利用電漿CVD法來形成。此外，可以藉由利用選自氦、氬、氪及氖中的一種或多種稀有氣體元素稀釋上述氫化矽而使用，來形成非晶半導體膜1009。可以藉由使用氫化矽的流量的等於或大於1倍且等於或小於20倍，較佳為等於或大於1倍且等於或小於10倍，更較佳為等於或大於1倍且等於或小於5倍的流量的氫，來形成包括氫 的非晶半導體膜1009。此外，可以藉由使用上述氫化矽、氮或氨，來形成包括氮的非晶半導體膜1009。此外，可以藉由使用上述氫化矽、包括氟、氯、溴或碘的氣體(F2、Cl2、Br2、I2、HF、HCl、HBr、HI等)，來形成包括氟、氯、溴或碘的非晶半導體膜1009。此外，可以使用SiH2Cl2、SiHCl2、SiCl2、SiF2等，而代替氫化矽。此外，將該非晶半導體膜1009的厚度設定為等於或大於100nm且等於或小於500nm，較佳為等於或大於150nm且等於或小於400nm，更較佳為等於或大於200nm且等於或小於300nm。此時，供給微晶半導體膜1008氫。就是說，藉由在微晶半導體膜1008上堆積非晶半導體膜1009，能夠將氫擴散到微晶半導體膜108中以飽和懸空鍵。
此外，非晶半導體膜1009也可以藉由將非晶半導體用作靶子且在氫或稀有氣體中進行濺射而形成。此時，藉由將氨、氮或N2O包括在氣氛中，可以形成包括氮的非晶半導體膜。另外，藉由將包括氟、氯、溴或碘的氣體(F2、Cl2、Br2、I2、HF、HCl、HBr、HI等)包括在氣氛中，可以形成包括氟、氯、溴或碘的非晶半導體膜。
此外，也可以在形成非晶半導體膜1009之後，利用氫電漿、氮電漿、或鹵素電漿對非晶半導體膜1009的表面進行處理，來使非晶半導體膜1009的表面氫化、氮化、或鹵化。或者，也可以利用氦電漿、氖電漿、氬電漿、氪電漿等對非晶半導體膜1009的表面進行處理。
另外，非晶半導體膜1009較佳不包括晶粒。因此，在利用頻率為幾十MHz至幾百MHz的高頻電漿CVD法、或微波電漿CVD法來形成的情況下，較佳控制成膜條件以取得不包括晶粒的非晶半導體膜1009。
另外，以不包括賦予一種導電類型的雜質諸如磷、硼等的方式形成非晶半導體膜1009。尤其是，為了控制臨界值而添加到微晶半導體膜1008中的硼或磷較佳不混入非晶半導體膜1009。例如，在非晶半導體膜1009包括磷的情況下，在微晶半導體層1003和非晶半導體膜1009之間形成PN接面。此外，在非晶半導體膜1009包括硼的情況下，在非晶半導體膜1009與半導體層1005a及半導體層1005b之間形成PN接面。或者，藉由硼和磷都混入，發生複合中心，而成為發生漏電流的原因。藉由非晶半導體膜1009不包括賦予一種導電類型的這些雜質，可以消除漏電流的發生區域，而可以謀求實現漏電流的減少。此外，藉由在半導體層1005a及1005b與微晶半導體層1003之間具有不添加有賦予一種導電類型的雜質諸如磷、硼等的非晶半導體膜1009，可以防止分別包括在成為通道形成區的微晶半導體層103、成為源區及汲區的一部分的半導體層1005a及1005b的雜質的擴散。
再者，在非晶半導體膜1009上形成半導體膜1010。在賦予N型導電類型的情況下，添加如磷等雜質元素。在添加磷的情況下，可以藉由對氫化矽加入PH3等的氣體而添加磷。另外，在賦予P型導電類型的情況下，添加如硼 等雜質元素。在添加硼的情況下，可以藉由對氫化矽加入B2H6等的氣體而添加硼。
在本實施例中，較佳連續形成閘極絕緣膜1002、微晶半導體膜1008以及非晶半導體膜1009。更較佳地是，連續形成閘極絕緣膜1002、微晶半導體膜1008、非晶半導體膜1009以及半導體膜1010。藉由連續成膜，各薄膜不接觸於大氣，從而能夠形成各疊層介面而不受到大氣成分或漂浮在大氣中的雜質元素的污染，能夠降低使用各薄膜而形成的薄膜電晶體的電特性的不均勻性，而能夠成品率高地製造可靠性高的驅動電路。
接著，選擇性地蝕刻微晶半導體膜1008、非晶半導體膜1009以及半導體膜1010。
具體地說，首先在半導體膜1010的一部分形成抗蝕劑。抗蝕劑藉由如光刻技術或噴墨法等方法而形成。
接著，以抗蝕劑作為掩模而選擇性地蝕刻微晶半導體膜1008、非晶半導體膜1009以及半導體膜1010。此時，藉由蝕刻如圖20E所示那樣形成微晶半導體層1003。注意，較佳在蝕刻後去除抗蝕劑。
另外，在該蝕刻處理中，較佳進行蝕刻，以便使層疊有微晶半導體膜、非晶半導體膜以及雜質半導體膜的層的端部具有錐形形狀。將錐形角設定為等於或大於30°且等於或小於90°、較佳為等於或大於40°且等於或小於80°。藉由進行蝕刻以使端部具有錐形形狀，不但能夠防止半導體膜1010和微晶半導體膜1008直接接觸，而且能夠確保 在端部的這些層的距離，而能夠減少在端部的漏電流。
另外，藉由使端部具有錐形形狀，可以提高在後面的步驟中形成在這些上的層的覆蓋性。
接著，如圖20F所示，在半導體膜1010上形成導電膜1011。
導電膜1011藉由如濺射法或真空蒸鍍法等方法形成。此外，導電膜1011也可以藉由絲網印刷法或噴墨法等噴出銀、金或銅等導電奈米膏且進行焙燒來形成。
然後，蝕刻導電膜1011。具體地說，首先在半導體膜1011上選擇性地形成抗蝕劑。接著，以抗蝕劑作為掩模而蝕刻導電膜1011。此時，如圖21G所示，形成一對電極1006a及電極1006b。
接著，蝕刻半導體膜1010及非晶半導體膜1009。藉由蝕刻，如圖21H所示那樣形成緩衝層1004、一對半導體層1005a及1005b。
此時，所形成的緩衝層1004因其一部分被蝕刻而形成有凹部，較佳地是，以重疊於凹部的非晶半導體膜1009的一部分殘存的厚度來形成。藉由蝕刻而殘存的部分(重疊於凹部的部分)的蝕刻後的厚度較佳為蝕刻前的厚度的一半左右。此外，如上所述，蝕刻前的厚度為等於或大於100nm且等於或小於500nm、較佳為等於或大於150nm且等於或小於400nm、更較佳為等於或大於200nm且等於或小於300nm。緩衝層1004用作微晶半導體層1003的蝕刻阻止物。
另外，在本實施例中，可以使電極1006a及電極1006b的端部與半導體層1005a及1005b的端部不對齊。因此，電極1006a及電極1006b的端部之間的距離變大，且源極電極及汲極電極的一者與源極電極及汲極電極的另一者之間的距離十分變大，能夠減少漏電流，而能夠防止短路。另外，因為電極1006a及電極1006b的端部與半導體層1005a及1005b的端部不對齊，所以不容易在電極1006a及電極1006b的端部與半導體層1005a及1005b的端部中發生電場集中。因此，能夠製造可靠性高、截止電流小、絕緣耐壓高的薄膜電晶體。
藉由上述步驟，能夠製造圖18所示的薄膜電晶體。
如圖18所示的例子那樣，包含微晶半導體層的電晶體的可靠性比只使用非晶半導體層的電晶體更高，從而藉由將包含微晶半導體層的電晶體應用於本發明的實施例之一的驅動電路，能夠抑制工作不良。
本實施例可以與其他實施例適當地組合。
實施例5
在本實施例中說明將本發明的實施例之一的顯示裝置用於顯示部的電子設備。
本發明的實施例之一的顯示裝置可以用於各種電子設備的顯示部。作為可以應用本發明的實施例之一的顯示裝置的電子設備的例子可以舉出如下：影像拍攝裝置如攝像機、數位照相機等；護目鏡型顯示器(頭盔顯示器)；導 航系統；音頻再現裝置(汽車音響、音響元件等)；筆記本式個人電腦；遊戲機；手機；可攜式資訊終端(包括安裝有可攜式電腦、可攜式音樂播放器、可攜式遊戲機、電子圖書、或組裝電腦並且藉由進行多個資料處理而具有多個功能的裝置)；具備記錄媒體的圖像再現裝置(具體而言，能夠再現記錄媒體如數位通用磁片(DVD)等並具有可以顯示其圖像的顯示器的裝置)等。參照圖22A至22H及圖23A至23C說明上述電子設備的具體例子。在圖22A至22H及圖23A至23C中示出本實施例中的電子設備的結構。
圖22A為一種顯示裝置，包括框體1101、支撐台1102、顯示部1103、揚聲器部1104、和視頻輸入端子1105等。本發明的實施例之一的顯示裝置可以用於顯示部1103。另外，顯示裝置包括個人電腦用、TV廣播接收用、廣告顯示用等的所有顯示裝置。
圖22B為一種數位相機，包括主體1111、顯示部1112、圖像接收部1113、操作鍵1114、外部連接埠1115、和快門按鈕1116等。本發明的實施例之一的顯示裝置可以用於顯示部1112。
圖22C為一種筆記本式個人電腦，包括主體1121、框體1122、顯示部1123、鍵盤1124、外部連接埠1125、和指向裝置1126等。本發明的實施例之一的顯示裝置可以用於顯示部1123。
圖22D為一種可攜式電腦，包括主體1131、顯示部 1132、開關1133、操作鍵1134、和紅外線埠1135等。本發明的實施例之一的顯示裝置可以用於顯示部1132。
圖22E為一種具備記錄媒體的可攜式圖像再現裝置(具體地為DVD再現裝置)，包括主體1141、框體1142、顯示部A1143、顯示部B1144、記錄媒體(DVD等)讀取部1145、操作鍵1146、和揚聲器部1147等。顯示部A1143主要顯示圖像資訊，而顯示部B1144主要顯示文字資訊。本發明的實施例之一的顯示裝置可以用於這些顯示部A1143、顯示部B1144。另外，具備記錄媒體的圖像再現裝置還包括家庭用遊戲機等。
圖22F為一種護目鏡型顯示器(頭盔顯示器)，包括主體1151、顯示部1152、和臂部1153。本發明的實施例之一的顯示裝置可以用於顯示部1152。
圖22G為一種攝像機，包括主體1161、顯示部1162、框體1163、外部連接埠1164、遙控器接收部1165、圖像接收部1166、電池1167、聲音輸入部1168、和操作鍵1169、目鏡部1170等。本發明的實施例之一的顯示裝置可以用於顯示部1162。
圖22H為一種手機，包括主體1171、框體1172、顯示部1173、聲音輸入部1174、聲音輸出部1175、操作鍵1176、外部連接埠1177、和天線1178等。本發明的實施例之一的顯示裝置可以用於顯示部1173。另外，顯示部1173可以藉由在黑色背景上顯示白色文字，而抑制手機消耗的電流。
圖23A至23C為具有多個功能的可攜式資訊終端的一例。圖23A為可攜式資訊終端的正視圖，圖23B為可攜式資訊終端的後視圖，圖23C為可攜式資訊終端的展開圖。以圖23A至23C為一例的可攜式資訊終端可以具有多個功能。例如，除了電話功能以外，還可以組裝電腦而具有各種資料處理功能。
圖23A至23C所示的可攜式資訊終端由框體1180及框體1181的兩個框體構成。框體1180具備顯示部1182、揚聲器1183、麥克風1184、操作鍵1185、指向裝置1186、相機用透鏡1187、外部連接端子1188、耳機端子1189等，框體1181具備鍵盤1190、外部儲存槽1191、相機用透鏡1192、和燈1193等。另外，在框體1181中組裝天線。
另外，除了上述結構以外，還可以安裝有非接觸IC晶片、小型記錄裝置等。
本發明的實施例之一的顯示裝置可以用於顯示部1182，並且其顯示方向根據使用方式而適當地改變。另外，由於在與顯示部1182同一個表面上具有相機用透鏡1187，所以可以進行視頻通話。另外，使用顯示部1182作為取景器，使用相機用透鏡1192及燈1193拍攝靜止圖像及運動圖像。揚聲器1183及麥克風1184不局限於聲音通話，還可以用於視頻通話、錄音、再生等的用途。操作鍵1185可以進行電話的發送和接受、電子郵件等的簡單的資訊輸入、螢幕的滾動、以及游標移動等。再者，彼此 重疊的框體1180和框體1181(圖23A)滑動而如圖23C那樣展開並可以用作可攜式資訊終端。在此情況下，可以使用鍵盤1190和指向裝置1186進行順利操作。外部連接端子1188可以與AC整流器及各種電纜如USB電纜等連接，並且可以充電及與個人電腦等進行資料通訊。另外，藉由將記錄媒體插入外部儲存槽1191中，可以對應於更大量資料的保存及移動。
另外，除了上述功能以外還可以具有紅外線通訊功能、電視接收功能等的可攜式資訊終端。
如上所述，本發明的實施例之一的顯示裝置可以用作如上所述的各種電子設備的顯示部。
另外，本實施例可以與其他實施例適當地組合。
本發明說明根據2008年6月17日在日本專利局申請的日本專利申請編號2008-157400而製造，所申請內容包括在本發明說明中。
100、101、102A、102B‧‧‧端子
103A、103B、104A、104B‧‧‧端子
104C、104D、104E、104F、104G‧‧‧端子
105‧‧‧端子
106、107、108、109、110、111‧‧‧電晶體
112、113、114、115、116‧‧‧電晶體
117、118、119‧‧‧節點

Claims (2)

  1. 一種驅動電路，包括：
    包括多個正反器電路的移位暫存器，各正反器電路皆包括第一電晶體至第八電晶體，
    其中，該第一電晶體之源極和汲極中的一者被電連接至第一佈線，
    其中，該第一電晶體之該源極和該汲極中的另一者被電連接至第二佈線，
    其中，該第二電晶體之源極和汲極中的一者被電連接至第三佈線，
    其中，該第二電晶體之該源極和該汲極中的另一者被電連接至該第二佈線，
    其中，該第三電晶體之源極和汲極中的一者被電連接至該第三佈線，
    其中，該第三電晶體之該源極和該汲極中的另一者被電連接至該第二佈線，
    其中，該第三電晶體之閘極被電連接至第四佈線，
    其中，該第四電晶體之源極和汲極中的一者被電連接至第五佈線，
    其中，該第四電晶體之該源極和該汲極中的另一者被電連接至該第一電晶體之閘極，
    其中，該第四電晶體之閘極被電連接至該第五佈線，
    其中，該第五電晶體之源極和汲極中的一者被電連接至該第五佈線，
    其中，該第五電晶體之該源極和該汲極中的另一者被電連接至該第一電晶體之該閘極，
    其中，該第五電晶體之閘極被電連接至該第四佈線，
    其中，該第六電晶體之源極和汲極中的一者被電連接至該第三佈線，
    其中，該第六電晶體之該源極和該汲極中的另一者被電連接至該第一電晶體之該閘極，
    其中，該第六電晶體之閘極被電連接至該第二電晶體之閘極，
    其中，該第七電晶體之源極和汲極中的一者被電連接至該第三佈線，
    其中，該第七電晶體之該源極和該汲極中的另一者被電連接至該第二電晶體之該閘極，
    其中，該第七電晶體之閘極被電連接至該第一電晶體之該閘極，
    其中，該第八電晶體之源極和汲極中的一者被電連接至該第三佈線，
    其中，該第八電晶體之該源極和該汲極中的另一者被電連接至該第一電晶體之該閘極，
    其中，該第八電晶體之閘極被電連接至第六佈線，
    其中，第一時鐘信號被輸入至該第一佈線，
    其中，低狀態電位被輸入至該第三佈線，
    其中，第二時鐘信號被輸入至該第四佈線，
    其中，第一信號被輸入至該第五佈線，
    其中，第二信號被輸入至該第六佈線，並且
    其中，該第一信號和該第二信號不同時被設定為高狀態。
  2. 一種半導體裝置，包括：
    第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體、第七電晶體、第八電晶體、第九電晶體、第十電晶體、第十一電晶體、及第十二電晶體，
    其中，該第一電晶體、該第二電晶體、該第三電晶體、該第四電晶體、該第五電晶體、該第六電晶體、該第七電晶體、該第八電晶體、該第九電晶體、該第十電晶體、該第十一電晶體、及該第十二電晶體各自包括源極、汲極、和閘極，
    其中，該第一電晶體之該閘極、該第二電晶體之該閘極、該第三電晶體之該源極和該汲極中的一者、該第四電晶體之該源極和該汲極中的一者、該第五電晶體之該源極和該汲極中的一者、該第十一電晶體之該源極和該汲極中的一者、和該第十二電晶體之該閘極互相電連接，
    其中，該第四電晶體之該閘極、該第四電晶體之該源極和該汲極中的另一者、和該第十電晶體之該閘極互相電連接，
    其中，該第三電晶體之該閘極、該第六電晶體之該閘極、該第七電晶體之該閘極、和該第十二電晶體之該源極和該汲極中的一者互相電連接，
    其中，該第二電晶體之該源極和該汲極中的一者、該第六電晶體之該源極和該汲極中的一者、和該第八電晶體之該源極和該汲極中的一者被電連接至像素和正反器電路中的一者，
    其中，該第一電晶體之該源極和該汲極中的一者、該第七電晶體之該源極和該汲極中的一者、和該第九電晶體之該源極和該汲極中的一者被電連接至該像素和該正反器電路中的另一者，
    其中，該第十電晶體之該源極和該汲極中的一者和該第十一電晶體之該閘極互相電連接，並且
    其中，該第八電晶體之該閘極和該第九電晶體之該閘極互相電連接。
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