JP5883119B2 - エッジコネクタを有する積層チップ・オン・ボードモジュール - Google Patents

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    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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Description

［関連出願の相互参照］
本願は、２０１１年４月２１日に出願された米国仮特許出願第６１／４７７，８２０号および２０１１年１１月２９日に出願された米国特許出願第１３／３０６，２０３号の出願日の利得を主張するものであり、これらの開示内容は、参照することによって、ここに含まれるものとする。以下の本願の譲渡人に譲渡された出願：いずれも２０１１年４月２１日に出願された米国仮特許出願第６１／４７７，８７７号、第６１／４７７，８８３号、および第６１／４７７，９６７号も、参照することによって、ここに含まれるものとする。
［発明の分野］
本発明は、積層超小型電子アセンブリ、このようなアセンブリを製造する方法、およびこのようなアセンブリに有用な構成要素に関する。
半導体チップは、一般的に、個々の予めパッケージ化されたユニットとして供給されている。標準的なチップは、チップの内部回路に接続された接点を有する大きな前面を備えた平坦な矩形体を有している。各チップは、典型的には、パッケージ内に実装され、該パッケージが、印刷回路基板のような回路パネルに実装され、チップの接点が回路パネルの導体に接続されることになる。多くの従来設計では、チップパッケージは、チップ自体の面積よりも著しく大きい回路パネルの面積を占めている。
本開示において前面を有する平坦なチップに関して用いられる「チップの面積」という用語は、前面の面積を指すことを理解されたい。「フリップチップ」設計では、チップの前面は、パッケージ基板、すなわち、チップキャリアの面と向き合っており、チップの接点は、半田ボールまたは他の接続要素によって、チップキャリアの接点に直接接合されるようになっている。次いで、このチップキャリアは、チップの前面の上に位置する端子を介して回路パネルに接合されることになる。「フリップチップ」設計は、比較的コンパクトな配置をもたらし、各チップは、例えば、本願の譲渡人に譲渡された特許文献１，２，３のいくつかの実施形態に開示されているように、チップの前面の面積と等しいかまたはいくらか大きい回路パネルの面積を占めることになる。なお、これらの文献の開示内容は、参照することによって、ここに含まれるものとする。
いくつかの革新的な実装技術が、従来のフリップチップボンディングのコンパクト性に近いかまたは等しいコンパクト性をもたらしている。単一チップをチップ自体の面積と等しいかまたはいくらか大きい回路パネルの面積内に収容するパッケージは、一般的に、「チップサイズパッケージ」と呼ばれている。
超小型電子アセンブリによって占有される回路パネルの平面面積を最小化することに加えて、回路パネルの全高さ、すなわち、回路パネルの面と直交する全寸法を短縮するチップパッケージを製造することも望まれている。このような薄い超小型電子パッケージによって、パッケージが実装された回路パネルを隣接する構造体に近接して配置し、これによって、該回路パネルを含む製品の全体の寸法を短縮することができる。
単一パッケージまたは単一モジュール内に複数のチップを実装する種々の提案がなされてきている。従来の「マルチチップモジュール」では、チップは、単一パッケージ基板上に並んで実装され、次いで、該パッケージ基板が回路パネルに実装されるようになっている。しかし、この手法では、チップによって占有される回路パネルの総面積の縮小に限りがある。総面積は、依然として、モジュール内の個々のチップの全表面積よりも大きくなっている。
複数のチップを「積層」配置に、すなわち、複数のチップを上下に重ねる配置にパッケージ化することも提案されてきている。積層配置では、いくつかのチップをこれらのチップの全面積よりも小さい回路パネルの面積内に実装することができる。いくつかの積層チップ配置が、例えば、特許文献１，３，４のいくつかの実施形態に開示されている。これらの開示内容は、参照することによって、ここに含まれるものとする。特許文献５は、チップを上下に積層し、チップに付随して設けられた、所謂、「配線フィルム」の導体によって、チップを相互接続するようになっている装置を開示している。この開示内容も、参照することによって、ここに含まれるものとする。
米国特許第５，１４８，２６５号明細書 米国特許第５，１４８，２６６号明細書 米国特許第５，６７９，９７７号明細書 米国特許第５，３４７，１５９号明細書 米国特許第４，９４１，０３３号明細書
マルチチップパッケージにおけるこれらの進歩にも関わらず、このようなパッケージの寸法を短縮し、性能を高めるための改良が依然として必要とされている。これらに基づいてなされる本発明は、以下に述べる超小型電子アセンブリの構成によって達成されることになる。
本発明の一態様によれば、モジュールは、モジュールカードと、モジュールカードの第１の表面と向き合う前面を有する第１および第２の超小型電子素子とを備えている。モジュールカードは、第２の表面と、モジュールがソケット内に挿入されるときに該ソケットの対応する接点と嵌合するための第１および第２の表面の少なくとも１つのエッジに隣接する複数の互いに平行の露出したエッジ接点とをさらに有しているとよい。超小型電子素子の各々は、モジュールカードに電気的に接続されているとよい。第２の超小型電子素子の前面は、第１の超小型電子素子の裏面に部分的に重なって、該裏面に取り付けられているとよい。
特定の実施形態では、第２の超小型電子素子は、その前面に露出した複数のチップ接点を有しており、該複数のチップ接点は、第１の超小型電子素子の横縁を超えて突出している。一実施形態では、エッジ接点は、モジュールカードの第１および第２の表面の少なくとも１つに露出している。例示的な実施形態では、エッジ接点の少なくともいくつかは、第２の表面に露出している。特定の実施形態では、モジュールは、第１および第２の超小型電子素子とモジュールカードの一部とを覆う封止材も備えている。一実施形態では、封止材は、オーバーモールド材である。例示的な実施形態では、第１および第２の超小型電子素子の少なくとも１つは、メモリ記憶素子を含んでいる。特定の実施形態では、第１および第２の超小型電子素子の少なくとも１つは、ＤＲＡＭ素子を含んでいる。
一実施形態では、モジュールは、第１および第２の超小型電子素子の少なくとも１つのチップ接点からエッジ接点に延在する複数のリードも備えている。リードは、第１および第２の超小型電子素子の少なくとも１つにおけるメモリ記憶素子にアドレスを指定するのに用いられるアドレス信号を送るのに用いられるようになっているとよい。特定の実施形態では、エッジ接点の少なくともいくつかは、信号または基準電位の少なくとも１つをエッジ接点のそれぞれと第１および第２の超小型電子素子の各々との間に送るのに用いられるようになっている。例示的な実施形態では、モジュールカードは、３０ｐｐｍ／℃未満の熱膨張係数を有する材料から本質的になっている。
例示的な実施形態では、モジュールは、第２の超小型電子素子の前面とモジュールカードの第１の表面との間に延在するスペーサも備えている。スペーサは、第１の表面と実質的に直交する垂直方向において、第１の超小型電子素子と実質的に同じ厚みを有しているとよい。一実施形態では、モジュールは、第１の超小型電子素子の前面をモジュールカードの第１の表面に接合する追従性ダイ取付け接着剤も備えている。特定の実施形態では、第１の超小型電子素子は、モジュールカードにフリップチップ接合されている。例示的な実施形態では、第２の超小型電子素子は、モジュールカードにフリップチップ接合されている。
特定の実施形態では、モジュールカードは、第１および第２の表面間に延在する開口も備えている。モジュールは、開口内において第１および第２の超小型電子素子の少なくとも１つのチップ接点からエッジ接点に延在する複数のリードも備えているとよい。一実施形態では、開口は、第１および第２の超小型電子素子の少なくとも１つのチップ接点と真っ直ぐに並んでいる。例示的な実施形態では、開口は、第１および第２の超小型電子素子のそれぞれのチップ接点と真っ直ぐに並んでいる。特定の実施形態では、リードが、第１の表面に沿って延在している。一実施形態では、リードは、第２の表面に沿って延在している。
一実施形態では、開口は、モジュールカードのエッジから離れる方向に延在する長い寸法を有している。例示的な実施形態では、開口は第１の開口であり、モジュールカードは、第１および第２の表面間に延在する第２の開口も備えている。第１および第２の開口の各々は、第１および第２の超小型電子素子のそれぞれのチップ接点と真っ直ぐに並んでいるとよい。特定の実施形態では、モジュールは、チップ接点とモジュールカードとの間のリードの一部を覆う封止材も備えている。一実施形態では、リードは、モジュールカード上の導電要素と、該導電要素から前記第１および第２の超小型電子素子の少なくとも１つのチップ接点に延在するワイヤボンドとを備えている。
例示的な実施形態では、リードは、モジュールカード上の導電要素と、該導電要素から第１および第２の超小型電子素子の少なくとも１つのチップ接点に延在するリードボンドとを備えている。特定の実施形態では、複数のリードが、第１の超小型電子素子のチップ接点からエッジ接点に延在している。一実施形態では、複数のリードが、第２の超小型電子素子のチップ接点からエッジ接点に延在している。
特定の実施形態では、モジュールは、複数の第３の超小型電子素子も備えている。第３の超小型電子素子の各々は、モジュールカードに電気的に接続されているとよい。例示的な実施形態では、複数の第３の超小型電子素子は、積層形態に配置されている。第３の超小型電子素子の各々は、第３の超小型電子素子の隣接する１つの前面または裏面と向き合う前面または裏面を有しているとよい。一実施形態では、複数の第３の超小型電子素子は、平面形態に配置されている。第３の超小型電子素子の各々は、第３の超小型電子素子の隣接する１つの周面と向き合う周面を有しているとよい。特定の実施形態では、第２の超小型電子素子は、揮発性ＲＡＭを含んでおり、第３の超小型電子素子の各々は、不揮発性フラッシュメモリを含んでおり、第１の超小型電子素子は、外部コンポーネントと第２および第３の超小型電子素子との間のデータの転送を主に制御するように構成されたプロセッサを含んでいる。例示的な実施形態では、第２の超小型電子素子は、揮発性フレームバッファメモリ記憶素子を含んでおり、第３の超小型電子素子の各々は、不揮発性フラッシュメモリを含んでおり、第１の超小型電子素子は、グラフィックプロセッサを含んでいる。
本発明の他の態様によれば、モジュールは、モジュールカードと、第１および第２の超小型電子素子と、複数のリードとを備えている。モジュールは、第１の表面と、第２の表面と、モジュールがソケット内に挿入されるときに該ソケットの対応する接点と嵌合するための第１および第２の表面の少なくとも１つのエッジに隣接する複数の互いに平行の露出したエッジ接点とを有しているとよい。第１の超小型電子素子は、モジュールカードの第１の表面と向き合う裏面を有しているとよい。第２の超小型電子素子は、モジュールカードの第１の表面と向き合う前面を有しているとよい。各超小型電子素子は、モジュールカードに電気的に接続されているとよい。第２の超小型電子素子は、第１の超小型電子素子の前面に部分的に重なって、該前面に取り付けられているとよい。複数のリードは、第２の超小型電子素子のチップ接点からエッジ接点に延在しているとよい。
特定の実施形態では、モジュールカードは、第１および第２の表面間に延在する開口をさらに備えている。複数のリードは、開口内に延在しているとよい。一実施形態では、第２の超小型電子素子は、モジュールカードにフリップチップ接合されている。例示的な実施形態では、コンポーネントは、互いに接合された前述の第１および第２のモジュールを備えている。モジュールの第２の表面は、互いに向き合っているとよい。
本発明のさらに他の態様によれば、モジュールは、リードフレームと、該リードフレームの第１の表面と向き合う前面を有する第１および第２の超小型電子素子と、第１および第２に超小型電子素子とリードフレームの一部とを覆う封止材とを備えている。リードフレームは、第２の表面と、モジュールがソケット内に挿入されるときに、該ソケットの対応する接点に嵌合するための第１および第２の表面の少なくとも１つのエッジに隣接する複数の露出したモジュール接点とを有しているとよい。超小型電子素子の各々は、リードフレームに電気的に接続されているとよい。第２の超小型電子素子の前面は、第１の超小型電子素子の裏面に部分的に重なって、該裏面に取り付けられているとよい。
一実施形態では、コンポーネントは、互いに接合された前述の第１および第２のモジュールを備えている。リードフレームの第２の表面が互いに向き合っているとよい。例示的な実施形態では、システムは、前述の複数のモジュールと、回路パネルと、プロセッサとを備えている。モジュールの露出した接点は、回路パネルに電気的に接続された嵌合ソケット内に挿入されるようになっているとよい。各モジュールは、１クロックサイクルにつきＮ個のデータビットを並列に転送するように構成されているとよい。プロセッサは、１クロックサイクルにつきＭ個のデータビットを並列に転送するように構成されているとよい。Ｍは、Ｎよりも大きいかまたは等しくなっているとよい。
本発明のさらに他の態様は、本発明の先の態様によるモジュールおよび／またはコンポーネント、本発明の先の態様による複合チップ、または電気的に接続された他の電子コンポーネントと併用される先の態様によるモジュールおよび／またはコンポーネントと複合チップとの組合せを内蔵するシステムを提供することができる。例えば、システムは、携帯ハウジングとすることができる単一ハウジング内に配置され、および／または該単一ハウジングに実装されるようになっているとよい。本発明のこの態様における好ましいい実施形態によるシステムは、同等の従来システムよりも小型化することができる。
本発明のさらに他の態様によれば、モジュールを製造する方法は、モジュールカードを準備するステップと、第１および第２の超小型電子素子をモジュールカードに実装するステップと、第１および第２の超小型電子素子をモジュールカードに電気的に接続するステップとを含んでいる。モジュールカードは、第１の表面と、第２の表面と、モジュールがソケット内に挿入されるときに該ソケットの対応する接点と嵌合するための第１および第２の表面の少なくとも１つのエッジに隣接する複数の露出したエッジ接点とを有しているとよい。第１および第２の超小型電子素子の前面は、モジュールカードの第１の表面と向き合っているとよい。第２の超小型電子素子の前面は、第１の超小型電子素子の裏面に部分的に重なって、該裏面に取り付けられているとよい。
例示的な実施形態では、モジュールカードは、第１および第２の表面間に延在する開口をさらに備えている。モジュールは、開口内において第１および第２の超小型電子素子の少なくとも１つのチップ接点からエッジ接点に延在する複数のリードも備えているとよい。特定の実施形態では、リードは、モジュールカード上に導電要素を備えている。第１および第２の超小型電子素子をモジュールカードに電気的に接続するステップは、開口内に挿入されたボンディング工具によって、導電要素を第１および第２の超小型電子素子の少なくとも１つのチップ接点に電気的に接続することを含んでいるとよい。
一実施形態では、リードは、導電要素からチップ接点に延在するワイヤボンドを含んでいる。例示的な実施形態では、リードは、導電要素からチップ接点に延在するリードボンドを含んでいる。特定の実施形態では、本方法は、封止材を超小型電子素子の裏面およびモジュールカードの第１の表面に射出成形するステップも含んでいる。一実施形態では、封止材は、第１の封止材である。本方法は、チップ接点とモジュールカードとの間のリードの部分が第２の封止材によって覆われるように、第２の封止材を開口内に射出成形するステップも含んでいるとよい。
特定の実施形態では、第１および第２の超小型電子素子をモジュールカードに実装するステップは、追従性ダイ取付け接着剤をモジュールカードの第１の表面と第１の超小型電子素子の前面との間に施すことを含んでいる。例示的な実施形態では、本方法は、第２の超小型電子素子の前面とモジュールカードの第１の表面との間にスペーサを実装するステップを含んでいる。スペーサは、第１の表面と実質的に直交する垂直方向において第１の超小型電子素子と実質的に同じ厚みを有しているとよい。
本発明の一実施形態による積層超小型電子アセンブリの略断面図である。 図１Ａの線１Ｂ−１Ｂに沿って切断された図１Ａの積層アセンブリの底断面図である。 図１Ｂの線１Ｃ−１Ｃに沿って切断された図１Ｂの積層アセンブリの側断面図である。 フリップチップ接合された超小型電子素子を有する他の実施形態による積層超小型電子アセンブリの略断面図である。 フェイスアップ実装された超小型電子素子を有する他の実施形態による積層超小型電子アセンブリの略断面図である。 モジュールカードに単一窓を有し、該単一窓を通って２つの超小型電子素子に取り付けられるワイヤボンドが延在するようになっている他の実施形態による積層超小型電子アセンブリの略断面図である。 リードボンドを有する他の実施形態による積層超小型電子アセンブリの略断面図である。 細長の半田接続部を有する他の実施形態による積層超小型電子アセンブリの略断面図である。 エッジの近くに配置された接点を備える超小型電子素子を有する他の実施形態による積層超小型電子アセンブリの略断面図である。 一つの超小型電子素子が他の超小型電子素子の中央接点の列と実質的に直交して配向された中央接点の列を有する、図１Ｂの積層アセンブリの変更形態の底断面図である。 リードフレームを有する他の実施形態による積層超小型電子アセンブリの略断面図である。 図９Ａの線９Ｂ−９Ｂに沿って切断された図９Ａの積層アセンブリの底断面図である。 図９Ｂの線９Ｃ−９Ｃに沿って切断された図９Ｂの積層アセンブリの側断面図である。 封止材が図示されていない、複数の積層超小型電子素子を有する他の実施形態による積層超小型電子アセンブリの略上面図である。 図１０Ａの線１０Ｂ−１０Ｂに沿って切断された図１０Ａの積層アセンブリの側断面図である。 互いに隣接する複数の超小型電子素子を有する他の実施形態による積層超小型電子アセンブリの略上面図である。 互いに接合された２つのモジュールカードを備える他の実施形態による超小型電子アセンブリの略斜視図である。 複数のモジュールを備える一実施形態によるシステムの概略図である。
図１Ａ〜図１Ｃを参照すると、本発明の実施形態によるモジュール１０は、第１の超小型電子素子２０、第２の超小型電子素子３０、および露出したエッジ接点５０を有するモジュールカード４０を備えている。超小型電子素子２０，３０およびモジュールカード４０の一部は、第１の封止材６０によって覆われている。
いくつかの実施形態では、第１および第２の超小型電子素子２０，３０の少なくとも１つは、半導体チップ、ウエハ、などとすることができる。例えば、第１の超小型電子素子２０および第２の超小型電子素子３０の一方または両方の例として、ＤＲＡＭのようなメモリ記憶素子が挙げられる。本明細書に用いられる「メモリ記憶素子」という用語は、例えば、データを電気的インターフェイスを通じて転送するために、データを記憶して該データを読み出すために用いられる回路と共に列状に配置された多数のメモリセルを意味している。特定の例では、モジュールは、シングルインライン・メモリモジュール（ＳＩＭＭ）またはデュアルインライン・メモリモジュール（ＤＩＭＭ）の形態にある。
第１の超小型電子素子２０は、前面２１、前面から遠く離れた裏面２２、および前面と裏面との間に延在する横縁２３を有している。電気接点２４が、第１の超小型電子素子２０の前面２１に露出している。本明細書では、第１の超小型電子素子２０の電気接点２４は、「チップ接点」と呼ばれることもある。この開示に用いられる「電導要素が構造体の表面に「露出している（ｅｘｐｏｓｅｄ）」という記述は、該電導要素が、構造体の外側から表面に向かって該表面と直交する方向に移動する理論点との接触に利用できることを示している。従って、構造体の表面に露出した端子または他の導電要素は、このような表面から突出していてもよいし、このような表面と同一面をなしていてもよいし、またはこのような表面に対して窪んでいるが、構造体の孔または凹みを通して露出していてもよい。第１の超小型電子素子２０の接点２４は、第１の超小型電子素子の中央領域２５内において前面２１に露出している。例えば、接点２４は、前面２１の中心に隣接して１列または互いに平行の２列に配置されている。
第２の超小型電子素子３０は、前面３１、該前面から遠く離れた裏面３２、および前面と裏面との間に延在する横縁３３を有している。電気接点３４が、第２の超小型電子素子３０の前面３１に露出している。本明細書では、第２の超小型電素素子３０の電気接点３４は、「チップ接点」と呼ばれることがある。第２の超小型電子素子３０の接点３４は、第２の超小型電子素子の前面３１の中央領域３５に露出している。例えば、接点３４は、前面３１の中心に隣接して１列または互いに平行の２列に配置されている。
図１Ａおよび図１Ｃに示されているように、第１および第２の超小型電子素子２０，３０は、互いに積層されている。いくつかの実施形態では、第２の超小型電子素子３０の前面３１および第１の超小型電子素子２０の裏面２２が、互いに向き合っている。第２の超小型電素素子３０の前面３１の少なくとも一部は、第１の超小型電子素子２０の裏面２２の少なくとも一部に重なっている。第２の超小型電子素子２０の中央領域３５の少なくとも一部は、第１の超小型電子素子２０の横縁２３を超えて突出している。従って、第２の超小型電子素子３０の接点３４は、第１の超小型電子素子２０の横縁２３を超えて突出した位置に配置されていることになる。
超小型電子アセンブリ１０は、互いに反対の方を向く第１および第２の表面４１，４２を有するモジュールカード４０をさらに備えている。１つまたは複数の導電接点４４が、モジュールカード４０の第２の表面４２に露出している。モジュールカード４０は、１つまたは複数の開口、例えば、第１の開口４５および第２の開口４６をさらに備えている。図１Ａおよび図１Ｃに示されているように、第１および第２の超小型電子素子２０，３０のそれぞれの前面２１，３１は、モジュールカード３０の第１の表面４１と向き合っている。
モジュールカード４０は、その一部または全体が、どのような適切な誘電体材料から作製されていてもよい。例えば、モジュールカード４０は、繊維強化エポキシからなる厚い層のような比較的剛性のボード状材料、例えば、Ｆｒ−４またはＦｒ−５ボードから構成されているとよい。用いられる材料に関わらず、モジュールカード４０は、誘電体材料の単層または多層を含んでいるとよい。特定の実施形態では、モジュールカード４０は、３０ｐｐｍ／℃未満の熱膨張係数（ＣＴＥ）を有する材料から本質的になっている。
図１に示されているように、モジュールカード４０は、第１の超小型電子素子２０の横縁２３および第２の超小型電子素子４０の横縁３３を超えて延在しているとよい。モジュールカード４０の第１の表面４１は、第１の超小型電子素子２０の前面２１と並置されているとよい。
図１Ａ〜図１Ｃに示されている実施形態では、モジュールカード４０は、第１の超小型電子素子２０の中央領域２５と実質的に真っ直ぐに並んだ第１の開口４５と、第２の超小型電子素子３０の中央領域３５と実質的に真っ直ぐに並んだ第２の開口４６とを備えており、これによって、第１および第２の開口のそれぞれを介して接点２４，３４にアクセスすることができるようになっている。第１および第２の開口４５，４６は、モジュールカード４０の第１および第２の表面４１，４２間に延在している。図１Ｂに示されているように、開口４５，４６は、第１および第２の超小型電子素子２０，３０のそれぞれの対応するチップ接点２４，２５と真っ直ぐに並んでいる。
モジュールカード４０は、その第２の表面４２に露出した導電接点４４、および接点４４と露出したエッジ接点５０との間に延在する導電トレース５５も備えているとよい。導電トレースは、接点４４を露出したエッジ接点５０に電気的に連結するものである。特定の実施形態では、接点４４は、トレース５５のそれぞれの端部分とすることができる。
特定の実施形態では、モジュールカード４０は、第１および第２の表面４１，４２の少なくとも１つの挿入エッジ４３に隣接して複数の互いに平行の露出したエッジ接点５０を有している。エッジ接点５０は、モジュール１０が（図１２に示されている）ソケット内に挿入されたとき、該ソケットの対応する接点に嵌合するためのものである。図１Ｂに示されているように、挿入エッジ４３は、開口４５，４６の各々がモジュールカード４０の挿入エッジから離れる方向に延在する長い寸法Ｌを有するように、配置されているとよい。エッジ接点５０のいくつかまたは全てが、モジュールカード４０の第１または第２の表面４１，４２のいずれかまたは両方に露出しているとよい。
露出したエッジ接点５０および挿入エッジ４３は、システムの他のコネクタの対応するソケット（図１２）、例えば、マザーボードに設けられているようなソケット内に挿入されるように寸法決めされているとよい。このような露出したエッジ接点５０は、このようなソケットコネクタ内の複数の対応するバネ接点（図１２）に嵌合するのに適するようになっているとよい。このようなバネ接点は、露出したエッジ接点５０の対応するものと嵌合するために、各スロットの一方の側または多数の側に配置されているとよい。一例では、エッジ接点５０の少なくともいくつかは、エッジ接点のそれぞれと第１および第２の超小型電子素子２０，３０の各々との間に信号または基準電位の少なくとも１つを送るために用いられることになる。
図１Ａ〜図１Ｃに示されているように、電気接続部またはリード７０が、第１の超小型電子素子２０の接点２４および第２の超小型電子素子３０の接点３４を露出したエッジ接点５０に電気的に接続するようになっている。リード７０は、ワイヤボンド７１，７２および導電トレース５５を含んでいる。一実施形態では、リード７０は、各超小型電子素子２０，３０をモジュールカード４０に電気的に接続するものと考えることができる。特定の例では、リード７０は、第１および第２の超小型電子素子２０，３０の少なくとも１つにおけるメモリ記憶素子にアドレスを指定するのに用いられるアドレス信号を送るために用いられる。
本明細書に用いられる「リード」という用語は、２つの電導要素間に延在する電気接続部の一部または全体、例えば、第１の超小型電子素子２０の接点２４の１つから第１の開口４５を通って露出したエッジ接点４０の１つに延在するワイヤボンド７１および導電トレース５５からなるリード７０を指している。
一例では、モジュール１０は、第１および第２の超小型電子素子２０，３０の少なくとも１つのチップ接点２４，３４から開口４５，４６内を通って露出したエッジ接点５０に延在する複数のリード７０を備えている。特定の実施形態では、リード７０は、モジュールカード状の導電トレース５５と、導電トレースから第１および第２の超小型電子素子２０，３０の少なくとも１つのチップ接点２４，３４に延在するワイヤボンド７１，７２を含んでいる。
図１Ｂに示されているように、リード７０の導電トレース５５は、モジュールカード４０の第２の表面４２に沿って延在している。特定の例では、リード７０の導電トレース５５は、モジュールカード４０の第１の表面に沿って延在していてもよいし、またはモジュールカードの第１および第２の表面４１，４２の両方に沿って延在していてもよい。導電トレース５５の一部は、モジュールカード４０の表面４１または４２に沿って、接点２４，３４のそれぞれから露出したエッジ接点５０に向かって、開口４５，４６の長い寸法Ｌと略平行の方向に延在しているとよい。特定の実施形態では、導電トレース５５は、モジュールカード４０の表面４１または４２に沿って、接点２４，３４のそれぞれと露出したエッジ接点５０との間のリード７０の長さが最小化されるパターンに、配置されているとよい。
ワイヤボンド７１，７２の各々は、第１の開口４５または第２の開口４６内を通って延在し、接点２４または３４をモジュールカード４０の対応する接点４４に電気的に連結するようになっている。ワイヤボンド７１，７２を形成するプロセスは、ボンディング工具を開口４５，４６内に挿入し、導電接点２４，３４をモジュールカード４０の対応する導電接点４４に電気的に接続することを含んでいる。
特定の実施形態では、ワイヤボンド７１，７２の各々は、多重ワイヤボンド、例えば、実質的に互いに平行に配向された複数のワイヤボンドとすることができる。このような多重ワイヤボンド構造、例えば、複数のワイヤボンド７１または７２は、接点２４または３４とモジュール４０の対応する接点４４との間に電気的に平行の導電経路をもたらすことができる。
スペーサ１２が、第２の超小型電子素子３０の前面３１とモジュールカード４０の第１の表面４１の一部との間に配置されている。このようなスペーサ１２は、例えば、二酸化珪素、シリコンのような半導体材料、または１つまたは複数の接着層のような誘電体材料から作製されているとよい。もしスペーサ１２が接着剤から作製されているなら、該接着剤は、第２の超小型電子素子３０をモジュールカード４０に接続することができる。一実施形態では、スペーサ１２は、（第１の超小型電子素子２０の前面２１と裏面２２との間の厚みＴ２と実質的に等しい）モジュールカード４０の第１の表面４１と実質的に直交する垂直方向Ｖにおける厚みＴ１を有している。
特定の実施形態では、スペーサ１２は、モジュールカード４０の第１の表面４１と向き合う表面を有するバッファチップと置き換えられてもよい。一例では、このようなバッファチップは、モジュールカード４０の第１の表面４１に露出した接点にフリップチップ接合されている。このようなバッファチップは、モジュール１０の外部のコンポーネントに関して超小型電子素子２０，３０の各々にインピーダンス分離をもたらすのを助長するように構成されているとよい。
１つまたは複数の接着層１４が、第１の超小型電子素子２０とモジュールカード４０との間、第１および第２の超小型電子素子２０，３０間、第２の超小型電子素子３０とスペーサ１２との間、およびスペーサ１２とモジュールカード４０との間に配置されているとよい。このような接着層１４の例として、モジュール１０の前述のコンポーネントを互いに接合するための接着剤が挙げられる。特定の実施形態では、１つまたは複数の接着層１４は、モジュールカード４０の第１の表面４１と第１の超小型電子素子２０の前面２１との間に延在している。一実施形態では、１つまたは複数の接着層１４は、第２の超小型電子素子３０の前面３１の少なくとも一部を第１の超小型電子素子２０の裏面２２の少なくとも一部に取り付けることができる。
一例では、各接着層１４は、部分的または全体的にダイ取付け接着剤から作製されているとよく、シリコーンエラストマーのような低弾性係数材料から構成されているとよい。一実施形態では、ダイ取付け接着剤は、追従性を有しているとよい。他の例では、各接着層１４は、もし２つの超小型電子素子２０，３０が同一材料から形成された従来の半導体チップであるなら、全体的または部分的に、高弾性係数接着剤または半田の薄い層であってもよい。何故なら、この場合、これらの超小型電子素子は、温度変化に応じて均一に拡張および収縮する傾向にあるからである。用いられる材料に関わらず、接着層１４の各々は、単層または多層とすることができる。スペーサ１２が接着剤から作製されている特定の実施形態では、スペーサ１２と第２の超小型電子素子３０との間およびスペーサ１２とモジュールカード４０との間に位置する第１の接着層１４は、省略されてもよい。
モジュール１０は、第１の封止材６０および第２の封止材６５も備えている。第１の封止材６０は、例えば、第１および第２の超小型電素素子２０，３０のそれぞれの裏面２２，３２およびモジュールカード４０の第１の表面４１の一部を覆っている。特定の実施形態では、第１の封止材６０は、オーバーモールドされている。１つまたは複数の封止材６５は、開口４５，４６のそれぞれに露出した超小型電子素子２０，３０のそれぞれの前面２１，３１の一部、モジュールカード４０の第２の表面４２の一部、接点２４，３４，４４、および接点２４，３４のそれぞれと対応する接点４４との間に延在するワイヤボンド７１，７２を覆っている。特定の実施形態では、第２の封止材６５は、チップ接点２４，３４とモジュールカード４０との間に延在するリード７０の一部を覆っている。
特定の実施形態によるプロセスでは、第１の封止材６０は、第１および第２の超小型電子素子２０，３０のそれぞれの裏面２２，３２およびモジュールカード４０の第１の表面４１上に射出成形されるようになっている。一例によるプロセスでは、第２の封止材６５は、チップ接点２４，３４とモジュールカード４０との間のリード７０の一部が第２の封止材によって覆われるように、第１および第２の開口４５，４６内に射出成形されるようになっている。
図２は、図１Ａおよび図１Ｃに関して前述した実施形態の変更形態を示している。この変更形態では、モジュール２１０は、以下の点、すなわち、第１の超小型電子素子２２０が、モジュールカード２４０の第２の表面にワイヤーボンディングされるのではなく、モジュールカード２４０の第１の表面２４１にフリップチップ接合される以外は、前述のモジュール１０と同じである。
導電接点２２４は、第１の超小型電子素子２２０の前面２２１に露出している。導電接点またはチップ接点２２４は、例えば、導電塊２７３によって、モジュールカード２４０の第１の表面２４１に露出した導電接点２４７に電気的に接続されている。導電塊２７３の例として、比較的低融点を有する可溶金属、例えば、半田、錫、または複数の金属を含む共晶混合物を有する熔融可能な金属が挙げられる。代替的に、導電塊２７３の例として、湿潤可能な金属、例えば、銅または他の貴金属、または半田または他の可溶金属よりも高い融点を有する非貴金属が挙げられる。特定の実施形態では、導電塊２７３の例として、媒体内に散在した導電材料、例えば、導電ペースト、例えば、金属充填ペースト、半田充填ペースト、または等方性導電接着剤または異方性導電接着剤が挙げられる。
（図２に示されていない）導電トレースが、モジュールカード２４０の第１の表面２４１に沿って、導電接点２４７から（図１Ｂおよび図１Ｃに示されている挿入エッジ４３のような）モジュールカードの挿入エッジにおける露出したエッジ接点に延在しているとよい。前述したモジュール１０におけるように、第２の超小型電子素子２３０のチップ接点２３４は、モジュールカード２４０の開口２４６を通って延在するワイヤボンド２７２によって、モジュールカード２４０の対応する導電接点２４４に電気的に接続されている。導電トレースが、モジュールカード２４０の第２の表面に沿って、導電接点２４４から図１Ｂおよび図１Ｃに示されている挿入エッジ４３のようなモジュールカードの挿入エッジにおける露出したエッジ接点に延在している。
図３は、図１Ａ〜図１Ｃに関して前述した実施形態の他の変更形態を示している。この変更形態では、モジュール１０は、以下の点、すなわち、第１の超小型電子素子３２０が（その裏面３２２がモジュールカード３４０の第１の表面３４１と向き合っており、その前面３２１の少なくとも一部が第２の超小型電子素子３３０の前面３３１の少なくとも一部と向き合って部分的に重なるように）配置される点を除けば、前述のモジュール１０と同じである。第１の超小型電子素子３２０の裏面３２２は、図１Ａ〜図１Ｃに示されている接着層１４のような１つまたは複数の接着層によって、モジュールカード３４０の第１の表面３４１に取り付けられている。導電接点３２４ａ，３２４ｂ（総称的に、接点３２４）が、第１の超小型電子素子３２０の前面３２１に露出している。第１の超小型電子素子３２０のチップ接点３２４は、どのような構成の導電接点３２４ａおよび／または３２４ｂであってもよい。
第１の超小型電子素子３２０の導電接点３２４ａは、第１の超小型電子素子の中央領域３２５内において前面３２１に露出している。例えば、接点３２４ａは、前面３２１の中心に隣接して１列または互に平行の２列に配置されている。導電接点３２４ａは、例えば、ワイヤボンド３７１ａによって、モジュールカード３４０の第１の表面３４１に露出した導電接点３４７に電気的に接続されている。
第１の超小型電子素子３２０の導電接点３２４ｂは、第１の超小型電子素子の横縁３２３の近くで前面３２１に露出している。例えば、接点３２４ｂは、第１の超小型電子素子３２０の横縁３２３に隣接して１列または互いに平行の２列に配置されている。導電接点３２４ｂは、例えば、ワイヤボンド３７１ｂによって、モジュールカード３４０の第１の表面３４１における露出した導電接点３４７に電気的に接続されている。
図２と同様、（図３に示されていない）導電トレースが、モジュールカード３４０の第１および第２の表面３４１，３４２のそれぞれに沿って、導電接点３４７，３４４から図１Ｂおよび図１Ｃに示されている挿入エッジ４３のようなモジュールカードの挿入エッジにおいて露出したエッジ接点まで延在している。
図３に示されている実施形態は、第２の超小型電子素子３３０がワイヤボンド３７２によってモジュールカード３４０に電気的に接続される例として示されているが、他の実施形態では、第２の超小型電子素子は、種々の他の方法、例えば、（図５に示されているような）リードボンドまたは（図６，７に示されているような）半田によるフリップチップによって、モジュールカードに電気的に接続されてもよい。
図４は、図１Ａ〜図１Ｃに関して前述した実施形態の他の変更形態を示している。この変更形態では、モジュール４１０は、以下の点、すなわち、第１および第２の超小型電子素子４２０，４３０が、モジュールカードの個別の開口を通って延在するそれぞれのワイヤボンドによってモジュールカードに電気的に接続されるのではなく、モジュールカードの第１および第２の表面４４１，４４２間に延在する共通の開口４４６を通って延在するワイヤボンド４７１，４７２のそれぞれによってモジュールカード４４０に電気的に接続される点を除けば、前述のモジュール１０と同じである。
図４に示されているように、第１の超小型電子素子４２０の導電接点４２４は、第１の超小型電子素子の横縁４２３の近くで前面４２１に露出している。例えば、接点４２４は、第１の超小型電子素子４２０の横縁４２３に隣接して列状に配置されている。導電接点４２４は、例えば、ワイヤボンド４７１によって、モジュールカード４４０の第１の表面４４２に露出した導電接点４４４に電気的に接続されている。
第２の超小型電子素子４３０の導電接点４３４は、第２の超小型電子素子の中央領域４３５内において前面４３１に露出している。例えば、接点４３４は、前面４３１の略中心において列状に配置されている。導電接点４３４は、例えば、ワイヤボンド４７２によって、モジュールカード４４０の第２の表面４４２に露出した導電接点４４４に電気的に接続されている。
図４に示されている実施形態では、モジュール４１０は、単一の第２の封止材４６５を備えている。例えば、第２の封止材６５は、単一の共通開口４４６内に露出した超小型電子素子４２０，４３０のそれぞれの前面４２１，４３１の部分、モジュールカード４４０の第２の表面４４２の一部、接点４２４，４３４，４４４、および接点４２４，４３４のそれぞれと対応する接点４４４との間に延在するワイヤボンド４７１，４７２を覆っている。
図５は、図１Ａ〜図１Ｃに関して前述した実施形態の他の変更形態を示している。この変更形態では、モジュール５１０は、以下の点、すなわち、第１の超小型電子素子５２０が（図２におけるのと同じ方法によって）モジュールカード５４０の第１の表面５４１にフリップチップ接合されており、第２の超小型電子素子５３０がワイヤボンドによるのではなく、導電トレースからチップ接点５３４に延在するリードボンド５７４ａ，５７４ｂ（総称的に、リードボンド５７４）によってモジュールカード５４０に電気的に接続される点を除けば、前述のモジュール１０と同じである。
図５に示されているように、第２の超小型電子素子５３０の導電接点５３４ａ，５３４ｂ（総称的に、導電接点５３４）は、第２の超小型電子素子の中央領域５３５内において前面５３１に露出している。例えば、接点５３４は、前面５３１の中心に隣接して１列または互いに平行の２列に配置されている。一方の導電接点５３４ａは、例えば、リードボンド５７４ａによって、モジュールカード５４０の第２の表面５４２における露出した導電接点５４４に電気的に接続されている。他方の導電接点５３４ｂは、例えば、リードボンド５７４ｂによって、モジュールカード５４０の第１の表面５４１における露出した導電接点５４７に電気的に接続されている。図５に示されているように、導電接点５４４，５４７は、リードボンド５７４ａ，５７４ｂのそれぞれの導電接点部分とすることができる。
リードボンド５７４を形成するプロセスは、概して、本願の譲渡人に譲渡された米国特許第５，９１５，７５２号および第５，４８９，７４９号に記載されている。この開示内容は、参照することによって、ここに含まれるものとする。リードボンディングプロセスでは、熱超音波ボンディング工具のような工具によって、各リード５７０を下方に変位させ、対応する導電接点５３４に係合させるようになっている。このようなボンディング工具は、開口５４６を通って挿入され、リード５７０を対応する導電接点５３４に電気的に接続するものである。リード５７０の折れ曲がり易い部分は、このプロセス中に折れ曲がることになる。
図６は、図１Ａ〜図１Ｃに関して前述した実施形態の他の変更形態を示している。この変更形態では、モジュール６１０は、以下の点、すなわち、第１の超小型電子素子６２０が（図２におけるのと同じ方法によって）モジュールカード６４０の第１の表面６４１にフリップチップ接合され、第２の超小型電子素子６３０が、ワイヤボンドによるのではなく、第２の超小型電子素子の導電接点６３４とモジュールカードの第１の表面に露出した導電接点６４７との間に延在する導電塊６７５によって、モジュールカードの第１の表面にフリップチップ接合される点を除けば、前述のモジュール１０と同じである。特定の実施形態では、モジュールカード６４０は、その第１および第２の表面６４１，６４２間の開口を通って延在するリード、例えば、図１Ａに示されている開口４５，４６を通って延在するリードを有していない。
前述したモジュール１０と同様、第２の超小型電子素子６３０の導電接点６３４は、第２の超小型電子素子の中央領域６３５内において前面６３１に露出している。例えば、接点６３４は、前面６３１の中心に隣接して１列または互いに平行の２列に配置されている。
導電塊６７５は、例えば、細長の半田接続部、半田ボール、または導電塊２７３を参照して前述した任意の他の材料とすることができる。このような導電塊６７５は、スペーサ６１２と第１の超小型電子素子６２０の横縁６２３との間の空間内を通って延在し、第２の超小型電子素子６３０をモジュールカード６４０に電気的に接続するようになっている。
図７は、図６に関して前述した実施形態の他の変更形態を示している。この変更形態では、モジュール７１０は、以下の点、すなわち、第２の超小型電子素子７３０が、第２の超小型電子素子の中央領域内において前面に露出した導電接点間に延在する導電接点によるのではなく、第２の超小型電子素子の横縁７３３に隣接して配置された導電接点７３４とモジュールカードの第１の表面に露出した導電接点７４７との間に延在する導電塊７７５によって、モジュールカード７４０の第１の表面７４１にフリップチップ接合される点を除けば、前述のモジュール６１０と同じである。
特定の例では、接点７３４は、該接点７３４が第１の超小型電子素子７２０の横縁７２３を超えて突出するように、第２の超小型電子素子７３０の横縁７３３に隣接して列状に配置されているとよい。一実施形態では、前述のモジュール６１０と同様、モジュールカード７４０は、その第１および第２の表面７４１，７４２間の開口を通って延在するリードを有していない。
図８は、図１Ｂに関して前述した実施形態の他の変更形態を示している。この変更形態では、モジュール８１０は、以下の点、すなわち、第１の導電要素８２０の導電接点８２４の列が第２の導電要素８３０の導電接点８３４の列と実質的に直交している点を除けば、前述のモジュール１０と同じである。このような実施形態では、第２の開口８４６は、図１Ｂに示されている第２の開口４６と同様、モジュールカード８４０の挿入エッジ８４３から離れる方向に延在する長い寸法Ｌを有している。第１の開口８４５は、モジュールカード８４０の挿入エッジ８４３と実質的に平行でかつ第２の開口８４６の長い寸法Ｌと実質的に直交する方向に延在する長い寸法Ｌ’を有している。
リード８７０は、図１Ｂに示されている導体トレースのパターンと同一の導電トレース８５５ａのパターンを備えている。リード８７０は、モジュールカード８４０の第２の表面８４２に露出した導電接点８４４ｂから露出したエッジ接点８５０に延在する代替的パターンの導電トレース８５５ｂをさらに備えている。特定の実施形態では、導電トレース８５５ｂのいくつかは、第１の開口８４５の横縁８４８の周りに延在している。
図９は、図１Ａ〜図１Ｃに関して前述した実施形態の変更形態を示している。この変更形態では、モジュール９１０は、以下の点、すなわち、第１および第２の超小型電子素子９２０，９３０が、図１Ａに示されているモジュールカード４０のようなモジュールカード上に実装されるのではなく、リードフレーム９８０上に実装される点を除けば、前述のモジュール１０と同じである。特定の実施形態では、第１および第２の超小型電子素子９２０，９３０の前面９２１，９３１は、リードフレーム９８０の第１の表面９８１に向き合っており、超小型電子素子の各々は該リードフレームに電気的に接続されている。
リードフレームの例は、米国特許第７，１７６，５０６号および第６，７６５，２８７号に図示され、かつ記載されている。この開示内容は、参照することによって、ここに含まれるものとする。一般的に、リードフレーム９８０のようなリードフレームは、銅のような導電金属のシートから形成された構造体であり、該構造体は、複数のリードまたは複数の導電トレース部分９８５を含むセグメントにパターン化されている。一例示的実施形態では、第１および第２の超小型電子素子９２０，９３０の少なくとも１つは、超小型電子素子の下に延在するリード上に直接実装されている。このような実施形態では、超小型電子素子上の接点９２４，９３４は、半田ボールなどによって、それぞれのリードに電気的に接続されるようになっている。これらのリードを用いて、電子信号電位を超小型電子素子９２０，９３０に送るための種々の他の導電構造体への電気接続部を形成することができる。封止材９６０の形成を含む構造体の組立が完了すると、個々のリードまたは導電トレース部分９８５を形成するために、フレーム（図示せず）のような一時的な要素がリードフレーム９８０のリードから除去されることになる。
第１の超小型電子素子９２０は、第１の超小型電子素子の前面９２１とリードフレームの第１の表面９８１との間に延在する１つまたは複数の接着層９１４によって、リードフレーム９８０に取り付けられている。このような接着層９１４は、図１Ａ〜図１Ｃに関して前述した接着層１４と同様であるとよい。スペーサ９１２が、スペーサの前面９１３とリードフレームの第１の表面９８１との間に延在する１つまたは複数の接着層９１４によって、リードフレーム９８０に取り付けられている。第２の超小型電子素子９３０の前面９３１の少なくとも一部は、第１の超小型電子素子９２０の裏面９２２およびスペーサ９１２の裏面９１５に部分的に重なっている。第２の超小型電子素子９３０の前面９３１は、１つまたは複数の接着層９１４によって、第１の超小型電子素子９２０の裏面９２２およびスペーサ９１２の裏面９１５に取り付けられている。
図９Ａ〜図９Ｃに示されているように、電気接続部またはリード９７０は、第１の超小型電子素子９２０の接点９２４および第２の超小型電子素子９３０の接点９３４を露出したモジュール接点９５０に電気的に接続している。リード９７０は、ワイヤボンド９７１，９７２およびリードフレーム９８０の導電トレース部分９８５を含んでいる。特定の例では、リード９７０は、第１および第２の超小型電子素子９２０，９３０の少なくとも１つにおけるメモリ記憶素子にアドレスを指定するのに用いられるアドレス信号を送るのに用いられるようになっている。
一例では、リードフレーム９８０は、該リードフレームの第１の表面９８１とその反対側のリードフレームの第２の表面９８２との間に延在する第１の間隙９４５および第２の間隙９４６を画定している。第１の間隙９４５は、第１の超小型電子素子９２０のチップ接点９２４と真っ直ぐに並んでおり、ワイヤボンド９７１が、第１の間隙を通って、チップ接点９２４とリードフレームの第２の表面９８２との間に延在している。第２の間隙９４６は、第２の超小型電素素子９３０のチップ接点９３４と真っ直ぐに並んでおり、ワイヤボンド９７２が、第２の間隙を通って、チップ接点９３４とリードフレームの第２の表面９８２との間に延在している。
モジュール９１０は、第１および第２の超小型電子素子９２０，９３０およびリードフレーム９８０の一部を覆う封止材９６０も備えており、この場合、露出したモジュール接点９５０は、封止材の挿入部分９６１の下面９６２に露出することになる。封止材９６０は、接点９２４，９３４、および接点９２４，９３４のそれぞれとリードフレーム９８０との間に延在するワイヤボンド９７１，９７２も覆っている。封止材９６０の挿入部分９６１は、モジュール９１０が（図１２に示されている）対応するソケット内に挿入されたとき、該ソケットと嵌合するのに適切な寸法および形状を有している。
特定の実施形態では、モジュール９１０は、第１および第２の表面９８１，９８２の少なくとも１つの挿入エッジ９８３に隣接して複数の互に平行の露出したモジュール接点９５０を有している。モジュール接点９５０は、モジュール９１０が（図１２に示されている）ソケット内に挿入されたとき、該ソケットの対応する接点と嵌合するためのものである。モジュール接点９５０のいくつかまたは全てが、リードフレーム９８０の第１の表面９８１または第２の表面９８２のいずれかまたは両方に露出している。
図１０Ａおよび図１０Ｂは、図２に関して前述した実施形態の変形形態を示している。この変形形態では、モジュール１０１０は、以下の点、すなわち、モジュール１０１０がモジュールカード１０４０に実装された第３の超小型電子素子１０９０のスタックを備える点を除けば、前述のモジュール２１０と同じである。
図２と同様、第１の超小型電子素子１０２０は、モジュールカード１０４０の第１の表面１０４１にフリップチップ接合されている。第１の超小型電子素子１０２０の導電接点またはチップ接点１０２４は、例えば、導電塊１０７３によって、モジュールカード１０４０の第１の表面１０４１に露出した導電接点１０４７に電気的に接続されている。第２の超小型電子素子１０３０のチップ接点１０３４は、モジュールカードの開口１０４６を通って延在するワイヤボンド１０７２によって、モジュールカード１０４０の対応する導電接点１０４４に電気的に接続されている。（図１０Ａおよび図１０Ｂに示されていない）導電トレースが、モジュールカード１０４０の第１の表面１０４１および／または第２の表面１０４２に沿って、導電接点１０４４，１０４７からエッジ１０４３またはエッジ１０４３ａのようなモジュールカードの挿入エッジにおける露出したエッジ接点１０５０に延在している。図１０Ｂに示されているように、エッジ接点１０５０は、第１の表面１０４１、第２の表面１０４２、または両方の表面に露出している。
どのような数の第３の超小型電子素子１０９０、例えば、図１０Ｂに示されているような２つの第３の超小型電子素子１０９０ａ，１０９０ｂが積層されていてもよい。第３の超小型電子素子１０９０は、任意の相互接続構成によって、互いに接続されているかおよび／またはエッジ接点１０５０に接続されているとよい。例えば、下側の第３の超小型電子素子１０９０ａは、フリップチップボンディング、ワイヤボンド、リードボンド、または他の相互接続構成によって、モジュールカード１０４０の表面に露出した接点に接続されているとよい。１つまたは複数の上側の第３の超小型電子素子１０９０ｂは、下側の第３の超小型電子素子１０９０ａを通って延在する導電ビア、ワイヤボンド、リードボンド、または他の相互接続構成によって、モジュールカード１０４０の接点に接続されるようになっているとよい。
例示的な実施形態では、モジュール１０１０は、固体メモリドライブとして機能するように構成されているとよい。このような例では、第１の超小型電子素子１０２０は、固体ドライブコントローラのような論理機能を果たすように主に構成された半導体チップであるとよく、第２の超小型電子素子１０３０は、揮発性ＲＡＭ、例えば、ＤＲＡＭのようなメモリ記憶素子であるとよい。第３の超小型電子素子１０９０は、各々、非揮発性フラッシュメモリのようなメモリ記憶素子であるとよい。第１の超小型電子素子１０２０は、第２の超小型電子素子１０３０および第３の超小型電子素子１０９０に含まれるメモリ記憶素子に対するデータの伝送に対してシステム１２００（図１２）のようなシステムの処理ユニットを取り除くように構成された専用プロセッサであるとよい。固体ドライブコントローラを含むこのような第１の超小型電子素子１０２０は、システム１２００のようなシステムのマザーボード（例えば、図１２に示されている回路パネル１２０２）上のデータバスに対する直接のメモリアクセスをもたらすことができる。
他の実施形態では、モジュール１０１０は、例えば、ノートブックパーソナルコンピュータのＰＣＩエキスプレススロット内に接続可能なグラフィックモジュールとして機能するように構成されてもよい。このような例では、第１の超小型電子素子１０２０は、グラフックプロセッサのような論理機能を果たすよう主に構成された半導体チップであるとよく、第２の超小型電子素子１０３０は、コンピュータグラフィックスレンダリングのための揮発性フレームバッファとして機能する揮発性ＲＡＭ（例えば、ＤＲＡＭ）のようなメモリ記憶素子であるとよい。第３の超小型電子素子１０９０は、各々、非揮発性フラッシュメモリのようなメモリ記憶素子であるとよい。
図１０Ｃは、図１０Ａおよび図１０Ｂに関して前述した実施形態の変更形態を示している。この変更形態では、モジュール１０１０’は、以下の点、すなわち、モジュール１０１０’が積層構成ではなく、互いに隣接してモジュールカード１０４０に実装された複数の第３の超小型電子素子１０９０’を備える点を除けば、前述のモジュール１０１０と同じである。モジュール１０１０と同様、第３の超小型電子素子１０９０’は、任意の相互接続構成、例えば、フリップチップボンディング、ワイヤボンド、リードボンド、または他の相互接続構成によって、モジュールカード１０４０の表面に露出した接点に接続されるようになっているとよい。モジュール１０１０’は、モジュール１０１０と同様の例示的な機能、例えば、半導体メモリドライブまたはグラフィックモジュールに対して用いることができる。
図１１は、前述した実施形態のいずれか、例えば、図１Ａ〜図１Ｃに関して説明したモジュール１０による第１および第２のモジュール１１１０ａ，１１１０ｂを備えるコンポーネント１１００を示している。第１および第２のモジュール１１１０ａ，１１１０ｂは、モジュールのモジュールカード１１４０のそれぞれの第２の表面１１４２が互いに向き合うように、少なくとも１つの層１１６５によって互いに接合されている。特定の実施形態では、少なくとも１つの層１１６５は、図１Ａおよび図１Ｂに示されている第２の封止材６５のような単一の共通封止材であるとよい。他の例では、少なくとも１つの層１１６５は、図１Ａおよび図１Ｃに関して説明した接着層１４と同様の１つまたは複数の接着層であってもよい。
コンポーネント１１００は、コンポーネントの挿入エッジ１１４３に隣接して１列または互いに平行の複数列の露出したエッジ接点１１５０を有している。第１および第２のモジュール１１１０ａ，１１１０ｂの各々は、各モジュールカード１１４０の第１の表面１１４１に露出した列状のエッジ接点１１５０を有している。これらのエッジ接点は、コンポーネント１１００が（図１２に示されているソケットと同様の）ソケット内に挿入されたとき、該ソケットの対応する接点と嵌合するのに適するようになっている。
図１Ａ〜図１０を参照して前述したモジュールおよびコンポーネントは、図１２に示されているシステム１２００のような多様な電子システの構築に利用することができる。例えば、本発明のさらに他の実施形態によるシステム１２００は、他の電子ポーネント１２０８、１２１０と併せて、前述の複数のモジュールまたはコンポーネント１２０６を備えている。
システム１２００は、複数のソケット１２０５を備えている。各ソケット１２０５は、該ソケットが対応するモジュールまたはコンポーネント１２０６の対応する露出したエッジ接点または露出したモジュール接点と嵌合するのに適するように、該ソケットの片側または両側に複数の接点１２０７を備えている。図示されている例示的なシステム１２００では、該システムは、回路パネルまたはマザーボード１２０２、例えば、柔軟な印刷回路基板を備えており、この回路パネルは、モジュールまたはコンポーネント１２０６を相互接続するための多数の導体１２０４を備えている。多数の導体１２０４の１つのみが、図１２に示されている。しかし、これは、単なる例示にすぎず、モジュールまたはコンポーネント１２０６間に電気的接続をもたらすためのどのような適切な構造が用いられてもよい。
特定の実施形態では、システム１２００は、半導体チップ１２０８のようなプロセッサも備えているとよい。この場合、各モジュールまたはコンポーネント１２０６は、１クロックサイクルにつきＮ個のデータビットを並列に転送するように構成されているとよく、プロセッサは、１クロックサイクルにつきＭ個のデータビットを並列に転送するように構成されているとよく、Ｍは、Ｎよりも大きいかまたは等しくなっているとよい。
一例では、システム１２００は、１クロックサイクルにつき３２データビットを並列に転送するように構成されたプロセッサチップ１２０８を備えており、このシステムは、図１Ａ〜図１Ｃを参照して前述したモジュールのような４つのモジュール１２０６も備えており、各モジュール１２０６は、１クロックサイクルにつき８データビットを並列に転送するように構成されている（すなわち、各モジュール１２０６は、第１および第２の超小型電子素子を備えており、これらの２つの超小型電子素子の各々が１クロックサイクルにつき４データビットを転送するように構成されている）。
他の例では、システム１２００は、１クロックサイクルにつき６４データビットを並列に転送するように構成されたプロセッサチップ１２０８を備えており、このシステムは、図１２を参照して前述したコンポーネント１０００のような４つのモジュール１２０６を備えており、各モジュール１２０６は、１クロックサイクルにつき１６データビットを並列に転送するように構成されている（すなわち、各モジュール１２０６は、２組の第１および第２の超小型電子素子を備えており、４つの超小型電子素子の各々が１クロックサイクルにつき４データビットを並列に転送するように構成されている）。
図１２に示されている例では、コンポーネント１２０８は、半導体チップであり、コンポーネント１２１０は、ディイスプレイ スクリーンであるが、どのような他のコンポーネントがシステム１２００に用いられてもよい。勿論、説明を明瞭にするために、２つの追加的なコンポーネント１２０８，１２１０しか図１２に示されていないが、システム１２００は、任意の数のこのようなコンポーネントを備えることができる。
モジュールまたはコンポーネント１２０６およびコンポーネント１２０８，１２１０は、破線によって概略的に描かれているように、共通ハウジング１２０１内に実装され、必要に応じて、所望の回路を形成するために、互いに電気的に相互接続されるようになっているとよい。ハウジング１２０１は、例えば、携帯電話または携帯情報端末に用いることができる形式の携帯ハウジングとして描かれており、スクリーン１２１０は、ハウジングの表面に露出している。構造体１２０６が撮像チップのような光検知素子を含んでいる実施形態では、光を該構造体に導くために、レンズ１２１１または他の光学素子が設けられてもよい。ここでも、図１２に示されている簡素化されたシステムは、単なる例示にすぎず、他のシステム、例えば、デスクトップコンピュータ、ルータ、などのような定置式構造体と一般的に見なさるシステムが、前述した構造体を用いて作製されてもよい。
本発明によるモジュールまたはコンポーネント、例えば、（第１の超小型電子素子の表面が第２の超小型電子素子の裏面の少なくとも一部を覆っている）図１Ａ〜図１Ｃを参照して前述したモジュール１０の潜在的な利点は、特定の露出した電気接点（例えば、露出したエッジ接点５０）を特定の超小型電子素子（例えば、第１の超小型電子素子２０）の前面に露出した特定の電気接点（例えば、露出したエッジ接点５０）に電気的に接続するリードを比較的短くすることができることにある。特に高接点密度および微細ピッチを有する超小型電子素子アセンブリでは、互いに隣接するリード間に寄生容量が生じることが考えられる。しかし、リード７０が比較的短いモジュール１０のような超小型電子アセンブリでは、特に互いに隣接するリード間の寄生容量が低減することになる。
前述した本発明によるモジュールまたはコンポーネントの他の潜在的な利点は、例えば、データ入力／出力信号端子（例えば、露出したエッジ接点５０）を第１および第２の超小型電子素子２０，３０のそれぞれの前面の電気接点２４，３４に電気的に接続する多数のリード、例えば、多数のリード７０のそれぞれの長さをほぼ同等のものとすることができることにある。比較的同等の長さのリード７０を有する複数のモジュールまたはコンポーネント１２０６を備えるシステム、例えば、システム１２００では、各超小型電子素子と露出したエッジ接点との間のデータ入力／出力のそれぞれの伝搬遅れを比較的厳密に一致させることができる。
前述した本発明によるモジュールまたはコンポーネントのさらに他の潜在的な利点は、例えば、共有クロック信号端子および／または共有データストローブ信号端子（例えば、露出したエッジ接点５０）を第１および第２の超小型電子素子のそれぞれの前面の電気接点２４，３４に電気的に接続する多数のリード、例えば、リード７０の長さをほぼ同等のものとすることができることにある。データストローブ信号端子またはクロック信号端子のいずれかまたは両方が、超小型電子素子２０，３０のそれぞれに対して実質的に同一のローディング・電気経路長さを有することができ、かつ各超小型電子素子に対する該経路長さを比較的短縮することができる。
前述したモジュールまたはコンポーネントのいずれかまたは全てにおいて、第１または第２の超小型電子素子の１つまたは複数の裏面は、製造が完了した後、超小型電子アセンブリの外面に少なくとも部分的に露出することになる。従って、図１Ａ〜図１Ｃに関して前述したアセンブリでは、第１および第２の超小型電子素子２０，３０の裏面２２，３２の一方または両方は、完成したモジュール１０に部分的にまたは全体的に露出することになる。第１の封止材６０のようなオーバーモールドまたは他の封止構造またはパッケージ構造が超小型電子素子に接触するかまたは隣接して配置されるようになっているが、裏面２２，３２は、部分的または全体的に露出していてもよい。
前述した実施形態のいずれにおいても、超小型電子アセンブリは、金属、黒鉛、または任意の他の適切な熱伝導材料から作製されたヒートスプレッダを備えているとよい。一実施形態では、ヒートスプレッダは、第１の超小型電子素子に隣接して配置された金属層から構成されている。金属層は、第１の超小型電子素子の裏面上に露出しているとよい。代替的に、ヒートスプレッダは、第１の超小型電子素子の少なくとも裏面を覆うオーバーモールド材または封止材であってもよい。
本発明をここでは特定の実施形態を参照して説明してきたが、これらの実施形態は、本発明の原理および用途の単なる例示にすぎないことを理解されたい。従って、例示的な実施形態に対して多くの修正がなされてもよいこと、および添付の請求項に記載される本発明の精神および範囲から逸脱することなく、他の構成が考案されてもよいことを理解されたい。
種々の従属請求項およびそこに記載される特徴は、元の請求項に記載されるのと異なる方法によって組み合わされてもよいことを理解されたい。また、個々の実施形態に関連して記載された特徴は、記載された実施形態の他の特徴と共有されてもよいことを理解されたい。

Claims (12)

  1. モジュールにおいて、
    対向する第１および第２の表面であって、各々が第１の方向および前記第１の方向に対して横断する第２の方向に延在している第１および第２の表面と、ソケットの対応する接点と嵌合するように構成されている前記第１および第２の表面の少なくとも１つのエッジに隣接する複数の互いに平行の露出したエッジ接点とを有するモジュールカードであって、前記モジュールカードは、各々が前記第１および第２の表面間に延在している第１および第２の開口を有する、モジュールカードと、
    第１および第２の超小型電子素子であって、各超小型電子素子は、前記モジュールカードの前記第１の表面と向き合う前面と、前記前面と対向する裏面とを有し、前記第１の超小型電子素子は、前記第１の超小型電子素子の前記前面および前記裏面間に延在し且つ前記第２の方向に延在する横縁を有し、前記第２の超小型電子素子は、前記モジュールカードの前記第１の表面と向き合う前面を有し、前記第２の超小型電子素子の前記前面は、前記第１の超小型電子素子の前記裏面に向き合い且つ部分的に重なって、該裏面に取り付けられており、前記第２の超小型電子素子の前記前面は、前記第１の超小型電子素子の前記横縁を超えて前記第１の方向に突出しており、前記第１の超小型電子素子のチップ接点は、前記第１の超小型電子素子の前記前面に露出しており且つ前記第１の超小型電子素子の前記前面の中心に隣接して１列または互いに平行の２列に配置されており、前記第２の超小型電子素子のチップ接点は、前記第２の超小型電子素子の前記前面に露出しており且つ前記第２の超小型電子素子の前記前面の中心に隣接して１列または互いに平行の２列に配置されており且つ前記第１の超小型電子素子の前記横縁を超えて配置されており、前記第１の超小型電子素子の前記チップ接点の前記列は、前記第２の超小型電子素子の前記チップ接点の前記列に実質的に直交している、第１および第２の超小型電子素子と、
    前記第１の開口内を通って延在し且つ前記第１の超小型電子素子の前記チップ接点に連結している第１のワイヤボンドおよび前記第２の開口内を通って延在し且つ前記第２の超小型電子素子の前記チップ接点に連結している第２のワイヤボンドであって、前記エッジ接点が、前記第１および第２のワイヤボンドを介して前記第１および第２の超小型電子素子に連結されている、第１および第２のワイヤボンドと
    を備えている、モジュール。
  2. 前記エッジ接点は、前記モジュールカードの前記第１および第２の表面の少なくとも１つに露出していることを特徴とする、請求項１に記載のモジュール。
  3. 前記第１および第２の超小型電子素子の少なくとも１つは、メモリ記憶素子を含んでいることを特徴とする、請求項１に記載のモジュール。
  4. 前記第１および前記第２の超小型電子素子の少なくとも１つのチップ接点から前記エッジ接点に延在する複数のリードをさらに備えており、前記リードは、前記第１および第２の超小型電子素子の少なくとも１つにおける前記メモリ記憶素子にアドレスを指定するのに用いられるアドレス信号を送るように構成されていることを特徴とする、請求項３に記載のモジュール。
  5. 複数の第３の超小型電子素子をさらに備えており、前記第３の超小型電子素子の各々は、前記モジュールカードに電気的に連結されていることを特徴とする、請求項１に記載のモジュール。
  6. 前記複数の第３の超小型電子素子は、積層形態に配置されており、前記第３の超小型電子素子の各々は、前記第３の超小型電子素子の隣接する１つの前面または裏面と向き合う前面または裏面を有していることを特徴とする、請求項５に記載のモジュール。
  7. 前記複数の第３の超小型電子素子は、平面形態に配置されており、前記第３の超小型電子素子の各々は、前記第３の超小型電子素子の隣接する１つの周面と向き合う周面を有していることを特徴とする、請求項５に記載のモジュール。
  8. 前記第２の超小型電子素子は、揮発性ＲＡＭを含んでおり、前記第３の超小型電子素子の各々は、不揮発性メモリを含んでおり、前記第１の超小型電子素子は、外部コンポーネントと前記第２および第３の超小型電子素子との間のデータの転送を主に制御するように構成されたプロセッサを含んでいることを特徴とする、請求項５に記載のモジュール。
  9. 前記第２の超小型電子素子は、揮発性フレームバッファメモリ記憶素子を含んでおり、
    前記第３の超小型電子素子の各々は、不揮発性メモリを含んでおり、前記第１の超小型電子素子は、グラフィックプロセッサを含んでいることを特徴とする、請求項５に記載のモジュール。
  10. 前記第１および第２の超小型電子素子の各々は、半導体チップであることを特徴とする、請求項１に記載のモジュール。
  11. モジュールにおいて、
    対向する第１および第２の表面であって、各々が第１の方向および前記第１の方向に対して横断する第２の方向に延在している第１および第２の表面と、ソケットの対応する接点と嵌合するように構成されている前記第１および第２の表面の少なくとも１つのエッジに隣接する複数の互いに平行の露出したエッジ接点とを有するモジュールカードと、
    前記モジュールカードの前記第１の表面と向き合う前面を有する第１および第２の超小型電子素子であって、前記超小型電子素子の各々は、前記モジュールカードに電気的に連結されており、前記第１の超小型電子素子の前記前面は前記モジュールカードの前記第１の表面に向き合い、前記第１の超小型電子素子のチップ接点は、前記第１の超小型電子素子の前記前面に露出しており且つ前記第１の超小型電子素子の前記前面の中心に隣接して１列または互いに平行の２列に配置されており、前記第２の超小型電子素子の前記前面は、前記第１の超小型電子素子の裏面に部分的に重なって、該裏面に取り付けられており、前記第２の超小型電子素子の前記前面は、前記第１の超小型電子素子の横縁を超えて第１の方向に突出しており、前記第２の超小型電子素子のチップ接点は、前記第２の超小型電子素子の前記前面に露出しており且つ前記第２の超小型電子素子の前記前面の中心に隣接して１列または互いに平行の２列に配置されており且つ前記第１の超小型電子素子の前記横縁を超えて配置されており、前記第１の超小型電子素子の前記チップ接点の前記列は、前記第２の超小型電子素子の前記チップ接点の前記列に実質的に直交している、第１および第２の超小型電子素子と、
    を備えており、
    前記第１の超小型電子素子の前記チップ接点および前記エッジ接点に電気的に連結している複数の第１のリードと、前記第２の超小型電子素子の前記チップ接点および前記エッジ接点に電気的に連結している複数の第２のリードとをさらに備えており、
    前記モジュールカードは、前記第１および第２の表面間に延在している第１および第２の開口をさらに備えており、前記第１の開口は、前記第１の超小型電子素子の前記チップ接点と真っ直ぐに並んでおり、前記第２の開口は、前記第２の超小型電子素子の前記チップ接点と真っ直ぐに並んでおり、
    前記第１のリードは、前記モジュールカードの導電要素から前記第１の超小型電子素子の前記チップ接点に延在する第１のリードボンドを備え、前記第２のリードは、前記導電要素から前記第２の超小型電子素子の前記チップ接点に延在する第２のリードボンドを備えていることを特徴とする、モジュール。
  12. 前記第１の超小型電子素子の前記チップ接点は、前記第２の開口とは真っ直ぐに並んでおらず、前記第２の超小型電子素子の前記チップ接点は、前記第１の開口とは真っ直ぐに並んでいないことを特徴とする、請求項１１に記載のモジュール。
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