JP5460552B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5460552B2
JP5460552B2 JP2010233285A JP2010233285A JP5460552B2 JP 5460552 B2 JP5460552 B2 JP 5460552B2 JP 2010233285 A JP2010233285 A JP 2010233285A JP 2010233285 A JP2010233285 A JP 2010233285A JP 5460552 B2 JP5460552 B2 JP 5460552B2
Authority
JP
Japan
Prior art keywords
insulating layer
layer
oxide
oxide semiconductor
halogen element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010233285A
Other languages
English (en)
Other versions
JP2011109078A5 (ja
JP2011109078A (ja
Inventor
舜平 山崎
邦彦 鈴木
正弘 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2010233285A priority Critical patent/JP5460552B2/ja
Publication of JP2011109078A publication Critical patent/JP2011109078A/ja
Publication of JP2011109078A5 publication Critical patent/JP2011109078A5/ja
Application granted granted Critical
Publication of JP5460552B2 publication Critical patent/JP5460552B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6739—Conductor-insulator-semiconductor electrodes
    • H10P14/38—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass
    • H10P14/3434—
    • H10W42/00—
    • H10P14/22—
    • H10P14/3426—

Landscapes

  • Thin Film Transistor (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electroluminescent Light Sources (AREA)
  • Liquid Crystal (AREA)
  • Manufacturing & Machinery (AREA)
  • Formation Of Insulating Films (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Physical Vapour Deposition (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Optics & Photonics (AREA)

Description

酸化物半導体を用いる半導体装置及びその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタは液晶テレビに代表されるような表示装置に用いられている。薄膜トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が公知であるが、その他の材料として酸化物半導体が注目されている。
酸化物半導体の材料としては、酸化亜鉛又は酸化亜鉛を成分とするものが知られている。そして、電子キャリア濃度が１０１８／ｃｍ３未満である非晶質酸化物（酸化物半導体）なるもので形成された薄膜トランジスタが開示されている（特許文献１乃至３参照。）。
特開２００６−１６５５２７号公報 特開２００６−１６５５２８号公報 特開２００６−１６５５２９号公報
しかしながら酸化物半導体は薄膜形成工程において化学量論的組成からのずれが生じてしまう。例えば、酸素の過不足によって酸化物半導体の電気伝導度が変化してしまう。また、酸化物半導体の薄膜形成中に混入する水素や水分が酸素（Ｏ）−水素（Ｈ）結合を形成して電子供与体となり、電気伝導度を変化させる要因となる。さらにＯ−Ｈは極性分子なので、酸化物半導体によって作製される薄膜トランジスタのような能動デバイスに対して特性の変動要因となる。
このような問題に鑑み本発明の一形態は、安定した電気的特性を有する酸化物半導体を用いた半導体装置を提供することを目的とする。
酸化物半導体層を用いる薄膜トランジスタの電気的特性変動を抑止するために、酸化物半導体層及び、該酸化物半導体層と接して形成される絶縁層との界面において、変動要因となる水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物を排除する。
フッ素や塩素に代表されるハロゲン元素により、酸化物半導体層に含まれる水素や水分（水素原子や、Ｈ２Ｏなど水素原子を含む化合物）などの不純物を、酸化物半導体層より排除し、上記酸化物半導体層中の不純物濃度を低減する。本明細書において、ハロゲン元素とは周期表において第１７族元素（フッ素（Ｆ）、塩素（Ｃｌ）、臭素（Ｂｒ）、ヨウ素（Ｉ）など）のことを意味し、代表的には、フッ素、塩素を用いることができ、用いるハロゲン元素は一種でも複数種でもよい。
ハロゲン元素は酸化物半導体層と接して設けられるゲート絶縁層、保護絶縁層となる絶縁層に含ませて形成することができ、またハロゲン元素を含むガス雰囲気下でのプラズマ処理によって酸化物半導体層に付着させてもよい。
ハロゲン元素は成膜中にゲート絶縁層や絶縁層に含まれるように、成膜ガス（スパッタガス）に導入してもよいし、前工程におけるクリーニング処理によって処理室に残留したハロゲン元素を用いて膜中に含ませてもよい。また、成膜後にゲート絶縁層や絶縁層に添加してもよい。また、プラズマ処理によって酸化物半導体層との界面に付着させてもよい。ゲート絶縁層や絶縁層にハロゲン元素を含ませる場合、ゲート絶縁層や絶縁層中におけるハロゲン元素濃度は５×１０１８ａｔｏｍｓ／ｃｍ３乃至１×１０２０ａｔｏｍｓ／ｃｍ３程度とすればよい。
上記いずれかの方法でハロゲン元素により、酸化物半導体層に含まれる水素、水分、水酸基又は水素化物などの不純物を、ゲート絶縁層、及び／又は絶縁層に拡散させ、上記酸化物半導体層中の不純物濃度を低減させる。
また、絶縁層は酸素過剰とし、不対結合手に代表される欠陥を多く含むことが好ましい。欠陥を多く含む絶縁層は、主に水素に対して束縛エネルギーがより大きくなり、酸化物半導体層から絶縁層への拡散がより促進され、絶縁層において不純物が安定化させることができるため好ましい。
また、ゲート絶縁層、酸化物半導体層、又は酸化物半導体層に接する絶縁層を、クライオポンプを用いて排気して不純物濃度が低減された成膜室内で、成膜すればよい。
また、ゲート絶縁層、酸化物半導体層、及び酸化物半導体層に接する絶縁層を、成膜する際に用いるスパッタガス（ハロゲン元素を含むガスも含め）も水素、水、水酸基又は水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いることが好ましい。
本明細書で開示する発明の構成の一形態は、ゲート電極層と、ゲート電極層上にハロゲン元素を含むゲート絶縁層と、ハロゲン元素を含むゲート絶縁層上に酸化物半導体層と、酸化物半導体層上にソース電極層及びドレイン電極層と、酸化物半導体層、ソース電極層及びドレイン電極層上に酸化物半導体層の一部と接する絶縁層を有する半導体装置である。
本明細書で開示する発明の構成の他の一形態は、ゲート電極層と、ゲート電極層上にゲート絶縁層と、ゲート絶縁層上に酸化物半導体層と、酸化物半導体層上にソース電極層及びドレイン電極層と、酸化物半導体層、ソース電極層及びドレイン電極層上に酸化物半導体層の一部と接するハロゲン元素を含む絶縁層を有する半導体装置である。
本明細書で開示する発明の構成の他の一形態は、ゲート電極層と、ゲート電極層上にハロゲン元素を含むゲート絶縁層と、ハロゲン元素を含むゲート絶縁層上に酸化物半導体層と、酸化物半導体層上にソース電極層及びドレイン電極層と、酸化物半導体層、ソース電極層及びドレイン電極層上に酸化物半導体層の一部と接するハロゲン元素を含む絶縁層を有する半導体装置である。
上記構成において、さらに絶縁層を覆う保護絶縁層を有する構成であってもよい。また、ゲート絶縁層を積層構造とし、ゲート電極層側から窒化物絶縁層、酸化物絶縁層からなる積層としてもよい。この場合、少なくとも酸化物半導体層と接する酸化物絶縁層にハロゲン元素を含ませるとよい。
本明細書で開示する発明の構成の他の一形態は、基板上にゲート電極層を形成し、該基板をハロゲン元素を含むガスを用いてクリーニング処理し減圧状態に保持された第１の処理室に導入し、ゲート電極層を覆うハロゲン元素を含むゲート絶縁層を形成した後、該基板を減圧状態に保持された第２の処理室に導入し、第２の処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、第２の処理室内に装着された金属酸化物のターゲットを用いてハロゲン元素を含むゲート絶縁層上に酸化物半導体層を形成し、酸化物半導体層上にソース電極層及びドレイン電極層を形成した後、該基板を第３の処理室に導入し、第３の処理室内の残留水分を除去しつつ水素及び水分が除去された酸素を含むスパッタガスを導入し、第３の処理室内に装着されたシリコンを含むターゲットを用いて、酸化物半導体層上に、絶縁層を形成し、該基板を１００℃乃至４００℃の温度に加熱して酸化物半導体層中に含まれる水素若しくは水分をハロゲン元素を含むゲート絶縁層側に拡散させる半導体装置の作製方法である。
上記構成において、酸化物半導体層中に含まれる水素若しくは水分をハロゲン元素を含むゲート絶縁層側に拡散させる加熱処理は、ハロゲン元素を含むゲート絶縁層上に酸化物半導体層が形成した後であればいつ行ってもよく、絶縁層の形成前に行ってもよい。
本明細書で開示する発明の構成の他の一形態は、基板上にゲート電極層及び該ゲート電極層を覆うゲート絶縁層を形成した後、該基板を減圧状態に保持された第１の処理室に導入し、第１の処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、第１の処理室内に装着された金属酸化物のターゲットを用いてゲート絶縁層上に酸化物半導体層を形成し、酸化物半導体層上にソース電極層及びドレイン電極層を形成した後、該基板を第２の処理室に導入し、第２の処理室内の残留水分を除去しつつ水素及び水分が除去された酸素及びハロゲン元素を含むスパッタガスを導入し、第２の処理室内に装着されたシリコンを含むターゲットを用いて、酸化物半導体層上に、ハロゲン元素を含む絶縁層を形成し、該基板を１００℃乃至４００℃の温度に加熱して酸化物半導体層中に含まれる水素若しくは水分をハロゲン元素を含む絶縁層側に拡散させる半導体装置の作製方法である。
本明細書で開示する発明の構成の他の一形態は、基板上にゲート電極層及び該ゲート電極層を覆うゲート絶縁層を形成した後、該基板を減圧状態に保持された第１の処理室に導入し、第１の処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、第１の処理室内に装着された金属酸化物のターゲットを用いてゲート絶縁層上に酸化物半導体層を形成し、酸化物半導体層上にソース電極層及びドレイン電極層を形成した後、酸化物半導体層にハロゲン元素を含むガス雰囲気下でプラズマ処理を行い酸化物半導体層表面にハロゲン元素を付着させ、該基板を第２の処理室に導入し、第２の処理室内の残留水分を除去しつつ水素及び水分が除去された酸素を含むスパッタガスを導入し、第２の処理室内に装着されたシリコンを含むターゲットを用いて、酸化物半導体層上に、絶縁層を形成し、該基板を１００℃乃至４００℃の温度に加熱して酸化物半導体層中に含まれる水素若しくは水分を絶縁層側に拡散させる半導体装置の作製方法である。
上記半導体装置の作製方法において、絶縁層を形成する際の基板温度は０℃乃至５０℃の温度とすることができる。
上記半導体装置の作製方法において、ゲート絶縁層、及び／又は酸化物半導体層、及び／又は絶縁層を作製する際に、第１の処理室及び／又は第２の処理室及び／又は第３の処理室の排気は吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。上記吸着型の真空ポンプは、ゲート絶縁層、及び／又は酸化物半導体層、及び／又は絶縁層に含まれる水素、水、水酸基又は水素化物の量を低減するように作用する。
上記半導体装置の作製方法において、酸化物半導体層を成膜するためのターゲットは、酸化亜鉛を主成分として含むものを用いることができる。また、ターゲットとして、インジウム、ガリウム、亜鉛を含む金属酸化物を用いることができる。
上記半導体装置の作製方法において、絶縁層として酸化シリコン層を成膜するためのシリコンを含むターゲットは、シリコン半導体のターゲット又は合成石英のターゲットを用いることができる。
上記各構成は、上記課題の少なくとも一つを解決する。
なお、酸化物半導体層としては、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜であり、その薄膜を酸化物半導体層として用いた薄膜トランジスタを作製する。なお、Ｍは、Ｇａ、Ｆｅ、Ｎｉ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。例えばＭとして、Ｇａの場合があることの他、ＧａとＮｉまたはＧａとＦｅなど、Ｇａ以外の上記金属元素が含まれる場合がある。また、上記酸化物半導体において、Ｍとして含まれる金属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属元素、または該遷移金属の酸化物が含まれているものがある。本明細書においては、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体層のうち、ＭとしてＧａを含む構造の酸化物半導体をＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とよび、その薄膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜とも呼ぶ。
また、酸化物半導体層に適用する金属酸化物として上記の他にも、Ｉｎ−Ｓｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の金属酸化物を適用することができる。また上記金属酸化物からなる酸化物半導体層に酸化シリコンを含ませてもよい。
また、酸化物半導体層とソース電極及びドレイン電極の間に、酸化物導電層を形成してもよい。酸化物導電層とソース電極及びドレイン電極を形成するための金属層は、連続成膜が可能である。
また、薄膜トランジスタは静電気などにより破壊されやすいため、ゲート線またはソース線に対して、画素部の薄膜トランジスタの保護用の保護回路を同一基板上に設けることが好ましい。保護回路は、酸化物半導体層を用いた非線形素子を用いて構成することが好ましい。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
安定した電気的特性を有する酸化物半導体を用いた半導体装置を提供することができる。
半導体装置及び半導体装置の作製方法を説明する図。 半導体装置及び半導体装置の作製方法を説明する図。 半導体装置及び半導体装置の作製方法を説明する図。 半導体装置及び半導体装置の作製方法を説明する図。 半導体装置及び半導体装置の作製方法を説明する図。 半導体装置及び半導体装置の作製方法を説明する図。 半導体装置を説明する図。 半導体装置の画素等価回路を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置の画素等価回路を説明する図。 半導体装置を説明する図。 電子機器を示す図。 電子機器を示す図。 電子機器を示す図。 電子機器を示す図。 電子機器を示す図。 成膜装置の一例を説明する図。 成膜装置の一例を説明する図。 成膜装置の一例を説明する図。 酸化物半導体を用いた逆スタガ型の薄膜トランジスタの縦断面図。 図２５に示すＡ−Ａ’断面におけるエネルギーバンド図（模式図）。 （Ａ）ゲート（Ｇ１）に正の電位（＋ＶＧ）が印加された状態を示し、（Ｂ）ゲート（Ｇ１）に負の電位（−ＶＧ）が印加された状態示す図。 真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図。 半導体装置を説明する図。 計算モデルを説明する模式図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施の形態の半導体装置及び半導体装置の作製方法の一形態を、図１を用いて説明する。本実施の形態で示す半導体装置は薄膜トランジスタである。
図１（Ａ）乃至（Ｆ）に半導体装置の断面構造の一例を示す。図１（Ａ）乃至（Ｆ）に示す薄膜トランジスタ１１０は、ボトムゲート構造の一つであり逆スタガ型薄膜トランジスタともいう。
図１（Ａ）乃至（Ｆ）に示す薄膜トランジスタ１１０は、絶縁表面を有する基板１００上に、ゲート電極層１０１、ゲート絶縁層１３１、ゲート絶縁層１３２、酸化物半導体層１１２、ソース電極層１１５ａ、及びドレイン電極層１１５ｂを含む。また、薄膜トランジスタ１１０を覆い、酸化物半導体層１１２に接する酸化物絶縁層１１６が設けられ、さらにその上に保護絶縁層１０３が積層されている。
酸化物半導体層を用いる薄膜トランジスタの電気的特性変動を抑止するために、酸化物半導体層及び、該酸化物半導体層と接して形成されるゲート絶縁層及び／又は絶縁層との界面において、変動要因となる水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物を排除する。具体的には、酸化物半導体層及び、該酸化物半導体層と接して形成される絶縁層との界面における水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。
フッ素や塩素に代表されるハロゲン元素により、酸化物半導体層に含まれる水素や水分（水素原子や、Ｈ２Ｏなど水素原子を含む化合物）などの不純物を、酸化物半導体層より排除し、上記酸化物半導体層中の不純物濃度を低減する。ゲート絶縁層や絶縁層にハロゲン元素を含ませる場合、ゲート絶縁層や絶縁層中におけるハロゲン元素濃度は５×１０１８ａｔｏｍｓ／ｃｍ３乃至１×１０２０ａｔｏｍｓ／ｃｍ３程度とすればよい。
なお、前記水素濃度及びハロゲン元素濃度は二次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による各濃度の定量結果である。
ハロゲン元素は酸化物半導体層と接して設けられるゲート絶縁層、絶縁層に含ませて形成することができ、またハロゲン元素を含むガス雰囲気下でのプラズマ処理によって酸化物半導体層に付着させてもよい。上記ハロゲン元素を半導体装置に含ませる方法（成膜時にゲート絶縁層に含ませる、成膜時に絶縁層に含ませる、プラズマ処理により絶縁層との界面に付着させる）は、少なくとも１つ以上行えばよく、もちろん複数行ってもよい。
上記少なくともいずれかの方法でハロゲン元素により、酸化物半導体層に含まれる水素、水分、水酸基又は水素化物などの不純物を、ゲート絶縁層、及び／又は絶縁層に拡散させ、上記酸化物半導体層中の不純物濃度を低減させる。
ハロゲン元素が水素などの不純物に与える影響を結合エネルギーの計算により検証した。ハロゲン元素としてはフッ素（Ｆ）、ハロゲン元素が含まれる絶縁層としては酸化シリコン（ＳｉＯｘ）を用いた。
なお、計算には、Ｇａｕｓｓ基底を用いた密度汎関数法（ＤＦＴ）を用いた。ＤＦＴでは、交換相関相互作用を電子密度で表現された一電子ポテンシャルの汎関数（関数の関数の意）で近似しているため、計算は高速かつ高精度である。ここでは、混合汎関数であるＢ３ＬＹＰを用いて、交換と相関エネルギーに係る各パラメータの重みを規定した。また、基底関数として、６−３１１Ｇ（それぞれの原子価軌道に三つの短縮関数を用いたｔｒｉｐｌｅ ｓｐｌｉｔ ｖａｌｅｎｃｅ基底系の基底関数）を全ての原子に適用した。上述の基底関数により、例えば、水素原子であれば、１ｓ〜３ｓの軌道が考慮され、また、酸素原子であれば、１ｓ〜４ｓ、２ｐ〜４ｐの軌道が考慮されることになる。さらに、計算精度向上のため、分極基底系として、水素原子にはｐ関数を、水素原子以外にはｄ関数を加えた。なお、量子化学計算プログラムとしては、Ｇａｕｓｓｉａｎ ０３を使用した。計算は、ハイパフォーマンスコンピュータ（ＳＧＩ社製、Ａｌｔｉｘ４７００）を用いて行った。
以下では、フッ素が点在した酸化シリコン（ＳｉＯ２）中に、水素がマイグレーションした場合に、水素がフッ素に結合するか、ＳｉＯ２中の酸素に結合するか、ＳｉＯ２中のシリコンに結合するかについて計算を行った。具体的には、フッ素を添加したＳｉＯ２中に水素が存在するとき、水素がフッ素、酸素とシリコンのどの原子と結合を形成すると安定化するかを計算した。図３０に計算モデルの模式図を示す。また、表１にＨ−Ｆ、Ｈ−Ｏ、Ｈ−Ｓｉ結合の結合エネルギーを示す。
Figure 0005460552
表１に示すように、水素は酸素やシリコンと結合するよりも、フッ素と結合しやすい事がわかる。よって、フッ素が添加されたＳｉＯｘを層間膜に用いる事で、加熱処理によりマイグレーションしている水素はＳｉＯｘ中のフッ素と結合して安定化し、捉えられやすいと言える。
フッ素や塩素に代表されるハロゲン元素は電気陰性度が大きいために、不純物である水素の電気陰性度との差が大きく、ハロゲン元素と水素とはイオン結合の結合力が大きく作用する。
従って、ゲート絶縁層又は／及び絶縁層に含まれるハロゲン元素により、酸化物半導体層中の水素や水分（水素原子や、Ｈ２Ｏなど水素原子を含む化合物）などの不純物をゲート絶縁層又は／及び絶縁層へより効果的に拡散し、酸化物半導体層中より排除することができる。
本実施の形態では、ゲート絶縁層にハロゲン元素を含ませる例であり、酸化物半導体層１１２に接して設けられるゲート絶縁層１３２はハロゲン元素を含む。
図２５は、酸化物半導体を用いた逆スタガ型の薄膜トランジスタの縦断面図を示す。ゲート電極（ＧＥ１）上にゲート絶縁膜（ＧＩ）を介して酸化物半導体層（ＯＳ）が設けられ、その上にソース電極（Ｓ）及びドレイン電極（Ｄ）が設けられている。
図２６は、図２５に示すＡ−Ａ’断面におけるエネルギーバンド図（模式図）を示す。図２６（Ａ）はソースとドレインの間の電圧を等電位（ＶＤ＝０Ｖ）とした場合を示し、図２６（Ｂ）はソースに対しドレインに正の電位（ＶＤ＞０）を加えた場合を示す。
図２７は、図２５におけるＢ−Ｂ’の断面におけるエネルギーバンド図（模式図）である。図２７（Ａ）はゲート（Ｇ１）に正の電位（＋ＶＧ）が印加された状態であり、ソースとドレインと間にキャリア（電子）が流れるオン状態を示している。また、図２７（Ｂ）は、ゲート（Ｇ１）に負の電位（−ＶＧ）が印加された状態であり、オフ状態（少数キャリアは流れない）である場合を示す。
図２８は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す。
常温において金属中の電子は縮退しており、フェルミ準位は伝導帯内に位置する。一方、従来の酸化物半導体は一般にｎ型であり、その場合のフェルミ準位（ＥＦ）は、バンドギャップ中央に位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置している。なお、酸化物半導体において水素はドナーでありｎ型化する一つの要因であることが知られている。
これに対して本発明に係る酸化物半導体は、ｎ型不純物である水素を酸化物半導体から除去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することにより真性（ｉ型）とし、又は真性型とせんとしたものである。すなわち、不純物を添加してｉ型化するのでなく、水素や水等の不純物を極力除去したことにより、高純度化されたｉ型（真性半導体）又はそれに近づけることを特徴としている。そうすることにより、フェルミ準位（ＥＦ）は真性フェルミ準位（Ｅｉ）と同じレベルにまですることができる。
酸化物半導体のバンドギャップ（Ｅｇ）が３．１５ｅＶである場合、電子親和力（χ）は４．３ｅＶと言われている。ソース電極及びドレイン電極を構成するチタン（Ｔｉ）の仕事関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物半導体界面において、電子に対してショットキー型の障壁は形成されない。
すなわち、金属の仕事関数（φＭ）と酸化物半導体の電子親和力（χ）がほぼ等しい場合、両者が接触すると図２６（Ａ）で示すようなエネルギーバンド図（模式図）が示される。
図２６（Ｂ）において黒丸（●）は電子を示し、ドレインに正の電位が印加されると、電子はバリア（ｈ）をこえて酸化物半導体に注入され、ドレインに向かって流れる。この場合、バリア（ｈ）の高さは、ゲート電圧とドレイン電圧に依存して変化するが、正のドレイン電圧が印加された場合には、電圧印加のない図２６（Ａ）のバリアの高さすなわちバンドギャップ（Ｅｇ）の１／２よりもバリア（ｈ）の高さは小さい値となる。
このとき電子は、図２７（Ａ）で示すようにゲート絶縁膜と高純度化された酸化物半導体との界面における、酸化物半導体側のエネルギー的に安定な最低部を移動する。
また、図２７（Ｂ）において、ゲート電極（Ｇ１）に負の電位（逆バイアス）が印加されると、少数キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。
例えば、薄膜トランジスタのチャネル幅Ｗが１×１０４μｍでチャネル長が３μｍの素子であっても、オフ電流が１０−１３Ａ以下であり、サブスレッショルドスイング値（Ｓ値）が０．１Ｖ／ｄｅｃ．（ゲート絶縁膜厚１００ｎｍ）が得られる。
このように、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することにより、薄膜トランジスタの動作を良好なものとすることができる。
また、薄膜トランジスタ１１０はシングルゲート構造の薄膜トランジスタを用いて説明するが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジスタも形成することができる。
以下、図１（Ａ）乃至（Ｆ）を用い、基板１００上に薄膜トランジスタ１１０を作製する工程を説明する。
まず、絶縁表面を有する基板１００上に導電膜を形成した後、第１のフォトリソグラフィ工程及びエッチング工程によりゲート電極層１０１を形成する（図１（Ａ）参照。）。形成されたゲート電極層の端部はテーパ形状であると、上に積層するゲート絶縁層の被覆性が向上するため好ましい。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
絶縁表面を有する基板１００に使用することができる基板に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。
また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。また、ガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている。なお、酸化ホウ酸と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用いることが好ましい。
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶縁体でなる基板を用いても良い。他にも、結晶化ガラスなどを用いることができる。また、プラスチック基板等も適宜用いることができる。
下地膜となる絶縁膜を基板１００とゲート電極層１０１との間に設けてもよい。下地膜は、基板１００からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による積層構造により形成することができる。
また、ゲート電極層１０１の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
例えば、ゲート電極層１０１の２層の積層構造としては、アルミニウム層上にモリブデン層が積層された２層の積層構造、または銅層上にモリブデン層を積層した２層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層した２層構造、窒化チタン層とモリブデン層とを積層した２層構造とすることが好ましい。３層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムとシリコンの合金層またはアルミニウムとチタンの合金層と、窒化チタン層またはチタン層とを積層した積層や、モリブデン層、アルミニウム層、モリブデン層の３層を用いることができる。なお、透光性を有する導電膜を用いてゲート電極層を形成することもできる。透光性を有する導電膜としては、透光性導電性酸化物等をその例に挙げることができる。
次いで、ゲート電極層１０１上にゲート絶縁層を形成する。本実施の形態では、ゲート絶縁層にハロゲン元素を含ませて形成する。ゲート絶縁層が積層構造の場合、少なくとも酸化物半導体層に接するゲート絶縁層にハロゲン元素を含ませる。
ゲート絶縁層は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウム層を単層で又は積層して形成することができる。スパッタリング法により酸化シリコン層を成膜する場合には、ターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いて行う。
ここで、不純物を除去することによりｉ型化又は実質的にｉ型化された酸化物半導体（高純度化された酸化物半導体）は界面準位、界面電荷に対して極めて敏感であるため、ゲート絶縁層との界面は重要である。そのため高純度化された酸化物半導体に接するゲート絶縁層（ＧＩ）は、高品質化が要求される。
例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。高純度化された酸化物半導体と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。
もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、スパッタリング法やプラズマＣＶＤ法など他の成膜方法を適用することができる。また、成膜後の熱処理によってゲート絶縁層の膜質、酸化物半導体との界面特性が改質される絶縁層であっても良い。いずれにしても、ゲート絶縁層としての膜質が良好であることは勿論のこと、酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。
さらに、８５℃、２×１０６Ｖ／ｃｍ、１２時間のゲートバイアス・熱ストレス試験（ＢＴ試験）においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体の主成分との結合手が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切断され、生成された不対結合手がしきい値電圧（Ｖｔｈ）のドリフトを誘発することとなる。
これに対して、本明細書に開示する発明は、酸化物半導体の不純物、特に水素や水等を極力除去し、上記のようにゲート絶縁層との界面特性を良好にすることにより、ＢＴ試験に対しても安定な薄膜トランジスタを得ることを可能としている。
本実施の形態では、ゲート電極層１０１側からゲート絶縁層１３１、ゲート絶縁層１３２の積層構造でゲート絶縁層を形成する（図１（Ｂ）参照。）。積層するゲート絶縁層は、ゲート電極層１０１側から窒化シリコン層と酸化シリコン層の積層構造を用いることができる。ゲート絶縁層１３１としてスパッタリング法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮｙ（ｙ＞０））を形成し、ゲート絶縁層１３１上にゲート絶縁層１３２として膜厚５ｎｍ以上３００ｎｍ以下のハロゲン元素を含む酸化シリコン層（ＳｉＯｘ（ｘ＞０））を積層して、膜厚１００ｎｍのゲート絶縁層とする。
ハロゲン元素は成膜中にゲート絶縁層に含まれるように、成膜ガス（スパッタガス）に導入してもよいし、前工程におけるクリーニング処理によって処理室に残留したハロゲン元素を用いて膜中に含ませてもよい。また、成膜後にゲート絶縁層に添加してもよい。
成膜ガス（スパッタガス）として成膜中に導入されるハロゲン元素を含むガスとしては、ＮＦ３などを用いることができる。また、成膜を行う処理室のクリーニング処理に上記ＮＦ３のようなハロゲン元素を含むガスを用いて、処理室内に残留するフッ素などのハロゲン元素を成膜時にゲート絶縁層に含ませるように成膜することができる。上記のように成膜と同時にハロゲン元素をゲート絶縁層に添加すると、工程数を増加させずに、ハロゲン元素を含むゲート絶縁層を形成できる利点がある。
ハロゲン元素を含むガスとしては、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、弗化硫黄（ＳＦ６）、弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）などを適宜用いることができる。
また、ゲート絶縁層を、成膜する際に用いる成膜ガス（ハロゲン元素を含むガスも含め）も水素、水、水酸基又は水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いることが好ましい。
また、ゲート絶縁層１３１、ゲート絶縁層１３２に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室でゲート電極層１０１が形成された基板１００を２００℃以上の温度で加熱し、基板１００に吸着した不純物を除去することが好ましい。
次いで、ゲート絶縁層１３１、ゲート絶縁層１３２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜を形成する。
なお、酸化物半導体膜をスパッタリング法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層１３２の表面に付着しているゴミを除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。
酸化物半導体膜はスパッタリング法により成膜する。酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体膜を用いる。本実施の形態では、酸化物半導体膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体ターゲットを用いてスパッタリング法により成膜する。また、酸化物半導体膜は、スパッタガスとして希ガス（代表的にはアルゴン）、酸素、又は希ガス（代表的にはアルゴン）及び酸素を用いることができ、該スパッタガスの雰囲気下においてスパッタリング法により形成することができる。また、スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行ってもよい。
酸化物半導体膜を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いることが好ましい。
酸化物半導体膜をスパッタリング法で作製するためのターゲットとして、酸化亜鉛を主成分とする金属酸化物のターゲットを用いることができる。また、金属酸化物のターゲットの他の例としては、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲット（組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔ．比］）を用いることができる。また、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］の組成比を有するターゲットを用いることもできる。酸化物半導体ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率の高い酸化物半導体ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
減圧状態に保持された処理室内に基板を保持し、基板を４００℃未満の温度に加熱する。そして、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、金属酸化物をターゲットとして基板１００上に酸化物半導体膜を成膜する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、Ｈ２Ｏなど水素原子を含む化合物や、炭素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体膜は好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
上記のようにして酸化物半導体膜をスパッタリング法で成膜することで、二次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の定量結果が５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下（さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下）、に抑制された酸化物半導体膜を得ることができる。
酸化物半導体膜は、成膜時に膜にダメージを与えないようなスパッタリング条件で成膜する。また、基板を４００℃未満の温度として成膜することによって、高温の加熱処理による酸化物半導体膜の変質（例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜であれば、ＺｎＯが膜の外部に析出してしまうなど）を防止することができる。
スパッタリング法にはスパッタ用電源に高周波電源を用いるＲＦスパッタリング法と、ＤＣスパッタリング法があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタリング法もある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタリング法は主に金属膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタリング法を用いるスパッタ装置がある。
また、スパッタリング法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタリング法や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。
次いで、酸化物半導体膜を第２のフォトリソグラフィ工程及びエッチング工程により島状の酸化物半導体層１２１に加工する（図１（Ｃ）参照。）。また、島状の酸化物半導体層１２１を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、ゲート絶縁層１３２にコンタクトホールを形成する場合、その工程は酸化物半導体層１２１の形成時に行うことができる。
なお、ここでの酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、弗化硫黄（ＳＦ６）、弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、アンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によって除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウム等の材料を回収して再利用することにより、資源を有効活用し低コスト化することができる。
所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッチング液、エッチング時間、温度等）を適宜調節する。
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体層１２１及びゲート絶縁層１３２の表面に付着しているレジスト残渣などを除去することが好ましい。
次いで、ゲート絶縁層１３２、及び酸化物半導体層１２１上に、導電膜を形成する。導電膜をスパッタリング法や真空蒸着法で形成すればよい。導電膜の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、マンガン、マグネシウム、ジルコニウム、ベリリウム、トリウムのいずれか一または複数から選択された材料を用いてもよい。また、金属導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、Ｔｉ膜と、そのＴｉ膜上に重ねてアルミニウム膜を積層し、さらにその上にＴｉ膜を成膜する３層構造などが挙げられる。また、Ａｌに、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた元素を単数、又は複数組み合わせた膜、合金膜、もしくは窒化膜を用いてもよい。
第３のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層１１５ａ、ドレイン電極層１１５ｂを形成した後、レジストマスクを除去する（図１（Ｄ）参照。）。
なお、導電膜のエッチングの際に、酸化物半導体層１２１は除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。
本実施の形態では、導電膜としてＴｉ膜を用いて、酸化物半導体層１２１にはＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いて、エッチャントとして過水アンモニア水（アンモニア、水、過酸化水素水の混合液）を用いる。
なお、第３のフォトリソグラフィ工程後のエッチング工程では、酸化物半導体層１２１は一部のみがエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。また、ソース電極層１１５ａ、ドレイン電極層１１５ｂを形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理によって露出している酸化物半導体層の表面に付着した吸着水などを除去してもよい。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
プラズマ処理を行った場合、大気に触れることなく、酸化物半導体層の一部に接する保護絶縁膜となる酸化物絶縁層として酸化物絶縁層１１６を形成する。本実施の形態では、酸化物半導体層１２１がソース電極層１１５ａ、ドレイン電極層１１５ｂと重ならない領域において、酸化物半導体層１２１と酸化物絶縁層１１６とが接するように形成する（図１（Ｅ）参照。）。
酸化物絶縁層１１６として、島状の酸化物半導体層１２１、ソース電極層１１５ａ、ドレイン電極層１１５ｂまで形成された基板１００を１００℃未満の温度に加熱し、水素及び水分が除去された高純度酸素を含むスパッタガスを導入しシリコン半導体のターゲットを用いて、酸化シリコン層を成膜する。なお、酸化物絶縁層１１６は、欠陥を含む酸化シリコン層となるように形成すると好ましい。
酸化物絶縁層１１６を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いることが好ましい。
例えば、純度が６Ｎであり、ボロンがドープされたシリコンターゲット（抵抗値０．０１Ωｃｍ）を用い、ターゲットと基板との間の距離（Ｔ−Ｓ間距離）を８９ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源６ｋＷ、酸素（酸素流量比率１００％）雰囲気下でパルスＤＣスパッタリング法により酸化シリコン層を成膜する。膜厚は３００ｎｍとする。なお、シリコンターゲットに代えて石英（好ましくは合成石英）を酸化シリコン層を成膜するためのターゲットとして用いることができる。なお、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いて行う。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層１１６を成膜することが好ましい。酸化物半導体層１２１及び酸化物絶縁層１１６に水素、水酸基又は水分が含まれないようにするためである。
なお、酸化物絶縁層１１６としては、酸化シリコン層に代えて、酸化窒化シリコン層、酸化アルミニウム層、または酸化窒化アルミニウム層などを用いることもできる。
次に、ハロゲン元素を含む酸化物絶縁層であるゲート絶縁層１３２と酸化物半導体層１２１とを接した状態で１００℃乃至４００℃で加熱処理を行う。この加熱処理によって酸化物半導体層１２１中に含まれる水素若しくは水分をハロゲン元素を含む酸化物絶縁層であるゲート絶縁層１３２に拡散させることができる。ゲート絶縁層１３２はハロゲン元素を含むため、島状の酸化物半導体層１２１に含まれる水素、水酸基又水分等の不純物は、酸化物半導体層１２１とゲート絶縁層１３２が接する界面を介して、ゲート絶縁層１３２に拡散する。具体的には、酸化物半導体層１２１に含まれる水素原子や、Ｈ２Ｏなど水素原子を含む化合物や、炭素原子を含む化合物等がゲート絶縁層１３２に拡散し移動し易くなる。
また、酸化物絶縁層１１６は酸素過剰とし、不対結合手に代表される欠陥を多く含むことが好ましい。欠陥を多く含む酸化物絶縁層１１６は、主に水素に対して束縛エネルギーがより大きくなり、酸化物半導体層から酸化物絶縁層１１６への拡散がより促進され、酸化物絶縁層１１６において不純物が安定化させることができるため好ましい。
以上の工程で、水素や水分などの不純物を排除し、水素や水分などの不純物を極低濃度とすることによって、酸化物半導体層表層部のバックチャネル側での寄生チャネルの発生を抑えることができる。
従って水素及び水素化物の濃度が低減された酸化物半導体層１１２を有する薄膜トランジスタ１１０を形成することができる（図１（Ｆ）参照。）。
上記のように酸化物半導体膜を成膜するに際し、反応雰囲気中の残留水分を除去することで、該酸化物半導体膜中の水素及び水素化物の濃度を低減することができる。それにより酸化物半導体膜の安定化を図ることができる。
酸化物絶縁層上に保護絶縁層を設けてもよい。本実施の形態では、保護絶縁層１０３を酸化物絶縁層１１６上に形成する。保護絶縁層１０３としては、窒化シリコン膜、窒化酸化シリコン膜、または窒化アルミニウム膜などを用いる。
保護絶縁層１０３として、酸化物絶縁層１１６まで形成された基板１００を１００℃〜４００℃の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッタガスを導入しシリコン半導体のターゲットを用いて窒化シリコン膜を成膜する。この場合においても、酸化物絶縁層１１６と同様に、処理室内の残留水分を除去しつつ保護絶縁層１０３を成膜することが好ましい。
保護絶縁層１０３を形成する場合、保護絶縁層１０３の成膜時に１００℃〜４００℃に基板１００を加熱することで、酸化物半導体層中に含まれる水素若しくは水分をハロゲン元素を含むゲート絶縁層に拡散させることができる。よって上記酸化物絶縁層１１６の形成後に加熱処理を行わなくてもよい。
酸化物絶縁層１１６と保護絶縁層１０３として窒化シリコン層を積層する場合、酸化シリコン層と窒化シリコン層を同じ処理室において、共通のシリコンターゲットを用いて成膜することができる。先に酸素を含むスパッタリングガスを導入して、処理室内に装着されたシリコンターゲットを用いて酸化シリコン層を形成し、次にスパッタリングガスを窒素を含むスパッタリングガスに切り替えて同じシリコンターゲットを用いて窒化シリコン層を成膜する。酸化シリコン層と窒化シリコン層とを大気に曝露せずに連続して形成することができるため、酸化シリコン層表面に水素や水分などの不純物が吸着することを防止することができる。この場合、酸化物絶縁層１１６と保護絶縁層１０３として窒化シリコン層を積層した後、酸化物半導体層中に含まれる水素若しくは水分をハロゲン元素を含むゲート絶縁層に拡散させる加熱処理（温度１００℃乃至４００℃）を行えばよい。
保護絶縁層の形成後、さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この加熱処理を、酸化物絶縁膜の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。この加熱処理よって、ノーマリーオフとなる薄膜トランジスタを得ることができる。よって半導体装置の信頼性を向上できる。
基板を加熱して窒化シリコン層を成膜することで、酸化物半導体層からハロゲン元素を含むゲート絶縁層に水素、水分を拡散させつつ、同時に外気から水分の侵入を防ぐバリア膜を設けることができる。
また、ゲート絶縁層上にチャネル形成領域とする酸化物半導体層を成膜するに際し、反応雰囲気中の残留水分を除去することで、該酸化物半導体層中の水素及び水素化物の濃度を低減することができる。また、酸化物半導体層に接してハロゲン元素を含むゲート絶縁層を設けることで酸化物半導体層中の水素、水分を酸化シリコン膜へ拡散させ酸化物半導体層の水素及び水素化合物の濃度を低減することができる。
図２３は酸化物半導体膜及び酸化物半導体膜を用いた半導体装置の作製に用いることのできる成膜装置１０００の一例を示す。
成膜装置１０００は、ローダー室１１１０と、アンローダー室１１２０を有し、それぞれ処理前の基板を収納するカセット１１１１と、処理済みの基板を収納するカセット１１２１が設置されている。ローダー室１１１０と、アンローダー室１１２０の間には第１の搬送室１１００があり、基板を搬送する搬送手段１１０１が設置されている。
成膜装置１０００は第２の搬送室１２００を有している。第２の搬送室１２００には搬送手段１２０１が設置され、ゲートバルブを介して周囲に４つの処理室（第１の処理室１２１０、第２の処理室１２２０、第３の処理室１２３０、及び第４の処理室１２４０）と接続されている。なお、第１の処理室１２１０はゲートバルブを介して、一方が第１の搬送室１１００と接続され、他方が第２の搬送室１２００と接続されている。
第２の搬送室１２００、第１の処理室１２１０、第２の処理室１２２０、第３の処理室１２３０、及び第４の処理室１２４０には、それぞれ排気手段１２０５、排気手段１２１５、排気手段１２２５、排気手段１２３５、及び排気手段１２４５が設けられている。また、これらの排気手段は各処理室の使用用途に応じて適宜排気装置を選定すればよいが、特にクライオポンプを備えた排気手段が好ましい。また、ターボ分子ポンプにコールドトラップを備えた手段であってもよい。
酸化物半導体膜を成膜する場合、酸化物半導体膜を成膜する処理室はもちろんのこと、酸化物半導体膜に接する膜、及び酸化物半導体膜の成膜前後の工程において、処理室内に残留する水分が不純物として混入しないよう、クライオポンプなどの排気手段を用いることが好ましい。
第１の処理室１２１０には、基板加熱手段１２１１が設けられている。また、第１の処理室１２１０は、大気圧状態の第１の搬送室１１００から減圧状態の第２の搬送室１２００に、基板を搬送する受け渡し室の役割を有している。受け渡し室を設けることにより、第２の搬送室１２００を大気による汚染から守ることができる。
第２の処理室１２２０、第３の処理室１２３０、及び第４の処理室１２４０には、それぞれスパッタリング法により窒化シリコン膜、酸化シリコン膜、酸化物半導体膜を成膜するための構成が備えられている。すなわち、各処理室にはターゲット、基板加熱手段が備えられ、スパッタガスを導入するガス供給手段、グロー放電生成手段が付加されている。
成膜装置１０００の動作の一例について説明する。ここでは、ゲート電極層１０１が形成された基板にゲート絶縁層と酸化物半導体層を連続成膜する方法について説明する。
搬送手段１１０１が、カセット１１１１から第１の処理室１２１０に、ゲート電極層１０１が形成された基板１００を搬送する。次いで、ゲートバルブを閉じ第１の処理室１２１０で基板１００を予備加熱し、基板に吸着した不純物を脱離させ排気する。不純物は、例えば、水素原子や、Ｈ２Ｏなど水素原子を含む化合物や、炭素原子を含む化合物などである。
次いで、基板１００を第２の処理室１２２０に搬送して窒化シリコン層を成膜し、その後基板１００を第３の処理室１２３０に搬送してハロゲン元素を含む酸化シリコン層を成膜してゲート絶縁層１３１、１３２を形成する。第２の処理室１２２０、及び第３の処理室１２３０はクライオポンプ等により排気され、成膜室内の不純物濃度が低減されていると好ましい。不純物が低減された処理室内で積層された窒化シリコン膜と酸化シリコン膜は、含有する水素、水酸基又は水分等が抑制されたゲート絶縁層１３１、１３２として用いる。
ゲート絶縁層１３２にハロゲン元素を含ませる工程は、成膜中に、第３の処理室１２３０にハロゲン元素を含むガスを導入してゲート絶縁層１３２の膜中にハロゲン元素を含ませることができる。また、ゲート絶縁層１３２を成膜する第３の処理室１２３０をハロゲン元素を含むガスを用いてクリーニング処理し、第３の処理室１２３０にハロゲン元素を残留させた状態で基板１００を搬送して、その残留させたハロゲン元素を取り込むようにゲート絶縁層１３２を成膜し、ハロゲン元素を含ませてもよい。
次いで、基板１００を第４の処理室１２４０に搬送する。第４の処理室１２４０は、酸化物半導体用のターゲットを備えており、排気手段としてクライオポンプを有している。第４の処理室１２４０では、酸化物半導体層を成膜する。
第４の処理室１２４０において酸化物半導体膜を形成する方法を図２２を用いて説明する。図２２に示すように第４の処理室１２４０は排気室５００２を介してメインバルブによって排気手段１２４５と接続され、電源５００３、ドライポンプ５００１、カソード５００５、ステージ昇降機構５００６、基板ステージ５００７、ゲートバルブ５００８、冷却水５００９、流量調節器５０１０、ガスタンク５０１１を有しており、基板ステージ５００７上に基板１００が保持され、カソード５００５側に酸化物半導体用のターゲット５００４が装着されている。
第４の処理室１２４０はまずドライポンプ５００１によって排気室５００２を介して排気され、減圧化される。次にクライオポンプである排気手段１２４５によって排気され、第４の処理室１２４０内の水素、水分、水素化物、水素化合物などの不純物を排気する。なお、クライオポンプに代えて、ターボ分子ポンプを用い、当該ターボ分子ポンプの吸気口上に水分等を吸着させるべくコールドトラップを設ける構成としても良い。
ゲート絶縁層１３２まで形成された基板１００をゲートバルブ５００８を通って第４の処理室１２４０へ搬送し、基板ステージ５００７上に保持する。ガスタンク５０１１から流量調節器５０１０によって流量を制御しながらスパッタガスを第４の処理室１２４０内に導入し、電源５００３よりカソードに電圧を印加してプラズマを発生させ、ターゲット５００４を用いて基板１００上に酸化物半導体膜を形成する。
図２２では第４の処理室を例として説明したが、本明細書における成膜装置のどの処理室においても図２２の方法が適宜適用できる。
第４の処理室１２４０では室内に残留する水分がクライオポンプにより除去され、酸化物半導体膜の水素濃度を低減することができる。また、酸化物半導体膜は基板を加熱しながら成膜する。クライオポンプにより処理室内に残留する水分を除去しながらスパッタ成膜を行うことで、酸化物半導体膜を成膜する際の基板温度は４００℃以下とすることができる。
以上のようにして、成膜装置１０００によってゲート絶縁層１３２から酸化物半導体膜を連続して形成することができる。なお、図２３では、３つ以上の処理室が搬送室を介して接続する構成を有しているがこれに限られない。例えば、基板の搬入口と搬出口を有し、各処理室が互いに接続する構成、所謂インライン型の構成としてもよい。
図２４は、図１（Ｅ）（Ｆ）で示すように島状の酸化物半導体層１２１上に、酸化物絶縁層１１６及び保護絶縁層１０３を形成するための成膜装置３０００の一例を示す。
成膜装置３０００は、ローダー室３１１０と、アンローダー室３１２０を有し、それぞれ処理前の基板を収納するカセット３１１１と、処理済みの基板を収納するカセット３１２１が設置されている。
また、成膜装置３０００は第１の搬送室３１００を有している。第１の搬送室３１００には搬送手段３１０１が設置され、ゲートバルブを介して周囲に５つの処理室（第１の処理室３２１０、第２の処理室３２２０、第３の処理室３２３０、第４の処理室３２４０、及び第５の処理室３２５０）と接続されている。
ローダー室３１１０、アンローダー室３１２０、第１の搬送室３１００、第１の処理室３２１０、第２の処理室３２２０、第３の処理室３２３０、第４の処理室３２４０、及び第５の処理室３２５０には、それぞれ排気手段３１１５、排気手段３１２５、排気手段３１０５、排気手段３２１５、排気手段３２２５、排気手段３２３５、排気手段３２４５、及び排気手段３２５５が設けられており、減圧状態を実現できる。また、これらの排気手段は各処理室の使用用途に応じて適宜排気装置を選定すればよいが、特にクライオポンプを備えた排気手段が好ましい。また、ターボ分子ポンプにコールドトラップを備えた手段であってもよい。
ローダー室３１１０、及びアンローダー室３１２０は第１の搬送室３１００に、基板を搬送する受け渡し室の役割を有している。受け渡し室を設けることにより、第１の搬送室３１００を大気による汚染から守ることができる。
第１の処理室３２１０及び第４の処理室３２４０には、それぞれ基板加熱手段３２１１、及び基板加熱手段３２４１が設けられている。第２の処理室３２２０、第３の処理室３２３０には、それぞれスパッタリング法により酸化シリコン膜、窒化シリコン膜を成膜するための構成が備えられている。すなわち、各処理室にはターゲット、基板加熱手段が備えられ、スパッタガスを導入するガス供給手段、グロー放電生成手段が付加されている。また、第５の処理室３２５０には冷却手段３２５１が設けられている。
成膜装置３０００の動作の一例について説明する。ここでは、島状の酸化物半導体層１２１上に、酸化物絶縁層１１６及び保護絶縁層１０３を形成する方法について説明する。
はじめに、ローダー室３１１０を排気し、ローダー室３１１０の圧力が第１の搬送室３１００の圧力と概略等しくなったら、ゲートバルブを開き第１の搬送室３１００を介してローダー室３１１０から第１の処理室３２１０へ基板１００を搬送する。
次いで、基板１００を第１の処理室３２１０の基板加熱手段３２１１で予備加熱し、基板に吸着した不純物を脱離し排気することが好ましい。不純物としては、例えば、水素原子や、Ｈ２Ｏなど水素原子を含む化合物や、炭素原子を含む化合物などである。なお、予備加熱の温度としては、１００℃以上４００℃以下好ましくは１５０℃以上３００℃以下である。なお、第１の処理室３２１０に設ける排気手段はクライオポンプが好ましい。基板１００に吸着していた不純物が予備加熱により脱離し、第１の処理室３２１０内に拡散するため、クライオポンプを用いて不純物を第１の処理室３２１０から排出する必要がある。なお、この予備加熱の処理は省略することもできる。
次いで、基板１００を第２の処理室３２２０に搬送し、酸化物絶縁層１１６を成膜する。例えば、酸化物絶縁層１１６として酸化シリコン膜を成膜する。第２の処理室３２２０はクライオポンプ等により排気され、処理室内の不純物濃度が低減されている。不純物が低減された処理室内で成膜された酸化物絶縁膜は、不純物濃度が抑制される。具体的には、酸化物絶縁膜に含まれる水素濃度を低減することができる。また、酸化物絶縁層１１６は基板１００を加熱しながら成膜しても良いが、酸化物絶縁層１１６に欠陥を含ませるため０℃乃至５０℃程度の温度、好ましくは室温で成膜することが望ましい。
スパッタリング法により酸化物絶縁層１１６として酸化シリコン膜を成膜する場合、ターゲットとして石英ターゲットまたはシリコンターゲットを用いることができる。シリコンターゲットを用いて、酸素、及び希ガス雰囲気下でスパッタリング法により成膜した酸化シリコン膜は、シリコン原子または酸素原子の不対結合手（ダングリングボンド）を含ませることができる。
酸化物絶縁層にハロゲン元素を含ませる場合は、酸化物絶縁層にハロゲン元素を含ませる工程は、成膜中に、第２の処理室３２２０にハロゲン元素を含むガスを導入して酸化物絶縁層の膜中にハロゲン元素を含ませることができる。また、酸化物絶縁層を成膜する第２の処理室３２２０をハロゲン元素を含むガスを用いてクリーニング処理し、第２の処理室３２２０にハロゲン元素を残留させた状態で基板１００を搬送して、その残留させたハロゲン元素を取り込むように酸化物絶縁層を成膜し、ハロゲン元素を含ませてもよい。
次いで、基板１００を第３の処理室３２３０に搬送し、酸化物絶縁層１１６上に保護絶縁層１０３を成膜する。保護絶縁層１０３としては、不純物元素の拡散を防止する機能があればよく、例えば窒化シリコン膜、窒化酸化シリコン膜などにより形成することができる。また、第３の処理室３２３０はクライオポンプ等により排気され、処理室内の不純物濃度が低減されている状態が好ましい。
保護絶縁層１０３は薄膜トランジスタ１１０の外部から不純物が拡散し、侵入することを防止する。不純物は、水素、Ｈ２Ｏなど水素原子を含む化合物や、炭素原子を含む化合物などである。
スパッタリング法により保護絶縁層１０３として窒化シリコン膜を成膜する場合、例えば、シリコンターゲットを用い、第３の処理室３２３０に窒素とアルゴンの混合ガスを導入して、反応性スパッタリングにより成膜を行う。基板温度を、１００℃以上４００℃以下例えば２００℃以上３５０℃以下として成膜する。加熱しながら成膜することにより、水素、水酸基又は水分など水素原子を含む不純物をハロゲン元素を含むゲート絶縁層１３２に拡散させ、島状の酸化物半導体層１２１における当該不純物濃度を低減させることができる。特に、水素原子の拡散が促進される２００℃以上３５０℃以下の温度範囲が好適である。
また、酸化物絶縁層１１６と保護絶縁層１０３として窒化シリコン層を積層する場合、酸化シリコン層と窒化シリコン層を同じ処理室において、共通のシリコンターゲットを用いて成膜することができる。先に酸素を含むスパッタリングガスを導入して、処理室内に装着されたシリコンターゲットを用いて酸化シリコン層を形成し、次にスパッタリングガスを窒素を含むスパッタリングガスに切り替えて同じシリコンターゲットを用いて窒化シリコン層を成膜する。酸化シリコン層と窒化シリコン層とを大気に曝露せずに連続して形成することができるため、酸化シリコン層表面に水素や水分などの不純物が吸着することを防止することができる。この場合、酸化物絶縁層１１６と保護絶縁層１０３として窒化シリコン層を積層した後、酸化物半導体層中に含まれる水素若しくは水分をハロゲン元素を含むゲート絶縁層１３２に拡散させる加熱処理（温度１００℃乃至４００℃）を行えばよい。
なお、水素、水酸基又は水分など水素原子を含む不純物をハロゲン元素を含むゲート絶縁層１３２に拡散させ、島状の酸化物半導体層１２１における当該不純物濃度を低減させるために、保護絶縁層１０３を成膜した後に加熱処理を行っても良い。
例えば、図２４で示すように、基板１００を第４の処理室３２４０に搬送し成膜後の加熱処理を行う。成膜後の加熱処理において基板温度を１００℃以上４００℃以下とする。加熱処理により、酸化物半導体層に含まれる不純物を島状の酸化物半導体層１２１とハロゲン元素を含むゲート絶縁層１３２が接する界面を介して、ハロゲン元素を含むゲート絶縁層１３２に拡散し易くなる。具体的には、島状の酸化物半導体層１２１に含まれる水素原子や、Ｈ２Ｏなど水素原子を含む化合物がハロゲン元素を含むゲート絶縁層１３２に拡散移動し易くなる。その結果、酸化物半導体層の不純物濃度が低減される。
また、酸化物半導体層中に含まれる水素若しくは水分をハロゲン元素を含むゲート絶縁層１３２に拡散させる加熱処理は、酸化物絶縁層１１６の形成前に行ってもよい。
加熱処理の後は、基板１００を第５の処理室３２５０に搬送する。成膜後の加熱処理の基板温度Ｔから、再び水等の不純物が入らないよう、十分低い温度まで冷却する。具体的には加熱処理の基板温度Ｔよりも１００℃以上下がるまで徐冷する。冷却は、ヘリウム、ネオン、アルゴン等を第５の処理室３２５０に導入して行ってもよい。なお、冷却に用いる窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
クライオポンプを設けた排気手段を適用した成膜装置３０００を用いることで、処理室内の不純物を低減できる。処理室の内壁に吸着していた不純物が脱離し、成膜中の基板や、膜の中に不純物が混入する不具合を低減できる。また、予備加熱中の雰囲気から脱離する不純物を排気して、基板に再吸着される現象を防ぐことができる。
このようにして形成した酸化物半導体層は、含まれる不純物濃度を低減できる。従って、例えば、本実施の形態で例示する成膜装置を用いて形成したゲート絶縁層及び酸化物絶縁層が接して設けられた酸化物半導体層をチャネル形成領域に適用した薄膜トランジスタは、ゲート電極に電圧を印加しない状態、所謂オフ状態において、チャネル形成領域のキャリア濃度が低減されているため、オフ電流が少なく、良好な特性を示す。
なお、図２４では、３つ以上の処理室が搬送室を介して接続する構成を例示したがこれに限られない。例えば、基板の搬入口と搬出口を有し、各処理室が互いに接続する構成、所謂インライン型の構成としてもよい。
本実施の形態を用いた工程は、液晶表示パネル、エレクトロルミネセンス表示パネル、電子インクを用いた表示装置などのバックプレーン（薄膜トランジスタが形成された基板）の製造に用いることができる。本実施の形態を用いた工程は、４００℃以下の温度で行われるため、厚さが１ｍｍ以下で、一辺が１ｍを超えるガラス基板を用いる製造工程にも適用することができる。また、４００℃以下の処理温度で全ての工程を行うことができるので、表示パネルを製造するために多大なエネルギーを消費しないで済む。
以上のように、酸化物半導体層を用いる薄膜トランジスタを有する半導体装置において、安定な電気特性を有し信頼性の高い半導体装置を提供することができる。
（実施の形態２）
本実施の形態は、本明細書で開示する半導体装置に適用できる薄膜トランジスタの他の例を示す。上記実施の形態と同一部分又は同様な機能を有する部分、及び工程は、上記実施の形態を適用することができ、繰り返しの説明は省略する。また同じ箇所の詳細な説明は省略する。
図２（Ａ）乃至（Ｆ）に半導体装置の断面構造の一例を示す。図２（Ａ）乃至（Ｆ）に示す薄膜トランジスタ１３０は、ボトムゲート構造の一つであり逆スタガ型薄膜トランジスタともいう。
図２（Ａ）乃至（Ｆ）に示す薄膜トランジスタ１３０は、絶縁表面を有する基板１００上に、ゲート電極層１０１、ゲート絶縁層１３１、ゲート絶縁層１０２、酸化物半導体層１１２、ソース電極層１１５ａ、及びドレイン電極層１１５ｂを含む。また、薄膜トランジスタ１３０を覆い、酸化物半導体層１１２に接する酸化物絶縁層１３６が設けられ、さらにその上に保護絶縁層１０３が積層されている。
酸化物半導体層を用いる薄膜トランジスタの電気的特性変動を抑止するために、酸化物半導体層及び、該酸化物半導体層と接して形成される酸化物絶縁層（酸化シリコン層）との界面において、変動要因となる水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物を排除する。具体的には、酸化物半導体層及び、該酸化物半導体層と接して形成される酸化物絶縁層との界面における水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。
フッ素や塩素に代表されるハロゲン元素により、酸化物半導体層に含まれる水素や水分（水素原子や、Ｈ２Ｏなど水素原子を含む化合物）などの不純物を、酸化物半導体層より排除し、上記酸化物半導体層中の不純物濃度を低減する。ゲート絶縁層や酸化物絶縁層にハロゲン元素を含ませる場合、ゲート絶縁層や酸化物絶縁層中におけるハロゲン元素濃度は５×１０１８ａｔｏｍｓ／ｃｍ３乃至１×１０２０ａｔｏｍｓ／ｃｍ３程度とすればよい。
フッ素や塩素に代表されるハロゲン元素は電気陰性度が大きいために、不純物である水素の電気陰性度との差が大きく、ハロゲン元素と水素とはイオン結合の結合力が大きく作用する。従って、ゲート絶縁層又は／及び酸化物絶縁層に含まれるハロゲン元素により、酸化物半導体層中の水素や水分（水素原子や、Ｈ２Ｏなど水素原子を含む化合物）などの不純物をゲート絶縁層又は／及び酸化物絶縁層へより効果的に拡散し、酸化物半導体層中より排除することができる。
ハロゲン元素は酸化物半導体層と接して設けられるゲート絶縁層、酸化物絶縁層に含ませて形成することができ、またハロゲン元素を含むガス雰囲気下でのプラズマ処理によって酸化物半導体層に付着させてもよい。上記ハロゲン元素を半導体装置に含ませる方法（成膜時にゲート絶縁層に含ませる、成膜時に酸化物絶縁層に含ませる、プラズマ処理により酸化物絶縁層との界面に付着させる）は、少なくとも１つ以上行えばよく、もちろん複数行ってもよい。
上記少なくともいずれかの方法でハロゲン元素により、酸化物半導体層に含まれる水素、水分、水酸基又は水素化物などの不純物を、ゲート絶縁層、及び／又は酸化物絶縁層に拡散させ、上記酸化物半導体層中の不純物濃度を低減させる。
本実施の形態では、保護絶縁層となる酸化物絶縁層１３６にハロゲン元素を含ませる例であり、酸化物半導体層１１２に接して設けられる酸化物絶縁層１３６はハロゲン元素を含む。
また、薄膜トランジスタ１３０はシングルゲート構造の薄膜トランジスタを用いて説明したが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジスタも形成することができる。
以下、図２（Ａ）乃至（Ｆ）を用い、基板１００上に薄膜トランジスタ１３０を作製する工程を説明する。
まず、絶縁表面を有する基板１００上に導電膜を形成した後、第１のフォトリソグラフィ工程によりゲート電極層１０１を形成する（図２（Ａ）参照。）。
次いで、ゲート電極層１０１上にゲート絶縁層１３１、ゲート絶縁層１０２を形成する。
ゲート絶縁層は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層を単層で又は積層して形成することができる。μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。
本実施の形態では、ゲート電極層１０１側からゲート絶縁層１３１、ゲート絶縁層１０２の積層構造でゲート絶縁層を形成する（図２（Ｂ）参照。）。積層するゲート絶縁層は、ゲート電極層１０１側から窒化シリコン層と酸化シリコン層の積層構造を用いることができる。ゲート絶縁層１３１としてスパッタリング法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮｙ（ｙ＞０））を形成し、ゲート絶縁層１３１上にゲート絶縁層１０２として膜厚５ｎｍ以上３００ｎｍ以下の酸化シリコン層（ＳｉＯｘ（ｘ＞０））を積層して、膜厚１００ｎｍのゲート絶縁層とする。
また、ゲート絶縁層１３１、１０２を、成膜する際に用いる成膜ガス（ハロゲン元素を含むガスも含め）も水素、水、水酸基又は水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いることが好ましい。
次いで、ゲート絶縁層１３１、ゲート絶縁層１０２上に、酸化物半導体膜を形成し、第２のフォトリソグラフィ工程及びエッチング工程により島状の酸化物半導体層１２１に加工する（図２（Ｃ）参照。）。本実施の形態では、酸化物半導体膜としてＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体ターゲットを用いてスパッタリング法により成膜する。
次いで、ゲート絶縁層１０２、及び酸化物半導体層１２１上に、導電膜を形成する。第３のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層１１５ａ、ドレイン電極層１１５ｂを形成した後、レジストマスクを除去する（図２（Ｄ）参照。）。
次いで、ゲート絶縁層１０２、酸化物半導体層１２１、ソース電極層１１５ａ、及びドレイン電極層１１５ｂ上に、酸化物絶縁層１３６を形成する（図２（Ｅ）参照。）。
また、酸化物半導体層を用いる薄膜トランジスタの電気的特性変動を抑止するために、本実施の形態では、酸化物絶縁層１３６としてハロゲン元素を含む酸化絶縁層（フッ素を含む酸化シリコン層）を形成する。
本実施の形態では、酸化物絶縁層１３６として、ソース電極層１１５ａ、及びドレイン電極層１１５ｂまで形成された基板１００を１００℃未満の温度に加熱し、水素及び水分が除去された高純度酸素及びハロゲン元素を含むスパッタガスを導入しシリコン半導体のターゲットを用いて、ハロゲン元素を含む酸化シリコン層を成膜する。
ハロゲン元素は成膜中に、酸化物絶縁層１３６に含まれるように、成膜ガス（スパッタガス）に導入してもよいし、前工程におけるクリーニング処理によって処理室に残留したハロゲン元素を用いて膜中に含ませてもよい。また、成膜後にゲート絶縁層や酸化物絶縁層に添加してもよい。
成膜ガス（スパッタガス）として成膜中に導入されるハロゲン元素を含むガスとしては、ＮＦ３などを用いることができる。また、成膜を行う処理室のクリーニング処理に上記ＮＦ３のようなハロゲン元素を含むガスを用いて、処理室内に残留するフッ素などのハロゲン元素を成膜時に、酸化物絶縁層１３６に含ませるように成膜することができる。
ハロゲン元素を含むガスとしては、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、弗化硫黄（ＳＦ６）、弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）などを適宜用いることができる。
また、酸化物絶縁層１３６を、成膜する際に用いる成膜ガス（ハロゲン元素を含むガスも含め）も水素、水、水酸基又は水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いることが好ましい。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層１３６を成膜することが好ましい。酸化物半導体層１２１及び酸化物絶縁層１３６に水素、水酸基又は水分が含まれないようにするためである。
なお、酸化物絶縁層１３６は、酸化シリコン層に代えて、酸化窒化シリコン層、酸化アルミニウム層、または酸化窒化アルミニウムなどを用いることもできる。
次に、ハロゲン元素を含む酸化物絶縁層１３６と酸化物半導体層１２１とを接した状態で１００℃乃至４００℃で加熱処理を行う。この加熱処理によって酸化物半導体層１２１中に含まれる水素若しくは水分をハロゲン元素を含む酸化物絶縁層１３６に拡散させることができる。酸化物絶縁層１３６はハロゲン元素を含むため、島状の酸化物半導体層１２１に含まれる水素、水酸基又水分等の不純物は、酸化物半導体層１２１と酸化物絶縁層１３６が接する界面を介して、酸化物絶縁層１３６に拡散する。具体的には、酸化物半導体層１２１に含まれる水素原子や、Ｈ２Ｏなど水素原子を含む化合物や、炭素原子を含む化合物等が酸化物絶縁層１３６に拡散し移動し易くなる。
また、酸化物絶縁層１３６は酸素過剰とし、不対結合手に代表される欠陥を多く含むことが好ましい。欠陥を多く含む酸化物絶縁層１３６は、主に水素に対して束縛エネルギーがより大きくなり、酸化物半導体層から酸化物絶縁層１３６への拡散がより促進され、酸化物絶縁層１３６において不純物が安定化させることができるため好ましい。
次いで、保護絶縁層１０３を酸化物絶縁層１３６上に形成する。保護絶縁層１０３としては、窒化シリコン膜、窒化酸化シリコン膜、または窒化アルミニウムなどを用いる。保護絶縁層１０３として、酸化物絶縁層１３６まで形成された基板１００を１００℃〜４００℃の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッタガスを導入しシリコン半導体のターゲットを用いて窒化シリコン膜を成膜する。
以上の工程で、水素や水分などの不純物を排除し、水素や水分などの不純物を極低濃度とすることによって、酸化物半導体層表層部のバックチャネル側での寄生チャネルの発生を抑えることができる。
従って水素及び水素化物の濃度が低減された酸化物半導体層１１２を有する薄膜トランジスタ１３０を形成することができる（図２（Ｆ）参照。）。
ハロゲン元素を含む酸化物絶縁層１３６を酸化物半導体層１１２に接して設けることにより、酸化物半導体層１１２中の水素、水酸基又は水分など水素原子を含む不純物は、ハロゲン元素を含む酸化物絶縁層１３６に拡散でき、酸化物半導体層１１２における電気特性の変動要因となる当該不純物濃度を低減させることができる。
以上のように、酸化物半導体層を用いる薄膜トランジスタを有する半導体装置において、安定な電気特性を有し信頼性の高い半導体装置を提供することができる。
（実施の形態３）
本実施の形態は、本明細書で開示する半導体装置に適用できる薄膜トランジスタの他の例を示す。上記実施の形態と同一部分又は同様な機能を有する部分、及び工程は、上記実施の形態を適用することができ、繰り返しの説明は省略する。また同じ箇所の詳細な説明は省略する。
図３（Ａ）乃至（Ｆ）に半導体装置の断面構造の一例を示す。図３（Ａ）乃至（Ｆ）に示す薄膜トランジスタ１３５は、ボトムゲート構造の一つであり逆スタガ型薄膜トランジスタともいう。
図３（Ａ）乃至（Ｆ）に示す薄膜トランジスタ１３５は、絶縁表面を有する基板１００上に、ゲート電極層１０１、ゲート絶縁層１３１、ゲート絶縁層１３２、酸化物半導体層１１２、ソース電極層１１５ａ、及びドレイン電極層１１５ｂを含む。また、薄膜トランジスタ１３５を覆い、酸化物半導体層１１２に接する酸化物絶縁層１３６が設けられ、さらにその上に保護絶縁層１０３が積層されている。
酸化物半導体層を用いる薄膜トランジスタの電気的特性変動を抑止するために、酸化物半導体層及び、該酸化物半導体層と接して形成される酸化物絶縁層（酸化シリコン層）との界面において、変動要因となる水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物を排除する。具体的には、酸化物半導体層及び、該酸化物半導体層と接して形成される酸化物絶縁層との界面における水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。
フッ素や塩素に代表されるハロゲン元素により、酸化物半導体層に含まれる水素や水分（水素原子や、Ｈ２Ｏなど水素原子を含む化合物）などの不純物を、酸化物半導体層より排除し、上記酸化物半導体層中の不純物濃度を低減する。ゲート絶縁層や酸化物絶縁層にハロゲン元素を含ませる場合、ゲート絶縁層や酸化物絶縁層中におけるハロゲン元素濃度は５×１０１８ａｔｏｍｓ／ｃｍ３乃至１×１０２０ａｔｏｍｓ／ｃｍ３程度とすればよい。
フッ素や塩素に代表されるハロゲン元素は電気陰性度が大きいために、不純物である水素の電気陰性度との差が大きく、ハロゲン元素と水素とはイオン結合の結合力が大きく作用する。従って、ゲート絶縁層又は／及び酸化物絶縁層に含まれるハロゲン元素により、酸化物半導体層中の水素や水分（水素原子や、Ｈ２Ｏなど水素原子を含む化合物）などの不純物をゲート絶縁層又は／及び酸化物絶縁層へより効果的に拡散し、酸化物半導体層中より排除することができる。
ハロゲン元素は酸化物半導体層と接して設けられるゲート絶縁層、酸化物絶縁層に含ませて形成することができ、またハロゲン元素を含むガス雰囲気下でのプラズマ処理によって酸化物半導体層に付着させてもよい。上記ハロゲン元素を半導体装置に含ませる方法（成膜時にゲート絶縁層に含ませる、成膜時に酸化物絶縁層に含ませる、プラズマ処理により酸化物絶縁層との界面に付着させる）は、少なくとも１つ以上行えばよく、もちろん複数行ってもよい。
上記少なくともいずれかの方法でハロゲン元素により、酸化物半導体層に含まれる水素、水分、水酸基又は水素化物などの不純物を、ゲート絶縁層、及び／又は酸化物絶縁層に拡散させ、上記酸化物半導体層中の不純物濃度を低減させる。
本実施の形態では、ゲート絶縁層１３２及び保護絶縁層となる酸化物絶縁層１３６にハロゲン元素を含ませる例であり、酸化物半導体層１１２に接して設けられるゲート絶縁層１３２及び酸化物絶縁層１３６はハロゲン元素を含む。
また、薄膜トランジスタ１３５はシングルゲート構造の薄膜トランジスタを用いて説明したが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジスタも形成することができる。
以下、図３（Ａ）乃至（Ｆ）を用い、基板１００上に薄膜トランジスタ１３５を作製する工程を説明する。
まず、絶縁表面を有する基板１００上に導電膜を形成した後、第１のフォトリソグラフィ工程及びエッチング工程によりゲート電極層１０１を形成する（図３（Ａ）参照。）。
次いで、ゲート電極層１０１上にゲート絶縁層１３１、ゲート絶縁層１３２を形成する。本実施の形態では、ゲート絶縁層にハロゲン元素を含ませて形成する。ゲート絶縁層が積層構造の場合、少なくとも酸化物半導体層に接するゲート絶縁層にハロゲン元素を含ませる。
ゲート絶縁層は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層を単層で又は積層して形成することができる。μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。
本実施の形態では、ゲート電極層１０１側からゲート絶縁層１３１、ゲート絶縁層１３２の積層構造でゲート絶縁層を形成する（図３（Ｂ）参照。）。積層するゲート絶縁層は、ゲート電極層１０１側から窒化シリコン層と酸化シリコン層の積層構造を用いることができる。ゲート絶縁層１３１としてスパッタリング法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮｙ（ｙ＞０））を形成し、ゲート絶縁層１３１上にゲート絶縁層１３２として膜厚５ｎｍ以上３００ｎｍ以下のハロゲン元素を含む酸化シリコン層（ＳｉＯｘ（ｘ＞０））を積層して、膜厚１００ｎｍのゲート絶縁層とする。
成膜ガス（スパッタガス）として成膜中に導入されるハロゲン元素を含むガスとしては、ＮＦ３などを用いることができる。また、成膜を行う処理室のクリーニング処理に上記ＮＦ３のようなハロゲン元素を含むガスを用いて、処理室内に残留するフッ素などのハロゲン元素を成膜時にゲート絶縁層に含ませるように成膜することができる。上記のように成膜と同時にハロゲン元素をゲート絶縁層に添加すると、工程数を増加させずに、ハロゲン元素を含むゲート絶縁層を形成できる利点がある。
ハロゲン元素を含むガスとしては、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、弗化硫黄（ＳＦ６）、弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）などを適宜用いることができる。
また、ゲート絶縁層１３１、１３２を、成膜する際に用いる成膜ガス（ハロゲン元素を含むガスも含め）も水素、水、水酸基又は水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いることが好ましい。
次いで、ゲート絶縁層１３１、ゲート絶縁層１３２上に、酸化物半導体膜を形成し、第２のフォトリソグラフィ工程及びエッチング工程により島状の酸化物半導体層１２１に加工する（図３（Ｃ）参照。）。本実施の形態では、酸化物半導体膜としてＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体ターゲットを用いてスパッタリング法により成膜する。
次いで、ゲート絶縁層１３２、及び酸化物半導体層１２１上に、導電膜を形成する。第３のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層１１５ａ、ドレイン電極層１１５ｂを形成した後、レジストマスクを除去する（図３（Ｄ）参照。）。
次いで、ゲート絶縁層１３２、酸化物半導体層１２１、ソース電極層１１５ａ、及びドレイン電極層１１５ｂ上に、酸化物絶縁層１３６を形成する（図３（Ｅ）参照。）。
また、酸化物半導体層を用いる薄膜トランジスタの電気的特性変動を抑止するために、本実施の形態では、酸化物絶縁層１３６としてハロゲン元素を含む酸化絶縁層（フッ素を含む酸化シリコン層）を形成する。
本実施の形態では、酸化物絶縁層１３６として、ソース電極層１１５ａ、及びドレイン電極層１１５ｂまで形成された基板１００を１００℃未満の温度に加熱し、水素及び水分が除去された高純度酸素及びハロゲン元素を含むスパッタガスを導入しシリコン半導体のターゲットを用いて、ハロゲン元素を含む酸化シリコン層を成膜する。
ハロゲン元素は成膜中に、酸化物絶縁層１３６に含まれるように、成膜ガス（スパッタガス）に導入してもよいし、前工程におけるクリーニング処理によって処理室に残留したハロゲン元素を用いて膜中に含ませてもよい。また、成膜後にゲート絶縁層や酸化物絶縁層に添加してもよい。
成膜ガス（スパッタガス）として成膜中に導入されるハロゲン元素を含むガスとしては、ＮＦ３などを用いることができる。また、成膜を行う処理室のクリーニング処理に上記ＮＦ３のようなハロゲン元素を含むガスを用いて、処理室内に残留するフッ素などのハロゲン元素を成膜時に、酸化物絶縁層１３６に含ませるように成膜することができる。
ハロゲン元素を含むガスとしては、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、弗化硫黄（ＳＦ６）、弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）などを適宜用いることができる。
また、酸化物絶縁層１３６を、成膜する際に用いる成膜ガス（ハロゲン元素を含むガスも含め）も水素、水、水酸基又は水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いることが好ましい。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層１３６を成膜することが好ましい。酸化物半導体層１２１及び酸化物絶縁層１３６に水素、水酸基又は水分が含まれないようにするためである。
なお、酸化物絶縁層１３６は、酸化シリコン層に代えて、酸化窒化シリコン層、酸化アルミニウム層、または酸化窒化アルミニウムなどを用いることもできる。
次に、ハロゲン元素を含むゲート絶縁層１３２及びハロゲン元素を含む酸化物絶縁層１３６と酸化物半導体層１２１とを接した状態で１００℃乃至４００℃で加熱処理を行う。この加熱処理によって酸化物半導体層１２１中に含まれる水素若しくは水分をハロゲン元素を含むゲート絶縁層１３２及びハロゲン元素を含む酸化物絶縁層１３６に拡散させることができる。ゲート絶縁層１３２及び酸化物絶縁層１３６はハロゲン元素を含むため、島状の酸化物半導体層１２１に含まれる水素、水酸基又水分等の不純物は、酸化物半導体層１２１とゲート絶縁層１３２又は酸化物絶縁層１３６が接する界面を介して、ゲート絶縁層１３２又は酸化物絶縁層１３６に拡散する。具体的には、酸化物半導体層１２１に含まれる水素原子や、Ｈ２Ｏなど水素原子を含む化合物や、炭素原子を含む化合物等がゲート絶縁層１３２及び酸化物絶縁層１３６に拡散し移動し易くなる。
また、酸化物絶縁層１３６は酸素過剰とし、不対結合手に代表される欠陥を多く含むことが好ましい。欠陥を多く含む酸化物絶縁層１３６は、主に水素に対して束縛エネルギーがより大きくなり、酸化物半導体層から酸化物絶縁層１３６への拡散がより促進され、酸化物絶縁層１３６において不純物が安定化させることができるため好ましい。
次いで、保護絶縁層１０３を酸化物絶縁層１３６上に形成する。保護絶縁層１０３としては、窒化シリコン膜、窒化酸化シリコン膜、または窒化アルミニウムなどを用いる。保護絶縁層１０３として、酸化物絶縁層１３６まで形成された基板１００を１００℃〜４００℃の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッタガスを導入しシリコン半導体のターゲットを用いて窒化シリコン膜を成膜する。
以上の工程で、水素や水分などの不純物を排除し、水素や水分などの不純物を極低濃度とすることによって、酸化物半導体層表層部のバックチャネル側での寄生チャネルの発生を抑えることができる。
従って水素及び水素化物の濃度が低減された酸化物半導体層１１２を有する薄膜トランジスタ１３５を形成することができる（図３（Ｆ）参照。）。
ハロゲン元素を含むゲート絶縁層１３２及びハロゲン元素を含む酸化物絶縁層１３６を酸化物半導体層１１２に接して設けることにより、酸化物半導体層１１２中の水素、水酸基又は水分など水素原子を含む不純物は、ハロゲン元素を含むゲート絶縁層１３２及びハロゲン元素を含む酸化物絶縁層１３６に拡散でき、酸化物半導体層１１２における電気特性の変動要因となる当該不純物濃度を低減させることができる。
以上のように、酸化物半導体層を用いる薄膜トランジスタを有する半導体装置において、安定な電気特性を有し信頼性の高い半導体装置を提供することができる。
（実施の形態４）
本実施の形態は、本明細書で開示する半導体装置に適用できる薄膜トランジスタの他の例を示す。上記実施の形態と同一部分又は同様な機能を有する部分、及び工程は、上記実施の形態を適用することができ、繰り返しの説明は省略する。また同じ箇所の詳細な説明は省略する。
図４（Ａ）乃至（Ｄ）に半導体装置の断面構造の一例を示す。図４（Ａ）乃至（Ｄ）に示す薄膜トランジスタ１８０は、ボトムゲート構造の一つであり逆スタガ型薄膜トランジスタともいう。
図４（Ａ）乃至（Ｄ）に示す薄膜トランジスタ１８０は、絶縁表面を有する基板１００上に、ゲート電極層１０１、ゲート絶縁層１３１、ゲート絶縁層１０２、酸化物半導体層１１２、ソース電極層１１５ａ、及びドレイン電極層１１５ｂを含む。また、薄膜トランジスタ１８０を覆い、酸化物半導体層１１２に接する酸化物絶縁層１１６が設けられ、さらにその上に保護絶縁層１０３が積層されている。
酸化物半導体層を用いる薄膜トランジスタの電気的特性変動を抑止するために、酸化物半導体層及び、該酸化物半導体層と接して形成される酸化物絶縁層（酸化シリコン層）との界面において、変動要因となる水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物を排除する。具体的には、酸化物半導体層及び、該酸化物半導体層と接して形成される酸化物絶縁層との界面における水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。
フッ素や塩素に代表されるハロゲン元素により、酸化物半導体層に含まれる水素や水分（水素原子や、Ｈ２Ｏなど水素原子を含む化合物）などの不純物を、酸化物半導体層より排除し、上記酸化物半導体層中の不純物濃度を低減する。
フッ素や塩素に代表されるハロゲン元素は電気陰性度が大きいために、不純物である水素の電気陰性度との差が大きく、ハロゲン元素と水素とはイオン結合の結合力が大きく作用する。従って、ゲート絶縁層又は／及び酸化物絶縁層に含まれるハロゲン元素により、酸化物半導体層中の水素や水分（水素原子や、Ｈ２Ｏなど水素原子を含む化合物）などの不純物をゲート絶縁層又は／及び酸化物絶縁層へより効果的に拡散し、酸化物半導体層中より排除することができる。
ハロゲン元素は酸化物半導体層と接して設けられるゲート絶縁層、酸化物絶縁層に含ませて形成することができ、またハロゲン元素を含むガス雰囲気下でのプラズマ処理によって酸化物半導体層に付着させてもよい。上記ハロゲン元素を半導体装置に含ませる方法（成膜時にゲート絶縁層に含ませる、成膜時に酸化物絶縁層に含ませる、プラズマ処理により酸化物絶縁層との界面に付着させる）は、少なくとも１つ以上行えばよく、もちろん複数行ってもよい。
上記少なくともいずれかの方法でハロゲン元素により、酸化物半導体層に含まれる水素、水分、水酸基又は水素化物などの不純物を、ゲート絶縁層、及び／又は酸化物絶縁層に拡散させ、上記酸化物半導体層中の不純物濃度を低減させる。
本実施の形態では、ハロゲン元素を含むガス雰囲気下でのプラズマ処理によって酸化物半導体層１１２にハロゲン元素１３３を付着させる。
また、薄膜トランジスタ１８０はシングルゲート構造の薄膜トランジスタを用いて説明したが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジスタも形成することができる。
以下、図４（Ａ）乃至（Ｄ）を用い、基板１００上に薄膜トランジスタ１８０を作製する工程を説明する。
まず、絶縁表面を有する基板１００上に導電膜を形成した後、第１のフォトリソグラフィ工程及びエッチング工程によりゲート電極層１０１を形成する。
次いで、ゲート電極層１０１上にゲート絶縁層１３１、ゲート絶縁層１０２の積層構造でゲート絶縁層を形成する。積層するゲート絶縁層は、ゲート電極層１０１側から窒化シリコン層と酸化シリコン層の積層構造を用いることができる。
次いで、ゲート絶縁層１３１、ゲート絶縁層１０２上に、酸化物半導体膜を形成し、第２のフォトリソグラフィ工程により島状の酸化物半導体層１２１に加工する。本実施の形態では、酸化物半導体膜としてＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体ターゲットを用いてスパッタリング法により成膜する。
次いで、ゲート絶縁層１０２、及び酸化物半導体層１２１上に、導電膜を形成する。第３のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層１１５ａ、ドレイン電極層１１５ｂを形成した後、レジストマスクを除去する（図４（Ａ）参照。）。
次に、酸化物半導体層１２１上にハロゲン元素を含むガス雰囲気下でのプラズマ処理によって、ハロゲン元素１３３を酸化物半導体層１２１に付着させてもよい。
ハロゲン元素を付着させるプラズマ処理は、ソース電極層１１５ａ、ドレイン電極層１１５ｂを形成する際のレジストマスクを除去する前に、形成した状態で行ってもよい。
ハロゲン元素を含むガスとしては、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、弗化硫黄（ＳＦ６）、弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）などを適宜用いることができる。
次いで、ゲート絶縁層１０２、酸化物半導体層１２１、ソース電極層１１５ａ、及びドレイン電極層１１５ｂ上に、酸化物絶縁層１１６を形成する（図４（Ｃ）参照。）。
本実施の形態では、酸化物絶縁層１１６として、ソース電極層１１５ａ、及びドレイン電極層１１５ｂまで形成された基板１００を１００℃未満の温度に加熱し、水素及び水分が除去された高純度酸素及びハロゲン元素を含むスパッタガスを導入しシリコン半導体のターゲットを用いて、ハロゲン元素を含む酸化シリコン層を成膜する。
次に、酸化物絶縁層１１６と酸化物半導体層１２１とをハロゲン元素１３３を界面に有して接した状態で１００℃乃至４００℃で加熱処理を行う。この加熱処理によって酸化物半導体層１２１中に含まれる水素若しくは水分をハロゲン元素により酸化物絶縁層１１６に拡散させることができる。界面に設けられたハロゲン元素のため、島状の酸化物半導体層１２１に含まれる水素、水酸基又水分等の不純物は、酸化物半導体層１２１と酸化物絶縁層１１６が接する界面を介して、酸化物絶縁層１１６に拡散する。具体的には、酸化物半導体層１２１に含まれる水素原子や、Ｈ２Ｏなど水素原子を含む化合物や、炭素原子を含む化合物等が酸化物絶縁層１１６に拡散し移動し易くなる。
次いで、保護絶縁層１０３を酸化物絶縁層１１６上に形成する。保護絶縁層１０３としては、窒化シリコン膜、窒化酸化シリコン膜、または窒化アルミニウムなどを用いる。保護絶縁層１０３として、酸化物絶縁層１１６まで形成された基板１００を１００℃〜４００℃の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッタガスを導入しシリコン半導体のターゲットを用いて窒化シリコン膜を成膜する。
以上の工程で、水素や水分などの不純物を排除し、水素や水分などの不純物を極低濃度とすることによって、酸化物半導体層表層部のバックチャネル側での寄生チャネルの発生を抑えることができる。
従って水素及び水素化物の濃度が低減された酸化物半導体層１１２を有する薄膜トランジスタ１８０を形成することができる（図４（Ｄ）参照。）。
ハロゲン元素を、酸化物絶縁層１１６と酸化物半導体層１１２の界面に設けることにより、酸化物半導体層１１２中の水素、水酸基又は水分など水素原子を含む不純物は、ハロゲン元素により酸化物絶縁層１１６に拡散でき、酸化物半導体層１１２における電気特性の変動要因となる当該不純物濃度を低減させることができる。
以上のように、酸化物半導体層を用いる薄膜トランジスタを有する半導体装置において、安定な電気特性を有し信頼性の高い半導体装置を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態は、本明細書で開示する半導体装置に適用できる薄膜トランジスタの他の例を示す。
本実施の形態の半導体装置及び半導体装置の作製方法の一形態を、図５を用いて説明する。
図５（Ａ）乃至（Ｅ）に半導体装置の断面構造の一例を示す。図５（Ａ）乃至（Ｅ）に示す薄膜トランジスタ１６０は、チャネル保護型（チャネルストップ型ともいう）と呼ばれるボトムゲート構造の一つであり逆スタガ型薄膜トランジスタともいう。
酸化物半導体層を用いる薄膜トランジスタの電気的特性変動を抑止するために、酸化物半導体層及び、該酸化物半導体層と接して形成される酸化物絶縁層（酸化シリコン層）との界面において、変動要因となる水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物を排除する。具体的には、酸化物半導体層及び、該酸化物半導体層と接して形成される酸化物絶縁層との界面における水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。
フッ素や塩素に代表されるハロゲン元素により、酸化物半導体層に含まれる水素や水分（水素原子や、Ｈ２Ｏなど水素原子を含む化合物）などの不純物を、酸化物半導体層より排除し、上記酸化物半導体層中の不純物濃度を低減する。
ハロゲン元素は酸化物半導体層と接して設けられるゲート絶縁層、酸化物絶縁層に含ませて形成することができ、またハロゲン元素を含むガス雰囲気下でのプラズマ処理によって酸化物半導体層に付着させてもよい。上記ハロゲン元素を半導体装置に含ませる方法（成膜時にゲート絶縁層に含ませる、成膜時に酸化物絶縁層に含ませる、プラズマ処理により酸化物絶縁層との界面に付着させる）は、少なくとも１つ以上行えばよく、もちろん複数行ってもよい。
ゲート絶縁層や酸化物絶縁層にハロゲン元素を含ませる場合、ゲート絶縁層や酸化物絶縁層中におけるハロゲン元素濃度は５×１０１８ａｔｏｍｓ／ｃｍ３乃至１×１０２０ａｔｏｍｓ／ｃｍ３程度とすればよい。
上記少なくともいずれかの方法でハロゲン元素により、酸化物半導体層に含まれる水素、水分、水酸基又は水素化物などの不純物を、ゲート絶縁層、及び／又は酸化物絶縁層に拡散させ、上記酸化物半導体層中の不純物濃度を低減させる。
また、薄膜トランジスタ１６０はシングルゲート構造の薄膜トランジスタを用いて説明したが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジスタも形成することができる。
以下、図５（Ａ）乃至（Ｅ）を用い、基板１５０上に薄膜トランジスタ１６０を作製する工程を説明する。
まず、絶縁表面を有する基板１５０上に導電膜を形成した後、第１のフォトリソグラフィ工程及びエッチング工程によりゲート電極層１５１を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、ゲート電極層１５１の材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
次いで、ゲート電極層１５１上にゲート絶縁層１５４、１５２を形成する。ゲート絶縁層１５２としてハロゲン元素を含む酸化物絶縁層を形成してもよい。
ハロゲン元素は成膜中にゲート絶縁層に含まれるように、成膜ガス（スパッタガス）に導入してもよいし、前工程におけるクリーニング処理によって処理室に残留したハロゲン元素を用いて膜中に含ませてもよい。また、成膜後にゲート絶縁層や酸化物絶縁層に添加してもよい。
成膜ガス（スパッタガス）として成膜中に導入されるハロゲン元素を含むガスとしては、ＮＦ３などを用いることができる。また、成膜を行う処理室のクリーニング処理に上記ＮＦ３のようなハロゲン元素を含むガスを用いて、処理室内に残留するフッ素などのハロゲン元素を成膜時にゲート絶縁層に含ませるように成膜することができる。
本実施の形態では、ゲート絶縁層１５４としてスパッタリング法により窒化シリコン層、ゲート絶縁層１５２としてスパッタリング法により酸化シリコン層を形成する。
次いで、ゲート絶縁層１５２上に、酸化物半導体膜を形成し、第２のフォトリソグラフィ工程及びエッチング工程により島状の酸化物半導体層１７１に加工する。本実施の形態では、酸化物半導体膜としてＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体ターゲットを用いてスパッタリング法により成膜する。
減圧状態に保持された処理室内に基板を保持し、基板を４００℃未満の温度に加熱する。そして、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、金属酸化物をターゲットとして基板１５０上に酸化物半導体膜を成膜する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、Ｈ２Ｏなど水素原子を含む化合物や、炭素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体膜は好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
また、酸化物半導体層１７１上にフッ素や塩素などのハロゲン元素を含むガス雰囲気下でのプラズマ処理によって、フッ素や塩素などのハロゲン元素を酸化物半導体層１７１に付着させてもよい。
次いで、ゲート絶縁層１５２、及び酸化物半導体層１７１上に、酸化物絶縁層１７３を形成する（図５（Ｂ）参照。）。
酸化物絶縁層１７３として、島状の酸化物半導体層１７１まで形成された基板１５０を室温又は１００℃未満の温度に加熱し、水素及び水分が除去された高純度酸素を含むスパッタガスを導入しシリコン半導体のターゲットを用いて、酸化シリコン層を成膜する。
また、酸化物半導体層を用いる薄膜トランジスタの電気的特性変動を抑止するために、本実施の形態では、酸化物絶縁層１７３としてハロゲン元素を含む酸化物絶縁層を形成する。
ハロゲン元素は成膜中に、酸化物絶縁層１７３に含まれるように、成膜ガス（スパッタガス）に導入してもよいし、前工程におけるクリーニング処理によって処理室に残留したハロゲン元素を用いて膜中に含ませてもよい。また、成膜後にゲート絶縁層や酸化物絶縁層に添加してもよい。
成膜ガス（スパッタガス）として成膜中に導入されるハロゲン元素を含むガスとしては、ＮＦ３などを用いることができる。また、成膜を行う処理室のクリーニング処理に上記ＮＦ３のようなハロゲン元素を含むガスを用いて、処理室内に残留するフッ素などのハロゲン元素を成膜時に、酸化物絶縁層１７３に含ませるように成膜することができる。
また、酸化物絶縁層１７３において、酸素の不対結合手を欠陥として多く含む酸化物絶縁層１７３であると、より酸化物半導体層１７１から、水素若しくは水素を含む不純物を、酸化物絶縁層１７３に拡散させることができるために好ましい。
例えば、純度が６Ｎであり、ボロンがドープされたシリコンターゲット（抵抗値０．０１Ωｃｍ）を用い、ターゲットと基板との間の距離（Ｔ−Ｓ間距離）を８９ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源６ｋＷ、酸素（酸素流量比率１００％）雰囲気下でパルスＤＣスパッタリング法により酸化物絶縁層１７３を成膜する。膜厚は３００ｎｍとする。なお、シリコンターゲットに代えて石英（好ましくは合成石英）を酸化物絶縁層１７３を成膜するためのターゲットとして用いることができる。また、酸化物絶縁層１７３は基板１５０を加熱しながら成膜しても良いが、酸化物絶縁層１７３に欠陥を含ませるため０℃乃至５０℃程度の温度、好ましくは室温で成膜することが望ましい。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層１７３を成膜することが好ましい。酸化物半導体層１７１及び酸化物絶縁層１７３に水素、水酸基又は水分が含まれないようにするためである。
なお、酸化物絶縁層１７３は、酸化シリコン層に代えて、酸化窒化シリコン層、酸化アルミニウム層、または酸化窒化アルミニウムなどを用いることもできる。
次に、ハロゲン元素を含む酸化物絶縁層１７３と酸化物半導体層１７１とを接した状態で１００℃乃至４００℃で加熱処理を行う。この加熱処理によって酸化物半導体層１７１中に含まれる水素若しくは水分をハロゲン元素を含む酸化物絶縁層１７３に拡散させることができる。ハロゲン元素を含む酸化物絶縁層１７３はハロゲン元素を含むため、島状の酸化物半導体層１７１に含まれる水素、水酸基又水分等の不純物は、酸化物半導体層１７１と酸化物絶縁層１７３が接する界面を介して、酸化物絶縁層１７３に拡散する。具体的には、酸化物半導体層１７１に含まれる水素原子や、Ｈ２Ｏなど水素原子を含む化合物や、炭素原子を含む化合物等が酸化物絶縁層１７３に拡散移動し易くなる。
水素及び水素化物の濃度が低減された酸化物半導体層１６２を形成することができる。具体的には、酸化物半導体層１６２及び酸化物絶縁層１７３との界面における水素濃度が５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下とすることができる。
酸化物絶縁層１７３上に第３のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行って酸化物絶縁層１６６を形成した後、レジストマスクを除去する（図５（Ｃ）参照。）。
次いで、ゲート絶縁層１５４、１５２、酸化物半導体層１６２、及び酸化物絶縁層１６６上に、導電膜を形成した後、第４のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行ってソース電極層１６５ａ、ドレイン電極層１６５ｂを形成した後、レジストマスクを除去する（図５（Ｄ）参照。）。
ソース電極層１６５ａ、ドレイン電極層１６５ｂの材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、金属導電膜は、単層構造でも、２層以上の積層構造としてもよい。
以上の工程で、水素及び水素化物の濃度が低減された酸化物半導体層１６２を有する薄膜トランジスタ１６０を形成することができる（図５（Ｄ）参照。）。
上記のように酸化物半導体膜を成膜するに際し、反応雰囲気中の残留水分を除去することで、該酸化物半導体膜中の水素及び水素化物の濃度を低減することができる。それにより酸化物半導体膜の安定化を図ることができる。
酸化物絶縁層上に保護絶縁層を設けてもよい。本実施の形態では、保護絶縁層１５３を酸化物絶縁層１６６、ソース電極層１６５ａ、ドレイン電極層１６５ｂ上に形成する。保護絶縁層１５３としては、窒化シリコン膜、窒化酸化シリコン膜、または窒化アルミニウムなどを用いる。本実施の形態では、保護絶縁層１５３を、窒化シリコン膜を用いて形成する（図５（Ｅ）参照。）。
なお、ソース電極層１６５ａ、ドレイン電極層１６５ｂ、酸化物絶縁層１６６上にさらに酸化物絶縁層を形成し、該酸化物絶縁層上に保護絶縁層１５３を積層してもよい。また、保護絶縁層１５３上に平坦化絶縁層を形成してもよい。
酸化物絶縁層上に、基板を加熱して窒化シリコン層を成膜することで、さらに酸化物半導体層から該酸化物絶縁層に水素、水分を拡散させつつ、同時に外気から水分の侵入を防ぐバリア膜を設けることができる。
また、ゲート絶縁層上にチャネル形成領域とする酸化物半導体層を成膜するに際し、反応雰囲気中の残留水分を除去することで、該酸化物半導体層中の水素及び水素化物の濃度を低減することができる。また、酸化物半導体層に接してハロゲン元素を含む絶縁層を設けることで酸化物半導体層中の水素、水分をハロゲン元素を含む絶縁層へ拡散させ酸化物半導体層の水素及び水素化合物の濃度を低減することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
以上のように、酸化物半導体層を用いる薄膜トランジスタを有する半導体装置において、安定な電気特性を有し信頼性の高い半導体装置を提供することができる。
（実施の形態６）
本実施の形態は、本明細書で開示する半導体装置に適用できる薄膜トランジスタの他の例を示す。
本実施の形態の半導体装置及び半導体装置の作製方法の一形態を、図６を用いて説明する。
酸化物半導体層を用いる薄膜トランジスタの電気的特性変動を抑止するために、酸化物半導体層及び、該酸化物半導体層と接して形成される酸化物絶縁層（酸化シリコン層）との界面において、変動要因となる水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物を排除する。具体的には、酸化物半導体層及び、該酸化物半導体層と接して形成される酸化物絶縁層との界面における水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。
フッ素や塩素に代表されるハロゲン元素により、酸化物半導体層に含まれる水素や水分（水素原子や、Ｈ２Ｏなど水素原子を含む化合物）などの不純物を、酸化物半導体層より排除し、上記酸化物半導体層中の不純物濃度を低減する。
ハロゲン元素は酸化物半導体層と接して設けられるゲート絶縁層、酸化物絶縁層に含ませて形成することができ、またハロゲン元素を含むガス雰囲気下でのプラズマ処理によって酸化物半導体層に付着させてもよい。上記ハロゲン元素を半導体装置に含ませる方法（成膜時にゲート絶縁層に含ませる、成膜時に酸化物絶縁層に含ませる、プラズマ処理により酸化物絶縁層との界面に付着させる）は、少なくとも１つ以上行えばよく、もちろん複数行ってもよい。
ゲート絶縁層や酸化物絶縁層にハロゲン元素を含ませる場合、ゲート絶縁層や酸化物絶縁層中におけるハロゲン元素濃度は５×１０１８ａｔｏｍｓ／ｃｍ３乃至１×１０２０ａｔｏｍｓ／ｃｍ３程度とすればよい。
上記少なくともいずれかの方法でハロゲン元素により、酸化物半導体層に含まれる水素、水分、水酸基又は水素化物などの不純物を、ゲート絶縁層、及び／又は酸化物絶縁層に拡散させ、上記酸化物半導体層中の不純物濃度を低減させる。
また、薄膜トランジスタ１９０はシングルゲート構造の薄膜トランジスタを用いて説明したが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジスタも形成することができる。
以下、図６（Ａ）乃至（Ｃ）を用い、基板１４０上に薄膜トランジスタ１９０を作製する工程を説明する。
まず、絶縁表面を有する基板１４０上に導電膜を形成した後、第１のフォトリソグラフィ工程及びエッチング工程によりゲート電極層１８１を形成する。本実施の形態では、ゲート電極層１８１として、膜厚１５０ｎｍのタングステン膜を、スパッタリング法を用いて形成する。
次いで、ゲート電極層１８１上にゲート絶縁層１４３、ゲート絶縁層１４２を形成する。ゲート絶縁層１４２としてハロゲン元素を含む酸化物絶縁層を形成してもよい。
ハロゲン元素は成膜中にゲート絶縁層に含まれるように、成膜ガス（スパッタガス）に導入してもよいし、前工程におけるクリーニング処理によって処理室に残留したハロゲン元素を用いて膜中に含ませてもよい。また、成膜後にゲート絶縁層や酸化物絶縁層に添加してもよい。
成膜ガス（スパッタガス）として成膜中に導入されるハロゲン元素を含むガスとしては、ＮＦ３などを用いることができる。また、成膜を行う処理室のクリーニング処理に上記ＮＦ３のようなハロゲン元素を含むガスを用いて、処理室内に残留するフッ素などのハロゲン元素を成膜時にゲート絶縁層に含ませるように成膜することができる。
本実施の形態では、プラズマＣＶＤ法によりゲート絶縁層１４３として窒化シリコン層、ゲート絶縁層１４２として酸化シリコン層を形成する。
次いで、ゲート絶縁層１４２に、導電膜を形成し、第２のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層１９５ａ、ドレイン電極層１９５ｂを形成した後、レジストマスクを除去する。
次に酸化物半導体膜を形成し、第３のフォトリソグラフィ工程及びエッチング工程により島状の酸化物半導体層１４１に加工する（図６（Ａ）参照。）。本実施の形態では、酸化物半導体膜としてＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体ターゲットを用いてスパッタリング法により成膜する。
減圧状態に保持された処理室内に基板を保持し、基板を４００℃未満の温度に加熱する。そして、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、金属酸化物をターゲットとして基板１４０上に酸化物半導体膜を成膜する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、Ｈ２Ｏなど水素原子を含む化合物や、炭素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットとの間の距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体膜は好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
また、酸化物半導体層１４１上にフッ素や塩素などのハロゲン元素を含むガス雰囲気下でのプラズマ処理によって、フッ素や塩素などのハロゲン元素を酸化物半導体層１４１に付着させてもよい。
次いで、ゲート絶縁層１４２、酸化物半導体層１４１、ソース電極層１９５ａ、及びドレイン電極層１９５ｂ上に、酸化物絶縁層１９６を形成する。
酸化物絶縁層１９６として、島状の酸化物半導体層１９２まで形成された基板１４０を１００℃未満の温度に加熱し、水素及び水分が除去された高純度酸素を含むスパッタガスを導入しシリコン半導体のターゲットを用いて、酸化シリコン層を成膜する。
また、酸化物半導体層を用いる薄膜トランジスタの電気的特性変動を抑止するために、本実施の形態では、酸化物絶縁層１９６としてハロゲン元素を含む酸化絶縁層（フッ素を含む酸化シリコン層）を形成する。
ハロゲン元素は成膜中に、酸化物絶縁層１９６に含まれるように、成膜ガス（スパッタガス）に導入してもよいし、前工程におけるクリーニング処理によって処理室に残留したハロゲン元素を用いて膜中に含ませてもよい。また、成膜後にゲート絶縁層や酸化物絶縁層に添加してもよい。
成膜ガス（スパッタガス）として成膜中に導入されるハロゲン元素を含むガスとしては、ＮＦ３などを用いることができる。また、成膜を行う処理室のクリーニング処理に上記ＮＦ３のようなハロゲン元素を含むガスを用いて、処理室内に残留するフッ素などのハロゲン元素を成膜時に、酸化物絶縁層１９６に含ませるように成膜することができる。
また、酸化物絶縁層１９６において、酸素の不対結合手を欠陥として多く含む酸化物絶縁層１９６であると、より酸化物半導体層１４１から、水素若しくは水素を含む不純物を、酸化物絶縁層１９６に拡散させることができるために好ましい。
例えば、純度が６Ｎであり、ボロンがドープされたシリコンターゲット（抵抗値０．０１Ωｃｍ）を用い、ターゲットと基板との間の距離（Ｔ−Ｓ間距離）を８９ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源６ｋＷ、酸素（酸素流量比率１００％）雰囲気下でパルスＤＣスパッタリング法により酸化物絶縁層１９６を成膜する。膜厚は３００ｎｍとする。なお、シリコンターゲットに代えて石英（好ましくは合成石英）を酸化物絶縁層１９６を成膜するためのターゲットとして用いることができる。また、酸化物絶縁層１９６は基板１４０を加熱しながら成膜しても良いが、酸化物絶縁層１９６に欠陥を含ませるため０℃乃至５０℃程度の温度、好ましくは室温で成膜することが望ましい。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層１９６を成膜することが好ましい。酸化物半導体層１４１及び酸化物絶縁層１９６に水素、水酸基又は水分が含まれないようにするためである。
なお、酸化物絶縁層１９６は、酸化シリコン層に代えて、酸化窒化シリコン層、酸化アルミニウム層、または酸化窒化アルミニウムなどを用いることもできる。
次いで、保護絶縁層１８３を酸化物絶縁層１９６上に形成する。保護絶縁層１８３としては、窒化シリコン膜、窒化酸化シリコン膜、または窒化アルミニウムなどを用いる。保護絶縁層１８３として、酸化物絶縁層１９６まで形成された基板１４０を１００℃〜４００℃の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッタガスを導入しシリコン半導体のターゲットを用いて窒化シリコン膜を成膜する。
保護絶縁層１８３の成膜時に１００℃〜４００℃に基板１４０を加熱することで、酸化物半導体層中に含まれる水素若しくは水分をハロゲン元素を含む酸化物絶縁層１９６に拡散させることができる。ハロゲン元素を含む酸化物絶縁層１９６はハロゲン元素を含むため、島状の酸化物半導体層１４１に含まれる水素、水酸基又水分等の不純物は、酸化物半導体層１４１とハロゲン元素を含む酸化物絶縁層１９６が接する界面を介して、ハロゲン元素を含む酸化物絶縁層１９６に拡散する。具体的には、酸化物半導体層１４１に含まれる水素原子や、Ｈ２Ｏなど水素原子を含む化合物や、炭素原子を含む化合物等がハロゲン元素を含む酸化物絶縁層１９６に拡散移動し易くなる。
以上の工程で、水素及び水素化物の濃度が低減された酸化物半導体層１９２を有する薄膜トランジスタ１９０を形成することができる（図６（Ｃ）参照。）。具体的には、酸化物半導体層１４１及び酸化物絶縁層１９６との界面における水素濃度が５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下とすることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
以上のように、酸化物半導体層を用いる薄膜トランジスタを有する半導体装置において、安定な電気特性を有し信頼性の高い半導体装置を提供することができる。
（実施の形態７）
本実施の形態は、本明細書で開示する半導体装置に適用できる薄膜トランジスタの例を示す。
本実施の形態では、ゲート電極層、ソース電極層及びドレイン電極層に透光性を有する導電材料を用いる例を示す。従って、他は上記実施の形態と同様に行うことができ、上記実施の形態と同一部分又は同様な機能を有する部分、及び工程の繰り返しの説明は省略する。また同じ箇所の詳細な説明は省略する。
例えば、ゲート電極層、ソース電極層、ドレイン電極層の材料として、可視光に対して透光性を有する導電材料、例えばＩｎ−Ｓｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の金属酸化物を適用することができ、膜厚は５０ｎｍ以上３００ｎｍ以下の範囲内で適宜選択する。ゲート電極層、ソース電極層、ドレイン電極層に用いる金属酸化物の成膜方法は、スパッタリング法や真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法を用いる。また、スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行い、透光性を有する導電膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませ、後の工程で行う加熱処理の際に酸化物半導体膜が結晶化してしまうのを抑制することが好ましい。
なお、透光性を有する導電膜の組成比の単位は原子％とし、電子線マイクロアナライザー（ＥＰＭＡ：Ｅｌｅｃｔｒｏｎ Ｐｒｏｂｅ Ｘ−ｒａｙ ＭｉｃｒｏＡｎａｌｙｚｅｒ）を用いた分析により評価するものとする。
また、薄膜トランジスタが配置される画素には、画素電極層、またはその他の電極層（容量電極層など）や、その他の配線層（容量配線層など）に可視光に対して透光性を有する導電膜を用いると、高開口率を有する表示装置を実現することができる。勿論、画素に存在するゲート絶縁層、酸化物絶縁層、保護絶縁層、平坦化絶縁層も可視光に対して透光性を有する膜を用いることが好ましい。
本明細書において、可視光に対して透光性を有する膜とは可視光の透過率が７５〜１００％である膜厚を有する膜を指し、その膜が導電性を有する場合は透明の導電膜とも呼ぶ。また、ゲート電極層、ソース電極層、ドレイン電極層、画素電極層、またはその他の電極層や、その他の配線層に適用する金属酸化物として、可視光に対して半透明の導電膜を用いてもよい。可視光に対して半透明とは可視光の透過率が５０〜７５％であることを指す。
薄膜トランジスタに透光性を持たせると、開口率を向上させることができる。特に１０インチ以下の小型の液晶表示パネルにおいて、ゲート配線の本数を増やすなどして表示画像の高精細化を図るため、画素寸法を微細化しても、高い開口率を実現することができる。また、薄膜トランジスタの構成部材に透光性を有する膜を用いることで、広視野角を実現するため、１画素を複数のサブピクセルに分割しても高い開口率を実現することができる。即ち、高密度の薄膜トランジスタ群を配置しても開口率を大きくとることができ、表示領域の面積を十分に確保することができる。例えば、一つの画素内に２〜４個のサブピクセルを有する場合、薄膜トランジスタが透光性を有するため、開口率を向上させることができる。また、薄膜トランジスタの構成部材と同工程で同材料を用いて保持容量を形成すると、保持容量も透光性とすることができるため、さらに開口率を向上させることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態８）
本実施の形態は、本明細書で開示する半導体装置に適用できる薄膜トランジスタの例を示す。
本実施の形態では、断面から見て酸化物半導体層を窒化物絶縁層で囲む例を図７に示す。図７は、酸化物絶縁層の上面形状及び端部の位置が図２３と異なる点、ゲート絶縁層の構成が異なる点以外は同じであるため、同じ箇所には同じ符号を用い、同じ箇所の詳細な説明は省略する。
図７に示す薄膜トランジスタ１３９はボトムゲート型の薄膜トランジスタであり、絶縁表面を有する基板１００上に、ゲート電極層１０１、窒化物絶縁層を用いたゲート絶縁層１３１、ハロゲン元素を含む酸化物絶縁層を用いたゲート絶縁層１３７、酸化物半導体層１１２、ソース電極層１１５ａ、及びドレイン電極層１１５ｂを含む。また、薄膜トランジスタ１３９を覆い、酸化物半導体層１１２のチャネル形成領域に接するハロゲン元素を含む酸化物絶縁層１３８が設けられている。酸化物絶縁層１３８上にはさらに窒化物絶縁層を用いた保護絶縁層１０３が形成されている。保護絶縁層１０３は窒化物絶縁層であるゲート絶縁層１３１と接する構成とする。
本実施の形態では、薄膜トランジスタ１３９においてゲート絶縁層をゲート電極層側から窒化物絶縁層と酸化物絶縁層との積層構造とする。また、窒化物絶縁層である保護絶縁層１０３の形成前に、ハロゲン元素を含む酸化物絶縁層である酸化物絶縁層１３８と、ゲート絶縁層１３７を選択的に除去し、窒化物絶縁層であるゲート絶縁層１３１が露出するように加工する。
少なくとも酸化物絶縁層１３８、ゲート絶縁層１３７の上面形状は、酸化物半導体層１１２の上面形状よりも広く、薄膜トランジスタ１３９を覆う上面形状とすることが好ましい。
さらに酸化物絶縁層１３８の上面と、酸化物絶縁層１３８及びゲート絶縁層１３７の側面とを覆い、かつ窒化物絶縁層であるゲート絶縁層１３１に接して、窒化物絶縁層である保護絶縁層１０３を形成する。
窒化物絶縁層からなる保護絶縁層１０３及びゲート絶縁層１３１は、スパッタ法やプラズマＣＶＤ法で得られる窒化珪素膜、酸化窒化珪素膜、窒化アルミニウム膜、酸化窒化アルミニウム膜などの水分や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用いる。
本実施の形態では、窒化物絶縁層からなる保護絶縁層１０３として、酸化物半導体層１１２の下面、上面、及び側面を囲むようにＲＦスパッタ法を用い、膜厚１００ｎｍの窒化珪素層を設ける。
図７に示す構造とすることで、酸化物半導体層は、接して囲う様に設けられるハロゲン元素を含むゲート絶縁層１３７及び酸化物絶縁層１３８によって、水素、水分、水酸基又は水素化物などの不純物は低減され、かつ窒化物絶縁層であるゲート絶縁層１３１及び保護絶縁層１０３によってさらに外部を覆うように囲まれているので、保護絶縁層１０３の形成後の製造プロセスにおいて、外部からの水分の侵入を防ぐことができる。また、半導体装置、例えば表示装置としてデバイスが完成した後にも長期的に、外部からの水分の侵入を防ぐことができデバイスの長期信頼性を向上することができる。
また、本実施の形態では一つの薄膜トランジスタを窒化物絶縁層で囲む構成を示したが特に限定されず、複数の薄膜トランジスタを窒化物絶縁層で囲む構成としてもよいし、画素部の複数の薄膜トランジスタをまとめて窒化物絶縁層で囲む構成としてもよい。少なくともアクティブマトリクス基板の画素部の周縁を囲むように保護絶縁層１０３とゲート絶縁層１３１とが接する領域を設ける構成とすればよい。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態９）
本実施の形態では、実施の形態１乃至８に示した半導体装置において、薄膜トランジスタと、エレクトロルミネッセンスを利用する発光素子とを用い、アクティブマトリクス型の発光表示装置を作製する一例を示す。
エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。
図８は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示す図である。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここでは酸化物半導体層をチャネル形成領域に用いるｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４０１はゲートが走査線６４０６に接続され、第１電極（ソース電極及びドレイン電極の一方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆動用トランジスタ６４０２のゲートに接続されている。駆動用トランジスタ６４０２は、ゲートが容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。発光素子６４０４の第２電極は共通電極６４０８に相当する。共通電極６４０８は、同一基板上に形成される共通電位線と電気的に接続される。
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されている。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。
なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略することも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル領域とゲート電極との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲートには、駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも高い電圧を駆動用トランジスタ６４０２のゲートにかける。なお、信号線６４０５には、（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける。
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異ならせることで、図８と同じ画素構成を用いることができる。
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲートに発光素子６４０４の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデオ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジスタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジスタ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、図８に示す画素構成は、これに限定されない。例えば、図８に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。
次に、発光素子の構成について、図９を用いて説明する。ここでは、駆動用ＴＦＴがｎ型の場合を例に挙げて、画素の断面構造について説明する。図９（Ａ）（Ｂ）（Ｃ）の半導体装置に用いられる駆動用ＴＦＴ７００１、７０１１、７０２１は、実施の形態１乃至８で示す薄膜トランジスタを適用することができる。本実施の形態では実施の形態２及び実施の形態７を適用する例を示し、実施の形態２及び実施の形態７と同様に作製できる、酸化物半導体層を含む透光性の薄膜トランジスタを用いる例を示す。
駆動用ＴＦＴ７００１、７０１１、７０２１においては、実施の形態２のようにハロゲン元素を含む絶縁層７０３１、７０４１、７０５１を積層し、加熱処理することにより酸化物半導体層中に含まれる水素や水は絶縁層７０３１、７０４１、７０５１に拡散され、酸化物半導体層は水素や水が低減されている。従って、駆動用ＴＦＴ７００１、７０１１、７０２１は電気的特性の安定な信頼性の高い薄膜トランジスタである。
ハロゲン元素は酸化物半導体層と接して設けられるゲート絶縁層、絶縁層に含ませて形成することができ、またハロゲン元素を含むガス雰囲気下でのプラズマ処理によって酸化物半導体層に付着させてもよい。上記ハロゲン元素を半導体装置に含ませる方法（成膜時にゲート絶縁層に含ませる、成膜時に絶縁層に含ませる、プラズマ処理により絶縁層との界面に付着させる）は、少なくとも１つ以上行えばよく、もちろん複数行ってもよい。
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出構造や、基板側の面から発光を取り出す下面射出構造や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、画素構成はどの射出構造の発光素子にも適用することができる。
下面射出構造の発光素子について図９（Ａ）を用いて説明する。
駆動用ＴＦＴ７０１１がｎ型で、発光素子７０１２から発せられる光が第１の電極７０１３側に射出する場合の、画素の断面図を示す。図９（Ａ）では、駆動用ＴＦＴ７０１１のドレイン電極層と電気的に接続された透光性を有する導電膜７０１７上に、発光素子７０１２の第１の電極７０１３が形成されており、第１の電極７０１３上にＥＬ層７０１４、第２の電極７０１５が順に積層されている。
透光性を有する導電膜７０１７としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電膜を用いることができる。
また、発光素子の第１の電極７０１３は様々な材料を用いることができる。例えば、第１の電極７０１３を陰極として用いる場合には、仕事関数が小さい材料、具体的には、例えば、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およびこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属等が好ましい。図９（Ａ）では、第１の電極７０１３の膜厚は、光を透過する程度（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニウム膜を、第１の電極７０１３として用いる。
なお、透光性を有する導電膜とアルミニウム膜を積層成膜した後、選択的にエッチングして透光性を有する導電膜７０１７と第１の電極７０１３を形成してもよく、この場合、同じマスクを用いてエッチングすることができるため、好ましい。
また、第１の電極７０１３の周縁部は、隔壁７０１９で覆う。隔壁７０１９は、ポリイミド、アクリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。隔壁７０１９は、特に感光性の樹脂材料を用い、第１の電極７０１３上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。隔壁７０１９として感光性の樹脂材料を用いる場合、レジストマスクを形成する工程を省略することができる。
また、第１の電極７０１３及び隔壁７０１９上に形成するＥＬ層７０１４は、少なくとも発光層を含めば良く、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。ＥＬ層７０１４が複数の層で構成されている場合、陰極として機能する第１の電極７０１３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。
また、上記積層順に限定されず、第１の電極７０１３を陽極として機能させ、第１の電極７０１３上にホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層してもよい。ただし、消費電力を比較する場合、第１の電極７０１３を陰極として機能させ、第１の電極７０１３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層するほうが、駆動回路部の電圧上昇を抑制でき、消費電力を少なくできるため好ましい。
また、ＥＬ層７０１４上に形成する第２の電極７０１５としては、様々な材料を用いることができる。例えば、第２の電極７０１５を陽極として用いる場合、仕事関数が大きい材料、例えば、ＺｒＮ、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、Ｃｒ等や、ＩＴＯ、ＩＺＯ、ＺｎＯなどの透明導電性材料が好ましい。また、第２の電極７０１５上に遮蔽膜７０１６、例えば光を遮光する金属、光を反射する金属等を用いる。本実施の形態では、第２の電極７０１５としてＩＴＯ膜を用い、遮蔽膜７０１６としてＴｉ膜を用いる。
第１の電極７０１３及び第２の電極７０１５で、発光層を含むＥＬ層７０１４を挟んでいる領域が発光素子７０１２に相当する。図９（Ａ）に示した素子構造の場合、発光素子７０１２から発せられる光は、矢印で示すように第１の電極７０１３側に射出する。
なお、図９（Ａ）ではゲート電極層として透光性を有する導電膜を用い、かつソース電極層及びドレイン電極層に透光性を有するような薄膜を用いる例を示しており、発光素子７０１２から発せられる光は、カラーフィルタ層７０３３を通過し、基板を通過して射出させることができる。
カラーフィルタ層７０３３はインクジェット法などの液滴吐出法や、印刷法、フォトリソグラフィ技術を用いたエッチング方法などでそれぞれ形成する。
また、カラーフィルタ層７０３３はオーバーコート層７０３４で覆われ、さらに保護絶縁層７０３５によって覆う。なお、図９（Ａ）ではオーバーコート層７０３４は薄い膜厚で図示したが、オーバーコート層７０３４は、カラーフィルタ層７０３３に起因する凹凸を平坦化する機能を有している。
また、保護絶縁層７０３５、絶縁層７０３２、及び絶縁層７０３１に形成され、且つ、ドレイン電極層に達するコンタクトホールは、隔壁７０１９と重なる位置に配置する。
次に、両面射出構造の発光素子について、図９（Ｂ）を用いて説明する。
図９（Ｂ）では、駆動用ＴＦＴ７０２１のドレイン電極層と電気的に接続された透光性を有する導電膜７０２７上に、発光素子７０２２の第１の電極７０２３が形成されており、第１の電極７０２３上にＥＬ層７０２４、第２の電極７０２５が順に積層されている。
透光性を有する導電膜７０２７としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電膜を用いることができる。
また、第１の電極７０２３は様々な材料を用いることができる。例えば、第１の電極７０２３を陰極として用いる場合、仕事関数が小さい材料、具体的には、例えば、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およびこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属等が好ましい。本実施の形態では、第１の電極７０２３を陰極として用い、その膜厚は、光を透過する程度（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニウム膜を、陰極として用いる。
なお、透光性を有する導電膜とアルミニウム膜を積層成膜した後、選択的にエッチングして透光性を有する導電膜７０２７と第１の電極７０２３を形成してもよく、この場合、同じマスクを用いてエッチングすることができ、好ましい。
また、第１の電極７０２３の周縁部は、隔壁７０２９で覆う。隔壁７０２９は、ポリイミド、アクリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。隔壁７０２９は、特に感光性の樹脂材料を用い、第１の電極７０２３上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。隔壁７０２９として感光性の樹脂材料を用いる場合、レジストマスクを形成する工程を省略することができる。
また、第１の電極７０２３及び隔壁７０２９上に形成するＥＬ層７０２４は、発光層を含めば良く、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。ＥＬ層７０２４が複数の層で構成されている場合、陰極として機能する第１の電極７０２３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。
また、上記積層順に限定されず、第１の電極７０２３を陽極として用い、陽極上にホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層してもよい。ただし、消費電力を比較する場合、第１の電極７０２３を陰極として用い、陰極上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層するほうが消費電力が少ないため好ましい。
また、ＥＬ層７０２４上に形成する第２の電極７０２５としては、様々な材料を用いることができる。例えば、第２の電極７０２５を陽極として用いる場合、仕事関数が大きい材料、例えば、ＩＴＯ、ＩＺＯ、ＺｎＯなどの透明導電性材料を好ましく用いることができる。本実施の形態では、第２の電極７０２５を陽極として用い、酸化シリコンを含むＩＴＯ膜を形成する。
第１の電極７０２３及び第２の電極７０２５で、発光層を含むＥＬ層７０２４を挟んでいる領域が発光素子７０２２に相当する。図９（Ｂ）に示した素子構造の場合、発光素子７０２２から発せられる光は、矢印で示すように第２の電極７０２５側と第１の電極７０２３側の両方に射出する。
なお、図９（Ｂ）ではゲート電極層として透光性を有する導電膜を用い、かつソース電極層及びドレイン電極層に透光性を有するような薄膜を用いる例を示しており、発光素子７０２２から第１の電極７０２３側に発せられる光は、カラーフィルタ層７０４３を通過し、基板を通過して射出させることができる。
カラーフィルタ層７０４３はインクジェット法などの液滴吐出法や、印刷法、フォトリソグラフィ技術を用いたエッチング方法などでそれぞれ形成する。
また、カラーフィルタ層７０４３はオーバーコート層７０４４で覆われ、さらに保護絶縁層７０４５によって覆う。
また、保護絶縁層７０４５、絶縁層７０４２及び、絶縁層７０４１に形成され、且つ、ドレイン電極層に達するコンタクトホールは、隔壁７０２９と重なる位置に配置する。
ただし、両面射出構造の発光素子を用い、どちらの表示面もフルカラー表示とする場合、第２の電極７０２５側からの光はカラーフィルタ層７０４３を通過しないため、別途カラーフィルタ層を備えた封止基板を第２の電極７０２５上方に設けることが好ましい。
次に、上面射出構造の発光素子について、図９（Ｃ）を用いて説明する。
図９（Ｃ）に、駆動用ＴＦＴ７００１がｎ型で、発光素子７００２から発せられる光が第２の電極７００５側に抜ける場合の、画素の断面図を示す。図９（Ｃ）では、駆動用ＴＦＴ７００１のドレイン電極層と第１の電極７００３と接しており、駆動用ＴＦＴ７００１と発光素子７００２の第１の電極７００３とを電気的に接続している。第１の電極７００３上にＥＬ層７００４、第２の電極７００５が順に積層されている。
また、第１の電極７００３は様々な材料を用いることができる。例えば、第１の電極７００３を陰極として用いる場合、仕事関数が小さい材料、具体的には、例えば、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およびこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属等が好ましい。
また、第１の電極７００３の周縁部は、隔壁７００９で覆う。隔壁７００９は、ポリイミド、アクリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。隔壁７００９は、特に感光性の樹脂材料を用い、第１の電極７００３上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。隔壁７００９として感光性の樹脂材料を用いる場合、レジストマスクを形成する工程を省略することができる。
また、第１の電極７００３及び隔壁７００９上に形成するＥＬ層７００４は、少なくとも発光層を含めば良く、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。ＥＬ層７００４が複数の層で構成されている場合、陰極として用いる第１の電極７００３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。
また、上記積層順に限定されず、陽極として用いる第１の電極７００３上にホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層してもよい。
図９（Ｃ）ではＴｉ膜、アルミニウム膜、Ｔｉ膜の順に積層した積層膜上に、ホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層し、その上にＭｇ：Ａｇ合金薄膜とＩＴＯとの積層を形成する。
ただし、駆動用ＴＦＴ７００１がｎ型の場合、第１の電極７００３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層するほうが、駆動回路における電圧上昇を抑制することができ、消費電力を少なくできるため好ましい。
第２の電極７００５は光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電膜を用いても良い。
第１の電極７００３及び第２の電極７００５で発光層を含むＥＬ層７００４を挟んでいる領域が発光素子７００２に相当する。図９（Ｃ）に示した画素の場合、発光素子７００２から発せられる光は、矢印で示すように第２の電極７００５側に射出する。
また、図９（Ｃ）において、駆動用ＴＦＴ７００１のドレイン電極層は、絶縁層７０５１、保護絶縁層７０５２、平坦化絶縁層７０５６、平坦化絶縁層７０５３、及び絶縁層７０５５に設けられたコンタクトホールを介して第１の電極７００３と電気的に接続する。平坦化絶縁層７０３６、７０４６、７０５３、７０５６は、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の樹脂材料を用いることができる。また上記樹脂材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁層７０３６、７０４６、７０５３、７０５６を形成してもよい。平坦化絶縁層７０３６、７０４６、７０５３、７０５６の形成法は、特に限定されず、その材料に応じて、スパッタリング法、スピンコート法、ディッピング法、スプレー塗布法、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ロールコート法、カーテンコート法、ナイフコート法等を用いることができる。
また、第１の電極７００３と、隣り合う画素の第１の電極とを絶縁するために隔壁７００９を設ける。隔壁７００９は、ポリイミド、アクリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。隔壁７００９は、特に感光性の樹脂材料を用い、第１の電極７００３上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。隔壁７００９として感光性の樹脂材料を用いる場合、レジストマスクを形成する工程を省略することができる。
また、図９（Ｃ）の構造においては、フルカラー表示を行う場合、例えば発光素子７００２として緑色発光素子とし、隣り合う一方の発光素子を赤色発光素子とし、もう一方の発光素子を青色発光素子とする。また、３種類の発光素子だけでなく白色発光素子を加えた４種類の発光素子でフルカラー表示ができる発光表示装置を作製してもよい。
また、図９（Ｃ）の構造においては、配置する複数の発光素子を全て白色発光素子として、発光素子７００２上方にカラーフィルタなどを有する封止基板を配置する構成とし、フルカラー表示ができる発光表示装置を作製してもよい。白色などの単色の発光を示す材料を形成し、カラーフィルタや色変換層を組み合わせることによりフルカラー表示を行うことができる。
もちろん単色発光の表示を行ってもよい。例えば、白色発光を用いて照明装置を形成してもよいし、単色発光を用いてエリアカラータイプの発光装置を形成してもよい。
また、必要があれば、円偏光板などの偏光フィルムなどの光学フィルムを設けてもよい。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を設けることも可能である。
なお、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流制御用ＴＦＴが接続されている構成であってもよい。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態１０）
本実施の形態では、発光表示パネル（発光パネルともいう）の外観及び断面について、図１０を用いて説明する。図１０（Ａ）は、第１の基板上に形成された薄膜トランジスタ及び発光素子を、第２の基板との間にシール材によって封止した、パネルの平面図であり、図１０（Ｂ）は、図１０（Ａ）のＨ−Ｉにおける断面図に相当する。
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よって画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６とによって、充填材４５０７と共に密封されている。このように外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有しており、図１０（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。
薄膜トランジスタ４５０９、４５１０は、実施の形態１乃至８のいずれか一の薄膜トランジスタを適宜用いることができ、同様な工程及び材料で形成することができる。薄膜トランジスタ４５０９、４５１０は、酸化物半導体層にハロゲン元素を含む酸化物絶縁層及び／又はゲート絶縁層を接して形成し、加熱処理することにより酸化物半導体層中に含まれる水素や水は酸化物絶縁層及び／又はゲート絶縁層に拡散され、酸化物半導体層は水素や水が低減されている。従って、薄膜トランジスタ４５０９、４５１０は電気的特性の安定な信頼性の高い薄膜トランジスタである。
ハロゲン元素は酸化物半導体層と接して設けられるゲート絶縁層、絶縁層に含ませて形成することができ、またハロゲン元素を含むガス雰囲気下でのプラズマ処理によって酸化物半導体層に付着させてもよい。上記ハロゲン元素を半導体装置に含ませる方法（成膜時にゲート絶縁層に含ませる、成膜時に絶縁層に含ませる、プラズマ処理により絶縁層との界面に付着させる）は、少なくとも１つ以上行えばよく、もちろん複数行ってもよい。
なお、駆動回路用の薄膜トランジスタ４５０９としては、薄膜トランジスタの酸化物半導体層のチャネル形成領域と重なる位置に導電層を設けた構造とする。本実施の形態において、薄膜トランジスタ４５０９、４５１０はｎチャネル型薄膜トランジスタである。
酸化物絶縁層４５４２上において駆動回路用の薄膜トランジスタ４５０９の酸化物半導体層のチャネル形成領域と重なる位置に導電層４５４０が設けられている。導電層４５４０を酸化物半導体層のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験前後における薄膜トランジスタ４５０９のしきい値電圧の変化量を低減することができる。また、導電層４５４０は、電位が薄膜トランジスタ４５０９のゲート電極層と同じでもよいし、異なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層４５４０の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
また、導電層４５４０は外部の電場を遮蔽する、すなわち外部の電場が内部（薄膜トランジスタを含む回路部）に作用しないようにする機能（特に静電気に対する静電遮蔽機能）も有する。導電層の４５４０の遮蔽機能により、静電気などの外部の電場の影響により薄膜トランジスタの電気的な特性が変動することを防止することができる。
また、薄膜トランジスタ４５１０の酸化物半導体層を覆う酸化物絶縁層４５４２が形成されている。薄膜トランジスタ４５１０のソース電極層又はドレイン電極層は薄膜トランジスタ上に設けられた酸化物絶縁層４５４２及び絶縁層４５５１に形成された開口において配線層４５５０と電気的に接続されている。配線層４５５０は第１の電極４５１７と接して形成されており、薄膜トランジスタ４５１０と第１の電極４５１７とは配線層４５５０を介して電気的に接続されている。
酸化物絶縁層４５４２はハロゲン元素を含む場合、実施の形態２で示した酸化物絶縁層１３６と同様な材料及び方法で形成すればよい。
発光素子４５１１の発光領域と重なるようにカラーフィルタ層４５４５が、絶縁層４５５１上に形成される。
また、カラーフィルタ層４５４５の表面凹凸を低減するため平坦化絶縁膜として機能するオーバーコート層４５４３で覆う構成となっている。
また、オーバーコート層４５４３上に絶縁層４５４４が形成されている。絶縁層４５４４は、実施の形態１で示した保護絶縁層１０３と同様に形成すればよく、例えば窒化シリコン膜をスパッタリング法で形成すればよい。
また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１電極４５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と配線層４５５０を介して電気的に接続されている。なお発光素子４５１１の構成は、第１電極４５１７、電界発光層４５１２、第２電極４５１３の積層構造であるが、示した構成に限定されない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の構成は適宜変えることができる。
隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。特に感光性の材料を用い、第１電極４５１７上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２電極４５１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ膜等を形成することができる。
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８ｂから供給されている。
接続端子電極４５１５が、発光素子４５１１が有する第１電極４５１７と同じ導電膜から形成され、端子電極４５１６は、薄膜トランジスタ４５０９のソース電極層及びドレイン電極層と同じ導電膜から形成されている。
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介して電気的に接続されている。
発光素子４５１１からの光の取り出し方向に位置する第２の基板は透光性でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。例えば充填材として窒素を用いればよい。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）などの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
シール材は、スクリーン印刷法、インクジェット装置またはディスペンス装置を用いて形成することができる。シール材は、代表的には可視光硬化性、紫外線硬化性または熱硬化性の樹脂を含む材料を用いることができる。また、フィラーを含んでもよい。
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回路のみ、或いは一部のみを別途形成して実装しても良く、図１０の構成に限定されない。
以上の工程により、半導体装置として信頼性の高い発光表示装置（表示パネル）を作製することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態１１）
半導体装置の一形態に相当する液晶表示パネルの外観及び断面について、図１６を用いて説明する。図１６（Ａ）（Ｃ）は、薄膜トランジスタ４０１０、４０１１、及び液晶素子４０１３を、第１の基板４００１と第２の基板４００６との間にシール材４００５によって封止した、パネルの平面図であり、図１６（Ｂ）は、図１６（Ａ）または図１６（Ｃ）のＭ−Ｎにおける断面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図１６（Ａ）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図１６（Ｃ）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、薄膜トランジスタを複数有しており、図１６（Ｂ）では、画素部４００２に含まれる薄膜トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１とを例示している。薄膜トランジスタ４０１０、４０１１上には絶縁層４０４１、４０４２、４０２１が設けられている。
薄膜トランジスタ４０１０、４０１１は、実施の形態１乃至８のいずれか一の薄膜トランジスタを適宜用いることができ、同様な工程及び材料で形成することができる。薄膜トランジスタ４０１０、４０１１は、酸化物半導体層にハロゲン元素を含む絶縁層４０４１又は／及びゲート絶縁層４０２０を接して形成し、加熱処理することにより酸化物半導体層中に含まれる水素や水は酸化物絶縁層及び／又はゲート絶縁層に拡散され、酸化物半導体層は水素や水が低減されている。従って、薄膜トランジスタ４０１０、４０１１は電気的特性の安定な信頼性の高い薄膜トランジスタである。
ハロゲン元素は酸化物半導体層と接して設けられるゲート絶縁層、絶縁層に含ませて形成することができ、またハロゲン元素を含むガス雰囲気下でのプラズマ処理によって酸化物半導体層に付着させてもよい。上記ハロゲン元素を半導体装置に含ませる方法（成膜時にゲート絶縁層に含ませる、成膜時に絶縁層に含ませる、プラズマ処理により絶縁層との界面に付着させる）は、少なくとも１つ以上行えばよく、もちろん複数行ってもよい。
絶縁層４０２１上において、駆動回路用の薄膜トランジスタ４０１１の酸化物半導体層のチャネル形成領域と重なる位置に導電層４０４０が設けられている。導電層４０４０を酸化物半導体層のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験前後における薄膜トランジスタ４０１１のしきい値電圧の変化量を低減することができる。また、導電層４０４０は、電位が薄膜トランジスタ４０１１のゲート電極層と同じでもよいし、異なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層４０４０の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
また、液晶素子４０１３が有する画素電極層４０３０は、薄膜トランジスタ４０１０のソース電極層又はドレイン電極層と電気的に接続されている。そして液晶素子４０１３の対向電極層４０３１は第２の基板４００６上に形成されている。画素電極層４０３０と対向電極層４０３１と液晶層４００８とが重なっている部分が、液晶素子４０１３に相当する。なお、画素電極層４０３０、対向電極層４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、絶縁層４０３２、４０３３を介して液晶層４００８を挟持している。
なお、第１の基板４００１、第２の基板４００６としては、透光性基板を用いることができ、ガラス、セラミックス、プラスチックを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、またはアクリル樹脂フィルムを用いることができる。
また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。また、対向電極層４０３１は、薄膜トランジスタ４０１０と同一基板上に設けられる共通電位線と電気的に接続される。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層４０３１と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材４００５に含有させる。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。特に、酸化物半導体層を用いる薄膜トランジスタは、静電気の影響により薄膜トランジスタの電気的な特性が著しく変動して設計範囲を逸脱する恐れがある。よって酸化物半導体層を用いる薄膜トランジスタを有する液晶表示装置にブルー相の液晶材料を用いることはより効果的である。
なお透過型液晶表示装置の他に、半透過型液晶表示装置でも適用できる。
また、液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に着色層、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び着色層の材料や作製工程条件によって適宜設定すればよい。また、表示部以外にブラックマトリクスとして機能する遮光膜を設けてもよい。
薄膜トランジスタ４０１１、４０１０上には、酸化物半導体層に接して絶縁層４０４１が形成されている。絶縁層４０４１はハロゲン元素を含む場合、実施の形態２で示した酸化物絶縁層１３６と同様な材料及び方法で形成すればよい。ここでは、絶縁層４０４１として、実施の形態２を用いてスパッタリング法によりハロゲン元素を含む酸化シリコン層を形成する。また、絶縁層４０４１上に接して絶縁層４０４２を形成する。また、絶縁層４０４２は実施の形態１で示した保護絶縁層１０３と同様に形成すればよく、例えば窒化シリコン層を用いることができる。また、絶縁層４０４２上に薄膜トランジスタの表面凹凸を低減するため平坦化絶縁膜として機能する絶縁層４０２１で覆う構成となっている。
また、平坦化絶縁膜として絶縁層４０２１を形成する。絶縁層４０２１としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層４０２１を形成してもよい。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタリング法、スピンコート法、ディッピング法、スプレー塗布法、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ロールコート法、カーテンコート法、ナイフコート法等を用いることができる。絶縁層４０２１の焼成工程と半導体層のアニールを兼ねることで効率よく半導体装置を作製することが可能となる。
画素電極層４０３０、対向電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する透光性の導電性材料を用いることができる。
また、画素電極層４０３０、対向電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
接続端子電極４０１５が、液晶素子４０１３が有する画素電極層４０３０と同じ導電膜から形成され、端子電極４０１６は、薄膜トランジスタ４０１０、４０１１のソース電極層及びドレイン電極層と同じ導電膜で形成されている。
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
また図１６においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているがこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
また、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。
液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる、または動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面黒表示を１フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。
また、垂直同期周期を通常の１．５倍若しくは２倍以上にすることで応答速度を改善する、所謂、倍速駆動と呼ばれる駆動技術もある。
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のＬＥＤ（発光ダイオード）光源または複数のＥＬ光源などを用いて面光源を構成し、面光源を構成している各光源を独立して１フレーム期間内で間欠点灯駆動する駆動技術もある。面光源として、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。独立して複数のＬＥＤを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてＬＥＤの発光タイミングを同期させることもできる。この駆動技術は、ＬＥＤを部分的に消灯することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合には、消費電力の低減効果が図れる。
これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性を従来よりも改善することができる。
また、薄膜トランジスタは静電気などにより破壊されやすいため、さらに画素部または駆動回路と同一基板上に保護回路を設けることが好ましい。保護回路は、酸化物半導体層を用いた非線形素子を用いて構成することが好ましい。例えば、保護回路は画素部と、走査線入力端子及び信号線入力端子との間に配設されている。本実施の形態では複数の保護回路を配設して、走査線、信号線及び容量バス線に静電気等によりサージ電圧が印加され、画素トランジスタなどが破壊されないように構成されている。そのため、保護回路にはサージ電圧が印加されたときに、共通配線に電荷を逃がすように構成する。また、保護回路は、走査線に対して並列に配置された非線形素子によって構成されている。非線形素子は、ダイオードのような二端子素子又はトランジスタのような三端子素子で構成される。例えば、画素部の薄膜トランジスタと同じ工程で形成することも可能であり、例えばゲート端子とドレイン端子を接続することによりダイオードと同様の特性を持たせることができる。
また、液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
このように、本明細書に開示される半導体装置としては、特に限定されず、ＴＮ液晶、ＯＣＢ液晶、ＳＴＮ液晶、ＶＡ液晶、ＥＣＢ型液晶、ＧＨ液晶、高分子分散型液晶、ディスコティック液晶などを用いることができるが、中でもノーマリーブラック型の液晶パネル、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置とすることが好ましい。垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶモードなどを用いることができる。
以下にＶＡ型の液晶表示装置の一例を示す。
ＶＡ型の液晶表示装置とは、液晶表示パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。本実施の形態では、特に画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されている。これをマルチドメイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイン設計が考慮された液晶表示装置について説明する。
図１２と図１３は、ＶＡ型液晶表示パネルの画素構造を示している。図１３は基板６００の平面図であり、図中に示す切断線Ｙ−Ｚに対応する断面構造を図１２に表している。以下の説明ではこの両図を参照して説明する。
この画素構造は、一つの画素に複数の画素電極層が有り、それぞれの画素電極層にＴＦＴが接続されている。各ＴＦＴは、異なるゲート信号で駆動されるように構成されている。すなわち、マルチドメイン設計された画素において、個々の画素電極層に印加する信号を、独立して制御する構成を有している。
画素電極層６２４は、酸化物絶縁層６２０、及び絶縁膜６２２をそれぞれ貫通するコンタクトホール６２３において、配線６１８でＴＦＴ６２８と接続している。また、画素電極層６２６は、酸化物絶縁層６２０、及び絶縁膜６２２をそれぞれ貫通するコンタクトホール６２７において、配線６１９でＴＦＴ６２９と接続している。ＴＦＴ６２８のゲート配線６０２と、ＴＦＴ６２９のゲート配線６０３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極層又はドレイン電極層６１６は、ＴＦＴ６２８とＴＦＴ６２９で共通に用いられている。なお、ゲート配線６０２、ゲート配線６０３上にはゲート絶縁層６０６ａ、６０６ｂが形成されている。
ＴＦＴ６２８とＴＦＴ６２９は実施の形態１乃至８のいずれか一の薄膜トランジスタを適宜用いることができる。本実施の形態のＴＦＴ６２８及びＴＦＴ６２９においては、実施の形態３で示した薄膜トランジスタと同様に酸化物半導体層と接するゲート絶縁層６０６ｂ及び酸化物絶縁層６２０にハロゲン元素を含む例である。ハロゲン元素を含むゲート絶縁層及び酸化物絶縁層を接して形成し、加熱処理を行うことによって、酸化物半導体層に含まれる水素、水分、水酸基又は水素化物などの不純物は低減されている。よって、ＴＦＴ６２８とＴＦＴ６２９は電気的特性の安定な信頼性の高いＴＦＴである。
ハロゲン元素は酸化物半導体層と接して設けられるゲート絶縁層、絶縁層に含ませて形成することができ、またハロゲン元素を含むガス雰囲気下でのプラズマ処理によって酸化物半導体層に付着させてもよい。上記ハロゲン元素を半導体装置に含ませる方法（成膜時にゲート絶縁層に含ませる、成膜時に絶縁層に含ませる、プラズマ処理により絶縁層との界面に付着させる）は、少なくとも１つ以上行えばよく、もちろん複数行ってもよい。
また、容量配線６９０が設けられ、ゲート絶縁層６０６ａ、６０６ｂの積層を誘電体とし、画素電極層または画素電極層と電気的に接続する容量電極と保持容量を形成する。
画素電極層６２４と画素電極層６２６の形状は異なっており、スリット６２５によって分離されている。Ｖ字型に広がる画素電極層６２４の外側を囲むように画素電極層６２６が形成されている。画素電極層６２４と画素電極層６２６に印加する電圧のタイミングを、ＴＦＴ６２８及びＴＦＴ６２９により異ならせることで、液晶の配向を制御している。この画素構造の等価回路を図１５に示す。ＴＦＴ６２８とＴＦＴ６２９は、共にソース電極層又はドレイン電極層６１６と接続している。ゲート配線６０２とゲート配線６０３に異なるゲート信号を与えることで、液晶素子６５１と液晶素子６５２の動作を異ならせることができる。すなわち、ＴＦＴ６２８とＴＦＴ６２９の動作を個別に制御することにより、液晶の配向を精密に制御して視野角を広げることができる。
対向基板６０１には、遮光膜６３２、第２の着色膜６３６、対向電極層６４０が形成されている。また、第２の着色膜６３６と対向電極層６４０の間にはオーバーコート膜とも呼ばれる平坦化膜６３７が形成され、液晶の配向乱れを防いでいる。図１４に対向基板側の構造を示す。対向電極層６４０は異なる画素間で共通化されている電極であるが、スリット６４１が形成されている。このスリット６４１と、画素電極層６２４及び画素電極層６２６側のスリットとを交互に咬み合うように配置することで、斜め電界が効果的に発生させて液晶の配向を制御することができる。これにより、液晶が配向する方向を場所によって異ならせることができ、視野角を広げている。
対向電極層６４０は画素部に設けられる第１の対向電極層であり、駆動回路部に設けられる開口パターンを有する第２の対向電極層と同電位である。開口パターンを有する第２の対向電極層を駆動回路部に設けることによって、高信頼性及び低消費電力の半導体装置とすることができる。
画素電極層６２４と液晶層６５０と対向電極層６４０が重なり合うことで、第１の液晶素子が形成されている。また、画素電極層６２６と液晶層６５０と対向電極層６４０が重なり合うことで、第２の液晶素子が形成されている。また、一画素に第１の液晶素子と第２の液晶素子が設けられたマルチドメイン構造である。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態１２）
本実施の形態では、本発明の一実施の形態である半導体装置として電子ペーパーの例を示す。
図１１は、本発明の一実施の形態を適用した半導体装置の例としてアクティブマトリクス型の電子ペーパーを示す。半導体装置に用いられる薄膜トランジスタ５８１としては、実施の形態１乃至８のいずれか一の薄膜トランジスタを適宜用いることができ、同様な工程及び材料で形成することができる。
本実施の形態の薄膜トランジスタ５８１においては、実施の形態１で示した薄膜トランジスタと同様に酸化物半導体層と接するゲート絶縁層５８２にハロゲン元素を含む例である。ハロゲン元素を含むゲート絶縁層を接して形成し、加熱処理を行うことによって、酸化物半導体層に含まれる水素、水分、水酸基又は水素化物などの不純物は低減されている。よって、薄膜トランジスタ５８１は電気的特性の安定な信頼性の高い薄膜トランジスタである。
ハロゲン元素は酸化物半導体層と接して設けられるゲート絶縁層、絶縁層に含ませて形成することができ、またハロゲン元素を含むガス雰囲気下でのプラズマ処理によって酸化物半導体層に付着させてもよい。上記ハロゲン元素を半導体装置に含ませる方法（成膜時にゲート絶縁層に含ませる、成膜時に絶縁層に含ませる、プラズマ処理により絶縁層との界面に付着させる）は、少なくとも１つ以上行えばよく、もちろん複数行ってもよい。
図１１の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用い、電極層である第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
基板５８０上に設けられた薄膜トランジスタ５８１はボトムゲート構造の薄膜トランジスタであり、ソース電極層又はドレイン電極層は、酸化物絶縁層５８３、保護絶縁層５８４、絶縁層５８５に形成される開口において第１の電極層５８７と接して電気的に接続されている。
第１の電極層５８７と第２の電極層５８８との間には黒色領域５９０ａ及び白色領域５９０ｂを有し、周りに液体で満たされているキャビティ５９４を含む球形粒子が設けられており、球形粒子の周囲は樹脂等の充填材５９５で充填されている（図１１参照。）。本実施の形態においては、第１の電極層５８７が画素電極に相当し、対向基板５９６に設けられる第２の電極層５８８が共通電極に相当する。
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ〜２００μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられるマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれている。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能であるため、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備する半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくことが可能となる。
以上の工程により、半導体装置として信頼性の高い電子ペーパーを作製することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態１３）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
図１７（Ａ）は、携帯電話機の一例である携帯電話機１６００を示している。携帯電話機１６００は、筐体１６０１に組み込まれた表示部１６０２の他、操作ボタン１６０３ａ、１６０３ｂ、外部接続ポート１６０４、スピーカ１６０５、マイク１６０６などを備えている。
図１７（Ａ）に示す携帯電話機１６００は、表示部１６０２を指などで触れることで、情報を入力ことができる。また、電話を掛ける、或いはメールを打つなどの操作は、表示部１６０２を指などで触れることにより行うことができる。
表示部１６０２の画面は主として３つのモードがある。第１は、画像の表示を主とする表示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示モードと入力モードの２つのモードが混合した表示＋入力モードである。
例えば、電話を掛ける、或いはメールを作成する場合は、表示部１６０２を文字の入力を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合、表示部１６０２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好ましい。
また、携帯電話機１６００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを有する検出装置を設けることで、携帯電話機１６００の向き（縦か横か）を判断して、表示部１６０２の画面表示を自動的に切り替えるようにすることができる。
また、画面モードの切り替えは、表示部１６０２を触れること、又は筐体１６０１の操作ボタン１６０３の操作により行われる。また、表示部１６０２に表示される画像の種類によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替える。
また、入力モードにおいて、表示部１６０２の光センサで検出される信号を検知し、表示部１６０２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。
表示部１６０２は、イメージセンサとして機能させることもできる。例えば、表示部１６０２に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことができる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
表示部１６０２には、上記実施の形態に示す半導体装置を適用することができ、例えば画素のスイッチング素子として、上記他の実施の形態に示す薄膜トランジスタを複数配置することができる。
図１７（Ｂ）も携帯電話機の一例である。図１７（Ｂ）を一例とした携帯型情報端末は、複数の機能を備えることができる。例えば電話機能に加えて、コンピュータを内蔵し、様々なデータ処理機能を備えることもできる。
図１７（Ｂ）に示す携帯型情報端末は、筐体１８００及び筐体１８０１の二つの筐体で構成されている。筐体１８００には、表示パネル１８０２、スピーカー１８０３、マイクロフォン１８０４、ポインティングデバイス１８０６、カメラ用レンズ１８０７、外部接続端子１８０８などを備え、筐体１８０１には、キーボード１８１０、外部メモリスロット１８１１などを備えている。また、アンテナは筐体１８０１内部に内蔵されている。
また、表示パネル１８０２はタッチパネルを備えており、図１７（Ｂ）には映像表示されている複数の操作キー１８０５を点線で示している。
また、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵していてもよい。
上記実施の形態に示す半導体装置は、表示パネル１８０２に用いることができ、使用形態に応じて表示の方向が適宜変化する。また、表示パネル１８０２と同一面上にカメラ用レンズ１８０７を備えているため、テレビ電話が可能である。スピーカー１８０３及びマイクロフォン１８０４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体１８００と筐体１８０１は、スライドし、図１７（Ｂ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
外部接続端子１８０８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット１８１１に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
図１８（Ａ）は、テレビジョン装置の一例であるテレビジョン装置９６００を示している。テレビジョン装置９６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示される映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
表示部９６０３には、上記実施の形態に示す半導体装置を適用することができ、例えば画素のスイッチング素子として、上記他の実施の形態に示す薄膜トランジスタを複数配置することができる。
図１８（Ｂ）は、デジタルフォトフレームの一例であるデジタルフォトフレーム９７００を示している。例えば、デジタルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
表示部９７０３には、上記実施の形態に示す半導体装置を適用することができ、例えば画素のスイッチング素子として、上記他の実施の形態に示す薄膜トランジスタを複数配置することができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレーム９７００の記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図１９は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成されており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。
表示部９８８３には、上記実施の形態に示す半導体装置を適用することができ、例えば画素のスイッチング素子として、上記他の実施の形態に示す薄膜トランジスタを複数配置することができる。
また、図１９に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８８６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ９８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を備えている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本明細書に開示する薄膜トランジスタを備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。図１９に示す携帯型遊技機は、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信を行って情報を共有する機能を有する。なお、図１９に示す携帯型遊技機が有する機能はこれに限定されず、様々な機能を有することができる。
図２１は、上記実施の形態を適用して形成される半導体装置の一例である発光装置を、室内の照明装置３００１として用いた例である。本明細書に示す発光装置は大面積化も可能であるため、大面積の照明装置として用いることができる。また、上記実施の形態で示した発光装置は、卓上照明器具３００２として用いることも可能である。なお、照明器具には天井固定型の照明器具、卓上照明器具の他にも、壁掛け型の照明器具、車内用照明、誘導灯なども含まれる。
以上のように、実施の形態１乃至１２のいずれか一で示した半導体装置は、上記のような様々な電子機器の表示パネルに適用することができ、信頼性の高い電子機器を提供することができる。
（実施の形態１４）
本明細書に開示する半導体装置は、電子ペーパーとして適用することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例を図２０に示す。
図２０は、電子書籍の一例である電子書籍２７００を示している。例えば、電子書籍２７００は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図２０では表示部２７０５）に文章を表示し、左側の表示部（図２０では表示部２７０７）に画像を表示することができる。
また、図２０では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態１５）
本実施の形態は、本明細書で開示する半導体装置に適用できる薄膜トランジスタの例を示す。
本実施の形態では、酸化物半導体層に接するゲート絶縁層及び／又は保護絶縁層として窒化物絶縁層を用いる構成の例を図２９示す。よって、該構成が異なる点以外は同じであるため、同じ箇所には同じ符号を用い、同じ箇所の詳細な説明は省略する。
図２９に示す薄膜トランジスタ１７５はボトムゲート型の薄膜トランジスタであり、絶縁表面を有する基板１００上に、ゲート電極層１０１、ゲート絶縁層１７６、酸化物半導体層１１２、ソース電極層１１５ａ、及びドレイン電極層１１５ｂを含む。また、薄膜トランジスタ１７５を覆い、酸化物半導体層１１２のチャネル形成領域に接する保護絶縁層として絶縁層１７８が設けられている。
酸化物半導体層を用いる薄膜トランジスタの電気的特性変動を抑止するために、酸化物半導体層及び、該酸化物半導体層と接して形成される絶縁層との界面において、変動要因となる水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物を排除する。具体的には、酸化物半導体層及び、該酸化物半導体層と接して形成される絶縁層との界面における水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。
フッ素や塩素に代表されるハロゲン元素により、酸化物半導体層に含まれる水素や水分（水素原子や、Ｈ２Ｏなど水素原子を含む化合物）などの不純物を、酸化物半導体層より排除し、上記酸化物半導体層中の不純物濃度を低減する。ゲート絶縁層や絶縁層にハロゲン元素を含ませる場合、ゲート絶縁層や絶縁層中におけるハロゲン元素濃度は５×１０１８ａｔｏｍｓ／ｃｍ３乃至１×１０２０ａｔｏｍｓ／ｃｍ３程度とすればよい。
ハロゲン元素は酸化物半導体層と接して設けられるゲート絶縁層、絶縁層に含ませて形成することができ、またハロゲン元素を含むガス雰囲気下でのプラズマ処理によって酸化物半導体層に付着させてもよい。上記ハロゲン元素を半導体装置に含ませる方法（成膜時にゲート絶縁層に含ませる、成膜時に絶縁層に含ませる、プラズマ処理により酸化物絶縁層との界面に付着させる）は、少なくとも１つ以上行えばよく、もちろん複数行ってもよい。
上記少なくともいずれかの方法でハロゲン元素により、酸化物半導体層に含まれる水素、水分、水酸基又は水素化物などの不純物を、ゲート絶縁層、及び／又は絶縁層に拡散させ、上記酸化物半導体層中の不純物濃度を低減させる。
本実施の形態では、ゲート絶縁層１７６及び絶縁層１７８にハロゲン元素を含ませる例であり、酸化物半導体層１１２に接して設けられるゲート絶縁層１７６及び絶縁層１７８はハロゲン元素を含む。
本実施の形態においては、酸化物半導体層と接するゲート絶縁層１７６及び／又は絶縁層１７８として窒化物絶縁層を用いる。ゲート絶縁層１７６及び絶縁層１７８両方に窒化物絶縁層を用いてもよいし、どちらか一方に用いて他方には酸化物絶縁層を用いてもよい。ゲート絶縁層１７６に窒化物絶縁層、絶縁層１７８に酸化物絶縁層を用いる組みあわせ（例えば、ゲート絶縁層１７６に窒化シリコン層、絶縁層１７８に酸化シリコン層）、ゲート絶縁層１７６に酸化物絶縁層、絶縁層１７８に窒化物絶縁層（例えば、ゲート絶縁層１７６に酸化シリコン層、絶縁層１７８に窒化シリコン層）を用いる組みあわせなどとすることができる。
窒化物絶縁層を用いると外部からの水分の侵入を防ぐことができデバイスの長期信頼性を向上することができる。
ゲート絶縁層１７６、絶縁層１７８は、プラズマＣＶＤ法又はスパッタリング法等を用いることができ、またμ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。
ゲート絶縁層１７６、絶縁層１７８として用いることのできる窒化物絶縁層としては、窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム層、又は窒化酸化アルミニウム層などの単層、又は積層を用いることができる。
ゲート絶縁層１７６、絶縁層１７８として用いることのできる酸化物絶縁層としては、酸化シリコン層、酸化窒化シリコン層、酸化アルミニウム層、又は酸化窒化アルミニウム層などの単層、又は積層を用いることができる。
本実施の形態では、ゲート絶縁層１７６を、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法によりハロゲン元素を含む窒化シリコン層により形成し、絶縁層１７８をスパッタリング法によりハロゲン元素を含む窒化シリコン層により形成する。
ハロゲン元素を含むゲート絶縁層１７６及びハロゲン元素を含む絶縁層１７８を酸化物半導体層１１２に接して設けることにより、酸化物半導体層１１２中の水素、水酸基又は水分など水素原子を含む不純物は、ハロゲン元素を含むゲート絶縁層１７６及びハロゲン元素を含む絶縁層１７８に拡散でき、酸化物半導体層１１２における電気特性の変動要因となる当該不純物濃度を低減させることができる。
以上のように、酸化物半導体層を用いる薄膜トランジスタを有する半導体装置において、安定な電気特性を有し信頼性の高い半導体装置を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

Claims (10)

  1. 酸化物半導体層と、
    前記酸化物半導体層と接する領域を有する絶縁層と、を有し、
    前記絶縁層は、ハロゲン元素を有し、
    前記絶縁層は、前記ハロゲン元素の濃度が、５×１０ １８ ａｔｏｍｓ／ｃｍ ３ 乃至１×１０ ２０ ａｔｏｍｓ／ｃｍ ３ である領域を有することを特徴とする半導体装置。
  2. 酸化物半導体層と、
    前記酸化物半導体層上方の絶縁層と、を有し、
    前記絶縁層は、ハロゲン元素を有し、
    前記絶縁層は、前記ハロゲン元素の濃度が、５×１０ １８ ａｔｏｍｓ／ｃｍ ３ 乃至１×１０ ２０ ａｔｏｍｓ／ｃｍ ３ である領域を有することを特徴とする半導体装置。
  3. 絶縁層と、
    前記絶縁層上方の酸化物半導体層と、を有し、
    前記絶縁層は、ハロゲン元素を有し、
    前記絶縁層は、前記ハロゲン元素の濃度が、５×１０ １８ ａｔｏｍｓ／ｃｍ ３ 乃至１×１０ ２０ ａｔｏｍｓ／ｃｍ ３ である領域を有することを特徴とする半導体装置。
  4. 第１の絶縁層と、
    前記第１の絶縁層上方の酸化物半導体層と、
    前記酸化物半導体層上方の第２の絶縁層と、を有し、
    前記第１の絶縁層は、第１のハロゲン元素を有し、
    前記第２の絶縁層は、第２のハロゲン元素を有し、
    前記第１の絶縁層は、前記第１のハロゲン元素の濃度が、５×１０ １８ ａｔｏｍｓ／ｃｍ ３ 乃至１×１０ ２０ ａｔｏｍｓ／ｃｍ ３ である領域を有し、
    前記第２の絶縁層は、前記第２のハロゲン元素の濃度が、５×１０ １８ ａｔｏｍｓ／ｃｍ ３ 乃至１×１０ ２０ ａｔｏｍｓ／ｃｍ ３ である領域を有することを特徴とする半導体装置。
  5. 酸化物半導体層と、
    前記酸化物半導体層と接する領域を有する絶縁層と、を有し、
    前記絶縁層は、ハロゲン元素を有し、
    前記絶縁層は、前記ハロゲン元素の濃度が、５×１０ １８ ａｔｏｍｓ／ｃｍ ３ 乃至１×１０ ２０ ａｔｏｍｓ／ｃｍ ３ である領域を有し、
    前記ハロゲン元素は、フッ素、塩素、臭素、又はヨウ素であることを特徴とする半導体装置。
  6. 酸化物半導体層と、
    前記酸化物半導体層上方の絶縁層と、を有し、
    前記絶縁層は、ハロゲン元素を有し、
    前記絶縁層は、前記ハロゲン元素の濃度が、５×１０ １８ ａｔｏｍｓ／ｃｍ ３ 乃至１×１０ ２０ ａｔｏｍｓ／ｃｍ ３ である領域を有し、
    前記ハロゲン元素は、フッ素、塩素、臭素、又はヨウ素であることを特徴とする半導体装置。
  7. 絶縁層と、
    前記絶縁層上方の酸化物半導体層と、を有し、
    前記絶縁層は、ハロゲン元素を有し、
    前記絶縁層は、前記ハロゲン元素の濃度が、５×１０ １８ ａｔｏｍｓ／ｃｍ ３ 乃至１×１０ ２０ ａｔｏｍｓ／ｃｍ ３ である領域を有し、
    前記ハロゲン元素は、フッ素、塩素、臭素、又はヨウ素であることを特徴とする半導体装置。
  8. 第１の絶縁層と、
    前記第１の絶縁層上方の酸化物半導体層と、
    前記酸化物半導体層上方の第２の絶縁層と、を有し、
    前記第１の絶縁層は、第１のハロゲン元素を有し、
    前記第２の絶縁層は、第２のハロゲン元素を有し、
    前記第１の絶縁層は、前記第１のハロゲン元素の濃度が、５×１０ １８ ａｔｏｍｓ／ｃｍ ３ 乃至１×１０ ２０ ａｔｏｍｓ／ｃｍ ３ である領域を有し、
    前記第２の絶縁層は、前記第２のハロゲン元素の濃度が、５×１０ １８ ａｔｏｍｓ／ｃｍ ３ 乃至１×１０ ２０ ａｔｏｍｓ／ｃｍ ３ である領域を有し、
    前記第１のハロゲン元素は、フッ素、塩素、臭素、又はヨウ素であり、
    前記第２のハロゲン元素は、フッ素、塩素、臭素、又はヨウ素であることを特徴とする半導体装置。
  9. 請求項１乃至請求項８のいずれか一項において、
    前記酸化物半導体層は、インジウム、ガリウム、又は亜鉛を有することを特徴とする半導体装置。
  10. 請求項１乃至請求項９のいずれか一項において、
    前記ハロゲン元素の濃度の値は、二次イオン質量分析によるものであることを特徴とする半導体装置。
JP2010233285A 2009-10-21 2010-10-18 半導体装置 Active JP5460552B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010233285A JP5460552B2 (ja) 2009-10-21 2010-10-18 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009242777 2009-10-21
JP2009242777 2009-10-21
JP2010233285A JP5460552B2 (ja) 2009-10-21 2010-10-18 半導体装置

Related Child Applications (2)

Application Number Title Priority Date Filing Date
JP2012182999A Division JP5220944B2 (ja) 2009-10-21 2012-08-22 半導体装置
JP2014003953A Division JP5566546B2 (ja) 2009-10-21 2014-01-14 発光装置

Publications (3)

Publication Number Publication Date
JP2011109078A JP2011109078A (ja) 2011-06-02
JP2011109078A5 JP2011109078A5 (ja) 2013-11-14
JP5460552B2 true JP5460552B2 (ja) 2014-04-02

Family

ID=43878611

Family Applications (11)

Application Number Title Priority Date Filing Date
JP2010233285A Active JP5460552B2 (ja) 2009-10-21 2010-10-18 半導体装置
JP2012182999A Active JP5220944B2 (ja) 2009-10-21 2012-08-22 半導体装置
JP2014003953A Active JP5566546B2 (ja) 2009-10-21 2014-01-14 発光装置
JP2014124029A Active JP5870159B2 (ja) 2009-10-21 2014-06-17 半導体装置
JP2014234203A Withdrawn JP2015084426A (ja) 2009-10-21 2014-11-19 半導体装置
JP2014234201A Active JP5959604B2 (ja) 2009-10-21 2014-11-19 半導体装置の作製方法
JP2016122772A Active JP6154049B2 (ja) 2009-10-21 2016-06-21 半導体装置の作製方法
JP2017107685A Expired - Fee Related JP6334033B2 (ja) 2009-10-21 2017-05-31 半導体装置の作製方法
JP2018084378A Withdrawn JP2018113491A (ja) 2009-10-21 2018-04-25 半導体装置
JP2019222311A Withdrawn JP2020057798A (ja) 2009-10-21 2019-12-09 半導体装置
JP2022066031A Active JP7394909B2 (ja) 2009-10-21 2022-04-13 半導体装置

Family Applications After (10)

Application Number Title Priority Date Filing Date
JP2012182999A Active JP5220944B2 (ja) 2009-10-21 2012-08-22 半導体装置
JP2014003953A Active JP5566546B2 (ja) 2009-10-21 2014-01-14 発光装置
JP2014124029A Active JP5870159B2 (ja) 2009-10-21 2014-06-17 半導体装置
JP2014234203A Withdrawn JP2015084426A (ja) 2009-10-21 2014-11-19 半導体装置
JP2014234201A Active JP5959604B2 (ja) 2009-10-21 2014-11-19 半導体装置の作製方法
JP2016122772A Active JP6154049B2 (ja) 2009-10-21 2016-06-21 半導体装置の作製方法
JP2017107685A Expired - Fee Related JP6334033B2 (ja) 2009-10-21 2017-05-31 半導体装置の作製方法
JP2018084378A Withdrawn JP2018113491A (ja) 2009-10-21 2018-04-25 半導体装置
JP2019222311A Withdrawn JP2020057798A (ja) 2009-10-21 2019-12-09 半導体装置
JP2022066031A Active JP7394909B2 (ja) 2009-10-21 2022-04-13 半導体装置

Country Status (5)

Country Link
US (3) US8642412B2 (ja)
JP (11) JP5460552B2 (ja)
KR (3) KR101291488B1 (ja)
TW (2) TWI514571B (ja)
WO (1) WO2011048959A1 (ja)

Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3176648B2 (ja) 1991-04-23 2001-06-18 三菱長崎機工株式会社 リング成形機
KR101291488B1 (ko) * 2009-10-21 2013-07-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
EP2494601A4 (en) 2009-10-30 2016-09-07 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT AND MANUFACTURING METHOD THEREFOR
KR102114012B1 (ko) 2010-03-05 2020-05-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
WO2011108382A1 (en) * 2010-03-05 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011118510A1 (en) * 2010-03-26 2011-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011118741A1 (en) 2010-03-26 2011-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101754380B1 (ko) 2010-04-23 2017-07-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR101877377B1 (ko) 2010-04-23 2018-07-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR101806271B1 (ko) 2010-05-14 2017-12-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9496405B2 (en) 2010-05-20 2016-11-15 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device including step of adding cation to oxide semiconductor layer
US8629438B2 (en) 2010-05-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011145484A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8441010B2 (en) * 2010-07-01 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8642380B2 (en) * 2010-07-02 2014-02-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP5778960B2 (ja) * 2011-03-29 2015-09-16 株式会社Ｊｏｌｅｄ 表示パネル、表示装置および電子機器
JP5766491B2 (ja) * 2011-04-11 2015-08-19 株式会社Ｊｏｌｅｄ 発光パネル、表示装置および電子機器
JP6004308B2 (ja) * 2011-08-12 2016-10-05 Ｎｌｔテクノロジー株式会社 薄膜デバイス
CN102629574A (zh) * 2011-08-22 2012-08-08 京东方科技集团股份有限公司 一种氧化物tft阵列基板及其制造方法和电子器件
KR101506303B1 (ko) * 2011-09-29 2015-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
KR20130043063A (ko) 2011-10-19 2013-04-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR101976212B1 (ko) * 2011-10-24 2019-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP6045285B2 (ja) 2011-10-24 2016-12-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5933895B2 (ja) 2011-11-10 2016-06-15 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
TWI621183B (zh) 2011-12-01 2018-04-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
KR102295888B1 (ko) * 2012-01-25 2021-08-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP2013201428A (ja) * 2012-02-23 2013-10-03 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP6035195B2 (ja) * 2012-05-01 2016-11-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102080696B1 (ko) * 2012-06-29 2020-02-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI495943B (zh) * 2012-07-10 2015-08-11 Innocom Tech Shenzhen Co Ltd 液晶顯示面板、其驅動方法及包含其之液晶顯示器
KR102008956B1 (ko) * 2012-07-18 2019-08-09 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
KR20250175003A (ko) * 2012-07-20 2025-12-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
TWI691084B (zh) 2012-10-24 2020-04-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
CN103022149B (zh) * 2012-12-14 2015-06-10 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及制造方法和显示器件
CN105051906B (zh) * 2013-03-15 2018-12-07 应用材料公司 用于tft的金属氧化物半导体的缓冲层
JP6108898B2 (ja) 2013-03-19 2017-04-05 株式会社東芝 表示装置、薄膜トランジスタ、表示装置の製造方法及び薄膜トランジスタの製造方法
TW202535182A (zh) 2013-05-16 2025-09-01 日商半導體能源研究所股份有限公司 半導體裝置
JP6326270B2 (ja) * 2013-06-28 2018-05-16 株式会社神戸製鋼所 薄膜トランジスタおよびその製造方法
US20150079727A1 (en) * 2013-09-17 2015-03-19 Intermolecular, Inc. Amorphous IGZO Devices and Methods for Forming the Same
CN103500711B (zh) * 2013-10-15 2017-06-06 深圳市华星光电技术有限公司 薄膜晶体管的制造方法
KR20150060448A (ko) * 2013-11-26 2015-06-03 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
JP6486660B2 (ja) * 2013-11-27 2019-03-20 株式会社半導体エネルギー研究所 表示装置
JP6556998B2 (ja) * 2013-11-28 2019-08-07 株式会社半導体エネルギー研究所 表示装置
JP2016027597A (ja) * 2013-12-06 2016-02-18 株式会社半導体エネルギー研究所 半導体装置
CN104752516A (zh) * 2013-12-27 2015-07-01 昆山工研院新型平板显示技术中心有限公司 氧化物半导体薄膜晶体管及其制造方法
CN103730373B (zh) * 2013-12-31 2016-09-07 京东方科技集团股份有限公司 一种半导体器件的制备方法及半导体器件
KR101536174B1 (ko) * 2014-02-11 2015-07-14 연세대학교 산학협력단 산소 확산을 억제할 수 있는 반도체 소자 제조 방법
JP6412322B2 (ja) * 2014-03-13 2018-10-24 東京エレクトロン株式会社 半導体デバイス、その製造方法、及びその製造装置
JP6375654B2 (ja) * 2014-03-17 2018-08-22 株式会社デンソー 有機トランジスタ
WO2015194176A1 (ja) * 2014-06-20 2015-12-23 株式会社Ｊｏｌｅｄ 薄膜トランジスタ、薄膜トランジスタの製造方法及び有機ｅｌ表示装置
JP6392061B2 (ja) * 2014-10-01 2018-09-19 東京エレクトロン株式会社 電子デバイス、その製造方法、及びその製造装置
WO2016063160A1 (en) * 2014-10-20 2016-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, display device, and display module
WO2016063159A1 (en) 2014-10-20 2016-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof, module, and electronic device
WO2016067159A1 (en) * 2014-10-28 2016-05-06 Semiconductor Energy Laboratory Co., Ltd. Functional panel, method for manufacturing the same, module, data processing device
JPWO2016067161A1 (ja) * 2014-10-28 2017-08-31 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP6613116B2 (ja) * 2014-12-02 2019-11-27 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
US10056497B2 (en) 2015-04-15 2018-08-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10192995B2 (en) 2015-04-28 2019-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US20180166544A1 (en) * 2015-06-30 2018-06-14 Silicon Display Technology Oxide semiconductor thin-film transistor and manufacturing method thereof
WO2017013691A1 (ja) * 2015-07-17 2017-01-26 株式会社Ｊｏｌｅｄ 薄膜トランジスタ及び薄膜トランジスタの製造方法
CN107851669A (zh) * 2015-07-27 2018-03-27 夏普株式会社 半导体装置及其制造方法
CN105137660A (zh) * 2015-09-25 2015-12-09 京东方科技集团股份有限公司 一种光配向膜杂质去除装置和方法
JP2017076788A (ja) * 2015-10-12 2017-04-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
US10121759B2 (en) * 2015-11-04 2018-11-06 Kulicke And Soffa Industries, Inc. On-bonder automatic overhang die optimization tool for wire bonding and related methods
KR20250140119A (ko) 2016-02-18 2025-09-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 이의 제작 방법, 표시 장치, 및 전자 기기
KR101874822B1 (ko) 2016-04-01 2018-07-06 주식회사 테스 실리콘산화막의 선택적 식각 방법
JP6179912B2 (ja) * 2016-06-10 2017-08-16 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 薄膜デバイス及びその製造方法
KR102661549B1 (ko) * 2016-11-30 2024-04-26 엘지디스플레이 주식회사 표시 장치 및 그 제조 방법
KR102627305B1 (ko) * 2016-12-30 2024-01-18 한양대학교 산학협력단 박막 트랜지스터 기판 및 표시 장치
KR102393552B1 (ko) 2017-11-09 2022-05-02 엘지디스플레이 주식회사 수소 차단막을 갖는 박막 트랜지스터 및 이를 포함하는 표시장치
JP6753450B2 (ja) * 2018-11-12 2020-09-09 セイコーエプソン株式会社 電気光学装置用基板、電気光学装置、電子機器
JP7147953B2 (ja) * 2019-02-25 2022-10-05 株式会社ニコン 半導体装置、ｐＨセンサ及びバイオセンサ並びに半導体装置の製造方法
TWI692816B (zh) * 2019-05-22 2020-05-01 友達光電股份有限公司 顯示裝置及其製作方法
JP7182577B2 (ja) * 2020-03-24 2022-12-02 株式会社Kokusai Electric 基板処理方法、半導体装置の製造方法、基板処理装置、およびプログラム
JP7418703B2 (ja) * 2020-07-01 2024-01-22 日新電機株式会社 薄膜トランジスタ
JP2022038209A (ja) 2020-08-26 2022-03-10 キオクシア株式会社 半導体装置
US12225735B2 (en) * 2022-06-07 2025-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Selector for memory device

Family Cites Families (166)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
TW237562B (ja) * 1990-11-09 1995-01-01 Semiconductor Energy Res Co Ltd
JP3071851B2 (ja) * 1991-03-25 2000-07-31 株式会社半導体エネルギー研究所 電気光学装置
JPH0567782A (ja) * 1991-09-09 1993-03-19 Hitachi Ltd 薄膜トランジスタとその製造方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3564505B2 (ja) * 1993-02-19 2004-09-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7465679B1 (en) 1993-02-19 2008-12-16 Semiconductor Energy Laboratory Co., Ltd. Insulating film and method of producing semiconductor device
KR0143873B1 (ko) * 1993-02-19 1998-08-17 순페이 야마자끼 절연막 및 반도체장치 및 반도체 장치 제조방법
JP2796049B2 (ja) * 1993-11-26 1998-09-10 菱電セミコンダクタシステムエンジニアリング株式会社 薄膜トランジスタおよびその製造方法
JP3117872B2 (ja) * 1994-06-02 2000-12-18 株式会社半導体エネルギー研究所 薄膜半導体集積回路の作製方法
JP3468848B2 (ja) * 1994-06-09 2003-11-17 株式会社半導体エネルギー研究所 薄膜トランジスタおよびその作製方法、並びに液晶表示装置およびその作製方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US6100562A (en) * 1996-03-17 2000-08-08 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JPH10303128A (ja) 1997-04-30 1998-11-13 Fujitsu Ltd 成膜方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) * 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3241708B2 (ja) * 2000-08-07 2001-12-25 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002368009A (ja) * 2001-06-05 2002-12-20 Matsushita Electric Ind Co Ltd 薄膜トランジスタおよび液晶表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) * 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
WO2003040441A1 (fr) * 2001-11-05 2003-05-15 Japan Science And Technology Agency Film mince monocristallin homologue a super-reseau naturel, procede de preparation et dispositif dans lequel est utilise ledit film mince monocristallin
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) * 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP2004311702A (ja) * 2003-04-07 2004-11-04 Sumitomo Heavy Ind Ltd 薄膜トランジスタの製造方法および薄膜トランジスタ
JP4108633B2 (ja) * 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP3923458B2 (ja) * 2003-09-10 2007-05-30 株式会社半導体エネルギー研究所 半導体装置
JP4877867B2 (ja) * 2003-11-14 2012-02-15 株式会社半導体エネルギー研究所 表示装置の作製方法
WO2005048222A1 (en) 2003-11-14 2005-05-26 Semiconductor Energy Laboratory Co., Ltd. Light emitting display device, method for manufacturing the same, and tv set
JP2005167019A (ja) * 2003-12-03 2005-06-23 Sharp Corp トランジスタおよびそのゲート絶縁膜の成膜に用いるｃｖｄ装置
CN102867855B (zh) 2004-03-12 2015-07-15 独立行政法人科学技术振兴机构 薄膜晶体管及其制造方法
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4854994B2 (ja) * 2004-06-28 2012-01-18 株式会社半導体エネルギー研究所 配線基板の作製方法及び薄膜トランジスタの作製方法
US8158517B2 (en) * 2004-06-28 2012-04-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing wiring substrate, thin film transistor, display device and television device
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
JP5118810B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
RU2358355C2 (ru) * 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
CN101057333B (zh) * 2004-11-10 2011-11-16 佳能株式会社 发光器件
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CA2585190A1 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) * 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) * 2005-01-28 2015-10-21 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) * 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP3970891B2 (ja) * 2005-06-06 2007-09-05 株式会社半導体エネルギー研究所 半導体装置
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) * 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
TWI267195B (en) * 2005-06-20 2006-11-21 Au Optronics Corp Switching device for a pixel electrode and methods for fabricating the same
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073558A (ja) * 2005-09-02 2007-03-22 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタの製法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) * 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
CN101258607B (zh) 2005-09-06 2011-01-05 佳能株式会社 使用非晶氧化物膜作为沟道层的场效应晶体管、使用非晶氧化物膜作为沟道层的场效应晶体管的制造方法、以及非晶氧化物膜的制造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR20090130089A (ko) * 2005-11-15 2009-12-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5015470B2 (ja) 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
JP2007242895A (ja) 2006-03-08 2007-09-20 Mitsubishi Electric Corp 薄膜トランジスタ装置及びその製造方法
JP2007250982A (ja) 2006-03-17 2007-09-27 Canon Inc 酸化物半導体を用いた薄膜トランジスタ及び表示装置
KR20070101595A (ko) * 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP5135709B2 (ja) * 2006-04-28 2013-02-06 凸版印刷株式会社 薄膜トランジスタ及びその製造方法
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP4277874B2 (ja) * 2006-05-23 2009-06-10 エプソンイメージングデバイス株式会社 電気光学装置の製造方法
EP2025004A1 (en) * 2006-06-02 2009-02-18 Kochi Industrial Promotion Center Semiconductor device including an oxide semiconductor thin film layer of zinc oxide and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5305630B2 (ja) * 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
JP5105842B2 (ja) * 2006-12-05 2012-12-26 キヤノン株式会社 酸化物半導体を用いた表示装置及びその製造方法
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
TWI478347B (zh) 2007-02-09 2015-03-21 出光興產股份有限公司 A thin film transistor, a thin film transistor substrate, and an image display device, and an image display device, and a semiconductor device
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5197058B2 (ja) 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
WO2008126879A1 (en) 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
KR20080095538A (ko) * 2007-04-25 2008-10-29 엘지전자 주식회사 박막 트랜지스터 및 그 제조방법, 이를 포함하는평판표시장치
WO2008133345A1 (en) * 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101334182B1 (ko) * 2007-05-28 2013-11-28 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터의 제조방법
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101402189B1 (ko) * 2007-06-22 2014-06-02 삼성전자주식회사 Ｚｎ 산화물계 박막 트랜지스터 및 Ｚｎ 산화물의 식각용액
US8566502B2 (en) 2008-05-29 2013-10-22 Vmware, Inc. Offloading storage operations to storage hardware using a switch
KR101576813B1 (ko) 2007-08-17 2015-12-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP5213422B2 (ja) * 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5372776B2 (ja) 2007-12-25 2013-12-18 出光興産株式会社 酸化物半導体電界効果型トランジスタ及びその製造方法
KR101412761B1 (ko) 2008-01-18 2014-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
US20100295042A1 (en) * 2008-01-23 2010-11-25 Idemitsu Kosan Co., Ltd. Field-effect transistor, method for manufacturing field-effect transistor, display device using field-effect transistor, and semiconductor device
JP5467728B2 (ja) * 2008-03-14 2014-04-09 富士フイルム株式会社 薄膜電界効果型トランジスタおよびその製造方法
TWI495108B (zh) * 2008-07-31 2015-08-01 半導體能源研究所股份有限公司 半導體裝置的製造方法
US8945981B2 (en) * 2008-07-31 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI413260B (zh) * 2008-07-31 2013-10-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI637444B (zh) * 2008-08-08 2018-10-01 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP5627071B2 (ja) * 2008-09-01 2014-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
EP2172804B1 (en) * 2008-10-03 2016-05-11 Semiconductor Energy Laboratory Co, Ltd. Display device
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101631454B1 (ko) * 2008-10-31 2016-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리회로
KR101782176B1 (ko) * 2009-07-18 2017-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
KR101791812B1 (ko) * 2009-09-04 2017-10-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR102295450B1 (ko) * 2009-10-09 2021-08-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR101291488B1 (ko) * 2009-10-21 2013-07-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN103151266B (zh) * 2009-11-20 2016-08-03 株式会社半导体能源研究所 用于制造半导体器件的方法
JP5731244B2 (ja) * 2010-03-26 2015-06-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8207025B2 (en) * 2010-04-09 2012-06-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8629438B2 (en) * 2010-05-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI521612B (zh) * 2011-03-11 2016-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法

Also Published As

Publication number Publication date
JP2022087237A (ja) 2022-06-09
US8642412B2 (en) 2014-02-04
KR20120099379A (ko) 2012-09-10
KR20170024130A (ko) 2017-03-06
JP6154049B2 (ja) 2017-06-28
JP2016181719A (ja) 2016-10-13
JP2014195121A (ja) 2014-10-09
JP6334033B2 (ja) 2018-05-30
KR20130052033A (ko) 2013-05-21
TWI514571B (zh) 2015-12-21
KR101847656B1 (ko) 2018-05-24
TWI562245B (en) 2016-12-11
JP2014123748A (ja) 2014-07-03
WO2011048959A1 (en) 2011-04-28
US20150079731A1 (en) 2015-03-19
JP5220944B2 (ja) 2013-06-26
JP2015073113A (ja) 2015-04-16
JP2017168863A (ja) 2017-09-21
JP2011109078A (ja) 2011-06-02
US20140138683A1 (en) 2014-05-22
KR101291488B1 (ko) 2013-07-31
TW201541527A (zh) 2015-11-01
TW201133850A (en) 2011-10-01
US9679768B2 (en) 2017-06-13
JP5959604B2 (ja) 2016-08-02
JP7394909B2 (ja) 2023-12-08
JP5566546B2 (ja) 2014-08-06
US20110089416A1 (en) 2011-04-21
JP2015084426A (ja) 2015-04-30
JP2018113491A (ja) 2018-07-19
JP2020057798A (ja) 2020-04-09
JP2013038428A (ja) 2013-02-21
JP5870159B2 (ja) 2016-02-24

Similar Documents

Publication Publication Date Title
JP7394909B2 (ja) 半導体装置
JP6953570B2 (ja) 半導体装置の作製方法
JP6612941B2 (ja) 半導体装置の作製方法
JP6329303B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131002

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131002

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20131002

TRDD Decision of grant or rejection written
A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20131213

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131217

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140114

R150 Certificate of patent or registration of utility model

Ref document number: 5460552

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250