JP2023160832A - 表示装置 - Google Patents

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Abstract

【課題】特性の良い半導体素子を有する半導体装置を提供することを目的の一とする。【解決手段】基板上に、ゲート電極として機能する第1の導電層を形成する工程と、第1の導電層を覆うように第1の絶縁層を形成する工程と、第1の導電層と一部が重畳するように、第1の絶縁層上に半導体層を形成する工程と、半導体層と電気的に接続されるように第2の導電層を形成する工程と、半導体層および第2の導電層を覆う第2の絶縁層を形成する工程と、第2の導電層と電気的に接続される第3の導電層を形成する工程と、半導体層を形成する工程の後、第2の絶縁層を形成する工程の前の第1の熱処理工程と、第2の絶縁層を形成する工程の後の第2の熱処理工程と、を有する。【選択図】図2

Description

技術分野は、半導体装置の作製方法に関するものである。
金属酸化物は多様に存在し、さまざまな用途に用いられている。酸化インジウムはよく知
られた材料であり、液晶ディスプレイなどで必要とされる透明電極材料として用いられて
いる。
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては
、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このよう
な半導体特性を示す金属酸化物をチャネル形成領域とする薄膜トランジスタが既に知られ
ている(例えば、特許文献1乃至特許文献4、非特許文献1等参照)。
ところで、金属酸化物は一元系酸化物のみでなく多元系酸化物も知られている。例えば、
ホモロガス相を有するInGaO(ZnO)(m:自然数)は、In、Ga及びZn
を有する多元系酸化物半導体として知られている(例えば、非特許文献2乃至非特許文献
4等参照)。
そして、上記のようなIn-Ga-Zn系酸化物で構成される酸化物半導体を薄膜トラン
ジスタのチャネル層として適用可能であることが確認されている(例えば、特許文献5、
非特許文献5および非特許文献6等参照)。
特開昭60-198861号公報 特開平8-264794号公報 特表平11-505377号公報 特開2000-150900号公報 特開2004-103957号公報
M. W. Prins, K. O. Grosse-Holz, G. Muller, J. F. M. Cillessen, J. B. Giesbers, R. P. Weening, and R. M. Wolf、「A ferroelectric transparent thin-film transistor」、 Appl. Phys. Lett.、17 June 1996、 Vol.68 p.3650-3652 M. Nakamura, N. Kimizuka, and T. Mohri、「The Phase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350℃」、J. Solid State Chem.、1991、Vol.93, p.298-315 N. Kimizuka, M. Isobe, and M. Nakamura、「Syntheses and Single-Crystal Data of Homologous Compounds, In2O3(ZnO)m(m=3,4, and 5), InGaO3(ZnO)3, and Ga2O3(ZnO)m(m=7,8,9, and 16) in the In2O3-ZnGa2O4-ZnO System」、 J. Solid State Chem.、1995、Vol.116, p.170-178 中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、InFeO3(ZnO)m(m:自然数)とその同型化合物の合成および結晶構造」、固体物理、1993年、Vol.28、No.5、p.317-327 K. Nomura, H. Ohta, K. Ueda, T. Kamiya, M. Hirano, and H. Hosono、「Thin-film transistor fabricated in single-crystalline transparent oxide semiconductor」、SCIENCE、2003、Vol.300、p.1269-1272 K. Nomura, H. Ohta, A. Takagi, T. Kamiya, M. Hirano, and H. Hosono、「Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors」、NATURE、2004、Vol.432 p.488-492
このように、酸化物半導体に関する研究は精力的に行われているが、その組成の複雑さな
どから、酸化物半導体材料自体の性質は未だ解明に至っていない。このような事情と相ま
って、酸化物半導体を用いた半導体素子に関して、良好な特性が得られる作製条件は見出
されていないというのが現状である。
上述の問題点に鑑み、本明細書等(少なくとも明細書、特許請求の範囲、図面を含む)に
おいて開示する発明の一態様は、特性の良い半導体素子を有する半導体装置を提供するこ
とを目的の一とする。
本明細書等において開示する発明の一態様は、半導体層を形成する工程の後、半導体層な
どを覆う絶縁層を形成する工程の前に第1の熱処理を行い、半導体層などを覆う絶縁層を
形成する工程の後に第2の熱処理を行うものである。
例えば、本明細書において開示する発明の一態様は、基板上に、ゲート電極として機能す
る第1の導電層を形成する工程と、第1の導電層を覆うように第1の絶縁層を形成する工
程と、第1の導電層と一部が重畳するように、第1の絶縁層上に半導体層を形成する工程
と、半導体層と電気的に接続されるように第2の導電層を形成する工程と、半導体層およ
び第2の導電層を覆う第2の絶縁層を形成する工程と、第2の導電層と電気的に接続され
る第3の導電層を形成する工程と、半導体層を形成する工程の後、第2の絶縁層を形成す
る工程の前の第1の熱処理工程と、第2の絶縁層を形成する工程の後の第2の熱処理工程
と、を有することを特徴とする半導体装置の作製方法である。
なお、上述の半導体層として、インジウム、ガリウムおよび亜鉛を含む酸化物半導体層を
形成することが望ましい。また、半導体層中の水素の濃度は、第2の絶縁層中の水素の濃
度より高く、半導体層中の窒素の濃度は、第2の絶縁層中の窒素の濃度より高いことが望
ましい。第2の絶縁層の水素の濃度を1×1021atoms/cm以下(好ましくは
、5×1020atoms/cm以下)として、第2の絶縁層の窒素の濃度を1×10
19atoms/cm以下としても良い。
また、上記において、半導体層と第2の導電層の位置関係や形成順序などは特に限定され
ない。例えば、少なくとも半導体層の第2の絶縁層が形成される表面の少なくとも一部に
おいて、半導体層と第2の導電層が電気的に接続するように、半導体層および第2の導電
層を形成することができる。また、少なくとも半導体層の第1の絶縁層が形成される表面
の少なくとも一部において、半導体層と第2の導電層が電気的に接続するように、半導体
層および第2の導電層を形成することもできる。第2の導電層を積層構造とする場合には
、第2の導電層で半導体層の上下を挟み込むような構成としても良い。
また、上記において、熱処理工程と他の工程の順序は、矛盾を生じない範囲で適宜変更す
ることができる。例えば、第1の熱処理工程を、第2の導電層を形成する工程の後、第2
の絶縁層を形成する工程の前に行っても良い。また、第2の熱処理工程は、第3の導電層
を形成する工程の後に行っても良い。
また、上記において、第1の熱処理工程の熱処理温度および第2の熱処理工程における熱
処理温度は、400℃以下であることが望ましい。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、表示装置、半導体回路および電子機器は全て半導体装置に含まれる。
開示する発明の一態様では、半導体層を形成する工程の後、半導体層などを覆う絶縁層を
形成する工程の前に第1の熱処理を行い、半導体層などを覆う絶縁層を形成する工程の後
に第2の熱処理を行っている。これにより、特性の良い半導体素子を有する半導体装置を
提供することができる。
上述の効果は、半導体層として、インジウム、ガリウムおよび亜鉛を含む酸化物半導体層
を用いた場合や、半導体層中の水素の濃度が、第2の絶縁層中の水素の濃度より高い場合
、半導体層中の窒素の濃度が、第2の絶縁層中の窒素の濃度より高い場合などにおいて特
に顕著である。
以上のように、開示する発明の一態様により、特性の良い半導体素子を有する半導体装置
を提供することができる。
半導体装置に用いる半導体素子の作製方法について説明する断面図である。 半導体装置に用いる半導体素子の作製方法について説明する断面図である。 半導体装置に用いる半導体素子の作製方法について説明する断面図である。 半導体装置に用いる半導体素子の作製方法について説明する断面図である。 半導体装置の作製方法を説明する断面図である。 半導体装置の作製方法を説明する断面図である。 半導体装置の平面図である。 半導体装置を説明する図である。 半導体装置を説明する図である。 半導体装置を説明する図である。 半導体装置を説明する図である。 半導体装置を説明する図である。 電子ペーパーの使用形態の例を説明する図である。 電子書籍の例を示す外観図である。 テレビジョン装置およびデジタルフォトフレームの例を示す外観図である。 遊技機の例を示す外観図である。 携帯電話機の例を示す外観図である。 半導体層中または絶縁層中における水素濃度、窒素濃度について示す図である。 絶縁層中における水素濃度、窒素濃度の分析結果について示す図である。 トランジスタの電流-電圧特性を示す図である。 トランジスタの電流-電圧特性を示す図である。 トランジスタの電流-電圧特性を示す図である。 トランジスタの電流-電圧特性を示す図である。 トランジスタの電流-電圧特性を示す図である。
以下、実施の形態について、図面を用いて詳細に説明する。但し、発明は以下に示す実施
の形態の記載内容に限定されず、本明細書等において開示する発明の趣旨から逸脱するこ
となく形態および詳細を様々に変更し得ることは当業者にとって自明である。また、異な
る実施の形態に係る構成は、適宜組み合わせて実施することが可能である。なお、以下に
説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を
用い、その繰り返しの説明は省略する。また、本明細書中において半導体装置とは、半導
体特性を利用することで機能しうる装置全般を指すものとする。
(実施の形態1)
本実施の形態では、半導体装置に用いられる半導体素子の作製方法の一例について、図面
を参照して説明する。
はじめに、基板100上に導電層102を形成する(図1(A)参照)。
基板100は、絶縁表面を有する基板であればよく、例えば、ガラス基板とすることがで
きる。ガラス基板は無アルカリガラス基板であることが好ましい。無アルカリガラス基板
には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケ
イ酸ガラス等のガラス材料が用いられる。他にも、基板100として、セラミック基板、
石英基板やサファイア基板等の絶縁体でなる絶縁性基板、シリコン等の半導体材料でなる
半導体基板の表面を絶縁材料で被覆したもの、金属やステンレス等の導電体でなる導電性
基板の表面を絶縁材料で被覆したものを用いることができる。また、作製工程の熱処理に
耐えられるのであれば、プラスチック基板を用いることもできる。
導電層102は、アルミニウム(Al)、銅(Cu)、モリブデン(Mo)、タングステ
ン(W)、チタン(Ti)等の導電性材料で形成することが望ましい。形成方法としては
、スパッタリング法や真空蒸着法、CVD法などがある。なお、導電層102にアルミニ
ウム(または銅)を用いる場合、アルミニウム単体(または銅単体)では耐熱性が低く、
腐蝕しやすい等の問題点があるため、耐熱性導電性材料と組み合わせて形成することが好
ましい。
耐熱性導電性材料としては、チタン(Ti)、タンタル(Ta)、タングステン(W)、
モリブデン(Mo)、クロム(Cr)、ネオジム(Nd)、スカンジウム(Sc)から選
ばれた元素を含む金属、上述した元素を成分とする合金、上述した元素を組み合わせた合
金、または上述した元素を成分とする窒化物などを用いることができる。これらの耐熱性
導電性材料とアルミニウム(または銅)を積層させて、導電層102を形成すればよい。
図示しないが、基板100上には下地層を設けても良い。下地層は、基板100からのア
ルカリ金属(Li、Cs、Na等)やアルカリ土類金属(Ca、Mg等)、その他の不純
物の拡散を防止する機能を有する。つまり、下地層を設けることより、半導体装置の信頼
性向上という課題を解決することができる。下地層は、窒化シリコン、酸化シリコンなど
の各種絶縁材料を用いて、単層構造または積層構造で形成すればよい。具体的には、例え
ば、基板100側から窒化シリコンと酸化シリコンを順に積層した構成とすることが好適
である。窒化シリコンは、不純物に対するブロッキング効果が高いためである。一方で、
窒化シリコンが半導体と接する場合には、半導体素子に不具合が発生する可能性もあるた
め、半導体と接する材料としては、酸化シリコンを適用するのがよい。
次に、導電層102上に選択的にレジストマスク104を形成し、該レジストマスク10
4を用いて導電層102を選択的にエッチングすることで、ゲート電極として機能する導
電層106を形成する(図1(B)参照)。
レジストマスク104は、レジスト材料の塗布、フォトマスクを用いた露光、現像、等の
工程を経ることにより形成される。レジスト材料の塗布は、スピンコート法などの方法を
適用することができる。また、レジストマスク104は、液滴吐出法やスクリーン印刷法
などを用いて選択的に形成しても良い。この場合、フォトマスクを用いた露光、現像等の
工程が不要になるため、生産性向上という課題を解決することが可能である。なお、レジ
ストマスク104は、導電層102のエッチングにより導電層106が形成された後には
除去される。
レジストマスク104は、多階調マスクを用いて形成しても良い。ここで、多階調マスク
とは、多段階の光量で露光を行うことが可能なマスクをいう。これを用いることで、一度
の露光および現像工程によって、複数(代表的には2種類)の厚さのレジストマスクを形
成することができる。つまり、多階調マスクを用いることで、工程数の増加を抑制するこ
とができる。
上述のエッチングには、ドライエッチングを用いても良いし、ウエットエッチングを用い
ても良い。また、後に形成されるゲート絶縁層等の被覆性を向上し、段切れを防止するた
めに、導電層106の端部がテーパー形状となるようエッチングすると良い。例えば、テ
ーパー角が20°以上90°未満となるような形状とすることが好ましい。ここで、「テ
ーパー角」とは、テーパー形状を有する層を断面方向から観察した際に、当該層の側面と
底面とがなす角をいう。
次に、導電層106を覆うように、ゲート絶縁層として機能する絶縁層108を形成する
(図1(C)参照)。絶縁層108は、酸化シリコン、酸化窒化シリコン、窒化シリコン
、窒化酸化シリコン、酸化アルミニウム、酸化タンタル等の材料を用いて形成することが
できる。また、これらの材料からなる膜を積層させて形成しても良い。これらの膜は、ス
パッタ法等を用いて厚さが5nm以上250nm以下となるように形成すると好ましい。
例えば、絶縁層108として、スパッタ法を用いて、酸化シリコン膜を100nmの厚さ
で形成することができる。他の方法(CVD法など)を用いて絶縁層108を形成する場
合には、膜中の水素や窒素などの影響を考慮すべきであるが、所定の絶縁層108が得ら
れるのであれば、作製方法については特に限定されない。例えば、絶縁層108中の水素
濃度、窒素濃度が、後に形成される半導体層中より低いことを目安とすればよい。より具
体的には、絶縁層108中の水素の濃度が1×1021atoms/cm以下(好まし
くは、5×1020atoms/cm以下)、絶縁層108中の窒素の濃度が1×10
19atoms/cm以下とすれば良い。なお、良好な特性の絶縁層108を得るため
には、成膜の温度条件は400℃以下とすることが望ましいが、開示する発明の一態様が
これに限定して解釈されるものではない。また、上記濃度は、絶縁層108中での平均値
を示している。
また、スパッタ法とCVD法(プラズマCVD法など)とを組み合わせて、積層構造の絶
縁層108を形成しても良い。例えば、絶縁層108の下層(導電層106と接する領域
)をプラズマCVD法により形成し、絶縁層108の上層をスパッタ法により形成するこ
とができる。プラズマCVD法は、段差被覆性の良い膜を形成することが容易であるため
、導電層106の直上に形成する膜を形成する方法として適している。また、スパッタ法
では、プラズマCVD法と比較して、膜中の水素濃度を低減することが容易であるため、
スパッタ法による膜を半導体層と接する領域に設けることで、絶縁層108中の水素が半
導体層中へ拡散することを防止できる。特に、酸化物半導体材料を用いて半導体層を形成
する場合には、水素が特性に与える影響は極めて大きいと考えられるため、このような構
成を採用することは効果的である。
なお、本明細書等において、酸化窒化物とは、その組成において、窒素よりも酸素の含有
量(原子数)が多いものを示し、例えば、酸化窒化シリコンとは、酸素が50原子%以上
70原子%以下、窒素が0.5原子%以上15原子%以下、シリコンが25原子%以上3
5原子%以下、水素が0.1原子%以上10原子%以下の範囲で含まれるものをいう。ま
た、窒化酸化物とは、その組成において、酸素よりも窒素の含有量(原子数)が多いもの
を示し、例えば、窒化酸化シリコンとは、酸素が5原子%以上30原子%以下、窒素が2
0原子%以上55原子%以下、シリコンが25原子%以上35原子%以下、水素が10原
子%以上25原子%以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード
後方散乱法(RBS:Rutherford Backscattering Spec
trometry)や、水素前方散乱法(HFS:Hydrogen Forward
Scattering)を用いて測定した場合のものである。また、構成元素の含有比率
の合計は100原子%を超えない。
次に、絶縁層108を覆うように半導体層110を形成する(図1(D)参照)。本実施
の形態においては、半導体層110に酸化物半導体材料(金属酸化物半導体材料)を用い
る。なお、開示する発明の一態様は、他の半導体材料を用いる場合にも適用できる。例え
ば、単結晶シリコン、多結晶シリコン、非晶質シリコンなどのシリコン系の半導体材料や
、ゲルマニウム系の半導体材料などを用いても良い。また、シリコンゲルマニウムやシリ
コンカーバイド、ガリウムヒ素、インジウムリンなどの化合物半導体材料を用いても良い
上記酸化物半導体材料の一例としては、InMO(ZnO)(m>0)で表記される
ものがある。ここで、Mは、ガリウム(Ga)、鉄(Fe)、ニッケル(Ni)、マンガ
ン(Mn)、コバルト(Co)などから選ばれた一の金属元素または複数の金属元素を示
す。例えばMとしてGaが選択される場合には、Gaのみの場合の他に、GaとNiや、
GaとFeなど、Ga以外の上記金属元素が選択される場合を含む。また、上記酸化物半
導体において、Mとして含まれる金属元素の他に、不純物元素としてFe、Niその他の
遷移金属元素、または該遷移金属の酸化物が含まれているものがある。もちろん、酸化物
半導体材料は上記の材料に限定されず、酸化亜鉛や酸化インジウムをはじめとする各種酸
化物半導体材料を用いることができる。
酸化物半導体材料としてIn-Ga-Zn系の材料を用いて半導体層110を形成する場
合には、例えば、In、Ga、Znを含む酸化物半導体ターゲット(In:Ga
:ZnO=1:1:1)を用いたスパッタ法で形成することができる。該スパッタは
、例えば、基板100とターゲットとの距離を30mm~500mm、圧力を0.1Pa
~2.0Pa、直流(DC)電源を0.25kW~5.0kW、温度を20℃~100℃
、雰囲気をアルゴン等の希ガス雰囲気、酸素雰囲気、またはアルゴン等の希ガスと酸素と
の混合雰囲気とする条件で行うことができる。また、上記のスパッタ法としては、スパッ
タ用電源に高周波電源を用いるRFスパッタ法や、直流電源を用いるDCスパッタ法、パ
ルス的に直流バイアスを加えるパルスDCスパッタ法などを用いることができる。
本実施の形態においては、半導体層110を単層で形成する場合について示しているが、
半導体層110は、積層構造としても良い。例えば、絶縁層108上に、半導体層110
と同様の組成の半導体層(以下「通常の導電性の半導体層」と呼ぶ)を形成し、その後、
半導体層110と構成元素が同じでその構成比率が異なる半導体層(以下「導電性の高い
半導体層」と呼ぶ)を形成して、上記構成に代えることができる。この場合、導電性の高
い半導体層をソース電極(またはドレイン電極)と通常の導電性の半導体層との間に設け
ることになるため、素子特性の向上につながる。
通常の導電性の半導体層と、導電性の高い半導体層とは、例えば、成膜条件を異ならせる
ことで形成することができる。この場合、導電性の高い半導体層の成膜条件は、通常の導
電性の半導体層の成膜条件より、アルゴンガスの流量に対する酸素ガスの流量を小さいも
のとすると良い。より具体的には、導電性の高い半導体層の成膜条件は、希ガス(アルゴ
ン、又はヘリウムなど)雰囲気下、または、酸素ガス10%以下、希ガス90%以上の雰
囲気下とし、通常の導電性の半導体層の成膜条件は、酸素雰囲気下、または、希ガスに対
する酸素ガスの流量比が1以上の雰囲気下とする。このようにすることで、導電性の異な
る2種類の半導体層を形成することができる。
また、プラズマ処理を行った後、大気に曝すことなく半導体層110を形成する場合には
、絶縁層108と半導体層110の界面にゴミや水分が付着することを抑制することがで
きる。
なお、半導体層110の膜厚は、5nm~200nm程度とすればよい。
次に、半導体層110上に選択的にレジストマスク112を形成し、該レジストマスク1
12を用いて半導体層110を選択的にエッチングすることで、半導体層114を形成す
る(図1(E)参照)。ここで、レジストマスク112は、レジストマスク104と同様
の方法で形成することができる。また、レジストマスク112は、半導体層110のエッ
チングにより半導体層114が形成された後には除去される。
半導体層110のエッチングの方法としては、ウエットエッチングまたはドライエッチン
グを用いることができる。ここでは、酢酸と硝酸と燐酸との混合液を用いたウエットエッ
チングにより、半導体層110の不要な部分を除去して、半導体層114を形成する。な
お、上記のウエットエッチングに用いることができるエッチャント(エッチング液)は半
導体層110をエッチングできるものであればよく、上述したものに限られない。
ドライエッチングを行う場合は、例えば、塩素を含有するガス、または塩素を含有するガ
スに酸素が添加されたガスを用いると良い。塩素を含有するガスを用いることで、導電層
や下地層と、半導体層110とのエッチング選択比がとりやすくなるためである。
ドライエッチングには、反応性イオンエッチング法(RIE法)を用いたエッチング装置
や、ECR(Electron Cyclotron Resonance)やICP(
Inductively Coupled Plasma)などの高密度プラズマ源を用
いたドライエッチング装置を用いることができる。また、ICPエッチング装置と比べて
広い面積に渡って一様な放電が得られるECCP(Enhanced Capaciti
vely Coupled Plasma)モードのエッチング装置を用いても良い。E
CCPモードのエッチング装置であれば、基板として第10世代以降の基板を用いるよう
な場合においても対応が容易である。
次に、絶縁層108および半導体層114を覆うように、導電層116を形成する(図2
(A)参照)。導電層116は、導電層102と同様の材料、方法によって形成すること
ができる。例えば、導電層116を、モリブデン膜やチタン膜の単層構造で形成すること
ができる。また、導電層116を積層構造で形成してもよく、例えば、アルミニウム膜と
チタン膜との積層構造とすることができる。また、チタン膜と、アルミニウム膜と、チタ
ン膜とを順に積層した3層構造としてもよい。また、モリブデン膜とアルミニウム膜とモ
リブデン膜とを順に積層した3層構造としてもよい。また、これらの積層構造に用いるア
ルミニウム膜として、ネオジムを含むアルミニウム(Al-Nd)膜を用いてもよい。さ
らに、導電層116を、シリコンを含むアルミニウムの単層構造としてもよい。
次に、導電層116上に選択的にレジストマスク118およびレジストマスク120を形
成し、該レジストマスクを用いて導電層116を選択的にエッチングすることで、ソース
電極またはドレイン電極の一方として機能する導電層122およびソース電極またはドレ
イン電極の他方として機能する導電層124を形成する(図2(B)参照)。ここで、レ
ジストマスク118およびレジストマスク120は、レジストマスク104と同様の方法
で形成することができる。また、レジストマスク118およびレジストマスク120は、
導電層116のエッチングにより導電層122および導電層124が形成された後には除
去される。
導電層116のエッチングの方法としては、ウエットエッチングまたはドライエッチング
を用いることができる。ここでは、ドライエッチングにより導電層116の不要な部分を
除去して、導電層122および導電層124を形成する。
なお、本実施の形態においては、上記導電層116のエッチングの際に半導体層114の
一部が除去される構成(チャネルエッチ型)としているが、開示する発明の一態様はこれ
に限定されない。エッチングの進行を停止させる層(エッチストッパ)を半導体層114
と導電層116との間に形成して、半導体層114がエッチングされない構成(エッチス
トップ型)とすることもできる。
導電層122および導電層124を形成した後には、100℃~500℃、代表的には2
00℃~400℃の熱処理を行う。熱処理の雰囲気は、例えば、大気雰囲気や窒素雰囲気
、酸素雰囲気、水蒸気雰囲気等とすることができる。また、熱処理時間は、0.1時間~
5時間程度とすればよい。ここでは、大気雰囲気下で350℃、1時間の熱処理を行うこ
ととする。なお、該熱処理のタイミングは、半導体層110を形成した後、層間絶縁層に
あたる絶縁層を形成する前であれば特に限定されない。例えば、半導体層110を形成し
た直後に上記の熱処理を行っても良い。また、半導体層114を形成した直後や、導電層
116を形成した直後であっても良い。当該熱処理(第1の熱処理)と後の熱処理(第2
の熱処理)とを行うことで、半導体素子の特性を飛躍的に向上させ、また、特性ばらつき
を低減させることができる。
なお、上記熱処理の条件を400℃以下とすることは、ゲート絶縁層として機能する絶縁
層108の特性を変化させない(劣化させない)ために好適である。もちろん、開示する
発明の一態様がこれに限定して解釈されるものではない。
次に、導電層122、導電層124、半導体層114などを覆うように絶縁層126を形
成する(図2(C)参照)。ここで、絶縁層126は、いわゆる層間絶縁層にあたる。絶
縁層126は、酸化シリコン、酸化アルミニウム、酸化タンタル等の材料を用いて形成す
ることができる。また、これらの材料からなる膜を積層させて形成しても良い。
絶縁層126は、半導体層114と近接して形成されるから、その組成は、所定の条件を
満たしていることが望ましい。具体的には、例えば、絶縁層126中の水素濃度は、半導
体層114(または半導体層110)中の水素濃度より低いことが望ましい(半導体層1
14中の水素の濃度は、絶縁層126中の水素の濃度より高いことが望ましい)。また、
絶縁層126中の窒素の濃度は、半導体層114(または半導体層110)中の窒素の濃
度より低いことが望ましい(半導体層114中の窒素の濃度は、絶縁層126中の窒素の
濃度より高いことが望ましい)。絶縁層126中の水素濃度(または窒素濃度)を半導体
層114中の水素濃度(または窒素濃度)より低くすることで、絶縁層126中の水素(
または窒素)が半導体層114中に拡散して、素子特性が悪化することを抑制できると考
えられるからである。
半導体層114の形成条件にもよるが、例えば、絶縁層126中の水素の濃度が1×10
21atoms/cm以下(好ましくは、5×1020atoms/cm以下)であ
れば、上述の条件を満たす。また、絶縁層126中の窒素の濃度が1×1019atom
s/cm以下であれば、同様に上述の条件を満たす。なお、上記濃度は、絶縁層126
中での平均値を示している。
上述のような条件を満たす絶縁層126のより具体的な一例として、スパッタ法により形
成された酸化シリコン膜を挙げることができる。スパッタ法を用いる場合には、CVD法
を用いる場合と比較して、膜中の水素濃度の低減が容易になるためである。もちろん、上
述の条件を満たすのであれば、CVD法を含む他の方法により形成しても良い。絶縁層1
26のその他の条件については、特に限定されない。例えば、絶縁層126の厚さについ
ては、実現可能な範囲であればどのような値を採っても良い。
その後、各種電極や配線を形成することでトランジスタ150を具備する半導体装置が完
成する(図2(D)参照)。本実施の形態においては代表的に、表示装置の画素電極とし
て機能する導電層128を形成する例について示す(図2(D)参照)が、開示する発明
の一態様はこれに限定されない。
導電層128を形成した後には、100℃~500℃、代表的には200℃~400℃の
熱処理を行う。熱処理の雰囲気は、例えば、大気雰囲気や窒素雰囲気、酸素雰囲気、水蒸
気雰囲気等とすることができる。また、熱処理時間は、0.1時間~5時間程度とすれば
よい。ここでは、大気雰囲気下で350℃、1時間の熱処理を行うこととする。なお、該
熱処理のタイミングは、絶縁層126を形成した後であれば特に限定されない。例えば、
絶縁層126を形成した直後に上記の熱処理を行っても良いし、さらに他の絶縁層や導電
層などを形成した後に、上記の熱処理を行っても良い。当該熱処理(第2の熱処理)と先
の熱処理(第1の熱処理)とを行うことによって、半導体素子の特性を飛躍的に向上させ
、また、特性ばらつきを低減させることができる。
なお、第2の熱処理の効果は、上述のものに留まらない。例えば、第2の熱処理は、絶縁
層126の欠陥を修復するという効果をも有している。絶縁層126は比較的低温で形成
されるため、膜中には欠陥が存在しており、そのまま使用した場合には素子特性に悪影響
を及ぼすおそれがある。このような絶縁層126中の欠陥を修復するという観点からも、
上述の熱処理は重要な役割を果たすと言える。
また、上記熱処理の条件を400℃以下とすることは、ゲート絶縁層として機能する絶縁
層108の特性を変化させない(劣化させない)ために好適である。もちろん、開示する
発明の一態様がこれに限定して解釈されるものではない。
本実施の形態において示すように、半導体層110を形成する工程の後、絶縁層126を
形成する工程の前の熱処理と、絶縁層126を形成する工程の後の熱処理と、を併せて行
うことにより、優れた特性の半導体素子を提供することができる。これにより、優れた特
性の半導体素子を備えた半導体装置を提供することができる。
(実施の形態2)
本実施の形態では、半導体装置に用いられる半導体素子の作製方法につき、上記実施の形
態と異なる一例について図面を参照して説明する。なお、本実施の形態における半導体装
置の作製工程は、多くの部分で先の実施の形態と共通している。したがって、以下におい
ては、重複する部分の説明は省略し、異なる点について詳細に説明する。
はじめに、基板200上に導電層202を形成する(図3(A)参照)。基板200、導
電層202、その他の詳細については、先の実施の形態(図1(A)の説明部分など)を
参照すればよい。また、基板200上には下地層を設けても良い。下地層の詳細について
も、先の実施の形態を参照することができる。
次に、導電層202上に選択的にレジストマスク204を形成し、該レジストマスク20
4を用いて導電層202を選択的にエッチングすることで、ゲート電極として機能する導
電層206を形成する(図3(B)参照)。レジストマスク204、導電層206、エッ
チング、その他の詳細については、先の実施の形態(図1(B)の説明部分など)を参照
することができる。
次に、導電層206を覆うように、ゲート絶縁層として機能する絶縁層208を形成する
(図3(C)参照)。絶縁層208、その他の詳細については、先の実施の形態(図1(
C)の説明部分など)を参照すればよい。
次に、絶縁層208を覆うように導電層210を形成する(図3(D)参照)。導電層2
10は、導電層202と同様の材料、方法によって形成することができる。つまり、詳細
については、先の実施の形態(図1(A)、図2(A)の説明部分など)を参照すればよ
い。
次に、導電層210上に選択的にレジストマスク212およびレジストマスク214を形
成し、該レジストマスクを用いて導電層210を選択的にエッチングすることで、ソース
電極またはドレイン電極の一方として機能する導電層216およびソース電極またはドレ
イン電極の他方として機能する導電層218を形成する(図3(E)参照)。レジストマ
スク212およびレジストマスク214は、レジストマスク204と同様にして形成する
ことができる。つまり、レジストマスクの詳細については、先の実施の形態(図1(B)
、図2(B)の説明部分など)を参照すればよい。
導電層210のエッチングの方法としては、ウエットエッチングまたはドライエッチング
を用いることができる。ここでは、ドライエッチングにより導電層210の不要な部分を
除去して、導電層216および導電層218を形成する。なお、本実施の形態においては
示していないが、当該エッチングにより絶縁層208の一部が除去されることがある。
次に、絶縁層208、導電層216、導電層218等を覆うように半導体層220を形成
する(図4(A)参照)。半導体層220の詳細については、先の実施の形態(図1(D
)の説明部分など)を参照することができる。
次に、半導体層220上に選択的にレジストマスク222を形成し、該レジストマスク2
22を用いて半導体層220を選択的にエッチングすることで、半導体層224を形成す
る(図4(B)参照)。レジストマスク222の詳細については、先の実施の形態(図1
(B)、図1(E)の説明部分など)を参照すればよい。
半導体層220のエッチングの方法としては、ウエットエッチングまたはドライエッチン
グを用いることができる。ここでは、酢酸と硝酸と燐酸との混合液を用いたウエットエッ
チングにより、半導体層220の不要な部分を除去して、半導体層224を形成する。な
お、上記のウエットエッチングに用いることができるエッチャント(エッチング液)は半
導体層220をエッチングできるものであればよく、上述したものに限られない。
ドライエッチングを行う場合は、例えば、塩素を含有するガス、または塩素を含有するガ
スに酸素が添加されたガスを用いると良い。塩素を含有するガスを用いることで、導電層
や下地層と、半導体層220とのエッチング選択比がとりやすくなるためである。なお、
エッチングのその他の詳細については、先の実施の形態を参照すればよい。
半導体層224を形成した後には、100℃~500℃、代表的には200℃~400℃
の熱処理を行う。熱処理の雰囲気は、例えば、大気雰囲気や窒素雰囲気、酸素雰囲気、水
蒸気雰囲気等とすることができる。また、熱処理時間は、0.1時間~5時間程度とすれ
ばよい。ここでは、大気雰囲気下で350℃、1時間の熱処理を行うこととする。なお、
該熱処理のタイミングは、半導体層220を形成した後、層間絶縁層にあたる絶縁層を形
成する前であれば特に限定されない。例えば、半導体層220を形成した直後に上記の熱
処理を行っても良い。当該熱処理(第1の熱処理)と後の熱処理(第2の熱処理)とを行
うことで、半導体素子の特性を飛躍的に向上させ、また、特性ばらつきを低減させること
ができる。
なお、上記熱処理の条件を400℃以下とすることは、ゲート絶縁層として機能する絶縁
層208の特性を変化させない(劣化させない)ために好適である。もちろん、開示する
発明の一態様がこれに限定して解釈されるものではない。
次に、導電層216、導電層218、半導体層224などを覆うように絶縁層226を形
成する(図4(C)参照)。ここで、絶縁層226は、いわゆる層間絶縁層にあたる。絶
縁層226は、酸化シリコン、酸化アルミニウム、酸化タンタル等の材料を用いて形成す
ることができる。また、これらの材料からなる膜を積層させて形成しても良い。
絶縁層226は、半導体層224と近接して形成されるから、その組成は、所定の条件を
満たしていることが望ましい。具体的には、例えば、絶縁層226中の水素濃度は、半導
体層224(または半導体層220)中の水素濃度より低いことが望ましい(半導体層2
24中の水素の濃度は、絶縁層226中の水素の濃度より高いことが望ましい)。また、
絶縁層226中の窒素の濃度は、半導体層224(または半導体層220)中の窒素の濃
度より低いことが望ましい(半導体層224中の窒素の濃度は、絶縁層226中の窒素の
濃度より高いことが望ましい)。絶縁層226中の水素濃度(または窒素濃度)を半導体
層224中の水素濃度(または窒素濃度)より低くすることで、絶縁層226中の水素(
または窒素)が半導体層224中に拡散して、素子特性が悪化することを抑制できると考
えられるからである。
半導体層224の形成条件にもよるが、例えば、絶縁層226中の水素の濃度が1×10
21atoms/cm以下(好ましくは、5×1020atoms/cm以下)であ
れば、上述の条件を満たす。また、絶縁層226中の窒素の濃度が1×1019atom
s/cm以下であれば、同様に上述の条件を満たす。なお、上記濃度は、絶縁層226
中での平均値を示している。
上述のような条件を満たす絶縁層226のより具体的な一例として、スパッタ法により形
成された酸化シリコン膜を挙げることができる。スパッタ法を用いる場合には、CVD法
を用いる場合と比較して、膜中の水素濃度の低減が容易になるためである。もちろん、上
述の条件を満たすのであれば、CVD法を含む他の方法により形成しても良い。絶縁層2
26のその他の条件については、特に限定されない。例えば、絶縁層226の厚さについ
ては、実現可能な範囲であればどのような値を採っても良い。
その後、各種電極や配線を形成することでトランジスタ250を具備する半導体装置が完
成する(図4(D)参照)。本実施の形態においては代表的に、表示装置の画素電極とし
て機能する導電層228を形成する例について示す(図4(D)参照)が、開示する発明
の一態様はこれに限定されない。
導電層228を形成した後には、100℃~500℃、代表的には200℃~400℃の
熱処理を行う。熱処理の雰囲気は、例えば、大気雰囲気や窒素雰囲気、酸素雰囲気、水蒸
気雰囲気等とすることができる。また、熱処理時間は、0.1時間~5時間程度とすれば
よい。ここでは、大気雰囲気下で350℃、1時間の熱処理を行うこととする。なお、該
熱処理のタイミングは、絶縁層226を形成した後であれば特に限定されない。例えば、
絶縁層226を形成した直後に上記の熱処理を行っても良いし、さらに他の絶縁層や導電
層などを形成した後に、上記の熱処理を行っても良い。当該熱処理(第2の熱処理)と先
の熱処理(第1の熱処理)とを行うことによって、半導体素子の特性を飛躍的に向上させ
、また、特性ばらつきを低減させることができる。
なお、第2の熱処理の効果は、上述のものに留まらない。例えば、第2の熱処理は、絶縁
層226の欠陥を修復するという効果をも有している。絶縁層226は比較的低温で形成
されるため、膜中には欠陥が存在しており、そのまま使用した場合には素子特性に悪影響
を及ぼすおそれがある。このような絶縁層226中の欠陥を修復するという観点からも、
上述の熱処理は重要な役割を果たすと言える。
また、上記熱処理の条件を400℃以下とすることは、ゲート絶縁層として機能する絶縁
層208の特性を変化させない(劣化させない)ために好適である。もちろん、開示する
発明の一態様がこれに限定して解釈されるものではない。
本実施の形態において示すように、半導体層220を形成する工程の後、絶縁層226を
形成する工程の前の熱処理と、絶縁層226を形成する工程の後の熱処理と、を併せて行
うことにより、優れた特性の半導体素子を提供することができる。これにより、優れた特
性の半導体素子を備えた半導体装置を提供することができる。
なお、本実施の形態は、先の実施の形態と適宜組み合わせて用いることができる。
(実施の形態3)
本実施の形態では、半導体装置の一例であるアクティブマトリクス基板の作製工程につい
て、図面を用いて説明する。なお、本実施の形態で示す作製工程は、多くの部分で先の実
施の形態と共通している。したがって、以下においては、重複する部分の説明は省略し、
異なる点について詳細に説明する。なお、以下の説明において、図5、図6は断面図を示
しており、図7は平面図を示している。また、図5および図6のA1-A2、B1-B2
はそれぞれ、図7のA1-A2、B1-B2に対応する領域を示す。また、本実施の形態
においてA1-A2に示す半導体素子は、先の実施の形態(実施の形態2)において示し
た半導体素子と類似する。
はじめに、基板300上に配線または電極(ゲート電極302、容量配線304、第1の
端子306)を形成する(図5(A)参照)。具体的には、基板上に導電層を形成した後
、レジストマスクを用いたエッチングにより各種配線、各種電極を形成する。本実施の形
態においては、先の実施の形態に示した方法と同様の方法で各種配線、各種電極を形成す
ることができるから、詳細については先の実施の形態(図1(A)、図1(B)、図3(
A)、図3(B)の説明部分など)を参照すればよい。なお、上記において、電極と配線
との区別は便宜的なものに過ぎないから、その機能は電極または配線の称呼に限定して解
釈されない。例えば、ゲート電極はゲート配線と同一物を指す場合がある。
なお、容量配線304、第1の端子306については、ゲート電極302と同一の材料お
よび作製方法を用いて、同時に形成することができる。このため、例えば、ゲート電極3
02と第1の端子306とを電気的に接続する構成とすることが可能である。ゲート電極
302の材料や作製方法の詳細については、先の実施の形態を参照することができる。
次に、ゲート電極302上にゲート絶縁層308を形成し、第1の端子306を露出させ
るようにゲート絶縁層308を選択的にエッチングして、コンタクトホールを形成する(
図5(B)参照)。ゲート絶縁層308についての詳細は、先の実施の形態(図1(C)
、図3(C)の説明部分など)を参照すればよい。エッチング処理については特に限定さ
れず、ウエットエッチングを用いても良いし、ドライエッチングを用いても良い。
次に、ゲート絶縁層308や第1の端子306を覆う導電層を形成した後、該導電層を選
択的にエッチングすることでソース電極310(またはドレイン電極)、ドレイン電極3
12(またはソース電極)、接続電極314、第2の端子316を形成する(図5(C)
参照)。なお、上記において、電極と配線との区別は便宜的なものに過ぎないから、その
機能は電極または配線の称呼に限定して解釈されない。例えば、ソース電極はソース配線
と同一物を指す場合がある。
上記導電層の材料や作製方法、エッチング処理などについては、先の実施の形態(図2(
A)、図2(B)、図3(D)、図3(E)の説明部分など)を参照すればよい。なお、
エッチング処理においてドライエッチングを用いる場合には、ウエットエッチングを用い
る場合と比較して配線構造の微細化が可能になるというメリットがある。接続電極314
は、ゲート絶縁層308に形成されたコンタクトホールを介して第1の端子306と直接
接続する構成とすることができる。また、第2の端子316は、ソース電極310と電気
的に接続する構成とすることができる。
次に、少なくともソース電極310およびドレイン電極312を覆うように半導体層を形
成した後、該半導体層を選択的にエッチングして半導体層318を形成する(図6(A)
参照)。ここで、半導体層318は、ソース電極310およびドレイン電極312の一部
と接している。半導体層318の詳細についても、先の実施の形態(図1(D)、図1(
E)、図4(A)、図4(B)の説明部分など)を参照することができる。
半導体層318を形成した後には、100℃~500℃、代表的には200℃~400℃
の熱処理を行う。熱処理の雰囲気は、例えば、大気雰囲気や窒素雰囲気、酸素雰囲気、水
蒸気雰囲気等とすることができる。また、熱処理時間は、0.1時間~5時間程度とすれ
ばよい。ここでは、大気雰囲気下で350℃、1時間の熱処理を行うこととする。なお、
該熱処理のタイミングは、半導体層318を形成した後、層間絶縁層にあたる絶縁層を形
成する前であれば特に限定されない。例えば、半導体層318を形成した直後に上記の熱
処理を行っても良い。当該熱処理(第1の熱処理)と後の熱処理(第2の熱処理)とを行
うことで、半導体素子の特性を飛躍的に向上させ、また、特性ばらつきを低減させること
ができる。
なお、上記熱処理の条件を400℃以下とすることは、ゲート絶縁層308の特性を変化
させない(劣化させない)ために好適である。もちろん、開示する発明の一態様がこれに
限定して解釈されるものではない。
次に、ソース電極310、ドレイン電極312、半導体層318などを覆うように絶縁層
320を形成し、当該絶縁層320を選択的にエッチングしてドレイン電極312、接続
電極314、および第2の端子316に達するコンタクトホールを形成する(図6(B)
参照)。絶縁層320は、酸化シリコン、酸化アルミニウム、酸化タンタル等の材料を用
いて形成することができる。また、これらの材料からなる膜を積層させて形成しても良い
なお、絶縁層320は、半導体層318と近接して形成されるから、その組成は、所定の
条件を満たしていることが望ましい。具体的には、例えば、絶縁層320中の水素濃度は
、半導体層318中の水素濃度より低いことが望ましい(半導体層318中の水素の濃度
は、絶縁層320中の水素の濃度より高いことが望ましい)。また、絶縁層320中の窒
素の濃度は、半導体層318中の窒素の濃度より低いことが望ましい(半導体層318中
の窒素の濃度は、絶縁層320中の窒素の濃度より高いことが望ましい)。絶縁層320
中の水素濃度(または窒素濃度)を半導体層318中の水素濃度(または窒素濃度)より
低くすることで、絶縁層320中の水素(または窒素)が半導体層318中に拡散して、
素子特性が悪化することを抑制できると考えられるからである。
半導体層318の形成条件にもよるが、例えば、絶縁層320中の水素の濃度が1×10
21atoms/cm以下(好ましくは、5×1020atoms/cm以下)であ
れば、上述の条件を満たす。また、絶縁層320中の窒素の濃度が1×1019atom
s/cm以下であれば、同様に上述の条件を満たす。なお、上記濃度は、絶縁層320
中での平均値を示している。
上述のような条件を満たす絶縁層320のより具体的な一例として、スパッタ法により形
成された酸化シリコン膜を挙げることができる。スパッタ法を用いる場合には、CVD法
を用いる場合と比較して、膜中の水素濃度の低減が容易になるためである。もちろん、上
述の条件を満たすのであれば、CVD法を含む他の方法により形成しても良い。絶縁層3
20のその他の条件については、特に限定されない。例えば、絶縁層320の厚さについ
ては、実現可能な範囲であればどのような値を採っても良い。
次に、ドレイン電極312と電気的に接続する透明導電層322、接続電極314と電気
的に接続する透明導電層324および第2の端子316と電気的に接続する透明導電層3
26を形成する(図6(C)、図7参照)。
透明導電層322は画素電極として機能し、透明導電層324および透明導電層326は
、FPC(Flexible printed circuits)との接続に用いられ
る電極または配線として機能する。より具体的には、接続電極314上に形成された透明
導電層324をゲート配線の入力端子として機能する接続用の端子電極として用い、第2
の端子316上に形成された透明導電層326をソース配線の入力端子として機能する接
続用の端子電極として用いることができる。
また、容量配線304、ゲート絶縁層308、および透明導電層322により保持容量を
形成することができる。
透明導電層322、透明導電層324、透明導電層326は、酸化インジウム(In
)、酸化インジウム酸化スズ合金(In―SnO、ITOと略記する)、酸化
インジウム酸化亜鉛合金(In―ZnO)等の材料を用いて形成することができる
。例えば、上記材料を含有する膜をスパッタ法や真空蒸着法等を用いて形成した後、エッ
チングにより不要な部分を除去することで形成すれば良い。
透明導電層322、透明導電層324、透明導電層326を形成した後には、100℃~
500℃、代表的には200℃~400℃の熱処理を行う。熱処理の雰囲気は、例えば、
大気雰囲気や窒素雰囲気、酸素雰囲気、水蒸気雰囲気等とすることができる。また、熱処
理時間は、0.1時間~5時間程度とすればよい。ここでは、大気雰囲気下で350℃、
1時間の熱処理を行うこととする。なお、該熱処理のタイミングは、絶縁層320を形成
した後であれば特に限定されない。例えば、絶縁層320を形成した直後に上記の熱処理
を行っても良いし、絶縁層320にコンタクトホールを形成した後に熱処理を行っても良
い。さらに他の絶縁層や導電層などを形成した後に、上記の熱処理を行っても良い。当該
熱処理(第2の熱処理)と先の熱処理(第1の熱処理)とを行うことによって、半導体素
子の特性を飛躍的に向上させ、また、特性ばらつきを低減させることができる。
なお、第2の熱処理の効果は、上述のものに留まらない。例えば、第2の熱処理は、絶縁
層320の欠陥を修復するという効果をも有している。絶縁層320は比較的低温で形成
されるため、膜中には欠陥が存在しており、そのまま使用した場合には素子特性に悪影響
を及ぼすおそれがある。このような絶縁層320中の欠陥を修復するという観点からも、
上述の熱処理は重要な役割を果たすと言える。
また、上記熱処理の条件を400℃以下とすることは、ゲート絶縁層308の特性を変化
させない(劣化させない)ために好適である。もちろん、開示する発明の一態様がこれに
限定して解釈されるものではない。
以上の工程により、ボトムゲート型のトランジスタ350や保持容量等の素子を有するア
クティブマトリクス基板を完成させることができる。例えば、これを用いてアクティブマ
トリクス型の液晶表示装置を作製する場合には、アクティブマトリクス基板と、対向電極
が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と対向基板とを
固定すれば良い。
本実施の形態において示すように、半導体層318を形成する工程の後、絶縁層320を
形成する工程の前の熱処理と、絶縁層320を形成する工程の後の熱処理と、を併せて行
うことにより、優れた特性の半導体素子を提供することができる。これにより、優れた特
性の半導体素子を備えた半導体装置を提供することができる。
なお、本実施の形態においては、実施の形態2に示す方法を用いてトランジスタ350や
その他の構成を形成する場合について説明しているが、開示される発明はこれに限定され
ない。実施の形態1などに示す方法を用いても良い。なお、本実施の形態は、先の実施の
形態と適宜組み合わせて用いることができる。
(実施の形態4)
本実施の形態では、薄膜トランジスタを作製し、該薄膜トランジスタを画素部や駆動回路
に用いて表示機能を有する半導体装置(表示装置ともいう)を作製する例について説明す
る。また、駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオ
ンパネルを形成することができる。
表示装置は表示素子を含む。表示素子としては液晶素子(液晶表示素子ともいう)や、発
光素子(発光表示素子ともいう)などを用いることができる。発光素子は、電流または電
圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機EL(Ele
ctro Luminescence)、有機EL等が含まれる。また、電子インクなど
、電気的作用によりコントラストが変化する表示媒体を適用しても良い。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むIC等を実装した状態にあるモジュールとを含む。さらに、表示装置を構成する素
子基板は、電流を表示素子に供給するための手段を各画素部に備える。素子基板は、具体
的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導
電膜の成膜後、エッチング前の状態であっても良い。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、光源(照明
装置含む)などを指す。また、FPC(Flexible printed circu
it)、TAB(Tape Automated Bonding)テープ、TCP(T
ape Carrier Package)などのコネクターが取り付けられたモジュー
ル、TABテープやTCPの先にプリント配線板が設けられたモジュール、表示素子にC
OG(Chip On Glass)方式によりIC(集積回路)が直接実装されたモジ
ュールなども全て表示装置に含むものとする。
以下、本実施の形態では、液晶表示装置の一例について示す。図8は、第1の基板400
1上に形成された薄膜トランジスタ4010、薄膜トランジスタ4011および液晶素子
4013を、第2の基板4006とシール材4005によって封止した、パネルの平面図
および断面図である。ここで、図8(A1)および図8(A2)は平面図を示し、図8(
B)は、図8(A1)および図8(A2)のM-Nにおける断面図に相当する。
第1の基板4001上に設けられた画素部4002および走査線駆動回路4004を囲む
ようにして、シール材4005が設けられている。また、画素部4002と走査線駆動回
路4004の上に、第2の基板4006が設けられている。つまり、画素部4002と走
査線駆動回路4004は、第1の基板4001とシール材4005と第2の基板4006
とによって、液晶層4008と共に封止されている。また、第1の基板4001上のシー
ル材4005によって囲まれる領域とは異なる領域に、別途用意された基板上に単結晶半
導体膜または多結晶半導体膜で形成された信号線駆動回路4003が実装されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、COG法、ワ
イヤボンディング法、TAB法などを適宜用いることができる。図8(A1)は、COG
法により信号線駆動回路4003を実装する例であり、図8(A2)は、TAB法により
信号線駆動回路4003を実装する例である。
また、第1の基板4001上に設けられた画素部4002と走査線駆動回路4004は、
薄膜トランジスタを複数有しており、図8(B)では、画素部4002に含まれる薄膜ト
ランジスタ4010と、走査線駆動回路4004に含まれる薄膜トランジスタ4011を
例示している。薄膜トランジスタ4010、薄膜トランジスタ4011上には絶縁層40
20、絶縁層4021が設けられている。
薄膜トランジスタ4010、薄膜トランジスタ4011には、先の実施の形態において示
したトランジスタなどを適用することができる。なお、本実施の形態において、薄膜トラ
ンジスタ4010、薄膜トランジスタ4011はnチャネル型薄膜トランジスタとした。
また、液晶素子4013が有する画素電極層4030は、薄膜トランジスタ4010と電
気的に接続されている。そして、液晶素子4013の対向電極層4031は第2の基板4
006上に形成されている。上記の画素電極層4030と対向電極層4031、液晶層4
008により、液晶素子4013が形成される。なお、画素電極層4030、対向電極層
4031には、それぞれ配向膜として機能する絶縁層4032、絶縁層4033が設けら
れ、画素電極層4030および対向電極層4031は、これらを介して液晶層4008を
挟持している。
なお、第1の基板4001、第2の基板4006としては、ガラス、金属(代表的にはス
テンレス)、セラミックス、プラスチックなどを用いることができる。プラスチックとし
ては、FRP(Fiberglass-Reinforced Plastics)基板
、PVF(ポリビニルフルオライド)フィルム、ポリエステルフィルム、アクリル樹脂フ
ィルムなどを用いることができる。また、アルミニウム箔をPVFフィルムやポリエステ
ルフィルムで挟んだ構造のシートを用いることもできる。
また、画素電極層4030と対向電極層4031との間の距離(セルギャップ)を制御す
るために、柱状のスペーサ4035が設けられている。柱状のスペーサ4035は絶縁膜
を選択的にエッチングすることで得られる。なお、柱状のスペーサに代えて球状のスペー
サを用いていても良い。また、対向電極層4031は、薄膜トランジスタ4010と同一
基板上に設けられる共通電位線と電気的に接続される。例えば、一対の基板間に配置され
る導電性粒子を介して、対向電極層4031と共通電位線とを電気的に接続することがで
きる。なお、導電性粒子はシール材4005に含有させると良い。
また、配向膜が不要なブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであ
り、昇温によってコレステリック相から等方相へ転移する直前に発現する相である。ブル
ー相は狭い温度範囲でしか発現しないため、5重量%以上のカイラル剤を混合させた液晶
組成物を用いると良い。これにより、温度範囲を改善することができる。ブルー相を示す
液晶とカイラル剤とを含む液晶組成物は、応答時間が10μs~100μsと短く、光学
的等方性を有するため配向処理が不要であり、視野角依存性が小さい、といった特徴を有
している。
なお、本実施の形態では透過型液晶表示装置の一例を示しているが、これに限定されず、
反射型液晶表示装置としても良いし、半透過型液晶表示装置としても良い。
また、本実施の形態で示す液晶表示装置では、基板の外側(視認側)に偏光板を設け、内
側に着色層、表示素子に用いる電極層を順に設ける例を示すが、偏光板は基板の内側に設
けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板や着
色層の材料、作製条件などに合わせて適宜変更することができる。また、ブラックマトリ
クスとして機能する遮光膜を設けてもよい。
また、本実施の形態では、薄膜トランジスタの表面凹凸を低減するため、先の実施の形態
で得られたトランジスタを絶縁層4021で覆う構成を採用している。絶縁層4021と
しては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱
性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料(l
ow-k材料)、シロキサン系樹脂、PSG(リンガラス)、BPSG(リンボロンガラ
ス)等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させて
、絶縁層4021を形成してもよい。
ここで、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたSi-O
-Si結合を含む樹脂に相当する。置換基としては、有機基(例えばアルキル基やアリー
ル基)やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。
絶縁層4021の形成法は、特に限定されず、その材料に応じて、スパッタ法、SOG法
、スピンコート、ディップ、スプレー塗布、液滴吐出法(インクジェット法、スクリーン
印刷、オフセット印刷等)、ドクターナイフ、ロールコーター、カーテンコーター、ナイ
フコーター等を用いることができる。
画素電極層4030、対向電極層4031は、酸化タングステンを含むインジウム酸化物
、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、
酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物(ITO)、インジウム亜鉛
酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用
いることができる。
また、画素電極層4030、対向電極層4031に、導電性高分子(導電性ポリマーとも
いう)を含む導電性組成物を用いても良い。導電性組成物を用いて形成した画素電極は、
シート抵抗が1.0×10Ω/sq.以下、波長550nmにおける透光率が70%以
上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率は0.1
Ω・cm以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの2種以上の共重合体などがあげられる。
信号線駆動回路4003、走査線駆動回路4004、画素部4002などに与えられる各
種信号は、FPC4018から供給されている。
また、接続端子電極4015は、液晶素子4013が有する画素電極層4030と同じ導
電膜から形成され、端子電極4016は、薄膜トランジスタ4010、薄膜トランジスタ
4011のソース電極層およびドレイン電極層と同じ導電膜で形成されている。
接続端子電極4015は、FPC4018が有する端子と、異方性導電膜4019を介し
て電気的に接続されている。
なお、図8においては、信号線駆動回路4003を別途形成し、第1の基板4001に実
装する例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路を別
途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを
別途形成して実装しても良い。
図9は、半導体装置の一形態に相当する液晶表示モジュールに、TFT基板2600を用
いて構成する一例を示している。
図9では、TFT基板2600と対向基板2601がシール材2602により固着され、
その間にTFT等を含む素子層2603、配向膜や液晶層を含む液晶層2604、着色層
2605、偏光板2606などが設けられることにより表示領域が形成されている。着色
層2605はカラー表示を行う場合に必要であり、RGB方式の場合には、赤、緑、青の
各色に対応した着色層が、各画素に対応して設けられている。TFT基板2600と対向
基板2601の外側には偏光板2606、偏光板2607、拡散板2613が配設されて
いる。また、光源は冷陰極管2610と反射板2611により構成されている。回路基板
2612は、フレキシブル配線基板2609によりTFT基板2600の配線回路部26
08と接続され、これによって、コントロール回路や電源回路などの外部回路が液晶モジ
ュールに組みこまれる。また、偏光板と液晶層との間には、位相差板を設けても良い。
液晶の駆動方式としては、TN(Twisted Nematic)モード、IPS(I
n-Plane-Switching)モード、FFS(Fringe Field S
witching)モード、MVA(Multi-domain Vertical A
lignment)モード、PVA(Patterned Vertical Alig
nment)モード、ASM(Axially Symmetric aligned
Micro-cell)モード、OCB(Optical Compensated B
irefringence)モード、FLC(Ferroelectric Liqui
d Crystal)モード、AFLC(AntiFerroelectric Liq
uid Crystal)モードなどを用いることができる。
以上により、高性能な液晶表示装置を作製することができる。本実施の形態は、先の実施
の形態と適宜組み合わせて用いることができる。
(実施の形態5)
本実施の形態では、図10を参照して半導体装置の一例であるアクティブマトリクス型の
電子ペーパーについて説明する。半導体装置に用いられる薄膜トランジスタ650は、先
の実施の形態において示したトランジスタなどと同様に作製することができる。
図10に示す電子ペーパーは、ツイストボール表示方式を用いたものの一例である。ツイ
ストボール表示方式とは、白と黒に塗り分けられた球形粒子を第1の電極層及び第2の電
極層の間に配置し、第1の電極層及び第2の電極層に電位差を生じさせることによって、
球形粒子の向きを制御して、表示を行う方法である。
薄膜トランジスタ650のソース電極層またはドレイン電極層は、絶縁層に形成されたコ
ンタクトホールを介して、第1の電極層660と電気的に接続している。基板602には
第2の電極層670が設けられており、第1の電極層660と第2の電極層670との間
には、黒色領域680a及び白色領域680bを有する球形粒子680が設けられている
。また、球形粒子680の周囲は樹脂等の充填材682で満たされている(図10参照)
。図10において、第1の電極層660が画素電極に相当し、第2の電極層670が共通
電極に相当する。第2の電極層670は、薄膜トランジスタ650と同一基板上に設けら
れる共通電位線と電気的に接続される。
ツイストボールの代わりに、電気泳動表示素子を用いることも可能である。その場合、例
えば、透明な液体と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直
径10μm~200μm程度のマイクロカプセルを用いると良い。第1の電極層と第2の
電極層によって電場が与えられると、白い微粒子と黒い微粒子が互いに逆方向に移動し、
白または黒が表示される。電気泳動表示素子は液晶表示素子に比べて反射率が高いため、
補助ライトが不要であり、また、明るさが十分ではない場所であっても表示部を認識する
ことが可能である。また、表示部に電源が供給されない場合であっても、一度表示した像
を保持することが可能であるという利点も有している。
以上、開示する発明の一態様により高性能な電子ペーパーを作製することができる。なお
、本実施の形態は、先の実施の形態と適宜組み合わせて用いることができる。
(実施の形態6)
本実施の形態では、半導体装置の一例である発光表示装置について説明する。ここでは、
表示素子としてエレクトロルミネッセンスを利用する発光素子を用いる場合について示す
。なお、エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物である
か、無機化合物であるかによって区別され、一般的に、前者は有機EL素子、後者は無機
EL素子と呼ばれている。
有機EL素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア(電子および正孔)が再結合することにより発光する。このようなメカニズムから、
該発光素子は、電流励起型の発光素子と呼ばれる。
無機EL素子は、その素子構成により、分散型無機EL素子と薄膜型無機EL素子とに分
類される。分散型無機EL素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するもの(ドナ
ー-アクセプター再結合型発光)である。薄膜型無機EL素子は、発光層を誘電体層で挟
み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子
遷移を利用するもの(局在型発光)である。なお、ここでは、発光素子として有機EL素
子を用いて説明する。
発光素子の構成について、図11を用いて説明する。ここでは、駆動用TFTがn型の場
合を例に挙げて、画素の断面構造について説明する。図11(A)、図11(B)、図1
1(C)の半導体装置に用いられるTFT701、TFT711、TFT721は、先の
実施の形態で示すトランジスタと同様に作製することができる。
発光素子は、光を取り出すために、陽極または陰極の少なくとも一方が透明になっている
。ここで、透明とは、少なくとも発光波長における透過率が十分に高いことを意味する。
光の取り出し方式としては、基板上に薄膜トランジスタおよび発光素子を形成し、該基板
とは反対側の面から光を取り出す上面射出方式(上面取り出し方式)や、基板側の面から
光を取り出す下面射出方式(下面取り出し方式)、基板側およびその反対側の面から光を
取り出す両面射出方式(両面取り出し方式)などがある。
上面射出方式の発光素子について図11(A)を参照して説明する。
図11(A)は、発光素子702から発せられる光が陽極705側に抜ける場合の、画素
の断面図を示している。ここでは、発光素子702の陰極703と駆動用TFTであるT
FT701が電気的に接続されており、陰極703上に発光層704、陽極705が順に
積層されている。陰極703としては、仕事関数が小さく、光を反射する導電膜を用いる
ことができる。例えば、Ca、Al、MgAg、AlLi等の材料を用いて陰極703を
形成することが望ましい。発光層704は、単層で構成されていても、複数の層が積層さ
れるように構成されていても良い。複数の層で構成されている場合、陰極703上に電子
注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層すると良いが、も
ちろん、これらの層を全て設ける必要はない。陽極705は光を透過する導電性材料を用
いて形成する。例えば、酸化タングステンを含むインジウム酸化物、酸化タングステンを
含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むイン
ジウム錫酸化物、インジウム錫酸化物(以下、ITOと示す。)、インジウム亜鉛酸化物
、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いれば
良い。
陰極703および陽極705で発光層704を挟んだ構造を、発光素子702と呼ぶこと
ができる。図11(A)に示した画素の場合、発光素子702から発せられる光は、矢印
で示すように陽極705側に射出される。
次に、下面射出方式の発光素子について図11(B)を参照して説明する。
図11(B)は、発光素子712から発せられる光が陰極713側に抜ける場合の、画素
の断面図を示している。ここでは、駆動用のTFT711と電気的に接続された透光性を
有する導電膜717上に、発光素子712の陰極713が形成されており、陰極713上
に発光層714、陽極715が順に積層されている。なお、陽極715が透光性を有する
場合、該陽極715上を覆うように遮蔽膜716を設けても良い。陰極713は、図11
(A)の場合と同様に、仕事関数が小さい導電性材料を用いることができる。ただしその
膜厚は、光を透過する程度(好ましくは、5nm~30nm程度)とする。例えば20n
m程度の膜厚を有するアルミニウム膜を、陰極713として用いることができる。発光層
714は、図11(A)と同様に、単層で構成されていても、複数の層が積層されるよう
に構成されていても良い。陽極715は、光を透過する必要はないが、図11(A)と同
様に、透光性を有する導電性材料を用いて形成しても良い。遮蔽膜716には、光を反射
する金属等を用いることができるが、これに限定されない。例えば、黒の顔料を添加した
樹脂等を用いることもできる。
陰極713および陽極715で、発光層714を挟んだ構造を発光素子712と呼ぶこと
ができる。図11(B)に示した画素の場合、発光素子712から発せられる光は、矢印
で示すように陰極713側に射出される。
次に、両面射出方式の発光素子について、図11(C)を参照して説明する。
図11(C)は、駆動用のTFT721と電気的に接続された透光性を有する導電膜72
7上に、発光素子722の陰極723が形成されており、陰極723上に発光層724、
陽極725が順に積層されている。陰極723は、図11(A)の場合と同様に、仕事関
数が小さい導電性材料を用いることができる。ただしその膜厚は、光を透過する程度とす
る。例えば20nmの膜厚を有するAlを、陰極723として用いることができる。発光
層724は、図11(A)と同様に、単層で構成されていても、複数の層が積層されるよ
うに構成されていても良い。陽極725は、図11(A)と同様に、透光性を有する導電
性材料を用いて形成することができる。
陰極723と、発光層724と、陽極725とが重なった構造を発光素子722と呼ぶこ
とができる。図11(C)に示した画素の場合、発光素子722から発せられる光は、矢
印で示すように陽極725側と陰極723側の両方に射出される。
なお、ここでは、発光素子として有機EL素子を用いる場合について述べたが、発光素子
として無機EL素子を用いることも可能である。また、ここでは、発光素子の駆動を制御
する薄膜トランジスタ(駆動用TFT)と発光素子が電気的に接続されている例を示した
が、駆動用TFTと発光素子との間に電流制御用TFTなどが接続されていてもよい。
なお、本実施の形態で示す半導体装置は、図11に示した構成に限定されるものではなく
、各種の変形が可能である。
次に、発光表示パネル(発光パネルともいう)の外観及び断面について、図12を参照し
て説明する。図12は、第1の基板4501上に形成された薄膜トランジスタ4509、
薄膜トランジスタ4510および発光素子4511を、第2の基板4506とシール材4
505によって封止したパネルの平面図および断面図である。ここで、図12(A)は平
面図を示し、図12(B)は、図12(A)のH-Iにおける断面図に相当する。
第1の基板4501上に設けられた画素部4502、信号線駆動回路4503a、450
3b、走査線駆動回路4504a、走査線駆動回路4504bを囲むようにして、シール
材4505が設けられている。また、画素部4502、信号線駆動回路4503a、信号
線駆動回路4503b、走査線駆動回路4504a、走査線駆動回路4504bの上に第
2の基板4506が設けられている。つまり、画素部4502、信号線駆動回路4503
a、信号線駆動回路4503b、走査線駆動回路4504a、走査線駆動回路4504b
は、第1の基板4501とシール材4505と第2の基板4506とによって、充填材4
507と共に密封されている。このように、気密性が高く、脱ガスの少ない保護フィルム
(貼り合わせフィルム、紫外線硬化樹脂フィルム等)やカバー材などを用いてパッケージ
ング(封入)することが好ましい。
また、第1の基板4501上に設けられた画素部4502、信号線駆動回路4503a、
信号線駆動回路4503b、走査線駆動回路4504a、走査線駆動回路4504bは、
薄膜トランジスタを複数有しており、図12(B)では、画素部4502に含まれる薄膜
トランジスタ4510と、信号線駆動回路4503aに含まれる薄膜トランジスタ450
9を例示している。
薄膜トランジスタ4509、薄膜トランジスタ4510は、先の実施の形態において示し
たトランジスタを適用することができる。なお、本実施の形態において、薄膜トランジス
タ4509、薄膜トランジスタ4510はnチャネル型の薄膜トランジスタである。
また、4511は発光素子に相当し、発光素子4511が有する画素電極である第1の電
極層4517は、薄膜トランジスタ4510のソース電極層またはドレイン電極層と電気
的に接続されている。なお発光素子4511の構成は、第1の電極層4517、電界発光
層4512、第2の電極層4513の積層構造であるが、本実施の形態に示した構成に限
定されない。発光素子4511から取り出す光の方向などに合わせて、発光素子4511
の構成は適宜変えることができる。
隔壁4520は、有機樹脂膜、無機絶縁膜、有機ポリシロキサンなどを用いて形成する。
特に、感光性を有する材料を用いて第1の電極層4517上に開口部を形成し、その開口
部の側壁が、連続した曲率を持つ傾斜面となるようにすることが好ましい。
電界発光層4512は、単層で構成されていても、複数の層が積層されるように構成され
ていても良い。
発光素子4511に酸素、水素、水分、二酸化炭素等が侵入しないように、第2の電極層
4513および隔壁4520上に保護膜を形成してもよい。保護膜としては、窒化珪素膜
、窒化酸化珪素膜、DLC膜等を形成することができる。
また、信号線駆動回路4503a、信号線駆動回路4503b、走査線駆動回路4504
a、走査線駆動回路4504b、画素部4502などに与えられる各種信号は、FPC4
518a、FPC4518bから供給されている。
本実施の形態では、接続端子電極4515が、発光素子4511の第1の電極層4517
と同じ導電膜から形成され、端子電極4516は、薄膜トランジスタ4509や薄膜トラ
ンジスタ4510のソース電極層及びドレイン電極層と同じ導電膜から形成される例につ
いて示している。
接続端子電極4515は、FPC4518aが有する端子と、異方性導電膜4519を介
して電気的に接続されている。
発光素子4511からの光の取り出し方向に位置する基板は、透光性を有している必要が
ある。透光性を有する基板としては、ガラス板、プラスチック板、ポリエステルフィルム
、アクリルフィルムなどがある。
充填材4507としては、窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂や
熱硬化樹脂などを用いることができる。例えば、PVC(ポリビニルクロライド)、アク
リル、ポリイミド、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)、E
VA(エチレンビニルアセテート)などを用いることができる。本実施の形態では、充填
材として窒素を用いる例について示している。
必要であれば、発光素子の射出面に偏光板、円偏光板(楕円偏光板を含む)、位相差板(
λ/4板、λ/2板)、カラーフィルタなどの光学フィルムを設けてもよい。また、表面
には反射防止処理を施しても良い。例えば、表面の凹凸により反射光を拡散し、映り込み
を低減できるアンチグレア処理を施すことができる。
信号線駆動回路4503a、信号線駆動回路4503b、走査線駆動回路4504a、走
査線駆動回路4504bは、別途用意された基板上の単結晶半導体膜または多結晶半導体
膜によって形成されていても良い。また、信号線駆動回路のみ、若しくはその一部、また
は走査線駆動回路のみ、若しくはその一部のみを別途形成して実装しても良く、本実施の
形態は図12の構成に限定されない。
以上により、高性能な発光表示装置(表示パネル)を作製することができる。なお、本実
施の形態は、先の実施の形態と適宜組み合わせて用いることができる。
(実施の形態7)
半導体装置は、電子ペーパーとして適用することができる。電子ペーパーは、情報を表示
するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペー
パーを用いて、電子書籍(電子ブック)、ポスター、電車などの乗り物の車内広告、クレ
ジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例を
図13、図14に示す。
図13(A)は、電子ペーパーで作られたポスター2631を示している。広告媒体が紙
の印刷物である場合には、広告の交換は人手によって行われるが、電子ペーパーを用いれ
ば短時間で広告の表示を変えることができる。また、表示も崩れることなく安定した画像
が得られる。なお、ポスターは無線で情報を送受信できる構成としてもよい。
また、図13(B)は、電車などの乗り物の車内広告2632を示している。広告媒体が
紙の印刷物である場合には、広告の交換は人手によって行われるが、電子ペーパーを用い
れば人手を多くかけることなく短時間で広告の表示を変えることができる。また表示も崩
れることなく安定した画像が得られる。なお、車内広告は無線で情報を送受信できる構成
としてもよい。
また、図14は、電子書籍2700の一例を示している。例えば、電子書籍2700は、
筐体2701および筐体2703の2つの筐体で構成されている。筐体2701および筐
体2703は、軸部2711により一体とされており、該軸部2711を軸として開閉動
作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能
となる。
筐体2701には表示部2705が組み込まれ、筐体2703には表示部2707が組み
込まれている。表示部2705および表示部2707は、続き画面を表示する構成として
もよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とするこ
とで、例えば右側の表示部(図14では表示部2705)に文章を表示し、左側の表示部
(図14では表示部2707)に画像を表示することができる。
また、図14では、筐体2701に操作部などを備えた例を示している。例えば、筐体2
701において、電源2721、操作キー2723、スピーカ2725などを備えている
。操作キー2723により、頁を送ることができる。なお、筐体の表示部と同一面にキー
ボードやポインティングディバイスなどを備える構成としてもよい。また、筐体の裏面や
側面に、外部接続用端子(イヤホン端子、USB端子、またはACアダプタおよびUSB
ケーブルなどの各種ケーブルと接続可能な端子など)、記録媒体挿入部などを備える構成
としてもよい。さらに、電子書籍2700は、電子辞書としての機能を持たせた構成とし
てもよい。
また、電子書籍2700は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
本実施の形態は、先の実施の形態と適宜組み合わせて用いることができる。
(実施の形態8)
半導体装置は、さまざまな電子機器(遊技機も含む)に適用することができる。電子機器
としては、例えば、テレビジョン装置(テレビ、またはテレビジョン受信機ともいう)、
コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォト
フレーム、携帯電話機(携帯電話、携帯電話装置ともいう)、携帯型ゲーム機、携帯情報
端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
図15(A)は、テレビジョン装置9600の一例を示している。テレビジョン装置96
00は、筐体9601に表示部9603が組み込まれている。表示部9603により、映
像を表示することが可能である。また、ここでは、スタンド9605により筐体9601
を支持した構成を示している。
テレビジョン装置9600の操作は、筐体9601が備える操作スイッチや、別体のリモ
コン操作機9610により行うことができる。リモコン操作機9610が備える操作キー
9609により、チャンネルや音量の操作を行うことができ、表示部9603に表示され
る映像を操作することができる。また、リモコン操作機9610に、当該リモコン操作機
9610から出力する情報を表示する表示部9607を設ける構成としてもよい。
なお、テレビジョン装置9600は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向(送信者から受信者)または双方向
(送信者と受信者間、あるいは受信者間同士など)の情報通信を行うことも可能である。
図15(B)は、デジタルフォトフレーム9700の一例を示している。例えば、デジタ
ルフォトフレーム9700は、筐体9701に表示部9703が組み込まれている。表示
部9703は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影
した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム9700は、操作部、外部接続用端子(USB端子、US
Bケーブルなどの各種ケーブルと接続可能な端子など)、記録媒体挿入部などを備える構
成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に
備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒
体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像デー
タを取り込み、取り込んだ画像データを表示部9703に表示させることができる。
また、デジタルフォトフレーム9700は、無線で情報を送受信できる構成としてもよい
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図16(A)は携帯型遊技機であり、筐体9881と筐体9891の2つの筐体で構成さ
れており、連結部9893により、開閉可能に連結されている。筐体9881には表示部
9882が組み込まれ、筐体9891には表示部9883が組み込まれている。また、図
16(A)に示す携帯型遊技機は、その他、スピーカ部9884、記録媒体挿入部988
6、LEDランプ9890、入力手段(操作キー9885、接続端子9887、センサ9
888(力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、
化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振
動、におい又は赤外線を測定する機能を含むもの)、マイクロフォン9889)等を備え
ている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも半導体装
置を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる
。図16(A)に示す携帯型遊技機は、記録媒体に記録されているプログラム又はデータ
を読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信を行って情報を共有
する機能を有する。なお、図16(A)に示す携帯型遊技機が有する機能はこれに限定さ
れず、様々な機能を有することができる。
図16(B)は大型遊技機であるスロットマシン9900の一例を示している。スロット
マシン9900は、筐体9901に表示部9903が組み込まれている。また、スロット
マシン9900は、その他、スタートレバーやストップスイッチなどの操作手段、コイン
投入口、スピーカなどを備えている。もちろん、スロットマシン9900の構成は上述の
ものに限定されず、少なくとも半導体装置を備えた構成であればよく、その他付属設備が
適宜設けられた構成とすることができる。
図17(A)は、携帯電話機1000の一例を示している。携帯電話機1000は、筐体
1001に組み込まれた表示部1002の他、操作ボタン1003、外部接続ポート10
04、スピーカ1005、マイク1006などを備えている。
図17(A)に示す携帯電話機1000は、表示部1002を指などで触れることで、情
報を入力することができる。また、電話を掛ける、或いはメールを打つなどの操作は、表
示部1002を指などで触れることにより行うことができる。
表示部1002の画面は主として3つのモードがある。第1は、画像の表示を主とする表
示モードであり、第2は、文字等の情報の入力を主とする入力モードである。第3は表示
モードと入力モードの2つのモードが混合した表示+入力モードである。
例えば、電話を掛ける、或いはメールを作成する場合は、表示部1002を文字の入力を
主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合
、表示部1002の画面のほとんどにキーボードまたは番号ボタンを表示させることが好
ましい。
また、携帯電話機1000内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを
有する検出装置を設けることで、携帯電話機1000の向き(縦か横か)を判断して、表
示部1002の画面表示を自動的に切り替えるようにすることができる。
また、画面モードの切り替えは、表示部1002を触れること、又は筐体1001の操作
ボタン1003の操作により行われる。また、表示部1002に表示される画像の種類に
よって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画の
データであれば表示モード、テキストデータであれば入力モードに切り替える。
また、入力モードにおいて、表示部1002の光センサで検出される信号を検知し、表示
部1002のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モード
から表示モードに切り替えるように制御してもよい。
表示部1002は、イメージセンサとして機能させることもできる。例えば、表示部10
02に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことがで
きる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシ
ング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
図17(B)も携帯電話機の一例である。図17(B)の携帯電話機は、筐体9411に
、表示部9412、及び操作ボタン9413を含む表示装置9410と、筐体9401に
操作ボタン9402、外部入力端子9403、マイク9404、スピーカ9405、及び
着信時に発光する発光部9406を含む通信装置9400とを有しており、表示機能を有
する表示装置9410は電話機能を有する通信装置9400と矢印の2方向に脱着可能で
ある。よって、表示装置9410と通信装置9400の短軸同士を取り付けることも、表
示装置9410と通信装置9400の長軸同士を取り付けることもできる。また、表示機
能のみを必要とする場合、通信装置9400より表示装置9410を取り外し、表示装置
9410を単独で用いることもできる。通信装置9400と表示装置9410とは無線通
信又は有線通信により画像又は入力情報を授受することができ、それぞれ充電可能なバッ
テリーを有する。
なお、本実施の形態は、先の実施の形態と適宜組み合わせて用いることができる。
本実施例では、開示する発明の一態様である第1の熱処理と第2の熱処理を併せて行う場
合の効果を確認した。以下、図面を参照して説明する。
本実施例では、実施の形態1に係る方法で作製したトランジスタをサンプルとして用いた
。すなわち、ソース電極またはドレイン電極として機能する導電層を形成した後に、大気
雰囲気下で350℃、1時間の熱処理(第1の熱処理)を行い、また、画素電極等として
機能する導電層を形成した後に大気雰囲気下で350℃、1時間の熱処理(第2の熱処理
)を行ったサンプルを用いた。トランジスタの半導体層にはインジウム、ガリウムおよび
亜鉛を含む酸化物半導体材料を用いた。また、トランジスタのチャネル長は100μm、
チャネル幅は100μmであった。なお、二次イオン質量分析法(SIMS:Secon
dary Ion Mass Spectroscopy)で測定した結果、第2の熱処
理後の半導体層中の水素濃度は8.0×1020~1.0×1021atoms/cm
、窒素濃度は1.0×1019~1.5×1019atoms/cmであることが分か
った(図18参照)。なお、熱処理前後において、半導体層中の水素濃度および窒素濃度
に大きな変化はなかった。
層間絶縁層として機能する絶縁層としては、スパッタ法(RFスパッタ法)による酸化シ
リコン膜を適用した。より具体的には、ターゲットとしてSiOを用いた二種類の層間
絶縁層を作製した。作製条件は、基板温度を100℃、アルゴンの流量を40sccm、
酸素の流量を10sccm(試料1)、または、アルゴンの流量を25sccm、酸素の
流量を25sccm(試料2)としてチャンバー内の圧力を0.4Paに保ち、成膜速度
が8.7nm/minとなる条件で絶縁層を形成した。二次イオン質量分析法によって測
定した結果、第2の熱処理後の絶縁層中の水素濃度は2.5×1020~3.0×10
atoms/cm、窒素濃度は6.0×1017~7.0×1017atoms/c
であることが分かった(図18参照)。なお、熱処理前後において、絶縁層中の水素
濃度および窒素濃度に大きな変化はなかった。
なお、二次イオン質量分析法によって測定した絶縁層(試料1)中の水素濃度および窒素
濃度のプロファイルを図19に示す。図19において、横軸は深さ(nm)を表しており
、縦軸は密度(atoms/cm)を表している。また、図19において、実線は水素
濃度のプロファイルを、破線は窒素濃度のプロファイルを表している。
図20に上記トランジスタの電流-電圧特性を示す。横軸はゲート電圧(Vg)、縦軸は
、ドレイン電流(Id)を表している。ここで、図20(A)はドレイン電圧(Vd)を
10Vとした場合の電流-電圧特性であり、図20(B)はドレイン電圧(Vd)を0.
1Vとした場合の電流-電圧特性である。図20では、電流-電圧特性に大きなばらつき
は無い。このことから、第1の熱処理と第2の熱処理を行う場合には、良好な特性のトラ
ンジスタが得られることが分かる。
比較として、上記の熱処理工程のみに変更を加えたサンプルについて、同様の測定を行っ
た。図21には、第1の熱処理を行い、第2の熱処理を行わない場合のトランジスタの電
流-電圧特性を、図22には、第2の熱処理を行い、第1の熱処理を行わない場合のトラ
ンジスタの電流-電圧特性を、それぞれ示す。共に、横軸はゲート電圧(Vg)、縦軸は
、ドレイン電流(Id)を表している。また、図21(A)および図22(A)はドレイ
ン電圧(Vd)を10Vとした場合の電流-電圧特性であり、図21(B)および図22
(B)はドレイン電圧(Vd)を0.1Vとした場合の電流-電圧特性である。
図21、図22から、第1の熱処理または第2の熱処理いずれかのみでは十分な特性が得
られないことが分かる。特性のばらつきもきわめて大きい。図20と、図21または図2
2との比較から、第1の熱処理と第2の熱処理をあわせて行う場合には、トランジスタ特
性の飛躍的向上および特性ばらつきの低減が実現されることが分かる。
比較の為に水素濃度および窒素濃度が高い絶縁層をCVD法により形成して、同様に電流
-電圧特性を調査した結果、第1の熱処理を行わずに第2の熱処理を行う場合でもっとも
良好な特性が得られることが分かった。この場合、半導体層中の水素濃度は1.0×10
21atoms/cm、窒素濃度は1.5×1019~2.0×1019atoms/
cmであり、絶縁層中の水素濃度は2.0×1021atoms/cm、窒素濃度は
6.0×1020~1.5×1021atoms/cmであった。
このことから、絶縁層中の水素濃度が半導体層中の水素濃度より低い場合、または絶縁層
中の窒素濃度が半導体層中の窒素濃度より低い場合には、第1の熱処理と第2の熱処理を
併せて行うことが極めて有効であると解される。
本実施例では、実施の形態1の各種条件を変更して作製したトランジスタにつき、特性調
査を行った結果を示す。
<層間絶縁層の作製の際の酸素流量について>
層間絶縁層の作製の際の酸素流量について調査した。成膜の際の流量以外の層間絶縁層の
条件(層間絶縁層のパラメータ、成膜条件等)は同じとした。具体的には、層間絶縁層と
して、SiOターゲットを用いたスパッタ法(RFスパッタ法)による300nmの厚
さの酸化シリコン膜を適用した。流量に関しては、成膜雰囲気のアルゴンの流量を40s
ccm、酸素の流量を10sccmとした条件(条件1)、アルゴンの流量を30scc
m、酸素の流量を20sccmとした条件(条件2)、または、アルゴンの流量を20s
ccm、酸素の流量を30sccmとした条件(条件3)の3条件について調査を行った
。なお、成膜の際の基板温度は100℃、チャンバー内の圧力は0.4Paであった。
トランジスタのパラメータおよびその作製に係る他の条件については、実施の形態1と同
様である。すなわち、ソース電極またはドレイン電極として機能する導電層を形成した後
に、大気雰囲気下で350℃、1時間の熱処理(第1の熱処理)を行い、また、画素電極
等として機能する導電層を形成した後に大気雰囲気下で350℃、1時間の熱処理(第2
の熱処理)を行った。また、トランジスタの半導体層にはインジウム、ガリウムおよび亜
鉛を含む酸化物半導体材料を用いた。トランジスタのチャネル長は20μm、チャネル幅
は20μmであった。
図23に、上記3条件で作製したトランジスタのゲート電圧(Vg)-ドレイン電流(I
d)特性を示す。3条件の比較から、酸素流量が小さくなるにつれて、ノーマリーオフの
傾向が強まっていることが分かる。ノーマリーオフのトランジスタ実現の点からは、アル
ゴンおよび酸素の流量の和に対して、酸素の流量が0.5(つまり、〈Ar+O〉:O
=1:0.5)以下となる条件を採用することが望ましい。
<層間絶縁層の作製の際の圧力について>
次に、層間絶縁層として機能する絶縁層の成膜の際の圧力について調査した。成膜の際の
圧力以外の層間絶縁層の条件(層間絶縁層のパラメータ、成膜条件等)は同じとした。具
体的には、SiOターゲットを用いたスパッタ法(RFスパッタ法)による300nm
の厚さの酸化シリコン膜を適用した。また、アルゴンと酸素の流量比を一定(Ar:O
=4:1)に保ったまま、チャンバー内の圧力を0.2Pa、0.4Pa、0.8Pa、
1.6Paと変更した4条件につき調査を行った。なお、成膜の際の基板温度は100℃
であった。
トランジスタのパラメータおよびその作製に係る条件については、<層間絶縁層の作製の
際の酸素流量について>と同様であるから省略する。
図24に、上記4条件で作製したトランジスタのゲート電圧(Vg)-ドレイン電流(I
d)特性を示す。4条件の比較から、圧力が小さくなるにつれて立ち上がりが急峻になる
(S値が小さくなる)傾向にあることが分かる。十分なS値を確保するという点からは、
成膜時の圧力は0.6Pa以下とすることが望ましい。
<層間絶縁層の作製の際の基板温度について>
層間絶縁層の作製の際の基板温度について調査した。ここでは、層間絶縁層として、Si
ターゲットを用いたスパッタ法(RFスパッタ法)による300nmの厚さの酸化シ
リコン膜を適用した。層間絶縁層の作製条件について、チャンバー内の圧力は0.4Pa
、成膜雰囲気のアルゴンの流量を40sccm、酸素の流量を10sccmとした。成膜
の際の基板温度については、100℃、200℃、250℃と変更した3条件につき調査
した。
トランジスタのパラメータおよびその作製に係る条件については、<層間絶縁層の作製の
際の酸素流量について>と同様であるから省略する。
上記3条件につき、トランジスタの特性ばらつきを評価したところ、成膜時の基板温度が
高くなるにつれて、特性のばらつきが増大する傾向にあることが分かった。特性のばらつ
き抑制という点からは、成膜時の基板温度は200℃以下とすることが望ましい。
<層間絶縁層の作製の際のターゲットについて>
層間絶縁層の作製の際のターゲットについて調査した。ここでは、層間絶縁層として、S
iOターゲットを用いたスパッタ法(RFスパッタ法)による300nmの厚さの酸化
シリコン膜、または、Siターゲットを用いたスパッタ法(RFスパッタ法)による30
0nmの厚さの酸化シリコン膜を適用した。
トランジスタのパラメータおよびその作製に係る条件については、<層間絶縁層の作製の
際の酸素流量について>と同様であるから省略する。
Siターゲットを用いて酸化シリコン膜を形成する場合、完成したトランジスタの特性が
、層間絶縁層形成時の酸素流量の影響を大きく受けることが分かった。また、SiO
ーゲットを用いる場合と比較して、Siターゲットを用いる場合には、特性ばらつきの影
響が大きい傾向にあった。これらは、雰囲気における酸素との反応により成膜が進行する
原理、および酸化シリコン膜とトランジスタの半導体層(酸化物半導体材料)との応力差
に起因するものと考察される。しきい値電圧(Vth)制御の点からは、SiOターゲ
ットを用いることが望ましい。
<層間絶縁層の膜厚について>
層間絶縁層の膜厚について調査した。膜厚以外の層間絶縁層の条件(層間絶縁層のパラメ
ータ、成膜条件等)は同じとした。具体的には、上記と同様、SiOターゲットを用い
たスパッタ法(RFスパッタ法)による300nmの厚さの酸化シリコン膜を適用した。
膜厚は、200nm、300nm、400nmの3条件とした。
層間絶縁層の膜厚によるトランジスタ特性には、有意差は見られなかった。したがって、
層間絶縁層の膜厚は、適宜変更することが可能と言える。
100 基板
102 導電層
104 レジストマスク
106 導電層
108 絶縁層
110 半導体層
112 レジストマスク
114 半導体層
116 導電層
118 レジストマスク
120 レジストマスク
122 導電層
124 導電層
126 絶縁層
128 導電層
150 トランジスタ
200 基板
202 導電層
204 レジストマスク
206 導電層
208 絶縁層
210 導電層
212 レジストマスク
214 レジストマスク
216 導電層
218 導電層
220 半導体層
222 レジストマスク
224 半導体層
226 絶縁層
228 導電層
250 トランジスタ
300 基板
302 ゲート電極
304 容量配線
306 端子
308 ゲート絶縁層
310 ソース電極
312 ドレイン電極
314 接続電極
316 端子
318 半導体層
320 絶縁層
322 透明導電層
324 透明導電層
326 透明導電層
350 トランジスタ
602 基板
650 薄膜トランジスタ
660 電極層
670 電極層
680 球形粒子
682 充填材
701 TFT
702 発光素子
703 陰極
704 発光層
705 陽極
711 TFT
712 発光素子
713 陰極
714 発光層
715 陽極
716 遮蔽膜
717 導電膜
721 TFT
722 発光素子
723 陰極
724 発光層
725 陽極
727 導電膜
1000 携帯電話機
1001 筐体
1002 表示部
1003 操作ボタン
1004 外部接続ポート
1005 スピーカ
1006 マイク
2600 TFT基板
2601 対向基板
2602 シール材
2603 素子層
2604 液晶層
2605 着色層
2606 偏光板
2607 偏光板
2608 配線回路部
2609 フレキシブル配線基板
2610 冷陰極管
2611 反射板
2612 回路基板
2613 拡散板
2631 ポスター
2632 車内広告
2700 電子書籍
2701 筐体
2703 筐体
2705 表示部
2707 表示部
2711 軸部
2721 電源
2723 操作キー
2725 スピーカ
4001 基板
4002 画素部
4003 信号線駆動回路
4004 走査線駆動回路
4005 シール材
4006 基板
4008 液晶層
4010 薄膜トランジスタ
4011 薄膜トランジスタ
4013 液晶素子
4015 接続端子電極
4016 端子電極
4018 FPC
4019 異方性導電膜
4020 絶縁層
4021 絶縁層
4030 画素電極層
4031 対向電極層
4032 絶縁層
4033 絶縁層
4035 スペーサ
4501 基板
4502 画素部
4503a 信号線駆動回路
4503b 信号線駆動回路
4504a 走査線駆動回路
4504b 走査線駆動回路
4505 シール材
4506 基板
4507 充填材
4509 薄膜トランジスタ
4510 薄膜トランジスタ
4511 発光素子
4512 電界発光層
4513 電極層
4515 接続端子電極
4516 端子電極
4517 電極層
4518a FPC
4518b FPC
4519 異方性導電膜
4520 隔壁
680a 黒色領域
680b 白色領域
9400 通信装置
9401 筐体
9402 操作ボタン
9403 外部入力端子
9404 マイク
9405 スピーカ
9406 発光部
9410 表示装置
9411 筐体
9412 表示部
9413 操作ボタン
9600 テレビジョン装置
9601 筐体
9603 表示部
9605 スタンド
9607 表示部
9609 操作キー
9610 リモコン操作機
9700 デジタルフォトフレーム
9701 筐体
9703 表示部
9881 筐体
9882 表示部
9883 表示部
9884 スピーカ部
9885 操作キー
9886 記録媒体挿入部
9887 接続端子
9888 センサ
9889 マイクロフォン
9890 LEDランプ
9891 筐体
9893 連結部
9900 スロットマシン
9901 筐体
9903 表示部

Claims (2)

  1. 第1の導電層と、
    前記第1の導電層上に配置された領域を有する第1の絶縁層と、
    前記第1の絶縁層上に配置された領域を有し、かつ、前記第1の絶縁層を介して前記第1の導電層と重なりを有する酸化物半導体層と、
    前記酸化物半導体層上に配置された領域を有し、かつ、前記酸化物半導体層と電気的に接続された第2の導電層と、
    前記酸化物半導体層上に配置された領域を有し、かつ、前記酸化物半導体層と電気的に接続された第3の導電層と、
    前記酸化物半導体層上に配置された領域を有する第2の絶縁層と、を有し、
    前記酸化物半導体層は、トランジスタのチャネル形成領域を有し、
    前記第1の絶縁層は、第1の層と、前記第1の層上に配置された第2の層と、を有し、
    前記第1の層は、前記第1の導電層と接する領域を有し、
    前記第2の層は、前記酸化物半導体層と接する領域を有し、
    前記第2の絶縁層は、前記酸化物半導体層と接する領域を有し、
    前記第1の層は、前記第2の層よりも水素の濃度が高い領域を有し、
    前記酸化物半導体層は、前記第2の絶縁層よりも水素の濃度が高い領域であって、且つ、前記第2の層よりも水素の濃度が高い領域を有する、表示装置。
  2. 第1の導電層と、
    前記第1の導電層上に配置された領域を有する第1の絶縁層と、
    前記第1の絶縁層上に配置された領域を有し、かつ、前記第1の絶縁層を介して前記第1の導電層と重なりを有する酸化物半導体層と、
    前記酸化物半導体層上に配置された領域を有し、かつ、前記酸化物半導体層と電気的に接続された第2の導電層と、
    前記酸化物半導体層上に配置された領域を有し、かつ、前記酸化物半導体層と電気的に接続された第3の導電層と、
    前記酸化物半導体層上に配置された領域を有する第2の絶縁層と、を有し、
    前記酸化物半導体層は、トランジスタのチャネル形成領域を有し、
    前記酸化物半導体層は、インジウム、ガリウム及び亜鉛を有し、
    前記第1の絶縁層は、第1の層と、前記第1の層上に配置された第2の層と、を有し、
    前記第1の層は、前記第1の導電層と接する領域を有し、
    前記第2の層は、前記酸化物半導体層と接する領域を有し、
    前記第2の絶縁層は、前記酸化物半導体層と接する領域を有し、
    前記第1の層は、前記第2の層よりも水素の濃度が高い領域を有し、
    前記酸化物半導体層は、前記第2の絶縁層よりも水素の濃度が高い領域であって、且つ、前記第2の層よりも水素の濃度が高い領域を有する、表示装置。
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Family Applications Before (11)

Application Number Title Priority Date Filing Date
JP2010048937A Expired - Fee Related JP5096511B2 (ja) 2009-03-12 2010-03-05 半導体装置の作製方法
JP2012206923A Active JP5635050B2 (ja) 2009-03-12 2012-09-20 半導体装置
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JP2019087004A Active JP6685450B2 (ja) 2009-03-12 2019-04-29 半導体装置
JP2020063636A Active JP6738980B2 (ja) 2009-03-12 2020-03-31 半導体装置
JP2020123773A Active JP6913215B2 (ja) 2009-03-12 2020-07-20 半導体装置
JP2021113976A Active JP7108753B2 (ja) 2009-03-12 2021-07-09 表示装置
JP2022113628A Active JP7335395B2 (ja) 2009-03-12 2022-07-15 表示装置

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Country Link
US (2) US8993386B2 (ja)
EP (1) EP2406826B1 (ja)
JP (12) JP5096511B2 (ja)
KR (7) KR101906751B1 (ja)
CN (1) CN102349158B (ja)
TW (1) TWI525707B (ja)
WO (1) WO2010103935A1 (ja)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090202935A1 (en) * 2008-02-13 2009-08-13 Yoshihiro Moriya Carrier, two-component developer containing carrier and toner, and image forming method
KR101906751B1 (ko) 2009-03-12 2018-10-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
TWI556323B (zh) 2009-03-13 2016-11-01 半導體能源研究所股份有限公司 半導體裝置及該半導體裝置的製造方法
CN104934483B (zh) 2009-09-24 2018-08-10 株式会社半导体能源研究所 半导体元件及其制造方法
WO2011145484A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8441010B2 (en) 2010-07-01 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20120001179A1 (en) * 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102143469B1 (ko) * 2010-07-27 2020-08-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
TWI535032B (zh) * 2011-01-12 2016-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
US8912080B2 (en) 2011-01-12 2014-12-16 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of the semiconductor device
JP5888990B2 (ja) * 2011-01-12 2016-03-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8536571B2 (en) * 2011-01-12 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US20140014951A1 (en) * 2011-01-13 2014-01-16 Sharp Kabushiki Kaisha Semiconductor device
KR101832361B1 (ko) * 2011-01-19 2018-04-16 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP5766467B2 (ja) 2011-03-02 2015-08-19 株式会社東芝 薄膜トランジスタ及びその製造方法、表示装置
TWI541904B (zh) * 2011-03-11 2016-07-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
TWI545652B (zh) 2011-03-25 2016-08-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9012904B2 (en) 2011-03-25 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8956944B2 (en) 2011-03-25 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9219159B2 (en) 2011-03-25 2015-12-22 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film and method for manufacturing semiconductor device
US9960278B2 (en) 2011-04-06 2018-05-01 Yuhei Sato Manufacturing method of semiconductor device
US9478668B2 (en) * 2011-04-13 2016-10-25 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
US20120298998A1 (en) * 2011-05-25 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film, semiconductor device, and method for manufacturing semiconductor device
JP2013201201A (ja) * 2012-03-23 2013-10-03 Toppan Printing Co Ltd 薄膜トランジスタアレイ、薄膜トランジスタアレイ製造方法、画像表示装置
KR20200019269A (ko) 2012-06-29 2020-02-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2014042004A (ja) * 2012-07-26 2014-03-06 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP2015005672A (ja) * 2013-06-21 2015-01-08 出光興産株式会社 酸化物トランジスタ
US9443987B2 (en) 2013-08-23 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102210672B1 (ko) * 2013-11-15 2021-02-04 삼성디스플레이 주식회사 산화물 반도체 소자의 제조 방법 및 산화물 반도체 소자를 포함하는 표시 장치의 제조 방법
US20150155313A1 (en) * 2013-11-29 2015-06-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2016001712A (ja) * 2013-11-29 2016-01-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9991392B2 (en) 2013-12-03 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6537264B2 (ja) * 2013-12-12 2019-07-03 株式会社半導体エネルギー研究所 半導体装置
KR102226601B1 (ko) * 2014-12-02 2021-03-15 삼성디스플레이 주식회사 터치 패널 및 그 제조방법
JP6539123B2 (ja) * 2015-06-18 2019-07-03 キヤノン株式会社 固体撮像装置及びその製造方法ならびにカメラ
KR101753974B1 (ko) 2015-08-26 2017-07-19 충북대학교 산학협력단 프리어닐링 공정을 이용한 산화물 트랜지스터 및 그 제조 방법
US10205008B2 (en) 2016-08-03 2019-02-12 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US10692994B2 (en) 2016-12-23 2020-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
EP3649670A4 (en) * 2017-07-06 2021-07-14 Applied Materials, Inc. PROCESSES FOR FORMING A STACK OF DEPOSITED MULTIPLE SEMICONDUCTOR LAYERS
CN114038759B (zh) * 2021-09-30 2022-09-27 惠科股份有限公司 氧化物薄膜晶体管的制备方法

Family Cites Families (196)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59181573A (ja) 1983-03-31 1984-10-16 Citizen Watch Co Ltd アクテイブ基板形成法
JPS60170972A (ja) 1984-02-15 1985-09-04 Sony Corp 薄膜半導体装置
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS60170972U (ja) 1984-04-20 1985-11-13 住友電装株式会社 クランプ
JPS63104379A (ja) * 1986-10-21 1988-05-09 Sumitomo Metal Ind Ltd 薄膜半導体装置
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater InGaZn↓4O↓7で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2844342B2 (ja) 1989-02-28 1999-01-06 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
FR2647785B1 (fr) 1989-05-31 1991-09-06 Adir Nouveaux derives de la pyrrolidone, leur procede de preparation et les compositions pharmaceutiques les renfermant
JP2585118B2 (ja) 1990-02-06 1997-02-26 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
DE69107101T2 (de) 1990-02-06 1995-05-24 Semiconductor Energy Lab Verfahren zum Herstellen eines Oxydfilms.
JPH0449674A (ja) 1990-06-19 1992-02-19 Nec Corp 薄膜トランジスタ
US5849601A (en) 1990-12-25 1998-12-15 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JPH04302435A (ja) 1991-03-29 1992-10-26 Casio Comput Co Ltd 薄膜トランジスタの製造方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
GB9206086D0 (en) 1992-03-20 1992-05-06 Philips Electronics Uk Ltd Manufacturing electronic devices comprising,e.g.tfts and mims
JP3173854B2 (ja) 1992-03-25 2001-06-04 株式会社半導体エネルギー研究所 薄膜状絶縁ゲイト型半導体装置の作製方法及び作成された半導体装置
US5334855A (en) * 1992-08-24 1994-08-02 Motorola, Inc. Diamond/phosphor polycrystalline led and display
JP3338481B2 (ja) 1992-09-08 2002-10-28 ソニー株式会社 液晶表示装置
JP3173926B2 (ja) 1993-08-12 2001-06-04 株式会社半導体エネルギー研究所 薄膜状絶縁ゲイト型半導体装置の作製方法及びその半導体装置
US5840600A (en) 1994-08-31 1998-11-24 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device and apparatus for treating semiconductor device
JP3359794B2 (ja) * 1994-08-31 2002-12-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとpn接合を形成した金属酸化物半導体装置およびそれらの製造方法
JP2780673B2 (ja) * 1995-06-13 1998-07-30 日本電気株式会社 アクティブマトリクス型液晶表示装置およびその製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
US5817548A (en) 1995-11-10 1998-10-06 Sony Corporation Method for fabricating thin film transistor device
TW384412B (en) 1995-11-17 2000-03-11 Semiconductor Energy Lab Display device
US5847410A (en) 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4149013B2 (ja) * 1996-12-26 2008-09-10 株式会社ルネサステクノロジ 半導体装置
TW367612B (en) 1996-12-26 1999-08-21 Hitachi Ltd Semiconductor device having nonvolatile memory and method of manufacture thereof
JP4170454B2 (ja) 1998-07-24 2008-10-22 Hoya株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
KR100654927B1 (ko) 1999-03-04 2006-12-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그의 제작방법
JP2000330134A (ja) 1999-03-16 2000-11-30 Furontekku:Kk 薄膜トランジスタ基板および液晶表示装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
KR100661825B1 (ko) 1999-12-28 2006-12-27 엘지.필립스 엘시디 주식회사 반사투과형 액정 표시장치의 어레이 기판 및 그의 제조방법
JP2001257350A (ja) 2000-03-08 2001-09-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP3719939B2 (ja) 2000-06-02 2005-11-24 シャープ株式会社 アクティブマトリクス基板およびその製造方法ならびに表示装置および撮像装置
JP4777500B2 (ja) 2000-06-19 2011-09-21 三菱電機株式会社 アレイ基板およびそれを用いた表示装置ならびにアレイ基板の製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
US6757031B2 (en) 2001-02-09 2004-06-29 Prime View International Co., Ltd. Metal contact structure and method for thin film transistor array in liquid crystal display
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002373867A (ja) 2001-06-14 2002-12-26 Idemitsu Kosan Co Ltd 半導体素子用導電性薄膜、半導体素子及びそれらの製造方法
JP4785300B2 (ja) 2001-09-07 2011-10-05 株式会社半導体エネルギー研究所 電気泳動型表示装置、表示装置、及び電子機器
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) * 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP2003179233A (ja) 2001-12-13 2003-06-27 Fuji Xerox Co Ltd 薄膜トランジスタ、及びそれを備えた表示素子
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 LnCuO(S,Se,Te)単結晶薄膜の製造方法
US6885146B2 (en) 2002-03-14 2005-04-26 Semiconductor Energy Laboratory Co., Ltd. Display device comprising substrates, contrast medium and barrier layers between contrast medium and each of substrates
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
CN100371148C (zh) 2002-04-19 2008-02-27 美克司公司 电动订书机
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US7002176B2 (en) 2002-05-31 2006-02-21 Ricoh Company, Ltd. Vertical organic transistor
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US6858464B2 (en) * 2002-06-19 2005-02-22 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing light emitting device
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP4627961B2 (ja) 2002-09-20 2011-02-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP2003248240A (ja) 2002-12-16 2003-09-05 Sharp Corp アクティブマトリクス基板
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
CN1806322A (zh) * 2003-06-20 2006-07-19 夏普株式会社 半导体装置及其制造方法以及电子设备
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
CN101483180B (zh) 2003-07-14 2011-11-16 株式会社半导体能源研究所 液晶显示器件
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
TWI230462B (en) 2003-09-15 2005-04-01 Toppoly Optoelectronics Corp Thin film transistor structure with self-aligned intra-gate
JP4671665B2 (ja) 2003-11-14 2011-04-20 株式会社半導体エネルギー研究所 表示装置の作製方法
US7439086B2 (en) 2003-11-14 2008-10-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing liquid crystal display device
CN100565307C (zh) * 2004-02-13 2009-12-02 株式会社半导体能源研究所 半导体器件及其制备方法,液晶电视系统,和el电视系统
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US20070194379A1 (en) 2004-03-12 2007-08-23 Japan Science And Technology Agency Amorphous Oxide And Thin Film Transistor
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
JP2005285975A (ja) * 2004-03-29 2005-10-13 Seiko Epson Corp 半導体装置及びその製造方法、電気光学装置並びに電子機器
KR100603835B1 (ko) 2004-05-24 2006-07-24 엘지.필립스 엘시디 주식회사 횡전계형 액정표시장치용 어레이 기판
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
JP4754918B2 (ja) 2004-09-30 2011-08-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7872259B2 (en) 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置,電子裝置,和半導體裝置的製造方法
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置,電子裝置,和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP4597805B2 (ja) * 2005-07-29 2010-12-15 パナソニック株式会社 プラズマディスプレイパネル
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機el表示装置およびその製造方法
JP4873528B2 (ja) * 2005-09-02 2012-02-08 財団法人高知県産業振興センター 薄膜トランジスタの製造方法
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5078246B2 (ja) * 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5427340B2 (ja) * 2005-10-14 2014-02-26 株式会社半導体エネルギー研究所 半導体装置
JP2007115808A (ja) 2005-10-19 2007-05-10 Toppan Printing Co Ltd トランジスタ
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101103374B1 (ko) 2005-11-15 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
JP5099740B2 (ja) 2005-12-19 2012-12-19 財団法人高知県産業振興センター 薄膜トランジスタ
KR101229280B1 (ko) 2005-12-28 2013-02-04 삼성디스플레이 주식회사 표시 기판과, 이의 제조 방법 및 이를 구비한 표시 패널
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ZnOフィルム及びこれを用いたTFTの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5015472B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
JP5015471B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ZnO TFT
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5135709B2 (ja) 2006-04-28 2013-02-06 凸版印刷株式会社 薄膜トランジスタ及びその製造方法
JP5235333B2 (ja) 2006-05-26 2013-07-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2007138937A1 (en) 2006-05-26 2007-12-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN101356652B (zh) 2006-06-02 2012-04-18 日本财团法人高知县产业振兴中心 包括由氧化锌构成的氧化物半导体薄膜层的半导体器件及其制造方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Nec液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP5116290B2 (ja) * 2006-11-21 2013-01-09 キヤノン株式会社 薄膜トランジスタの製造方法
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーelディスプレイおよびその製造方法
KR101146574B1 (ko) 2006-12-05 2012-05-16 캐논 가부시끼가이샤 산화물 반도체를 이용한 박막 트랜지스터의 제조방법 및 표시장치
WO2008069255A1 (en) 2006-12-05 2008-06-12 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
JP5105842B2 (ja) 2006-12-05 2012-12-26 キヤノン株式会社 酸化物半導体を用いた表示装置及びその製造方法
KR101363555B1 (ko) * 2006-12-14 2014-02-19 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US7875559B2 (en) 2007-01-09 2011-01-25 Electronics And Telecommunications Research Institute Method of manufacturing P-type ZnO semiconductor layer using atomic layer deposition and thin film transistor including the P-type ZnO semiconductor layer
JP5365007B2 (ja) * 2007-01-25 2013-12-11 凸版印刷株式会社 薄膜トランジスタアレイおよびその製造方法
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP4662075B2 (ja) * 2007-02-02 2011-03-30 株式会社ブリヂストン 薄膜トランジスタ及びその製造方法
KR101312259B1 (ko) 2007-02-09 2013-09-25 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
JP5121254B2 (ja) 2007-02-28 2013-01-16 キヤノン株式会社 薄膜トランジスタおよび表示装置
KR100858088B1 (ko) 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5197058B2 (ja) * 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
WO2008126879A1 (en) 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
JP5215589B2 (ja) 2007-05-11 2013-06-19 キヤノン株式会社 絶縁ゲート型トランジスタ及び表示装置
JP5261979B2 (ja) * 2007-05-16 2013-08-14 凸版印刷株式会社 画像表示装置
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ZnO 계 박막 트랜지스터 및 그 제조방법
JP5339772B2 (ja) * 2007-06-11 2013-11-13 富士フイルム株式会社 電子ディスプレイ
CN101803028B (zh) 2007-08-02 2013-03-13 应用材料公司 利用薄膜半导体材料的薄膜晶体管
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR101412761B1 (ko) * 2008-01-18 2014-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
US8258511B2 (en) * 2008-07-02 2012-09-04 Applied Materials, Inc. Thin film transistors using multiple active channel layers
JP5616038B2 (ja) 2008-07-31 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8945981B2 (en) 2008-07-31 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI577027B (zh) 2008-07-31 2017-04-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI491048B (zh) 2008-07-31 2015-07-01 Semiconductor Energy Lab 半導體裝置
TWI500160B (zh) 2008-08-08 2015-09-11 Semiconductor Energy Lab 半導體裝置及其製造方法
US8129718B2 (en) 2008-08-28 2012-03-06 Canon Kabushiki Kaisha Amorphous oxide semiconductor and thin film transistor using the same
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101999970B1 (ko) 2008-09-19 2019-07-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101906751B1 (ko) 2009-03-12 2018-10-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
TWI556323B (zh) 2009-03-13 2016-11-01 半導體能源研究所股份有限公司 半導體裝置及該半導體裝置的製造方法
JP5663214B2 (ja) 2009-07-03 2015-02-04 株式会社半導体エネルギー研究所 半導体装置の作製方法

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