JPS59181573A - アクテイブ基板形成法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 駆動電極の取り出１一を安定にかつ簡単にするための薄
膜トランジスクアクティブ基板の形成法に関する。

現在実用化されているディスプレイ装置はーブラウン管
（　Ｃ　Ｉ（、　ｉ”　）、液晶（　Ｌ　Ｃ　Ｄ　）、
プラズマ（　Ｐ　Ｏ　Ｐ　）　＋蛍光表示管（＼／　ｌ
・”　Ｉ）　）、発光ダイオード（　’Ｌ　ｌシ１〕）
、電界ルミネセンス（ＩルＬ）等がある。」二へ己のう
ちＣ　Ｉｔ　１’は一高速性、高精細−フルカラー表示
等で他のディスプレイ装置に比べて優れているが、しか
し一占有体積が大きく、高電圧を必要とし、消費電力が
大きいことなどから小型機器、携帯用イ人器への適用に
は大きなネノクになっている。

また口の疲労が問題になりつつある。また１）　０　１
）、Ｖ　Ｉ”　Ｉ）、Ｌ　ｌルＤ、Ｅ　Ｉ，などは、温
域、大面積、低電圧、低消費電力、フルカラー化などの
ナイスプレイ装置の実現には限界がある。これに対しＬ
　Ｃ　Ｉ）は、低電圧、低消費電力てあり、ＣＭＯＳ−
ＩＣとの適合伯もあり、薄型、大面積に適し、フルカラ
ー表示への用能（ａユもある。

しかしＬ　Ｃ　Ｉ）において、太容ｉ，ｊの表示を行う
方式として、単純或は多重マトリクスアドレス方式があ
るが、走査線数が増すとコントラストや応答速度が低下
し、電圧マージン、温度マージンも小さく、視野角依存
性が大きく、表示品位に大きな難点がある。

このようなｌ，　Ｃ　Ｉ）の欠点をなくすために、各画
素にスイノチング素子を対応させ、実効的なデー−ティ
を改善才ろアクティブマトリクスアドレス方式があろ１
、こ０）アクティブマトリクスアドレス方式のスイノチ
ング素子としては、３端子素子（トランジスタ）、２端
子素子（非線形抵抗）がル）リ、スイノチング素子が形
成されている基板がアクティブ基板である。このアクテ
ィブ基板をディスプレイとして利用ずろ場合、スイノチ
ング素ｆ一が基板上に均一かつ安定に形成されろ律が必
要である。スイ′ソチング素子にバラツキがあると表示
もバラツキ、品位をおとしてしまう。

またＪ＋Ｉｉ板は、安価でかつ大面積に渡り、均一かつ
平滑であろｌｌが必要となる。基板としては、ガラス、
セラミツクス或は高分子フィルムが考えられるが、特に
ガラスが自刃と考えセれている。このため、スイノチン
グ素子の形成温度の低温化が必要になる。

以−）二のべたスイノナング素子の均一性、安定１４１
：、形成のし易さ、低温形成等を考えると、薄膜トラン
ジスタが有力となる。尚膜トランジスタに低温で形成さ
れた半導体或は絶縁体を使用した場合、高速で、大電流
を各表示素子に設けられている薄膜トランジスタに供給
できる，駆動回路を形成ずろ事は菓１１シい。そこで、
接続部分に絶縁体と半導体の形成されないアクティブノ
１に板と、駆動回路（周辺回路）との接続が必要になる
。

しかし薄膜トランジスタの場合、ゲ〜１・絶縁体がある
ため，接続部において絶縁体を除去する必要があり、絶
縁体を除去する↓）ｉＶＣより、ガラス面の劣化、１駆
動回路と接続される電極の劣化、酸化膜の形成による接
続抵抗の増加、接続抵抗の不安定１生の増大、表示品質
の低下が起こってくる。同様な事が半導体を除去する場
合にも起こる。

しかし、アクティブマトリクスアドレス方式は。

行（走査）及び列（データ）電極の交点にアクティブ素
子を形成し、アクティブ素子に表示？Ｉ工極を設けて、
行及び列電極て一駆動電圧を印加し、マトリクス表示す
るものである。

つまり、１駆動回路との接続は、行及び列電極であり、
アクティブ基板の一部分を利用すればよく、アクティブ
素子とは、離れた部分でよい。これにより、マスク−（
覆っても、アクティブ素子の特性にニなんら影響をり、
えろ事なく、接続部に接続のために除去しなくてはいけ
ない膜を形成しないですむ。また−各アクティブ素子で
は、ゲート絶縁膜を除去ずろ心安がないため一薄膜トラ
ンジスタの形成工程の絶縁膜を除去する工程が省略でき
ろ。

以上の説明にもとすき本発明は、薄膜トランジスタが能
動素子（アクティブ素子）であるアクディプ基板におい
て、薄膜トランジスタを駆動するための駆動回路と、薄
膜トランジスタの駆動電極との接続部分を、絶縁膜或は
半導体膜を形成ずろ際にマスキングし、薄膜トランジス
タの駆動′電極と１駆動回路との接続部分に絶縁膜或は
半導体膜が形成されない様にする。

本発明は、駆動電極の接続部分の絶縁膜或は半導体膜の
除去が省略でき、絶縁膜或は半導体膜の除去により起こ
る電極の劣化及び接続部の電気的接触の不安定性及びバ
ラツキをな（し、均一かつ鮮明な表示をずろアクティブ
基板が形成でき、かつ、アクティブ基板形成工程も容易
にする方法を提供することを「１的とするものである。

次に、本発明を図面を用いて説明才ろ。

第１図はｍ＝般的な薄膜トランジスタの代表的な構造を
示す断面図である。アクティブ基板をろ過型の表示装荷
に用いる場合、或は、薄膜ｌ・ランジスタの活性領域に
光かあたる場合、光により薄膜トランジスタの光リーク
が起こり、素子の駆動能力が光があたらない場合と比較
１−で低下してしまう。そこて、活性領域に光があたら
ない様に光シールド膜も形成した例を第１図に示しであ
る。

第１図において、第１図へがバノクゲートスタノガ型薄
膜トランジスタである。第１図１３が）くソクケートコ
グラナー型藺膜トランジスタである。第１図Ｃがフロン
トゲートスタノガ型薄膜トランジスタである。第１図１
〕がフロントゲ−トコプラナ−型薄膜トランジスタであ
る。

第１図Ａより第１　［＆Ｊ　Ｄはそれぞれ薄膜トランジ
スタの構成要素は同じで、各構成要素の位置が違ってい
る。例えばバソクゲー　１・型とフロントゲート型ヲ比
べた場合、ゲートの位置が違う様に、第１図へより第１
図１）はそれぞれ各構成要素の位置が違っているが各構
成要素は同じなので、各構成要素の番号は同じにしであ
る。

第１図において−１は基板（ガラス、セラミックス、高
分子膜）であり、２は、ゲート′改極（へ拓、ＮｉＣ＋
、）〜７．Ａｕ−Ｗ、Ｎｉ、Ｃｒ−透明電極等）であり
、６は表示電極（透明電極、Ａｕ−７＼ｇ等）てあり、
４はゲート絶縁体（ＳｉＯ２、Ｓ　＋　３　Ｎ　４　、
　Ａ　ｌ　２０：Ｉ、Ｔａ２Ｏ，等）であり、５は半導
体（Ｓｉ、１’ｃ、ＧａＡｓ、Ｃｄ５（：ｄｓｃ、Ｇｅ
等）であり、６はソース及びドレイン電極（Ａｌ’、　
Ｎ　ｉ、　Ｍ　ｏ−Ａ　ｕ、透明電極等）であり、７ば
バンシベーション膜及び、光シールドマスクの層間絶縁
膜（Ｓ　ｉ　０２、Ｓ　ｉｌＮ、、Ａ１２０ａ、ポリイ
ミド等）であり、８は光シールド用のマスク（金属）で
ある。第１図Ａ及び第１図１３では、ゲー［・電極２が
、ゲート絶縁体４及び、半導体５の下層にあるため、駆
動回路との接続部に、ゲート絶縁体４及び、半導体５の
形成時にマスクなずろ。第４図Ｃ及び第１図りでは一ソ
ース及びドレイン’ＩＩ：　Ｉ！　６か、ゲート絶縁体
４の下層にあろため一駆動回路との接続部に、ゲート絶
縁体４の形成時にマスクをする。

第２図は、一般的なＭ行、Ｎ列の一ントリクス力式の一
例を示す回路図である。行電極と列電極の各交点には、
マトリクス要素として、トラン２・スタ′［゛と表示要
素Ｃが配置されている、マトリクス方式の場合、第２図
２０に示すように、一部分をマスクで覆う事により、駆
動回路との接続部ができる。また、各交点のマトリクス
要素と離れた場所に設置できろ。

第３図は、バックゲート型薄膜トランジスタへ本発明を
利用した工程を説明ずろための断面図である。

第３図Ａは、基板６０（ガラス、セラミックス等）上に
、ゲート電極６１（（猶、Ｎｉ＝Ｍｏ、ＮｉＣｒ、Ｉ　
ｉ’　Ｏ、ＡＩ等）を形成した図である。第３図１１３
は、ゲート電極６１をパターニングした図である。

第３図１３の２９は、ゲート電極の一部であり、駆動回
路との接続部である。第３図Ｃは、駆動回路との接続部
２９をマスク６６（ステンレス、ｉ’　＞Ｊ　）で覆℃
・、ケート絶縁膜３２（ｓｉｏ□−Ｓｉ３Ｎイ、ＡＩＪ
２０．、ｉ”　；＋　２　（八等）を形成した図である
。マスク６６の部分ＶＣｈよ、ゲート絶縁膜６２は形成
されてい７．【い。第：３図１９は、駆動回路との接続
部２９をマスク６６（ステンレス、Ｔ　ａ　等）で覆い
、半導体膜３４　（Ｓ　＋−Ｃ”＋ｃ−ＣｄＳ等）を形
成した図である。マスク６６で核われた部分にＱ土、半
導体膜６４目、形成されて（・なり・。第３図Ｅは、半
導体膜ろ４をバターニングした図である。卯：３図１２
は−）−ス及びドレイン”市１ｉＫ　３６　（Ａ６、Ｃ
ｒ、Ｎ１、Ｎ　ｉ　Ｃｒ、ｉＶｆ　＋１、ｌ　ｉ”　Ｏ
等）を形成した図である。第３１ノｌ　Ｃｉ　ｔ−主、
ノース及びトレイン電極６６をノくターニングした図で
ある。第３図ト１は１．］、枢動回路との接続部２９を
マスク６８（ステンレ、スー１”　ａ　　）　−（覆い
、表７Ｆ電極３７　（Ｉ　ｉ”　Ｏ、ネサ膜−へＵ等）
を形成した図である。マスク６８て覆われた部分には、
表示電極は形成されていない。第３図１は、表示電極６
７をバターニングした図である。第３図Ｊば、１駆動回
路との接続部２９をマスク４０（ステンレス＋　Ｔａ　
等）　テｆｆｔい、ノ＜ノシヘ−ジョン膜及びソース−
ドレイン電イタと光７−ルト膜との層間絶縁ｊ摸であろ
絶柄冒１３３９　（５ｉｎ２、Ｓｌ、・Ｎ４、Ａ４２０
．、、高分子膜等）を形成（〜だ図である。マスク４０
で覆われた部分には絶縁膜６９（」形成されていない。

絶縁膜６９を形Ｊｉ’ｊ才ろ際に、〕−ス或（土Ｉ・レ
イン電極の一部で゛−駆４σ１回路との接わ゛じ部上に
マスクを覆い、絶縁膜６９か形成されなく　Ｌ、　ｒｌ
−８これにより絶縁膜６９のバターニングが不安に二な
ろ。第３図１〜は、駆動回路との１ｄｈ”１；部２９を
マスク４２（ステンレス、ｉ”　；１等）で覆い、光シ
ールド月’Ｊ−４１Ｃ１〜１−Ｃｒ、Ｎｉ、Ｎ　＋　Ｃ
ｒｌ、Ｎ１０、Ａｕ）を形成した図である。マスク４２
で覆われた部分りこしＪ、毘シールド膜４１は形成され
て℃・ない。第３図１゜は、光シールド膜４１をバター
ニングした図てあり、薄膜トランジスタアクティブ基板
である。第３図へ１は、薄膜トランジスタ了クチイブ基
板な用（・だ液晶表示装置の例である。薄膜アクティブ
ノＩＶ板は、対向電極４５　（１’］”　０、ネサ膜−
Ａｔ＋等）を有する対向基板４４（ガラス、セラミック
スｌ′、Ｇ・）にある間隔で配置され、シーリング剤４
６（ｊ−ボギシ樹脂）で固定されている。シーリングさ
れた内部には液晶４３　（Ｔ　Ｎ、　Ｇ１１．Ｉ）　８
吋）が注入されている。ゲート電極の一部分２９（・土
、駆動回路とワイヤー４７（〕＼Ｕ、Δｌ）で接続され
ている。

接続の仕方ば、ワイヤー、導電ゴム、筒分子ノート等が
ある。各液晶により、配向膜、反射膜或は、偏光板が必
要（Ｃなるが、図では省略した。

以−にの実施例からも明らかな如（、本発明は、バノク
ゲ−１・型薄膜ｌ・ランジスタを各表示素子に能動素子
として設けているアクティブマトリクス表示基板では、
ゲート′Ｉ′Ｉｉ極とゲート電極にｊ駆動信号を印加す
るための駆動回路との接続部分にマスクを置ぎ、接続部
分に絶縁膜が形成されない様にずろ。

又、フロントゲ−１−型薄膜トランジスタが能動素子で
あるアクティブマトリクス表示基板では、ソース或Ｑ」
ドレイン電極と、ソース或はドレイン電極に駆動信号を
印加ずろための駆動回路との接にう１；部分にマスクを
置き、接続部分に絶縁膜が形成されない様にずろ。

又、バノクゲー　ト型薄ｊ換トう／ジスタが能動素子で
あるアクティブマドＩＪクス表示基板では、・′・−１
・電極とゲート電極に駆動イＢ＠を印加するための駆動
回路との接続部分眞マスクを置き一１妾続部分に半導体
膜が形成されなし・様Ｋｉる。

又、フロントゲートスタッカ型Ｑ　ｌｌＧ４　＋−シン
ジスタが能動素子であるアクティブマトリクス表示基板
では、ソース或はドレイン電極と、ソース或ばｌ−レイ
ン電極に駆動信号を印加ずろための駆動回路との接続部
分にマスクを置き、接続部分に半導体膜が形成されない
様にする。

又、バックゲート型１ｊｒ：膜トランジスタか能・助素
子であるアクティブマトリクス表示基板では−ゲート電
極とゲート電極に駆動信号を印加するだめの１駆動回路
との接続部分にマスクを置き、接続部分に絶縁膜及び半
導体膜が形成されない様にする。

これにより、各接続部分の電極上に形成されて、除去す
る必要がある膜の除去が不要に１より、除去により起こ
る電極の劣化、電気的接触の不安定１イ］・及び接続抵
抗のバラツギがなぐなり、従って、表示バラツギ及び表
示の欠陥がなくフ、（す、表示品ｐＪσ−）向上ができ
ろ。また、ｍｌ摸トランジスタの製ｊ青工程も簡単にす
る牛ができろ。

【図面の簡単な説明】

第１図Ａから第１図りは、それぞれ一般的なン坊膜トラ
ンジスタの構造を示す断面図、第２図は、一般的な薄膜
トランジスクを用いたアクティブ表不装置の回路図〜第
３図１＼かも第３図へ・１は、不発明を利用した液晶ア
クティブ表示装置の工程を河くず断面図である。 １・・・・基板、２・・・・ゲート電極−６・・・表示
電極−４・・・・・・ケート絶縁体−５・・・・・・半
導体、６・・・・・ソース、ドレイン−極−２０・・・
・・・駆動回路との接続部分、６０・・・・・・基板、
４４・・・・・・対向基板、４５・・・・対向電極、４
６・・・・液晶、４６・・・・・・シーリンク剤、 ４７・・・・・駆動回路との接続リード線。 第１図 第３図

Claims (4)

【特許請求の範囲】
1. （１）基板」二に形成されたゲート電極と、該ゲート電
   極」二に形成された絶縁膜及び半導体膜及Ｏ・、ソース
   或はトンイン電極から成るバックゲート型薄膜トランジ
   スタを各表示素子に有するマドｌ）クス表示基板におい
   て、該絶縁膜を形成する際に、ゲート電、極と、尚膜ト
   ランジスタを駆動する駆動信号をゲート電極に印加する
   だめの、駆動回路との接続部をマスクで覆い一該ゲート
   電極と該駆動回路との接続部以外に絶縁膜が形成される
   工程を有する事を特徴どずろアクティブ基板形成法。
2. （２）基板上に形成されたソース或はドレイン電極と、
   該ソース或はトレイン電極上に形成された絶縁膜及び半
   導体膜及びゲート電極から成るフロントゲート型薄膜ト
   ランジスタを各表示素子に有ずろ７１リクス表示基板に
   おいて、該絶縁膜を形成ずろ際に、ソース或はドレイン
   電極と、薄膜トランジスタを、１駆動するための駆動信
   号なノーニス或：″ｌ、ドレイン電極に印加するだめの
   １駆動回路との接続部をマスクで覆い、該ソース或ば−
   ドレイン電極と該駆動回路との接続部以外に絶縁膜が形
   成さｈる工程を有する事を特徴とずろアクテイフ゛基板
   形成法。
3. （３）基板上に形成されたゲート電極とへ該グーｌ−電
   極上に形成さ」ｔた絶縁膜及び半導体膜及び、ノース或
   はトンイン電極から成る・くツクケート型（ハノクゲー
   トスタノガ型及υ・）くノクケートコフ゛ラナー型）薄
   膜トランジスタを各表示素子に有するマトリクス表示基
   板に：ｔ６い−（、該半導体膜を形成ずろ際に、グーｌ
   −電極と、薄膜トランジスタをｊ駆動する駆動信号をゲ
   ート電極に印加するためσｐ駆動回路との接続部をマス
   クで覆い、該ゲート電極と該駆動回路との接続部以外に
   半導体膜が形成されろ］二程を有する事を特徴と才ろア
   クテイフ゛基板形成法。
4. （４）基板上に形成されたソース或はドレイン電極と、
   該ソース或はドレイン電極上に形成さＦｌ、た絶縁膜及
   び半導体膜及び、ゲート電極から成るフロントゲートス
   タノガ型薄膜トランジスタを各表示素子に有ずろ７トリ
   クス表示基板において、該半導体膜を形成する際に、ソ
   ース或はドレイン電極と、薄膜トランジスタを駆動する
   ための駆動（８号をソース或はトレイン電極に印加ずろ
   ための駆動回路との接続部をマスつて農い、該ソース或
   はドレイン′電極と該駆動回路との接続部以外に半導体
   膜が形成されている工程を有する事を特徴とするアクテ
   ィブ基板形成法。