JP2003203918A - 半導体装置の作製方法 - Google Patents

半導体装置の作製方法

Info

Publication number
JP2003203918A
JP2003203918A JP2001401281A JP2001401281A JP2003203918A JP 2003203918 A JP2003203918 A JP 2003203918A JP 2001401281 A JP2001401281 A JP 2001401281A JP 2001401281 A JP2001401281 A JP 2001401281A JP 2003203918 A JP2003203918 A JP 2003203918A
Authority
JP
Japan
Prior art keywords
island
laser
film
semiconductor
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001401281A
Other languages
English (en)
Other versions
JP4030758B2 (ja
JP2003203918A5 (ja
Inventor
Munehiro Asami
宗広 浅見
Chiho Kokubo
千穂 小久保
Aiko Shiga
愛子 志賀
Atsuo Isobe
敦生 磯部
Hiroshi Shibata
寛 柴田
Shunpei Yamazaki
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2001401281A priority Critical patent/JP4030758B2/ja
Priority to US10/330,019 priority patent/US6911358B2/en
Publication of JP2003203918A publication Critical patent/JP2003203918A/ja
Priority to US11/159,278 priority patent/US7129121B2/en
Publication of JP2003203918A5 publication Critical patent/JP2003203918A5/ja
Priority to US11/514,973 priority patent/US7635883B2/en
Application granted granted Critical
Publication of JP4030758B2 publication Critical patent/JP4030758B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02683—Continuous wave laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02425—Conductive materials, e.g. metallic silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02609—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02678—Beam shaping, e.g. using a mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686—Pulsed laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02691—Scanning of a beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1281—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor by using structural features to control crystal growth, e.g. placement of grain filters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1285—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using control of the annealing or irradiation parameters, e.g. using different scanning direction or intensity for different transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Optics & Photonics (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

(57)【要約】 （修正有） 【課題】ポリシリコンを用いてＴＦＴを作製したとき
に、同じサイズのＴＦＴを作製したとしても、電気的特
性が異なる場合が生じる。 【解決手段】 本発明は、絶縁表面を有する基板上に非
晶質半導体を形成し、前記非晶質半導体をパターニング
して、複数の第１の島状半導体を形成し、複数の前記第
１の島状半導体に線状に集光されたレーザ光を前記基板
に対して相対的に走査しつつ照射し、複数の前記第１の
島状半導体を結晶化し、結晶化された複数の前記第１の
島状半導体をパターニングして、複数の第２の島状半導
体を形成し、複数の前記第２の島状半導体を用いて複数
のトランジスタを形成し、複数の前記トランジスタのう
ち所定の数の前記トランジスタを用いて単位回路を形成
する半導体装置の作製方法であって、前記所定の数の前
記トランジスタに用いられる前記第２の島状半導体は、
それぞれ異なる前記第１の島状半導体から形成されるこ
とを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その作製方法の技術に関する。
【０００２】
【従来の技術】近年、ガラス基板などの絶縁体上に形成
された非晶質半導体層を結晶化させ、結晶質半導体層を
得て、当該結晶質半導体層を活性層とした薄膜トランジ
スタ(以下、ＴＦＴと表記)を形成する技術が広く用いら
れており、その電気的特性も著しく向上してきている。
【０００３】その結果、従来ではＩＣ等を用いて、外付
けで実装されていた信号処理回路を、ＴＦＴを用いて形
成することが可能となったため、基板上に画素部と駆動
回路とを一体形成した表示装置が実現した。前記表示装
置は、部品点数の減少により、小型・軽量であり、さら
に製造コストの大幅な削減を可能とするため、最近では
広く研究、開発が進められている。
【０００４】
【発明が解決しようとする課題】トランジスタを用いて
形成される代表的な回路として、オペアンプや差動増幅
回路等がある。ここで、図１０（Ａ）にカレントミラー
回路を示し、図１０（Ｂ）には前記カレントミラー回路
の実際の基板上でのレイアウト例を示す。また図１０
（Ｃ）には差動増幅回路を示し、図１０（Ｄ）には前記
差動増幅回路の実際の基板上でのレイアウト例を示す。
【０００５】図１０（Ａ）に示すように、カレントミラ
ー回路は、２つのトランジスタを有している。そして、
トランジスタ２０１を流れるドレイン電流Ｉ1と、トラ
ンジスタ２０２を流れるドレイン電流Ｉ2とが等しいこ
とが必要となる。つまり、カレントミラー回路において
は、トランジスタ２０１とトランジスタ２０２との特性
が等しいことが動作の前提となっている。その結果、両
トランジスタの電気的特性にばらつきがある場合、Ｉ1
＝Ｉ2とは必ずしもならないため、回路として機能しな
い。よって、多くの場合において、カレントミラー回路
を構成するトランジスタは、そのチャネル長やチャネル
幅等が等しいものを用いて構成される。
【０００６】次いで、図１０（Ｃ）に示すように、差動
増幅回路は、カレントミラー回路を能動負荷として有し
ている。この回路は、入力端(Ｉｎ1、Ｉｎ2)にそれぞれ
異なる電位が与えられたとき、前述のカレントミラー回
路によってＩ1＝Ｉ2＋Ｉ3となることを利用し、出力端
(Ｏｕｔ)より、Ｉｎ1、Ｉｎ2に入力された信号の電位差
を増幅した波形を取り出すことが出来る回路である。こ
の回路もまた、ＴＦＴ２１１〜２１４の電気的特性が等
しいことが前提となっている。
【０００７】つまり、図１０（Ａ）（Ｂ）に示したカレ
ントミラー回路と、図１０（Ｃ）（Ｄ）に示す差動増幅
回路においては、構成する複数のＴＦＴが素子整合性を
有することが必要となる。しかし実際には、p-SiTFT
は、半導体層に多数の結晶粒が集まって形成されてお
り、それぞれの結晶状態は良好であっても、結晶粒同士
の境界(粒界)においては配向が異なっているなどの理由
で、電気的特性が劣ってしまう。つまり、p-SiTFTにお
いてはこの粒界が活性層中に多く含まれており、さらに
粒界の数や隣接した結晶粒同士の配向の違いにより、そ
の電気的特性に差が生ずる場合がある。つまり、同じサ
イズのＴＦＴを作製し、かつ各電極に同様な電圧を印加
した場合にも、電流値等がばらついてしまう場合があ
る。
【０００８】本発明は、上記の問題点を鑑みてなされた
ものであり、前述のカレントミラー回路のように、複数
のＴＦＴが整合性を必要とする回路において、前記回路
ごとの電気的特性のバラツキの影響を抑制した半導体装
置を提供することを課題とする。
【０００９】
【課題を解決するための手段】本発明の半導体装置の作
製方法は、絶縁表面を有する基板上に非晶質半導体を形
成し、前記非晶質半導体を所望の形状にパターニングし
て、複数の第１の島状半導体を形成し、複数の前記第１
の島状半導体に線状に集光されたレーザ光を前記基板に
対して相対的に走査しつつ照射し、複数の前記第１の島
状半導体を結晶化し、結晶化された複数の前記第１の島
状半導体を所望の形状にパターニングして、複数の第２
の島状半導体を形成し、複数の前記第２の島状半導体を
用いて複数のトランジスタを形成し、複数の前記トラン
ジスタのうち所定の数の前記トランジスタを用いて単位
回路を形成する半導体装置の作製方法であって、前記所
定の数の前記トランジスタに用いられる前記第２の島状
半導体は、それぞれ異なる前記第１の島状半導体から形
成されることを特徴としている。
【００１０】本発明の半導体装置の作製方法は、絶縁表
面を有する基板上に非晶質半導体を形成し、前記非晶質
半導体上に金属含有層を形成し、熱処理により第１の結
晶質半導体を形成し、前記第１の結晶質半導体を所望の
形状にパターニングして、複数の第１の島状半導体を形
成し、複数の前記第１の島状半導体に線状に集光された
レーザ光を前記基板に対して相対的に走査しつつ照射
し、第２の結晶質半導体でなる複数の前記第１の島状半
導体を形成し、前記第２の結晶質半導体でなる複数の前
記第１の島状半導体を所望の形状にパターニングして、
複数の第２の島状半導体を形成し、複数の前記第２の島
状半導体を用いて複数のトランジスタを形成し、前記複
数のトランジスタのうち所定の数の前記トランジスタを
用いて単位回路を形成する半導体装置の作製方法であっ
て、前記所定の数の前記トランジスタに用いられる前記
第２の島状半導体は、それぞれ異なる前記第１の島状半
導体から形成されることを特徴としている。
【００１１】
【発明の実施の形態】（実施の形態１）本発明の一実施
形態を、図３〜図５を用いて説明する。図３、４には、
本発明の半導体装置の作製方法を示しており、図３
（Ａ）（Ｂ）、図４（Ａ）（Ｂ）には、左側に斜視図、
右側に上面図を示す。また図５（Ａ）〜（Ｆ）には、本
発明の半導体装置の作製方法を簡単に示している。
【００１２】基板１０１上に、半導体１０２を形成する
(図３(Ａ))。なお、基板１０１としては、半導体装置の
作製を通じての処理温度に耐えうる材質のものであれば
良く、例えば石英基板、シリコン基板、バリウムホウケ
イ酸ガラスあるいはアルミノホウケイ酸ガラス等の無ア
ルカリガラス基板、金属基板の表面に絶縁膜を形成した
基板等を用いることが出来る。また、処理温度に耐えう
る程度の耐熱性を有するプラスチック基板であっても良
い。
【００１３】なお、基板１０１と半導体１０２との間に
は、基板１０１に含まれるアルカリ金属等の不純物によ
る半導体１０２の汚染を防ぐための下地膜を、絶縁膜等
によって形成しても良い。また、半導体１０２は、公知
の技術(スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法
等)を用いて成膜すれば良い。また、半導体１０２は、
非晶質半導体であっても良いし、微結晶半導体、多結晶
半導体であっても良い。
【００１４】続いて、半導体１０２をパターニングし
て、アライメントマーカー１０３と、第１の島状半導体
１０４を形成する(図３(Ｂ))。なお本発明においては、
前記基板１０１上には、複数個の第１の島状半導体１０
４が並列に配置される。第１の島状半導体１０４は、先
の尖った凸端部を１つ又は複数有する。そしてレーザ光
は、前記１つ又は複数の凸端部から、それに対向する他
端部にかけて走査される。つまり、第１の島状半導体１
０４において、レーザ光は凸端部に最初に達する。そし
て本実施の形態では、前記凸端部をａ点と称する。なお
本発明では、複数個の第１の島状半導体は、縦方向には
並列に配置される。さらに、横方向には複数の第１の島
状半導体の凸端部（ａ点）が整列しないように、少しず
らして配置される（図３（Ｂ））。なお、アライメント
マーカー１０３、第１の島状半導体１０４の形状につい
ては、図３(Ｂ)に示す形状に限定しない。
【００１５】続いて、図４(Ａ)に示すように、アライメ
ントマーカー１０３を元に、レーザ照射位置を決定し、
第１の島状半導体１０４にレーザ光１０６を照射するこ
とによって、第１の島状半導体１０４を結晶化する。こ
こで、第１の島状半導体を形成する半導体があらかじめ
ある程度結晶化が進んでいる場合、このレーザ照射工程
により、その結晶性がより高められる。ここでは、レー
ザ光はスリット(図示せず)によってエネルギー密度が低
い領域を遮蔽し、この領域のレーザ光が半導体に当たら
ないようにしている。エネルギー密度の低いレーザ光が
半導体に照射されて結晶化すると、その結晶粒は０．１
[μm]程度もしくはそれ以下の微結晶粒となってしま
い、そのような結晶性半導体では優れた電気的特性が得
られないためである。エネルギー密度が十分か否かは、
半導体において、所望の結晶粒が得られるか否かで判断
され、設計者が適宜判断すれば良い。よって、設計者に
とって結晶性が十分でないと判断される場合、そのとき
のエネルギー密度は低いと判断される。
【００１６】レーザ光のエネルギー密度は、スリットを
介して得られたレーザ光スポットの端部近傍において低
くなっているため、照射端部近傍においては結晶粒が小
さく、結晶の粒界に沿って突起した部分(リッジ)が出現
する。そのため、レーザ光スポットの軌跡(図４(Ａ)に
点線で表記)と、第１の島状半導体１０４が重ならない
ようにする。最低限、第１の島状半導体１０４より、後
に形成される第２の島状半導体の領域(図４(Ａ)、第１
の島状半導体１０４中に点線で表記)が、前記レーザ光
スポットの軌跡と重ならないようにする。
【００１７】なお、第１の島状半導体にレーザ照射を行
う際、レーザ光スポットが第１の島状半導体の端部に達
したときに、レーザ光スポットと第１の島状半導体と
が、基板の表面もしくは裏面から見て１点で接するよう
に、レーザ光の走査方向もしくは第１の島状半導体の形
状を決定している。図４(Ａ)において、第１の島状半導
体１０４はそれぞれ凸端部（ａ点）で最初にレーザ光ス
ポットと接する。このように、１つの接点よりレーザ光
の照射が開始され、結晶化されると、当該接点を含めた
近傍より(１００)配向面を有する結晶が成長していく。
よって最終的に、第１の島状半導体内では(１００)配向
面の率が高くなる。すなわち、各結晶粒が等しい配向面
を有するため、粒界近傍での電子もしくはホールの移動
がスムーズに行われ、よってこのような結晶性半導体
は、大変良好な電界効果移動度を有する。
【００１８】本発明においては、第１の島状半導体１０
４からは、複数の第２の島状半導体が形成される。本明
細書では一例として、図３、４に示した第１の島状半導
体１０４から３つの第２の島状半導体１０５が形成され
るとする。そして、３つの前記第２の島状半導体１０５
を凸端部（ａ点）に近い順に第２の島状半導体Ａ、第２
の島状半導体Ｂ、第２の島状半導体Ｃと称する。そうす
ると、第１の島状半導体１０４においては、凸端部（ａ
点）から結晶化が開始されるため、第２の島状半導体Ａ
〜Ｃの結晶性は異なってしまう。言い換えると、第２の
島状半導体の電気的特性は、凸端部（ａ点）からの距離
に依存することになる。そこで本発明では、第２の島状
半導体Ａ〜Ｃから構成される回路特性のバラツキを抑制
するために、以下のような手段を講じている。
【００１９】本発明では、複数個の第１の島状半導体
は、縦方向には並列に配置される。また、横方向には複
数の第１の島状半導体のａ点が整列しないように、少し
ずらして配置される。そしてここでは仮に、それぞれ異
なる第１の島状半導体から形成された３つの第２の島状
半導体を用いて単位回路を形成されるとする。このよう
な場合においては、前記３つの第１の島状半導体におい
て、１つの第１の島状半導体からは第２の島状半導体Ａ
に相当する部分、１つの第１の島状半導体からは第２の
島状半導体Ｂに相当する部分、１つの第１の島状半導体
からは第２の島状半導体Ｃに相当する部分が横方向に整
列して配置されるようにする。
【００２０】なお本明細書において、単位回路とは、複
数のトランジスタが電気的に接続された回路のことを示
す。代表的には、複数のトランジスタが並列に接続さ
れ、且つ電気的に接続された回路のことを示す。そして
例えば、アナログスイッチ、電流源、カレントミラー回
路、差動増幅回路、オペアンプ回路などが単位回路に相
当する。
【００２１】続いて、図４(Ｂ)に示すように、結晶化さ
れた第１の島状半導体１０４をパターニングすることに
よって、所望の形状の第２の島状半導体１０５を形成す
る。ここで、第２の島状半導体１０５は、第１の島状半
導体の端部近傍を避け、良好な結晶性が得られている第
１の島状半導体の中心近傍の領域を用いているのが望ま
しい。なお、マーカー１０３は、後の工程(ゲート電極
形成、配線形成等)にて用いるマスクのアライメントに
用いるために残しておいても良い。
【００２２】そして本発明では、３つの第１の島状半導
体１０４において、１つの第１の島状半導体からは第２
の島状半導体Ａに相当する部分、１つの第１の島状半導
体からは第２の島状半導体Ｂに相当する部分、１つの第
１の島状半導体からは第２の島状半導体Ｃに相当する部
分とを用いて単位回路を形成する。
【００２３】本発明では、単位回路を構成する複数の第
２の島状半導体が、それぞれ異なる第１の島状半導体か
ら形成される。そして、第２の島状半導体を３つ用いて
単位回路を構成すると仮定すると、前記３つの第２の島
状半導体は、それぞれが凸端部（ａ点）からの距離が異
なるように設定する。そうすることによって、第２の島
状半導体の特性バラツキを平均化することが出来る。そ
の結果、単位回路ごとの特性の均一化をはかることが出
来る。
【００２４】以上までの工程を簡単に図示したものを図
５(Ａ)〜(Ｄ)に示す。なお本発明では、第１の島状半導
体３０２から複数の第２の島状半導体３０６が形成され
る。しかし、図５（Ａ）〜（Ｄ）では簡単のため、第１
の島状半導体３０２より、１つの第２の島状半導体３０
６が形成された場合を示している。
【００２５】第２の島状半導体３０６では、ゲート電極
３０７、ソース・ドレイン配線３０８、３０９がそれぞ
れ形成されて、ＴＦＴとなる。図５(Ｅ)において、Ａ−
Ａ'における断面図を図５(Ｆ)に示す。
【００２６】本発明では、半導体に照射するレーザとし
て、公知のレーザを用いることが出来る。レーザは、パ
ルス発振または連続発振の気体レーザもしくは固体レー
ザを用いることが出来る。気体レーザとして、エキシマ
レーザ、Ａｒレーザ、Ｋｒレーザ等があり、固体レーザ
として、ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレー
ザ、ＹＡＬＯ3レーザ、ガラスレーザ、ルビーレーザ、
アレキサンドライドレーザ、Ｔｉ：サファイアレーザ等
が挙げられる。また、固体レーザとしては、Ｃｒ、Ｎ
ｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、ＮｉまたはＴｍがドーピ
ングされたＹＡＧ、ＹＶＯ4、ＹＬＦ、ＹＡＬＯ3等の結
晶を用いたレーザが適用される。当該レーザの基本波は
ドーピングする材料によって異なり、１[μm]前後の基
本波を有するレーザ光が得られる。基本波に対する高調
波は、非線形光学素子を用いることで得られる。さら
に、固体レーザより発せられた赤外レーザ光を非線形光
学素子でグリーンレーザ光に変換後、さらに別の非線形
光学素子によって得られる紫外レーザ光を用いることが
出来る。
【００２７】また本発明では、ビームスポットの幅は、
第１の島状半導体または第２の島状半導体のサイズによ
って適宜変えることができる。例えば、電流を比較的多
く流すことが望まれる駆動回路のＴＦＴは、チャネル幅
が大きく、よって第２の島状半導体のサイズも画素部に
比べて大きい傾向にある。そこで、２通りのサイズの第
１の島状半導体に、スリットの幅を変えてレーザ光を走
査する場合について図１１を用いて説明する。
【００２８】図１１（Ａ）に、走査方向と垂直な方向に
おける第１の島状半導体の長さが短い場合を、図１１
（Ｂ）に走査方向と垂直な方向における第１の島状半導
体の長さが長い場合の、レーザ光の走査する部分と、第
１の島状半導体との関係を示す。
【００２９】図１１（Ａ）におけるスポット１９０１の
幅をＷ1、図１１（Ｂ）におけるスポット１９０２の幅
をＷ2とすると、Ｗ1＜Ｗ2となる。もちろん、スポット
の幅はこれに限られず、第１の島状半導体の間の走査方
向と垂直な方向における間隔に余裕がある場合は、自由
にその幅を設定することができる。
【００３０】なお本発明では、図１１（Ａ）（Ｂ）に示
すように、レーザ光を基板全面に照射するのではなく、
第１の島状半導体の部分を最低限結晶化できるようにス
ポットを走査する。基板全面を照射するのではなく、第
１の島状半導体が結晶化できるように必要最低限の部分
にレーザ光が照射されるので、１枚の基板にかかる処理
時間を抑えることができ、基板処理の効率を高めること
ができる。
【００３１】（実施の形態２）本実施の形態では、実施
の形態１とは異なる実施の形態として、グラフォエピタ
キシの原理を応用した半導体装置の作製方法について、
図１、２を用いて説明する。
【００３２】グラフォエピタキシの基本原理は、育成す
る結晶の持っている表面エネルギーの異方性を利用した
ものである。なお表面エネルギーの異方性とは、例え
ば、塩の結晶を溶液から成長させると正六面体になる性
質のことを指し、ＳＯＩ構造の場合では、SiO2とSiとの
界面エネルギーの異方性となることを指す。
【００３３】図１（Ａ）において、１０は基板である。
基板１０は、半導体装置の作製を通じての処理温度に耐
えうる材質のものであれば良く、例えば石英基板、シリ
コン基板、バリウムホウケイ酸ガラスあるいはアルミノ
ホウケイ酸ガラス等の無アルカリガラス基板、金属基板
の表面に絶縁膜を形成した基板等を用いることが出来
る。また、処理温度に耐えうる程度の耐熱性を有するプ
ラスチック基板であっても良い。
【００３４】次いで、基板１０上に絶縁膜１１を形成す
る。絶縁膜１１は、酸化珪素膜、窒化珪素膜又は酸化窒
化珪素膜などの絶縁膜から形成される。図１（Ｂ）に示
すように、絶縁膜１１は規則的な凸凹のパターンが形成
されるようにする。言い換えると、絶縁膜１１は、規則
的に凹部と凸部とが繰り返される形状にする。
【００３５】続いて、絶縁膜１１上に半導体膜１２を形
成する。半導体膜１２は、凸凹の形状を有する絶縁膜１
１上に形成される。その結果、図１（Ｃ）に示すよう
に、半導体膜１２も凸凹の形状を有する。
【００３６】上記のような状態において、半導体膜１２
にレーザ光を照射する。そうすると、半導体膜１２は、
図１（Ｃ）に示すような面配向を有する結晶を形成す
る。より具体的には、基板１０の表面に対して垂直な溝
を形成すると、溝の側面と底面または上面とにＳｉが接
するため、それぞれの面に接するＳｉの（１００）面お
よびそれと等価の（０１０）、（００１）面が接するよ
うに再配列する。このため、基板と垂直な方位および平
行な面内方位とが揃った単結晶が成長することになる。
【００３７】なお本実施の形態の半導体装置の作製方法
は、実施の形態１において図３〜図５を用いて説明した
半導体装置の作製方法と組み合わせてもよい。そのとき
には、図２（Ａ）に示すように、基板１０上に凸凹形状
の絶縁膜１１を形成し、前記絶縁膜１１上に半導体膜を
形成して、所望の形状にパターニングして島状半導体層
１２を形成する。そして、島状半導体層１２の凸端部
（先端）から最初にレーザ光スポットが照射されるよう
にする。そうすると、島状半導体層１２の凸端部（先
端）から結晶化がはじまるために、さらに特性の良い島
状半導体層を得ることが出来る。
【００３８】また、絶縁膜１１の形状は、図２（Ａ）に
示すように凸凹形状に限定されない。例えば、図２
（Ｂ）に示すような三角形状でもかまわない。
【００３９】グラフォエピキタシの原理を応用した半導
体装置の作製方法の工程を簡単に示したものを図２３、
２４に示す。
【００４０】図２３（Ａ）において、最初に基板３１上
に下地膜３２を形成する。基板３１としては、半導体装
置の作製を通じての処理温度に耐えうる材質のものであ
れば良く、例えば石英基板、シリコン基板、バリウムホ
ウケイ酸ガラスあるいはアルミノホウケイ酸ガラス等の
無アルカリガラス基板、金属基板の表面に絶縁膜を形成
した基板等を用いることが出来る。また、処理温度に耐
えうる程度の耐熱性を有するプラスチック基板であって
も良い。
【００４１】次いで、基板３１上に下地膜３２を形成す
る。下地膜３２は、酸化珪素膜、窒化珪素膜又は酸化窒
化珪素膜などの絶縁膜から形成される。このとき、下地
膜３２は、図２３（Ａ）に示すように規則的な凸凹のパ
ターンが形成されるようにする。
【００４２】そして、下地膜３２上に半導体膜３３を形
成する。半導体膜３３は、凸凹の形状を有する下地膜３
２上に形成される。その結果、図２３（Ｂ）に示すよう
に、半導体膜３３の表面も凸凹の形状を有する。
【００４３】続いて、半導体膜３３にレーザ光３５を照
射する。そうすると、結晶化された半導体膜３４が形成
される（図２３（Ｃ））。
【００４４】次いで、半導体膜３４を所望の形状にパタ
ーニングを行うと、島状半導体層３６が形成される（図
２４（Ａ））。そして、前記島状半導体層３６に、ゲー
ト配線３７、ソース・ドレイン配線３８、層間絶縁膜３
９を形成する（図２４（Ｂ））。
【００４５】本実施の形態は、実施の形態１と任意に組
み合わせることが可能である。
【００４６】（実施の形態３）本実施の形態では、実施
の形態１、２において説明した半導体装置の作製方法を
用いて形成した島状半導体層にゲート電極とソース・ド
レイン配線とを形成したときの上面図について、図６〜
９を用いて説明する。
【００４７】図６において、１は第１の島状半導体層で
あり、２および４はソース配線及びドレイン配線の一方
に相当する。３はゲート電極であり、５はコンタクトホ
ールであり、６Ａ〜６Ｃは第２の島状半導体層に相当す
る。
【００４８】そして第１の島状半導体層１０４からは、
３つの第２の島状半導体層１０５が形成されるが、本明
細書では前記３つの第１の島状半導体層をａ点に近い順
に第２の島状半導体層６Ａ、第２の島状半導体層６Ｂ、
第２の島状半導体層６Ｃと称する。そして本発明では、
図６に示すように、３つの第１の島状半導体層１０４に
おいて、第２の島状半導体層６Ａと、第２の島状半導体
層６Ｂと、第２の島状半導体層６Ｃとを用いて回路を形
成する。
【００４９】本発明では、単位回路を構成する複数の第
２の島状半導体が、それぞれ異なる第１の島状半導体か
ら形成される。そして、第２の島状半導体を３つ用いて
単位回路を構成すると仮定すると、前記３つの第２の島
状半導体は、それぞれが凸端部（ａ点）からの距離が異
なるように設定する。そうすることによって、第２の島
状半導体の特性バラツキを平均化することが出来る。そ
の結果、単位回路ごとの特性の均一化をはかることが出
来る。
【００５０】また、図７には、３つの第２の島状半導体
層を用いてマルチチャネル型のＴＦＴを形成した場合を
示す。第２の島状の半導体層６Ｄは、図４において、第
２の島状半導体層６Ａ〜６Ｃが合体したような構成を有
する。図７に示すようなマルチチャネル型のＴＦＴは、
図１０（Ａ）に示したカレントミラー回路に用いること
が好ましい。
【００５１】次いで、図８には、１つの第２の島状半導
体層を用いてＴＦＴを形成した場合であって、且つ複数
の第１の島状半導体層１が分離されている場合を示す。
【００５２】最後に、図９には、図６〜８に示した半導
体装置の回路図を示す。
【００５３】本実施の形態は、実施の形態１、２と任意
に組み合わせることが可能である。
【実施例】以下に、本発明の実施例について記載する。
【００５４】[実施例１]本実施例においては、ＣＷレー
ザを用いたレーザ結晶化工程の一例について述べる。
【００５５】本方法に適当なＣＷレーザとしては、波長
が５５０[nm]以下で出力安定性の著しく高いものが望ま
しい。例えば、ＹＶＯ4レーザの第２高調波や、ＹＡＧ
レーザの第２高調波、ＹＬＦレーザの第２高調波、ガラ
スレーザの第２高調波、ＹＡｌＯ3レーザの第２高調
波、Ａｒレーザ等が該当する。あるいは、前記レーザの
さらなる高次高調波を用いても良い。あるいは、ルビー
レーザ、アレキサンドライドレーザ、Ｔｉ：サファイア
レーザ、連続発振のエキシマレーザ、Ｋｒレーザ、ＣＯ
2レーザ、連続発振のヘリウムカドミウムレーザ、銅蒸
気レーザ、金蒸気レーザ等のレーザを使用しても良い。
さらに、これらのレーザを複数、あるいは複数種用いる
ことも可能である。
【００５６】図１２（Ａ）は、ＣＷレーザ結晶化を行う
ための装置を模式的に表したものであり、レーザ発振器
７０１、ミラー７０２、凸レンズ７０３、Ｘ−Ｙステー
ジ７０４等からなる。ここで用いるレーザは、出力１０
[W]で連続発振のＹＶＯ4レーザである。レーザ発振器７
０１には、非線形光学素子が内蔵されており、射出口よ
り第２高調波が射出される。
【００５７】レーザ発振器７０１から射出されたレーザ
ビームは、図１２（Ａ）中、Ａで示すように円形状をし
ている。前記レーザビームは水平方向に射出され、ミラ
ー７０２によって鉛直方向から２０°前後の方向に偏向
される。その後、水平方向に配置された凸レンズ７０３
により集光される。Ｘ−Ｙステージ７０４に基板７０５
を固定し、基板上に形成された半導体層上の照射面を、
凸レンズ７０３の焦点に合わせる。このとき、照射面が
凸レンズ７０３と平行になるように配置する。すなわち
基板７０５は水平配置される。凸レンズ７０３には、２
０°前後の角度でレーザビームが入射するため、凸レン
ズの非点収差によって、照射面でのレーザビーム光の形
状は楕円形状となる。照射面におけるビーム形状は、凸
レンズ７０３への入射角度によって決定するため、凸レ
ンズに対し、鉛直方向により大きな角度を持ってレーザ
ビームを入射させることによって、さらにアスペクト比
の大きい楕円とすることが出来るが、反面、焦点深度が
浅くなるために均一な照射が困難となることから、偏向
角度は２０°前後が妥当であるとしている。
【００５８】基板全面の半導体層を結晶化するために
は、適当な照射ピッチで楕円ビームをその長径方向にず
らしながら基板上を走査させることを繰り返す必要があ
る。この動作は、レーザ発振器７０１、ミラー７０２、
凸レンズ７０３からなるレーザ出力部分を固定し、Ｘ−
Ｙステージ７０４を用いて、基板上を楕円ビームが走査
するように基板を移動させて行う。照射対象である基板
のサイズが、図１２（Ａ）においてＸ方向６００[mm]、
Ｙ方向７２０[mm]であるとし、楕円ビームの長軸長さが
２００[μm]であるとき、図１２（Ａ）に示す方向で走
査すると、３０００回(１５００往復)の走査によって、
基板全面にレーザ照射を行うことが出来る。
【００５９】また、後の実施例で詳しく説明するが、レ
ーザ発振器を複数台用い、楕円ビームを長軸方向に複数
並べて平行に走査することにより、走査回数を減らし、
処理時間を短縮することも可能である。こうすることに
より、単体レーザ光の両端部における、エネルギー密度
の低い部分が隣接間で互いに重なり合い、エネルギー密
度を高くすることが出来る。よって、有効照射領域を広
く、かつ１回の照射領域における有効照射領域の割合を
大きくすることが出来、回路レイアウトの際の制約をよ
り小さくすることも出来る。
【００６０】本実施例は、実施の形態１〜実施の形態３
と自由に組み合わせて実施することが可能である。
【００６１】[実施例２]本実施例においては、実施例１
とは異なる光学系を用いてレーザビームの偏光を行う例
について、図１２（Ｂ）に沿って説明する。
【００６２】レーザ発振器８０１から射出されたレーザ
ビームは、図１２（Ｂ）中、Ａで示すように円形状をし
ている。前記レーザビームは水平方向に射出され、ミラ
ー８０２によって鉛直方向に偏向される。その後、第１
のシリンドリカルレンズ８０３によってＸ方向に集光さ
れる。このときのビーム形状は、図１２（Ｂ）中、Ｂで
示すように、円形状がＸ方向に集光されて、Ｙ方向を長
軸とする楕円形状となる。続いて、第２のシリンドリカ
ルレンズ８０４によってＹ方向に集光される。このとき
のビーム形状は、図１２（Ｂ）中、Ｃで示すように、さ
らにＹ方向に集光されて、Ｘ方向を長軸とする楕円形状
となる。このような光学系を用いると、実施例２で示し
たよりもさらにアスペクト比の大きい楕円形状のビーム
を得ることが出来る。その後、Ｘ−Ｙステージ８０５に
固定された基板８０６に照射される。基板上のレーザビ
ームの走査については、実施例３と同様にして行えばよ
い。
【００６３】また、レーザ発振器を複数台用い、楕円ビ
ームを長軸方向に複数並べて平行に走査することによ
り、走査回数を減らし、処理時間を短縮することも可能
である。こうすることにより、単体レーザ光の両端部に
おける、エネルギー密度の低い部分が隣接間で互いに重
なり合い、エネルギー密度を高めることが出来る。よっ
て、有効照射領域を広くすることが出来、より回路レイ
アウトに制約を与えないようにすることも出来る。
【００６４】本実施例は、実施の形態１〜実施の形態
３、実施例１と自由に組み合わせて実施することが可能
である。
【００６５】[実施例３]ＣＷレーザによって、実施形態
に示した工程に従って半導体層を結晶化する場合、単体
のレーザ発振器より発振されるレーザ光の、被照射面に
おける形状は、楕円形状もしくは矩形状である。また、
照射面でのエネルギー密度を高めるためにレーザ光をス
ポット状に絞り込んでいるため、その照射範囲は図１３
(Ａ)に示すようになる。
【００６６】スポット状に絞り込んだレーザ光の中で
は、さらにエネルギー密度に分布がある。図１３(Ａ)に
おいて、長軸方向、Ｘ断面すなわち楕円の長軸方向にお
けるエネルギー分布を図１３(Ｂ)に示す。
【００６７】図１３(Ｂ)に示すように、レーザ光スポッ
トの中では、中心部から端部に向かって徐々にエネルギ
ー密度が減少する分布を有する。ここで、Ｅと示してい
るのは、半導体層を良好に結晶化させるために最低限必
要なエネルギー密度とする。すると、図１３(Ｃ)におい
て、Ｄで示した範囲のレーザ光が照射された半導体層は
良好に結晶化し、優れた電気的特性を有する。反面、ｄ
で示した範囲のレーザ光が照射された半導体層は、レー
ザ光のエネルギー密度が十分でないために溶融が十分で
なく、微結晶化する。このような領域においては十分な
電気的特性が得られないため、活性層として用いるには
適さない。
【００６８】本発明のように、複数のＴＦＴを１つの第
１の島状半導体層をパターニングして得られる半導体層
を用いて作製するには、Ｄで示した範囲がより広いこと
が望ましい。しかしレーザ光スポット径を大きくするに
は限度があるため、その限られた幅で回路を構成しよう
とすると、素子のレイアウトが困難になる。結果として
配線等の引き回しが長くなり、非効率な回路レイアウト
となってしまう。
【００６９】そこで本実施例においては、複数のレーザ
発振器から出力されるレーザ光を用いて、効率的なレー
ザ照射を行う方法の一例について説明する。
【００７０】図１３(Ｄ)を参照する。４０１〜４０３
は、それぞれ異なる３台のレーザ発振器より出力された
レーザ光を、光学系を用いてスポット状に集光したもの
である。各レーザ光スポット４０１〜４０３は、各楕円
の長軸が直線上に並び、かつ互いのレーザ光スポットの
一部が重なることによって合成され、１つのレーザ光ス
ポットとなっている。
【００７１】図１３(Ｅ)に、各レーザ光スポット４０１
〜４０３の、長軸方向のエネルギー密度分布を４０４〜
４０６で示す。各スポットのエネルギー密度は等しく、
そのピーク値はＥ0で表される。合成されたレーザ光ス
ポットにおいては、重なり合う領域のエネルギー密度は
加算され、図１３(Ｅ)に４０７で示したようなエネルギ
ー密度分布となる。
【００７２】このとき、隣接したスポット４０４、４０
５が重なり合う領域と、４０５、４０６が重なり合う領
域においては、２つのスポットのエネルギー密度が加算
され、半導体層を良好に結晶化させるのに十分なエネル
ギー密度を有する。よって、合成後のスポット形状は、
図１３(Ｆ)に４０８で示す形状となり、この中で半導体
層を良好に結晶化させることの出来る範囲はＤ0とな
る。
【００７３】なお、隣接したスポットの重なり合う領域
におけるエネルギー密度の和は、単体スポットのピーク
値Ｅ0に等しくなるのが理想であるが、Ｄ0の範囲で半導
体層を良好に、かつ均一に結晶化できる範囲の値となる
ように、適宜スポットの重なり幅を設定すれば良い。
【００７４】図１３(Ｄ)(Ｆ)からわかるように、複数の
レーザ光スポットを重ね合わせてエネルギー密度の低い
部分を互いに補うようにすることで、より広い幅でのレ
ーザ照射が可能となる。
【００７５】なお、合成レーザ光スポットの使用は、単
に広い領域の走査を可能とするだけでなく、効率面でも
有利である。単独のレーザ光を用いた場合の照射領域の
幅は(Ｄ＋２ｄ)であり、図１３(Ｆ)に示したような合成
レーザ光スポットを用いた場合の照射領域の幅は(Ｄ0＋
２ｄ)である。レーザ光スポット１走査幅あたり、良好
な結晶化が行える幅の比は、前者は(Ｄ／(Ｄ＋２ｄ))で
あり、後者は(Ｄ0／(Ｄ0＋２ｄ))となる。Ｄ＜Ｄ0であ
るから、より効率良く、良好な結晶化を行うことが出来
るといえる。
【００７６】また、合成レーザ光スポットにおいて、長
軸方向の両端に位置する、エネルギー密度の低い領域
を、図１３(Ｇ)に示すように、スリット４０９を用いて
遮蔽し、半導体層に当たらないようにするとより望まし
い。このとき、半導体層表面でのスポット形状は、図１
３(Ｈ)に示すようになり、長軸方向にＤ1(＜Ｄ0)の幅を
有する、矩形に近い形状となる。
【００７７】このような形状で半導体層に照射されるレ
ーザ光スポットにおいては、そのスポットにおいて、エ
ネルギー密度の低い領域が存在しない。もしくは存在し
ても、スリットを用いていない場合と比較してはるかに
幅が小さいので、レーザ光スポットの照射端部が第１の
島状半導体層上を走査しないようにスポット位置を制御
するのがより容易になる。よって、レーザ光の走査経路
および、第１の島状半導体層または第２の島状半導体層
のレイアウト時の制約を小さくすることが出来る。
【００７８】さらに、スリットを用いることで、レーザ
発振器の出力を止めることなく、エネルギー密度を一定
に保ったままでレーザ光スポットの幅を変更することが
出来るため、レーザ光スポットの照射端部が第２の島状
半導体層もしくはそのチャネル形成領域を走査するのを
防ぐことが出来る。また、基板上の不必要な領域にもレ
ーザ光を照射して、基板にダメージが与えられるのを防
ぐ効果も期待できる。
【００７９】本実施例は、実施の形態１〜実施の形態
３、実施例１、２と自由に組み合わせて実施することが
可能である。
【００８０】[実施例４]本発明において用いられるレー
ザ照射装置の制御系を含めた構成について、図１４(Ａ)
を用いて説明する。９０１はレーザ発振器である。図１
４(Ａ)では３つのレーザ発振器を用いているが、レーザ
照射装置が有するレーザ発振器はこの数に限定されな
い。
【００８１】図１４(Ａ)のレーザ照射装置は、中央演算
処理装置及びメモリ等の記憶手段を兼ね備えたコンピュ
ータ９０８を有している。コンピュータ９０８は、レー
ザ発振器９０１の発振を制御し、なおかつレーザ光スポ
ットがマスクのパターン情報に従って定められる領域を
覆うように、基板１０６へのレーザ光スポットの照射位
置を制御すべく、基板を所定の位置に移動させることが
できる。
【００８２】なお、レーザ発振器９０１は、チラー９０
２を用いてその温度を一定に保つようにしても良い。チ
ラー９０２は必ずしも設ける必要はないが、レーザ発振
器９０１の温度を一定に保つことで、出力されるレーザ
光のエネルギーが温度によってばらつくのを抑えること
ができる。
【００８３】また９０４は光学系であり、レーザ発振器
９０１から出力された光路を変更したり、そのレーザ光
スポットの形状を加工したりして、レーザ光を集光する
ことができる。さらに、図１４(Ａ)のレーザ照射装置で
は、光学系９０４によって、複数のレーザ発振器９０１
から出力されたレーザ光スポットを互いに一部を重ね合
わせることで、合成することができる。
【００８４】なお、レーザ光を一次的に完全に遮蔽する
ことができるＡＯ変調器９０３を、被処理物である基板
９０６とレーザ発振器９０１との間の光路に設けても良
い。また、ＡＯ変調器９０３の代わりに、テニュエイタ
ー(光量調整フィルタ)を設けて、レーザ光のエネルギー
密度を調整するようにしても良い。
【００８５】また、被処理物である基板９０６とレーザ
発振器９０１との間の光路に、レーザ発振器９０１から
出力されたレーザ光のエネルギー密度を測定する手段
(エネルギー密度測定手段)９１０を設け、測定したエネ
ルギー密度の経時変化をコンピュータ９０８において監
視するようにしても良い。この場合、レーザ光のエネル
ギー密度の減衰を補うように、レーザ発振器９０１から
の出力を高めるようにしても良い。
【００８６】合成されたレーザ光スポットは、スリット
９０５を介して被処理物である基板９０６に照射され
る。スリット９０５は、レーザ光を遮ることが可能であ
り、なおかつレーザ光によって変形または損傷しないよ
うな材質で形成するのが望ましい。そして、スリット９
０５はスリットの幅が可変であり、当該スリットの幅に
よってレーザ光スポットの幅を変更することができる。
【００８７】なお、スリット９０５を介さない場合の、
レーザ発振器９０１から発振されるレーザ光の基板９０
６におけるレーザ光スポットの形状は、レーザの種類に
よって異なり、また光学系により成形することもでき
る。
【００８８】基板９０６はＸ−Ｙステージ９０７上に載
置されている。図１４(Ａ)では、Ｘ−Ｙステージ９０７
は、コンピュータによって制御され、被処理物すなわち
基板９０６を移動することによってレーザ光スポットの
照射位置を制御している。
【００８９】さらに本発明では、コンピュータ９０８に
よって、スリット９０５の幅を制御し、マスクのパター
ン情報に従ってレーザ光スポットの幅を変更することが
できる。
【００９０】さらに図１４(Ａ)のレーザ照射装置は、被
処理物の温度を調節する手段を備えていても良い。ま
た、レーザ光は指向性およびエネルギー密度の高い光で
あるため、ダンパーを設けて、反射光が不適切な箇所に
照射されるのを防ぐようにしても良い。ダンパーは、反
射光を吸収させる性質を有していることが望ましく、ダ
ンパー内に冷却水を循環させておき、反射光の吸収によ
り隔壁の温度が上昇するのを防ぐようにしても良い。ま
た、Ｘ−Ｙステージ９０７に基板９０６を加熱するため
の手段(基板加熱手段)を設けるようにしても良い。
【００９１】なお、アライメントマーカーをレーザで形
成する場合、マーカー用のレーザ発振器を設けるように
しても良い。この場合、マーカー用のレーザ発振器の発
振を、コンピュータ９０８において制御するようにして
も良い。さらにマーカー用のレーザ発振器を設ける場
合、マーカー用のレーザ発振器から出力されたレーザ光
を集光するための光学系を別途設ける。なおマーカーを
形成する際に用いるレーザは、代表的にはＹＡＧレー
ザ、ＣＯ2レーザ等が挙げられるが、もちろんこの他の
レーザを用いて形成することは可能である。
【００９２】またマーカーを用いた位置合わせのため
に、ＣＣＤカメラ９０９を１台、場合によっては数台設
けるようにしても良い。
【００９３】なお、マーカーを設けずに、ＣＣＤカメラ
９０９によって第１の島状半導体層のパターンを認識
し、位置合わせを行うようにしても良い。この場合、コ
ンピュータ９０８に入力されたマスクによる第１の島状
半導体層のパターン情報と、ＣＣＤカメラ９０９におい
て収集された実際の第１の島状半導体層のパターン情報
とを照らし合わせて、基板の位置情報を把握することが
できる。この場合マーカーを別途設ける必要がない。
【００９４】なお、図１４(Ａ)では、レーザ発振器を複
数台設けたレーザ照射装置の構成について示したが、レ
ーザ発振器は１台であってもよい。図１４(Ｂ)に、レー
ザ発振器を１台用いたレーザ照射装置の構成を示す。図
１４(Ｂ)において、９０１はレーザ発振器、９０２はチ
ラーである。また９１０はエネルギー密度測定装置、９
０３はＡＯ変調器、９０４は光学系、９０５はスリッ
ト、９０９はＣＣＤカメラである。基板９０６はＸ−Ｙ
ステージ９０７上に設置され、レーザ光スポットの基板
９０６への照射位置が制御されている。そして図９(Ａ)
に示したものと同様に、コンピュータ９０８によって、
レーザ照射装置が有する各手段の動作が制御されてい
る。図１４(Ａ)と異なるのはレーザ発振器が１つである
ことである。したがって、光学系９０４もまた図９(Ａ)
の場合と異なり、１つのレーザ光を集光する機能を有し
ていれば良い。
【００９５】図１５（Ａ）に、レーザ光を１回照射する
場合の、半導体膜のパターニングのマスクの形状と、レ
ーザ光スポット２００１の幅の関係を一例として示す。
２００２は、４つのレーザ発振装置から出力されたレー
ザ光を重ね合わせて合成することで得られる幅Ｗ3のビ
ームスポットを走査した部分、２００１は、３つのレー
ザ発振装置から出力されたレーザ光を重ね合わせて合成
することで得られる幅Ｗ4のビームスポットを走査した
部分である。走査幅は、スリットによって制御しても良
いし、一部のレーザ光の出力を停止、もしくはＡＯ変調
器を用いて遮蔽しても良い。
【００９６】なお本実施例のように、ＡＯ変調器を用い
ることで、全てのレーザ発振装置の出力を止めずにレー
ザ光スポット２００１の幅を自在に変えることができ、
レーザ発振装置の出力を止めることで出力が不安定にな
るのを避けることができる。
【００９７】上記構成により、レーザ光の軌跡の幅を変
えることができるので、図１５（Ａ）に示すように部分
的に第１の島状半導体層の幅が異なっていても、レーザ
光の軌跡のエッジが、パターニングによって得られる半
導体と重なるのを防ぐことができる。また、また不必要
な部分にレーザ光を照射することで基板に与えられるダ
メージをさらに軽減することができる。
【００９８】次に、レーザ光照射の途中で、ＡＯ変調器
によりレーザ光を遮り、所定の部分にのみレーザ光を照
射する例について説明する。なおーザー光を遮蔽してい
るが、本発明はこれに限定されず、レーザ光を遮蔽でき
ればどのような手段を用いても良い。
【００９９】本発明では、コンピュータにおいて、入力
されたマスクの情報に基づきレーザ光を走査する部分を
把握する。さらに本実施例では、走査するべき部分のみ
にレーザ光が照射されるようにＡＯ変調器を用いてレー
ザ光を遮る。このときＡＯ変調器は、レーザ光を遮るこ
とが可能であり、なおかつレーザ光によって変形または
損傷しないような材質で形成するのが望ましい。
【０１００】図１５（Ｂ）に、半導体膜のパターニング
のマスクの形状と、レーザ光が照射される部分の関係を
一例として示す。２００１は、レーザ光スポットを示し
ており、２００４は、レーザ光が照射された部分を示し
ている。図１５（Ｂ）に示すとおり、第１の島状半導体
層が形成されていない部分を走査するときには、ＡＯ変
調器によってレーザ光が遮蔽され、基板上に照射されて
いない。本実施例では結晶化させる必要のない部分には
レーザ光を照射しないか、照射されていてもそのエネル
ギー密度が低くなるようにすることができる。したがっ
て、不必要な部分にレーザ光を照射することで基板に与
えられるダメージをさらに軽減することができる。
【０１０１】本実施例は、実施の形態１〜実施の形態
３、実施例１〜実施例３と自由に組み合わせて実施する
ことが可能である。
【０１０２】[実施例５]本実施例においては、本発明の
半導体装置の作製方法における工程フローについて説明
する。
【０１０３】図１６（A）に、工程フローを示す。まず
ＣＡＤを用いて半導体装置の回路設計を行う。回路レイ
アウト、すなわちＴＦＴの配置が決定すると、第２の島
状半導体層の形成場所も決定する。このとき、１つの第
１の島状半導体層に含まれる第２の島状半導体層は、チ
ャネル形成領域における電荷の移動方向を、レーザ光の
走査方向と平行もしくはそれに準ずる方向に揃えるよう
にすることが望ましいが、用途に応じて意図的に方向を
揃えない様にしても良い。
【０１０４】また、このとき第１の島状半導体層と共に
マーカーが形成されるように、第１の島状半導体層のマ
スクを設計するようにしても良い。
【０１０５】そして、設計された第１の島状半導体層の
マスクの形状に関する情報(パターン情報)を、レーザ照
射装置が有するコンピュータに入力する。コンピュータ
では、入力された第１の島状半導体層のパターン情報に
基づき、走査方向に対して垂直方向における、各第１の
島状半導体層の幅を算出する。そして、各第１の島状半
導体層の幅をもとに、走査方向に対して垂直方向におけ
るスリットの幅を設定する。
【０１０６】そして、スリットの幅をもとに、マーカー
の位置を基準として、レーザ光の走査経路を定める。
【０１０７】一方、半導体層基板上に成膜し、第１の島
状半導体層のマスクを用いて当該半導体層をパターニン
グし、第１の島状半導体層を形成する。そして第１の島
状半導体層が形成された基板を、レーザ照射装置のステ
ージに設置する。
【０１０８】そしてマーカーを基準にして、定められた
走査経路にしたがってレーザ光を照射し、第１の島状半
導体層を注目して結晶化する。
【０１０９】そして、レーザ光を照射した後、レーザ光
照射により結晶性が高められた第１の島状半導体層をパ
ターニングし、第２の島状半導体層を形成する。以下、
第２の島状半導体層からＴＦＴを作製する工程が行われ
る。ＴＦＴの具体的な作製工程はＴＦＴの形状によって
異なるが、代表的にはゲート絶縁膜を成膜し、第２の島
状半導体層に不純物領域を形成する。そして、ゲート絶
縁膜及びゲート電極を覆うように層間絶縁膜を形成し、
当該層間絶縁膜にコンタクトホールを開口し、不純物領
域の一部を露出させる。そして当該コンタクトホールを
介して不純物領域に接するように層間絶縁膜上に配線を
形成する。
【０１１０】次に、アライメントマーカーを形成するこ
となく、ＣＣＤカメラによって基板とマスクのアライメ
ントを行う例について説明する。
【０１１１】図１６（Ｂ）に、工程フローを示す。まず
図１６（Ａ）の場合と同様に、ＣＡＤを用いて半導体装
置の回路設計を行う。回路レイアウト、すなわちＴＦＴ
の配置が決定すると、第２の島状半導体層の形成場所も
決定する。このとき、１つの第１の島状半導体層に含ま
れる第２の島状半導体層は、チャネル形成領域における
電荷の移動方向を、レーザ光の走査方向と平行もしくは
それに準ずる方向に揃えるようにすることが望ましい
が、用途に応じて意図的に方向を揃えない様にしても良
い。
【０１１２】そして、設計された第１の島状半導体層の
マスクの形状に関する情報(パターン情報)を、レーザ照
射装置が有するコンピュータに入力する。コンピュータ
では、入力された第１の島状半導体層のパターン情報に
基づき、走査方向に対して垂直方向における、各第１の
島状半導体層の幅を算出する。そして、各第１の島状半
導体層の幅をもとに、走査方向に対して垂直方向におけ
るスリットの幅を設定する。
【０１１３】一方、半導体層を基板上に成膜し、第１の
島状半導体層のマスクを用いて当該半導体層をパターニ
ングし、第１の島状半導体層を形成する。そして第１の
島状半導体層が形成された基板を、レーザ照射装置のス
テージに設置する。
【０１１４】そして、ステージに設置された基板上の第
１の島状半導体層のパターン情報を、ＣＣＤカメラによ
り検出し、コンピュータに情報として入力する。コンピ
ュータではＣＡＤによって設計された第１の島状半導体
層のパターン情報と、ＣＣＤカメラによって得られる、
実際に基板上に形成された第１の島状半導体層のパター
ン情報とを照らし合わせ、基板とマスクとの位置合わせ
を行う。
【０１１５】また該スリットの幅と、ＣＣＤカメラによ
る第１の島状半導体層の位置情報とをもとに、レーザ光
の走査経路を決定する。
【０１１６】そして、定められた走査経路にしたがって
レーザ光を照射し、第１の島状半導体層を狙って結晶化
する。
【０１１７】次に、レーザ光を照射した後、結晶性が高
められた第１の島状半導体層をパターニングし、第２の
島状半導体層を形成する。以下、第２の島状半導体層か
らＴＦＴを作製する工程が行われる。ＴＦＴの具体的な
作製工程はＴＦＴの形状によって異なるが、代表的には
ゲート絶縁膜を成膜し、第２の島状半導体層に不純物領
域を形成する。そして、ゲート絶縁膜及びゲート電極を
覆うように層間絶縁膜を形成し、当該層間絶縁膜にコン
タクトホールを開口し、不純物領域の一部を露出させ
る。そして当該コンタクトホールを介して不純物領域に
接するように層間絶縁膜上に配線を形成する。
【０１１８】次に、レーザ光の照射を複数回行う例につ
いて説明する。ここでは、例として１度レーザ照射を行
った後、方向を変えて２度目のレーザ照射を行う工程を
挙げる。
【０１１９】図１７（Ａ）に、工程フローを示す。まず
ＣＡＤを用いて半導体装置の回路設計を行う。回路レイ
アウト、すなわちＴＦＴの配置が決定すると、第２の島
状半導体層の形成場所も決定する。このとき、１つの第
１の島状半導体層に含まれる第２の島状半導体層は、チ
ャネル形成領域における電荷の移動方向を、レーザ光の
走査方向と平行もしくはそれに準ずる方向に揃えるよう
にすることが望ましいが、用途に応じて意図的に方向を
揃えない様にしても良い。
【０１２０】そして、設計された第１の島状半導体層の
マスクの形状に関する情報(パターン情報)を、レーザ照
射装置が有するコンピュータに入力する。コンピュータ
では、入力された第１の島状半導体層のパターン情報に
基づき、２つの各走査方向それぞれに対して垂直方向に
おける、各第１の島状半導体層の幅を２通り算出する。
そして、各第１の島状半導体層の幅をもとに、２つの各
走査方向に対して垂直方向におけるスリットの幅をそれ
ぞれ算出する。
【０１２１】そして、２つの各走査方向において、それ
ぞれ定められたスリットの幅をもとに、マーカーの位置
を基準として、レーザ光の走査経路を定める。
【０１２２】一方、半導体層を基板上に成膜し、第１の
島状半導体層のマスクを用いて該半導体層をパターニン
グし、第１の島状半導体層を形成する。そして第１の島
状半導体層が形成された基板を、レーザ照射装置のステ
ージに設置する。
【０１２３】そしてマーカーを基準にして、定められた
２つの走査経路のうち、第１の走査経路にしたがって第
１のレーザ光を照射し、第１の島状半導体層を狙って結
晶化する。
【０１２４】そして、走査方向を変え、第２の走査経路
にしたがって、第２のレーザ光を照射し、第１の島状半
導体層を狙って結晶化する。
【０１２５】なお、１回目のレーザ光の走査方向と２回
目のレーザ光の走査方向の角度は、予めメモリ等に記憶
しておいても良いし、手動でその都度入力するようにし
ても良い。
【０１２６】なお図１７（Ａ）では、同じ第１の島状半
導体層に２回レーザー光を照射する例について示した
が、ＡＯ変調器等を用いることで、場所指定して走査方
向を変えることも可能である。例えば信号線駆動回路に
おける走査方向と画素部及び走査線駆動回路における走
査方向とを異ならせ、ＡＯ変調器を用いて信号線駆動回
路となる部分においてレーザ光を照射する場合は、ＡＯ
変調器を用いて画素部及び走査線駆動回路となる部分に
おいてレーザ光が照射されないようにし、画素部及び走
査線駆動回路となる部分においてレーザ光を照射する場
合は、ＡＯ変調器を用いて信号線駆動回路となる部分に
おいてレーザ光が照射されないようにすることができ
る。そしてこの場合、コンピュータにおいてＡＯ変調器
を位置制御手段と同期させるようにする。
【０１２７】なお、レーザ光を照射した後、結晶性が高
められた第１の島状半導体層をパターニングし、第２の
島状半導体層を形成する。以下、第２の島状半導体層か
らＴＦＴを作製する工程が行われる。ＴＦＴの具体的な
作製工程はＴＦＴの形状によって異なるが、代表的には
ゲート絶縁膜を成膜し、第２の島状半導体層に不純物領
域を形成する。そして、ゲート絶縁膜及びゲート電極を
覆うように層間絶縁膜を形成し、当該層間絶縁膜にコン
タクトホールを開口し、不純物領域の一部を露出させ
る。そして当該コンタクトホールを介して不純物領域に
接するように層間絶縁膜上に配線を形成する。
【０１２８】比較対象のために、図１７（Ｂ）に従来の
半導体装置の工程フローを示す。図１７（Ｂ）に示すよ
うに、ＣＡＤによる半導体装置のマスク設計が行われ
る。一方で、基板に非晶質半導体層を成膜し、当該非晶
質半導体層が成膜された基板をレーザ照射装置に設置す
る。そして、非晶質半導体層全面にレーザ光が照射され
るように走査し、非晶質半導体層を結晶化させる。そし
て、結晶化により得られた多結晶半導体層にアライメン
トマーカーを形成し、当該アライメントマーカーを基準
として多結晶半導体層をパターニングして第２の島状半
導体層を形成する。そして当該第２の島状半導体層を用
いてＴＦＴを作製する。
【０１２９】このように本発明では、図１７（Ｂ）に示
すような従来の場合とは異なり、アライメントマーカー
をレーザ光を用いて非晶質半導体層を結晶化させる前に
形成する。そして、半導体層のパターニングのマスクの
情報に従って、レーザ光を走査させる。
【０１３０】上記構成により、基板上の半導体層のう
ち、パターニングにより除去される部分にレーザ光を照
射する時間を省くことができるので、レーザ光照射にか
かる時間を短縮化することができ、なおかつ基板の処理
速度を向上させることができる。
【０１３１】なお、レーザ光による結晶化工程の前に、
触媒を用いて半導体層を結晶化させる工程を含んでいて
も良い。触媒元素を用いる場合、特開平７−１３０６５
２号公報、特開平８−７８３２９号公報で開示された技
術を用いることが望ましい。
【０１３２】触媒を用いて半導体層を結晶化させる工程
を含んでいる場合、非晶質半導体層を成膜後にＮｉを用
いて結晶化させる工程(ＮｉＳＰＣ)を含んでいる。例え
ば特開平７−１３０６５２号公報に開示されている技術
を用いる場合、重量換算で１０[ppm]のニッケルを含む
酢酸ニッケル塩溶液を非晶質半導体層に塗布してニッケ
ル含有層を形成し、５００℃、１時間の脱水素工程の
後、５００〜６５０[℃]で４〜１２時間、例えば５５０
[℃]、８時間の熱処理を行い結晶化する。尚、使用可能
な触媒元素は、ニッケル(Ｎｉ)の以外にも、ゲルマニウ
ム(Ｇｅ)、鉄(Ｆｅ)、パラジウム(Ｐｄ)、スズ(Ｓｎ)、
鉛(Ｐｂ)、コバルト(Ｃｏ)、白金(Ｐｔ)、銅(Ｃｕ)、金
(Ａｕ)、といった元素を用いても良い。
【０１３３】そして、レーザ光照射により、ＮｉＳＰＣ
により結晶化された半導体層の結晶性をさらに高める。
レーザ光照射により得られた多結晶半導体層は触媒元素
を含んでおり、レーザ光照射後にその触媒元素を結晶質
半導体層から除去する工程(ゲッタリング)を行う。ゲッ
タリングは特開平１０−１３５４６８号公報または特開
平１０−１３５４６９号公報等に記載された技術を用い
ることができる。
【０１３４】具体的には、レーザ照射後に得られる多結
晶半導体層の一部にリンを添加し、窒素雰囲気中で５５
０〜８００[℃]、５〜２４時間、例えば６００[℃]、１
２時間の熱処理を行う。すると多結晶半導体層のリンが
添加された領域がゲッタリングサイトとして働き、多結
晶半導体層中に存在するリンを、当該ゲッタリングサイ
トに偏析させることができる。その後、多結晶半導体層
のリンが添加された領域をパターニングにより除去する
ことで、触媒元素の濃度を１×１０17atms/cm3以下好ま
しくは１×１０16atms/cm3程度にまで低減された第２の
島状半導体層を得ることができる。
【０１３５】本実施例は、実施の形態１〜実施の形態
３、実施例１〜実施例４と自由に組み合わせて実施する
ことが可能である。
【０１３６】[実施例６]本実施例においては、基板上の
回路配置とＣＷレーザ照射方向等について数例を挙げて
説明する。
【０１３７】表示装置の構成例としては、図１８(Ａ)に
示すように、基板１４００の中央部に画素部１４０１を
有し、画素部１４０１の上側もしくは下側に、ソース信
号線駆動回路１４０２を有し、画素部１４０１の左右い
ずれかもしくは両側に、ゲート信号線駆動回路１４０３
を有する構成が一般的といえる。各駆動回路を動作させ
るための信号および電源は、基板外部よりフレキシブル
プリント基板(Flexible Print Circuit：ＦＰＣ)１４０
４を介して入力される。
【０１３８】図１８(Ａ)に示すように、ソース信号線駆
動回路１４０２は、画素の列方向に延びて配置されてお
り、ゲート信号線駆動回路１４０３は、画素の行方向に
延びて配置されているため、実施形態に示したようにＣ
Ｗレーザ照射を行うと、図１４(Ｂ)に示すように、ソー
ス信号線駆動回路の配置方向に方向を合わせた場合、ゲ
ート信号線駆動回路の配置方向に、ＣＷレーザの照射方
向が合致しないことになる。しかし、一般的に高速駆動
が要求されるソース信号線駆動回路に対し、ゲート信号
線駆動回路は、その駆動周波数はおよそ数百分の１で良
く、仮にゲート信号線駆動回路を構成するＴＦＴの活性
層に微結晶半導体層でなる部分が含まれていたとして
も、回路の動作に関しては問題ないといえる。
【０１３９】ここで、図１８(Ｃ)に示すように、走査方
向を途中で切り替える方法を用いても良い。つまり、第
１に、ソース信号線駆動回路に合わせて、第１のレーザ
走査を行い、続いて、基板を固定しているステージを９
０°回転させる等によって、レーザの走査方向を変更
し、今度はゲート信号線駆動回路と画素部とに合わせ
て、第２のＣＷレーザ照射を行っても良い。
【０１４０】また、図１８(Ｄ)に示すように、特願２０
０１−２４１４６３号に記載の技術によって、ソース信
号線駆動回路１４０２と、ゲート信号線駆動回路１４０
３とを、画素部の１辺側、もしくは対向する２辺の側に
平行配置することにより、図１４(Ｅ)に示すように、１
度のＣＷレーザ照射によって結晶化し、かつ画素部、駆
動回路における半導体層を、１方向のみのレーザ光照射
によって構成することが可能となる。
【０１４１】本実施例にて示した方法はあくまでも一例
であり、例えば高速駆動が要求される駆動回路部のみを
レーザ照射によって結晶化し、画素部等、比較的高速駆
動が必要でない部分においては、従来の結晶化方法を用
いて作製しても良い。なお、本実施例は他の実施例と組
み合わせて実施することが可能である。
【０１４２】本実施例は、実施の形態１〜実施の形態
３、実施例１〜実施例５と自由に組み合わせて実施する
ことが可能である。
【０１４３】[実施例７]本実施例では、アクティブマト
リクス基板の作製方法について図１９、２０を用いて説
明する。本明細書ではＣＭＯＳ回路を有する駆動回路
と、画素部とを同一基板上に形成された基板を、便宜上
アクティブマトリクス基板と呼ぶ。
【０１４４】まず、本実施例ではバリウムホウケイ酸ガ
ラス、またはアルミノホウケイ酸ガラスなどのガラスか
らなる基板５００１を用いる。なお、基板５００１とし
ては、石英基板やシリコン基板、金属基板またはステン
レス基板の表面に絶縁膜を形成したものを用いても良
い。また、本実施例の処理温度に耐えうる耐熱性が有す
るプラスチック基板を用いてもよい。
【０１４５】次いで、基板５００１上に酸化珪素膜、窒
化珪素膜または酸化窒化珪素膜などの絶縁膜から成る下
地膜５００２を公知の手段(スパッタ法、ＬＰＣＶＤ
法、プラズマＣＶＤ法等)により形成する。本実施例で
は下地膜５００２として下地膜５００２ａ、５００２ｂ
の２層の下地膜を用いるが、前記絶縁膜の単層膜または
２層以上積層させた構造を用いても良い。
【０１４６】次いで、下地膜５００２上に、公知の手段
(スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等)によ
り２５〜８０[nm](好ましくは３０〜６０[nm])の厚さで
半導体層５００３を形成する。なお、この半導体層は、
非晶質半導体層であっても良いし、微結晶半導体層、あ
るいは結晶性半導体層であっても良い。また、非晶質珪
素ゲルマニウム膜などの非晶質構造を有する化合物半導
体層を用いても良い(図１９(Ａ))。
【０１４７】次に、半導体層５００３をパターニング
し、フッ化ハロゲン、例えば、ＣｌＦ、ＣｌＦ3、Ｂｒ
Ｆ、ＢｒＦ3、ＩＦ、ＩＦ3等を含む雰囲気で異方性ドラ
イエッチング法によりエッチング(第１のエッチング処
理)することで、第１の島状半導体層５００４〜５００
６を形成する(図１９(Ｂ))。
【０１４８】次に、第１の島状半導体層５００４〜５０
０６をレーザ結晶化法により結晶化させる。半導体層が
微結晶半導体層、あるいは結晶性半導体層の場合、この
工程によってその結晶性がさらに高められる。レーザ結
晶化法は、本発明の実施形態や実施例１〜６に記載され
たレーザ照射方法を用いて行う。具体的には、レーザ照
射装置のコンピュータに入力されたマスクの情報に従っ
て、第１の島状半導体層５００４〜５００６に選択的に
レーザ光を照射する。もちろん、レーザ結晶化法だけで
なく、他の公知の結晶化法(ＲＴＡやファーネスアニー
ル炉を用いた熱結晶化法、結晶化を助長する金属元素を
用いた熱結晶化法等)と組み合わせて行ってもよい。
【０１４９】半導体層の結晶化に際しては、連続発振が
可能な固体レーザを用い、基本波の第２高調波〜第４高
調波を用いることで、大粒径の結晶を得ることができ
る。代表的には、Ｎｄ:ＹＶＯ4レーザ(基本波１０６４
[nm])の第２高調波(５３２[nm])や第３高調波(３５５[n
m])を用いるのが望ましい。具体的には、出力１０[Ｗ]
の連続発振のＹＶＯ4レーザから射出されたレーザ光を
非線形光学素子により高調波に変換する。また、共振器
の中にＹＶＯ4結晶と非線形光学素子を入れて、高調波
を射出する方法もある。そして、好ましくは光学系によ
り照射面にて矩形状または楕円形状のレーザ光に成形し
て、被処理体に照射する。このときのエネルギー密度は
０．０１〜１００[MW/cm2]程度(好ましくは０．１〜１
０[MW/cm2])が必要である。そして、１０〜２０００[cm
/s]程度の速度でレーザ光に対して相対的に半導体層が
形成された基板５００１を移動させて照射する。
【０１５０】なおレーザ照射は、パルス発振または連続
発振の気体レーザもしくは固体レーザを用いることがで
きる。気体レーザとして、エキシマレーザ、Ａｒレーザ
ー、Ｋｒレーザーなどがあり、固体レーザとして、ＹＡ
Ｇレーザ、ＹＶＯ4レーザー、ＹＬＦレーザ、ＹＡｌＯ3
レーザー、ガラスレーザ、ルビーレーザ、アレキサンド
ライドレーザ、Ｔｉ：サファイアレーザなどが挙げられ
る。固体レーザとしては、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃ
ｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされたＹＡＧ、Ｙ
ＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶を使ったレーザ等
も使用可能である。当該レーザの基本波はドーピングす
る材料によって異なり、１[μm]前後の基本波を有する
レーザ光が得られる。基本波に対する高調波は、非線形
光学素子を用いることで得ることができる。
【０１５１】上述したレーザ結晶化によって、第１の島
状半導体層５００４〜５００６にレーザ光が照射され、
結晶性が高められる(図１９(Ｃ))。
【０１５２】次に、結晶性が高められた第１の島状半導
体層５００４〜５００６を所望の形状にパターニング
(第２のエッチング処理)して、第２の島状半導体層５０
０８〜５０１１を形成する(図１９(Ｄ))。
【０１５３】また、第２の島状半導体層５００８〜５０
１１を形成した後、ＴＦＴのしきい値を制御するために
微量な不純物元素(ボロンまたはリン)のドーピングを行
ってもよい。
【０１５４】次いで、第２の島状半導体層５００８〜５
０１１を覆うゲート絶縁膜５０１２を形成する。ゲート
絶縁膜５０１２はプラズマＣＶＤ法またはスパッタ法を
用い、厚さを４０〜１５０[nm]として珪素を含む絶縁膜
で形成する。本実施例では、プラズマＣＶＤ法により１
１０[nm]の厚さで酸化窒化珪素膜(組成比Ｓｉ＝３２
[％]、Ｏ＝５９[％]、Ｎ＝７[％]、Ｈ＝２[％])で形成
した。勿論、ゲート絶縁膜は酸化窒化珪素膜に限定され
るものでなく、他の珪素を含む絶縁膜を単層または積層
構造として用いても良い。
【０１５５】また、酸化珪素膜を用いる場合には、プラ
ズマＣＶＤ法でＴＥＯＳ(Tetraethyl Orthosilicate)と
Ｏ2とを混合し、反応圧力４０[Pa]、基板温度３００〜
４００[℃]とし、高周波(１３．５６[MHz])電力密度
０．５〜０．８[W/cm2]で放電させて形成することがで
きる。このようにして作製される酸化珪素膜は、その後
４００〜５００[℃]の熱アニールによりゲート絶縁膜と
して良好な特性を得ることができる。
【０１５６】次いで、ゲート絶縁膜５０１２上に膜厚２
０〜１００[nm]の第１の導電層５０１３と、膜厚１００
〜４００[nm]の第２の導電層５０１４とを積層形成す
る。本実施例では、膜厚３０[nm]のＴａＮ膜からなる第
１の導電層５０１３と、膜厚３７０[nm]のＷ膜からなる
第２の導電層５０１４を積層形成した。ＴａＮ膜はスパ
ッタ法で形成し、Ｔａのターゲットを用い、窒素を含む
雰囲気内でスパッタする。また、Ｗ膜は、Ｗのターゲッ
トを用いたスパッタ法で形成した。その他に６フッ化タ
ングステン(ＷＦ6)を用いる熱ＣＶＤ法で形成すること
もできる。いずれにしてもゲート電極として使用するた
めには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０
[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大
きくすることで低抵抗率化を図ることができるが、Ｗ膜
中に酸素などの不純物元素が多い場合には結晶化が阻害
され高抵抗化する。従って、本実施例では、高純度のＷ
(純度９９．９９９９[％])のターゲットを用いたスパッ
タ法で、さらに成膜時に気相中からの不純物の混入がな
いように十分配慮してＷ膜を形成することにより、抵抗
率９〜２０[μΩcm]を実現することができる。
【０１５７】なお、本実施例では、第１の導電層５０１
３をＴａＮ、第２の導電層５０１４をＷとしたが、特に
限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃ
ｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主
成分とする合金材料若しくは化合物材料で形成してもよ
い。また、リン等の不純物元素をドーピングした多結晶
珪素膜に代表される半導体層を用いてもよい。また、Ａ
ｇＰｄＣｕ合金を用いてもよい。また、第１の導電層を
タンタル(Ｔａ)膜で形成し、第２の導電層をＷ膜とする
組み合わせ、第１の導電層を窒化チタン(ＴｉＮ)膜で形
成し、第２の導電層をＷ膜とする組み合わせ、第１の導
電層を窒化タンタル(ＴａＮ)で形成し、第２の導電層を
Ｗとする組み合わせ、第１の導電層を窒化タンタル(Ｔ
ａＮ)膜で形成し、第２の導電層をＡｌ膜とする組み合
わせ、第１の導電層を窒化タンタル(ＴａＮ)膜で形成
し、第２の導電層をＣｕ膜とする組み合わせとしてもよ
い。
【０１５８】また、２層構造に限定されず、例えば、タ
ングステン膜、アルミニウムとシリコンの合金(Ａｌ−
Ｓｉ)膜、窒化チタン膜を順次積層した３層構造として
もよい。また、３層構造とする場合、タングステンに代
えて窒化タングステンを用いてもよいし、アルミニウム
とシリコンの合金(Ａｌ−Ｓｉ)膜に代えてアルミニウム
とチタンの合金膜(Ａｌ−Ｔｉ)を用いてもよいし、窒化
チタン膜に代えてチタン膜を用いてもよい。
【０１５９】なお、導電層の材料によって、適宜最適な
エッチングの方法や、エッチャントの種類を選択するこ
とが重要である（図１９(Ｅ))。
【０１６０】次に、フォトリソグラフィ法を用いてレジ
ストからなるマスク５０１５を形成し、電極及び配線を
形成するための第３のエッチング処理を行う。第３のエ
ッチング処理では第１及び第２のエッチング条件で行
う。(図１９(Ｆ))本実施例では第１のエッチング条件と
して、ＩＣＰ(Inductively Coupled Plasma：誘導結合
型プラズマ)エッチング法を用い、エッチング用ガスに
ＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を
２５：２５：１０[sccm]とし、１[Pa]の圧力でコイル型
の電極に５００[Ｗ]のＲＦ(１３．５６[MHz])電力を投
入してプラズマを生成してエッチングを行う。基板側
(試料ステージ)にも１５０[Ｗ]のＲＦ(１３．５６[MH
z])電力を投入し、実質的に負の自己バイアス電圧を印
加する。この第１のエッチング条件によりＷ膜をエッチ
ングして第１の導電層の端部をテーパー形状とする。
【０１６１】この後、レジストからなるマスク５０１５
を除去せずに第２のエッチング条件に変え、エッチング
用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比
を３０：３０[sccm]とし、１[Pa]の圧力でコイル型の電
極に５００[Ｗ]のＲＦ(１３．５６[MHz])電力を投入し
てプラズマを生成して約３０秒程度のエッチングを行っ
た。基板側(試料ステージ)にも２０[Ｗ]のＲＦ(１３．
５６[MHz])電力を投入し、実質的に負の自己バイアス電
圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチン
グ条件ではＷ膜及びＴａＮ膜とも同程度にエッチングさ
れる。なお、ゲート絶縁膜上に残渣を残すことなくエッ
チングするためには、１０〜２０[％]程度の割合でエッ
チング時間を増加させると良い。
【０１６２】上記第３のエッチング処理では、レジスト
からなるマスクの形状を適したものとすることにより、
基板側に印加するバイアス電圧の効果により第１の導電
層及び第２の導電層の端部がテーパー形状となる。この
テーパー部の角度は１５〜４５°となる。こうして、第
３のエッチング処理により第１の導電層と第２の導電層
から成る第１の形状の導電層５０１６〜５０２０(第１
の導電層５０１６ａ〜５０２０ａと第２の導電層５０１
６ｂ〜５０１６ｂ)を形成する。ゲート絶縁膜５０１２
においては、第１の形状の導電層５０１６〜５０２０で
覆われない領域は２０〜５０[nm]程度エッチングされ、
薄くなった領域が形成される。
【０１６３】次いで、レジストからなるマスク５０１５
を除去せずに第４のエッチング処理を行う(図２０
(Ａ))。ここでは、エッチングガスにＣＦ4とＣｌ2とＯ2
とを用い、Ｗ膜を選択的にエッチングする。この時、第
４のエッチング処理により第２の導電層５０２１ｂ〜５
０２５ｂを形成する。一方、第１の導電層５０１６ａ〜
５０２０ａは、ほとんどエッチングされず、第２の形状
の導電層５０２１〜５０２５を形成する。
【０１６４】そして、レジストからなるマスク５０１５
を除去せずに第１のドーピング処理を行い、第２の島状
半導体層にｎ型を付与する不純物元素を低濃度に添加す
る。ドーピング処理はイオンドープ法、若しくはイオン
注入法で行えば良い。イオンドープ法の条件はドーズ量
を１×１０13〜５×１０14[/cm2]とし、加速電圧を４０
〜８０[keV]として行う。本実施例ではドーズ量を１．
５×１０13[/cm2]とし、加速電圧を６０[keV]として行
う。ｎ型を付与する不純物元素として１５族に属する元
素、典型的にはリン(Ｐ)または砒素(Ａｓ)を用いるが、
ここではリン(Ｐ)を用いる。この場合、導電層５０２１
〜５０２５がｎ型を付与する不純物元素に対するマスク
となり、自己整合的に不純物領域５０２６〜５０２９が
形成される。不純物領域５０２６〜５０２９には１×１
０18〜１×１０20[/cm3]の濃度範囲でｎ型を付与する不
純物元素を添加する。
【０１６５】次に、レジストからなるマスク５０１５を
除去した後、新たにレジストからなるマスク５０３０を
形成して第１のドーピング処理よりも高い加速電圧で第
２のドーピング処理を行う。イオンドープ法の条件はド
ーズ量を１×１０13〜１×１０15[/cm2]とし、加速電圧
を６０〜１２０[keV]として行う。ドーピング処理は第
２の導電層５０２１ｂ〜５０２５ｂを不純物元素に対す
るマスクとして用い、第１の導電層のテーパー部の下方
の第２の島状半導体層に不純物元素が添加されるように
ドーピングする。続いて、第２のドーピング処理より加
速電圧を下げて第３のドーピング処理を行って図２０
(Ｂ)の状態を得る。イオンドープ法の条件はドーズ量を
１×１０15〜１×１０17[/cm2]とし、加速電圧を５０〜
１００[keV]として行う。第２のドーピング処理および
第３のドーピング処理により、第１の導電層と重なる低
濃度不純物領域５０３１、５０３２には１×１０18〜５
×１０19[/cm3]の濃度範囲でｎ型を付与する不純物元素
を添加され、高濃度不純物領域５０３４〜５０３６には
１×１０19〜５×１０21[/cm3]の濃度範囲でｎ型を付与
する不純物元素が添加される。
【０１６６】もちろん、適当な加速電圧にすることで、
第２のドーピング処理および第３のドーピング処理は１
回のドーピング処理で、低濃度不純物領域および高濃度
不純物領域を形成することも可能である。
【０１６７】次いで、レジストからなるマスク５０３０
を除去した後、新たにレジストからなるマスク５０３７
を形成して第４のドーピング処理を行う。この第４のド
ーピング処理により、ｐチャネル型ＴＦＴの活性層とな
る第２の島状半導体層に前記一導電型とは逆の導電型を
付与する不純物元素が添加された不純物領域５０３８、
５０３９を形成する。第２の導電層５０２１ａ〜５０２
５ａを不純物元素に対するマスクとして用い、ｐ型を付
与する不純物元素を添加して自己整合的に不純物領域を
形成する。本実施例では、不純物領域５０３８、５０３
９はジボラン(Ｂ2Ｈ6)を用いたイオンドープ法で形成す
る(図２０(Ｃ))。この第４のドーピング処理の際には、
ｎチャネル型ＴＦＴを形成する第２の島状半導体層はレ
ジストからなるマスク５０３７で覆われている。第１乃
至３のドーピング処理によって、不純物領域５０３８、
５０３９にはそれぞれ異なる濃度でリンが添加されてい
るが、そのいずれの領域においてもｐ型を付与する不純
物元素の濃度を１×１０ 19〜５×１０21[/cm3]となるよ
うにドーピング処理することにより、ｐチャネル型ＴＦ
Ｔのソース領域およびドレイン領域として機能するため
に何ら問題は生じない。
【０１６８】以上までの工程で、それぞれの第２の島状
半導体層に不純物領域が形成される。
【０１６９】次いで、レジストからなるマスク５０３７
を除去して第１の層間絶縁膜５０４０を形成する。この
第１の層間絶縁膜５０４０としては、プラズマＣＶＤ法
またはスパッタ法を用い、厚さを１００〜２００[nm]と
して珪素を含む絶縁膜で形成する。本実施例では、プラ
ズマＣＶＤ法により膜厚１５０[nm]の酸化窒化珪素膜を
形成した。勿論、第１の層間絶縁膜５０４０は酸化窒化
珪素膜に限定されるものでなく、他の珪素を含む絶縁膜
を単層または積層構造として用いても良い。
【０１７０】次いで、第２の島状半導体層に添加された
不純物を活性化する処理を行う(図２０(Ｄ))。活性化処
理としては、レーザアニール法を用いる。レーザアニー
ル法を用いる場合、結晶化の際に用いたレーザを使用す
ることが可能である。活性化の場合は、移動速度は結晶
化と同じにし、０．０１〜１００[MW/cm2]程度(好まし
くは０．０１〜１０[MW/cm2])のエネルギー密度が必要
となる。また結晶化の際には連続発振のレーザを用い、
活性化の際にはパルス発振のレーザを用いるようにして
も良い。
【０１７１】また、第１の層間絶縁膜を形成する前に活
性化処理を行っても良い。
【０１７２】そして、加熱処理(３００〜５５０[℃]で
１〜１２時間の熱処理)を行うと水素化を行うことがで
きる。この工程は第１の層間絶縁膜５０４０に含まれる
水素により第２の島状半導体層のダングリングボンドを
終端する工程である。第１の層間絶縁膜の存在に関係な
く第２の島状半導体層を水素化することができる。水素
化の他の手段として、プラズマ水素化(プラズマにより
励起された水素を用いる)や、３〜１００[％]の水素を
含む雰囲気中で、３００〜６５０[℃]で１〜１２時間の
加熱処理を行っても良い。
【０１７３】次いで、第１の層間絶縁膜５０４０上に無
機絶縁膜材料または有機絶縁物材料から成る第２の層間
絶縁膜５０４１を形成する。本実施例では、膜厚１．６
[μm]のアクリル樹脂膜を形成した。次に、第２の層間
絶縁膜５０４１を形成した後、第２の層間絶縁膜５０４
１に接するように、第３の層間絶縁膜５０４２を形成す
る。
【０１７４】そして、配線５０４３〜５０４７を形成す
る。なお、これらの配線は、膜厚５０[nm]のＴｉ膜と、
膜厚５００[nm]の合金膜(ＡｌとＴｉとの合金膜)との積
層膜をパターニングして形成する。もちろん、二層構造
に限らず、単層構造でもよいし、三層以上の積層構造に
してもよい。また、配線の材料としては、ＡｌとＴｉに
限らない。例えば、ＴａＮ膜上にＡｌやＣｕを形成し、
さらにＴｉ膜を形成した積層膜をパターニングして配線
を形成してもよい。(図２０(Ｅ))
【０１７５】以上の様にして、ｎチャネル型ＴＦＴとｐ
チャネル型ＴＦＴからなるＣＭＯＳ回路を有する駆動回
路と、画素ＴＦＴと保持容量とを有する画素部を同一基
板上に形成することができる。こうして、アクティブマ
トリクス基板が完成する。
【０１７６】本実施例は、実施の形態１〜実施の形態
３、実施例１〜実施例６と自由に組み合わせて実施する
ことが可能である。
【０１７７】[実施例８]本実施例では、実施例７で作製
したアクティブマトリクス基板から、反射型液晶表示装
置を作製する工程を以下に説明する。説明には図２０、
２１を用いる。
【０１７８】まず、実施例５に従い、図２０（Ｅ）の状
態のアクティブマトリクス基板を得た後、当該アクティ
ブマトリクス基板上、少なくとも配線(画素電極)５０４
７上に配向膜５０５５を形成しラビング処理を行う。な
お、本実施例では配向膜５０５５を形成する前に、アク
リル樹脂膜等の有機樹脂膜をパターニングすることによ
って基板間隔を保持するための柱状のスペーサ５０５４
を所望の位置に形成した。また、柱状のスペーサに代え
て、球状のスペーサを基板全面に散布してもよい。
【０１７９】次いで、対向基板５０４８を用意する。対
向基板５０４８上に着色層（カラーフィルタ）５０４
９、５０５０（ここでは２色のカラーフィルタのみを図
示しているが、実際にはＲ、Ｇ、Ｂの３色を用いて良
い。）および平坦化膜５０５１を形成する。ここでは、
赤色のカラーフィルタ５０４９と青色のカラーフィルタ
５０５０とを重ねて、遮光部を形成する。また、赤色の
着色層と緑色の着色層とを一部重ねて、遮光部を形成し
てもよい。同様に、隣接した画素間の隙間をカラーフィ
ルタの積層によって遮光する。このようにして、遮光膜
の形成工程を省略した。
【０１８０】次いで、平坦化膜５０５１を形成し、当該
平坦化膜５０５１上に透明導電膜からなる対向電極５０
５２を少なくとも画素部に形成し、対向基板の全面に配
向膜５０５３を形成し、ラビング処理を施した。
【０１８１】そして、アクティブマトリクス基板と対向
基板とをシール材（図示せず）で貼り合わせる。シール
材にはフィラーが混入されており、このフィラーと柱状
スペーサによって均一な間隔を持って２枚の基板が貼り
合わせられる。その後、両基板の間に液晶材料５０５６
を注入し、封止剤（図示せず）によって完全に封止す
る。液晶材料５０５６には公知の液晶材料を用いれば良
い。このようにして図２１に示す反射型液晶表示装置が
完成する。そして、必要があれば、アクティブマトリク
ス基板または対向基板を所望の形状に分断する。さら
に、対向基板のみに偏光板（図示せず）を貼りつけた。
そして、公知の技術を用いてフレキシブルプリント基板
(Flexible Print Circuit：ＦＰＣ)を貼りつけた。
【０１８２】以上のようにして作製される液晶表示装置
はエネルギー分布が周期的または一様なレーザ光が照射
され、大粒径の結晶粒が形成された半導体膜を用いて作
製されたＴＦＴを有しており、前記液晶表示装置の動作
特性や信頼性を十分なものとなり得る。そして、このよ
うな液晶表示装置は各種電子機器の表示部として用いる
ことができる。
【０１８３】本実施例は、実施の形態１〜実施の形態
３、実施例１〜実施例７と自由に組み合わせて実施する
ことが可能である。
【０１８４】[実施例９]本実施例では、実施例７に示し
たアクティブマトリクス基板の作製方法を用いて作製さ
れたアクティブマトリクス基板を用いて、発光装置を作
製する例を以下に説明する。発光装置とは、基板上に形
成された発光素子を、当該基板とカバー材の間に封入し
た表示用パネルおよび該表示用パネルにＴＦＴ等を実装
した表示用モジュールを総称したものである。なお、発
光素子は、電場を加えることで発生するルミネッセンス
（Electro Luminescence）が得られる有機化合物を含む
層（発光層）と陽極層と、陰極層とを有する。また、有
機化合物におけるルミネッセンスには、一重項励起状態
から基底状態に戻る際の発光（蛍光）と三重項励起状態
から基底状態に戻る際の発光（リン光）があり、これら
のうちどちらか、あるいは両方の発光を含む。
【０１８５】なお、本明細書中では、発光素子において
陽極と陰極の間に形成された全ての層をＥＬ層と定義す
る。ＥＬ層には具体的に、発光層、正孔注入層、電子注
入層、正孔輸送層、電子輸送層等が含まれる。基本的に
発光素子は、陽極層、発光層、陰極層が順に積層された
構造を有しており、この構造に加えて、陽極層、正孔注
入層、発光層、陰極層や、陽極層、正孔注入層、発光
層、電子輸送層、陰極層等の順に積層した構造を有して
いることもある。
【０１８６】実施例７に従って第３の層間絶縁膜５１０
２まで形成した後、発光素子の陽極となる画素電極を、
透明導電膜からなる材料にて形成する。透明導電膜とし
ては、酸化インジウムと酸化スズとの化合物、酸化イン
ジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまた
は酸化インジウムを用いることができる。また、前記透
明導電膜にガリウムを添加したものを用いても良い。
【０１８７】第３の層間絶縁膜５１０２は、発光装置の
場合、第２の層間絶縁膜５１０１に含まれる水分が有機
発光層に入るのを防ぐのに効果的である。第２の層間絶
縁膜５１０１が有機樹脂材料を有している場合、有機樹
脂材料は水分を多く含むため、第３の層間絶縁膜５１０
２を設けることは特に有効である。また、本実施例にお
いては、樹脂からなる第２の層間絶縁膜５１０１を用い
てＴＦＴによる段差を平坦化することは非常に重要であ
る。後に形成される発光層は非常に薄いため、段差が存
在することによって発光不良を起こす場合がある。従っ
て、発光層をできるだけ平坦面に形成しうるように画素
電極を形成する前に平坦化しておくことが望ましい。
【０１８８】駆動回路が有するｎチャネル型ＴＦＴ、ｐ
チャネル型ＴＦＴは実施例５の作製方法を用いて形成さ
れる。なお、本実施例ではシングルゲート構造としてい
るが、ダブルゲート構造もしくはトリプルゲート構造で
あっても良い。
【０１８９】次に、図２２（Ｂ）に示すように、第３の
層間絶縁膜５１０２を覆うように黒色染料、カーボンま
たは黒色の顔料などを分散した樹脂膜を成膜し、発光素
子となる部分に開口部を形成することで、遮蔽膜（図示
せず）を成膜する。なお樹脂として、代表的にはポリイ
ミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブ
テン）等が挙げられるが、上記材料に限定されない。ま
た有機樹脂の他に、遮蔽膜の材料として例えば、珪素、
酸化珪素、酸化窒化珪素などに黒色染料、カーボンまた
は黒色の顔料を混入したものを用いることも可能であ
る。遮蔽膜は、配線５１０４〜５１１０において反射し
た外光が、観察者の目に入るのを防ぐ効果がある。その
後、各不純物領域に達するコンタクトホールを開口し、
配線５１０４〜５１１０を形成する。
【０１９０】続いて、樹脂材料でなる土手５１１１を形
成する。土手５１１１は１〜２[μm]厚のアクリル膜ま
たはポリイミド膜をパターニングして画素電極５１０３
の一部を露出させるように形成する。
【０１９１】画素電極５１０３の上にはＥＬ層５１１２
が形成される。なお、図２２（Ｂ）では一画素しか図示
していないが、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ
（青）の各色に対応したＥＬ層を作り分けている。ま
た、本実施例では蒸着法により低分子系有機発光材料を
形成している。具体的には、正孔注入層として２０[nm]
厚の銅フタロシアニン（ＣｕＰｃ）膜を設け、その上に
発光層として７０[nm]厚のトリス−８−キノリノラトア
ルミニウム錯体（Ａｌｑ3）膜を設けた積層構造として
いる。Ａｌｑ3にキナクリドン、ペリレンもしくはＤＣ
Ｍ１といった蛍光色素を添加することで発光色を制御す
ることができる。
【０１９２】但し、以上の例は発光層として用いること
のできる有機発光材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせて発光層（発光及びそのための
キャリアの移動を行わせるための層）を形成すれば良
い。例えば、本実施例では低分子系有機発光材料を発光
層として用いる例を示したが、中分子系有機発光材料や
高分子系有機発光材料を用いても良い。なお、ここでい
う中分子系有機発光材料とは、昇華性を有さず、かつ、
分子数が２０以下または連鎖する分子の長さが１０[μ
m]以下の有機発光材料を指す。また、高分子系有機発光
材料を用いる例として、正孔注入層として２０[nm]のポ
リチオフェン（ＰＥＤＯＴ）膜をスピン塗布法により設
け、その上に発光層として１００[nm]程度のパラフェニ
レンビニレン（ＰＰＶ）膜を設けた積層構造としても良
い。なお、ＰＰＶのπ共役系高分子を用いると、赤色か
ら青色まで発光波長を選択できる。また、電荷輸送層や
電荷注入層として炭化珪素等の無機材料を用いることも
可能である。これらの有機発光材料や無機材料は公知の
材料を用いることができる。
【０１９３】次に、ＥＬ層５１１２の上には、陰極とし
て画素電極５１１３が設けられる。本実施例の場合、導
電膜としてアルミニウムとリチウムとの合金膜を用い
る。勿論、公知のＭｇＡｇ膜（マグネシウムと銀との合
金膜）を用いても良い。陰極材料としては、周期表の１
族もしくは２族に属する元素からなる導電膜もしくはそ
れらの元素を添加した導電膜を用いれば良い。
【０１９４】この画素電極５１１３まで形成された時点
で発光素子が完成する。なお、ここでいう発光素子と
は、画素電極（陽極）５１０３、ＥＬ層５１１２、およ
び陰極５１１３で形成された素子を指す。
【０１９５】また、発光素子を完全に覆うようにして保
護膜５１１４を設けても良い。保護膜５１１４として
は、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む
絶縁膜からなり、当該絶縁膜を単層もしくは組み合わせ
た積層で用いる。
【０１９６】この際、カバレッジの良い膜を保護膜５１
１４として用いることが好ましく、炭素膜、特にＤＬＣ
（ダイヤモンドライクカーボン）膜を用いることは有効
である。ＤＬＣ膜は室温から１００[℃]以下の温度範囲
で成膜可能であるため、耐熱性の低い発光層５１１２の
上方にも容易に成膜することができる。また、ＤＬＣ膜
は酸素に対するブロッキング効果が高く、発光層５１１
２の酸化を抑制することが可能である。そのため、この
後に続く封止工程を行う間に発光層５１１２が酸化する
といった問題を防止できる。
【０１９７】本実施例では、発光層５１１２は全てバリ
ア性の高い炭素膜、窒化珪素、窒化酸化珪素、窒化アル
ミニウムもしくは窒化酸化アルミニウム等の無機絶縁膜
で覆われているため、水分や酸素等が発光層に入って発
光層が劣化するのをより効果的に防ぐことができる。
【０１９８】また、第３の層間絶縁膜５１０２、保護膜
５１１４を、シリコンをターゲットとしたスパッタリン
グ法により作製される窒化珪素膜を用いることで、より
発光層への不純物の侵入を防ぐことができる。成膜条件
は適宜選択すれば良いが、特に好ましくはスパッタガス
には窒素（Ｎ2）又は窒素とアルゴンの混合ガスを用
い、高周波電力を印加してスパッタリングを行う。基板
温度は室温の状態とし、加熱手段を用いなくても良い。
既に有機絶縁膜や有機化合物層を形成した後は、基板を
加熱せずに成膜することが望ましい。但し、吸着又は吸
蔵している水分を十分除去するために、真空中で数分〜
数時間、５０〜１００[℃]程度で加熱して脱水処理する
ことは好ましい。
【０１９９】室温でシリコンをターゲットとし、１３．
５６[MHz]の高周波電力を印加し、窒素ガスのみ用いた
スパッタリング法で形成された窒化珪素膜は、その赤外
吸収スペクトルにおいてＮ−Ｈ結合とＳｉ−Ｈ結合の吸
収ピークが観測されず、またＳｉ−Ｏの吸収ピークも観
測されていないことが特徴的であり、膜中に酸素濃度及
び水素濃度は１[原子％]以下であることがわかってい
る。このことからも、より効果的に酸素や水分などの不
純物の侵入を防ぐことができるのがわかる。
【０２００】こうして図２２（Ｂ）に示すような構造の
発光装置が完成する。なお、土手５１１１を形成した
後、保護膜５１１４を形成するまでの工程を、大気解放
せずに連続的に処理することは有効である。
【０２０１】なお本実施例では遮蔽膜を第３の層間絶縁
膜５１０２と土手５１１１との間に形成したが、本発明
はこの構成に限定されない。配線５１０４〜５１１０に
おいて反射した外光が、観察者の目に入るのを防ぐこと
ができる位置に設けることが肝要である。例えば、本実
施例のように発光素子から発せられる光が基板側に向か
う構成である場合、第１の層間絶縁膜と第２の層間絶縁
膜５１０１との間に遮蔽膜を設けるようにしても良い。
そしてこの場合においても、遮蔽膜は発光素子からの光
が通過できるように開口部を有する。
【０２０２】さらに、実施例７において説明したよう
に、ゲート電極に絶縁膜を介して重なる不純物領域を設
けることによりホットキャリア効果に起因する劣化に強
いｎチャネル型ＴＦＴを形成することができる。そのた
め、信頼性の高い発光装置を実現できる。
【０２０３】また、本実施例では画素部と駆動回路の構
成のみ示しているが、本実施例の製造工程に従えば、そ
の他にも信号分割回路、Ｄ／Ａコンバータ、オペアン
プ、γ補正回路などの論理回路を同一の絶縁体上に形成
可能であり、さらにはメモリやマイクロプロセッサをも
形成しうる。
【０２０４】以上のようにして作製される発光装置はエ
ネルギー分布が周期的または一様なレーザ光が照射さ
れ、大粒径の結晶粒が形成された半導体膜を用いて作製
されたＴＦＴを有しており、前記発光装置の動作特性や
信頼性を十分なものとなり得る。そして、このような発
光装置は各種電子機器の表示部として用いることができ
る。
【０２０５】なお、本実施例では、発光素子から発せら
れる光がＴＦＴ側に向かっているが、発光素子がＴＦＴ
とは反対側に向かっていても良い。この場合、土手５１
１１に黒色染料、カーボンまたは黒色の顔料を混入した
樹脂を用いることができる。この場合、画素電極５１０
３には反射性に優れた材料を用い、画素電極５１１３に
は透明導電膜を用いる。
【０２０６】本実施例は、実施の形態１〜実施の形態
３、実施例１〜実施例８と自由に組み合わせて実施する
ことが可能である。
【０２０７】[実施例１０]本実施例では、本発明の作製
方法を用いて形成されたＴＦＴの断面構造について説明
する。特に本実施例では、グラフォエピタキシの原理を
応用した作製方法を用いて形成され、且つボトムゲート
型のＴＦＴの断面構造について説明する。
【０２０８】説明には、図２５を用いる。図２５（A）
に示すように、基板１４００上に、第１の下地膜１４０
２ａを形成する。その後、第２の下地膜を形成し、パタ
ーニングを行って、凸部１４０２ｂを形成する。
【０２０９】ここで、第１の下地膜１４０２ａ及び第２
の下地膜としてはそれぞれ、酸化珪素、窒化酸化珪素、
酸化窒化珪素等を用いることができる。但し、第１の下
地膜１４０２ａ上に形成された第２の下地膜のみをパタ
ーニングして凸部１４０２ｂを形成する工程上、第１の
下地膜１４０２ａと第２の下地膜とは異なる材料とする
必要がある。こうして、第１の下地膜１４０２ａと凸部
１４０２ｂとによって、凹凸パターンを形成する。
【０２１０】次いで、図２５（Ｂ）に示すように、導電
性膜をパターニングすることによって、ゲート電極１４
０３を形成する。なお、ゲート電極１４０３の端部を、
テーパ形状とするのが望ましい。こうして、ゲート電極
１４０３の上部に形成する膜が段切れを起こすのを防ぐ
ことが出来る。その後、ゲート絶縁膜１４０４を形成す
る。その上に、半導体膜１４０５を形成する。半導体膜
１４０５をレーザアニールし、結晶化を行う。レーザア
ニールでは、連続発振のレーザ光を用いる。このレーザ
光を集光して形成したビームスポットを、前記半導体膜
上を移動させる。こうして、半導体膜を結晶化させる。
【０２１１】なお、ビームスポットの形状及び走査方向
は、凹凸パターンの形状に応じて設計者が適宜定めるこ
とができる。
【０２１２】次いで、図２５（Ｃ）に示すように、結晶
化した半導体膜１４０５をパターニングし、島状半導体
１４０６を形成する。その上に、チャネルストッパ１４
０７を形成する。
【０２１３】次いで、図２５（Ｄ）に示すように、チャ
ネルストッパ１４０７を介して、不純物元素のドーピン
グ処理を行う。こうして、ゲート電極１４０３と重なる
チャネル領域１４０８と、ソース領域、ドレイン領域と
して機能する不純物領域１４０９ａと１４０９ｂを形成
する。
【０２１４】次いで、図２５（Ｅ）に示すように、層間
絶縁膜１４１０を形成する。次いで、不純物領域１４０
９ａと１４０９ｂに達するコンタクトホールを形成す
る。その後、導電性膜を成膜し、所定の形状にパターニ
ングして、端子１４１１ａと端子１４１１ｂを形成す
る。端子１４１１ａと端子１４１１ｂの一方が、ソース
端子に相当する。もう一方が、ドレイン端子に相当す
る。
【０２１５】このように形成されたＴＦＴでは、チャネ
ル領域として、凹凸パターンの凸部上に形成された多結
晶半導体膜を用いる。こうして、チャネル領域の結晶性
が良いＴＦＴを作製することができる。
【０２１６】なお本実施例は、実施の形態１〜実施の形
態３、実施例１〜実施例９と自由に組み合わせて実施す
ることが可能である。
【０２１７】[実施例１１]本実施例では、本発明の作製
方法を用いて形成されたＴＦＴの断面構造について説明
する。特に本実施例では、グラフォエピタキシの原理を
応用した作製方法を用いて形成され、且つサイドウォー
ルを有するＴＦＴの断面構造について説明する。
【０２１８】図２６（Ａ）において、絶縁表面を有する
基板１５００上に下地膜１５０１と、下地膜１５０２が
形成されている。そして下地膜１５０２上には、チャネ
ル形成領域１５０５と、チャネル形成領域１５０５を挟
んでいる第１の不純物領域１５０４と、第１の不純物領
域１５０４及びチャネル形成領域１５０５を挟んでいる
第２の不純物領域１５０３とを含む活性層を有してい
る。そして該活性層に接しているゲート絶縁膜１５０６
と、該ゲート絶縁膜１５０６上に形成されたゲート電極
１５０８とを有している。該ゲート電極１５０８の側面
に接するように、サイドウォール１５０７が形成されて
いる。
【０２１９】サイドウォール１５０７はゲート絶縁膜１
５０６を間に介して第１の不純物領域１５０４と重なっ
ており、導電性を有していても絶縁性を有していても良
い。サイドウォール１５０７が導電性を有する場合、サ
イドウォール１５０７を含めてゲート電極としても良
い。
【０２２０】図２６（Ｂ）において、絶縁表面を有する
基板１５１０上に下地膜１５１１と、下地膜１５１２が
形成されている。そして下地膜１５１２上には、チャネ
ル形成領域１５１５と、チャネル形成領域１５１５を挟
んでいる第１の不純物領域１５１４と、第１の不純物領
域１５１４及びチャネル形成領域１５１５を挟んでいる
第２の不純物領域１５１３とを含む活性層を有してい
る。そして該活性層に接しているゲート絶縁膜１５１６
と、該ゲート絶縁膜１５１６上に積層された２層の導電
膜１５１９、１５１８からなるゲート電極とを有してい
る。前記導電膜１５１９の上面及び前記導電膜１５１８
の側面に接するように、サイドウォール１５１７が形成
されている。
【０２２１】サイドウォール１５１７は導電性を有して
いても絶縁性を有していても良い。サイドウォール１５
１７が導電性を有する場合、サイドウォール１５１７を
含めてゲート電極としても良い。
【０２２２】図２６（Ｃ）において、絶縁表面を有する
基板１５２０上に下地膜１５２１と、下地膜１５２２が
形成されている。そして下地膜１５２２上には、チャネ
ル形成領域１５２５と、チャネル形成領域１５２５を挟
んでいる第１の不純物領域１５２４と、第１の不純物領
域１５２４及びチャネル形成領域１５２５を挟んでいる
第２の不純物領域１５２３とを含む活性層を有してい
る。そして該活性層に接しているゲート絶縁膜１５２６
と、該ゲート絶縁膜１５２６上に導電膜１５２８と、該
導電膜１５２８の上面と側面を覆っている導電膜１５２
９と、該導電膜１５２９の側面に接するサイドウォール
１５２７が形成されている。導電膜１５２８と、導電膜
１５２９とはゲート電極として機能している。
【０２２３】サイドウォール１５２７は導電性を有して
いても絶縁性を有していても良い。サイドウォール１５
２７が導電性を有する場合、サイドウォール１５２７を
含めてゲート電極としても良い。
【０２２４】なお本実施例は、実施の形態１〜実施の形
態３、実施例１〜実施例９と自由に組み合わせて実施す
ることが可能である。
【０２２５】
【発明の効果】本発明では、単位回路を構成する複数の
第２の島状半導体が、それぞれ異なる第１の島状半導体
から形成される。そして、第２の島状半導体を３つ用い
て単位回路を構成する仮定すると、前記３つの第２の島
状半導体は、それぞれが凸端部（ａ点）からの距離が異
なるように設定する。そうすることによって、第２の島
状半導体の特性バラツキを平均化することが出来る。そ
の結果、単位回路ごとの特性の均一化をはかることが出
来る。
【図面の簡単な説明】
【図１】 グラフォエピキタシを応用した本発明の一
実施形態を説明する図。
【図２】 グラフォエピキタシを応用した本発明の一
実施形態を説明する図。
【図３】 本発明の一実施形態を説明する図。
【図４】 本発明の一実施形態を説明する図。
【図５】 本発明の一実施形態を説明する図。
【図６】 本発明の一実施形態を説明する図。
【図７】 本発明の一実施形態を説明する図。
【図８】 本発明の一実施形態を説明する図。
【図９】 本発明の一実施形態を説明する図。
【図１０】 カレントミラー回路と差動増幅回路を示
す図。
【図１１】 半導体層に対するレーザ照射を説明する
図。
【図１２】 レーザ照射装置を説明する図。
【図１３】 レーザ照射装置の照射範囲を説明する
図。
【図１４】 レーザ照射装置を説明する図。
【図１５】 半導体層に対するレーザ照射を説明する
図。
【図１６】 半導体層へのレーザ照射による結晶化を
含む工程フローを説明する図。
【図１７】 半導体層へのレーザ照射による結晶化を
含む工程フローを説明する図。
【図１８】 半導体装置の作製工程を説明する図。
【図１９】 半導体装置の作製工程を説明する図。
【図２０】 半導体装置の作製工程を説明する図。
【図２１】 半導体装置の作製工程を説明する図。
【図２２】 半導体装置の作製工程を説明する図。
【図２３】 半導体装置の作製工程を説明する図。
【図２４】 半導体装置の作製工程を説明する図。
【図２５】 半導体装置の作製工程を説明する図。
【図２６】 半導体装置の作製工程を説明する図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/268 Ｈ０１Ｌ 29/78 ６２７Ｇ 29/786 ６１４ (72)発明者 磯部 敦生 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 柴田 寛 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 山崎 舜平 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 Ｆターム(参考） 2H092 JA25 JA29 JA30 JA39 JA40 JB58 KA12 KA17 KB25 MA08 NA21 NA22 5F052 AA02 BA07 BA11 BA14 BA15 BA18 BB01 BB04 BB05 BB06 BB07 CA07 CA10 DA02 DA03 DB02 DB03 DB07 EA15 EA16 FA02 FA03 FA06 FA13 FA22 JA01 5F110 AA30 BB02 BB04 CC02 CC06 DD01 DD02 DD03 DD05 DD13 DD14 DD15 DD17 DD21 EE01 EE02 EE03 EE04 EE09 EE14 EE15 EE23 EE28 EE29 EE31 EE44 EE45 FF02 FF04 FF09 FF28 FF30 FF36 GG01 GG02 GG13 GG25 GG32 GG43 GG45 GG47 HJ01 HJ04 HJ12 HJ13 HJ23 HL01 HL04 HL06 HL11 HL12 HM15 NN03 NN04 NN22 NN27 NN34 NN35 NN71 NN77 PP01 PP02 PP03 PP05 PP06 PP29 PP34 QQ04 QQ23 QQ24 QQ25 5G435 AA16 BB05 BB12 CC09 EE37 HH13 KK05 KK09 LL07 LL08

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】絶縁表面を有する基板上に非晶質半導体を
    形成し、 前記非晶質半導体を所望の形状にパターニングして、複
    数の第１の島状半導体を形成し、 複数の前記第１の島状半導体に線状に集光されたレーザ
    光を前記基板に対して相対的に走査しつつ照射し、複数
    の前記第１の島状半導体を結晶化し、 結晶化された複数の前記第１の島状半導体を所望の形状
    にパターニングして、複数の第２の島状半導体を形成
    し、 複数の前記第２の島状半導体を用いて複数のトランジス
    タを形成し、 複数の前記トランジスタのうち所定の数の前記トランジ
    スタを用いて単位回路を形成する半導体装置の作製方法
    であって、 前記所定の数の前記トランジスタに用いられる前記第２
    の島状半導体は、それぞれ異なる前記第１の島状半導体
    から形成されることを特徴とする半導体装置の作製方
    法。
  2. 【請求項２】絶縁表面を有する基板上に非晶質半導体を
    形成し、 前記非晶質半導体上に金属含有層を形成し、熱処理によ
    り第１の結晶質半導体を形成し、 前記第１の結晶質半導体を所望の形状にパターニングし
    て、複数の第１の島状半導体を形成し、 複数の前記第１の島状半導体に線状に集光されたレーザ
    光を前記基板に対して相対的に走査しつつ照射し、第２
    の結晶質半導体でなる複数の前記第１の島状半導体を形
    成し、 前記第２の結晶質半導体でなる複数の前記第１の島状半
    導体を所望の形状にパターニングして、複数の第２の島
    状半導体を形成し、 複数の前記第２の島状半導体を用いて複数のトランジス
    タを形成し、 前記複数のトランジスタのうち所定の数の前記トランジ
    スタを用いて単位回路を形成する半導体装置の作製方法
    であって、 前記所定の数の前記トランジスタに用いられる前記第２
    の島状半導体は、それぞれ異なる前記第１の島状半導体
    から形成されることを特徴とする半導体装置の作製方
    法。
  3. 【請求項３】請求項１又は請求項２において、 前記複数のトランジスタは、そのチャネル形成領域にお
    ける電荷の移動方向が全て平行もしくはそれに準ずる方
    向に揃うように配置されていることを特徴とする半導体
    装置の作製方法。
  4. 【請求項４】請求項１又は請求項２において、 前記複数のトランジスタは、そのチャネル形成領域にお
    ける電荷の移動方向が、前記レーザ光の走査方向と平行
    であることを特徴とする半導体装置の作製方法。
  5. 【請求項５】請求項１又は請求項２において、 前記複数のトランジスタは並列に接続されていることを
    特徴とする半導体装置の作製方法。
  6. 【請求項６】請求項１又は請求項２において、 前記レーザ光は、連続発振の固体レーザ、気体レーザ、
    あるいは金属レーザから発振されたものであることを特
    徴とする半導体装置の作製方法。
  7. 【請求項７】請求項１又は請求項２において、 前記レーザ光は、連続発振のＹＡＧレーザ、ＹＶＯ4レ
    ーザ、ＹＬＦレーザ、ＹＡｌＯ3レーザ、ガラスレー
    ザ、ルビーレーザ、アレキサンドライドレーザ、Ｔｉ：
    サファイアレーザから選ばれた１種から発振されたもの
    であることを特徴とする半導体装置の作製方法。
  8. 【請求項８】請求項１又は請求項２において、 前記レーザ光は、連続発振のエキシマレーザ、Ａｒレー
    ザ、Ｋｒレーザ、ＣＯ 2レーザから選ばれた１種から発
    振されたものであることを特徴とする半導体装置の作製
    方法。
  9. 【請求項９】請求項１又は請求項２において、 前記レーザ光は、連続発振のヘリウムカドミウムレー
    ザ、銅蒸気レーザ、金蒸気レーザから選ばれた１種から
    発振されたものであることを特徴とする半導体装置の作
    製方法。
JP2001401281A 2001-12-28 2001-12-28 半導体装置の作製方法 Expired - Fee Related JP4030758B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2001401281A JP4030758B2 (ja) 2001-12-28 2001-12-28 半導体装置の作製方法
US10/330,019 US6911358B2 (en) 2001-12-28 2002-12-27 Method for manufacturing semiconductor device
US11/159,278 US7129121B2 (en) 2001-12-28 2005-06-23 Method for manufacturing semiconductor device
US11/514,973 US7635883B2 (en) 2001-12-28 2006-09-05 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001401281A JP4030758B2 (ja) 2001-12-28 2001-12-28 半導体装置の作製方法

Publications (3)

Publication Number Publication Date
JP2003203918A true JP2003203918A (ja) 2003-07-18
JP2003203918A5 JP2003203918A5 (ja) 2005-08-04
JP4030758B2 JP4030758B2 (ja) 2008-01-09

Family

ID=27640102

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001401281A Expired - Fee Related JP4030758B2 (ja) 2001-12-28 2001-12-28 半導体装置の作製方法

Country Status (2)

Country Link
US (3) US6911358B2 (ja)
JP (1) JP4030758B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006075569A1 (ja) * 2005-01-11 2006-07-20 Sharp Kabushiki Kaisha 半導体薄膜の製造方法および半導体薄膜の製造装置

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3992976B2 (ja) * 2001-12-21 2007-10-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6841797B2 (en) 2002-01-17 2005-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device formed over a surface with a drepession portion and a projection portion
US6884668B2 (en) * 2002-02-22 2005-04-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method therefor
US6930326B2 (en) 2002-03-26 2005-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit and method of fabricating the same
TWI303882B (en) * 2002-03-26 2008-12-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
JP4474108B2 (ja) * 2002-09-02 2010-06-02 株式会社 日立ディスプレイズ 表示装置とその製造方法および製造装置
JP4593073B2 (ja) * 2002-12-26 2010-12-08 株式会社半導体エネルギー研究所 レーザ照射装置
US7220627B2 (en) * 2003-04-21 2007-05-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device where the scanning direction changes between regions during crystallization and process
US7476629B2 (en) * 2003-04-21 2009-01-13 Semiconductor Energy Laboratory Co., Ltd. Beam irradiation apparatus, beam irradiation method, and method for manufacturing thin film transistor
KR100519948B1 (ko) * 2003-05-20 2005-10-10 엘지.필립스 엘시디 주식회사 비정질 실리콘의 결정화 공정 및 이를 이용한 스위칭 소자
US6855588B1 (en) * 2003-10-07 2005-02-15 United Microelectronics Corp. Method of fabricating a double gate MOSFET device
US7186629B2 (en) * 2003-11-19 2007-03-06 Advanced Materials Sciences, Inc. Protecting thin semiconductor wafers during back-grinding in high-volume production
JP2005167084A (ja) * 2003-12-04 2005-06-23 Fujitsu Ltd レーザ結晶化装置及びレーザ結晶化方法
KR101207442B1 (ko) 2003-12-15 2012-12-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 집적회로장치의 제조방법, 비접촉형 박막 집적회로장치 및 그 제조 방법, 비접촉형 박막 집적회로 장치를 가지는 아이디 태그 및 동전
US7271076B2 (en) * 2003-12-19 2007-09-18 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film integrated circuit device and manufacturing method of non-contact type thin film integrated circuit device
US7566010B2 (en) 2003-12-26 2009-07-28 Semiconductor Energy Laboratory Co., Ltd. Securities, chip mounting product, and manufacturing method thereof
KR101127888B1 (ko) * 2004-02-06 2012-03-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 집적회로의 제조방법 및 소자 기판
WO2006011664A1 (en) 2004-07-30 2006-02-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7902002B2 (en) * 2004-07-30 2011-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR100689315B1 (ko) * 2004-08-10 2007-03-08 엘지.필립스 엘시디 주식회사 실리콘 박막 결정화 장치 및 이를 이용한 결정화 방법
JP4800661B2 (ja) * 2005-05-09 2011-10-26 株式会社ディスコ レーザ光線を利用する加工装置
US7550382B2 (en) * 2005-05-31 2009-06-23 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device, evaluation method of semiconductor device, and semiconductor device
US20080206589A1 (en) * 2007-02-28 2008-08-28 Bruce Gardiner Aitken Low tempertature sintering using Sn2+ containing inorganic materials to hermetically seal a device
JP5128767B2 (ja) * 2005-11-14 2013-01-23 株式会社ジャパンディスプレイイースト 表示装置とその製造方法
WO2007069516A1 (en) * 2005-12-16 2007-06-21 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation apparatus, laser irradiation method, and manufacturing method of semiconductor device
EP1857907B1 (en) * 2006-04-28 2009-08-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7791012B2 (en) 2006-09-29 2010-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising photoelectric conversion element and high-potential and low-potential electrodes
WO2008104346A2 (en) * 2007-02-27 2008-09-04 Carl Zeiss Laser Optics Gmbh Continuous coating installation and methods for producing crystalline thin films and solar cells
JP2008252068A (ja) 2007-03-08 2008-10-16 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2008270757A (ja) * 2007-03-26 2008-11-06 Semiconductor Energy Lab Co Ltd 半導体装置
JP2008244374A (ja) * 2007-03-29 2008-10-09 Nec Lcd Technologies Ltd 半導体薄膜の製造方法、半導体薄膜及び薄膜トランジスタ
US8048749B2 (en) * 2007-07-26 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101133827B1 (ko) * 2007-12-25 2012-04-06 가부시키가이샤 아루박 박막 트랜지스터의 제조 방법 및 박막 트랜지스터
WO2010035608A1 (en) 2008-09-25 2010-04-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5586920B2 (ja) * 2008-11-20 2014-09-10 株式会社半導体エネルギー研究所 フレキシブル半導体装置の作製方法
KR101705201B1 (ko) * 2009-08-27 2017-02-09 가부시키가이샤 가네카 집적화 유기 발광 장치, 유기 발광 장치의 제조 방법 및 유기 발광 장치
US20150187616A1 (en) * 2013-12-31 2015-07-02 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms of adjustable laser beam for laser spike annealing
CN104637445B (zh) * 2015-02-03 2017-03-08 深圳市华星光电技术有限公司 Amoled像素驱动电路及像素驱动方法

Family Cites Families (99)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52143755A (en) 1976-05-26 1977-11-30 Hitachi Ltd Laser, zone melting device
US4316074A (en) 1978-12-20 1982-02-16 Quantronix Corporation Method and apparatus for laser irradiating semiconductor material
US4330363A (en) 1980-08-28 1982-05-18 Xerox Corporation Thermal gradient control for enhanced laser induced crystallization of predefined semiconductor areas
US4406709A (en) 1981-06-24 1983-09-27 Bell Telephone Laboratories, Incorporated Method of increasing the grain size of polycrystalline materials by directed energy-beams
JPS58156591A (ja) 1982-03-10 1983-09-17 Nippon Telegr & Teleph Corp <Ntt> 半導体単結晶薄膜の形成法
FR2527385B1 (fr) 1982-04-13 1987-05-22 Suwa Seikosha Kk Transistor a couche mince et panneau d'affichage a cristaux liquides utilisant ce type de transistor
US5736751A (en) 1982-04-13 1998-04-07 Seiko Epson Corporation Field effect transistor having thick source and drain regions
JPS59165450A (ja) 1983-03-11 1984-09-18 Toshiba Corp 半導体装置の製造方法
US4592799A (en) 1983-05-09 1986-06-03 Sony Corporation Method of recrystallizing a polycrystalline, amorphous or small grain material
JPS59205761A (ja) 1983-05-10 1984-11-21 Seiko Epson Corp 半導体装置の製造方法
JPS60245173A (ja) 1984-05-18 1985-12-04 Semiconductor Energy Lab Co Ltd 絶縁ゲイト型半導体装置
US4727044A (en) 1984-05-18 1988-02-23 Semiconductor Energy Laboratory Co., Ltd. Method of making a thin film transistor with laser recrystallized source and drain
JPS60245174A (ja) 1984-05-18 1985-12-04 Semiconductor Energy Lab Co Ltd 絶縁ゲイト型電界効果半導体装置の作製方法
JPS60245172A (ja) 1984-05-18 1985-12-04 Semiconductor Energy Lab Co Ltd 絶縁ゲイト型半導体装置
JPS6148976A (ja) 1984-08-16 1986-03-10 Seiko Epson Corp 薄膜トランジスタ
JPS6171636A (ja) 1984-09-14 1986-04-12 Sony Corp シリコンのエツチング方法
JPH0740607B2 (ja) 1984-10-03 1995-05-01 ソニー株式会社 薄膜トランジスタの製造方法
JPS61251115A (ja) 1985-04-30 1986-11-08 Fujitsu Ltd 絶縁膜上の半導体単結晶成長方法
US6149988A (en) 1986-09-26 2000-11-21 Semiconductor Energy Laboratory Co., Ltd. Method and system of laser processing
JPS63142807A (ja) 1986-12-05 1988-06-15 Nec Corp 半導体装置の製造方法
JPH0690373B2 (ja) 1987-11-19 1994-11-14 シャープ株式会社 アクティブマトリクス基板
JPH01154124A (ja) 1987-12-11 1989-06-16 Seiko Epson Corp アクティブマトリックス基板
JPH01194351A (ja) 1988-01-29 1989-08-04 Hitachi Ltd 薄膜半導体装置
JPH02140915A (ja) 1988-11-22 1990-05-30 Seiko Epson Corp 半導体装置の製造方法
US5147826A (en) 1990-08-06 1992-09-15 The Pennsylvania Research Corporation Low temperature crystallization and pattering of amorphous silicon films
JPH04170067A (ja) 1990-11-01 1992-06-17 Nippon Sheet Glass Co Ltd Ｃｍｏｓトランジスタの製造方法
JP2846736B2 (ja) 1990-11-30 1999-01-13 シャープ株式会社 薄膜半導体装置
DE69128876T2 (de) 1990-11-30 1998-08-06 Sharp Kk Dünnfilm-Halbleitervorrichtung
US5246870A (en) 1991-02-01 1993-09-21 North American Philips Corporation Method for making an improved high voltage thin film transistor having a linear doping profile
US5521107A (en) 1991-02-16 1996-05-28 Semiconductor Energy Laboratory Co., Ltd. Method for forming a field-effect transistor including anodic oxidation of the gate
JPH04282869A (ja) 1991-03-11 1992-10-07 G T C:Kk 薄膜半導体装置の製造方法及びこれを実施するための装置
JPH04313272A (ja) 1991-04-11 1992-11-05 Seiko Epson Corp 薄膜トランジスタの製造方法
US5306584A (en) 1991-06-28 1994-04-26 Texas Instruments Incorporated Mask or wafer writing technique
JP3103159B2 (ja) 1991-07-08 2000-10-23 株式会社東芝 半導体装置
JPH0590589A (ja) 1991-09-27 1993-04-09 Sharp Corp 薄膜トランジスタ及びその製造方法
JP3500157B2 (ja) 1992-01-27 2004-02-23 セイコーエプソン株式会社 Ｍｉｓ型電界効果トランジスタの製造方法
GB9202693D0 (en) 1992-02-08 1992-03-25 Philips Electronics Uk Ltd A method of manufacturing a large area active matrix array
IL103566A (en) 1992-10-27 1995-06-29 Quick Tech Ltd Active matrix of a display panel
JPH06151828A (ja) 1992-10-30 1994-05-31 Toshiba Corp 半導体装置及びその製造方法
US5643801A (en) 1992-11-06 1997-07-01 Semiconductor Energy Laboratory Co., Ltd. Laser processing method and alignment
TW226478B (en) 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
US5604360A (en) 1992-12-04 1997-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a plurality of thin film transistors at least some of which have a crystalline silicon film crystal-grown substantially in parallel to the surface of a substrate for the transistor
DE69434235T2 (de) 1993-02-10 2005-12-08 Seiko Epson Corp. Aktivmatrixschaltkreisplatine und deren Herstellungsverfahren
US5639698A (en) 1993-02-15 1997-06-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor, semiconductor device, and method for fabricating the same
US5275851A (en) 1993-03-03 1994-01-04 The Penn State Research Foundation Low temperature crystallization and patterning of amorphous silicon films on electrically insulating substrates
TW241377B (ja) 1993-03-12 1995-02-21 Semiconductor Energy Res Co Ltd
US5625473A (en) 1993-05-06 1997-04-29 Sharp Kabushiki Kaisha Liquid crystal display device with polymer walls and method for producing the same
JP2860226B2 (ja) 1993-06-07 1999-02-24 シャープ株式会社 液晶表示装置およびその製造方法
US5488000A (en) 1993-06-22 1996-01-30 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor using a nickel silicide layer to promote crystallization of the amorphous silicon layer
TW357415B (en) 1993-07-27 1999-05-01 Semiconductor Engrgy Lab Semiconductor device and process for fabricating the same
US5477073A (en) 1993-08-20 1995-12-19 Casio Computer Co., Ltd. Thin film semiconductor device including a driver and a matrix circuit
JP3431033B2 (ja) 1993-10-29 2003-07-28 株式会社半導体エネルギー研究所 半導体作製方法
TW272319B (ja) 1993-12-20 1996-03-11 Sharp Kk
KR950021242A (ko) 1993-12-28 1995-07-26 김광호 다결정 실리콘 박막 트랜지스터 및 그 제조 방법
US5620906A (en) 1994-02-28 1997-04-15 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device by introducing hydrogen ions
JPH07249591A (ja) 1994-03-14 1995-09-26 Matsushita Electric Ind Co Ltd 半導体薄膜のレーザーアニール方法及び薄膜半導体素子
GB9406900D0 (en) 1994-04-07 1994-06-01 Philips Electronics Uk Ltd Manufacture of electronic devices comprising thin -film transistors
KR0136066B1 (ko) 1994-05-06 1998-04-24 한민구 오프셋구조로 이루어지는 박막 트랜지스터의 제조방법
JPH07335906A (ja) 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
US6337232B1 (en) 1995-06-07 2002-01-08 Semiconductor Energy Laboratory Co., Ltd. Method of fabrication of a crystalline silicon thin film semiconductor with a thin channel region
JP3897826B2 (ja) * 1994-08-19 2007-03-28 株式会社半導体エネルギー研究所 アクティブマトリクス型の表示装置
JP3442500B2 (ja) 1994-08-31 2003-09-02 株式会社半導体エネルギー研究所 半導体回路の作製方法
JP3464287B2 (ja) 1994-09-05 2003-11-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5712191A (en) 1994-09-16 1998-01-27 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
JP3778456B2 (ja) 1995-02-21 2006-05-24 株式会社半導体エネルギー研究所 絶縁ゲイト型薄膜半導体装置の作製方法
JP3675886B2 (ja) 1995-03-17 2005-07-27 株式会社半導体エネルギー研究所 薄膜半導体デバイスの作製方法
US5679588A (en) 1995-10-05 1997-10-21 Integrated Device Technology, Inc. Method for fabricating P-wells and N-wells having optimized field and active regions
JPH09270393A (ja) 1996-03-29 1997-10-14 Sanyo Electric Co Ltd レーザー光照射装置
JP3597331B2 (ja) 1996-10-24 2004-12-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3645377B2 (ja) 1996-10-24 2005-05-11 株式会社半導体エネルギー研究所 集積回路の作製方法
JP3762002B2 (ja) * 1996-11-29 2006-03-29 株式会社東芝 薄膜トランジスタ、及び液晶表示装置
JPH1197705A (ja) * 1997-09-23 1999-04-09 Semiconductor Energy Lab Co Ltd 半導体集積回路
US6528397B1 (en) * 1997-12-17 2003-03-04 Matsushita Electric Industrial Co., Ltd. Semiconductor thin film, method of producing the same, apparatus for producing the same, semiconductor device and method of producing the same
KR100268895B1 (ko) * 1997-12-27 2000-10-16 김영환 박막트랜지스터 및 이의 제조방법
KR100540644B1 (ko) 1998-02-19 2006-02-28 삼성전자주식회사 마이크로 엑츄에이터 제조방법
JP4443646B2 (ja) 1998-06-04 2010-03-31 東芝モバイルディスプレイ株式会社 多結晶半導体膜の製造方法
US7141821B1 (en) * 1998-11-10 2006-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an impurity gradient in the impurity regions and method of manufacture
US6518594B1 (en) * 1998-11-16 2003-02-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor devices
US6410368B1 (en) 1999-10-26 2002-06-25 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device with TFT
JP2001127302A (ja) * 1999-10-28 2001-05-11 Hitachi Ltd 半導体薄膜基板、半導体装置、半導体装置の製造方法および電子装置
KR100319895B1 (ko) * 1999-12-03 2002-01-10 윤종용 완전 씨모스 에스램 셀
US6692999B2 (en) * 2001-06-26 2004-02-17 Fujitsu Limited Polysilicon film forming method
JP5057619B2 (ja) 2001-08-01 2012-10-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4209606B2 (ja) 2001-08-17 2009-01-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4709442B2 (ja) 2001-08-28 2011-06-22 株式会社 日立ディスプレイズ 薄膜トランジスタの製造方法
TWI282126B (en) 2001-08-30 2007-06-01 Semiconductor Energy Lab Method for manufacturing semiconductor device
US7317205B2 (en) 2001-09-10 2008-01-08 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and method of manufacturing a semiconductor device
US6700096B2 (en) 2001-10-30 2004-03-02 Semiconductor Energy Laboratory Co., Ltd. Laser apparatus, laser irradiation method, manufacturing method for semiconductor device, semiconductor device, production system for semiconductor device using the laser apparatus, and electronic equipment
US7474002B2 (en) * 2001-10-30 2009-01-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having dielectric film having aperture portion
JP3980466B2 (ja) 2001-11-09 2007-09-26 株式会社半導体エネルギー研究所 レーザー装置及びレーザー照射方法
TWI291729B (en) 2001-11-22 2007-12-21 Semiconductor Energy Lab A semiconductor fabricating apparatus
US7105048B2 (en) 2001-11-30 2006-09-12 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation apparatus
US7078322B2 (en) * 2001-11-29 2006-07-18 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a thin film transistor
US7214573B2 (en) 2001-12-11 2007-05-08 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device that includes patterning sub-islands
US7135389B2 (en) 2001-12-20 2006-11-14 Semiconductor Energy Laboratory Co., Ltd. Irradiation method of laser beam
JP3992976B2 (ja) 2001-12-21 2007-10-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4141138B2 (ja) 2001-12-21 2008-08-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4011344B2 (ja) * 2001-12-28 2007-11-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6933527B2 (en) * 2001-12-28 2005-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor device production system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006075569A1 (ja) * 2005-01-11 2006-07-20 Sharp Kabushiki Kaisha 半導体薄膜の製造方法および半導体薄膜の製造装置

Also Published As

Publication number Publication date
US7635883B2 (en) 2009-12-22
US20040072411A1 (en) 2004-04-15
US7129121B2 (en) 2006-10-31
JP4030758B2 (ja) 2008-01-09
US20070004104A1 (en) 2007-01-04
US6911358B2 (en) 2005-06-28
US20050245007A1 (en) 2005-11-03

Similar Documents

Publication Publication Date Title
JP4030758B2 (ja) 半導体装置の作製方法
JP3992976B2 (ja) 半導体装置の作製方法
JP4053412B2 (ja) 半導体装置の作製方法
JP3980466B2 (ja) レーザー装置及びレーザー照射方法
KR100862547B1 (ko) 표시 장치
JP4338934B2 (ja) 配線の作製方法
JP4011344B2 (ja) 半導体装置の作製方法
JP2004179474A6 (ja) レーザー照射装置
JP2004158720A6 (ja) レーザー装置及びレーザー照射方法
US7300516B2 (en) Laser irradiation method and laser irradiation apparatus, and method for fabricating semiconductor device
JP2003152086A (ja) 半導体装置
JP2003243304A (ja) 半導体装置の作製方法
JP4030759B2 (ja) 表示装置の作製方法
JP4397582B2 (ja) 半導体装置の作製方法
JP2004193201A6 (ja) レーザー照射方法
JP2004200559A6 (ja) レーザ照射方法および半導体装置の作製方法
JP2004153022A6 (ja) レーザ照射方法および半導体装置の作製方法
JP2004153022A (ja) レーザ照射方法および半導体装置の作製方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041224

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041224

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20061215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070123

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070321

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071016

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071017

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101026

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101026

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101026

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111026

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111026

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121026

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121026

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131026

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees