KR100519948B1 - 비정질 실리콘의 결정화 공정 및 이를 이용한 스위칭 소자 - Google Patents

비정질 실리콘의 결정화 공정 및 이를 이용한 스위칭 소자 Download PDF

Info

Publication number
KR100519948B1
KR100519948B1 KR10-2003-0031810A KR20030031810A KR100519948B1 KR 100519948 B1 KR100519948 B1 KR 100519948B1 KR 20030031810 A KR20030031810 A KR 20030031810A KR 100519948 B1 KR100519948 B1 KR 100519948B1
Authority
KR
South Korea
Prior art keywords
alignment key
region
substrate
amorphous silicon
mask
Prior art date
Application number
KR10-2003-0031810A
Other languages
English (en)
Other versions
KR20040099735A (ko
Inventor
김영주
Original Assignee
엘지.필립스 엘시디 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to KR10-2003-0031810A priority Critical patent/KR100519948B1/ko
Application filed by 엘지.필립스 엘시디 주식회사 filed Critical 엘지.필립스 엘시디 주식회사
Priority to GB0525655A priority patent/GB2421634B/en
Priority to GB0410865A priority patent/GB2403065B/en
Priority to GB0525649A priority patent/GB2421850B/en
Priority to GB0525651A priority patent/GB2421851B/en
Priority to JP2004148023A priority patent/JP4336246B2/ja
Priority to US10/848,048 priority patent/US7180198B2/en
Priority to DE102004024924A priority patent/DE102004024924B4/de
Priority to DE102004064099.8A priority patent/DE102004064099B4/de
Priority to CNB2004100423356A priority patent/CN1327484C/zh
Publication of KR20040099735A publication Critical patent/KR20040099735A/ko
Application granted granted Critical
Publication of KR100519948B1 publication Critical patent/KR100519948B1/ko
Priority to US11/353,206 priority patent/US7326598B2/en

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02678—Beam shaping, e.g. using a mask
    • H01L21/0268—Shape of mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2022—Epitaxial regrowth of non-monocrystalline semiconductor materials, e.g. lateral epitaxy by seeded solidification, solid-state crystallization, solid-state graphoepitaxy, explosive crystallization, grain growth in polycrystalline materials
    • H01L21/2026—Epitaxial regrowth of non-monocrystalline semiconductor materials, e.g. lateral epitaxy by seeded solidification, solid-state crystallization, solid-state graphoepitaxy, explosive crystallization, grain growth in polycrystalline materials using a coherent energy beam, e.g. laser or electron beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1285—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using control of the annealing or irradiation parameters, e.g. using different scanning direction or intensity for different transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1296—Multistep manufacturing methods adapted to increase the uniformity of device parameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F2009/005—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

본 발명은 불균일한 결정 영역을 감소시키고 공정시간을 단축할 수 있는 비정질 실리콘의 결정화 방법 및 이를 이용한 스위칭 소자를 제공하는 것을 목적으로 하며, 이를 위하여 결정화 공정뿐만 아니라 사진식각 공정용 얼라인 키로 겸용할 수 있는 얼라인 키의 제조 방법 및 이러한 얼라인 키를 이용한 결정화 공정 및 사진식각 공정을 제공함으로써, 얼라인 키를 기준으로 정확한 선택위치에 결정화를 실시할 수 있으므로, 불균일한 결정화 특성을 해소하고, 그레인 바운더리 위치제어를 용이하게 할 수 있으며, 양각형태로 얼라인 키를 형성하기 때문에 후속공정인 사진식각 공정시 노광장비에서 용이하게 인식할 수 있으므로, 별도의 사진식각 공정용 얼라인 키 제조 공정을 생략할 수 있고, 전술한 그레인 바운더리의 용이한 위치제어 특성은 구동회로부 스위칭 소자 특성을 향상시킬 수 있으며, 선택영역만을 결정화하는 특성은 픽셀 어레이부의 화면 표시 영역의 화질 특성을 향상시키는 장점을 가진다.

Description

비정질 실리콘의 결정화 공정 및 이를 이용한 스위칭 소자{crystallization process of amorphous silicon and switching device using the same}
본 발명은 비정질 실리콘의 결정화 방법에 관한 것이며, 특히 얼라인 키를 이용한 비정질 실리콘의 결정화 방법 및 이를 이용한 스위칭 소자에 관한 것이다.
최근 정보화 사회로 시대가 급발전함에 따라 박형화, 경량화, 저 소비전력화 등의 우수한 특성을 가지는 평판 표시장치(flat panel display)의 필요성이 대두되었는데, 그 중 색 재현성 등이 우수한 액정표시장치(liquid crystal display)가 활발하게 개발되고 있다.
일반적으로 액정표시장치는 전계 생성 전극이 각각 형성되어 있는 두 기판을 두 전극이 형성되어 있는 면이 마주 대하도록 배치하고 두 기판 사이에 액정 물질을 삽입한 다음, 두 전극에 전압을 인가하여 생성되는 전기장에 의해 액정 분자를 움직임으로써 액정 분자의 움직임에 따라 달라지는 빛의 투과율에 의해 화상을 표현하는 장치이다.
전술한 액정표시장치로는, 화면을 표시하는 최소 단위인 화소별로 전압을 온/오프(on/off)하는 스위칭 소자인 박막트랜지스터가 구비되는 액티브 매트릭스형(active matrix type) 액정표시장치가 주류를 이루고 있는데, 최근에는다결정 실리콘(poly-Si)을 이용한 박막트랜지스터를 채용하는 액정표시장치가 널리 연구 및 개발되고 있다. 다결정 실리콘을 이용한 액정표시장치에서는 박막트랜지스터와 구동 회로를 동일 기판 상에 형성할 수 있으며, 박막트랜지스터와 구동 회로를 연결하는 과정이 불필요하므로 공정이 간단해진다. 또한, 다결정 실리콘은 비정질 실리콘에 비해 전계효과 이동도가 100 내지 200 배 정도 더 크므로 응답 속도가 빠르고, 온도와 빛에 대한 안정성도 우수한 장점이 있다.
다결정 실리콘으로의 결정화 공정은 레이저빔 조사를 통한 레이저 열처리 공정이 주류를 이루고 있다. 그러나, 레이저빔이 조사된 실리콘막의 표면 온도는 약 1400 ℃ 정도가 되므로, 실리콘막의 표면은 산화되기가 쉽다. 특히, 이러한 레이저 열처리 결정화 방법에서는 레이저빔의 조사가 다수 회 이루어지기 때문에, 대기 중에서 레이저 열처리를 실시할 경우 레이저빔이 조사된 실리콘막의 표면이 산화되어 SiO2가 생성된다. 따라서, 레이저 열처리는 약 10-7 내지 10-6 torr 정도의 진공에서 실시해야 한다.
이러한 레이저 열처리에 의한 결정화 벙법의 단점을 보완하기 위해, 최근 레이저를 이용하여 순차측면고상법(sequential lateral solidification : 이하 SLS 방법이라고 함)에 의해 결정화하는 방법이 제안되어 널리 연구되고 있다.
SLS 방법은 실리콘의 그레인(grain)이 실리콘 액상영역과 실리콘 고상영역의 경계면에서 그 경계면에 대하여 수직 방향으로 성장한다는 사실을 이용한 것으로, 레이저 에너지의 크기와 레이저빔의 조사 범위를 적절하게 이동하여 그레인을 소정의 길이만큼 측면성장시킴으로써, 실리콘 그레인의 크기를 향상시킬 수 있는 비정질 실리콘 박막의 결정화 방법(Robert S. Sposilli, M. A. Crowder, and James S. Im, Mat. Res. Soc. Symp. Proc. Vol. 452, 956∼957, 1997)이다. SLS 방법은 기판 상에 실리콘 그레인의 크기가 획기적으로 큰 SLS 실리콘 박막을 형성함으로써, 단결정 실리콘 채널 영역을 가지는 박막트랜지스터의 제조를 가능하게 한다.
이러한 SLS 결정화 방법에 대하여 이하 첨부한 도면을 참조하여 설명한다.
도 1a는 SLS 결정화시 사용되는 마스크의 패턴을 도시한 것이고, 도 1b는 도 1a의 마스크 패턴에 의해 결정화된 실리콘층을 도시한 것이다.
도 1a에 도시한 바와 같이, SLS 결정화에 사용되는 마스크(10)는 수 ㎛의 슬릿 패턴(12)을 가지고 있어, 레이저 빔이 수 ㎛의 폭을 가지고 실리콘층에 입사되도록 한다. 여기서, 슬릿 패턴(12) 사이의 간격도 수 ㎛가 되며, 슬릿 패턴(12)의 폭은 2 ~ 3 ㎛일 수 있다.
이러한 마스크(10)의 슬릿 패턴(12)을 통해 도 1b의 비정질 실리콘층(20)에 레이저 빔을 조사하면, 레이저 빔이 조사된 비정질 실리콘층(22)은 완전히 용융된 후 응고함으로써 결정이 성장되는데, 이때 레이저 빔이 조사된 영역(22)의 양끝에서부터 그레인(24a, 24b)이 측면으로 성장되어 그레인(24a, 24b)이 만나는 부분에서 성장을 멈춘다. 이러한 결정이 만나는 부분은 그레인 바운더리(28b ; grain boundary)가 된다.
여기서, 마스크(10)는 슬릿 패턴(12)을 다수 개 가지고 있으며, 마스크(10)의 크기에 대응하여 결정화되는 영역을 단위 영역이라고 한다.
이어, 결정화된 영역을 포함하여 레이저 빔을 다시 조사함으로써, 같은 과정을 반복하여 비정질 실리콘층을 모두 결정화한다.
상기한 방법에 의해 결정화된 다결정 실리콘층의 일부를 도 2에 도시하였다.
도시한 바와 같이, 다결정 실리콘층은 여러 개의 단위 영역(30)을 포함하며, 이웃하는 단위 영역(30)의 사이에는 레이저 빔의 조사가 중첩되는 제 1 및 제 2 중첩 영역(40, 50)이 생긴다. 제 1 중첩 영역(40)은 가로 방향으로 인접한 단위 영역(30) 사이에 위치하며, 제 2 중첩 영역(50)은 세로 방향으로 인접한 단위 영역(30) 사이에 위치한다.
여기서, 제 1 및 제 2 중첩 영역(40, 50)은 레이저 빔이 여러 번 조사되므로 불균일한 부분을 가지게 되는데, 이러한 영역이 액정표시장치의 화소 영역에 위치할 경우 화질이 저하되는 문제가 있다.
본 발명은 전술한 종래의 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 불균일한 결정 영역을 감소시키고 공정시간을 단축할 수 있는 비정질 실리콘의 결정화 방법 및 이를 이용한 스위칭 소자를 제공하는 것이다.
이를 위하여, 본 발명에서는 필요한 부분만을 선택적으로 결정화시킬 수 있는 마스크를 이용하여 결정화 공정을 진행하고자 한다. 또한, 필요한 영역만을 선택적으로 정확하게 결정화하기 위해 얼라인 키를 제작하고자 한다.
그리고, 본 발명의 또 하나의 목적에서는, 결정화 공정뿐만 아니라 사진식각 공정용 얼라인 키로 겸용할 수 있는 얼라인 키의 제조 방법 및 이러한 얼라인 키를 이용한 결정화 공정 및 사진식각 공정을 제공하는 것이다.
상기 목적을 달성하기 위하여, 비정질 실리콘 물질과 결정질 실리콘 물질 간에 식각선택비를 가지는 세코 에천트(secco etchant)가 담긴 용기(vessel)를 구비하는 단계와; 기판 상에 비정질 실리콘층을 형성하는 단계와; 상기 비정질 실리콘층의 모서리부의 일부를 결정화하여 얼라인 키를 형성하는 단계와; 상기 얼라인 키를 포함한 기판의 일측부를 용기 내 세코 에천트에 디핑(dipping)하여, 상기 얼라인 키 주변의 비정질 실리콘 물질을 식각처리하는 단계를 포함하는 비정질 실리콘의 결정화 공정용 기판의 얼라인 키 식각 방법을 제공한다.
상기 얼라인 키는 기판의 네 모서리부에 각각 형성되어 있고, 상기 세코 에천트는 불산(HF) 대 중크롬산칼륨(K2Cr207)이 2 : 1 비율로 혼합된 용액이며, 상기 혼합 용액의 농도는 0.15 M(mol/ℓ)인 것을 특징으로 한다.
상기 식각처리하는 단계 다음에, 상기 기판 표면을 불산(HF)으로 세정하는 단계를 포함하고, 상기 식각처리하는 단계 다음에, 상기 기판 표면을 불산(HF)으로 세정하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 제 2 특징에서는, 얼라인 키 생성용 마스크와, 픽셀 어레이용 마스크를 포함하여 결정화 공정용 마스크를 제작하는 단계와; 상기 얼라인 키 생성용 마스크를 이용하여, 비정질 실리콘층이 형성된 기판의 모서리부에 얼라인 키를 형성하는 단계와; 상기 얼라인 키를 포함한 기판의 외측부를 식각처리하여, 양각 형태의 얼라인 키를 형성하는 단계와; 상기 양각 형태로 기판면과 단차를 가지는 얼라인 키를 기준으로, 상기 픽셀 어레이용 마스크를 얼라인하여 상기 기판의 픽셀 어레이부를 결정화시키는 단계를 포함하는 비정질 실리콘의 결정화 공정을 제공한다.
상기 결정화 공정용 마스크를 제작하는 단계에서는, 구동회로부용 마스크의 제작 단계를 추가로 포함하고, 상기 구동회로부용 마스크는, 상기 양각형태의 얼라인 키를 기준으로 얼라인되고, 다수 개의 슬릿이 서로 이격되게 위치하는 패턴 구조로 이루어지며, 상기 얼라인 키 생성용 마스크는 얼라인 키 패턴을 가지며, 상기 얼라인 키 패턴은 서로 이격되게 배치된 다수 개의 사각 패턴이 전체적으로 "ㄱ"자형을 이루는 패턴 구조를 가지는 것을 특징으로 한다.
상기 얼라인 키를 형성하는 단계는, 상기 얼라인 키 패턴과 대응된 기판 영역을 선택적으로 결정화시키는 단계이고, 상기 얼라인 키는 폴리 실리콘 물질로 이루어지며, 상기 얼라인 키를 양각 형태로 형성하는 단계에서는, 비정질 실리콘 물질과 결정질 실리콘 물질 간에 식각선택비를 가지는 세코 에천트를 이용한 디핑(dipping) 공정이 이용되는 것을 특징으로 한다.
상기 세코 에천트는 불산(HF) 대 중크롬산칼륨(K2Cr207)이 2 : 1 비율로 혼합된 용액이고, 상기 혼합용액의 농도는 0.15 M(mol/ℓ)이며, 상기 세코 에천트를 이용한 디핑 공정 다음에는, 불산을 이용한 세정 공정이 추가로 포함되고, 상기 얼라인 키는 기판의 네 모서리부에 각각 형성하며, 상기 픽셀 어레이용 마스크는, 레이저 빔을 차단하는 제 1 영역과, 레이저 빔을 투과시키며, 서로 일정간격 이격되게 다수 개 배치된 제 2 영역으로 이루어지고, 상기 제 2 영역은 다수 개의 슬릿이 일방향으로 서로 이격되게 배치된 패턴 구조를 포함하는 영역이며, 상기 제 2 영역은, 제 1, 2 블럭으로 나뉘어, 상기 제 1 블럭의 제 1 슬릿과 제 2 블럭의 제 2 슬릿이 서로 엇갈리게 다수 개 배치된 패턴 구조를 포함하는 영역이고, 상기 제 2 영역은, 상기 기판의 스위칭 소자 영역과 대응되게 배치된 영역인 것을 특징으로 한다.
상기 결정화 단계 다음에는, 상기 결정화처리된 실리콘층을 감광성 물질인 PR(photo resist)을 이용하여 노광(exposure), 현상(development), 식각(etching)하는 사진식각(photolithography) 공정을 통해 패터닝하는 공정이 포함되고, 상기 노광 단계에서는, 상기 PR의 일부 영역 만을 선택적으로 노광시키기 위한 마스크가 포함되고, 상기 마스크는 상기 양각 형태의 얼라인 키를 기준으로 얼라인 되고, 상기 패터닝 공정을 통해, 상기 결정화처리된 실리콘층은 반도체층을 이루는 것을 특징으로 한다.
본 발명의 제 2 특징에 따른 비정질 실리콘의 결정화 공정에 의해 형성되며, 활성 영역과, 상기 활성 영역의 양 주변부를 이루는 소스 영역 및 드레인 영역으로 이루어진 반도체층과; 상기 반도체층 상부의 활성 영역에 차례대로 형성된 게이트 절연막 및 게이트 전극과; 상기 게이트 전극을 덮는 기판 전면에 위치하며, 상기 소스 영역과 드레인 영역을 일부 노출시키는 제 1, 2 콘택홀을 가지는 층간 절연막과; 상기 층간 절연막 상부에서, 상기 제 1, 2 콘택홀을 통해 반도체층의 소스 영역 및 드레인 영역과 연결되는 소스 전극 및 드레인 전극을 포함하는 스위칭 소자를 제공한다.
상기 반도체층과 기판 사이에는, 버퍼층이 추가로 포함되고, 상기 소스 전극 및 드레인 전극을 덮는 영역에는 보호층이 추가로 포함되며, 상기 반도체층의 소스 영역 및 드레인 영역은 n형(negative type) 또는 p형(positive type) 이온으로 도핑(doping)처리된 영역이고, 상기 반도체층, 게이트 전극, 소스 전극 및 드레인 전극은 실질적으로 박막트랜지스터(Thin Film Transistor)를 이루는 것을 특징으로 한다.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 상세히 설명한다.
-- 제 1 실시예 --
도 3, 4는 본 발명의 제 1 실시예에 따른 비정질 실리콘의 결정화 공정에 대한 도면으로서, 도 3은 얼라인 키를 이용하여 결정화처리된 기판에 대한 평면도이고, 도 4는 상기 도 3의 "III" 영역에 대한 확대도면이다.
도 3에서는, 제 1 영역(I)과, 제 1 영역(I)의 주변부를 이루는 제 2 영역(II)을 가지는 기판(110)의 제 2 영역(II)의 네 모서리부에는 얼라인 키(116)가 각각 형성되어 있다.
상기 제 1 영역(I) 내에는, 화면을 구현하는 최소 단위인 화소 영역(P)이 다수 개 정의되어 있다. 상기 화소 영역(P)은 결정화처리된 스위칭 소자 영역(118)과 비정질 상태의 화면 구현 영역(120)으로 이루어지는 것을 특징으로 한다.
또한, 상기 제 2 영역(II) 내에 위치하는 얼라인 키(116)는 결정화처리되어 있고, 그외 제 2 영역(II)부는 비정질 상태 영역이다.
상기 얼라인 키(116)는, 전술한 스위칭 소자 영역(118)을 선택적으로 정확하게 결정화처리하는데 이용되는 것으로서, 상기 얼라인 키(116)의 결정화 공정 후, 상기 얼라인 키(116)를 이용한 제 1 영역 내 스위칭 소자 영역(118)의 결정화 공정이 이어진다.
한 예로, 상기 얼라인 키(116)는 다결정(poly) 실리콘으로 이루어지고, 상기 스위칭 소자 영역(118)은 단결정 실리콘으로 이루어질 수 있으며, 이때 얼라인 키(116)와 스위칭 소자 영역(118)의 결정화 공정은 동일 결정화 장비를 이용하여 형성할 수 있다.
한편, 상기 얼라인 키(116)는 "ㄱ"자형 패턴된 것을 특징으로 한다.
도 4에서는, 전술한 "ㄱ"자형 얼라인 키(116)의 세부 구조에 대한 도면으로서, 제 1 방향으로 다수 개의 사각 패턴으로 이루어진 제 1 얼라인 패턴(116a)이 서로 이격되게 형성되어 있고, 상기 제 1 방향과 직교하는 제 2 방향으로 다수 개의 사각 패턴으로 이루어진 제 2 얼라인 패턴(116b)이 서로 이격되게 형성되어 있으며, 상기 제 1, 2 얼라인 패턴(116a, 116b)은 전체적으로 "ㄱ"자형을 이룬다.
그리고, 제 1, 2 얼라인 패턴(116a, 116b)은 결정질 실리콘으로 이루어지고, 그외 비액티브 영역(II)은 비정질 실리콘 물질로 이루어진 것을 특징으로 한다.
이외에도, 상기 얼라인 키의 세부적인 패턴 구조는, 결정화 공정 후 수반되는 사진식각 공정에 이용되는 얼라인 키의 패턴 구조를 적용할 수도 있다.
도 5는 상기 도 4의 절단선 IV-IV에 따라 절단된 단면을 도시한 단면도로서, 기판(110) 상에 버퍼층(112)이 형성되어 있고, 버퍼층(112) 상부에는 실리콘층(114)이 형성되어 있다. 상기 실리콘층(114)은 결정질 실리콘 물질 영역(114a)과 비정질 실리콘 물질 영역(114b)으로 이루어지며, 결정질 실리콘 물질 영역(114a)은 제 2 얼라인 패턴(116b)를 이룬다.
도면으로 제시하지 않았지만, 상기 얼라인 키를 이용한 비정질 실리콘의 결정화 공정 후에는, 결정화처리된 실리콘 물질의 사진식각 공정이 이어지는데, 이때 사진식각 공정용 얼라인 키 제작이 포함된다.
상기 사진식각 공정용 노광 장비에서는 패턴의 단차 특성에 의해 위치를 판별하기 때문에, 본 실시예에 따른 결정화 공정용 얼라인 키와 같이 별도의 단차 특성이 없는 경우, 사진식각 공정용 얼라인 키 공정은 필수적으로 요구된다.
본 발명의 또 하나의 실시예에서는, 단차 특성을 가지는 얼라인 키의 제작을 통해, 상기 얼라인 키를 결정화 공정 및 사진식각 공정 겸용 키로 이용하고자 한다.
-- 제 2 실시예 --
도 6은 본 발명의 제 2 실시예에 따른 얼라인 키를 이용하여 결정화처리된 기판에 대한 개략적인 평면도로서, 상기 도 3과 중복되는 부분에 대한 설명은 간략히 한다.
도시한 바와 같이, 제 1 영역(I)의 화소 영역(P) 내에는 결정화처리된 스위칭 소자 영역(218)과 비정질 상태의 화면 표시 영역(220)이 구성되어 있고, 제 2 영역(II)의 네 모서리부에는 결정화처리된 얼라인 키(216)가 각각 형성되어 있으며, 제 2 영역(II)에서는 얼라인 키(216)를 포함한 외측부의 비정질 실리콘 물질이 제거되어 그 하부층을 이루는 버퍼층(212)이 노출되어 있는 것을 특징으로 한다.
도 7은 상기 도 6의 "V"영역에 대한 확대도면으로서, 다수 개의 사각 패턴으로 이루어진 제 1, 2 얼라인 패턴(216a, 216b)이 서로 직교되게 위치하여, "ㄱ"자형 패턴의 얼라인 키(216)를 이루며, 상기 제 1, 2 얼라인 패턴(216a, 216b)은 결정화처리되어 있고, 제 1, 2 얼라인 패턴(216a, 216b) 사이 구간 및 주변 영역에서는 비정질 실리콘 물질이 제거되고 그 하부층을 이루는 버퍼층(212)이 노출되어 있다.
도 8은 상기 도 7의 절단선 VI-VI에 따라 절단된 단면을 도시한 단면도로서, 기판(210) 상에 버퍼층(212)이 형성되어 있고, 버퍼층(212) 상부에는 실리콘층(214)이 형성되어 있다. 실리콘층(214)은 결정질 실리콘 물질 영역(214a)과 비정질 실리콘 물질 영역(214b)으로 이루어지는데, 결정질 실리콘 물질 영역(214a)은 제 2 얼라인 패턴(216b)을 이루고, 제 2 얼라인 패턴(216b)간 이격 구간에 위치하는 비정질 실리콘 물질 영역(214b)은 제거되어, 그 하부층을 이루는 버퍼층(212)이 노출되어 있는 것을 특징으로 한다.
이에 따라, 상기 제 2 얼라인 패턴(216b) 즉 얼라인 키(도 7의 216)는 양각 형상을 띠어 기판면과 단차를 가지게 되고, 이에 따라 패턴이 가지는 단차 특성에 따라 위치를 파악하는 사진식각 공정용 얼라인 키 겸용으로 이용가능하게 된다.
한 예로, 상기 얼라인 키의 단차 형성 방법은, 비정질 실리콘과 결정질 실리콘 간에 식각선택비를 가지는 세코 에천트(secco etchant)가 담긴 용기(vessel)에 기판을 디핑(dipping)하는 방법에 해당되며, 하기 실시예를 통해 보다 상세히 설명한다.
-- 제 3 실시예 --
도 9a, 9b는 본 발명의 제 3 실시예에 따른 얼라인 키의 식각 공정 도면으로서, 도 9a에서는 비정질 실리콘층이 형성된 기판의 네 모서리부에 얼라인 키를 형성한 다음 바로 이어지는 공정에 해당되며, 세코 에천트를 이용한 디핑 공정을 일 예로 하여 도시하였고, 도 9b는 세코 에천트를 이용하여 식각처리된 기판에 대한 사진 도면이다.
도시한 바와 같이, 비정질 실리콘 물질과 결정질 실리콘 물질 간에 식각선택비를 가지는 세코 에천트(310)가 담긴 용기(312)가 구비되어 있다. 그리고, 네 모서리부에 결정화처리된 얼라인 키(314)를 각각 가지는 기판(320)이 구비되어 있다.
상기 얼라인 키(314)를 포함한 기판(320)의 일측부를 세코 에천트(310)가 담긴 용기(312)에 디핑(dipping)하는 방법에 의해, 결정화처리된 얼라인 키(314)를 제외한 비정질 실리콘 물질만을 선택적으로 제거하여, 도면으로 상세히 제시하지 않았지만, 양각 형태의 얼라인 키(314)를 형성한다.
이러한 방식에 의해, 식각처리되지 않은 기판의 또 다른 일측부의 얼라인 키(314) 들의 디핑처리를 통해 양각 형태의 얼라인 키를 이어서 제작할 수 있다.
한 예로, 상기 세코 에천트(310)는 불산(HF) 및 중크롬산칼륨(K2Cr207)이 2 : 1 비율로 혼합된 용액으로서, 상기 혼합 용액은 1.5 M(mole/ℓ) 농도로 조절된 용액을 선택할 수 있다.
도면으로 제시하지 않았지만, 상기 식각 공정 후에 실리콘층 표면의 산화물을 제거하기 위한 불산 세정(HF cleaning) 공정이 포함될 수 있다.
도 9b에서와 같이, 결정질 실리콘으로 이루어진 얼라인 키가 양각 형태로 패터닝되고, 그 주변부의 비정질 실리콘은 식각되어 그 하부층을 이루는 버퍼층이 노출되어 있다. 이에 따라, 상기 얼라인 키가 가지는 단차특성에 의해 사진식각 공정에서 별도의 얼라인 키 제조 공정을 생략할 수 있다.
이하, 본 발명에 따른 결정화 공정용 마스크 패턴 들에 대해서 도면을 참조하여 상세히 설명한다.
-- 제 4 실시예 --
도 10, 11은 본 발명의 제 4 실시예에 따른 비정질 실리콘의 결정화 공정용 마스크에 대한 도면으로서, 도 10은 얼라인 키 생성용 마스크에 대한 평면도이고, 도 11은 픽셀 어레이(pixel array)용 마스크에 대한 평면도이다.
도 10에서와 같이, 얼라인 키 생성용 마스크(410)에는 전체적으로 "ㄱ"자형 구조를 가지고 있으며, 제 1 방향으로 위치하는 다수 개의 사각 패턴으로 이루어진 제 1 얼라인 키 패턴(412a)과, 제 1 방향과 교차되는 제 2 방향으로 위치하는 다수 개의 사각 패턴으로 이루어진 제 2 얼라인 키 패턴(412b)으로 이루어지고, 이러한 얼라인 키 패턴(412)은 프로젝트 렌즈(project lens)의 축소비율에 맞추어 설계된다.
한 예로, 기판의 네 모서리부에 얼라인 키를 형성하기 위해서는, 전술한 얼라인 키 생성용 마스크를 기판의 모서리부와 대응된 위치로 이동해가면서 형성할 수 있다. 그리고, 상기 얼라인 키 패턴(412)은 오픈부로 이루어져, 상기 얼라인 키 패턴(412)과 대응되게 배치되는 기판(미도시) 영역을 선택적으로 결정화시킬 수 있다.
그리고, 상기 얼라인 키 생성용 마스크를 이용한 결정화 공정은, 별도의 결정화 장비를 이용하는 것이 아니고, 화소 영역의 결정화 공정에 이용되는 결정화 장비를 이용할 수 있다.
또한, 본 발명에 따른 얼라인 키 패턴(412)은 본 도면의 구조로 한정되는 것은 아니고, 결정화 공정 및 사진식각 공정용 얼라인 키 패턴으로 적합한 패턴 구조라면 다양하게 변경할 수 있다.
도 11에서와 같이, 픽셀 어레이용 마스크(450)에는 서로 이격되게 배치된 다수 개의 제 1 영역(452)이 정의되어 있고, 제 1 영역(452)내 일부 영역은 제 2 영역(454)을 이루고 있다.
한 예로, 상기 제 1 영역(452)은 레이저 빔 차단 영역에 해당되어, 이와 대응된 기판 영역으로 레이저 빔이 조사되는 것을 차단하는 역할을 하며, 제 2 영역(454)은 레이저 빔 투과 영역에 해당되어, 이와 대응된 기판 영역을 결정화시키는 역할을 한다.
도 12a, 12b는 상기 제 2 영역에 대한 확대 도면으로서, 상기 제 2 영역은 도 12a의 멀티스캔(multi-scan) 방식 슬릿부를 가지는 구조 또는 도 12b는 싱글스캔(single-scan) 방식 2블럭(two-block) 구조 슬릿부를 가지는 구조일 수 있다.
도 12a의 멀티스캔 방식 슬릿부 구조는 제 2 영역(454)내에는 다수 개의 슬릿(456)이 일방향으로 서로 일정간격 이격되게 다수 개 형성된 구조이며, 이러한 구조의 제 2 영역(454)은 멀티스캔 방식에 의해 스캔하는 공정용 마스크이고, 도 12b의 싱글스캔 방식 2블럭 구조는 제 1, 2 블럭(458, 460)으로 나뉘어져, 제 1 블럭(458)의 제 1 슬릿(462)과 제 2 블럭(460)의 제 2 슬릿(464)이 서로 엇갈리게 분포된 구조를 가져, 한 번의 스캔으로도 두 번의 스캔 효과를 가질 수 있다.
-- 제 5 실시예 --
도 13a 내지 13c는 본 발명의 제 5 실시예에 따른 비정질 실리콘의 결정화 공정에 대한 공정도면이며, 도 13a는 얼라인 키 생성용 마스크를 이용하여 얼라인 키를 형성하는 공정에 대한 도면이고, 도 13b는 얼라인 키의 식각 공정 도면이며, 도 13c는 상기 도 13a의 얼라인 키를 기준으로 픽셀 어레이용 마스크에 의해 액티브 영역의 스위칭 소자부를 선택적으로 결정화시키는 공정에 대한 도면이다.
도 13a에서는, 기판을 이동시키는 이동 스테이지(510 ; moving stage)가 구비되어 있고, 이동 스테이지(510) 상부에는 비정질 실리콘층(512)이 형성된 기판(514)이 놓여져 있으며, 기판(514) 상부에는 일정 비율로 레이저 빔 밀도를 조절하는 프로젝트 렌즈(516)가 배치되어 있고, 프로젝트 렌즈(516) 상부에는 마스크 스테이지(518)가 배치되어 있으며, 마스크 스테이지(518) 상부에는 얼라인 키 생성용 마스크(520)가 배치되어 있고, 얼라인 키 생성용 마스크(520) 상부에는 레이저 빔을 원하는 방향으로 전환하여 목표물에 조사시키는 미러(522 ; mirror)가 배치되어 있다.
상기 얼라인 키 생성용 마스크(520)의 패턴 구조는 상기 도 10에서 언급한 얼라인 키 생성용 마스크(도 10의 410)의 패턴 구조를 그대로 적용할 수 있다.
그리고, 도시한 바와 같이 상기 얼라인 키 생성용 마스크(520)는 기판(514)의 어느 한 모서리부와 대응되게 배치되며, 나머지 세 개의 모서리부에도 차례대로 대응되게 배치하여 얼라인 키(524)를 형성한다.
본 단계에서는, 상기 얼라인 키 패턴(526)과 대응된 기판 영역(즉, 다수 개의 얼라인 키 형성부 중 어느 한 영역)을 선택적으로 결정화시키는 공정을 의미한다.
도 13b에서는, 비정질 실리콘 물질과 결정질 실리콘 물질 간에 식각선택비를 가지는 세코 에천트(550)가 담긴 용기(552)와, 네 모서리부에 결정질 실리콘 물질로 이루어진 얼라인 키(554)가 형성된 기판(556)이 구비되어 있고, 상기 기판(556)의 얼라인 키(554)를 포함한 기판(556)의 일측부를 세코 에천트(550)가 담긴 용기(552)에 디핑(dipping)하는 방법에 의해, 디핑처리된 기판(556) 영역의 비정질 실리콘 물질만을 선택적으로 제거하여, 얼라인 키(554)와 기판(556) 간에 단차를 형성하며, 이러한 방식에 의해 기판(556)의 또 다른 일측의 얼라인 키(554) 형성부에도 단차를 형성한다.
한 예로, 상기 세코 에천트(550)는 불산(HF) 및 중크롬산칼륨(K2Cr207)이 2 : 1 비율로 혼합된 용액으로서, 상기 혼합 용액은 1.5 M(mole/ℓ) 농도로 조절된 용액을 선택할 수 있다.
도 13c는, 상기 도 13a와 중복되는 부분에 대한 설명은 생략하고, 특징적인 부분을 중심으로 설명하면, 이동 스테이지(510) 상부에 위치하는 기판(514)의 네모서리부에는 얼라인 키(524)가 각각 형성되어 있고, 마스크 스테이지(518) 상부의 픽셀 어레이용 마스크(570)에는 제 1 영역(572)이 다수 개 서로 이격되게 형성되어 있고, 제 1 영역(572) 내에는 제 2 영역(574)이 포함되어 있다.
도면으로 상세히 제시하지는 않았지만, 상기 제 2 영역(574)은 다수 개의 슬릿으로 구성된다.
본 공정에서는, 상기 도 13a 공정을 통해 형성된 얼라인 키(524)를 기준으로 픽셀 어레이용 마스크(570)를 얼라인하여, 기판(514)의 원하는 부분만을 선택적으로 결정화하는 것을 특징으로 한다. 이에 따라, 상기 픽셀 어레이용 마스크(570)의 제 1 영역(572)과 대응된 기판 영역은 화소 영역(P)을 이루고, 제 2 영역(574)과 대응된 기판 영역은 스위칭 소자 영역(580)을 이루게 된다.
한 예로, 상기 스위칭 소자 영역(580)은 전술한 SLS 결정화 기술을 이용하여 결정화시킬 수 있다.
이와 같이, 본 실시예에서는 얼라인 키를 기준으로 정확한 선택위치에 결정화를 실시할 수 있으므로, 불균일한 결정화 특성을 해소하고, 원하는 위치에 정확하게 결정화 영역을 형성할 수 있으므로 그레인 바운더리 위치제어를 용이하게 할 수 있으며, 또한 양각형태로 얼라인 키를 형성하기 때문에 후속공정인 사진식각 공정시 노광장비에서 용이하게 인식할 수 있으므로, 별도의 사진식각 공정용 얼라인 키 제조 공정을 생략할 수 있는 공정적 잇점을 가진다.
-- 제 6 실시예 --
도 14는 본 발명의 제 6 실시예에 따른 비정질 실리콘의 결정화 공정을 단계별로 나타낸 공정 흐름도이다.
ST(I)에서는, 결정화 공정용 마스크를 제작하는 단계로서, 좀 더 상세하게는 픽셀 어레이 영역에서의 결정화하는 공정에서의 정확한 위치제어를 위한 얼라인 키 생성용 마스크와, 스위칭 소자 형성부 영역만을 선택적으로 결정화시키는 패턴 구조를 가지는 픽셀 어레이용 마스크의 제작 단계이다. 추가로, 구동회로부용 마스크의 제작 공정을 포함시킬 수 있으며, 한 예로 구동회로부용 마스크는 픽셀 어레이용 마스크와 다르게 기존의 결정화 공정용 마스크를 그대로 이용할 수 있다.
한 예로, 상기 얼라인 키 생성용 마스크의 얼라인 키 패턴은, 서로 이격되게 배치된 다수 개의 사각 패턴이 전체적으로 "ㄱ"자형을 이루는 구조에서 선택될 수 있다. 그리고, 상기 픽셀 어레이용 마스크에는 기판의 스위칭 소자 형성부와 대응된 영역에서 결정화 패턴 구조를 선택적으로 가질 수 있다.
ST(II)에서는, 상기 얼라인 키 생성용 마스크를 이용하여, 비정질 실리콘층이 형성된 기판의 네 모서리부에 얼라인 키를 형성하는 단계로서, 상기 얼라인 키는 결정화처리된 실리콘 영역에 해당되며, 전술한 얼라인 키 패턴과 대응된 패턴 구조를 가지기 때문에, 서로 이격되게 배치된 다수 개의 사각 패턴이 전체적으로 "ㄱ"자형을 이루는 구조에서 선택될 수 있다.
ST(III)에서는, 비정질 실리콘 물질과 결정질 실리콘 물질 간에 식각선택비를 가지는 세코 에천트가 담긴 용기 내에, 상기 얼라인 키를 포함하는 기판의 일측부를 디핑하여, 세코 에천트에 디핑된 기판의 비정질 실리콘 물질을 식각처리하여, 제거되지 않고 남은 얼라인 키를 양각 형태로 형성하는 단계이다.
본 단계에서는, 기판의 또 다른 일측도 전술한 방식에 의해 식각처리하여, 기판의 네 모서리부에 위치하는 얼라인 키를 모두 양각 형태로 형성하는 단계를 포함한다.
본 실시예에서는, 하나의 베이스 기판 상에 하나의 액정패널을 제작하는 경우를 일 예로 하여 설명하였으나, 이외에도 하나의 베이스 기판 상에 다수 개의 액정패널을 제작하는 경우에도, 전술한 얼라인 키의 식각 공정 특성 상 액정패널 수에 관계없이 기판의 네 모서리부에 얼라인 키를 형성하는 것이 바람직하다.
한 예로, 상기 세코 에천트는 불산(HF) 대 중크롬산칼륨(K2Cr207)의 2 : 1 혼합용액으로서, 1.5 M(mole/ℓ) 농도로 조절된 용액을 선택할 수 있다.
추가적으로, 상기 식각 공정 후에 실리콘층 표면의 산화물을 제거하기 위한 불산 세정(HF cleaning) 공정이 포함될 수 있다.
ST(IV)에서는, 상기 양각형태로 기판면과 단차를 가지는 얼라인 키를 기준으로, 픽셀 어레이 영역에 픽셀 어레이용 마스크를 배치하여, 상기 픽셀 어레이용 마스크의 결정화 패턴과 대응된 기판 영역을 선택적으로 결정화처리하여, 상기 결정화처리된 기판 영역을 스위칭 소자 영역으로 정의하는 단계이다.
본 단계에서는, 얼라인 키를 기준으로 픽셀 어레이용 마스크를 배치한 다음, 픽셀 어레이 영역에서 필요한 영역만을 선택적으로 결정화처리하기 때문에 결정화 특성을 개선하고, 그레인 바운더리의 위치제어를 용이하게 할 수 있으며, 화면 표시 영역이 결정화처리되는 것을 방지하여, 결정화처리로 인한 버퍼층 또는 베이스 기판의 표면 손상에 따른 화면 얼룩 현상을 방지할 수 있다.
상기 픽셀 어레이 영역의 결정화 단계에서는, 실리콘 물질을 완전용융시킬 수 있는 에너지 밀도의 레이저 빔 조사를 통해 측면고상결정화시키는 SLS 결정화 기술을 이용할 수 있다.
또한, 본 단계에서는 전술한 얼라인 키를 기준으로 구동회로부용 마스크를 배치한 다음, 픽셀 어레이 영역의 주변부를 이루는 구동회로부의 비정질 실리콘층을 결정화하는 단계를 포함함으로써, 스위칭 소자의 소자 특성에 의존하는 구동회로부의 특성 상, 얼라인 키를 기준으로 마스크를 배치한 다음 결정화 공정을 진행하므로, 그레인 바운더리의 위치제어가 용이하여 소자특성이 향상된 스위칭 소자를 제공할 수 있는 공정적 잇점을 갖게 된다.
ST(V)에서는, 상기 얼라인 키를 기준으로 결정화처리된 기판을, 사진식각 공정을 거쳐 스위칭 소자용 반도체층으로 패터닝(patterning)하는 단계이다.
상기 사진식각 공정은, 결정화처리된 기판 상에 감광성 물질인 PR(photo resist)을 도포하는 단계와, 노광(exposure), 현상(development) 단계를 거쳐 일정 패턴을 가지는 PR 패턴으로 형성하는 단계와, PR 패턴을 마스크로 이용하여 노출된 기판 영역을 식각처리하는 단계를 포함한다.
이때, 전술한 노광 단계에서는 일정 패턴을 가지는 마스크를 배치한 다음, 노광 장비를 이용하여 노광처리하는 단계가 포함되는데, 이때 마스크는 기판에 형성된 얼라인 키를 기준으로 배치된다. 기존에는 사진식각 공정에서 미리 기판에 얼라인 키를 형성하고, 미리 형성된 얼라인 키를 기준으로 PR을 노광시키는 방법을 이용하였으나, 본 실시예에서는 별도의 사진식각 공정용 얼라인 키의 제조 공정을 생략하고, 결정화 공정에서 형성된 양각 형태의 얼라인 키를 겸용할 수 있기 때문에 공정적 잇점을 가지게 된다.
-- 제 7 실시예 --
도 15는 본 발명의 제 7 실시예에 따른 결정질 실리콘 물질로 이루어진 스위칭 소자에 대한 단면도로서, 상기 도 14에 따라 패터닝된 결정질 실리콘으로 이루어진 반도체층을 가지는 스위칭 소자에 대한 것이다.
도시한 바와 같이, 기판(610) 상에 버퍼층(612)이 형성되어 있고, 버퍼층(612) 상부에는 결정질 실리콘 물질로 이루어지며, 활성 영역(VII)과, 활성 영역(VII)의 양 주변부를 이루는 소스 영역(VIII) 및 드레인 영역(IX)으로 이루어진 반도체층(614)이 형성되어 있고, 반도체층(614) 상부의 활성 영역(VII)에는 게이트 절연막(616) 및 게이트 전극(618)이 차례대로 형성되어 있으며, 게이트 전극(618)을 덮는 기판 전면에는, 상기 소스 영역(VIII)과 드레인 영역(IX)을 일부 노출시키는 제 1, 2 콘택홀(620, 622)을 가지는 층간 절연막(624)이 형성되어 있고, 층간 절연막(624) 상부에는 제 1, 2 콘택홀(620, 622)을 통해 반도체층(614)의 소스 영역(VIII) 및 드레인 영역(IX)과 접촉하는 소스 전극(626) 및 드레인 전극(628)이 형성되어 있으며, 소스 전극(626) 및 드레인 전극(628)을 덮는 기판 전면에는 보호층(630)이 형성되어 있다.
상기 반도체층(614)의 소스 영역(VIII) 및 드레인 영역(IX)은, n(negative)형 또는 p(positive)형 이온으로 도핑처리된 영역에 해당된다.
상기 반도체층(614)을 이루는 결정질 실리콘 물질은, 상기 제 1 내지 제 6 실시예에 따른 비정질 실리콘의 결정화 공정에 따라 형성된 결정질 실리콘 물질에 해당되며, 한 예로 SLS 결정화 기술을 이용한 단결정 실리콘 물질로 이루어질 수 있다.
상기 반도체층(614), 게이트 전극(618), 소스 전극(626) 및 드레인 전극(628)은 스위칭 소자(T)를 이루며, 상기 스위칭 소자(T)는 구동회로부용 스위칭 소자 또는 픽셀 어레이부 스위칭 소자에 해당된다.
실질적으로, 상기 스위칭 소자(T)는 박막트랜지스터(Thin Film Transistor)에 해당된다.
본 발명은 상기 실시예 들로 한정되지 않고, 본 발명의 취지를 벗어나지 않는 한도 내에서 다양하게 변경하여 실시할 수 있다.
이와 같이, 본 발명에 따른 비정질 실리콘의 결정화 공정 및 이를 이용한 어레이 기판의 제조 방법에 의하면, 얼라인 키를 기준으로 정확한 선택위치에 결정화를 실시할 수 있으므로, 불균일한 결정화 특성을 해소하고, 그레인 바운더리 위치제어를 용이하게 할 수 있으며, 양각형태로 얼라인 키를 형성하기 때문에 후속공정인 사진식각 공정시 노광장비에서 용이하게 인식할 수 있으므로, 별도의 사진식각 공정용 얼라인 키 제조 공정을 생략할 수 있고, 전술한 그레인 바운더리의 용이한 위치제어 특성은 구동회로부 스위칭 소자 특성을 향상시킬 수 있으며, 선택영역만을 결정화하는 특성은 픽셀 어레이부의 화면 표시 영역의 화질 특성을 향상시키는 장점을 가진다.
도 1a는 측면 고상 결정화시 사용되는 마스크의 패턴을 도시한 도면이고, 도 1b는 도 1a의 마스크 패턴에 의해 결정화된 실리콘층을 도시한 도면.
도 2는 측면 고상 결정화 방법에 의해 결정화된 다결정 실리콘층의 일부를 도시한 도면.
도 3, 4는 본 발명의 제 1 실시예에 따른 비정질 실리콘의 결정화 공정에 대한 도면으로서, 도 3은 얼라인 키를 이용하여 결정화처리된 기판에 대한 평면도이고, 도 4는 상기 도 3의 "III" 영역에 대한 확대도면.
도 5는 상기 도 4의 절단선 IV-IV에 따라 절단된 단면을 도시한 단면도.
도 6은 본 발명의 제 2 실시예에 따른 얼라인 키를 이용하여 결정화처리된 기판에 대한 개략적인 평면도.
도 7은 상기 도 6의 "V"영역에 대한 확대도면.
도 8은 상기 도 7의 절단선 VI-VI에 따라 절단된 단면을 도시한 단면도.
도 9a, 9b는 본 발명의 제 3 실시예에 따른 얼라인 키의 식각 공정 도면.
도 10, 11은 본 발명의 제 4 실시예에 따른 비정질 실리콘의 결정화 공정용 마스크에 대한 도면으로서, 도 10은 얼라인 키 생성용 마스크에 대한 평면도이고, 도 11은 픽셀 어레이(pixel array)용 마스크에 대한 평면도.
도 12a, 12b는 상기 도 11의 어느 한 제 1 영역에 대한 확대 도면.
도 13a 내지 13c는 본 발명의 제 5 실시예에 따른 비정질 실리콘의 결정화 공정에 대한 공정도면.
도 14는 본 발명의 제 6 실시예에 따른 비정질 실리콘의 결정화 공정을 단계별로 나타낸 공정 흐름도.
도 15는 본 발명의 제 7 실시예에 따른 결정질 실리콘 물질로 이루어진 스위칭 소자에 대한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
210 : 기판 212 : 버퍼층
216 : 얼라인 키 218 : 스위칭 소자 영역
220 : 화면 표시 영역 I : 제 1 영역
II : 제 2 영역 P : 화소 영역

Claims (29)

  1. 비정질 실리콘 물질과 결정질 실리콘 물질 간에 식각선택비를 가지는 세코 에천트(secco etchant)가 담긴 용기(vessel)를 구비하는 단계와;
    기판 상에 비정질 실리콘층을 형성하는 단계와;
    상기 비정질 실리콘층의 모서리부의 일부를 결정화하여 얼라인 키를 형성하는 단계와;
    상기 얼라인 키를 포함한 기판의 일측부를 용기 내 세코 에천트에 디핑(dipping)하여, 상기 얼라인 키 주변의 비정질 실리콘 물질을 식각처리하는 단계
    를 포함하는 비정질 실리콘의 결정화 공정용 기판의 얼라인 키 식각 방법.
  2. 제 1 항에 있어서,
    상기 얼라인 키는 기판의 네 모서리부에 각각 형성되어 있는 비정질 실리콘의 결정화 공정용 기판의 얼라인 키 식각 방법.
  3. 제 1 항에 있어서,
    상기 세코 에천트는 불산(HF) 대 중크롬산칼륨(K2Cr207)이 2 : 1 비율로 혼합된 용액인 비정질 실리콘의 결정화 공정용 기판의 얼라인 키 식각 방법.
  4. 제 3 항에 있어서,
    상기 혼합 용액의 농도는 0.15 M(mol/ℓ)인 비정질 실리콘의 결정화 공정용 기판의 얼라인 키 식각 방법.
  5. 제 1 항에 있어서,
    상기 비정질 실리콘물질을 식각처리한 후, 기판의 표면을 불산(HF)을 이용하여 세정하는 단계를 더욱 포함하는 비정질 실리콘의 결정화 공정용 기판의 얼라인 키 식각 방법.
  6. 삭제
  7. 얼라인 키 생성용 마스크와, 픽셀 어레이용 마스크인 결정화 공정용 마스크를 제작하는 단계와;
    픽셀영역과, 픽셀영역의 주변에 구동회로 영역및 얼라인 키 영역을 정의한 기판을 준비하는 단계와;
    상기 기판의 전면에 비정질 실리콘층을 형성하는 단계와;
    상기 얼라인 키 생성용 마스크를 이용하여, 상기 얼라인키 영역에 얼라인 키를 형성하는 단계와;
    상기 얼라인 키를 포함한 기판의 외측부를 식각처리하여, 양각 형태의 얼라인 키를 형성하는 단계와;
    상기 양각 형태로 기판 면과 단차를 가지는 얼라인 키를 기준으로, 상기 픽셀영역에 상기 픽셀 어레이용 마스크를 얼라인하여, 상기 픽셀영역을 결정화시키는 단계
    를 포함하는 비정질 실리콘의 결정화 공정.
  8. 제 7 항에 있어서,
    상기 결정화 공정용 마스크를 제작하는 단계에서는, 구동회로부용 마스크의 제작 단계를 추가로 포함하는 비정질 실리콘의 결정화 공정.
  9. 제 7 항에 있어서,
    상기 구동회로부용 마스크는, 상기 양각형태의 얼라인 키를 기준으로 얼라인되고, 다수 개의 슬릿이 서로 이격되게 위치하는 패턴 구조로 이루어지는 비정질 실리콘의 결정화 공정.
  10. 제 7 항에 있어서,
    상기 얼라인 키 생성용 마스크는 얼라인 키 패턴을 가지며, 상기 얼라인 키 패턴은 서로 이격되게 배치된 다수 개의 사각 패턴이 전체적으로 "ㄱ"자형을 이루는 패턴 구조를 가지는 비정질 실리콘의 결정화 공정.
  11. 제 7 항에 있어서,
    상기 얼라인 키를 형성하는 단계는, 상기 얼라인 키 패턴과 대응된 기판 영역을 선택적으로 결정화시키는 단계인 비정질 실리콘의 결정화 공정.
  12. 제 7 항에 있어서,
    상기 얼라인 키는 폴리 실리콘 물질로 이루어지는 비정질 실리콘의 결정화 공정.
  13. 제 7 항에 있어서,
    상기 얼라인 키를 양각 형태로 형성하는 단계에서는, 비정질 실리콘 물질과 결정질 실리콘 물질 간에 식각선택비를 가지는 세코 에천트를 이용한 디핑(dipping) 공정이 이용되는 비정질 실리콘의 결정화 공정.
  14. 제 13 항에 있어서,
    상기 세코 에천트는 불산(HF) 대 중크롬산칼륨(K2Cr207)이 2 : 1 비율로 혼합된 용액인 비정질 실리콘의 결정화 공정.
  15. 제 14 항에 있어서,
    상기 혼합용액의 농도는 0.15 M(mol/ℓ)인 비정질 실리콘의 결정화 공정.
  16. 제 13 항에 있어서,
    상기 세코 에천트를 이용한 디핑 공정 다음에는, 불산을 이용한 세정 공정이 추가로 포함되는 비정질 실리콘의 결정화 공정.
  17. 제 7 항에 있어서,
    상기 얼라인 키는 기판의 네 모서리부에 각각 형성하는 비정질 실리콘의 결정화 공정.
  18. 제 7 항에 있어서,
    상기 픽셀 어레이용 마스크는, 레이저 빔을 차단하는 제 1 영역과, 레이저 빔을 투과시키며, 서로 일정간격 이격되게 다수 개 배치된 제 2 영역으로 이루어지는 비정질 실리콘의 결정화 공정.
  19. 제 17 항에 있어서,
    상기 제 2 영역은 다수 개의 슬릿이 일방향으로 서로 이격되게 배치된 패턴 구조를 포함하는 영역인 비정질 실리콘의 결정화 공정.
  20. 제 18 항에 있어서,
    상기 제 2 영역은, 제 1, 2 블럭으로 나뉘어, 상기 제 1 블럭의 제 1 슬릿과 제 2 블럭의 제 2 슬릿이 서로 엇갈리게 다수 개 배치된 패턴 구조를 포함하는 영역인 비정질 실리콘의 결정화 공정.
  21. 제 18 항에 있어서,
    상기 제 2 영역은, 상기 기판의 스위칭 소자 영역과 대응되게 배치된 영역인 비정질 실리콘의 결정화 공정.
  22. 제 7 항 또는 제 8 항 중 어느 하나의 항에 있어서,
    상기 결정화 후, 상기 결정화처리된 실리콘층의 상부에 감광성 물질인 PR(photo resist)을 도포하고, 마스크를 이용하여 노광(exposure)하는 단계와;
    현상(development), 식각(etching)하는 단계를 포함하는 사진식각(photolithography) 공정을 통해 , 상기 결정화된 실리콘층을 원하는 형상으로 패터닝하는 단계를 더욱 포함하는 비정질 실리콘의 결정화 공정.
  23. 제 22 항에 있어서,
    상기 마스크는 상기 양각 형태의 얼라인 키를 기준으로 얼라인 되는 비정질 실리콘의 결정화 공정.
  24. 제 22 항에 있어서,
    상기 사진식각공정을 통해, 상기 결정화처리된 실리콘층은 반도체층(박막트랜지스터의 액티브층)을 이루는 비정질 실리콘의 결정화 공정.
  25. 상기 제 24 항에 의해 형성된 반도체층과;
    상기 반도체층의 양측에 불순물이 도핑된 소스 영역과 드레인 영역과;
    상기 반도체층 상부에 게이트 절연막 및 게이트 전극과;
    상기 게이트 전극을 덮는 기판 전면에 위치하며, 상기 소스 영역과 드레인 영역을 일부 노출시키는 제 1, 2 콘택홀을 가지는 층간 절연막과;
    상기 층간 절연막 상부에서, 상기 제 1, 2 콘택홀을 통해 반도체층의 소스 영역 및 드레인 영역과 연결되는 소스 전극 및 드레인 전극
    을 포함하는 스위칭 소자.
  26. 제 25 항에 있어서,
    상기 반도체층과 기판 사이에는, 버퍼층이 추가로 포함되는 스위칭 소자.
  27. 제 25 항에 있어서,
    상기 소스 전극 및 드레인 전극을 덮는 영역에는 보호층이 추가로 포함되는 스위칭 소자.
  28. 제 25 항에 있어서,
    상기 반도체층의 소스 영역 및 드레인 영역은 n형(negative type) 또는 p형(positive type) 이온으로 도핑(doping)처리된 영역인 스위칭 소자.
  29. 제 25 항에 있어서,
    상기 반도체층, 게이트 전극, 소스 전극 및 드레인 전극은 실질적으로 박막트랜지스터(Thin Film Transistor)를 이루는 스위칭 소자.
KR10-2003-0031810A 2003-05-20 2003-05-20 비정질 실리콘의 결정화 공정 및 이를 이용한 스위칭 소자 KR100519948B1 (ko)

Priority Applications (11)

Application Number Priority Date Filing Date Title
KR10-2003-0031810A KR100519948B1 (ko) 2003-05-20 2003-05-20 비정질 실리콘의 결정화 공정 및 이를 이용한 스위칭 소자
GB0410865A GB2403065B (en) 2003-05-20 2004-05-14 Method of fabricating polycrystalline silicon and switching device using polycrystalline silicon
GB0525649A GB2421850B (en) 2003-05-20 2004-05-14 Method of fabricating a switching device
GB0525651A GB2421851B (en) 2003-05-20 2004-05-14 Method of fabricating a display device structure
GB0525655A GB2421634B (en) 2003-05-20 2004-05-14 Method of fabricating polycrystalline silicon and switching device using polycrystalline silicon
JP2004148023A JP4336246B2 (ja) 2003-05-20 2004-05-18 多結晶シリコンの製造方法
US10/848,048 US7180198B2 (en) 2003-05-20 2004-05-19 Method of fabricating polycrystalline silicon and switching device using polycrystalline silicon
DE102004024924A DE102004024924B4 (de) 2003-05-20 2004-05-19 Verfahren zum Herstellen polykristallinen Siliciums, Verfahren zum Herstellen einer Ausrichtungsmarkierung, sowie Verfahren zum Herstellen eines Schaltelements
DE102004064099.8A DE102004064099B4 (de) 2003-05-20 2004-05-19 Schaltbauteil und Displaystruktur unter Verwendung polykristallinen Siliciums
CNB2004100423356A CN1327484C (zh) 2003-05-20 2004-05-20 多晶硅的制作方法和使用多晶硅的开关器件
US11/353,206 US7326598B2 (en) 2003-05-20 2006-02-14 Method of fabricating polycrystalline silicon

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0031810A KR100519948B1 (ko) 2003-05-20 2003-05-20 비정질 실리콘의 결정화 공정 및 이를 이용한 스위칭 소자

Publications (2)

Publication Number Publication Date
KR20040099735A KR20040099735A (ko) 2004-12-02
KR100519948B1 true KR100519948B1 (ko) 2005-10-10

Family

ID=36582874

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0031810A KR100519948B1 (ko) 2003-05-20 2003-05-20 비정질 실리콘의 결정화 공정 및 이를 이용한 스위칭 소자

Country Status (6)

Country Link
US (2) US7180198B2 (ko)
JP (1) JP4336246B2 (ko)
KR (1) KR100519948B1 (ko)
CN (1) CN1327484C (ko)
DE (2) DE102004064099B4 (ko)
GB (4) GB2421850B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101255508B1 (ko) * 2006-06-30 2013-04-16 엘지디스플레이 주식회사 플렉서블 디스플레이 및 이의 얼라인 키의 제조 방법
KR20180028585A (ko) * 2016-09-08 2018-03-19 삼성디스플레이 주식회사 표시 장치

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100400510B1 (ko) * 2000-12-28 2003-10-08 엘지.필립스 엘시디 주식회사 실리콘 결정화 장치와 실리콘 결정화 방법
JP2004265897A (ja) * 2003-01-20 2004-09-24 Sharp Corp 結晶化半導体素子およびその製造方法ならびに結晶化装置
KR100519948B1 (ko) * 2003-05-20 2005-10-10 엘지.필립스 엘시디 주식회사 비정질 실리콘의 결정화 공정 및 이를 이용한 스위칭 소자
WO2005029551A2 (en) 2003-09-16 2005-03-31 The Trustees Of Columbia University In The City Of New York Processes and systems for laser crystallization processing of film regions on a substrate utilizing a line-type beam, and structures of such film regions
KR100531416B1 (ko) * 2003-09-17 2005-11-29 엘지.필립스 엘시디 주식회사 Ｓｌｓ 장비 및 이를 이용한 실리콘 결정화 방법
KR101026935B1 (ko) * 2003-12-10 2011-04-04 엘지디스플레이 주식회사 디스펜서 정렬장치 및 그 방법
US8901268B2 (en) * 2004-08-03 2014-12-02 Ahila Krishnamoorthy Compositions, layers and films for optoelectronic devices, methods of production and uses thereof
KR100719682B1 (ko) * 2005-04-06 2007-05-17 삼성에스디아이 주식회사 박막트랜지스터의 제조방법
JP2009505432A (ja) * 2005-08-16 2009-02-05 ザ トラスティーズ オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク 薄膜のハイ・スループット結晶化
US7232969B1 (en) * 2006-04-06 2007-06-19 Speed Tech Corp. Keypad
KR101289066B1 (ko) * 2006-06-30 2013-07-22 엘지디스플레이 주식회사 결정화방법 및 결정화 마스크 제작방법
US8557877B2 (en) 2009-06-10 2013-10-15 Honeywell International Inc. Anti-reflective coatings for optically transparent substrates
EP2387081B1 (en) * 2010-05-11 2015-09-30 Samsung Electronics Co., Ltd. Semiconductor light emitting device and method for fabricating the same
KR101698511B1 (ko) * 2010-07-27 2017-01-23 삼성디스플레이 주식회사 표시 장치 제조 방법
US8864898B2 (en) 2011-05-31 2014-10-21 Honeywell International Inc. Coating formulations for optical elements
CN103904125A (zh) * 2012-12-26 2014-07-02 鸿富锦精密工业（深圳）有限公司 薄膜晶体管
CN103952768A (zh) * 2014-05-09 2014-07-30 中国科学院宁波材料技术与工程研究所 一种单晶硅倒金字塔阵列结构绒面及其制备方法和应用
EP3194502A4 (en) 2015-04-13 2018-05-16 Honeywell International Inc. Polysiloxane formulations and coatings for optoelectronic applications
JP2019061130A (ja) * 2017-09-27 2019-04-18 株式会社ジャパンディスプレイ 表示装置および表示装置の製造方法
JP2021192396A (ja) * 2018-09-14 2021-12-16 キオクシア株式会社 集積回路装置及び集積回路装置の製造方法
CN112885924A (zh) * 2021-02-05 2021-06-01 泰州隆基乐叶光伏科技有限公司 一种太阳能电池及其制作方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1088002A (zh) * 1992-11-16 1994-06-15 东京电子株式会社 制造液晶显示器基板及评价半导体晶体的方法与装置
TW272319B (ko) * 1993-12-20 1996-03-11 Sharp Kk
TW279275B (ko) * 1993-12-27 1996-06-21 Sharp Kk
JPH07335906A (ja) * 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
JP3204986B2 (ja) 1996-05-28 2001-09-04 ザ トラスティース オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク 基板上の半導体膜領域の結晶化処理及びこの方法により製造されたデバイス
JP4192423B2 (ja) * 1997-11-20 2008-12-10 株式会社ニコン マーク検出方法、位置検出装置、露光方法及び装置、デバイス製造方法、並びにデバイス
JP3169068B2 (ja) * 1997-12-04 2001-05-21 日本電気株式会社 電子線露光方法及び半導体ウエハ
KR100288772B1 (ko) * 1998-11-12 2001-05-02 윤종용 액정 표시 장치 및 그 제조 방법
JP4232997B2 (ja) * 1999-03-31 2009-03-04 本田技研工業株式会社 自動二輪車の操舵装置
JP2000349290A (ja) * 1999-06-01 2000-12-15 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2001083521A (ja) * 1999-09-16 2001-03-30 Toshiba Corp 液晶表示装置
JP2001148480A (ja) * 1999-11-18 2001-05-29 Nec Corp 薄膜トランジスタ、薄膜トランジスタの製造装置、および薄膜トランジスタその製造方法
EP1122561A1 (en) * 2000-02-03 2001-08-08 Corning Incorporated High precision alignment of optical devices over a high thickness transparent layer
US6368945B1 (en) * 2000-03-16 2002-04-09 The Trustees Of Columbia University In The City Of New York Method and system for providing a continuous motion sequential lateral solidification
US6833883B2 (en) * 2001-02-13 2004-12-21 Lg. Philips Lcd Co., Ltd. Array substrate for reflective and transflective liquid crystal display devices and manufacturing method for the same
KR100808466B1 (ko) * 2001-07-30 2008-03-03 엘지.필립스 엘시디 주식회사 액정 표시 장치용 어레이 기판 및 그의 제조 방법
GB2379412A (en) * 2001-09-10 2003-03-12 Seiko Epson Corp Deposition of soluble materials
JP3903761B2 (ja) * 2001-10-10 2007-04-11 株式会社日立製作所 レ−ザアニ−ル方法およびレ−ザアニ−ル装置
JP4030758B2 (ja) * 2001-12-28 2008-01-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6727125B2 (en) * 2002-04-17 2004-04-27 Sharp Laboratories Of America, Inc. Multi-pattern shadow mask system and method for laser annealing
JP2004055771A (ja) * 2002-07-18 2004-02-19 Nec Lcd Technologies Ltd 半導体薄膜の製造方法及びレーザ照射装置
US7433303B2 (en) * 2002-08-02 2008-10-07 Null Networks Llc Preemptive network traffic control for regional and wide area networks
TWI227913B (en) * 2003-05-02 2005-02-11 Au Optronics Corp Method of fabricating polysilicon film by excimer laser crystallization process
KR100519948B1 (ko) * 2003-05-20 2005-10-10 엘지.필립스 엘시디 주식회사 비정질 실리콘의 결정화 공정 및 이를 이용한 스위칭 소자

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101255508B1 (ko) * 2006-06-30 2013-04-16 엘지디스플레이 주식회사 플렉서블 디스플레이 및 이의 얼라인 키의 제조 방법
KR20180028585A (ko) * 2016-09-08 2018-03-19 삼성디스플레이 주식회사 표시 장치
US10405438B2 (en) 2016-09-08 2019-09-03 Samsung Display Co., Ltd. Display device
KR102636736B1 (ko) 2016-09-08 2024-02-15 삼성디스플레이 주식회사 표시 장치

Also Published As

Publication number Publication date
US20060125120A1 (en) 2006-06-15
DE102004024924B4 (de) 2007-12-13
US7326598B2 (en) 2008-02-05
CN1327484C (zh) 2007-07-18
DE102004064099B4 (de) 2016-01-07
DE102004024924A1 (de) 2005-03-03
GB2403065B (en) 2006-07-12
GB0525649D0 (en) 2006-01-25
GB2403065A (en) 2004-12-22
GB2421634B (en) 2006-12-27
GB2421850B (en) 2006-10-25
JP2004349699A (ja) 2004-12-09
JP4336246B2 (ja) 2009-09-30
GB0525651D0 (en) 2006-01-25
GB0525655D0 (en) 2006-01-25
US20040235279A1 (en) 2004-11-25
CN1574225A (zh) 2005-02-02
GB0410865D0 (en) 2004-06-16
GB2421851A (en) 2006-07-05
US7180198B2 (en) 2007-02-20
GB2421851B (en) 2006-12-13
GB2421850A (en) 2006-07-05
KR20040099735A (ko) 2004-12-02
GB2421634A (en) 2006-06-28

Similar Documents

Publication Publication Date Title
KR100519948B1 (ko) 비정질 실리콘의 결정화 공정 및 이를 이용한 스위칭 소자
KR100572519B1 (ko) 레이저 결정화 공정용 마스크 및 상기 마스크를 이용한레이저 결정화 공정
US6326286B1 (en) Method for crystallizing amorphous silicon layer
KR100379361B1 (ko) 실리콘막의 결정화 방법
US8207050B2 (en) Laser mask and crystallization method using the same
KR100496139B1 (ko) 광학용 마스크, 이를 이용한 비정질 실리콘막의 결정화방법 및 어레이 기판의 제조 방법
US20110104908A1 (en) Laser Mask and Crystallization Method Using the Same
KR100573225B1 (ko) 비정질 실리콘층의 결정화 방법
KR20000001167A (ko) 박막트랜지스터 제조방법
JP4571486B2 (ja) 結晶化装備及びこれを用いた結晶化方法
JP2005051208A (ja) 薄膜半導体基板、薄膜半導体基板の製造方法、結晶化方法、結晶化装置、薄膜半導体装置、および薄膜半導体装置の製造方法
KR100662783B1 (ko) 결정질 실리콘을 마스크로 적용하는 액정표시소자 제조방법
KR100928053B1 (ko) 티오씨 액정표시장치용 박막트랜지스터의 결정화 공정
KR101289066B1 (ko) 결정화방법 및 결정화 마스크 제작방법
KR20050045983A (ko) 비정질 실리콘 결정화용 광학 마스크
KR100564217B1 (ko) 레이저 결정화 공정용 마스크 및 상기 마스크를 이용한레이저 결정화 공정
KR100758156B1 (ko) 다결정 실리콘 박막 트랜지스터의 제조 방법 및 그 방법으로 제조된 액정표시장치용 어레이 기판
JPH0566422A (ja) 液晶表示装置の製造方法及びセンサの製造方法
JP2006024753A (ja) 薄膜トランジスタの製造方法、薄膜トランジスタ、半導体装置の製造方法および表示装置
JP2005175380A (ja) 半導体装置の製造方法、半導体装置および表示装置、半導体装置用基板及び表示装置用基板

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130619

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140630

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150818

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160816

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20170816

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20180816

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20190814

Year of fee payment: 15