JP2004349699A - 多結晶シリコンの製造方法及びこれを利用したスイッチング素子 - Google Patents

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Abstract


【課題】本発明は、多結晶シリコンの製造方法及びこれを利用したスイッチング素子を提供する。
【解決手段】本発明による多結晶シリコンの製造方法は、第１領域と、前記第１領域を覆う第２領域がある基板上に、非晶質シリコンで構成される半導体層を形成する工程と；第１マスクを利用して、前記第２領域に多数の平面型アラインキーを形成する工程と；前記多数の平面型アラインキーから多数の凸型アラインキーを形成する工程と；第２マスクと、前記多数の凸型アラインキーを利用して、前記第１領域の半導体層を結晶化する工程を含む。
【選択図】 図６

Description

本発明は、非晶質シリコンの結晶化方法に係り、特に、アラインキーを利用した非晶質シリコンの結晶化方法及びこれを利用したスイッチング素子に関する。
最近、情報化社会へと時代が急発展することに応じて、薄型化、軽量化、低消費電力化等の優れた特性がある平板表示装置の必要性が台頭したが、その中でも、色の再現性等が優れた液晶表示装置が活発に開発されている。
一般的に、液晶表示装置は、電界生成電極が各々形成されている二つの基板を、二つの電極が形成されている面が向かい合うように配置し、両基板の間に、液晶物質を挿入した後、両電極に電圧を印加して生成される電場により液晶分子を動かせて、液晶分子の動きによる光の透過率の変化を利用して画像を表現する装置である。
前述した液晶表示装置としては、画面を表示する最小単位である画素別に電圧をオン／オフするスイッチング素子である薄膜トランジスタを備えているアクティブマトリックス型の液晶表示装置が主流であるが、最近には、多結晶シリコンを利用した薄膜トランジスタを採用する液晶表示装置が幅広く研究及び開発されている。多結晶シリコンを利用した液晶表示装置では、薄膜トランジスタと駆動回路を同じ基板上に形成することができて、薄膜トランジスタと駆動回路を連結する過程が不必要であるため、工程が簡単になる。また、多結晶シリコンは、非晶質シリコンと比べて、電界効果の移動度が１００ないし２００倍ほど、より大きいので、応答の速度が速く、温度と光に対する安定性も優れた長所がある。
多結晶シリコンを形成する結晶化工程は、レーザービームの照射を通じたレーザー熱処理工程が主流である。ところが、レーザービームが照射されたシリコン膜の表面の温度は、約１４００℃位になるので、シリコン膜の表面は酸化され易い。特に、このようなレーザー熱処理結晶化方法では、レーザービームが多数回行われるので、大気中でレーザー熱処理を実施する場合、レーザービームが照射されたシリコン膜の表面が酸化され、ＳｉＯ２が生成される。従って、レーザー熱処理は、約１０-7ないし１０-6トル(torr)ほどの真空で実施しなければならない。
このようなレーザー熱処理による結晶化方法の短所を補完するため、最近、レーザーを利用して、順次側面固相法(以下、ＳＬＳ法と称する)により結晶化する方法が提案され幅広く研究されている。
ＳＬＳ法は、シリコンのグレインがシリコン液相領域とシリコン固相領域の境界面で、その境界面に対して垂直に成長する事実を利用したものであって、レーザーエネルギーの大きさと、レーザービームの照射範囲を適切に移動して、グレインを所定の長さほど側面成長させることによって、シリコングレインの大きさを向上させることができる非晶質シリコン薄膜の結晶化方法である。ＳＬＳ法は、基板上に、シリコングレインの大きさが画期的に大きいＳＬＳシリコン薄膜を形成して、単結晶シリコンチャンネル領域がある薄膜トランジスタが製造できる。
このようなＳＬＳ結晶化法は、以下、添付した図面を参照して説明する。
図１Ａは、従来の側面固相結晶化方法に使用されるマスクを示した図であって、図１Ｂは、図１Ａのマスクを利用して結晶化された半導体層を示した図である。
図１Ａに示したように、ＳＬＳ結晶化に使用されるマスク１０は、数μmのスリットパターン１２があって、レーザービームが数μmの幅でシリコン層に入射されるようにする。ここで、各スリットパターン１２間の間隔も数μmになり、スリットパターン１２の幅は、２−3μmくらいになる。
このようなマスク１０のスリットパターン１２を通じて、図１Ｂの非晶質シリコン層２０にレーザービームを照射すると、レーザービームが照射された非晶質シリコン層２２は、完全に鎔融された後、凝固することによって、結晶が成長されるが、この時、レーザービームが照射された領域２２の両端からグレイン２４ａ，２４ｂが側面へと成長され、グレイン２４ａ，２４ｂが会う部分で成長を止める。このような結晶が会う部分は、グレインバウンダリー２８ｂになる。 ここで、マスク１０は、スリットパターン１２が多数あって、マスク１０の大きいさに対応して結晶化される領域が単位領域である。
結晶化された領域を含み、レーザービームをもう一度照射させることによって、同じ過程を繰り返し、非晶質シリコン層２０を全部結晶化する。
上記の方法により結晶化された多結晶シリコン層を、図２を参照して説明する。
図２は、従来の側面固相結晶化方法により結晶化された半導体層を示した図である。
図示したように、多結晶シリコン層は、多数の単位領域３０を含み、接する単位領域３０の間には、レーザービームの照射が重なる第１重畳領域４０及び第２重畳領域５０が形成される。第１重畳領域４０は、縦に接した単位領域３０の間に位置して、第２重畳領域５０は、横に接した単位領域３０の間に位置する。
ここで、第１重畳領域４０及び第２重畳領域５０は、レーザービームが何度も照射されるので、不均一な部分があり、このような領域が液晶表示装置の画素領域に位置する場合、画質が低下される問題がある。
本発明は、前述した従来の問題を解決するために案出されたものであって、本発明の目的は、不均一な結晶領域を減少させて、工程時間が短縮できる多結晶シリコンの製造方法 及びこれを利用したスイッチング素子を提供することである。
このために、本発明では、必要な部分だけを選択的に結晶化させれるマスクを利用して、結晶化工程を行う。また、必要な領域だけを選択的に正確に結晶化するため、アラインキーを制作する。
本発明のもう一つの目的では、結晶化工程だけではなく、フォト-エッチング工程用アラインキーとして兼用できるアラインキーの製造方法及びこのようなアラインキーを利用した結晶化工程及びフォト-エッチング工程を提供することである。
前記目的を達成するために、本発明は、第１領域と、前記第１領域を覆う第２領域がある基板上に、非晶質シリコンで構成される半導体層を形成する工程と；第１マスクを利用して、前記第２領域に多数の平面型アラインキーを形成する工程と；前記多数の平面型アラインキーから多数の凸型アラインキーを形成する工程と；第２マスクと、前記多数の凸型アラインキーを利用して、前記第１領域の半導体層を結晶化する工程を含む多結晶シリコンの製造方法を提供する。
前記多数の凸型アラインキーを形成する工程は、前記多数の平面型アラインキーを覆う前記第２領域の半導体層の部分等を選択的に除去する工程を含み、前記多数の凸型アラインキーは、前記基板に段差がある。
前記第１マスクは、各々四角形状であって、相互に離隔されて、多数の透過部を含む。前記多数の平面型アラインキーを形成する工程は、前記半導体層の上部に、前記第１マスクを配置する工程と；前記第１マスクを通じて、前記半導体層へレーザービームを照射して、前記第１マスクの多数の透過部に対応する前記半導体層の部分等を選択的に結晶化する工程を含む。
前記照射の工程で、多結晶シリコンで構成される前記多数の平面型アラインキーが形成されると、前記多数の平面型アラインキーは、多結晶シリコンで構成されて、前記多数の凸型アラインキーを形成する工程は、前記多数の平面型アラインキーがある前記基板の一部分を多結晶シリコンと非晶質シリコン間に、エッチング選択比があるセッコエッチング液に浸す工程を含む。
前記基板をセッコエッチング液に浸す工程では、前記多数の平面型アラインキーが前記多数の凸型アラインキーに変換されるように、前記多数の平面型アラインキーの周りの前記半導体層の一部分が除去され、前記セッコエッチング液は、フッ酸ＨＦ：二クロム酸カリＫ２Ｃｒ２Ｏ７が約２：１の比率で混合された溶液であって、前記混合溶液の濃度は、約０.１５Ｍ(ｍｏｌ/Ｌ)である。
前記半導体層をフッ酸ＨＦを利用して、洗浄する工程をさらに含み、前記多数の平面型アラインキーは、前記基板の四つの角に形成される。
前記第２マスクは、レーザービームを遮断する領域がある第１マスク領域と、多数のスリットがある第２マスク領域を含み、前記多数のスリットは、一方向へと配置されて、第１スリットと、前記第１スリットと交互するように配置される第２スリットを含む。前記第２マスク領域は、前記第１マスク領域の一角に配置され、前記第２マスクを通じて、前記半導体層にレーザービームを照射して、前記第２マスクの多数のスリットに対応する前記半導体層の部分が選択的に結晶化される。
前記基板の第１領域は、画素領域と、前記画素領域を覆う駆動領域を含み、前記多数の凸型アラインキーに、第３マスクを整列して、前記駆動領域の半導体層を結晶化して、前記第３マスクは、相互に離隔されている多数のスリットを含む。
前記結晶化の工程後に、フォトーレジストＰＲを利用するフォトーエッチング工程を通じて、前記半導体層をパターニングする工程をさらに含み、前記フォトーエッチング工程は、前記多数の凸型アラインキーに第４マスクを整列する工程と；前記第４マスクを通じて、前記フォトーレジストを露光する工程と；前記フォトーレジストを現像して、フォトーレジストパターンを形成する工程と；前記フォトーレジストパターンをエッチングマスクとして利用し、前記半導体層をエッチングする工程を含む。
前記結晶化の工程は、前記多数の凸型アラインキーに、前記第２マスクを整列する工程と；前記第２マスクを通じて、前記半導体層にレーザービームを照射する工程を含む。
一方、本発明は、基板の上部に、非晶質シリコンで形成された半導体層を形成する工程と；前記半導体層の角部分を結晶化して、前記多数の平面型アラインキーを形成する工程と；前記半導体層の角部分を多結晶シリコンと非晶質シリコン間にエッチング選択比があるエッチング液に浸すことによって、前記基板に傾斜がある多数のアラインキーパターンを形成する工程を含む非晶質シリコンの結晶化工程に利用できるアラインキーの製造方法を提供する。
前記多数の平面型アラインキーは、前記基板の四つの角に形成されて、前記セッコエッチング液は、フッ酸ＨＦ：二クロム酸カリＫ２Ｃｒ２Ｏ７が約２：１の比率で混合された溶液であって、前記混合溶液の濃度は、約０.１５Ｍ(ｍｏｌ/Ｌ)である。
前記半導体層をフッ酸ＨＦを利用して、洗浄する工程をさらに含む。
本発明は、第１領域と、前記第１領域を覆う第２領域がある基板上に、非晶質シリコンで構成される半導体層を形成する工程と；第１マスクを利用して、前記第２領域に多数の平面型アラインキーを形成する工程と；前記多数の平面型アラインキーから前記基板に、傾斜がある多数のアラインキーパターンを形成する工程と；第２マスクと、前記多数のアラインキーパターンを利用して、前記第１領域の半導体層を結晶化する工程と；前記半導体層を選択的に除去して、チャンネル領域と、前記チャンネル領域の周りのソース領域及びドレイン領域があるアクティブ層を形成する工程を含むスイッチング素子の製造方法を提供する。
前記アクティブ層の上部に、ゲート絶縁層を形成する工程と；前記ゲート絶縁層の上部に、ゲート電極を形成する工程と；前記ゲート電極の上部に、前記ソース領域を露出する第１コンタクトホールと、前記ドレイン領域を露出する第２コンタクトホールがある層間絶縁層を形成する工程と；前記層間絶縁層の上部に、前記第１コンタクトホールを通じてドレイン領域に連結されるドレイン電極と、前記第２コンタクトホールを通じてソース領域に連結されるソース電極を形成する工程を含み、前記基板と半導体層間に、バッファ層を形成する工程をさらに含む。
前記ソース電極及びドレイン電極の上部に、保護層を形成する工程をさらに含み、前記ソース領域及びドレイン領域は、ｎ型または、ｐ型イオンでドピングされる。
前記アクティブ層、ゲート電極、ソース電極及びドレイン電極は、実質的に、薄膜トランジスタＴを構成する。
本発明は、第１領域と、前記第１領域を覆う第２領域がある基板と；前記基板に傾斜があって、多結晶シリコンで構成され、前記基板の第２領域に形成された多数のアラインキーパターンと；チャンネル領域と、前記チャンネル領域の周りのソース領域及びドレイン領域があって、多結晶シリコンで構成され、前記基板の第１領域に形成されたアクティブ層と；前記アクティブ層の上部に形成されたゲート絶縁層と；前記ゲート絶縁層の上部に形成されたゲート電極と；前記ソース領域を露出する第１コンタクトホールと、前記ドレイン領域を露出する第２コンタクトホールがあって、前記ゲート電極の上部に形成された層間絶縁層と；前記層間絶縁層の上部に形成されて、前記第１コンタクトホール通じて前記ドレイン領域に連結されるドレイン電極と、前記第２コンタクトホールを通じて前記ソース領域に連結されるソース電極を含むスイッチング素子を提供する。
前記アクティブ層の結晶性は、前記多数のアラインキーパターンの結晶性と異なり、前記アクティブ層の位置は、前記多数のアラインキーパターンを基準に決定される。
前記基板とアクティブ層間に、バッファ層を含み、前記ソース電極及びドレイン電極の上部に、保護層をさらに含む。
前記ソース領域及びドレイン領域は、ｎ型または、ｐ型イオンでドピングされて、前記アクティブ層、ゲート電極、ソース電極及びドレイン電極は、実質的に、薄膜トランジスタＴを構成する。
本発明は、表示領域と周辺領域がある基板と；前記周辺領域の角に形成された多数のアラインキーと；前記表示領域に形成された多数の画素領域と；前記多数の画素領域に各々対応する多数のスイッチング素子領域を含む表示装置構造を提供する。
前記アラインキーは、前記基板の周辺面と同じ平面を構成したり、前記アラインキーは、前記基板の周辺面から突出される。
本発明は、第１領域と、前記第１領域に隣接した第２領域がある基板上に、非晶質シリコンで第１部分及び第２部分がある半導体層を形成する工程と；第１マスクを使用して前記基板の第１領域にある前記半導体層の第１部分に、多数の平面型アラインキーを形成する工程と；前記半導体層の第１部分に、多数のアラインキーパターンを形成する工程と；前記多数のアラインキーパターンを整列して、第２マスクを利用して前記基板の第２領域にある半導体層の第１部分を結晶化する工程を含む多結晶シリコンの製造方法を提供する。
前記多数のアラインキーパターンを形成する工程は、前記多数のアラインキーパターンに隣接した前記基板の第１領域にある半導体層の第２部分を選択的に除去する工程を含み、前記多数のアラインキーパターンは、前記基板に対して傾いている。
前記第１マスクは、各々四角形状であって、相互に離隔されている多数の透過部を含み、前記多数の平面型アラインキーを形成する工程は、前記半導体層の上部に、前記第１マスクを配置する工程と；前記第１マスクを通じて、前記半導体層へレーザービームを照射して、前記第１マスクの多数の透過部に対応する前記半導体層の第１部分等を選択的に結晶化する工程を含む。
前記照射の工程で、多結晶シリコン、結晶シリコン、シングルシリコンのうちの、少なくとも、一つで構成される前記多数の平面型アラインキーを形成して、前記半導体層の第２部分は、非晶質シリコンで形成される。
前記多数の平面型アラインキーは、多結晶シリコンで構成されて、前記多数のアラインキーパターンを形成する工程は、前記多数の平面型アラインキーがある前記基板の第１領域を多結晶シリコンと非晶質シリコン間に、エッチング選択比があるエッチング液に浸す工程を含む。
前記基板をエッチング液に浸す工程では、前記多数の平面型アラインキーが前記多数のアラインキーパターンに変換されるように、前記多数の平面型アラインキーの周りの前記半導体層の非晶質シリコン部分が除去される。
前記エッチング液は、フッ酸ＨＦ：二クロム酸カリＫ２Ｃｒ２Ｏ７が約２：１の比率で混合された溶液であって、前記混合溶液の濃度は、約０.１５Ｍ(ｍｏｌ/Ｌ)であり、前記半導体層をフッ酸ＨＦを利用して洗浄する工程をさらに含む。
前記多数の平面型アラインキーは、前記基板の角に形成されて、前記第２マスクは、レーザービームを遮断する領域がある第１マスク領域と、多数のスリットがある第２マスク領域を含む。
前記多数のスリットは、一方向へと配置されて、前記多数のスリットは、第１スリットと、前記第１スリットと交互するように配置される第２スリットを含む。
前記第２マスク領域は、前記第１マスク領域の一角に配置されて、前記結晶化の工程では、前記第２マスクを通じて、前記半導体層にレーザービームを照射して、前記第２マスクの多数のスリットに対応する前記半導体層の部分が選択的に結晶化される。
前記基板の第２領域は画素領域と、前記画素領域を覆う駆動領域を含み、前記多数のアラインキーパターンに、第３マスクを整列し、前記駆動領域の半導体層を結晶化して、前記第３マスクは、相互に離隔されている多数のスリットを含む。
前記結晶化の工程後に、フォトーレジストＰＲを利用するフォトーエッチング工程を通じて、前記半導体層をパターニングする工程をさらに含む。
前記フォトーエッチング工程は、前記多数のアラインキーパターンに第４マスクを整列する工程と；前記第４マスクを通じて、前記フォトーレジストを露光する工程と；前記フォトーレジストを現像して、フォトーレジストパターンを形成する工程と；前記フォトーレジストパターンをエッチングマスクとして利用し、前記半導体層をエッチングする工程を含む。
前記結晶化の工程は、前記多数のアラインキーパターンに、前記第２マスクを整列する工程と；前記第２マスクを通じて、前記半導体層にレーザービームを照射する工程を含む。
以下、本発明による望ましい実施例を図を参照して、詳しく説明する。
本発明による非晶質シリコンの結晶化工程及びこれを利用したアレイ基板の製造方法によると、アラインキーを基準に、正確な選択位置に結晶化を実施することができるので、不均一な結晶化の特性を解消し、グレインバウンダリーの位置制御を好ましくして、陽刻状でアラインキーを形成するので、後続工程であるフォト-エッチング工程時、露光装備で好ましく認識できるので、別途のフォト-エッチング工程用アラインキーの製造工程が省略できて、前述したグレインバウンダリーの好ましい位置制御の特性は、駆動回路部スイッチング素子の特性が向上させられて、選択領域だけを結晶化する特性は、ピクセルアレイ部の画面表示領域の画質の特性を向上させる長所がある。
図３と図４は、実施例１による非晶質シリコンの結晶化工程の図であって、図３は、本発明の実施例１による多結晶シリコンで構成された半導体層の製造方法に利用される基板の平面図であって、図４は、図３のIII領域に関する拡大図である。
図３では、第１領域Ｉと、第１領域Ｉの周辺部を構成する第２領域IIがある基板１１０の第２領域IIの四つの角部には、アラインキー１１６が各々形成されている。
前記第１領域Ｉ内には、画面を具現する最小単位である画素領域Ｐが、多数定義されている。前記画素領域Ｐは、結晶化処理されたスイッチング素子領域１１８と、非晶質状態の画面具現領域１２０とで構成されることを特徴とする。
また、前記第２領域II内に位置するアラインキー１１６は、結晶化処理されており、その他の第２領域II部は、非晶質状態領域である。
前記アラインキー１１６は、前述したスイッチング素子領域１１８を選択的に、正確に結晶化処理するのに利用されるものであって、前記アラインキー１１６の結晶化工程後、前記アラインキー１１６を利用した第１領域内のスイッチング素子領域１１８の結晶化工程が行われる。
一例として、前記アラインキー１１６は、多結晶シリコンで構成され、前記スイッチング素子領域１１８は、単結晶シリコンで構成されて、この時、アラインキー１１６とスイッチング素子領域１１８の結晶化工程は、同一結晶化装置を利用して形成することができる。
一方、第１実施例で、前記アラインキー１１６は、¬状パターンで形成されるが、他の実施例では、それ以外の多様な形状で形成される。
図４では、前述した¬状のアラインキー１１６の細部構造に関する図であって、第１方向へと、多数の四角のパターンで構成された第１アラインパターン１１６ａが相互離隔するように形成されており、前記第１方向と直交する第２方向へと、多数の四角のパターンで構成された第２アラインパターン１１６ｂが相互に離隔するように形成されていて、前記第１アラインパターン１１６ａ、第２アラインパターン１１６ｂは、全体的に、¬状を構成する。
そして、第１アラインパターン１１６ａ、第２アラインパターン１１６ｂは、結晶質シリコンで構成され、その他の非アクティブ領域IIは、非晶質シリコン物質で構成されることを特徴とする。
その他にも、前記アラインキーの細部的なパターン構造は、結晶化工程後、伴うフォト-エッチング工程に利用されるアラインキーのパターン構造を適用することができる。
図５は、図４の切断線IV−IV線に沿って切断された断面を示した断面図であって、基板１１０上にバッファ層１１２が形成されており、バッファ層１１２の上部には、半導体層１１４が形成されている。前記半導体層１１４は、結晶質シリコン物質領域１１４ａと非晶質シリコン物質領域１１４ｂとで構成されて、結晶質シリコン物質領域１１４ａは、第２アラインパターン１１６ｂを構成する。
図面に示してはないが、前記アラインキー１１６を利用した非晶質シリコンの結晶化工程後には、結晶化処理されたシリコン物質のフォト-エッチング工程が行われて、この時、フォト-エッチング工程用アラインキーの制作を含む。
前記フォト-エッチング工程用露光装備では、パターンの段差の特性により位置を判別するので、本実施例による結晶化工程用アラインキーのように、別途の段差の特性がない場合、フォト-エッチング工程用アラインキーの工程は、必需的に要求される。
本発明のまた他の実施例では、段差の特性があるアラインキーの制作を通じて、前記アラインキーを結晶化工程及びフォト-エッチング工程との兼用アラインキーとして利用しようとする。
図６は、本発明の実施例２による多結晶シリコンで構成された半導体層の製造方法に利用される基板の平面図であって、前記図３と重複する部分に関する説明は簡略する。
図示したように、第１領域Ｉの画素領域Ｐ内には、結晶化処理されたスイッチング素子領域２１８と、非晶質状態の画面表示領域２２０が構成されており、第２領域IIの四つの角部には、結晶化処理されたアラインキー２１６が各々形成されていて、第２領域IIでは、アラインキー２１６を含む外側部の非晶質シリコン物質が除去され、その下部層を構成するバッファ層２１２が露出されていることを特徴とする。
図７は、前記図６のＶ領域の拡大平面面であって、多数の四角のパターンで構成された第１アラインパターン２１６ａ、第２アラインパターン２１６ｂが相互に直交されるように位置し、¬状パターンのアラインキー２１６を構成して、前記第１アラインパターン２１６ａ、第２アラインパターン２１６ｂは結晶化処理されており、第１アラインパターン２１６ａと第２アラインパターン２１６ｂの間区間及び周辺領域では、非晶質シリコン物質が除去され、その下部層を構成するバッファ層２１２が露出されている。
一方、第２実施例で、前記アラインキーは、¬状であるが、他の実施例では、それ以外の多様な形状で形成される。
図８は、図７の切断線VI−VI線に沿って切断された断面を示した断面図であって、基板２１０上に、バッファ層２１２が形成されており、バッファ層２１２の上部には、半導体層２１４が形成されている。半導体層２１４は、結晶質シリコン物質領域２１４ａと非晶質シリコン物質領域２１４ｂとで構成されて、結晶質シリコン物質領域２１４ａは、第２アラインパターン２１６ｂを構成して、第２アラインパターン２１６ｂ間の離隔区間に位置する非晶質シリコン物質領域２１４ｂは除去され、その下部層を構成するバッファ層２１２が露出されていることを特徴とする。
従って、前記第２アラインパターン２１６ｂ、すなわち、アラインキー(図７の２１６)は、陽刻状(凸型、突出型)であり、周りの基板面と段差があって、パターンが有する段差の特性により、位置を把握するフォト-エッチング工程用アラインキー用としても利用できる。
一例として、前記凸型アラインキーの段差の形成方法は、非晶質シリコンと結晶質シリコン間に、エッチング選択比があるセッコ(secco)エッチング液に、基板をディッピングする方法に当たり、下記の実施例を通じてより詳しく説明する。
図９Ａ、図９Ｂは、本発明の実施例３によるアラインキーのエッチング工程の図であって、図９Ａは、本発明の実施例による凸型アラインキーの形成工程を示した図であって、図９Ｂは、図９Ａの工程により形成された多結晶シリコンで構成された凸型アラインキーの平面イメージである。
図９に示したように、非晶質シリコン物質と結晶質シリコン物質間に、エッチング選択比があるセッコエッチング液３１０が入っている容器３１２が備えられている。半導体層(図示せず)が形成された基板３２０の四つの角部に結晶化処理されて、周りの基板面と段差のない平面型アラインキー３１４を各々形成した後、前記平面型アラインキー３１４を含む基板３２０の一側部をセッコエッチング液３１０が入っている容器３１２にディッピングする方法により、結晶化処理された平面型アラインキー３１４を除いた非晶質シリコン物質だけを選択的に除去し、図に示してはないが、周りの基板面と段差のある凸型アラインキー３１６を形成する。
このような方式により、エッチング処理されてない基板の、また他の一側部の平面型アラインキー３１４等のディッピング処理を通じて、凸型アラインキー３１６に形成することができる。
前記凸型アラインキー３１６は、前記半導体層をパターニングして得たものなので、アラインキーパターンと称することができる。また、前記凸型アラインキー(または、アラインキーパターン；３１６)は、その境界部で、基板に対して傾いている。
一例として、前記セッコエッチング液３１０は、フッ酸ＨＦ及び二クロム酸カリＫ2Ｃｒ2Ｏ7が２：１の比率に混合された溶液であって、前記混合溶液は、1.５Ｍ(mole/Ｌ)濃度に調節された溶液を選択する。
図面に示してはないが、前記エッチング工程後に、シリコン層の表面の酸化物を除去するためのフッ酸洗浄(ＨＦ Cleaning)工程が含まれる。
図９Ｂに示したように、結晶質シリコンで構成された平面型アラインキーが陽刻状(凸型、突出型)にパターニングされ、その周辺部の非晶質シリコンはエッチングされ、その下部層を構成するバッファ層が露出されている。従って、前記凸型アラインキーが有する段差の特性によりフォト-エッチング工程で、別途のアラインキーの製造工程を省略することができる。
以下、本発明による結晶化工程用マスクパターン等の図を参照して詳しく説明する。
図１０は、本発明の実施例による平面型アラインキー形成用マスクの平面図であって、図１１は、本発明の実施例による画素領域形成用マスクの平面図である。
図１０に示したように、アラインキー生成用マスク４１０は、全体的に¬状の構造であって、第１方向へと位置する多数の四角のパターンで構成された第１アラインキーパターン４１２ａと、第１方向と交差される第２方向へと位置する多数の四角のパターンで構成された第２アラインキーパターン４１２ｂとで構成されて、このようなアラインキーパターン４１２は、プロジェクションレンズ(Projection Lens)の縮少比率に合わせて設計される。
一例として、基板の四つの角部にアラインキーを形成するためには、前述したアラインキー生成用マスクを基板の角部と対応した位置へと移動しながら形成する。そして、前記アラインキーパターン４１２は、オープン部で構成され、前記アラインキーパターン４１２と対応するように配置される基板(図示せず)領域を選択的に結晶化させる。
前記アラインキー生成用マスクを利用した結晶化工程は、別途の結晶化装備を利用することではなく、画素領域の結晶化工程に利用される結晶化装備を利用する。
また、本発明によるアラインキーパターン４１２は、本図面の構造に限らず、結晶化工程及びフォト-エッチング工程用アラインキーパターンとして適合なパターン構造だとすると、多様に変形できる。
図１１に示したように、画素領域形成用マスク４５０には、相互に離隔するように配置された多数の第１領域４５２が定義されており、第１領域４５２内の一部領域は、透過部を含む第２領域４５４を構成する。
一例として、前記第１領域４５２は、レーザービーム遮断領域に当たり、これと対応した基板領域へとレーザービームが照射されることを遮断する役割をして、第２領域４５４は、レーザービーム透過領域を含み、これと対応した基板領域を結晶化させる役割をする。
図１２Ａ，図１２Ｂは、相互に異なる例での、図１１の第１領域４５２の拡大平面図であって、前記第１領域４５２に含まれる第２領域４５４は、図１２Ａのマルチスキャン方式のスリット部がある構造または、図１２Ｂは、シングルスキャン方式の２ブロック(two-block)構造スリット部がある構造の場合もある。
図１２Ａのマルチスキャン方式のスリット部構造は、第２領域４５４内には、多数のスリット４５６が一方向へと相互に一定間隔離隔するように多数形成された構造であり、このような構造の第２領域４５４は、マルチスキャン方式、すなわち、二つ以上の方向を向いてレーザービームを照射する方式の結晶化工程用マスクであって、図１２Ｂのシングルスキャン方式の２ブロック構造は、第１ブロック４５８、第２ブロック４６０とに区分され、第１ブロック４５８の第１スリット４６２と、第２ブロック４６０の第２スリット４６４が、交互に分布された構造になり、一方向によるレーザービームの照射でも、両方向によるレーザービームの照射の効果を得る。
図１３Ａないし図１３Ｃは、本発明による多結晶シリコン製造用装置及び多結晶シリコンの製造方法を示した図であって、図１３は、アラインキー生成用マスクを利用して平面型アラインキーを形成する工程の図であって、図１３Ｂは、平面型アラインキーのエッチングによる凸型アラインキーの形成工程の図であって、図１３Ｃは、図１３Ｂの凸型アラインキーを基準に、画素領域形成用マスクによりアクティブ領域のスイッチング素子部を選択的に結晶化させる工程の図である。
図１３Ａでは、基板を移動させる移動ステージ５１０が備えられており、移動ステージ５１０の上部には、半導体層５１２が形成された基板５１４が置かれていて、基板５１４の上部には、一定の比率でレーザービームの密度を調節するプロジェクションレンズ５１６が配置されており、プロジェクションレンズ５１６の上部には、マスクステージ５１８が配置されていて、マスクステージ５１８の上部には、アラインキー形成用マスク５２０が配置されており、アラインキー形成用マスク５２０の上部には、レーザービームを望む方向へと転換して、目標物に照射させるミラー５２２が配置されている。
前記アラインキー形成用マスク５２０のパターン構造は、前記図１０で言及したアラインキー形成用マスク(図１０の４１０)のパターン構造をそのまま適用することができる。
図示したように、前記アラインキー形成用マスク５２０は、基板５１４のどちらかの一つの角部と対応するように配置されて、その他の三つの角部にも順に対応するように配置して平面型アラインキー５２４を形成する。
本工程では、前記アラインキーパターン５２６と対応した基板領域(すなわち、多数の平面型アラインキー形成部のうち、どちらかの一領域)を選択的に結晶化させる工程を意味する。
図１３Ｂでは、非晶質シリコン物質と結晶質シリコン物質間に、エッチング選択比があるセッコエッチング液５５０が入っている容器５５２と、四つの角部に結晶質シリコン物質で構成された平面型アラインキー５２４が形成された基板５１４が備えられており、前記基板５１４の平面型アラインキー５２４を含む基板５１４の一側部をセッコエッチング液５５０が入っている容器５５２に、ディッピングする方法により、ディッピング処理された基板５１４領域の非晶質シリコン物質だけを選択的に除去し、周りの基板面と段差のある凸型アラインキー５２６を形成して、このような方式により基板５１４のまた他の一側にも、周りの基板面と段差のある凸型アラインキーを形成する。
一例として、前記セッコエッチング液５５０は、フッ酸ＨＦ及び二クロム酸カリＫ2Ｃｒ2Ｏ7が２：１の比率に混合された溶液であって、前記混合溶液は、1.５Ｍ(mole/Ｌ)濃度に調節された溶液を選択する。
図１３Ｃは、前記図１３Ａと重複される部分に関する説明は省略して、特称的な部分を中心に説明すると、移動ステージ５１０の上部に位置する基板５１４の四つの角部には、凸型アラインキー５２６が各々形成されており、マスクステージ５１８の上部の画素領域形成用マスク５７０には、多数の第１領域５７２が相互に離隔して形成されており、第１領域５７２内には、第２領域５７４が含まれている。
図面に詳しく提示してはないが、前記第２領域５７４は、多数のスリットで構成される。
本工程では、前記図１３Ａ及び図１３Ｂの工程を通じて形成された凸型アラインキー５２６を基準に、画素領域形成用マスク５７０をアラインし、基板５１４の望む部分だけを選択的に結晶化することを特徴とする。従って、前記画素領域形成用マスク５７０の第１領域５７２と対応した基板領域は、画素領域Ｐを構成して、第２領域５７４と対応した基板領域は、スイッチング素子領域５８０を構成する。一例として、前記スイッチング素子領域５８０は、前述したＳＬＳ結晶化技術を利用して結晶化させることができる。
このように、本実施例では、アラインキーを基準に、正確な選択位置に結晶化を実施することができるので、不均一な結晶化の特性を解消し、グレインバウンダリーの位置制御を好ましくして、また、周りの基板面と段差のある凸型アラインキーを形成するので、後続工程であるフォト-エッチング工程時、露光装備で好ましく認識できるので、別途のフォト-エッチング工程用アラインキーの製造工程が省略できる工程的な長所がある。
図１４は、図１３Ａないし図１３Ｃの多結晶シリコンの製造方法を説明する工程のフローチャートである。
ＳＴ１では、結晶化工程用マスクを制作する工程であって、より詳しくは、画素領域の結晶化工程時、正確な位置制御のためのアラインキー形成用マスクと、スイッチング素子形成部領域だけを選択的に結晶化させるパターン構造である画素領域形成用マスクの制作工程である。さらに、駆動回路部形成用マスクの制作工程を含むことができて、一例として、駆動回路部形成用マスクは、画素領域形成用マスクと比べて、既存の結晶化工程用マスクがそのまま利用できる。
例えば、前記アラインキー形成用マスクのアラインキーパターンは、相互に離隔して配置された多数の四角のパターンが、全体的に¬状を構成する構造から選択される。そして、前記画素領域形成用マスクには、基板のスイッチング素子形成部と対応した領域から結晶化パターン構造を選択的に有する。
ＳＴ２では、前記アラインキー形成用マスクを利用し、非晶質シリコン層が形成された基板の四つの角部に平面型アラインキーを形成する工程であって、前記平面型アラインキーは、結晶化処理されたシリコン領域に当たり、前述したアラインキーパターンと対応したパターン構造であるために、相互に離隔して配置された多数の四角のパターンが、全体的に¬状を構成する構造から選択される。
ＳＴ３では、非晶質シリコン物質と結晶質シリコン物質間に、エッチング選択比があるセッコエッチング液が入っている容器内に、前記平面型アラインキーを含む基板の一側部をディッピングして、セッコエッチング液にディッピングされた基板の非晶質シリコン物質をエッチング処理し、周りの基板面と段差のある凸型アラインキーを形成する工程である。
前記凸型アラインキーは、前記半導体層をパターニングして得ることができるので、アラインキーパターンと称する。また、前記凸型アラインキー(または、アラインキーパターン)は、その境界部で、基板に対して傾いている。
本工程では、基板のまた他の一側も、前述した方式によりエッチング処理し、基板の四つの角部に位置するアラインキーを全部陽刻状(凸型、突出型)に形成する工程を含む。
本実施例では、一つのベース基板上に、一つの液晶パネルを制作する場合を一例として説明したが、他にも、一つのベース基板上に、多数の液晶パネルを制作する場合も、前述したアラインキーのエッチング工程の特性上、液晶パネルの数とは関係なしに、基板の四つの角部にアラインキーを形成することが望ましい。
一例として、前記セッコエッチング液フッ酸ＨＦ対二クロム酸カリＫ2Ｃｒ2Ｏ7の２：１の混合溶液として、1.５Ｍ(mole/Ｌ)濃度に調節された溶液を選択する。
前記エッチング工程後に、シリコン層の表面の酸化物を除去するためのフッ酸洗浄(ＨＦ Cleaning)工程が含まれる。
ＳＴ４では、前記凸型アラインキーを基準に、画素領域に画素領域形成用マスクを配置して、前記画素領域形成用マスクの結晶化パターンと対応した基板領域を選択的に結晶化処理し、前記結晶化処理された基板領域をスイッチング素子領域に定義する工程である。
本工程では、前記凸型アラインキーを基準に、画素領域形成用マスクを配置した後、画素領域で必要な領域だけを選択的に結晶化処理するので、結晶化の特性を改善し、グレインバウンダリーの位置制御が好ましくできて、画面表示領域が結晶化処理されるのを防ぎ、結晶化処理によるバッファ層または、ベース基板の表面の損傷による画面染み現象を防げる。
前記画素領域の結晶化の工程では、シリコン物質を完全鎔融させるエネルギー密度のレーザービームの照射を通じて側面固相結晶化させるＳＬＳ結晶化技術が利用できる。
また、本工程では、前述した凸型アラインキーを基準に、駆動回路部用マスクを配置した後、画素領域の周辺部を構成する駆動回路部の非晶質シリコン層を結晶化する工程を含む。スイッチング素子の素子の特性に依存する駆動回路部の特性上、アラインキーを基準に、マスクを配置した後、結晶化工程を行うので、グレインバウンダリーの位置制御が好ましく、素子の特性が向上されたスイッチング素子を提供することができる工程的長所がある。
ＳＴ５では、前記凸型アラインキーを基準に、結晶化処理された基板を、フォト-エッチング工程を通じてスイッチング素子用半導体層(アクティブ層)としてパターニングする工程である。
前記フォト-エッチング工程は、結晶化処理された基板上に、感光性物質であるＰＲを塗布する工程と、露光、現像工程を通じて一定のパターンがあるＰＲパターンを形成する工程と、ＰＲパターンをマスクとして利用し、露出された基板領域をエッチング処理する工程を含む。
前述した露光の工程では、一定のパターンがあるマスクを配置した後、露光装備を利用して、露光処理する工程が含まれるが、この時、マスクは、基板に形成されたアラインキーを基準に配置される。既存には、フォト-エッチング工程で、先に、基板にアラインキーを形成して、先に形成されたアラインキーを基準に、ＰＲを露光させる方法を利用したが、本実施例では、別途のフォト-エッチング工程用アラインキーの製造工程を省略して、結晶化工程で形成された凸型アラインキーが兼用できるので、工程的長所がある。
図１５は、本発明の実施例よる多結晶シリコンで構成されたスイッチング素子を示した図であって、前記図１４によりパターニングされた結晶質シリコンで構成された半導体層があるスイッチング素子に関する。
図示したように、基板６１０上に、バッファ層６１２が形成されており、バッファ層６１２の上部には、結晶質シリコン物質で構成されて、活性領域ＶＩＩと、活性領域ＶＩＩの両周辺部を構成するソース領域ＶＩＩＩ及びドレイン領域ＩＸとで構成された半導体層６１４が形成されており、半導体層６１４の上部の活性領域ＶＩＩには、ゲート絶縁膜６１６及びゲート電極６１８が順に形成されていて、ゲート電極６１８を覆う基板全面には、前記ソース領域ＶＩＩＩとドレイン領域ＩＸを一部露出させる第１コンタクトホール６２０、第２コンタクトホール６２２がある層間絶縁膜６２４が形成されており、層間絶縁膜６２４の上部には、第１コンタクトホール６２０、第２コンタクトホール６２２を通じて半導体層６１４のソース領域ＶＩＩＩ及びドレイン領域ＩＸと接触するソース電極６２６及びドレイン電極６２８が形成されていて、ソース電極６２６及びドレイン電極６２８を覆う基板全面には、保護層６３０が形成されている。
前記半導体層６１４のソース領域ＶＩＩＩ及びドレイン領域ＩＸは、ｎ(negative)型または、ｐ(positive)型イオンでドピング処理された領域に当たる。
前記半導体層６１４を構成する結晶質シリコン物質は、前記実施例１ないし実施例６による非晶質シリコンの結晶化工程により形成された結晶質シリコン物質に当たり、一例として、ＳＬＳ結晶化技術を利用した単晶質シリコン物質で構成される場合もある。
前記半導体層６１４、ゲート電極６１８、ソース電極６２６及びドレイン電極６２８は、スイッチング素子Ｔを構成して、前記スイッチング素子Ｔは駆動回路部用スイッチング素子または、ピクセルアレイ部スイッチング素子に当たる。
実質的に、前記スイッチング素子Ｔは、薄膜トランジスタに当たる。
本発明は、前記実施例等に限らず、本発明の趣旨に反しない限度内で、多様に変更して実施することができる。
従来の側面固相結晶化方法に使用されるマスクを示した図である。 図１Ａのマスクを利用して結晶化された半導体層を示した図である。 従来の側面固相結晶化方法により結晶化された半導体層を示した図である。 本発明の実施例１による多結晶シリコンで構成された半導体層の製造方法に利用される基板の平面図である。 図３のIII領域の拡大平面図である。 図４のIV−IV線に沿って切断された断面を示した断面図である。 本発明の実施例２による多結晶シリコンで構成された半導体層の製造方法に利用される基板の平面図である。 図６のＶ領域の拡大平面図である。 図７のVI−VI線に沿って切断された断面を示した断面図である。 本発明の実施例による凸型アラインキーの形成工程を示した図である。 図９Ａの工程により形成された多結晶シリコンで構成された凸型アラインキーの平面イメージである。 本発明の実施例による平面型アラインキー形成用マスクの平面図である。 本発明の実施例による画素領域形成用マスクの平面図である。 相互に異なる例での、図１１の第１領域の拡大平面図である。 相互に異なる例での、図１１の第１領域の拡大平面図である。 本発明による多結晶シリコン製造用装置及び多結晶シリコンの製造方法を示した図である。 図１３Ａに続く製造方法を示す図である。 図１３Ｂに続く製造方法を示す図である。 図１３Ａないし図１３Ｃの多結晶シリコンの製造方法を説明する工程フローチャートである。 本発明の実施例による多結晶シリコンで構成されたスイッチング素子を示した断面図である。
符号の説明
２１０：基板
２１２：バッファ層
２１６：アラインキー
２１８：スイッチング素子領域
２２０：画面表示領域
Ｉ：第１領域
ＩＩ：第２領域
Ｐ：画素領域

Claims (65)

  1. 第１領域と、前記第１領域を覆う第２領域がある基板上に、非晶質シリコンで構成される半導体層を形成する工程と；
    第１マスクを利用して、前記第２領域に多数の平面型アラインキーを形成する工程と；
    前記多数の平面型アラインキーから多数の凸型アラインキーを形成する工程と；
    第２マスクと、前記多数の凸型アラインキーを利用して、前記第１領域の半導体層を結晶化する工程を含む多結晶シリコンの製造方法。
  2. 前記多数の凸型アラインキーを形成する工程は、前記多数の平面型アラインキーを覆う前記第２領域の半導体層の部分等を選択的に除去する工程を含み、前記多数の凸型アラインキーは、前記基板に段差があることを特徴とする請求項１に記載の多結晶シリコンの製造方法。
  3. 前記第１マスクは、各々四角形状であって、相互に離隔されて、多数の透過部を含むことを特徴とする請求項１に記載の多結晶シリコンの製造方法。
  4. 前記多数の平面型アラインキーを形成する工程は、前記半導体層の上部に、前記第１マスクを配置する工程と；
    前記第１マスクを通じて、前記半導体層へレーザービームを照射して、前記第１マスクの多数の透過部に対応する前記半導体層の部分等を選択的に結晶化する工程を含むことを特徴とする請求項１に記載の多結晶シリコンの製造方法。
  5. 前記照射の工程で、多結晶シリコンで構成される前記多数の平面型アラインキーが形成されることを特徴とする請求項４に記載の多結晶シリコンの製造方法。
  6. 前記多数の平面型アラインキーは、多結晶シリコンで構成されて、前記多数の凸型アラインキーを形成する工程は、前記多数の平面型アラインキーがある前記基板の一部分を多結晶シリコンと非晶質シリコン間に、エッチング選択比があるセッコエッチング液に浸す工程を含むことを特徴とする請求項１に記載の多結晶シリコンの製造方法。
  7. 前記基板をセッコエッチング液に浸す工程では、前記多数の平面型アラインキーが前記多数の凸型アラインキーに変換されるように、前記多数の平面型アラインキーの周りの前記半導体層の一部分が除去されることを特徴とする請求項６に記載の多結晶シリコンの製造方法。
  8. 前記セッコエッチング液は、フッ酸ＨＦ：二クロム酸カリＫ２Ｃｒ２Ｏ７が約２：１の比率で混合された溶液であることを特徴とする請求項７に記載の多結晶シリコンの製造方法。
  9. 前記混合溶液の濃度は、約０.１５Ｍ(ｍｏｌ/Ｌ)であることを特徴とする請求項７に記載の多結晶シリコンの製造方法。
  10. 前記半導体層をフッ酸ＨＦを利用して、洗浄する工程をさらに含むことを特徴とする請求項６に記載の多結晶シリコンの製造方法。
  11. 前記多数の平面型アラインキーは、前記基板の四つの角に形成されることを特徴とする請求項１に記載の多結晶シリコンの製造方法。
  12. 前記第２マスクは、レーザービームを遮断する領域がある第１マスク領域と、多数のスリットがある第２マスク領域を含むことを特徴とする請求項１に記載の多結晶シリコンの製造方法。
  13. 前記多数のスリットは、一方向へと配置されることを特徴とする請求項１２に記載の多結晶シリコンの製造方法。
  14. 前記多数のスリットは、第１スリットと、前記第１スリットと交互するように配置される第２スリットを含むことを特徴とする請求項１２に記載の多結晶シリコンの製造方法。
  15. 前記第２マスク領域は、前記第１マスク領域の一角に配置されることを特徴とする請求項１２に記載の多結晶シリコンの製造方法。
  16. 前記第２マスクを通じて、前記半導体層にレーザービームを照射して、前記第２マスクの多数のスリットに対応する前記半導体層の部分が選択的に結晶化されることを特徴とする請求項１２に記載の多結晶シリコンの製造方法。
  17. 前記基板の第１領域は、画素領域と、前記画素領域を覆う駆動領域を含むことを特徴とする請求項１に記載の多結晶シリコンの製造方法。
  18. 前記多数の凸型アラインキーに、第３マスクを整列して、前記駆動領域の半導体層を結晶化することを特徴とする請求項１７に記載の多結晶シリコンの製造方法。
  19. 前記第３マスクは、相互に離隔されている多数のスリットを含むことを特徴とする請求項１８に記載の多結晶シリコンの製造方法。
  20. 前記結晶化の工程後に、フォトーレジストＰＲを利用するフォトーエッチング工程を通じて、前記半導体層をパターニングする工程をさらに含むことを特徴とする請求項１に記載の多結晶シリコンの製造方法。
  21. 前記フォトーエッチング工程は、前記多数の凸型アラインキーに第４マスクを整列する工程と；
    前記第４マスクを通じて、前記フォトーレジストを露光する工程と；
    前記フォトーレジストを現像して、フォトーレジストパターンを形成する工程と；
    前記フォトーレジストパターンをエッチングマスクとして利用し、前記半導体層をエッチングする工程を含むことを特徴とする請求項２０に記載の多結晶シリコンの製造方法。
  22. 前記結晶化の工程は、前記多数の凸型アラインキーに、前記第２マスクを整列する工程と；
    前記第２マスクを通じて、前記半導体層にレーザービームを照射する工程を含むことを特徴とする請求項１に記載の多結晶シリコンの製造方法。
  23. 基板の上部に、非晶質シリコンで形成された半導体層を形成する工程と；
    前記半導体層の角部分を結晶化して、多数の平面型アラインキーを形成する工程と；
    前記半導体層の角部分を多結晶シリコンと非晶質シリコン間にエッチング選択比があるエッチング液に浸すことによって、前記基板に傾斜がある多数のアラインキーパターンを形成する工程を含む非晶質シリコンの結晶化工程に利用できるアラインキーの製造方法。
  24. 前記多数の平面型アラインキーは、前記基板の四つの角に形成されることを特徴とする請求項２３に記載のアラインキーの製造方法。
  25. 前記セッコエッチング液は、フッ酸ＨＦ：二クロム酸カリＫ２Ｃｒ２Ｏ７が約２：１の比率で混合された溶液であることを特徴とする請求項２３に記載のアラインキーの製造方法。
  26. 前記混合溶液の濃度は、約０.１５Ｍ(ｍｏｌ/Ｌ)であることを特徴とする請求項２３に記載のアラインキーの製造方法。
  27. 前記半導体層をフッ酸ＨＦを利用して、洗浄する工程をさらに含むことを特徴とする請求項２３に記載のアラインキーの製造方法。
  28. 第１領域と、前記第１領域を覆う第２領域がある基板上に、非晶質シリコンで構成される半導体層を形成する工程と；
    第１マスクを利用して、前記第２領域に多数の平面型アラインキーを形成する工程と；
    前記多数の平面型アラインキーから前記基板に、傾斜がある多数のアラインキーパターンを形成する工程と；
    第２マスクと、前記多数のアラインキーパターンを利用して、前記第１領域の半導体層を結晶化する工程と；
    前記半導体層を選択的に除去して、チャンネル領域と、前記チャンネル領域の周りのソース領域及びドレイン領域があるアクティブ層を形成する工程を含むスイッチング素子の製造方法。
  29. 前記アクティブ層の上部に、ゲート絶縁層を形成する工程と；
    前記ゲート絶縁層の上部に、ゲート電極を形成する工程と；
    前記ゲート電極の上部に、前記ソース領域を露出する第１コンタクトホールと、前記ドレイン領域を露出する第２コンタクトホールがある層間絶縁層を形成する工程と；
    前記層間絶縁層の上部に、前記第１コンタクトホールを通じてドレイン領域に連結されるドレイン電極と、前記第２コンタクトホールを通じてソース領域に連結されるソース電極を形成する工程をさらに含むことを特徴とする請求項２８に記載のスイッチング素子の製造方法。
  30. 前記基板と半導体層間に、バッファ層を形成する工程をさらに含むことを特徴とする請求項２８に記載のスイッチング素子の製造方法。
  31. 前記ソース電極及びドレイン電極の上部に、保護層を形成する工程をさらに含むことを特徴とする請求項２９に記載のスイッチング素子の製造方法。
  32. 前記ソース領域及びドレイン領域は、ｎ型または、ｐ型イオンでドピングされることを特徴とする請求項２８に記載のスイッチング素子の製造方法。
  33. 前記アクティブ層、ゲート電極、ソース電極及びドレイン電極は、実質的に、薄膜トランジスタＴを構成することを特徴とする請求項２９に記載のスイッチング素子の製造方法。
  34. 第１領域と、前記第１領域を覆う第２領域がある基板と；
    前記基板に傾斜があって、多結晶シリコンで構成され、前記基板の第２領域に形成された多数のアラインキーパターンと；
    チャンネル領域と、前記チャンネル領域の周りのソース領域及びドレイン領域があって、多結晶シリコンで構成され、前記基板の第１領域に形成されたアクティブ層と；
    前記アクティブ層の上部に形成されたゲート絶縁層と；
    前記ゲート絶縁層の上部に形成されたゲート電極と；
    前記ソース領域を露出する第１コンタクトホールと、前記ドレイン領域を露出する第２コンタクトホールがあって、前記ゲート電極の上部に形成された層間絶縁層と；
    前記層間絶縁層の上部に形成されて、前記第１コンタクトホール通じて前記ドレイン領域に連結されるドレイン電極と、前記第２コンタクトホールを通じて前記ソース領域に連結されるソース電極を含むスイッチング素子。
  35. 前記アクティブ層の結晶性は、前記多数のアラインキーパターンの結晶性と異なることを特徴とする請求項３４に記載のスイッチング素子。
  36. 前記アクティブ層の位置は、前記多数のアラインキーパターンを基準に決定されることを特徴とする請求項３４に記載のスイッチング素子。
  37. 前記基板とアクティブ層間に、バッファ層を含むことを特徴とする請求項３４に記載のスイッチング素子。
  38. 前記ソース電極及びドレイン電極の上部に、保護層をさらに含むことを特徴とする請求項３４に記載のスイッチング素子。
  39. 前記ソース領域及びドレイン領域は、ｎ型または、ｐ型イオンでドピングされたことを特徴とする請求項３４に記載のスイッチング素子。
  40. 前記アクティブ層、ゲート電極、ソース電極及びドレイン電極は、実質的に、薄膜トランジスタＴを構成することを特徴とする請求項３４に記載のスイッチング素子。
  41. 表示領域と周辺領域がある基板と；
    前記周辺領域の角に形成された多数のアラインキーと；
    前記表示領域に形成された多数の画素領域と；
    前記多数の画素領域に、各々対応する多数のスイッチング素子領域を含む表示装置構造。
  42. 前記アラインキーは、前記基板の周辺面と同じ平面を構成することを特徴とする請求項４１に記載の表示装置構造。
  43. 前記アラインキーは、前記基板の周辺面から突出されたことを特徴とする請求項４１に記載の表示装置構造。
  44. 第１領域と、前記第１領域に隣接した第２領域がある基板上に、非晶質シリコンで第１部分及び第２部分がある半導体層を形成する工程と；
    第１マスクを使用して前記基板の第１領域にある前記半導体層の第１部分に、多数の平面型アラインキーを形成する工程と；
    前記半導体層の第１部分に、多数のアラインキーパターンを形成する工程と；
    前記多数のアラインキーパターンを整列して、第２マスクを利用して前記基板の第２領域にある半導体層の第１部分を結晶化する工程を含む多結晶シリコンの製造方法。
  45. 前記多数のアラインキーパターンを形成する工程は、前記多数のアラインキーパターンに隣接した前記基板の第１領域にある半導体層の第２部分を選択的に除去する工程を含み、前記多数のアラインキーパターンは、前記基板に対して傾いていることを特徴とする請求項４４に記載の多結晶シリコンの製造方法。
  46. 前記第１マスクは、各々四角形状であって、相互に離隔されている多数の透過部を含むことを特徴とする請求項４４に記載の多結晶シリコンの製造方法。
  47. 前記多数の平面型アラインキーを形成する工程は、前記半導体層の上部に、前記第１マスクを配置する工程と；
    前記第１マスクを通じて、前記半導体層へレーザービームを照射して、前記第１マスクの多数の透過部に対応する前記半導体層の第１部分等を選択的に結晶化する工程を含むことを特徴とする請求項４４に記載の多結晶シリコンの製造方法。
  48. 前記照射の工程で、多結晶シリコン、結晶シリコン、シングルシリコンのうちの、少なくとも、一つで構成される前記多数の平面型アラインキーを形成して、前記半導体層の第２部分は、非晶質シリコンで形成されることを特徴とする請求項４７に記載の多結晶シリコンの製造方法。
  49. 前記多数の平面型アラインキーは、多結晶シリコンで構成されて、前記多数のアラインキーパターンを形成する工程は、前記多数の平面型アラインキーがある前記基板の第１領域を多結晶シリコンと非晶質シリコン間に、エッチング選択比があるエッチング液に浸す工程を含むことを特徴とする請求項４８に記載の多結晶シリコンの製造方法。
  50. 前記基板をエッチング液に浸す工程では、前記多数の平面型アラインキーが前記多数のアラインキーパターンに変換されるように、前記多数の平面型アラインキーの周りの前記半導体層の非晶質シリコン部分が除去されることを特徴とする請求項４９に記載の多結晶シリコンの製造方法。
  51. 前記エッチング液は、フッ酸ＨＦ：二クロム酸カリＫ２Ｃｒ２Ｏ７が約２：１の比率で混合された溶液であることを特徴とする請求項４９に記載の多結晶シリコンの製造方法。
  52. 前記混合溶液の濃度は、約０.１５Ｍ(ｍｏｌ/Ｌ)であることを特徴とする請求項４９に記載の多結晶シリコンの製造方法。
  53. 前記半導体層をフッ酸ＨＦを利用して洗浄する工程をさらに含むことを特徴とする請求項４９に記載の多結晶シリコンの製造方法。
  54. 前記多数の平面型アラインキーは、前記基板の角に形成されることを特徴とする請求項４４に記載の多結晶シリコンの製造方法。
  55. 前記第２マスクは、レーザービームを遮断する領域がある第１マスク領域と、多数のスリットがある第２マスク領域を含むことを特徴とする請求項４４に記載の多結晶シリコンの製造方法。
  56. 前記多数のスリットは、一方向へと配置されることを特徴とする請求項５５に記載の多結晶シリコンの製造方法。
  57. 前記多数のスリットは、第１スリットと、前記第１スリットと交互するように配置される第２スリットを含むことを特徴とする請求項５５に記載の多結晶シリコンの製造方法。
  58. 前記第２マスク領域は、前記第１マスク領域の一角に配置されることを特徴とする請求項５５に記載の多結晶シリコンの製造方法。
  59. 前記結晶化の工程では、前記第２マスクを通じて、前記半導体層にレーザービームを照射して、前記第２マスクの多数のスリットに対応する前記半導体層の部分が選択的に結晶化されることを特徴とする請求項５５に記載の多結晶シリコンの製造方法。
  60. 前記基板の第２領域は画素領域と、前記画素領域を覆う駆動領域を含むことを特徴とする請求項４４に記載の多結晶シリコンの製造方法。
  61. 前記多数のアラインキーパターンに、第３マスクを整列し、前記駆動領域の半導体層を結晶化することを特徴とする請求項６０に記載の多結晶シリコンの製造方法。
  62. 前記第３マスクは、相互に離隔されている多数のスリットを含むことを特徴とする請求項６１に記載の多結晶シリコンの製造方法。
  63. 前記結晶化の工程後に、フォトーレジストＰＲを利用するフォトーエッチング工程を通じて、前記半導体層をパターニングする工程をさらに含むことを特徴とする請求項４４に記載の多結晶シリコンの製造方法。
  64. 前記フォトーエッチング工程は、前記多数のアラインキーパターンに第４マスクを整列する工程と；
    前記第４マスクを通じて、前記フォトーレジストを露光する工程と；
    前記フォトーレジストを現像して、フォトーレジストパターンを形成する工程と；
    前記フォトーレジストパターンをエッチングマスクとして利用し、前記半導体層をエッチングする工程を含むことを特徴とする請求項６３に記載の多結晶シリコンの製造方法。
  65. 前記結晶化の工程は、前記多数のアラインキーパターンに、前記第２マスクを整列する工程と；
    前記第２マスクを通じて、前記半導体層にレーザービームを照射する工程を含むことを特徴とする請求項６４に記載の多結晶シリコンの製造方法。
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