JP2007134501A - エキシマレーザーアニール法で作製したSi膜を用いた半導体トランジスタ製造方法 - Google Patents
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Abstract
【課題】位相変調されたエキシマレーザーによる結晶化法において、半導体膜の結晶化を容易にする。
【解決手段】絶縁基板(31)上に形成された半導体薄膜(32)を結晶化する方法であって、入射されたコヒーレント光の位相分布を変更する位相シフタ部(33、34、35’)を前記半導体薄膜上に形成する工程と、前記半導体薄膜にコヒーレント光を照射し、前記半導体薄膜(32)に前記位相シフタ部に対応する温度分布を形成して、前記半導体薄膜の少なくとも一部を溶融する工程と前記コヒーレント光の照射を中止して前記溶融部の温度を低下させ、溶融された半導体を結晶化する工程とを有する方法。
【選択図】 図7
【解決手段】絶縁基板(31)上に形成された半導体薄膜(32)を結晶化する方法であって、入射されたコヒーレント光の位相分布を変更する位相シフタ部(33、34、35’)を前記半導体薄膜上に形成する工程と、前記半導体薄膜にコヒーレント光を照射し、前記半導体薄膜(32)に前記位相シフタ部に対応する温度分布を形成して、前記半導体薄膜の少なくとも一部を溶融する工程と前記コヒーレント光の照射を中止して前記溶融部の温度を低下させ、溶融された半導体を結晶化する工程とを有する方法。
【選択図】 図7
Description
本発明は、例えばアクティブマトリックス型フラットパネルディスプレイ等の電子装置に適用可能な絶縁基板上に形成された半導体薄膜の結晶化方法に関する。特に、a−Si膜または多結晶Si膜から、エキシマレーザーアニール法によって横方向に成長させた大粒径Si膜を得るための結晶化方法およびこの結晶化薄膜を用いた半導体トランジスタもしくは液晶ディスプレイ装置に関する。
半導体薄膜の結晶化技術は、例えば薄膜トランジスタ(TFT: Thin Film Transistor)、密着センサ、光電変換素子等の半導体素子を絶縁性基板上に形成するために重要な技術である。薄膜トランジスタとしては、MIS構造、特にMOS構造の電界効果形トランジスタが通常使用されている。
多数の薄膜トランジスタを含む液晶表示装置はフラットパネルディスプレイとして使用され、一般に薄型、軽量、低消費電力であり、カラー表示も容易であるという特徴を有する。このためカラーテレビやパーソナルコンピュータあるいは種々の携帯用情報端末のディスプレイとして広く用いられている。かかる液晶表示装置は、通常アクティブマトリクス型であり、多数の薄膜トランジスタが各画素のスイッチング素子および画素の駆動回路を構成する回路素子として使用されている。
かかる薄膜トランジスタの活性層即ちキャリア移動層は、一般にシリコン半導体薄膜により構成される。通常、シリコン薄膜はガラス基板等の絶縁基板上に例えばCVD法またはスパッタ法等により形成される。かかるシリコン半導体薄膜は膜形成温度や膜形成速度等の条件により、a−Si膜または結晶粒界により区画された多数の結晶粒からなる多結晶シリコンとして形成される。かかるa−Si膜または多結晶シリコン膜は単結晶シリコンと比較しキャリア移動度が1桁又は2桁小さい。このため一般には成膜後に高温の熱処理工程を経て結晶化された結晶性シリコン膜が使用される。
結晶化により形成された多結晶シリコンのキャリア移動度は、a−Si膜のキャリア移動度の10倍から100倍程度大きい。このため、結晶化されたシリコン薄膜を活性層として用いた薄膜トランジスタの応用が活発化している。結晶化されたシリコンを用いた薄膜トランジスタは動作の高速性から、例えばドミノ回路およびCMOSトランスミッションゲートのような様々な論理回路を構成するスイッチング素子として注目されている。これら論理回路は、例えば液晶表示装置またはエレクトロルミネセンス表示装置の駆動回路、マルチプレクサ、EPROM、EEPROM、CCD、またはRAM等において使用される。
絶縁基板上に形成されたSi薄膜の結晶化方法の一例としてエキシマレーザーアニール法(ELA法;excimer laser anneal 法)がある。エキシマレーザーアニールによりa−Si膜をいったん部分的に溶融し続いて結晶化する方法である。この場合横方向に結晶が成長する過程で大粒径の単結晶Si領域が得られる。この方法については、例えば “エキシマレーザーを用いた巨大結晶粒Si膜の形成方法”松村 正清、表面科学、Vol.21、No.5 pp.278−287、2000、または“エキシマレーザー光照射による巨大結晶粒Si膜の形成方法”松村 正清、応用物理、第71巻、第5号 pp.543−547、2000に開示されている。
先ず、エキシマレーザーおよび位相シフタを用いたSi薄膜の結晶化技術について説明する。この方法は位相変調(PM;phase modulation)したエキシマレーザ光を用いるSi薄膜の結晶化技術である。
図1にエキシマレーザーアニール法に使用される結晶化装置(エキシマレーザーアニール装置)1を示す。図2(a)にその断面を示すような位相シフタ4を使用して、この位相シフタ4の下部に配置された絶縁基板8上のSi膜7を結晶化する。
発光源としては、例えばXeClエキシマレーザーが使用される。この例では波長308nm、パルス幅20nsで動作するエキシマレーザーが使用されている。出射したレーザー光はホモジナイズ光学系3により均一化される。均一化されたレーザ光はば位相シフタ4により所定の部分について位相シフトされ、所定のパターンの光強度分布が形成される。位相シフトされたレーザ光はプロジェクション光学系5において例えば縮小され、XYステージ6上に載置された結晶化すべき半導体薄膜7に対し照射される。
図2(a)に位相シフタ4の断面を、図3に斜視図を示す。図2(a)にその断面を示す位相シフタ4は、透明基材、例えば、石英基板に厚さの異なる互いに隣合う領域12、13を設けることにより形成される。図3にその斜視図を示す。そしてこれら2つの領域12、13間の境界に形成される段差部14において、入射するエキシマレーザ光15を回折および干渉させ、いわゆる位相シフト部を形成する。このようにして均一な光強度で入射したエキシマレーザ光に対し、周期的に変化する光強度の空間分布を形成することができる。
図2(a)に示す位相シフタ4は、例えば、隣接するパターン12、13を通過したレーザ光が互いに逆位相(180°のずれ)となるような段差14を有するように構成されている。即ち、交互に配列された領域12および13は、同相で入射したレーザ光の位相が通過後は例えばπとなる第1のストリップ領域12と、通過後の位相が0となる第2のストリップ領域13とからなる。
図2(a)において、位相シフタ4は例えば屈折率が1.508の矩形の石英基板からなり、第1および第2ストリップ領域12、13はそれぞれ水平方向に25μmの幅を有する。ストリップ領域12および13の段差△tが射出されるそれぞれのレーザ光の位相差θに対応する。位相差θは、θ=2π△t(n−1)/λで与えられる。ここで、λは、レーザ光の波長、nは石英基板の屈折率である。例えば、波長248nmのKrFエキシマレーザを用いた場合,屈折率は、1.508であり、段差△tが244nmのとき透過光の位相差は180°となる。従って位相シフタ4は、平坦な石英基板において各ストリップ領域12に相当する部分をそれぞれ深さ244nmだけ部分的に選択エッチングすることにより作成される。このエッチングにより薄く形成された領域が第1のストリップ領域12であり、エッチングされない領域が第2のストリップ領域13である。
図2(a)に示す位相シフタ4を使用してパルスレーザ光を位相変調した場合、段差部において逆位相となるため、その照射領域において図2(b)の16に示すようなレーザ光の逆ピークパターン状の光強度分布16が発生する。このため、かかる逆ピークパターン状の光強度分布16を有するレーザ光の照射を受けた半導体薄膜(非単結晶薄膜)7は光強度が最小の部分25の温度が最も低くなり、半導体薄膜7にレーザ光の強度分布16に基く周期的な温度分布17が形成される。通常、レーザ光の強度および照射時間は光強度が最小の部分25においても半導体薄膜7が溶融するように、そして降温過程において単結晶成長に適切な温度勾配が形成されるように選択される。
レーザ光15の照射が停止されると、まず光強度が最小の部分25即ち温度の最小の部分18、18‘、18“もしくはこれの近傍の領域において半導体薄膜10の温度が融点以下となって結晶化が開始される。このとき半導体薄膜7が結晶化する際に核となる多数の多結晶が発生する。即ち、温度の最小の部分18、18‘、18“においては、最初は微結晶または多結晶が生成される。しかし、温度傾斜部26において低温部から順次結晶が成長する間に、特に成長に適した結晶方位を有する結晶部分の成長が拡大する。このため各温度傾斜部26において複数の大きな結晶粒が得られ、薄膜トランジスタの活性領域の寸法に匹敵する大粒径化された結晶化領域が形成される。
図2(c)に、図2(a)に示すような位相シフトマスク4を用いて得られた結晶化された半導体薄膜20の顕微鏡写真を示す。位相シフトマスク4の温度の最小部分18、18‘、18“に対応して、縦方向に多結晶領域21、21‘、21“が形成されている。この多結晶領域21、21‘、21“から横方向に結晶が成長し、粒長約2.5μmの大きな単結晶群に成長していく状態が示されている。結晶成長は左右の多結晶領域21、21‘、21“の中間部で終了し、この中間部に縦方向の結晶粒界23が生じている。温度勾配を適切に選択することにより、より大きな単結晶部分22を得ることが可能であり、多結晶領域21、21‘、21“に隣接して大粒径化された結晶化領域22が形成される。
“エキシマレーザーを用いた巨大結晶粒Si膜の形成方法”松村 正清、表面科学、Vol.21、No.5 pp.278−287、2000
“エキシマレーザー光照射による巨大結晶粒Si膜の形成方法”松村 正清、応用物理、第71巻、第5号 pp.543−547、2000
上記位相変調されたエキシマレーザーによる結晶化法(PM−ELA結晶化法)によるSi膜の結晶化技術を用いて薄膜トランジスタを製造する場合、基板8上の半導体薄膜7上においてプロジェクション光学系5の焦点が合うような適切な配置の下にエキシマレーザーアニールを行う必要がある。このため、エキシマレーザーアニール装置1に位相シフタ4を高い精度で取り付けることが必要となる。また、位相シフタ4と基板8(および半導体薄膜7)との間隔が離れているため、位相シフタ4とエキシマレーザーアニール照射される半導体薄膜7間で正確なアライメントを行う必要があり、XYステージ6におけるX、Y軸の位置、そしてθ(回転)を合わせる必要がある。さらに、位相シフタ4の像を半導体薄膜に高精細に集束させる必要がある。このための結像レンズは高価なものとなる。結像レンズも長時間使用していると、温度上昇とともに非集束する。
また、上記のような高精度のエキシマレーザーアニールを行うためにエキシマレーザーアニール装置そのものが非常に多機能で高価な装置になってしまうという問題点がある。さらに、ディスプレイ装置の大型化の要求による基板8の大面積化に合わせて、エキシマレーザーアニール装置も大型化する必要がある。この場合、位相シフタ4についても大型化が必要である。しかし、位相シフタ4を設計する場合、位相シフタそのものと照射させる基板8および半導体薄膜7までのレンズ等の光学的な補正が非常に難しいという問題がある。
本発明は、上記課題を解決するためになされたもので、高精細な集束が要求されない結晶化方法、薄膜トランジスタ、表示装置を提供するものである。
本発明は、第1のパルスレーザ光を位相変調して逆ピークパターン状の光強度分布の第2のパルスレーザ光を生成して、基板上に形成された非単結晶薄膜に照射し、前記非単結晶薄膜の照射領域を溶融し結晶化する結晶化方法であって、前記逆ピークパターン状の光強度分布のパルスレーザ光は、前記非単結晶薄膜上に成膜された入射する前記第1のパルスレーザ光を位相変調する位相シフト部を有するキャップ膜の透過光であることを特徴とする結晶化方法を含む。
さらに、前記キャップ膜は、溶融熱を蓄熱する機能を有する絶縁膜であることを特徴とする結晶化方法を含む。
さらに、前記キャップ膜は、前記第1のパルスレーザ光を透過するSiO2 膜、前記第1のパルスレーザ光の一部を吸収するSiOx 膜、SiNx膜であることを特徴とする結晶化方法を含む。
さらに、前記キャップ膜は、前記絶縁膜と前記第1のパルスレーザ光の一部を吸収する膜の積層体であることを特徴とする結晶化方法を含む。
さらに、前記キャップ膜は、前記位相シフト部およびアライメントマーク形成部が形成されたものであることを特徴とする結晶化方法を含む。
さらに、前記位相シフト部は、前記キャップ膜の膜厚の段差部であることを特徴とする結晶化方法を含む。
さらに、前記基板は、ガラス基板であることを特徴とする結晶化方法を含む。
さらに、前記非単結晶薄膜は、非晶質半導体薄膜または多結晶半導体薄膜であることを特徴とする結晶化方法を含む。
また、上記結晶化方法により結晶化された結晶化領域に形成されてなることを特徴とする薄膜トランジスタを含む。
また、上記結晶化方法により結晶化された結晶化領域に、表示パネルの画素切り替え回路、駆動回路、信号処理部のうち少なくとも一つの回路が形成されてなることを特徴とする表示装置を含む。
本発明は、半導体薄膜7それ自体に位相段差部を形成するものである。このことによって特に高精度、高機能を必要としない通常のラインビームのエキシマレーザーアニール装置を用いて位相変調エキシマレーザーアニールを可能とするものである。位相段差部は、半導体薄膜7の表面に形成され、加熱された半導体薄膜7を保温するため蓄熱機能を有する所謂キャップ膜(cap膜)を用いて構成することができる。
即ち、以下記載の実施の形態によれば、先ず光源からのパルスレーザ光を位相変調して逆ピークパターン状の光強度分布を有するパルスレーザ光を生成する。このレーザ光は基板上に形成された非単結晶薄膜に照射され、非単結晶薄膜の所定の照射領域を溶融する。続いて降温過程において、この溶融された半導体薄膜を結晶化する。なお、逆ピークパターン状の光強度分布を有するレーザ光は、光源からのレーザ光が上記非単結晶薄膜上に成膜された位相シフト部(位相段差部)を有するキャップ膜を透過することにより生成される。
本発明の方法によれば、非単結晶薄膜上に成膜されたキャップ膜に位相シフト部が形成されるので、高精細な集束光学系が要求されず、結晶化領域の大きさが安定した結晶化を行うことができる。上記位相シフタ4の使用および配置は不要となる。また、位相シフタ4と基板8との間のX、Y、θの位置合わせも不要となり、所望の薄膜トランジスタ作製位置に大粒径の単結晶化されたSi膜を得ることが容易になる。
また、エキシマレーザーアニール装置自体も多機能で高価なものは不要となる。さらに基板サイズが大型化された場合における光学的な補正も、基板上の位相段差の作りこみと、ELAラインビームの補正のみを考えればよいので非常に容易である。キャップ膜そのものの膜厚に位相段差を持たせることによって、通常のラインビームのエキシマレーザーアニール装置を使用して位相変調エキシマレーザーアニールが可能になるので、位相シフター4が不要となる。つまり製造工程の簡略化が出来る。
また、直接位相段差を半導体薄膜上に形成して位相変調してエキシマレーザーアニールを行うので、キャップ膜それ自体の膜厚に位相段差部があることから、従来技術のように位相シフタと基板のX、Y、θの合わせは不要となる。そしてキャップ膜が溶融された半導体薄膜を保温する蓄熱機能を有するため、所望の薄膜トランジスタ作製位置に大粒径化結晶Si膜を形成することが極めて容易になる。
光学的なプロセスマージンの増加と共に、位相差を変えた段差部(例えば180°差の部分と例えば60°〜120°差の部分等)を形成すると、直接基板への位相段差をつけるために1度のエキシマレーザーアニール処理により、多結晶−Si膜部分(例えば60°〜120°位相差の部分)と大粒径化された単結晶部を有するSi膜部分(180°位相差の部分)とを同時に形成することが可能となる。つまり高耐圧が必要なTFTは多結晶ポリシリコンを形成し、高性能(高駆動能力)が必要な箇所は、大粒径化された単結晶Si膜を形成することができる。
半導体薄膜上に直接形成した位相シフトマスクを使用する半導体薄膜の結晶化工程の実施例を図4〜図16を参照しながら説明する。半導体薄膜としてはこの実施例で説明するSi膜に限定されるものでなく、例えばGe膜、GaAs等のIII-V族半導体、その他の半導体材料を使用することもできる。
まず、図4に示すように、基板例えば絶縁基板であるガラス基板31上に、非単結晶薄膜、例えば非晶質半導体薄膜(例えば非晶質シリコン膜(a−Si膜)など)または多結晶半導体薄膜(例えば多結晶シリコン膜など)32を例えばCVD(Chemical Vapor deposition)法で成膜する。この例えばa−Si膜32の部分が結晶化された後の工程において、例えば薄膜トランジスタが形成される。絶縁基板はガラス基板に限定されるわけではなく、例えば石英基板を使用することができる。続いて、エキシマレーザーアニール用のキャップ膜として使用するためのSiO2 膜33(もしくはSiOx 膜)を成膜する。次に、後のエッチング工程においてストッパー膜として使用するa−Si膜34を例えばCVD法で成膜する。尚、このa−Si膜34は、先のSiO2 膜33に対して選択エッチングが出来る膜であれば他の材料でも良く、例えばSiNx 膜でも良い。
次にキャップ膜の膜厚に位相段差を設けるためのSiOx 膜35を例えばCVD法により成膜する。このSiOx膜35は例えばSiO2 膜でもよい。ここまでで3層構造33、34、35の位相段差を設けるためのキャップ膜の成膜は終了する。
次に図5に示すように、SiOx 膜35に対して選択的なエッチングを行い、位相段差を設けるためのパターニングを行うために、キャップ膜パターニング用のレジスト膜36を塗布する。
続いて図6に示すように、レジスト膜36をパターニングして、位相段差部に対応した所定の形状にパターニングされたレジスト膜36’を形成する。続いてこのレジスト膜36’をマスクとして使用しSiOx膜またはSiO2 膜35を選択的にエッチングする。エッチングは例えばRIE(Reactive Ion Etching)等によるドライエッチング、もしくは例えばHF系のウエットエッチング液によるウエットエッチングにより行うことができる。この場合SiOx 膜35の下側に形成されたa−Si膜34がエッチングに対するストッパーとなり、図6および図7に示すようなSiO2 膜35’が形成する位相段差37を有する構造を得る。
位相段差の高さ即ちSiOx 膜35’の厚さは、例えばレーザ光源の波長が308nmの場合、180°の位相差を形成したい場合には、308nmのSiOx 膜であれば良い。また、60°の位相差を形成しようとする場合にはSiOx 膜35’の厚さは103nmとなる。
この図7の膜構成において、エキシマレーザ光からなる通常のラインビーム68によるエキシマレーザーアニールにより、横方向成長した大粒径単結晶−Si膜32bと、位相差によってラテラル成長するより低いエネルギー照射され再結晶化した多結晶−Si膜32aとの2種類の再結晶Si膜を得ることができる。32bの部分は位相段差37により図2(b)に示す光強度部分布16と同様の光強度部分布が形成され、そして図2(b)に示す温度分布17と同様の光強度部分布が形成されるため、大粒径単結晶−Si膜が形成される。32aの部分は横方向の温度分布は形成されないのでラテラル成長し多結晶−Si膜が形成される。
大粒径単結晶−Si領域の大きさは結晶化の条件によって変わるがディスプレイに使用される通常の薄膜トランジスタのチャネル部が十分形成可能な大きさにまで成長させることができる。例えば基板に対し垂直方向から見てその領域の大部分において粒径が3μm〜12μmの単結晶粒を有する領域が形成できる。再結晶化した多結晶−Si膜の結晶のサイズは上部に形成された位相シフタの構造によって変り、多結晶−Si膜32aについては、垂直方向から見てその領域の大部分について粒径が例えば0.2〜0.5μmの多数の単結晶粒を有する多結晶領域として形成可能であることがわかった。
なお、この再結晶化時の大粒径単結晶−Si膜32bと 再結晶化した多結晶−Si膜32aの各表面における光学的相違に基づくコントラストを利用して、図8に示すように、後の工程で使用されるステッパーやスキャナー等の露光機用のアライメントマーク41、42をSi膜に形成することができる。図8におけるアライメントマーク41はx方向の位置あわせに使用され、アライメントマーク42はy方向の位置合わせに使用される。
上記結晶化工程の後、例えば5%HF等を用いて位相段差形成用キャップ−SiOx 膜35’をエッチングし、図9に示すような構造を得ることができる。
続いて、例えばフッ硝酸を用いてストッパーとして使用したa−Si膜34を取除く。その上で、その下のキャップ−SiO2 膜33を例えば5%HFを用いてでエッチング除去する。その結果、図10に示すようなガラス基板31上に結晶化されたSi膜32が形成された構造を得ることができる。図10のSi膜は多結晶−Si膜の領域32aおよび大粒径単結晶化領域32bを有する。
なお、Si膜32には先の図8に示したようなステッパーおよびスキャナー等の露光機用のアライメントマーク41、42を形成しておくことができる。
次に図11に示すように、Si膜32の表面に薄膜トランジスタを形成する複数のアイランド48a、48bを形成するための、Si膜パターニング用レジスト38を塗布する。次に例えば先に述べた図8のアライメントマーク41、42を使用して、大粒径化単結晶−Si膜32bにより成っている箇所および多結晶−Si膜32aにより成っている箇所、それぞれの箇所に合わせて薄膜トランジスタのチャネル部になるSi膜32をパターニングし、アイランド48aおよび48bの形成された図12に示す構造を得る。次にSiパターニング用レジスト38’を除去し、アイランド48aおよび48bを有するガラス基板31が形成される
次に、例えばCVD法により各アイランドを形成するSi膜32の表面にゲート絶縁膜39を成膜し、図13に示す構造を得ることができる。
次に、例えばCVD法により各アイランドを形成するSi膜32の表面にゲート絶縁膜39を成膜し、図13に示す構造を得ることができる。
次にゲート電極用の導電膜として、例えばスパッタ法によりMoW膜を200nm成膜する。続いて、例えば先にSi膜32a、32bを用いて形成したアライメントマーク41、42を利用して、通常のホトリソグラフおよびエッチング工程によってMoW膜をパターニングしてゲート電極40を形成し、図14に示すような構造を得る。
続いて、ゲート電極40をセルフアライメントパターンとして、ソースまたはドレイン領域を形成するN+ 層(またはP+ 層)を得るためにイオン注入を行う。N+ 層を得るためには例えば5価のイオンであるリンもしくは硫素をイオン注入する(P+ 層を得るためには3価のイオンであるBF2 もしくはボロンのイオン注入を行う)。
次に不純物注入層の活性化アニールをするため、例えばN2 雰囲気中で450〜600℃程度で熱処理を行い、N+ 層(P+ 層)4642を得て、図15に示す薄膜トランジスタ構造を形成することができる。
次に層間絶縁膜43を形成するため、例えばCVD法で450nmのSiO2 膜を成膜する。この後、層間絶縁膜43をN2 雰囲気中300〜600℃で熱処理する。その後、通常のホトリソ、エッチングによってコンタクトホール44を開口する。
その後、バリアメタルとしてTiを50nm、そしてソース、ドレイン電極45(以下SD電極)用のAl−Si膜をそれぞれスパッタ法で成膜した後、通常のホトリソ、エッチングでパターニングしSD電極45を形成する。最後に300〜450℃の温度でH2 雰囲気中でAlシンターを行い図16に示す構造を得る。
かかる工程により、多結晶Si層をチャネル領域として有する薄膜トランジスタ49aと、単多結晶Si層をチャネル領域として有する薄膜トランジスタ49bとを同一工程により同一ガラス基板31に形成することができる。多結晶Si層をチャネル領域として有する薄膜トランジスタ49aはドレイン(BVds)耐圧が高いので例えば液晶の各画素を駆動するトランジスタとして使用することができる。一方、単多結晶Si層をチャネル領域として有する薄膜トランジスタ49bは高速(高移動度)なのでディスプレイの制御回路用素子として使用することができる。これら2種類の薄膜トランジスタが形成された基板を使用することにより、高性能の液晶ディスプレイを形成することが可能となる。
なお、上記実施例においては、多結晶Si層をチャネル領域として有する薄膜トランジスタ49aと単多結晶Si層をチャネル領域として有する薄膜トランジスタ49bとを同一基板に組合わせて形成した例を示したが、勿論一方のみを絶縁基板上に形成することは可能である。
また位相シフタを形成するための透明な材料からなる被覆層は、キャップ−SiOx 膜、Si膜、そしてSiO2 膜を含む3層構造からなり、キャップ−SiOx 膜を選択エッチングすることにより被覆層に段差部を形成することも可能である。また被覆層としてキャップ−SiOx 膜、SiNx膜、そしてSiO2 膜を含む3層構造を用い、キャップ−SiOx 膜を選択エッチングして被覆層に段差部を形成することも可能である。さらに、被覆層をキャップ−SiOx 膜およびSiNx膜とし、キャップ−SiOx 膜を選択エッチングして段差部を形成することも可能である。また、半導体薄膜上に例えばSiOx 等の透明材料からなる被覆層を形成し、この被覆層の所定の部分を表面からエッチングしてその一部を除去し、段差部を形成することも可能である。また、キャップ膜は、パルスレーザ光を透過するSiO2 膜等の絶縁膜と、そしてこのパルスレーザ光の一部を吸収するSiOx 膜、SiNx膜の積層体とすることも可能である。またキャップ膜には、上記位相シフト部の他に、後のホトリソグラフ工程で使用されるアライメントマーク41、42を形成するための位相シフト部を有することもできる。
次に、図17を参照して、本発明に係る半導体薄膜の結晶化に使用可能な結晶化装置50の一実施例について説明する。図17において、基板60に照射されるエキシマレーザ光68は光強度を均一化する公知のホモジナイズ光学系54によりホモジナイズされている。図7に示す半導体薄膜59上に直接形成された位相シフトマスク33、34、35’はSiOx膜35’に形成された位相段差部37を有する。そしてこの位相段差部37(位相シフト部)において、入射するエキシマレーザ光68を回折並びに干渉させる。このようにして、入射した均一なレーザ光線68の強度に対して所定の空間分布を付与するものである。
図17に示す事例では、レーザ光源としてエキシマレーザ51(例えば、XeCl、KrFなど)を用いている。しかし、必ずしもこれらエキシマレーザに限定されるわけではない。位相シフトを利用するので、干渉性のコヒーレント光を発生する他のレーザ光源も使用可能である。図17に示すように、パルスレーザ光52を射出するエキシマレーザ51の出射側には、レーザ光52のエネルギ密度を制御するためのアッテネータ53と、レーザ光の強度を均一化するホモジナイズ光学系54とが順次配設されている。アッテネータ53およびホモジナイズ光学系54は光学装置において通常使用されているものが使用可能である。
このホモジナイズ光学系54の射出側には、結晶化される半導体薄膜59が形成された絶縁基板60が配置される。そして絶縁基板60を載置しレーザ光に対し直角方向に移動可能なXYステージ58が配置されている。こステージは回転方向(θ)の調整も可能とする。XYステージ58はレーザ光に対し直角方向に移動するため駆動装置61に接続されている。XYステージ58の上部に、半導体薄膜59に形成されたアライメントマークを認識するための受光装置62が設けられている。
上記エキシマレーザ51、アッテネータ53、駆動装置61、および受光装置62は信号ライン67を介して制御装置63にそれぞれ電気的に結合されている。制御装置63は少なくともこれら各装置51、53、61、62からの信号を処理し、これらに必要な制御信号を生成する信号処理部65および信号処理に必要な情報およびプログラムを記憶する記憶部66を有する。制御装置63は、エキシマレーザ照射によりa−Si膜または多結晶Si膜59に大粒径化された結晶化領域を形成することを可能とするプログラムを含み、例えば、パルス発光するエキシマレーザ51の発光制御、アッテネータ53のエネルギ密度の制御、駆動装置61によるXYステージ58の移動制御、受光装置62による半導体薄膜59の位置認識等を含む結晶化装置に必要な各種の制御を行うことができる。
かかるエキシマレーザーアニール装置は、位相シフタを別途使用するアニール装置と比較し、多機能で高価なものである必要はない。またガラス基板の大型化を考えた場合、操作が非常に容易であり、装置の価格も安価となる。基板サイズが大型化された場合における光学的な補正も、基板上の位相段差の作りこみとエキシマレーザーアニールラインビームの補正のみを考えればよいので非常に容易である。
図18に、本発明に係る位相シフタを使用して形成された薄膜トランジスタを用いた液晶表示装置70の具体例を示す。液晶表示装置70を形成する本発明に係る薄膜トランジスタや画素の形成領域は83および83’で示している。液晶表示装置70は、図18(B)に示すように、上下1対の透明基板71、72、液晶層73、複数の画素電極74、そして対向電極77を含む。
1対の透明基板71、72としては例えばガラス基板を用いることができる。これら透明基板71、72は、枠状のシール材88を介して接合されている。液晶層73は、1対の透明基板71、72およびシール材88により囲まれた領域に密閉して配置される。
前記1対の透明基板71、72のうちの一方の透明基板、例えば下側の透明基板72の内面には、行方向および列方向にマトリックス状に設けられた複数の画素電極74と、この複数の画素電極74にそれぞれ接続された複数の薄膜トランジスタ78と、複数の薄膜トランジスタ78と電気的に接続された複数の走査配線75および信号配線76が設けられている。この実施例においては、薄膜トランジスタ78と画素電極74がそれぞれ素子形成領域83、83‘に形成されている。
複数の走査配線75は行方向に延在し薄膜トランジスタ78のゲートに接続されている。これら走査配線75の一端はそれぞれ走査線駆動回路79に接続されている。また、複数の信号配線76は列方向に延在して各薄膜トランジスタ78に接続されている。これら信号配線76の一端はそれぞれ信号線駆動回路部分80に接続されている。走査線駆動回路79および信号線駆動回路部分80は液晶コントローラ81に接続されている。液晶コントローラ81は外部回路82から供給される画像信号及び同期信号を受信してメモリ回路に記憶し、画素映像信号Vpix、垂直走査制御信号YCT、および水平走査制御信号XCTを発生する。液晶コントローラ81の入力部86は、入出力保護回路84を介して、外部回路82に接続される。入出力保護回路84は、外部回路82およびそれとの接続ライン85から進入する望ましくない高電圧が、液晶コントローラ81に直接加わるのを防止する。
入出力保護回路84は液晶コントローラ81と共に、液晶表示装置70と同一の基板72に同一の工程で形成し、液晶表示装置70と一体化して形成することができる。また本発明に係る薄膜トランジスタを液晶表示装置70の内部回路、例えば走査線駆動回路79または信号線駆動回路部分80等に適宜適用し、それぞれの回路部分を直接保護することもできる。
かかる方法により、液晶表示装置において高耐圧が必要な大電圧駆動部、画素TFT部等には多結晶−Si膜を用い、高性能なメモリ回路やシフトレジスタ回路、XおよびYデコーダ回路部には大粒径で結晶化されたSi膜を用いた薄膜トランジスタを作り分けることが望ましい。
このようにして上記結晶化方法により結晶化された結晶化領域に、液晶表示装置70に使用される例えば表示パネルの画素切り替え回路78、駆動回路79、80、信号処理部81,84等を形成することができる。
なお、本発明に係る実施の形態に記載の発明は、絶縁基板上に形成された半導体薄膜を結晶化する方法であって、入射されたコヒーレント光の位相分布を変更する位相シフタ部を前記半導体薄膜上に形成する工程と、前記半導体薄膜にコヒーレント光を照射し、前記半導体薄膜に前記位相シフタ部に対応する温度分布を形成して、前記半導体薄膜の少なくとも一部を溶融する工程と、前記コヒーレント光の照射を中止して前記溶融部の温度を低下させ、溶融された半導体を結晶化する工程とを有する方法を含む。
また、本発明に係る実施の形態に記載の発明は、絶縁基板上に形成された半導体薄膜を結晶化する方法であって、入射されたコヒーレント光の位相分布を変更する位相シフタ部を前記半導体薄膜上に形成する工程と、前記半導体薄膜にコヒーレント光を照射し、前記半導体薄膜に前記位相シフタ部に対応して第1の温度分布を有する領域と第2の温度分布を有する領域とを形成し、各領域の半導体薄膜の少なくとも一部を溶融する工程と、前記コヒーレント光の照射を中止して前記各溶融部の温度を低下させ、各溶融された半導体を結晶化する工程を有し、第1の温度分布を有する領域においては粒径が3μm〜12μmの大粒径半導体結晶を成長させ、第2の温度分布を有する領域においては粒径が0.2〜0.5μmの多結晶半導体膜を形成する方法を含む。
また、本発明に係る実施の形態に記載の発明は、半導体薄膜上に位相シフタ部を形成する方法であて、半導体薄膜上に透明な材料からなる被覆層を形成する工程と、前記被覆層の所定の部分を表面からエッチングしてその一部を除去して前記被覆層に段差部を形成する工程とを有する方法を含む。
さらに、前記透明な材料からなる被覆層は少なくとも第1の透明膜および第2の透明膜を含む多層構造を有し、前記段差部を形成する工程は、前記第1の透明膜を選択的にエッチングすることにより行われる方法を含む。
さらに、前記透明な材料からなる被覆層はキャップ−SiOx 膜、Si膜、そしてSiO2 膜を含む3層構造を有し、前記キャップ−SiOx 膜を選択エッチングして前記被覆層に段差部を形成する方法を含む。
さらに、前記透明な材料からなる被覆層はキャップ−SiOx 膜、SiNx膜、そしてSiO2 膜を含む3層構造を有し、前記キャップ−SiOx 膜を選択エッチングして前記被覆層に段差部を形成する方法を含む。
さらに、前記透明な材料からなる被覆層はキャップ−SiOx 膜およびSiNx膜を有し、前記キャップ−SiOx 膜を選択エッチングして前記被覆層に段差部を形成する方法を含む。
また本発明に係る実施の形態に記載の発明は、エキシマレーザー再結晶法において、ガラス基板上の半導体薄膜表面に形成されたキャップ膜上にエキシマレーザーアニール波長に合わせた段差を形成して位相シフト部を得る工程と、前記位相シフト部を用いたエキシマレーザーアニールによりホトリソグラフ用のアライメントマークを作成する工程を含む再結晶法を含む。
また本発明に係る実施の形態に記載の発明は、薄膜トランジスタの製造方法であって、半導体薄膜上に、入射されたコヒーレント光の位相分布を変更する位相シフタ部を形成する工程と、前記半導体薄膜にコヒーレント光を照射し、前記半導体薄膜に前記位相シフタ部に対応して第1の温度分布を有する領域と第2の温度分布を有する領域とを形成し、各領域の半導体薄膜の少なくとも一部を溶融する工程と、前記コヒーレント光の照射を中止して前記各溶融部の温度を低下させ、各溶融された半導体を結晶化する工程を有し、第1の温度分布を有する領域においては粒径が3μm〜12μmの大粒径半導体結晶を成長させ、第2の温度分布を有する領域においては粒径が0.2〜0.5μmの多結晶半導体膜を形成し、粒径が3μm〜12μmの大粒径半導体結晶部分および粒径が0.2〜0.5μmの多結晶半導体部分にそれぞれ薄膜トランジスタを形成する工程を含む薄膜トランジスタの製造方法を含む。
また本発明に係る実施の形態に記載の発明は、同一のガラス基板に複数の薄膜トランジスタを製造する方法であって、前記ガラス基板上の半導体薄膜表面に、位相差が60〜180°の位相シフト部を形成する工程と、前記位相シフト部を用いてエキシマレーザーアニールを行い、少なくとも結晶粒径が0.2〜0.5μmの多結晶シリコン膜領域と、結晶粒径が3〜12μmの結晶化領域とを形成する工程と、高耐圧が必要な薄膜トランジスタを結晶粒径が0.2〜0.5μmの多結晶シリコン膜領域に形成し、高機能回路部に使用される薄膜トランジスタを結晶粒径が3〜12μmの結晶化領域に形成する工程を有する薄膜トランジスタの製造方法を含む。
また本発明に係る実施の形態に記載の発明は、上下1対の透明基板、この透明基板の間に配置された液晶層、液晶層に電圧を加える複数の画素電極と対向電極、そして各画素を制御するXおよびYデコーダ回路部とを含む液晶表示装置において、前記画素電極には多結晶−Si膜により形成された薄膜トランジスタを使用し、XおよびYデコーダ回路部には大粒径で結晶化されたSi膜を用いた薄膜トランジスタを使用して各画素電極を駆動および制御する液晶表示装置を含む。
本発明は、その精神または主要な特徴から逸脱することなく、他のいろいろな形で実施することができる。そのため、上記実施の形態は単なる例示に過ぎず、限定的に解釈されるべきものではない。本発明の範囲は特許請求の範囲によって示すものであって、明細書本文には、なんら拘束されない。さらに特許請求の範囲の均等範囲に属する変形や変更は、本発明の範囲内のものである。
本発明の大結晶シリコン薄膜および多結晶シリコン薄膜を用いて、高性能薄膜トランジスタおよび高耐圧薄膜トランジスタを必要ならば同一基板に形成することが出来る。これらの高性能薄膜トランジスタおよび高耐圧薄膜トランジスタを用いて、例えば、システムを内包したPDA(personal digital assistant)液晶パネルやメモリー機能を内蔵した携帯電話用液晶パネル、高性能カラーテレビジョン用ディスプレイ等を実現することができる。
1…結晶化装置(エキシマレーザーアニール装置)、 3…ホモジナイズ光学系、 4…位相シフタ、 5…プロジェクション光学系、 6…XYステージ、 7…半導体薄膜、 8…絶縁基板、 10…半導体薄膜、 12…第1のストリップ領域、 13…第2のストリップ領域、 14…段差部、 15…エキシマレーザ光、 16…光強度部分布、 17…温度分布、 18.18…最小部分、 20…半導体薄膜、 21.21…多結晶領域、 22…単結晶部分、 23…結晶粒界、 25…光強度最小部分、 26…温度傾斜部、 31…ガラス基板、 32…a‐Si膜、 32a…多結晶領域、 32b…大粒径単結晶化領域、 33…SiO2膜、 34…ストッパーa‐Si膜、 35…SiOx膜、 36…cap膜パターニング用レジスト膜、 37…位相段差部、 38…パターニング用レジスト、 39…ゲート絶縁膜、 40…ゲート電極、 41…アライメントマーク、 42…アライメントマーク、 43…層間絶縁膜、 44…コンタクトホール、 45…SD電極、 46…N+層、 48a…アイランド、 48b…アイランド、 49a…薄膜トランジスタ、 49b…薄膜トランジスタ、 50…結晶化装置、 51…エキシマレーザ、 52…パルスレーザ光、 53…アッテネータ、 54…ホモジナイズ光学系、 58…XYステージ、 59…半導体薄膜、 60…絶縁基板、 61…駆動装置、 62…受光装置、 63…制御装置、 65…信号処理部、 66…記憶部、 67…信号ライン、 68…エキシマレーザ光、 70…液晶表示装置、 71…透明基板、 72…透明基板、 73…液晶層、 74…画素電極、 75…走査配線、 76…信号配線、 77…対向電極、 78…薄膜トランジスタ、 79…走査線駆動回路、 80…信号線駆動回路部分、 81…液晶コントローラ、 82…外部回路、 83.83…素子形成領域、 84…入出力保護回路、 85…接続ライン、 86…入力部、 88…シール材
Claims (10)
- 第1のパルスレーザ光を位相変調して逆ピークパターン状の光強度分布の第2のパルスレーザ光を生成して、基板上に形成された非単結晶薄膜に照射し、前記非単結晶薄膜の照射領域を溶融し結晶化する結晶化方法であって、
前記逆ピークパターン状の光強度分布のパルスレーザ光は、前記非単結晶薄膜上に成膜された入射する前記第1のパルスレーザ光を位相変調する位相シフト部を有するキャップ膜の透過光であることを特徴とする結晶化方法。 - 前記キャップ膜は、溶融熱を蓄熱する機能を有する絶縁膜であることを特徴とする請求項1に記載の結晶化方法。
- 前記キャップ膜は、前記第1のパルスレーザ光を透過するSiO2 膜、前記第1のパルスレーザ光の一部を吸収するSiOx 膜、SiNx膜であることを特徴とする請求項1又は2に記載の結晶化方法。
- 前記キャップ膜は、前記絶縁膜と前記第1のパルスレーザ光の一部を吸収する膜の積層体であることを特徴とする請求項2に記載の結晶化方法。
- 前記キャップ膜は、前記位相シフト部およびアライメントマーク形成部が形成されたものであることを特徴とする請求項1乃至4のいずれか1項に記載の結晶化方法。
- 前記位相シフト部は、前記キャップ膜の膜厚の段差部であることを特徴とする請求項1乃至3のいずれか1項に記載の結晶化方法。
- 前記基板は、ガラス基板であることを特徴とする請求項1乃至6のいずれか1項に記載の結晶化方法。
- 前記非単結晶薄膜は、非晶質半導体薄膜または多結晶半導体薄膜であることを特徴とする請求項1乃至7のいずれか1項に記載の結晶化方法。
- 請求項1乃至8のいずれか1項に記載の結晶化方法により結晶化された結晶化領域に形成されてなることを特徴とする薄膜トランジスタ。
- 請求項1乃至8のいずれか1項に記載の結晶化方法により結晶化された結晶化領域に、表示パネルの画素切り替え回路、駆動回路、信号処理部のうち少なくとも一つの回路が形成されてなることを特徴とする表示装置。
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WO2015096174A1 (zh) * | 2013-12-25 | 2015-07-02 | 深圳市华星光电技术有限公司 | 低温多晶硅薄膜及其制备方法、晶体管 |
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