JP2004056058A - 画像表示装置の製造方法 - Google Patents
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- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
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Abstract
【課題】マトリクス状に配置された画素部を駆動するための駆動回路に高速の移動度で動作する高性能の薄膜トランジスタ回路を有するアクティブ・マトリクス基板を備えた画像表示装置の製造方法を提供する。
【解決手段】画像表示装置を構成するアクティブ・マトリクス基板ＳＵＢ１の画素領域ＰＡＲの周辺に有する駆動回路領域ＤＡＲ１に形成されているポリシリコン膜にパルス変調レーザ光あるいは擬似ＣＷレーザ光を走査しながら照射して当該走査方向に連続した粒界を持つ如く改質された略帯状結晶シリコン膜の不連続改質領域を形成する。この不連続改質領域で形成した仮想タイルＴＬにチャネル方向が略帯状結晶シリコン膜の結晶成長方向となるように薄膜トランジスタ等のアクティブ素子を有する駆動回路を作り込む。
【選択図】 図２３
【解決手段】画像表示装置を構成するアクティブ・マトリクス基板ＳＵＢ１の画素領域ＰＡＲの周辺に有する駆動回路領域ＤＡＲ１に形成されているポリシリコン膜にパルス変調レーザ光あるいは擬似ＣＷレーザ光を走査しながら照射して当該走査方向に連続した粒界を持つ如く改質された略帯状結晶シリコン膜の不連続改質領域を形成する。この不連続改質領域で形成した仮想タイルＴＬにチャネル方向が略帯状結晶シリコン膜の結晶成長方向となるように薄膜トランジスタ等のアクティブ素子を有する駆動回路を作り込む。
【選択図】 図２３
Description
【０００１】
【発明の属する技術分野】
本発明は、画像表示装置に係り、特に絶縁基板上に形成された半導体膜の結晶構造をレーザ光で改質し、改質された半導体膜に駆動回路のアクティブ素子を形成した画像表示装置の製造方法に関する。
【０００２】
【従来の技術】
マトリクス配列された画素の駆動素子として薄膜トランジスタ等のアクティブ素子を用いたアクティブ・マトリクス型表示装置（またはアクティブ・マトリクス型駆動方式の画像表示装置、あるいは単にディスプレイ装置とも称する）が広く使用されている。この種の画像表示装置の多くは、半導体膜としてシリコン膜を用いて形成された薄膜トランジスタ（ＴＦＴ）等のアクティブ素子で構成された多数の画素回路と駆動回路とを絶縁基板上に配置することで良質の画像を表示することができる。ここでは、上記アクティブ素子として、その典型例である薄膜トランジスタを例として説明する。
【０００３】
半導体膜としてこれまで一般的に用いられてきた非晶質シリコン半導体膜（アモルファスシリコン半導体膜）を用いた薄膜トランジスタでは、そのキャリア（電子またはホール）移動度に代表される薄膜トランジスタの性能に限界があるために、高速、高機能が要求される回路を構成することは困難であった。より優れた画像品質を提供するのに必要な高移動度の薄膜トランジスタの実現にはアモルファスシリコン膜（以下、非晶質シリコン膜とも称する）をあらかじめポリシリコン膜（以下、多結晶シリコン膜とも称する）に改質（結晶化）し、ポリシリコン膜を用いて薄膜トランジスタを形成するのが有効である。この改質のためにはエキシマレーザ光等のレーザ光を照射してアモルファスシリコン膜をアニールする手法が用いられている。
【０００４】
この種のレーザアニールに関する手法については例えば、Ｔ．Ｃ．Ａｎｇｅｌｉｓ ｅｔ ａｌ；Ｅｆｆｅｃｔ ｏｆ Ｅｘｃｉｍｅｒ Ｌａｓｅｒ Ａｎｎｅａｌｉｎｇ ｏｎ ｔｈｅ Ｓｔｒｕｃｔｕｒａｌ ａｎｄ Ｅｌｅｃｔｒｉｃａｌ Ｐｒｏｐｅｒｔｉｅｓ ｏｆ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ Ｔｈｉｎ−Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ， Ｊ． Ａｐｐｌ． Ｐｈｙ．， Ｖｏｌ．８６， ｐｐ４６００−４６０６，１９９９ あるいは Ｈ． Ｋｕｒｉｙａｍａ ｅｔ ａｌ； Ｌａｔｅｒａｌ Ｇｒａｉｎ Ｇｒｏｗｔｈｏｆ Ｐｏｌｙ−Ｓｉ Ｆｉｌｍｓ ｗｉｔｈ ａ Ｓｐｅｃｉｆｉｃ Ｏｒｉｅｎｔａｔｉｏｎ ｂｙ ａｎ Ｅｘｉｍｅｒ Ｌａｓｅｒ Ａｎｎｅａｌｉｎｇ Ｍｅｔｈｏｄ， Ｊｐｎ． Ｊ． Ａｐｐｌ． Ｐｈｙ．， Ｖｏｌ．３２， ｐｐ６１９０−６１９５，１９９３ あるいは Ｋ．Ｓｕｚｕｋｉ ｅｔ ａｌ； Ｃｏｒｒｅｌａｔｉｏｎ ｂｅｔｗｅｅｎ Ｐｏｗｅｒ Ｄｅｎｓｉｔｙ Ｆｌｕｃｔｕａｔｉｏｎ ａｎｄ Ｇｒａｉｎ Ｓｉｚｅ Ｄｉｓｔｒｉｂｕｔｉｏｎ ｏｆ Ｌａｓｅｒ ａｎｎｅａｌｅｄ Ｐｏｌｙ−Ｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ， ＳＰＩＥ Ｃｏｎｆｅｒｅｎｃｅ， Ｖｏｌ．３６１８， ｐｐ３１０−３１９， １９９９ などに詳細に述べられている。
【０００５】
エキシマレーザ光照射を使用するアモルファスシリコン膜の結晶化による改質方法を図３４で説明する。図３４は最も一般的なエキシマパルスレーザ光照射を走査することによるアモルファスシリコン膜の結晶化方法の説明図であり、図３４（ａ）は照射される半導体層を形成した絶縁基板の構成、同（ｂ）はレーザ光の照射で改質される状態を示す。この絶縁基板にはガラスやセラミックスが用いられる。
【０００６】
図３４において、絶縁基板ＳＵＢ上に下地膜（ＳｉＮ等、図示せず）を介して堆積したアモルファスシリコン膜ＡＳＩに幅が数ｎｍ乃至数１００ｎｍ程度の線状のエキシマレーザ光ＥＬＡを照射し、矢印で示したように一方向（ｘ方向）に沿って１乃至数パルス毎に照射位置を移動する走査を行うことによりアモルファスシリコン膜ＡＳＩをアニールし、絶縁基板ＳＵＢ全体のアモルファスシリコン膜ＡＳＩをポリシリコン膜ＰＳＩに改質する。この方法で改質したポリシリコン膜ＰＳＩにエッチング、配線形成、イオン打ち込み等の種々の加工を施して、各々の画素部あるいは駆動部に薄膜トランジスタ等のアクティブ素子を有する回路を形成する。この絶縁基板を用いて液晶表示装置や有機ＥＬ表示装置等のアクティブ・マトリクス方式の画像表示装置を製造する。
【０００７】
図３５は図３４におけるレーザ光照射部の部分平面図と薄膜トランジスタ部の構成例を説明する要部平面図である。図３５（ａ）に示したように、レーザ光照射部には０．０５乃至０．５μｍ程度の結晶化した多数のシリコン粒子（多結晶シリコン）ＰＳＩが面内均一に成長する。各シリコン粒子（すなわちシリコン結晶）の粒界の殆どはそれぞれが自身で閉じている（全方向に隣接するシリコン粒子の間に粒界が存在する）。図３５（ａ）に□で囲んだ部分を個々の薄膜トランジスタ等のアクティブ素子のための半導体膜となるトランジスタ部ＴＲＡとなる。従来のシリコン膜の改質はこのような結晶化を意味している。
【０００８】
上記の改質されたシリコン膜（ポリシリコン膜ＰＳＩ）を利用して画素回路を形成するには図３５（ｂ）に示すように結晶化したシリコンの一部をトランジスタ部として利用するために、図３５（ａ）のトランジスタ部ＴＲＡとなる部分を除く不要部をエッチングで除去してシリコン膜の島（アイランド）を形成し、このアイランドＰＳＩ−Ｌ上にゲート絶縁膜（図示せず）、ゲート電極ＧＴ、ソース電極ＳＤ１、ドレイン電極ＳＤ２を配置して薄膜トランジスタを製造するのである。
【０００９】
【発明が解決しようとする課題】
上記の従来技術においては、絶縁基板上に改質したポリシリコン膜で薄膜トランジスタを形成して動作性能のよい薄膜トランジスタ等のアクティブ素子を配置するものであるが、前記したように、ポリシリコン膜の結晶を用いた例えば薄膜トランジスタのチャネルにおけるキャリア移動度（電子移動度あるいはホール移動度、以下では単に電子移動度とも称する）には限界がある。すなわち、エキシマレーザ光の照射で結晶化したポリシリコン膜の結晶の粒界は前記図３４に示したように粒状をなす個々の結晶毎に閉じており、ソース電極とドレイン電極の間のチャネルにおけるキャリアの更に大きな移動度を実現するには限界がある。近年の高精細化に伴って駆動回路の回路密度も稠密となっている。このような駆動回路における回路密度が極めて大きい薄膜トランジスタ等のアクティブ素子には、さらに大きなキャリア移動度が要求される。
【００１０】
本発明の目的は、マトリクス状に配置された画素部を駆動するための駆動素子に高速の移動度で動作する高性能の薄膜トランジスタ回路等を有するアクティブ・マトリクス基板を備えた画像表示装置の製造方法を提供することにある。なお、本発明は、画像表示装置のための絶縁基板に形成されたポリシコン半導体膜の改質に限るものではなく、他の基板例えばシリコンウエハ上に形成された同様の半導体膜の改質等にも同様に適用できる。
【００１１】
【課題を解決するための手段】
上記の課題を解決するための手段として、本発明は 絶縁基板の全域に形成されたアモルファスシリコン膜の全面にエキシマレーザ光を照射してポリシリコン膜に改質し、あるいはポリシリコン膜を形成した絶縁基板を作成し、この絶縁基板の画素領域の周辺に配置される駆動回路領域のポリシリコン膜に固体レーザを用いたパルス変調レーザ光あるいは擬似ＣＷレーザ光を選択的に照射しながら所定の方向に走査して、当該走査方向に成長した結晶が連続した粒界を持つ如く結晶サイズが大きく改質された略帯状結晶シリコン膜の不連続改質領域を形成する。
【００１２】
不連続改質領域は概して矩形状とし、この矩形状の不連続改質領域内に駆動回路等の所要の回路を作り込む際に、当該回路を構成する薄膜トランジスタ等のアクティブ素子のチャネル方向が前記略帯状結晶シリコン膜の粒界方向に略並行となるようにする。なお、本発明では、上記のパルス変調レーザ光の照射で略帯状結晶シリコン膜の不連続改質領域を作成する手法をＳＥＬＡＸ（Ｓｅｌｅｃｔｉｖｅｌｙ Ｅｎｌａｒｇｉｎｇ Ｌａｓｅｒ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）と称する。
【００１３】
また、本発明による画像表示装置の製造では、好ましくは、往復動作を用いて駆動回路部のポリシリコン膜に選択的にレーザビーム（以下、レーザ光、あるいは単にレーザとも称する）を照射する上記ＳＥＬＡＸ処理により、上記略帯状結晶シリコン膜の不連続改質領域を形成する。この不連続改質領域は駆動回路領域の全領域に形成することもできるが、当該駆動回路の回路密度等を考慮した必要な領域に略矩形状に形成するのが推奨される。特に、略矩形状の不連続改質領域を駆動回路領域の上記必要な領域に主としてに配列して形成することにより、レーザ光照射処理の効率と個々の略帯状結晶シリコン膜の膜質を全ての不連続改質領域で均一化できる。
【００１４】
本発明による略帯状結晶シリコン膜は、レーザ光の走査方向と直角方向を幅とし、上記走査方向を長さとしたとき、例えば、幅が０．１μｍ乃至１０μｍ、長さが１μｍ乃至１００μｍ程度の単結晶の集合体である。このような略帯状結晶シリコン膜を用いることで良好なキャリア移動度を確保できる。その値は、電子移動度としておよそ３００ｃｍ２ ／Ｖ・ｓ以上、望ましくは５００ｃｍ２ ／Ｖ・ｓ以上にもなる。
【００１５】
一方、従来のエキシマレーザを用いたシリコン膜の改質では、レーザ光照射部には０．０５μｍ乃至０．５μｍ程度の結晶化した多数のシリコン粒子（ポリシリコン）がランダムに成長する。このようなポリシリコン膜の電子移動度としてはおよそ２００ｃｍ２ ／Ｖ・ｓ以下、平均的には１２０ｃｍ２ ／Ｖ・ｓ程度である。これは、アモルファスシリコン膜の電子移動度である１ｃｍ２ ／Ｖ・ｓ以下に比べれば性能は向上しているが、本発明の略帯状結晶シリコン膜からなる不連続改質領域は上記の電子移動度よりもさらに高速の電子移動度を有する。
【００１６】
本発明による画像表示装置を構成する絶縁基板の画素領域に有するシリコン膜はＣＶＤ法あるいはスパッタ法で形成されたアモルファスシリコン膜をエキシマレーザ光の照射で改質したポリシリコン膜であり、駆動回路領域に有するシリコン膜はポリシリコン膜に固体レーザを用いたパルス変調レーザ光あるいは擬似ＣＷレーザ光の照射でさらに結晶構造が改質された略帯状結晶シリコン膜である。なお、ここで言うパルス変調とは、パルスの幅あるいはパルスとパルスの間隔、もしくはこれら両者を変化させる変調方法を意味する。具体的には、ＣＷ（連続発振）レーザを電気光学変調（Ｅｌｅｃｔｒｏ−Ｏｐｔｉｃ変調：ＥＯ変調）することでこのような変調パルスを得ることができる。
【００１７】
本発明では絶縁基板上の駆動回路領域のポリシリコン膜に選択的にパルス変調レーザ光を走査しながら照射することで、選択的に照射される領域、すなわち略帯状結晶シリコン膜に改質された領域が絶縁基板面に沿って略矩形状の配列に形成される。以下、この略矩形状の領域を仮想タイルとも称する。なお、上記の仮想タイルと当該仮想タイルを構成する個々の改質領域は、その後に形成される回路部分に対応させて複数個ごとにブロック化して配列される。このような仮想タイルを採用することで、前記した効果に加えて薄膜トランジスタ等を形成する過程でエッチングで除去される半導体膜の領域にはレーザ光を照射する必要がなくなり、不要な作業を大幅に低減できる。
【００１８】
本発明でアモルファスシリコン膜をポリシリコン膜に改質する場合に使用するエキシマレーザ、または発振波長２００ｎｍ乃至１２００ｎｍの連続発振固体レーザ、あるいは同周波数範囲の固体パルスレーザであることが好ましい。連続発振レーザ光はアニール対象であるアモルファスシリコンに対して吸収のある波長、即ち紫外波長から可視波長が望ましく、より具体的にはＡｒレーザ、Ｎｄ：ＹＡＧレーザ、Ｎｄ：ＹＶＯ４レーザ、Ｎｄ：ＹＬＦレーザの第二高調波及び第三高調波又は第四高調波などが適用可能である。しかし、出力の大きさ及び安定性を考慮すると、ＬＤ（レーザダイオード）励起Ｎｄ：ＹＡＧレーザの第二高調波（波長５３２ｎｍ）あるいはＮｄ：ＹＶＯ４レーザの第二高調波（波長５３２ｎｍ）が最も望ましい。かかる波長の上、下限はシリコン膜の光吸収が効率よく生じる範囲と経済的に入手できる安定なレーザ光源の兼ね合いから定まるものである。なおこのポリシリコン膜は、膜の成膜の段階で形成することもできる。例えば、ｃａｔ−ＣＶＤ（カタリティック ベーパー デポジッション）法で直に基板あるいは下地上に形成することができる。
【００１９】
本発明の固体レーザはシリコン膜に吸収するレーザ光を安定に供給できるとともに、ガスレーザに特有なガス交換作業や発信部の劣化等の経済負担が少ないのが特徴であり、経済的にシリコン膜を改質する手段として好ましい。しかし、本発明では該レーザが波長１５０ｎｍ乃至４００ｎｍのエキシマレーザであることを積極的に排除するものではない。
【００２０】
本発明でポリシリコン膜を略帯状結晶シリコン膜に改質するために使用するレーザは発振波長２００ｎｍ乃至１２００ｎｍの連続発振固体レーザあるいはパルス変調固体レーザ、若しくは擬似ＣＷ固体レーザ（擬似連続発振固体レーザ）であることが好ましい。擬似ＣＷ固体レーザは、高い周波数のパルスレーザを擬似連続発振レーザと看做し、所謂モードロック技術を用いることで、波長がＵＶ領域であっても、周波数１００ＭＨｚ以上のパルスレーザを得ることができる。照射レーザが短パルスであっても、シリコンの凝固時間（＜１００ｎｓ）以内に次のパルスが照射されると、シリコン膜は固化することなく溶解時間を延長することができるので擬似的なＣＷと見なすことができる。また、電気光学変調（Ｅｌｅｃｔｒｏ−Ｏｐｔｉｃ変調：ＥＯ変調）と組み合わせることで、高効率でレーザエネルギーを吸収させ、レーザ光の走査方向に長さを制御した多結晶シリコン膜（略帯状結晶シリコン膜）を得ることができる。
【００２１】
本発明ではレーザ光を光学的に調整し、強度の空間分布を均一化したうえでレンズ系を用いて集光して照射するのが望ましい。本発明ではレーザ光を断続的走査で照射する時の照射幅は駆動回路領域に必要な領域の幅とそのピッチに占める割合の両者から経済性を勘案して定められる。前記仮想タイル形状を形成する照射部の幅と長さは適用回路のサイズ、集積度等を勘案して定める。本発明は、レーザ光を移動させて絶縁基板上を走査するものに限らず、絶縁基板をＸ−Ｙステージに載置し、このＸ−Ｙステージの移動に同期してレーザ光の照射を断続的に行うようにしてもよい。
【００２２】
本発明では、連続パルスレーザ光照射を５０ｍｍ／ｓ乃至３０００ｍｍ／ｓの速度で走査するのが望ましい。この走査速度の下限は絶縁基板内の駆動回路領域を走査するのに要する時間と経済負担の兼ね合いから定められる。なお、照射速度の上限は走査に用いる機械設備の能力から制限されるものである。
【００２３】
本発明では該レーザ照射がレーザ光を光学系で収束したビームを用いて走査する。このとき、単一のレーザ光を単一のビームに収束する光学系を使用してもよい。しかし、単一のレーザ光を複数に分割して照射することにより、複数の画素部の列に同時走査で照射することで大形サイズの基板を短時間で処理する場合には等に好適であり、レーザ光の照射の効率を著しく向上させることが可能となる。また、本発明では該レーザ光照射が複数のレーザ発振機を並列動作させてもよく、この方法の採用も大形サイズの基板を短時間で処理する場合には特に好ましい。
【００２４】
さらに本発明では、略帯状結晶に改質されたシリコン膜で形成されるアクティブ素子回路が一般的なトップゲート型薄膜トランジスタ回路に限定されることなく、ボトムゲート型薄膜トランジスタ回路とすることも可能である。ＮチャンネルＭＩＳもしくはＰチャンネルＭＩＳのみの単チャンネル回路を必要とする場合には製造工程の簡略化からボトムゲート型がむしろ好ましい場合もある。このような場合には、ゲート配線上に絶縁膜を介したシリコン膜をレーザ照射で略帯状結晶シリコン膜に改質するので、ゲート配線材料には高融点金属の採用が好ましく、タングステン（Ｗ）もしくはモリブデン（Ｍｏ）を主成分とするゲート配線材料の使用が好ましい。
【００２５】
本発明の駆動回路の薄膜トランジスタ等の半導体構造を有する絶縁基板をアクティブ・マトリクス基板として使用することで、優れた画質の液晶表示装置を安価に提供できる。また、本発明のアクティブ・マトリクス基板を使用することで優れた画質の有機ＥＬ表示装置をも安価に提供できる。さらに本発明では、液晶表示装置、有機ＥＬ表示装置にとどまることなく、同様の半導体構造を駆動回路に有する他の方式のアクティブ・マトリクス型画像表示装置、さらには半導体ウエハ上に作り込む各種の半導体装置にも適用可能である。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について、実施例の図面を参照して詳細に説明する。
【００２７】
図１は本発明による製造方法を適用して製造した画像表示装置の一例としての液晶表示装置を模式的に説明するための平面図である。図１における参照符号ＳＵＢ１はアクティブ・マトリクス基板、またＳＵＢ２はアクティブ・マトリクス基板ＳＵＢ１に貼り合わせたカラーフィルタ基板であり、液晶層を介して貼り合わせた端部を仮想線で示す。なお、カラーフィルタ基板ＳＵＢ２の内面にはカラーフィルタ、あるいは共通電極が形成されているが、図１では図示を省略してある。なお、以下では上記のようなカラーフィルタ基板を用いた液晶表示装置を例として説明するが、アクティブ・マトリクス基板側にカラーフィルタを形成した形式の液晶表示装置にも同様に適用できる。
【００２８】
アクティブ・マトリクス基板ＳＵＢ１は、その中央の大部分に画素領域ＰＡＲを有し、画素領域ＰＡＲの外側で画素領域ＰＡＲに形成された多数の画素に駆動信号を供給する回路を形成した駆動回路領域ＤＡＲ１、ＤＡＲ２、ＤＡＲ３を有する。本実施例では、アクティブ・マトリクス基板ＳＵＢ１の一方の長辺（図１の上辺）に画素に対して表示データを供給するデータ駆動回路ＤＤＲ１、ＤＤＲ２、・・・・・ＤＤＲｎ−１、ＤＤＲｎを形成した駆動回路領域ＤＡＲ１が配置されている。また、駆動回路領域ＤＡＲ１に隣接する両辺（図１の左右辺）には走査回路ＧＤＲ１、ＧＤＲ２を有する駆動回路領域ＤＡＲ２がそれぞれ配置されている。また、アクティブ・マトリクス基板ＳＵＢ１の他方の長辺（図１の下辺）には所謂プリチャージ回路を有する駆動回路領域ＤＡＲ３が配置されている。
【００２９】
アクティブ・マトリクス基板ＳＵＢ１とカラーフィルタ基板ＳＵＢ２とが重畳する四隅にはアクティブ・マトリクス基板ＳＵＢ１側からカラーフィルタ基板ＳＵＢ２の共通電極に共通電極電位を供給するためのパッドＣＰＡＤを有する。このパッドＣＰＡＤは必ずしも四隅に設ける必要はなく、何れかの一隅、または何れかの二隅あるいは三隅に設けてもよい。
【００３０】
アクティブ・マトリクス基板ＳＵＢ１の上記一方の長辺のカラーフィルタ基板ＳＵＢ２と重畳しない端縁には、データ駆動回路ＤＤＲ（ＤＤＲ１、ＤＤＲ２、・・・・・ＤＤＲｎ−１、ＤＤＲｎ）の入力端子ＤＴＭ（ＤＴＭ１、ＤＴＭ２、・・・ＤＴＭｎ−１、ＤＴＭｎ）および走査回路ＧＤＲ（ＧＤＲ１、ＧＤＲ２）の入力端子ＧＴＭ（ＧＴＭ１、ＧＴＭ２）が形成されている。画素領域ＰＡＲにマトリクス配列される画素は、データ駆動回路ＤＤＲか延びるデータ線ＤＬと走査回路ＧＤＲから延びるゲート線ＧＬの交差部に設けられる。この画素は薄膜トランジスタＴＦＴと画素電極ＰＸで構成される。
【００３１】
このような構成において、走査回路ＧＤＲ（ＧＤＲ１、ＧＤＲ２）で選択されたゲート線ＧＬに接続した薄膜トランジスタＴＦＴがオンとなり、データ駆動回路ＤＤＲ（ＤＤＲ１、ＤＤＲ２、・・・・・ＤＤＲｎ−１、ＤＤＲｎ）から延びるデータ線ＤＬを介して供給される表示データ電圧が画素電極ＰＸに印加され、カラーフィルタ基板ＳＵＢ２側に有する共通電極との間に電界が発生する。この電界によって当該画素部分の液晶層の液晶配向方向が変調されて画素を表示する。
【００３２】
なお、図１に示した液晶表示装置では、走査回路ＧＤＲを二系統のＧＤＲ１とＧＤＲ２に分け、それらをアクティブ・マトリクス基板ＳＵＢ１の左右に配置し、各走査回路ＧＤＲ１とＧＤＲ２から延びるそれぞれのゲート線ＧＬを交互に櫛歯状に配置してある。しかし、これに限らず、走査回路ＧＤＲを一個とし、アクティブ・マトリクス基板ＳＵＢ１の左右何れかの一辺に配置することもできる。後述の説明中では、上記のように走査回路ＧＤＲを一個としたものを例として説明している。本発明は、上記した駆動回路領域ＤＡＲ１、ＤＡＲ２、ＤＡＲ３の全てに適用できるが、回路構成が最も精細な駆動回路領域ＤＡＲ１に主として適用される。
【００３３】
図２は図１におけるデータ駆動回路部分の回路構成例を説明するブロック図である。図２において、参照符号ＰＡＲは画素領域を示す。画素領域には前記した画素ＰＸが水平（ｘ）方向と垂直（ｙ）方向とにマトリクス状に配列されている（画素を画素電極ＰＸで示す）。また、参照符号ＤＤＲはデータ駆動回路である。データ駆動回路ＤＤＲは水平シフトレジスタＨＳＲ、ラッチ回路ＬＴＦからなる第１ラッチ回路ＬＴ１、ラッチ回路ＬＴＳからなる第２ラッチ回路ＬＴ２、デジタル−アナログ変換回路Ｄ／Ａからなるデジタル−アナログ変換器ＤＡＣ、バッファ回路ＢＡ、サンプリングスイッチＳＳＷからなるサンプリング回路ＳＡＭＰ、垂直シフトレジスタＶＳＲから構成される。
【００３４】
図示しない信号源から入力端子ＤＴＭを介して入力する各種のクロック信号ＣＬは水平シフトレジスタＨＳＲに入り、データ駆動回路ＤＤＲ（ＤＤＲ１、ＤＤＲ２、・・・・・ＤＤＲｎ−１、ＤＤＲｎ）を横断して順次転送される。また、表示データＤＡＴＡはデータラインＤＡＴＡ−Ｌから第１ラッチ回路ＬＴ１にラッチされる。第１ラッチ回路ＬＴ１にラッチされた表示データはラッチコントロールラインに印加されるラッチコントロール信号で第２ラッチ回路ＬＴ２にラッチされる。第２ラッチ回路ＬＴ２にラッチされた表示データはデジタル−アナログ変換器ＤＡＣ、バッファ回路ＢＡ、サンプリング回路ＳＡＭＰを通って画素領域ＰＡＲにおける垂直シフトレジスタＶＳＲで選択されたゲート線に接続した画素ＰＸに供給される。
【００３５】
本実施例では、データ駆動回路ＤＤＲの部分にパルス変調レーザ光の走査による選択的な照射で当該走査方向に連続した粒界を持つ如く改質された略帯状結晶シリコン膜の不連続改質領域を適用するものである。この不連続改質領域を適用する範囲を参照符号ＳＸで示す。範囲ＳＸの全てに不連続改質領域を設けることが理想的である。しかし、スループット等の生産効率を考慮して、その一部の回路に不連続改質を施してもよい。この不連続改質領域を参照符号ＴＬで示す。ここでは、不連続改質領域ＳＸ内のサンプリングスイッチＳＳＷを構成する回路部分のシリコン膜を矩形状に改質する場合を例として説明する。以下、このような不連続改質を施した矩形状の領域を便宜上仮想タイルとも称する。仮想タイルの大きさは作り込む回路規模に対応した大きさ、あるいは複数の回路を作り込む大きさに設定される。
【００３６】
図３は図２におけるサンプリング回路を構成するサンプリングスイッチ部分の構成図である。各サンプリングスイッチＳＳＷは図２のｘ方向に一列に配列された仮想タイルＴＬのそれぞれの中に形成されている。サンプリングスイッチＳＳＷはアナログスイッチで構成され、その回路構成はデータ駆動回路ＤＤＲの他の構成部分に比べて精細であり、密に並んでいる。このサンプリングスイッチＳＳＷを構成する薄膜トランジスタは電子の移動度が大きい不連続改質領域に形成されるので、他の回路よりも高精細に形成できる。信号線Ｒ１，Ｇ１，Ｂ１，Ｒ２，Ｇ２，Ｂ２は、画素領域では画素ピッチで配列されるため、サンプリングスイッチＳＳＷの出力端では、その出力線（信号線）の間隔が狭く、画素領域側で間隔が広い配線パターンとなる。
【００３７】
なお、バッファ回路ＢＦは水平シフトレジスタＨＳＲから入力する表示データと、この信号を反転した信号を３本ずつ、さらに２画素分の計１２本を出力する。ここでは、一段の水平シフトレジスタＨＳＲで２画素ずつ処理する場合を示す。各画素の各色カラーデータ（ビデオ信号）が極性の反転したものが対になっている。サンプリングスイッチＳＳＷは、各画素のどちらの極性の信号を送るかを決める。図２に示されたように、サンプリングスイッチＳＳＷの構造上、隣接した画素の極性は常に反転する。図３におけるＲ１は画素１（赤）の信号線、Ｇ１は画素１（緑）の信号線、Ｂ１は画素１（青）の信号線、Ｒ２は画素２（赤）の信号線、Ｇ２は画素２（緑）の信号線、Ｂ２は画素２（青）の信号線である。
【００３８】
図４は図３に示した仮想タイル部分に形成されるサンプリングスイッチ回路の一つの構成を説明する拡大平面図、図５は図４の要部をさらに拡大して略帯状結晶シリコン膜の結晶方向を示す薄膜トランジスタ（ＴＦＴ）のチャネル部の模式図である。仮想タイルＴＬはパルス変調レーザ光の走査方向ｘ（あるいは−ｘ）方向の走査で改質されている。仮想タイルＴＬ中の参照符号ＬＤ−Ｐで示した部分はＰ型ＴＦＴが形成されるシリコンアイランド、ＬＤ−Ｎで示した部分はＮ型ＴＦＴが形成されるシリコンアイランドである。
【００３９】
図５に示したように、シリコンアイランドＬＤ−ＰおよびＬＤ−Ｎの略帯状結晶シリコン膜の単結晶間に存在する粒界ＣＢは結晶方向ＣＧＲに略同一方向となるように存在する。この結晶方向ＣＧＲと対向する位置にソース電極ＳＤ１とドレイン電極ＳＤ２がそれぞれ形成される。ソース電極ＳＤ１とドレイン電極ＳＤ２の間に流れる電流（チャネル電流）Ｉｃｈの方向が結晶方向ＣＧＲと略平行する方向に設定される。このように、結晶方向ＣＧＲと電流Ｉｃｈの方向を同一とすることにより、チャネルにおける電子の移動度を大きくすることができる。
【００４０】
図６は図４に示した１つの仮想タイルにおけるＢ部分の拡大平面図、図７は図６のＣ−Ｃ’線に沿った断面図である。また、図８は図６の動作を説明するタイミング図である。図６と図７の構成と動作を図７および図２を参照して説明する。図６において、参照符号ＮＴ１とＮＴ２はＮ型薄膜トランジスタ、ＰＴ１とＰＴ２はＰ型薄膜トランジスタ、ＳＲ１＋，ＳＲ１−，ＳＲ２＋，ＳＲ２−はバッファＢＡを介して送られてきた水平シフトレジスタＨＳＲからの信号線、ＶＲ＋，ＶＲ−は赤のデータ信号（赤のビデオ信号）を示す。図７の参照符号ＳＵＢ１はアクティブ・マトリクス基板、ＮＣはＮ型チャネル、ＰＣはＰ型チャネル、ＧＩはゲート絶縁膜、Ｌ１は層間絶縁膜、ＰＡＳＳは絶縁保護膜を示す。
【００４１】
図８の時刻１で信号線ＳＲ１＋には“１”が、信号線ＳＲ１−には“−１”が出力され、時刻２で信号線ＳＲ２−には“−１”が、信号線ＳＲ２＋には“１”が出力される。また、赤のデータ信号ＶＲ＋は時刻１で画素１の信号（極性＋）が、時刻２で画素２の信号（極性＋）を出力する。同様に、赤のデータ信号ＶＲ−は時刻１で画素２の信号（極性−）が、時刻２で画素１の信号（極性−）を出力する。Ｎ型薄膜トランジスタＮＴ１は時刻１にオンとなって赤のデータ信号ＶＲ＋を信号線Ｒ１に出力する。Ｐ型薄膜トランジスタＰＴ１は時刻２にオンとなって赤のデータ信号ＶＲ−を信号線Ｒ１に出力する。
【００４２】
そして、Ｎ型薄膜トランジスタＮＴ２は時刻２にオンとなって赤のデータ信号ＶＲ＋を信号線Ｒ２に出力し、Ｐ型薄膜トランジスタＰＴ２は時刻１にオンとなって赤のデータ信号ＶＲ−を信号線Ｒ２に出力する。これにより、信号線Ｒ１は時刻１に極性＋のデータ（画素信号）を、時刻２に極性−のデータ（画素信号）を出力する。また、信号線Ｒ２は時刻１に極性−のデータ（画素信号）を、時刻１に極性＋のデータ（画素信号）を出力する。
【００４３】
以上説明した実施例では、略帯状結晶シリコン膜の仮想タイルＴＬをサンプリング回路ＳＡＭＰを構成するサンプリングスイッチＳＳＷの回路形成部分毎に設定した。前記したように、サンプリングスイッチＳＳＷはアナログスイッチで構成され、回路構成が複雑で特に精細度が要求される部分である。この回路部分に仮想タイルＴＬで示される略帯状結晶シリコン膜を設けて薄膜トランジスタを形成することで、電子移動度が大で精細度を向上させた回路を実現することが可能となる。その結果、高速の画像表示を実現できる。なお、仮想タイルを設定する箇所は上記したサンプリング回路ＳＡＭＰのみに限らず、図２に示した範囲ＳＸの適宜の回路形成部分にも適用することができる。
【００４４】
図９は本発明による画像表示装置を液晶表示装置に適用した他の実施例を模式的に説明するための図２と同様のブロック図である。本実施例は、仮想タイルＴＬを第１のラッチ回路ＬＴ１と第２のラッチ回路ＬＴ２の部分、デジタル−アナログ変換器ＤＡＣとバッファ回路ＢＡの部分に形成した。このように、本実施例では、仮想タイルＴＬをｘ方向に平行な２列以上に形成したものである。他の構成は図２と同様なので重複する説明は省略する。なお、ここでも、説明を容易にするため、仮想タイルＴＬのそれぞれを大まかな範囲で示してあるが、それぞれの仮想タイルＴＬは適用する回路規模に応じた適宜の大きさをもつ複数の仮想タイルをブロック化した集合体とする場合も含む。
【００４５】
これらの回路部分に仮想タイルＴＬで示される略帯状結晶シリコン膜を設けることで、電子移動度が大で精細度を向上することが可能となる。その結果、高速で高精細の画像表示を実現できる。なお、仮想タイルを設定する箇所は上記の部分に限るものではなく、図２と同様にサンプリング回路ＳＡＭＰも含めることもできる。また、仮想タイルＴＬを第１のラッチ回路ＬＴ１、第２のラッチ回路ＬＴ２、デジタル−アナログ変換器ＤＡＣ、バッファ回路ＢＡのそれぞれ、あるいは適宜に組合せた回路を含む種々のサイズに設定してもよい。
【００４６】
上記した各実施例で説明した仮想タイルの大きさや配列、個々の改質領域の大きさや配列は、それぞれの適用回路の薄膜トランジスタの作り込みパターンを考慮して決定すればよく、例えば千鳥状の配列等も可能であり、また必ずしも規則的配列にこだわる必要はない。
【００４７】
以上の実施例では、データ側の駆動回路を形成する駆動回路領域ＤＡＲ１に略帯状結晶シリコン膜の不連続改質領域（仮想タイル）を適用しているが、本発明はこれに限らず、走査駆動回路領域ＤＡＲ２、あるいはプリチャージ回路を有する駆動回路領域ＤＡＲ３に対しても同様に適用可能である。
【００４８】
このように、上記各実施例の構成によれば、マトリクス状に配置された画素部を駆動するための駆動回路に高速の移動度で動作する高性能の薄膜トランジスタ回路を有するアクティブ・マトリクス基板を備えた画像表示装置を製造することができ、高品質の画像表示装置を得ることができる。
【００４９】
次に、本発明の画像表示装置の製造方法の実施例について図１０乃至図１５を参照して説明する。ここで説明する製造方法はＣＭＯＳの薄膜トランジスタの製造を例としており、Ｎ型薄膜トランジスタは自己整合ＧＯＬＤＤ（Ｇａｔｅ Ｏｖｅｒｌａｐｐｅｄ Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ）、Ｐ型薄膜トランジスタはカウンタードープによって形成する。
【００５０】
図１０乃至図１５は一連の製造プロセスを示し、この一連の製造プロセスを図１０の（Ａ）から図１５の（Ｎ）に従って説明する。先ず、アクティブ・マトリクス基板となる絶縁基板として、厚さが０．３ｍｍ乃至１．０ｍｍ程度で、好ましくは４００°Ｃ乃至６００°Ｃの熱処理で変形や収縮の少ない耐熱性のガラス基板ＳＵＢ１を準備する。好ましくは、このガラス基板ＳＵＢ１の上に熱的、化学的なバリア膜として機能するおよそ約５０ｎｍ厚のＳｉＮ膜および約１００ｎｍ厚のＳｉＯ膜をＣＶＤ法で連続かつ均一に堆積する。このガラス基板ＳＵＢ１上にＣＶＤ等の手段でアモルファスシリコン膜ＡＳＩを形成する。 ・・・・・図１０（Ａ）
【００５１】
次に、エキシマレーザ光ＥＬＡをｘ方向に走査し、アモルファスシリコン膜ＡＳＩを溶解し、結晶化してガラス基板ＳＵＢ１上のアモルファスシリコン膜ＡＳＩ全体を多結晶シリコン膜、すなわちポリシリコン膜ＰＳＩに改質する。 ・・・・・図１０（Ｂ）
【００５２】
なお、エキシマレーザ光ＥＬＡに替えて、他の方法、例えば固体パルスレーザアニールによる結晶化、シリコン膜の形成時にポリシリコン膜となるＣａｔ−ＣＶＤ膜を採用することもできる。
【００５３】
ホトリソグラフィー法あるいはドライエッチング法により、後述するパルス変調レーザ等のレーザ光ＳＸＬ（なお、ここではパルス幅変調レーザを用いるものとして説明する）の照射位置決め等のターゲットとなる位置決めマークＭＫを形成する。 ・・・・・図１０（Ｃ）
【００５４】
マークＭＫを参照しながら、パルス変調レーザ光ＳＸＬをｘ方向に走査しながら所定の領域を選択しながら不連続で照射する。この選択的な照射でポリシリコン膜ＰＳＩを改質し、当該走査方向に連続した粒界を持つ略帯状結晶シリコン膜の不連続改質領域（仮想タイルのシリコン膜）ＳＰＳＩを形成する。このとき、図１の駆動回路領域ＤＡＲ１および／またはＤＡＲ２を走査するレーザ光を駆動回路領域ＤＡＲ３までカバーさせることで、駆動回路領域ＤＡＲ１、ＤＡＲ２の隣接辺にある駆動回路領域ＤＡＲ３にも同時に仮想タイルを形成することができる。 ・・・・・図１１（Ｄ）
【００５５】
ホトリソグラフィー法を用いて略帯状結晶シリコン膜の不連続改質領域（仮想タイルのシリコン膜）ＳＰＳＩを加工し、薄膜トランジスタを作り込むアイランドＳＰＳＩ−Ｌを形成する。 ・・・・・図１１（Ｅ）
【００５６】
不連続改質領域（仮想タイルのシリコン膜）ＳＰＳＩのアイランドＳＰＳＩ−Ｌを覆ってゲート絶縁膜ＧＩを形成する。 ・・・・・図１１（Ｆ）
【００５７】
Ｎ型薄膜トランジスタを形成する領域に閾値を制御するためのインプランテーションＮＥを行う。このとき、Ｐ型薄膜トランジスタを形成する領域をホトレジストＲＮＥで覆う。 ・・・・・図１２（Ｇ）
【００５８】
次に、Ｐ型薄膜トランジスタを形成する領域に閾値を制御するためのインプランテーションＰＥを行う。このとき、Ｐ型薄膜トランジスタを形成する領域をホトレジストＲＰＥで覆う。 ・・・・・図１２（Ｈ）
【００５９】
この上に、スパッタリング法またはＣＶＤ法を用いて薄膜トランジスタのゲート電極となる二層の金属ゲート膜ＧＴ１，ＧＴ２を形成する。 ・・・・・図１２（Ｉ）
【００６０】
金属ゲート膜ＧＴ１，ＧＴ２の形成領域をホトレジストＲＮで覆い、ホトリソグラフィー法により、金属ゲート膜ＧＴ１，ＧＴ２をパターニングする。このとき、ＬＤＤ領域を形成するため、上層の金属ゲート膜ＧＴ２を所要量サイドエッチングし、下層の金属ゲート膜ＧＴ１より後退させる。この状態で、ホトレジストＲＮをマスクとしてＮ型の不純物Ｎをインプランテーションし、Ｎ型薄膜トランジスタのソース・ドレイン領域ＮＳＤを形成する。 ・・・・・図１３（Ｊ）
【００６１】
ホトレジストＲＮを剥離し、金属ゲート膜ＧＴ２をマスクとしてインプランテーションＬＤＤを行い、Ｎ型薄膜トランジスタのＬＤＤ領域ＮＬＤＤを形成する。 ・・・・・図１３（Ｋ）
【００６２】
Ｎ型薄膜トランジスタの形成領域をホトレジストＲＰで覆い、Ｐ型薄膜トランジスタのソース・ドレイン形成領域にＰ型の不純物Ｐをインプランテーションし、Ｐ型薄膜トランジスタのソース・ドレイン領域ＰＳＤを形成する。 ・・・・・図１４（Ｌ）
【００６３】
ホトレジストＲＰを剥離し、インプランテーションによる不純物を活性化した後、ＣＶＤ法等で層間絶縁膜ＬＩを形成する。 ・・・・・図１４（Ｍ）
【００６４】
ホトリソグラフィー法により層間絶縁膜ＬＩとゲート絶縁膜ＧＩにコンタクトホールを形成し、このコンタクトホールを介してＮ型薄膜トランジスタとＰ型薄膜トランジスタの各ソース・ドレインＮＳＤ、ＰＳＤに配線用の金属層を接続し、配線Ｌを形成する。この上に、層間絶縁膜Ｌ２を形成し、さらに保護絶縁膜ＰＡＳＳを形成する。 ・・・・・図１４（Ｎ）
【００６５】
以上の工程により、略帯状結晶シリコン膜の不連続改質領域（仮想タイルのシリコン膜）ＳＰＳＩにＣＭＯＳ薄膜トランジスタが形成される。なお一般に、Ｎ型薄膜トランジスタは劣化が激しい。チャネルとソース・ドレイン領域との間に低濃度不純物領域ＬＤＤ（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ領域）を形成すると、この劣化が緩和される。ＧＯＬＤＤは低濃度不純物領域にゲート電極が被さった構造を有している。この場合、ＬＤＤで観測される性能低下が緩和される。Ｐ型薄膜トランジスタでは、その劣化がＮ型薄膜トランジスタほど深刻でなく、低濃度不純物領域ＬＤＤやＧＯＬＤＤは通常は採用されない。
【００６６】
次に、本発明の特徴である略帯状結晶シリコン膜の不連続改質領域（仮想タイルのシリコン膜）の形成について図１６乃至図２６を参照して説明する。図１６は略帯状結晶シリコン膜の不連続改質領域（仮想タイルのシリコン膜）の形成プロセスの説明図であり、同図（ａ）はプロセスを説明する模式図、同図（ｂ）はパルス変調レーザの波形例、同図（ｃ）は擬似ＣＷレーザの波形例を示す。
【００６７】
略帯状結晶シリコン膜の不連続改質領域（仮想タイル）は、絶縁基板ＳＵＢ１に有するバッファ層ＢＦＬ上に形成されたポリシリコン膜ＰＳＩに図１６の（ｂ）又は（ｃ）に示したレーザ光ＳＸＬを照射することで得られる。レーザ光ＳＸＬは（ｂ）のパルス変調レーザ光、又は（ｃ）に示したような擬似ＣＷレーザ光を１０ｎｓ乃至１００ｍｓの周期で照射する。このレーザ光ＳＸＬを図１６（ａ）に示したようにポリシリコン膜ＰＳＩ上をｘ方向に走査し、ｙ方向にシフトさせた後に−ｘ方向に走査することで、当該走査方向ｘ、−ｘ方向に略帯状結晶を有するシリコン膜ＳＰＳＩが得られる。絶縁基板ＳＵＮＢ１には位置決めのためのマークＭＫを有し、このマークＭＫを位置決めターゲットとしてレーザ光ＳＸＬの走査を行う。このように断続的にレーザを照射しながら基板を走査するので、略帯状結晶のシリコン膜ＳＰＳＩを仮想タイル状に配列することができる。
【００６８】
図１７は略帯状結晶シリコン膜の結晶構造の説明図であり、同図（ａ）はレーザ光ＳＸＬの走査態様を説明する模式図、同図（ｂ）はレーザ光ＳＸＬの走査により形成された略帯状結晶シリコン膜ＳＰＳＩを非走査部分に残留するポリシリコン膜ＰＳＩとの結晶構造の違いを比較して示す模式図である。ポリシリコン膜ＰＳＩを同図（ａ）のようにレーザ光ＳＸＬの走査で改質することで、同図（ｂ）に示したように、単結晶がレーザ光の走査方向に帯状に延在する略帯状結晶シリコン膜ＳＰＳＩの結晶構造となる。参照符号ＣＢは粒界を示す。
【００６９】
略帯状結晶シリコン膜ＳＰＳＩの平均粒サイズはレーザ光ＳＸＬの走査方向に約５μｍ程度、走査方向と直角方向（粒界ＣＢ間の幅）に０．５μｍ程度となる。なお、走査方向の粒サイズはレーザ光ＳＸＬのエネルギーや走査速度、パルス幅等の条件で可変である。これに対し、ポリシリコン膜ＰＳＩの平均粒径は０．６μｍ（０．３乃至１．２μｍ）程度である。このような結晶構造の相違によって、ポリシリコン膜ＰＳＩと略帯状結晶シリコン膜ＳＰＳＩとを用いて薄膜トランジスタを構成した場合の電子移動度に大きな差をもたらす。
【００７０】
上記の略帯状結晶シリコン膜ＳＰＳＩは、下記の特徴を有する。すなわち、
（ａ）表面に対する主配向が｛１１０｝である。
【００７１】
（ｂ）キャリアの移動方向に略垂直な面の主配向が｛１００｝である。
【００７２】
上記（ａ）、（ｂ）の２つの方位は、電子線回折法あるいはＥＢＳＰ（Ｅｌｅｃｔｒｏｎ Ｂａｃｋｓｃａｔｔｅｒ Ｄｉｆｆｒａｃｔｉｏｎ Ｐａｔｔｅｒｎ）法により評価できる。
【００７３】
（ｃ）膜の欠陥密度が１×１０１７ｃｍ−３より小さい。膜中の結晶欠陥数は、電気的特性、あるいは電子スピン共鳴（ＥＳＲ）による不対電子の定量的評価から定義される値である。
【００７４】
（ｄ）膜のホール移動度が５０ｃｍ２ ／Ｖｓ以上、７００ｃｍ２ ／Ｖｓ以下である。
【００７５】
（ｅ）膜の熱伝導率は、温度依存性があり、ある温度で最大値を示す。熱伝導率は温度が上昇すると一端上昇し、最大値５０Ｗ／ｍＫ以上、１００Ｗ／ｍＫ以下の値を示す。高温領域では、熱伝導率は温度上昇に伴い低下する。熱伝導率は、３オメガ方法などから評価、定義される値である。
【００７６】
（ｆ）薄膜のラマン散乱分光から評価、定義されるラマンシフトは、５１２ｃｍ−１以上、５１８ｃｍ−１以下である。
【００７７】
（ｇ）膜の結晶粒界のΣ値の分布は、Σ１１に最大値を有し、ガウス型に分布する。なお、Σ値は電子線回折法あるいはＥＢＳＰ（Ｅｌｅｃｔｒｏｎ Ｂａｃｋｓｃａｔｔｅｒ Ｄｉｆｆｒａｃｔｉｏｎ Ｐａｔｔｅｒｎ法から計測される値である。
【００７８】
（ｈ）膜の光学定数は、下記の条件を満たす領域であることを特徴とする。波長５００ｎｍにおける屈折率ｎは２．０以上、４．０以下であり、かつ減衰係数ｋは０．３以上、１以下であること。さらに、波長３００ｎｍにおける屈折率ｎは３．０以上、４．０以下であり、かつ減衰係数ｋは３．５以上、４以下であること。なお、光学定数は、分光エリプソメータによって計測された値である。
【００７９】
図１８はシリコン膜の結晶構造の相違に起因する薄膜トランジスタのチャネルにおける電子移動度の相違の説明図である。同図（ａ）は薄膜トランジスタのチャネル構造と当該チャネル部分のシリコン膜ＳＩの粒界ＣＢと電子移動の関係を示し、同図（ｂ）はソースＳＤ１とドレインＳＤ２間に流れる電流が横断する粒界数と電子移動度の関係を示す。シリコン膜ＳＩがポリシリコン膜ＰＳＩの場合はドレインＳＤ２からソースＳＤ１に電流が横断する粒界数が多く、シリコン膜ＳＩが略帯状結晶シリコン膜ＳＰＳＩの場合は大きな単結晶が成長方向に長く存在し、横断する粒界数が少ない。この関係を図１８（ｂ）に示した。
【００８０】
平均横断粒界数Ｃは、電流方向でチャネルの幅をｊ分割し、電流が流れる方向で横断する粒界数をＮｉとしたとき、Ｃ＝ΣＮｉ／ｊで表される。図１８（ｂ）には、横軸に平均横断粒界数を、縦軸に電子移動度（ｃｍ２ ／Ｖ・ｓ）とその逆数（Ｖ・ｓ／ｃｍ２ ）を取って示してある。このように、薄膜トランジスタのチャネルを構成する略帯状結晶シリコン膜ＳＰＳＩの結晶成長方向に電流が流れるようにソースＳＤ１とドレインＳＤ２を配置することにより、電子移動度は極端に大きくなる。すなわち、薄膜トランジスタの動作速度が大きくなる。したがって、薄膜トランジスタ自体を精細に作り込むことが可能となり、図３で説明したように、画素ピッチに対して配線Ｒ１，Ｇ１，Ｂ１，Ｒ２，Ｇ２，Ｂ２を狭いピッチで形成することができる。その結果、仮想タイルを用いて形成した回路間には大きなスペースが生じる。このスペースを他の配線等の形成スペースに利用することも可能である。
【００８１】
図１９はレーザ光の照射装置の一例を説明する構成図である。この照射装置ではポリシリコン膜ＰＳＩを形成したガラス基板ＳＵＢ１をｘ−ｙ方向の駆動ステージＸＹＴ上に設置し、基準位置測定用カメラＣＭを用いて位置合わせを行う。基準位置測定信号ＰＯＳは制御装置ＣＲＬに入力され、駆動設備ＭＤに入力された制御信号ＣＳに基づいて照射位置の微調整を行い、所定の速度でステージＸＹＴを移動させて一方向（図１のｘ方向）に走査する。かかる走査に同期して照射設備ＬＵからレーザ光ＳＸＬをポリシリコン膜ＰＳＩに照射して、略帯状結晶シリコン膜ＳＰＳＩに改質する。
【００８２】
照射設備ＬＵ内には一例として連続発振（ＣＷ）固体レーザＬＳ（レーザダイオード）励起の発振器、ホモジナイザ、パルス幅を変調するためのＥＯモジュレータ等の光学系ＨＯＳ、反射ミラーＭＬ、集光レンズ系ＬＺを配置することで所望の照射ビームを形成できる。レーザ光ＳＸＬの照射時間、照射強度などは制御装置ＣＲＬからのＯＮ−ＯＦＦ信号ＳＷＳ、制御信号ＬＥＣで調整する。
【００８３】
図２０は仮想タイルのレイアウトの一例を説明する平面図である。この配置例では、仮想タイルＴＬは図１で説明した駆動回路領域ＤＡＲ１に複数列で配置されている。仮想タイルＴＬは作り込む回路パルスに応じて、１列、２以上の多列、あるいは千鳥状等に配列することができる。本例では、３列（または、３段）としてある。各仮想タイルＴＬのサイズは、ｘ方向の長さｗが２０μｍ以上で１ｍｍ以下、ｙ方向の幅ｈが２０μｍ以上で１ｍｍ以下、ｘ方向に隣接する仮想タイルとの間隔ｄが３μｍ以上、ｙ方向の間隔ｐが３μｍ以上となっている。この配置サイズはレーザのパワー、高品質な結晶を安定して成長させることができるサイズによって制約される。
【００８４】
図２１は図１９の照射装置を用いたレーザ照射プロセス例の説明図である。図２１では絶縁基板を単に基板と表記する。先ず、ポリシリコン膜を形成した絶縁基板にレーザ光ＳＸＬを照射するため、装置電源をＯＮとし、レーザ発振器をＯＮとする。駆動ステージＸＹＴ上に絶縁基板をセットし、真空チャックで固定する。絶縁基板の位置決めマークをターゲットとしてＸ軸、Ｙ軸、およびθ軸（Ｘ−Ｙ平面での回転方向）を規定値に調整し、絶縁基板の準備を完了する。
【００８５】
一方、照射装置に各種条件を入力し、確認を行う。条件入力項目は、レーザ出力（ＮＤフィルタの調整等）、結晶化位置（駆動ステージＸＹＴ上）のセット位置、結晶化距離（仮想タイルの結晶成長方向長さ）、間隔（仮想タイルの間隔）、個数（仮想タイルの作成個数）、レーザ光路上にあるスリット幅の調整、対物レンズのセット等である。結晶化距離、間隔、個数はＥＯモジュレータにセットする。また、確認事項は、レーザ光のビームプロファイラ、パワーモニタ、レーザ光照射位置等である。
【００８６】
絶縁基板の準備が完了し、条件入力と確認が取られた後、絶縁基板の表面高さを測定し、オートフォーカス機構を作動させてレーザ光を照射する。レーザ光の照射でオートフォーカス機構を補正し、絶縁基板の表面高さを制御する。また、レーザ光の照射を継続中に絶縁基板の走査距離と照射位置を条件入力側にフィードバックする。
【００８７】
所定の領域にレーザ光の照射処理を完了後、真空チャックをＯＦＦとして駆動ステージＸＹＴから絶縁基板を取り出す。以下、次の絶縁基板を駆動ステージＸＹＴにセットし、上記操作を必要回数繰り返す。全ての必要な絶縁基板のレーザ照射処理を完了したとき、レーザ発振器をＯＦＦとし、装置電源をＯＦＦして終了する。
【００８８】
図２２は多面取りの大サイズ素材絶縁基板上における各個別の絶縁基板に対する略帯状結晶シリコン膜ＳＰＳＩの仮想タイル形成操作の説明図である。図２２中、参照符号Ｍ−ＳＵＢは大サイズ素材絶縁基板で、この大サイズ素材絶縁基板Ｍ−ＳＵＢに個々の画像表示装置のアクティブ・マトリクス基板ＳＵＢ１が多数形成されている。ここでは、８×６＝４８枚取りとして示したが、これに限らないことは言うまでもない。この大サイズ素材絶縁基板Ｍ−ＳＵＢの駆動回路領域に対して、マークＭＫをターゲットとした位置合わせ後、レーザ光を図中に矢印ＳＤＳで示したように往復走査する。ここでは、３本のレーザ光を並列の走査することで、短時間に大サイズの素材絶縁基板Ｍ−ＳＵＢに所要の仮想タイルを形成できるようにしている。
【００８９】
図２３は図２２で形成した仮想タイルの位置の一例を説明する一枚のアクティブ・マトリクス基板の平面図であり、同図（ａ）は全体図、同図（ｂ）は同図（ａ）の矢印Ａ部分の拡大図である。この例では、アクティブ・マトリクス基板ＳＵＢ１のデータ信号の駆動回路領域ＤＡＲ１を形成するｘ方向の一辺に複数の仮想タイルＴＬのブロックを一列に配置してある。この場合、仮想タイルは図２あるいは図９に参照符号ＳＸで示した全域、または図２のサンプリング回路ＳＡＭＰ部分、図９の各ラッチ回路ＬＴ１、ＬＴ２の部分とデジタル−アナログ変換器ＤＡＣやバッファ回路ＢＡの部分に複数個設け、これをブロックに分けて配置する。仮想タイルを構成する個々の改質領域も同様に配置される。なお、同図（ｂ）の仮想タイルのブロックや個々の改質領域の大きさや位置は本発明を分かり易く示したもので、実際の回路の大きさや位置とは異なる。
【００９０】
図２４は仮想タイルの他の配列を説明する図２３（ｂ）と同様の拡大図である。仮想タイルＴＬのブロックは同図（ａ）のようにｘ方向に平行な二列に配置され、あるいは同図（ｂ）のようにｘ方向に平行で互いに千鳥状の三列に配置される。なお、各ブロックの大きさ、間隔は適用する回路構造に対応して可変とすることが可能である。なおブロックを構成する個々の改質領域の配列も複数配列、あるいは千鳥状の配列にすることができる。
【００９１】
図２５と図２６は仮想タイルの位置の他例を説明する一枚のアクティブ・マトリクス基板の平面図である。図２５では図１で説明した駆動回路領域ＤＡＲ１とＤＡＲ３に仮想タイルを適用したものである。また、図２６では図１で説明した駆動回路領域ＤＡＲ１とＤＡＲ３およびアクティブ・マトリクス基板ＳＵＢ１のｙ方向に延びる一辺に形成した走査駆動回路領域ＤＡＲ２に仮想タイルを適用したものである。個々の仮想タイルやブロックの配列等は図２３乃至図２４で説明したものと同様である。
【００９２】
次に、絶縁基板（アクティブ・マトリクス基板）に仮想タイルを形成するための位置決め用のマークについて説明する。図２７はアクティブ・マトリクス基板ＳＵＢ１への位置決め用のマーク付けとこのマークをターゲットとしたレーザの照射プロセスの第１例の説明図である。この例では、アクティブ・マトリクス基板ＳＵＢ１に形成されているシリコン膜ＳＩにホトリソグラフィー法で位置決め用のマークＭＫを形成し（Ｐ−１）、その後の連続パルスレーザＳＬＸの照射時にこのマークＭＫを基準として位置決め（アライメント）を取る（Ｐ−２）。そして同様に、このマークＭＫを基準として連続パルスレーザＳＬＸの照射で改質された略帯状結晶シリコン膜ＳＰＳＩをアイランドＳＰＳＩ−Ｌに加工する（Ｐ−３）。なお、このマークＭＫはアモルファスシリコン膜ＡＳＩの段階で形成してもよく、またポリシリコン膜の段階で形成してもよい。
【００９３】
図２８はアクティブ・マトリクス基板ＳＵＢ１への位置決め用のマーク付けとこのマークをターゲットとしたレーザ光の照射プロセスの第２例の説明図である。この例では、アクティブ・マトリクスＳＵＢ１にポリシリコン膜ＰＳＩを形成後（Ｐ−１）、ポリシリコン膜ＰＳＩにレーザＳＬＸを照射する際に、当該レーザＳＬＸで位置決め用のマークＭＫを形成するようにしたものである（Ｐ−２）。その後のアイランドＳＰＳＩ−Ｌの形成時にこのマークＭＫで位置決めを行う（Ｐ−３）。
【００９４】
ポリシリコン膜ＰＳＩと略帯状結晶シリコン膜ＳＰＳＩとは可視光の反射率に差がある。この差を位置決めターゲットとして利用することができる。また、ポリシリコン膜ＰＳＩと略帯状結晶シリコン膜ＳＰＳＩとは、結晶の大きさに起因して高さに相違がでて来る。この略帯状結晶化したマークＭＫの部分の結晶粒界の段差をターゲットとして利用することもできる。なお、マークＭＫ部分のポリシリコン膜をレーザアブレーションで除去してマークＭＫとすることもできる。このレーザアブレーションによるマークＭＫの形成方法は、マークＭＫ形成のためのホトリソグラフィー工程を省略できる利点がある。
【００９５】
図２９はアクティブ・マトリクス基板ＳＵＢ１への位置決め用のマーク付けとこのマークをターゲットとしたレーザ光の照射プロセスの第３例の説明図である。この例では、アクティブ・マトリクス基板ＳＵＢ１にシリコン膜を形成する前に当該ガラス基板または下地膜に予めエッチング法あるいは機械的手段でマークＭＫを形成する（Ｐ−１）。アクティブ・マトリクス基板ＳＵＢ１にポリシリコン膜ＰＳＩを形成し、このマークＭＫを基準としてレーザ光ＳＬＸを照射して略帯状結晶シリコン膜ＳＰＳＩを形成する（Ｐ−２）。その後のアイランドＳＰＳＩ−Ｌの形成時にこのマークＭＫで位置決めを行う（Ｐ−３）。
【００９６】
上記したように、本実施例によれば、ポリシリコン膜をさらに大きな結晶に改質し、その結晶成長方向の配置により、ソースとドレイン間の電流が粒界を横切る確率を低減できる。その結果、薄膜トランジスタの動作速度を向上して最良の薄膜トランジスタ回路を得ることが可能となる。そして、画像表示装置の駆動回路部分に略帯状結晶シリコン膜の半導体膜を用いた薄膜トランジスタ回路を配置することができる。本実施例で得られる薄膜トランジスタの性能は、例えばＮチャンネルＭＩＳトランジスタを作成する場合に、電界効果移動度が約３００ｃｍ２ ／Ｖ・ｓ以上でかつ、閾値電圧のバラツキを±０．２Ｖ以下に抑制することができ、高性能、高信頼で動作し、デバイス間の均一性が優れたアクティブ・マトリクス基板を用いた表示装置を製造することができる。
【００９７】
また本実施例では、電子キャリアを付与するリンのイオン打ち込みに代えてホールキャリアを付与するボロン打ち込みによりＰチャンネルＭＩＳトランジスタを製造することもできる。また、上記したＣＭＯＳ型の回路では周波数特性の向上が期待でき、高速動作に適している。
【００９８】
図３０は本発明の画像表示装置の第１例としての液晶表示装置の構成を説明する展開斜視図である。また、図３１は図３０のＺ−Ｚ線方向で切断した断面図である。この液晶表示装置は前記したアクティブ・マトリクス基板を用いて液晶表示装置を製造する。図３０と図３１において、参照符号ＰＮＬはアクティブ・マトリクス基板ＳＵＢ１とカラーフィルタ基板ＳＵＢ２の貼り合わせ間隙に液晶を封入した液晶セルで、その表裏に偏光板ＰＯＬ１，ＰＯＬ２が積層されている。また、参照符号ＯＰＳは拡散シートやプリズムシートからなる光学補償部材、ＧＬＢは導光板、ＣＦＬは冷陰極蛍光ランプ、ＲＦＳは反射シート、ＬＦＳはランプ反射シート、ＳＨＤはシールドフレーム、ＭＤＬはモールドケースである。
【００９９】
前記した実施例の何れかの構成を有するアクティブ・マトリクス基板ＳＵＢ１上に液晶配向膜層を形成し、これにラビング等の手法で配向規制力を付与する。画素領域ＡＲの周辺にシール剤を形成した後、同様に配向膜層を形成したカラーフィルタ基板ＳＵＢ２を所定のギャップで対向配置させ、このギャップ内に液晶を封入し、シール剤の封入口を封止材で閉鎖する。こうして構成した液晶セルＰＮＬの表裏に偏光板ＰＯＬ１，ＰＯＬ２を積層し、導光板ＧＬＢと冷陰極蛍光ランプＣＦＬ等からなるバックライト等を光学補償部材ＯＰＳを介して実装することで液晶表示装置を製造する。なお、液晶セルの周辺に有する駆動回路にはフレキシブルプリント基板ＦＰＣ１，ＦＰＣ２を介してデータやタイミング信号が供給される。参照符号ＰＣＢは外部信号源と各フレキシブルプリント基板ＦＰＣ１，ＦＰＣ２の間において、当該外部信号源から入力する表示信号を液晶表示装置で表示する信号形式に変換するタイミングコンバータ等が搭載されている。
【０１００】
本実施例のアクティブ・マトリクス基板を使用した液晶表示装置は、その画素回路に上記した優れたポリシリコン薄膜トランジスタ回路を配置することで、電流駆動能力に優れることから高速動作に適している。さらに、閾値電圧のバラツキが小さいために画質の均一性に優れ液晶表示装置を安価に提供できるのが特長である。
【０１０１】
また、本実施例のアクティブ・マトリクス基板を用いて有機ＥＬ表示装置を製造することができる。図３２は本発明の画像表示装置の第２例としての有機ＥＬ表示装置の構成例を説明する展開斜視図である。また、図３３は図３２に示された構成要素を一体化した有機ＥＬ表示装置の平面図である。前記した各実施例の何れかのアクティブ・マトリクス基板ＳＵＢ１に有する画素電極上に有機ＥＬ素子を形成する。有機ＥＬ素子は、画素電極表面から順次、ホール輸送層、発光層、電子輸送層、陰極金属層などを蒸着した積層体から構成される。このような積層層を形成したアクティブ・マトリクス基板ＳＵＢ１の画素領域ＰＡＲの周囲にシール材を配置し、封止基板ＳＵＢＸまたは封止缶で封止する。
【０１０２】
この有機ＥＬ表示装置は、その駆動回路領域ＤＤＲ、に外部信号源からの表示用信号をプリント基板ＰＬＢで供給する。このプリント基板ＰＬＢにはインターフェース回路チップＣＴＬが搭載されている。そして、上側ケースであるシールドフレームＳＨＤと下側ケースＣＡＳで一体化して有機ＥＬ表示装置とする。
【０１０３】
有機ＥＬ表示装置用のアクティブ・マトリクス駆動では、有機ＥＬ素子が電流駆動発光方式であるために高性能の画素回路の採用が良質な画像の提供には必須であり、ＣＭＯＳ型薄膜トランジスタの画素回路を用いるのが望ましい。また、駆動回路領域に形成する薄膜トランジスタ回路も高速、高精細化には必須である。本実施例のアクティブ・マトリクス基板ＳＵＢ１は、このような要求を満たす高い性能を有している。本実施例の製造方法で製造したアクティブ・マトリクス基板を用いた有機ＥＬ表示装置は本実施例の特長を最大限に発揮する表示装置の１つである。
【０１０４】
本発明の製造方法は上記した画像表示装置のアクティブ・マトリクス基板に限るものではなく、また、本発明の製造方法は特許請求の範囲に記載の構成および実施例に記載の構成に限定されるものではなく、本発明の技術思想を逸脱することなく種々の変更が可能であり、例えば各種の半導体装置の製造にも適用することもできる。
【０１０５】
【発明の効果】
以上説明したように、本発明はアクティブ・マトリクス基板の画素領域の周辺に配置される駆動回路領域の回路を構成するシリコン膜にパルス変調レーザ光あるいは擬似ＣＷレーザ光を照射して選択的に改質された略帯状結晶シリコン膜の不連続改質領域を形成し、この不連続改質領域に薄膜トランジスタ等のアクティブ素子からなる駆動回路を形成するという新規な方法を採用することにより、高速の移動度で動作する高性能の画像表示装置を得ることができる。
【図面の簡単な説明】
【図１】本発明による製造方法を適用して製造した画像表示装置の一例としての液晶表示装置を模式的に説明するための平面図である。
【図２】図１におけるデータ駆動回路部分の回路構成例を説明するブロック図である。
【図３】図２におけるサンプリング回路を構成するサンプリングスイッチ部分の構成図である。
【図４】図３に示した仮想タイルに形成されるサンプリングスイッチ回路の一つの構成を説明する拡大平面図である。
【図５】図４の要部をさらに拡大して略帯状結晶シリコン膜の結晶方向を示す薄膜トランジスタ（ＴＦＴ）のチャネル部の模式図である。
【図６】図４に示した１つの仮想タイルにおけるＢ部分の拡大平面図である。
【図７】図６のＣ−Ｃ’線に沿った断面図である。
【図８】図６の動作を説明するタイミング図である。
【図９】本発明による画像表示装置を液晶表示装置に適用した他の実施例を模式的に説明するための図２と同様のブロック図である。
【図１０】本発明の画像表示装置の製造方法の一実施例を説明するプロセスの説明図である。
【図１１】本発明の画像表示装置の製造方法の一実施例を説明する図１０に続くプロセスの説明図である。
【図１２】本発明の画像表示装置の製造方法の一実施例を説明する図１１に続くプロセスの説明図である。
【図１３】本発明の画像表示装置の製造方法の一実施例を説明する図１２に続くプロセスの説明図である。
【図１４】本発明の画像表示装置の製造方法の一実施例を説明する図１３に続くプロセスの説明図である。
【図１５】本発明の画像表示装置の製造方法の一実施例を説明する図１４に続くプロセスの説明図である。
【図１６】略帯状結晶シリコン膜の不連続改質領域（仮想タイル）の形成プロセスの説明図である。
【図１７】略帯状結晶シリコン膜の結晶構造の説明図である。
【図１８】シリコン膜の結晶構造の相違に起因する薄膜トランジスタのチャネルにおける電子移動度の相違の説明図である。
【図１９】レーザ光の照射装置の一例を説明する構成図である。
【図２０】仮想タイルのレイアウトの一例を説明する平面図である。
【図２１】図１９の照射装置を用いたレーザ照射プロセス例の説明図である。
【図２２】多面取りの大サイズ素材絶縁基板上における各個別の絶縁基板に対する略帯状結晶シリコン膜ＳＰＳＩの仮想タイル形成操作の説明図である。
【図２３】図２２で形成した仮想タイルの位置の一例を説明する一個のアクティブ・マトリクス基板の平面図である。
【図２４】仮想タイルの他の配列を説明する図２３（ｂ）と同様の拡大図である。
【図２５】仮想タイルの位置の他例を説明する一個のアクティブ・マトリクス基板の平面図である。
【図２６】仮想タイルの位置のさらに他例を説明する一個のアクティブ・マトリクス基板の平面図である。
【図２７】アクティブ・マトリクス基板への位置決め用のマーク付けとこのマークをターゲットとした連続パルスレーザの照射プロセスの第１例の説明図である。
【図２８】アクティブ・マトリクス基板ＳＵＢ１への位置決め用のマーク付けとこのマークをターゲットとした連続パルスレーザの照射プロセスの第２例の説明図である。
【図２９】アクティブ・マトリクス基板ＳＵＢ１への位置決め用のマーク付けとこのマークをターゲットとした連続パルスレーザの照射プロセスの第３例の説明図である。
【図３０】本発明の画像表示装置の第１例としての液晶表示装置の構成を説明する展開斜視図である。
【図３１】図３０のＺ−Ｚ線方向で切断した断面図である。
【図３２】本発明の画像表示装置の第２例としての有機ＥＬ表示装置の構成例を説明する展開斜視図である。
【図３３】図３２に示された構成要素を一体化した有機ＥＬ表示装置の平面図である。
【図３４】一般的なエキシマパルスレーザ光照射を走査することによるアモルファスシリコン膜の結晶化方法の説明図である。
【図３５】図３４におけるレーザ光照射部の部分平面図と薄膜トランジスタ部の構成例を説明する要部平面図である。
【符号の説明】
ＳＵＢ１・・・・アクティブ・マトリクス基板、ＰＡＲ・・・・画素領域、ＤＡＲ１、ＤＡＲ２、ＤＡＲ３・・・・駆動回路領域、ＤＤＲ１、ＤＤＲ２、・・・・・ＤＤＲｎ−１、ＤＤＲｎ・・・・データ駆動回路、ＧＤＲ１、ＧＤＲ２・・・・走査回路、ＳＵＢ２・・・・カラーフィルタ基板、ＣＰＡＤＱ・・・・パッド、ＨＳＲ・・・・水平シフトレジスタ、ＬＴ１・・・・第１ラッチ回路、ＬＴＳ・・・・第２ラッチ回路、ＤＡＣ・・・・デジタル−アナログ変換器、ＢＡ・・・・バッファ回路、ＳＡＭＰ・・・・サンプリング回路、ＶＳＲ・・・・垂直シフトレジスタ、Ｒ１，Ｇ１，Ｂ１，Ｒ２，Ｇ２，Ｂ２・・・・信号線、ＴＬ・・・・仮想タイル、ＥＬＡ・・・・エキシマレーザ光、ＳＸＬ・・・・パルス変調レーザ光あるいは擬似ＣＷレーザ光、ＳＰＳＩ・・・・略帯状結晶シリコン膜の不連続改質領域（仮想タイルのシリコン膜）、ＡＳＩ・・・・アモルファスシリコン膜、ＰＳＩ・・・・ポリシリコン膜。
【発明の属する技術分野】
本発明は、画像表示装置に係り、特に絶縁基板上に形成された半導体膜の結晶構造をレーザ光で改質し、改質された半導体膜に駆動回路のアクティブ素子を形成した画像表示装置の製造方法に関する。
【０００２】
【従来の技術】
マトリクス配列された画素の駆動素子として薄膜トランジスタ等のアクティブ素子を用いたアクティブ・マトリクス型表示装置（またはアクティブ・マトリクス型駆動方式の画像表示装置、あるいは単にディスプレイ装置とも称する）が広く使用されている。この種の画像表示装置の多くは、半導体膜としてシリコン膜を用いて形成された薄膜トランジスタ（ＴＦＴ）等のアクティブ素子で構成された多数の画素回路と駆動回路とを絶縁基板上に配置することで良質の画像を表示することができる。ここでは、上記アクティブ素子として、その典型例である薄膜トランジスタを例として説明する。
【０００３】
半導体膜としてこれまで一般的に用いられてきた非晶質シリコン半導体膜（アモルファスシリコン半導体膜）を用いた薄膜トランジスタでは、そのキャリア（電子またはホール）移動度に代表される薄膜トランジスタの性能に限界があるために、高速、高機能が要求される回路を構成することは困難であった。より優れた画像品質を提供するのに必要な高移動度の薄膜トランジスタの実現にはアモルファスシリコン膜（以下、非晶質シリコン膜とも称する）をあらかじめポリシリコン膜（以下、多結晶シリコン膜とも称する）に改質（結晶化）し、ポリシリコン膜を用いて薄膜トランジスタを形成するのが有効である。この改質のためにはエキシマレーザ光等のレーザ光を照射してアモルファスシリコン膜をアニールする手法が用いられている。
【０００４】
この種のレーザアニールに関する手法については例えば、Ｔ．Ｃ．Ａｎｇｅｌｉｓ ｅｔ ａｌ；Ｅｆｆｅｃｔ ｏｆ Ｅｘｃｉｍｅｒ Ｌａｓｅｒ Ａｎｎｅａｌｉｎｇ ｏｎ ｔｈｅ Ｓｔｒｕｃｔｕｒａｌ ａｎｄ Ｅｌｅｃｔｒｉｃａｌ Ｐｒｏｐｅｒｔｉｅｓ ｏｆ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ Ｔｈｉｎ−Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ， Ｊ． Ａｐｐｌ． Ｐｈｙ．， Ｖｏｌ．８６， ｐｐ４６００−４６０６，１９９９ あるいは Ｈ． Ｋｕｒｉｙａｍａ ｅｔ ａｌ； Ｌａｔｅｒａｌ Ｇｒａｉｎ Ｇｒｏｗｔｈｏｆ Ｐｏｌｙ−Ｓｉ Ｆｉｌｍｓ ｗｉｔｈ ａ Ｓｐｅｃｉｆｉｃ Ｏｒｉｅｎｔａｔｉｏｎ ｂｙ ａｎ Ｅｘｉｍｅｒ Ｌａｓｅｒ Ａｎｎｅａｌｉｎｇ Ｍｅｔｈｏｄ， Ｊｐｎ． Ｊ． Ａｐｐｌ． Ｐｈｙ．， Ｖｏｌ．３２， ｐｐ６１９０−６１９５，１９９３ あるいは Ｋ．Ｓｕｚｕｋｉ ｅｔ ａｌ； Ｃｏｒｒｅｌａｔｉｏｎ ｂｅｔｗｅｅｎ Ｐｏｗｅｒ Ｄｅｎｓｉｔｙ Ｆｌｕｃｔｕａｔｉｏｎ ａｎｄ Ｇｒａｉｎ Ｓｉｚｅ Ｄｉｓｔｒｉｂｕｔｉｏｎ ｏｆ Ｌａｓｅｒ ａｎｎｅａｌｅｄ Ｐｏｌｙ−Ｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ， ＳＰＩＥ Ｃｏｎｆｅｒｅｎｃｅ， Ｖｏｌ．３６１８， ｐｐ３１０−３１９， １９９９ などに詳細に述べられている。
【０００５】
エキシマレーザ光照射を使用するアモルファスシリコン膜の結晶化による改質方法を図３４で説明する。図３４は最も一般的なエキシマパルスレーザ光照射を走査することによるアモルファスシリコン膜の結晶化方法の説明図であり、図３４（ａ）は照射される半導体層を形成した絶縁基板の構成、同（ｂ）はレーザ光の照射で改質される状態を示す。この絶縁基板にはガラスやセラミックスが用いられる。
【０００６】
図３４において、絶縁基板ＳＵＢ上に下地膜（ＳｉＮ等、図示せず）を介して堆積したアモルファスシリコン膜ＡＳＩに幅が数ｎｍ乃至数１００ｎｍ程度の線状のエキシマレーザ光ＥＬＡを照射し、矢印で示したように一方向（ｘ方向）に沿って１乃至数パルス毎に照射位置を移動する走査を行うことによりアモルファスシリコン膜ＡＳＩをアニールし、絶縁基板ＳＵＢ全体のアモルファスシリコン膜ＡＳＩをポリシリコン膜ＰＳＩに改質する。この方法で改質したポリシリコン膜ＰＳＩにエッチング、配線形成、イオン打ち込み等の種々の加工を施して、各々の画素部あるいは駆動部に薄膜トランジスタ等のアクティブ素子を有する回路を形成する。この絶縁基板を用いて液晶表示装置や有機ＥＬ表示装置等のアクティブ・マトリクス方式の画像表示装置を製造する。
【０００７】
図３５は図３４におけるレーザ光照射部の部分平面図と薄膜トランジスタ部の構成例を説明する要部平面図である。図３５（ａ）に示したように、レーザ光照射部には０．０５乃至０．５μｍ程度の結晶化した多数のシリコン粒子（多結晶シリコン）ＰＳＩが面内均一に成長する。各シリコン粒子（すなわちシリコン結晶）の粒界の殆どはそれぞれが自身で閉じている（全方向に隣接するシリコン粒子の間に粒界が存在する）。図３５（ａ）に□で囲んだ部分を個々の薄膜トランジスタ等のアクティブ素子のための半導体膜となるトランジスタ部ＴＲＡとなる。従来のシリコン膜の改質はこのような結晶化を意味している。
【０００８】
上記の改質されたシリコン膜（ポリシリコン膜ＰＳＩ）を利用して画素回路を形成するには図３５（ｂ）に示すように結晶化したシリコンの一部をトランジスタ部として利用するために、図３５（ａ）のトランジスタ部ＴＲＡとなる部分を除く不要部をエッチングで除去してシリコン膜の島（アイランド）を形成し、このアイランドＰＳＩ−Ｌ上にゲート絶縁膜（図示せず）、ゲート電極ＧＴ、ソース電極ＳＤ１、ドレイン電極ＳＤ２を配置して薄膜トランジスタを製造するのである。
【０００９】
【発明が解決しようとする課題】
上記の従来技術においては、絶縁基板上に改質したポリシリコン膜で薄膜トランジスタを形成して動作性能のよい薄膜トランジスタ等のアクティブ素子を配置するものであるが、前記したように、ポリシリコン膜の結晶を用いた例えば薄膜トランジスタのチャネルにおけるキャリア移動度（電子移動度あるいはホール移動度、以下では単に電子移動度とも称する）には限界がある。すなわち、エキシマレーザ光の照射で結晶化したポリシリコン膜の結晶の粒界は前記図３４に示したように粒状をなす個々の結晶毎に閉じており、ソース電極とドレイン電極の間のチャネルにおけるキャリアの更に大きな移動度を実現するには限界がある。近年の高精細化に伴って駆動回路の回路密度も稠密となっている。このような駆動回路における回路密度が極めて大きい薄膜トランジスタ等のアクティブ素子には、さらに大きなキャリア移動度が要求される。
【００１０】
本発明の目的は、マトリクス状に配置された画素部を駆動するための駆動素子に高速の移動度で動作する高性能の薄膜トランジスタ回路等を有するアクティブ・マトリクス基板を備えた画像表示装置の製造方法を提供することにある。なお、本発明は、画像表示装置のための絶縁基板に形成されたポリシコン半導体膜の改質に限るものではなく、他の基板例えばシリコンウエハ上に形成された同様の半導体膜の改質等にも同様に適用できる。
【００１１】
【課題を解決するための手段】
上記の課題を解決するための手段として、本発明は 絶縁基板の全域に形成されたアモルファスシリコン膜の全面にエキシマレーザ光を照射してポリシリコン膜に改質し、あるいはポリシリコン膜を形成した絶縁基板を作成し、この絶縁基板の画素領域の周辺に配置される駆動回路領域のポリシリコン膜に固体レーザを用いたパルス変調レーザ光あるいは擬似ＣＷレーザ光を選択的に照射しながら所定の方向に走査して、当該走査方向に成長した結晶が連続した粒界を持つ如く結晶サイズが大きく改質された略帯状結晶シリコン膜の不連続改質領域を形成する。
【００１２】
不連続改質領域は概して矩形状とし、この矩形状の不連続改質領域内に駆動回路等の所要の回路を作り込む際に、当該回路を構成する薄膜トランジスタ等のアクティブ素子のチャネル方向が前記略帯状結晶シリコン膜の粒界方向に略並行となるようにする。なお、本発明では、上記のパルス変調レーザ光の照射で略帯状結晶シリコン膜の不連続改質領域を作成する手法をＳＥＬＡＸ（Ｓｅｌｅｃｔｉｖｅｌｙ Ｅｎｌａｒｇｉｎｇ Ｌａｓｅｒ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）と称する。
【００１３】
また、本発明による画像表示装置の製造では、好ましくは、往復動作を用いて駆動回路部のポリシリコン膜に選択的にレーザビーム（以下、レーザ光、あるいは単にレーザとも称する）を照射する上記ＳＥＬＡＸ処理により、上記略帯状結晶シリコン膜の不連続改質領域を形成する。この不連続改質領域は駆動回路領域の全領域に形成することもできるが、当該駆動回路の回路密度等を考慮した必要な領域に略矩形状に形成するのが推奨される。特に、略矩形状の不連続改質領域を駆動回路領域の上記必要な領域に主としてに配列して形成することにより、レーザ光照射処理の効率と個々の略帯状結晶シリコン膜の膜質を全ての不連続改質領域で均一化できる。
【００１４】
本発明による略帯状結晶シリコン膜は、レーザ光の走査方向と直角方向を幅とし、上記走査方向を長さとしたとき、例えば、幅が０．１μｍ乃至１０μｍ、長さが１μｍ乃至１００μｍ程度の単結晶の集合体である。このような略帯状結晶シリコン膜を用いることで良好なキャリア移動度を確保できる。その値は、電子移動度としておよそ３００ｃｍ２ ／Ｖ・ｓ以上、望ましくは５００ｃｍ２ ／Ｖ・ｓ以上にもなる。
【００１５】
一方、従来のエキシマレーザを用いたシリコン膜の改質では、レーザ光照射部には０．０５μｍ乃至０．５μｍ程度の結晶化した多数のシリコン粒子（ポリシリコン）がランダムに成長する。このようなポリシリコン膜の電子移動度としてはおよそ２００ｃｍ２ ／Ｖ・ｓ以下、平均的には１２０ｃｍ２ ／Ｖ・ｓ程度である。これは、アモルファスシリコン膜の電子移動度である１ｃｍ２ ／Ｖ・ｓ以下に比べれば性能は向上しているが、本発明の略帯状結晶シリコン膜からなる不連続改質領域は上記の電子移動度よりもさらに高速の電子移動度を有する。
【００１６】
本発明による画像表示装置を構成する絶縁基板の画素領域に有するシリコン膜はＣＶＤ法あるいはスパッタ法で形成されたアモルファスシリコン膜をエキシマレーザ光の照射で改質したポリシリコン膜であり、駆動回路領域に有するシリコン膜はポリシリコン膜に固体レーザを用いたパルス変調レーザ光あるいは擬似ＣＷレーザ光の照射でさらに結晶構造が改質された略帯状結晶シリコン膜である。なお、ここで言うパルス変調とは、パルスの幅あるいはパルスとパルスの間隔、もしくはこれら両者を変化させる変調方法を意味する。具体的には、ＣＷ（連続発振）レーザを電気光学変調（Ｅｌｅｃｔｒｏ−Ｏｐｔｉｃ変調：ＥＯ変調）することでこのような変調パルスを得ることができる。
【００１７】
本発明では絶縁基板上の駆動回路領域のポリシリコン膜に選択的にパルス変調レーザ光を走査しながら照射することで、選択的に照射される領域、すなわち略帯状結晶シリコン膜に改質された領域が絶縁基板面に沿って略矩形状の配列に形成される。以下、この略矩形状の領域を仮想タイルとも称する。なお、上記の仮想タイルと当該仮想タイルを構成する個々の改質領域は、その後に形成される回路部分に対応させて複数個ごとにブロック化して配列される。このような仮想タイルを採用することで、前記した効果に加えて薄膜トランジスタ等を形成する過程でエッチングで除去される半導体膜の領域にはレーザ光を照射する必要がなくなり、不要な作業を大幅に低減できる。
【００１８】
本発明でアモルファスシリコン膜をポリシリコン膜に改質する場合に使用するエキシマレーザ、または発振波長２００ｎｍ乃至１２００ｎｍの連続発振固体レーザ、あるいは同周波数範囲の固体パルスレーザであることが好ましい。連続発振レーザ光はアニール対象であるアモルファスシリコンに対して吸収のある波長、即ち紫外波長から可視波長が望ましく、より具体的にはＡｒレーザ、Ｎｄ：ＹＡＧレーザ、Ｎｄ：ＹＶＯ４レーザ、Ｎｄ：ＹＬＦレーザの第二高調波及び第三高調波又は第四高調波などが適用可能である。しかし、出力の大きさ及び安定性を考慮すると、ＬＤ（レーザダイオード）励起Ｎｄ：ＹＡＧレーザの第二高調波（波長５３２ｎｍ）あるいはＮｄ：ＹＶＯ４レーザの第二高調波（波長５３２ｎｍ）が最も望ましい。かかる波長の上、下限はシリコン膜の光吸収が効率よく生じる範囲と経済的に入手できる安定なレーザ光源の兼ね合いから定まるものである。なおこのポリシリコン膜は、膜の成膜の段階で形成することもできる。例えば、ｃａｔ−ＣＶＤ（カタリティック ベーパー デポジッション）法で直に基板あるいは下地上に形成することができる。
【００１９】
本発明の固体レーザはシリコン膜に吸収するレーザ光を安定に供給できるとともに、ガスレーザに特有なガス交換作業や発信部の劣化等の経済負担が少ないのが特徴であり、経済的にシリコン膜を改質する手段として好ましい。しかし、本発明では該レーザが波長１５０ｎｍ乃至４００ｎｍのエキシマレーザであることを積極的に排除するものではない。
【００２０】
本発明でポリシリコン膜を略帯状結晶シリコン膜に改質するために使用するレーザは発振波長２００ｎｍ乃至１２００ｎｍの連続発振固体レーザあるいはパルス変調固体レーザ、若しくは擬似ＣＷ固体レーザ（擬似連続発振固体レーザ）であることが好ましい。擬似ＣＷ固体レーザは、高い周波数のパルスレーザを擬似連続発振レーザと看做し、所謂モードロック技術を用いることで、波長がＵＶ領域であっても、周波数１００ＭＨｚ以上のパルスレーザを得ることができる。照射レーザが短パルスであっても、シリコンの凝固時間（＜１００ｎｓ）以内に次のパルスが照射されると、シリコン膜は固化することなく溶解時間を延長することができるので擬似的なＣＷと見なすことができる。また、電気光学変調（Ｅｌｅｃｔｒｏ−Ｏｐｔｉｃ変調：ＥＯ変調）と組み合わせることで、高効率でレーザエネルギーを吸収させ、レーザ光の走査方向に長さを制御した多結晶シリコン膜（略帯状結晶シリコン膜）を得ることができる。
【００２１】
本発明ではレーザ光を光学的に調整し、強度の空間分布を均一化したうえでレンズ系を用いて集光して照射するのが望ましい。本発明ではレーザ光を断続的走査で照射する時の照射幅は駆動回路領域に必要な領域の幅とそのピッチに占める割合の両者から経済性を勘案して定められる。前記仮想タイル形状を形成する照射部の幅と長さは適用回路のサイズ、集積度等を勘案して定める。本発明は、レーザ光を移動させて絶縁基板上を走査するものに限らず、絶縁基板をＸ−Ｙステージに載置し、このＸ−Ｙステージの移動に同期してレーザ光の照射を断続的に行うようにしてもよい。
【００２２】
本発明では、連続パルスレーザ光照射を５０ｍｍ／ｓ乃至３０００ｍｍ／ｓの速度で走査するのが望ましい。この走査速度の下限は絶縁基板内の駆動回路領域を走査するのに要する時間と経済負担の兼ね合いから定められる。なお、照射速度の上限は走査に用いる機械設備の能力から制限されるものである。
【００２３】
本発明では該レーザ照射がレーザ光を光学系で収束したビームを用いて走査する。このとき、単一のレーザ光を単一のビームに収束する光学系を使用してもよい。しかし、単一のレーザ光を複数に分割して照射することにより、複数の画素部の列に同時走査で照射することで大形サイズの基板を短時間で処理する場合には等に好適であり、レーザ光の照射の効率を著しく向上させることが可能となる。また、本発明では該レーザ光照射が複数のレーザ発振機を並列動作させてもよく、この方法の採用も大形サイズの基板を短時間で処理する場合には特に好ましい。
【００２４】
さらに本発明では、略帯状結晶に改質されたシリコン膜で形成されるアクティブ素子回路が一般的なトップゲート型薄膜トランジスタ回路に限定されることなく、ボトムゲート型薄膜トランジスタ回路とすることも可能である。ＮチャンネルＭＩＳもしくはＰチャンネルＭＩＳのみの単チャンネル回路を必要とする場合には製造工程の簡略化からボトムゲート型がむしろ好ましい場合もある。このような場合には、ゲート配線上に絶縁膜を介したシリコン膜をレーザ照射で略帯状結晶シリコン膜に改質するので、ゲート配線材料には高融点金属の採用が好ましく、タングステン（Ｗ）もしくはモリブデン（Ｍｏ）を主成分とするゲート配線材料の使用が好ましい。
【００２５】
本発明の駆動回路の薄膜トランジスタ等の半導体構造を有する絶縁基板をアクティブ・マトリクス基板として使用することで、優れた画質の液晶表示装置を安価に提供できる。また、本発明のアクティブ・マトリクス基板を使用することで優れた画質の有機ＥＬ表示装置をも安価に提供できる。さらに本発明では、液晶表示装置、有機ＥＬ表示装置にとどまることなく、同様の半導体構造を駆動回路に有する他の方式のアクティブ・マトリクス型画像表示装置、さらには半導体ウエハ上に作り込む各種の半導体装置にも適用可能である。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について、実施例の図面を参照して詳細に説明する。
【００２７】
図１は本発明による製造方法を適用して製造した画像表示装置の一例としての液晶表示装置を模式的に説明するための平面図である。図１における参照符号ＳＵＢ１はアクティブ・マトリクス基板、またＳＵＢ２はアクティブ・マトリクス基板ＳＵＢ１に貼り合わせたカラーフィルタ基板であり、液晶層を介して貼り合わせた端部を仮想線で示す。なお、カラーフィルタ基板ＳＵＢ２の内面にはカラーフィルタ、あるいは共通電極が形成されているが、図１では図示を省略してある。なお、以下では上記のようなカラーフィルタ基板を用いた液晶表示装置を例として説明するが、アクティブ・マトリクス基板側にカラーフィルタを形成した形式の液晶表示装置にも同様に適用できる。
【００２８】
アクティブ・マトリクス基板ＳＵＢ１は、その中央の大部分に画素領域ＰＡＲを有し、画素領域ＰＡＲの外側で画素領域ＰＡＲに形成された多数の画素に駆動信号を供給する回路を形成した駆動回路領域ＤＡＲ１、ＤＡＲ２、ＤＡＲ３を有する。本実施例では、アクティブ・マトリクス基板ＳＵＢ１の一方の長辺（図１の上辺）に画素に対して表示データを供給するデータ駆動回路ＤＤＲ１、ＤＤＲ２、・・・・・ＤＤＲｎ−１、ＤＤＲｎを形成した駆動回路領域ＤＡＲ１が配置されている。また、駆動回路領域ＤＡＲ１に隣接する両辺（図１の左右辺）には走査回路ＧＤＲ１、ＧＤＲ２を有する駆動回路領域ＤＡＲ２がそれぞれ配置されている。また、アクティブ・マトリクス基板ＳＵＢ１の他方の長辺（図１の下辺）には所謂プリチャージ回路を有する駆動回路領域ＤＡＲ３が配置されている。
【００２９】
アクティブ・マトリクス基板ＳＵＢ１とカラーフィルタ基板ＳＵＢ２とが重畳する四隅にはアクティブ・マトリクス基板ＳＵＢ１側からカラーフィルタ基板ＳＵＢ２の共通電極に共通電極電位を供給するためのパッドＣＰＡＤを有する。このパッドＣＰＡＤは必ずしも四隅に設ける必要はなく、何れかの一隅、または何れかの二隅あるいは三隅に設けてもよい。
【００３０】
アクティブ・マトリクス基板ＳＵＢ１の上記一方の長辺のカラーフィルタ基板ＳＵＢ２と重畳しない端縁には、データ駆動回路ＤＤＲ（ＤＤＲ１、ＤＤＲ２、・・・・・ＤＤＲｎ−１、ＤＤＲｎ）の入力端子ＤＴＭ（ＤＴＭ１、ＤＴＭ２、・・・ＤＴＭｎ−１、ＤＴＭｎ）および走査回路ＧＤＲ（ＧＤＲ１、ＧＤＲ２）の入力端子ＧＴＭ（ＧＴＭ１、ＧＴＭ２）が形成されている。画素領域ＰＡＲにマトリクス配列される画素は、データ駆動回路ＤＤＲか延びるデータ線ＤＬと走査回路ＧＤＲから延びるゲート線ＧＬの交差部に設けられる。この画素は薄膜トランジスタＴＦＴと画素電極ＰＸで構成される。
【００３１】
このような構成において、走査回路ＧＤＲ（ＧＤＲ１、ＧＤＲ２）で選択されたゲート線ＧＬに接続した薄膜トランジスタＴＦＴがオンとなり、データ駆動回路ＤＤＲ（ＤＤＲ１、ＤＤＲ２、・・・・・ＤＤＲｎ−１、ＤＤＲｎ）から延びるデータ線ＤＬを介して供給される表示データ電圧が画素電極ＰＸに印加され、カラーフィルタ基板ＳＵＢ２側に有する共通電極との間に電界が発生する。この電界によって当該画素部分の液晶層の液晶配向方向が変調されて画素を表示する。
【００３２】
なお、図１に示した液晶表示装置では、走査回路ＧＤＲを二系統のＧＤＲ１とＧＤＲ２に分け、それらをアクティブ・マトリクス基板ＳＵＢ１の左右に配置し、各走査回路ＧＤＲ１とＧＤＲ２から延びるそれぞれのゲート線ＧＬを交互に櫛歯状に配置してある。しかし、これに限らず、走査回路ＧＤＲを一個とし、アクティブ・マトリクス基板ＳＵＢ１の左右何れかの一辺に配置することもできる。後述の説明中では、上記のように走査回路ＧＤＲを一個としたものを例として説明している。本発明は、上記した駆動回路領域ＤＡＲ１、ＤＡＲ２、ＤＡＲ３の全てに適用できるが、回路構成が最も精細な駆動回路領域ＤＡＲ１に主として適用される。
【００３３】
図２は図１におけるデータ駆動回路部分の回路構成例を説明するブロック図である。図２において、参照符号ＰＡＲは画素領域を示す。画素領域には前記した画素ＰＸが水平（ｘ）方向と垂直（ｙ）方向とにマトリクス状に配列されている（画素を画素電極ＰＸで示す）。また、参照符号ＤＤＲはデータ駆動回路である。データ駆動回路ＤＤＲは水平シフトレジスタＨＳＲ、ラッチ回路ＬＴＦからなる第１ラッチ回路ＬＴ１、ラッチ回路ＬＴＳからなる第２ラッチ回路ＬＴ２、デジタル−アナログ変換回路Ｄ／Ａからなるデジタル−アナログ変換器ＤＡＣ、バッファ回路ＢＡ、サンプリングスイッチＳＳＷからなるサンプリング回路ＳＡＭＰ、垂直シフトレジスタＶＳＲから構成される。
【００３４】
図示しない信号源から入力端子ＤＴＭを介して入力する各種のクロック信号ＣＬは水平シフトレジスタＨＳＲに入り、データ駆動回路ＤＤＲ（ＤＤＲ１、ＤＤＲ２、・・・・・ＤＤＲｎ−１、ＤＤＲｎ）を横断して順次転送される。また、表示データＤＡＴＡはデータラインＤＡＴＡ−Ｌから第１ラッチ回路ＬＴ１にラッチされる。第１ラッチ回路ＬＴ１にラッチされた表示データはラッチコントロールラインに印加されるラッチコントロール信号で第２ラッチ回路ＬＴ２にラッチされる。第２ラッチ回路ＬＴ２にラッチされた表示データはデジタル−アナログ変換器ＤＡＣ、バッファ回路ＢＡ、サンプリング回路ＳＡＭＰを通って画素領域ＰＡＲにおける垂直シフトレジスタＶＳＲで選択されたゲート線に接続した画素ＰＸに供給される。
【００３５】
本実施例では、データ駆動回路ＤＤＲの部分にパルス変調レーザ光の走査による選択的な照射で当該走査方向に連続した粒界を持つ如く改質された略帯状結晶シリコン膜の不連続改質領域を適用するものである。この不連続改質領域を適用する範囲を参照符号ＳＸで示す。範囲ＳＸの全てに不連続改質領域を設けることが理想的である。しかし、スループット等の生産効率を考慮して、その一部の回路に不連続改質を施してもよい。この不連続改質領域を参照符号ＴＬで示す。ここでは、不連続改質領域ＳＸ内のサンプリングスイッチＳＳＷを構成する回路部分のシリコン膜を矩形状に改質する場合を例として説明する。以下、このような不連続改質を施した矩形状の領域を便宜上仮想タイルとも称する。仮想タイルの大きさは作り込む回路規模に対応した大きさ、あるいは複数の回路を作り込む大きさに設定される。
【００３６】
図３は図２におけるサンプリング回路を構成するサンプリングスイッチ部分の構成図である。各サンプリングスイッチＳＳＷは図２のｘ方向に一列に配列された仮想タイルＴＬのそれぞれの中に形成されている。サンプリングスイッチＳＳＷはアナログスイッチで構成され、その回路構成はデータ駆動回路ＤＤＲの他の構成部分に比べて精細であり、密に並んでいる。このサンプリングスイッチＳＳＷを構成する薄膜トランジスタは電子の移動度が大きい不連続改質領域に形成されるので、他の回路よりも高精細に形成できる。信号線Ｒ１，Ｇ１，Ｂ１，Ｒ２，Ｇ２，Ｂ２は、画素領域では画素ピッチで配列されるため、サンプリングスイッチＳＳＷの出力端では、その出力線（信号線）の間隔が狭く、画素領域側で間隔が広い配線パターンとなる。
【００３７】
なお、バッファ回路ＢＦは水平シフトレジスタＨＳＲから入力する表示データと、この信号を反転した信号を３本ずつ、さらに２画素分の計１２本を出力する。ここでは、一段の水平シフトレジスタＨＳＲで２画素ずつ処理する場合を示す。各画素の各色カラーデータ（ビデオ信号）が極性の反転したものが対になっている。サンプリングスイッチＳＳＷは、各画素のどちらの極性の信号を送るかを決める。図２に示されたように、サンプリングスイッチＳＳＷの構造上、隣接した画素の極性は常に反転する。図３におけるＲ１は画素１（赤）の信号線、Ｇ１は画素１（緑）の信号線、Ｂ１は画素１（青）の信号線、Ｒ２は画素２（赤）の信号線、Ｇ２は画素２（緑）の信号線、Ｂ２は画素２（青）の信号線である。
【００３８】
図４は図３に示した仮想タイル部分に形成されるサンプリングスイッチ回路の一つの構成を説明する拡大平面図、図５は図４の要部をさらに拡大して略帯状結晶シリコン膜の結晶方向を示す薄膜トランジスタ（ＴＦＴ）のチャネル部の模式図である。仮想タイルＴＬはパルス変調レーザ光の走査方向ｘ（あるいは−ｘ）方向の走査で改質されている。仮想タイルＴＬ中の参照符号ＬＤ−Ｐで示した部分はＰ型ＴＦＴが形成されるシリコンアイランド、ＬＤ−Ｎで示した部分はＮ型ＴＦＴが形成されるシリコンアイランドである。
【００３９】
図５に示したように、シリコンアイランドＬＤ−ＰおよびＬＤ−Ｎの略帯状結晶シリコン膜の単結晶間に存在する粒界ＣＢは結晶方向ＣＧＲに略同一方向となるように存在する。この結晶方向ＣＧＲと対向する位置にソース電極ＳＤ１とドレイン電極ＳＤ２がそれぞれ形成される。ソース電極ＳＤ１とドレイン電極ＳＤ２の間に流れる電流（チャネル電流）Ｉｃｈの方向が結晶方向ＣＧＲと略平行する方向に設定される。このように、結晶方向ＣＧＲと電流Ｉｃｈの方向を同一とすることにより、チャネルにおける電子の移動度を大きくすることができる。
【００４０】
図６は図４に示した１つの仮想タイルにおけるＢ部分の拡大平面図、図７は図６のＣ−Ｃ’線に沿った断面図である。また、図８は図６の動作を説明するタイミング図である。図６と図７の構成と動作を図７および図２を参照して説明する。図６において、参照符号ＮＴ１とＮＴ２はＮ型薄膜トランジスタ、ＰＴ１とＰＴ２はＰ型薄膜トランジスタ、ＳＲ１＋，ＳＲ１−，ＳＲ２＋，ＳＲ２−はバッファＢＡを介して送られてきた水平シフトレジスタＨＳＲからの信号線、ＶＲ＋，ＶＲ−は赤のデータ信号（赤のビデオ信号）を示す。図７の参照符号ＳＵＢ１はアクティブ・マトリクス基板、ＮＣはＮ型チャネル、ＰＣはＰ型チャネル、ＧＩはゲート絶縁膜、Ｌ１は層間絶縁膜、ＰＡＳＳは絶縁保護膜を示す。
【００４１】
図８の時刻１で信号線ＳＲ１＋には“１”が、信号線ＳＲ１−には“−１”が出力され、時刻２で信号線ＳＲ２−には“−１”が、信号線ＳＲ２＋には“１”が出力される。また、赤のデータ信号ＶＲ＋は時刻１で画素１の信号（極性＋）が、時刻２で画素２の信号（極性＋）を出力する。同様に、赤のデータ信号ＶＲ−は時刻１で画素２の信号（極性−）が、時刻２で画素１の信号（極性−）を出力する。Ｎ型薄膜トランジスタＮＴ１は時刻１にオンとなって赤のデータ信号ＶＲ＋を信号線Ｒ１に出力する。Ｐ型薄膜トランジスタＰＴ１は時刻２にオンとなって赤のデータ信号ＶＲ−を信号線Ｒ１に出力する。
【００４２】
そして、Ｎ型薄膜トランジスタＮＴ２は時刻２にオンとなって赤のデータ信号ＶＲ＋を信号線Ｒ２に出力し、Ｐ型薄膜トランジスタＰＴ２は時刻１にオンとなって赤のデータ信号ＶＲ−を信号線Ｒ２に出力する。これにより、信号線Ｒ１は時刻１に極性＋のデータ（画素信号）を、時刻２に極性−のデータ（画素信号）を出力する。また、信号線Ｒ２は時刻１に極性−のデータ（画素信号）を、時刻１に極性＋のデータ（画素信号）を出力する。
【００４３】
以上説明した実施例では、略帯状結晶シリコン膜の仮想タイルＴＬをサンプリング回路ＳＡＭＰを構成するサンプリングスイッチＳＳＷの回路形成部分毎に設定した。前記したように、サンプリングスイッチＳＳＷはアナログスイッチで構成され、回路構成が複雑で特に精細度が要求される部分である。この回路部分に仮想タイルＴＬで示される略帯状結晶シリコン膜を設けて薄膜トランジスタを形成することで、電子移動度が大で精細度を向上させた回路を実現することが可能となる。その結果、高速の画像表示を実現できる。なお、仮想タイルを設定する箇所は上記したサンプリング回路ＳＡＭＰのみに限らず、図２に示した範囲ＳＸの適宜の回路形成部分にも適用することができる。
【００４４】
図９は本発明による画像表示装置を液晶表示装置に適用した他の実施例を模式的に説明するための図２と同様のブロック図である。本実施例は、仮想タイルＴＬを第１のラッチ回路ＬＴ１と第２のラッチ回路ＬＴ２の部分、デジタル−アナログ変換器ＤＡＣとバッファ回路ＢＡの部分に形成した。このように、本実施例では、仮想タイルＴＬをｘ方向に平行な２列以上に形成したものである。他の構成は図２と同様なので重複する説明は省略する。なお、ここでも、説明を容易にするため、仮想タイルＴＬのそれぞれを大まかな範囲で示してあるが、それぞれの仮想タイルＴＬは適用する回路規模に応じた適宜の大きさをもつ複数の仮想タイルをブロック化した集合体とする場合も含む。
【００４５】
これらの回路部分に仮想タイルＴＬで示される略帯状結晶シリコン膜を設けることで、電子移動度が大で精細度を向上することが可能となる。その結果、高速で高精細の画像表示を実現できる。なお、仮想タイルを設定する箇所は上記の部分に限るものではなく、図２と同様にサンプリング回路ＳＡＭＰも含めることもできる。また、仮想タイルＴＬを第１のラッチ回路ＬＴ１、第２のラッチ回路ＬＴ２、デジタル−アナログ変換器ＤＡＣ、バッファ回路ＢＡのそれぞれ、あるいは適宜に組合せた回路を含む種々のサイズに設定してもよい。
【００４６】
上記した各実施例で説明した仮想タイルの大きさや配列、個々の改質領域の大きさや配列は、それぞれの適用回路の薄膜トランジスタの作り込みパターンを考慮して決定すればよく、例えば千鳥状の配列等も可能であり、また必ずしも規則的配列にこだわる必要はない。
【００４７】
以上の実施例では、データ側の駆動回路を形成する駆動回路領域ＤＡＲ１に略帯状結晶シリコン膜の不連続改質領域（仮想タイル）を適用しているが、本発明はこれに限らず、走査駆動回路領域ＤＡＲ２、あるいはプリチャージ回路を有する駆動回路領域ＤＡＲ３に対しても同様に適用可能である。
【００４８】
このように、上記各実施例の構成によれば、マトリクス状に配置された画素部を駆動するための駆動回路に高速の移動度で動作する高性能の薄膜トランジスタ回路を有するアクティブ・マトリクス基板を備えた画像表示装置を製造することができ、高品質の画像表示装置を得ることができる。
【００４９】
次に、本発明の画像表示装置の製造方法の実施例について図１０乃至図１５を参照して説明する。ここで説明する製造方法はＣＭＯＳの薄膜トランジスタの製造を例としており、Ｎ型薄膜トランジスタは自己整合ＧＯＬＤＤ（Ｇａｔｅ Ｏｖｅｒｌａｐｐｅｄ Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ）、Ｐ型薄膜トランジスタはカウンタードープによって形成する。
【００５０】
図１０乃至図１５は一連の製造プロセスを示し、この一連の製造プロセスを図１０の（Ａ）から図１５の（Ｎ）に従って説明する。先ず、アクティブ・マトリクス基板となる絶縁基板として、厚さが０．３ｍｍ乃至１．０ｍｍ程度で、好ましくは４００°Ｃ乃至６００°Ｃの熱処理で変形や収縮の少ない耐熱性のガラス基板ＳＵＢ１を準備する。好ましくは、このガラス基板ＳＵＢ１の上に熱的、化学的なバリア膜として機能するおよそ約５０ｎｍ厚のＳｉＮ膜および約１００ｎｍ厚のＳｉＯ膜をＣＶＤ法で連続かつ均一に堆積する。このガラス基板ＳＵＢ１上にＣＶＤ等の手段でアモルファスシリコン膜ＡＳＩを形成する。 ・・・・・図１０（Ａ）
【００５１】
次に、エキシマレーザ光ＥＬＡをｘ方向に走査し、アモルファスシリコン膜ＡＳＩを溶解し、結晶化してガラス基板ＳＵＢ１上のアモルファスシリコン膜ＡＳＩ全体を多結晶シリコン膜、すなわちポリシリコン膜ＰＳＩに改質する。 ・・・・・図１０（Ｂ）
【００５２】
なお、エキシマレーザ光ＥＬＡに替えて、他の方法、例えば固体パルスレーザアニールによる結晶化、シリコン膜の形成時にポリシリコン膜となるＣａｔ−ＣＶＤ膜を採用することもできる。
【００５３】
ホトリソグラフィー法あるいはドライエッチング法により、後述するパルス変調レーザ等のレーザ光ＳＸＬ（なお、ここではパルス幅変調レーザを用いるものとして説明する）の照射位置決め等のターゲットとなる位置決めマークＭＫを形成する。 ・・・・・図１０（Ｃ）
【００５４】
マークＭＫを参照しながら、パルス変調レーザ光ＳＸＬをｘ方向に走査しながら所定の領域を選択しながら不連続で照射する。この選択的な照射でポリシリコン膜ＰＳＩを改質し、当該走査方向に連続した粒界を持つ略帯状結晶シリコン膜の不連続改質領域（仮想タイルのシリコン膜）ＳＰＳＩを形成する。このとき、図１の駆動回路領域ＤＡＲ１および／またはＤＡＲ２を走査するレーザ光を駆動回路領域ＤＡＲ３までカバーさせることで、駆動回路領域ＤＡＲ１、ＤＡＲ２の隣接辺にある駆動回路領域ＤＡＲ３にも同時に仮想タイルを形成することができる。 ・・・・・図１１（Ｄ）
【００５５】
ホトリソグラフィー法を用いて略帯状結晶シリコン膜の不連続改質領域（仮想タイルのシリコン膜）ＳＰＳＩを加工し、薄膜トランジスタを作り込むアイランドＳＰＳＩ−Ｌを形成する。 ・・・・・図１１（Ｅ）
【００５６】
不連続改質領域（仮想タイルのシリコン膜）ＳＰＳＩのアイランドＳＰＳＩ−Ｌを覆ってゲート絶縁膜ＧＩを形成する。 ・・・・・図１１（Ｆ）
【００５７】
Ｎ型薄膜トランジスタを形成する領域に閾値を制御するためのインプランテーションＮＥを行う。このとき、Ｐ型薄膜トランジスタを形成する領域をホトレジストＲＮＥで覆う。 ・・・・・図１２（Ｇ）
【００５８】
次に、Ｐ型薄膜トランジスタを形成する領域に閾値を制御するためのインプランテーションＰＥを行う。このとき、Ｐ型薄膜トランジスタを形成する領域をホトレジストＲＰＥで覆う。 ・・・・・図１２（Ｈ）
【００５９】
この上に、スパッタリング法またはＣＶＤ法を用いて薄膜トランジスタのゲート電極となる二層の金属ゲート膜ＧＴ１，ＧＴ２を形成する。 ・・・・・図１２（Ｉ）
【００６０】
金属ゲート膜ＧＴ１，ＧＴ２の形成領域をホトレジストＲＮで覆い、ホトリソグラフィー法により、金属ゲート膜ＧＴ１，ＧＴ２をパターニングする。このとき、ＬＤＤ領域を形成するため、上層の金属ゲート膜ＧＴ２を所要量サイドエッチングし、下層の金属ゲート膜ＧＴ１より後退させる。この状態で、ホトレジストＲＮをマスクとしてＮ型の不純物Ｎをインプランテーションし、Ｎ型薄膜トランジスタのソース・ドレイン領域ＮＳＤを形成する。 ・・・・・図１３（Ｊ）
【００６１】
ホトレジストＲＮを剥離し、金属ゲート膜ＧＴ２をマスクとしてインプランテーションＬＤＤを行い、Ｎ型薄膜トランジスタのＬＤＤ領域ＮＬＤＤを形成する。 ・・・・・図１３（Ｋ）
【００６２】
Ｎ型薄膜トランジスタの形成領域をホトレジストＲＰで覆い、Ｐ型薄膜トランジスタのソース・ドレイン形成領域にＰ型の不純物Ｐをインプランテーションし、Ｐ型薄膜トランジスタのソース・ドレイン領域ＰＳＤを形成する。 ・・・・・図１４（Ｌ）
【００６３】
ホトレジストＲＰを剥離し、インプランテーションによる不純物を活性化した後、ＣＶＤ法等で層間絶縁膜ＬＩを形成する。 ・・・・・図１４（Ｍ）
【００６４】
ホトリソグラフィー法により層間絶縁膜ＬＩとゲート絶縁膜ＧＩにコンタクトホールを形成し、このコンタクトホールを介してＮ型薄膜トランジスタとＰ型薄膜トランジスタの各ソース・ドレインＮＳＤ、ＰＳＤに配線用の金属層を接続し、配線Ｌを形成する。この上に、層間絶縁膜Ｌ２を形成し、さらに保護絶縁膜ＰＡＳＳを形成する。 ・・・・・図１４（Ｎ）
【００６５】
以上の工程により、略帯状結晶シリコン膜の不連続改質領域（仮想タイルのシリコン膜）ＳＰＳＩにＣＭＯＳ薄膜トランジスタが形成される。なお一般に、Ｎ型薄膜トランジスタは劣化が激しい。チャネルとソース・ドレイン領域との間に低濃度不純物領域ＬＤＤ（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ領域）を形成すると、この劣化が緩和される。ＧＯＬＤＤは低濃度不純物領域にゲート電極が被さった構造を有している。この場合、ＬＤＤで観測される性能低下が緩和される。Ｐ型薄膜トランジスタでは、その劣化がＮ型薄膜トランジスタほど深刻でなく、低濃度不純物領域ＬＤＤやＧＯＬＤＤは通常は採用されない。
【００６６】
次に、本発明の特徴である略帯状結晶シリコン膜の不連続改質領域（仮想タイルのシリコン膜）の形成について図１６乃至図２６を参照して説明する。図１６は略帯状結晶シリコン膜の不連続改質領域（仮想タイルのシリコン膜）の形成プロセスの説明図であり、同図（ａ）はプロセスを説明する模式図、同図（ｂ）はパルス変調レーザの波形例、同図（ｃ）は擬似ＣＷレーザの波形例を示す。
【００６７】
略帯状結晶シリコン膜の不連続改質領域（仮想タイル）は、絶縁基板ＳＵＢ１に有するバッファ層ＢＦＬ上に形成されたポリシリコン膜ＰＳＩに図１６の（ｂ）又は（ｃ）に示したレーザ光ＳＸＬを照射することで得られる。レーザ光ＳＸＬは（ｂ）のパルス変調レーザ光、又は（ｃ）に示したような擬似ＣＷレーザ光を１０ｎｓ乃至１００ｍｓの周期で照射する。このレーザ光ＳＸＬを図１６（ａ）に示したようにポリシリコン膜ＰＳＩ上をｘ方向に走査し、ｙ方向にシフトさせた後に−ｘ方向に走査することで、当該走査方向ｘ、−ｘ方向に略帯状結晶を有するシリコン膜ＳＰＳＩが得られる。絶縁基板ＳＵＮＢ１には位置決めのためのマークＭＫを有し、このマークＭＫを位置決めターゲットとしてレーザ光ＳＸＬの走査を行う。このように断続的にレーザを照射しながら基板を走査するので、略帯状結晶のシリコン膜ＳＰＳＩを仮想タイル状に配列することができる。
【００６８】
図１７は略帯状結晶シリコン膜の結晶構造の説明図であり、同図（ａ）はレーザ光ＳＸＬの走査態様を説明する模式図、同図（ｂ）はレーザ光ＳＸＬの走査により形成された略帯状結晶シリコン膜ＳＰＳＩを非走査部分に残留するポリシリコン膜ＰＳＩとの結晶構造の違いを比較して示す模式図である。ポリシリコン膜ＰＳＩを同図（ａ）のようにレーザ光ＳＸＬの走査で改質することで、同図（ｂ）に示したように、単結晶がレーザ光の走査方向に帯状に延在する略帯状結晶シリコン膜ＳＰＳＩの結晶構造となる。参照符号ＣＢは粒界を示す。
【００６９】
略帯状結晶シリコン膜ＳＰＳＩの平均粒サイズはレーザ光ＳＸＬの走査方向に約５μｍ程度、走査方向と直角方向（粒界ＣＢ間の幅）に０．５μｍ程度となる。なお、走査方向の粒サイズはレーザ光ＳＸＬのエネルギーや走査速度、パルス幅等の条件で可変である。これに対し、ポリシリコン膜ＰＳＩの平均粒径は０．６μｍ（０．３乃至１．２μｍ）程度である。このような結晶構造の相違によって、ポリシリコン膜ＰＳＩと略帯状結晶シリコン膜ＳＰＳＩとを用いて薄膜トランジスタを構成した場合の電子移動度に大きな差をもたらす。
【００７０】
上記の略帯状結晶シリコン膜ＳＰＳＩは、下記の特徴を有する。すなわち、
（ａ）表面に対する主配向が｛１１０｝である。
【００７１】
（ｂ）キャリアの移動方向に略垂直な面の主配向が｛１００｝である。
【００７２】
上記（ａ）、（ｂ）の２つの方位は、電子線回折法あるいはＥＢＳＰ（Ｅｌｅｃｔｒｏｎ Ｂａｃｋｓｃａｔｔｅｒ Ｄｉｆｆｒａｃｔｉｏｎ Ｐａｔｔｅｒｎ）法により評価できる。
【００７３】
（ｃ）膜の欠陥密度が１×１０１７ｃｍ−３より小さい。膜中の結晶欠陥数は、電気的特性、あるいは電子スピン共鳴（ＥＳＲ）による不対電子の定量的評価から定義される値である。
【００７４】
（ｄ）膜のホール移動度が５０ｃｍ２ ／Ｖｓ以上、７００ｃｍ２ ／Ｖｓ以下である。
【００７５】
（ｅ）膜の熱伝導率は、温度依存性があり、ある温度で最大値を示す。熱伝導率は温度が上昇すると一端上昇し、最大値５０Ｗ／ｍＫ以上、１００Ｗ／ｍＫ以下の値を示す。高温領域では、熱伝導率は温度上昇に伴い低下する。熱伝導率は、３オメガ方法などから評価、定義される値である。
【００７６】
（ｆ）薄膜のラマン散乱分光から評価、定義されるラマンシフトは、５１２ｃｍ−１以上、５１８ｃｍ−１以下である。
【００７７】
（ｇ）膜の結晶粒界のΣ値の分布は、Σ１１に最大値を有し、ガウス型に分布する。なお、Σ値は電子線回折法あるいはＥＢＳＰ（Ｅｌｅｃｔｒｏｎ Ｂａｃｋｓｃａｔｔｅｒ Ｄｉｆｆｒａｃｔｉｏｎ Ｐａｔｔｅｒｎ法から計測される値である。
【００７８】
（ｈ）膜の光学定数は、下記の条件を満たす領域であることを特徴とする。波長５００ｎｍにおける屈折率ｎは２．０以上、４．０以下であり、かつ減衰係数ｋは０．３以上、１以下であること。さらに、波長３００ｎｍにおける屈折率ｎは３．０以上、４．０以下であり、かつ減衰係数ｋは３．５以上、４以下であること。なお、光学定数は、分光エリプソメータによって計測された値である。
【００７９】
図１８はシリコン膜の結晶構造の相違に起因する薄膜トランジスタのチャネルにおける電子移動度の相違の説明図である。同図（ａ）は薄膜トランジスタのチャネル構造と当該チャネル部分のシリコン膜ＳＩの粒界ＣＢと電子移動の関係を示し、同図（ｂ）はソースＳＤ１とドレインＳＤ２間に流れる電流が横断する粒界数と電子移動度の関係を示す。シリコン膜ＳＩがポリシリコン膜ＰＳＩの場合はドレインＳＤ２からソースＳＤ１に電流が横断する粒界数が多く、シリコン膜ＳＩが略帯状結晶シリコン膜ＳＰＳＩの場合は大きな単結晶が成長方向に長く存在し、横断する粒界数が少ない。この関係を図１８（ｂ）に示した。
【００８０】
平均横断粒界数Ｃは、電流方向でチャネルの幅をｊ分割し、電流が流れる方向で横断する粒界数をＮｉとしたとき、Ｃ＝ΣＮｉ／ｊで表される。図１８（ｂ）には、横軸に平均横断粒界数を、縦軸に電子移動度（ｃｍ２ ／Ｖ・ｓ）とその逆数（Ｖ・ｓ／ｃｍ２ ）を取って示してある。このように、薄膜トランジスタのチャネルを構成する略帯状結晶シリコン膜ＳＰＳＩの結晶成長方向に電流が流れるようにソースＳＤ１とドレインＳＤ２を配置することにより、電子移動度は極端に大きくなる。すなわち、薄膜トランジスタの動作速度が大きくなる。したがって、薄膜トランジスタ自体を精細に作り込むことが可能となり、図３で説明したように、画素ピッチに対して配線Ｒ１，Ｇ１，Ｂ１，Ｒ２，Ｇ２，Ｂ２を狭いピッチで形成することができる。その結果、仮想タイルを用いて形成した回路間には大きなスペースが生じる。このスペースを他の配線等の形成スペースに利用することも可能である。
【００８１】
図１９はレーザ光の照射装置の一例を説明する構成図である。この照射装置ではポリシリコン膜ＰＳＩを形成したガラス基板ＳＵＢ１をｘ−ｙ方向の駆動ステージＸＹＴ上に設置し、基準位置測定用カメラＣＭを用いて位置合わせを行う。基準位置測定信号ＰＯＳは制御装置ＣＲＬに入力され、駆動設備ＭＤに入力された制御信号ＣＳに基づいて照射位置の微調整を行い、所定の速度でステージＸＹＴを移動させて一方向（図１のｘ方向）に走査する。かかる走査に同期して照射設備ＬＵからレーザ光ＳＸＬをポリシリコン膜ＰＳＩに照射して、略帯状結晶シリコン膜ＳＰＳＩに改質する。
【００８２】
照射設備ＬＵ内には一例として連続発振（ＣＷ）固体レーザＬＳ（レーザダイオード）励起の発振器、ホモジナイザ、パルス幅を変調するためのＥＯモジュレータ等の光学系ＨＯＳ、反射ミラーＭＬ、集光レンズ系ＬＺを配置することで所望の照射ビームを形成できる。レーザ光ＳＸＬの照射時間、照射強度などは制御装置ＣＲＬからのＯＮ−ＯＦＦ信号ＳＷＳ、制御信号ＬＥＣで調整する。
【００８３】
図２０は仮想タイルのレイアウトの一例を説明する平面図である。この配置例では、仮想タイルＴＬは図１で説明した駆動回路領域ＤＡＲ１に複数列で配置されている。仮想タイルＴＬは作り込む回路パルスに応じて、１列、２以上の多列、あるいは千鳥状等に配列することができる。本例では、３列（または、３段）としてある。各仮想タイルＴＬのサイズは、ｘ方向の長さｗが２０μｍ以上で１ｍｍ以下、ｙ方向の幅ｈが２０μｍ以上で１ｍｍ以下、ｘ方向に隣接する仮想タイルとの間隔ｄが３μｍ以上、ｙ方向の間隔ｐが３μｍ以上となっている。この配置サイズはレーザのパワー、高品質な結晶を安定して成長させることができるサイズによって制約される。
【００８４】
図２１は図１９の照射装置を用いたレーザ照射プロセス例の説明図である。図２１では絶縁基板を単に基板と表記する。先ず、ポリシリコン膜を形成した絶縁基板にレーザ光ＳＸＬを照射するため、装置電源をＯＮとし、レーザ発振器をＯＮとする。駆動ステージＸＹＴ上に絶縁基板をセットし、真空チャックで固定する。絶縁基板の位置決めマークをターゲットとしてＸ軸、Ｙ軸、およびθ軸（Ｘ−Ｙ平面での回転方向）を規定値に調整し、絶縁基板の準備を完了する。
【００８５】
一方、照射装置に各種条件を入力し、確認を行う。条件入力項目は、レーザ出力（ＮＤフィルタの調整等）、結晶化位置（駆動ステージＸＹＴ上）のセット位置、結晶化距離（仮想タイルの結晶成長方向長さ）、間隔（仮想タイルの間隔）、個数（仮想タイルの作成個数）、レーザ光路上にあるスリット幅の調整、対物レンズのセット等である。結晶化距離、間隔、個数はＥＯモジュレータにセットする。また、確認事項は、レーザ光のビームプロファイラ、パワーモニタ、レーザ光照射位置等である。
【００８６】
絶縁基板の準備が完了し、条件入力と確認が取られた後、絶縁基板の表面高さを測定し、オートフォーカス機構を作動させてレーザ光を照射する。レーザ光の照射でオートフォーカス機構を補正し、絶縁基板の表面高さを制御する。また、レーザ光の照射を継続中に絶縁基板の走査距離と照射位置を条件入力側にフィードバックする。
【００８７】
所定の領域にレーザ光の照射処理を完了後、真空チャックをＯＦＦとして駆動ステージＸＹＴから絶縁基板を取り出す。以下、次の絶縁基板を駆動ステージＸＹＴにセットし、上記操作を必要回数繰り返す。全ての必要な絶縁基板のレーザ照射処理を完了したとき、レーザ発振器をＯＦＦとし、装置電源をＯＦＦして終了する。
【００８８】
図２２は多面取りの大サイズ素材絶縁基板上における各個別の絶縁基板に対する略帯状結晶シリコン膜ＳＰＳＩの仮想タイル形成操作の説明図である。図２２中、参照符号Ｍ−ＳＵＢは大サイズ素材絶縁基板で、この大サイズ素材絶縁基板Ｍ−ＳＵＢに個々の画像表示装置のアクティブ・マトリクス基板ＳＵＢ１が多数形成されている。ここでは、８×６＝４８枚取りとして示したが、これに限らないことは言うまでもない。この大サイズ素材絶縁基板Ｍ−ＳＵＢの駆動回路領域に対して、マークＭＫをターゲットとした位置合わせ後、レーザ光を図中に矢印ＳＤＳで示したように往復走査する。ここでは、３本のレーザ光を並列の走査することで、短時間に大サイズの素材絶縁基板Ｍ−ＳＵＢに所要の仮想タイルを形成できるようにしている。
【００８９】
図２３は図２２で形成した仮想タイルの位置の一例を説明する一枚のアクティブ・マトリクス基板の平面図であり、同図（ａ）は全体図、同図（ｂ）は同図（ａ）の矢印Ａ部分の拡大図である。この例では、アクティブ・マトリクス基板ＳＵＢ１のデータ信号の駆動回路領域ＤＡＲ１を形成するｘ方向の一辺に複数の仮想タイルＴＬのブロックを一列に配置してある。この場合、仮想タイルは図２あるいは図９に参照符号ＳＸで示した全域、または図２のサンプリング回路ＳＡＭＰ部分、図９の各ラッチ回路ＬＴ１、ＬＴ２の部分とデジタル−アナログ変換器ＤＡＣやバッファ回路ＢＡの部分に複数個設け、これをブロックに分けて配置する。仮想タイルを構成する個々の改質領域も同様に配置される。なお、同図（ｂ）の仮想タイルのブロックや個々の改質領域の大きさや位置は本発明を分かり易く示したもので、実際の回路の大きさや位置とは異なる。
【００９０】
図２４は仮想タイルの他の配列を説明する図２３（ｂ）と同様の拡大図である。仮想タイルＴＬのブロックは同図（ａ）のようにｘ方向に平行な二列に配置され、あるいは同図（ｂ）のようにｘ方向に平行で互いに千鳥状の三列に配置される。なお、各ブロックの大きさ、間隔は適用する回路構造に対応して可変とすることが可能である。なおブロックを構成する個々の改質領域の配列も複数配列、あるいは千鳥状の配列にすることができる。
【００９１】
図２５と図２６は仮想タイルの位置の他例を説明する一枚のアクティブ・マトリクス基板の平面図である。図２５では図１で説明した駆動回路領域ＤＡＲ１とＤＡＲ３に仮想タイルを適用したものである。また、図２６では図１で説明した駆動回路領域ＤＡＲ１とＤＡＲ３およびアクティブ・マトリクス基板ＳＵＢ１のｙ方向に延びる一辺に形成した走査駆動回路領域ＤＡＲ２に仮想タイルを適用したものである。個々の仮想タイルやブロックの配列等は図２３乃至図２４で説明したものと同様である。
【００９２】
次に、絶縁基板（アクティブ・マトリクス基板）に仮想タイルを形成するための位置決め用のマークについて説明する。図２７はアクティブ・マトリクス基板ＳＵＢ１への位置決め用のマーク付けとこのマークをターゲットとしたレーザの照射プロセスの第１例の説明図である。この例では、アクティブ・マトリクス基板ＳＵＢ１に形成されているシリコン膜ＳＩにホトリソグラフィー法で位置決め用のマークＭＫを形成し（Ｐ−１）、その後の連続パルスレーザＳＬＸの照射時にこのマークＭＫを基準として位置決め（アライメント）を取る（Ｐ−２）。そして同様に、このマークＭＫを基準として連続パルスレーザＳＬＸの照射で改質された略帯状結晶シリコン膜ＳＰＳＩをアイランドＳＰＳＩ−Ｌに加工する（Ｐ−３）。なお、このマークＭＫはアモルファスシリコン膜ＡＳＩの段階で形成してもよく、またポリシリコン膜の段階で形成してもよい。
【００９３】
図２８はアクティブ・マトリクス基板ＳＵＢ１への位置決め用のマーク付けとこのマークをターゲットとしたレーザ光の照射プロセスの第２例の説明図である。この例では、アクティブ・マトリクスＳＵＢ１にポリシリコン膜ＰＳＩを形成後（Ｐ−１）、ポリシリコン膜ＰＳＩにレーザＳＬＸを照射する際に、当該レーザＳＬＸで位置決め用のマークＭＫを形成するようにしたものである（Ｐ−２）。その後のアイランドＳＰＳＩ−Ｌの形成時にこのマークＭＫで位置決めを行う（Ｐ−３）。
【００９４】
ポリシリコン膜ＰＳＩと略帯状結晶シリコン膜ＳＰＳＩとは可視光の反射率に差がある。この差を位置決めターゲットとして利用することができる。また、ポリシリコン膜ＰＳＩと略帯状結晶シリコン膜ＳＰＳＩとは、結晶の大きさに起因して高さに相違がでて来る。この略帯状結晶化したマークＭＫの部分の結晶粒界の段差をターゲットとして利用することもできる。なお、マークＭＫ部分のポリシリコン膜をレーザアブレーションで除去してマークＭＫとすることもできる。このレーザアブレーションによるマークＭＫの形成方法は、マークＭＫ形成のためのホトリソグラフィー工程を省略できる利点がある。
【００９５】
図２９はアクティブ・マトリクス基板ＳＵＢ１への位置決め用のマーク付けとこのマークをターゲットとしたレーザ光の照射プロセスの第３例の説明図である。この例では、アクティブ・マトリクス基板ＳＵＢ１にシリコン膜を形成する前に当該ガラス基板または下地膜に予めエッチング法あるいは機械的手段でマークＭＫを形成する（Ｐ−１）。アクティブ・マトリクス基板ＳＵＢ１にポリシリコン膜ＰＳＩを形成し、このマークＭＫを基準としてレーザ光ＳＬＸを照射して略帯状結晶シリコン膜ＳＰＳＩを形成する（Ｐ−２）。その後のアイランドＳＰＳＩ−Ｌの形成時にこのマークＭＫで位置決めを行う（Ｐ−３）。
【００９６】
上記したように、本実施例によれば、ポリシリコン膜をさらに大きな結晶に改質し、その結晶成長方向の配置により、ソースとドレイン間の電流が粒界を横切る確率を低減できる。その結果、薄膜トランジスタの動作速度を向上して最良の薄膜トランジスタ回路を得ることが可能となる。そして、画像表示装置の駆動回路部分に略帯状結晶シリコン膜の半導体膜を用いた薄膜トランジスタ回路を配置することができる。本実施例で得られる薄膜トランジスタの性能は、例えばＮチャンネルＭＩＳトランジスタを作成する場合に、電界効果移動度が約３００ｃｍ２ ／Ｖ・ｓ以上でかつ、閾値電圧のバラツキを±０．２Ｖ以下に抑制することができ、高性能、高信頼で動作し、デバイス間の均一性が優れたアクティブ・マトリクス基板を用いた表示装置を製造することができる。
【００９７】
また本実施例では、電子キャリアを付与するリンのイオン打ち込みに代えてホールキャリアを付与するボロン打ち込みによりＰチャンネルＭＩＳトランジスタを製造することもできる。また、上記したＣＭＯＳ型の回路では周波数特性の向上が期待でき、高速動作に適している。
【００９８】
図３０は本発明の画像表示装置の第１例としての液晶表示装置の構成を説明する展開斜視図である。また、図３１は図３０のＺ−Ｚ線方向で切断した断面図である。この液晶表示装置は前記したアクティブ・マトリクス基板を用いて液晶表示装置を製造する。図３０と図３１において、参照符号ＰＮＬはアクティブ・マトリクス基板ＳＵＢ１とカラーフィルタ基板ＳＵＢ２の貼り合わせ間隙に液晶を封入した液晶セルで、その表裏に偏光板ＰＯＬ１，ＰＯＬ２が積層されている。また、参照符号ＯＰＳは拡散シートやプリズムシートからなる光学補償部材、ＧＬＢは導光板、ＣＦＬは冷陰極蛍光ランプ、ＲＦＳは反射シート、ＬＦＳはランプ反射シート、ＳＨＤはシールドフレーム、ＭＤＬはモールドケースである。
【００９９】
前記した実施例の何れかの構成を有するアクティブ・マトリクス基板ＳＵＢ１上に液晶配向膜層を形成し、これにラビング等の手法で配向規制力を付与する。画素領域ＡＲの周辺にシール剤を形成した後、同様に配向膜層を形成したカラーフィルタ基板ＳＵＢ２を所定のギャップで対向配置させ、このギャップ内に液晶を封入し、シール剤の封入口を封止材で閉鎖する。こうして構成した液晶セルＰＮＬの表裏に偏光板ＰＯＬ１，ＰＯＬ２を積層し、導光板ＧＬＢと冷陰極蛍光ランプＣＦＬ等からなるバックライト等を光学補償部材ＯＰＳを介して実装することで液晶表示装置を製造する。なお、液晶セルの周辺に有する駆動回路にはフレキシブルプリント基板ＦＰＣ１，ＦＰＣ２を介してデータやタイミング信号が供給される。参照符号ＰＣＢは外部信号源と各フレキシブルプリント基板ＦＰＣ１，ＦＰＣ２の間において、当該外部信号源から入力する表示信号を液晶表示装置で表示する信号形式に変換するタイミングコンバータ等が搭載されている。
【０１００】
本実施例のアクティブ・マトリクス基板を使用した液晶表示装置は、その画素回路に上記した優れたポリシリコン薄膜トランジスタ回路を配置することで、電流駆動能力に優れることから高速動作に適している。さらに、閾値電圧のバラツキが小さいために画質の均一性に優れ液晶表示装置を安価に提供できるのが特長である。
【０１０１】
また、本実施例のアクティブ・マトリクス基板を用いて有機ＥＬ表示装置を製造することができる。図３２は本発明の画像表示装置の第２例としての有機ＥＬ表示装置の構成例を説明する展開斜視図である。また、図３３は図３２に示された構成要素を一体化した有機ＥＬ表示装置の平面図である。前記した各実施例の何れかのアクティブ・マトリクス基板ＳＵＢ１に有する画素電極上に有機ＥＬ素子を形成する。有機ＥＬ素子は、画素電極表面から順次、ホール輸送層、発光層、電子輸送層、陰極金属層などを蒸着した積層体から構成される。このような積層層を形成したアクティブ・マトリクス基板ＳＵＢ１の画素領域ＰＡＲの周囲にシール材を配置し、封止基板ＳＵＢＸまたは封止缶で封止する。
【０１０２】
この有機ＥＬ表示装置は、その駆動回路領域ＤＤＲ、に外部信号源からの表示用信号をプリント基板ＰＬＢで供給する。このプリント基板ＰＬＢにはインターフェース回路チップＣＴＬが搭載されている。そして、上側ケースであるシールドフレームＳＨＤと下側ケースＣＡＳで一体化して有機ＥＬ表示装置とする。
【０１０３】
有機ＥＬ表示装置用のアクティブ・マトリクス駆動では、有機ＥＬ素子が電流駆動発光方式であるために高性能の画素回路の採用が良質な画像の提供には必須であり、ＣＭＯＳ型薄膜トランジスタの画素回路を用いるのが望ましい。また、駆動回路領域に形成する薄膜トランジスタ回路も高速、高精細化には必須である。本実施例のアクティブ・マトリクス基板ＳＵＢ１は、このような要求を満たす高い性能を有している。本実施例の製造方法で製造したアクティブ・マトリクス基板を用いた有機ＥＬ表示装置は本実施例の特長を最大限に発揮する表示装置の１つである。
【０１０４】
本発明の製造方法は上記した画像表示装置のアクティブ・マトリクス基板に限るものではなく、また、本発明の製造方法は特許請求の範囲に記載の構成および実施例に記載の構成に限定されるものではなく、本発明の技術思想を逸脱することなく種々の変更が可能であり、例えば各種の半導体装置の製造にも適用することもできる。
【０１０５】
【発明の効果】
以上説明したように、本発明はアクティブ・マトリクス基板の画素領域の周辺に配置される駆動回路領域の回路を構成するシリコン膜にパルス変調レーザ光あるいは擬似ＣＷレーザ光を照射して選択的に改質された略帯状結晶シリコン膜の不連続改質領域を形成し、この不連続改質領域に薄膜トランジスタ等のアクティブ素子からなる駆動回路を形成するという新規な方法を採用することにより、高速の移動度で動作する高性能の画像表示装置を得ることができる。
【図面の簡単な説明】
【図１】本発明による製造方法を適用して製造した画像表示装置の一例としての液晶表示装置を模式的に説明するための平面図である。
【図２】図１におけるデータ駆動回路部分の回路構成例を説明するブロック図である。
【図３】図２におけるサンプリング回路を構成するサンプリングスイッチ部分の構成図である。
【図４】図３に示した仮想タイルに形成されるサンプリングスイッチ回路の一つの構成を説明する拡大平面図である。
【図５】図４の要部をさらに拡大して略帯状結晶シリコン膜の結晶方向を示す薄膜トランジスタ（ＴＦＴ）のチャネル部の模式図である。
【図６】図４に示した１つの仮想タイルにおけるＢ部分の拡大平面図である。
【図７】図６のＣ−Ｃ’線に沿った断面図である。
【図８】図６の動作を説明するタイミング図である。
【図９】本発明による画像表示装置を液晶表示装置に適用した他の実施例を模式的に説明するための図２と同様のブロック図である。
【図１０】本発明の画像表示装置の製造方法の一実施例を説明するプロセスの説明図である。
【図１１】本発明の画像表示装置の製造方法の一実施例を説明する図１０に続くプロセスの説明図である。
【図１２】本発明の画像表示装置の製造方法の一実施例を説明する図１１に続くプロセスの説明図である。
【図１３】本発明の画像表示装置の製造方法の一実施例を説明する図１２に続くプロセスの説明図である。
【図１４】本発明の画像表示装置の製造方法の一実施例を説明する図１３に続くプロセスの説明図である。
【図１５】本発明の画像表示装置の製造方法の一実施例を説明する図１４に続くプロセスの説明図である。
【図１６】略帯状結晶シリコン膜の不連続改質領域（仮想タイル）の形成プロセスの説明図である。
【図１７】略帯状結晶シリコン膜の結晶構造の説明図である。
【図１８】シリコン膜の結晶構造の相違に起因する薄膜トランジスタのチャネルにおける電子移動度の相違の説明図である。
【図１９】レーザ光の照射装置の一例を説明する構成図である。
【図２０】仮想タイルのレイアウトの一例を説明する平面図である。
【図２１】図１９の照射装置を用いたレーザ照射プロセス例の説明図である。
【図２２】多面取りの大サイズ素材絶縁基板上における各個別の絶縁基板に対する略帯状結晶シリコン膜ＳＰＳＩの仮想タイル形成操作の説明図である。
【図２３】図２２で形成した仮想タイルの位置の一例を説明する一個のアクティブ・マトリクス基板の平面図である。
【図２４】仮想タイルの他の配列を説明する図２３（ｂ）と同様の拡大図である。
【図２５】仮想タイルの位置の他例を説明する一個のアクティブ・マトリクス基板の平面図である。
【図２６】仮想タイルの位置のさらに他例を説明する一個のアクティブ・マトリクス基板の平面図である。
【図２７】アクティブ・マトリクス基板への位置決め用のマーク付けとこのマークをターゲットとした連続パルスレーザの照射プロセスの第１例の説明図である。
【図２８】アクティブ・マトリクス基板ＳＵＢ１への位置決め用のマーク付けとこのマークをターゲットとした連続パルスレーザの照射プロセスの第２例の説明図である。
【図２９】アクティブ・マトリクス基板ＳＵＢ１への位置決め用のマーク付けとこのマークをターゲットとした連続パルスレーザの照射プロセスの第３例の説明図である。
【図３０】本発明の画像表示装置の第１例としての液晶表示装置の構成を説明する展開斜視図である。
【図３１】図３０のＺ−Ｚ線方向で切断した断面図である。
【図３２】本発明の画像表示装置の第２例としての有機ＥＬ表示装置の構成例を説明する展開斜視図である。
【図３３】図３２に示された構成要素を一体化した有機ＥＬ表示装置の平面図である。
【図３４】一般的なエキシマパルスレーザ光照射を走査することによるアモルファスシリコン膜の結晶化方法の説明図である。
【図３５】図３４におけるレーザ光照射部の部分平面図と薄膜トランジスタ部の構成例を説明する要部平面図である。
【符号の説明】
ＳＵＢ１・・・・アクティブ・マトリクス基板、ＰＡＲ・・・・画素領域、ＤＡＲ１、ＤＡＲ２、ＤＡＲ３・・・・駆動回路領域、ＤＤＲ１、ＤＤＲ２、・・・・・ＤＤＲｎ−１、ＤＤＲｎ・・・・データ駆動回路、ＧＤＲ１、ＧＤＲ２・・・・走査回路、ＳＵＢ２・・・・カラーフィルタ基板、ＣＰＡＤＱ・・・・パッド、ＨＳＲ・・・・水平シフトレジスタ、ＬＴ１・・・・第１ラッチ回路、ＬＴＳ・・・・第２ラッチ回路、ＤＡＣ・・・・デジタル−アナログ変換器、ＢＡ・・・・バッファ回路、ＳＡＭＰ・・・・サンプリング回路、ＶＳＲ・・・・垂直シフトレジスタ、Ｒ１，Ｇ１，Ｂ１，Ｒ２，Ｇ２，Ｂ２・・・・信号線、ＴＬ・・・・仮想タイル、ＥＬＡ・・・・エキシマレーザ光、ＳＸＬ・・・・パルス変調レーザ光あるいは擬似ＣＷレーザ光、ＳＰＳＩ・・・・略帯状結晶シリコン膜の不連続改質領域（仮想タイルのシリコン膜）、ＡＳＩ・・・・アモルファスシリコン膜、ＰＳＩ・・・・ポリシリコン膜。
Claims (21)
- 多数の画素をマトリクス状に形成した画素領域と、前記画素領域の外側で前記画素に駆動信号を供給するアクティブ回路を形成した駆動回路領域とを有するアクティブ・マトリクス基板を備えた画像表示装置の製造方法であって、
前記アクティブ・マトリクス基板の前記画素領域および前記駆動回路領域にアモルファスシリコン膜を形成する工程と、
前記アモルファスシリコン膜にエキシマレーザ光を照射して多結晶シリコン膜を形成する工程と、
前記駆動回路領域の多結晶シリコン膜にパルス幅および／またはパルス間隔が変調されたレーザ光を走査して選択的な照射を行い、当該走査方向に連続した粒界を持つ如く改質された略帯状結晶シリコン膜の不連続改質領域を形成する工程と、
前記不連続改質領域の前記粒界方向にキャリア移動方向を有する如くアクティブ回路を形成する工程とを含むことを特徴とする画像表示装置の製造方法。 - 多数の画素をマトリクス状に形成した画素領域と、前記画素領域の外側で前記画素に駆動信号を供給するアクティブ回路を形成した駆動回路領域とを有するアクティブ・マトリクス基板を備えた画像表示装置の製造方法であって、
前記アクティブ・マトリクス基板の前記画素領域および前記駆動回路領域に多結晶シリコン膜を形成する工程と、
前記駆動回路領域の多結晶シリコン膜にパルス幅および／またはパルス間隔が変調されたレーザ光を走査して、選択的な照射を行い、当該走査方向に連続した粒界を持つ如く改質された略帯状結晶シリコン膜の不連続改質領域を形成する工程と、
前記不連続改質領域の前記粒界方向にキャリア移動方向を有する如くアクティブ回路を形成する工程とを含むことを特徴とする画像表示装置の製造方法。 - 前記パルス幅および／またはパルス間隔が変調されたレーザ光を所定間隔で断続的に照射し、前記不連続改質領域を構成する個々の改質領域を略矩形状に形成することを特徴とする請求項１又は２に記載の画像表示装置の製造方法。
- 前記パルス幅および／またはパルス間隔が変調されたレーザ光を前記アクティブ・マトリクス基板の周辺の一辺に沿って断続的に照射し、前記不連続改質領域を構成する個々の改質領域を前記駆動回路領域の延在方向に所定の間隔で配列させることを特徴とする請求項３に記載の画像表示装置の製造方法。
- 前記パルス幅および／またはパルス間隔が変調されたレーザ光を前記アクティブ・マトリクス基板の周辺の一辺に沿って往復させて走査し、前記不連続改質領域を構成する個々の改質領域を前記駆動回路領域の延在方向に所定の間隔で配列させることを特徴とする請求項３または４に記載の画像表示装置の製造方法。
- 前記パルス幅および／またはパルス間隔が変調されたレーザ光を前記アクティブ・マトリクス基板の周辺の対向する二辺のそれぞれに沿って走査し、前記二辺に形成する前記不連続改質領域のそれぞれを構成する個々の改質領域を前記駆動回路領域のそれぞれの延在方向に所定の間隔で配列させることを特徴とする請求項３または４に記載の画像表示装置の製造方法。
- 前記パルス幅および／またはパルス間隔が変調されたレーザ光を前記アクティブ・マトリクス基板の周辺の一辺に沿って前記一辺の隣接辺を含んで走査し、前記不連続改質領域を構成する個々の改質領域を前記一辺の前記駆動回路領域の延在方向および前記隣接辺の前記駆動回路領域とに所定の間隔で配列させることを特徴とする請求項３または４に記載の画像表示装置の製造方法。
- 前記パルス幅および／またはパルス間隔が変調されたレーザ光を前記アクティブ・マトリクス基板の周辺の対向する二辺に沿って当該二辺の隣接辺を含んで走査し、前記不連続改質領域を構成する個々の改質領域を前記二辺および前期隣接辺における前記駆動回路領域のそれぞれの延在方向に所定の間隔で配列させることを特徴とする請求項３または４に記載の画像表示装置の製造方法。
- 複数の前記不連続改質領域をブロック化し、前記駆動回路領域の延在方向に前記ブロックを平行な２列以上に配列させることを特徴とする請求項３〜８の何れかに記載の画像表示装置の製造方法。
- 前記ブロック化した前記不連続改質領域を構成する個々の改質領域を、前記駆動回路領域の延在方向と平行な２列以上に配列させることを特徴とする請求項９に記載の画像表示装置の製造方法。
- 前記不連続改質領域は前記駆動回路領域の延在方向に前記ブロックを平行な２列以上で、かつ互いに千鳥状に配列させることを特徴とする請求項３〜８の何れかに記載の画像表示装置の製造方法。
- 前記ブロック化した前記不連続改質領域を構成する個々の改質領域を、前記駆動回路領域の延在方向と平行な２列以上で、かつ互いに千鳥状に配列させることを特徴とする請求項１１に記載の画像表示装置の製造方法。
- 前記アクティブ・マトリクス基板のアモルファスシリコン膜あるいは多結晶シリコン膜にホトリソグラフィー手法により位置決めマークを形成する工程を有することを特徴とする請求項１乃至１２の何れかに記載の画像表示装置の製造方法。
- 前記アクティブ・マトリクス基板の位置決めマークは、あらかじめ前記アクティブ・マトリクス基板、あるいは当該アクティブ・マトリクス基板上のアモルファスシリコン膜または多結晶シリコン膜の下地に形成されていることを特徴とする請求項１３に記載の画像表示装置の製造方法。
- 前記アクティブ・マトリクス基板上のアモルファスシリコン膜あるいは多結晶シリコン膜に前記パルス幅および／またはパルス間隔が変調されたレーザの照射で位置決めマークを形成する工程を有することを特徴とする請求項１４に記載の画像表示装置の製造方法。
- 前記アクティブ回路に薄膜トランジスタを形成する工程を含むことを特徴とする請求項１乃至１５の何れかに記載の画像表示装置の製造方法。
- 前記アクティブ・マトリクス基板に所定の間隔で対向配置されたカラーフィルタ基板を貼り合わせる工程と、
前記アクティブ・マトリクス基板と前記カラーフィルタ基板の間に液晶を封入する工程とを少なくとも含むことを特徴とする請求項１乃至１６の何れかに記載の画像表示装置の製造方法。 - 前記アクティブ・マトリクス基板の前記画素領域を構成する画素毎に有機ＥＬ層を形成する工程と、
前記アクティブ・マトリクス基板の前記有機ＥＬ層側を覆って保護基板を貼り合わせる工程とを少なくとも含むことを特徴とする請求項１乃至１７の何れかに記載の画像表示装置の製造方法。 - 前記レーザ光の波長が２００ｎｍ乃至１２００ｎｍの固体レーザであることを特徴とする請求項１乃至１８の何れかに記載の画像表示装置の製造方法。
- 前記レーザ光の照射幅が２０μｍ乃至１０００μｍであることを特徴とする請求項１９に記載の画像表示装置の製造方法。
- 前記レーザ光の走査速度が５０ｍｍ／ｓ乃至３０００ｍｍ／ｓであることを特徴とする請求項１９または２０に記載の画像表示装置の製造方法。
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|---|---|
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Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004153150A (ja) * | 2002-10-31 | 2004-05-27 | Fujitsu Display Technologies Corp | 表示装置の基板の製造方法及び結晶化装置 |
| JP2004343093A (ja) * | 2003-04-21 | 2004-12-02 | Semiconductor Energy Lab Co Ltd | ビーム照射装置、ビーム照射方法、及び薄膜トランジスタの作製方法 |
| JP2005191546A (ja) * | 2003-12-02 | 2005-07-14 | Semiconductor Energy Lab Co Ltd | レーザ照射装置、レーザ照射方法及び半導体装置の作製方法 |
| JP2005340788A (ja) * | 2004-04-28 | 2005-12-08 | Semiconductor Energy Lab Co Ltd | レーザ照射方法およびそれを用いた半導体装置の作製方法 |
| JP2005347741A (ja) * | 2004-05-06 | 2005-12-15 | Semiconductor Energy Lab Co Ltd | レーザ照射装置 |
| JP2005347764A (ja) * | 2005-07-19 | 2005-12-15 | Hitachi Ltd | 画像表示装置の製造方法 |
| JP2006019609A (ja) * | 2004-07-05 | 2006-01-19 | Hitachi Displays Ltd | 画像表示装置 |
| JP2006032928A (ja) * | 2004-06-18 | 2006-02-02 | Semiconductor Energy Lab Co Ltd | レーザ照射装置およびレーザ照射方法 |
| JP2006066904A (ja) * | 2004-07-30 | 2006-03-09 | Semiconductor Energy Lab Co Ltd | レーザ照射装置およびレーザ照射方法 |
| JP2006093677A (ja) * | 2004-08-23 | 2006-04-06 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2006100804A (ja) * | 2004-09-01 | 2006-04-13 | Semiconductor Energy Lab Co Ltd | レーザ処理装置、レーザ処理方法及び半導体装置の作製方法 |
| JP2006179875A (ja) * | 2004-11-29 | 2006-07-06 | Semiconductor Energy Lab Co Ltd | レーザ処理装置、レーザ処理方法及び半導体装置の作製方法 |
| KR100703111B1 (ko) * | 2004-01-30 | 2007-04-05 | 가부시키가이샤 히타치 디스프레이즈 | 레이저 어닐링 방법 및 레이저 어닐링 장치 |
| JP2008112985A (ja) * | 2006-10-06 | 2008-05-15 | Semiconductor Energy Lab Co Ltd | 露光装置、および当該露光装置を用いた半導体装置の作製方法 |
| US7619251B2 (en) | 2005-05-26 | 2009-11-17 | Hitachi Displays, Ltd. | Laser crystallization method suppressing propagation of cracks forming a display device |
| JP2012044046A (ja) * | 2010-08-20 | 2012-03-01 | Sumitomo Heavy Ind Ltd | レーザアニール装置及びレーザアニール方法 |
| US8188402B2 (en) | 2004-11-29 | 2012-05-29 | Semiconductor Energy Laboratory Co., Ltd. | Laser treatment apparatus, laser treatment method, and manufacturing method of semiconductor device |
| JP2012178600A (ja) * | 2004-04-23 | 2012-09-13 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US8304313B2 (en) | 2004-08-23 | 2012-11-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and its manufacturing method |
| US8525075B2 (en) | 2004-05-06 | 2013-09-03 | Semiconductor Energy Laboratory Co., Ltd. | Laser irradiation apparatus |
| JP2016018816A (ja) * | 2014-07-04 | 2016-02-01 | 富士電機株式会社 | 不純物導入方法、不純物導入装置及び半導体素子の製造方法 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3903761B2 (ja) * | 2001-10-10 | 2007-04-11 | 株式会社日立製作所 | レ−ザアニ−ル方法およびレ−ザアニ−ル装置 |
| US7504387B2 (en) * | 2002-10-16 | 2009-03-17 | Arthrodynamic Technologies, Animal Health Division, Inc. | Glycosaminoglycan composition and method for treatment and prevention of interstitial cystitis |
| US7145229B2 (en) * | 2002-11-14 | 2006-12-05 | The Regents Of The University Of California | Silicone metalization |
| US7220627B2 (en) * | 2003-04-21 | 2007-05-22 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device where the scanning direction changes between regions during crystallization and process |
| US20050062106A1 (en) * | 2003-09-08 | 2005-03-24 | Yukihiro Noguchi | Luminance adjusting display apparatus |
| CN101677061B (zh) | 2004-03-26 | 2013-04-03 | 株式会社半导体能源研究所 | 激光辐照方法和激光辐照装置 |
| US7820936B2 (en) * | 2004-07-02 | 2010-10-26 | Boston Scientific Scimed, Inc. | Method and apparatus for controlling and adjusting the intensity profile of a laser beam employed in a laser welder for welding polymeric and metallic components |
| JP2006060191A (ja) * | 2004-07-23 | 2006-03-02 | Seiko Epson Corp | 薄膜半導体装置及びその製造方法、電気光学装置、電子機器 |
| KR101284201B1 (ko) * | 2005-05-02 | 2013-07-09 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 레이저 조사 장치 및 레이저 조사 방법 |
| JP2007088364A (ja) * | 2005-09-26 | 2007-04-05 | Hitachi Displays Ltd | 表示装置 |
| CN101331592B (zh) * | 2005-12-16 | 2010-06-16 | 株式会社半导体能源研究所 | 激光照射设备、激光照射方法和半导体装置的制造方法 |
| JP5130633B2 (ja) * | 2006-03-02 | 2013-01-30 | ソニー株式会社 | 画像表示デバイスおよび画像表示装置 |
| US20080045041A1 (en) * | 2006-08-17 | 2008-02-21 | Toshiba America Electronic Components, Inc. | Liquid Immersion Laser Spike Anneal |
| US20080090396A1 (en) * | 2006-10-06 | 2008-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Light exposure apparatus and method for making semiconductor device formed using the same |
| TW200826055A (en) * | 2006-12-06 | 2008-06-16 | Gigno Technology Co Ltd | Display apparatus and manufacturing method thereof |
| TW200841474A (en) * | 2007-04-13 | 2008-10-16 | Chunghwa Picture Tubes Ltd | Method for fabricating thin film transistors |
| US7906316B2 (en) * | 2007-07-05 | 2011-03-15 | The Johns Hopkins University | Apparatus for detecting molecules |
| TWI464880B (zh) * | 2008-09-04 | 2014-12-11 | Au Optronics Corp | 薄膜電晶體陣列基板及其製作方法 |
| CN105489487A (zh) | 2016-01-14 | 2016-04-13 | 京东方科技集团股份有限公司 | 低温多晶硅薄膜及晶体管的制备方法、激光晶化装置 |
| CN107863355B (zh) * | 2017-10-26 | 2022-01-25 | 上海中航光电子有限公司 | 一种显示基板、显示装置和显示基板的制造方法 |
| DE102018131023A1 (de) * | 2018-12-05 | 2020-06-25 | Osram Opto Semiconductors Gmbh | Optoelektronische leuchtvorrichtung mit einem pwm-transistor und verfahren zum herstellen oder steuern einer optoelektronischen leuchtvorrichtung |
Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000068520A (ja) * | 1997-12-17 | 2000-03-03 | Matsushita Electric Ind Co Ltd | 半導体薄膜、その製造方法、および製造装置、ならびに半導体素子、およびその製造方法 |
| JP2000277450A (ja) * | 1999-03-24 | 2000-10-06 | Matsushita Electric Ind Co Ltd | レーザアニール装置及びこの装置を用いた薄膜トランジスタの製造方法 |
| JP2000275668A (ja) * | 1999-03-19 | 2000-10-06 | Fujitsu Ltd | レーザアニーリング装置、液晶表示装置及びその製造方法 |
| JP2000306834A (ja) * | 1999-02-12 | 2000-11-02 | Semiconductor Energy Lab Co Ltd | レーザ照射方法およびレーザ照射装置および半導体装置 |
| JP2001023899A (ja) * | 1999-07-13 | 2001-01-26 | Hitachi Ltd | 半導体薄膜とその半導体膜を用いた液晶表示装置及びその製造方法 |
| JP2001028440A (ja) * | 1999-07-13 | 2001-01-30 | Nec Corp | 半導体薄膜及びその形成方法 |
| JP2001127302A (ja) * | 1999-10-28 | 2001-05-11 | Hitachi Ltd | 半導体薄膜基板、半導体装置、半導体装置の製造方法および電子装置 |
| JP2001203168A (ja) * | 2000-01-21 | 2001-07-27 | Hitachi Ltd | 電子ビーム処理装置 |
| JP2001274088A (ja) * | 2001-02-28 | 2001-10-05 | Trustees Of Columbia Univ In The City Of New York | 基板上の半導体膜領域の結晶化処理及びこの方法により製造されたデバイス |
| JP2002151697A (ja) * | 2000-11-14 | 2002-05-24 | Sharp Corp | 半導体集積回路およびそれを用いた画像表示装置 |
| JP2002158234A (ja) * | 2001-09-14 | 2002-05-31 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2002175029A (ja) * | 2000-09-29 | 2002-06-21 | Sanyo Electric Co Ltd | 半導体装置及び表示装置 |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56145198A (en) * | 1980-04-04 | 1981-11-11 | Hitachi Ltd | Forming method of single crystal silicon membrane and device therefor |
| KR100299292B1 (ko) * | 1993-11-02 | 2001-12-01 | 이데이 노부유끼 | 다결정실리콘박막형성방법및그표면처리장치 |
| KR100321541B1 (ko) * | 1994-03-09 | 2002-06-20 | 야마자끼 순페이 | 능동 매트릭스 디스플레이 장치의 작동 방법 |
| JPH08264802A (ja) * | 1995-03-28 | 1996-10-11 | Semiconductor Energy Lab Co Ltd | 半導体作製方法、薄膜トランジスタ作製方法および薄膜トランジスタ |
| KR100303142B1 (ko) * | 1999-10-29 | 2001-11-02 | 구본준, 론 위라하디락사 | 액정표시패널의 제조방법 |
| JP2001189288A (ja) * | 1999-12-20 | 2001-07-10 | Ind Technol Res Inst | イオン注入利用の基板ダイシング法 |
| US20020179589A1 (en) * | 2000-02-08 | 2002-12-05 | Yukihiro Morita | Lamp annealing device and substrate for a display element |
| US6368945B1 (en) * | 2000-03-16 | 2002-04-09 | The Trustees Of Columbia University In The City Of New York | Method and system for providing a continuous motion sequential lateral solidification |
| US6872607B2 (en) * | 2000-03-21 | 2005-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US6737672B2 (en) * | 2000-08-25 | 2004-05-18 | Fujitsu Limited | Semiconductor device, manufacturing method thereof, and semiconductor manufacturing apparatus |
| US6664147B2 (en) * | 2001-02-28 | 2003-12-16 | Sharp Laboratories Of America, Inc. | Method of forming thin film transistors on predominantly <100> polycrystalline silicon films |
| JP3842072B2 (ja) | 2001-05-25 | 2006-11-08 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタの作製方法 |
| JP4784955B2 (ja) * | 2001-07-18 | 2011-10-05 | 株式会社 液晶先端技術開発センター | 薄膜半導体装置の製造方法 |
| JP3857085B2 (ja) | 2001-08-03 | 2006-12-13 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタ及びその作製方法 |
| KR100491305B1 (ko) * | 2001-09-25 | 2005-05-24 | 마츠시다 덴코 가부시키가이샤 | 전계방사형 전자원 |
| JP4135347B2 (ja) * | 2001-10-02 | 2008-08-20 | 株式会社日立製作所 | ポリシリコン膜生成方法 |
| JP3903761B2 (ja) * | 2001-10-10 | 2007-04-11 | 株式会社日立製作所 | レ−ザアニ−ル方法およびレ−ザアニ−ル装置 |
| US7078322B2 (en) * | 2001-11-29 | 2006-07-18 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor |
| JP2003179068A (ja) * | 2001-12-12 | 2003-06-27 | Hitachi Ltd | 画像表示装置およびその製造方法 |
| JP3992976B2 (ja) * | 2001-12-21 | 2007-10-17 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2003197526A (ja) * | 2001-12-28 | 2003-07-11 | Seiko Epson Corp | 半導体装置の製造方法、半導体装置、表示装置、および電子機器 |
| JP4011344B2 (ja) * | 2001-12-28 | 2007-11-21 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US7023500B2 (en) * | 2002-06-05 | 2006-04-04 | Hitachi, Ltd. | Display device with active-matrix transistor having silicon film modified by selective laser irradiation |
-
2002
- 2002-07-24 JP JP2002215239A patent/JP4813743B2/ja not_active Expired - Fee Related
-
2003
- 2003-06-25 US US10/602,738 patent/US6949452B2/en not_active Expired - Lifetime
-
2005
- 2005-07-05 US US11/172,958 patent/US7192852B2/en not_active Expired - Lifetime
-
2007
- 2007-02-06 US US11/702,576 patent/US7666769B2/en not_active Expired - Fee Related
Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000068520A (ja) * | 1997-12-17 | 2000-03-03 | Matsushita Electric Ind Co Ltd | 半導体薄膜、その製造方法、および製造装置、ならびに半導体素子、およびその製造方法 |
| JP2000306834A (ja) * | 1999-02-12 | 2000-11-02 | Semiconductor Energy Lab Co Ltd | レーザ照射方法およびレーザ照射装置および半導体装置 |
| JP2000275668A (ja) * | 1999-03-19 | 2000-10-06 | Fujitsu Ltd | レーザアニーリング装置、液晶表示装置及びその製造方法 |
| JP2000277450A (ja) * | 1999-03-24 | 2000-10-06 | Matsushita Electric Ind Co Ltd | レーザアニール装置及びこの装置を用いた薄膜トランジスタの製造方法 |
| JP2001023899A (ja) * | 1999-07-13 | 2001-01-26 | Hitachi Ltd | 半導体薄膜とその半導体膜を用いた液晶表示装置及びその製造方法 |
| JP2001028440A (ja) * | 1999-07-13 | 2001-01-30 | Nec Corp | 半導体薄膜及びその形成方法 |
| JP2001127302A (ja) * | 1999-10-28 | 2001-05-11 | Hitachi Ltd | 半導体薄膜基板、半導体装置、半導体装置の製造方法および電子装置 |
| JP2001203168A (ja) * | 2000-01-21 | 2001-07-27 | Hitachi Ltd | 電子ビーム処理装置 |
| JP2002175029A (ja) * | 2000-09-29 | 2002-06-21 | Sanyo Electric Co Ltd | 半導体装置及び表示装置 |
| JP2002151697A (ja) * | 2000-11-14 | 2002-05-24 | Sharp Corp | 半導体集積回路およびそれを用いた画像表示装置 |
| JP2001274088A (ja) * | 2001-02-28 | 2001-10-05 | Trustees Of Columbia Univ In The City Of New York | 基板上の半導体膜領域の結晶化処理及びこの方法により製造されたデバイス |
| JP2002158234A (ja) * | 2001-09-14 | 2002-05-31 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Non-Patent Citations (1)
| Title |
|---|
| 波多野睦子他: "「高性能ＴＦＴ対応低温ｐｏｌｙ−Ｓｉ結晶化技術（ＳＥＬＡＸ法）Ｉ：プロセス」", 第４９回応用物理学関係連合講演会講演予稿集, JPN7007000456, March 2002 (2002-03-01), pages ８７５頁, ISSN: 0000912342 * |
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004153150A (ja) * | 2002-10-31 | 2004-05-27 | Fujitsu Display Technologies Corp | 表示装置の基板の製造方法及び結晶化装置 |
| JP2004343093A (ja) * | 2003-04-21 | 2004-12-02 | Semiconductor Energy Lab Co Ltd | ビーム照射装置、ビーム照射方法、及び薄膜トランジスタの作製方法 |
| JP4503344B2 (ja) * | 2003-04-21 | 2010-07-14 | 株式会社半導体エネルギー研究所 | ビーム照射装置および半導体装置の作製方法 |
| JP2005191546A (ja) * | 2003-12-02 | 2005-07-14 | Semiconductor Energy Lab Co Ltd | レーザ照射装置、レーザ照射方法及び半導体装置の作製方法 |
| KR100703111B1 (ko) * | 2004-01-30 | 2007-04-05 | 가부시키가이샤 히타치 디스프레이즈 | 레이저 어닐링 방법 및 레이저 어닐링 장치 |
| JP2012178600A (ja) * | 2004-04-23 | 2012-09-13 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2005340788A (ja) * | 2004-04-28 | 2005-12-08 | Semiconductor Energy Lab Co Ltd | レーザ照射方法およびそれを用いた半導体装置の作製方法 |
| JP2005347741A (ja) * | 2004-05-06 | 2005-12-15 | Semiconductor Energy Lab Co Ltd | レーザ照射装置 |
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