JP2006054223A - 半導体薄膜の結晶化方法、結晶化された半導体薄膜を有する基板、そして半導体薄膜の結晶化装置 - Google Patents
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Abstract
【課題】非晶質または多結晶半導体薄膜(12)に形成される再結晶領域(21)の正確な配置を容易にし、さらにこの再結晶領域に形成される薄膜トランジスタ(98)等の電子素子の形成工程に利用可能なアライメントマーク(15)を形成する。
【解決手段】表面が絶縁材料からなる基板(11)に非晶質または多結晶半導体薄膜(12)を形成し、第1のレーザ光(19)の照射により該非晶質または多結晶半導体薄膜の所定の位置にアライメントマーク(15)を形成し、該アライメントマークに基いた位置合わせにより、所定の位置に第2のレーザ光(20)の照射による大粒径化された再結晶領域(21)を形成する。
【選択図】 図1
【解決手段】表面が絶縁材料からなる基板(11)に非晶質または多結晶半導体薄膜(12)を形成し、第1のレーザ光(19)の照射により該非晶質または多結晶半導体薄膜の所定の位置にアライメントマーク(15)を形成し、該アライメントマークに基いた位置合わせにより、所定の位置に第2のレーザ光(20)の照射による大粒径化された再結晶領域(21)を形成する。
【選択図】 図1
Description
本発明は、例えばアクティブマトリックス型フラットパネルディスプレイ等の電子装置に適用可能な、半導体薄膜の結晶化方法、結晶化された半導体薄膜を有する基板、そして半導体薄膜の結晶化装置に関する。特に非晶質または多結晶半導体薄膜に大粒径化された再結晶領域を形成する場合の位置合わせに好適な技術に関する。
半導体薄膜技術は、例えば薄膜トランジスタ(TFT: Thin Film Transistor)、密着センサ、光電変換素子等の半導体素子を絶縁性基板上に形成するための重要な技術である。薄膜トランジスタとしてはMIS構造、特にMOS構造の、電界効果形トランジスタが通常使用されている(非特許文献1参照)。
フラットパネルディスプレイとしての液晶表示装置は、一般に薄型、軽量、低消費電力でカラー表示も容易であるという特徴を有する。かかる特徴から、パーソナルコンピュータあるいは種々の携帯用情報端末のディスプレイとして広く用いられている。かかる液晶表示装置がアクティブマトリクス型である場合には、上記薄膜トランジスタが画素のスイッチング素子および画素の駆動回路を構成する素子として使用されている。
かかる薄膜トランジスタの活性層即ちキャリア移動層は一般にシリコン半導体薄膜により構成されることが多い。通常シリコン薄膜は絶縁基板上に例えばCVD法またはスパッタ法等により形成される。かかるシリコン半導体薄膜は膜形成温度や膜形成速度等の条件により、非晶質シリコン(アモルファスシリコン)または結晶粒界により区画された多数の結晶粒からなる多結晶シリコンとして形成される。
かかる非晶質シリコンは結晶性シリコンと比較しキャリア移動度が1桁又は2桁小さい。このため一般には成膜後に高温の熱処理工程を経て結晶化された結晶シリコンが使用される。
結晶化により形成された多結晶シリコンのキャリア移動度は、非晶質シリコンのキャリア移動度の10倍から100倍程度大きい。この特性は、例えば液晶表示装置等のスイッチング素子を形成するための半導体薄膜材料として非常に優れている。近年、多結晶シリコンを活性層として用いた薄膜トランジスタの応用が活発化している。結晶化されたシリコンを用いた薄膜トランジスタは動作の高速性から、例えばドミノ回路およびCMOSトランスミッションゲートのような様々な論理回路を構成するスイッチング素子として注目されている。これら論理回路は、例えば液晶表示装置またはエレクトロルミネセンス表示装置の駆動回路、マルチプレクサ、EPROM、EEPROM、CCD、またはRAM等において使用される。
ここで、従来の方法による多結晶シリコン領域を有するシリコン薄膜を形成する代表的プロセスを説明する。このプロセスにおいてはガラス等の絶縁性基板がまず用意される。そして、絶縁性基板表面にアンダーコート層、またはバッファ層として例えばSiO2膜が形成される。続いてアンダーコート層上に非晶質シリコン膜が例えばCVD法により約50nm程度の厚さで形成される。この後、非晶質シリコン膜中の水素濃度を低下させるために脱水素処理が行われる。続いて非晶質シリコン膜の溶融再結晶化がエキシマレーザ結晶化法等により行われる。具体的には、エキシマレーザが非晶質シリコン膜に照射され、非晶質シリコン溶融しそして再結晶することにより非晶質シリコンを多結晶質シリコンに変化させる方法である。
現在では、このようにして得られた多結晶シリコンからなるシリコン薄膜が、nチャネル型またはPチャネル型薄膜トランジスタの活性層として用いられている。この場合、薄膜トランジスタの移動度(電界による電子または正孔の移動度)が、nチャネル型で100〜150cm2/V sec程度となり、pチャネル型で80m2/V secとなる。このような薄膜トランジスタを用いることにより、信号線駆動回路および走査線駆動回路のような駆動回路を画素スイッチング素子と同一の基板上に形成して駆動回路と一体型の表示装置を得ることができる。一体化することにより表示装置の製造コストを低減することが可能である。
しかし、従来の方法により結晶化された多結晶シリコン薄膜を使用した場合の薄膜トランジスタの電気的特性は、デジタル映像データをアナログ映像信号に変換するDA変換器や、デジタル映像データを加工するゲートアレイ等の信号処理回路に使用できる程度にまでは至っていない。薄膜トランジスタを例えばDA変換器や信号処理回路に使用するためには、上記薄膜トランジスタの2倍から5倍の電流駆動能力が必要とされ、また電界効果移動度も300cm2/V sec程度以上が必要とされる。
表示装置の高機能化および高付加価値化のためには、薄膜トランジスタの電気的特性をさらに向上させる必要がある。薄膜トランジスタで構成されるスタティックメモリが例えばメモリ機能を持たせるために各画素に付加される場合には、単結晶半導体を用いた場合と同等の電気的特性がこの薄膜トランジスタに要求される。このため、半導体薄膜の特性を向上させることが重要となる。
半導体薄膜の特性を向上させる方策としては例えば半導体薄膜の結晶性を単結晶に近づけることが考えられる。絶縁基板上で半導体薄膜全体を単結晶化できれば、次世代LSIとして検討されているSOI基板を用いたデバイスと同様の特性を得ることが可能となる。この試みは、3次元デバイス研究プロジェクトとして10年以上も前に行われているが、半導体薄膜全体の単結晶化技術は未だに確立していない。ただ現在でも半導体薄膜中の半導体薄膜が単結晶であることが期待されている。
非晶質半導体薄膜の結晶化において、実質的に単結晶化した場合と同等の効果を持たせるように、再結晶化される結晶の結晶粒を大きく成長させる技術が提案されている(例えば非特許文献2参照)。この方法は、位相シフタを用いて空間的に強度変調されたエキシマレーザを照射する。この位相変調エキシマレーザ結晶化法は非晶質シリコン薄膜に温度分布を与えて溶融再結晶化することにより大粒径の結晶化領域を結晶シリコン薄膜に得るものである。
位相変調エキシマレーザ結晶化法は、位相シフタによってシリコン薄膜平面上のエキシマレーザ強度に強弱を持たせ、この強度分布に対応した温度勾配をシリコン薄膜内に生じさせることを意図する。この温度勾配は、シリコン薄膜平面に平行な方向において、低温部分から高温部分に向かって結晶シリコン粒の成長を促進する。この結果、従来のレーザ結晶化法に比べてより大きな結晶シリコン粒を成長させることができる。
この方法によれば、再結晶されたシリコン粒が例えば薄膜トランジスタのような能動素子のチャネル領域を少なくとも収容可能な数ミクロン程度の粒径に成長する。従って、薄膜トランジスタをこの大きな結晶シリコン粒領域に形成することにより上述した要求を満足する電気特性の薄膜トランジスタを得ることができる。
位相変調エキシマレーザ結晶化法は、大粒径の結晶シリコン粒を得るために有効な技術である。しかし、位相変調エキシマレーザ結晶化法においては、結晶の成長が開始する低温領域においては最初は微結晶が成長し、さらにこの微結晶をシードとして大きな結晶粒が成長する。このため再結晶後のシリコン薄膜には、大粒径化された結晶シリコン粒からなる領域と、小粒径の結晶シリコン粒からなる多結晶領域とが存在する。従ってかかる結晶化プロセスを採用する場合においては、後に形成される薄膜トランジスタを大粒径化された結晶シリコン粒からなる領域に正確に配置することが必要となる。
薄膜トランジスタがこの大粒径の結晶シリコン領域からずれて多結晶領域に形成されると、この薄膜トランジスタの電気特性は著しく低下する。このような電気特性の低下した薄膜トランジスタが例えばフラットパネルディスプレイに含まれる場合、このディスプレイは不良品となり、製造歩留まりを著しく低下させことになる。同一基板上に複数の薄膜トランジスタを形成するために、複数の大粒径化された再結晶シリコン領域を順次形成する場合、基板を機械的方法のみで移動させるだけでは充分な位置精度が得られない。
このような問題に対処するため、結晶化プロセスにおいて予めアライメントマークを形成しておく試みがなされている。即ち、再結晶化前にアンダーコート層または支持基板にあらかじめアライメントマークを形成して、そのマークに合わせて結晶化処理を行う方法である。
図9に従来のアライメントマーク形成方法の一例を示す。薄膜トランジスタ(図示せず)が形成されるシリコン薄膜を形成するための例えばガラスまたは石英等の絶縁基板111を準備し、必要な場合にはその表面に例えばSiO2からなるアンダーコート層(図示せず)を形成する。続いて絶縁基板111またはアンダーコート層の表面に例えばリソグラフおよび化学エッチングにより所定の形状のアライメントマーク112を形成する。続いて、支持基板上に例えば非晶質シリコンまたは多結晶シリコン薄膜113を形成する。そして、アライメントマーク112を光学的に認識することにより絶縁基板111の位置確認を行いながら、所定の領域114を位相変調エキシマレーザ結晶化法により結晶化する。なお、結晶化された領域114には、結晶が開始された小粒径のシリコン粒からなる多結晶領域116と、小粒径のシリコン粒から成長した大粒径の単結晶を有する大粒径化された結晶領域115と、が存在する。アライメントマーク112を基準に結晶化が行われ、結晶開始領域である多結晶領域116および大粒径化された結晶領域115は絶縁基板上の所定の位置に配置される。
フラットパネルディスプレイ1996 日経BP社 1995年12月11日発行 p.174-p176 表面科学 Vol. 21, No. 5, p.278-p.287,2000
フラットパネルディスプレイ1996 日経BP社 1995年12月11日発行 p.174-p176 表面科学 Vol. 21, No. 5, p.278-p.287,2000
しかし、上記従来の方法によれば、絶縁基板111またはアンダーコート層に、リソグラフ等の別工程によりアライメントマーク102を形成するステップを必要とするため、製造工程が長くなるという問題があった。
半導体薄膜上において結晶性が異なる領域は光学的に認識することが可能である。このため結晶性が異なる所定の形状の領域を形成することによりアライメントマークとして使用することができる。本発明においては最初のレーザ照射により、次の結晶化処理に必要なアライメントマークを形成する。即ち、最初のレーザ照射より形成したアライメントマークを用いて、再度基板のアライメントを行い結晶化処理を行うことにより大粒径の単結晶粒を形成する。また、最初のレーザ照射処理において、薄膜トランジスタの製造工程におけるリソグラフ処理に必要となるアライメントマークを同時に形成する。
本発明の実施例による半導体薄膜の結晶化方法は、表面が絶縁材料からなる基板に非晶質または多結晶半導体薄膜を形成し、第1のレーザ照射により非晶質または多結晶半導体薄膜の所定の位置にアライメントマークを形成し、該アライメントマークに基いた位置合わせにより、第2のレーザ照射により大粒径化された再結晶領域を形成する半導体薄膜の結晶化方法である。
また本発明の実施例による半導体薄膜形成基板は、支持基板とその表面に形成された半導体薄膜とを有する半導体薄膜形成基板であって、該半導体薄膜は、所定に位置に第1のレーザ照射により形成されたアライメントマーク部と、第2のレーザ照射により形成された大粒径化された再結晶領域とを有する半導体薄膜形成基板である。
また本発明の実施例による結晶化装置は、非晶質または多結晶半導体薄膜に大粒径化された再結晶領域を形成する結晶化装置であって、レーザ光を射出するレーザ光源と、レーザ光のエネルギ密度を制御するアッテネータと、レーザ光の強度を均一化するホモジナイズ光学系と、アライメントマーク形成用のマスクまたは位相シフタと、結晶成長用位相シフタとの交換を行うマスクまたはシフタ移動機構と、非晶質または多結晶半導体薄膜を有する支持基板を載置し、レーザ光に対し直角方向に移動可能なXYステージと、XYステージを駆動する駆動機構と、半導体薄膜に形成されたアライメントマークの位置を認識するための受光装置と、レーザ、アッテネータ、マスクまたはシフタ移動機構、駆動装置、および受光装置に接続され装置とを具備し、
制御装置は、第1のレーザ照射により非晶質または多結晶半導体薄膜の所定の位置にアライメントマークを形成し、そしてアライメントマークの認識に基いた位置合わせにより第2のレーザ照射により大粒径化された再結晶領域を形成するようにプログラムされている結晶化装置である。
制御装置は、第1のレーザ照射により非晶質または多結晶半導体薄膜の所定の位置にアライメントマークを形成し、そしてアライメントマークの認識に基いた位置合わせにより第2のレーザ照射により大粒径化された再結晶領域を形成するようにプログラムされている結晶化装置である。
本発明の実施例によれば、第一の結晶化処理によってアライメントマークが半導体薄膜に設けられる。このアライメントマークは半導体薄膜を結晶化する際のシフタ位置あるいは半導体薄膜内に半導体能動素子を形成する際のリソグラフ用マスクの位置を決定するため、あるいは液晶表示装置を組立てる際の貼り合わせ、またダイシング工程の位置の基準となる。さらに、このマークを次工程であるリソグラフ工程の基準とすることにより、半導体薄膜の結晶化により得られる大粒径の単結晶半導体粒領域内に、高い信頼性で半導体能動素子を形成することが可能となる。
また、アライメントマークパターンを被処理基板にあらかじめ形成する場合と比較し、スループットが向上する。
図1を参照して本発明を実施するための具体例について説明する。支持基板11とその表面に形成された半導体薄膜13とを有する半導体薄膜形成基板10を形成するために、まず、ガラス基板、石英基板、またはプラスチック基板等からなる絶縁性材料からなる支持基板11を準備する。本発明を例えば液晶表示装置に適用する場合には、支持基板11としては1737のような無アルカリガラス基板を使用するのが良い。なお、本発明の支持基板は絶縁性材料に限定されるものではなく、必要な場合には、例えば、Si、Ge、SiGe、SiGeC、GaAS、GaP、InAS、GaN、ZnTe、CdSe、CdTeなどの半導体基板を用いることもできる。
次にこの支持基板11の上に、例えば膜厚が約500nmのアンダーコート層としての絶縁膜12を形成する。この絶縁膜12は例えばSi02膜により形成され、例えばプラズマ化学気相成長法や低圧化学気相成長法などによるCVD法やスパッタ法を用いて形成することができる。なお、半導体薄膜13のアンダーコート層としての絶縁膜12はガラス等の支持基板11からその上に形成される半導体薄膜13へ不所望の不純物が拡散することを防止するとともに溶融再結晶化時に半導体薄膜13に発生した熱に対し蓄熱効果も有する。絶縁膜12については単独のSi02膜等を用いる代わりに、例えば、SiN膜とSi02膜との組合わせのような積層構造(図示せず)にしたものでもよい。
次に、絶縁膜12の上に、即ち支持基板11の上部に、非晶質または多結晶の半導体薄膜13をプラズマ化学気相成長法または低圧化学気相成長法などCVD法やスパッタ法等の公知の成膜技術を用いて成膜する。例えばモノシランSiH4の熱分解によりSiO2膜上のシリコン薄膜を形成する場合には、通常の形成温度である600°C〜700°Cにおいては単結晶の部分の粒径が20nm程度の多結晶となり、約500°C以下では非晶質となる。この半導体薄膜13としては、通常例えば膜厚30〜200nm程度の、そしてより望ましくは50〜100nm程度のシリコン薄膜が使用される。なお、本発明はシリコン薄膜に限定されるわけではなく、例えばGe、SiGe、もしくはSiGeC薄膜など、物理的に適切な半導体薄膜を用いることができる。この半導体薄膜13は、通常絶縁膜12の全面に形成される。
さらに図1(a)に示すように、半導体薄膜13の表面全面に、約300nmの膜厚のいわゆるキャップ膜としての保護膜14が形成されている。この保護膜14としては例えばSiO2、SiN膜、SiON膜、SiOx(x=1〜2)またはこれらの積層構造膜を使用することができる。絶縁膜12および保護膜14は半導体薄膜13に発生した熱に対し蓄熱効果も有する。
次に半導体薄膜13の一部に以下に述べる位相変調エキシマレーザ結晶化法による再結晶領域の位置を定めるためのアライメントマーク15が形成される。このアライメントマーク15は再結晶化後の薄膜トランジスタの形成工程においても使用することができる。
その他、液晶表示装置(図8(b)参照)を組立てるために枠状のシール材118を介して基板91、92を相互に貼り併せる工程における位置合わせ、また例えば図6の絶縁基板61を複数のより小さい基板に分割して使用するためのダイシング工程における位置合わせに等において使用することができる。また、例えば、半導体薄膜内に薄膜トランジスタ等の半導体素子を形成する際のリソグラフ用マスク位置を決定するための基準とすることができる。なお、この最初のレーザ照射処理において、後の薄膜トランジスタの製造工程におけるリソグラフ処理に必要なアライメントマークを同時に別途形成してもよい。
アライメントマーク15は図2に示すようなアライメントマークを形成するためのマスクまたは位相シフタ、この明細書においてはアライメント形成マスクまたはシフタという、16を使用して、レーザ光19の照射により形成する。このレーザ照射を第1のレーザ照射と呼ぶ。このレーザ光はホモジナイズされた光で2次元的に均一な光強度を有するのが良い。アライメント形成マスク16としては例えば厚さ300nm〜500nmのクロム薄板または厚さ300nm〜400nmアルミニウム薄板のような金属薄板17に、アライメントマークの形状を定める貫通部18を形成したものを使用することができる。支持基板11に対し垂直なレーザ光がこの貫通部18を通って半導体薄膜13に達し、貫通部18の形状に対応する形状で半導体薄膜13を加熱し半導体薄膜13に熱変成領域を形成する。熱変成領域は反射状態に関する光学的特性が非加熱部分と異なるため光学的に識別が可能となる。
図2のアライメント形成マスク16を使用する場合には、アライメントマークは十字の形状となるが、アライメントマークの形状は十字の形状に限定されるわけではない。マスクの遮光材料としてはレーザ光を反射する金属薄板の他に、レーザ光を吸収する材料、例えばシリコン窒化膜、を使用してマスクを形成することもできる。またレーザ光の照射強度を位置的に変調する位相シフタを使用することもできる。なお前記位相シフタを使用した場合、マーク部は光強度の異なる2種類以上の照射領域により構成される。
図2に示すようなアライメント形成用マスクまたはシフタ16を使用する場合、製造装置および工程を簡略化するため、以下に述べる位相変調エキシマレーザ結晶化法において使用するエキシマレーザ装置を使用し、アライメントマーク15を形成する工程と以下に述べる再結晶工程とを連続して行うのが良い。非晶質または多結晶シリコン薄膜13に熱変成したアライメントマーク15を形成する場合、正確な輪郭と周辺部との光学的相違を確実にするためには、例えば0.3J/cm2程度のフルエンスを使用すると良い。以下に述べる再結晶工程と共用するエキシマレーザ光源としては例えば、XeCl(波長248nm)、KrF(波長308nm)等を用いることができる。
次に、図1(c)に示すように、後に詳しく説明する位相変調エキシマレーザ結晶化法を用いて、保護膜14の表面に例えば図3(b)に示すような光強度分布を有するエキシマレーザ光20を照射する。このレーザ照射を第2のレーザ照射と呼ぶ。第2のレーザ照射は、上記第1のレーザ照射により予め半導体薄膜13に形成されたアライメントマーク15に基き照射位置が設定される。第2のレーザ照射により照射される部分の寸法および形状の一例は2mm角である。このため通常の支持基板11においてはアライメントマーク15を基準に支持基板11上の照射位置を走査して順次照射することにより複数領域をマトリクス状に再結晶化することにより大きな面積の再結晶領域を形成する。第2のレーザ照射は、半導体薄膜を溶融する必要があるため、第1のレーザ照射よりも大きなエネルギー密度を必要とし、例えば0.7〜1.0J/cm2程度のフルエンスを有するレーザ光が使用される。
第2のレーザ光20による第2のレーザ照射によって、半導体薄膜13のレーザ照射領域は、大部分が大粒径化された再結晶領域21に変換される。このため例えば図3(b)に示すような適切な光強度分布を有するエキシマレーザ光20が照射され、半導体薄膜13に温度分布が形成される。大粒径化された再結晶領域21は融点以上に加熱された半導体薄膜13が低温側から高温側に向かって再結晶することにより形成される。レーザ光強度の低い低温の位置において最初多結晶シリコン(Poly−Si)または微結晶シリコン(μc−Si)が発生する。しかし、温度勾配に従って結晶成長するに従い成長し易い結晶粒の成長が促進され、大粒径化された再結晶領域が形成される。この再結晶領域では例えば薄膜トランジスタのチャネル部分を形成するに十分な大面積の結晶粒が得られる。
続いて、図1(d)に示すように、半導体薄膜13の部分的なエッチングにより、例えば薄膜トランジスタが形成される互いに電気的に絶縁された複数の半導体のアイランド22が形成される。薄膜トランジスタ等の形成工程においてアライメントマーク15を使用する場合は、図1(d)に示すようにアライメントマーク15の領域はエッチングせずに残すことができる。後の工程においてこのアライメントマーク15を使用しない場合にはアライメントマーク15を除去することも可能である。アイランド22において少なくとも薄膜トランジスタの活性領域即ちチャネルが形成される部分は大粒径化された再結晶領域内に配置するようにする。
図1(e)に電子素子の具体例として、2つのアイランド22に形成された互いに同一の構造を有する2個の薄膜トランジスタ23の断面を示す。これらの薄膜トランジスタ23の形成には通常知られている薄膜トランジスタの製造方法を適用することができる。図1(e)においては、各アイランド22に薄膜トランジスタ23のソース領域24、チャネル領域25およびドレイン領域26が形成されている。チャネル領域25の表面には例えばSiO2からなるゲート絶縁膜27が形成され、その上にゲート電極28が形成されている。支持基板11および薄膜トランジスタ23は例えばSiO2からなる絶縁性保護膜31により覆われ、ソース領域24およびドレイン領域26からはスルーホール32を介してソース電極29およびドレイン電極30が取出されている。上記例では薄膜トランジスタを形成した具体例を示したが、アイランド22には薄膜トランジスタ以外の電気部品、例えばキャパシタ、ダイオード、液晶表示パネルの画素電極等、が形成可能であることは言うまでもない。
図3によりこの実施例において使用される位相変調エキシマレーザ結晶化法について説明する。この実施例の位相変調エキシマレーザ結晶化法においては、例えば図3(a)に示すような位相シフタを使用する。図3(a)にその断面を示す位相シフタ41は、透明基材、例えば、石英基材に厚さの異なる互いに隣合う領域42、43を設けることにより形成される。図4にその斜視図を示す。そしてこれら2つの領域42、43間の境界に形成される段差部44において、入射するエキシマレーザ光45を回折および干渉させ、いわゆる位相シフト部を形成する。このようにして均一な光度で入射したエキシマレーザ光に対し周期的に変化する空間分布を形成することができる。
この実施例に示した位相シフタ41は、隣接するパターン42、43を通過したレーザ光が互いに逆位相(180°のずれ)となるような段差44を有するように構成されている。即ち、交互に配列された領域42および43は、同相で入射したレーザ光の位相が通過後は例えばπとなる第1のストリップ領域42と、通過後の位相が0となる第2のストリップ領域43とからなる。
この実施例において、位相シフタ41は屈折率が1.508の矩形の石英基板からなり、第1および第2ストリップ領域42、43はそれぞれ水平方向に25μmの幅を有する。ストリップ領域42および43の段差△tが射出されるそれぞれのレーザ光の位相差θに対応する。位相差θは、θ=2π△t(n−1)/λで与えられる。ここで、λは、レーザ光の波長、nは石英基板の屈折率である。例えば、波長248nmのKrFエキシマレーザを用いた場合,屈折率は、1.508であり、段差△tが244nmのとき透過光の位相差は180°となる。従って位相シフタ41は、平坦な石英基板においてストリップ領域42に相当する部分を深さ244nmだけ部分的に選択エッチングすることにより作成することができる。このエッチングにより薄く形成された領域が第1のストリップ領域42であり、エッチングされない領域が第2のストリップ領域43である。
このような構成の位相シフタ41を使用した場合、図3(b)に示すようなレーザ光の強度分布46が発生する。このため、かかる強度分布46を有するレーザ光の照射を受けた半導体薄膜13においては光強度が最小の部分55の温度が最も低くなり、半導体薄膜13にレーザ光の強度分布46に基く周期的な温度分布47が形成される。通常、レーザ光の強度および照射時間は光強度が最小の部分55においても半導体薄膜13が溶融するように、そして適切な温度勾配が形成されるように選択される。
レーザ光45の照射が停止されると、まず光強度が最小の部分55即ち温度の最小の部分48、48‘、48“もしくはこれの近傍の領域において半導体薄膜13の温度が融点以下となって再結晶化が開始され、半導体薄膜が再結晶化する際に核となる多数の多結晶が発生する。即ち、温度の最小の部分48、48‘、48“においては最初は微結晶または多結晶が生成される。しかし、温度傾斜部49において低温部から順次結晶が成長する間に、特に成長に適した結晶方位を有する結晶部分の成長が拡大する。このため各温度傾斜部49において複数の比較的大きな結晶粒が得られ、薄膜トランジスタの活性領域の寸法に匹敵する大粒径化された再結晶領域が形成される。
上記説明においては、位相シフタ41は、図3(a)および図4に示されるように、段差部44からなる位相シフト部が互いに平行な複数の直線状に形成されたシフタを使用した場合について説明した。しかし位相シフタの構造はこの例に限定されるものではない。例えば図5に示すように異なる面積の段差部44を格子状に形成した面積変調型位相シフタを使用することもできる。即ち、面積変調型位相シフタは図5(b)の光強度分布が得られるように段差部44の面積比を変調したマスクである。図5(a)においてWは位相シフタの繰返し長でありΔtは段差である。また、図5(b)において、BPはビームプロファイル、PHはビームプロファイルの振幅の大きさ、PWはビームプロファイルのピッチ幅であり、θはビームプロファイルにおける相対する傾斜部間の角度である。
図3(c)に、図3(a)に示す位相シフトマスク41を用いて得られた結晶化された半導体薄膜50の顕微鏡写真を示す。位相シフトマスク41の温度の最小部分48、48‘、48“に対応して、縦方向に多結晶領域51、51‘、51“が形成されている。この多結晶領域51、51‘、51“から横方向に結晶が成長し、粒長約2.5μmの大きな単結晶群に成長していく状態が示されている。結晶成長は左右の多結晶領域51、51‘、51“の中間部で終了し、この中間部に縦方向の結晶粒界53が生じている。温度勾配を適切に選択することによりより大きな結晶部分52を得ることが可能であり、多結晶領域51、51‘、51“に隣接して大粒径化された再結晶領域が形成される。
図3(d)に、図3(c)に示す結晶化された半導体薄膜50に対応する、各素子形成区画54の一例を示す。この素子形成区画54内の大粒径化された結晶化領域に例えば薄膜トランジスタ23が、あるいは薄膜トランジスタ23のチャネル領域25が形成される。
図6に大面積の絶縁基板61上に多数の素子形成区画54が形成された具体例を示す。例えば無アルカリガラス基板からなる絶縁基板61上にアンダーコート層として例えばSiO2膜62が形成され、その上に非晶質または多結晶シリコン膜63が形成される。このシリコン膜に第1のレーザ照射により先ずアライメントマーク64が形成される。
続いて複数の結晶化領域65が形成される。各結晶化領域65は絶縁基板61が載置された例えばXYテーブルを所定の間隔で移動させる度に第2のレーザ照射を行うことにより形成される。各第2のレーザ照射は、半導体薄膜に形成されたアライメントマーク64により都度位置合わせ可能なため、結晶化領域65を絶縁基板61上において正確に配置することができる。各結晶化領域65は複数の素子形成区画54を含む。アライメントマーク64はさらに例えば図1のアイランド22を形成する場合等、薄膜トランジスタ等の製造プロセスにおいても使用することができる。さらに分断工程や基板貼り合わせ工程においても使用することができる。
図7に本発明に係る半導体薄膜の再結晶化に使用可能な結晶化装置70の一実施例を示す。この事例では、レーザ光源としてエキシマレーザ71(例えば、XeCl、KrFなど)を用いているが、必ずしもこれらエキシマレーザに限定されるわけではない。図6に示すように、パルスレーザ光72を射出するエキシマレーザ71の出射側には、レーザ光72のエネルギ密度を制御するためのアッテネータ73と、レーザ光の強度を均一化するホモジナイズ光学系74とが順次配設されている。アッテネータ73およびホモジナイズ光学系74は光学装置において通常使用されているものが使用可能である。このホモジナイズ光学系74の射出側には、アライメント形成マスクまたはシフタ75または位相シフタ76が配置される。アライメント形成マスクまたはシフタ75による第1の照射(通常複数回)の後、位相シフタ76による第2の照射(通常複数回)が行われる。この交換機構は、一般的に部品の交換に使用されるような移動機構84を設けてアライメント形成マスクまたはシフタ75および位相シフタ76の交換を行うことができる。さらにアライメント形成マスクまたはシフタ75または位相シフタ76により形成されたレーザ光パターンを等倍もしくは縮小する投影レンズ77が配置されている。
そして、この投影レンズ77の射出側には、レーザ光に対し直角方向に移動可能な例えばXYステージまたはXYZθステージ78(互いに直角なX、Y、Z方向に移動可能であり、かつXY平面において任意の角度θで基板の回転が可能なステージ)が配置されている。なおXYZθステージ78等には半導体薄膜79が形成された絶縁基板80が配置されることになる。XYZθステージ78はレーザ光に対し直角方向に移動するため駆動装置81に接続されている。XYZθステージ78の上部に、少なくとも半導体薄膜79に形成されたアライメントマーク64の位置を認識するための受光装置82が設けられている。
上記エキシマレーザ71、アッテネータ73、アライメント形成マスクまたはシフタ75または位相シフタ76の移動機構84、駆動装置81、および受光装置82は各信号ライン87を介して制御装置83にそれぞれ電気的に結合されている。制御装置83はこれら各上記装置71、73、84、81、82からの信号を処理し、これら各上記装置71、73、84、81、82に必要な制御信号を生成する信号処理部85および信号処理に必要な情報およびプログラムを記憶する記憶部86を有する。制御装置83は、少なくとも第1のレーザ照射により非晶質または多結晶半導体薄膜の所定の位置にアライメントマークを形成し、そしてアライメントマークに基いた位置合わせにより第2のレーザ照射により大粒径化された再結晶領域を形成することを可能とするプログラムを含み、例えば、パルス発光するエキシマレーザ71の発光制御、第1の照射および第2の照射におけるアッテネータ73のエネルギ密度の制御、マスクまたはシフタ移動機構84を使用してのマスクまたはシフタ交換の制御、駆動装置81によるXYZθステージ78の移動制御、アライメントマーク64および受光装置82による半導体薄膜79の位置認識等を含む結晶化装置に必要な各種の制御を行うことができる。
図8(a)および(b)に、薄膜半導体に形成されたアライメントマークを有する再結晶化薄膜半導体を使用して作成された液晶表示装置の実施例を示す。図8(a)の液晶表示装置90の上部の信号線駆動回路部分100に形成されたアライメントマークを102で示し、下側の表示部分119に形成されたアライメントマークを102‘で示している。図6の素子形成区画54に対応する素子形成領域を103および103’で示している。図面の簡略化のため右上部分のみ図示し、他は省略している。この実施例ではアライメントマークを駆動回路部分および表示部分の四隅に配置しているが、アライメントマークの数および配置は素子形成領域の数および配置に応じて適宜決定することができる。
液晶表示装置90は、図8(b)に示すように、上下1対の透明基板91、92、液晶層93、複数の画素電極94、そして対向電極97を含み、図8(a)に示すように、マトリクス状に配置された複数の画素電極94、複数の走査配線95、複数の信号配線96、及び上記画素電極94にそれぞれ接続された複数の薄膜トランジスタ98を含む。
1対の透明基板91、92としては例えばガラス基板を用いることができる。これら透明基板91、92は、枠状のシール材118を介して接合されている。液晶層93は、1対の透明基板91、92およびシール材118により囲まれた領域に配置される。
前記1対の透明基板91、92のうちの一方の透明基板、例えば下側の透明基板92の内面には、行方向および列方向にマトリックス状に設けられた複数の画素電極94と、この複数の画素電極94にそれぞれ接続された複数の薄膜トランジスタ98と、複数の薄膜トランジスタ98と電気的に接続された走査配線95および信号配線96とが設けられている。この実施例においては、薄膜トランジスタ98と画素電極94がそれぞれ再結晶化された素子形成領域103、103‘に形成されている。
複数の走査配線95は行方向に延在し薄膜トランジスタ98のゲートに接続されている。これら走査配線95の一端はそれぞれ走査線駆動回路99に接続されている。また、複数の信号配線96は列方向に延在して各薄膜トランジスタ98に接続されている。これら信号配線96の一端はそれぞれ信号線駆動回路部分100に接続されている。走査線駆動回路99および信号線駆動回路部分100は液晶コントローラ101に接続されている。液晶コントローラ101は外部から供給される画像信号及び同期信号を受信し、画素映像信号Vpix、垂直祖歌制御信号YCT、および水平走査制御信号XCTを発生する。
このように図7に示す実施例においては、透明基板92上に薄膜トランジスタ98が形成される半導体薄膜が形成され、第1のレーザ照射によりこの半導体薄膜の所定の位置に複数のアライメントマーク102、102‘が形成される。そしてこのアライメントマーク102または102’を光学的認識し、これらアライメントマーク102、102’を基準として位相変調されたエキシマレーザによる結晶化の位置が定められる。そして例えば図3(c)に示す各素子形成区画54に対応する各素子形成領域103、103’に薄膜トランジスタ98が形成される。薄膜トランジスタ98は公知の薄膜トランジスタ製造工程を用いて形成することができる。
10…半導体薄膜形成基板、 11…支持基板、 12…絶縁膜(アンダーコート層)、 13…半導体薄膜、 14…保護膜、 15…アライメントマーク、 16…アライメント形成マスクまたはシフタ、 17…金属薄板、 18…貫通部、 19…レーザ光、 20…エキシマレーザ光、 21…大粒径化された再結晶領域、 22…アイランド、 23…薄膜トランジスタ、 24…ソース領域、 25…チャネル領域、 26…ドレイン領域、 27…ゲート絶縁膜、 28…ゲート電極、 29…ソース電極、 30…ドレイン電極、 31…絶縁性保護膜、 32…スルーホール、 41…位相シフトマスク、 42…第1のストリップ領域、 43…第2のストリップ領域、 44…段差部(位相シフト部)、 45…エキシマレーザ光、 46…強度分布、 47…温度分布、 48…温度の最小部分、 49…温度傾斜部、 50…半導体薄膜、 51…多結晶領域、 52…結晶部分、 53…結晶粒界、 54…素子形成区画、 55…光強度が最小の部分 61…絶縁基板、 62…SiO2膜、 63…多結晶シリコン膜、 64…アライメントマーク、 65…再結晶化領域、 70…結晶化装置、 71…エキシマレーザ、 72…パルスレーザ光、 73…アッテネータ、 74…ホモジナイズ光学系、 75…アライメント形成マスク、 76…位相シフトマスク、 77…投影レンズ、 78…XYZθステージ、 79…半導体薄膜、 80…絶縁基板、 81…駆動装置、 82…受光装置、 83…制御装置、 84…マスクまたはシフタ移動機構、 85…信号処理部 86…記憶部、 90…液晶表示装置、 91…透明基板、 92…透明基板、 93…液晶層、 94…画素電極、 95…走査配線、 96…信号配線、 97…対向電極、 98…薄膜トランジスタ、 99…走査線駆動回路、 100…信号線駆動回路部分、 101…液晶コントローラ、 102…アライメントマーク、 103…素子形成領域、 111…絶縁基板、 112…アライメントマーク、 113…多結晶シリコン薄膜、 114…領域、 115…大粒径化された結晶領域、 116…多結晶領域、 117…アライメントマーク、118…シール材、119…表示部分
Claims (12)
- レーザを用いて非晶質または多結晶半導体薄膜を結晶化する方法であって、
第1のレーザ照射により前記非晶質または多結晶半導体薄膜の所定の位置にアライメントマークを形成し、
前記アライメントマークに基いた位置合わせにより、第2のレーザ照射により大粒径化された再結晶領域を形成する半導体薄膜の結晶化方法。 - 前記第2のレーザ照射は前記第1のレーザ照射よりも大きなエネルギー密度を有する請求項1記載の結晶化方法。
- 前記再結晶領域を形成する工程は、前記アライメントマークに基いた位置合わせにより、前記非晶質または多結晶半導体薄膜に対し順次走査された、または複数回の再結晶領域の形成工程を含む請求項1記載の結晶化方法。
- 前記第2のレーザ照射は位相シフタを通して行われる請求項1記載の結晶化方法。
- 前記第1のレーザ照射および前記第2のレーザ照射は同じレーザ光源を使用し、レーザ光の光路に配置されたアッテネータにより所定のエネルギー密度に変更して行われる請求項2記載の結晶化方法。
- 前記アライメントマークを形成する工程において、後の薄膜トランジスタの製造工程において必要とするリソグラフのためのアライメントマークを同時に形成する請求項1記載の結晶化方法。
- 前記アライメントマークを形成する工程において、後の液晶表示装置を組立てる際の基板貼り合わせ工程において使用されるアライメントマークを同時に形成する請求項1記載の結晶化方法。
- 前記アライメントマークを形成する工程において、後のダイシング工程における位置の基準となるアライメントマークを同時に形成する請求項1記載の結晶化方法。
- 支持基板とその表面に形成された半導体薄膜とを有する半導体薄膜形成基板であって、
前記半導体薄膜は、
所定の位置に第1のレーザ照射により形成されたアライメントマーク部と、
第2のレーザ照射により形成された大粒径化された再結晶領域とを有する、
半導体薄膜形成基板。 - 前記支持基板と前記半導体薄膜との間に絶縁材料からなるアンダーコート層を有する請求項9記載の半導体薄膜形成基板。
- 前記半導体薄膜の表面に絶縁材料からなる保護膜を有する請求項9または請求項10記載の半導体薄膜形成基板。
- 非晶質または多結晶半導体薄膜に大粒径化された再結晶領域を形成する結晶化装置であって、
レーザ光を射出するレーザ光源と、
前記レーザ光のエネルギ密度を制御するアッテネータと、
前記レーザ光の強度を均一化するホモジナイズ光学系と、
アライメント形成マスクおよび位相シフタの交換を行う移動機構と、
前記非晶質または多結晶半導体薄膜を有する支持基板を載置し、前記レーザ光に対し直角方向に移動可能なXYステージと、
前記XYステージを駆動する駆動機構と、
前記半導体薄膜に形成されたアライメントマークの位置を認識するための受光装置と、
前記レーザ、前記アッテネータ、前記マスク移動機構、前記駆動装置、および前記受光装置に接続され制御装置とを具備し、
前記制御装置は、第1のレーザ照射により前記非晶質または多結晶半導体薄膜の所定の位置にアライメントマークを形成し、そして前記アライメントマークの認識に基いた位置合わせにより第2のレーザ照射により大粒径化された再結晶領域を形成するようにプログラムされている結晶化装置。
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JP2009123852A (ja) * | 2007-11-14 | 2009-06-04 | Dainippon Printing Co Ltd | 半導体装置及びその製造方法 |
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JP2008165186A (ja) * | 2006-12-29 | 2008-07-17 | Samsung Sdi Co Ltd | 有機電界発光表示装置及びその製造方法 |
JP4642825B2 (ja) * | 2006-12-29 | 2011-03-02 | 三星モバイルディスプレイ株式會社 | 有機電界発光表示装置及びその製造方法 |
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JP2009123852A (ja) * | 2007-11-14 | 2009-06-04 | Dainippon Printing Co Ltd | 半導体装置及びその製造方法 |
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