DE10234155B4 - Preßgespritztes Leistungsbauelement - Google Patents

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Kenji Kariya Yagi
Yasushi Kariya Ookura
Kuniaki Kariya Mamitsu
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Mikimasa Kariya Suzuki
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Abstract

Halbleiterbauelement (1) mit:
einem Halbleiterchip (2), welcher beim Betrieb Wärme erzeugt;
einem Paar von Metallplatten (3, 4) zum Freisetzen der Wärme von dem Halbleiterchip (2), um den Halbleiterchip (2) zu kühlen, wobei der Halbleiterchip (2) an eine der Metallplatten (3, 4) angeschlossen ist; und
einem Gußharz (7), in welchem der Halbleiterchip (2) und die Metallplatten (3, 4) derart eingebettet sind, daß eine Oberfläche jeder Metallplatte (3, 4) bloßgelegt ist, um die Wirksamkeit des Wärmefreisetzens von den Metallplatten (3, 4) zu verbessern, wobei die Dicke t1 des Halbleiterchips (2) und die Dicke t2 einer der Metallplatten (3, 4) der Beziehung t2/t1 ≥ 5 genügt.

Description

  • Die vorliegende Erfindung bezieht sich auf ein preßgespritztes Leistungsbauelement, welches einen Halbleiterchip, der Wärme beim Betrieb erzeugt, und eine Wärmesenke zum Kühlen des Halbleiterchips enthält.
  • Es wird ein Leistungsbauelement vorgeschlagen, welches einen Chip und lediglich eine Wärmesenke enthält, die als Kupferplatte zum Freisetzen von Wärme ausgebildet ist und ebenfalls als Elektrode arbeitet. In dem Leistungsbauelement sind Strom- und Masseleitungen als Bonddrähte vorgesehen. Jedoch treten bei diesem Typ eines Leistungsbauelements die folgenden Schwierigkeiten auf, wenn zum Verringern der Herstellungskosten die Größe des Halbleiterchips reduziert wird. Für das Verringern der Größe wird es nötig, die Anzahl von Bonddrähten zu verringern, so daß es unmöglich wird, einen vorbestimmten bemessenen Strom zuzuführen. Obwohl der Halbleiterchip bei einer höheren Geschwindigkeit arbeitet, wenn das Bauelement in seiner Größe verringert ist, führt ein Verringern des Größe des weiteren zu einer größeren Induktivität und einem erhöhten Stromstoß. Darüber hinaus erzeugt der Halbleiterchip mehr Wärme pro Volumen, wenn der vorbestimmte bemessene Strom gezogen wird. Daher wird die sonst niedrigere Temperatur des Halbleiterchips beim Betrieb höher, wenn nicht die Wärme effizienter freigesetzt wird.
  • Um die oben beschriebenen Schwierigkeiten zu überwinden, wird ein Halbleiterbauelement vorgeschlagen, welches zwei Wärmesenken besitzt. Da Wärme von zwei Seiten des Halbleiterchips jeweils in Bezug auf die zwei Wärmesenken freigesetzt wird, bietet das zuletzt vorgeschlagene Halb leiterbauelement eine verbesserte Wärmefreisetzwirksamkeit im Vergleich mit dem zuerst vorgeschlagenen Leistungsbauelement, welches lediglich eine Wärmesenke besitzt. Obwohl das zuletzt vorgeschlagenene Halbleiterbauelement mit einem Gußharz vergossen ist, sind die Oberflächen der zwei Wärmesenken, welche einander gegenüberliegen, von den Oberflächen, welche jeweils dem Halbleiterchip gegenüberliegen, zur Verbesserung einer Wärmefreisetzwirksamkeit bloßgelegt.
  • Jedoch besitzen bei dem zuletzt vorgeschlagenen Halbleiterbauelement der Halbleiterchip und die Wärmesenken relativ zueinander sehr unterschiedliche Ausdehnungskoeffizienten. Daher wird eine relativ große Spannung in dem Halbleiterchip in einem thermischen Zyklus erzeugt, während sich das zuletzt vorgeschlagenene Halbleiterbauelement in Betrieb befindet, und es wird der Halbleiterchip im ungünstigsten Fall zerstört. Insbesondere wenn das zuletzt vorgeschlagene Halbleiterbauelement hergestellt wird, werden die Wärmesenken auf den Halbleiterchip in einem Reflow-Prozeß gelötet, bei welchem Lötmittel auf eine vorbestimmte Temperatur in einem Erwärmungsschritt erwärmt werden, um die Lötmittel zu schmelzen, und gekühlt werden, um die Lötmittel in einem darauffolgenden Kühlschritt zu härten. Um genau zu sein, es werden der Halbleiterchip und die Wärmesenken in dem zuletzt vorgeschlagenen Halbleiterbauelement im wesentlichen aus einkristallinem Silizium bzw. Kupfer gebildet. Infolge des Unterschieds des thermischen Ausdehnungskoeffizienten zwischen einkristallinem Silizium und Kupfer von 3,0 ppm bzw. 17 ppm wie in 29 dargestellt besitzen der Halbleiterchip und die Wärmesenken jeweils eine Druckspannung und eine Zugspannung direkt nach dem Kühlschritt bei dem Reflow-Prozeß wie in 30 dargestellt.
  • Wenn das zuletzt vorgeschlagene Halbleiterbauelement nach dem Kühlschritt unter Raumtemperatur plaziert wird, lassen die Spannungen allmählich infolge des Kriechens des Lötmittels nach, welches den Halbleiterchip und die Wärmesenken verbindet. Wenn die Spannung hinreichend nachgelassen hat, wird eine Zugspannung in dem Halbleiterchip infolge des Unterschieds der thermischen Ausdehnungskoeffizienten zwischen einkristallinem Silizium und Kupfer erzeugt, wenn das Halbleiterbauelement wiederum durch in dem Halbleiterchip gebildete Wärme während des Betriebs oder durch die Wärme aus der Umgebung erwärmt wird. Während das einkristalline Silizium, welches den Halbleiterchip bildet, sogar unter einer Druckspannung von mehr als 600 MPa unversehrt bleibt, kann das einkristalline Silizium unter einer Zugspannung von 100 MPa zerstört werden. Es ist demnach die Zugspannung, welche den Halbleiterchip in dem zuletzt genannten Halbleiterbaulelement zerstört.
  • Der Halbleiterchip enthält p-Typ Basisgebiete und n+-Typ Sourcegebiete, welche in einer Vorderseitenoberfläche eines n-Typ Siliziumsubstrats befindlich sind, und eine Drainelektrode, welche auf einer Rückseitenoberfläche des n-Typ Siliziumsubstrats befindlich ist. Die Vorderseitenoberfläche und die Rückseitenoberfläche liegen in entgegengesetzter Richtung. Bei einem vorgeschlagenen Verfahren zur Herstellung des Halbleiterchips wird ein Halbleiterwafer aus n-Typ Silizium, aus welchem eine Mehrzahl von Halbleiterchips gemacht wird, verdünnt, um die Dicke des Halbleiterchips zu verringern, da der Einschaltwiderstand des Halbleiterchips durch Verkürzen eines Strompfads verringert wird.
  • Insbesondere werden bei einem vorgeschlagenen Verfahren die Basis- und Sourcegebiete, eine Metallisierungsschicht und eine Passivierungsschicht (SiN-Film oder PIQ- Film) auf einer Vorderseitenoberfläche des Wafers gebildet, und danach wird der Wafer verdünnt. Als nächstes wird eine Rückseitenelektrodenschicht auf einer Rückseitenoberfläche des Wafers gebildet. Die Vorderseitenoberfläche und die Rückseitenoberfläche des Wafers liegen in entgegengesetzter Richtung. Bei dem vorgeschlagenen Verfahren wird der Wafer vollständig verdünnt, bevor die Rückseitenelektrodenschicht gebildet wird, so daß der Wafer anfällig für ein Verbiegen und brüchig bei späteren Herstellungsschritten wird.
  • Bei dem vorgeschlagenen Verfahren zur Herstellung des Halbleiterchips wird ein n+-Gebiet in der Rückseitenoberfläche des Wafers als Verunreinigungsdiffusionsgebiet für den elektrischen Kontakt zwischen dem Wafer und der Rückseitenelektrodenschicht gebildet. Danach wird die Rückseitenelektrodenschicht in Kontakt mit dem n+-Gebiet gebildet.
  • Zur Bildung des n+-Gebiets wird entweder ein Ionenimplantierungsverfahren oder ein thermisches Diffusionsverfahren verwendet. Das Ionenimplantierungsverfahren benötigt ein Ausheizen bei 500°C bis 700°C zum Aktivieren von implantierten Ionen nahe 100%. Darüber hinaus wird eine relativ starke Dosierung zum Erzielen einer relativ hohen Störstellenkonzentration benötigt. Demgegenüber erfordert das thermische Diffusionsverfahren eine höhere Temperatur und eine größere Zeitperiode als das Ionenimplantierungsverfahren. Da jedoch bei beiden Verfahren das n+-Gebiet gebildet wird, nachdem die Metallisierungsschicht auf der Vorderseitenoberfläche des Wafers gebildet worden ist, muß das Ausheizen bei einer Temperatur durchgeführt werden, die geringer als die Temperatur ist, bei welcher die Metallisierungsschicht weicht wird. Wenn beispielsweise ein Aluminiumfilm verwendet wird, muß die Ausheiztempera tur kleiner als 450°C sein. Daher ist bei dem vorgeschlagenen Verfahren die Ausheizwirkung nicht hinreichend.
  • Aus der DE 100 58 446 A1 ist ein Halbleiterbauelement bekannt mit einem Halbleiterchip, welcher beim Betrieb Wärme erzeugt; einem Paar von Metallplatten zum Freisetzen der Wärme von dem Halbleiterchip, um den Halbleiterchip zu kühlen, wobei der Halbleiterchip an eine der Metallplatten angeschlossen ist; und einem Gußharz, in welchem der Halbleiterchip und die Metallplatten (3, 4) derart eingebettet sind, daß eine Oberfläche jeder Metallplatte bloßgelegt ist.
  • Aufgabe der vorliegenden Erfindung ist es, ein Halbleiterbauelement zu schaffen, welches einen Halbleiterchip enthält, der sogar unter einer großen thermischen Spannung unbeschädigt bleibt, während verhindert wird, daß ein Gußharz sich ab- oder aufspaltet bzw. aufblättert und daß ein Lötmittel zerbricht, so daß eine Langzeitzuverlässigkeit des Halbleiterbauelements sichergestellt wird. Des weiteren ist es Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung des Halbleiterchips zu schaffen. Mit diesem Verfahren wird die Zerbrechlichkeit eines Halbleiterwafers bei dem Herstellungsprozeß des Halbleiterbauelements verbessert, und gleichzeitig wird ein elektrischer Kontakt zwischen dem Wafer und einer Rückseitenoberflächenelektrode bei einer relativ niedrigen Temperatur erzielt.
  • Die Lösung der Aufgabe erfolgt durch die Merkmale des Anspruchs 1.
  • Entsprechend einem Gesichtspunkt der vorliegenden Erfindung besitzt ein Halbleiterchip eine Dicke t1, und eine der Wärmesenken besitzt eine Dicke t2 derart, daß die Dicke t1 und die Dicke t2 der folgenden Beziehung genügen:
    t2/t1 ≥ 5
  • Durch Festlegen der Dicken auf diese Weise wird die sonstige unzureichende Druckspannung erhöht, welche in dem Halbleiterchip direkt nach einem Kühlschritt in einem Reflow-Prozeß gebildet wird. Daher wird die sonstige unzureichende Zugspannung verringert, welche in dem Halbleiterchip während eines thermischen Zyklus in der Betriebsumgebung des Halbleiterbauelements gebildet wird. Des weiteren besitzt jede Wärmesenke einen thermischen Ausdehnungskoeffizienten α1, und ein Gußharz besitzt einen thermischen Ausdehnungskoeffizienten α2 derart, daß die thermischen Ausdehnungskoeffizienten α1 und α2 der folgenden Beziehung genügen:
    0,5 ≤ α2/α1 ≤ 1,5
  • Darüber hinaus besitzt der Halbleiterchip eine Oberflächenrauheit Ra an der Oberfläche, welche sich mit der Wärmesenke verbindet, wobei die Oberflächenrauheit der folgenden Beziehung genügt:
    Ra ≤ 500 nm
  • Darüber hinaus ist das Lötmittel ein Lötmittel auf der Grundlage von Sn, um die Entspannung der Druckspannung in dem Halbleiterchip zu unterdrücken.
  • Entsprechend einem Verfahren zur Herstellung des Halbleiterbauelements, wobei das Verfahren der allgemeinen Erläuterung dient und nicht den Gegenstand der Erfindung wiedergibt, wird ein Störstellendiffusionsgebiet in einer Vorderseitenoberfläche des Wafers gebildet, und da nach wird eine Rückseitenoberfläche des Wafers auf eine erste vorbestimmte Dicke poliert. Die Vorderseiten- und Rückseitenoberflächen liegen in entgegengesetzter Richtung. Danach wird der Wafer von der Rückseitenoberfläche aus außer an dem Rand des Wafers auf eine zweite vorbestimmte Dicke geätzt. Danach wird ein mit Störstellen dotierter Polysiliziumfilm auf der Rückseitenoberfläche gebildet, und es wird ein Störstellendiffusionsgebiet zum Erzielen eines elektrischen Kontakts zwischen dem Wafer und der Rückseitenoberflächenelektrode durch Eindiffundieren von Störstellen von dem Polysiliziumfilm aus in die Rückseitenoberfläche bei einer relativ niedrigen Temperatur gebildet.
  • Die vorliegende Erfindung wird in der nachfolgenden Beschreibung unter Bezugnahme auf die Zeichnung erläutert.
  • 1 zeigt eine schematische Querschnittsansicht des Halbleiterbauelements der ersten bis fünften Ausführungsformen der vorliegenden Erfindung;
  • 2A bis 2E zeigen Ansichten, welche Herstellungsschritte für das Halbleiterbauelement der ersten bis fünften Ausführungsform darstellen;
  • 3 zeigt einen Graphen, welcher die Wechselbeziehung zwischen der normierten Druckspannung und den Dickenverhältnissen darstellt;
  • 4 zeigt einen Graphen, welcher die Wechselbeziehung zwischen den Scherspannungs- bzw. Scherbeanspruchungsverhältnissen und den Dickenverhältnissen darstellt;
  • 5 zeigt einen Graphen, welcher die Wechselbeziehung zwischen der Spannung in dem Halbleiterchip entlang der Z-Achse und dem thermischen Ausdehnungskoeffizienten des Harzes darstellt;
  • 6 zeigt einen Graphen, welcher die Wechselbeziehung zwischen der Scherspannung des Halbleiterchips und dem thermischen Ausdehnungskoeffizienten des Harzes darstellt;
  • 7 zeigt einen Graphen, welcher die Wechselbeziehung zwischen der Spannung in dem Lötmittel entlang der Z-Achse und dem thermischen Ausdehnungskoeffizienten des Harzes und die Wechselbeziehung zwischen den absoluten Werten der Scherspannung und dem thermischen Ausdehnungskoeffizienten des Harzes darstellt;
  • 8 zeigt einen Graphen, welcher die Wechselbeziehung zwischen dem Bruchprozentsatz des Halbleiterchips und der Oberflächenrauheit des Halbleiterchips darstellt;
  • 9 zeigt eine Querschnittsteilansicht des Halbleiterbauelements von 1;
  • 10 zeigt einen Graphen, welcher die Wechselbeziehung zwischen der normierten Scherspannung und der Dicke des Halbleiterchips darstellt;
  • 11 zeigt eine Tabelle, welche die relative Bruchstärke und die relative Streckspannung von typischen Lötmitteln darstellt;
  • 12 zeigt eine Tabelle, welche die relative Umformgeschwindigkeit von typischen Lötmitteln darstellt;
  • 13 zeigt einen Graphen, welcher die Wechselbeziehung zwischen der Restspannung in dem Halbleiterchip in lateraler Richtung und die Verzögerungszeit darstellt;
  • 14 zeigt eine schematische Querschnittsansicht des Halbleiterbauelements der sechsten Ausführungsform der vorliegenden Erfindung;
  • 15 zeigt eine Querschnittsansicht des Halbleiterchips in dem Halbleiterbauelement der sechsten Ausführungsform;
  • 16A bis 16D zeigen Querschnittsansichten, welche die Herstellungsschritte des Halbleiterbauelements der sechsten Ausführungsform darstellen;
  • 17 zeigt eine Querschnittsansicht des Ätztopfes der sechsten Ausführungsform;
  • 18 zeigt eine Querschnittsansicht, welche die Gesamtstruktur des Topfätzsystems der sechsten Ausführungsform darstellt;
  • 19 zeigt eine Querschnittsansicht, welche einen Herstellungsschritt des Halbleiterbauelements der siebenten Ausführungsform darstellt;
  • 20 zeigt eine Draufsicht, welche denselben Herstellungsschritt wie den von 19 darstellt, wobei eine Kupferplatte auf einen Wafer gelötet wird;
  • 21 zeigt eine Draufsicht, welche einen Herstellungsschritt des Halbleiterbauelements der sechsten Ausführungsform darstellt;
  • 22 zeigt eine Querschnittsansicht entlang der Linie XXII-XXII von 21;
  • 23 zeigt eine Querschnittsansicht, welche eine Änderung der Struktur des überbrückenden Chips der sechsten Ausführungsform darstellt;
  • 24 zeigt eine Querschnittsansicht entlang der Linie XXIV-XXIV von 23;
  • 25 zeigt eine schematische Querschnittsansicht eines Halbleiterbauelements, welches einen in 23 und 24 dargestellten überbrückenden Chip enthält;
  • 26 zeigt eine Querschnittsansicht, welche einen Herstellungsprozeß eines Halbleiterbauelements darstellt, das einen anderen überbrückenden Chip enthält;
  • 27 zeigt eine Draufsicht, welche denselben Herstellungsschritt wie denjenigen von 26 darstellt, wobei die Kupferplatten auf einen Wafer gelötet werden;
  • 28 zeigt eine schematische Querschnittsansicht eines Halbleiterbauelements, welche zwei in 26 und 27 dargestellte überbrückende Chips enthält;
  • 29 zeigt eine Tabelle, welche den thermischen Ausdehnungskoeffizienten von Materialien darstellt;
  • 30 zeigt ein schematisches Zeitdiagramm, welches die Änderungen der Temperatur und der inneren Spannung des Halbleiterchips darstellt;
  • 31A und 31B zeigen Graphen, welche die Verteilung der inneren Spannung des Halbleiterchips darstellen;
  • 32 zeigt einen Graphen, welcher die Wechselbeziehung zwischen der plastischen Scherspannung und der Dicke des Halbleiterchips darstellt;
  • 33 zeigt einen Graphen, welcher die Wechselbeziehung zwischen der Spannung entlang der Z-Achse und dem thermischen Ausdehnungskoeffizienten des Harzes darstllt; und
  • 34 zeigt einen Graphen, welcher die Wechselbeziehung zwischen der Dicke der Wärmesenken, der Dicke des Halbleiterchips und den Haltbarkeitsabschätzungsergebnissen darstellt.
  • Die vorliegende Erfindung wird detailliert unter Bezugnahme auf verschiedene Ausführungsformen beschrieben.
  • Erste Ausführungsform
  • Wie in 1 dargestellt, besitzt ein Halbleiterbauelement 1 der ersten Ausführungsform eine ähnliche Struktur wie das vorgeschlagene Halbleiterbauelement 1 von 29. Das Halbleiterbauelement 1 enthält einen Halbleiterchip 2, eine untere Wärmesenke 3 (erste Metallplatte), eine obere Wärmesenke 4 (zweite Metallplatte) und einen überbrückenden Chip 5 (dritte Metallplatte). Wie in 1 dargestellt sind eine untere Oberfläche (erste Oberfläche) des Halbleiterchips 2 und eine obere Oberfläche der unteren Wärmesenke 3 durch ein Lötmittel 6 (Bondschicht) verbunden. Des weiteren sind eine obere Oberfläche (zweite Oberfläche) des Halbleiterchips 2 und eine untere Oberfläche des überbrückenden Chips 5 ebenfalls durch ein anderes Lötmittel 6 verbunden. Eine obere Oberfläche des überbrückenden Chips und eine untere Oberfläche der oberen Wärmesenke 4 sind ebenfalls durch ein anderes Lötmittel 6 verbunden. Der Halbleiterchip 2 von 1 setzt Wärme von beiden Seiten des Halbleiterchips 2 aus durch die Wärmesenke 3, 4 frei.
  • Der Halbleiterchip 2 von 1 ist ein vertikaler MOS-Leistungstransistor. Jedoch kann der Halbleiterchip 2 ein anderes Leistungsbauelement wie ein IGBT oder ein Thyristor sein. Die Form des Halbleiterchips 2 von 1 ist im wesentlichen die Form einer rechteckigen dünnen Platte wie in 2A dargestellt. Die untere Wärmesenke 3, die obere Wärmesenke 4 und der überbrückende Chip 5 sind aus einem Metall mit einer relativ hohen thermischen Leitfähigkeit und einer relativ hohen elektrischen Leitfähigkeit wie Kupfer und Aluminium gebildet. Die untere Wärmesenke 3 und die obere Wärmesenke 4 sind elektrisch mit Hauptelektroden wie einer Kollektorelektrode und einer Emitterelektrode des Halbleiterchips 2 durch die Lötmittel 6 und den überbrückenden Chip 5 verbunden.
  • Wie in 2A dargestellt besitzt die untere Wärmesenke 3 im wesentlichen die Form einer rechteckigen Platte und einen Leiter 3a, welcher nach hinten herausragt. Der ebenfalls in 2A dargestellte überbrückende Chip 5 besitzt im wesentlichen die Form einer rechteckigen Platte und ist etwas kleiner als der Halbleiterchip 2. Die obere Wärmesenke 4 besitzt wie in 2D dargestellt im wesentlichen die Form einer rechteckigen Platte und besitzt einen Leiter 4a, welcher nach hinten herausragt. Die Position des Leiters 3a der unteren Wärmesenke 3 und die Position des Leiters 4a der oberen Wärmesenke 4 sind zueinander versetzt, so daß vermieden wird, daß die Leiter 3a, 4a einander gegenüberliegen. Bei dem Halbleiterbauelement von 1, in welchem die Proportionen der Größe übertrieben sind, beträgt der Abstand zwischen der oberen Oberfläche der unteren Wärmesenke 3 und der unteren Oberfläche der oberen Wärmesenke 4 1 mm bis 2 mm.
  • Wie in 1 dargestellt sind der Halbleiterchip 2, der überbrückende Chip 5 und die Wärmesenken 3, 4 durch Preßspritzen in einem Epoxidharz 7 eingebettet. Für dieses Preßspritzen wird eine Gußform verwendet, welche aus einem oberen Teil und einem unteren Teil besteht, welche nicht dargestellt sind. Um die Haftung zwischen dem Harz 7 und den Wärmesenken 3, 4, die Haftung zwischen dem Harz 7 und dem Halbleiterchip 2 und die Haftung zwischen dem Harz 7 und dem überbrückenden Chip 5 zu erhöhen, wird ein ummantelndes Harz, welches nicht dargestellt ist, wie ein Polyamidharz bevorzugt, welches zwischen dem Harz 7 und jedem der Wärmesenken 3, 4, dem überbrückenden Schritt 5 und dem Chip 2 befindlich ist.
  • Das Halbleiterbauelement von 1 wird wie im folgenden beschrieben hergestellt. Zuerst wird wie in 2A dargestellt eine Lötmittelfolie 8 und der Chip 2 in dieser Reihenfolge auf der oberen Oberfläche der unteren Wärmesenke 3 aufgestapelt, während eine andere Lötmittelfolie 8 und der überbrückende Chip 5 in dieser Reihenfolge auf der Oberseite des Chips 2 aufgestapelt werden. Danach werden die Lötmittelfolien 8 in einem Reflow-System geschmolzen, welches ein Erwärmungssystem ist, und gehärtet, um den Halbleiterchip 2 und den überbrückenden Chip 5 auf die obere Oberfläche der unteren Wärmesenke 3 bzw. auf die obere Oberfläche des Halbleiterchips 2 zu löten.
  • Danach werden wie in 2C dargestellt, Steuerelektroden wie Gatekontaktstellen auf dem Chip 2 auf Leiterrahmen 9a und 9b mit Bonddrähten 10 drahtgebondet, welche aus Aluminium oder Gold gebildet sind. Die Bonddrähte 10 verbinden elektrisch die Steuerelektroden auf dem Chip 2 und die Leiterrahmen 9a und 9b. Danach werden wie in 2D dargestellt eine Lötmitttelfolie 8 und die obere Wärmesenke 4 in dieser Reihenfolge auf der Oberseite des überbrückenden Chips 5 aufgestapelt. Die Lötmittelfolie 8 wird in dem Reflow-System geschmolzen und gehärtet, um die obere Wärmesenke 4 auf die Oberseite des überbrückenden Chips 5 zu löten. Wie in 2E dargestellt wird ein Gewicht 11 auf die Oberseite der oberen Wärmesenke 4 plaziert, um die obere Wärmesenke 4 während des Lötens nach unten zu drücken. Zur selben Zeit wird eine Abstandsvorrichtung, welche nicht dargestellt ist, zwischen die obere Wärmesenke 4 und die untere Wärmesenke 3 plaziert, um einen vorbestimmten Abstand zwischen der oberen Wärmesenke 4 und der unteren Wärmesenke 3 vorzusehen.
  • Der Abstand zwischen der oberen Wärmesenke 4 und der unteren Wärmesenke 3 wird auf einen größeren Wert als den von der Abstandsvorrichtung festgelegten vorbestimmten Abstand festgelegt, bevor die Lötmittelfolie 8 zwischen der oberen Wärmesenke 4 und dem überbrückenden Chip 5 geschmolzen wird. Wenn die Lötmittelfolie 8 schmilzt, macht der Druck von dem Gewicht 11 die schmelzende Lötmittelschicht dünner und macht den Abstand zwischen der oberen Wärmesenke 4 und der unteren Wärmesenke 3 gleich dem von den Abstandsvorrichtungen festgelegten Abstand. Die Lötmittel 6, welche von den Lötmittelfolien 8 gebildet werden, sind derart gestaltet, daß eine geeignete Dicke erzielt wird. Wenn einmal die geschmolzene Lötmittelschicht verhärtet, werden der Chip 2, die Wärmesenken 3, 4 und der überbrückende Chip 5 durch die Lötmittel 6 gelötet und elektrisch verbunden. Darauffolgend werden die Oberflächen der Wärmesenken 3, 4, des überbrückenden Chips 5 und des Chips 2 mit einem Polyamidharz bedeckt. Das Bedecken kann beispielsweise durch Eintauchen in eine Lösung, die das Polyamidharz enthält, oder durch Auftropfen oder Sprühen der Lösung, welche das Polyamidharz enthält, aus einer verteilenden Düse durchgeführt werden. Das Polyamidharz sollte wenn nötig überzogen werden, so daß ein Polyamidharzüberzug nicht benötigt wird.
  • Nachdem das Polyamidharz aufgeschichtet worden ist, wird das Harz 7 um und zwischen die Wärmesenken 3 und 4 durch Preßspritzen gefüllt, was nicht dargestellt wird. Ist das Harz 7 einmal gehärtet, wird das Halbleiterbauelement 1 aus der Gußform herausgenommen. Bei dem Preßspritzen wird das Spritzen derart durchgeführt, daß die untere Oberfläche der unteren Wärmesenke 3 und die obere Oberfläche der oberen Wärmesenke 4 bloßgelegt sind, um die Wärmefreisetzwirksamkeit der Wärmesenken 3, 4 zu verbessern.
  • Bei dem in 1 dargestellten Halbleiterbauelement 1 genügen die Dicke t1 des Halbleiterchips 2 und die Dicke t2 der unteren Wärmesenke 3 dem folgenden Ausdruck.
    t2/t1 ≥ 5
  • Bei dem in 1 dargestellten Halbleiterbauelement beträgt die Dicke der oberen Wärmesenke 4 ebenfalls t2. Jedoch muß die Dicke der oberen Wärmesenke 4 nicht t2 sein. Durch Festlegen der Dicken t1 und t2, um dem obigen Ausdruck zu genügen, ist es möglich, die in dem Halbleiterchip 2 gebildete Druckspannung zu erhöhen und die Scherspannung an der Oberfläche des Halbleiterchips 2 wie unten beschrieben zu verringern.
  • Der Graph von 3 stellt das Dickenverhältnis auf der X-Achse und die normierte Druckspannung auf der Y-Achse für eine Mehrzahl von Halbleiterbauelementen 1 dar, welche tatsächlich als Prototyp hergestellt worden sind. Die Druckspannungswerte bei den Prototypen sind durch den Druckspannungswert des Halbleiters 1 normiert, welcher ein Dickenverhältnis von 3,75 aufweist. Wenn die als Prototypen ausgebildeten Halbleiterbauelemente 1, welche ein Dickenverhältnis von 3,75 und eine normierte Druckspannung von 1,0 aufwiesen, thermischen Zyklen mit relativ großen Temperaturdifferenzen ausgesetzt wurden, brach der Halbleiterchip 2 bei dem als Prototyp ausgebildeten Halbleiterbauelement 1. Wenn das als Prototyp ausgebildete Halbleiterbauelement 1, welches ein Dickenverhältnis von 2,5 und eine normierte Druckspannung von 0,98 aufwies, den thermischen Zyklen ausgesetzt wurde, brach ebenfalls der Halbleiterchip 2 bei dem als Prototyp ausgebildeten Halbleiterbauelement 1.
  • Wenn demgegenüber das als Prototyp ausgebildete Halbleiterbauelement 1, welches ein Dickenverhältnis von 7,00 und eine normierte Druckspannung von 1,09 aufwies, und das als Prototyp ausgebildete Halbleiterbauelement 1, welches ein Dickenverhältnis von 15,00 und eine normierte Druckspannung von 1,13 aufwies, den thermischen Zyklen ausgesetzt wurde, waren die Halbleiterchips 2 bei den als Prototyp ausgebildeten Halbleiterbauelementen 1 unversehrt. Mit anderen Worten, je größer das Dickenverhältnis oder je größer die Druckspannung bei dem Bauelement 1 ist, desto weniger wahrscheinlich bricht der Halbleiterchip 2. Durch Festlegen des Dickenverhältnisses t2/t1 auf einen Wert größer als 5,00 bleibt daher die Druckspannung in dem Bauelement 1 hoch genug, und es wird das Bauelement 1 sogar dann nicht zerstört, wenn das Halbleiterbauelement 1 einer relativ großen thermischen Spannung ausgesetzt wird. Als Ergebnis wird die Langzeitzuverlässigkeit des Halbleiterbauelments 1 verbesssert.
  • Die Scherspannungen an der Oberfläche des Halbleiterchips 2 bei den verschiedenen Prototypen der Halbleiterbauelemente 1 sind durch Simulation berechnet worden. Ein Graph von 4 stellt das Dickenverhältnis t2/t1 auf der X-Achse und die normierte Scherspannung auf der Y-Achse für die Mehrzahl von Halbleiterbauelementen 1 dar. Die Scherspannungswerte bei den Prototypen sind durch die Scherspannung in dem Halbleiter 1 normiert, welcher ein Dickenverhältnis von 3,75 besitzt. Wenn die als Prototyp ausgebildeten Halbleiterbauelemente 1, welche ein Dickenverhältnis von 3,75 und eine normierte Scherspannung von 1,0 aufwiesen, den thermischen Zyklen ausgesetzt wurden, wurde das Harz in Kontakt mit der Oberfläche das Halbleitertyps 2 aufgespaltet. Wenn das als Prototyp ausgebildete Halbleiterbauelement 1, welches ein Dickenverhältnis von 2,5 und eine normierte Scherspannung von 1,02 aufwies, den thermischen Zyklen ausgesetzt wurde, wurde ebenfalls das in Kontakt mit der Oberfläche des Halbleiterchips 2 befindliche Harz 7 aufgespaltet.
  • Wenn demgegenüber das als Prototyp ausgebildete Halbleiterbauelement 1, welches ein Dickenverhältnis von 7,00 und eine normierte Scherspannung von 0,5 aufwies, und das als Prototyp ausgebildete Halbleiterbauelement 1, welches ein Dickenverhältnis von 15,00 und eine normierte Scherspannung von 0,15 aufwies, den thermischen Zyklen ausgesetzt wurde, wurde das mit den Oberflächen der Halbleiterchips 2 in Kontakt befindliche Harz 7 nicht aufgespaltet. Mit anderen Worten, je größer das Dickenverhältnis t2/t1 oder je kleiner die Scherspannung der Halbleiterchips 2 ist, desto weniger wahrscheinlich ist es, daß sich der Halbleiterchip 2 an der Oberfläche aufspaltet. Daher wird durch Festlegen des Dickenverhältnisses t2/t1 auf einen Wert größer als 5,0 sogar dann verhindert, daß sich das mit dem Chip 2 in Kontakt befindliche Harz 7 aufspaltet, wenn das Halbleiterbauelement 1 einer relativ großen thermischen Spannung ausgesetzt wird. Als Ergebnis wird die Langzeitzuverlässigkeit des Halbleiterbauelements weiter verbessert.
  • Wie oben beschrieben wird bei dem Halbleiterbauelement von 1 ein größeres Dickenverhältnis bevorzugt. Das Dickenverhältnis wird durch Verringern der Dicke t1 des Halbleiterchips 2 erhöht. Beim Verringern der Dicke t1 ergibt sich ein weiterer Vorteil. Es kann nämlich der Einschaltwiderstand des Bauelements gleichzeitig verringert werden, da ein Widerstand des Chips 2 bezüglich eines vertikalen Strompfads in vertikaler Richtung von 1 verringert wird. Das Dickenverhältnis wird ebenfalls durch Erhöhen der Dicke t2 der unteren Wärmesenke 3 erhöht. Beim Erhöhen der Dicke t2 ergibt sich ein weiterer Vorteil. Es kann nämlich die Wärmefreisetzwirksamkeit der unteren Wärmesenke 3 gleichzeitig verbessert werden.
  • Es ist jedoch infolge einer praktischen Begrenzung bei der Herstellung unmöglich, die Dicke t1 des Halbleiterchips 2 kleiner als 0,1 mm zu machen. Wenn demgegenüber die untere Wärmesenke dicker ausgebildet wird, wird das gesamte Halbleiterbauelement 1 dicker. Daher beträgt die praktisch maximale Dicke t2 der unteren Wärmesenke 3 etwa 2,5 mm. Somit beträgt das größt mögliche Dickenverhältnis praktisch etwa 25. Unter Berücksichtigung der Herstellbarkeit des Chips 2 und der durch die Anwendung des Bauelements aufgezwungenen Beschränkungen beträgt das optimale Dickenverhältnis etwa 7 bis 8.
  • Die Druckspannungsverteilung in dem Halbleiterchip 2 in dem Halbleiterbauelement 1 ist durch Simulation berechnet worden. 31A stellt die Verteilung in dem Fall dar, bei welchem der Halbleiterchip 2 eine Dicke von 0,4 mm besitzt. 31B stellt die Verteilung in dem Fall dar, bei welchem der Halbleiterchip 2 eine Dicke von 0,2 mm besitzt. Wie in 31A und 31B dargestellt erhöht sich die Druckspannung, wenn die Dicke t1 verringert wird. Der Grund dafür liegt darin, daß sich die Steifigkeit des Halbleiterchips 2 verringert und der Halbleiterchip 2 leicht zusammengedrückt wird, wenn sich die Dicke t1 verringert. Daher verringert sich durch Reduzieren der Dicke t1 die Scherspannung an den oberen und unteren Oberflächen des Halbleiterchips 2.
  • Darüber hinaus verringert sich wie in 32 dargestellt die Dehnungskomponente bei den Lötmitteln 6, welche sich in Kontakt mit dem Halbliterchip 2 befinden, wenn sich die Dicke t1 verringert. Insbesondere, wenn der Halbleiterchip 2 dünner als 250 um ist, ist die plastische Scherdehnung kleiner als etwa 1%, und die Haltbarkeit des Halbleiterbauelements 1 in Wärmezyklen ist wie in 34 dargestellt verbessert.
  • In 34 sind die Ergebnisse einer Haltbarkeitsabschätzung als Matrix unter Verwendung von drei Symbolen, einem Kreis, einem Dreieck und einem Kreuz, für eine Mehrzahl von Halbleiterbauelementen 1 dargestellt, welche tatsächlich als Prototyp ausgebildet worden sind. Der Kreis bedeutet, daß keiner der Halbleiterchips 2 in den als Prototyp ausgebildeten Halbleiterbauelementen 1 zerbrochen ist. Das Dreieck bedeutet, daß einige der Halbleiterchips 2 zerbrochen sind. Das Kreuz bedeutet, daß alle Halbleiterchips 2 zerbrochen sind. Wie in 34 dargestellt liefern die Halbleiterchips 2 bei den als Prototyp ausgebildeten Halbleiterbauelementen 1, bei welchen die Dicke t1 des Halbleiterchips 2 und die Dicke t2 der unteren Wärmesenke 3 der Beziehung t2/t1 ≥ 5 genügen, eine bevorzugte Haltbarkeit.
  • Es wird bevorzugt, daß ein relativ steifes Material für die untere Wärmesenke 3 verwendet wird, da je steifer das Material ist, desto größer die in dem Halbleiterchip 2 gebildete Druckspannung ist. Insbesondere wird es erwünscht, ein Metall oder eine Legierung mit einem Elastizitätsmodul von mehr als 100 GPa bei Raumtemperatur für die untere Wärmesenke 3 zu verwenden. Ein Material mit einem Elastitzitätsmodul von mehr als 100 GPa ist steif genug, um den Halbleiterchip 2 mit einer ausreichend hohen Druckspannung zu versehen. Beispiele von Metallen und Legierungen, welche das obige Erfordernis für den Elastizitätsmodul für die untere Wärmesenke 3 erfüllen, sind Kupfer, Kupferlegierungen, Aluminium, Aluminiumlegierungen, usw.
  • Das Lötmittel 6, welches den Halbleiterchip 2 und die untere Wärmesenke 3 in dem Halbleiterbauelement 1 von 1 verbindet, kann aus Zweikomponenten-Lötmitteln wie Sn-Pb, Sn-Ag, Sn-Sb und Sn-Cu oder aus Vielkomponenten-Lötmitteln gebildet sein. Des weiteren kann das Harz 7 für den Guß aus einem Harz eines Epoxidtyps usw. gebildet sein. Die Dicken der unteren Wärmesenke 3 und der oberen Wärmesenke 4 in dem Halbleiterbauelement 1 von 1 sind nicht notwendigerweise gleich. Es ist möglich, daß lediglich die Dicke der unteren Wärmesenke 3 auf t2 festgelegt wird, während die obere Wärmesenke 4 eine unterschiedliche Dicke besitzt. Darüber hinaus können die obere Wärmesenke 4 und der überbrückende Chip 5 als einzige Komponente integriert sein, so lange wie die Ausrichtung bzw. Gruppierung zwischen der Komponente und dem Halbleiterchip 2 möglich ist, und die Steuerelektroden auf dem Chip 2 können auf die Leiterrahmen 9a und 9b mit den Bonddrähten 10 bei dem Herstellungsprozeß des Halbleiterbauelements 1 drahtgebondet werden.
  • Zweite Ausführungsform
  • Bei dem Halbleiterbauelement 1 der zweiten Ausführungsform, welches in 1 dargestellt ist, sind der thermische Ausdehnungskoeffizient α1 der Wärmesenken 3, 4 und der thermische Ausdehnungskoeffizient α2 des Harzes 7 derart festgelegt, daß sie der folgenden Beziehung genügen:
    0,5 ≤ α2/α1 ≤ 1,5
  • Durch Festlegen der thermischen Ausdehnungskoeffizienten α1 und α2 auf diese Weise ist es möglich, die Zugspannung in dem Halbleiterbauelement 2 und die Scherspannung an der Oberfläche des Halbleiterchips 2 wie unten beschrieben auszugleichen.
  • Wie in 5 und 33 dargestellt verringert sich die Zugspannung in dem Halbleiterchip 2 an einem Ende des Chips 2, wenn sich der Koeffizient α2 des Harzes 3 erhöht. Die Zugspannung ist die Spannung entlang der Z- Achse, welche sich in vertikaler Richtung von 1 befindet, und wird durch Simulation für verschiedene Halbleiterbauelemente 1 berechnet, welche einen unterschiedlichen thermischen Ausbildungskoeffizienten α2 für das Harz 7 besitzen. In dem Graphen der 5 und 33 stellt die X-Achse den thermischen Ausdehnungskoeffizienten α2 für das Harz 7 dar, und die Y-Achse stellt die Spannung entlang der Z-Achse dar. Bei der Simulation wird angenommen, daß die Wärmesenken 3, 4 des Halbleiterbauelements 1 aus Kupfer gebildet sind, welches einen thermischen Ausdehnungskoeffizienten α1 von 17 ppm besitzt. Je größer der thermische Ausdehnungskoeffizent α2 des Harzes 7 wie in 5 und 33 dargestellt ist, desto kleiner ist die Zugspannung entlang der Z-Achse. D. h., je größer der thermische Ausdehnungskoeffizient α2 des Harzes 7 ist, desto kleiner ist die Zugspannung in dem Halbleiterchip 2 in thermischen Zyklen mit relativ großen Temperaturunterschieden.
  • Jedoch verringert sich wie in 6 dargestellt, die Scherspannung an der Oberfläche des Halbleiterchips 2, wenn sich der Koeffizient α2 erhöht. Die Scherspannung ist durch Simulation für verschiedene Halbleiterbauelemente 1 mit einem unterschiedlichen thermischen Ausdehnungskoeffizienten α2 für das Harz 7 berechnet worden. Die Scherspannung muß klein sein, um zu verhindern, daß das Harz 7 sich von der Oberfläche des Halbleiterchips 2 aus unter einer relativ hohen thermischen Spannung aufspaltet. Bei experimentellen Ergebnissen unter Verwendung von fünf Halbleiterbauelementen 1, welche tatsächlich als Prototyp ausgebildet worden sind und fünf Koeffizienten α 2 entsprechend 6 besitzen, so lange wie der thermische Ausdehnungskoeffizient α2 kleiner als 25 ppm ist, wobei
    α2/α1 etwa 1,5 beträgt, spaltet sich jedoch das Harz 7 unter der relativ hohen thermischen Spannung nicht auf, und die Halbleiterchips 2 in den als Prototyp ausgebildeten Halbleiterbauelementen 1 sind unbeschädigt.
  • In 7 stellt die X-Achse das thermische Ausdehnungskoeffizientenverhältnis α2/α1 dar, und die linke Y-Achse stellt die Spannung in dem Lötmittel 6 entlang der Z-Achse dar, und die rechte Y-Achse stellt die Absolutwerte der Scherspannung an der Oberfläche des Halbleiterchips 2 dar. Die zwei Kurven AA und BB in 7 stellen die Wechselbeziehung zwischen der Spannung entlang der Z-Achse und dem thermischen Ausdehnungskoeffizientenverhältnis α2/α1 bzw. die Wechselwirkung zwischen der Scherspannung und dem thermischen Ausdehnungskoeffizientenverhältnis α2/α1 dar.
  • Entsprechend 7 beträgt der obere Grenzwert für die Spannung entlang der Z-Achse 35 bis 40 MPa, da das Lötmittel 7, welches den Halbleiterchip 2 und die Wärmesenken 3, 4 verbindet, die praktisch maximale Zugspannung von 35–40 MPa besitzt, und das Lötmittel 6 kann mit einer Zugspannung von weniger als 40 MPa gebrochen werden. Daher muß das thermische Ausdehnungskoeffizientenverhältnis α2/α1 größer als 0,5 sein. Demgegenüber beträgt der obere Grenzwert für die Scherspannung etwa 50 MPa, um zu verhindern, daß das Harz 7 nicht nur von der Oberfläche des Halbleiterchips 2 aus, sondern auch von den Oberflächen der Wärmesenken 3, 4 sich aufspaltet. Daher muß das thermische Ausdehnungskoeffizientenverhältnis α2/α1 kleiner als 1,5 sein. Somit müssen die thermischen Ausdehnungskoeffizienten α1 und α2 die Beziehung 0,5 ≤ α2/α1 ≤ 1,5 erfüllen. Solange wie die Struktur des Halbleiterbauelements 1 diese Bedingung erfüllt, wird verhindert, daß der Halbleiterchip 2 sogar unter einer relativ großen thermischen Spannung bricht, und es wird die Langzeitzuverlässigkeit erhöht.
  • Wenn entsprechend den experimentellen Ergebnissen die Wärmesenke 3, 4 aus Kupfer oder einer Legierung gebildet sind, welche beide einen thermischen Ausdehnungskoeffizienten α1 von etwa 17 ppm besitzen, wird es bevorzugt, daß der thermische Ausdehnungskoeffizent α2 des Harzes 7 größer als 10 ppm ist. Wenn darüber hinaus die Wärmesenken 3, 4 aus einer gesinterten Kupferlegierung oder einem zusammengesetzten Material gebildet sind, welches Kupfer enthält, welche beide einen thermischen Ausdehnungskoeffizienten α1 von etwa 8 ppm besitzen, wird es bevorzugt, daß der thermische Ausdehnungskoeffizient α2 des Harzes 7 größer als 6 ppm ist.
  • Bei dem Halbleiterbauelement 1 von 1 besitzt das Harz 7 einen Elastizitätsmodul von mehr als 10 GPa. Unter Berücksichtigung des Gesamtgleichgewichts der Spannung in dem Halbleiterbauelement 1 wird es erwünscht, daß der Elastizitätsmodul des Harzes 7, welches zum Schutz des Bauelements 1 verwendet wird, größer als 10 GPa ist.
  • Bei dem Halbleiterbauelement 1 von 1 sind der thermische Ausdehnungskoeffizient α1 der Wärmesenken 3, 4 und der thermische Ausdehnungskoeffizient α2 des Harzes 7 derart festgelegt, daß sie der Beziehung 0,5 ≤ α2/α1 ≤ 1,5 genügen, während die Dicke t1 des Halbleiterchips 2 und die Dicke t2 der unteren Wärmesenke 3 derart festgelegt sind, daß sie der Beziehung t2/t1 ≥ 5 genügen, was der ersten Ausführungsform entspricht.
  • Dritte Ausführungsform
  • Bei dem Halbleiterbauelement 1 von 1 entsprechend der dritten Ausführungsform genügt die Oberflächenrauheit Ra der unteren Oberfläche des Halbleiterchips 2, welche gegenüber der unteren Wärmesenke 3 liegt, der folgenden Beziehung:
    Ra ≤ 500 nm
  • Wenn wie in 8 dargestellt, die Rauheit Ra gleich 500 nm oder kleiner ist, ist es möglich, zu verhindern, daß der Halbleiterchip 2 unter einer relativ großen thermischen Spannung bricht. 8 stellt den Prozentsatz der Halbleiterchips 2 dar, welche brechen, wenn verschiedene Prototypen des Halbleiterbauelements 1, welche eine unterschiedliche Oberflächenrauheit Ra besitzen, der thermischen Spannung ausgesetzt werden.
  • Bei dem Halbleiterbauelement 1 von 1 genügt die Rauheit Ra der unteren Oberfläche dem Halbleiterchip 2 der Beziehung Ra ≤ 500 nm, während die Bedingung für das Dickenverhältnis t2/t1 entsprechend der ersten Ausführungsform und die Bedingung für die thermischen Ausdehnungskoeffizienten α1, α2 entsprechend der zweiten Ausführungsform erfüllt werden.
  • Vierte Ausführungsform
  • Bei dem Halbleiterbauelement 1 von 1 entsprechend der vierten Ausführungsform der vorliegenden Erfindung beträgt die Dicke t2 der Wärmesenken 3, 4 etwa 1,5 mm, und die Dicke t1 des Halbleiterchips 2 ist gleich 250 μm oder kleiner, um zu verhindern, daß das Harz 7 von den Rändern 2a des Halbleiterchips 2 sich aufspaltet, was in 9 dargestellt ist.
  • Die Scherspannung an der Oberfläche des Halbleiterchips 2 in dem Halbleiterbauelement 1 ist durch Simulation berechnet worden, wobei die Dicke t2 der Wärmesenken 3, 4 etwa 1,5 mm beträgt und die Dicke t1 des Halbleiterchips 2 als Parameter variiert wird. In dem Graphen von 10 stellt die X-Achse die Dicke des Halbleiterchips 2 dar, und die Y-Achse stellt die normierte Scherspannung an der Oberfläche des Chips 2 dar. Die Scherspannungswerte sind durch den Scherspannungswert des Halbleiterchips 2 normiert, welcher eine Dicke von 400 μm, d. h. ein Dickenverhältnis t2/t1 von 3,75 besitzt. Je dünner der Halbleiterchip 2 ist, desto kleiner ist wie in 10 dargestellt die Scherspannung des Halbleiterchips 2.
  • Entsprechend den experimentellen Ergebnissen spaltet sich demgegenüber das Harz 7 von den Oberflächenrändern 2a des Halbleiterchips 2 aus auf, wenn der Halbleiterchip 2, welcher eine Dicke von 400 μm besitzt, wobei das Scherspannungsverhältnis 1,00 beträgt, thermischen Zyklen mit relativ hohen Temperaturunterschieden ausgesetzt wird. Wenn jedoch das Halbleiterbauelement 1 den Halbleiterchip 2 enthält, der eine Dicke von 200 μm besitzt, d. h. wenn das Dickenverhältnis 7,00 und die normierte Scherspannung 0,6 betragen, überlebt das Harz 7 zehnmal länger unter den thermischen Zyklen. Wenn die Dicke das Halbleiterchips 2 100 μm beträgt, d. h. wenn das Dickenverhältnis 15,00 und die normierte Scherspannung 0,15 betragen, spaltet sich das Harz nicht an den Rändern 2a des Halbleiterchips 2 bei den thermischen Zyklen auf.
  • Je dünner der Halbleiterchip 2 ist, d. h. je größer das Dickenverhältnis und desto kleiner die Scherspannung ist, desto weniger wahrscheinlich ist es, daß das Harz 7 sich an den Rändern des Halbleiterchips 2 aufspaltet.
  • Fünfte Ausführungsform
  • Bei dem Halbleiterbauelement 1 von 1 entsprechend der fünften Ausführungsform ist das Lötmittel 6, welches den Halbleiterchip 2 und die Wärmesenke 3 verbindet, ein Lötmittel auf der Grundlage von Sn. Wie in 11 dargestellt besitzen Lötmittelmaterialien auf der Grundlage von Sn im allgemeinen höhere mechanische Stärken bzw. Festigkeiten als Lötmittel auf der Grundlage von Pb. Daher ist es durch Verwendung des Lötmittels auf der Grundlage von Sn möglich, die Druckspannung in dem Halbleiterchip 2 nach dem Kühlschritt in dem Reflow-Prozeß zu erhöhen. Obwohl viele Zusammensetzungen bei den Lötmitteln auf der Grundlage von Sn möglich sind, wird vorzugsweise eine Zusammensetzung, welche zu einer höheren Festigkeit und Streckspannung führt als das Lötmittel auf der Grundlage von Pb, vorzugsweise verwendet, wobei das Lötmittel auf der Grundlage von Sn zwei oder drei Elemente enthält. Entsprechend 11 wurden die Bruchstärken unter Zugspannungstests bei 150°C und einer Dehnungsrate von 6% pro Minute bemessen, wobei die Streckspannungen einem Fließpunkt von 0,2% bei 25°C entsprechen. Des weiteren besitzt wie in 12 dargestellt das Lötmittel auf der Grundlage von Sn im Vergleich mit dem Lötmittel auf der Grundlage von Pb im allgemeinen kleinere Dehnungsraten, so daß sich die Druckspannung in dem Halbleiterchip 2 mit einer niedrigeren Rate entspannt, wenn das Halbleiterbauelement bei Raumtemperatur nach dem Kühlschritt in dem Reflow-Prozeß platziert wird. Entsprechend 12 wurden die Dehnungsraten bei 50°C mit einer Spannung von 10 MPa gemessen. Daher können wie in 13 beispielhaft dargestellt die Lötmittel auf der Grundlage von Sn die in dem Halbleiterchip 2 gebildete Spannung er höhen und die Spannung vorzugsweise im Vergleich mit dem Lötmittel auf der Grundlage von Pb halten. In 13 stellt die Y-Achse die Größe der Druckspannung in der Mitte des Halbleiterchips 2 dar.
  • Bei den obigen Ausführungsformen werden die Lötmittelfolien 8 zum Verdünnen der Wärmesenken 3, 4, des Halbleiterchips 2 und des überbrückenden Chips 5 zur Herstellung des Halbleiterbauelements 1 von 1 verwendet. Es ist jedoch ebenfalls möglich, eine Lötmittelpaste anstelle der Lötmittelfolien 8 zu verwenden. Darüber hinaus ist der einzige Halbleiterchip 2 nach Sandwichbauart zwischen den Wärmesenken 3, 4 in dem Halbleiterbauelement von 1 angeordnet. Es ist jedoch ebenfalls möglich, zwei oder mehrere Chips oder zwei oder mehrere Typen von Chips zu verwenden, welche zwischen den Wärmesenken 3, 4 nach Sandwichbauart angeordnet sind.
  • Sechste Ausführungsform
  • Wie in 14 dargestellt enthält ein Halbleiterbauelement 100 der sechsten Ausführungsform wie in 15 dargestellt einen Halbleiterchip 2, welcher ein vertikaler Leistungs-MOSFET 2 eines DMOS-Typs ist. Das Halbleiterbauelement 100 besitzt eine ähnliche Struktur wie das Halbleiterbauelement 1 von 1. Ein Lötmittel 6 befindet sich in Kontakt mit dem Chip 2 und einem überbrückenden Chip 5, um sie zu verbinden. Der Überbrückungschip 5 ist eine aus einem Material gebildete Platte, welches eine hohe thermische Leitfähigkeit besitzt. Ein anderes Lötmittel 6 befindet sich in Kontakt mit einer oberen Wärmesenke 4 und dem überbrückenden Chip 5, um sie zu verbinden. Ein anderes Lötmittel 6 befindet sich in Kontakt mit dem Chip 2 und einer unteren Wärmesenke 3, um sie zu verbinden. Des weiteren ist der Chip 2 elektrisch an einem Leiterrahmen durch einen Bonddraht angeschlos sen. Der Chip 2, der überbrückende Chip 5 und die Wärmesenken 3, 4 sind mit dem Harz 7 preßgespritzt. Jedoch sind eine obere Oberfläche der Wärmesenke 4 und eine untere Oberfläche der unteren Wärmesenke 3 bloßgelegt und nicht von dem Gußharz 7 bedeckt, ebenso wie bei dem Halbleiterbauelement 1 von 1.
  • Wie in 15 dargestellt, besitzt ein n-Typ Siliziumsubstrat 20 eine Vorderseitenoberfläche 20a und eine Rückseitenoberfläche 20b, welche sich zu der Vorderseitenoberfläche 20a entgegengesetzt befindet. Das n-Typ Siliziumsubstrat 20 besitzt eine Dicke von 25 μm bis 150 μm, so daß der Widerstand in dem Substrat bezüglich eines Stromflusses in vertikaler Richtung von 15 relativ niedrig ist und somit den Einschaltwiderstand des vertikalen Leistungs-MOSFET's 2 bildet.
  • Eine Mehrzahl von p-Typ Basisgebieten 21 befindet sich in der Vorderseitenoberfläche 20a. Zwei n+-Typ Sourcegebiete 22 sind in jedem p-Typ Basisgebiet 21 befindlich. Die p-Typ Basisgebiete 21 und die n+-Typ Sourcegebiete 22 bilden ein vorderes mit Störstellen dotiertes Gebiet 21, 22. Auf der Vorderseitenoberfläche 20a ist eine Mehrzahl von Polysilizium-Gateelektroden 24 befindlich. Eine Gateoxidschicht 23 ist zwischen jeder Gateelektrode 24 und der Vorderseitenoberfläche 20a befindlich. Eine Oxidschicht 25 ist auf jeder Polysilizium-Gateelektrode 24 befindlich, um jede Elektrode 24 zu bedecken. Eine Sourceelektrode 26 ist auf den Oxidschichten 25 lokalisiert. Die Sourceelektrode 26 ist im wesentlichen aus Aluminium gebildet. Obwohl nicht dargestellt ist eine Passivierungsschicht auf der Sourceelektrode 26 befindlich.
  • Demgegenüber ist ein n+-Typ Drainkontaktgebiet 27 im wesentlichen in der gesamten Rückseitenoberfläche 20b be findlich. Das n+-Typ Drainkontaktgebiet 27 ist ein hinteres mit Störstellen dotiertes Gebiet 27. Ein mit Störstellen dotierter Polysiliziumfilm 28 ist im wesentlichen auf der gesamten Oberfläche des n+-Typ Drainkontaktgebiets 27 befindlich. Eine Drainelektrode 29 ist im wesentlichen auf der gesamten Oberfläche des mit Störstellen dotierten Polysiliziumfilms 28 befindlich. Die Drainelektrode 29 enthält Titan-, Nickel- und Goldschichten. Das n+-Typ Drainkontaktgebiet 27 ist durch Eindiffundieren von Störstellen von dem mit Störstellen dotierten Polysiliziumfilm 28 aus gebildet. Wie in 14 dargestellt ist der überbrückende Chip 5 mit der Oberfläche des vertikalen Leistungs-MOSFET's 2 verbunden, auf welcher das vordere mit Störstellen dotierte Gebiet 21, 22 befindlich ist. Die untere Wärmesenke 3 ist mit der Elektrode 29 verbunden.
  • Der vertikale Leistungs-MOSFET 2 wird wie im folgenden dargestellt hergestellt. Zuerst werden die Gateoxidschichten 23 und die Polysiliziumgateelektroden 24 auf der Vorderseitenelektrode 30a eines n-Typ Siliziumwafers gebildet, was in 16A dargestellt ist. Danach werden die p-Typ Basisgebiete 21 und die n+-Typ Sourcegebiete 22 in der Vorderseitenoberfläche 30a gebildet. Die Oxidschichten 25 werden auf den Polysiliziumgateelektroden 24 gebildet, und es wird die Sourceelektrode 26 derart gebildet, daß sie elekrischen Kontakt mit dem n-Typ Siliziumsubstrat 30 durch Kontaktlöcher 25a in den Oxidschichten 25 besitzt.
  • Danach wird der Wafer wie in 16A dargestellt auf eine vorbestimmte Dicke durch Polieren im wesentlichen der gesamten Rückseitenoberfläche 30b des Wafers 30 verdünnt, welche wie in 16A dargestellt entgegengesetzt zu der Vorderseitenoberfläche 30b befindlich ist. Insbesondere wird der Wafer 30 durch Oberflächenschleifen auf eine Dicke von etwa 250 μm verdünnt. Als nächstes wie in 16B dargestellt die Rückseitenoberfläche 30b auf eine vorbestimmte Tiefe außer an dem Rand des Wafers 30 durch Topfätzen (pot etching) geätzt. Durch das Topfätzen wird eine Aussparung in dem Wafer 30 wie in 16B dargestellt gebildet. Insbesondere werden für das Topfätzen ein in 17 dargestellter Ätztopf (etching pot) (Pe) und ein in 18 dargestelltes Topfätzsystem (pot etching system) verwendet, und es wird der Wafer 30 auf eine Dicke von etwa 25–150 μm außer an dem Rand des Wafers geätzt. Obwohl der Durchmesser des Wafers 30 4 bis 8 Zoll beträgt, verhindert der dickere Rand, daß sich der Wafer 30 verbiegt.
  • Wie in 17 dargestellt enthält der Ätztopf einen plattenförmigen Topfsockel (pot base) 40 und einen zylinderförmigen Topfring (pot ring) 41. Der Siliziumwafer 30 wird auf die Oberseite des Topfsockels 40 plaziert, und der Topfring 41 wird auf die Oberseite des Siliziumwafers 30 derart plaziert, daß der Siliziumwafer 30 die Öffnung des Topfrings 41 schließt. In der Mitte des Topfsockels 40 befindet sich eine Stufe zum Halten des Siliziumwafers 30. Eine ringförmige Aussparung 42 ist an dem Rand des Topfsockels 40 um die Stufe herum befindlich. Ein Vorsprung 43 des Topfrings 41 ist in die Aussparung 42 eingepaßt. Die Aussparung 42 wird zum Ausrichten des Topfrings 41 verwendet. Eine untere Abdichtungs- bzw. Verschlußoberfläche S1, welche flach ist und die Form eines Rings besitzt, ist auf dem Topfsockel 40 um die Aussparung 42 herum wie in 17 dargestellt befindlich. Eine ringförmige Aussparung 44 ist in der unteren Verschlußoberfläche S1 befindlich, um als Vakuumtasche zu arbeiten.
  • Eine innere Dichtung Ps, welche abgeflacht und ringförmig ist, ist in der inneren Oberfläche des unteren Teils des Topfrings 41 wie in 17 dargestellt befestigt. Die innere Dichtung Ps verhindert, daß eine Ätzlösung, welche in die Innenseite des Topfrings 41 gefüllt ist, aus einem Ätzbad ausläuft, welches durch den Topfring 41 und den auf dem Topfsockel 40 angebrachten Siliziumwafer 30 gebildet wird. Des weiteren ist eine obere Abdichtungs- bzw. Verschlußoberfläche S2, welche flach und ringförmig ausgebildet ist, auf einem Flansch des unteren Teils des Topfrings 41 wie in 17 dargestellt befindlich. Eine ringförmige Aussparung 45 ist in der oberen Verschlußoberfläche S2 befindlich, um als Vakuumtasche zu arbeiten. Eine äußere Dichtung 46, welche ringförmig ausgebildet ist und einen X-förmigen Querschnitt wie in 17 dargestellt besitzt, ist zwischen die untere Verschlußoberfläche S1 und die obere Verschlußoberfläche S2 plaziert. Durch Herauspumpen von Luft aus den Aussparungen 44, 45 unter Verwendung einer Vakuumpumpe wird die X-förmige Dichtung 46 geschrumpft, um den Topfsockel 40 und den Topfring 41 festzumachen, während es der inneren Dichtung Ps ermöglicht wird, eine Lücke zwischen dem Topfring 41 und dem Wafer 30 zu verschließen.
  • Der Ätztopf mit der oben beschriebenen Struktur wird in ein Topfätzsystem wie in 18 dargestellt gesetzt. Danach wird eine Ätzlösung Le dem Ätztopf zugeführt. Die innere Dichtung Ps verschließt nicht nur die Öffnung zwischen dem Topfring 41 und dem Wafer 30 bezüglich der Ätzlösung Le, sondern maskiert bzw. verdeckt ebenfalls den Rand des Siliziumwafers 30 vor der Ätzlösung Le. Wenn die Innenseite des Ätztopfs mit der Ätzlösung Le gefüllt wird, berührt daher lediglich die Rückseitenoberfläche 30b des Siliziumwafers 30 mit Ausnahme des Rands die Ätzlösung Le.
  • Insbesondere wird der Ätztopf auf einer Topfstufe (pot stage) 47 angebracht, und die obere Öffnung des Ätz topfes wird mit einem Deckel 48 verschlossen. Eine Rührstange 49 wird von dem Deckel 48 gehalten, welche mit einem Abdichtungsmaterial 50 abgedichtet ist. Die Rührstange 49 wird von einem Motor 51 angetrieben, um die Ätzlösung Le umzurühren. Ein Heizgerät 52 zum Erwärmen der Ätzlösung Le wird von dem Deckel 48 gehalten, welcher mit dem Dichtungsmaterial 53 abgedichtet ist. Ein Temperatursensor 54 zum Messender Temperatur der Ätzlösung Le wird von dem Deckel 48 gehalten, während er von einem Dichtmaterial 55 abgedichtet wird. Während des Ätzens durch das Topfätzsystem entsprechend 18 wird die Ätzlösung Le von der Rührstange 49 kontinuierlich umgerührt, während das Heizgerät 52 von einem Temperaturkontroller 56 elektrisch gesteuert wird, um die Temperatur der Ätzlösung Le auf einer vorbestimmten Temperatur zu halten, welche von dem Temperatursensor 54 abgetastet wird.
  • Des weiteren enthält der Deckel 48 einen Pfad 57 für deionisiertes Wasser (DIW), so daß deionisiertes Wasser dem Ätztopf hinzugeführt werden kann, welches entlang der inneren Wand des Topfrings 41 herabfällt. Der Deckel 48 enthält ebenfalls eine Ablaßöffnung 58 zum Ablassen von aufgebrauchtem Wasser durch Überlaufen aus dem Ätztopf heraus. Der Topfsockel 40 enthält einen Dickesensor 59, welcher die Dicke des Siliziumwafers 30 an der Aussparung mißt, um das Voranschreiten des Ätzens zu Überwachen und den Endpunkt des Ätzens zu erfassen. Wenn eine vorherbestimmte Dicke geätzt worden ist und die Dicke des Wafers 30 an der Aussparung eine vorherbestimmte Dicke annimmt, wird deionisiertes Wasser dem Ätztopf durch den Pfad 57 zugeführt, um die Ätzlösung Le zu verdünnen und abzukühlen und den Ätzprozeß zu stoppen. Überlaufendes aufgebrauchtes Wasser wird von der Ablaßöffnung 58 aus abgelassen. Danach stoppt die Vakuumpumpe das Herauspumpen von Luft aus den Aussparungen 44, 45, und es werden die Aussparungen 44, 45 auf atmosphärischen Druck zurückgebracht. Danach werden der Deckel 48 und der Topfring 41 entfernt. In dieser Stufe besitzt der geätzte Siliziumwafer 30 die in 16B dargestellte Querschnittsstruktur.
  • Als nächstes wird wie in 16C dargestellt ein mit Störstellen dotierter Polysiliziumfilm 31 zur Bildung des mit Störstellen dotierten Polysiliziumfilms 28 von 15 auf der geätzten Rückseitenoberfläche 30b des Wafers 30 aufgetragen. Störstellen diffundieren von dem mit Störstellen dotierten Polysiliziumfilm 31 in dem Wafer 30 zur Bildung des n+-Typ Drainkontaktgebiets 27 in der Rückseitenoberfläche 30b des Wafers 30. Insbesondere wird der mit Störstellen dotierte Polysiliziumfilm 31 bei weniger als 450°C durch Niederdruck-CVD oder PVD wie ein Zerstäubungsverfahren bzw. Sputtern aufgetragen. Polysilizium besitzt eine Diffusionsrate, die um einiges größer als diejenige eines Einkristalls ist und ist geeignet zum Halten einer hohen Konzentration von Störstellen zwischen den Kristallkorngrenzen. Als Ergebnis ist Polysilizium zum Injizieren einer hohen Konzentration von Störstellen in die Rückseitenoberfläche 30b sogar geeignet, nachdem die Aluminiumsourceelektrode 26 gebildet worden ist. Somit wird durch Auftragen des mit Störstellen dotierten Polysiliziumfilms 31 und durch Dotieren der Störstellen von der mit Störstellen dotierten Polysiliziumschicht 31 aus durch thermische Behandlung das n+-Typ Drainkontaktgebiet 47, welches einen ohmschen Kontakt mit geringem Widerstand zwischen dem Substrat 20 und der Drainelektrode 29 in dem Halbleiterchip 2 ermöglicht, bei einer Temperatur von weniger als 450°C gebildet.
  • Als nächstes wird wie in 16B dargestellt eine Rückseitenelektrode 32 zur Bildung der Drainelektrode 29 auf dem mit Störstellen dotierten Polysiliziumfilm 31 aufgetragen. Insbesondere werden Ti-, Ni- und Au-Schich ten in dieser Reihenfolge aufgetragen. Als nächstes wird wie in 19 und 20 dargestellt, eine Kupferplatte 33, welche eine relativ hohe thermische Leitfähigkeit besitzt, auf die Vorderseitenoberfläche 30a des Wafers 30 gelötet, auf welcher die Sourceelektrode 26 befindlich ist. Danach werden der Wafer 30 und die Kupferplatte 33 gleichzeitig geschnitten und in eine Mehrzahl von gelöteten Chips getrennt, von denen jeder einen Halbleiterchip 2 und einen überbrückenden Chip 5 enthält. Es gibt beim Löten der Kupferplatte 33 und des Wafers 30 vor dem Schneiden des Wafers 30 einen Vorteil. Wenn der Wafer 30 in eine Mehrzahl von Halbleiterchips 2 ohne Halten durch die Kupferplatte 33 geschnitten wird, würde eine Handhabung der Halbleiterchips 2 nach dem Schneiden schwierig sein, da die Halbleiterchips 2 wie in 16B dargestellt 25–150 μm dünn sind. Demgegenüber sind die gelöteten Chips wegen des auf den Halbleiterchip 2 gelöteten überbrückenden Chips 5 leichter zu handhaben.
  • Wie in 19 und 20 dargestellt ist der Wafer 30 scheibenförmig und die Kupferplatte 33 quadratisch ausgebildet. Eine Mehrzahl von Vorsprüngen 33a ist auf der Platte 33 gebildet. Jeder Vorsprung 33a paßt zu jeder Sourceelektrode 26, die auf jedem Halbleiterchip 2 in dem Wafer 30 befindlich ist. In der Kupferplatte 33 der 19 und 20 ist jeder Vorsprung 33a quadratisch ausgebildet. Die Vorsprünge 33a können auf der Platte 33 durch stromloses Plattieren einer Nickelschicht auf einer flachen Kupferplatte und durch Pressen des Nickelfilms gebildet werden. Wenn die Platte 33 auf den Wafer 30 gelötet wird, wird jeder Vorsprung 33a der Platte 33 auf die entsprechende Sourceelektrode 26 auf jedem Chip 2 des Wafers 30 ausgerichtet. Wie in 21 und 22 dargestellt befindet sich in jedem gelöteten Chip nach dem Schneiden das Lötmittel 6 in Kontakt mit dem überbrückenden Chip 5 und der Sourceelektrode 26 des Halbleiterchips 2, um den Halbleiterchip 2 und den überbrückenden Chip 5 elektrisch und mechanisch zu verbinden. Als nächstes werden wie in 14 dargestellt die Wärmesenken 3, 4 jeweils auf den Halbleiterchip 2 und den überbrückenden Chip 5 jedes gelöteten Chips gelötet. Danach werden die Wärmesenken 3, 4, der Halbleiterchip 2 und der überbrückende Chip 5 derart preßgespritzt, daß die obere Oberfläche der Wärmesenke 4 und die obere Oberfläche der unteren Wärmesenke 3 wie in 14 dargestellt bloßgelegt sind.
  • Durch das Topfätzverfahren der sechsten Ausführungsform ist es möglich, ein aktives Gebiet des Wafers 30 zu verdünnen, wo die Halbleiterchips 2 gebildet werden, während der Rand des Wafers 30 dicker gehalten wird. Daher ist es möglich, die Drainkontaktelektrode 29 auf der Rückseitenoberfläche des Wafers 30 ohne Erzeugung einer Verbiegung in dem Wafer 30 unter Verwendung beispielsweise von Sputtern zu bilden, und es ist ebenfalls möglich, Schwierigkeiten zu vermeiden, die sich auf eine mechanische Stärke bzw. Festigkeit beziehen, die sich in dem Wafer 30 zeigt. Zusätzlich werden die Herstellungskosten der Halbleiterchips 2 verringert, da keine Notwendigkeit zur Bildung einer epitaxialen Schicht beim Bilden des Substrats 20 auf einem Wafer besteht, welches zum Bilden des n+-Typ Drainkontaktgebiets 27 eine bevorzugte Störstellenkonzentration besitzt.
  • Bei dem Herstellungsverfahren der sechsten Ausführungsform wird das n+-Typ Drainkontaktgebiet 27, welches eine Schicht mit hochdotierten Störstellen 27 ist, unter Verwendung des mit Störstellen dotierten Polysiliziumfilms 31, welcher den mit Störstellen dotierten Polysiliziumfilm 28 zusammensetzt bzw. bildet, in der Rückseitenoberfläche 30b des Wafers 30 gebildet, nachdem die p-Typ Basisgebiete 21 und die n+-Typ Sourcegebiete 22, die Aluminiumsourceelektrode 26 und die Passivierungsschicht wie SiN und PIQ auf der Vorderseitenoberfläche 30a des Wafers 30 gebildet worden sind. Da jedoch die hoch dotierte Störstellenschicht 27, welche einen auf der Rückseitenelektrode 32 zu bildenden ohmschen Kontakt eines niedrigen Widerstands ermöglicht, durch Eindiffundieren von Störstellen von dem mit Störstellen dotierten Polysiliziumfilm 31 bei einer vorzugsweise niedrigen Bearbeitungstemperatur gebildet wird, kann der Rückseitenelektrodenkontakt bei einer vorzugsweise niedrigen Verarbeitungstemperatur in dem Herstellungsprozeß des Halbleiterbauelements 100 gebildet werden. Es ist daher möglich, eine hohe Bauelementezuverlässigkeit gegenüber den oben beschriebenen vorgeschlagenen Verfahren herzustellen.
  • Herkömmlicherweise wird die hochdotierte Störstellenschicht 27 entweder durch Ionenimplantierung oder durch thermische Diffusion gebildet. Das Ionenimplantieren benötigt ein Nachverarbeitungsausheizen bei 500–700°C zum Aktivieren nahe 100% der in einer hohen Dosis implantierten Ionen. Demgegenüber benötigt die thermische Diffusion eine höhere Temperatur und eine längere Zeitperiode als das Ionenimplantieren. Jedoch muß die Verarbeitungstemperatur auf einem Wert kleiner als 450°C, bei welchem Aluminium weich wird, gehalten werden, da der Prozeß stattfindet, nachdem die Aluminiumsourceelektrode 26 auf der Vorderseitenoberfläche 30a des Wafers gebildet worden ist. Daher ist bei dem vorgeschlagenen Verfahren die Ausheizwirkung unzureichend.
  • Entsprechend den 14, 21 und 22 ist die Oberfläche des überbrückenden Chips 5, welche dem Halbleiterchip 2 gegenüberliegt, kleiner als die Oberfläche des überbrückenden Chips 5, welche der Wärmesenke 4 gegenüberliegt. Jedoch kann die Größenbeziehung wie bei einem überbrückenden Chip 60 von 23, 24 und 25 entgegengesetzt sein.
  • Des weiteren kann wie in 26 und 27 dargestellt, eine andere Kupferplatte 70, welche eine höhere thermische Leitfähigkeit besitzt, auf die Rückseitenelektrode 32 des Wafers 30 gelötet werden. Die Kupferplatte 70 kann gelötet werden, wenn die Kupferplatte 33 auf die Sourceelektrode 26 des Wafers 30 gelötet wird. Danach werden der Wafer 30 und die Kupferplatten 33, 70 geschnitten und in eine Mehrzahl von gelöteten Chips getrennt. Danach wird jeder Chip auf die Wärmesenken 3, 4 gelötet und mit dem Harz vergossen, um das in 28 dargestellte Halbleiterbauelement 300 fertigzustellen. Bei dem in 28 dargestellten Halbleiterbauelement 300 ist der Halbleiterchip 2 im wesentlichen in der Mitte des Bauelements 300 in vertikaler Richtung entsprechend 28 durch die Platte 70 positioniert, welche den Siliziumchip 2 und die untere Wärmesenke 3 trennt. Als Ergebnis wird das Wärmefreisetzvermögen verbessert, und es wird die thermische Dehnung in dem Bauelement 300 stärker ausgeglichen, und es verringert sich in dem Chip 2 die Spannung infolge einer Verringerung der Dehnung. Somit besitzt das Bauelement 300 eine bevorzugte Haltbarkeit in einem Wärmezyklus.
  • Bei den Halbleiterbauelementen 1, 100, 200, 300 der obigen Ausführungsformen ist der Halbleiterchip 2 ein vertikaler MOSFET. Jedoch kann der Chip 2 ebenfalls ein vertikaler IGBT (insulated gate bipolar transistor) sein. In dem Fall arbeitet die Rückseitenelektrode 29 als Kollektorelektrode.
  • Vorstehend wurden ein preßgespritztes Leistungsbauelement und ein Verfahren zur Herstellung des preßgespritzten Leistungsbauelements offenbart. Ein Halbleiterbauelement enthält einen Halbleiterchip, welcher beim Betrieb Wärme erzeugt, ein Paar von Wärmesenken zum Kühlen des Chips und ein Gußharz, in welchem der Chip und die Wärmesenken eingebettet sind. Die Dicke t1 des Chips und die Dicke t2 einer der Wärmesenken, welche unter Verwendung eines Lötmittels mit dem Chip verbunden ist, genügen der Beziehung t2/t1 ≥ 5. Des weiteren genügen der thermische Ausdehnungskoeffizient α1 der Wärmesenken und der thermische Ausdehnungskoeffizient α2 des Gußharzes der Beziehung 0,5 ≤ α2/α1 ≤ 1,5. Darüber hinaus besitzt die Oberfläche des Chips, welche dem Lötmittel gegenüberliegt, eine Rauheit Ra, welche der Beziehung Ra ≤ 500 nm genügt. Darüber hinaus ist das Lötmittel ein Lötmittel auf der Grundlage von Sn, um die Entspannung einer Druckspannung in dem Chip zu unterdrücken, welche durch das Kriechen des Lötmittels hervorgerufen wird.

Claims (3)

  1. Halbleiterbauelement (1) mit: einem Halbleiterchip (2), welcher beim Betrieb Wärme erzeugt; einem Paar von Metallplatten (3, 4) zum Freisetzen der Wärme von dem Halbleiterchip (2), um den Halbleiterchip (2) zu kühlen, wobei der Halbleiterchip (2) an eine der Metallplatten (3, 4) angeschlossen ist; und einem Gußharz (7), in welchem der Halbleiterchip (2) und die Metallplatten (3, 4) derart eingebettet sind, daß eine Oberfläche jeder Metallplatte (3, 4) bloßgelegt ist, um die Wirksamkeit des Wärmefreisetzens von den Metallplatten (3, 4) zu verbessern, wobei die Dicke t1 des Halbleiterchips (2) und die Dicke t2 einer der Metallplatten (3, 4) der Beziehung t2/t1 ≥ 5 genügt.
  2. Halbleiterbauelement (1) nach Anspruch 1, dadurch gekennzeichnet, daß die Metallplatten (3, 4) einen thermischen Ausdehnungskoeffizienten α1 besitzen und das Gußharz (7) einen thermischen Ausdehnungskoeffizienten α2 derart besitzt, daß der thermische Ausdehnungskoeffizient α1 und der thermische Ausdehnungskoeffizient α2 der Beziehung 0,5 ≤ α2/α1 ≤ 1,5 genügen.
  3. Halbleiterbauelement (1) nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Oberfläche des Halbleiterchips (2), an welcher der Halbleiterchip (2) an eine der Metallplatten (3, 4) angeschlossen ist, eine Oberflächenrauheit Ra besitzt, welche der Beziehung Ra ≤ 500 nm genügt.
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