WO2001067520A1 - Semiconductor device - Google Patents

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WO2001067520A1
WO2001067520A1 PCT/JP2001/001672 JP0101672W WO0167520A1 WO 2001067520 A1 WO2001067520 A1 WO 2001067520A1 JP 0101672 W JP0101672 W JP 0101672W WO 0167520 A1 WO0167520 A1 WO 0167520A1
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layer
gate
protection diode
semiconductor device
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PCT/JP2001/001672
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Syouji Higashida
Masaru Takaishi
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Rohm Co., Ltd.
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Publication date
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Definitions

  • the present invention relates to a semiconductor device in which a protection diode is connected between a gate and a source of an MOS FET or an insulated gate bipolar transistor (IGBT). More specifically, the present invention relates to a semiconductor device capable of reducing the insertion resistance of a protection diode and increasing the electrostatic discharge resistance without increasing the chip area. "Background technology
  • an n-type semiconductor layer (epitaxial growth layer) 21 serving as a drain region is epitaxially grown on an n + type semiconductor substrate 21a, and p-type impurities are diffused to the surface side.
  • p-type body region 22 are formed, and an n + -type source region 23 is formed on the outer peripheral portion of the body region 22.
  • a gate electrode 25 is provided via a gate oxide film 24 on the end of the body region 22 and on the surface of the semiconductor layer 21 located outside the end.
  • a source electrode (source wiring) 27 is formed by A1 or the like through a contact hole provided in the interlayer insulating film 26 so as to be connected to the source region 23, and is formed on the back surface of the semiconductor substrate 21a.
  • the FET portion 20 is formed by forming the drain electrode that does not have the drain electrode.
  • the body region 22 is formed in a matrix ⁇ , and a plurality of transistor cells are formed to form a power MOSFET corresponding to a large current. .
  • the protection diode portion 30 is formed of a polysilicon film via an insulating film 32 on the surface of a P-type region 31 formed by diffusion in the n-type semiconductor layer 21 in the same manner as the body region 22.
  • a gate electrode pad 33 is formed, and as shown in a plan view of the gate electrode pad 33 in FIG. 10A, an n-type layer 3 is formed on the outer periphery of the gate electrode pad 33. 3a and the p-type layer 3 3b are formed alternately, so that the outermost n-type layer 3
  • reference numeral 35 denotes a bonding gate electrode pad and a gate wiring made of a metal such as A1 which is connected to the gate electrode pad 33 made of polysilicon and formed T.
  • the conventional protection diode section has a structure provided on the outer periphery of the gate electrode pad made of polysilicon.
  • the structure provided on the outer periphery of the gate electrode pad satisfies the junction area (length in the direction perpendicular to the pn junction direction and the outer periphery of the gate electrode pad) of the protection diode. Can't be big in minutes.
  • the series resistance of the protection diode section increases and the breakdown voltage cannot be improved sufficiently. If the gate electrode pad is enlarged, the characteristics of the transistor become narrower due to the narrower transistor cell area, or the chip area decreases. There is a problem that it must be increased.
  • the present invention has been made to solve such a problem, and has a small series resistance and adequate protection while using a vacant outer peripheral portion of the chip without increasing the chip area. It is an object of the present invention to provide a semiconductor device having a protection diode capable of performing a function.
  • Another object of the present invention is to provide a low-resistance wiring to all the transistor cells without providing a gate finger or the like in the transistor cell group by utilizing the above-described provision of the protection diode on the outer periphery of the chip. It is an object of the present invention to provide a semiconductor device having a structure capable of transmitting a signal through the semiconductor device.
  • Still another object of the present invention is to improve the breakdown strength by preventing damage due to partial destruction of the protection diode, or by reducing the series resistance by selecting the material or increasing the bonding area. It is an object of the present invention to provide a semiconductor device having a protection diode capable of performing the above-described steps.
  • the present inventors have conducted intensive studies in order to improve the breakdown strength against surges and the like of vertical MOSFETs and the like. As a result, even if a protection diode such as a zener diode is inserted between the gate and source, the gate-source It was found that if the series resistance between them increased, the gate insulating film was destroyed before discharging through the protective diode, and could not perform its function sufficiently. And as wide as possible (length perpendicular to the pn junction direction It is possible to improve the breakdown strength for the first time by forming a structure that is directly connected by metal wiring without a semiconductor layer and has no resistance component. I found it.
  • a semiconductor device includes an insulating gate field-effect transistor formed by arranging a plurality of transistors connected in parallel to a semiconductor layer, and a transistor connected between a gate and a source of the transistor.
  • a protection diode that breaks down an input of a certain voltage or more applied between the gate and the source, wherein the protection diode is located on an outer peripheral side of the arranged transistor cells.
  • a ring-shaped layer and an n-type layer are alternately provided in a plane on a ring-shaped insulating film to form a bidirectional diode, and the innermost circumference and the innermost circumference of the p-type layer or the n-type layer are formed.
  • Each of the outer peripheral layers is provided with a metal film contacting in a ring shape, and each of the metal films contacting in a ring shape has a source wiring made of a metal film and It is formed continuously with any of the over gate electrode pad.
  • ring-shaped contact means that the contact is made continuously or intermittently along the entire circumference of the p-type layer or the .n-type layer provided in the shape of a phosphorus.
  • the outer peripheral side of the arrayed transistor cells becomes the outer peripheral portion of the semiconductor chip, and the semiconductor chip normally has a depletion layer termination around the cell active region or the outer peripheral portion of the chip.
  • the protection diode is formed in a ring shape on the outer periphery of the chip, its perimeter (length in the direction perpendicular to the pn junction direction, that is, the pn junction area) is almost maximum with respect to the chip size. Is the pn junction direction Can be made very small. Furthermore, a ring-shaped metal film is contacted on the innermost and outermost semiconductor layers of the protection diode, and the innermost and outermost ring-shaped metal films are connected to either the gate electrode pad or the source wiring. Since one of them is connected integrally, the connection portion at both ends of the protection diode does not use a semiconductor diffusion region, a polysilicon film, or the like, so that the resistance is extremely low. As a result, without increasing the chip area, a protection diode having a very high breakdown strength is built in, and sufficient protection against static electricity and the like can be achieved.
  • a ring-shaped metal film provided in contact with the outermost layer is a gate wiring formed continuously with the gate electrode pad, and a metal film provided in contact with the innermost layer Since the above is the source wiring, the ring-shaped metal film, the gate electrode pad, and the source wiring can be simultaneously formed in one layer, and can be formed easily.
  • a gate connection part is formed on the gate wiring provided in contact with the outermost layer so as to be partially connected to the gate electrode of the transistor cell across the protection diode, and the gate connection part and the source are formed. Since the innermost layer of the wiring and the source connection part which is in contact with each other are formed alternately in a plane, the gate electrode of each cell is formed by metal wiring from the outer periphery of the chip. Because of the connection, even cells far from the gate electrode pad do not pass through the polysilicon resistance layer so much, and signals can be transmitted without attenuation or time delay without providing a gate finger. It can be transmitted to all cells in the chip.
  • the P-type layer and the n-type layer are formed of any of polysilicon, amorphous silicon, silicon single crystal on an insulating film, SiC, and SiGe. In particular, if it is made of S i C, the resistance value is preferably as small as about 1/10 of S i.
  • the p-type layer and the n-type layer are formed so that the width and the impurity concentration of each of the same conductivity type layers are substantially constant, so that the p-type layer and the n-type layer are formed of a plurality of layers. Even if a large amount of electric power such as a surge is applied, the electric power is evenly distributed to the entire layer and the electric power does not concentrate on a specific layer.
  • a diffusion region having a conductivity type different from that of the semiconductor substrate is formed on a side of the transistor cells arranged closest to the protection diode, and the source wiring contacting an innermost layer of the protection diode is The contact with the diffusion region also serves as a field plate, which further improves the withstand voltage of the transistor.
  • Another embodiment of the semiconductor device according to the present invention is the structure according to claim 1, wherein the p-type layer and the n-type layer constituting the bidirectional diode are formed not in a planar arrangement but alternately in a height direction.
  • the junction area of the pn junction can be made very large, series resistance can be reduced, and it can reliably work as a diode for absorbing surges, etc. Because of this, the breakdown strength is further improved.
  • 1 (a) to 1 (b) are explanatory views of a cross section and a plane of a vertical type MOSFET which is an embodiment of the semiconductor device of the present invention.
  • FIG. 2 is an explanatory cross-sectional view showing a modification of the vertical type MOSFET in FIG. 3 (a) to 3 (e) are diagrams for explaining the manufacturing process of the example of FIG.
  • FIG. 4 is an explanatory diagram showing patterns of gate wiring and source wiring in the example shown in FIG. 1 in which the outermost gate wiring is connected to a gate electrode of a cell.
  • '' Fig. 5 shows a modification of the example shown in Figs. 1 (a) to 1 (b).
  • FIG. 1 is an explanatory cross-sectional view showing a modification of the vertical type MOSFET in FIG. 3 (a) to 3 (e) are diagrams for explaining the manufacturing process of the example of FIG.
  • FIG. 4 is an explanatory diagram showing patterns of gate wiring and source wiring in the example shown in FIG. 1 in which the outermost gate wiring is connected to a gate electrode of a cell.
  • '' Fig. 5 shows a modification of the example shown in Figs. 1 (a) to 1 (
  • FIG. 6 is a partial sectional explanatory view similar to FIG. 1, showing another modification of the example shown in FIG. 1 (a).
  • FIG. 7 is an explanatory sectional view similar to FIG. 1 (a), showing another embodiment of the present invention.
  • FIGS. 8 (a) and 8 (b) are diagrams illustrating a problem in the case where the connection of the protection diode is performed via the diffusion region of the semiconductor layer.
  • 9 (a) to 9 (b) are explanatory views of a cross section and a plane of a vertical type M0S FET provided with a conventional protection diode.
  • L 0 (b) is an explanatory view of an electrode pad provided with the protection diode of FIG. 9 (a).
  • FIG. 1 is a cross-sectional view of an outer peripheral portion of a chip of a vertical MFET according to an embodiment of the present invention (A-A cross section in FIG. 1B) and a plan view of the entire chip.
  • a plurality of transistor cells T are arranged in the semiconductor layer 4.
  • a polysilicon film is provided on the insulating film 6 on the outer peripheral side (chip end side) of the arranged plurality of transistor cells T, and a ring-shaped p-type layer 1 b and an n-type
  • the protection diode 1 is formed by alternately forming the layers 1a in a plane.
  • This protection diode 1 is made of a metal film such as A1 on the outermost layer, and a gate wiring 2 formed continuously with the gate electrode pad is provided in a ring shape and is contacted. It is characterized in that the source wiring 3 made of a metal film is contacted to this layer to be connected between the gate and the source.
  • the present inventors have found that even if a protection diode for surge or the like is simply inserted between a gate and a source of a vertical MOSFET or the like, a desired breakdown strength cannot be obtained, and further improvement of the breakdown strength is required.
  • the impurity concentration and length of the polysilicon film constituting the protection diode 1 length in the pn junction direction; length in the direction perpendicular to the pn junction surface
  • its width pn It has been found that it is greatly affected by the length in the direction perpendicular to the junction direction; the area of the pn junction. Since the impurity concentration in the polysilicon film and its length (length in the pn junction direction) also affect the voltage that causes the breakdown of the protection diode, it cannot be set only in the direction of decreasing the resistance value, but its width cannot be set.
  • the protection diode 30 is formed on the outer periphery of the same chip, for example, as shown in FIG. Unless 27a is connected via the p-well 31 formed on the surface of the semiconductor layer, it cannot be formed at the same time as the gate wiring 35 consisting of a metal film and the gate electrode pad.
  • p ⁇ el 3 in 1 When the diffusion region is used as a path, the sheet resistance of the diffusion region is, for example, about 200 ⁇ / port (100 to: L0000 ⁇ / port), and the wiring resistance between the source and the gate is: If the length of the diffusion region 31 in the connection direction (see Fig.
  • the protection diode 1 is formed in a ring shape on the outer peripheral portion of the semiconductor chip, as shown in a plan view in which the A1 pattern of the gate wiring 2 and the source wiring 3 is formed in FIG. 1 (b). Have been.
  • a transistor represented by a p-type body region 5 is provided on the inner peripheral side of the protection diode 1. Evening cells are formed in a matrix. Therefore, although not provided on the cell active region, the depletion layer in each cell portion is terminated at a portion as far away from the cell as possible on the outer peripheral side of the cell active region (the region where the source wiring 3 is formed).
  • a certain amount of space (field part) is secured on the outer periphery of the semiconductor chip so that it can be adjusted.
  • a gate electrode 8 of a gate electrode pad / cell portion made of, for example, polysilicon is formed, and at the same time, a polysilicon film is formed.
  • the n-type layer 1a and the p-type layer 1b are alternately arranged by introducing a contaminant while forming and patterning a pn junction. Are formed in series in the lateral direction.
  • the aforementioned polysilicon film is formed, for example, to a thickness of about 0.5 m, for example, by forming an n-type layer 1 a and a p-type layer lb alternately in a ring shape with a width of about 4 m, for example. It is configured.
  • the impurity concentration of the n-type layer 1 a and the p-type layer 1 b is formed, for example, to it it 5 X 1 0 2 ° cm- 3 , 7 x 1 0 about 1 7 cm one 3, the impurity concentration and the pn junction Are set so that a desired breakdown voltage is obtained.
  • a method of forming the protection diode 1 by the n-type layer 1 a and the p-type layer lb is, for example, a method in which a p-type dopant is doped on the entire surface of a polysilicon film, and then the n-type layer is formed in a ring shape by patterning.
  • the punt is doped so as to have the impurity concentration described above, so that the n-type layer 1a and the p-type layer 1b are doped so as to be alternately repeated in a planar manner, thereby forming a bidirectional zener diode. Is formed. ,
  • the breakdown voltage of the protection diode 1 can be adjusted to some extent by adjusting the impurity concentration, and is usually about 5 to 10 V with one diode.
  • the impurity concentration is set to be as follows. Then, for example, a protection diode 1 is formed which forms about 3 to 4 pn junctions and breaks down at about 20 to 30 V.
  • the gate wiring 2 is connected to the outermost n-type layer 1 a of the protection diode 1. That is, as shown in FIG. 1 (a), after forming a protection diode 1 made of, for example, polysilicon and a gate electrode 8 of a transistor cell, an interlayer insulating film 9 is provided, and a protection diode is formed. Contact holes are formed at the outermost and innermost circumferences of 1 and by patterning the A1 film formed on the entire surface, as shown in Fig. 1 (b), it is connected to the gate electrode pad G. Gate wiring 2 and source wiring 3 Is formed of a metal film. As a result, the protection diode 1 has a structure in which both are connected between the gate and the source by the metal film wiring.
  • the cell portion of the transistor has a specific resistance of 0.1 ⁇ .cm or less on an n + type semiconductor substrate 4a having a thickness of, for example, about 300 m.
  • a ⁇ -type dopant is introduced on the surface side of the n-type epitaxial growth layer 4 which is epitaxially grown to a thickness of several ⁇ m to several tens m with a thickness of about several tens of 5 is provided in the form of a matrix, an n-type impurity is introduced into the outer periphery of the body region 5 to form a source region 7, and a body region 5 sandwiched between the source region 7 and the n_-type semiconductor layer 4 is formed.
  • the body region 5 is provided in a matrix as described above, and a large number of transistor cells are connected in parallel to form a vertical MOS FET in which a large current can be obtained.
  • the gate electrode 8 is formed by forming and patterning a polysilicon film at the same time as the protection diode section 1 as described above, and by patterning one type of dopant.
  • An interlayer insulating film 9 is provided on the gate electrode 8, a contact hole is further opened, and as described above, A 1 and the like are provided by vacuum deposition or the like, so that the source wiring 3 is connected to each transistor. It is formed in connection with the source region 7.
  • a drain electrode 10 is formed on the back surface of the semiconductor substrate 4a (which is thinner in the drawing than the other portions) by vapor deposition of an electrode metal or the like.
  • the length of the protective diode 1 in the direction perpendicular to the pn junction direction corresponding to the area (pn junction area) is the length of the outer periphery of the semiconductor chip.
  • both ends are directly connected to the gate and the source by a metal film such as A1. Therefore, the series resistance between gate and source is not Can always be smaller. That is, the resistance of the wiring made of the metal film can be reduced to almost zero.
  • the insertion resistance can be sufficiently suppressed. It is possible to sufficiently increase the electrostatic breakdown strength, and to improve the conventional breakdown strength of about 120 V to about 100 V.
  • the protection diode is formed by using a field portion around the semiconductor chip where the element cannot be formed due to the expansion of the depletion layer. No need to do. Furthermore, since the gate wiring is in contact with the outermost layer of the protection diode, the gate wiring and the source wiring can be formed simultaneously, and an effective protection diode can be formed without increasing the number of manufacturing steps. Can be formed. As a result, while setting the breakdown voltage according to the purpose of use, it is possible to reliably protect the destruction and fading portions such as the gate insulating film against the further application of static electricity or surge.
  • the transistor cells were formed up to the end of the semiconductor chip, but as shown in the cross-sectional explanatory view similar to FIG. 1 (a) in FIG.
  • the curvature of the depletion layer can be increased. Since the electric field concentration can be avoided, the withstand voltage is further improved.
  • FIG. 2 the same parts as those in FIG. 1 are denoted by the same reference numerals, and the description thereof will be omitted.
  • n + type silicon substrate 4a to be the drain An n-type epitaxial growth layer 4 having a specific resistance of 0.1 to several tens ⁇ ⁇ cm and a thickness of several / m to several tens of m is grown. Then, an oxide film 6 having a thickness of about several hundred nm is formed, and etching is performed so that a portion where the body region 5 and the p + -type diffusion region 11 are formed is opened to form a through-oxide film 16. Thereafter, boron (B), which is a p-type dopant, is ion-implanted and heat-treated to diffuse, thereby forming a p-type body region 5 and a p + -type diffusion region 11.
  • B boron
  • the oxide film in the cell region serving as an active region is removed, a gate oxide film 6a is formed, and a polysilicon film 8a serving as a gate electrode is formed.
  • a gate oxide film 6a is formed, and a polysilicon film 8a serving as a gate electrode is formed.
  • p-type ions of boron (B) ions are implanted to a concentration such that a protection diode having a desired withstand voltage is obtained.
  • the polysilicon film 8a is patterned so that the gate electrode 8 is formed, and then the gate electrode 8 is used as a mask.
  • a channel region 5a is formed by ion-implanting a p-type dopant of boron ions and performing thermal diffusion. During this ion implantation, ions are also implanted into the polysilicon film 8a of the protection diode portion. This concentration of the ion implantation is extremely low if there is no problem, for example, if the dose of 1 0 13 c ⁇ per 2 this ion implantation, and the first p-type ion implantation, a p-type ion injection of the channel formation The withstand voltage of protection diode 1 is controlled by the total concentration.
  • a mask 17 as shown in FIG. 3D is formed by photoresist, n-type ions such as phosphorus (P) are implanted, and a source region 7 is formed by annealing. At this time, the diffusion region 11 is covered with a mask 17 so that n-type ions are not implanted, and a mask 17 as shown in FIG.
  • the n-type layer 1 a and the p-type layer 1 b A protection diode 1 of a pn junction is formed.
  • an interlayer insulating film 9 made of, for example, PSG is deposited by a normal pressure CVD method. Then, patterning is performed to form contact holes, A1 and the like are deposited, and patterning is performed, thereby forming a gate wiring 2, a gate electrode pad G, and a source wiring 3 made of a metal film.
  • a vertical MOSFET having the structure shown in FIG. 1 can be formed.
  • the gate wiring 2 is formed by patterning so as to be continuous with the gate electrode pad G and to cover the outermost layer of the protection diode 1 outside. It is.
  • the innermost layer of the protection diode is connected to the source electrode, and the outermost layer is connected to the gate electrode pad and connected to the metal film provided on the outer side.
  • cells located far from the gate electrode pad are connected to the gate electrode of each cell via polysilicon, so that the resistance component increases and signal transmission is delayed.
  • a structure in which a so-called gate finger made of a metal film is provided between some cell rows may be adopted.However, if gate fins are provided, the number of cells will decrease. There's a problem.
  • the metal film connected to the gate electrode pad is formed on the outer periphery of the chip according to the present invention, the metal film can be connected to cells on the outer peripheral side of the cell group, and the gate electrode pad can be connected. Even the gate electrode of a cell far from the chip can be connected via the metal film on the outer periphery of the chip, and the signal transmission to the entire cell group can be accelerated.
  • connection 3a between the source wiring 3 and the innermost layer of the protection diode 1 is formed.
  • the connection portion 2a of the gate wiring 2 with the gate electrode of each cell is formed alternately, and as shown in FIG. With such a configuration, it is possible to connect the outer peripheral cells of the cell group from the gate electrode pad via the metal film.
  • the innermost and outermost circumferences of the protection diode are contacted by a metal electrode film such as A1, and the innermost n-type layer or p-type layer is connected to the source wiring.
  • the outermost n-type layer or p-type layer was directly connected to the gate electrode pad and contacted, but in this case, all the metal electrode films were formed and patterned at once. It is preferable because it can be formed.
  • the innermost n-type or p-type layer of the protection diode 1 is directly connected to the gate electrode pad 2 and the outermost n-type or p-type layer is directly connected to the source wiring 3. Contact may be made continuously.
  • the source wiring 3 and the metal wiring 13 contacting the outermost n-type or p-type layer are connected by the metal wiring 14 provided again via the insulating film 15 Need, and the manufacturing process increases.
  • both ends of the protection diode 1 can be directly connected to the source wiring 3 and the gate electrode pad 2 only by the metal wiring, so that the protection diode 1 having a small series resistance can be introduced.
  • the protection diode 1 is formed of polysilicon.
  • the protection diode 1 may be made of any material other than polysilicon so long as it can form an n-type layer and a p-type layer. It can also be formed using silicon, single crystal silicon formed over an insulating film, single crystal, polycrystal, or amorphous SiC, SiGe, or the like. In particular, since SiC has a smaller resistance value than silicon, about 110, it is particularly effective in reducing series resistance.
  • the width of the n-type layer 1a and the width of the p-type layer 1b constituting the protection diode 1 are formed to have the same width.
  • the width a and the width b of the ⁇ -type layer 1b may be different.
  • n The shape layers la and the p-type layers 1b are preferably formed to have the same width and the same impurity concentration. This is because, when a ⁇ -type layer or a p-type layer is formed in a plurality of layers, when a surge or the like is applied, the surge concentrates on a weak layer and is easily broken.
  • the ⁇ -type layer and the ⁇ -type layer of the protection diode 1 are flat. Although a ⁇ junction is formed in parallel with the above, such a configuration allows a single semiconductor layer to be formed only by patterning and doping. However, as shown in FIG. 7, the ⁇ -type layer 1a and the ⁇ -type layer 1b may be formed by vertically laminating.
  • the thickness of each layer is, for example, about 0.5 to 2 m, and the impurity concentration of the n-type layer and the p-type layer is about the same as in the above-described example, and the film can be doped while being formed.
  • connection between the lowermost layer, which is one end of the protection diode, and the uppermost layer, which is the other end is made by a metal film formed continuously with the source wiring 3 and the gate electrode pad 2, respectively. Is performed. Either may be connected to the source wiring or the gate electrode pad.
  • the above example is for a vertical MOSFET, but the same applies to an insulated gate bipolar transistor (IGBT) in which a bipolar transistor is further built in this vertical MOSFET, and also to a bipolar transistor.
  • IGBT insulated gate bipolar transistor
  • a protective diode When connecting a protective diode between the electrodes to prevent destruction between the base and emitter, a semiconductor layer There is space, and a protective diode can be provided on the insulating film above it.
  • a protection diode is formed using an empty space of a semiconductor chip without increasing the size of a gate electrode pad made of polysilicon, and a series connection is performed while securing a desired breakdown voltage. Since the resistance is reduced, a very large electrostatic breakdown strength can be obtained. As a result, it is possible to obtain a highly reliable semiconductor device having a small semiconductor chip, a large number of cells, high characteristics, and a high resistance to electrostatic breakdown. Industrial applications
  • a switching element having a high resistance to electrostatic breakdown and a large current can be obtained, and thus can be effectively used for power supply ICs such as DVDs, portable audio and switching power supplies, motor drivers, and solenoid drives.
  • power supply ICs such as DVDs, portable audio and switching power supplies, motor drivers, and solenoid drives.

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Description

糸田
技術分野
本発明は、 M O S F E Tや絶縁ゲート型バイポーラトランジスタ （ I G B T ) のゲート · ソース間などに保護ダイォ一ドが接続されるような 半導体装置に関する。 さらに詳しくは、 チップ面積を大きくすることな く、 保護ダイオードの挿入抵抗を小さく し、 静電破壊耐量を大きくする ことができる半導体装置に関する。 " 背景技術
従来、 たとえば縦型 M 0 S F E Tは、 スイッチングスピ一ドが速く、 大出力のスィツチングデバイスとして用いられているが、 ゲート絶縁膜 を薄膜化することにより、 ゲートしきい値電圧を下げる方向にある。 こ の絶縁膜が薄くなると静電気などの小さなエネルギーでも容易に絶縁破 壊する。 そのため、 ゲート · ソース間に保護ダイオードを挿入して、 そ の保護ダイォードで静電気を放電させる構造が用いられている。 この保 護ダイオードは、 たとえばポリシリコン膜からなるゲート電極パッ ドの 外周部分に p n接合が形成されて双方向のヅェナ一ダイォ一ドとされ、 ゲートとソースとの間に接続されるもので、 このような保護ダイォード が設けられる構造の縦型 M O S F E Tの一例が図 9 ( a ) に断面図で示 されている。
すなわち、 たとえば n+形の半導体基板 2 1 a上に、 ドレイン領域とす る n形の半導体層 （ェピタキシャル成長層） 2 1がェピタキシャル成長 され、 その表面側に p形不純物を拡散することにより p形のボディ領域 2 2が形成され、 そのボディ領域 2 2の外周部に n+形のソース領域 2 3 が形成されている。 ボディ領域 2 2の端部およびその外側に位置する半 導体層 2 1の表面側にゲート酸化膜 2 4を介してゲート電極 2 5が設け られている。 そして、 ソース領域 2 3と接続するように層間絶縁膜 2 6 に設けられるコンタク ト孔を介して A 1などによりソース電極 （ソース 配線） 2 7が形成ざれ、 半導体基板 2 1 aの裏面に図示しないドレイン 電極が形成されることにより、 F E T部 2 0が形成されている。
このボディ領域 2 2が図 9 ( b ) に平面図で示されるように、 マトリ クス祅に形成され、 トランジスタセルが複数個形成されることにより、 大電流に対応するパワー M O S F E Tが形成されている。
また、 保護ダイオード部 3 0は、 n形半導体層 2 1にボディ領域 2 2 と同様に拡散により形成された P形領域 3 1の表面に絶縁膜 3 2を介し てポリシリコン膜からなるゲ一卜電極パッ ド 3 3が形成され、 図 1 0 ( a ) にゲート電極パッ ド 3 3の平面説明図が示されるように、 そのゲー ト電極パヅ ド 3 3の外周部に n形層 3 3 aと p形層 3 3 bとが、 交互に 形成されることにより、 n p n p nの接続構造として最外周の n形層 3
3 aが前述のソース電極 2 7と接続されている。 その結果、 図 1 0 ( b ) に等価回路図が示されるように、 F E Tのゲート Gとソース S間に双 方向のツエナ一ダイオード Z Dからなる保護ダイオード 3 0が形成され ている。 なお、 図 9において、 3 5はポリシリコンからなるゲート電極 パッ ド 3 3と接続し T形成された A 1などの金属からなるボンディング 用のゲート電極パッ ドおよびゲート配線である。
前述のように、 従来の保護ダイオード部は、 ポリシリコンからなるゲ ート電極パッ ドの外周部に設けられる構造になっている。 ゲート電極パ ッ ドの外周部に設けられる構造では、 保護ダイオード部の接合面積 （p n接合方向に直角な方向の長さで、 ゲート電極パッ ドの外周長さ） を充 分に大きくすることができない。 そのため、 保護ダイオード部の直列抵 杭が増大して充分に耐圧を向上させることができず、 ゲート電極パッ ド を大きくすると、 トランジス夕セルの部分が狭くなつて特性が低下する か、 チップ面積を大きくしなければならないという問題がある。
本発明は、 このような問題を解決するためになされたもので、 チップ 面積を大きくすることなく、 チップの空いている外周部分を利用しなが ら、 直列抵抗が小さく、 かつ、 充分に保護機能を果たすことができる保 護ダイォ一ドを有する半導体装置を提供することを目的とする。
本発明の他の目的は、 前述のチップ外周部に保護ダイォ一ドを設ける ことを利用して、 トランジスタセル群の中にゲートフィ ンガなどを設け なくても、 全体のトランジスタセルに低抵抗の配線を介して信号を伝達 し得る構造の半導体装置を提供することにある。
本発明のさらに他の目的は、 保護ダイォ一ドの部分的破壊による破損 を防止することにより、 またはその材料の選択もしくは接合面積を大き くして直列抵抗を小さくすることにより、 破壊耐量を向上させることが できる保護ダイォードを有する半導体装置を提供することにある。
本発明のさらに他の目的は、 トランジス夕セル群の最外周セルの耐圧 を向上させる構造の半導体装置を提供することにある。 発明の開示
本発明者らは、 縦型 M O S F E Tなどのサージなどに対する破壊耐量 を向上させるため、 鋭意検討を重ねた結果、 ゲート ·ソース間にヅェナ —ダイオードなどの保護ダイオードを挿入しても、 そのゲート · ソース 間の直列抵抗が大きくなると、 保護ダイォードを介して放電する前に、 ゲート絶縁膜が破壊して、 充分にその機能を果たし得ないことを見出し た。 そして、 できるだけ幅広に （p n接合方向に対して直角方向の長さ を長く） 形成すると共に、 その接続構造も半導体層などを介さないで、 直接金属配線により接続し、 抵抗成分をもたせない構造にすることによ り、 始めて破壊耐量を向上させることができることを'見出した。
本発明による半導体装置は、 半導体層に並列接続された複数個のトラ ンジス夕セルが配列されることにより形成される絶縁ゲ一ト電界効果ト ランジス夕と、 該トランジスタのゲートおよびソース間に接続され、 該 ゲ一トおよびソース間に印加される一定電圧以上の入力をブレークダウ 'ンさせる保護ダイオードとを有する半導体装置であって、 前記保護ダイ オードが、 前記配列される トランジスタセルより外周側の絶縁膜上にリ ング状の； 形層と n形層とが平面的に交互に設けられることにより双方 向ダイオードとして形成され、 かつ、 前記 p形層または n形層の最内周 および最外周の層にリング状にコンタク トする金属膜がそれそれ設けら れ、 該リング状にコンタク トする金属膜のそれそれが金属膜からなるソ —ス配線およびゲート電極パッ ドのいずれかと連続的に形成されている 。 ここにリング状にコンタク トするとは、 リン '状に設けられる p形層 または. n形層の全周に沿って連続的または間欠的にコンタク トすること を意味する。
この構造にすることにより、 配列される トランジスタセルの外周側は 、 半導体チップの外周部になり、 半導体チップには、 通常セル活性領域 の周囲またはチップの外周部には空乏層の終端部を確保するためのスぺ ース （フィールド部） があり、 そのスペース部分の絶縁膜上に保護ダイ オードが形成されている。 そのため、 チップ面積を大きくすることなく 、 従来の空きスペースを利用して保護ダイォ一ドが形成されている。
しかも、 チップの外周部にリング状に保護ダイォードが形成されるこ とにより、 その周長 （p n接合方向に直角の方向の長さ、 すなわち p n 接合面積） はチップサイズに対してほぼ最大に形成され、 p n接合方向 の直列抵抗を非常に小さくすることができる。 さらに、 その保護ダイォ —ドの最内周および最外周の半導体層にリング状金属膜がコンタク トさ れると共に、 最内周および最外周のリング状金属膜にゲート電極パッ ド およびソース配線のいずれか一方が一体的に接続されていることにより 、 保護ダイオード両端の接続部に半導体の拡散領域やポリシリコン膜な どを使用していないため、 非常に低抵抗になっている。 その結果、 チヅ プ面積を大きくすることなく、 非常に破壊耐量に優れた保護ダイォード を内蔵し、 静電気などに対する充分な保護をすることができる。
前記最外周の層とコンタク トして設けられるリング状金属膜が、 前記 ゲート電極パッ ドと連続的に形成されるゲート配線であり、 前記最内周 の層とコンタク トして設けられる金属膜が前記ソース配線であることに より、 リング状金属膜、 ゲート電極パッ ド、 およびソース配線を 1層で 同時に形成することができ、 簡単に形成することができる。
前記最外周の層とコンタク トし T設けられるゲート配線に、 部分的に 前記保護ダイォードを跨いでトランジスタセルのゲート電極と接続され るようにゲート接続部が形成され、 該ゲート接続部と前記ソース配線の 前記最内周の層とコンタク トするソース接続部とが、 平面的に,交互に形 ： 成されていることにより、 チップの外周部から金属配線により各セルの ゲ一ト霉極と接続しているため、 ゲート電極パッ ドから遠い位置にある セルでも、 ポリシリコンの抵抗層をそれほど多く経由することがなくな り、 ゲートフィ ンガなどを設けなくても、 減衰や時間遅れなく信号をチ ヅプ内の全てのセルに伝達することができる。
前記 P形層および n形層は、 ポリシリコン、 非晶質シリコン、 絶縁膜 上のシリコン単結晶、 S i C、 および S i G eのいずれかにより形成さ れる。 とくに、 S i Cからなれば、 抵抗値が S iの 1 / 1 0程度と小さ く好ましい。 前記 p形層および n形層は、 それそれの同じ導電形層同士で幅および 不純物濃度がほぼ一定になるように形成されることにより、 p形層や n 形層が複数層からなる場合に、 サージなどの大きな電力が入っても、 全 体の層に均等に分散して特定の層にその電力が集中することないため、 全体として破壊耐量が向上し好ましい。
前記配列されるトランジスタセルの前記保護ダイォードに一番近い側 に半導体基板と異なる導電形の拡散領域が形成され、 前記保護ダイォ一 ドの最内周の層にコンタクトされる前記ソース配線が、 該拡散領域にも コンタクトされていることにより、 フィールドプレートとなって、 一層 トランジスタの耐圧が向上する。 '
本発明による半導体装置の他の形態は、 請求項 1記載の構造で、 前記 双方向ダイォードを構成する p形層および n形層が平面的な配列ではな く、 高さ方向に交互に形成されるもので、 このような構成にすることに より、 pn接合の接合面積を非常に大きくすることができ、 直列抵抗が 小さくなり、 サージなどの吸収用ダイオードとして確実に作用すると共 に、 大電流が可能になるため、 破壊耐量もより向上する。 図面の簡単な説明
図 1 (a) 〜1 (b) は、 本発明の半導体装置の一実施形態である縦 型 MO S F E Tの断面および平面の説明図である。 ，
図 2は、 図 1の縦型 MO S F E Tの変形例を示す断面説明図である。 図 3 (a) 〜3 (e) は、 図 2の例の製造工程を説明する図である。 図 4は、 図 1に示される例で、 最外周のゲート配線をセルのゲート電 極と接続した例のゲート配線およびソース配線のパターンを示す説明図 である。 ' 図 5は、 図 1 (a) 〜1 (b) に示される例の変形例を示す図 1 (a ) と同様の断面説明図である。
図 6は、 図 1 (a) に示される例の他の変形例を示す図 1と同様の部 分的断面説明図である。
図 7は、 本発明の他の実施形態を示す図 1 (a) と同様の断面説明図 である。
図 8 (a) 〜8 (b) は、 保護ダイオードの接続が、 半導体層の拡散 領域を介して行われる場合の問題を説明する図である。
図 9 (a) 〜9 (b) は、 従来の保護ダイオードが設けられた縦型 M 0 S F E Tの断面および平面の説明図である。
図 10 (a) 〜： L 0 (b) は、 図 9 (a) の保護ダイオードが設けら れた電極パッ ドの説明図である。 発明を実施するための最良の形態 '
つぎに、 図面を参照しながら本発明の半導体装置について説明をする 。 本発明による半導体装置は、 図 1にその一実施形態である縦型 M〇 S FE Tのチヅプ外周部の断面説明図 （図 1 (b) の A— A断面） とチッ プ全体の平面説明図が示されるように、 半導体層 4に複数個のトランジ ス夕セル Tが配列されて形成されている。 そして、 その配列される複数 個のトランジスタセル Tより外周側 （チップ端部側） の絶縁膜 6上にポ リシリコン膜が設けられ、 そのポリシリコン膜にリング状の p形層 1 b と n形層 1 aとが平面的に交互に形成されることにより、 保護ダイォ一 ド 1が形成されている。 この保護ダイオード 1は、 その一番外側の層に 、 A1などの金属膜からなり、 ゲート電極パッ ドと連続的に形成される ゲート配線 2がリング状に設けられてコンタク トされ、 一番内側の層に 、 金属膜からなるソース配線 3がコンタク トされることにより、 ゲート とソース間に接続されていることに特徴がある。 前述のように、 本発明者らは、 縦型 M O S F E Tなどのゲート · ソー ス間に、 サージなどに対する保護ダイオードをただ揷入しても、 所望の 破壊耐量が得られず、 さらなる耐量の向上を図るため鋭意検討を重ねた 結果、 ゲート · ソース間にヅヱナ一ダイオードなどの保護ダイオードを 挿入する場合に、 そのゲート · ソース間の直列抵抗が大きくなると、 保 護ダイオードを介して放電する前に、 ゲート絶縁膜が破壊して、 充分に その機能を果たし得ないことを見出した。 すなわち、 保護ダイオード自 身にも直列抵抗を有し、 またその接続に半導体層の拡散領域などを介し て接続すると、 その抵抗分が影響し、 その抵抗分により保護ダイオード が充分に機能する前に縦型 M O S F E Tが破損することを見出した。 たとえば、 保護ダイオードの抵抗分としては、 保護ダイオード 1を構 成するポリシリコン膜への不純物濃度や長さ （p n接合方向の長さ ； p n接合面と直角方向の長さ） 、 その幅 （p n接合方向に対して直角方向 の長さ ； p n接合の面積） により大きく影響を受けることが判明した。 ポリシリコン膜への不純物濃度やその長さ （p n接合方向の長さ） は、 保護ダイォードをブレークダウンさせる電圧にも影響するため、 抵抗値 を下げる方向のみで設定することはできないが、 その幅 （p n接合方向 に対して直角方向の長さ） は、 ブレークダウン電圧とは関係なく抵抗の みに影響し、 できるだけ大きくすることにより、 すなわち p n接合のリ ングが大きくなるチップの外周部に形成されることにより、 その直列抵 抗を下げることができる。
また、 同じチップの外周部に保護ダイオード 3 0を形成しても、 たと えば図 8 ( a ) に示されるように、 チップの端部側にソース配線 2 7 a が形成されると、 ソース配線 2 7 aを半導体層の表面に形成された pゥ エル 3 1を介して接続しないと、 金属膜からなるゲート配線 3 5ゃゲ一 ト電極パヅ ドと同時に形成することができないが、 この pゥエル 3 1の ような拡散領域を経路とすると、 拡散領域のシート抵抗は、 たとえば 2 0 0 Ω /口 （ 1 0 0〜： L 0 0 0 Ω/口） 程度であり、 ソース ·ゲート間 の配線抵抗: は、 拡散領域 3 1の接続方向の長さ （図 8 (a) 参照） を 1 0 0〃m、 チヅプ周囲の長さを 1 mmx 4 = 4 mm、 とすると、 R = 1 0 0 m/ 4 mmx 2 0 0 Q/U= 5 Ω ( 2.5〜 2 5 Ω) となる。 すなわち、 図 8 (b) に等価回路図が示されるように、 抵抗 R= 5 Q 程度が直列に接続された構造になる。 この状態で静電破壊耐量を上げる ためには、 保護ダイォ一ドのブレークダウン後の抵抗値を 1 0 Ω裎度ま で下げなければならず、 ブレークダウン電圧に必要な不純物濃度との関 係で、 不可能に近ぐなる。 そのため、 このような拡散領域を保護ダイォ
―ドの接続構造の一部に用いることはできず、 抵抗の小さい配線を用い る必要があることを見出した。
本発明 よる保護ダイオード 1は、 図 1 (b) にゲート配線 2とソー ス配線 3の A 1パターンが形成された平面説明図が示されるように、 半 導体チップの外周部にリング状に形成されている。 図 1に示される縦型 MO S F E Tでは、 この保護ダイオード 1の内周側には、 図 1 ( a) に 一部が示されているように、 たとえば p形のボディ領域 5で示される ト ランジス夕セルがマトリクス状に形成されている。 したがって、 そのセ ル活性領域上には設けられないが、 セル活性領域 （ソース配線 3が形成 された領域） の外周側には、 各セル部での空乏層をできるだけセルから 離れた部分で終端きせるように、 半導体チップの外周部にはある程度の スペース （フィールド部） が確保されている。 このフィールド部の S i 〇2などからなる絶縁膜 （フィールド酸化膜） 6上に、 たとえばポリシ リコンからなるゲ一ト電極パッ ドゃセル部のゲート電極 8を形成するの と同時にポリシリコン膜が成膜され、 パターニングされると共に、 不純 物を導入して n形層 1 aと p形層 1 bとが交互に配列され、 p n接合部 が横方向に複数組直列に形成されている。
前述のポリシリコン膜は、 たとえば 0 . 5 m程度の厚さに成膜され 、 たとえば 4 m程度の幅で n形層 1 aと、 p形層 l bが交互にリング 状に形成されることにより構成されている。 この n形層 1 aおよび p形 層 1 bの不純物濃度は、 たとえばそれそれ 5 X 1 0 2 ° c m— 3、 7 x 1 0 1 7 c m一3程度に形成され、 この不純物濃度と p n接合の数により、 所望のブレークダウン電圧が得られるように設定される。 n形層 1 aと 、 P形層 l bとにより保護ダイオード 1を形成する方法は、 たとえばポ リシリコン膜に p形ドーパントが全面にドービングされた後に、 パ夕一 ニングにより リング状に n形ド一パントが、 前述の不純物濃度になるよ うにドーピングされることにより、 n形層 1 aと p形層 1 bとが平面的 に交互に繰り返されるようにドーピングされて、 双方向のヅェナ一ダイ オードが形成される。 ，
この保護ダイオード 1のブレークダウン電圧は、 前述のように、 その 不純物濃度を調整することにより,、 ある程度は調整することができ、 通 常は 1個のダイォ一ドで 5〜 1 0 V程度になるようにその不純物濃度が 設定されている。 そして、 たとえば 3〜 4個程度の p n接合部を形成し て 2 0〜3 0 V程度でブレークダウンするような保護ダイオード 1が形 成される。
この保護ダイオード 1の最外周の n形層 1 aには、 ゲート配線 2がコ ン夕ク トされている。 すなわち、 図 1 ( a ) に示されるように、 たとえ ばポリシリコンからなる保護ダイォ一ド 1およびトランジス夕セルのゲ ート電極 8が形成された後、 層間絶縁膜 9が設けられ、 保護ダイオード 1の最外周および最内周にコンタク ト孔が開けられ、 全面に成膜された A 1膜をパターニングすることにより、 図 1 ( b ) に示されるように、 ゲート電極パッ ド Gと連続して設けられるゲート配線 2 とソース配線 3 が金属膜により形成されている。 その結果、 保護ダイオード 1は共に金 属膜配線によりゲートとソースとの間に接続された構造になっている。
トランジスタのセル部は、 図 1 ( a ) に一部が示されるように、 たと えば 3 0 0 m程度の厚さの n +形半導体基板 4 a上に比抵抗が 0 . 1 Ω . c m〜数十 Ω · c m程度で、 厚さが数〃 m〜数十 m程度にェピタキ シャル成長された n 形のェピ夕キシャル成長層 4の表面側に ρ形ド一 パントが導入されてボディ領域 5がマト リクス状に設けられ、 そのボデ ィ領域 5の外周部に n形不純物が導入ざれてソース領域 7が形成され、 ソース領域 7と n_形半導体層 4とで挟まれるボディ領域 5の周辺のチヤ ネル領域上にゲート酸化膜 6 aを介してゲート電極 8が設けられること により形成されている。 このボディ領域 5が、 前述のようにマト リクス 状に設けられ、 トランジスタセルが多数個並列接続され、 大電流が得ら れる縦型 M O S F E Tになっている。
なお、 ゲート電極 8は、 前述のように保護ダイオード部 1と同時にポ リシリ 3ン膜を成膜してパターニングし、 1種類のドーパ トをド一ビ 'ングすることにより形成される。 このゲート電極 8上に層間絶縁膜 9が 設けられ、 さらにコンタク ト孔が開けられ、 前述のように、 A 1などが 真空蒸着などにより設けられるこどにより、 ソース配線 3が各トランジ ス夕のソース領域 7と接続して形成される。 また、 半導体基板 4 a (図 面では他の部分に比して薄く書かれている） の裏面には、 同様に電極メ タルの蒸着などにより ドレイン電極 1 0が形成される。
本発明の半導体装置は、 このような構造になっているため、 保護ダイ オード 1は、 その面積に相当する p n接合方向と直角方向の長さ （p n 接合面積） が半導体チップの外周の長さでほぼ最大の大きさに形成され ており、 しかもその両端部は A 1などの金属膜によりゲートおよびソ一 スと直接接続されている。 そのため、 ゲ一ト · ソース間の直列抵抗を非 常に小さくすることができる。 すなわち、 金属膜による配線の抵抗は、 殆ど 0にすることができる。 その結果、 ブレークダウン電圧を得るため の所望の不純物濃度 （不純物濃度を低くすることにより空乏層の広がり が大きくなりブレークダウン電圧が高くなる） にしても、 その揷入抵抗 を充分に抑えることができ、 充分に静電破壊耐量を上げることができ、 従来の 1 2 0 V程度の破壊耐量を 1 0 0 0 V程度に向上させることがで ' きた。
さらに、 本発明によれば、 空乏層の広がりのため、 素子形成をするこ とができない半導体チヅプ周囲のフィール ド部を利用して保護ダイォ一 ドが形成されているため、 半導体チップ面積を大きくする必要がない。 さらに、 ゲート配線が保護ダイオードの最外周の層とコンタク トされて いるため、 ゲ一ト配線とソース配線とを同時に形成することができ、，製 造工程を増やすことなく効果的な保護ダイォードを形成することができ る。 その結果、 使用目的に応じたブレークダウン電圧を設定しながら、 それ以上の静電気やサージなどの印加に対してゲート絶縁膜などの破壊 しゃすい部分を確実に保護することができる。
前述の ί列は、 トランジスタセルが半導体チップの端部側まで形成され ていたが、 図 2に図 1 ( a ) と同様の断面説明図が示されるように、 一 番端部側には、 トランジスタセルを形成しないで、 ボディ領域と同じ P + 形領域 1 1のみを形成しておき、 その拡散領域 1 1にもソース配線 3を コンタク トさせておくことにより、 空乏層の曲率をかせく、ことができ、 電界集中を避けることができるため、 より一層耐圧が向上する。 なお、 図 2において、 図 1 と同じ部分には同じ符号を付してその説明を省略す る
つぎに、 図 2に示される構造の半導体装置の製法を説明する。 まず、 図 3 ( a ) に示されるように、 ドレインとなる n+形シリコン基板 4 aに 比抵抗が 0 . 1〜数十 Ω · c m、 厚さが数/ m〜数十〃 mの n形ェピタキ シャル成長層 4を成長する。 そして、 数百 n m程度の酸化膜 6を形成し 、 ボディ領域 5および p +形拡散領域 1 1を形成する部分が開口するよう にェヅチングをし、 スルーォキサイ ド膜 1 6を形成する。 その後、 p形 ドーパントであるボロン （B ) をイオン注入し、 熱処理を行って拡散す ることにより、 p形のボディ領域 5および p +形拡散領域 1 1を形成する ο
つぎに、 図 3 ( b ) に示されるょゔに、 活性領域となるセル領域の酸 化膜を除去し、 ゲート酸化膜 6 aを形成しゲート電極となるポリシリコ ン膜 8 aを成膜する。 そして、 所望の耐圧の保護ダイオードが得られる ような濃度に、 たとえばボロン （B ) イオンの p形イオンを注入する。 つぎに、 図 3 ( c ) に示されるように、 セル部を形成するため、 ゲ一 ト電極 8が形成されるようにポリシリコン膜 8 aをパターニングし、 つ いでそのゲート電極 8をマスクとして、 たとえばボロンイオンの p形ド 一パントをイオン注入し、 熱拡散をすることによりチャネル領域 5 aを 形成する。 なお、 このイオン注入の際、 保護ダイオード部のポリシリコ ン膜 8 aにもイオン注入される。 このイオン注入の濃度が極端に低い場 合は問題ないが、 たとえばこのイオン注入がドーズ量 1 0 13 c πΓ2あたり であれば、 最初の p形イオン注入と、 このチャネル形成の p形イオン注 入を合計した濃度で保護ダイォード 1の耐圧をコントロールする。
その後、 図 3 ( d ) に示されるようなマスク 1 7をホトレジス トによ り形成し、 リン （P ) などの n形イオンを注入し、 ァニール処理により 、 ソース領域 7を形成する。 この際、 拡散領域 1 1部には n形イオンが 注入されないようにマスク 1 7で覆うと共に、 保護ダイオード部にも、 同時に図 3 ( d ) に示されるようなマスク 1 7を形成し、 同じ n形ィォ ンを注入してァニール処理をすることにより、 n形層 1 aと p形層 1 b からなる p n接合の保護ダイォード 1を形成する。
その後、 図 3 ( e ) に示されるように、 常圧 C V D法により、 たとえ ば P S Gからなる層間絶縁膜 9を堆積する。 そして、 パターニングをし てコンタク トホールを形成し、 A 1などを蒸着してパ夕一ニングをする ことにより、 金属膜からなるゲート配線 2、 ゲート電極パッ ド Gおよび ソース配線 3を形成することにより、 図 1に示される構造の縦型 M O S F E Tを形成することができる。 この際、 ゲート配線 2は、 図 1 ( b ) に示されるように、 ゲート電極パッ ド Gと連続すると共に、 保護ダイォ 一ド 1の最外層よりも外側まで覆うように、 パターニングされて形成さ れる。
前述の例では、 保護ダイォードの最内周の層をソース電極と接続し、 最外周の層を、 ゲート電極パッ ドと接続して外周側に設けられた金属膜 と接続する構造になっている。 一方、 ゲート電極パヅ ドから遠い位置に あるセルはポリシリコンを介して各セルのゲ一ト電極に接続されている ため、 抵抗成分が大きくなり信号伝達が遅れる。 その問題を解決するた め、 一部セル列の間に金属膜からなるゲ一トフィンガと称されるものを 設ける構造が採られる場合があるが、 ゲートフィンがを設けるとセルの 数が減るという問題がある。 しかし、 本発明のチップ外周にゲート電極 パッ ドと接続された金属膜が形成される構造にすることにより、 その金 属膜からセル群の外周側のセルに接続することができ、 ゲート電極パヅ ドから遠いセルのゲート電極でもチップ外周の金属膜を介して接続をす るこができ、 セル群全体への信号伝達を早くすることができる。
すなわち、 図 4に最外周のゲート配線 2とソース配線 3部の一部の平 面説明図が示されるように、 ソース配線 3と保護ダイオード 1の最内周 の層との接続部 3 aと、 ゲート配線 2の各セルのゲート電極との接続部 2 aとが交互に形成され、 図 4に示されるように、 クシ歯が嚙み合うよ うに形成されることにより、 セル群の外周側セルにもゲート電極パッ ド から金属膜を介して接続することができる。
前述の各例では、 保護ダイォ一ドの最内周と最外周とを A 1などの金 属電極膜でコンタク トさせるのに、 最内周の n形層または p形層をソー ス配線と、 最外周の n形層または p形層をゲート電極パッ ドと直接連続 させてコンタク トさせたが、 このようにすれば、 全ての金属電極膜を一 度に成膜してパターニングするだけで形成できるため好ましい。 しかし 、 図 5に示されるように、 保護ダイオード 1の最内周の n形層または p 形層をゲート電極パッ ド 2と、 最外周の n形層または p形層をソース配 線 3と直接連続させてコンタク トさせてもよい。 このようにすると、 ソ ース配線 3と最外周の n形層または p形層にコンタク トする金属配線 1 3とを絶縁膜 1 5を介して、 再度設けられる金属配線 1 4により接続す る必要があり、 製造工程は増える。 しかし、 保護ダイオード 1の両端部 を金属配線のみで直接ソース配線 3およびゲート電極パッ ド 2と接続す ることができ、 直列抵抗の小さい保護ダイオード 1を揷入することがで きる。
さらに、 前述の例では、 保護ダイオード 1をポリシリコンで形成した が、 ポリシリコンでなくても n形層および p形層を形成することができ るものであればよく、 アモルファス （非晶質） シリコン、 絶縁膜上に形 成される単結晶シリコン、 単結晶、 多結晶またはアモルファスの S i C 、 S i G eなどにより形成することもできる。 とくに、 S i Cはシリコ ンよりも抵抗値が 1 1 0程度と小さいため、 とくに直列抵抗を下げる のに効果が大きい。
さらに、 前述の例では、 保護ダイオード 1を構成する n形層 1 aおよ び p形層 1 bの幅を同じ幅で形成したが、 図 6に示されるように、 n形 層 1 aの幅 aと ρ形層 1 bの幅 bとが異なっていてもよい。 しかし、 n 形層 l a同士、 p形層 1 b同士はそれそれ同じ幅で、 同じ不純物濃度に 形成されることが好ましい。 これは η形層や p形層が複数層で形成され ると、 サージなどが印加された場合に、 弱い一層にそのサージが集中し て破壊しやすいからである。 各層が均等に形成されておれば、 印加した サージなどは、 各層に分散されるため、 破壊耐量が大きくなり好ましい 前述の各例では、 保護ダイオード 1の η形層と: ρ形層とを平面的に並 ベて ρ η接合を形成したが、 このような構成にすれば、 1層の半導体層 の成膜で、 パターニングと ドーピングだけにより形成することができる 。 しかし、 図 7に示されるように、 η形層 1 aおよび ρ形層 1 bを縦方 向に積層して形成してもよい。 この場合、 各層の厚さは、 たとえば 0 . 5 〜2 m程度で、 n形層および p形層の不純物濃度は、 前述の例と同程 度で、 成膜しながら ドーピングすることができる。 この場合、 最下層と 最上層は不純物濃度を大きくすることが好ましい。 このようにすれば、 p n接合面積を非常に大きくすることができ、 直列抵抗が小さく、 しか も大電流が可能となり、 非常に破壊耐量の大きな保護ダイオード 1を内 蔵することができる。 なお、 この場合も保護ダイオードの一端側である 最下層と他端側である最上層との接続は、 それそれソース配線 3および ゲート電極パッ ド 2 と連続的に形成される金属膜によりコンタク トされ る。 どちらがソース配線またはゲート電極パッ ドと接続されるようにし ても構わない。
前述の例は、 縦型 M O S F E Tの例であつたが、 この縦型 M O S F E Tにさらにバイポーラ トランジスタが作り込まれる絶縁ゲート型バイポ —ラ トランジス夕 （ I G B T ) でも同様であり、 また、 バイポーラ トラ ンジス夕でもべ一ス ·ェミッタ間などの破壊を防止するため、 電極間に 保護ダイォードを接続する場合に、 同様にチップの外周側に半導体層の スペースがあり、 その上方の絶縁膜上に保護ダイォードを設けることが できる。
本発明によれば、 ポリシリコンからなるゲート電極パッ ドを大きくす ることなく、 半導体チップの空きスペースを利用して保護ダイォ一ドが 形成されると共に、 所望のブレークダウン電圧を確保しながら直列抵抗 を小さく しているため、 非常に大きな静電破壊耐量を得ることができる 。 その結果、 小さな半導体チップでセルが多く高特性で、 かつ、 静電破 壊耐量に強い、 非常に信頼性の高い半導体装置が得られる。 産業上の利用分野
本発明によれば、 静電破壊耐量に強く、 大電流のスイッチング素子が 得られるため、 D V D、 ポー夕プルオーディオ、 スイッチング電源など の電源 I C、 モー夕 ドライバ、 ソレノイ ド ドライブなどに有効に利用す ることができる。

Claims

言青求の範囲
1 半導体層に並列接続された複数個のトランジス夕セルが配列され ることにより形成される絶縁ゲート電界効果トランジスタと、 該トラン ジス夕のゲートおよびソース間に接続され、 該ゲ一トおよびソース間に 印加される一定電圧以上の入力をブレークダウンさせる保護ダイォード とを有する半導体装置であって、 前記保護ダイオードが、 前記配列され るトランジスタセルより外周側の絶縁膜上にリング状の p形層と n形層 とが平面的に交互に設けられることにより双方向ダイォードとして形成 され、 かつ、 前記 p形層または n形層の最内周および最外周の層にリン グ状にコンタク トする金属膜がそれそれ設けられ、 該リング状にコン夕 ク卜する金属膜のそれそれが金属膜からなるソース配線およびゲ一ト電 極パッ ドのいずれかと連続的に形成されてなる半導体装置。
2 前記最外周の層とコンタクトして設けられるリング状金属膜が、 前記ゲート電極パッ ドと連続的に形成されるゲート配線であり、 前記最 内周の層とコンタクトして設けられる金属膜が前記ソース配線である請 求項 1記載の半導体装置。
3 前記最外周の層とコンタクトして設けられるゲート配線に、 部分 的に前記保護ダイォ一ドを跨いでトランジスタセルのゲート電極と接続 されるようにゲート接続部が形成され、 該ゲート接続部と前記ソ一ス配 線の前記最内周の層とコンタク トするソース接続部とが、 平面的に交互 に形成されてなる請求項 2記載半導体装置。
4 前記 p形層および n形層がポリシリコン、 非晶質シリコン、 絶縁 膜上のシリコン単結晶、 S i C、 および S i G eのいずれかからなる請 求項 1、 2または 3記載の半導体装置。
5 前記 p形層および n形層は、 それそれの同じ導電形層同士で幅お よび不純物濃度がほぼ一定になるように形成されてなる請求項 1ないし 4のいずれか 1項記載の半導体装置。
6 前記配列される トランジスタセルの前記保護ダイォードに一番近い 側に半導体基板と異なる導電形の拡散領域が形成され、 前記保護ダイォ 一ドの最内周の層にコンタク 卜される前記ソース配線が、 該拡散領域に もコンタク 卜されてなる請求項 1ないし 5のいずれか 1項記載の半導体
7 請求項 1記載の半導体装置において、 前記双方向ダイオードを構 成する Ρ形層および η形層が平面的ではなく、 高さ方向に交互に形成さ れてなる半導体装置。
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Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4917709B2 (ja) 2000-03-06 2012-04-18 ローム株式会社 半導体装置
EP1469523B1 (en) * 2003-04-18 2008-12-24 STMicroelectronics S.r.l. A junction electronic component and an integrated power device incorporating said component
TW584953B (en) * 2003-04-25 2004-04-21 Toppoly Optoelectronics Corp ESD protection device with thick poly film, electronic device and method for forming the same
US7141470B2 (en) * 2004-01-06 2006-11-28 Macronix International Co., Ltd. Low voltage CMOS structure with dynamic threshold voltage
JP2006059841A (ja) * 2004-08-17 2006-03-02 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
US7569883B2 (en) * 2004-11-19 2009-08-04 Stmicroelectronics, S.R.L. Switching-controlled power MOS electronic device
ITMI20042243A1 (it) * 2004-11-19 2005-02-19 St Microelectronics Srl Processo per la realizzazione di un dispositivo mos di potenza ad alta densita' di integrazione
US20060223261A1 (en) * 2005-03-31 2006-10-05 California Micro Devices Corporation CMOS-based low ESR capacitor and ESD-protection device and method
JP4955222B2 (ja) * 2005-05-20 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4790340B2 (ja) * 2005-07-25 2011-10-12 パナソニック株式会社 半導体装置
JP2007142087A (ja) * 2005-11-17 2007-06-07 Nec Electronics Corp 半導体装置
US8476709B2 (en) 2006-08-24 2013-07-02 Infineon Technologies Ag ESD protection device and method
JP2008085188A (ja) * 2006-09-28 2008-04-10 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
JP5511124B2 (ja) * 2006-09-28 2014-06-04 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 絶縁ゲート型半導体装置
JP2008177328A (ja) * 2007-01-18 2008-07-31 Denso Corp 半導体装置およびその製造方法
US7511357B2 (en) * 2007-04-20 2009-03-31 Force-Mos Technology Corporation Trenched MOSFETs with improved gate-drain (GD) clamp diodes
JP5309497B2 (ja) * 2007-08-09 2013-10-09 富士電機株式会社 半導体装置
KR101374337B1 (ko) 2007-10-18 2014-03-17 삼성전자주식회사 능동소자를 갖는 반도체소자 및 그 제조방법
JP5358926B2 (ja) * 2007-11-01 2013-12-04 富士電機株式会社 炭化珪素トレンチｍｏｓ型半導体装置
JP5337470B2 (ja) * 2008-04-21 2013-11-06 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 絶縁ゲート型半導体装置
JP2010034188A (ja) * 2008-07-28 2010-02-12 Nec Electronics Corp 半導体装置
US8445917B2 (en) 2009-03-20 2013-05-21 Cree, Inc. Bidirectional silicon carbide transient voltage suppression devices
CN102334190B (zh) 2009-04-30 2014-05-14 三菱电机株式会社 半导体装置及其制造方法
US8164162B2 (en) * 2009-06-11 2012-04-24 Force Mos Technology Co., Ltd. Power semiconductor devices integrated with clamp diodes sharing same gate metal pad
EP2315255A1 (en) * 2009-10-22 2011-04-27 Nxp B.V. Surge protection device
JP2012054378A (ja) * 2010-09-01 2012-03-15 Renesas Electronics Corp 半導体装置
JP5961865B2 (ja) * 2010-09-15 2016-08-02 ローム株式会社 半導体素子
JP5728258B2 (ja) 2011-03-10 2015-06-03 株式会社東芝 半導体装置
JP6176817B2 (ja) 2011-10-17 2017-08-09 ローム株式会社 チップダイオードおよびダイオードパッケージ
DE102012102788A1 (de) * 2012-03-30 2013-10-02 Zf Lenksysteme Gmbh SPERRSCHICHTTEMPERATURMESSUNG EINES LEISTUNGS-MOSFETs
US9276097B2 (en) 2012-03-30 2016-03-01 Infineon Technologies Austria Ag Gate overvoltage protection for compound semiconductor transistors
JP5924313B2 (ja) * 2012-08-06 2016-05-25 株式会社デンソー ダイオード
JP6083464B2 (ja) * 2013-03-14 2017-02-22 富士電機株式会社 半導体装置
US20140264434A1 (en) * 2013-03-15 2014-09-18 Fairchild Semiconductor Corporation Monolithic ignition insulated-gate bipolar transistor
US9236449B2 (en) * 2013-07-11 2016-01-12 Globalfoundries Inc. High voltage laterally diffused metal oxide semiconductor
JP2015018950A (ja) * 2013-07-11 2015-01-29 株式会社東芝 半導体装置
JP6539035B2 (ja) 2014-01-08 2019-07-03 ローム株式会社 チップ部品
JP6393587B2 (ja) 2014-03-05 2018-09-19 ローム株式会社 双方向ツェナーダイオード
JP2015035616A (ja) * 2014-10-10 2015-02-19 ローム株式会社 半導体素子
CN107534017B (zh) * 2015-11-19 2020-07-14 富士电机株式会社 半导体装置
KR102369553B1 (ko) * 2015-12-31 2022-03-02 매그나칩 반도체 유한회사 저전압 트렌치 반도체 소자
JP6430424B2 (ja) 2016-03-08 2018-11-28 株式会社東芝 半導体装置
DE102016104796B4 (de) * 2016-03-15 2023-01-19 Infineon Technologies Dresden Gmbh Halbleitervorrichtung
JP6730078B2 (ja) * 2016-04-27 2020-07-29 ローム株式会社 半導体装置
JP6942511B2 (ja) * 2016-05-18 2021-09-29 ローム株式会社 半導体装置
US10522674B2 (en) 2016-05-18 2019-12-31 Rohm Co., Ltd. Semiconductor with unified transistor structure and voltage regulator diode
JP6643268B2 (ja) 2017-03-24 2020-02-12 株式会社東芝 半導体装置
JP6964461B2 (ja) * 2017-08-04 2021-11-10 エイブリック株式会社 半導体装置
JP6998788B2 (ja) * 2018-02-09 2022-01-18 エイブリック株式会社 半導体装置
CN110993600B (zh) * 2019-12-16 2024-03-15 广东聚华印刷显示技术有限公司 Esd防护结构、esd防护结构制作方法及显示装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5884461A (ja) * 1981-11-13 1983-05-20 Hitachi Ltd 絶縁ゲ−ト型半導体装置
JPH01114077A (ja) 1987-10-27 1989-05-02 Nec Corp 半導体装置
EP0322860A2 (en) * 1987-12-28 1989-07-05 Fuji Electric Co., Ltd. Insulated gate semiconductor device
JPH0521721A (ja) * 1991-07-11 1993-01-29 Nissan Motor Co Ltd 半導体装置のゲート保護装置
EP0729186A1 (en) * 1995-02-24 1996-08-28 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe MOS-technology power device integrated structure and manufacturing process thereof
EP0773588A1 (en) 1995-11-10 1997-05-14 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe MOS integrated device comprising a gate protection diode
JPH10144938A (ja) * 1996-11-11 1998-05-29 Nec Corp 半導体装置
US5973359A (en) * 1997-11-13 1999-10-26 Fuji Electric Co., Ltd. MOS type semiconductor device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH081956B2 (ja) * 1987-11-06 1996-01-10 日産自動車株式会社 保護機能を備えた縦型ｍｏｓｆｅｔ
JPH07105495B2 (ja) * 1988-05-06 1995-11-13 富士電機株式会社 絶縁ゲート型半導体装置
JP2956434B2 (ja) * 1992-10-30 1999-10-04 株式会社デンソー 絶縁分離形半導体装置
US5798554A (en) * 1995-02-24 1998-08-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno MOS-technology power device integrated structure and manufacturing process thereof
US6268242B1 (en) * 1997-12-31 2001-07-31 Richard K. Williams Method of forming vertical mosfet device having voltage clamped gate and self-aligned contact
JP4917709B2 (ja) 2000-03-06 2012-04-18 ローム株式会社 半導体装置
WO2007014378A2 (en) 2005-07-28 2007-02-01 Thomson Licensing Motion estimation and compensation using a hierarchical cache

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5884461A (ja) * 1981-11-13 1983-05-20 Hitachi Ltd 絶縁ゲ−ト型半導体装置
JPH01114077A (ja) 1987-10-27 1989-05-02 Nec Corp 半導体装置
EP0322860A2 (en) * 1987-12-28 1989-07-05 Fuji Electric Co., Ltd. Insulated gate semiconductor device
JPH0521721A (ja) * 1991-07-11 1993-01-29 Nissan Motor Co Ltd 半導体装置のゲート保護装置
EP0729186A1 (en) * 1995-02-24 1996-08-28 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe MOS-technology power device integrated structure and manufacturing process thereof
EP0773588A1 (en) 1995-11-10 1997-05-14 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe MOS integrated device comprising a gate protection diode
JPH10144938A (ja) * 1996-11-11 1998-05-29 Nec Corp 半導体装置
US5973359A (en) * 1997-11-13 1999-10-26 Fuji Electric Co., Ltd. MOS type semiconductor device

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1189286A4

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