TWI398907B - 具獨立可變之化學氣相沉積層、同形性、應力及組成的極低溫化學氣相沉積製程 - Google Patents

具獨立可變之化學氣相沉積層、同形性、應力及組成的極低溫化學氣相沉積製程 Download PDF

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Description

具獨立可變之化學氣相沉積層、同形性、應力及組成的極低溫化學氣相沉積製程
本發明係有關於一種化學氣相沈積製程,特別涉及一種保形性、應力和化學氣相沈積層成分為獨立可變的甚低溫化學氣相沈積製程。
化學氣相沈積製程能夠在半導體基板或中間層上形成高質量的層或膜。該膜可以是一層氧化膜或薄的氧化膜、氮化矽鈍化層或蝕刻阻擋層,或者隔離槽填充層。該膜形成的速度往往較低。然而,有兩種能夠以較高速率沈積膜的化學氣相沈積製程,即電漿增強化學氣相沈積(PECVD,Plasma Enhanced Chemical Vapor Deposition)製程和高密度電漿化學氣相沈積(HDPCVD,High Density Plasma Chemical Vapor Deposition)製程。PECVD製程藉由以大約1.5托爾(Torr)相對高室壓在半導體晶圓上產生高濃度製程氣體的操作來獲得高沈積速率。HDPCVD製程則藉由產生高密度電漿獲得高沈積速率。這兩種製程可能不適用某些新穎集成電路技術的CVD製程,特別是不適用特徵大小為奈米級的65奈米技術。
PECVD製程不適宜製造65奈米元件,因為該製程用來提高CVD沈積速率的高室壓會產生高離子再結合率,所以電漿離子密度較小(大約10-5 ions/cc)。如此小的電漿離子密度減小了其對晶圓表面電漿離子碰撞的CVD化學反應能量所產生的作用。所以,所需CVD反應能量的獲得只能 加熱晶圓到較高溫度以藉由熱力學上的辦法提供所需化學能量。而且,除非晶圓被加熱到約400℃,否則高室壓會導致高CVD沈積速率,使得沈積膜具有片狀(flake-like)結構。這具有沈積時在晶體成長中退火片狀缺陷的效果。因此,為了成長或沈積高質量膜,PECVD製程中需要較高的晶圓溫度。在使用這樣的PECVD製程製造65奈米晶圓時就産生了問題。400℃的晶圓溫度會因熱熔化或摻雜使得晶圓中的精細特徵和其它特徵變形,導致65奈米特徵變形或毀壞。例如,摻雜的P-通道或N-通道區之間的臨界源極-汲極通道長度可能被減小到元件出現故障的臨界點之下。由熱擴散引起上述特徵的變形大小與擴散長度對應,對應關係定義如下:D=k[t.T]1/2
公式中,D是在特定溫度和特定時間下原子擴散的平均距離,t是晶圓加熱的期間或時間,T是晶圓被加熱的溫度。在PECVD製程中沈積高質量層所需要的溫度下,摻雜和其它特徵在完成製程所需的時間內擴散超出65nm臨界距離。為防止擴散超出65nm臨界距離而降低晶圓溫度會導致無法接受的劣質膜。所以,使用高室壓的PECVD製程不適宜在65奈米元件上沈積高質量膜。
HDPCVD製程採取相反的方法,使用非常低的室壓(1.5毫托爾(mTorr))來獲得非常高的電漿離子密度(10-1 ions/cc)。高電漿離子密度導致晶圓表面上為成長反應提供所需化學能量的高電漿離子流量,從而改善成長製程以實現高成長率。HDPCVD製程中使用低頻電感耦合電漿源,産生非常高的電漿離子密度,離子産生區非常接近晶圓表 面。在這樣的低室壓和低頻下工作的電感耦合反應器,只有使用較大的源功率,比如2KW(最低限度)才能點燃或維持電漿。在該最低功率大小下,最小的電漿離子密度非常高。這就産生了一個問題,即最小的電漿離子密度導致晶圓的電漿過度加熱,迫使晶圓溫度達到約400℃。因為在用於電漿引燃或維持的反應器的最小源功率下出現這種情況,所以HDPCVD反應器中的晶圓溫度對於65nm元件來說必然過高。
PECVD和HDPCVD製程的另一缺點與元件特徵尺寸無關,而是由PECVD製程中所需的高晶圓溫度所引起的,在HDPCVD製程中不可避免:在上述製程中不能使用光阻遮罩,因為高晶圓溫度超過了光阻會毀壞或由晶圓剝離的溫度。所以,PECVD和HDPCVD製程只能在不需要光阻遮罩的製程步驟中應用,這通常大幅限制了化學氣相沈積(CVD)製程的應用。
PECVD製程典型地使用高室壓(1.5托爾(Torr))。該PECVD反應器電容耦合中等功率大小(例如600W)的高頻(HF)(例如13.56MHz)射頻源功率,獲得較低的電漿離子/中性粒子比率(10-5),並施加中等功率大小(例如2 kW)的低頻(LF)(例如在400KHZ以下)射頻(RF)偏壓功率,獲得100V以下的偏壓或晶圓鞘區電壓(sheath voltage)。加熱器加熱晶圓到所需的高溫。得到的CVD沈積速率大約為5000Å/min(埃/分鐘)。
HDPCVD製程典型地使用適宜低室壓(1.5毫托爾(mTorr))的電感耦合反應器。HDPCVD反應器施加甚高功率等級(例如10 kW)的低頻(LF)(例如2 MHz)射頻 (RF)源功率,獲得甚高電漿離子/中性粒子比率(10-1),並施加0至2kW功率範圍的高頻(HF)(例如13.56KHZ)的射頻(RF)偏壓功率,獲得相當於0至300V的偏壓或晶圓鞘區電壓。因高的電漿離子密度,電漿加熱使得晶圓加熱到高溫。得到的CVD沈積速率大約為5000Å/min。
前述對PECVD製程中的小源功率大小和HDPCVD製程中的大源功率大小的要求分別妨礙了這些源功率的大幅度變化。這限定了任一個製程中CVD層的保形性。這是因為被沈積的CVD層的保形性取決於源功率大小。(CVD製程中的保形性是指側壁沈積速度與水平面沈積速度之間的比值。)所以,PECVD和HDPCVD製程各自有一個固定的、只能改變製程才能進行較大改變的保形性特徵。特別是HDPCVD製程需要一個産生高度保形的CVD層的甚高(10kW)源功率大小。對該規律的任何改變將需要減小源功率,繼而減小電漿離子密度。但這是不可行的,因為HDPCVD製程依賴甚高的電漿離子密度來提供所需能量以執行CVD成長或沈積反應。這使得HDPCVD沈積層具有不能規避的很高程度的保形性。所以,HDPCVD製程中沈積層的保形性必然很高。同樣,PEDVD製程産生具有低保形性的層。但是,通常不認為這是一個問題,因為上述製程並未被看作是在高保形和非保形之間調節保形性的工具。
在研發下述的本發明中,我們想要得到一種保形性能夠在大約0.1(非保形性)到大約0.5或超過0.5(保形性)之間變化、能夠分別形成有保形性與非保形性的不同的層、晶圓能在不降低層品質和過度降低生産率情況下維持 在低溫(使得製程適用於65nm元件的製造)的CVD製程。
傳統CVD製程的另一個問題存在於具有高深寬比的孔(例如深或淺的隔離槽)的填充方面。該問題是,在填充上述溝槽的CVD製程過程中,側壁沈積會在填充前改變該溝槽的底部,在完成的結構中留下不樂見的空隙。為了避免這樣的問題,在常規操作中必須使用具有最高程度的非保形性製程(使側壁沈積最小化)。但是這樣做限制了能用於溝槽填充的製程,而且還要求製程工程師們在溝槽填充(CVD)製程中具有維持高程度非保形性的能力。所以,我們希望獲得一種CVD製程,該製程對高深寬比的孔例如溝槽的填充不一定需要非保形性CVD層的沈積。
本發明提供一種在工件上沈積含矽、氮、氫或氧中任何元素的塗層的低溫製程,包括將該工件放置在反應室中並面向反應室製程區;將含矽、氮、氫或氧中的任何元素的製程氣體引入反應室;藉由在反應室外部再進入管的一部分施加約10MHz的高頻(HF)射頻(RF)電漿源功率並形成再進入路徑一部分的方式,而在通過製程區的再進入路徑中形成環形射頻電漿流;在藉由製程區的再進入路徑中産生環形射頻電漿流,向工件施加一或幾MHz大小的低頻(LF)射頻電漿偏壓功率,並維持工件的溫度在大約100℃以下。
反應室內的壓力可以限制在臨界壓力以下,相對來說,臨界壓力以下,工件溫度不超過大約100℃時,塗層的沈積沒有瑕疵。
塗層的保形性可以選擇設置在保形性和非保形性的範圍內,而塗層上的壓力可以設置在壓應力和拉應力之間。設置保形性是藉由在使塗層保形性沈積的最大源功率和使塗層非保形性沈積的最小源功率之間設置任意大小的射頻電漿源功率來完成的。設置塗層上的壓力是藉由設置以壓應力沈積塗層的最大偏壓功率和以拉應力沈積塗層的最小偏壓功率來完成的。
對環形(torroidal)源反應器的說明
參照圖1,由筒形側壁105和室頂110圍起的電漿反應室100包含用來支承半導體晶圓或工件120的晶圓底座115。製程氣體供應源125藉由延伸穿過側壁105的氣體入口管130a-130d向反應室100提供製程氣體。真空泵135控制反應室100內的壓力,一般是將壓力控制在0.5毫托爾(mT)以下。半環形中空管狀圍繞體或導管150在室頂上以半環形延伸。儘管導管150從室頂110外部向外延伸,但是該導管150仍然是反應器的一部分,形成反應室的壁。其內部和反應器內其他地方一樣,都被抽成真空。事實上,真空泵135可以另外和導管150連接,而不是和圖1中的反應室主體底部連接。導管150的一個開口端150a環繞密封於反應室頂110上的第一開口155,另一端150b環繞密封於反應室頂110上的第二開口160。兩個開口或端口150、160通常設置在晶圓支承底座115的相對側。中空管150是可再進入的,因為該中空管提供了從一個開口流出反應室主體部分、從另一開口再次流入的流動路徑。 在本說明書中,導管150可以描述為半環形,因為該導管是空的,提供了電漿可以在其中流動的一部分閉合路徑,即藉由流經晶圓支承底座115上方的整個製程區完成的整個路徑的一部分。儘管使用了術語“環形”,但是該路徑的路線以及該路徑的代表形狀或是導管150可以是環形或非環形,並且可以是正方形,矩形或是任意其他規則或不規則形。
導管150外部可以由較薄的導體例如金屬片形成,但是應足夠堅固以承受室內的真空。為了抑制中空管150金屬片中的渦流(以便於耦合射頻感應場至導管150的內部),絕緣間隙152為了將中空管150隔成兩個筒形部分而延伸穿過或通過該導管。該間隙152可藉由絕緣環154(例如用陶瓷代替金屬片外殼填充),以使得該間隙真空封閉。可以提供第二絕緣間隙153,使得導管150的一部分是電懸浮的。偏壓射頻產生器162藉由阻抗匹配元件164向晶圓底座115和晶圓120施加射頻偏壓功率。
中空管150可以由機械加工金屬形成,例如鋁或鋁合金。用於液體冷卻或加熱的通道可以合併到該中空管的管壁內。
另一種選擇是,中空管150可以用非導體材料而不用導體金屬片形成。例如非導體材料可以是陶瓷。在這樣一個可選擇的情況下,間隙152或153都不是必需的。
天線170例如為設置在中空管150一側、和繞在與半環形管對稱軸平行的軸上的繞組或線圈165,通過阻抗匹配元件175和射頻功率源180連接。該天線170可以進一 步包括設置在中空管150相對側、在和第一繞組165同樣的方向被纏繞的第二繞組185,從結構上增強兩個繞組産生的磁場。
來自於反應室100的製程氣體充滿中空管150。另外,一個分離的製程氣體供應源190可以藉由進氣口195直接向中空管150供應製程氣體。在外部中空管150上的射頻磁場使管內氣體離子化産生電漿。由環形線圈天線170感應的射頻磁場使得導管150內形成的電漿穿過晶圓120和室頂110之間的區域,完成包括半環形中空管150在內的環形路徑。此處使用的術語“環形”,指的是該路徑的閉合和整體的特性,但並不是指定或限定它的可以是環形、非環形或正方形等形狀的截面形狀或路線。電漿循環流過(振盪)可以認為是閉合電漿電路的整個環形路徑或區域。環形區域延伸穿過晶圓120的直徑,在某些情況下,該區域具有在晶圓表面上可以覆蓋整個晶圓表面的足夠寬度。
線圈天線170産生的射頻感應場包括自身被封閉的磁場(像所有的磁場一樣),所以沿著本說明書所述的閉合環形路徑感應産生電漿流。可以認為射頻感應場産生的能量一般在沿閉合路徑的每一位點被吸收,所以電漿離子沿著整個路徑産生。由多種因素決定的射頻能量吸收和電漿離子産生率可能隨著閉合路徑上的不同位點發生變化。儘管等離子流密度可能變化,但是其沿著閉合路徑的長度通常是均勻分佈的。該等離子流以施加在天線170上的射頻訊號頻率輪流交替。但是,由於由射頻磁場感應産生的電漿流是閉合的,該電漿流必須環繞閉合路徑的電路存儲,因 此在閉合路徑任一部分流動的電漿流量通常和該路徑的其他部分相同。在如下的說明中,上述情況在本發明中被充分利用以發揮最大優勢。
電漿流流經的閉合環形路徑受到在各種不同的、限制路徑的傳導面上形成的電漿鞘區的限制。這些傳導面包括中空管150的金屬片、晶圓(和/或晶圓支承底座)和晶圓上方的室頂。在這些傳導面上形成的電漿鞘區是由於少量負電子的較大流動性和大量陽離子的較小流動性導致電荷不均衡的結果所産生的電荷消耗區。這樣的電漿鞘區産生和該鞘區下方的局部表面垂直的電場。因此,穿過晶圓上方製程區的射頻電漿流被收縮,從與面向晶圓的室頂表面和面向氣體分佈板的晶圓表面這兩個面垂直的兩個磁場之間通過。該鞘區(具有施加於工件或其他電極上的射頻偏壓)的厚度要比電場集中的小區域例如晶圓上方的鞘區厚一些,而比其他位置例如覆蓋室頂和大面積的相鄰室壁表面的鞘區要薄一些。因此,覆蓋在晶圓上的電漿鞘區要厚的多。晶圓鞘區和室頂/氣體分佈板鞘區的電場通常相互平行,與製程區中射頻電漿流的流向垂直。
當射頻功率首先施加於線圈天線170時,中空管150內穿過間隙152發生放電,點燃來源於氣體的電容耦合電漿。超過臨界功率大小,放電和電漿流會在通過中空管150的長度和沿著整個環形路徑的空間中連續不間斷。繼而,由於通過中空管150的電漿流增加,因此射頻場的電感耦合變得更佔優勢,使得電漿成為電感耦合電漿。
為了防止晶圓外圍的邊緣效應,端口150、160之間的間距大於晶圓的直徑。例如,對於直徑為12英寸的晶圓, 端口150、160大約相隔14到22英寸。對於直徑為8英寸的晶圓,端口150、160大約相隔9到16英寸。
儘管使用了術語“晶圓”,但是該工件可以是任何形狀,例如矩形。該工件材料可以是半導體、絕緣體或是不同材料的結合體。該工件也可以具有二維或三維結構。
優點
一個顯著的優點是,射頻感應場産生的能量在整個較長(即相對晶圓和反應器室頂之間的間隙長度而言的“長”)的閉合環形路徑被吸收,所以射頻能量吸收分佈在大範圍區域內。結果晶圓到反應器室頂間隙(即圖2中清楚顯示的製程區121,不要和絕緣間隙152混淆)附近的射頻能量密度較低,減少了由射頻場引起設備損毀的可能性。相反,在先前的電感耦合反應器中,所有射頻能量在從晶圓到室頂的狹窄間隙內被吸收,所以大部分集中在那個區域。而且,這種情況經常(因為要尋求其他優點而)限制了縮窄晶圓-室頂間隙的能力,或者,另一種選擇是,在晶圓區需要更大的射頻能量濃度。所以本發明克服了製程中對長持續時間的限制,這方面藉由如前所述的顯著縮小晶圓上方製程區或製程帶的體積進而減少反應氣體的停留時間來提高一些應用中的製程質量。
一個相關甚至更重要的優點是,晶圓表面的電漿密度能夠在不增加施加在線圈天線170上的射頻功率的情況下顯著增加(導致更高的功效)。這是藉由縮減底座表面和晶圓120附近的環形路徑的截面面積(相對於剩下的其他路徑而言)來完成的。所以僅藉由收縮晶圓附近的電漿流的 環形路徑,晶圓表面附近的電漿密度就會成比例增加。這是因為通過中空管150的環形路徑的電漿流必須至少幾乎和穿過底座到室頂(晶圓到室頂)間隙之間的電漿流相同。
與現有技術的顯著差異是,不但射頻場遠離工件,晶圓表面上的離子密度可以在不增加施加的射頻場情況下增加,而且電漿離子密度和/或施加的射頻場可以在不增加晶圓到室頂的最小間隙長度情況下增加。以前,例如增加電漿密度必須增加晶圓到室頂的間隙以防止晶圓表面上的強磁場。反之,本發明中實現了無須增加任何晶圓到室頂間隙即可提高電漿密度,從而避免了晶圓表面上射頻磁場的相應增加。這是因為施加的射頻場遠離晶圓,而且不需要增加射頻場來實現晶圓表面上電漿密度的增加。因此,晶圓到室頂間隙能夠減小到基本界限從而獲得許多優勢。例如若晶圓上方的室頂表面是傳導性的,那麼減小晶圓到室頂間隙改進了由傳導室頂表面提供的電氣或接地基準。晶圓到室頂間隙最小長度的基本界限是晶圓表面和室頂表面上電漿層殼的總厚度。
本發明進一步的優點是,因為射頻感應場施加在沿射頻電漿流的整個環形路徑(使得射頻感應場的吸收按如下所述分佈),所以室頂110,和大多數其他的電感功率反應器不同,不需要發揮充當感應場窗口的作用,所以可以包括例如如下所述的傳導氣體分佈板。因此,室頂110可穩定提供穿過整個底座或晶圓120表面的可靠電位或接地基準。
增加電漿離子密度
一種藉由減小晶圓表面上方電漿路徑的截面面積來實現晶圓表面高電漿密度的方式是減小晶圓到室頂間隙的長度。這可以藉由簡單地減小室頂高度,或者在晶圓上方加上傳導氣體分佈板或傳導氣體分佈噴頭來實現,如圖2所示。圖2中的氣體分佈噴頭包括和氣體供應源125連接並且通過多個氣體噴嘴口125與晶圓120上方的製程區連通的氣體分佈充氣空間220。傳導噴頭210的優點有兩方面:第一,依靠接近於晶圓的近位點,收縮晶圓表面上方的電漿路徑,從而增加在那附近的電漿流密度;第二,提供了靠近和穿過整個晶圓表面的統一的電位基準或接地導體。
為了避免在穿過孔230時走弧線,每一個孔230可以相對小一些,為毫米級,(例如孔徑大約為0.5mm)。相鄰的孔間距可以在大約幾毫米內。
因為電漿鞘區環繞浸在電漿中的噴頭表面的一部分而形成,所以傳導噴頭210是收縮電漿路徑而非提供通過它的短路。該鞘區對電漿流具有比晶圓120和噴頭210之間的空間更大的阻抗,所以事實上所有電漿流都環繞傳導噴頭210流動。
沒有必要使用噴頭(例如噴頭210)來收縮晶圓上方製程區附近的環形電漿流或路徑。在製程區內的路徑收縮和隨後的電漿密度增加可以藉由類似於減小晶圓到室頂的高度而不用噴頭210來實現。如果在這種方式下除去噴頭210,那麼製程氣體可以藉由傳統的進氣口噴嘴、氣體擴散器或氣槽(圖中未顯示)的方式向室內供應氣體。
噴頭210的一個優點是,例如具有不同混合比例的活 性和惰性製程氣體混合物可以通過不同半徑的不同通孔230被注入,以精細調節光阻上電漿效果的均勻性。所以,例如惰性氣體與活性氣體比率較大的氣體混合物可以供應給半徑超過中間半徑的孔230,而活性氣體與惰性氣體比率較大的氣體混合物可以供應給半徑小於中間半徑的孔230。
如下所述的環形電漿流路徑可以被收縮在晶圓上方製程區(為了增加晶圓上方電漿離子密度)的另一種方法是,藉由增加施加於晶圓支承底座的射頻偏壓功率來增加電漿鞘區厚度。如前所述,因為穿過製程區的電漿流限制在晶圓表面和室頂(或噴頭)表面的電漿鞘區之間,所以增加晶圓表面的電漿鞘區厚度就有必要減小製程區內環形電漿流部分的截面面積,從而增加製程區內電漿離子密度。所以,本說明書中後面會更全面的描述,當晶圓支承底座上的射頻偏壓功率增加時,晶圓表面附近的電漿離子密度會相應增加。
高蝕刻速率下的高蝕刻選擇性
本發明解決了有時伴隨高密度電漿出現的劣質蝕刻選擇性的問題。當提供接近高密度電感耦合電漿反應器的高蝕刻速率時,圖1和2的反應器具有和電容耦合電漿反應器一樣高的二氧化矽-光阻的蝕刻選擇性(約7:1)。可以認為對於這種製程的原因是因為圖1和2的反應器結構減小了活性製程氣體的離解度,以碳氟化合物氣體為典型,從而減小了晶圓120上方電漿區域游離氟的發生率。因此電漿中游離氟與從碳氟化合物氣體離解出的其他類物種的 相對比例就如願以償的減少了。這些其他類物種包括起保護作用的富含碳的聚合物前體,它們在電漿內由碳氟化合物氣體産生,作為保護性聚合物膜沈積在光阻上。這些其他類物種還包括活性較小的蝕刻劑類物種例如CF和CF2 ,它們在電漿內由碳氟化合物氣體産生。游離氟往往會像腐蝕二氧化矽那樣用力腐蝕光阻和在其上形成的保護性聚合物膜,從而減小了氧化物至光阻的蝕刻選擇性。另一方面,具有較小活性的蝕刻劑類物種例如CF和CF2 往往對光阻和其上形成的保護性聚合物膜的腐蝕速度會更慢一些,所以提供了較好的蝕刻選擇性。
可以認為本發明電漿物種到游離氟的離解的減少是藉由減少活性氣體在電漿內的停留時間來實現的。這是因為一開始在電漿內由碳氟化合物製程氣體離解出的更複雜的物種例如CF和CF2 ,其自身最終被離解成包括游離氟在內的更單一種類,該最終離解步驟的程度由電漿內氣體停留的時間決定。本說明書中使用的術語“停留時間”或“居留時間”一般與製程氣體分子和該分子離解出的物種存在於工件或晶圓上方的製程區內的時間對應。這個時間或期間為從一開始氣體分子注入製程區直到該氣體分子和/或它的離解物種沿著如上所述的延伸通過製程帶的閉合環形路徑穿出製程區的時間。
還可以認為藉由和傳統的電感耦合電漿源比較,減少施加的電漿源功率的功率密度來實現減少電漿物種離解出的游離氟。如上所述,來源於射頻感應場的能源在整個較長的閉合環形路徑被吸收(即相對晶圓和室頂之間的間隙長度而言的“長”),因此射頻功率吸收分佈在一個大面積 範圍上。結果,在晶圓到室頂間隙附近的射頻功率密度(即圖2清楚顯示的製程區121,不要和絕緣間隙152混淆)較低,從而減少了氣體分子的離解。
綜上所述,本發明藉由減少碳氟化合物製程氣體在製程區的停留時間提高了蝕刻選擇性。該停留時間的減少通過收縮晶圓120和室頂110之間的電漿體積來實現。
晶圓到室頂間隙或體積的減小具有某些有益的效果。第一,它增加了晶圓上方的電漿密度,進而提高了蝕刻速率。第二,停留時間隨著體積的減小而減少。參照上述,本發明中實現小體積是可能的,因為和傳統的電感耦合反應器不同的是,射頻源功率沒有設置在晶圓上方的製程區的範圍內,而是沿著電漿流的整個閉合環形路徑分佈能量沈積。所以,晶圓到室頂的間隙可以小於射頻感應場的透入深度,事實上可以小到極大減小注入製程區的活性氣體的停留時間,這是一個重要優點。
有兩種減小電漿路徑截面進而減小晶圓120上方體積的方法。一種是減小晶圓到噴頭間隙距離,另一種是藉由增加由射頻偏壓產生器162産生並施加於晶圓底座115的偏壓射頻功率來增加電漿鞘區厚度。使用光學發射光譜學(OES)技術可以觀察到,任一種方法都導致了晶圓120附近電漿中游離氟濃度的減少(隨後增加電介質到光阻上的蝕刻選擇性)。
本發明另外有三種減少游離氟濃度以改進蝕刻選擇性的方法。一種方法是向電漿中注入沒有化學活性的惰性氣體例如氬。氬氣可以通過從第二製程氣體供應源190直接 注入中空管150,繼而引入到製程區的上方或外部,而具有化學活性的製程氣體(碳氟化合物氣體)僅通過噴頭210進入反應室。在這種有利的安排下,氬離子、中性粒子和激發態的中性粒子在環形路徑電漿流中擴散,並且通過穿越晶圓表面的製程區,將最新注入的活性(例如碳氟化合物)氣體稀釋,進而有效的減少了這些活性氣體在晶圓上方的停留時間。減少電漿游離氟濃度的第二種方法是減少反應室壓力。第三種方法是減少施加在線圈天線170上的射頻源功率。
圖3是顯示本發明中觀察到的電漿中游離氟濃度隨晶圓-噴頭間距減小而減小的走向圖。圖4是顯示電漿中游離氟濃度隨施加在晶圓底座115的電漿偏壓功率的減小而減小的圖表。圖5是顯示電漿中游離氟濃度隨施加在線圈天線170的射頻源功率的減小而減小的圖表。圖6是顯示電漿中游離氟濃度隨著反應室壓力減小而減少的圖表。圖7是顯示電漿中游離氟濃度隨著稀釋劑(氬氣)注入中空管150的流速的增加而減少的圖表。圖3-7僅僅是對從多個OES觀察中推斷出的電漿行為趨勢作解釋性說明,並非真實數據的描述。
寬大的製程窗
反應室壓力通常小於0.5T並且能夠達到1 mT的低壓。製程氣體可以是通過氣體分佈噴頭以大約15 cc/m的流速注入反應室100的C4 F8 以及以15 cc/m的流速注入的氬,反應室壓力維持在大約20mT。另一種選擇是,氬氣流速可以增加到650 cc/m,反應室壓力維持在60 mT。天 線170可以以13 MHz約50瓦的射頻功率增加能量。晶圓-噴頭間距可以大約為0.3-2英寸。施加在晶圓底座的偏壓射頻功率可以是13 MHz、2000W (Watts)。也可以選擇其他頻率。施加在線圈天線170上的源功率可以低到50 kHz,高到13 MHz的N倍之多。施加在晶圓底座的偏壓功率亦是如此。
用於圖1和2中反應器的製程窗比傳統的電感耦合反應器的製程窗寬大的多。圖8中的圖表顯示了游離氟的比中性通量(specific neutral flux)分別與用於傳統的電感反應器和用於圖1和2中反應器的射頻源功率的函數關係。圖8顯示出,對於傳統的電感耦合反應室,游離氟的比通量在源功率超過50和100W之間時迅速增加,相反,圖1和2中的反應器在游離氟的比通量迅速增加之前能夠承受接近1000W的源功率大小。所以,本發明中的源功率製程窗幾乎比傳統的電感耦合反應室的製程窗寬近一個數量級,這是一個重要優點。
雙重優點
在晶圓或工件附近的環形電漿流路徑的收縮産生兩個無法被任何其他性能標準替代的獨立優點:(1)晶圓上方的電漿密度的增加不需要增加電漿源功率,(2)如上所述,增加了對光阻或其他材料的蝕刻選擇性。在先前的電漿反應器中,假設有可能藉由增加蝕刻選擇性的相同步驟來增加電漿離子密度一直被認為是不切實際的。因此,由本發明的環形電漿源實現的雙重優點顯示出對以前的製程的革命性創新。
其他實施例
圖9所示為對圖1所示情況的改進,其中,側部天線170被換成安裝在室頂110和中空管150之間空間內的更細的天線910。天線910是以中空管150為中心的單個線圈繞組。
圖10和11顯示對圖1的改進情況,其中,附加了一個延伸穿過室頂110和中空管150之間空間的閉合滲透磁芯1015。磁芯1015改善了從天線170到中空管150內的電漿的電感耦合。
阻抗匹配可以不需要阻抗匹配電路175,而使用環繞磁芯1015並與調諧電容器連接的第二繞組1120來實現。該調諧電容器1130的電容被選擇用來使第二繞組1120發生射頻功率源180的頻率共振。對於固定調諧電容器1130,動態的阻抗匹配可以藉由頻率調諧和/或正向傳輸功率補償來提供。
圖12所示為本發明的一種情況,其中中空管狀環繞體1250在反應器底部周圍環繞延伸,通過反應室底板上的一對開口1260、1265和反應室內部連通。線圈天線1270按圖1所示的情形,沿著中空管狀環繞體1250提供的環形路徑側面而行。儘管圖12顯示了和主反應室底部連接的真空泵135,但是該真空泵也可以和下面的管1250連接。
圖13顯示了圖10和11所示情況的變化情況,其中,天線170被換成環繞在磁芯1015上部的電感繞組1320。為方便起見,繞組1320環繞在導管150上方(而不是在下方)的部分磁芯1015上。但是,繞組1320可以環繞在磁 芯1015的任何部位。
圖14顯示了對圖13所示概念的擴充,其中第二中空管環繞體1450和第一中空管150平行,為第二環形電漿流提供了平行的環形路徑。管狀環繞體1450的每一端分別通過室頂110上的開口和反應室內部連通。磁芯1470從管狀環繞體150、1450下方並穿過線圈天線170延伸。
圖15顯示了對圖14所示概念的擴充,其中平行排列的中空管環繞體1250a、1250 b、1250c、1250d提供了多個通過反應室的電漿流路徑。在圖15所示情況中,電漿離子密度在每一個單獨的中空管1250a-1250d中分別受到分別由獨立射頻功率源180a-180d驅動的單個線圈天線170a-170d的獨立控制。單個的筒形開口鐵心1520a-1520d可以分開插入各線圈天線170a-170d中。這種情況下,相對的中心-邊緣離子密度分佈可以藉由分別調節單獨的射頻功率源180a-180d的功率大小來進行調節。
圖16顯示了對圖15所示情況的改進,其中管狀環繞體1250a-1250d的排列延伸通過反應器的側壁而非室頂110。圖16所示的另一處改進是使用了靠近所有管狀環繞體1520a-1520d、且天線170環繞在其周圍的單個共同磁芯1470,所以單個射頻源為所有管狀環繞體1250a-1250d中的電漿增加能量。
圖17 A顯示了一對相互垂直、分別延伸穿過室頂110上的端口、且分別由線圈天線170-1和170-2提供能量的管狀環繞體150-1和150-2。單個磁芯1015-1和1015-2分別在線圈天線170-1和170-2內。這種情況增加了兩個在 晶圓120上方的相互垂直的環形電漿路徑,用於增強均勻性。這兩個相互垂直的環形或閉合路徑是分開的,獨立受到上述的能量供應,除了在晶圓上方的製程區交叉外,其他情況下不會相交。為了確保分開控制施加在每一個垂直路徑上的電漿源功率,圖17中的射頻產生器180a, 180b的頻率分別不同,因此阻抗匹配電路175a、175b的運行被去耦。例如,射頻產生器180a可以産生11 MHz的射頻訊號而射頻產生器180 b可以産生12 MHz的射頻訊號。另一種選擇是,可以藉由錯開兩個射頻產生器180a,180b的相位來實現獨立運行。
圖17B顯示可以使用徑向葉片181來控制通過晶圓支承上方製程區的每個導管150-1、150-2中的環形電漿流。徑向葉片181從反應室側面附近的每個導管中間延伸至晶圓支承邊緣。徑向葉片181防止電漿從一個環形路徑轉向另一個環形路徑,所以兩個電漿流只能在晶圓支承上方的製程區內相交。
適合大直徑晶圓的情況
近來的工業發展趨勢除了向更小的設備尺寸和更高的設備密度發展以外,另一種趨勢是向更大的晶圓直徑發展。例如,12英寸的晶圓正進入流水作業生産,而且將來可能會出現更大直徑的晶圓。其優點是由於每片晶圓可有更多的集成電路晶圓模具而具有更高的産量。其缺點是在電漿製程中,維持均勻的電漿穿過大直徑晶圓變得更加困難。本發明下面的實施例特別適合於越過大直徑晶圓表面,例如直徑為12英寸的晶圓,提供均勻的電漿離子密度 分佈。
圖18和19顯示了包括絕緣間隙1852的、圖1的中空管150的寬扁平矩形樣式1850的中空管環繞體1810。這種樣式産生了更適於均勻覆蓋諸如直徑為12英寸的晶圓或工件的大直徑晶圓的電漿寬“腰帶(belt)”。該管狀環繞體和室頂110上的一對孔1860、1862的寬度W可以超出晶圓的大約5%或者更多。例如,如果晶圓直徑為10英寸,那麼矩形管狀環繞體1850和孔1860、1862的寬度大約為11英寸。圖20顯示了圖18和19中矩形管狀環繞體1850的改進樣式,其中管狀環繞體1850的部分外表面1864被收縮成窄形。
圖20進一步顯示在環繞體1850的收縮和未收縮部分之間的過渡位置上可自由選擇使用聚焦磁體(focusing magnets)1870。聚焦磁體1870促進電漿在環繞體1850的收縮和未收縮部分之間更好的移動,特別是當電漿通過環繞體1850的收縮部分1864和未收縮部分之間過渡位置時促進電漿更加均勻的展開。
圖21顯示多個柱形磁芯2110可以插入由管狀環繞體1850圍繞的外部區域2120中的情況。柱形磁芯2110通常和管狀環繞體1850的對稱軸平行。圖22顯示對圖21所示情況進行的改進,其中被管狀環繞體1850圍繞、且完全延伸穿過外部區域2120的磁芯2110被換成一對各占一半外部區域2120的縮短的磁芯2210、2220。側面線圈165、185被換成一對分別環繞磁芯對2210、2220的線圈繞組2230、2240。這種情況下,可以改變磁芯對2210、2220之間的位移D以調整晶圓中心附近相對於晶圓周圍的離子密度。更 寬的位移D減小了晶圓中心附近的電感耦合,繼而減小晶圓中心的電漿離子密度。圖23顯示了圖22的變化情況,其中,分開的繞組2230、2240被換成中心為2210、2220磁芯對的單個中心繞組2310。
圖24和25顯示提供了電漿穿過晶圓表面時的甚至更加均勻的離子密度分佈的情況。在圖24和25的情況下,兩個環形電漿流路徑彼此橫向且相互垂直設置,這是藉由提供了第二個相對第一個管狀環繞體1850橫向且垂直延伸的寬矩形中空環繞體2420來實現的。第二個管狀環繞體2420通過穿過室頂110的一對孔2430、2440和反應室內部連通,並且包括絕緣間隙2452。一對沿著第二管狀環繞體2420側面的側面線圈繞組2450、2460維持其中的電漿,通過阻抗匹配電路2480由第二射頻功率供應源2470驅動。從圖24中可以看出,兩個垂直電漿流在晶圓上方重合,在晶圓表面上提供了更均勻的電漿覆蓋面。預計這種情況特別有利於在諸如10英寸或更大直徑晶圓的製程中使用。
與圖17所示情況一樣,圖24在晶圓120上産生了兩個用於提高均勻性的相互垂直的環形電漿流路徑。這兩個垂直環形或閉合路徑是分離的,並且如圖所示被分別獨立的供予能量,除了在晶圓上方的製程區發生交叉之外,不會相交或者轉向或者彼此混合。為了確保分開控制施加在每一個垂直路徑上的電漿源功率,圖24中的各射頻產生器180、2470的頻率不同,因此阻抗匹配電路175、2480的運行被去耦(decoupled)。例如,射頻產生器180可以産生11 MHz的射頻訊號而射頻產生器2470可以産生12 MHz 的射頻訊號。另一種選擇是,可以藉由錯開兩個射頻產生器180、2470的相位來實現獨立運行。
圖26顯示了圖18中的變化情況,其中,改進後包括絕緣間隙2658的矩形環繞體2650通過反應室側壁105而非室頂110與反應室內部連通。為了達到這個目的,矩形環繞體2650具有水平頂部2652、一對分別在頂部2652兩端向下延伸的支柱2654以及一對分別從每一個向下延伸的支柱2654底端分別延伸至側壁105上兩個孔2670、2680的水平向內延伸的支柱2654。
圖27顯示包括絕緣間隙2752的第二矩形管狀環繞體2710可加在圖26上的情況。第二管狀環繞體2710除了和第一管狀環繞體2650垂直外,和圖26中的第一管狀環繞體2650相同。第二矩形管狀環繞體分別通過穿過側壁105上的孔包括孔2720和反應室內部連通。和圖25一樣,管狀環繞體2650和2710産生相互垂直、在晶圓表面重合以在更大直徑晶圓上提供較好均勻性的環形電漿流。電漿源功率分別通過兩對側面線圈繞組165、185和2450、2460施加於管狀環繞體的內部。
圖28A顯示側面線圈165、185、2450、2460可以換為一對相互垂直、位於由兩個矩形管狀環繞體2650、2710環繞的外部區域2860之內的內部線圈2820、2840。每一個線圈2820、2840分別産生與矩形管環繞體2650、2710對應的環形電漿流。線圈2820、2840可以在不同頻率下或者具有同相或不同相的相同頻率下被完全獨立地驅動。或者,線圈2820、2840可以在相同頻率下但不同相差(即90度)下被驅動,該相差可引起合併到一起的環形電漿流 在源功率頻率下旋轉。如圖28A所示,這種情況下線圈2820、2840分別以共用訊號產生器2880的正弦和餘弦要素驅動。優點是,電漿流路徑按一定角度以超出電漿離子頻率的旋轉頻率旋轉通過晶圓表面,所以和先前的製程方法例如其中旋轉頻率低的多的MERIE反應器相比,非均勻性被更好的抑制。
現在參照圖28B,通常可藉由提供一對可在線圈2820內相對或反向軸向移動的柱形磁芯2892、2894和一對可在線圈2840內相對或反向軸向移動的柱形磁芯2896、2898來完成電漿離子密度的徑向調節。當每一對磁芯相對移動時,每一個垂直電漿流中心附近的電感耦合與該電流邊緣比較而言被提高,所以晶圓中心上的電漿密度通常被提高。從而可以藉由移動磁芯2892、2894、2896、2898來控制從中心到邊緣的電漿離子密度。
圖29顯示了本發明可選擇的一種情況,其中,兩個管狀環繞體2650、2710被合併成單個圍繞反應器中心軸延展360度、構成單個充氣空間(plenum)的環繞體2910。在圖29中,充氣空間2910有一個半圓頂形下壁2920和一個通常與下壁一致的半圓頂形上壁2930。所以充氣空間2910是指上圓頂壁2920和下圓頂壁2930之間的空間。絕緣間隙2921可以環繞上圓頂壁2920延伸和/或絕緣間隙2931可以環繞下圓頂壁2930延伸。充氣空間2910通過室頂110上以360度延伸環繞反應室對稱軸的環形口2925和反應室內部連通。
充氣空間2910完全將室頂110上方的區域2950包圍在內。在圖29中,電漿源功率藉由一對相互垂直的線圈 2960、2965與充氣空間2910的內部耦合。經由穿過充氣空間2910中心的垂直導管2980進入線圈2960、2965。線圈2960、2965較佳係如圖28所示藉由正交驅動來獲得成一定方位角循環的環形電漿流(即在晶圓水平面內循環的電漿流)。旋轉頻率是施加的射頻功率的頻率。線圈2960、2965可以選擇分別由不同頻率驅動。圖30是圖29的俯視圖。圖31A和31B分別是對應圖30的主視圖和側視圖。
相互垂直的線圈對2960、2965可以被換成任何數量n的具有以360/n度分開排列的線圈軸的各驅動線圈。例如,圖32顯示兩個線圈2960、2965被換成三個具有以120度間隔排列的線圈軸、分別由三個射頻源3240、3250、3260驅動的線圈。為了産生旋轉的環形電漿流,三個線圈3210、3220、3230受到來自於圖33所示共用功率源3310相位之外的120度相角驅動。圖32和33所示的情況優於圖29中只有兩個線圈的情況,因為可以認為線圈之間的多數相互垂直耦合將會環繞而非穿過垂直導管2980。
圖34中,三個線圈處於包圍區2950外部,而它們的電感分別通過延伸穿過導管2980的垂直磁芯3410耦合於包圍區2950。每一個磁芯3410的一端向導管2980上方延伸,該導管分別被各線圈3210、3220、3230環繞。每一個磁芯3410的底部處於包圍區2950內部並且有一個水平支柱。這三個磁芯3410的水平支柱被確定為120度間隔方向從而向充氣空間2910內部提供近似於如圖32中包圍區內部三個線圈所提供的電感耦合。
圖18-28中,水平矩形管狀環繞體的優點是,該管狀環繞體的較大寬度和較低高度迫使環形電漿流形成更穩定 覆蓋大直徑晶圓整個表面的寬薄帶狀電漿。管狀環繞體的整個部分沒必要全都是最大寬度。相反,如上參照圖20所述,離反應室內部最遠端的管狀環繞體外部可以縮窄些。這種情況下,最好在寬部1851和窄部1852之間的過渡拐角處提供聚焦磁體1870以迫使存在於窄部1852處的電漿流完全擴散通過寬部1851的整個寬度。如果需要使晶圓表面的等離子態離子濃度最大化,那麼最好窄部1852的截面積至少大致與寬部1851的截面積相等。例如,窄部1852可以是其高度與寬度大致相同的通道,而寬部1851的高度可以小於其寬度。
這裡所述的空心線圈(即沒有磁芯的線圈)的各種情況可以使用在隨後附圖所示的開放磁路型或閉合磁路型的磁芯來替代。而且這裡所述的具有由不同射頻驅動的兩個或三個環形路徑的各種情況可以被換為在相同頻率和相同相位或不同相位下被驅動。
圖35為圖17的情況中相互橫向的中空管按照圖20所示被縮窄的情形。
圖36在圖24基礎上使用了一對磁芯3610、3620,它們分別帶有纏繞在其周圍、與附近射頻功率源分別連接的繞組3630、3640。
圖37是與圖35對應的情況,但具有三個而非二個再進入導管,總共有6個再進入反應室的端口。具有比兩個(如圖37所示)更多的多個對稱排列的導管和再進入端口被認為特別有利於直徑為300 mm或更大的晶圓的製程操作。
圖38是與圖38對應的情況,但具有三個而非二個再進入導管,總共有6個再進入反應室的端口。
圖39是與圖35對應的情況,其中外部導管與共用充氣空間3910連接在一起。
圖40是與圖36對應的情況,其中外部導管與共用充氣空間4010連接在一起。
圖41是與圖37對應的情況,其中外部導管與共用充氣空間4010連接在一起。
圖42是與圖38對應的情況,其中外部導管與共用充氣空間4210連接在一起。
圖43是與圖17對應的情況,其中外部導管與共用充氣空間4310連接在一起。
有益的特徵
收縮晶圓附近的環形電漿流不僅改善蝕刻選擇性而且通過增加電漿離子密度同時增加了蝕刻速率。可以認為以前沒有通過在工件上方增加蝕刻速率或等離子離子密度的相同機制來增加蝕刻選擇性的反應器。
通過收縮晶圓或工件附近的環形電漿流改進蝕刻選擇性能夠通過本發明中多種方式中的任一種方式來實現。一種方式是減少從底座到室頂或從晶圓到室頂的高度。另一種方式是在晶圓上方引入一種收縮環形電漿離子流的氣體分佈板或噴頭。再一種方式是增加施加於晶圓或工件的射頻偏壓功率。技術熟練的工人在實施本發明時,可以選擇使用前述改善蝕刻選擇性方法的任一種或任一組合。
本發明中,通過局部(即晶圓或工件附近)注入活性製程氣體而從遠處(即注入導管或充氣空間)注入惰性氣體(例如氬)可以進一步改善蝕刻選擇性。這可以通過直接在工件支承上方並面向工件支承位置提供氣體分佈板或噴頭並且通過噴頭專門(或者至少是主要的)注入活性製程氣體,同時惰性氣體從遠離晶圓或工件上方製程區的導管井內注入。環形電漿流從而不僅成為用於晶圓上材料的活性離子蝕刻的電漿離子源,而且另外,在電漿引起的離解製程被執行到産生不合要求的游離氟數量的分界點之前,成為用來帶走活性製程氣化物及其電漿離解産物的清除劑。對活性製程氣化物停留時間的減少提高了涉及光阻或其他材料的蝕刻選擇性,這是一個重要優點。
向環形電漿流施加射頻電漿源功率,具有很大的靈活性。如上所述,功率是典型地通過天線與環形電漿流電感耦合。在許多情況下,天線主要與外管或與在其附近或鄰接的充氣空間連接。例如,線圈天線可以沿著導管或充氣空間延伸。但是,在另一些情況下,天線被限制在導管或充氣空間與主反應器殼體(例如室頂)之間的區域。後一種情況中,天線可以考慮設在導管下方而不是沿著導管設置。具有延伸穿過包圍區(導管和主反應室殼體之間)的磁芯(芯體)和包圍區上方的延伸以及環繞芯延長體的天線的情況甚至提供了更大的靈活性。這種情況下,天線通過磁芯被電感耦合因此不需要靠近導管中的環形電漿流。在這樣一種情況下,在使用封閉磁芯時,上述天線會被纏繞在最大限度遠離環形電漿流或導管的芯體部分。因為天線經由磁芯而遠距離與環形電漿流耦合,所以,實際上幾 乎可以將天線設在任何位置,例如完全遠離電漿室的位置。
最後,特大直徑晶圓或工件的表面上方的電漿分佈是均勻的。在一種情況下,通過將環形電漿流的形狀改變成具有最好超出晶圓寬度的寬形電漿帶來實現。另一種情況下,越過晶圓表面的電漿離子密度的均勻度通過提供兩個或兩個以上相互橫向或垂直、在晶圓上方製程區內交叉的環形電漿流來實現。環形電漿流的流向以360/n相互偏移。每一個環形電漿流可以成形為電漿寬帶來覆蓋特大直徑晶圓。每一個環形電漿流可以由沿著一個環形電漿流方向排列的單個線圈天線提供能量。在一種較佳情況下,均勻度提高是通過分別施加不同相位射頻訊號於每一個線圈天線從而獲得在晶圓上方製程區的旋轉環形電漿流來提高均勻度。在這種較佳情況下,最佳結構是,其中環形電漿流流向環形連續的充氣空間,該充氣空間通過室頂或側壁上的環形連續的環孔與主反應室連通。後一種特徵允許整個環形電漿流以連續方式成一定角度旋轉。
控制電漿離子密度的徑向分佈
圖44所示為與圖17A類似的具有一對垂直的外部再進入管150-1、150B2的電漿反應器。如上參照圖17A所述,射頻功率分別通過由各射頻驅動線圈170-1、170-2的環形磁芯1015-1、1015-2與這些管耦合。但是,圖44中外部管150-1、150-2的截面形狀如圖24所示為矩形,而非圓形。而且,下管150-1的橫向部分並非平面,而是中間有一個下陷(dip)4410。下陷4410准許上外部管150-2靠近反應器頂110嵌套。這一特徵縮短了上管150-2的路 徑長度,從而減少上管150-2中的電漿損耗。事實上,下陷4410的形狀可以選擇為至少幾乎等於通過上下外管150-1、150-2的路徑長度。圖44中的反應器,和圖2和圖26的反應器一樣,在反應器頂110上(或構成該頂110本身)且晶圓120上方有氣體分佈板。
下陷4410被限定於室頂110頂面和在下管150-1上、下陷4410的頂點位置形成的底角4422之間留下的縱向空間。該縱向空間內置有提高晶圓120中心上方電漿離子密度的電磁組4430。該電磁組4430包括狹窄細長的由可磁化金屬(例如鐵或鋼)加工成形的柱形磁極部4440和纏繞該磁極部4440的絕緣傳導金屬絲(例如銅絲)線圈。該磁極部4440的柱軸和筒形室100的對稱軸一致,所以磁極部4440的柱軸貫穿晶圓120的中心。線圈4450可以直接在磁極部4440上被包起來或者如圖45所示,可以纏繞在環繞磁極部4440的芯棒4460上。圖45顯示線圈4450可以纏繞在室頂110上方延伸的磁極部4440的一部分4440-1上。處在室頂110內部的磁極部4440的下部4440-2在氣體分佈板210的氣體歧管220內終止。
為了功效,最好將電漿限制磁場源放置在不干擾氣體分佈板210內的氣流、盡可能靠近電漿的位置。為了這個目的,氣體歧管220內的磁極部下部4440-2是一個非常狹窄、使磁極部4440終止的柱形端塊4470。該端塊4470延伸了接近氣體分佈板底部的磁極部4440的磁場線以提高電漿上的磁場效應。端塊4470的直徑充分減小,所以它一點沒有干擾氣體歧管210內的氣體流。而且,該減小的直徑導致磁場徑向部分的峰值更接近中心軸。
圖46顯示端塊4470具有錐形底部4475,在奶嘴狀位置4477終止的情況。圖47顯示端塊4470的底部4476為平面的情況。圖48顯示端塊4470的底部4478為圓形的情況。
在一實施例中,磁極部4440具有約3.5 cm的直徑(這樣,大約60圈線圈4450的直徑約為6 cm),約12cm長。該磁極部4440被延長約2 cm(總長約14 cm),直徑延長了約1 cm的較小長度。磁極部4440延長區的底部離電漿區的頂部約1.5 cm。構成磁極部4440的材料選擇為具有足夠高的滲透率(例如μr100)和高飽和磁通密度(例如Bsat>1000高斯),從而用最小磁化力和電流使磁極部4440下方區域的磁流密度最大化。注意:因為磁極部4440磁路是相對磁極部4440開放的(而沒有封閉在磁極部內),有效滲透率與該材料的滲透率相比較被減小了。依賴於磁極部4440的長度/直徑比,μr“有效的”典型地被減小到近似於10。
可任選的磁性材料屏蔽4479例如鐵,遮蔽了電磁組4430的D.C.磁場管150-1、150-2中的電漿。該屏蔽4479包括頂板4479a和柱形邊緣4479b。
在圖45所示的氣體分佈板210中,頂板4480在徑向被分成每一部分具有許多延伸穿過該部分的小氣流孔4481的內部和外部4480a、4480b,該內外部具有環形凸緣4482-1、4482-2、4482-3、4482-4,形成支撐室頂210底面的豎直壁,同時還形成由環形凸緣4482-2、4482-3形成的豎壁所分隔開的內外部氣體歧管4483a、4483b。一種情況下,在內外部氣體歧管之間沒有隔壁,從而避免了由該 壁引起的室內氣體分配的任何不連續。頂板4480下方的氣體混合層4484使完全豎直方向流動的氣流轉向,從而導致可促進不同分子重量的氣體均勻混合的多種方向(或混亂的)氣流。氣流的這種完全向下流動方向的轉向還具有抑制高速氣流影響的效果,其中通過直接在晶圓上方的氣體分佈板孔進入的高速氣流將會在晶圓表面形成破壞製程均勻性的局部高濃度製程氣體。對高速氣流影響的抑制提高了均勻性。
氣體混合層4484可以包括製程中衆所周知的金屬或陶瓷泡沫材料。或者如圖49所示,氣體混合層4484可以包括多孔板4484-1、4484-2,每個多孔板上鑽有許多穿過該板的小氣孔,一個多孔板上的孔和另一個多孔板上的孔之間相互錯開。氣體分佈板210的底板4485上鑽有許多亞毫米氣體注入孔4486(圖50)和底板4485頂部的大擴孔4487。舉例來說,亞毫米孔直徑在10和30毫寸之間,擴孔直徑大約0.06英寸,底板4485有大約0.4英寸厚。通過室頂110的內外氣體供應導管4490、4492向內外頂板4480a、4480b供應氣體,所以反應室的徑向內外區的氣流可以按照調節製程均勻度的方式予以獨立控制。
一般認為電磁組4430産生的D.C.磁場的徑向部分影響電漿離子密度的徑向分佈,能夠利用該磁場的這種徑向部分來增加反應室中心附近的電漿離子密度。一般認為這種晶圓中心上方電漿離子密度的增加是由電漿流D.C.磁場徑向部分和在晶圓表面産生成一定方位角的、往往限制晶圓中心附近的電漿的電漿鞘區電場之間的交互作用所引起。在不存在D.C.磁場的情況下,在晶圓中心電漿離子密 度減小的現象擴展在限制於晶圓120中心附近的非常小的圓形區上方,因為通常情況下,甚至沒有校正磁場,圖44中的反應器也往往有異常均勻的電漿離子密度。所以,中心低的電漿離子密度分佈需要有較大徑向部分、非常接近於反應室或晶圓120中心的D.C.磁場。小直徑的磁場磁極部4440産生非常接近於晶圓120中心(或反應室中心)、具有大徑向部分的磁場。依照常規做法,該中心為筒形反應室的對稱軸,半徑為0。
圖51顯示了在晶圓120和氣體分佈板210之間、晶圓120上方的製程區主視圖中的磁場分佈情況。圖51中的向量是代表不同位置磁場方向的校正向量。圖52顯示磁場徑向部分的磁流密度是徑向位置的函數,一條曲線代表氣體分佈板210底面附近的徑向磁流密度,另一條曲線代表晶圓120表面附近的徑向磁流密度。徑向磁場部分的磁流密度的峰值非常接近中心,即在室頂和晶圓上僅大約1英寸的範圍。所以,磁場徑向部分緊密集中在非常小的、電漿密度往往最低的直徑區域附近。因而,由電磁組4430産生的D.C.磁場徑向部分的分佈通常與反應室中心附近的低的電漿離子密度區域保持一致。
如上所述,一般認為,D.C.磁場的徑向部分與晶圓中心附近的電漿鞘區的縱向電場之間發生交互作用,産生通常與電漿徑向移動相對的成一定方位角的定向力。結果,晶圓中心附近的電漿被限制增強在該區域內的製程。
在蝕刻反應器中利用電磁組4430的基本方法是提供一種線圈D.C.電流,通過典型地增加晶圓中心的電漿離子密度,來産生通過晶圓表面的最均勻的蝕刻速率徑向分 佈。在晶圓-室頂間隙較小(例如1英寸)的情況下,這是最合適的方法,因為這樣的小間隙一般會致使晶圓中心低(center-low)的蝕刻速率分佈。對於具有較大間隙(例如2英寸或更大)的反應器,蝕刻速率分佈可能不是中心低,所以可能需要不同的D.C.電流。當然,在要求具備通過晶圓表面的改進的電漿離子密度均勻度的應用中,電磁組4430並未受到限制。一些使用電磁組的應用中可能需要引起電漿離子密度較小均勻度的電磁線圈電流。例如,這樣的應用可能包括的情況是,要被蝕刻的場效氧化薄膜層具有非均勻的厚度分佈,所以只能通過提供非均勻的電漿離子密度分佈來彌補非均勻場效氧化膜厚度分佈從而獲得那種均勻的效果。在這樣的情況下,電磁阻的D.C.電流能夠選擇用來提供必需的非均勻電漿離子分佈。
如圖45所示,電漿反應器可以包括一套能夠在蝕刻製程中,觀察通過晶圓120的蝕刻速率分佈的可改變形狀的速率監控器4111。當接觸孔正在被蝕刻時,每一個監控器4111觀測到該接觸孔底部經光線反射後形成的干擾帶。該光線可以是冷光或者是電漿發光。這樣的即時監測可藉由改變施加在電磁組4430上D.C.電流的方式,使得確定能立即彌補通過晶圓之蝕刻速率分佈的變化成為可能。
圖53顯示了一種獨立控制製程氣體流進入內外部製程供應管4490、4492的方式。圖53中,一套和內部氣體供應管4490連接的氣流控制器5310、5320、5330分別向內部氣體供應管4490供應氬氣、氧氣和碳氟化合物氣體,例如C4 F6 。另一套氣流控制器5340、5350、5360分別向內部氣體供應管4492供應氬氣、氧氣和碳氟化合物氣體, 例如C4 F6 。圖54顯示了另一種獨立控制製程氣體流進入內外部製程供應管4490、4492的方式。圖54中,單套氣流控制器5410、5420、5430向氣體分離器5440供應製程氣體(氬氣、氧氣和碳氟化合物氣體)。該氣體分離器5440有一對分別和內外氣體供應管4490、4492連接的氣體或質量流控制器(MFC)5442、5444。另外,可任選的另一種氣流控制器5446向外部氣體供應管4492供應淨化用的氣體,例如氬氣或氖氣。
加工大直徑晶圓中的一個問題是,環形或再進入電漿流必須在晶圓的大範圍表面上均勻的擴展開。導管150的寬度典型地小於製程區。那麼有必要在電漿流離開端口155或160時擴寬電漿流來更好的覆蓋大範圍的製程區。相關的問題是,圖44中的反應器(或圖1-43中的任一反應器)能夠承受非均勻電漿離子密度問題和隨後在再進入管150的端口155或160附近出現的“熱點”或甚高電漿密度的小區域5505,如圖55A所示。參照圖55A-56B,通過在每一個端口嘴位置設置一個電漿流分離器5510可以解決這些問題。分離器5510往往會促使電漿流加寬,而同時減小在可能另外形成熱點的區域5505附近的電漿離子密度。導管150可以在端口155處有一段被加寬的尾部5520,該尾部5520的直徑幾乎是導管150其他部分直徑的兩倍。圖55A的電漿流分離器是三角形,一個頂點面向導管150內部,促使電漿流從導管150流向反應室100時擴展開,並更好的充滿更大直徑的尾部5520。這種由三角形分離器5510擴展電漿的結果往往是擴寬了電漿流,並減小或消除了區域5505內的“熱點”。
分離器5510的最佳形狀至少部分取決於相對的端口155、160中心之間的間距S。如果分離器在電漿流動的方向上(即圖55A中的豎直方向)太長,那麼沿被分開的路徑流動的電漿流往往是不均衡的,所有的等離子流都沿分離器5510的一側流動。另一方面,如果分離器5510太短,兩條路徑會在電漿流被明顯加寬前重新結合。
例如,在加工直徑為12英寸晶圓的反應室中,間距S可以大約為20.5英寸,導管寬度W為5英寸,管深d為1.75英寸,被擴寬的尾部寬度W為8英寸。這種情況下,端口155相對於12英寸晶圓的並置情況將如圖56C的平面圖所示。在這個特例中,分離器5510的高度h將大約為2.5英寸,分離器的頂角5510a大約為75度,如圖57所示。另外,尾部5520的長度L將和分離器5510的高度h相同。
另一方面,對於16.5英寸的間距S來說,最佳分離器5510'如圖58所示。這種情況下,該分離器的頂角最好約為45度,在矩形部分終止的三角部分的寬度為1.2英寸,使得分離器5510'的高度h為2.5英寸。分離器5510或5510'的高度和頂角必須足以減小區域5505的電漿密度,以防止該處形成熱點。但是,為了避免減少晶圓中心的等離子離子密度,高度h必須有所限制。
圖59A和59B顯示了用於解決再進入管2654再進入口附近的電漿離子密度的非均勻性問題的分離器,其中,通過每一個入口的電漿流的流向是在通過反應室側壁105的水平方向上,如圖26所示的反應器。每一個分離器5910的頂點5910a朝向端口2680。
圖60、61和62顯示了類似於圖17所示的實施情況,不同的是,反應室側壁105為矩形或正方形,通過室頂110的垂直面對的端口140-1、140-2、140-3和140-4分別在矩形或正方形105的拐角105a、105b等上方。與晶圓120在一個水平面上的基底6020面向每一個端口,並和矩形側壁105的拐角部分一起,推動進入的電漿流轉向晶圓120上方的製程區。為了減小或消除在區域6030的電漿離子密度中的熱點,三角形電漿流的流動分離器6010分別設置在每一個拐角105a、105b等附近,分離器頂點6010a面向該拐角。在圖61的實施例中,分離器頂點6010a是圓形的,但在另一實施例中,它可能不那麼圓,或者事實上可能是尖角形。圖63顯示了同樣佈局的一部分,但其中,面向晶圓120的分離器6010的邊緣6010b設在非常靠近晶圓120的位置,並成形為與晶圓120的環形邊緣一致的弓形。而圖60中的分離器6010從基底6020延伸至室頂110,圖64顯示的分離器6010的高度可能低一些,以允許一些電漿流從分離器6010上方通過。
在下面的某些實施例中將會非常詳細的敘述到,再進入電漿流通過的整個路徑長度影響晶圓表面的電漿密度。這是因為較短的路徑長度使得晶圓上方的製程區內有較高比例的電漿,減少了電漿密度的依賴於長度的路徑損耗,並減少因電漿與再進入管表面交互作用引起的表面區域損耗。所以,較短長度的導管(與較短的端口間距S對應)的效率更高。另一方面,較短的間距S為通過三角形分離器5510從中心分開的電漿流在通過分離器5510後再次進入中心區域提供了較少的機會,並避免了在晶圓中心的低 的電漿離子密度。所以,在尋求避免每一個再進入管端口附近出現電漿熱點時,不免在較小端口間距S的較高效率和降低晶圓中心的電漿離子密度的風險之間作折衷。
在圖65A、65B和66的情況下,通過使用至少幾乎延伸穿過端口尾部5520的整個寬度W並成形為促使電漿流的流動遠離端口的內部邊緣6610和朝向端口的外部邊緣6620的三角形分離器6510,這種折衷被改進或消除。這種特徵沒有改變端口的間距S(可能和所希望的一樣短),但卻有效地延長了從分離器的頂點6510a到晶圓120中心的電漿流路徑。這為通過分離器6510分離的電漿流的流動在通過分離器5510後,到達晶圓或晶圓中心之前,在其中心再次彙集提供了較大的機會。這種特徵較好的避免了降低晶圓中心的電漿離子密度同時抑制在再進入管端口形成電漿熱點。
如圖65A、65B和66所示,每一個分離器6510的主視面顯示為等腰三角形(圖65B),俯視面為矩形(圖65A)。圖66中的側視圖顯示了斜背面6610c,該斜背面促使電漿流朝向背部邊緣6620繼而有效延長從分離器的頂點6510a到晶圓120中心的長度,是如上所述的想要獲得的特徵。端口150的矩形口在徑向(短尺寸)被縮窄成頂部大約為2"、底部大約為3/4"的斜壁或斜背面6610b,這增加內部端口邊緣1-1/4",在徑向離晶圓更遠了一些(從而獲得所想要的有效端口間距的增加)。另外,端口150在成一定方位角的方向(開口150的長或8"寬的尺寸)上有完全的三角形分離器6510。
電漿流分離器5510或6510內部可以有冷卻口連接於 反應器體內的類似口的冷卻系統,以調節分離器的溫度。為了這個目的,電漿流分離器5510或6510由金屬形成,因為該材料很容易冷卻,易於加工形成內部冷卻導管。但是,分離器5510或6510可以另外用別的材料,例如石英形成。
圖67顯示了改進圖24中的環形源反應器中電漿均勻性的另一種方法,即沿反應室外圍設置一套4個電磁體6710、6720、6730、6740,每個電磁體繞組被一個磁流控制器6750控制。4個電磁體中的電流可以以三種模式的任一種被驅動:第一種模式為正弦曲線模式,線圈受到相位正交的相同的低頻電流驅動,産生在源低頻時繞反應室對稱軸旋轉的磁場;第二種模式為可配置磁場模式,四個電磁體6710、6720、6730, 6740組合成反向相鄰電磁體對,每一對電磁體受到不同D.C.電流的驅動,在反向相鄰電磁體對之間産生對角延伸的磁場梯度,這個組合被旋轉使得磁場梯度被旋轉,從而在晶圓上方全向分佈它的作用;第三種模式是4個電磁體都由同樣的D.C.電流驅動,産生具有與反應室的對稱軸基本一致的對稱軸的三角尖頂形磁場。
如圖1所示,在筒形晶圓支承底座115和筒形側壁105之間形成一個泵吸環面,氣體通過真空泵135經由該泵吸環面被抽空。電漿流在每個再進入管150相對端口之間的流動能夠流過這個泵吸環面,從而避免流過晶圓120和氣體分佈板210之間的製程區。如果反應室壓力較高,晶圓一室頂間隙較小和/或電漿的傳導率較低,電漿流環繞製程區流動的這種轉向是能夠發生的。達到了發生這種情況的 程度,製程區的電漿離子密度被降低。這一問題的解決如圖68和69所示,引入徑向葉片6910、6920、6930、6940來阻擋成一定方位角的電漿流流過泵吸環面。在一實施例中,葉片6910、6920、6930、6940延伸至但不超出晶圓120的水平面,允許晶圓插入和移除。但是,在另一實施例中,葉片可以收縮延伸至晶圓的水平面上方,較好的限制了電漿流在晶圓120上方的製程區內的流動。例如,這可以通過使晶圓支承底座115能夠相對葉片上下移動來實現。任一種情況下,葉片6910、6920、6930、6940防止電漿流流過泵吸環面,並且如果這些葉片能夠被移動到晶圓120的上方,它們還減少了電漿流在泵吸環面上方的上部區域的流過。所以通過防止電漿流的流動轉向而遠離晶圓上方的製程區,不僅增加在該區域的電漿離子密度,而且製程的穩定性也得以改善。
前面提到,用來耦合射頻功率於再進入管150的磁芯在高射頻功率等級下,往往會裂開或破碎。一般相信這種問題的産生是因為環繞芯體的磁流分佈不均勻。通常,環繞芯體的一個繞組帶有高射頻功率等級的高電流。例如,這個繞組可以是與連接於射頻產生器發生共振的第二繞組。該第二繞組通常被限制為一個環繞芯體的窄帶,這個窄帶內的磁流和熱量非常高,而芯體其他部分的磁流和熱量卻低得多。該磁芯必須具有合適的滲透率(例如滲透率大約在100到200之間),以避免高頻的自共振。好的磁芯往往是不良導熱體(低導熱性),易於加熱(高比熱),所以對局部加熱很敏感。因為在高電流的第二繞組附近局部加熱,並且芯體往往容易碎,所以芯體在高射頻功率等級 (例如5KW的持續功率)下會裂開或破碎。
這個問題可以藉由圖70-74所示的環繞環形芯體更均勻地分佈射頻磁流密度的方式解決之。圖70顯示了圖17A中的一個典型的磁芯1015。芯體1015由高導磁性材料形成,例如鐵氧體(ferrite)。主繞組170包括大約兩圈、通過阻抗匹配元件175以任意方式連接於射頻產生器180的細銅帶。線圈1015內的高磁流所需的高電流出現在環繞芯體1015的第二共振繞組7010內。副繞組7010內的電流大約比主繞組內電流大一個數量級。為了均勻分佈環繞芯體1015的磁流,副繞組7010被分成均勻環繞環形芯體1015的數個部分7010a、7010b、7010c等。副繞組的部分7010a等被並聯在一起。如圖71A和71B所示,藉由一對環繞磁芯1015相對側面的環形銅線7110、7120很容易進行這樣的並聯。每一個副繞組7010a、7010b等的相對端和相對的兩個銅線7110、7120連接。銅線7110、7120非常粗以提供甚高電導和低電感,所以副繞組部分7010a、7010b等的任何特定一個的方位位置很小或沒有區別,如果所有副繞組部分和主繞組等距,則所有這些副繞組部分都發揮作用。這種方式下,磁耦會均勻環繞整個芯體1015作分佈。
因為由前述特徵所獲得的均勻磁流分佈,所以主繞組可以設置在任何合適的位置,典型地是在從數個分佈的副繞組部分7110a、7110b、7110c等中挑選出的一個繞組部分的附近。但是,在一個實施例中,主繞組卻纏繞或包裹在選出的一個繞組部分上。
圖72畫出了通過平行的副繞組部分7010a、7010b等 形成的分佈平行電感。圖73表示這些分佈電感的環形佈局。為了形成射頻產生器180的頻率的共振,數個分佈的電容器7130平行穿過兩個銅線7110、7120,數個電容器7030成一定方位角環繞磁芯1015分佈。在一個實施例中,每一個電容器7030大約是100皮法拉(picoFarads)。和副繞組7010發生聯繫的分佈電感和電容的等效電路見圖24所示。
參照圖71B,副繞組部分7010a、7010b等,可以有同樣的圈數。在圖71B中,有6個副繞組部分7010a-7010f,每一部分有三個繞組。技術熟練的工人能容易地選擇副繞組部分的數量、每一部分的繞組數和分佈式電容器7030的電容,以獲得射頻產生器180的頻率共振。例如,用來形成環繞芯體1015的主、副繞組的銅帶坯料可以為0.5英寸寬、0.020英寸厚的銅皮。兩個銅線7110、7120非常厚(例如厚度為0.125英寸到0.25英寸)並且非常寬(例如0.5英寸寬),因此它們形成極其低的電阻、低的電感電流路徑。芯體1015可以包括一對疊在一起的、1英寸厚的、外直徑10英寸、內直徑8英寸的鐵氧體磁芯。該鐵氧體磁芯1015的導磁係數μ為40。前述細節僅通過舉例闡述,前述的任何一個或所有值可能需要針對不同的應用進行修改(例如,舉例來說,對射頻產生器的頻率進行更改)。
我們發現,圖71A和71B中的分佈電感的特徵解決了磁芯在經受持續高射頻功率等級(例如5kW)後的破損問題。
圖75顯示了由芯體和圖71A與71B所示繞組形成的等效電路。除環繞芯體1015的主、副繞組170和7010外, 圖75還顯示了由電感耦合於芯體1015的電漿表現出的等效電感和電容負載。圖70-75所示為變壓器耦合電路。副繞組7010的目的是要為經過芯體的增強功率耦合提供環繞磁芯1015流動的高電流。副繞組7010通過射頻產生器的頻率共振達到這個目的。所以,在副繞組7010上出現經過磁芯1015的高電流和功率耦合,因此事實上芯體1015的加熱都出現在副繞組7010上。通過這樣分佈環繞芯體1015整個周圍的副繞組7010,這種加熱類似於環繞芯體分佈,避免了局部加熱繼而防止高射頻功率等級下芯體發生破碎。
圖71A和71B中的分佈式繞組特徵,能用來實現其它的電路拓撲結構,例如圖76中的自耦變壓器電路。在圖76的自耦變壓器電路中,環繞芯體1015的繞組7010被分佈(按上面參照圖70-74所述的方式)並具有一條通過阻抗匹配電路175與射頻產生器180連接的支線7610。分佈電容器7030提供共振(按上述方式)。如圖70所示,芯體7010纏繞在再進入管150上,所以功率電感耦合於該管150的內部。圖75和76中的電路拓撲結構僅僅是可以使用環繞磁芯1015的分佈式繞組的不同佈局的兩個例子。
在一個實施例中,阻抗匹配電路175a、175b使用了頻率調諧,其中每一個射頻產生器180a、180b的頻率按照使反射功率最小化和正向功率或輸出功率最大化的這樣一種方式被控制在反饋電路中。在這樣的實施例中,每一個產生器180a、180b的頻率調諧範圍是特定的,所以它們的頻率總是不同,典型地是0.2至2 MHz的大小差異。此外,它們的相位關係也是隨機的。這種頻率差異能夠改善穩定 性。例如,如果使用相同的頻率來激發兩個垂直相交的管150-1、150-2中的電漿,會出現不穩定性。例如,這樣的不穩定性能引起電漿流只流過四個端口155、160中的三個端口。這種不穩定性可能和導管中的環形電漿流的相位差有關係。一種促進電漿穩定性的因素是垂直相交的管150-1、150-2中的兩股電漿流之間的隔離。這種隔離主要通過兩股電漿流的電漿鞘區來完成。每一個再進入管150-1、150-2的D.C.裂縫或間隙152也會提高電漿穩定性。
儘管圖44所顯示的每個垂直相交的管的D.C.裂縫或間隙152在離室頂110較遠的上方,事實上,它們也可以非常接近或靠近室頂。在圖77的實施例中使用了這樣的一種安排,其中圖55A所示情況被改進,這樣尾部5520是電懸浮的,它的電壓隨著電漿電位的振盪而振盪。這解決了歸因於每一個端口155、160附近的“空心陰極(hollow cathode)”效應所産生的非均勻電漿分佈的問題。這種效應可以歸因於電子倍增空腔效應。藉由容許一個端口附近的所有傳導材料跟隨電漿電位的振盪,空心陰極效應可被減小或完全消除。這可以通過在再進入管尾部5520和室頂110的頂部或外部表面之間的接合點設置D.C.裂縫或間隙152'從而電隔離尾部5520和接地的反應室體來實現。(間隙152'可以另外加上或代替圖44中的間隙152。)間隙152'用絕緣環7710填補,圖77中的尾部5520有一個側翼7730,擱在絕緣環7710的上部。另外,在室頂110和尾部5520之間還有一個約0.3至3 mm寬的絕緣真空間隙7730。在一實施例中,導管150和尾部5520一體形成一個單獨部分。尾部5520最好由金屬形成,如此於該處可以形 成內部冷卻管。
圖44-77顯示了均勻性控制磁體在製程區上方的情況。圖78顯示磁極4440可以設置在製程區下方,或晶圓支承底座115下方。
實施例
蝕刻製程是在室壓為40 mT,晶圓底座上的射頻偏壓為13.56 MHz、4800W,施加在每個再進入管150上的射頻源功率為11.5 MHz和12.5 MHz、1800W的製程條件下,在氧化物膜晶圓上進行的。在連續的操作步驟中,電磁組4430産生的磁場大小設置如下:(a)0高斯(Gauss),(b)6高斯(Gauss)和(c)18高斯Gauss(此處,晶圓中心的軸向磁場部分要比更相關的徑向部分更容易測定出)。分別測定出被觀測的晶圓表面上的蝕刻速率為:(a)0高斯時,中心低大約2%的標準偏差;(b)6高斯時,中心略微快大約1.2%的標準偏差;(c)中心快大約1.4%的標準偏差。這些例子顯示了提供幾乎理想的補償(步驟b)和過度補償的功率(步驟c)的能力。
為了檢測有效壓力範圍,室壓增加到160 mT,電磁場按從(a)0高斯,到(b)28高斯,最後到(c)35高斯(此處,晶圓中心的軸向磁場部分要比更相關的徑向部分更容易測定出)的三個步驟增加,觀測到的蝕刻速率分別為,中心慢大約2.4%的標準偏差,中心略微快大約2.9%的標準偏差,中心快大約3.3%的標準偏差。顯然,從0到28高斯的步驟導致過分補償,所以,稍微小一點的磁場會比較理想,而整個過程顯示了電磁組4430輕鬆控制甚高室壓範圍 的能力。該檢測非常嚴格,因為在更高的室壓下,蝕刻速率分佈往往會有更嚴重的中心緩慢,而同時,高室壓的碰撞距離或平均自由路徑長度的減小使得特定磁場更難於對電漿電子或離子産生效應,這是因為如果相應的電漿電子或離子的拉莫爾半徑(取決於磁場和電子或離子質量的長度)超出電漿碰撞距離,那麼磁場可能根本沒有效應。因為碰撞距離隨著壓力增加而減小,所以必須成比例地增加磁場長度以減小拉莫爾半徑。前述例子闡述了産生足夠強的磁場以滿足小拉莫爾半徑(Larmour radius)的需要的電磁組能量。
另一套蝕刻製程是在室壓為35 mT,施加在電磁組4430上的電流按照從(a)0安培、(b)5安培、(c)6安培、(d)7安培、和(e)8安培的5個步驟增加,以及其它類似條件下,在用光阻形成圖案的氧化物晶圓上進行的。(這個檢測中,測定晶圓中心的軸向磁場部分,5安培的電流産生的磁場大約為6高斯。)在每個步驟中,測定晶圓中心和外圍上高深寬比接觸孔的蝕刻深度,來檢測中心-邊緣蝕刻速率均勻度的控制。測定出的中心-邊緣蝕刻速率的差異分別是(a)中心低13.9%、(b)中心低3.3%、(c)中心低0.3%、(d)中心高2.6%和(e)中心高16.3%。從前述可知,對於較佳的中心-邊緣均勻度,理想的電磁電流容易確定,這種情況下,大約是6安培。
在氧化物膜晶圓上進行了一套蝕刻製程來檢測圖44中的雙區氣體分佈板210的功效。第一步,通過兩區的氣流速度相等,第二步,內區的氣流速度是外區的4倍,第三步外區氣流速度是內區的4倍。每個步驟中,電磁組4430 上不施加電流,這樣測量結果將只反應雙區氣體分佈板210的效果。在第一步兩區的氣流速度相等時,蝕刻速率分佈是略微中心高大約2.3%的標準偏差。在內區的氣流速度是外區的4倍時,蝕刻速率分佈是中心快大約4%的標準偏差。在外區氣流速度是內區的4倍時,蝕刻速率分佈是中心慢大約3.4%的標準偏差。這表明,能利用氣體分佈板210的雙區差別氣流速度的特徵來對蝕刻速率分佈作一些修正。但是,因為進來的氣體沒有(或將)被離子化,所以氣流速度的控制僅直接影響中性粒子的分佈。另一方面,蝕刻速率直接受到電漿離子分佈的影響,而受中性粒子的影響沒那麼強烈,至少不是直接受影響。所以,通過雙區氣體分佈板對蝕刻速率分佈進行控制,雖然有一些效果,但是必然沒有像通過磁組4430的磁場限制來直接影響電漿電子和離子那樣有效。
對電磁組4430對再進入環形電漿流的依賴性進行了探究。首先在氧化物膜晶圓上進行一系列蝕刻製程,其中,對環形電漿源不施加功率,只對晶圓底座施加3kW的射頻偏壓功率。電磁線圈電流按4個步驟增加:(a)0安培、(b)4安培、(c)6安培和(d)10安培。在下述步驟中觀測到的蝕刻速率分佈為:(a)中心高2.87%的標準偏差;(b)中心高3.27%的標準偏差;(c)中心高2.93%的標準偏差和(d)中心高大約4%的標準偏差。所以,發現施加在電磁組4430的較高D.C.電流對均勻性只有小的改善。繼而,在除了施加在每個垂直相交的管150-1、150-2上的功率為1800kW外,其他條件都類似的情況下,進行一系列蝕刻製程。電磁線圈電流按6個步驟增加:(a)0安培、(b)2安培、(c)3 安培、(d)4安培、(e)5安培和(f)6安培。蝕刻速率分佈分別為:(a)中心低1.2%的標準偏差;(b)中心低1.56%的標準偏差;(c)中心高1.73%的標準偏差和(d)中心高2.2%的標準偏差;(e)中心高2.85%的標準偏差和(d)中心高4.25%的標準偏差。顯然,最均勻的分佈是在從中心低向中心高過渡的2和3安培之間的範圍。使用線圈電流變化很小的更小線圈電流産生電漿分佈的更大變化,所以,再進入環形電漿流的存在似乎增強了電磁組4430的磁場效應。當電漿源被激發時,這種增強可以因可能增加的偏壓功率而擴大。在沒有其存在的情況下,該電漿的傳導性減小,電漿鞘區變得更厚,施加在晶圓底座上的偏壓射頻功率必然受到限制。但環形電漿源被激發(例如施加在每一個垂直相交的管150-1、150-2上功率為1800kW),電漿具有更高的傳導性,電漿鞘區變薄,能夠施加的偏壓功率越高。如前所述,D.C.磁場的效應可能依賴D.C.磁場和電漿鞘區電場之間的交互作用,繼而依賴於施加在底座上的射頻偏壓功率。而且,由於前述假設的D.C.磁場和電漿鞘區電場之間的交互作用,再進入環形電漿流可能被吸引到中心電漿區,進一步增強該區域的電漿離子密度。
另一系列在氧化物膜晶圓上進行的蝕刻製程中,對圖55A中的端口-端口的間距S的效果進行了探究。在間距S分別為16.5英寸和20.5英寸的反應器中進行同樣的蝕刻製程。每個反應器中,在施加於每個垂直相交的管150-1、150-2的功率為1800W、施加於電磁組4300的電流為0的條件下,具有較小間距的反應器中的蝕刻速率比具有較大間距的反應器中的蝕刻速率大31%(即,6993:5332埃/分 鐘)。
圖55-56中的端口-端口的間距S的效果還可以利用另一系列在以光阻形成圖案的氧化物膜晶圓上進行的蝕刻製程來探究。在施加於電磁組4300的電流為3.7安培的情況下,使用較小源極(16.5英寸)間距S與使用較大源極(20.5英寸)間距S的蝕刻速率比值為10450:7858埃/分鐘。在具有較大間距(20.2英寸)S的反應器中,對增加功率的效果作了探究。在施加於每個垂直相交的管150-1、150-2的源功率為1800W,接著在2700 W的特定條件下,在該反應室中進行同樣的蝕刻製程。蝕刻速率成比例地發生了很小的增加,即從7858埃/分鐘增加到8520埃/分鐘。所以,端口-端口的間距S對電漿離子密度和蝕刻速率的影響效果不容易通過改變離子源功率來補償。這顯示出像圖65A、65B和66所示的情況的重要性,儘管端口-端口的間距S較短,但實際上卻延長了電漿流在被分離器5440分離後被允許對稱的距離。
極部4440已經被揭示為或者是永久磁鐵,或者是被線圈4450環繞的電磁芯。但是,該極部4440可以去除,只保留線圈4450作為空氣線圈電感器,産生和極部4440所産生的方向類似的磁場。空氣線圈電感器4450可以像這樣代替極部4440。所以,總之,要求産生必需的徑向磁場的限定為長柱形的部件可以是極部4440,或者是沒有極部的空氣線圈電感器,或者可以是兩者的結合體。限定為柱形的部件的直徑較窄,可適當限制徑向磁場的峰值。
電漿浸沒離子植入
參照圖79,與本發明的一個外觀一致的電漿浸沒離子植入反應器包括具有一個支承在環形側壁8020上的室頂的真空室8010。晶圓支承底座8025支承一個半導體(例如矽)晶圓或工件8030。真空室8035和限定在底座8025和側壁8020之間的泵吸環面相連接。蝶形閥8037調控進入泵8035入口的氣流並控制室壓。氣體供應源8045通過包括圖中顯示的注入口8048在內的氣體注入口系統向室8010供應含有摻雜的製程氣體。例如,如果晶圓8030是其一部分要被植入p型傳導率摻雜的晶矽片,那麼氣體供應源8045可以供應BF3 和/或B2 H6 氣體到室8010中,其中硼是摻雜類物種。通常含摻雜的氣體是包括摻雜的化合物,例如硼(在矽上的p型傳導率摻雜)或磷(在矽上的n型傳導率摻雜)和易揮發類物種例如氟和/氫。所以,氟和/或硼、磷的氫化物或者其他摻雜類物種例如砷、銻等,可以是摻雜氣體。在含有摻雜的氟化物和/氫化物氣體例如BF3 的電漿中,分佈有各種不同離子類物種,例如BF2 +, BF+, B+, F+, F-和其他物種(例如惰性添加物)。所有各類物種可以加速通過鞘區,並植入晶圓表面。在以非常高的能量與晶圓碰撞時,摻雜原子(例如硼或磷原子)典型地從易揮發類原子(例如氟或氫原子)中分離出來。儘管摻雜離子和易揮發類離子都加速沖向晶圓表面,但是一部分易揮發類原子往往會在離子植入製程之後的退火製程中,離開晶圓,留下摻雜原子被植入到晶圓中。
電漿是由室內8010的含摻雜的氣體,通過包括經由阻抗匹配電路8060和射頻電漿源功率產生器8055連接的室頂上方的線圈天線8050在內的電感射頻功率施加器而産 生。通過經由阻抗匹配電路8060和晶圓支承底座8025連接的射頻電漿偏壓功率產生器8065將射頻偏壓施加在晶圓8030上。第二射頻電漿源功率產生器8057通過阻抗匹配電路8062,可以獨立驅動徑向外部的線圈天線8052。
晶圓8030上的射頻偏壓使得來自電漿的離子加速穿過電漿鞘區,進入晶圓表面,於該處它們通常被射入晶圓晶體結構的間隙位置。離子能量、離子質量、離子流密度和總量可以足以使晶圓結構變形(或毀壞)。摻雜(例如硼)離子在晶圓表面和表面結構的聚集和動能決定了摻雜離子在晶圓表面下方的深度。這由施加在晶圓支承底座8025上的射頻偏壓控制。離子植入製程完成後,要對晶圓進行退火製程,以使得植入的摻雜原子進入晶圓晶體上的置換原子位置。如果在電漿浸沒植入製程之前,基板表面被預非晶化或者電漿浸沒植入製程中的離子能量、離子質量、離子流密度和總量足以使得晶圓的結構非晶化,那麼該基板表面可以不是晶體。在這樣的一種情況下,退火製程會使得非晶形(被毀壞)的層藉由植入摻雜物的結合和活化而再結晶。隨後的退火製程完成後,半導體植入區的傳導率由活化的摻雜物的結合深度和體積密度決定。例如,如果p型傳導率摻雜例如硼被植入之前已被摻入n型摻雜的矽晶體中,接著沿著新植入的p型傳導率區的邊界形成p-n結合,該p-n結合的深度為退火後p型摻雜的活化植入深度。結合深度由晶圓上的偏壓(和退火製程)決定,其中該偏壓由射頻電漿偏壓功率產生器8065控制。植入區的摻雜含量由植入過程中晶圓表面的摻雜離子流(“劑量”)和離子流持續時間決定。摻雜離子流由電感射頻功率施加 器8050發射出的射頻功率決定,其中電感射頻功率施加器8050受射頻電漿源功率產生器8055的控制。這種安排能使植入時間、植入區的傳導率和結合深度被獨立控制。在傳導率和結合深度滿足目標值時,通常選擇控制參數例如射頻電漿偏壓功率產生器8065的功率輸出來使植入時間最小化。對於離子能量的更直接控制,偏壓產生器可以把“電壓”而不是“功率”作為它的輸出控制變量。
電感射頻電漿源功率施加器8050的優點是,離子流(摻雜劑量速度)可以通過增加射頻源功率產生器8055的功率值來予以增加。當電感射頻電漿源功率被增加,從而增加離子流(摻雜劑量速度),而沒有顯著增加等離子電壓時,偏壓值被射頻源功率產生器控制在一個預先選定的大小(被選擇用於達到想要的植入深度)上。這種特徵使得因反應室的濺射或蝕刻引起的污染最小化。它還進一步減小反應室內因電漿濺射而隨時間推移發生磨損的耗材部分的消耗。因為電漿電位不一定隨著離子流增加,所以最小植入能量不受限制(增加),從而允許使用者選擇比其它可能的結合深度更淺的結合深度。相反,可以回顧一下,因為微波ECR電漿源的特點在於具有較高的最小電漿電位,所以會限制最小植入能量和限制最小結合深度。
晶圓上施加射頻偏壓功率(替代D.C.偏壓)的優點是,如果射頻偏壓頻率選擇合適的話,離子植入更有效(所以傳導率更高),如圖80A、80B和80C所示。圖80A顯示常規做法中在晶圓上施加的1毫秒D.C.脈衝,而圖80B顯示晶圓表面得到的離子能量。圖80A中的D.C.脈衝電壓處在目標偏壓附近,該目標偏壓下退火時離子在所想要的 結合深度位置成為置換離子。圖80B表示與圖80A中的脈衝相對應的離子能量,因晶圓表面的抗電容效應,而逐漸衰減的情況。結果,圖80A的1毫秒的D.C.脈衝中只有大約第一微秒(或更少)是真正有用的,因為只有脈衝的這1微秒部分産生的離子能量,能夠植入在所想要的結合深度位置成為置換(退火過程中)離子。
D.C.脈衝的初始周期(1毫秒)可歸因於RC時間。在D.C.脈衝的剩下部分的期間,離子不能獲得有效能量來到達所想要的結合深度或在退火時成為置換離子,並且不能穿透晶圓表面,導致聚集在阻擋進一步植入的沈積膜上。通過增加脈衝電壓不能解決這個問題,因為這會産生大量比所想要的結合深度植入更深的離子。所以,離子只在大約前10%的時間裡植入到所想要的結合深度。這增加了在所想要的結合深度達到目標植入密度的所需時間。得到的能量範圍還減小了結合的陡度。相反,在圖80C中的1 MHz射頻偏壓的1毫秒脈衝裡,每一個射頻周期有一個不超過圖80B中所謂的RC時間的射頻周期時間。因此,與脈衝D.C.偏壓對抗的抗電容效應通常被足夠頻率的射頻偏壓所避免。所以,離子在圖80C的1 MHz射頻偏壓的更大的百分比時間裡,被植入到所想要的結合深度。這減小了在所想要的結合深度達到目標植入密度的所需時間。因此,在晶圓上使用射頻偏壓,根據所選擇的射頻頻率,比使用D.C.脈衝電壓,産生更大的效率和生産率。
所選擇的射頻偏壓頻率要滿足以下標準:射頻偏壓頻率必須足夠高,使得穿過底座(陰極)絕緣層的電壓降可以忽略不計,對晶圓正面和背面的介電薄膜的敏感性減到 最小,並且對室壁面的條件或電漿副産品的沈積的敏感性減到最小。而且,該頻率必須足夠高,使得其周期在抗電容(RC)效應減少離子能量到目標能量以下超過2%之前,不會顯著超出初始周期(例如1毫秒),如上面直接所述。此外,射頻偏壓頻率必須足夠高,從而穿過絕緣電容,例如晶圓表面的膜、晶圓支承底座的絕緣層、室壁的膜或者室壁的沈積膜耦合。(偏壓射頻耦合於晶圓的優點是,這樣的耦合不依賴歐姆接觸,受存在晶圓和支承底座之間的表面條件的改變或變化的影響較小。)但是,射頻偏壓頻率應該足夠低,不會産生相當大的等離子鞘區振盪(這個任務留給電漿源功率施加器來完成)。更重要的是,射頻偏壓功率應該對離子來說足夠低,以回應晶圓表面上方電漿鞘區電場的振盪。現在參照圖81A-81D來闡述對最後這種需求的考慮。
圖81A顯示了晶圓表面的電漿離子飽和流和施加在晶圓上的D.C.偏壓的函數關係,在較高電壓區離子飽和流最大(斜向上)。圖81B顯示了圖80C中的射頻電壓的振盪。圖80A所示的不對稱離子飽和流引起,由圖80B中的射頻偏壓産生的離子能量分佈按照相同的方式向較高能量區斜進,如80C所示。離子能量分佈主要集中在圍繞對應晶圓上射頻偏壓的峰間(peak to peak)電壓的能量上。但是只要射頻偏壓頻率對離子來說足夠低,能跟隨電漿鞘區電場的振盪便可如此。這種頻率通常是大約100 kHz至3 MHz的低頻,但是依賴於鞘區厚度和離子的荷質比。鞘區厚度是鞘區邊緣的電漿電子密度和鞘區電壓的函數。參照圖81D,這種頻率從低頻(圖81D中F1標記)增加到中頻(圖 81D中F2標記),最後增加到高頻例如13 MHz(圖81D中F3標記),離子跟隨電漿鞘區電場振盪的能力被減小,使得能量分佈變窄。在圖81D中的高頻下,離子沒有跟隨電漿鞘區電場振盪,相反,獲得與射頻偏壓的平均電壓對應的能量,即大約峰間射頻偏壓的一半。
因此,當射頻偏壓頻率增加到高頻(用於恒定射頻偏壓)時,離子能量被減少一半。另外,在中頻下,我們發現電漿行為不穩定,因為它在低頻行為(在該行為中,離子具有與峰間射頻偏壓對應的能量)和高頻行為(在該行為中,離子具有與大約峰間射頻偏壓一半對應的能量)之間會偶爾發生改變。所以,通過將射頻偏壓頻率維持在對離子來說足夠低的頻率以跟隨電漿鞘區電場的振盪,需要滿足特定離子植入深度需求的峰間射頻偏壓,相對於中頻(F2)或高頻(F3)行為,就被減小到將近一半。這是一個意義重大的優點,因為這種所需的射頻偏壓的減小(例如減小到二分之一)極大減小了高壓造成晶圓支承底座彎放電的風險和毀壞晶圓上的薄膜結構的風險。這非常重要,因為在本說明書中後面談到的至少一個特定的電漿浸沒離子植入源中,如果電漿射頻偏壓是傳統的離子束植入器的加速電壓的2倍,那麼離子能量與通過傳統的離子束植入器獲得的離子能量相稱。所以,在高頻電漿射頻偏壓下,離子能量往往是低頻下獲得的能量的一半,對於特定的離子能量大小,所需的電漿射頻偏壓是傳統的離子束植入器的加速電壓的4倍。因此,在電漿浸沒離子植入反應器中,利用低頻射頻偏壓的優點來避免需要過高的射頻偏壓是非常重要的。
所以將射頻偏壓功率頻率限制在10 kHz和10 MHz的低頻率範圍內可以獲得較佳效果,將射頻偏壓頻率限制在50 kHz到5 MHz的窄範圍內可以獲得更佳效果,將射頻偏壓頻率限制在100 kHz到3 MHz的更窄範圍可以獲得更佳效果。我們發現最佳效果在大約2 MHz上下浮動5%。
射頻源功率產生器8055和射頻偏壓產生器8065都可以分別向電感功率施加器8050和晶圓底座8025施加連續射頻功率。但是,產生器8055和8065的兩個或兩個之一可以在由控制器8075控制的觸發模式下工作。如果有外部線圈天線8075的話,控制器8075也可以在觸發模式下控制產生器8057。現在闡述在一個實施例中不包括外部線圈天線8057的工作情況。每個產生器8055、8065産生的射頻訊號可以予以脈衝調製,以産生脈衝連續的連續波(CW)射頻功率,例如,具有0.5 kHz大小的重複頻率的1毫秒。射頻功率產生器8055、8065中的一個或者兩個可以在這種方式下工作。如果兩個都同時在這樣的觸發模式下工作,那麼它們可以在下面將要談到的推拉模式(push-pull)、同步模式、對稱模式或者不對稱模式下工作。
圖82A和82B顯示了推拉模式下的當時時域波形,這兩個圖中顯示了各射頻產生器8055和8065的射頻功率波形,其中兩個產生器8055、8065産生的射頻能量的脈衝在交替的時間窗期間發生。圖82A和82B分別顯示了產生器8055、8065的射頻功率波形,或反之亦然。
圖82C和82D顯示了同步模式下的當時時域波形,其中,兩個產生器8055和8065産生的射頻能量的脈衝同步。但是,它們可以不一定同相,特別是在兩個產生器8055 和8065產生不同的射頻頻率的時候。例如,射頻電漿源功率產生器8055可以有大約13 MHz的頻率,而射頻電漿偏壓功率產生器8065可以有大約2 MHz的頻率。圖82C和82D分別表示產生器8055和8065的射頻功率波形,或反之亦然。
在前述例中,兩個射頻產生器8055和8065的脈衝寬度和脈衝重複頻率可以至少幾乎相同。但是,如果不同的話,兩個產生器8055和8065的脈衝之間的時間關係必須予以選擇。例如,在圖82E和82F所示的當時時域波形中,產生器8055和8065之一産生圖82 F所示的較短的射頻脈衝,而另一個産生如圖82E所示的較長的射頻脈衝。該例中,兩個產生器8055和8065的脈衝對稱排列,其中,圖82F中的較短脈衝處於82E中的對應的較長脈衝的中間。圖82E和82F分別表示產生器8055和8065的射頻功率波形,或反之亦然。
在另一例中,圖82G和82H所示的當時時域波形中,較短脈衝(圖82H)不在對應的較長脈衝(圖82G)的中間,所以它們是不對稱排列的。具體地說,該例中,圖82H中的較短射頻脈衝與圖82G中的對應的長射頻脈衝的後面部分一致。另一種選擇是,如圖82H所示的虛線中,圖82H中的短射頻脈衝可以另外與圖82G中的對應的長射頻脈衝的前面部分一致。圖82G和82H分別表示產生器8055和8065的射頻功率波形,或反之亦然。
當電漿源功率(和離子流)增加時,圖79中的電感射頻源功率施加器8050往往顯示出,電漿中的含氟類物種離解的增加,從而引起植入製程中晶圓半導體膜的過度蝕 刻。而這樣的蝕刻是吾人所不樂見的。圖83A所示的電漿浸沒離子植入反應器,往往可以避免這種問題發生,該電漿浸沒離子植入反應器具有電容源功率施加器,其構成靠絕緣環8017與接地側壁8020電絕緣的傳導(金屬)或半導體室頂8015'的一部分。另一種選擇是,室頂可以是傳導或半導體金屬,並覆有絕緣、傳導或半導體層。射頻電漿源功率產生器8055通過阻抗匹配電路8060,以電容板方式驅動室頂8015'。與室頂8015'電容耦合的射頻功率産生的電漿鞘區經振盪産生電漿。為增加該電漿的産生,電漿射頻源功率產生器8055的頻率較高,例如,在甚高頻率(VHF)範圍或30 MHz以上。晶圓底座8025可以充當室頂8015'的對電極。室頂8015'可以充當施加於晶圓底座8025的射頻偏壓的對電極。另一種選擇是,室壁可以充當晶圓偏壓和室頂偏壓中的一個或兩個電壓的對電極。在一實施例中,含摻雜的氣體通過多個氣體注入口8048'並穿過室頂8015'被注入。
圖83A中的電容耦合電漿離子浸沒注入反應器,享有圖79中的電感耦合反應器的優點,因為這兩種類型的反應室都能對離子流(通過調節電漿源功率產生器8055的功率大小)和離子能量或植入深度(通過調節電漿偏壓功率產生器8065的功率大小)進行獨立調節。另外,當電漿源功率或離子流增加時,圖83A中的電容耦合電漿離子浸沒反應器顯示出,由摻雜氣體供應源8045供應的氣體中含氟類物種的離解的小量增加,和會另外導致過度蝕刻或沈積問題的反應副産物的小量增加。優點是,離子流可以更隨意的增加,而不會引起離子植入製程中不能接受的蝕刻沈積 大小。
電漿源功率產生器8055的更高頻的射頻功率控制電漿密度繼而控制晶圓表面的離子流,但不會極大影響鞘區電壓或離子能量。偏壓功率產生器8065的更低頻的射頻功率控制鞘區電壓繼而控制離子植入能量和(結合)深度,不會極大影響離子産生或離子流。等離子源功率產生器的頻率越高,加熱電漿鞘區的離子所消耗的源功率就越低,這樣就有更多的功率通過電漿鞘區的振盪或加熱大量電漿中的電子來産生電漿離子。射頻偏壓功率產生器8065的更低頻率低於10 MHz,而射頻電漿源功率產生器8055的更高頻率高於10MHz。較佳為,更低頻率低於5MHz,而更高頻率高於15MHz。低於3MHz的更低頻率和高於30 MHz或者甚至高於50 MHz的較高頻率可以獲得甚至更好的效果。一些情況下,源功率頻率可以高達160 MHz或者甚至200 MHz以上。源功率產生器8055的高頻和偏壓功率產生器8065的低頻之間的頻率間隔越大,兩個產生器8055、8065分別控制的電漿離子植入流和電漿離子植入能量就越多。
圖83B所示的變化中,射頻電漿源功率產生器8055是與晶圓底座連接,而不是與室頂8015'連接。這一特徵的優點是,室頂8015'的損耗(電漿濺射或蝕刻引起)速度低於圖83A中的反應器室頂,導致磨損較小,並且電漿中的金屬雜質較少。缺點是,兩個射頻產生器8055、8065彼此間的絕緣不如83A中的反應器,因為它們兩個都和同一個電極連接,所以對離子流和離子能量的控制不如83A中的反應器那樣獨立。
在任一個圖83A或83B中的反應器中,控制器8075能以如上參照圖82A-82H所述的方式工作,其中施加在室頂8015'和底座8025的各射頻功率波形是推拉模式(圖82A和82 B)、同步模式(圖82C和82 D)、對稱模式(圖82E和82 F)或者是不對稱模式(圖82G和82H)。
圖83A和83B顯示射頻源功率產生器8055能驅動室頂8015'(圖83A),側壁8020和/或晶圓支承底座8025與產生器8055射頻返回終端連接,或者,另一種選擇是,射頻源功率產生器8055能驅動晶圓支承底座8025,室頂8015'和/或側壁8020與產生器8055射頻返回終端連接。所以,射頻源功率產生器連接穿過晶圓支承底座8025和側壁8020或室頂8015'(或兩個)。和源功率產生器8055連接的極性可以顛倒,這樣產生器就驅動側壁8020和/或室頂8015',底座8025和產生器8055的射頻返回終端連接。
如上所述,圖79中的電漿浸沒離子植入電感耦合反應器具有顯著的優點,包括(a)容納大量離子流/高電漿離子密度的能力;(b)對離子能量的獨立控制;(c)低的最小離子能量(電漿電位)。圖83A中的等離子浸沒離子植入電容耦合反應器比圖79中的電感耦合反應器具有另外的優點,即當離子流增加時,對製程氣體和反應副産物的離解的可控制能力增強。所以,這兩種類型的反應器具有顯著的優點,但都不包括所有的優點。
圖84所示的電漿浸沒離子植入反應器具有前述的所有優點,包括低的最小離子能量和低的製程氣體離解度。該圖84中,圖79或83A的電感或電容耦合電漿源被圖1-78所顯示的那一類環形電漿源所代替。在圖84的基本 結構中,環形電漿源包括在室頂8015上方的與圖1中的導管150對應的再進入中空管8150。圖84中的導管8150具有一個密封環繞於室頂8015上第一開口8155的開口端8150a,和另一相對的密封環繞於室頂8015上第二開口8165的開口端8150b。這兩個室頂上的開口或端口8155、8160處於晶圓支承底座8025相對側邊的上方。雖然圖84中顯示開口8155、8160在室頂上,但是它們可以另外如圖12所示,處於反應室的基板或基底上,或者如圖26所示,處於反應室的側壁上,所以該導管8150可以通過室的上方或下方。來自於射頻產生器8055的射頻電漿源功率通過任意的阻抗匹配電路8060和射頻電漿源功率施加器8110,耦合於再進入管。圖1-78所示的用於再進入管的不同類型的任意一種源功率施加器,都可以施加於圖84中的電漿浸沒離子植入反應器。圖84所示的實施例中,射頻電漿源功率施加器8110和圖13所示的近似,其中,呈圓環面形的滲透磁芯8115環繞導管8150的環形部分。射頻產生器8055通過任意的阻抗匹配電路和繞在磁芯8115上的傳導繞組8120連接。穿過繞組8120可以連接一個任意的調諧電容器8122。射頻產生器8055可以是調頻的,以維持阻抗匹配,所以阻抗匹配電路8060不是必需的。
反應室包括晶圓支承底座8025和室頂8015之間的製程區8140。氣體供應源8045通過室頂8015上的氣體注入口8048向反應室8140提供摻雜氣體。在與源功率施加器8110連接的射頻源功率的作用下,電漿循環(振盪)通過再進入管8150和製程區8140。和圖13所示的反應器一樣,再進入管8150由傳導材料形成,有一個填塞了絕緣體 8154的間隙或環形裂縫8152。當替換晶圓8030的半導體晶體結構時,由氣體供應源8045供應的摻雜氣體含有供體(N型)或受體(P型)摻雜。例如,如果晶圓是矽晶體,那麼N型摻雜可以是砷或磷,P型摻雜可以是硼。由氣體供應源8045供應的摻雜氣體是摻雜和至少部分揮發類物種例如氟的化合物。例如,如果P型傳導區由離子植入形成,那麼摻雜氣體可以是硼和氟的化合物,如BF3 ,或者摻雜氣體可以是氫化物,如B2 H6 。摻磷可以藉由使用氟化物如PF3 或PF5 或者氫化物例如PH3 來完成。摻砷可以藉由使用氟化物例如AsF5 或氫化物例如AsH3 來完成。
射頻偏壓功率產生器提供射頻偏壓,按前面參照圖81D的敘述來選擇射頻偏壓頻率。通過限制射頻偏壓功率頻率在10 kHz和10 MHz的低頻範圍可以獲得優質效果。限制射頻偏壓功率頻率在50 kHz至5 MHz的更窄範圍內,可獲得更優質的效果。限制射頻偏壓功率頻率在100 kHz至3MHz的甚至更窄的範圍內,可獲得最佳效果。我們發現在大約2 MHz上下浮動5%的頻率下可獲得最佳效果。
圖84所示的反應器中,射頻源功率產生器8055和射頻偏壓功率產生器8065可以分別向電感功率施加器8110和晶圓底座8025施加連續射頻功率。但是,產生器8055、8065中的一個或兩個可以在由控制器8075控制的觸發模式下工作。每個產生器8055、8065産生的射頻訊號可以進行脈衝調製以産生脈衝連續的連續波,例如,具有0.5 kHz大小的重複頻率的1毫秒。射頻功率產生器8055、8065中的一個或者兩個可以在這種方式下工作。如果兩個都同 時在這樣的觸發模式下工作,那麼它們可以在下面將要針對圖84中的反應器談到的推拉模式、同步模式、對稱模式或者不對稱模式下工作。
圖82A和82B顯示了推拉模式下的當時時域波形,這兩個圖中顯示了各射頻產生器8055和8065的射頻功率波形,其中兩個產生器8055、8065産生的射頻能量的脈衝在交替的時間窗期間發生。圖82A和82B分別顯示了產生器8055、8065的射頻功率波形,或反之亦然。
圖82C和82D顯示了同步模式下的當時時域波形,其中,兩個產生器8055和8065産生的射頻能量的脈衝同步。但是,它們可以不一定同相,特別是在兩個產生器8055和8065産生不同的射頻頻率的時候。例如,射頻電漿源功率產生器8055可以有大約13 MHz的頻率,而射頻電漿偏壓功率產生器8065可以有大約2 MHz的頻率。圖82C和82D分別表示產生器8055和8065的射頻功率波形,或反之亦然。
在前述例中,兩個射頻產生器8055和8065的脈衝寬度和脈衝重複頻率可以至少幾乎相同。但是,如果不同的話,兩個產生器8055和8065的脈衝之間的時間關係必須予以選擇。例如,在圖82E和82F所示的當時時域波形中,產生器8055和8065之一産生圖82 F所示的較短的射頻脈衝,而另一個産生如圖82E所示的較長的射頻脈衝。該例中,兩個產生器8055和8065的脈衝對稱排列,其中,圖82F中的較短脈衝處於82E中的對應的較長脈衝的中間。圖82E和82F分別表示產生器8055和8065的射頻功率波形,或反之亦然。
在另一例中,圖82G和82H所示的當時時域波形中,較短脈衝(圖82H)不在對應的較長脈衝(圖82G)的中間,所以它們是不對稱排列的。明確一點的是,該例中,圖82H中的較短射頻脈衝與圖82G中的對應的長射頻脈衝的後面部分一致。另一種選擇是,如圖82H所示的虛線中,圖82H中的短射頻脈衝可以另外與圖82G中的對應的長射頻脈衝的前面部分一致。圖82G和82H分別表示產生器8055和8065的射頻功率波形,或反之亦然。
圖84的環形電漿浸沒離子植入反應器能在脈衝D.C.偏壓而非射頻偏壓下工作。這種情況下,偏壓功率產生器8065將是D.C.源而不是射頻源。所以,在前述82A至82H所示的不同工作模式下,脈衝射頻偏壓可以換成相同脈衝寬度的脈衝D.C.偏壓,只有源功率產生器8055産生射頻功率脈衝。
圖85顯示了對圖84中的電漿浸沒離子植入反應器的改進情況,其中,具有和第一再進入管相交的第二再進入管8151,與圖44中的反應器近似。電漿功率從第二射頻電漿源功率產生器8056經由第二任意阻抗匹配電路8061到第二源功率施加器8111,最後耦合於第二導管8151,其中,該第二源功率施加器包括第二滲透磁芯8116和由第二射頻源功率產生器8056驅動的第二芯體繞組8121。來自於氣體供應源8045的製程氣體可以通過氣體分佈板(如圖44中的氣體分佈板210)或與室頂8015成一體的噴頭注入反應室。但是,圖85中的電漿浸沒離子植入反應器通過在室頂或側壁8020或別的位置上,例如反應室基板,安裝少量的和摻雜氣體供應源而非噴頭連接的製程氣體注射器 8048而使得其結構被大大簡化。另外,室頂8015和晶圓底座8025之間的間隙可以較大(例如2或6英寸),氣體分佈板被去除,以利於室頂8015上的分離的氣體注射器或散佈器8048,或者側壁8020上的氣體注射器或散佈器8049,因為沒有必要在晶圓表面附近産生電漿。氣體注射器或散佈器8049可以用一個環8049連在側壁8020上。通常需要的最大植入深度和離子能量越大,需要的室頂和晶圓之間的間隙越大。例如,在10千伏(kV)的峰間射頻偏壓下,對産生穿過寬範圍氣體物種的最好的電漿均勻性和電漿電子密度,4英寸的間隙要優於2英寸的間隙。按照常規理解,術語“散佈器”是指一類能從其中發射出廣角度的氣流分佈的氣體分佈裝置。
圖86是室頂8015內表面的俯視圖,顯示了氣體注入口8048的排列,其中在室頂8015的中心有一個中心口8048-1,在外徑上有四個均勻間隔開的徑向外部口8048-2至8048-5。圖87顯示摻雜氣體供應源8045可以作為氣體分佈板使用。圖87中的氣體分佈板或供應源8045具有分離的氣體儲藏器8210-1至8210-11,其中裝有不同的含摻雜的氣體,包括硼的氟化物、硼的氫化物、磷的氟化物和磷的氫化物。另外,一些氣體儲藏器裝有用於共同植入(氫和氦)、材料增強(氮)、表面鈍化或共同植入(矽、鍺或碳的氟化物)的其他氣體。此外,中心口8048-1可以和氧氣的儲藏器連接,用於光阻移除和/或反應室清潔。控制板8220包括控制氣體從各儲藏器8210流向氣體注入口的控制閥8222。儘管氣體歧管8230可以用來分佈外部氣體注入口8048-2至8048-5當中的所選擇的氣體,但是氣體較 佳係在注入口處或附近混合。另一種選擇是,使用圖85中的噴嘴8049或散佈器,製程氣體可以從側壁8020的一個或多個位置注入。圖85顯示氣體注射器8049圍繞反應室側壁8020設置,其向內放射狀注入氣體。氣體可以平行於室頂和/或晶圓注入,或者注入時,一些成分朝向室頂和/或晶圓。對於一些應用,利用每個充氣空間有自己的噴嘴排列的多個單個的氣體充氣空間,是有利的。這可以允許利用除真空外不會結合的化學作用,或者可以允許有一些氣體區域用於中性離子均勻性調整。為這個目的,再次參照圖85,和第一套的側壁注射器8049c連接的第一環體8049a充當第一充氣空間,而和第二套分離的側壁注射器8049d連接的第二環體8049b充當第二空氣空間。這兩個環體或充氣空間8049a、8049b由圖87中氣體板的分離的各套閥8222來提供。
圖88顯示了對圖85中的電漿浸沒離子植入反應器的改進,其中,中央的電磁組8430安裝在室頂8015的中心上方。像圖44中的電磁組4430一樣,圖88中的電磁組8430控制電漿離子密度均勻度,並包括由可磁化材料例如鐵或鋼形成的窄長柱形極部8440和纏繞該極部8440的絕緣傳導線圈8450。磁流控制器8442向線圈8450提供電流。控制器8442控制通過線圈8450的電流,使得通過晶圓表面的電漿離子密度(離子流)的均勻度達到最佳。
圖89A和89B分別是加入徑向外部電磁組8460的進一步改進後的側視圖和俯視圖。外部磁組8460為圓環形,位於室頂8015的圓周邊緣附近的環形外部區域,靠近導管8150、8151的一對端口150、160。參照圖90A的剖視圖, 外部電磁組8460包括含多個和電流控制器8442連接的單一導體繞組的線圈8462。為了在製程區8140內部聚集外部電磁組8460的磁場,有一個環繞線圈8462頂部和側面,不包括底部的覆蓋上方的磁罩8464。該磁罩8464允許線圈8462的磁場向下延伸到室頂下方進入製程區8140。通過獨立控制內外部電磁組8430、8460上的電流,使得晶圓表面的離子密度和徑向離子流分佈的均勻度達到最佳。
為了避免在兩個導管8150、8151的端口150、160附近形成甚高電漿離子濃度,磁性滲透材料(例如鐵或鋼)的獨立板8466設置在靠近各端口150、160的外部磁組8460的下方。每個板8466的周長範圍大約等於每個獨立端口150、160的寬度。圖90A、90B和90C是沿圖89B中90-90線的剖面圖。板8466和磁罩8464的底邊之間的距離可以予以調整以控制和每個獨立端口150、160附近製程區的一部分耦合的磁場量。圖90A中,板8466和磁罩8464的底邊接觸,所以對應端口(150、160)附近的磁場幾乎完全限制在由磁罩8464和板8466限定的包圍體內。圖90B中,板8466略微離開磁罩8464的底邊,在中間産生小間隙,該間隙允許少量磁場進入對應端口(150、160)附近的製程區8140。圖90C中,板8466和罩9464之間的間隙較大,該間隙允許較大磁場進入對應端口(150、160)附近的製程區。
圖91顯示射頻電漿偏壓功率產生器8065可以和晶圓支承底座8025連接。電感器8510和可變電容器8520並聯在串聯電容器8530的一側和地面之間,串聯電容器8530的另一側和電感器8510連接。偏壓功率產生器8065的輸 出和電感器8510的支線8560連接。選擇支線8560的位置和可變電容器8520的電容以提供偏壓功率產生器8065和晶圓底座8065的電漿負載之間的阻抗匹配。可變電容器8520可以由系統控制器8525控制以使匹配達到最佳。這種情況下,包括並聯的電感器和電容器8510、8520的電路充當阻抗匹配電路。為了跟隨製程中的電漿負載電阻的變化,可以使用射頻功率產生器8065的頻率調諧,儘管這可能沒有必要。支線8560的位置可以手動選擇,或者由系統控制器8525選擇,以使匹配達到最佳。另一種選擇是,電容器(圖中未示)可以連接在支線位置和地面之間或者連接在射頻偏壓產生器和支線點之間,作為可供選擇的匹配線路拓撲結構。這種可選擇的電容器可以由系統控制器8525控制以使匹配達到最佳。
選擇偏壓大小的一個問題是,只能經由典型地需要高功率的高偏壓大小來達到巨大的離子能量。高功率是促成離子流(離子密度或劑量率)的因素,引起太高的劑量率將難以控制植入區的傳導率。一種控制高功率下的劑量率的方式是,使射頻偏壓功率脈衝化。但是,控制重複脈衝的脈衝速度和脈衝寬度來獲得所需的劑量率和傳導率並不容易。一部分問題是,只有在偏壓充分上升(從脈衝或射頻脈衝開始)到與所需結合深度和離子能量對應的臨界電壓之後,才能獲得在所需結合深度的離子植入。這個問題的解決辦法是避免偏壓功率的重複脈衝,另外使用足夠持續時間的單脈衝,來實現在所需結合深度的離子植入和植入區的傳導率,如圖92中的時域波形所示。可以使用定時器來保證射頻脈衝或脈衝持續所需的時間(T定時器)。但 是,該定時器必須從鞘區電壓達到在所需深度開始發生離子植入的臨界電壓(V臨界電壓)時開始計時。所以,圖92表示鞘區電壓在幾個周期後,從起始的偏壓功率射頻脈衝(T開啟)上升到V臨界電壓。在那個點上,定時器開始計時,到T定時器期滿時,即T關閉,終止射頻脈衝。所以,問題是如何確定鞘區電壓達到V臨界電壓的時間,即開始T定時器的時間。
另一個問題是如何確定通過鞘區産生V臨界電壓的射頻功率產生器8065的必需的功率大小。
圖93顯示的電路,測定出産生所需鞘區電壓的偏壓產生器功率大小,並測定出目標鞘區電壓達到射頻脈衝定時器開啟的時間。在下面的敘述中,與所需結合深度對應的目標偏壓已得到確定。另外,植入的臨界電壓也已確定,並且臨界電壓可以和目標偏壓同義。最後,在目標偏壓下施加射頻偏壓功率的持續時間即可確定。射頻偏壓功率產生器8065由定時器8670控制,該定時器從射頻脈衝起始之後的某個時間開始計時,在預定的持續時間結束後終止計時。臨界比較器8672對由峰測器8674測出的晶圓底座8025上的峰間電壓和所需的臨界電壓8676進行比較。只有當定時器8670收到光輻射探測器8678發出的標誌電漿在反應室內被點燃的肯定訊號後,才會開啟。如果該光輻射探測器8678發出肯定訊號,那麼比較器8672一測定出峰間電壓已達到所需開始值,定時器8670就開始計時。當定時器8670終止計時(預定持續時間結束之後),就關閉了射頻功率產生器的輸出,從而終止了射頻偏壓功率的電流脈衝。定時器8670和臨界比較器8672構成定時器控制 回路8680。
偏壓功率產生器8065的功率大小由電壓控制回路8682控制。製程控制器8684(或者製程設計器)確定所需的或“目標”峰間偏壓。這可以和臨界電壓8676同義。減法器8686計算出誤差值作為由檢測器8674測定出的實際峰偏壓和目標偏壓之間的差值。比例積分調節器8688將該誤差值乘以常數k,並且對該誤差值求積分。結果為對偏壓功率產生器8065的功率大小的估計校正值,這會使測定出的偏壓更接近於目標偏壓。這個估計值和電流功率相加,得到估計的功率大小控制,接著施加於偏壓功率產生器8065的功率設定輸入。這個估計值只有當電漿被點燃後(即射頻脈衝期間)才有效。對於射頻脈衝之間的時間,控制射頻功率大小以和使目標峰間偏壓與估計的偏壓功率大小相關聯的查找表8690保持一致。該查找表收到來自於製程控制器8684的目標偏壓,輸出估計的偏壓大小作為回應。一對開關8694、8696通過電漿點燃光輻射探測器以互補方式被啟動。所以,開關8694接收傳感器8678的輸出,而開關8696接收傳感器8678的反相輸出。這樣在射頻脈衝期間,當電漿在反應室中被點燃,比例積分調節器8688的輸出經由開關8694施加於偏壓產生器8065的功率設置輸入。射頻脈衝之間,或者反應室中電漿沒有被點燃,查找表8690的輸出經由開關8696施加於偏壓功率產生器8065的功率設置輸入。查找表8690的輸出可以考慮作為總估計值,用作每個射頻脈衝開始時,射頻偏壓功率大小的起始值,而比例積分調節器的輸出是建立在實際測量基礎上的更為精確的估計值,用作校正射頻脈衝期間偏壓功 率大小。
圖89A中的電漿浸沒離子植入反應器中的一個問題是,大多數離子植入製程的進行必須對室壓精細控制。這需要室壓相對控制閥8073自其關閉狀態起始到一定轉速進行漸進的變化。另一方面,包括反應室清潔在內的一些製程需要非常高的氣流速率(例如清潔氣體的速率)和伴隨的由泵8035控制的高撤離速率。這要求真空控制閥8037具有大區域。
問題是,具有如此大區域的真空控制閥無法提供從其關閉位置進行特定旋轉後的壓力漸進變化,該特定旋轉對於離子植入過程中室壓的精細控制非常必要。事實上,在有大面積開口區域與用閥瓣的情況下,當閥瓣從關閉位置開始旋轉時,室壓發生急速變化,所以將壓力細微控制在非常低的壓力範圍內,這個範圍內閥瓣必須幾乎關閉是非常困難的。通過圖94、95和96中的真空控制閥可以解決這個問題。該控制閥包括平面殼體9410,殼體上有一環形開口9412。圓盤形的旋轉閥瓣9420由安在殼體9410上的鉸鏈支承在環形開口9412內。在其關閉位置,閥瓣9420和平面殼體9410共平面。為了防止電漿通過閥洩漏,旋轉閥瓣9420和殼體9410之間的間隙G很窄,而閥瓣9420和殼體9410的厚度T比間隙G大得多。例如,厚度T和間隙G的比值大約10:1。這種特徵提供了無摩擦操作的優點。為了提供甚低壓範圍的室壓漸進控制(即閥瓣9420幾乎在關閉位置時),在限定於開口9412邊緣的殼體9410內表面9440上提供了圓錐形孔9430。一些孔9430和另一些孔9430相比,具有不同的軸向位置(沿開口9412的軸)。
在其關閉位置,閥瓣9420事實上不允許氣體洩漏,因為孔9430沒有暴露在外面。當閥瓣9420開始從其關閉位置(即閥瓣9420和殼體9410共平面的位置)旋轉時,至少一些開口9430的小部分會開始顯露出來,所以允許小量氣體流過閥。當閥瓣9420繼續旋轉,孔9430將有更多部分顯露出來。另外,它開始顯露出其他一些由於不同孔9430的不同軸向位置而在旋轉的早期階段沒有顯露的孔9430,所以氣體從與閥瓣9420的旋轉成比例的更多孔9430流過。這樣閥瓣9420從完全關閉(共平面)的位置發生的旋轉引起氣流持續但是相對漸進地通過孔9430,直到閥瓣9420的底部邊緣9420a到達殼體9410的頂面9410a。在這個點上,所有的孔9430都完全顯露出來,所以通過孔9430的氣流達到最大,不再增加。這樣當閥瓣9420從其完全關閉的位置旋轉到閥瓣的底部邊緣9420a和殼體頂面9410a形成一條直線的那個點時,便可實現氣流的持續漸進增加(所以很容易實現具有很高精確度的控制)。在閥瓣的旋轉範圍內,實現了小量的整個室壓的細微漸進調節。該9420的進一步旋轉産生閥瓣9420的外圍和大環形開口9412外圍之間的環形間隙,當閥瓣9420繼續旋轉時,通過該間隙的氣流量增加。
在開口內表面9440上的多個孔9430是錐形的半圓孔,其直徑朝殼體頂面9410a方向增加。這樣該錐形半圓孔9430限定為半圓錐形。但是,也可以使用其它合適的形狀,例如半圓柱狀。但是,半圓錐形的一個優點是,當旋轉進行時,氣流隨閥瓣旋轉的增速可以提高,所以在閥瓣底邊9420a通過殼體頂面9410a的過渡點之後,氣流速度 以相當平穩的方式繼續增加。
根據所需的結合深度,施加在晶圓支承底座8025的射頻偏壓,對於淺結合可以較小(例如500伏),而對於深結合可以較大(例如5000伏)。一些應用中可能需要10,000以上的射頻偏壓。如此高的電壓可能引起晶圓支承底座8025內的電荷放電。該放電使反應器內的製程條件變形。為了使晶圓支承底座8025能夠經受高達例如10,000的偏壓而不會發生放電,晶圓支承底座8025內的空間填滿具有高崩潰電壓的絕緣填充材料,例如由C-Lec塑料製品公司所生産的産品Rexolite® 。如圖97所示,晶圓支承底座8025包括接地鋁基板9710、鋁靜電吸盤9720和筒形側壁9730。絕緣填充材料9735充滿側壁9730和鋁靜電吸盤9720之間的空間。絕緣填充材料9737充滿鋁靜電吸盤9720和基板9710之間的空間。負載來自射頻產生器8065(圖97中未顯示)的射頻偏壓的共軸射頻導體9739終止在窄筒形傳導中心插頭9740內,該插頭緊緊插入鋁靜電吸盤9720的匹配傳導插座9742內。晶圓升舉銷9744(三個當中的一個)延伸穿過底座8025。
升舉銷9744通過絕緣填充材料的環繞包裹層9746緊緊固定在靜電吸盤9720內。可容置升舉銷9744的導向裝置9750的空間9748整個處於基板9710之內,使得空間9748內放電的風險達到最小。參照圖98,將基板9710和鋁靜電吸盤9720固定在一起的螺栓9754(一些當中的一個),被其暴露部分周圍的絕緣層9756、9758完全封裝在內,從而去除螺栓9754周圍的任何空間。已經發現前述特徵能夠使晶圓支承底座承受10,000伏以上的射頻偏壓而 不會發生放電。
圖99顯示包括如圖79、83A、83B、84、85、88、89A或93中的電漿浸沒離子植入反應器9910的離子植入系統。産生含氫原子團或含氧氣體(例如O2 )的反應室清潔原子團或氣體(例如像NF3 的含氟氣體或含氟原子團和/或其他清潔氣體例如像H2 或氫化物的含氫氣體)獨立源9920和植入反應器9910連接,在反應室清潔操作中使用。圖99中的系統還包括後植入退火反應室9930和離子束植入器9940,另外,還包括光學測量室9950。此外,該系統可以包括光阻熱解室(photoresist pyrolization chamber)9952,先後用於植入後和退火前進行的光阻遮罩的移除。另一種選擇是,這可以在使用帶氧氣的射頻電漿源功率與可選擇的偏壓功率的電漿浸沒離子植入反應器9910中來實現,和/或通過使用帶氧氣的獨立自我清潔源來實現。
圖99的系統還包括一個用於進行晶圓清潔的濕清潔室9956。濕清潔室9956使用公知的例如HF(氟化氫)的清潔物種。濕清潔室9956可以對晶圓在植入前或植入後進行清潔。用濕清潔室9956進行植入前清潔可以清除在製程操作過程之間聚集在晶圓上的薄層氧化物。用濕清潔室9956進行植入後清潔可以替代光阻清除室從晶圓清除光阻。圖99的系統中還可以包括第二台(第三,第四或更多)如在圖79、83A、83B、84、85、88、89A或93中所述類型的電漿浸沒離子植入反應器9958。在一個例子中,第一台PIII反應器9910可以被設置成離子植入第一種物種,第二台PIII反應器9958可以被設置成植入第二種物種,因此一台單獨的PIII反應器不需要被設置成在每一個晶圓上植 入兩種物種。而且,對於對立傳導類型的半導體(例如硼和磷),第一和第二種物種可能是摻雜質,在這種情況下,第二台PIII反應器9958可以替代束植入工具9940。或者,除了P型摻雜質(硼),也可以植入兩種N型摻雜質(磷和砷),例如其中硼植入在第一台PIII反應器9910中進行,砷植入在離子束工具9940中進行,磷植入在第二台PIII反應器9958中進行。在另一個例子中,兩台(或者更多)PIII反應器可以設置成植入相同的物種以提高系統的生産能力。
一台晶圓轉移機械臂9945在電漿離子植入反應器9910、退火室9930、離子束植入器9940、光阻熱解室9952、光測量室9950、濕清潔室9956和第二PIII反應器9958之間轉移晶圓。如果圖99的全部系統是在一台單獨的設備或框架上,機械臂9945是設備的一部分並固定在同一框架上。然而,如果圖99的系統的一些組成部分在一個工廠的單獨地方的單獨設備上,那麼機械臂9945由在每一台設備或框架裡的單獨的機械臂和在工廠裡的不同設備間運輸晶圓工廠接口,以公知的方式組成。所以,圖99的系統的一些或全部的組成部分可以在一台單獨的設備上並有它自己的晶圓機械臂9945。亦可選擇的是,圖99的系統的一些或全部的組成部分可以在各自的設備上,在這種情況下晶圓機械臂9945包括工廠接口。
製程控制器8075可以接受來自光學測量室9950的前一個植入晶圓的測量結果,並在電漿植入反應器中為後來的晶圓調整植入製程。製程控制器8075可以使用建立的數據擷取技術對製程進行校正和控制。由於包括了粒子束植 入器9940,系統便可執行製造半導體所需要的離子植入的全部步驟,包括通過電漿植入反應器9910植入輕元素(例如硼或磷)和離子束植入器9940植入重元素(例如砷)。圖99的系統可以簡化。例如,第一種簡化只由室清潔基源9920,PIII反應器9910和製程控制器8075組成。第二種簡化包括前述第一種簡化的元素,再加上光學測量設備9950。第三種簡化包括前述第二種簡化的元素,再加上離子束植入器9940和/或第二PIII反應器9958。第四種簡化包括前述第三種簡化的元素,再加上退火室9930。
環形源的離子植入性能
圖85的電漿浸沒離子植入反應器(PIII)體現了迄今為止在單獨的反應器中沒有發現的優點。特別是圖85的PIII反應器具有最低的離子植入能(因為它具有低的電漿電位),低污染性(因為再流通的電漿一般無需與室表面相合來提供接地回路),對不需要的蝕刻的良好控制(因為它顯示低氟離解率)和對離子植入流的良好控制(因為它對源功率顯示了幾乎線性的電漿電子密度反應)。
圖100顯示了對離子植入流的良好控制的好處,其中電子密度顯示為圖85的環形源PIII反應器和圖79所顯示的類型的電感耦合PIII反應器的源功率大小的函數。電子密度是電漿離子密度的指示器,因此也是離子植入流或對晶圓的植入劑量的指示器。圖79的PIII反應器的電感耦合源對施加的源功率具有高的非線性電子密度反應,在臨界功率大小處,PICP,電子密度突然升高,在其之下斜率(反應)可忽略,在其之上斜率(反應)是如此陡,以至 於電子密度(因此也包括離子植入流或劑量)幾乎不可能被控制在任何精細的程度內。相反,圖85的環形源PIII反應器對臨界功率大小PTH之上的源功率值具有大體線性和漸進的電子密度反應,因此離子植入流(劑量)甚至在很高的源功率值處也可以容易地被精確控制。應該注意到圖85的環形源PIII反應器的電漿源功率水平是與各自的再進入導管8150,8151耦合的兩個不同的源功率產生器8055,8056的函數。源功率的頻率可以是大約13.56MHz,儘管兩個源功率產生器8055,8056每一個的頻率都各自偏離這個頻率+100 kHz和-100 kHz,因此由源8110和8111建立的兩個環形電漿流路徑通過相互失諧200kHz而相互去耦合。然而,它們的功率大體相同。操作頻率不限於此處所述的情況,兩個射頻源功率產生器8055,8056可以選擇另外的射頻和頻率偏差。
圖85的PIII反應器低氟離解率優點在阻止當使用含氟的摻雜氣體,例如BF3 時所出現的不需要的蝕刻時是很重要的。問題是如果BF3 電漿副産品離解成單一氟化合物,包括游離氟,蝕刻速率會增加到失控的程度。這一問題在圖85的PIII反應器中通過限制甚至是在高功率等級和高電漿密度時的氟的離解率得到解決。這一優點顯示在圖101中,其中游離氟的密度(氟離解率的指示器),為了對照顯示為圖85的PIII反應器和圖79的電感耦合反應器的源功率的函數。圖79的電感耦合反應器顯示在一個特定的功率大小PDIS之上時游離氟的密度會突然上升,離解率也會以很高的變化速度上升,因此難以控制。相比之下,圖85的PIII反應器在臨界源功率PTH之上大體顯示線 性,游離氟密度的上升幾乎可以忽略(非常緩慢)。因此,在圖85的環形源PIII反應器中在用含氟的摻雜氣體離子植入時很少有不需要的蝕刻發生。如果晶圓的溫度保持在低溫,例如100℃以下,更佳的溫度是60℃以下,最佳的溫度是20℃以下,蝕刻還會進一步最小化。為這了達到一目的,晶圓支承底座8025可以是用熱控制冷卻裝置8025a和/或控制半導體晶圓和固定在支承底座8025所支持的晶圓上表面的工件的溫度的加熱裝置8025b來保持和釋放晶圓靜電的靜電吸盤。一些小的殘留蝕刻(例如通過圖85的環形源PIII反應器實現)是可以接受的,實際上可以阻止在離子植入過程中在晶圓上沈積不需要的膜。在離子植入過程中,一些電漿副産品可以會作為膜沈積在晶圓上。當植入製程是在低離子能量(低偏壓)的情況,特別是摻雜氣體是由摻雜質的氫化物(例如硼或磷的氫化物)組成的情況下進行時更加明顯。為了進一步減少因摻雜氫化物(例如B2 H6 , PH3 )而出現的不需要的沈積,製程一方面是向摻雜氣體中加入氫和/或氦以消除在晶圓表面的沈積。然而,就像圖85的環形源PIII反應器展示的那樣,所需要的蝕刻速率相比這一不需要的沈積是很慢的。
低最低離子植入能量的優點是提高了圖85的PIII反應器所能達到的結合深度的範圍(藉由減小這一範圍的低限)。這一優點顯示在圖102的曲線中,其中電漿電位為了比較而顯示為圖85的環形PIII反應器和圖83A的電容耦合PIII反應器的電漿源功率的函數。由於電漿電場在晶圓上缺少任何偏壓,電漿電位就是晶圓表面的離子電壓,因此也是離子能沈積的最小能量的指示器。圖102顯示當圖 83A的電容耦合PIII反應器的源功率上升時電漿電位可以無限上升,因此在高電漿密度或高離子植入流時,在此反應器中的最低植入能量大大增加(植入能量/深度的範圍減小了)。相反,在臨界功率PTH之上,當源功率上升時圖85的環形PIII反應器的電漿電位會逐漸(幾乎覺察不到地)上升,因此甚至在高電漿源功率或高離子密度(高離子植入流)時電漿電位也很低。因為甚至在高離子流等級時最低能量依然很低,所以圖85的PIII反應器的電漿離子能量(離子植入深度)的範圍要大的多。
圖83A的電容耦合PIII反應器的電漿電位係藉由增加源功率的頻率而減少。然而,當結合深度和相應的離子能量減少時這變得更困難。例如,為了達到低於500eV(對應0.5kV的硼植入能量)的電漿電位,源功率頻率需要升高至完全進入甚高頻範圍,並可能在甚高頻之上。相反,圖85的環形源PIII反應器的源功率頻率可以在提供低電漿電位的同時能夠保持在高頻範圍(例如13MHz)。
圖85的環形源PIII反應器超過圖83A的電容耦合PIII反應器的更大優點是環形源PIII反應器具有更薄的電漿層殼,其中可以成比例地減少離子非彈性碰撞的出現而使離子植入能量的分佈不均。在薄的鞘區裡幾乎沒有碰撞。相反,圖83A的電容耦合PIII反應器通過高頻或甚高頻射頻源在鞘區産生電漿離子,這會産生更厚的鞘區。這一更厚的鞘區産生多得多的碰撞,使離子能量的分佈産生明顯的不均。因此離子植入的結點輪廓麼不會那麼陡峭。這一問題在較低離子能量(淺植入結點)時會更為明顯,此乃因更厚鞘區裡的碰撞産生的能量不均占總離子能量的 部分較大所致。圖85的環形源PIII反應器因此對離子植入能量的控制更精確,能夠産生更具陡度的植入結點,特別是對於更先進(尺寸更小)技術所需要的更淺的結點。
圖85的環形源PIII反應器相比圖83A的電容耦合PIII反應器的一個有關的優點是可以在低的多的室壓下操作。圖83A的電容耦合PIII反應器需要更厚的鞘區以在便在鞘區中産生電漿離子,這反過來又需要更高的室壓(例如10-100mT)。圖85的環形源PIII反應器不需要在鞘區附近用偏壓功率産生電漿,所以在很多應用操作中鞘區較佳為薄(幾乎無碰撞)的,因此室壓可以很低(例如1-3mT)。這使得環形源PIII反應器具有更寬的離子植入製程窗的優點。然而,要討論的關於摻雜一個例如多晶矽閘極的具有頂平面和垂直側壁的三維結構,鞘區中植入離子的散射速度使離子不但能植入多晶矽閘極的頂平面還可以植入其側壁。這樣的製程可以稱為保形性離子植入。保形性離子植入具有使摻雜的閘極更具有各向同性和可以減少載流子在閘極-薄氧化物界面的損耗的優點,將會在下文講到。因此,為了使摻雜離子一部分從完全垂直的軌道産生離散,以便離散的部分植入多晶矽閘極側壁,需要某些鞘區厚度。(相反,在離子束植入器中,這樣的離散不是一個技術特徵,以便植入只發生在閘極的頂面。)電漿鞘區有限厚度(因此也是有限碰撞橫截面)的另一個優點是所有的離子從完全垂直的軌道産生輕微的離散(例如僅僅偏差幾度),在某些情況下正如所希望那樣可以避免沿著晶圓晶體的軸産生沈積,否則將會産生溝槽或者使植入過深或使結點截面不夠突然。同樣,離子的離散會置摻雜物於多晶 矽閘極的下面。通過控制多晶矽閘極的下面和源極-汲極延伸區域的重疊部分的摻雜物,對優化互補性氧化金屬半導體(CMOS)元件的性能很有用,在說明書後文中將會有更詳細的說明。
圖85的環形源PIII反應器所顯示的低污染性主要是由於電漿不與室表面相互作用的傾向,在一般平行室表面的環形路徑中震動和循環,而不是面對室表面。特別是跟隨著電漿流的一對環形路徑平行於圖85的各再進入導管8150,8151的表面,平行於室頂8015的內表面和晶圓支承座8025。相反,電漿源功率在圖83A的電容耦合PIII反應器中産生的電場直接指向室頂和室的側壁。
圖85的環形源PIII反應器裡,直接指向室表面的唯一有意義的電場是通過作用於晶圓支承座8025的偏壓産生的,但是這一電場並不明顯産生圖85的實施例那樣的電漿。偏壓可以是D.C.偏壓(D.C.脈衝),在圖85的實施例中的偏壓是射頻電壓。射頻偏壓的頻率可以足夠低,所以在晶圓表面的電漿鞘區不明顯參與産生電漿。從而,圖85的環形源PIII反應器中的電漿生産只産生大體與室內表面平行的電漿流,因而更不可能與室表面相互作用並産生污染。
通過在進行離子植入製程之前先在所有的室表面沈積一層鈍化層可以進一步減少離子植入製程的金屬污染。鈍化層可以是含矽層,例如二氧化矽、氮化矽、矽、碳化矽、氫化矽、氟化矽、硼或磷或砷摻雜矽,硼或磷或砷摻雜碳化矽,硼或磷或砷摻雜氧化矽。作為選擇,鈍化層可以是氟碳化合物或烴或氫氟碳化合物膜。鍺化合物也可用於鈍 化層。作為選擇,鈍化層可以是含有摻雜物的層,例如硼、磷、砷、銻這些摻雜物是通過分解摻雜物前驅氣體的化合物例如BF3 、B2 H6 、PF3 、PF5 、PH3 、AsF3 、AsH3 形成的。使用與後來的電漿浸沒植入製程步驟所使用的氣體相近似的源氣體或源氣體混合物形成鈍化層是有利的。(這可以減少由後來的電漿浸沒植入製程步驟帶來的對鈍化層的所不需要的蝕刻。)作為選擇,將特定氣體的氟化物和氫化物結合起來對使得氟和/氫在鈍化層的存在,例如BF3 +B2 H6 、PH3 +PF3 、AsF3 +AsH3 、SiF4 +SiH4 或GeF4 +GeH4 減少到最少是有利的。
圖85的環形源PIII反應器的射頻偏壓頻率要足夠低以不影響電漿源功率施加器8110,8111的電漿生産,其足夠低以允許電漿鞘區中的離子跟隨鞘區的振動,並因此獲得最高可與射頻偏壓功率作用於鞘區的全峰間電壓相等價的動能,這一電壓取決於壓力和鞘區厚度。這減少了産生特定離子能量或植入深度所需要的射頻偏壓功率大小。另一方面,射頻偏壓頻率要足夠高,以避免穿過晶圓支承座8025,室內壁和晶圓本身上的介電層的電壓的顯著降低。這對非常淺的連結離子植入特別重要,其中射頻偏壓相對地較小,例如對100埃的連結合深度度室大約150伏。穿過鞘區時射頻電壓在150伏的總電壓中降低50伏將是不可接受的,因為這是總鞘區電壓的三分之一。射頻偏壓頻率要足夠高以減小穿過介電層時的電容性電抗,以把穿過這一層時的電壓降落限制在低於總射頻偏壓的10%的水平。頻率足夠高以滿足這一後面的要求,足夠低使離子跟隨鞘區的振動,這一範圍是在100 kHz到10 MHz,更佳的 範圍是500 kHz到5 MHz,最佳是2 MHz。減小穿過晶圓支承座的電容性電壓降落的好處是鞘區電壓可以可以從施加於支承座的電壓那裡更精確地估測出來。這一電容性電壓降落可以是穿過晶圓前和後,晶圓支承座頂端的介電層,和(在有靜電吸盤的情況下)夾盤頂端的介電層的電壓降落。
通過圖85的環形源PIII反應器産生的離子植入結果比那些用傳統的離子束植入器在漂移操作模式得到的結果好,後者比PIII反應器慢的多。查閱圖13,曲線A和a表示為摻雜物(硼)在晶圓晶體中的體積濃度,作為相同能量0.5 keV下硼的深度的函數。(下文將會提到,為了達到與束植入器相同的離子能量,PIII反應器的偏壓必須是離子束植入器加速電壓的兩倍。)儘管PIII反應器(曲線A)比離子束植入器快四倍,植入曲線幾乎相同,具有相同的結點的陡度,大約是3nm(結點深度的變化)/decade(摻雜物體積濃度)和結點深度(大約100埃)。曲線B和b比較了PIII反應器的(B)和傳統的離子束植入器(b)在相同能量2 keV下硼的植入結果,顯示在兩種情況下結合的陡度和結合深度(大約300埃)相同。曲線C和c比較了PIII反應器的(C)和傳統的離子束植入器(c)在相同能量3.5 keV下硼的植入結果,顯示在兩種情況下結合深度(大約500埃)相同。
圖103比較了PIII反應器和傳統的在漂移操作模式下離子束植入器(其中束電壓對應所期望的連結合深度)的性能。漂移模式很慢,因為在如此低的束能量下束流很低。這可以通過使用高得多的束電壓,接著在其對晶圓産生影 響之前將能量減至正常值來說明。這一減速製程是不完全的,因此留下一條能量“污染”的尾巴(tail)(圖104的A曲線),其可以通過快速的加熱退火而減少最後得到具有更大陡度的更好的植入曲線(圖104的B)。然而,應用局部融化或接近融化的溫度持續很短時間的動力表面退火製程,可以得到具有更大活性的摻雜物濃度。動力表面退火製程並不減少能量污染的尾巴,例如圖105的曲線C的能量污染的尾巴。相反,圖85的環形源PIII反應器不需要減速製程,因為偏壓對應所期望的植入深度,因此沒有能量污染的尾巴(圖105的曲線B)。因此,PIII反應器可以使用動力表面退火製程形成很突然的極淺的結點截面,而在減速模式操作的傳統離子束植入器則不能。動力表面退火製程由通過一條或幾條雷射束掃描晶圓表面,加熱晶圓表面的區域至接近其融化溫度(例如50℃到100℃)並持續很短的時間(例如幾奈秒到幾十毫秒)組成。
圖106顯示通過動力表面退火製程能得到多大濃度的摻雜物。圖106的A曲線以歐姆每平方顯示晶圓的電阻率作為使用離子束植入器和在1050℃的晶圓的快速熱退火的連結合深度度的函數。摻雜物的濃度達到10E20每立方釐米。圖106的B曲線以歐姆每平方顯示晶圓的電阻率作為使用圖85的環形源PIII反應器和植入後在1300℃的動力表面退火製程的連結合深度度的函數。動力表面退火後,摻雜物的濃度達到5×1020 或快速熱退火達到濃度的五倍。圖107顯示在動力表面退火過程中植入的摻雜物的輪廓變化有多大。圖107的A曲線是退火前摻雜物分佈,而107的B曲線是退火後摻雜物分佈。動力表面退火製程使 摻雜物的擴散小於10埃,而它不反向影響連結的陡度,其小於3.5nm/decade。動力表面退火製程最小化摻雜物的擴散傾向有利於形成極淺的結點。為了避免源極-汲極漏電需要(在更高速的元件裡源極-汲極通道的長度減小了)更淺的連結。另一方面,更淺的連結需要高得多的活性摻雜物濃度(避免增加阻抗),這可以通過動力表面退火實現。如在本說明書其它部分討論的,藉由離子(例如矽或鍺離子)轟擊晶圓可以在晶圓的半導體晶體中産生晶格缺陷的晶圓非晶化步驟,連結合深度度可以減小。我們藉由植入和退火得到了具有高摻雜物濃度具有相應低阻抗(500歐姆每平方),極淺結合深度(185埃)和很陡峭的陡度(少於4nm/decade)的連結。在某些情況下,非晶形和離子轟擊的深度可以延伸至摻雜物植入連結合深度度以下。例如,在圖85的PIII反應器中使用SiF4氣體和10 kV峰間偏壓的非晶形化,形成大約150埃深的非晶形層;摻雜物(硼)離子減速穿過1000伏峰間鞘區電壓的植入深度只有大約100埃。
圖108顯示環形源PIII反應器(左手縱坐標)的偏壓和離子束植入器(右手縱坐標)的束電壓為連結合深度度的函數。事實上,如果PIII反應器的偏壓是束電壓的兩倍,PIII反應器和離子束植入器産生同樣的結果。
實施例
PIII反應器的一個主要應用是在半導體晶體中形成PN結。圖109和110所示為製造P-通道金屬氧化物半導體場效應晶體管(MOSFET)沈積摻雜質的不同階段。先 說圖109,半導體(例如矽)晶圓的一個區域9960可以摻雜N-型傳導率摻雜質,例如砷或磷,圖109中區域9960標有n表記是表示其傳導類型。一層很薄二氧化矽層9962沈積在晶圓表面,包括n-型區域9960。多晶矽閘極9964由在PIII反應器中摻雜硼的毯覆式多晶矽層在薄氧化物層9962上形成。在形成閘極9964後在PIII反應器中植入p-型摻雜質以形成源極和汲極的延伸9972和9973。介電材料例如二氧化矽和/氮化矽的間隔層9966沿著閘極9964的兩個垂直的對面9964a,9964b形成。使用圖85的PIII反應器和由例如BF3或B2H6組成的製程氣體,硼植入全部n-型區域9960上面。間隔層遮蔽了其下面來自硼的區域,因此如圖110所示P-型導體的源極和汲極接觸區域9968,9969在閘極9964的任一面上形成。這一步驟在有含硼物種,射頻偏壓能量的範圍從2到10 kVpp(由圖85的射頻偏壓功率產生器8065控制)的情況下進行。根據圖108的例子,圖5的PIII反應器中作用於晶圓支承座8025的射頻偏壓功率是所期望的硼能量的兩倍。植入在有足夠時間和離子流和離子密度(由圖85的射頻源功率産生器8055、8056控制)的進行,硼的表面濃度超過5×1015 個原子每平方釐米。通過遮蔽源極和汲極接觸區域9968,9969(例如,通過在上面沈積一層光阻)和進行進一步(補充)的硼植入步驟,硼在閘極9964的濃度上升到期望的水平1x1016 個原子每平方釐米。源極和汲極接觸區域9968,9969上的摻雜物濃度沒有達到高值(就像閘極9964上的)是因為高摻雜物濃度與在每一個接觸區域9968,9969上形成金屬矽化物(在後面的步驟中)不相容。然而,閘極9964 上必須達到這一高摻雜物濃度以減少在閘極9964和薄二氧化矽層9962之間的界面附近的閘極9964的載流子損耗。這種在閘極中的載流子損耗會減慢晶體管的開關速度。閘極的摻雜截面必須很陡,以便在二氧化矽層9962附近的閘極9964上得到高濃度摻雜物,而不會把摻雜物植入下面的薄氧化物層9962或薄氧化物層9962下面的源極-汲極通道。為進一步提高閘極的性能和元件的速度,可以採取的另一個措施是通過在薄二氧化矽層9962上植入氮使得(藉由退火)在層9962中氮原子取代氧原子,以提高薄二氧化矽層9962的介電常數,這將在本說明書後文中描述。進一步提高閘極的性能的措施是保形性植入,其中通過在晶圓的表面之上的電漿鞘區中的碰撞而偏離它們的垂直軌道的摻雜物離子可以植入閘極9964的垂直側壁。這會進一步提高薄與氧化物層9962的界面附近的閘極9964的摻雜物濃度,並在閘極中得到更一致和更具各向同性的摻雜物分佈。還可以進一步提高植入砷的N-通道元件的閘極的性能的措施是在使用PIII反應器的補充植入步驟中植入磷。砷比磷輕,會更容易地分佈在半導體晶體中,在源極接觸區域産生較小陡度的結點截面。
源極和汲極接觸區域9968,9969的離子植入深度可以在400到800埃的範圍內。如果閘極9964比這個範圍還薄,那麼閘極9964必須在單獨的植入步驟中進行植入以産生較小的植入深度,避免將任何摻雜物植入閘極9964下的薄氧化物層9962。為了避免在臨近薄氧化物層9962的閘極9964的區域的損耗,閘極的植入必須盡可能延伸至閘極/氧化物界面而不進入薄氧化物層9962。因此閘極的植入 截面必須具有最可能高的陡度(例如3nm/decade或更少)和更大的劑量(也就是1x1016 個原子/平方釐米)。
參閱圖110,源極和汲極延伸9972、9973在沈積和形成圖109的間隔層之前就已經形成。通過在整個9960區域進行更淺和更輕的硼植入形成延伸層。其特點是源極和汲極延伸的連結合深度度只有大約100到300埃,植入劑量小於5×1015 個原子/平方釐米。因此這一植入步驟對閘極9964的植入截面或源極和汲極接觸區域9968、9969的影響很小,因此在對源極和汲極延伸9972、9973植入時不需要遮蔽這些區域。然而,如果遮蔽是期望的,必須用光阻進行。源極和汲極延伸在相當於硼能量0.5千伏,需要圖85中作用於晶圓支承座8025的1.0 kVpp的射頻偏壓的條件下植入。
圖109和110所示的相同結構是在製造N-通道MOSFET的過程中形成的。然而,9960區域最初摻雜P-型導體例如硼,因此是P-型導體區域。對閘極9964和源極和汲極接觸區域9968,9969的植入(圖109所示)是在粒子束植入器中(而不是PIII反應器)使用P-型導體摻雜物例如砷進行的。此外,將閘極9964的摻雜劑濃度提高至1x1016 個原子/平方釐米的補充植入是在PIII反應器中使用含磷的製程氣體植入磷(而不是砷)。這一後植入步驟首選磷是因為它比砷的擴散更均一,因此提高了N通道元件中的閘極9964的N-型摻雜曲線的質量。植入砷的步驟(同時植入N-通道源極和汲極接觸區域9968,9969和N-通道閘極9964)的粒子束電壓在15-30 kV之間,並施加足夠的時間使摻雜物的表面濃度超過5×1015 個原子/立方釐 米。對閘極的植入磷的補充植入是在粒子束電壓在2-5 kV之間,時間足夠使在N-通道閘極裡摻雜物的表面濃度達到1×1016 個原子/立方釐米。
包括磷和硼的植入步驟在PIII反應器中進行比在離子束植入器中進行更有利,這是因為這些輕元素的離子能量如此低以至於離子束植入器中的離子流很低,植入時間很長(例如每個晶圓半個小時到一個小時)。在PIII反應器裡,在13.56 MHz(如前述兩個環形電漿流之間偏差200 kHz)時源功率可達到800W,每個晶圓的植入只需要5至40秒。
圖109和110描述的離子植入步驟序列可以修改,因為輕淺源和圖110中的汲極延伸植入步驟可以在形成間隔層9966和隨後的對接觸區域9968,9969和閘極9964的重植入之前或之後進行。當延伸植入在間隔層9966形成之後進行時,在延伸植入進行前必須移除間隔層9966。
圖111所示為製造互補MOSFETS (CMOS FETs)製程的一個例子。在第一個步驟(9980區塊)中,CMOS元件的P-井和N-井區域是在單獨的步驟中植入的。繼而,在整個晶圓上形成毯覆式的薄閘極氧化物層和上面的毯覆式多晶矽閘極層(圖111的9981區塊)。遮蔽P-井區域,暴露N-井區域(區塊9982)。位於N-井區域的部分多晶矽閘極層接著會在PIII反應器中進行硼植入(區塊9983)。P-通道閘極(圖109中的9964)會接著進行光微影的限定和蝕刻,以暴露部分矽晶圓(區塊9984)。圖109的源極和汲極延伸9972,9973與閘極9964排成一行,接著在PIII反應器中通過硼離子植入形成(區塊9985)。接 著進行所謂的“高角度(halo)”植入步驟在每一個P-通道閘極9964的邊緣下植入N-型摻雜物(區塊9986)。這是通過使用相對晶圓表面的垂直方向傾斜30度的離子束植入砷並旋轉晶圓完成的。
亦可選擇的是,這一步驟可以通過在PIII反應器中植入磷來完成,使用有助於大的鞘區厚度促進在鞘區中使硼離子從垂直軌道偏轉的碰撞的室壓和偏壓。繼而,間隔層9986在汲極延伸9972,9973的上方形成(區塊9987),硼以更高的能量植入以形成深的源極接觸區域9969(區塊9988),導致圖110的結構。執行相反的步驟9982,遮蔽N-井區域(也就是說P-通道元件),暴露P-井區域(區塊9992)。隨後的9993至9998步驟對應已經描述的9983至9988步驟執行,除了是在P-井區域而不是在N-井區域進行,摻雜物是砷而不是硼,使用束線離子植入器而不是PIII反應器。對於區塊9996的N-通道元件“高角度”植入(對應上述區塊9986的P-通道元件高角度植入),摻雜物是P-型摻雜物例如硼。在步驟9993至9998的N-通道元件植入的情況下,還需要執行進一步的植入步驟,也就是本說明書討論過的補充植入步驟(區塊9999)在多晶矽閘極中植入的劑量。在區塊9999的補充植入步驟中,磷是N-型摻雜質,使用PIII反應器而不是離子束植入器(儘管離子束植入器也可以使用)。
如上文提到的,整個製程可以翻轉使閘極9964和源極、汲極接觸區域9968、9969在源極、汲極延伸9972,9973之前進行植入。
在所有的離子植入完成以後,晶圓要經過一步退火製 程,例如用快速熱退火(RTP)的瞬間退火和/或本說明書早先討論的動力學表面退火(DSA)。這樣的退火製程使大多位於晶格空隙位置的植入摻雜離子移動到原子位置,也就是說取代矽原子最初佔據的位置。可以應用多步退火步驟形成p型金屬氧化物半導體(pmos)和n型金屬氧化物半導體(nmos)元件,這些步驟可以活化和擴散的觀點出發,適當插入製程流程。
前述包括輕元素(例如硼和磷)的離子植入製程可以用PIII反應器以先前描述的模式進行。例如,選擇偏壓頻率以最大化離子能量而同時提供穿越介電層的低電阻耦合。如何完成在本說明書的前文中有描述。
上述離子植入製程可以藉由其它製程增強。特別是,為了防止出現溝槽,為了提高退火中更參加取代的植入離子的比例,半導體晶圓晶體可以經過通過産生晶體缺陷使晶體部分非晶形化的離子轟擊製程。使用的離子應當適合晶圓材料,可以在PIII反應器中由一種或幾種下列氣體産生的電漿形成:氟化矽、氫化矽、氟化鍺、氫化鍺、氙、氬或氟化碳(也就是四氟化碳,八氟環丁烷等)或碳氫化合物(也就是甲烷,乙炔等)或碳氫/氟化合物(也就是四氟乙烷,二氟乙烯等)氣體。PIII反應器的一個優點是其植入製程沒有質量選擇性(不像離子束植入器)。因此在離子植入一種摻雜質例如硼,任何其它元素也可以同時倍植入,不管PIII反應器中的離子質量。因此,不像粒子束植入器,PIII反應器可以在植入摻雜質的同時進行非晶形化製程。這可以用BF3氣體(提供摻雜離子)混合SiF4氣體(提供非晶形化轟擊離子物種)實現。這一同時發生的 離子植入製程被稱作共植入製程。這一非晶形化製程也可以在摻雜製程之後進行。除了非晶形化,同時植入的摻雜和非摻雜原子例如氟,鍺,碳或其它元素注定要改變矽晶圓的化學性質。化學性質的改變可以有助於提高摻雜物活性和減少摻雜物分散。
能在PIII反應器中進行的另一個製程是表面增強製程,其中為了在晶體中替代其它元素而植入某種離子。這種表面增強製程的例子是氮取代。在這一製程中,用氮原子替換二氧化矽膜中相當高比例的氧原子,薄二氧化矽膜9962的介電常數得到了提高(為了提高元件的速度)。這是在PIII反應器中,通過從含氮的氣體例如氨産生電漿和把氮原子植入二氧化矽膜9962完成的。這一步驟可以在任何時間進行,包括植入摻雜質過程中,之前和之後。如果氮取代製程至少部分地與與摻雜離子植入步驟同時進行,那麼氮取代製程是共植入製程。由於PIII反應器的離子植入製程是非質量選擇性的,共植入製程可以用任何合適的物種進行,其原子量無需與植入的摻雜質的原子量相同或相關。因而,例如摻雜質硼和表面增強物種氮,具有完全不同的原子量,然而它們可以同時在PIII反應器中植入。具有代表性的是氮取代可以在沒有摻雜原子植入的情況下進行。
另涉及離子植入的製程是表面鈍化。在這一製程中,反應室的內表面,包括側壁和室頂,在引入産品晶圓之前用含矽的鈍化材料(例如二氧化矽或氮化矽或氫化矽)塗覆。鈍化層阻止電漿濺蝕或與電漿反應器內的金屬表面發生作用。鈍化層的沈積是通過在反應器內點燃從含矽氣體 例如矽烷與氧氣的混合物中産生的電漿實現的。這一鈍化步驟與圖85的低污染環形源PIII反應器相結合,在離子植入過程中産生極低金屬污染的矽晶圓,其污染比以離子束植入器獲得的為代表的傳統産品低100倍。
在離子植入製程完成的時候,鈍化層用合適的蝕刻氣體例如NF3清除,這種蝕刻氣體可以與合適的離子轟擊氣體源例如氬,氧或氫組合。在這一清潔步驟中,室表面可以倍加熱至60℃或更高以增強清潔製程。在下一個離子植入步驟之前沈積新的鈍化層。
亦可選擇的是,在植入序列的晶圓之前可以沈積一層新的鈍化層,在序列製程之後,可以用清潔氣體清除鈍化層和其它沈積。
圖112是顯示前述離子植入相關製程與圖111的摻雜植入製程的組合的不同選擇的流程圖。第一步是清潔反應室,清除污染物或先前沈積的鈍化層(圖112的區塊9001)。其次,在引入要處理的晶圓之前在室的內表面沈積一層例如二氧化矽鈍化層(區塊9002)。再次,晶圓被引入PIII反應器,可能要經過清潔或蝕刻製程去除自從晶圓最後被處理的短暫時間間隔內在暴露的半導體表面聚集的薄氧化層(區塊9003)。例如通過用矽離子來離子轟擊晶圓暴露的表面以進行植入前晶圓的非晶形化製程(區塊9004)。通過植入一種物種比如把氮植入二氧化矽膜來進行植入前表面的增強製程(區塊9005)。接著進行摻雜沈積製程(區塊9006)。這一步驟是植入硼或磷的步驟中的單獨步驟,顯示在圖111的大製程流程圖中。在區塊9006的摻雜植入製程中,除了摻雜離子之外的其它離子可以在 共植入製程(區塊9007)中同時被植入。這樣的共植入製程(區塊9007)可以是非晶形化製程,防止電漿副産品在晶圓表面聚集,增強摻雜物活性,減少摻雜物分散的輕蝕刻製程或表面增強製程。在摻雜離子植入製程(9006)和任何共植入製程(9007)完成以後,可以進行各種後植入製程。這些後植入製程可以包括表面增強製程(區塊9008)。所有的植入步驟一完成(包括區塊9008的步驟),在移除晶圓上的區塊9009的在先的晶圓清潔步驟的光阻遮罩層後,可以進行植入退火製程。這一退火製程可以是動力學表面退火其中一束雷射(或幾束雷射)掃描過晶圓表面並局部加熱表面至接近融化溫度(大約1300℃)或融化溫度,每一處局部區域加熱極其短的時間(例如幾奈秒至幾十微秒)。在區塊9112的退火步驟之後進行其它的後植入製程,包括晶圓清潔製程(區塊9009)以去除在離子植入製程中電漿副産品沈積的層,在晶圓上沈積一層臨時鈍化塗層以穩定晶圓表面(區塊9010)和室清潔製程(區塊9011),在晶圓從PIII反應器的反應室移走後,從室內表面移除先前沈積的鈍化層。
低溫CVD製程
低溫化學氣相沈積製程使用例如圖17A所示類型的環形源反應器,其中點燃和維持電漿的最低電漿源功率極低(例如100W)。因此,電漿離子密度足夠低使晶圓的電漿加熱最小化,因此允許晶圓在電漿CVD製程中保持在很低的溫度(例如100℃以下)。同時,電漿離子密度與晶圓偏壓相結合足夠高以提供足夠的電漿離子能量使CVD沈積 化學反應成為可能(連結電漿離子物種和工件表面)。這消除了任何加熱工件以提供化學反應所需要的能量的要求。因而,在整個電漿CVD製程中晶圓可以保持很低的溫度(例如100℃以下)。
另外,室壓被減至適度的水平(例如大約15 mTorr),這足夠低以避免極高的CVD層沈積速度否則需要高溫(例如400℃)來避免有缺陷的(例如薄而易剝落的)CVD層。而且,低室壓避免過多的離子再結合,否則會使電漿離子密度降至不用加熱工件就可維持CVD化學反應的必需的電漿離子密度之下。在製程區域保持適度的電漿離子密度避免了任何加熱晶圓的需要,因此高質量的CVD膜可以在很低的溫度(低於100℃)沈積,不像PECVD反應器。電漿密度不是很高和電漿源功率不需要很高的事實,可以防止所不期望的對晶圓的電漿加熱(因此其溫度可以保持在100℃之下)不像HDPCVD反應器。
CVD反應能在環形源反應器中在很低的源功率水平進行的事實,如果需要,意味著一個源功率能從最低水平到最高水平(例如1000W)變化的,而晶圓的電漿加熱在相對低的室壓下仍舊最小的大窗口。這一窗口足夠大使CVD沈積層的保形性在非保形性(0.1保形率)和保形性(>0.5保形率)之間變化。同時,CVD沈積層的應力水平可以通過在對應沈積層的拉應力的低水平(例如500W)和對應沈積層的壓應力的高水平(例如3kW)之間的應用於晶圓的電漿偏壓功率的變化而變化。結果,每一層電漿CVD沈積層的保形性和應力通過各自調整源和功率水平可以獨立調整,對不同的層或者是保形性的或非保形性的,具有拉 應力或者壓應力。非保形性膜用於填充深槽和産生光阻上的可移動層。保形性膜用於蝕刻阻止層和鈍化層。具有壓應力的層提高臨近P-通道MOSFETs或下面的載流子遷移率。而具有拉應力的層提高臨近N-通道MOSFETs或下面的載流子遷移率。
圖17A的環形源電漿反應器的低的最小電漿源功率和當源功率增加時反應器提供的高度可控的電漿離子密度是從環形源電漿反應器的獨特的反應器結構得處的。電漿源功率作用於室外的區域(遠離晶圓),作用於再進入的外部導管,通過這一導管環形射頻電漿流進行循環,因此晶圓遠離電漿離子的産生區域。這一特徵使相比HDPCVD電漿反應器,在晶圓表面的電漿離子的密度高度可控,不會隨著電漿源功率過分增加。而且,射頻源功率施加器在外部在進入導管裡對製程氣體的高效耦合使點燃電漿的最小電漿源功率比傳統反應器(例如HDPCVD反應器)小的多。
低溫CVD製程解決了為(例如)65奈米的元件提供電漿CVD製程的問題,即元件溫度無法長時間超過100-200℃而不會破壞元件結構。它還允許在光阻層上進行電漿沈積而不會破壞或摧毀下面的光阻。這可能開發下面描述的全新的製程,其特別適合奈米尺寸的設計規則,能在不影響元件上的光阻遮罩情況下進行。
後CVD離子植入製程可以在與用於進行低溫CVD製程相同的環形源反應器中進行。後CVD離子植入製程包括的製程有:增強非晶形或多晶矽CVD沈積層同其基層的黏結,提高CVD層中一種物種的比例至超出化學計量比例,植入CVD層與電漿CVD製程不相容的物種或植入CVD層 中會改變層的特殊的材料性質如介電常數或應力的物種。
低溫電漿CVD製程用於形成矽膜、氮化矽膜、矽-氫膜、矽-氮-氫膜和含有氧或氟的各種前述的膜。儘管是在很低的溫度下進行CVD製程,但薄膜仍顯示出優良的性能,無破裂或剝落等問題。為了應用於CMOS元件,具有壓應力和拉應力的鈍化層分別沈積在P和N-通道元件上,使用高非保形性的層將可選擇性蝕刻,及光阻遮罩和移除,且具有零(中性)應力的蝕刻阻止層可以在具有高度保形性的情況下沈積在所有的元件上。
圖113所示為使用圖1的環形反應器的低溫電漿CVD製程。第一步(圖113的區塊6105),亦可選擇的是,是用鈍化層塗覆室的內表面以阻止或最小化對晶圓的金屬污染。鈍化層可以是例如與要沈積的CVD膜由相同的材料組成(例如含有矽和氮的材料)。室內表面的鈍化塗覆是通過引入合適的製程氣體混合物(例如矽烷和氮氣如果要沈積氮化矽膜),並應用電漿源功率來産生環形射頻電漿流來進行,如上文實施例的描述。這一步驟進行直至室的內表面沈積有合適厚度的鈍化材料。繼而,産品工件或半導體晶圓被放置在晶圓支承座上(圖113的區塊6107)。引入包含矽和其它物種例如氫,氮或氧的製程氣體(區塊6109)。室壓保持在低或適度的水平,例如從大約10到大約50mTorr(圖113的區塊6111)。在環形源反應器中産生一再進入環形電漿流(區塊6113)。環形電漿流是藉由將一低至適度量的RF電漿源功率(例如100W到1kW)由射頻產生器180施加至圖17A的源功率施加器170,1015(圖113的區塊6113-1),並將由射頻產生器162所産生 介於0到5kW之間的RF電漿偏壓功率施加至晶圓支承座115(圖113的區塊6113-2)。源功率最好在高頻10MHz級(例如13.56MHz),足以産生電漿離子。偏壓功率最好在幾MHz級的低頻率,對於給定數量的偏壓功率可以有效的産生相對大的電漿鞘區電壓。
經由射頻產生器180傳送的源功率的大小調整至藉由化學氣相沈積在晶圓上沈積出所期望的保形性的膜。經由射頻產生器162傳送的偏壓功率的大小調整至沈積的膜具有期望的應力,壓應力或拉應力(圖113的區塊6115)。
前述製程進行直至達到期望的沈積膜厚度。其後,可以進行某些可選擇的後CVD離子植入製程(圖113的區塊6119)。這些涉及圖117的後CVD離子植入製程將會在本說明書的下文有描述。
圖114 A是關於沈積層的保形率(縱軸)作為應用的射頻源功率(橫軸)的函數關係的圖。如圖114B所示,在基層或基板6123(定義一個界面6122)上通過CVD製程沈積的層6121的保形率是C/D的比,C是層6121(沈積在基層6123的一個垂直面6123a上)的一個垂直剖面6121a的厚度,D是層6121(沈積在基層6123的一個水平面6123b上)的一個水平剖面6121b的厚度。保形率超過0.5表示高保形性CVD沈積膜。保形率大約0.5表示非保形性CVD沈積膜。圖114A顯示圖17A的環形源反應器的寬源功率窗口如何從非保形性(在大約100W的源功率處)到高保形性(在大約1kW的源功率處)跨越保形率範圍。圖114A表明同樣的環形源反應器可以用於電漿CVD沈積包含例如矽,氮,氫或氧的組合的保形性和非保形性膜。
圖115所示為化學氣相沈積的沈積率(縱軸)與所施加的電源功率(橫軸)之間的關係。射頻電源功率由0瓦上升至100瓦的過程中,在圖17A所示的環形電源反應器中沒有電漿産生,沈積率為零。沈積開始於電源功率大約100瓦,約13.56 MHz,偏壓恒定在5 kV、2 MHz時,初始的沈積率大約是500埃/分鐘(電源功率為100W),最終達到1000埃/分鐘(電源功率約為2千瓦)。優點是沈積率足夠低,所以能形成高質量的無缺陷化學氣相沈積膜,而無須任何像高沈積率時(例如5000埃/分鐘)形成的膜那樣需要加熱或退火來消除缺陷。因此,環形電源反應器的電源功率能在無須加熱晶圓的情況下,在保形和非保形(也就是200W到2 kV)之間的所需要轉換的保形率的範圍內任意變化,因此晶圓能保持在低的製程溫度,也就是說低於100℃。(為了得到高度保形性)提高環形電源反應器的的電源功率而不會導致過高化學氣相沈積率的事實可以根據環形電源反應器的結構(例如圖17A)得出,環形電源反應器的結構可以避免晶圓120上面的製程區域中離子密度的過分增長。這種過大的離子密度沒有出現,部分是因為每一個電漿電源功率施加器(也就是每一個芯1015環繞一個各自的閉合管150和相應的主繞組170)施加於電漿電源功率於反應室100之外的閉合管150的一部分,而反應室被側壁105和室頂110包圍,並遠離晶圓120上面的製程區域。幸運的是,關於圖17A所示的環形電漿反應器的的電漿離子密度是很低的,因此其增加也是高度可控的,並伴隨著很低的(例如只有100瓦)的最小電漿引發電源功率,這導致生成整個保形性範圍的寬闊的電源功率 窗口。電漿引發的最小電源功率大小是電源功率施加器170,1015和圖17A所示的閉合管150在高頻例如13.65MHz産生的環形射頻電漿電流的獨特組合方式有效作用的結果。
圖17A所示的環形電漿反應器的另一個特徵是反應器操作的射頻電漿偏壓的的範圍很廣(從0到10KV),這一特徵的一個方面在圖116中得到說明:偏壓的操作範圍(圖116的橫軸)跨越化學氣相沈積膜的應力範圍(圖116的縱軸),從拉應力(+1GPa)到壓應力(-1GPa)。寬幅電漿偏壓操作範圍的特徵的另一個方面是離子能量可以被調整至與某一特定製程或應用相適應的事實,例如在圖113所示的在與用於進行低溫電漿化學氣相沈積製程的相同的環形電源反應器中用高離子能量(高偏壓)在圖113所示的後化學氣相沈積離子植入製程中進行電漿浸沒離子植入。這一化學氣相沈積離子植入的後處理將會在說明書的後文中予以說明。寬幅的射頻電漿(殼體)偏壓通過使用像作為射頻偏壓電源發電機162的2赫茲的射頻電源的一台低頻電漿偏壓電源得到。此低頻在在晶體120表面的上方轉換為與電漿鞘區交叉的高阻抗,並具有更高且成比例的鞘區電壓。所以相對較小的電漿偏壓功率(5 KW)能在晶圓表面産生很高的鞘區電壓(10 KV)。這一相對較小的偏壓功率減小了晶圓120上的熱負荷並減小了支持晶圓的底座115的熱和電磁場負荷。當然,圖17A所示的環形電源反應器不需要這樣大的鞘區電壓來引發或維持電漿,偏壓功率能減小到5千瓦之下,如果需要的話,可以接近零,而不會使電漿消失。
圖114A所示的(介於高度保形性和非保形性之間的)保形性選擇和圖116所示的(介於拉應力和壓應力之間的)應力選擇都通過獨立使用圖17A所示的環形電源反應器的幅度很寬的電源功率和偏壓功率操作窗口進行。因此圖17A所示的環形電源反應器中進行圖113所示的低溫化學氣相沈積製程,不同的膜層通過選擇不同應力(拉應力,零或者壓應力)和不同保形率(不保形和高度保形)沈積而成。
圖117所示為晶圓的化學氣相沈積離子植入製程的後處理系列步驟。圖117所示每一個步驟可以單獨作為化學氣相沈積離子植入製程的後處理步驟,或者與圖117所示的其它步驟相結合,在這種情況下執行這些步驟的順序可能與圖117所示的步驟不同。然而,後續的討論將按照圖中顯示的順序描述圖117的步驟。離子植入的每一步都可以在與圖17A所示的用於進行圖113所示的電漿化學氣相沈積製程的環形電漿電源反應器相同的反應器中進行。把圖17A所示的環形電漿電源反應器作為電漿浸沒離子植入反應器使用在本說明書中已經有描述。
在圖117的6125區塊中,藉由離子植入的方式將可提高低溫電漿化學氣相沈積製程沈積的膜和下面的基層或底層之間的附著或黏接作用。特別是當沈積層傾向於具有非晶形或多晶結構,並/或在組成上與下面的底層不同時,這一步驟特別有用。在這些情況下,CVD沈積層不能複製下面的基層的結構或結晶方式(如果有的話),因此不是真正的磊晶層。這樣的沈積層或者是多晶型的或者是非晶形的,不會像磊晶層那樣與下面的基層産生牢固的結合,這 兩層的分界面上會出現裂縫。這一弱結合作用也可以歸因於那些在基層6123裡並在位於分界面6122的矽原子具有飽和鍵的傾向,而這一傾向無法在沈積層6121中得到滿足。這一飽和傾向優於CVD沈積製程出現是因為在基層6123的表面的矽原子有一些軌道電子面對開放空間,這些未成鍵電子可以與臨近的未成鍵電子(例如臨近的矽原子)共享電子。所以,表面的矽原子傾向於自飽和,因此不與沈積層結合。
為了解決沈積層與基層之間的弱結合問題,圖118A-C所示為6125區塊中為提高結合作用而進行的離子植入步驟的實現方式。先於圖113所示的CVD沈降製程的結晶矽晶圓6123的橫斷面如圖118A所示。其晶體結構以簡化方式表示在圖119A中,其中每一個圓圈代表一個矽原子與四個鄰近的矽原子相連結。通過圖113所示的低溫電漿CVD製程所沈積的膜的結構如圖118B所示,其中CVD沈積層6121位於基層6123之上。在所舉例子中,所沈積的膜是氮化矽。其最終結構以簡化方式表示在圖119B中,其中大圓圈代表矽原子,小圓圈代表氮原子。在分界面6122之下,沈積層6121和基層6123之間,存在著純矽晶體,在分界面6122之上是純氮化矽非晶形膜。因此,在材料結構中有一個突然的轉變,穿過分界面6122産生次級的結合作用。這一突然的轉換表示在圖120A的實線圖中,其中氮濃度(縱軸)被繪製成深度的函數。在分界面6122的深度處氮的含量立刻由0升至50%。
圖118C所示為離子植入步驟,其中圖118B所示為要經受離子轟擊的結構。離子的能量選在使植入的截面(圖 120B)峰值在分界面6122的深度處。結果是氮和矽原子都穿過分界面6122,最終結果是在分界面6122之上氮原子有淨損失,在分界面6122之下氮原子有淨增加,淨損失和淨增加與到分界面6122的距離成比例。另外,基層6123表面6122的矽原子的自飽和鍵被離子轟擊破壞,以便有更多的原子可以結合。圖119C所示為最終的材料結構,它表明一些在沈積層6121中的氮原子遷移到了基層6123,在沈積層6121中被從基層6123中遷移過來的矽原子取代。因此分界面分佈到了更厚的區域,在穿過分界面的方向上氮的濃度的轉變更為平滑(如圖120A中的虛曲線所示)。因為混合層的加厚或者轉換區域的形成,可以得到更強的結合,原子成鍵有更大的機會,因此在6121層和6123層之間會有更多的化學建和更強的結合。
在圖117的6127區塊中為後CVD離子植入步驟,而使CVD沈積層中的選擇物種增加(enrich)。如果需要的話,可以進行這一增加過程,使所選擇物種的含量超過化學計量比。例如,如果CVD沈積層是氮化矽,氮原子可以被植入沈積層6121,以便沈積層中的氮含量得以增加使其化學計量比超過50%。圖121所示為圖117的6127區塊的步驟的離子植入截面,其中植入物種的離子流量作為植入深度的函數作為縱軸,植入深度作為橫軸。植入步驟的截面或者分佈跨越CVD沈積膜6121的厚度。這可以通過進行其截面基本上跨越沈積層厚度(圖121的實曲線)的植入步驟來實現。作為選擇,通過在狹窄的範圍內(對應圖121中標有"1","2"和"3"的虛線),進行三種植入可以得到相同的結果,它們的深度相抵消以至於累積的植 入截面幾乎與圖121的實線相匹配。
圖122A所示為6121層和6123層在進行圖117的6127區塊所示的植入步驟之前的結構,圖122B所示為6121層和6123層在進行6127區塊所示的植入步驟之後的結構。 就像前面的例子,6123層的底層或基層實矽,CVD沈積層6121是氮化矽,打圓圈表示矽原子,小原子表示氮原子。 圖122B表示在沈積的氮化矽層6121之外的氮原子,以至於沈積層6121中氮的含量可以超過50%。
離子注入的增加製程不限於前述例子中的物種。例如,沈積層可以包含矽、氮、氫和/或氧等的任何組合。基層可以是矽或任何前述物種的組合。
在圖117的6129區塊中,不包括在圖113所示的低溫CVD製程中的電漿CVD製程氣體中的物種,可以在CVD製程完成後通過離子植入來加入。例如,在某些應用中期望沈積成包括像氧或氟這樣的極端活潑的物種的膜。期望的沈積層可能(例如)為矽、氮和氟組合的材料。然而,藉由在CVD製程完成後在CVD沈積層6121中離子植入氟原子,將使沈積層能包括氟。氟離子植入的截面與圖121所示相似,因此氟原子會以相當統一的方式分佈在沈積層6121中。
在圖117的6131區塊中對CVD沈積層6121進行離子植入以改變其特性。植入步驟在CVD沈積層中植入選擇的物種,例如氮(改變沈積層的介電常數)或者氫(改變CVD沈積層6121的應力)。離子植入的截面與圖121所示相同,因此植入的物種會以相當統一的方式分佈在沈積層6121 中。
6125、6127、6129和6131區塊中的離子植入步驟可以隨意地跟隨很短暫的後植入退火步驟(區塊6133),在此過程中晶圓通過很短時間(毫秒或微秒)的加熱到提高了的溫度,加熱的持續時間要足夠短以便不違反奈米元件設計規則中的極低熱量預算。作為選擇,退火的溫度可以很低(例如幾百攝氏度)。要求是擴散長度小於幾個奈米。擴散長度與溫度和時間或提高了的溫度環境的持續時間的乘積的平方根成比例,並累積所有的製程步驟。因而,通過在瞬間退火製程(或動力學表面退火製程)中把退火時間限制在幾毫秒內,擴散長度可以保持在(例如)65nm的設計規則可以容忍的擴散長度以下。
圖123A至123H所示是在互補金屬氧化物半導體元件(CMOS)上形成由P-通道和N-通道場效應晶體管(FETs)組成的載流子遷移率增強鈍化層的低溫電漿CVD製程步驟序列的結果。這一製程步驟的序列顯示在圖124中。這一製程從其上面形成包括源極,汲極,薄閘極氧化層和閘極,但是缺少上面的鈍化層和蝕刻阻止層的CMOS晶體管的晶圓開始。低溫CVD製程形成將在下文描述的上面的膜層。
圖123A所示為低溫電漿CVD沈積製程的開始階段的CMOS結構的要點。CMOS結構形成於晶圓或者形成n-通道FET元件的p-型導體的半導體基層6135上。n-型導體的井6137形成於可以形成p-通道FET元件的的基層的不同位置。每一個n-通道元件包括n-型源極和在基層表面與6139深入接觸的汲極,n-型源極和在基層表面的汲極的延伸6141,基層表面的薄膜閘極氧化物層6143和薄膜閘極 氧化物層6143上的金屬閘極6145。環繞n-通道元件的窄隔離槽6147通過從基層6135蝕刻矽形成。每一個n-通道元件在n-型井6137中形成,包括p-型源極和在基層表面與6139'深入接觸的汲極,p-型源極和在基層表面的汲極的延伸6141',基層表面上的薄膜閘極氧化物層6143'和薄膜閘極氧化物層6143'上的金屬閘極6145'。環繞p-通道元件的窄隔離槽6147'通過從基層6135蝕刻矽形成。
圖124的第一步是將光阻劑遮罩放在所有的p-通道元件(圖124的6151區塊)。圖123B所示為光阻劑遮罩6153在p-通道元件上。下面的步驟是在n-通道元件上沈積具有拉應力的層(或介電層)以提高n-通道的載流子(電子)遷移率。其步驟如下:在環形電漿源反應器中引入晶圓和包含要沈積在膜上的前驅物種的製程氣體。如果膜要包含矽或氮,如果可能的話,還有氫,那麼製程氣體可以是矽烷與或者氮或者/和氨,還有可供選擇的氫(圖124中的區塊6155)的混合物。環形電漿源反應器中的射頻源功率的大小設置成適合非保形性CVD膜的沈積,和圖114A(圖124的6157區塊)的曲線相一致。環形電漿源反應器中的低頻偏壓功率的大小設置成適合拉應力層(圖124的6159區塊)的CVD沈積,和圖116的曲線相一致。作為施加射頻電漿源功率(區塊6161)的結果産生射頻環形電漿流,而室壓保持在例如15mTorr(區塊6163)的低或中等水平。射頻環形電漿流一直維持至晶圓上沈積有適當厚度的拉應力非保形性層6165(圖123C)。拉應力層6165同時沈積在n-通道元件隔離槽6147的上面和內部,在沈積層6165的過程中隔離槽6147可以被完全填充(所以6165層位於 槽的上方),部分填充(所以6165層位於槽6147的底部和上方之間),或者全空(所以6165層位於槽6147的基底)。
前述的沈積步驟大體對應圖113的製程,其中晶圓的溫度保持在低溫(低於100℃),所以光阻層6153沒有受到干擾。沈積的膜6151的非保形性使光阻層6153的垂直側壁6153a被全部或部分覆蓋。這使得光阻層6153和光阻層6153上面的層6151的部分通過引入例如像氟的溶劑的光阻劑移除劑從下一步驟(圖124的6167區塊)中移除。如同圖123D所示,最後這一步驟使直接位於n-通道元件上面的層6165的一部分完整無缺,而使p-通道元件暴露出來。
下面的一組步驟在p-通道元件上沈積出一層壓應力非保形性層。第一,如圖123E所示,光阻劑遮罩6159被放在n-通道元件(圖124的6171區塊)的上方。第二,晶圓被放入同樣的環形電漿源反應器中,向反應室中引入前驅氣體(圖124的6173區塊)。環形電漿源反應器中的射頻電漿源功率的大小設置成適合非保形性CVD沈積層(6175區塊),電漿偏壓功率的大小設置成適合壓應力CVD沈積層(6177區塊)。施加電漿源功率産生的環形射頻電漿流(6179區塊)導致在整個晶圓上的壓應力非保形性層6181的CVD沈積,如圖123F所示。壓應力層6181同時沈積在p-通道元件隔離槽6147'的上面和內部。在沈積層6181的過程中隔離槽6147'可以被完全填充(所以6181層位於槽的上方),部分填充(所以6181層位於槽6147'的底部和上方之間),或者全空(所以6181層位於槽6147'的基底)。接著光阻劑遮罩6169被移除(圖124的6183 區塊),因此n-通道元件和它們上面的塗層6165暴露出來,如圖123G所示.
n-通道元件上面的拉應力鈍化層6165和填充n-通道隔離槽6147的拉應力沈積提高了n-通道元件的載流子(電子)遷移率。P-通道元件上面的壓應力鈍化層6181和填充p-通道隔離槽6147'的壓應力沈積提高了p-通道元件的載流子(空穴)遷移率。
在這一製程的另一個製程路線中,圖123A至圖123G所描述的步驟(也就是圖124中的6151步驟至6183步驟)可以通過在所有元件(P-通道和n-通道)上沈積拉應力層6165(無光阻),省略圖124中的光阻遮罩步驟6151但進行6155至6167的CVD步驟得到簡化。執行的一個光微影步驟是屏蔽n-通道元件的6171步驟。繼而,6173至6179的CVD步驟被向壓應力膜6165(位於P-通道元件的上面)的未屏蔽部分離子植入(例如)氫或氦以把所述膜的部分由拉應力轉化為壓應力的步驟所取代。進行這一離子植入步驟的偏壓是4KV,植入劑量是5×1016 cm-2 。這一製程路線之所以被簡化,是因為只需要一個光阻劑遮罩步驟,而不是兩個。由於在這一製程路線中只需要沈積一個單層6165,光阻遮罩移除過程中無需移除膜層的這些部分,因此在這一製程路線中無需苛求膜6165的非保形性。
圖124的低溫電漿CVD製程的最後一組步驟是在n-通道和P-通道元件的應力鈍化層6165、6181上沈積一層蝕刻阻止層。步驟6185、6187、6189和6191對應步驟6155、6157、6159和6161,除了在步驟6187中源功率大小設置成沈積高保形性層,在步驟6189中偏壓功率在CVD 沈積層中設置成中性(零)應力。圖123H所示的結果是用極好的步驟覆蓋塗覆晶圓並具有零(中性)應力的具有高度保形性的鈍化層6193。
如果至少一些或全部的層6165、6181、6193的組分是相同的,那麼一個選擇是使環形電漿源反應器在步驟6155、6157、6159建立的狀態下於圖124的全部或至少部分製程中持續運行,而只把電漿偏壓功率(例如像步驟6177和/或6189)切換至使沈積層的應力在拉應力和壓應力之間和/或中性應力。在這種情況下,晶圓會被臨時從只用於沈積步驟6151和6171中的光阻劑遮罩的環形電漿源反應器中移走,也可以分別地,隨意地,移走步驟6167和6183中的光阻劑遮罩。因此環形電漿源反應器可以在CVD沈積模式連續運轉。作為選擇,環形電漿源反應器本身可以通過臨時移除前驅製程氣體而暫時引入抗移除物種來移除用於步驟6167、6183的光阻劑以在環形電漿源反應器中進行步驟6167和6183。
n-通道隔離槽6147在相應於圖113的合適的植入的單獨製程中被填充。
在這樣的圖113的製程的執行中,通過最小化源功率(與圖114A對應),批覆率可以被設成很低的水平,以保證非保形性CVD層免於在每一個狹窄隔離槽的頂端被夾斷(pinch-off)。(在這裡使用的夾斷一詞是指當CVD沈積材料在孔的側壁的頂端聚集並隔離該孔使在孔的底部或中心區域的沈積被阻斷,從而使得對例如窄槽或窄接觸孔的高深寬比的孔的完全填充被阻止的現象。)
類似地,p-通道隔離槽6147'在相應於圖113的合適的植入的單獨製程中被填充。如前述,在這樣的圖113的製程的執行中,保形率可以被設成很低的水平,以保證非保形性CVD層免於在每一個狹窄隔離槽6147'的頂端被夾斷。
例如隔離槽6147、6147'的高深寬比孔填充已經被描述為圖113的製程的執行,其中源功率的大小被減至産生非保形性層的水平,與圖114A一致。這是因為非保形性CVD沈積層不會或很少在例如隔離槽6147、6147'的垂直側壁上聚集。因此,很少或沒有CVD沈積膜在槽6147、6147'的垂直側壁的頂端聚集大傾向,否則會夾斷孔的頂端,並阻止在孔或槽的底端的沈積。高深寬比孔的CVD沈積過程中的夾斷問題,在例如含有或不含有氫或氮的矽氧化合物的含氧材料的沈積中特別明顯,因此當在高深寬比孔中沈積上述材料時,保持非保形性CVD沈積截面時很重要的。
我們發現如果沈積材料是包含矽,氮和氫(任選)的化合物,又不包括像氧或氟這樣的活性物種,那麼可以避免在圖113的低溫環形電漿CVD製程中出現在電漿CVD沈積或高深寬比孔的填充中的夾斷問題。我們發現無論源功率水平低(適合非保形性層的沈積)或高(適合保形性層的沈積)都是如此。因此,圖113的製程的一個可選擇之處是使用包括例如矽和氮(例如矽烷和氮氣),但是不包含氧的製程氣體混合物來填充高深寬比的孔。這允許源功率被設置在包括對應沈積高保形性CVD層的高功率的任何合適當的大小處。
由於不再需要為了達到沈積層的高保形性而把源功率限制在低水平處,這一方面提高了製程的多功能性。因此應用圖113的低溫環形電漿CVD製程填充高深寬比孔的源功率窗口被大大加寬了。
在有關的另一方面,上述通過使用不含氧的矽-氮混合物來避免的在用保形性膜填充高深寬比孔的CVD沈積過程中的夾斷問題,即使在沈積原料中包含氧的情況下也可以避免。這一令人吃驚的結果是在圖113的製程的另一條製程路線中,通過在高深寬比孔主要(或幾乎)被填充之後提高製程氣體中氧的含量(初始值為0%)得到。因此,圖113的電漿CVD沈積製程的製程氣體開始時不含氧,在高深寬比孔的填充達到一定百分比(例如80%),向製程氣體中引入少量氧氣,增加氧氣所占的比例直到孔幾乎全部被填充(例如已填充95%,因此夾斷的風險降為0),此時氧氣的含量很高。在一個實施例中,氮氣的含量隨著氧氣含量的持續升高而持續降低,因此填充高深寬比孔的沈積層的頂部基本上是氧化物,例如二氧化矽。後一方面使得可以用由氧化物(或氟化物)組成的高保形性CVD層來填充高深寬比的孔,同時避免夾斷問題。
這一製程表示在圖125中。這一製程包括圖113的製程的全部步驟,即步驟6107、6109、6111、6113、6115和6117。這些步驟按照上述關於圖113的方式進行,除了在區塊6107的步驟中引入的晶圓具有在CVD製程中要填充的高深寬比的孔(例如隔離槽)。而且,在區塊6109的步驟中,最初引入的製程氣體不包含氧或其它的例如氟的活性物種。在區塊6115的步驟中,如果需要的話源功率的 大小可以設置成高值(適於保形性塗層)而不存在出現高深寬比的孔中的夾斷問題的風險。
在高深寬比的孔被填充到一定百分比(例如70%或80%,或至少50%以上),向製程氣體中引入活性物種(例如氧氣),開始的量比較小,隨著對孔的填充(圖125的區塊6195)的繼續而增加。另外(供選擇),含氮氣體的流速隨著氧氣含量的增加而減小,因此在製程氣體混合物中氧氣開始替換氮氣(圖125的區塊6197)。如果需要,步驟6195和6197的變化率可以足夠高,所以在孔幾乎被完全填充後(例如填充95%),氮氣完全被氧氣取代,沈積層的頂部是氧化物,例如二氧化矽。圖126所示為氧氣的流速(實線)和氮氣的流速(虛線)作為填充孔所需持續時間的函數的示意圖。在圖126中,在50%的孔被填充後,開始引入氧氣,而氮氣的流速開始相應降低。到製程完成時(當孔被100%填充),氧氣在製程氣體混合物中完全取代氮氣。圖127所示為沈積層中氧含量作為厚度的函數的示意圖。在孔(或者隔離槽)的底部,氧含量為零,在一半深度處氧含量開始增加,而在孔的頂部氧含量最高。
在圖113、124或125的製程中CVD沈積膜的組成可以通過控制製程氣體混合物來控制。為了沈積氮化矽(SiN)的電漿CVD層,製程氣體可以由矽烷氣體和氮氣或氨氣組成。如果沈積層要包含相當數量的氫,那麼在製程氣體混合物中加入氫氣(H2 )。沈積層中氫的含量可以通過控制製程氣體中的氫含量來控制。沈積層中的氫含量影響層中的應力的類型,應力可以在壓應力和拉應力之間變化。如果沈積層要包含氧,那麼氧可以通過與注入矽烷的路徑分 開的路徑注入反應室。而且,為了避免矽烷和氧之間的急速反應,必須將反應室壓保持在低水平(例如15 mTorr)。為此,一個單獨的製程氣體注射器,可以通過類似圖1中的一個側壁注射器開口端130的一個單獨的注射器開口端注入氧氣。主製程氣體混合物(例如矽烷和氮和/氨或氧)可以通過室頂的像圖45的氣體分佈板210那樣的高架氣體分佈板注入。氣體混合物的放射性分佈可以通過各自調整圖45的內外供氣出口4490、4492的氣流速度來加以控制,以確保例如晶圓上方的製程氣體分佈的一致性。
製程氣體混合物可以由任何下列組分組成:矽烷和氮氣;矽烷和氨氣;矽烷、氮氣和氫氣;矽烷、氨氣和氫氣;矽烷和氧氣矽烷、氮氣和氧氣;矽烷、氨氣和氧氣;矽烷、氮氣、氮氣、氫氣和氧氣;矽烷、氨氣、氫氣和氧氣。
前述製程氣體混合物,除了用於在晶圓上進行CVD沈積,也可用於在電漿反應室的內表面沈積鈍化層。
如本說明書前文提到的,由低溫CVD製程沈積成的氮化矽層可以藉由在CVD製程完成後在沈積層中植入氮(或者其它物種)得到加強。就像上文提到的,可以把環形源 反應器作為電漿浸沒離子植入反應器來進行離子植入。
為強化物理特性而進行的三維結構離子植入(例如通過前述低溫CVD製程沈積的層)可以在最小化結構的水平表面的離子植入深度和垂直表面的離子植入深度之間的差異性的同時完成。這一結構可以是,例如晶體管源極-汲極通道上面薄氧化物閘極。這樣的三維結構具有一個水平的頂面和四個垂直的側面。或者這一結構可以是高深寬比高達10:1或者更高的高深寬比的孔(例如深槽)。電漿浸沒離子植入在垂直方向産生離子流,因此入射角和離子植入深度在結構的水平表面最大,在垂直表面最小。可以選擇電漿偏壓功率來設定離子植入的深度。藉由提高晶圓表面附近的離子軌道的角度分佈,可以減小水平和垂直表面的離子植入深度的差異。從垂直方向離子軌道角度散佈(或標準差)越大,在垂直表面離子植入的深度也越大,因此水平表面和垂直表面的離子植入深度之間的差異性也越小。工件表面附近的離子軌道角度分佈與電漿鞘區厚度和室壓成比例。電漿鞘區厚度隨著電漿射頻源功率降低,隨著室壓和電漿射頻偏壓功率升高。因此,可以選擇偏壓功率實現一個全面的平均離子植入深度,同時調整室壓和射頻電漿源功率降低離子軌道角度分佈的散佈或偏差,來減小水平和垂直表面的離子植入深度之間的差異至期望的臨界值。所以,把射頻電漿源功率和室壓的值設置到離子軌道的的角度散佈足以達到植入結構的垂直表面所期望的最小離子植入深度,而不會使水平表面的離子植入深度超過某個最大值。
在一個實施例中,垂直表面的離子植入深度至少為 100埃,水平表面不超過400埃。射頻偏壓可以大約4 kV,源功率可以是大約500瓦,室壓可以是大約25mT。植入劑量由植入時間設定,可以設定在約20-30秒。前面是參照優選實施例對本發明進行的詳細說明,但是如所周知,在不偏離本發明的真實精神和範圍的前提下,可以作出變更和修改。
100‧‧‧反應室
105‧‧‧側壁
105a,b,c,d‧‧‧拐角
110‧‧‧室頂
115‧‧‧晶圓撐座
120‧‧‧工件
121‧‧‧製程區
125‧‧‧氣體供應
130a,b,c,d‧‧‧氣體入口管
135‧‧‧真空泵
150‧‧‧導管
152‧‧‧絕緣間隙
153‧‧‧第二絕緣間隙
154‧‧‧絕緣環
155‧‧‧第一開口/導管
160‧‧‧第二開口/導管
162‧‧‧射頻產生器
164‧‧‧阻抗匹配
165‧‧‧繞組/線圈
170‧‧‧天線
170a,b,c,d‧‧‧獨立線圈天線
170-1,170-2‧‧‧線圈
175‧‧‧阻抗匹配
175a&b‧‧‧阻抗匹配
180‧‧‧射頻電源
180a,b,c,d‧‧‧獨立射頻電源
181‧‧‧葉片
185‧‧‧第二繞組
190‧‧‧氣體供應
195‧‧‧氣體入口
210‧‧‧氣體分佈噴頭
220‧‧‧分布充氣空間
230‧‧‧氣體孔
910‧‧‧小天線
1015‧‧‧磁芯
1015-a,1015-2‧‧‧獨立線圈
1120‧‧‧線圈繞組
1130‧‧‧諧調電容器
1250‧‧‧中空管狀環繞體
1250a,b,c,d‧‧‧中空管環繞體
1260‧‧‧管開口
1265‧‧‧管開口
1270‧‧‧線圈天線
1320‧‧‧感應繞組
1450‧‧‧第二管狀繞體
1470‧‧‧磁芯
1520a,b,c,d‧‧‧筒形開口鐵心
1810‧‧‧中空管繞體
1850‧‧‧矩形管
1852‧‧‧絕緣間隙
1860‧‧‧孔
1862‧‧‧孔
1864‧‧‧收縮部分
1870‧‧‧聚焦磁鐵
2110‧‧‧柱形磁芯
2120‧‧‧外部區域
2210‧‧‧縮短磁芯
2220‧‧‧縮短磁芯
2230‧‧‧線圈繞組
2240‧‧‧線圈繞組
2310‧‧‧線圈繞組
2420‧‧‧中空環繞體
2430‧‧‧孔
2440‧‧‧孔
2450‧‧‧側面繞組
2452‧‧‧絕緣間隙
2460‧‧‧側面線圈繞組
2470‧‧‧射頻電源
2480‧‧‧阻抗匹配電路
2650‧‧‧環繞體
2652‧‧‧頂部
2654‧‧‧支柱
2656‧‧‧內支柱
2658‧‧‧絕緣間隙
2670‧‧‧孔
2680‧‧‧孔
2710‧‧‧管狀環繞體
2720‧‧‧孔
2752‧‧‧絕緣間隙
2820‧‧‧線圈
2840‧‧‧線圈
2860‧‧‧外部區域
2880‧‧‧訊號產生器
2892‧‧‧磁芯
2984‧‧‧磁芯
2896‧‧‧磁芯
2898‧‧‧磁芯
2910‧‧‧單環繞體(充氣空間)
2920‧‧‧下壁
2921‧‧‧絕緣間隙
2925‧‧‧環形口
2930‧‧‧上壁
2950‧‧‧包圍區
2960‧‧‧線圈
2980‧‧‧垂直導管
3210‧‧‧線圈
3220‧‧‧線圈
3230‧‧‧線圈
3240‧‧‧射頻電源
3241‧‧‧阻抗匹配電路
3250‧‧‧射頻電源
3251‧‧‧阻抗匹配電路
3260‧‧‧射頻電源
3261‧‧‧阻抗匹配電路
3310‧‧‧電源
3410‧‧‧磁芯
3610‧‧‧磁芯
3620‧‧‧磁芯
3630‧‧‧線圈繞組
3630‧‧‧線圈繞組
3640‧‧‧線圈繞組
3910‧‧‧充氣空間
4010‧‧‧充氣空間
4110‧‧‧充氣空間
4310‧‧‧充氣空間
4422‧‧‧底角
4430‧‧‧電磁組
4440‧‧‧磁極部
4450‧‧‧線圈
4460‧‧‧芯棒
4470‧‧‧端塊
4475‧‧‧錐形底部
4476‧‧‧底部
4477‧‧‧奶嘴狀端
4478‧‧‧底部
4479‧‧‧屏蔽
4480‧‧‧頂板
4481‧‧‧氣流孔
4482‧‧‧環形凸緣
4483a‧‧‧內歧管
4483b‧‧‧外歧管
4484‧‧‧混合層
4485‧‧‧底板
4486‧‧‧孔
4487‧‧‧擴孔
4490‧‧‧內氣體供應管
4492‧‧‧外氣體供應管
5140‧‧‧矽層
5310‧‧‧氣流控制器
5320‧‧‧氣流控制器
5330‧‧‧氣流控制器
5340‧‧‧氣流控制器
5350‧‧‧氣流控制器
5360‧‧‧氣流控制器
5410‧‧‧氣流控制器
5420‧‧‧氣流控制器
5430‧‧‧氣流控制器
5442‧‧‧氣流控制器
5444‧‧‧氣流控制器
5505‧‧‧熱點
5510‧‧‧分離器
5520‧‧‧尾部
6010‧‧‧分離器
6010b‧‧‧邊緣
6020‧‧‧基底
6030‧‧‧熱點
6510‧‧‧分離器
6121a‧‧‧垂直面
6122‧‧‧分界面
6123‧‧‧基層
6135‧‧‧半導體基層
6137‧‧‧井
6135‧‧‧半導體基層
6137‧‧‧井
6141‧‧‧汲極延伸
6143‧‧‧閘極氧化層
6145‧‧‧金屬閘極
6147‧‧‧隔離槽
6165‧‧‧非保形層
6193‧‧‧鈍化層
6710‧‧‧電磁體
6720‧‧‧電磁體
6730‧‧‧電磁體
6740‧‧‧電磁體
6910‧‧‧徑向葉片
6920‧‧‧徑向葉片
6930‧‧‧徑向葉片
6940‧‧‧徑向葉片
7010‧‧‧繞組
7030‧‧‧電容器
7110‧‧‧銅線
7120‧‧‧銅線
7710‧‧‧絕緣環
8010‧‧‧真空室
8015‧‧‧室頂
8017‧‧‧絕緣環
8020‧‧‧側壁
8025‧‧‧支承底座
8030‧‧‧工件
8035‧‧‧真空泵
8037‧‧‧碟型閥
8045‧‧‧供應源
8048‧‧‧氣體注入口
8050‧‧‧線圈天線
8052‧‧‧線圈天線
8055‧‧‧射頻功率產生器
8057‧‧‧射頻功率產生器
8060‧‧‧匹配電路
8061‧‧‧匹配電路
8062‧‧‧匹配電路
8065‧‧‧偏壓電源產生器
8070‧‧‧匹配電路
8075‧‧‧控制器
8110‧‧‧功率施加器
8111‧‧‧第二功率施加器
8115‧‧‧磁芯
8120‧‧‧傳導繞組
8121‧‧‧第二線圈繞組
8122‧‧‧諧調電容
8150‧‧‧導管
8152‧‧‧環形裂縫
8154‧‧‧絕緣體
8155‧‧‧第一開口
8210‧‧‧氣體儲藏器
8222‧‧‧控制閥
8230‧‧‧氣體歧管
8430‧‧‧電磁組件
8440‧‧‧極部
8442‧‧‧電流控制器
8450‧‧‧線圈
8460‧‧‧外部電磁組
8462‧‧‧線圈
8464‧‧‧磁罩
8510‧‧‧電感器
8520‧‧‧可變電容器
8525‧‧‧控制器
8530‧‧‧串聯電容器
8670‧‧‧定時器
8674‧‧‧峰測器
8676‧‧‧臨界電壓
8680‧‧‧計時器控制迴路
8682‧‧‧電壓控制迴路
8684‧‧‧製程控制器
8688‧‧‧調節器
8694‧‧‧開關
8696‧‧‧開關
9410‧‧‧殼體
9412‧‧‧開口
9420‧‧‧閥瓣
9430‧‧‧孔
9440‧‧‧內表面
9710‧‧‧基板
9720‧‧‧靜電吸盤
9730‧‧‧側壁
9735‧‧‧介電填充材料
9737‧‧‧介電填充材料
9739‧‧‧共軸射頻導體
9740‧‧‧傳導中心插頭
9742‧‧‧傳導插座
9744‧‧‧升舉銷
9746‧‧‧環繞包裹層
9750‧‧‧導向裝置
9756‧‧‧絕緣層
9758‧‧‧絕緣層
9910‧‧‧反應器
9930‧‧‧退火室
9940‧‧‧離子束植入器
9945‧‧‧機械臂
9950‧‧‧光學測量室
9962‧‧‧薄二氧化矽層
9964‧‧‧多晶矽閘極
9966‧‧‧間隔層
圖1所示為維持上部環形電漿流路徑的第一種情況。
圖2是圖1所示情況的側視圖。
圖3是表示電漿中游離氟濃度隨晶圓到室頂間隙距離變化而變化的圖表。
圖4是表示電漿中游離氟濃度隨工件上施加的射頻偏壓功率變化而變化的圖表。
圖5是表示電漿中游離氟濃度隨線圈天線上施加的射頻源功率變化而變化的圖表。
圖6是表示電漿中游離氟濃度隨反應室壓力變化而變化的圖表。
圖7是表示電漿中游離氟濃度隨稀釋用惰性氣體例如氬氣的部分壓力變化而變化的圖表。
圖8是表示製程氣體的離解度與施加在電感耦合反應器和根據本發明一實施例的反應器的源功率的函數關係圖表。
圖9所示為圖1所示情況的變化情況。
圖10和圖11所示為圖1的情況中使用了封閉磁芯的變化情況。
圖12所示為本發明中環形電漿流路徑從反應室下方通過的另一種情況。
圖13所示為圖10的情況中對繞在封閉磁芯的末端部分的線圈施加等離子源功率的變化情況圖14所示為建立兩個平行環形電漿流的情況。
圖15所示為建立多個獨立控制的平行環形電漿流的情況。
圖16所示為圖15的情況中平行環形電漿流通過垂直側壁而非室頂進入和離開等離子室的變化情況。
圖17A所示為維持越過工件表面的一對相互垂直的環形電漿流的情況。
圖17B所示為在圖17A的情況中使用了多個徑向葉片的情況。
圖18和19所示為本發明的環形電漿流情況,該環形電漿流是通過適合加工大型晶圓的寬路徑的寬帶。
圖20所示為圖18的情況中環形電漿流路徑外部被收縮的變化情況。
圖21所示為圖18的情況中使用了軸向位置可調節以適應晶圓表面的離子密度分佈的柱形磁芯的變化情況。
圖22所示為圖21的情況中一對線圈是環繞一對柱形磁芯繞組的變化情況。
圖23所示為圖22的情況中單個共用線圈是環繞兩組 磁芯的變化情況。
圖24和25所示為維持一對相互垂直的環形電漿流的情況,該電漿流是適合加工大型晶圓的寬帶。
圖26所示為圖25的情況中使用磁芯來提高電感耦合的變化情況。
圖27所示為圖24的情況中垂直等離子帶區通過垂直側壁而不是通過橫向室頂進入和離開反應室的改進情況。
圖28A所示為圖24的情況中産生旋轉環形電漿流的實施情況。
圖28B所示為圖28A的情況中包括磁芯的一種情況。
圖29所示為本發明的較佳情況,其中提供了一種連續循環充氣空間來包圍環形電漿流。
圖30是圖29的俯視剖面圖。
圖31A和31B是圖30的正視剖面圖和側視剖面圖。
圖32所示為圖29的情況中在成120度夾角的連續充氣空間下方使用三個獨立驅動射頻線圈的變動情況。
圖33所示為圖32的情況中在120度相角下驅動三個射頻線圈,提供成一定方位角旋轉的電漿的變化情況。
圖34所示為圖33的變化情況,其中,射頻驅動線圈繞在各磁芯垂直外端,磁芯的相對端在充氣空間下方以對稱分佈角水平延伸。
圖35是圖17的情況中互為橫向的中空管像圖20所示那樣被變窄的情況。
圖36是在圖24的基礎上使用了一對連接各射頻功率 源的帶有各自線圈3630、3640的磁芯3610、3620的情況。
圖37是與圖35對應的情況,但含有三個而非二個再進入導管,總共有6個再進入反應室的端口。
圖38是與圖38對應的情況,但具有三個而非二個再進入導管,總共有6個再進入反應室的端口。
圖39是與圖35對應的情況,其中外部導管與共用充氣空間3910連接在一起。
圖40是與圖36對應的情況,其中外部導管與共用充氣空間4010連接在一起。
圖41是與圖37對應的情況,其中外部導管與共用充氣空間4110連接在一起。
圖42是與圖38對應的情況,其中外部導管與共用充氣空間4210連接在一起。
圖43是與圖17對應的情況,其中外部導管與共用充氣空間4310連接在一起。
圖44所示的反應器與圖1類似,具有用於控制電漿離子密度均勻度的磁極部。
圖45所示的反應器與圖44類似,其中,磁極部在室頂表面附近的直徑被減小,室頂是雙區的氣體分佈板。
圖46、47和48表示極部的不同形狀。
圖49所示為氣體分佈板的一個實施例。
圖50是圖49中氣體注入口的詳細圖示。
圖51是顯示能夠産生磁極部的磁場圖表。
圖52是磁場大小與半徑的函數圖表。
圖53和54所示為控制製程氣體流動的不同方式。
圖55A和55B所示為環形電漿路徑中分離器的使用。
圖56A、56B和56C顯示,環形電漿流在使用的分離器處垂直進入反應室。
圖57和58所示為分離器的不同形狀。
圖59A和59B所示為環形電漿流徑向進入反應室的分離器的使用情況。
圖60、61、62和63所示為環形電漿在反應室拐角位置被垂直注入的分離器的使用情況。
圖64所示為分離器可以只延伸到部分製程區高度的情況。
圖65A、65B和66所示為一種適合增加具有特定的反應室直徑的反應室內部環形電漿流的有效徑向路徑長度的分離器設計。
圖67所示為帶有圖1中環形電漿流源的MERIE磁體的使用情況。
圖68和69所示為較好的將環形電漿流限定在製程區的散熱片的使用情況。
圖70、71A和71B所示為具有分佈電感的射頻功率施加器。
圖72所示為相當於圖70、71A和71B的分佈電感。
圖73所示為圖72中分佈電感的環形排列。
圖74顯示與圖71A和71B對應的分佈電感和電容的排列。
圖75和76所示為使用圖71A和71B的磁芯的電感耦合射頻功率的不同方式的示意圖。
圖77所示為使用絕緣層來使圖44的終端部分和環形管電絕緣的情況。
圖78所示為均勻控制磁體或磁極可以設置在晶圓支承底座下方的方式。
圖79所示為帶有射頻偏壓功率施加器的電感耦合電漿浸沒離子植入反應器。
圖80A、80B和80C所示分別為施加的脈衝D.C.偏壓,對應的鞘區電壓方式和施加的射頻偏壓。
圖81A、81B、81C和81D所示分別為離子流的能量分佈,施加的射頻偏壓周期,離子飽和流和D.C.偏壓的函數關係,以及用於不同射頻偏壓頻率的離子流的能量分佈。
圖82A和82B所示為源功率產生器的功率輸出波形和推拉模式的偏壓功率產生器之間的時間關係。
圖82C和82D所示為源功率產生器的功率輸出波形和同步模式下偏壓功率產生器之間的時間關係。
圖82E和82F所示為源功率產生器的功率輸出波形和對稱模式下偏壓功率產生器之間的時間關係。
圖82G和82H所示為源功率產生器的功率輸出波形和非對稱模式下偏壓功率產生器之間的時間關係。
圖83A和83B所示為帶有射頻偏壓施加器的電容耦合 電漿浸沒離子植入反應器的不同形式。
圖84所示為具有再進入環形路徑電漿源的電漿浸沒離子植入反應器。
圖85所示為具有包含兩個交叉閉合電漿路徑的環形電漿源的電漿浸沒離子植入反應器。
圖86所示為圖85中反應器頂部的內表面。
圖87所示為圖85中反應器的氣體分佈板。
圖88是圖85中的反應器經改進後包括電漿控制中心電磁體的部分視圖。
圖89A和89B分別是圖88中的反應器另外有一個電漿控制外部電磁體的形式的側視圖和俯視圖。
圖90A,90B和90C是圖89A中具有用於控制磁流的底板的不同間隙距離的外部電磁體的側面剖視圖。
圖91所示為圖85中反應器內的射頻偏壓功率耦合電路。
圖92顯示了根據偏壓控制特徵的射頻偏壓波形。
圖93是顯示根據圖92所示特徵控制偏壓的控制系統的區塊圖。
圖94是圖85中反應器內使用的真空控制閥的俯視圖。
圖95是圖94中控制閥在關閉位置的側面剖視圖。
圖96是圖95中控制閥直角方向的殼體內表面的側視圖。
圖97是用在圖85中反應器內的高壓晶圓支承底座的 側面剖視圖。
圖98是圖97中顯示了扣合件的晶圓支承底座的剖視面的放大圖。
圖99是包括電漿浸沒離子植入反應器的離子植入製程系統的區塊圖。
圖100是顯示電子密度與施加於圖79中電感耦合電漿浸沒植入反應器和圖85中環形源電漿浸沒離子植入反應器上的電漿源功率的函數圖表。
圖101是顯示游離氟密度與施加於圖79中電感耦合電漿浸沒植入反應器和圖85中環形源電漿浸沒離子植入反應器上的電漿源功率的函數圖表。
圖102是顯示電子密度與施加於圖83A中電容耦合電漿浸沒植入反應器和圖85中環形源電漿浸沒離子植入反應器上的電漿源功率的函數圖表。
圖103是顯示摻雜濃度和圖85中反應器和傳統的離子束植入器內用於不同離子能量結合深度的函數圖表。
圖104所示為在後-植入快速熱退火之前或之後摻雜濃度的圖表。
圖105是顯示圖85中環形源電漿浸沒離子植入反應器和傳統的離子束植入器內動表面退火之前或之後摻雜濃度的圖表。
圖106是顯示離子植入和退火後的晶圓和通過圖85中使用動表面退火的反應器和使用快速熱退火的共用離子束植入器獲得的結合深度之間的函數關係圖表。
圖107是顯示動表面退火之前和之後通過圖85中反應器獲得的植入摻雜濃度的圖表。
圖108是圖85中反應器內射頻偏壓(左邊的縱坐標)和束線植入器內束線電壓(右邊的縱坐標)與結合深度之間的函數關係圖表。
圖109是源極與汲極接觸器和晶圓管的多晶矽選通電極的離子植入過程中晶圓表面的剖視圖。
圖110是晶體管源極和汲極延伸部分的離子植入過程中晶圓表面的剖視圖。
圖111是顯示使用圖85中的反應器執行離子植入製程的流程圖。
圖112是顯示在圖99所示的系統中使用圖85中的反應器執行可能會出現的預植入、離子植入以及可能會出現的後植入製程順序的流程圖。
圖113是顯示能夠使用圖1中環形源極反應器的低溫CVD製程的區塊圖。
圖114A是圖113的製程中沈積層的保形率(縱軸)與所使用的射頻源功率(橫軸)之間的函數關係的圖表。
圖114B是圖示術語“保形性”含義的半導體結構圖表。
圖115是顯示CVD沈積速率(縱軸)和所使用的源功率(橫軸)的函數關係圖表。
圖116是顯示通過圖113所示製程沈積的塗層上的壓力和偏壓功率之間的函數關係圖表。
圖117是顯示按照圖113所示步驟對晶圓進行一系列後CVD離子植入處理步驟的區塊圖。
圖118A是圖113所示CVD沈積製程之前的晶矽片的剖面圖。
圖118B是顯示執行圖113所示製程後覆有一層CVD沈積層的基層的剖面圖。
圖118C是顯示圖118A所示晶矽片按照圖113所示製程進行離子植入步驟的剖面圖。
圖119A、119B和119C分別以簡要方式顯示與圖118A、118B和118C對應的薄膜晶圓結構。
圖120A所示為CVD沈積物例如氮在圖118A所示離子植入步驟之前和之後的深度曲線圖。
圖120B所示為按照圖118C所示步驟提高CVD沈積層的附著性的所需離子植入深度曲線圖。
圖121所示為在所選的沈積種類例如氮的CVD沈積層內添加內容的所需離子植入深度曲線圖。
圖122A顯示了根據圖121所示植入步驟之前CVD沈積層和基層的結構。
圖122B顯示了植入步驟之後沈積層和基層的結構。
圖123A至圖123H是顯示在包含p-頻和n-頻場效晶圓管(FETs)的互補金屬氧化物半導體(CMOS)裝置上形成載流子遷移率增強鈍化層的低溫電漿CVD製程中一系列步驟結果的半導體結構剖面圖。
圖124是與圖123A至123H所示結果對應一致的製程 步驟區塊圖。
圖125是顯示能夠使用圖1中環形源反應器填充高深寬比孔隙的低溫CVD製程的區塊圖。
圖126是顯示氧(實線)和氮(虛線)氣流率與需要填充圖125所示製程中孔隙的持續時間之間的函數關係圖表。
圖127是沈積層中氧量和圖125所示製程中深度曲線之間的函數曲線圖。
6105‧‧‧處理室前處理(選擇性進行)
6107‧‧‧送入晶圓
6109‧‧‧引入含Si,N,O任一者的製程氣體
6111‧‧‧維持低處理室壓力(10-50mT)
6113‧‧‧形成環形RF電漿電流
6113-1‧‧‧以高頻(101 MHz)施加低(102 WATT)源功率至源功率產生器
6113-2‧‧‧以低頻(1-4MHz)施加低至適當值(0-5kWATT)的偏壓功率至晶圓
6115‧‧‧設定CVD的源功率級在所欲保形性/非保形性(0.1-0.6保形性)
6117‧‧‧設定所欲應力級之磊晶層CVD的偏壓功率級(張力+109 PASCAL或壓應力-109 PASCAL)
6119‧‧‧後CVD晶圓處理(選擇性進行)

Claims (24)

  1. 一種在工件上沈積含半導體元素、氮、氫或氧中任何元素之塗層的低溫製程,上述製程包括:將該工件放置在反應室中並面對反應室的製程區;於反應室中引入含半導體元素、氮、氫或氧中任何元素的製程氣體;以及藉由在反應室外部的再進入(reentrant)管的一部分施加第一頻率之射頻電漿源功率並且形成再進入路徑的一部分的方式,在通過製程區的再進入路徑中產生環形(torroidal)射頻電漿流。
  2. 如申請專利範圍第1項所述的製程,其更包括向工件施加第二頻率的射頻電漿偏壓。
  3. 如申請專利範圍第1項所述的製程,其更包括:將塗層的保形性(conformality)設置在保形和非保形的範圍之間,同時將塗層的應力設置在壓應力和拉應力的範圍之間。
  4. 如申請專利範圍第3項所述的製程,其中設置保形性的步驟包括在保形性沈積塗層的最高源功率和非保形性沈積塗層的最低源功率的範圍之間設置任意大小的 射頻電漿源功率,且設置應力的步驟包括藉由施加與期望應力大小相應的射頻偏壓來控制應力。
  5. 如申請專利範圍第4項所述的製程,其中利用射頻偏壓控制應力的步驟包括向前述工件施加射頻偏壓,該射頻偏壓與在塗層被沈積成具有壓應力的最高偏壓功率和塗層被沈積成具有拉應力的最低偏壓功率或零偏壓功率的範圍之間的任意大小值的偏壓功率相對應。
  6. 如申請專利範圍第4項所述的製程,其中上述最高源功率對應於超過約0.5的保形率,上述最低電源功率對應於不超過約0.1的保形率。
  7. 如申請專利範圍第5項所述的製程,其中上述最低偏壓功率對應於塗層的應力大小是約+1GPa,所述最高偏壓功率對應塗層應力大小是約-1GPa。
  8. 如申請專利範圍第1項所述的製程,其更包括在將工件放入反應室之前,利用含矽、氮、氫或氧中至少一種元素的塗層塗覆反應室的內表面來預處理反應室。
  9. 如申請專利範圍第1項所述的製程,其更包括在塗層 的沈積完成後,藉由在再進入(reentrant)路徑中形成包括要植入離子的環形射頻電漿流,並向工件施加與期望的離子植入深度對應的偏壓來執行在腔室中的工件上的後沈積離子植入製程。
  10. 如申請專利範圍第9項所述的製程,其中上述後沈積離子植入製程包括利用具有動能的離子對工件進行離子轟擊以提高塗層的附著力,其中離子動能對應之植入深度係與該塗層及下方的工件之層之間的界面距離相當,該塗層是沈積在所述下方的工件之層上。
  11. 如申請專利範圍第9項所述的製程,其中上述後沈積離子植入製程包括:植入離子到選定物種的塗層中,以提高塗層中所述物種的含量。
  12. 如申請專利範圍第11項所述的製程,其中上述含量被提高至超過化學計量比(stochiometric ratio)。
  13. 如申請專利範圍第11所述的製程,其中上述選定物種包括氮,藉此,上述後沈積離子植入製程提高塗層的介電常數。
  14. 如申請專利範圍第11項所述的製程,其中上述選定物種是一類包括氫或者氦的輕物種,藉此,上述後沈積離子植入製程調整塗層的應力。
  15. 如申請專利範圍第9項所述的製程,其中上述後沈積離子植入製程包括:把離子植入與電漿化學氣相沈積不相容之選定物種的塗層中。
  16. 如申請專利範圍第9項所述的製程,其更包括具備下列特徵之至少一者的瞬間退火(flash anneal)步驟:(a)足夠低的溫度,(b)持續時間足夠短,以限制工件裡的擴散長度低於幾十奈米級的特徵尺寸。
  17. 如申請專利範圍第1項所述的製程,其中上述工件具有塗層所要填充的高深寬比孔,上述的製程更包括在沈積製程開始時使用含氮的製程氣體。
  18. 如申請專利範圍第17項所述的製程,其更包括:當高深寬比孔開始被塗層填充時,提高製程氣體的氧含量,同時降低該製程氣體中的氮含量,直到當高深寬比的孔至少幾乎被塗層填滿時,至少幾乎所有的氮含量都已被氧含量所取代。
  19. 如申請專利範圍第18項所述的製程,其中係設置上述電漿源功率大小以形成非保形塗層。
  20. 如申請專利範圍第18項所述的製程,其中係設置上述電漿源功率大小以形成至少幾乎保形的塗層。
  21. 如申請專利範圍第2項所述的製程,其中該第一頻率為高頻,而第二頻率為低頻。
  22. 如申請專利範圍第2項所述的製程,其中該第一頻率和第二頻率相同。
  23. 如申請專利範圍第2項所述的製程,其更包括:在沈積塗層之前,連續遮蔽下列其中之一:(a)工件中的一組N-通道元件結構,以及(b)工件中的一組P-通道元件結構,同時不遮蔽另外一組或使另外一組處於不遮蔽的狀態;如果未遮蔽的組由P-通道元件組成,將所述的射頻偏壓大小設置在塗層被沈積成具有壓應力的大小,如果未遮蔽的組由N-通道元件組成,則將上述的射頻偏壓大小設置在塗層被沈積成具有拉應力的大小。
  24. 如申請專利範圍第1項所述的製程,其更包括保持工件的溫度在約100℃附近或低於約100℃。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI577247B (zh) * 2014-07-08 2017-04-01 Psk有限公司 使用雙電漿源產生電漿之裝置及包括該裝置的用於處理基板之裝置
US10312060B2 (en) 2013-11-22 2019-06-04 Psk Inc. Plasma generating apparatus using mutual inductive coupling and substrate treating apparatus comprising the same
TWI680699B (zh) * 2015-02-06 2019-12-21 美商Mks儀器公司 具有自諧振元件之用於電漿點火的裝置及方法

Families Citing this family (473)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR876M (zh) 1960-10-12 1961-10-16
US8048806B2 (en) * 2000-03-17 2011-11-01 Applied Materials, Inc. Methods to avoid unstable plasma states during a process transition
US20070042580A1 (en) * 2000-08-10 2007-02-22 Amir Al-Bayati Ion implanted insulator material with reduced dielectric constant
US7294563B2 (en) * 2000-08-10 2007-11-13 Applied Materials, Inc. Semiconductor on insulator vertical transistor fabrication and doping process
US6939434B2 (en) * 2000-08-11 2005-09-06 Applied Materials, Inc. Externally excited torroidal plasma source with magnetic control of ion distribution
US7223676B2 (en) * 2002-06-05 2007-05-29 Applied Materials, Inc. Very low temperature CVD process with independently variable conformality, stress and composition of the CVD layer
US20050230047A1 (en) * 2000-08-11 2005-10-20 Applied Materials, Inc. Plasma immersion ion implantation apparatus
US7465478B2 (en) * 2000-08-11 2008-12-16 Applied Materials, Inc. Plasma immersion ion implantation process
US8053700B2 (en) * 2003-04-16 2011-11-08 Mks Instruments, Inc. Applicators and cooling systems for a plasma device
DE10360000B4 (de) * 2003-12-19 2009-12-10 Advanced Micro Devices, Inc., Sunnyvale Abstandselement für eine Gateelektrode mit Zugspannung eines Transistorelements und ein Verfahren zur Herstellung
US7521653B2 (en) * 2004-08-03 2009-04-21 Exatec Llc Plasma arc coating system
US7927933B2 (en) * 2005-02-16 2011-04-19 Imec Method to enhance the initiation of film growth
US20060244074A1 (en) * 2005-04-29 2006-11-02 Chien-Hao Chen Hybrid-strained sidewall spacer for CMOS process
US7232730B2 (en) * 2005-04-29 2007-06-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a locally strained transistor
US20060260545A1 (en) * 2005-05-17 2006-11-23 Kartik Ramaswamy Low temperature absorption layer deposition and high speed optical annealing system
US7422775B2 (en) * 2005-05-17 2008-09-09 Applied Materials, Inc. Process for low temperature plasma deposition of an optical absorption layer and high speed optical annealing
US7312162B2 (en) * 2005-05-17 2007-12-25 Applied Materials, Inc. Low temperature plasma deposition process for carbon layer deposition
US7429532B2 (en) * 2005-08-08 2008-09-30 Applied Materials, Inc. Semiconductor substrate process using an optically writable carbon-containing mask
US7323401B2 (en) * 2005-08-08 2008-01-29 Applied Materials, Inc. Semiconductor substrate process using a low temperature deposited carbon-containing hard mask
US7695633B2 (en) * 2005-10-18 2010-04-13 Applied Materials, Inc. Independent control of ion density, ion energy distribution and ion dissociation in a plasma reactor
JP2007123766A (ja) * 2005-10-31 2007-05-17 Tokyo Electron Ltd エッチング方法、プラズマ処理装置及び記憶媒体
JPWO2007111348A1 (ja) * 2006-03-28 2009-08-13 株式会社日立国際電気 基板処理装置
US7780864B2 (en) * 2006-04-24 2010-08-24 Applied Materials, Inc. Process using combined capacitively and inductively coupled plasma sources for controlling plasma ion radial distribution
US20070246163A1 (en) * 2006-04-24 2007-10-25 Applied Materials, Inc. Plasma reactor apparatus with independent capacitive and inductive plasma sources
US7727413B2 (en) * 2006-04-24 2010-06-01 Applied Materials, Inc. Dual plasma source process using a variable frequency capacitively coupled source to control plasma ion density
US7645357B2 (en) * 2006-04-24 2010-01-12 Applied Materials, Inc. Plasma reactor apparatus with a VHF capacitively coupled plasma source of variable frequency
US20070246443A1 (en) * 2006-04-24 2007-10-25 Applied Materials, Inc. Process using combined capacitively and inductively coupled plasma process for controlling plasma ion dissociation
US20070245958A1 (en) * 2006-04-24 2007-10-25 Applied Materials, Inc. Dual plasma source process using a variable frequency capacitively coupled source for controlling ion radial distribution
US7504041B2 (en) * 2006-05-03 2009-03-17 Applied Materials, Inc. Method of processing a workpiece in a plasma reactor employing a dynamically adjustable plasma source power applicator
KR101170597B1 (ko) * 2006-05-10 2012-08-02 주성엔지니어링(주) 진폭변조 알에프 전력을 이용한 갭필 방법 및 이를 위한갭필 장치
JP2009538991A (ja) * 2006-05-30 2009-11-12 ホーメット コーポレーション 黒鉛溶解容器を利用した溶解方法
US7687132B1 (en) 2008-03-05 2010-03-30 Hrl Laboratories, Llc Ceramic microtruss
US8287895B1 (en) 2008-04-24 2012-10-16 Hrl Laboratories, Llc Three-dimensional biological scaffold compromising polymer waveguides
US7382959B1 (en) 2006-10-13 2008-06-03 Hrl Laboratories, Llc Optically oriented three-dimensional polymer microstructures
US8197930B1 (en) 2007-05-10 2012-06-12 Hrl Laboratories, Llc Three-dimensional ordered open-cellular structures
US7976634B2 (en) 2006-11-21 2011-07-12 Applied Materials, Inc. Independent radiant gas preheating for precursor disassociation control and gas reaction kinetics in low temperature CVD systems
EP2100485B1 (en) 2006-12-28 2013-05-29 Exatec, LLC. Apparatus and method for plasma arc coating
WO2008104160A2 (de) * 2007-02-26 2008-09-04 Dr. Laure Plasmatechnologie Gmbh Vorrichtung und ein verfahren zur plasmagestützten beschichtung und oberflächenbehandlung grossvolumiger bauteile
KR101588174B1 (ko) * 2007-05-17 2016-01-27 엑사테크 엘.엘.씨. 공통 플라즈마 코팅 구역에서 복수의 코팅 재료를 침착시키기 위한 장치 및 방법
US20090008577A1 (en) * 2007-07-07 2009-01-08 Varian Semiconductor Equipment Associates, Inc. Conformal Doping Using High Neutral Density Plasma Implant
US8673080B2 (en) 2007-10-16 2014-03-18 Novellus Systems, Inc. Temperature controlled showerhead
KR101173645B1 (ko) * 2007-12-31 2012-08-20 (주)에이디에스 가스 분사 유닛 및 이를 구비하는 박막 증착 장치
JP5297048B2 (ja) * 2008-01-28 2013-09-25 三菱重工業株式会社 プラズマ処理方法及びプラズマ処理装置
US8264154B2 (en) * 2008-05-14 2012-09-11 Applied Materials, Inc. Method and apparatus for pulsed plasma processing using a time resolved tuning scheme for RF power delivery
US8990096B2 (en) * 2008-07-11 2015-03-24 Michael W. Shore Distributing alternatively generated power to a real estate development
US20100021273A1 (en) * 2008-07-28 2010-01-28 Applied Materials, Inc. Concrete vacuum chamber
US10378106B2 (en) 2008-11-14 2019-08-13 Asm Ip Holding B.V. Method of forming insulation film by modified PEALD
US20100173448A1 (en) * 2009-01-07 2010-07-08 Applied Materials, Inc. High frequency plasma enhanced chemical vapor deposition
US8852523B1 (en) 2009-03-17 2014-10-07 Hrl Laboratories, Llc Ordered open-cellular materials for mass transfer and/or phase separation applications
US9394608B2 (en) 2009-04-06 2016-07-19 Asm America, Inc. Semiconductor processing reactor and components thereof
US8465825B1 (en) 2009-05-29 2013-06-18 Hrl Laboratories, Llc Micro-truss based composite friction-and-wear apparatus and methods of manufacturing the same
US20110021011A1 (en) 2009-07-23 2011-01-27 Advanced Technology Materials, Inc. Carbon materials for carbon implantation
US8578879B2 (en) * 2009-07-29 2013-11-12 Applied Materials, Inc. Apparatus for VHF impedance match tuning
US20110039034A1 (en) * 2009-08-11 2011-02-17 Helen Maynard Pulsed deposition and recrystallization and tandem solar cell design utilizing crystallized/amorphous material
US8802201B2 (en) 2009-08-14 2014-08-12 Asm America, Inc. Systems and methods for thin-film deposition of metal oxides using excited nitrogen-oxygen species
EP2471087A1 (en) * 2009-08-27 2012-07-04 Mosaic Crystals Ltd. Penetrating plasma generating apparatus for high vacuum chambers
US8497196B2 (en) * 2009-10-04 2013-07-30 Tokyo Electron Limited Semiconductor device, method for fabricating the same and apparatus for fabricating the same
CN102598131B (zh) * 2009-11-04 2016-04-13 应用材料公司 用于图案化的磁盘媒体应用的等离子体离子注入工艺
US8343860B1 (en) 2010-03-23 2013-01-01 L'air Liquide Societe Anonyme Pour L'etude Et L'exploitation Des Procedes Georges Claude High C content molecules for C implant
US20130130513A1 (en) * 2010-07-21 2013-05-23 Tokyo Electron Limited Interlayer insulating layer forming method and semiconductor device
US9089319B2 (en) 2010-07-22 2015-07-28 Plasma Surgical Investments Limited Volumetrically oscillating plasma flows
US9443753B2 (en) * 2010-07-30 2016-09-13 Applied Materials, Inc. Apparatus for controlling the flow of a gas in a process chamber
JP5238780B2 (ja) * 2010-09-17 2013-07-17 株式会社東芝 磁気記録媒体とその製造方法及び磁気記録装置
CN101942649A (zh) * 2010-10-21 2011-01-12 韩山师范学院 一种实现低温构筑高密度纳米硅结构的方法
JP5709505B2 (ja) * 2010-12-15 2015-04-30 東京エレクトロン株式会社 プラズマ処理装置、プラズマ処理方法、および記憶媒体
JP5941653B2 (ja) * 2011-02-24 2016-06-29 東京エレクトロン株式会社 シリコン窒化膜の成膜方法及びシリコン窒化膜の成膜装置
US9441296B2 (en) 2011-03-04 2016-09-13 Novellus Systems, Inc. Hybrid ceramic showerhead
US8429574B2 (en) * 2011-04-14 2013-04-23 Cadence Design Systems, Inc. Dual-pattern coloring technique for mask design
US9312155B2 (en) 2011-06-06 2016-04-12 Asm Japan K.K. High-throughput semiconductor-processing apparatus equipped with multiple dual-chamber modules
US8664126B2 (en) * 2011-06-10 2014-03-04 Applied Materials, Inc. Selective deposition of polymer films on bare silicon instead of oxide surface
US9793148B2 (en) 2011-06-22 2017-10-17 Asm Japan K.K. Method for positioning wafers in multiple wafer transport
US10364496B2 (en) 2011-06-27 2019-07-30 Asm Ip Holding B.V. Dual section module having shared and unshared mass flow controllers
US10854498B2 (en) 2011-07-15 2020-12-01 Asm Ip Holding B.V. Wafer-supporting device and method for producing same
US20130023129A1 (en) 2011-07-20 2013-01-24 Asm America, Inc. Pressure transmitter for a semiconductor processing environment
KR101629869B1 (ko) 2011-09-16 2016-06-13 엠파이어 테크놀로지 디벨롭먼트 엘엘씨 그래핀 결함의 변경
US8551891B2 (en) * 2011-10-04 2013-10-08 Applied Materials, Inc. Remote plasma burn-in
US9250178B2 (en) 2011-10-07 2016-02-02 Kla-Tencor Corporation Passivation of nonlinear optical crystals
US9017481B1 (en) 2011-10-28 2015-04-28 Asm America, Inc. Process feed management for semiconductor substrate processing
US9539773B2 (en) 2011-12-06 2017-01-10 Hrl Laboratories, Llc Net-shape structure with micro-truss core
EP3267470A3 (en) 2012-02-14 2018-04-18 Entegris, Inc. Carbon dopant gas and co-flow for implant beam and source life performance improvement
US9812291B2 (en) * 2012-02-14 2017-11-07 Entegris, Inc. Alternate materials and mixtures to minimize phosphorus buildup in implant applications
US9017806B2 (en) 2012-03-23 2015-04-28 Hrl Laboratories, Llc High airflow micro-truss structural apparatus
US8946830B2 (en) 2012-04-04 2015-02-03 Asm Ip Holdings B.V. Metal oxide protective layer for a semiconductor device
US9082591B2 (en) * 2012-04-24 2015-07-14 Applied Materials, Inc. Three-coil inductively coupled plasma source with individually controlled coil currents from a single RF power generator
TWI522490B (zh) * 2012-05-10 2016-02-21 應用材料股份有限公司 利用微波電漿化學氣相沈積在基板上沈積膜的方法
US10319872B2 (en) 2012-05-10 2019-06-11 International Business Machines Corporation Cost-efficient high power PECVD deposition for solar cells
US9558931B2 (en) 2012-07-27 2017-01-31 Asm Ip Holding B.V. System and method for gas-phase sulfur passivation of a semiconductor surface
US9659799B2 (en) 2012-08-28 2017-05-23 Asm Ip Holding B.V. Systems and methods for dynamic semiconductor process scheduling
US9021985B2 (en) 2012-09-12 2015-05-05 Asm Ip Holdings B.V. Process gas management for an inductively-coupled plasma deposition reactor
US9324811B2 (en) 2012-09-26 2016-04-26 Asm Ip Holding B.V. Structures and devices including a tensile-stressed silicon arsenic layer and methods of forming same
US10714315B2 (en) 2012-10-12 2020-07-14 Asm Ip Holdings B.V. Semiconductor reaction chamber showerhead
US8944003B2 (en) * 2012-11-16 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Remote plasma system and method
US9640416B2 (en) 2012-12-26 2017-05-02 Asm Ip Holding B.V. Single-and dual-chamber module-attachable wafer-handling chamber
US9018093B2 (en) * 2013-01-25 2015-04-28 Asm Ip Holding B.V. Method for forming layer constituted by repeated stacked layers
US20160376700A1 (en) 2013-02-01 2016-12-29 Asm Ip Holding B.V. System for treatment of deposition reactor
US9589770B2 (en) 2013-03-08 2017-03-07 Asm Ip Holding B.V. Method and systems for in-situ formation of intermediate reactive species
US9484191B2 (en) 2013-03-08 2016-11-01 Asm Ip Holding B.V. Pulsed remote plasma method and system
SG10201900327YA (en) * 2013-03-15 2019-02-27 Plasmability Llc A method of cvd plasma processing with a toroidal plasma processing apparatus
JP6177012B2 (ja) * 2013-06-04 2017-08-09 株式会社ダイヘン インピーダンス整合装置
US8993054B2 (en) 2013-07-12 2015-03-31 Asm Ip Holding B.V. Method and system to reduce outgassing in a reaction chamber
US9018111B2 (en) 2013-07-22 2015-04-28 Asm Ip Holding B.V. Semiconductor reaction chamber with plasma capabilities
US9793115B2 (en) 2013-08-14 2017-10-17 Asm Ip Holding B.V. Structures and devices including germanium-tin films and methods of forming same
US9240412B2 (en) 2013-09-27 2016-01-19 Asm Ip Holding B.V. Semiconductor structure and device and methods of forming same using selective epitaxial process
US9556516B2 (en) 2013-10-09 2017-01-31 ASM IP Holding B.V Method for forming Ti-containing film by PEALD using TDMAT or TDEAT
CN116633324A (zh) 2013-11-14 2023-08-22 鹰港科技有限公司 高压纳秒脉冲发生器
US10892140B2 (en) 2018-07-27 2021-01-12 Eagle Harbor Technologies, Inc. Nanosecond pulser bias compensation
US10978955B2 (en) 2014-02-28 2021-04-13 Eagle Harbor Technologies, Inc. Nanosecond pulser bias compensation
US10020800B2 (en) 2013-11-14 2018-07-10 Eagle Harbor Technologies, Inc. High voltage nanosecond pulser with variable pulse width and pulse repetition frequency
US11539352B2 (en) 2013-11-14 2022-12-27 Eagle Harbor Technologies, Inc. Transformer resonant converter
US10179947B2 (en) 2013-11-26 2019-01-15 Asm Ip Holding B.V. Method for forming conformal nitrided, oxidized, or carbonized dielectric film by atomic layer deposition
US10683571B2 (en) 2014-02-25 2020-06-16 Asm Ip Holding B.V. Gas supply manifold and method of supplying gases to chamber using same
US10483089B2 (en) 2014-02-28 2019-11-19 Eagle Harbor Technologies, Inc. High voltage resistive output stage circuit
US10167557B2 (en) 2014-03-18 2019-01-01 Asm Ip Holding B.V. Gas distribution system, reactor including the system, and methods of using the same
US9447498B2 (en) 2014-03-18 2016-09-20 Asm Ip Holding B.V. Method for performing uniform processing in gas system-sharing multiple reaction chambers
US11015245B2 (en) 2014-03-19 2021-05-25 Asm Ip Holding B.V. Gas-phase reactor and system having exhaust plenum and components thereof
US9550694B2 (en) 2014-03-31 2017-01-24 Corning Incorporated Methods and apparatus for material processing using plasma thermal source
US9533909B2 (en) 2014-03-31 2017-01-03 Corning Incorporated Methods and apparatus for material processing using atmospheric thermal plasma reactor
US9284210B2 (en) 2014-03-31 2016-03-15 Corning Incorporated Methods and apparatus for material processing using dual source cyclonic plasma reactor
US9404587B2 (en) 2014-04-24 2016-08-02 ASM IP Holding B.V Lockout tagout for semiconductor vacuum valve
US10741365B2 (en) 2014-05-05 2020-08-11 Lam Research Corporation Low volume showerhead with porous baffle
US10858737B2 (en) 2014-07-28 2020-12-08 Asm Ip Holding B.V. Showerhead assembly and components thereof
US9543180B2 (en) 2014-08-01 2017-01-10 Asm Ip Holding B.V. Apparatus and method for transporting wafers between wafer carrier and process tool under vacuum
US9890456B2 (en) 2014-08-21 2018-02-13 Asm Ip Holding B.V. Method and system for in situ formation of gas-phase compounds
CN107078009B (zh) * 2014-09-01 2019-04-12 恩特格里斯公司 利用增强源技术进行磷或砷离子植入
US9657845B2 (en) 2014-10-07 2017-05-23 Asm Ip Holding B.V. Variable conductance gas distribution apparatus and method
US10941490B2 (en) 2014-10-07 2021-03-09 Asm Ip Holding B.V. Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same
KR102300403B1 (ko) 2014-11-19 2021-09-09 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
KR102263121B1 (ko) 2014-12-22 2021-06-09 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 및 그 제조 방법
US20160200618A1 (en) 2015-01-08 2016-07-14 Corning Incorporated Method and apparatus for adding thermal energy to a glass melt
US9478415B2 (en) 2015-02-13 2016-10-25 Asm Ip Holding B.V. Method for forming film having low resistance and shallow junction depth
JP6492736B2 (ja) * 2015-02-17 2019-04-03 東京エレクトロン株式会社 基板処理装置及び基板処理方法並びに記憶媒体
US10529542B2 (en) 2015-03-11 2020-01-07 Asm Ip Holdings B.V. Cross-flow reactor and method
US10276355B2 (en) 2015-03-12 2019-04-30 Asm Ip Holding B.V. Multi-zone reactor, system including the reactor, and method of using the same
US10378107B2 (en) 2015-05-22 2019-08-13 Lam Research Corporation Low volume showerhead with faceplate holes for improved flow uniformity
US10023959B2 (en) 2015-05-26 2018-07-17 Lam Research Corporation Anti-transient showerhead
US20160362782A1 (en) * 2015-06-15 2016-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Gas dispenser and deposition apparatus using the same
US10458018B2 (en) 2015-06-26 2019-10-29 Asm Ip Holding B.V. Structures including metal carbide material, devices including the structures, and methods of forming same
US10600673B2 (en) 2015-07-07 2020-03-24 Asm Ip Holding B.V. Magnetic susceptor to baseplate seal
US10043661B2 (en) 2015-07-13 2018-08-07 Asm Ip Holding B.V. Method for protecting layer by forming hydrocarbon-based extremely thin film
US9899291B2 (en) 2015-07-13 2018-02-20 Asm Ip Holding B.V. Method for protecting layer by forming hydrocarbon-based extremely thin film
US10083836B2 (en) 2015-07-24 2018-09-25 Asm Ip Holding B.V. Formation of boron-doped titanium metal films with high work function
US10087525B2 (en) 2015-08-04 2018-10-02 Asm Ip Holding B.V. Variable gap hard stop design
US9647114B2 (en) 2015-08-14 2017-05-09 Asm Ip Holding B.V. Methods of forming highly p-type doped germanium tin films and structures and devices including the films
US9711345B2 (en) 2015-08-25 2017-07-18 Asm Ip Holding B.V. Method for forming aluminum nitride-based film by PEALD
US9960072B2 (en) 2015-09-29 2018-05-01 Asm Ip Holding B.V. Variable adjustment for precise matching of multiple chamber cavity housings
US9909214B2 (en) 2015-10-15 2018-03-06 Asm Ip Holding B.V. Method for depositing dielectric film in trenches by PEALD
US10211308B2 (en) 2015-10-21 2019-02-19 Asm Ip Holding B.V. NbMC layers
US10322384B2 (en) 2015-11-09 2019-06-18 Asm Ip Holding B.V. Counter flow mixer for process chamber
US9455138B1 (en) 2015-11-10 2016-09-27 Asm Ip Holding B.V. Method for forming dielectric film in trenches by PEALD using H-containing gas
US9905420B2 (en) 2015-12-01 2018-02-27 Asm Ip Holding B.V. Methods of forming silicon germanium tin films and structures and devices including the films
US9607837B1 (en) 2015-12-21 2017-03-28 Asm Ip Holding B.V. Method for forming silicon oxide cap layer for solid state diffusion process
US9735024B2 (en) 2015-12-28 2017-08-15 Asm Ip Holding B.V. Method of atomic layer etching using functional group-containing fluorocarbon
US9627221B1 (en) 2015-12-28 2017-04-18 Asm Ip Holding B.V. Continuous process incorporating atomic layer etching
US11139308B2 (en) 2015-12-29 2021-10-05 Asm Ip Holding B.V. Atomic layer deposition of III-V compounds to form V-NAND devices
US9754779B1 (en) 2016-02-19 2017-09-05 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US10468251B2 (en) 2016-02-19 2019-11-05 Asm Ip Holding B.V. Method for forming spacers using silicon nitride film for spacer-defined multiple patterning
US10529554B2 (en) 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US10501866B2 (en) 2016-03-09 2019-12-10 Asm Ip Holding B.V. Gas distribution apparatus for improved film uniformity in an epitaxial system
US10343920B2 (en) 2016-03-18 2019-07-09 Asm Ip Holding B.V. Aligned carbon nanotubes
US9892913B2 (en) 2016-03-24 2018-02-13 Asm Ip Holding B.V. Radial and thickness control via biased multi-port injection settings
US10190213B2 (en) 2016-04-21 2019-01-29 Asm Ip Holding B.V. Deposition of metal borides
US10087522B2 (en) 2016-04-21 2018-10-02 Asm Ip Holding B.V. Deposition of metal borides
US10865475B2 (en) 2016-04-21 2020-12-15 Asm Ip Holding B.V. Deposition of metal borides and silicides
US10367080B2 (en) 2016-05-02 2019-07-30 Asm Ip Holding B.V. Method of forming a germanium oxynitride film
US10032628B2 (en) 2016-05-02 2018-07-24 Asm Ip Holding B.V. Source/drain performance through conformal solid state doping
KR20170129515A (ko) * 2016-05-17 2017-11-27 삼성전자주식회사 반도체 장치의 제조 방법
KR102592471B1 (ko) 2016-05-17 2023-10-20 에이에스엠 아이피 홀딩 비.브이. 금속 배선 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
US11453943B2 (en) 2016-05-25 2022-09-27 Asm Ip Holding B.V. Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor
KR102619012B1 (ko) * 2016-05-27 2023-12-28 주식회사 뉴파워 프라즈마 다중 플라즈마 채널을 갖는 플라즈마 챔버
US11004660B2 (en) 2018-11-30 2021-05-11 Eagle Harbor Technologies, Inc. Variable output impedance RF generator
US10903047B2 (en) * 2018-07-27 2021-01-26 Eagle Harbor Technologies, Inc. Precise plasma control system
US11430635B2 (en) 2018-07-27 2022-08-30 Eagle Harbor Technologies, Inc. Precise plasma control system
US10388509B2 (en) 2016-06-28 2019-08-20 Asm Ip Holding B.V. Formation of epitaxial layers via dislocation filtering
US9859151B1 (en) 2016-07-08 2018-01-02 Asm Ip Holding B.V. Selective film deposition method to form air gaps
US10612137B2 (en) 2016-07-08 2020-04-07 Asm Ip Holdings B.V. Organic reactants for atomic layer deposition
US9793135B1 (en) 2016-07-14 2017-10-17 ASM IP Holding B.V Method of cyclic dry etching using etchant film
US10714385B2 (en) 2016-07-19 2020-07-14 Asm Ip Holding B.V. Selective deposition of tungsten
KR102354490B1 (ko) 2016-07-27 2022-01-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법
US9812320B1 (en) 2016-07-28 2017-11-07 Asm Ip Holding B.V. Method and apparatus for filling a gap
US10395919B2 (en) 2016-07-28 2019-08-27 Asm Ip Holding B.V. Method and apparatus for filling a gap
US9887082B1 (en) 2016-07-28 2018-02-06 Asm Ip Holding B.V. Method and apparatus for filling a gap
US10177025B2 (en) 2016-07-28 2019-01-08 Asm Ip Holding B.V. Method and apparatus for filling a gap
KR102532607B1 (ko) 2016-07-28 2023-05-15 에이에스엠 아이피 홀딩 비.브이. 기판 가공 장치 및 그 동작 방법
US10090316B2 (en) 2016-09-01 2018-10-02 Asm Ip Holding B.V. 3D stacked multilayer semiconductor memory using doped select transistor channel
US10410943B2 (en) 2016-10-13 2019-09-10 Asm Ip Holding B.V. Method for passivating a surface of a semiconductor and related systems
US10643826B2 (en) 2016-10-26 2020-05-05 Asm Ip Holdings B.V. Methods for thermally calibrating reaction chambers
US11532757B2 (en) 2016-10-27 2022-12-20 Asm Ip Holding B.V. Deposition of charge trapping layers
KR102671907B1 (ko) * 2016-10-31 2024-06-03 주성엔지니어링(주) 기판처리장치 및 기판처리방법
US10714350B2 (en) 2016-11-01 2020-07-14 ASM IP Holdings, B.V. Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures
US10643904B2 (en) 2016-11-01 2020-05-05 Asm Ip Holdings B.V. Methods for forming a semiconductor device and related semiconductor device structures
US10435790B2 (en) 2016-11-01 2019-10-08 Asm Ip Holding B.V. Method of subatmospheric plasma-enhanced ALD using capacitively coupled electrodes with narrow gap
US10229833B2 (en) 2016-11-01 2019-03-12 Asm Ip Holding B.V. Methods for forming a transition metal nitride film on a substrate by atomic layer deposition and related semiconductor device structures
US10134757B2 (en) 2016-11-07 2018-11-20 Asm Ip Holding B.V. Method of processing a substrate and a device manufactured by using the method
KR102546317B1 (ko) 2016-11-15 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기체 공급 유닛 및 이를 포함하는 기판 처리 장치
US10340135B2 (en) 2016-11-28 2019-07-02 Asm Ip Holding B.V. Method of topologically restricted plasma-enhanced cyclic deposition of silicon or metal nitride
KR20180068582A (ko) 2016-12-14 2018-06-22 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11447861B2 (en) 2016-12-15 2022-09-20 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus and a method of forming a patterned structure
US9916980B1 (en) 2016-12-15 2018-03-13 Asm Ip Holding B.V. Method of forming a structure on a substrate
US11581186B2 (en) 2016-12-15 2023-02-14 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus
KR102700194B1 (ko) 2016-12-19 2024-08-28 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US10269558B2 (en) 2016-12-22 2019-04-23 Asm Ip Holding B.V. Method of forming a structure on a substrate
US10867788B2 (en) 2016-12-28 2020-12-15 Asm Ip Holding B.V. Method of forming a structure on a substrate
US11390950B2 (en) 2017-01-10 2022-07-19 Asm Ip Holding B.V. Reactor system and method to reduce residue buildup during a film deposition process
WO2018148182A1 (en) 2017-02-07 2018-08-16 Eagle Harbor Technologies, Inc. Transformer resonant converter
US10655221B2 (en) 2017-02-09 2020-05-19 Asm Ip Holding B.V. Method for depositing oxide film by thermal ALD and PEALD
US10468261B2 (en) 2017-02-15 2019-11-05 Asm Ip Holding B.V. Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures
US10283353B2 (en) 2017-03-29 2019-05-07 Asm Ip Holding B.V. Method of reforming insulating film deposited on substrate with recess pattern
US10529563B2 (en) 2017-03-29 2020-01-07 Asm Ip Holdings B.V. Method for forming doped metal oxide films on a substrate by cyclical deposition and related semiconductor device structures
US10103040B1 (en) 2017-03-31 2018-10-16 Asm Ip Holding B.V. Apparatus and method for manufacturing a semiconductor device
DE102018204585A1 (de) * 2017-03-31 2018-10-04 centrotherm international AG Plasmagenerator, Plasma-Behandlungsvorrichtung und Verfahren zum gepulsten Bereitstellen von elektrischer Leistung
USD830981S1 (en) 2017-04-07 2018-10-16 Asm Ip Holding B.V. Susceptor for semiconductor substrate processing apparatus
KR102457289B1 (ko) 2017-04-25 2022-10-21 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법 및 반도체 장치의 제조 방법
US10892156B2 (en) 2017-05-08 2021-01-12 Asm Ip Holding B.V. Methods for forming a silicon nitride film on a substrate and related semiconductor device structures
US10770286B2 (en) 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
US10446393B2 (en) 2017-05-08 2019-10-15 Asm Ip Holding B.V. Methods for forming silicon-containing epitaxial layers and related semiconductor device structures
US10770314B2 (en) * 2017-05-31 2020-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, tool, and method of manufacturing
US10504742B2 (en) 2017-05-31 2019-12-10 Asm Ip Holding B.V. Method of atomic layer etching using hydrogen plasma
CN108987227B (zh) * 2017-06-02 2022-02-18 台湾积体电路制造股份有限公司 等离子体处理晶片的方法、等离子体控制方法及反应系统
US10886123B2 (en) 2017-06-02 2021-01-05 Asm Ip Holding B.V. Methods for forming low temperature semiconductor layers and related semiconductor device structures
US12040200B2 (en) 2017-06-20 2024-07-16 Asm Ip Holding B.V. Semiconductor processing apparatus and methods for calibrating a semiconductor processing apparatus
US11306395B2 (en) 2017-06-28 2022-04-19 Asm Ip Holding B.V. Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus
US10685834B2 (en) 2017-07-05 2020-06-16 Asm Ip Holdings B.V. Methods for forming a silicon germanium tin layer and related semiconductor device structures
KR20190009245A (ko) 2017-07-18 2019-01-28 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물
US11374112B2 (en) 2017-07-19 2022-06-28 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US10541333B2 (en) 2017-07-19 2020-01-21 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US11018002B2 (en) 2017-07-19 2021-05-25 Asm Ip Holding B.V. Method for selectively depositing a Group IV semiconductor and related semiconductor device structures
US10605530B2 (en) 2017-07-26 2020-03-31 Asm Ip Holding B.V. Assembly of a liner and a flange for a vertical furnace as well as the liner and the vertical furnace
US10312055B2 (en) 2017-07-26 2019-06-04 Asm Ip Holding B.V. Method of depositing film by PEALD using negative bias
US10590535B2 (en) 2017-07-26 2020-03-17 Asm Ip Holdings B.V. Chemical treatment, deposition and/or infiltration apparatus and method for using the same
US10692741B2 (en) 2017-08-08 2020-06-23 Asm Ip Holdings B.V. Radiation shield
US10770336B2 (en) 2017-08-08 2020-09-08 Asm Ip Holding B.V. Substrate lift mechanism and reactor including same
US11139191B2 (en) 2017-08-09 2021-10-05 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US10249524B2 (en) 2017-08-09 2019-04-02 Asm Ip Holding B.V. Cassette holder assembly for a substrate cassette and holding member for use in such assembly
US11769682B2 (en) 2017-08-09 2023-09-26 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US10236177B1 (en) 2017-08-22 2019-03-19 ASM IP Holding B.V.. Methods for depositing a doped germanium tin semiconductor and related semiconductor device structures
USD900036S1 (en) 2017-08-24 2020-10-27 Asm Ip Holding B.V. Heater electrical connector and adapter
JP6902167B2 (ja) 2017-08-25 2021-07-14 イーグル ハーバー テクノロジーズ, インク.Eagle Harbor Technologies, Inc. ナノ秒パルスを使用する任意波形の発生
US11830730B2 (en) 2017-08-29 2023-11-28 Asm Ip Holding B.V. Layer forming method and apparatus
KR102491945B1 (ko) 2017-08-30 2023-01-26 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11295980B2 (en) 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
US11056344B2 (en) 2017-08-30 2021-07-06 Asm Ip Holding B.V. Layer forming method
KR102401446B1 (ko) 2017-08-31 2022-05-24 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US10607895B2 (en) 2017-09-18 2020-03-31 Asm Ip Holdings B.V. Method for forming a semiconductor device structure comprising a gate fill metal
KR102630301B1 (ko) 2017-09-21 2024-01-29 에이에스엠 아이피 홀딩 비.브이. 침투성 재료의 순차 침투 합성 방법 처리 및 이를 이용하여 형성된 구조물 및 장치
US10844484B2 (en) 2017-09-22 2020-11-24 Asm Ip Holding B.V. Apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US10658205B2 (en) 2017-09-28 2020-05-19 Asm Ip Holdings B.V. Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber
US10403504B2 (en) 2017-10-05 2019-09-03 Asm Ip Holding B.V. Method for selectively depositing a metallic film on a substrate
US10319588B2 (en) 2017-10-10 2019-06-11 Asm Ip Holding B.V. Method for depositing a metal chalcogenide on a substrate by cyclical deposition
US10923344B2 (en) 2017-10-30 2021-02-16 Asm Ip Holding B.V. Methods for forming a semiconductor structure and related semiconductor structures
KR102443047B1 (ko) 2017-11-16 2022-09-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 방법 및 그에 의해 제조된 장치
US10910262B2 (en) 2017-11-16 2021-02-02 Asm Ip Holding B.V. Method of selectively depositing a capping layer structure on a semiconductor device structure
US11022879B2 (en) 2017-11-24 2021-06-01 Asm Ip Holding B.V. Method of forming an enhanced unexposed photoresist layer
JP7214724B2 (ja) 2017-11-27 2023-01-30 エーエスエム アイピー ホールディング ビー.ブイ. バッチ炉で利用されるウェハカセットを収納するための収納装置
WO2019103610A1 (en) 2017-11-27 2019-05-31 Asm Ip Holding B.V. Apparatus including a clean mini environment
SG11202005150YA (en) 2017-12-01 2020-06-29 Applied Materials Inc Highly etch selective amorphous carbon film
US10290508B1 (en) 2017-12-05 2019-05-14 Asm Ip Holding B.V. Method for forming vertical spacers for spacer-defined patterning
US10872771B2 (en) 2018-01-16 2020-12-22 Asm Ip Holding B. V. Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures
CN111630203A (zh) 2018-01-19 2020-09-04 Asm Ip私人控股有限公司 通过等离子体辅助沉积来沉积间隙填充层的方法
TWI799494B (zh) 2018-01-19 2023-04-21 荷蘭商Asm 智慧財產控股公司 沈積方法
USD903477S1 (en) 2018-01-24 2020-12-01 Asm Ip Holdings B.V. Metal clamp
US10510512B2 (en) * 2018-01-25 2019-12-17 Tokyo Electron Limited Methods and systems for controlling plasma performance
US11018047B2 (en) 2018-01-25 2021-05-25 Asm Ip Holding B.V. Hybrid lift pin
USD880437S1 (en) 2018-02-01 2020-04-07 Asm Ip Holding B.V. Gas supply plate for semiconductor manufacturing apparatus
US10535516B2 (en) 2018-02-01 2020-01-14 Asm Ip Holdings B.V. Method for depositing a semiconductor structure on a surface of a substrate and related semiconductor structures
US11081345B2 (en) 2018-02-06 2021-08-03 Asm Ip Holding B.V. Method of post-deposition treatment for silicon oxide film
JP7124098B2 (ja) 2018-02-14 2022-08-23 エーエスエム・アイピー・ホールディング・ベー・フェー 周期的堆積プロセスにより基材上にルテニウム含有膜を堆積させる方法
US10896820B2 (en) 2018-02-14 2021-01-19 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
US10731249B2 (en) 2018-02-15 2020-08-04 Asm Ip Holding B.V. Method of forming a transition metal containing film on a substrate by a cyclical deposition process, a method for supplying a transition metal halide compound to a reaction chamber, and related vapor deposition apparatus
KR102636427B1 (ko) 2018-02-20 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 장치
US10658181B2 (en) 2018-02-20 2020-05-19 Asm Ip Holding B.V. Method of spacer-defined direct patterning in semiconductor fabrication
US10975470B2 (en) 2018-02-23 2021-04-13 Asm Ip Holding B.V. Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment
US11473195B2 (en) 2018-03-01 2022-10-18 Asm Ip Holding B.V. Semiconductor processing apparatus and a method for processing a substrate
US10593560B2 (en) * 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
US11629406B2 (en) 2018-03-09 2023-04-18 Asm Ip Holding B.V. Semiconductor processing apparatus comprising one or more pyrometers for measuring a temperature of a substrate during transfer of the substrate
US11114283B2 (en) 2018-03-16 2021-09-07 Asm Ip Holding B.V. Reactor, system including the reactor, and methods of manufacturing and using same
KR102646467B1 (ko) 2018-03-27 2024-03-11 에이에스엠 아이피 홀딩 비.브이. 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조
US10510536B2 (en) 2018-03-29 2019-12-17 Asm Ip Holding B.V. Method of depositing a co-doped polysilicon film on a surface of a substrate within a reaction chamber
US11088002B2 (en) 2018-03-29 2021-08-10 Asm Ip Holding B.V. Substrate rack and a substrate processing system and method
US11230766B2 (en) 2018-03-29 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102501472B1 (ko) 2018-03-30 2023-02-20 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법
US12025484B2 (en) 2018-05-08 2024-07-02 Asm Ip Holding B.V. Thin film forming method
TWI843623B (zh) 2018-05-08 2024-05-21 荷蘭商Asm Ip私人控股有限公司 藉由循環沉積製程於基板上沉積氧化物膜之方法及相關裝置結構
KR20190129718A (ko) 2018-05-11 2019-11-20 에이에스엠 아이피 홀딩 비.브이. 기판 상에 피도핑 금속 탄화물 막을 형성하는 방법 및 관련 반도체 소자 구조
KR102596988B1 (ko) 2018-05-28 2023-10-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 그에 의해 제조된 장치
US11718913B2 (en) 2018-06-04 2023-08-08 Asm Ip Holding B.V. Gas distribution system and reactor system including same
TWI840362B (zh) 2018-06-04 2024-05-01 荷蘭商Asm Ip私人控股有限公司 水氣降低的晶圓處置腔室
US11286562B2 (en) 2018-06-08 2022-03-29 Asm Ip Holding B.V. Gas-phase chemical reactor and method of using same
KR102568797B1 (ko) 2018-06-21 2023-08-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 시스템
US10797133B2 (en) 2018-06-21 2020-10-06 Asm Ip Holding B.V. Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures
TW202409324A (zh) 2018-06-27 2024-03-01 荷蘭商Asm Ip私人控股有限公司 用於形成含金屬材料之循環沉積製程
WO2020003000A1 (en) 2018-06-27 2020-01-02 Asm Ip Holding B.V. Cyclic deposition methods for forming metal-containing material and films and structures including the metal-containing material
KR102686758B1 (ko) 2018-06-29 2024-07-18 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법 및 반도체 장치의 제조 방법
US10612136B2 (en) 2018-06-29 2020-04-07 ASM IP Holding, B.V. Temperature-controlled flange and reactor system including same
US10755922B2 (en) 2018-07-03 2020-08-25 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US11037765B2 (en) * 2018-07-03 2021-06-15 Tokyo Electron Limited Resonant structure for electron cyclotron resonant (ECR) plasma ionization
US10388513B1 (en) 2018-07-03 2019-08-20 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10767789B2 (en) 2018-07-16 2020-09-08 Asm Ip Holding B.V. Diaphragm valves, valve components, and methods for forming valve components
TWI830751B (zh) 2018-07-19 2024-02-01 美商應用材料股份有限公司 低溫高品質的介電膜及其形成方法
US10483099B1 (en) 2018-07-26 2019-11-19 Asm Ip Holding B.V. Method for forming thermally stable organosilicon polymer film
US11302518B2 (en) 2018-07-27 2022-04-12 Eagle Harbor Technologies, Inc. Efficient energy recovery in a nanosecond pulser circuit
US11532457B2 (en) 2018-07-27 2022-12-20 Eagle Harbor Technologies, Inc. Precise plasma control system
US11222767B2 (en) 2018-07-27 2022-01-11 Eagle Harbor Technologies, Inc. Nanosecond pulser bias compensation
US11053591B2 (en) 2018-08-06 2021-07-06 Asm Ip Holding B.V. Multi-port gas injection system and reactor system including same
US10883175B2 (en) 2018-08-09 2021-01-05 Asm Ip Holding B.V. Vertical furnace for processing substrates and a liner for use therein
EP3834285A4 (en) 2018-08-10 2022-07-20 Eagle Harbor Technologies, Inc. PLASMA JACKET CONTROL FOR RF PLASMA REACTORS
US10829852B2 (en) 2018-08-16 2020-11-10 Asm Ip Holding B.V. Gas distribution device for a wafer processing apparatus
US11430674B2 (en) 2018-08-22 2022-08-30 Asm Ip Holding B.V. Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US11024523B2 (en) 2018-09-11 2021-06-01 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102707956B1 (ko) 2018-09-11 2024-09-19 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
US11049751B2 (en) 2018-09-14 2021-06-29 Asm Ip Holding B.V. Cassette supply system to store and handle cassettes and processing apparatus equipped therewith
TWI844567B (zh) 2018-10-01 2024-06-11 荷蘭商Asm Ip私人控股有限公司 基材保持裝置、含有此裝置之系統及其使用之方法
US11232963B2 (en) 2018-10-03 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102592699B1 (ko) 2018-10-08 2023-10-23 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치
US10847365B2 (en) 2018-10-11 2020-11-24 Asm Ip Holding B.V. Method of forming conformal silicon carbide film by cyclic CVD
US10811256B2 (en) 2018-10-16 2020-10-20 Asm Ip Holding B.V. Method for etching a carbon-containing feature
KR102546322B1 (ko) 2018-10-19 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
KR102605121B1 (ko) 2018-10-19 2023-11-23 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
USD948463S1 (en) 2018-10-24 2022-04-12 Asm Ip Holding B.V. Susceptor for semiconductor substrate supporting apparatus
US10381219B1 (en) 2018-10-25 2019-08-13 Asm Ip Holding B.V. Methods for forming a silicon nitride film
US11087997B2 (en) 2018-10-31 2021-08-10 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
KR20200051105A (ko) 2018-11-02 2020-05-13 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 기판 처리 장치
US11572620B2 (en) 2018-11-06 2023-02-07 Asm Ip Holding B.V. Methods for selectively depositing an amorphous silicon film on a substrate
US11031242B2 (en) 2018-11-07 2021-06-08 Asm Ip Holding B.V. Methods for depositing a boron doped silicon germanium film
US10847366B2 (en) 2018-11-16 2020-11-24 Asm Ip Holding B.V. Methods for depositing a transition metal chalcogenide film on a substrate by a cyclical deposition process
US10818758B2 (en) 2018-11-16 2020-10-27 Asm Ip Holding B.V. Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures
US10559458B1 (en) 2018-11-26 2020-02-11 Asm Ip Holding B.V. Method of forming oxynitride film
US12040199B2 (en) 2018-11-28 2024-07-16 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
US11217444B2 (en) 2018-11-30 2022-01-04 Asm Ip Holding B.V. Method for forming an ultraviolet radiation responsive metal oxide-containing film
KR102636428B1 (ko) 2018-12-04 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치를 세정하는 방법
US11158513B2 (en) 2018-12-13 2021-10-26 Asm Ip Holding B.V. Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures
JP7504584B2 (ja) 2018-12-14 2024-06-24 エーエスエム・アイピー・ホールディング・ベー・フェー 窒化ガリウムの選択的堆積を用いてデバイス構造体を形成する方法及びそのためのシステム
TWI783203B (zh) 2019-01-08 2022-11-11 美商鷹港科技股份有限公司 奈秒脈波產生器電路
TWI819180B (zh) 2019-01-17 2023-10-21 荷蘭商Asm 智慧財產控股公司 藉由循環沈積製程於基板上形成含過渡金屬膜之方法
KR20200091543A (ko) 2019-01-22 2020-07-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210123343A (ko) * 2019-01-31 2021-10-13 이글 하버 테크놀로지스, 인코포레이티드 정밀 플라즈마 제어 시스템
CN111524788B (zh) 2019-02-01 2023-11-24 Asm Ip私人控股有限公司 氧化硅的拓扑选择性膜形成的方法
DE102019201468A1 (de) * 2019-02-05 2020-08-06 Carl Zeiss Smt Gmbh Vorrichtung und Verfahren zum Reparieren einer fotolithographischen Maske
JP2020136678A (ja) 2019-02-20 2020-08-31 エーエスエム・アイピー・ホールディング・ベー・フェー 基材表面内に形成された凹部を充填するための方法および装置
KR20200102357A (ko) 2019-02-20 2020-08-31 에이에스엠 아이피 홀딩 비.브이. 3-d nand 응용의 플러그 충진체 증착용 장치 및 방법
KR102626263B1 (ko) 2019-02-20 2024-01-16 에이에스엠 아이피 홀딩 비.브이. 처리 단계를 포함하는 주기적 증착 방법 및 이를 위한 장치
TWI845607B (zh) 2019-02-20 2024-06-21 荷蘭商Asm Ip私人控股有限公司 用來填充形成於基材表面內之凹部的循環沉積方法及設備
TWI842826B (zh) 2019-02-22 2024-05-21 荷蘭商Asm Ip私人控股有限公司 基材處理設備及處理基材之方法
KR20200108242A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. 실리콘 질화물 층을 선택적으로 증착하는 방법, 및 선택적으로 증착된 실리콘 질화물 층을 포함하는 구조체
US11742198B2 (en) 2019-03-08 2023-08-29 Asm Ip Holding B.V. Structure including SiOCN layer and method of forming same
KR20200108243A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOC 층을 포함한 구조체 및 이의 형성 방법
KR20200116033A (ko) 2019-03-28 2020-10-08 에이에스엠 아이피 홀딩 비.브이. 도어 개방기 및 이를 구비한 기판 처리 장치
KR20200116855A (ko) 2019-04-01 2020-10-13 에이에스엠 아이피 홀딩 비.브이. 반도체 소자를 제조하는 방법
KR20200123380A (ko) 2019-04-19 2020-10-29 에이에스엠 아이피 홀딩 비.브이. 층 형성 방법 및 장치
KR20200125453A (ko) 2019-04-24 2020-11-04 에이에스엠 아이피 홀딩 비.브이. 기상 반응기 시스템 및 이를 사용하는 방법
KR20200130118A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 비정질 탄소 중합체 막을 개질하는 방법
KR20200130121A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 딥 튜브가 있는 화학물질 공급원 용기
KR20200130652A (ko) 2019-05-10 2020-11-19 에이에스엠 아이피 홀딩 비.브이. 표면 상에 재료를 증착하는 방법 및 본 방법에 따라 형성된 구조
JP2020188254A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー.ブイ. ウェハボートハンドリング装置、縦型バッチ炉および方法
JP2020188255A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー.ブイ. ウェハボートハンドリング装置、縦型バッチ炉および方法
USD975665S1 (en) 2019-05-17 2023-01-17 Asm Ip Holding B.V. Susceptor shaft
USD947913S1 (en) 2019-05-17 2022-04-05 Asm Ip Holding B.V. Susceptor shaft
USD935572S1 (en) 2019-05-24 2021-11-09 Asm Ip Holding B.V. Gas channel plate
USD922229S1 (en) 2019-06-05 2021-06-15 Asm Ip Holding B.V. Device for controlling a temperature of a gas supply unit
KR20200141003A (ko) 2019-06-06 2020-12-17 에이에스엠 아이피 홀딩 비.브이. 가스 감지기를 포함하는 기상 반응기 시스템
KR20200143254A (ko) 2019-06-11 2020-12-23 에이에스엠 아이피 홀딩 비.브이. 개질 가스를 사용하여 전자 구조를 형성하는 방법, 상기 방법을 수행하기 위한 시스템, 및 상기 방법을 사용하여 형성되는 구조
USD944946S1 (en) 2019-06-14 2022-03-01 Asm Ip Holding B.V. Shower plate
USD931978S1 (en) 2019-06-27 2021-09-28 Asm Ip Holding B.V. Showerhead vacuum transport
KR20210005515A (ko) 2019-07-03 2021-01-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법
JP7499079B2 (ja) 2019-07-09 2024-06-13 エーエスエム・アイピー・ホールディング・ベー・フェー 同軸導波管を用いたプラズマ装置、基板処理方法
CN112216646A (zh) 2019-07-10 2021-01-12 Asm Ip私人控股有限公司 基板支撑组件及包括其的基板处理装置
KR20210010307A (ko) 2019-07-16 2021-01-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210010820A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 실리콘 게르마늄 구조를 형성하는 방법
KR20210010816A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 라디칼 보조 점화 플라즈마 시스템 및 방법
US11643724B2 (en) 2019-07-18 2023-05-09 Asm Ip Holding B.V. Method of forming structures using a neutral beam
KR20210010817A (ko) 2019-07-19 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 토폴로지-제어된 비정질 탄소 중합체 막을 형성하는 방법
TWI839544B (zh) 2019-07-19 2024-04-21 荷蘭商Asm Ip私人控股有限公司 形成形貌受控的非晶碳聚合物膜之方法
CN112309843A (zh) 2019-07-29 2021-02-02 Asm Ip私人控股有限公司 实现高掺杂剂掺入的选择性沉积方法
CN112309899A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
CN112309900A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
US11587815B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587814B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11227782B2 (en) 2019-07-31 2022-01-18 Asm Ip Holding B.V. Vertical batch furnace assembly
CN118422165A (zh) 2019-08-05 2024-08-02 Asm Ip私人控股有限公司 用于化学源容器的液位传感器
USD965044S1 (en) 2019-08-19 2022-09-27 Asm Ip Holding B.V. Susceptor shaft
USD965524S1 (en) 2019-08-19 2022-10-04 Asm Ip Holding B.V. Susceptor support
JP2021031769A (ja) 2019-08-21 2021-03-01 エーエスエム アイピー ホールディング ビー.ブイ. 成膜原料混合ガス生成装置及び成膜装置
KR20210024423A (ko) 2019-08-22 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 홀을 구비한 구조체를 형성하기 위한 방법
USD979506S1 (en) 2019-08-22 2023-02-28 Asm Ip Holding B.V. Insulator
USD949319S1 (en) 2019-08-22 2022-04-19 Asm Ip Holding B.V. Exhaust duct
USD930782S1 (en) 2019-08-22 2021-09-14 Asm Ip Holding B.V. Gas distributor
USD940837S1 (en) 2019-08-22 2022-01-11 Asm Ip Holding B.V. Electrode
US11286558B2 (en) 2019-08-23 2022-03-29 Asm Ip Holding B.V. Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film
KR20210024420A (ko) 2019-08-23 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 비스(디에틸아미노)실란을 사용하여 peald에 의해 개선된 품질을 갖는 실리콘 산화물 막을 증착하기 위한 방법
KR20210029090A (ko) 2019-09-04 2021-03-15 에이에스엠 아이피 홀딩 비.브이. 희생 캡핑 층을 이용한 선택적 증착 방법
KR20210029663A (ko) 2019-09-05 2021-03-16 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11562901B2 (en) 2019-09-25 2023-01-24 Asm Ip Holding B.V. Substrate processing method
CN112593212B (zh) 2019-10-02 2023-12-22 Asm Ip私人控股有限公司 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法
TWI846953B (zh) 2019-10-08 2024-07-01 荷蘭商Asm Ip私人控股有限公司 基板處理裝置
KR20210042810A (ko) 2019-10-08 2021-04-20 에이에스엠 아이피 홀딩 비.브이. 활성 종을 이용하기 위한 가스 분배 어셈블리를 포함한 반응기 시스템 및 이를 사용하는 방법
KR20210043460A (ko) 2019-10-10 2021-04-21 에이에스엠 아이피 홀딩 비.브이. 포토레지스트 하부층을 형성하기 위한 방법 및 이를 포함한 구조체
US12009241B2 (en) 2019-10-14 2024-06-11 Asm Ip Holding B.V. Vertical batch furnace assembly with detector to detect cassette
TWI834919B (zh) 2019-10-16 2024-03-11 荷蘭商Asm Ip私人控股有限公司 氧化矽之拓撲選擇性膜形成之方法
US11637014B2 (en) 2019-10-17 2023-04-25 Asm Ip Holding B.V. Methods for selective deposition of doped semiconductor material
KR20210047808A (ko) 2019-10-21 2021-04-30 에이에스엠 아이피 홀딩 비.브이. 막을 선택적으로 에칭하기 위한 장치 및 방법
KR20210050453A (ko) 2019-10-25 2021-05-07 에이에스엠 아이피 홀딩 비.브이. 기판 표면 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
US11646205B2 (en) 2019-10-29 2023-05-09 Asm Ip Holding B.V. Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same
KR20210054983A (ko) 2019-11-05 2021-05-14 에이에스엠 아이피 홀딩 비.브이. 도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템
US11501968B2 (en) 2019-11-15 2022-11-15 Asm Ip Holding B.V. Method for providing a semiconductor device with silicon filled gaps
TWI778449B (zh) 2019-11-15 2022-09-21 美商鷹港科技股份有限公司 高電壓脈衝電路
KR20210062561A (ko) 2019-11-20 2021-05-31 에이에스엠 아이피 홀딩 비.브이. 기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템
CN112951697A (zh) 2019-11-26 2021-06-11 Asm Ip私人控股有限公司 基板处理设备
KR20210065848A (ko) 2019-11-26 2021-06-04 에이에스엠 아이피 홀딩 비.브이. 제1 유전체 표면과 제2 금속성 표면을 포함한 기판 상에 타겟 막을 선택적으로 형성하기 위한 방법
CN112885693A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
CN112885692A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
JP7527928B2 (ja) 2019-12-02 2024-08-05 エーエスエム・アイピー・ホールディング・ベー・フェー 基板処理装置、基板処理方法
KR20210070898A (ko) 2019-12-04 2021-06-15 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
TW202125596A (zh) 2019-12-17 2021-07-01 荷蘭商Asm Ip私人控股有限公司 形成氮化釩層之方法以及包括該氮化釩層之結構
US11527403B2 (en) 2019-12-19 2022-12-13 Asm Ip Holding B.V. Methods for filling a gap feature on a substrate surface and related semiconductor structures
EP4082036A4 (en) 2019-12-24 2023-06-07 Eagle Harbor Technologies, Inc. NANOSECOND PULSE RF ISOLATION FOR PLASMA SYSTEMS
TW202140135A (zh) 2020-01-06 2021-11-01 荷蘭商Asm Ip私人控股有限公司 氣體供應總成以及閥板總成
KR20210089079A (ko) 2020-01-06 2021-07-15 에이에스엠 아이피 홀딩 비.브이. 채널형 리프트 핀
US11993847B2 (en) 2020-01-08 2024-05-28 Asm Ip Holding B.V. Injector
KR102675856B1 (ko) 2020-01-20 2024-06-17 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법 및 박막 표면 개질 방법
TW202130846A (zh) 2020-02-03 2021-08-16 荷蘭商Asm Ip私人控股有限公司 形成包括釩或銦層的結構之方法
TW202146882A (zh) 2020-02-04 2021-12-16 荷蘭商Asm Ip私人控股有限公司 驗證一物品之方法、用於驗證一物品之設備、及用於驗證一反應室之系統
US11776846B2 (en) 2020-02-07 2023-10-03 Asm Ip Holding B.V. Methods for depositing gap filling fluids and related systems and devices
US11781243B2 (en) 2020-02-17 2023-10-10 Asm Ip Holding B.V. Method for depositing low temperature phosphorous-doped silicon
TW202203344A (zh) 2020-02-28 2022-01-16 荷蘭商Asm Ip控股公司 專用於零件清潔的系統
KR20210116240A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 조절성 접합부를 갖는 기판 핸들링 장치
KR20210116249A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 록아웃 태그아웃 어셈블리 및 시스템 그리고 이의 사용 방법
CN113394086A (zh) 2020-03-12 2021-09-14 Asm Ip私人控股有限公司 用于制造具有目标拓扑轮廓的层结构的方法
KR20210124042A (ko) 2020-04-02 2021-10-14 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법
TW202146689A (zh) 2020-04-03 2021-12-16 荷蘭商Asm Ip控股公司 阻障層形成方法及半導體裝置的製造方法
TW202145344A (zh) 2020-04-08 2021-12-01 荷蘭商Asm Ip私人控股有限公司 用於選擇性蝕刻氧化矽膜之設備及方法
KR20210128343A (ko) 2020-04-15 2021-10-26 에이에스엠 아이피 홀딩 비.브이. 크롬 나이트라이드 층을 형성하는 방법 및 크롬 나이트라이드 층을 포함하는 구조
US11821078B2 (en) 2020-04-15 2023-11-21 Asm Ip Holding B.V. Method for forming precoat film and method for forming silicon-containing film
US11996289B2 (en) 2020-04-16 2024-05-28 Asm Ip Holding B.V. Methods of forming structures including silicon germanium and silicon layers, devices formed using the methods, and systems for performing the methods
TW202146831A (zh) 2020-04-24 2021-12-16 荷蘭商Asm Ip私人控股有限公司 垂直批式熔爐總成、及用於冷卻垂直批式熔爐之方法
JP2021172884A (ja) 2020-04-24 2021-11-01 エーエスエム・アイピー・ホールディング・ベー・フェー 窒化バナジウム含有層を形成する方法および窒化バナジウム含有層を含む構造体
KR20210132600A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템
KR20210134226A (ko) 2020-04-29 2021-11-09 에이에스엠 아이피 홀딩 비.브이. 고체 소스 전구체 용기
KR20210134869A (ko) 2020-05-01 2021-11-11 에이에스엠 아이피 홀딩 비.브이. Foup 핸들러를 이용한 foup의 빠른 교환
TW202147543A (zh) 2020-05-04 2021-12-16 荷蘭商Asm Ip私人控股有限公司 半導體處理系統
KR20210141379A (ko) 2020-05-13 2021-11-23 에이에스엠 아이피 홀딩 비.브이. 반응기 시스템용 레이저 정렬 고정구
TW202146699A (zh) 2020-05-15 2021-12-16 荷蘭商Asm Ip私人控股有限公司 形成矽鍺層之方法、半導體結構、半導體裝置、形成沉積層之方法、及沉積系統
KR20210143653A (ko) 2020-05-19 2021-11-29 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210145078A (ko) 2020-05-21 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 다수의 탄소 층을 포함한 구조체 및 이를 형성하고 사용하는 방법
KR102702526B1 (ko) 2020-05-22 2024-09-03 에이에스엠 아이피 홀딩 비.브이. 과산화수소를 사용하여 박막을 증착하기 위한 장치
TW202201602A (zh) 2020-05-29 2022-01-01 荷蘭商Asm Ip私人控股有限公司 基板處理方法
TW202212620A (zh) 2020-06-02 2022-04-01 荷蘭商Asm Ip私人控股有限公司 處理基板之設備、形成膜之方法、及控制用於處理基板之設備之方法
TW202218133A (zh) 2020-06-24 2022-05-01 荷蘭商Asm Ip私人控股有限公司 形成含矽層之方法
TW202217953A (zh) 2020-06-30 2022-05-01 荷蘭商Asm Ip私人控股有限公司 基板處理方法
KR102707957B1 (ko) 2020-07-08 2024-09-19 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법
TW202219628A (zh) 2020-07-17 2022-05-16 荷蘭商Asm Ip私人控股有限公司 用於光微影之結構與方法
TW202204662A (zh) 2020-07-20 2022-02-01 荷蘭商Asm Ip私人控股有限公司 用於沉積鉬層之方法及系統
US12040177B2 (en) 2020-08-18 2024-07-16 Asm Ip Holding B.V. Methods for forming a laminate film by cyclical plasma-enhanced deposition processes
KR20220027026A (ko) 2020-08-26 2022-03-07 에이에스엠 아이피 홀딩 비.브이. 금속 실리콘 산화물 및 금속 실리콘 산질화물 층을 형성하기 위한 방법 및 시스템
TW202229601A (zh) 2020-08-27 2022-08-01 荷蘭商Asm Ip私人控股有限公司 形成圖案化結構的方法、操控機械特性的方法、裝置結構、及基板處理系統
EP4205515A2 (en) * 2020-08-28 2023-07-05 Plasma Surgical Investments Limited Systems, methods, and devices for generating predominantly radially expanded plasma flow
USD990534S1 (en) 2020-09-11 2023-06-27 Asm Ip Holding B.V. Weighted lift pin
USD1012873S1 (en) 2020-09-24 2024-01-30 Asm Ip Holding B.V. Electrode for semiconductor processing apparatus
US12009224B2 (en) 2020-09-29 2024-06-11 Asm Ip Holding B.V. Apparatus and method for etching metal nitrides
KR20220045900A (ko) 2020-10-06 2022-04-13 에이에스엠 아이피 홀딩 비.브이. 실리콘 함유 재료를 증착하기 위한 증착 방법 및 장치
CN114293174A (zh) 2020-10-07 2022-04-08 Asm Ip私人控股有限公司 气体供应单元和包括气体供应单元的衬底处理设备
TW202229613A (zh) 2020-10-14 2022-08-01 荷蘭商Asm Ip私人控股有限公司 於階梯式結構上沉積材料的方法
KR20220053482A (ko) 2020-10-22 2022-04-29 에이에스엠 아이피 홀딩 비.브이. 바나듐 금속을 증착하는 방법, 구조체, 소자 및 증착 어셈블리
TW202223136A (zh) 2020-10-28 2022-06-16 荷蘭商Asm Ip私人控股有限公司 用於在基板上形成層之方法、及半導體處理系統
TW202235649A (zh) 2020-11-24 2022-09-16 荷蘭商Asm Ip私人控股有限公司 填充間隙之方法與相關之系統及裝置
TW202235675A (zh) 2020-11-30 2022-09-16 荷蘭商Asm Ip私人控股有限公司 注入器、及基板處理設備
US11946137B2 (en) 2020-12-16 2024-04-02 Asm Ip Holding B.V. Runout and wobble measurement fixtures
TW202231903A (zh) 2020-12-22 2022-08-16 荷蘭商Asm Ip私人控股有限公司 過渡金屬沉積方法、過渡金屬層、用於沉積過渡金屬於基板上的沉積總成
TWI756117B (zh) * 2021-04-23 2022-02-21 財團法人國家實驗研究院 晶圓級二維材料沉積裝置
USD980814S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas distributor for substrate processing apparatus
USD980813S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas flow control plate for substrate processing apparatus
USD1023959S1 (en) 2021-05-11 2024-04-23 Asm Ip Holding B.V. Electrode for substrate processing apparatus
USD981973S1 (en) 2021-05-11 2023-03-28 Asm Ip Holding B.V. Reactor wall for substrate processing apparatus
USD990441S1 (en) 2021-09-07 2023-06-27 Asm Ip Holding B.V. Gas flow control plate
TW202412059A (zh) * 2022-09-08 2024-03-16 美商應用材料股份有限公司 用於環形電漿產生的方法和設備

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0555194A (ja) * 1991-08-26 1993-03-05 Nissin Electric Co Ltd 薄膜形成装置
US5310452A (en) * 1989-04-27 1994-05-10 Fujitsu Limited Plasma process apparatus and plasma processing method
JPH0745542A (ja) * 1993-08-03 1995-02-14 Matsushita Electric Ind Co Ltd プラズマcvd装置およびプラズマcvd方法
JPH0790553A (ja) * 1993-09-27 1995-04-04 Shojiro Miyake 摺動部品およびその製造方法
US6063246A (en) * 1997-05-23 2000-05-16 University Of Houston Method for depositing a carbon film on a membrane
JP2000150908A (ja) * 1993-06-24 2000-05-30 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US6209480B1 (en) * 1996-07-10 2001-04-03 Mehrdad M. Moslehi Hermetically-sealed inductively-coupled plasma source structure and method of use
EP1158565A2 (en) * 2000-05-25 2001-11-28 Applied Materials, Inc. Toroidal plasma source for plasma processing
US20020055236A1 (en) * 2000-11-08 2002-05-09 Macronix International Co., Ltd. Method for fabricating shallow trench isolation
US6413321B1 (en) * 2000-12-07 2002-07-02 Applied Materials, Inc. Method and apparatus for reducing particle contamination on wafer backside during CVD process
US20030040158A1 (en) * 2001-08-21 2003-02-27 Nec Corporation Semiconductor device and method of fabricating the same

Family Cites Families (151)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2344138A (en) * 1940-05-20 1944-03-14 Chemical Developments Corp Coating method
US3109100A (en) 1960-05-19 1963-10-29 Automatic Canteen Co Photosensitive currency testing device
US3576685A (en) * 1968-03-15 1971-04-27 Itt Doping semiconductors with elemental dopant impurity
US3907616A (en) 1972-11-15 1975-09-23 Texas Instruments Inc Method of forming doped dielectric layers utilizing reactive plasma deposition
CH611938A5 (zh) 1976-05-19 1979-06-29 Battelle Memorial Institute
US4176003A (en) 1978-02-22 1979-11-27 Ncr Corporation Method for enhancing the adhesion of photoresist to polysilicon
DE3118785A1 (de) * 1981-05-12 1982-12-02 Siemens AG, 1000 Berlin und 8000 München Verfahren und vorrichtung zum dotieren von halbleitermaterial
DE3221180A1 (de) * 1981-06-05 1983-01-05 Mitsubishi Denki K.K., Tokyo Verfahren und vorrichtung zur herstellung einer halbleitervorrichtung
US4385946A (en) * 1981-06-19 1983-05-31 Bell Telephone Laboratories, Incorporated Rapid alteration of ion implant dopant species to create regions of opposite conductivity
US4382099A (en) * 1981-10-26 1983-05-03 Motorola, Inc. Dopant predeposition from high pressure plasma source
JPH0635323B2 (ja) 1982-06-25 1994-05-11 株式会社日立製作所 表面処理方法
US4500563A (en) * 1982-12-15 1985-02-19 Pacific Western Systems, Inc. Independently variably controlled pulsed R.F. plasma chemical vapor processing
US4521441A (en) * 1983-12-19 1985-06-04 Motorola, Inc. Plasma enhanced diffusion process
US4579618A (en) * 1984-01-06 1986-04-01 Tegal Corporation Plasma reactor apparatus
JPS60153119A (ja) * 1984-01-20 1985-08-12 Fuji Electric Corp Res & Dev Ltd 不純物拡散方法
US4539217A (en) 1984-06-27 1985-09-03 Eaton Corporation Dose control method
US4584026A (en) * 1984-07-25 1986-04-22 Rca Corporation Ion-implantation of phosphorus, arsenic or boron by pre-amorphizing with fluorine ions
US4698104A (en) 1984-12-06 1987-10-06 Xerox Corporation Controlled isotropic doping of semiconductor materials
JPH0763056B2 (ja) 1986-08-06 1995-07-05 三菱電機株式会社 薄膜形成装置
US4892753A (en) * 1986-12-19 1990-01-09 Applied Materials, Inc. Process for PECVD of silicon oxide using TEOS decomposition
US4764394A (en) * 1987-01-20 1988-08-16 Wisconsin Alumni Research Foundation Method and apparatus for plasma source ion implantation
US4912065A (en) * 1987-05-28 1990-03-27 Matsushita Electric Industrial Co., Ltd. Plasma doping method
KR930003857B1 (ko) * 1987-08-05 1993-05-14 마쯔시다덴기산교 가부시기가이샤 플라즈마 도우핑방법
US4778561A (en) 1987-10-30 1988-10-18 Veeco Instruments, Inc. Electron cyclotron resonance plasma source
US5643838A (en) * 1988-03-31 1997-07-01 Lucent Technologies Inc. Low temperature deposition of silicon oxides for device fabrication
US4871421A (en) 1988-09-15 1989-10-03 Lam Research Corporation Split-phase driver for plasma etch system
US5061838A (en) 1989-06-23 1991-10-29 Massachusetts Institute Of Technology Toroidal electron cyclotron resonance reactor
US4948458A (en) * 1989-08-14 1990-08-14 Lam Research Corporation Method and apparatus for producing magnetically-coupled planar plasma
US5106827A (en) * 1989-09-18 1992-04-21 The Perkin Elmer Corporation Plasma assisted oxidation of perovskites for forming high temperature superconductors using inductively coupled discharges
US5312778A (en) * 1989-10-03 1994-05-17 Applied Materials, Inc. Method for plasma processing using magnetically enhanced plasma chemical vapor deposition
US5074456A (en) 1990-09-18 1991-12-24 Lam Research Corporation Composite electrode for plasma processes
US5040046A (en) * 1990-10-09 1991-08-13 Micron Technology, Inc. Process for forming highly conformal dielectric coatings in the manufacture of integrated circuits and product produced thereby
US5107201A (en) * 1990-12-11 1992-04-21 Ogle John S High voltage oscilloscope probe with wide frequency response
US5288650A (en) * 1991-01-25 1994-02-22 Ibis Technology Corporation Prenucleation process for simox device fabrication
JPH04318168A (ja) * 1991-04-17 1992-11-09 Ishikawajima Harima Heavy Ind Co Ltd イオン複合cvd法及びその装置
JP3119693B2 (ja) 1991-10-08 2000-12-25 エム・セテック株式会社 半導体基板の製造方法及びその装置
US5290382A (en) * 1991-12-13 1994-03-01 Hughes Aircraft Company Methods and apparatus for generating a plasma for "downstream" rapid shaping of surfaces of substrates and films
US5423945A (en) * 1992-09-08 1995-06-13 Applied Materials, Inc. Selectivity for etching an oxide over a nitride
US5229305A (en) * 1992-02-03 1993-07-20 Motorola, Inc. Method for making intrinsic gettering sites in bonded substrates
US5505780A (en) * 1992-03-18 1996-04-09 International Business Machines Corporation High-density plasma-processing tool with toroidal magnetic field
US5277751A (en) * 1992-06-18 1994-01-11 Ogle John S Method and apparatus for producing low pressure planar plasma using a coil with its axis parallel to the surface of a coupling window
WO1994006263A1 (en) * 1992-09-01 1994-03-17 The University Of North Carolina At Chapel Hill High pressure magnetically assisted inductively coupled plasma
US5510011A (en) * 1992-11-09 1996-04-23 Canon Kabushiki Kaisha Method for forming a functional deposited film by bias sputtering process at a relatively low substrate temperature
US5542559A (en) * 1993-02-16 1996-08-06 Tokyo Electron Kabushiki Kaisha Plasma treatment apparatus
US5354381A (en) 1993-05-07 1994-10-11 Varian Associates, Inc. Plasma immersion ion implantation (PI3) apparatus
US5572038A (en) 1993-05-07 1996-11-05 Varian Associates, Inc. Charge monitor for high potential pulse current dose measurement apparatus and method
JP3430552B2 (ja) * 1993-05-07 2003-07-28 ソニー株式会社 ダイヤモンド半導体の製造方法
IT1263372B (it) * 1993-05-26 1996-08-05 Deregibus A & A Spa Macchina perfezionata per la produzione di tubi in gomma vulcanizzata.
CA2126731A1 (en) * 1993-07-12 1995-01-13 Frank Jansen Hollow cathode array and method of cleaning sheet stock therewith
KR100276736B1 (ko) 1993-10-20 2001-03-02 히가시 데쓰로 플라즈마 처리장치
JPH07130496A (ja) * 1993-11-02 1995-05-19 Hitachi Ltd イオン打込み装置
JP2919254B2 (ja) 1993-11-22 1999-07-12 日本電気株式会社 半導体装置の製造方法および形成装置
US5520209A (en) * 1993-12-03 1996-05-28 The Dow Chemical Company Fluid relief device
US5435881A (en) * 1994-03-17 1995-07-25 Ogle; John S. Apparatus for producing planar plasma using varying magnetic poles
CN1135635C (zh) * 1994-03-25 2004-01-21 阿莫科/恩龙太阳公司 增强光电器件和电子器件的光和电特性的等离子淀积工艺
US5665640A (en) 1994-06-03 1997-09-09 Sony Corporation Method for producing titanium-containing thin films by low temperature plasma-enhanced chemical vapor deposition using a rotating susceptor reactor
US5587038A (en) 1994-06-16 1996-12-24 Princeton University Apparatus and process for producing high density axially extending plasmas
US5569363A (en) 1994-10-25 1996-10-29 Sony Corporation Inductively coupled plasma sputter chamber with conductive material sputtering capabilities
US5674321A (en) 1995-04-28 1997-10-07 Applied Materials, Inc. Method and apparatus for producing plasma uniformity in a magnetic field-enhanced plasma reactor
US5888413A (en) * 1995-06-06 1999-03-30 Matsushita Electric Industrial Co., Ltd. Plasma processing method and apparatus
US5711812A (en) * 1995-06-06 1998-01-27 Varian Associates, Inc. Apparatus for obtaining dose uniformity in plasma doping (PLAD) ion implantation processes
US5683517A (en) 1995-06-07 1997-11-04 Applied Materials, Inc. Plasma reactor with programmable reactant gas distribution
US5702530A (en) 1995-06-23 1997-12-30 Applied Materials, Inc. Distributed microwave plasma reactor for semiconductor processing
US5653811A (en) * 1995-07-19 1997-08-05 Chan; Chung System for the plasma treatment of large area substrates
JPH0945624A (ja) 1995-07-27 1997-02-14 Tokyo Electron Ltd 枚葉式の熱処理装置
JPH0982495A (ja) * 1995-09-18 1997-03-28 Toshiba Corp プラズマ生成装置およびプラズマ生成方法
JPH09186337A (ja) * 1996-01-08 1997-07-15 Advanced Display:Kk 薄膜トランジスタの製造方法並びにこの方法によって形成された電気光学表示装置
US5660895A (en) * 1996-04-24 1997-08-26 Board Of Supervisors Of Louisiana State University And Agricultural And Mechanical College Low-temperature plasma-enhanced chemical vapor deposition of silicon oxide films and fluorinated silicon oxide films using disilane as a silicon precursor
US6000360A (en) 1996-07-03 1999-12-14 Tokyo Electron Limited Plasma processing apparatus
US5885358A (en) * 1996-07-09 1999-03-23 Applied Materials, Inc. Gas injection slit nozzle for a plasma process reactor
JP3220394B2 (ja) 1996-09-27 2001-10-22 東京エレクトロン株式会社 プラズマ処理装置
US5911832A (en) * 1996-10-10 1999-06-15 Eaton Corporation Plasma immersion implantation with pulsed anode
US5654043A (en) * 1996-10-10 1997-08-05 Eaton Corporation Pulsed plate plasma implantation system and method
US5770982A (en) * 1996-10-29 1998-06-23 Sematech, Inc. Self isolating high frequency saturable reactor
SE510984C2 (sv) 1996-10-31 1999-07-19 Assa Ab Cylinderlås
JP4013271B2 (ja) 1997-01-16 2007-11-28 日新電機株式会社 物品表面処理方法及び装置
US6139697A (en) 1997-01-31 2000-10-31 Applied Materials, Inc. Low temperature integrated via and trench fill process and apparatus
JPH10270428A (ja) * 1997-03-27 1998-10-09 Mitsubishi Electric Corp プラズマ処理装置
US6174450B1 (en) * 1997-04-16 2001-01-16 Lam Research Corporation Methods and apparatus for controlling ion energy and plasma density in a plasma processing system
US6162705A (en) 1997-05-12 2000-12-19 Silicon Genesis Corporation Controlled cleavage process and resulting device using beta annealing
US6582999B2 (en) * 1997-05-12 2003-06-24 Silicon Genesis Corporation Controlled cleavage process using pressurized fluid
US6291313B1 (en) 1997-05-12 2001-09-18 Silicon Genesis Corporation Method and device for controlled cleaving process
US5897752A (en) * 1997-05-20 1999-04-27 Applied Materials, Inc. Wafer bias ring in a sustained self-sputtering reactor
TW460943B (en) 1997-06-11 2001-10-21 Applied Materials Inc Reduction of mobile ion and metal contamination in HDP-CVD chambers using chamber seasoning film depositions
US6388226B1 (en) * 1997-06-26 2002-05-14 Applied Science And Technology, Inc. Toroidal low-field reactive gas source
US6150628A (en) * 1997-06-26 2000-11-21 Applied Science And Technology, Inc. Toroidal low-field reactive gas source
US6103599A (en) 1997-07-25 2000-08-15 Silicon Genesis Corporation Planarizing technique for multilayered substrates
US6207005B1 (en) * 1997-07-29 2001-03-27 Silicon Genesis Corporation Cluster tool apparatus using plasma immersion ion implantation
US5935077A (en) * 1997-08-14 1999-08-10 Ogle; John Seldon Noninvasive blood flow sensor using magnetic field parallel to skin
WO1999010927A1 (en) * 1997-08-29 1999-03-04 Farrens Sharon N In situ plasma wafer bonding method
US6041735A (en) * 1998-03-02 2000-03-28 Ball Semiconductor, Inc. Inductively coupled plasma powder vaporization for fabricating integrated circuits
US5994236A (en) 1998-01-23 1999-11-30 Ogle; John Seldon Plasma source with process nonuniformity improved using ferromagnetic cores
US6265328B1 (en) * 1998-01-30 2001-07-24 Silicon Genesis Corporation Wafer edge engineering method and device
US6274459B1 (en) * 1998-02-17 2001-08-14 Silicon Genesis Corporation Method for non mass selected ion implant profile control
US6132552A (en) 1998-02-19 2000-10-17 Micron Technology, Inc. Method and apparatus for controlling the temperature of a gas distribution plate in a process reactor
US5944942A (en) * 1998-03-04 1999-08-31 Ogle; John Seldon Varying multipole plasma source
US6395150B1 (en) * 1998-04-01 2002-05-28 Novellus Systems, Inc. Very high aspect ratio gapfill using HDP
US5998933A (en) 1998-04-06 1999-12-07 Shun'ko; Evgeny V. RF plasma inductor with closed ferrite core
US6101971A (en) 1998-05-13 2000-08-15 Axcelis Technologies, Inc. Ion implantation control using charge collection, optical emission spectroscopy and mass analysis
US6164241A (en) 1998-06-30 2000-12-26 Lam Research Corporation Multiple coil antenna for inductively-coupled plasma generation systems
JP3497092B2 (ja) * 1998-07-23 2004-02-16 名古屋大学長 プラズマ密度情報測定方法、および測定に用いられるプローブ、並びにプラズマ密度情報測定装置
US6020592A (en) * 1998-08-03 2000-02-01 Varian Semiconductor Equipment Associates, Inc. Dose monitor for plasma doping system
US6050218A (en) * 1998-09-28 2000-04-18 Eaton Corporation Dosimetry cup charge collection in plasma immersion ion implantation
KR100404778B1 (ko) * 1998-10-29 2003-11-07 동경 엘렉트론 주식회사 진공 처리 장치
JP2002529594A (ja) * 1998-10-29 2002-09-10 アプライド マテリアルズ インコーポレイテッド 半導体ウエハ処理システムにおいて加工物を貫通して電力を結合する装置
US6174743B1 (en) * 1998-12-08 2001-01-16 Advanced Micro Devices, Inc. Method of reducing incidence of stress-induced voiding in semiconductor interconnect lines
US6096661A (en) * 1998-12-15 2000-08-01 Advanced Micro Devices, Inc. Method for depositing silicon dioxide using low temperatures
US6492612B1 (en) * 1998-12-28 2002-12-10 Tokyo Electron Limited Plasma apparatus and lower electrode thereof
US6579805B1 (en) * 1999-01-05 2003-06-17 Ronal Systems Corp. In situ chemical generator and method
US6239553B1 (en) * 1999-04-22 2001-05-29 Applied Materials, Inc. RF plasma source for material processing
US6392351B1 (en) * 1999-05-03 2002-05-21 Evgeny V. Shun'ko Inductive RF plasma source with external discharge bridge
US20020036881A1 (en) * 1999-05-07 2002-03-28 Shamouil Shamouilian Electrostatic chuck having composite base and method
JP3160263B2 (ja) * 1999-05-14 2001-04-25 キヤノン販売株式会社 プラズマドーピング装置及びプラズマドーピング方法
US6248642B1 (en) * 1999-06-24 2001-06-19 Ibis Technology Corporation SIMOX using controlled water vapor for oxygen implants
US6375790B1 (en) * 1999-07-19 2002-04-23 Epion Corporation Adaptive GCIB for smoothing surfaces
US6237527B1 (en) * 1999-08-06 2001-05-29 Axcelis Technologies, Inc. System for improving energy purity and implant consistency, and for minimizing charge accumulation of an implanted substrate
EP1212775A1 (en) * 1999-08-06 2002-06-12 Advanced Energy Industries, Inc. Inductively coupled ring-plasma source apparatus for processing gases and materials and method thereof
US6182604B1 (en) * 1999-10-27 2001-02-06 Varian Semiconductor Equipment Associates, Inc. Hollow cathode for plasma doping system
US6335536B1 (en) * 1999-10-27 2002-01-01 Varian Semiconductor Equipment Associates, Inc. Method and apparatus for low voltage plasma doping using dual pulses
US6341574B1 (en) * 1999-11-15 2002-01-29 Lam Research Corporation Plasma processing systems
US6426015B1 (en) * 1999-12-14 2002-07-30 Applied Materials, Inc. Method of reducing undesired etching of insulation due to elevated boron concentrations
US6350697B1 (en) * 1999-12-22 2002-02-26 Lam Research Corporation Method of cleaning and conditioning plasma reaction chamber
US6417078B1 (en) * 2000-05-03 2002-07-09 Ibis Technology Corporation Implantation process using sub-stoichiometric, oxygen doses at different energies
US6679981B1 (en) * 2000-05-11 2004-01-20 Applied Materials, Inc. Inductive plasma loop enhancing magnetron sputtering
DE10024876A1 (de) * 2000-05-16 2001-11-29 Infineon Technologies Ag Vertikaler Transistor
US6559026B1 (en) * 2000-05-25 2003-05-06 Applied Materials, Inc Trench fill with HDP-CVD process including coupled high power density plasma deposition
KR100366623B1 (ko) * 2000-07-18 2003-01-09 삼성전자 주식회사 반도체 기판 또는 lcd 기판의 세정방법
US6403453B1 (en) * 2000-07-27 2002-06-11 Sharp Laboratories Of America, Inc. Dose control technique for plasma doping in ultra-shallow junction formations
US6939434B2 (en) * 2000-08-11 2005-09-06 Applied Materials, Inc. Externally excited torroidal plasma source with magnetic control of ion distribution
US7223676B2 (en) * 2002-06-05 2007-05-29 Applied Materials, Inc. Very low temperature CVD process with independently variable conformality, stress and composition of the CVD layer
US6893907B2 (en) * 2002-06-05 2005-05-17 Applied Materials, Inc. Fabrication of silicon-on-insulator structure using plasma immersion ion implantation
US6551446B1 (en) * 2000-08-11 2003-04-22 Applied Materials Inc. Externally excited torroidal plasma source with a gas distribution plate
US6348126B1 (en) * 2000-08-11 2002-02-19 Applied Materials, Inc. Externally excited torroidal plasma source
US7037813B2 (en) * 2000-08-11 2006-05-02 Applied Materials, Inc. Plasma immersion ion implantation process using a capacitively coupled plasma source having low dissociation and low minimum plasma voltage
US6410449B1 (en) * 2000-08-11 2002-06-25 Applied Materials, Inc. Method of processing a workpiece using an externally excited torroidal plasma source
KR100809889B1 (ko) * 2000-08-11 2008-03-06 어플라이드 머티어리얼즈 인코포레이티드 외부에서 여기된 토로이드형 플라즈마 소스를 구비한 플라즈마 챔버
US6593173B1 (en) * 2000-11-28 2003-07-15 Ibis Technology Corporation Low defect density, thin-layer, SOI substrates
US6387719B1 (en) * 2001-02-28 2002-05-14 Lexmark International, Inc. Method for improving adhesion
US6755150B2 (en) * 2001-04-20 2004-06-29 Applied Materials Inc. Multi-core transformer plasma source
US20030013314A1 (en) * 2001-07-06 2003-01-16 Chentsau Ying Method of reducing particulates in a plasma etch chamber during a metal etch process
US6632728B2 (en) * 2001-07-16 2003-10-14 Agere Systems Inc. Increasing the electrical activation of ion-implanted dopants
US6984288B2 (en) * 2001-08-08 2006-01-10 Lam Research Corporation Plasma processor in plasma confinement region within a vacuum chamber
US6887341B2 (en) * 2001-11-13 2005-05-03 Tokyo Electron Limited Plasma processing apparatus for spatial control of dissociation and ionization
US20030141820A1 (en) * 2002-01-30 2003-07-31 Applied Materials, Inc. Method and apparatus for substrate processing
US7163901B2 (en) * 2002-03-13 2007-01-16 Varian Semiconductor Equipment Associates, Inc. Methods for forming thin film layers by simultaneous doping and sintering
JP2003311966A (ja) * 2002-04-23 2003-11-06 Canon Inc インクジェット記録ヘッド
JP2004047696A (ja) * 2002-07-11 2004-02-12 Matsushita Electric Ind Co Ltd プラズマドーピング方法及び装置、整合回路
FR2846788B1 (fr) * 2002-10-30 2005-06-17 Procede de fabrication de substrats demontables
US6838695B2 (en) * 2002-11-25 2005-01-04 International Business Machines Corporation CMOS device structure with improved PFET gate electrode
US6747243B1 (en) * 2002-12-24 2004-06-08 Novellus Systems, Inc. Spot cleaning of particles after inspection
US20040126993A1 (en) * 2002-12-30 2004-07-01 Chan Kevin K. Low temperature fusion bonding with high surface energy using a wet chemical treatment

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5310452A (en) * 1989-04-27 1994-05-10 Fujitsu Limited Plasma process apparatus and plasma processing method
JPH0555194A (ja) * 1991-08-26 1993-03-05 Nissin Electric Co Ltd 薄膜形成装置
JP2000150908A (ja) * 1993-06-24 2000-05-30 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JPH0745542A (ja) * 1993-08-03 1995-02-14 Matsushita Electric Ind Co Ltd プラズマcvd装置およびプラズマcvd方法
JPH0790553A (ja) * 1993-09-27 1995-04-04 Shojiro Miyake 摺動部品およびその製造方法
US6209480B1 (en) * 1996-07-10 2001-04-03 Mehrdad M. Moslehi Hermetically-sealed inductively-coupled plasma source structure and method of use
US6063246A (en) * 1997-05-23 2000-05-16 University Of Houston Method for depositing a carbon film on a membrane
EP1158565A2 (en) * 2000-05-25 2001-11-28 Applied Materials, Inc. Toroidal plasma source for plasma processing
US20020055236A1 (en) * 2000-11-08 2002-05-09 Macronix International Co., Ltd. Method for fabricating shallow trench isolation
US6413321B1 (en) * 2000-12-07 2002-07-02 Applied Materials, Inc. Method and apparatus for reducing particle contamination on wafer backside during CVD process
US20030040158A1 (en) * 2001-08-21 2003-02-27 Nec Corporation Semiconductor device and method of fabricating the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10312060B2 (en) 2013-11-22 2019-06-04 Psk Inc. Plasma generating apparatus using mutual inductive coupling and substrate treating apparatus comprising the same
TWI577247B (zh) * 2014-07-08 2017-04-01 Psk有限公司 使用雙電漿源產生電漿之裝置及包括該裝置的用於處理基板之裝置
TWI680699B (zh) * 2015-02-06 2019-12-21 美商Mks儀器公司 具有自諧振元件之用於電漿點火的裝置及方法

Also Published As

Publication number Publication date
KR101155139B1 (ko) 2012-06-13
US20070212811A1 (en) 2007-09-13
EP1593756A1 (en) 2005-11-09
US20040200417A1 (en) 2004-10-14
KR20060047699A (ko) 2006-05-18
US7223676B2 (en) 2007-05-29
CN1693536A (zh) 2005-11-09
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