TW310370B - - Google Patents
Download PDFInfo
- Publication number
- TW310370B TW310370B TW085112476A TW85112476A TW310370B TW 310370 B TW310370 B TW 310370B TW 085112476 A TW085112476 A TW 085112476A TW 85112476 A TW85112476 A TW 85112476A TW 310370 B TW310370 B TW 310370B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- conductor
- circuit
- buffer film
- film
- Prior art date
Links
- 239000004020 conductor Substances 0.000 claims description 485
- 239000010408 film Substances 0.000 claims description 404
- 239000000872 buffer Substances 0.000 claims description 318
- 238000000034 method Methods 0.000 claims description 272
- 239000000758 substrate Substances 0.000 claims description 243
- 230000008569 process Effects 0.000 claims description 218
- 238000009713 electroplating Methods 0.000 claims description 122
- 238000007747 plating Methods 0.000 claims description 83
- 238000011049 filling Methods 0.000 claims description 65
- 238000004519 manufacturing process Methods 0.000 claims description 65
- 239000004065 semiconductor Substances 0.000 claims description 56
- 239000000463 material Substances 0.000 claims description 49
- 238000011161 development Methods 0.000 claims description 37
- 238000012545 processing Methods 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 22
- 239000000853 adhesive Substances 0.000 claims description 20
- 230000001070 adhesive effect Effects 0.000 claims description 20
- 239000011248 coating agent Substances 0.000 claims description 20
- 238000000576 coating method Methods 0.000 claims description 20
- 230000000875 corresponding effect Effects 0.000 claims description 18
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 16
- 229910052802 copper Inorganic materials 0.000 claims description 16
- 239000010949 copper Substances 0.000 claims description 16
- 230000015572 biosynthetic process Effects 0.000 claims description 12
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 10
- 239000010931 gold Substances 0.000 claims description 8
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 7
- 229910052737 gold Inorganic materials 0.000 claims description 7
- 238000012546 transfer Methods 0.000 claims description 7
- 230000002079 cooperative effect Effects 0.000 claims description 6
- 229910052759 nickel Inorganic materials 0.000 claims description 5
- 239000010409 thin film Substances 0.000 claims description 4
- 229910000990 Ni alloy Inorganic materials 0.000 claims description 3
- 230000035515 penetration Effects 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims 3
- 229910052751 metal Inorganic materials 0.000 claims 3
- PCTMTFRHKVHKIS-BMFZQQSSSA-N (1s,3r,4e,6e,8e,10e,12e,14e,16e,18s,19r,20r,21s,25r,27r,30r,31r,33s,35r,37s,38r)-3-[(2r,3s,4s,5s,6r)-4-amino-3,5-dihydroxy-6-methyloxan-2-yl]oxy-19,25,27,30,31,33,35,37-octahydroxy-18,20,21-trimethyl-23-oxo-22,39-dioxabicyclo[33.3.1]nonatriaconta-4,6,8,10 Chemical compound C1C=C2C[C@@H](OS(O)(=O)=O)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2.O[C@H]1[C@@H](N)[C@H](O)[C@@H](C)O[C@H]1O[C@H]1/C=C/C=C/C=C/C=C/C=C/C=C/C=C/[C@H](C)[C@@H](O)[C@@H](C)[C@H](C)OC(=O)C[C@H](O)C[C@H](O)CC[C@@H](O)[C@H](O)C[C@H](O)C[C@](O)(C[C@H](O)[C@H]2C(O)=O)O[C@H]2C1 PCTMTFRHKVHKIS-BMFZQQSSSA-N 0.000 claims 1
- 230000005465 channeling Effects 0.000 claims 1
- 125000001475 halogen functional group Chemical group 0.000 claims 1
- 238000007689 inspection Methods 0.000 description 43
- 238000005260 corrosion Methods 0.000 description 17
- 239000007788 liquid Substances 0.000 description 16
- 230000007797 corrosion Effects 0.000 description 13
- 238000007772 electroless plating Methods 0.000 description 9
- 239000003822 epoxy resin Substances 0.000 description 9
- 229920000647 polyepoxide Polymers 0.000 description 9
- 229920005989 resin Polymers 0.000 description 9
- 239000011347 resin Substances 0.000 description 9
- 239000000523 sample Substances 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 239000011521 glass Substances 0.000 description 7
- 238000010030 laminating Methods 0.000 description 7
- 238000009434 installation Methods 0.000 description 6
- 238000007639 printing Methods 0.000 description 6
- 229920001971 elastomer Polymers 0.000 description 5
- 239000005060 rubber Substances 0.000 description 5
- 239000007787 solid Substances 0.000 description 5
- 238000002788 crimping Methods 0.000 description 4
- 230000007246 mechanism Effects 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- 238000005476 soldering Methods 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 239000005062 Polybutadiene Substances 0.000 description 3
- QXZUUHYBWMWJHK-UHFFFAOYSA-N [Co].[Ni] Chemical compound [Co].[Ni] QXZUUHYBWMWJHK-UHFFFAOYSA-N 0.000 description 3
- 238000005452 bending Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000005323 electroforming Methods 0.000 description 3
- 238000005538 encapsulation Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- -1 paired die Substances 0.000 description 3
- 229920002857 polybutadiene Polymers 0.000 description 3
- 210000003625 skull Anatomy 0.000 description 3
- 229910000531 Co alloy Inorganic materials 0.000 description 2
- 239000004698 Polyethylene Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 102100027340 Slit homolog 2 protein Human genes 0.000 description 2
- 101710133576 Slit homolog 2 protein Proteins 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000006835 compression Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000005553 drilling Methods 0.000 description 2
- 230000004907 flux Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000007429 general method Methods 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000005011 phenolic resin Substances 0.000 description 2
- 229920006267 polyester film Polymers 0.000 description 2
- 229920000573 polyethylene Polymers 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000011148 porous material Substances 0.000 description 2
- 238000003825 pressing Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- QGZKDVFQNNGYKY-UHFFFAOYSA-O Ammonium Chemical compound [NH4+] QGZKDVFQNNGYKY-UHFFFAOYSA-O 0.000 description 1
- 229910000906 Bronze Inorganic materials 0.000 description 1
- 101100008046 Caenorhabditis elegans cut-2 gene Proteins 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- JOYRKODLDBILNP-UHFFFAOYSA-N Ethyl urethane Chemical compound CCOC(N)=O JOYRKODLDBILNP-UHFFFAOYSA-N 0.000 description 1
- 229920000181 Ethylene propylene rubber Polymers 0.000 description 1
- 244000043261 Hevea brasiliensis Species 0.000 description 1
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000004793 Polystyrene Substances 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229920000800 acrylic rubber Polymers 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- XTKDAFGWCDAMPY-UHFFFAOYSA-N azaperone Chemical compound C1=CC(F)=CC=C1C(=O)CCCN1CCN(C=2N=CC=CC=2)CC1 XTKDAFGWCDAMPY-UHFFFAOYSA-N 0.000 description 1
- 238000010923 batch production Methods 0.000 description 1
- 230000008033 biological extinction Effects 0.000 description 1
- 239000010974 bronze Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- KUNSUQLRTQLHQQ-UHFFFAOYSA-N copper tin Chemical compound [Cu].[Sn] KUNSUQLRTQLHQQ-UHFFFAOYSA-N 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 125000004093 cyano group Chemical group *C#N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 229920001973 fluoroelastomer Polymers 0.000 description 1
- 235000013305 food Nutrition 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 150000002576 ketones Chemical class 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 229910052744 lithium Inorganic materials 0.000 description 1
- 238000011068 loading method Methods 0.000 description 1
- 229920003052 natural elastomer Polymers 0.000 description 1
- 229920001194 natural rubber Polymers 0.000 description 1
- 239000007773 negative electrode material Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000009428 plumbing Methods 0.000 description 1
- 229920001200 poly(ethylene-vinyl acetate) Polymers 0.000 description 1
- 229920000058 polyacrylate Polymers 0.000 description 1
- 229920000728 polyester Polymers 0.000 description 1
- 229920002223 polystyrene Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
- 238000007788 roughening Methods 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
- 235000015170 shellfish Nutrition 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229920002379 silicone rubber Polymers 0.000 description 1
- 239000004945 silicone rubber Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000007779 soft material Substances 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229920003048 styrene butadiene rubber Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052716 thallium Inorganic materials 0.000 description 1
- BKVIYDNLLOSFOA-UHFFFAOYSA-N thallium Chemical compound [Tl] BKVIYDNLLOSFOA-UHFFFAOYSA-N 0.000 description 1
- 229920002725 thermoplastic elastomer Polymers 0.000 description 1
- 229920002803 thermoplastic polyurethane Polymers 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- E—FIXED CONSTRUCTIONS
- E04—BUILDING
- E04G—SCAFFOLDING; FORMS; SHUTTERING; BUILDING IMPLEMENTS OR AIDS, OR THEIR USE; HANDLING BUILDING MATERIALS ON THE SITE; REPAIRING, BREAKING-UP OR OTHER WORK ON EXISTING BUILDINGS
- E04G21/00—Preparing, conveying, or working-up building materials or building elements in situ; Other devices or measures for constructional work
- E04G21/32—Safety or protective measures for persons during the construction of buildings
- E04G21/3204—Safety or protective measures for persons during the construction of buildings against falling down
- E04G21/3223—Means supported by building floors or flat roofs, e.g. safety railings
-
- E—FIXED CONSTRUCTIONS
- E04—BUILDING
- E04G—SCAFFOLDING; FORMS; SHUTTERING; BUILDING IMPLEMENTS OR AIDS, OR THEIR USE; HANDLING BUILDING MATERIALS ON THE SITE; REPAIRING, BREAKING-UP OR OTHER WORK ON EXISTING BUILDINGS
- E04G21/00—Preparing, conveying, or working-up building materials or building elements in situ; Other devices or measures for constructional work
- E04G21/32—Safety or protective measures for persons during the construction of buildings
- E04G21/3204—Safety or protective measures for persons during the construction of buildings against falling down
- E04G21/3252—Protections, e.g. cover, caps, against impaling on starter reinforcement bars
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4007—Surface contacts, e.g. bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00013—Fully indexed content
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01057—Lanthanum [La]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/03—Conductive materials
- H05K2201/0332—Structure of the conductor
- H05K2201/0364—Conductor shape
- H05K2201/0367—Metallic bump or raised conductor not used as solder bump
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/03—Metal processing
- H05K2203/0338—Transferring metal or conductive material other than a circuit pattern, e.g. bump, solder, printed component
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
- H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
- H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4647—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer around previously made via studs
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Architecture (AREA)
- Ceramic Engineering (AREA)
- Mechanical Engineering (AREA)
- Civil Engineering (AREA)
- Structural Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Manufacturing Of Printed Wiring (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Description
經濟部中央標準扃員工消f合作社印梦 310370 at ____B7五、發明説明(1 ) 本發明係關於至少在一表面上突設高度不均勻極少之 緩衝膜圖型之電路基板及其製造方法,具體言之,係關於 在電路基板之全部輸出輸入端子與導體電路之間形成高可 靠性導通構造,可高密度的安裝半導镰元件之電路基板, 及使用該電路基板形成之緩衝膜式接點頭,亦即在檢査 LS I ,液晶面板,TAB,PDP等電路零件在配線電 路中是否有障礙點時,即使該電路零件係間距精小之零件 ,仍可充分對付,檢査端子間之間距精確度高,而且高頻 特性優異之緩衝膜式接點頭,及生產性高,成本低之製造 方法》 本發明係關於以該電路基板做爲安裝用基板,利用小 片接合方式安裝之連接構造新穎之安裝有半導體奪件之模 組。 安裝在電腦,攜帶用通信機器,液晶面板等各種電子 機器中之半導體元件包封通常係在形成有導電電路之—定 圖型之電路基板上裝配1個例如成對晶粒之半導體元件’ 形成該元件與導體電路之輸出輸入端子間之導通而安裝半 導體元件,最後以樹脂將全部模製。 在安裝半導體元件時,一般係採用將半導體元件以小 片接合方式接合在電路基板上•將電路基板之輸出輸入端 子與半導體元件之端子(墊片部)以線接合方式接合之方 法,將倒裝片以例如焊接法連接於電路基板之輸出輸入端 子之方法,直接焊接電路基板之輸出輸入端子與半導體元 件之引出線端子之方法等。 (請先閱讀背面之注意事項再填寫本頁)
T 装. 訂 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210X 297公釐) 經濟部中央標準局負工消f合作社印裝 310370 A7 B7五、發明説明(2 ) 如此製造之半導證元件包封被安裝在設有一定圖型之 導體電路之母基板(安裝用基板)後’裝組在各種機器中 ^此時,1個半導塵元件包封與母基板之面稹比通常爲1 /1 0〜1/5左右。因此,在母基板上安裝許多個半導 體元件包封。 在安裝於母基板上時,一般係採用線接合法,但最近 爲了配合高密度安裝之需求,通常係採用在母基板之墊片 部上印刷乳膠狀焊錫之圓型,將半導體元件包封之端子( 引出線端子及球型格網陣列)對正後,將全部構件送入回 流裝置中整批的焊接之方法。 近年來,電子機器逐漸小型化,高速化,多功能化, 因爲全部形狀成爲小型化,故需要可進行高密度安裝半導 體零件之電路基板。 因此,電路基板最好爲多層電路基板,而形成之導體 電路成爲精細圖型。然而,習用之多層電略基板通常係利 用建立(Bu i 1 d Up )方式製造,故具有如下之問題。 以建立方式製造多層電路基板時,首先在最下層之絕 緣基板表面形成具有信號圖型功能之導體電路而製造單位 電路基板’依次再於該基板上重曼形成具有另一信號圖型 之功能之導電電路之另一單位電路基板而將之形成爲一體 ,從下方朝向上方依次裝組。 此時’上層導體電路與下層導體電路之導通構造通常 係以一定之平面圖型朝向單位電路基板之厚度方向形成許 多穿孔’在穿孔壁面資施例如無電解電鍍使其具有導電性 本纸張尺度適财關轉準(CNS ) Λ4規格(2|(),< 297公釐] I : ΐτ------^ (請先閱讀背面之注意事項再填寫本頁) 310370 A7 B7 五、發明説明(3 ) 後,以下層導體電路做爲導電路進行電鍍,以該電鍍層連 接上層導體電路之墊片部與下層導體電路之墊片部8 (請先閲讀背面之注意事項再填寫本頁) 因此,爲了實施高密度安裝,必須減小該穿孔之直徑 。但實際上該孔徑之縮小有其極限》 首先,穿孔通常係利用鑽頭削形成,故由於鍥頭強度 之關係,孔徑不能過小》利用鑽頭硏削形成之孔徑通常爲 1 50〜200#m左右。即使採用光學石版印刷術時, 孔徑亦爲100〜15〇Mm左右》 若在形成之穿孔壁面同時利用該無電解電鍍及電鍍形 成電鍍層時,假設該電鍍靥之厚度過小,則下層導髏電路 與上層導體電路間之導通不能成爲可滿足之狀態,故該電 鍍層必須具有一定程度之厚度。電鏟層之厚度因電路基板 之種類而有不同,但爲了在導職電路間形成良好之導通, 該厚度通常爲2 0〜3 0 左右。 因此,利用穿孔形成之導通構造通常係在孔徑1 5 0 〜2 0 0 之穿孔壁面形成厚度1 5〜2 0 之電鍍 經濟部中央榡隼局員工消費合作社印製 層。此時,與導體電路間之導通無關的,在穿孔中心部形 成直徑爲1 0 0〜1 5 0 //m左右之死空間》 即使係內部補助孔時,若其孔徑爲例如1 〇 〇 μ m, 則死空間之孔徑成爲6 0〜7 () /i m左右》亦即習用之穿 孔及內部補助孔之孔徑縮小有其極限,而且對導體電路間 之導通勢必成爲浪費之孔徑。 若在建立之各內層之穿孔壁面形成電鍍層時,通常係 進行如下之操作。亦即,在對象之內層表面(包括已形成 本紙張尺度適用中國國家標準(CNS ) Λ4現格(210X297公釐) Λ7 B7 五、發明説明(4 ) 之穿孔及內部補助孔之壁面)之全面進行無電解電鍍使其 具有導電性後,在其上面進行電鍍而形成薄電鍍層°然後 ,將乾式膜黏貼在_該電塗層表面,在其上面進行曝光及顯 像處理,只使穿孔部分露出,其他部分形成爲掩罩’再進 行電鍍而在穿孔壁面(及墊片部)形成具有一定厚度之電 鍍層。然後,剝離該乾式膜,利用例如軟式蝕刻法去除露 出之內層表面之薄電鍍層及無電解電銨層。 因此,建立各內層而製造多層電路基板時’必須對各 內層反復的進行該操作,其製造過程非常複雜。因此製造 時間非常長,成本亦提高。 若爲內部補助孔時,則在補助孔壁面上形成電鍍層後 ,在殘留於其中央之該死空間內填埋例如導電助焊劑,在 各層間形成實心之導通構造。 經濟部中央標準局員工消f合作社印製 I--;------^装-- (請先閱讀背面之注意事項再填寫本頁)
U 此時,亦可考慮利用電鍍在補助孔內同時電著及填充 導電材料而取代該導電助焊劑之填埋,形成該實心之導電 構造。但在採用建立方式時,必須在製造時之開始階段即 另外設置電鍍用之输入端子用導電路,使得製造過程變成 更複雜。 若利用建立方式形成半導體元件包封等安裝用基板, 或例如母基板等在其安裝面突設有緩衝膜圈型之電路基板 時,則必須在建立之導體電路中之最上層導體電路之一定 部位,例如利用電鍍法電著緩衝膜用材料而形成具有所需 高度之緩衝膜圖型。 然而,實際上在電鍍時’因爲受到電鍍條件之微妙變 本紙張尺度適用中國國家標準(CNS ) Μ規格(210X 297公藶) 310370 A7 B7 經濟部中央橾华局員Η消费合作社印製 五、發明説明(5 ) 動,或受到電流流向各緩衝膜形成部位之程度不同之影響 ,構成緩衝膜圖型之各緩衝膜之高度不完全相同,各緩衝 膜之高度發生偏差。例如以高度0 . 〇 3 m m爲目標之緩 衝膜時,其高度偏差通常爲±0. 0〇3mm左右。 若緩衝膜高度之偏差加大,則即使將半導饅元件包封 之墊片部定位在緩衝膜上而進行回流處理,亦有一部分緩 衝膜不與該墊片部連接。亦即不能實現可靠性髙之安裝。 因此,在安裝面上形成有緩衝膜圓型之電路基板上, 必須儘量減小形成在其上之緩衝膜之高度偏差。 用來檢LSI ,或液晶面板等之配線電路上是否有障 礙點之接點頭亦是一種電路基板。這種電路基板通常係利 用絕緣性剛性材料填埋針型探針或L型針,將之以一定之 間距固定在接點頭本體上使其各前端接觸檢査對象之配線 電路上之一定檢査部位,在另一端焊接配線,從該處檢測 檢査部位之信號而使用。另一方面 > 係利用例如電鍍法在 具有一定之電路圖型之電路基板上之一定電路部位形成緩 衝膜,或利用半導體製造業中使用之成膜法形成緩衝膜, 使該緩衝膜取代該針型探針或L型針動作之緩衝膜方式。 近年來,在檢査對象之各種電路零件之電路園型逐漸 精細化,因此各檢査部位間之閛距亦精細化。 對這種檢査部位之精細化,在針型探針式接點頭時, 係以在接點頭面上相距微小間隔形成鋸齒狀之用來使針型 探針前端突出之孔之方式來對付《若係使用L型針之接點 頭時,係以將需要固定之L型針形成爲階層構造之方式對 (請先閱讀背面之注意事項再填寫本頁) Γ 裝· 丁 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210x297公釐) 經濟部中央懔準局與工消費合作社印裝 A 7 __________ B? 五、發明説明(6 ) 付。 然而,以上各種對策中,皆需要進行以一定間距一支 一支的固定隨著檢 '査部位之精細化而顯著的增加之針型探 針或L型針之作業,而且又需要進行將配線焊接於每一支 針型探針或L型針之作業。因此製作完成品需要有極高之 熟練度及非常長之作業時間,結果製造之接點頭之成本非 常高。即使將針型探針或L型針固定於接點頭後,需要進 行確認各前端之正確位置及其校正作業,而且在交貨以前 之保存期間內,必須慎防該前端碰撞其他物品。 若爲具有成爲階層構造之L型針之接點頭時,因爲各 L型針成爲長度部分平行的排列之狀態,故若爲了提高檢 査速度而進行输出輸入信號之高頻化時,對形成之信號特 性發生不良影響,導致檢査誤差。 在緩衝膜方式之接點頭時,若利用電鍍法形成緩衝膜 ,則如上所述,緩衝膜之高度偏差增大。緩衝膜髙度偏差 增大,對必須使全部緩衝膜確實的接觸配線電路上之檢査 部位之接觸頭而言,係致命之問題。 若利用半導體製造業中使用之薄膜製造裝置形成緩衝 膜時,因爲該薄膜製造裝置之成本極高,故製成之接點頭 之成本亦變成極髙,而且又需要使其與探針卡成爲一體之 機構,又需要設置在檢査時將緩衝膜向上方移動以便使其 接觸配線電路之檢査部位,在檢査終了時將緩衝膜向下方 移動之驅動機構。因此,製造之接點頭之構造變成複雜, 而且成本亦高。 先張尺度適消中國國家標準(CNS ) Λ4現格(210X 297公釐) 7 ~ --U — (請先閲讀背面之注意事項再填寫本頁) 叫 裝· ,π 4 經濟部中央標準局員工消費合作社印製 310370 at __—_ B7 五、發明説明(7 ) 若希望在安裝用基板上以高密度安裝半導體零件時, 安裝零件之部位愈多,因爲在習用之基板上其導通構造係 如上所述的以穿孔或內部補助孔爲主體,故不可避免的其 死空間增大。因此,在規格品尺寸之安裝用基板上,安裝 零件所需之緩衝膜圖型(或墊片部)之形成部位及其面積 受到限制,高密度安裝亦受到限制》若需要實現高密度安 裝時,又需要形成更多之信號圖型,因此,其基板層數必 須增多,使得信號圓型之配線長度加長,結果發生製作之 安裝用基板之電氣特性之可靠性降低之問題。 本發明之目的爲提供一種至少在一表面上形成緩衝膜 圖型,將其做爲成對晶粒或半導體元件包封之安裝面,藉 此可做爲半導體元件包封用基板或母基板使用之電路基板 〇 本發明之另一目的爲提供-種緩衝膜高度偏差極小之 電路基板。 本發明之另一目的爲提供一種可確實保持導體電路間 之導通構造,因爲其直徑逐漸變小,故可高密度的安裝成 對之晶粒及半導體元件包封之電路基板。 本發明之另一目的爲提供一種可經由緩衝膜直接安裝 成對之晶粒及半導體元件包封,故可節省安裝零件時之作 業之電路基板。 本發明之其他目的爲提供一種不必實施利用習用之建 立方式製造多層電路基板時採用之機械加:t ,而利用所謂 反建立方式之方法製造至少一表面上形成有高度偏差小之 本紙张尺度適用中國國家梯準(CNS > Λ4規格(210x29*7公釐),„ .I_ ------ir------^ (請先聞讀背面之注意事項再填寫本頁) 經濟部中央標隼局員工消资合作杜印災 ___ B7 五、發明説明(8 ) 緩衝膜圖型之電路基板之製造方法。 本發明之另一目的爲提供一種可利用高電流密度之電 鍍法形成導體電路'及導通構造,藉此以高生產性製造所箱 之電路基板之電路基板之製造方法。 本發明之目的爲提供一種即使檢査對象成爲精細間距 化仍可簡易的對付,高頻檢査時亦不會發生撿査誤差,而 且成本低之緩衝膜式接黏頭及其製造方法。 本發明之另一目的爲提供一種經由緩衝膜安裝成對之 晶粒及半導體元件包封之半導髖零件安裝模組*其緩衝膜 ,成對之晶粒,及半導體元件包封之墊片以機械方式接觸 而成爲導通。 爲達成上述目的,本發明提供一種至少在絕緣基材之 一面至少形成有緩衝膜,在該絕緣基材之至少一面及/或 內部至少設有一層導體氰路,在該緩衝膜與導體電路之間 及/或各導體電路之間形成有將其連接之導通構造,及至 少該緩衝膜係至少將2種導電材料依次電著而成之多層構 造體之電路基板》 依照本發明,尤其可提供一種該導通構造係由柱狀導 體所構成,該緩衝膜係由外層爲金,鎳,鎳合金等耐蝕性 導電材料所構成,內層部爲由銅所構成之雙層構造體之電 路基板。 本發明可提供一種包括以下各過程之電路基板之製造 方法:製造由導電基板,至少形成在該導電基板之一面上 之導體薄層,形成於該導體薄層表面之電著層*埋設在該 本紙張尺度適用中國國家標準(CNS ) Λ4規格(2丨0 X297公釐) (請先閱讀背面之注意事項再填寫本頁) Τ 訂 11 310370 A'? B7_ 五、發明説明(9 ) 電著層之一定部位,至少將2種導電材料依次電著而構成 之多層構造體緩衝膜’披覆在該電著層上之抗蝕部A ’埋 設在該抗蝕部A內’,連接於該緩衝膜之第1柱狀導體,或 導體電路,或墊片部電路,埋設於該抗蝕部A,連接於該 導體電路或該墊片部電路,其端面露出於該抗蝕劑部A之 表面之第2柱狀導體所構成之構件A之過程A;製造該構 件A之抗蝕劑部A之表面形成有一層導體電路之構件B ( 1),或在另外一個抗蝕劑部B埋設許多層導髖電路與連 接各導體電路間之柱狀導體,而最後之導體電路係形成於 該抗蝕部B表面之構件(B)之過程B:利用熱壓接將該 構件B ( 1 )或構件(2 )之該導體電路側表面壓接於絕 緣基材表面而製造該導體電路埋設在該絕緣基材中之一體 化物C之過程C;及從該一體化物質C去除該導電基板後 ,依次蝕刻該導體薄層及該電著層將之去除而使緩衝膜露 出之過程D。 本發明尤其提供一種上述過程A中包括:利用電鍍法 形成披覆導電基板之至少一面之導體薄層之過程Ai :形 成披覆該導體薄層之抗蝕層a 1後,進行曝光及顯像處理 ’使該抗蝕層a i只殘留於預定形成緩衝膜之部位,使該 導體薄層之其他表面露出之過程A 2:利用電鍍法在該導 體薄層之露出表面上電著與殘留在該預定形成緩衝膜之部 位上之抗蝕層a i成爲同一平面之導電材料而形成電著層 之過程A3:去除殘留在該預定形成緩衝膜部位之該抗蝕 層a t ’在該電著層上形成該導體薄層之表面露出之緩衝 本紙張尺度適州中國國家標準(CNS ) Λ4規格(210Χ2ιΠ公釐) I--;-----γ—-------訂------ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央樣隼局员工消费合作ft印製 -12 - B7 B7 經濟部中央標準局員工消资合作社印敏 五、發明説明(i〇) 膜用凹部之過程A4:披覆該電著層表面形成抗蝕層a 2後 ’進行曝光及顯像處理,在該抗蝕層a 2上形成連通於緩 衝膜用凹部之第Γ孔,及相當於需要形成之墊片部電路之 電路圖型之平面圖型之過程As;進行電鍍在該緩衝膜用 凹部,該第1孔,及該平面圖型上電著層狀之第1導電材 料,然後,在形成之層狀體上依次又電著與該第1導電材 料不同之至少一種導電材料,以層叠2種以上之導電材料 而構成之多層構造體填充該緩衝膜用凹部及該第1孔,整 批的形成緩衝膜,第1柱狀導體,及墊片部電路之過程 Αβ:去除該抗蝕層a 2而使該電著層表面露出之過程 :披覆該電著層之露出表面而形成厚度可使該第1柱狀導 體表面露出之抗蝕層a 3之過程A8;披覆該抗蝕層a 3及 該第1柱狀導體之端面,利用無電解電鍍法形成電鍍薄膜 之過程A9;披覆該電鑛薄膜形成抗蝕層a 4後,進行曝光 及顯像處理,在該抗蝕層a 4上形成相當當於需要形成之 導體電路之電路圖型之平面圖型,及連通於該墊片部電路 之孔之平面圖型,使該電鍍薄膜表面從該平面圖型露出之 過程Α ια;進行電鍍在該平面圈型上電著導電材料而整批 的形成導體電路*及連接於該墊片部電路之柱狀導體之過 程Α^:去除該抗蝕層a4,触刻露出之該電鍍薄膜,使 該抗蝕層33露出之過程Ai2;以抗蝕層35披覆該導體電 路,連接於墊片部電路之該柱狀導體,及該抗蝕層a 3, 形成由該抗蝕層a 3及該抗蝕層a 5所構成之抗蝕部A後| 進行曝光及顯像處理,形成連通於連接至該導體電路,及 本紙张尺度適用中國國家標準(CNS ) Λ4现格(2丨OX 297公釐) I--:-----叫政-------玎------^ (請先閲讀背面之注意事項再填寫本頁) -13 - Α7 Β7 經濟部中央樣準局員工消费合作社印裝 五、發明説明(11 ) 墊片部電路之該柱狀導體之第2孔之過程A t 3;及進行電 鍍,在該第2孔中填充導電材料而形成第2柱狀導體之過 程A 14之電路基板_之製造方法》 本發明可提供一種該過程B(1)包括:披覆該構件 A之該抗蝕層a 5之全面,利用電鍍法形成電鍍薄膜之過 程8 α :披覆該電鍍薄膜形成抗蝕層b 1後,進行曝光及顯 像處理,形成相當於蘅要形成之導髏電路之電路圈型之平 面圖型,使該電鍍薄膜表面從該平面圖型露出之過程B2 ;進行電鍍在該電鍍薄膜之露出表面電著導電材料形成導 體電路之過程B3;及去除該抗蝕層^31,蝕刻露出之該電 鍍薄膜而使該抗蝕層a s露出之過程B4之電路基板之製造 方法。 本發明可提供一種該過程B ( 2 )包括對該構件B ( 1 )至少進行一次:披覆抗蝕層a 5及該導體電路形成抗 蝕層七2後,進行曝光及顯像處理,在該抗蝕層b2上形成 連通於該導體電路之孔之過程B3:進行電鍍,在該孔中 電著導電材料而形成柱狀導體之過程Ββ;披覆該抗蝕層 b2之全面,利用無電解電鍍法形成電鍍薄膜之過程Β7; 披覆該電鍍薄膜形成抗蝕層b3後,進行曝光及顯像處理 ,在該抗蝕層b3上形成相當於需要形成之導體電路之電 路圖型之平面圖型,使該電鍍薄膜表面從該平面圖型露出 之過程B 8 ;進行電鍍,在該平面圖型上電著導電材料形 成導體電路之過程Ba;及去除該抗蝕層b3·蝕刻露出之 該電鍍薄膜而使該抗蝕層b 2鱔出之過程Β 1α之電路基板 _|--^-----叫f-- (請先閱讀背面之注意事項再填寫本頁) 、-° 本紙張尺度適用中國國家標準(CNS) Λ4規格(210X297公釐) -14 - 310370 A? B7 經濟部中央標準局員工消费合作社印取 五、發明説明(l2 ) 之製造方法。 本發明可提供一種該過程A包括:披覆導電基板之至 少一面,利用電鍍‘法形成導體薄膜之過程Ai;披覆該導 體薄層形成抗蝕層a 1後,進行曝光及顯像處理,使該抗 蝕層a 1只殘留於預定形成緩衝膜部位而該導體薄層之其 他表面露出之過程A2;利用電鍍法在該導體薄膜之露出 表面電著與殘留在該預定形成緩衝膜部位之該抗蝕層a i 成爲同一平面之導電材料而形成電著層之過程A3;去除 殘留在該預定形成緩衝膜部位之抗蝕層a ,,在該電著層 上形成該導體薄膜表面露出之緩衝膜用凹部之過程;披覆 該電著層表面形成抗蝕層a 2後,進行曝光及顯像處理’ 在該抗蝕層a 2上形成連通於該緩衝膜用凹部之平面圖型 ,亦即相當於需要形成之導體電路之電路圈型之平面圖型 ,及視需要形成相當於墊片部電路之電路圖型之平面圖型 之過程A15 :進行電鍍在該緩衝膜用凹部及該平面圖型上 電著層狀之第1導電材料,然後,在形成之層狀體上依次 電著與該第1導電材料不同之至少一種導電材料,以2種 以上之導電材料層叠而成之多層構造體充該緩衝膜凹部’ 及該導體電路,有需要時又填充該墊片部電路,整批的形 成緩衝膜及導體電路,有需要時又形成墊片部電路之過程 Αιβ;披覆該導體電路,有需要時又披覆墊片部電路形成 抗蝕層a 3後,進行曝光及顯像處理,在該抗蝕層a 3上形 成連通於該導體電路,有需要時又形成連通於墊片部電路 之第1孔之過程厶17;及進行電鍍,在該第1孔內電著導 本紙張尺度通用中國國家標準( cis ) Λ4^( 2!0X297公慶) —^ ^丨^ ^ 叫'装------訂------^ (請先閱讀背面之注意事項再填寫本頁) -15 - 經濟部中央標準局員工消费合作社印裝 A7 B7五、發明説明(13 ) 電材料而形成柱狀導體之過程A 18之電路基板之製造方法 〇 本發明可提供一種:在絕緣基板之一定部位形成至少 其上面可上下移動之可動部位;該可動部位之上面與該絕 緣基板之上面成爲同一平面;在該絕嫌基板上面及/或內 面配設延伸至該可動部位之許多條信號導體,至少其前端 位於該可動部位;及在該信號導體之該前端上面突設有至 少將2種導電材料依次電著而構成之多層構造體緩衝膜之 緩衝膜式接點頭。 尤其可提供一種該可動部位係形成於該絕緣基板厚度 方向之貫穿孔;配設在該貫穿孔之弾性構件:及該彈性構 件之上面從該貫穿孔之上部開口露出之緩衝膜式接點頭。 尤其可提供一種該可動部位係朝向該絕緣基板之厚度 方向成爲段落構造形成,以便使該絕緣基板之上面側成爲 薄壁部之貫穿孔之該薄壁部;及該貫穿孔之上部開口之平 面形狀爲四角形,在其四角形之四個角落刻設有至少伸長 至具有該段落構造之該薄壁部之基部之延伸至該絕緣基板 周緣部方向之開縫,該薄壁部之平面形狀成爲舌片狀之緩 衝膜式接點頭。 又可提供一種該可動部位係朝向該絕緣基板之厚度方 向成爲段落構造的形成,以便使該絕緣基板之上面側成爲 薄壁部,上部開口之平面形狀爲四角形,在其四角形之四 個角落刻設有至少伸長至該段落構造之該薄壁部之基部, 而且延伸至該絕緣基板周緣部方向之開縫,該薄壁部之平 (請先閲讀背面之注意事項再填寫本頁)
T Λ 訂 本紙張尺度適用中國國家標準(CNS ) Α4規格(2丨0X297公釐) -1 β - 310370 A7 五、發明説明(l4 ) 面形狀成爲舌片狀之貫穿孔;及配設在該貫穿孔之彈性構 件;及該彈性構件之上面從該貫穿孔之上部開口露出,而 該信號導體配設至‘該彈性構件之上面之緩衝膜式接點頭。 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消费合作社印袈 本發明可提供一種包括:披覆導電薄板表面形成第1 抗蝕靥後,進行曝光及顯像處理,使該導電薄板表面露出 在相當於需要形成之緩衝器位置之部位之過程;在該導電 薄板之露出表面實施蝕刻處理,在該導電薄板之露出表面 形成緩衝膜用凹部後,去除該第1抗蝕餍之過程;披覆露 出之導電薄板形成第2抗蝕厝後,進行曝光及顯像處理, 以相當於需要形成之信號導體之圖型之平面圖型使該導體 薄板表面露出之過程;進行電鍍在該緩衝膜用凹部及該平 面圖型上電著層狀之第1導電材料,然後,在形成之層狀 體上又依次電著與該第1導電材料不同之至少一種導電材 料,以由2種以上之導電材料層叠而成之多層構造體填充 該緩衝膜用凹部及該平面圔型,整批的形成緩衝脈及信號 導體之過程;去除該第2抗蝕層後,將其露出面以熱壓接 法壓接於設有具備一定形狀之開口之貫穿孔之絕緣基板之 該開口側表面之過程;及在該貫穿孔及形成該導電薄板之 空洞部中填充彈性構件後,蝕刻該導電薄板而使該緩衝膜 及該信號導體之上面露岀之過程之緩衝膜式接點頭之製造 方法。 本發明可提供一種包括:披覆導電基板之至少一面, 利用電鍍法形成導體薄層之過程:披覆該導體薄膜形成第 1抗蝕層後,進行曝光及顯像處理,使該第1抗蝕層只殘 本紙伕尺度適用中國國家標準(CNS ) Λ4規格(210X297公釐) ~ A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(15 ) 留於預定形成緩衡膜部位而使該導電薄層之其他表面露出 之過程;利用電鏟法在該導髓薄靥之露出表面電著與殘留 在該預定形成緩衝‘膜部位之該第1抗蝕餍成爲同一平面之 導電材料而形成電著層之過程:去除殘留在該預定形成緩 衝膜部位之該第1抗蝕層,在該電著層上形成該導體薄層 表面露出之緩衝膜用凹部之過程:披覆該電著表面形成第 2抗蝕層後,進行曝光及顯像處理,在該第2抗蝕層上以 相當於需要形成之信號導體圖型之平面圖型使該電著層表 面露出之過程;進行電鍍而在該緩衝膜用凹部及該平面圖 型上電著層狀之第1導電材料 > 然後,在形成之層狀體上 又依次電著與該第1導電材料不同之至少一種導m材料, 以由2種以上之導電材料層叠而成之多層構造體填充該緩 衝用凹部及該平面圖型,整批的形成緩衝膜與信號導髓之 過程;去除該第2抗蝕層後,利用熱壓接法將其露出面壓 接於設有具備一定形狀之開口之貫穿孔之絕緣基板之該開 口側表面之過程;及在由該貫穿孔及該電著層所形成之空 洞部內填充彈性構件後剝離該導電基板,然後依次蝕刻該 導體薄層及電著層而使緩衝膜及信號導體露出之過程之緩 衝膜式接點頭之製造方法。 本發明可提供一種包括:在絕緣基材之至少一面上形 成將至少2種導電材料成爲層狀的電著而構成之多層構造 體緩衝膜之電路基板;及利用黏接劑安裝在該電路基板上 之半導體零件,而該半導體零件之墊片部以機械方式接觸 該緩衝膜之安裝半導體零件之模組。尤其提供一種安裝時 本紙浪尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) (請先閲讀背面之注意事項再填窍本頁)
T 装. -β 18 - 經濟部中央標準局員工消f合作社印製 310370 Α7 Β7 五、發明説明(16 ) 使用之黏接材料係在硬化後其尺寸收縮之黏接劑之安裝半 導體零件之模組》 以下參照圖式說明本發明之電路基板及其製造方法。 第1圖及第1圖中沿π — α線切斷之斷面圖之第2圓 中表示本發明之電路基板Μι -第3圖及第3圖中沿I V - I V線切斷之斷面圖之第4圈表示本發明之另一電路基 板Μ 2。 第5圖爲本發明另一電路基板(多晶粒緩衝膜基板) Μ3之透視圖》第6圖爲本發明其他電路基板(多晶粒緩 衝膜基板)Μ4之透視圈。 各電路基板Μ〆Μ2,Μ3,Μ4皆在其絕緣基材1表 面1 a突設形成一定之平面圖型之緩衝膜3 »電路基板 Mi’ M2’ Μ 3之墊片部電路4皆露出於絕緣基材1之表 面1 a。然而,電路基板μ 4之該墊片部電路未露出,而 係形成在絕緣基材1內部。 比較電路基板Mi與1^12可知,電路基板Mi之導體電 路未露出於絕緣基材1之表面1 a ,但電路基板M2之導 體電路2 a露出於絕緣基1之表面1 a ^ 各電路基板之基本構造可由電路基板^41,M2代表。 電路基板(多晶粒緩衝膜基板)M3與電路基板Mi比較, 只有緩衝圖型之數量不同而已.可認爲係電路基板M t之 變更例。電路基板(多晶粒緩衝臟基板)Μ 4可在後述之 製造方法中,於絕緣基板1上以一定之園型設置墊片部電 路4而製成》
本紙張尺度適用中國國家揉率(CNS ) Λ4規格(210X297公釐"T I--.-----f^------IT------^ (請先閱讀背面之注意事項再填寫本頁) -19 - 310370 A? B7 經濟部中央標準局員工消費合作社印取 五、發明説明(l7 ) 因此,先說明電路基板 電路基板Μ〆1^2中,在絕緣基材1內部,朝向該絕 緣基材1之厚度方·向相距一定間隔埋設許多層(圖中爲2 層)導體電路2a,2b。 電路基板Mi中,緩衝膜3突出於絕緣基板1之表面 ,而且其墊片部電路4露出,位於表面側之最上曆導髏電 路2 a未露出於表面1 a上,緩衝膜3與導懺電路2 a之 間,墊片部電路4與導體電路2 b之間,各導體電路2 a > 2 b之間皆由後述之柱狀導嫌5t,5連接。 此時,形成緩衝膜3與最上曆導懂電略2 a之導通構 造之最先之柱狀導體5 i因爲後述之製造方法之關係,其 斷面大小變成大於緩衝膜3之斷面大小。但其他柱狀導髖 之直徑皆小。 電路基板M2中,最上層之導體電路2 a及墊片部電 路4皆露出於絕緣基材之表面1 a,而且緩衝膜3成一體 的形成在該導體電路2 a之前端。 具有這種構造之電路基板Μ 2不必形成許多層導體電 路,只要形成最上層之一層導體電路2 a ,即可做爲後述 之本發明之緩衝膜式接點頭使用》 如圖中虛線所示,各電路基板Μι,M2皆在其緩衝膜 圖型之部位安裝一定之半導體零件。此時,若半導體零件 S係成對之晶粒,則各電路基板Μ ,,Μ 2可做爲裝組半導 體元件包封時之安裝用基板使用°若爲已安裝半導體零件 S之半導體元件包封時,則可將各電路基板Μι,Μ2做爲 本紙張尺度適用中國國家標準(CNS ) Α4%格(210_Χ 297公釐1 ~~二、 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央橾準局貝工消费合作社印製 A7 ___B7_ 五 '發明説明(is ) 母基板使用》 如第7圖所示,電路基板Mi之緩衝膜3成爲將依次 電著不同之導電材嵙而成之層狀體3 a,3 13層叠而成之 多層構造體(圖中爲2靥構造體),而墊片部電路4亦成 爲將依次電著不同之導電材料而成之層狀體4a ,4b層 叠而成之多層構造體(圔中爲2層構造髏)。形成緩衝膜 3之外層部之層狀體3 a之導電材料與形成墊片部電路4 之外層部之層狀體4 a之導電材料皆由相同材料所構成。 形成緩衝膜3之內層部之層狀體3 b之導電材料與形成墊 片部電路4之內層部之層狀體4 b之導電材料皆由相同之 材料所構成。 此時,外層部3 a,4 a成爲對在後述之製造方法中 使用之蝕刻劑之阻擋層,故構成該外層部3 a,4 a之導 電材料成爲對該蝕刻劑具有耐蝕性之材料。若該蝕刻劑係 可蝕刻銅之物質時,構成外層部3 a ,4 a之導電材料可 使用金,鎳,鎳鈷等鎳合金》內厝部3b,4b最好以導 電性優異之銅製成。 最先之柱狀導體5 ^之斷面形狀大於緩衝膜3 ,故形 成在其與緩衝膜3之間之段落構造之分界部附近形成有構 成該外層部3 a之導電材料層,但其他部分全部由與內層 部3 b相同之導電材料所構成》 如第8圖所示,在電路基板Μ 2上*靄出於絕緣基材 1表面1 a之緩衝膜3及導體亀路2 a皆與電路基板 相同的成爲外層部3a (4a)與內層部3b (4b)之 本紙張尺度逋用+國國家標準(CNS ) A4規格(210X 297公釐_) ~ ~ ' 一 ώ 1 一 .I. 1裝 訂 ( (請先閲讀背面之注意事項再填寫本頁) 310370 A7 B7 經濟部中央榡準局員工消費合作杜印製 五 '發明説明(l9 ) 多層構造體,同時,露出於表面1 a之墊片部電路4之上 面亦由與該外層部(3a) ,(4a)相同之導電材料層 所構成’而位於其T方之部分係由與內層部3b’ (4b )相同之材料所構成。 該多層構造體係說明由2層構造體所構成之構造體* 但該多層構造體不限定於2層構造’例如亦可爲將外靥部 不同之2種導電材料電著成上層狀而成之2層以上之層狀 體。即使如此,構成最上層之層必須爲如上所述之對在後 述過程中使用之蝕刻劑具有耐蝕性之導電材料。 各電路基板Mi,^12中,柱狀導體5^’ 5係利用電 鍍法在以後述之方法形成之孔中電著導電材料而在其中填 充導電材料而構成》因此*若該孔之直徑與習用之穿孔或 內部通孔之直徑相同時,本發明與習用之在穿孔或內部通 孔壁面形成電鍍層而構成之導通構造比較,其電流容量較 大。相反的,即使確保使電路碁板動作所需之電流容量時 ,亦與習用之穿孔或內部通孔之構造比較,其柱狀導體5 之直徑較小。 如此,與習用之如穿孔及內部通孔之構造之導通構造 比較,可使死空間變成極小,故可提高可形成於電路基板 表面之緩衝膜3之分布密度,而且可實施高密度之半導體 零件安裝。 電路基板Μι,!^2中,因爲由該柱狀導體5使導體電 路間形成導通,故在製造時,不必實施如習用技術中利用 鑽頭研削形成貫穿導體電路間之穿孔及內部通孔等機械加 本張尺度賴中關家料(CNS ) A4規格(210X297公A ) ~ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印裝 A7 _I__B7_五、發明説明(2〇 ) 工。因此,可將導體電路之平面圖型精細化,因此’可更 提高半導體零件之安裝密度。 本發明之電路羞板製造方法之最大特徽爲,首先形成 緩衝膜,經由該柱狀導體在緩衝膜下面依次形成許多層導 體電路。 此時,本發明之電路基板係依照過程A,過程B ,過 程C,過程D之次序製造。在過程A時製造由抗蝕部埋設 緩衝膜與第1柱狀導體,與最上層之導體電路或/及墊片 部電路之後述之構件A,在過程B時製造在該構件A上又 附加導體電路及柱狀導體之後述構件B(1)或B(2) ,在過程C時製造將該構件B (1)或B (2)與絕緣基 板一體化之一體化物C,最後在過程D時製造目的物之電 路基板。 此時,以過程人1〜過程A14構成過程A,即可製造 電路基板1^11,又在過程Αι〜過程厶14時 > 以過程A15〜 過程Ai 8取代過程A 5以後之過程,做爲過程A » 先說明電路基板!^,之製造方法。 以下依次說明構件A之各製造過程。 過程A 1 · 如第9圖所示,利用一般之電鍍法在例如不銹鋼板等 導電基板6之一面6 a形成厚度爲2〜3 i/m左右之銅製 導體薄層7。導電基板亦可爲銅板。 . . 叫裝 訂 ^ (請先閱讀背面之注$項再填寫本頁) 本紙張尺度適用中國國家揉率(CNS ) A4規格(210X 297公釐)n<1 -23 經濟部中央標準局員工消费合作社印裝 A7 ___ B7 五、發明説明(2i ) 過程A 2 : 然後,披覆導導體薄層7之表面7 a形成於抗蝕層 ax (第10圖)〖形成該抗蝕層a 1時係例如使用公知之 乾式薄膜,或印刷液體抗蝕劑而形成。該抗蝕層a t之厚 度尺寸係設定在與需要形成之緩衝膜之高度尺寸相同之尺 寸。 對該抗蝕層a i進行曝光及顯像處理,殘留預定形成 緩衝膜部位之抗蝕厝,去除其他抗蝕層,如第1 1圖 所示,在去除該抗蝕層a :之部位露出導體薄餍7之表面 7 a ° 過程A 3 : 然後,在以導電基板6做爲負極之狀態下進行電鍍, 在導體薄膜7之露出表面7 a電著一定之導電材料使其與 殘留之抗蝕層a 1成爲同一平面而形成電著層8 (第12 圖)。 此時使用之導電材料無特別限制,可使用例如銅,銀 ,鋁,金等。通常使用銅較佳。 過程A 4 : 然後,去除殘留於預定形成緩衝膜部位之抗蝕層a t 。結果,如第1 3圆所示,在電著層8上形成使導體薄層 7之表面7 a露出之具有一定之平面圖型之緩衝膜用凹部 3 A 。 本紙張尺度逋用中國國家樣準(CNS ) Λ4规格(2I0X297公釐> I--:-----H,*农------tr------^ (請先閲讀背面之注意事項再填寫本I) -24 - 經濟部中央標準局員工消費合作社印製 31 〇3 7〇 a? __B?_ 五、發明説明(22 ) 過程A 3 : 然後,在電著層8之表面8 a上形成厚度與需要形成 之第1柱狀導體之高度相同之抗蝕層a2,對此進行曝光 及顯像處理,如第1 4圖所示,在該抗蝕層32上同時形 成相當於需要形成之墊片部《路之電路圓型之平面圖型4 A及連通於緩衝膜凹部3 A之第1孔5 A i·* 此時形成之第1孔5 Ai之斷面形狀大於緩衝膜用凹 部3 A之斷面形狀。因此,第1孔5Αι及緩衝膜用凹部 3 A整體上成爲一個空洞。導镰薄層7之表面7 a及電著 層8之側壁8 b露出於緩衝膜用凹部3 A之底部,而電著 層8之表面8 a從平面圖型4 A露出。因爲第1孔5A1 之斷面形狀大於與其連通之緩衝膜用凹部3 A,故由緩衝 膜用凹部3 A及第1孔5 Αι所構成之空洞成爲段落構造 ,而在其分界部,電著層8之一部分表面8 c露出於第1 孔5 Ai。在過程六5中形成抗蝕層a2時,雖然亦可使用 液體抗蝕劑,但通常係使用乾式薄膜" 在過程A 5時*若以永久抗蝕劑部形成抗蝕層a 2時’ 則不一定需要進行後述之過程A7及Α8· 過程Α β : 然後,將全部浸溃於一定之電鍍浴中,在以導電基板 6做爲負極之狀態下進行電鍍。 此時,進行電鍍時,必須更換電鍍浴至少進行2次° 本紙浪尺度適用中國國家橾率(CNS ) Λ4規格(210X297公釐)_ _ I . 7"^if------C (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局貞工消费合作杜印製 A7 B? 五、發明説明(23 ) 亦即’若電著層8係由銅所構成時,在最初之電鍍時,則 於在後述之過程D時進行之蝕刻處理時,電著例如金,鎳 ’鎳—鈷合金等具·有不被所使用之抗蝕劑侵蝕之耐蝕性之 第1導電材料。在該最初之電鍍時,於由該緩衝膜用凹部 3 A及第1孔5 Αι所構成之空洞中,在導體薄層7之露 出表面7 a ,電著層8之側壁8 b,及段落部之電著層8 之一部表面8 c上電著層狀之該第1導電材料。 在進行最初之電鍍後,再進行下一個電鍍,在由該第 1導電材料形成之層狀賺上電著另一導電材料·此時電著 之導電材料只要導電性優異之材料即可,不受限制,例如 銅’銘等爲最佳材料。 在該電鍍過程中,於由緩衝用凹3A及第1孔5Ai 所構成之空洞,及平面圓型4 A上,先澉稜對在過程D時 使用之蝕刻劑具有耐蝕性之層狀第1導電材料,又在其上 面澱積其他導電材料,結果該空洞及平面圓型由各導電材 料填充。 因此’在過程Αβ終了時,如第1 5圖所示,在緩衝 膜用凹部3 Α中,以填充由層狀體(外層部)3 a與層狀 體(內層部)3 b層曼而成之雙靥構造體之狀態形成緩衝 膜3 ,而且在平面圖型4 A上形成將與該層狀膻3 a相同 之材料所構成之層狀體(外層部)4a ,及與該層狀體 3 b相同之材料所構成之層狀體(內層部)4 b層叠而成 之雙層構造體,做爲墊片部電赂4。在第1孔5 A,中整 批的形成第1柱狀導體,做爲段落部附近係由層狀體 本紙張尺度適诮中國阐家橾準(CNS ) A4规格(210X297公釐) I--.-----1裝------訂------^ (請先聞讀背面之注意事項再填寫本頁) -26 -
經濟部中央標準局負工消費合作社印$L A7 __________B7 _ 五、發明説明(24〉 3 a所構件’其下方全部由與層狀糖3 ^相同之材料所構 成之雙層構造體。 在電鍍過程中‘,因爲第1孔5 Αι之斷面形狀大於緩 衝膜用凹部3 A之斷面形狀,故在電著各導電材料時,可 順利的在緩衝膜用凹部進行澱稹,然後在第1孔內進行澱 積。若在該電鏟時,在電鍍浴中實施超音波振動,則即使 第1孔5 Αι及緩衝膜用凹部3 A之形狀小,仍可將電鍍 浴確實的侵入其中,而且在竃鍍過程中發生之氣隳可迅速 的從第1孔5厶:及緩衝膜用凹部3 A上去除,故可實施 可靠性高之電鍍》 該電鍍時之導電路係面積大之導電基板6,導體薄膜 7,及電著膜8。因此可使大電流通過,可提高«鍍時之 電流密度。結果,可在短時間內以導電材料填滿緩衝膜用 凹部3A,第1孔5Αι及平面圓型4A。 在該過程Αβ中,電鍍之次數不限定爲2次’可視需 要進行2次以上。然而,即使如此,仍必須在第1次電鍍 時將該耐蝕性第1導電材料電著成層狀》 過程Α τ : 在緩衝膜用凹部3A,第:1孔5A1 ’及平面圈型 4 A由導電材料製多層構造體填滿時’亦即全部電鍍面與 抗蝕層a 2面成爲同一平面時,停止電鍍作業’然後去除 抗蝕層a2。結果,如第1 6圖所示’電著曆8之表面 8 a餺出,可在其一定部位一體的形成由填充於緩衝膜用 本紙張尺度適用中國國家標準(CNS ) A4规格(210X 297公釐) I--.------S装-- (請先閲讀背面之注意事項再填寫本頁) 訂 -27 - 經濟部中央標窣局員工消費合作社印装 310370 a? _ B7 五、發明説明(25 ) 凹部之導電材料製多靥構造體所構成之緩衝膜3,及從該 緩衝膜突出之狀態之第1柱狀導體,同時形成由導電 材料製多層構造體·所構成之墊片部電路4 « 過程Α β : 然後,如第1 7圓所示,在電著層8之露出表面8 a 上披覆厚度可使第1柱狀導體5 X之斷面及墊片部電路4 之表面之抗蝕層a3。具體言之,例如塗敷液髏抗蝕劑, 並進行曝光及顯像處理,製作絕緣層》 過程Α β : 將該抗蝕層a 3之表面粗面化後,在其上面實施例如 銅之無電解電鍍,如第1 8圖所示的形成披覆抗蝕層a3 ,第1柱狀導體,及墊片部電路4表面之電鍍薄膜9 過程A i。: 然後,在該電鍍薄膜9表面披覆厚度與需要形成之導 體電路之厚度大致相同之抗蝕層a4,在其上面實施曝光 及顯像處理,同時形成相當於需要形成之導髏電路之電路 圖型之平面圖型2 A,相當於需要與墊片部電路4導通之 柱狀導體之平面圖型5Αι>。 結果,如第1 9圖所示,在電鍍薄膜9表面形成具有 一定之平面圖型之導體電路及柱狀導體之平面圖型2' A ’ 本紙張尺度適用中國國家標準(CNS ) A4規格(210X2^7公釐) I :-----γ 装-----—訂------{- (請先閲讀背面之注意事項再填寫本頁) *· 28 - 經濟部中夬標準局員工消費合作社印製 A7 ____ B7五、發明説明(26 ) 5 A >,而電鍍薄膜9之表面9 a從各平面麵型露出。在 該過程中形成抗蝕層a 4時,亦可使用乾式薄膜或液體抗 蝕劑。 、 過程A 1 1 : 然後,在以導電基板6做爲負極之狀纏下進行電鍍, 如第2 0圖所示,在從平面圖型2A,及平面圓型 5Αι<露出之電鍍薄膜9之表面9 a形成與該抗蝕層34 之表面成爲同一平面之例如銅等導霉性優異之導電材料, 做爲導體電路2a。 過程A 12 : 然後,去除抗蝕層a 4使電鍍薄膜9之表面9 a露出 後,以軟式蝕刻法只去除其露出表面*結果,如第2 1圓 所示,抗蝕層a 3之表面露出,並在此形成連接於導體電 路2 a及墊片部電路4之柱狀導體5 。 過程A 1 3 : 然後,如第2 2圖所示,形成披覆抗蝕層a3之露出 表面,導體電路2 a ,及全部柱狀導體5 ,>之抗蝕層 a 5。在形成該抗蝕層a 5時’亦可使用乾式薄膜’或液體 抗蝕劑,但最好使用液體抗蝕劑β 因此,可成爲已形成之抗蝕層a 3及該抗蝕層a s成爲 一體化,形成具有一個絕緣層之抗蝕部A ·在其中埋設導 本紙张尺度遴用中國國家梯準(CNS ) A4規格(210X 297公簸) I; J: I -.....I —II - - HI _^.. I j -- !1 —1 1^1 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印51 A7 _ B7 五、發明説明(27 ) 體電路2 a及柱狀導體之狀態《此時,在導體電路 2 a及柱狀導體/部位之抗蝕層a 5之厚度成爲與需 要形成之第2柱狀'導體(後述)之高度尺寸相同之尺寸。 然後,在抗蝕層a 5上實施曝光及顯像處理,如第 2 3圖所示,在抗蝕層35上形成導體電路2 a ,及連通 於柱狀導體5^之第2孔5A2。因此,導體電路2 a之 表面及柱狀導體5 之端面從各第2孔5 A2露出。 過程A 14 : 最後,在以導電基板6做爲負極之狀態下進行電鍍, 在從第2孔5六2露出之導髏電路2 a及柱狀導體/之 各表面上電著導電材料,填充於該第2孔5人2中形成第 2柱狀導體52,完成過程A »此時,導通於墊片部電路 4之第2柱狀導體5 2與已形成之柱狀導讎5 成爲一體 〇 在完成上述過程A時,即可製成如第2 4圖所示,緩 衝膜3位於電著層8之中,在由抗蝕層a3,35所構成之 抗蝕劑A中埋設第1柱狀導體5,,墊片部電路4 ,導體 電路2 a ,及第2柱狀導體5 2,具有一定圔型之第2柱 狀導體52之端面從抗蝕層33之表面露出之構件A。 因此,該構件A中,由緩衝膜3 —第1柱狀導體 —電鍍薄膜9 —導體電路2 a -第2往狀導體5 2之間, 與墊片部電路4 -電鍍薄膜9 -第2柱狀導體5 2分別形 成導通構造》 本紙張尺度適用中國國家橾準(CNS ) A4規格(210X297·公釐i (請先閲讀背面之注意事項再填寫本頁) "袭
,1T -30 - 經濟部中央標準局員工消费合作社印製 A 7 _B7______ 五、發明説明(28 )
然後,對製成之構件A實施如下之遇程B ’在構件A 上另外附加其他導體電路* 此時,過程B ·係由上述過程B ( 1 )或過程B ( 2 ) 構成,若採用由後述之過程81〜過程所構成之過程B (1 )時,即可如第1及2圖中所示,製造埋設有2個導 體電路之電路基板Μι用之中間構件B (1)。若採用由 過程Β5〜過程Bi。所構成之過程Β ( 2 )時’則可製造 埋設有3個以上之導髗霪路之電路基板^1用之中間構件 B ( 2 )。 首先說明過程B ( 1 )。 過程B i : 首先,如第2 5圚所示’在過程A時製造之構件A之 抗蝕層a s表面進行無電解電鍍形成披覆其全面之電鍍薄 膜1 0。 過程B 2 : 然後,形成披覆該電銨薄膜1 〇之表面1 〇 a之抗蝕 層b 1,對其實施曝光及顯像處理’形成相當於需要形成 之導體電路之電路圖型之平面圈型2 B。結果’如第2 Θ 圖所示,在電鍍薄膜1 〇之表面1 〇 a上形成具有一定之 平面圖型之導體電路,而電鍍薄膜1 〇之表面1 〇 3從該 處露出。形成抗蝕餍b 1時’可採用乾式薄膜或體抗蝕劑 本紙悵尺度適用中國國家標隼(CNS ) A4規格(210 X 2ίΠ公釐〉 I--;-----------1Τ------^ (請先閱讀背面之注意事項再填寫本頁) 310370 A7 B7 經濟部中央標準局員工消費合作社印製 五 、發明説明 ( 29 ) 1 1 I 過 程 B 3 1 1 1 然 後 以 導 衝 基 板 6 rt 1. 做 爲 負 極 進 行 電鍍,在電鍍薄膜 1 I 請 I 1 0 之 該 露 出 表 面 1 0 a 上 電 著 厚 度 與 該抗蝕層b 1成爲 先 閱 1 I 同 — 平 面 之 例 如 銅 m Tj 導 性 優 组 共 之 導 材料。結果,如第 讀 背 面 1 * I I 2 7 圖 所 示 > 在 該 平 面 圖 型 2 Β 上 形 成 導體電路2 b。 之 注 意 1 1 I 事 項 1 I 再 填 1 叫 過 程 B 4, 寫 本 裝 然 後 去 除 抗 蝕 層 b 1 c 結果 如第2 8圖所示,電 頁 1 1 鍍 薄 膜 1 0 之 表 面 1 0 a 可 霣 出 於 有 抗 蝕層b 在之部 1 1 位 0 1 | 然 後 利 用 軟 式 蝕 刻 法 去 除 露 出 之 電鍍薄膜1 0。 訂 I 結 果 如 第 2 9 圖 所 示 可 製 成 在 抗蝕層a s表面形 1 1 I 成 具 有 一 定 平 面 ΠΒ1 圍 型 之 導 體 電 路 2 b 之 梅件B ( 1 )。在 1 1 1 構 件 B ( 1 ) 中 由 緩 衝 膜 3 .一 第 1 柱 狀導體5 ^—電鍍 1 薄 膜 9 — 導 體 髗 路 2 A 一 第 2 柱 狀 導 讎 5 2—電鍍薄膜 Γ 1 0 一 導 體 電 路 2 b 之 間 與 墊 片 部 電 路4 -電鍍薄膜9 1 1 — 第 2 柱 狀 導 體 5 2 - -電鍍薄膜] 0 - -導體電路2 b之間 1 分 別 形 成 導 通 稱 造 Q 1 I 若 對 該 構 件 Β ( 1 ) 實 施 以 下 之 過 程C,則可製成埋 1 設 有 2 個 導 體 電 路 之 電 路 基 板 Μ 1 若需要埋設更多之導 1 1 I 體 電 路 時 ♦ 則 對 該 構 件 B ( 1 t 進 行 如 下之過程B ( 2 ) 1 1 1 即 可 〇 1 1 1 1 本紙張尺度逋用中國國家標率(CNS M4规格(210X 297公釐) 經濟部中央標準局員工消費合作社印製 A7 _B7_五、發明説明(30 ) 過程B 5 : 首先,如第30圓所示,形成披覆構件B(1)上之 導體電路2 b及全‘部抗蝕層a 5之抗蝕層b2。該抗蝕層 1)2可使用乾式薄膜,或液體抗蝕劑形成,但最好使用液 體抗蝕劑。 因此,構件B ( 1 )之抗蝕層a3,a5與該抗蝕層 b 2成爲一體化而形成1個絕緣層,並在其中埋設導髏電 路2a ,墊片部電路4,及導髏電路2b之狀態。此時, 在埋設有導體電路2 b之部位之抗蝕層b 2之厚度尺寸以 後需要形成之柱狀導髏(後述)之高度尺寸相同。 然後,對抗蝕層b2資施曝光及顯像處理,如第3 1 圖所示,在抗蝕厝b2l形成連通於導體電路2 b之孔 5 Bi。因此,導體電路2 b之表面從該孔5 Bi*露出。 過程Β β : 然後,以導電基板6做爲負極進行電鍍’在從孔 5 81露出之導體電路2 Β表面電著導電材料’在該孔 5 Β1*填充導電材料。結果,如第3 2圖所示’可形成 表面露出於抗蝕餍b2之與導體電路2 b成爲一體之柱狀 體5 3。 過程B 7 : 然後,利用無電解電鍍法在抗蝕層132金面披覆電鍍 薄膜1 1 (第3 3圈)》 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐~~-33 - (請先閱讀背面之注意事項再填寫本頁) .叫装. 訂 Λ 經濟部中央橾準局員工消費合作社印製 B? 五、發明説明(31 ) 過程Β β : 然後,形成披·覆該電鍍薄膜1 1之表面1 1 a之抗蝕 層b 3,對此實施曝光及顯像,形成相當於需要形成於導 體電路2 b下層之導體電路之電路圖型之平面圖型》結果 ,如第3 4圚所示,電鍍薄膜1 1之表面1 1 a從形成之 平面圖型2 C霣出》在形成抗蝕層133時,可使用乾式薄 膜或液體抗蝕劑。 過程Β β : 然後,以導電基板6做爲負極進行電鍍,在幫鍍薄膜 1 1之該露出表面1 1 a上電著相當於殘留之抗蝕層b3 之厚度之例如銅等導電材料。 結果,如第3 5圖所示,在電鍍薄膜1 1之表面 1 1 a上形成具有一定之平面圖型之導體策路2 c » 過程Β α。: 然後,去除抗蝕層b3»結果,如第3 6圖所示,電 鍍薄膜1 1之表面1 1 a露出於被去除之抗蝕厝b3之部 位。 然後,利用例如軟式蝕刻法去除露出之該電鍍薄膜》 結果,如第3 7圖所示,可製作在抗蝕層b 2表面形成具 有一定之平面圖型之導體電路2c之構件B(2)。 該構件B (2)中,有2個導體電路2 a ,2b埋設 本紙張尺度適用中國國家標準(CNS ) A4規格(21〇Χ29Τ公着)
In n I 1^1 1^1 I —i— —I - -N—I - -i f I (請先M讀背面之注意事項再填寫本頁) 34 A7 U0370 五、發明説明(32 ) 於抗蝕層a3,35中,而導體電路2 c係形成在抗蝕層 b 2表面。 (請先閱讀背面之注意事項再填寫本頁) 此時,附加於構件A之新導體電路2 b及新柱狀導體 係埋設於由抗蝕層b 2所構成之抗蝕部B中。如此,由緩 衝膜3 —第1柱狀導體鍍薄膜9 ~導體電路2 a 一第2柱狀導體52 —電鍍薄膜1 〇 —導體電路2 b -柱 狀導體53 -電鍍薄膜1 1 -導體電路2 c之間,與墊片 部電路4 -電鍍薄膜9 -第2柱狀導體52-電鍍薄膜 1 0 —導體電路2 b —柱狀導體53 —電鍍薄膜1 1 一導 體電路2 c之間分別形成導通構造。 若希望在該導體電路2 c上又附加導镰電路時,只要 反復進行所需次數之第3 0〜第3 7圖中說明之方法即可 〇 如此,在完成過程B之時刻,無論在過程B(l), 過程B ( 2 )中,皆可製作在最後形成之抗蝕層表面形成 有一定之導體電路之中間構件。 經濟部中央標準局員工消費合作社印製 然後,對該中間構件實施過程C »以下以第2 9圖所 示之構件B ( 1 )爲例加以說明° 亦即,如第3 8圖所示*將絕緣基板1 2之一面 1 2 a與形成有構件B ( 1 )之導體電路2 b之面予以熱 壓接。結果,導體電路2 b被埋設於絕緣基板1 2中。如 第39圖所示,可製作構件B ( 1 )與絕緣基板1 2成爲 一體之一體化物C。 此時使用之絕緣基板12最好爲在常溫下成爲半硬化 本紙張尺度適用中國國家標隼(CNS ) Λ4規格(210X297公釐)_ A7 _______B7_ 五、發明説明(33 ) 狀態,加熱後軟化之材料。例如預溃體聚脂膠片。其理由 爲’因爲導體電路2 b之圖型係以突出在抗蝕層a 5表面 之狀態形成,故當絕緣基板1 2被壓接於其上時,該導體 電路2 b之圖型可埋入此時成爲具有可塑性之該絕緣基板 1 2之上面1 2 a中,然後基板發生熱硬化而被固定。 即使絕緣基板1 2係由剛性材料所構成時,仍可例如 在形成有該構件B ( 1 )之導體電路2 D之圖型之面上形 成例如由未硬化之環氧樹脂所構成之層而披覆導髏電路 2 b之圈部圈型,將晒性絕緣基板1 2熱壓接於該處而將 構件B ( 1 )與絕緣基板1 2 —體化。 在壓接兩者時,因爲例如由環氧樹脂所携成之層成爲 未硬化之軟質狀態,故可在該處埋設導髋電路2 b之圖型 ,同時,該層可與絕緣基板1 2之上面1 2 黏接•因爲 該層發生熱硬化,故導體電路2 b之圔型在埋入熱硬化層 中之狀態下與絕緣基板1 2成爲一體化。 經濟部中央標準局員工消費合作社印策 (請先閲讀背面之注意事項再填寫本頁) 在過程C時使用之絕緣基板只要是具有絕緣性之基板 即可,例如玻璃環氧樹脂基板*可撓性印刷電路基扳,由 環氧樹脂系,聚酰亞胺系,聚乙烯系,尿烷樹脂系,酚樹 脂系等所構成之樹脂基板或薄片’或陶瓷板等。其中’因 爲如上所述的在熱壓接時埋入導體電路2 b之圖型,故最 好爲軟質玻璃環氧樹脂之預漬讎聚脂膝片。上述絕緣基板 亦可將許多片預溃體聚脂膠片層叠而形成爲適當之厚度而 構成。 然後,對如此製造之一體化物C實施以下之過程D。 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨OX297公釐) A7 B7 五、發明説明(34 ) 亦即在過程D時•先剝離導電基板6。如第4 0圖所 示,形成之構件之表面成爲由導賺薄層7披覆之狀態。 然後,依次蝕刻並去除導镫薄層7及其下面之電著層 8。結果,如第41圔所示,可製作導體電路2a ,2b 皆埋設於由抗蝕層a3,抗蝕層a5,及絕緣基板1 2所構 成之絕緣基材1中,緩衝膜3只突出於抗蝕層33之表面 ,而且墊片部電路4霣出之電路基板Μι。 在蝕刻並去除該導嫌薄層7及電著層8時,緩衝膜3 及墊片部電路4之表面接觸蝕刻劑。然而,如上所述,因 爲緩衝膜3之外層部3 a及墊片部霪路4之外層部4 a皆 由對蝕刻劑具有耐蝕性之該第1導電材料所構成,故緩衝 膜及墊片部電路不會在蝕刻過程中被蝕刻劑腐蝕》 因爲全部緩衝膜3係填充在刻設於具有一定厚度之電 著層8之深度相同之緩衝膜用凹部中之多層構造體,故其 高度尺寸與該緩衝膜用凹部之深度相同,其高度尺寸之不 均匀極小。 以下說明電路基板Μ 2之製造方法。 經濟部中央標準局員工消費合作社印装 (請先閲讀背面之注意事項再填寫本頁) 該方法除了將該過程Α改變成後述之過程以外,其他 例如過程B,過程C,過程D與電路基板M i時相同。 以下參照圔式說明製造電路基板M2之過程A » 首先,與製造電路基板Μ,時相同的進行過程Αι〜過 程八4,如第4 2圖所示*將抗蝕層a 1殘留於導體薄層7 之表面7 a之預定形成緩衝膜之部位後,利用電鍍法在其 他表面形成電著層,然後,去除該抗蝕層a 1,如第4 3 本紙張尺度適用中國國家梯準(CNS ) A4规格(210X 297公_^ )~~.. 310370 A7 B7 五、發明説明(35 ) 圓所示,在電著層8上形成緩衝膜用凹部3 A,使導體薄 層7之表面7 a露出》 (請先閲讀背面之注意事項再填寫本頁) 在該過程時,抗蝕層a ^亦可使用液體抗蝕劑,或乾 式薄膜形成。 然後,依次進行如下之過程A15〜過程Α1β,製造構 件A » 過程A 1 5 . 在該電著層8之表面8 a上披覆抗蝕層a2,進行曝 光及顯像處理後,如第4 4圓所示,以與緩衝用凹部3 A 連通之狀態形成相當於需要形成之導體電路之電路圓型之 平面圖型2 A,同時形成相當於需要形成之墊片部電路之 電路圚型之平面圖型4A。如此,電著層8之表面8 a從 平面圖型2 A及平面圖型4 A露出,而導體薄層7之表面 7 a及電著層8之側壁8 b從緩衝膜用凹部3 A露出。 該過程中,在形成該抗蝕餍a 2時通常係使用乾式薄 膜。 經濟部中央標準局員工消費合作社印製 過程Α α β : 然後,以與製造電路基板Μι時之過程Αβ相同之型態 將全部浸漬於電鍍浴中,以將導電基板6做爲負極之狀態 下進行至少2次電鍍,形成由不同種類之導電材料所構成 之多層構造體。 如第4 5圖所示,在電鍍終了時,於墊片電路之平面 本紙張尺度適用中國國家棟準(CNS ) Α4规格(2丨ΟΧ 297公釐) -38 - 經濟部中央標隼局員工消費合作社印製 A7 B7 五、發明説明(36 ) 圖型4A內填充耐食性第1導電材料之層狀髏4 a及其他 導電材料之層狀體4 b之雙層構造髖而形成墊片部電路4 〇 然後,在緩衝器器用凹部3 A及導髗電路之平面圖型 2 A上利用最初之電鍍法將耐蝕性第1導電材料層狀的電 著於電著層8之表面8 a,緩衝膜用凹部之側壁8b ’及 導體薄層7表面7a上,形成層狀體(外層部)3a ,然 後利用電鍍法在該層狀體3 a上電著其他導電材料而形成 層狀體(內層部)3b,在該部位整批的形成該層狀體雙 層構造體之緩衝膜3及導髏電路2 a。 過程A 1 7 _ 然後,如第4 6圖所示,在導體電路2 a及墊片部電 路4上披覆抗蝕靥a 3,進行曝光及顯像處理,在該抗蝕 層a 3上形成分別連通於導體電路2 a (或墊片部雪路4 )之第1孔5Αι。如此,導體電路2a (或墊片部電路 4)之表面從第1孔5Αα露出。此時,抗蝕層a 3之厚度 尺寸與需要形成之柱狀導體之高度尺寸相同,而且在形成 抗蝕層a 3時,可使用乾式薄膜或液體抗蝕劑。 過程Α 1β : 最後,以導電基板6做爲負極進行電鍍,在從第1孔 5 Αι中露出之導電電路2 a (或墊片部電路4 )表面電 著導電材料,在該第1孔5 Ai中填充柱狀導體。 本紙張尺度適用中國國家揉準(CNS ) A4洗格(210X 297公釐) (請先閲讀背面之注意事項再填寫本頁) 訂 - -39 - 310370 五、發明説明(37 ) 結果,如第4 7圖所示,可製造第1柱狀導體5x2 端面成爲一定圖型露出於抗蝕層a 3表面之構件A。該構 件A中,在緩衝膜·3 —導體電路2 a —第1柱狀導體5: 之間形成導通構造。 此後,在構件A上依次進行上述之過程B,過程C, 及過程D,即可製造具有以一定之平面圓型露出於絕緣基 材表面之導體亀路2 a,及突設於墊片部電路4及導體電 路2 a之前端表面之緩衝膜3之電路基板Μ 2 (第3圖) 〇 製造第6圖所示之電路基板,亦即墊片部電路未露出 於絕緣基材1之表面1 a之電路基板時,可於製造電路基 板Μι之過程中實施過程A5 (第1 4圖)之際不形成相當 於墊片部電路之電路圖型之平面圓型4 A,而在以後之過 程,例如過程B時形成該平面圖型4 A,再於其上面電著 導電材料做爲墊片部電路,將之設在抗蝕部內,使該墊片 部電路連接至於緩衝膜圖型。 經濟部中央標隼局員工消费合作社印^ (請先閲讀背面之注意事項再填寫本頁) 以上皆爲製造單面安裝用電路基板之說明。若有需要 時,又可如下述的製造雙面安裝用電路基板。以下以使用 製造電路基板Μι時所形成之構件B ( 1 )及B ( 2 )時 爲例加以說明。 如第48圖所示,先將構件B(1)與B(2)之導 體電路側之面熱壓接於絕緣基板1 2之各一面,將構件B (1)及構件B (2)與絕緣基板12 —體化。然後,剝 離一體化物兩面之導電基板,又依次蝕刻並去除導體薄層 本紙張尺度適用中國國家梂準(CNS ) A4規格(210Χ297>^7-~·-- -- ' 40 - 經濟部中央樣準局員工消费合作社印装 A7 _____Β7五、發明説明(38 ) ’電著層後,形成未圖示之穿孔,即可製作如第4 9圖所 示之雙面安裝用電路基板 在第3 9圖所示之構件上,利用習用之滅法或加法在 其絕緣基板1 2上設立另一導體電路後*剝雕導電基板6 ’依次蝕刻及去除導體薄層7及電著層8,即可製作所需 之雙面安裝用電路基板》 亦可不使用如第4 8圖所示之絕緣基板1 2,以永久 抗蝕劑在例如構件B ( 1 )之導髏電路2 b方之面上依次 層叠一定之導體電路及柱狀導糖*最後形成一定之導髖電 路及墊片部電路製作雙面安裝用電路基板· 亦可利用下述之方法製造。首先,如第5 0圏所示, 例如在構件B ( 2 )之導髓電路2 c側之面黏貼一面形成 有黏接劑餍1 3 a之薄膜1 3。然後,對薄膜1 3及黏接 劑靥1 3 a實施例如雷射加工,機械加工等,在該薄膜上 形成柱狀導體用之孔圖型,並對其實施電鍍而形成柱狀導 體,再對全面實施無電解電鍍,利用一般方法,例如減法 或加法等在其表面形成一定之電路圖型後,利用以導電基 板6做爲負極之電鍍法電著導電材料,剝離導電基板6 , 依次去除導體薄層7,及電著層8 »結果,如第5 1圖所 示,可製作下面1 b上形成有墊片部電路之雙面安裝用電 路基板Μβ。 亦可在形成第3 7圈所示之構件B ( 2 )之導體電路 2 c時,形成柱狀導體而取代該導體電路2 c ,利用熱壓 接在其上面形成熱硬化型軟質樹脂薄片’將該柱狀導體插 (請先閲讀背面之注f項再填寫本頁)
本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公着) -41 - 經濟部中央標準局負工消費合作杜印裝 310370 a? Β7 五、發明説明(39 ) 入該樹脂薄片中使其突出於相反面,若不使其突出時,則 以機械研磨法研磨樹脂薄片之表面’使柱狀導體之表面露 出後,在其全面實'施無電解電鍍,然後,以一般之方法形 成一定之電路圖型而製作雙面安裝用電路基板Μβ。 依照本發明,如第5 2圖所示,可製作在連接半導體 零件之緩衝膜3之位置形成有散熱片1 4,接地線電路 1 5之圖型露出於絕緣基材1表面1 a之電路基板Μ7。 例如,在第1 4〜1 6圖所示之過程中,於形成墊片 部電路4之際,同時形成散熱片1 4,而在以後之過程中 ,於形成導體電路及柱狀導體之際,同時利用電鍍法形成 由導電材料所構成之實心柱,將之做爲傳熱通路1 6 *使 該傳熱通路露出至絕緣基板1之另一面1 b »此時,因爲 緩衝膜3,散熱片1 4,及墊片部電路皆至少利用2次電 鍍同時形成,故散熱器1 4亦成爲導電材料之多層構造體 〇 若如第5 2圖所示,將實心傅熱通路1 6形成至中途 ,然後又形成厚度大約1 0 0 am左右之導體膜部1 6 c ,利用機械加工法在絕緣基材1之另一面1 b形成深達導 體膜部1 6 c之孔1 6 a ,同樣的利用電鍍法在其壁面電 鍍厚度大約爲1 0〜3 0 # m左右之導電材料而形成電鍍 層1 6 b ,即可增加全部散熱面積而可產生優異之散熱效 果。 電路基板Μ 7中,例如利用小片接合將半導體零件接 合於緩衝膜3時,即可將半導體零件之熱經由散熱片1 4 本紙張尺度適用中國國家標率(CNS ) Α4規格(2丨0<297公釐) 一 42 — I . n n 111 .^1 I i.n m I (請先閲請背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消#合作社印裝 A7 __ B7五、發明説明(40 ) —實心傳熱通路1 6 -導體膜部1 6 c —電鍍層1 6 b從 電路基板Μ 7之面lb發散。 接地線電路1'5可在第1 4〜1 6圖所示之過程中形 成墊片部電路4時,同時形成爲一定之圚型。此時,接地 線電路1 5亦成爲導電材料之多層構造糖。然後》可在以 後之過程中形成導體電路及柱狀導體時,同時以一定之圖 型形成信號導體1 5 a及信號接地線1 5 b » 如此,在電路基板M7之表面上形成接地線電路1 5 ,即可實施EMS對策。尤其若電路基板爲如第5圖所示 之多晶粒緩衝膜基板Μ 3時,因爲只有緩衝膜突出於零件 安裝側之面,故不必在其餘之表面部位形成信號導體電路 。因此,可在其餘之全部表面部位形成接地線電路1 5, 埋設於絕緣基板1中之信號導體1 5 a與信號接地部 1 5 b成爲一起構成電磁波對策。 如此,與目前之多晶粒緩衝膜基板之電磁波對策係在 安裝電路基板或框體上固定外殼之方法比較,可減少加工 時數,非常有利。 如上所述,本發明之電路基板中,突設於其表面之緩 衝膜係在以均勻厚度形成之電著層之-定部位形成高度尺 寸與該電著層之厚度尺寸相同之多層構造體。因此’緩衝 膜之高度不均勻極小,在其上面連接半導體零件時之安裝 可靠性非常高。 因爲本發明之電路基板完全不必進行機械加工’可組 合製造習用之電路基板時使用之曝光及顯像處理,無電解 本紙張尺度適用中國國家標隼(CNS > Λ4規格(210 X 297公釐) (請先閣讀背面之注意事項再填寫本頁)
~ 43 - A7 ___ _B7_ 五、發明説明(41 ) 電鍍或電鍍而製造,故可將導體電路或導讎電路間之導通 構造精細化而資現半導體零件之高密度安裝》尤其因爲導 ϋ電路間係由柱狀導體連接,故其電流容量比習用之穿孔 構造大,可提高緩衝膜之分布密度,及實現半導體零件之 高密度安裝,又可利用緩衝膜直接連接安裝零件,故可節 省零件安裝人力。又因爲完全不需要將內部通孔內形成爲 空洞,故可將孔之直徑形成爲比習用裝置小(例如3 0〜 5 0 以 m )。 電鍍時皆以將面積大之導電基板做爲負極之狀態下進 行’故可將小孔整批的以導電材料填埋,與利用穿孔電鍍 時比較,可顯著的提高生產性》 以下參照圖式詳細說明使用該霉路基板之本發明之緩 衝膜式接點頭及其製造方法。 第5 3圊爲本發明之接點頭Ci之一實施例之透視圖 。第5 4圖爲第5 3圖中沿Yt-Yt線之斷面圖》 經濟部中央標準局員工消費合作杜印製 (請先閱讀背面之注意^項再填寫本頁) 依照該接點頭Ca,在圖板狀絕緣基板1 7之一定部位 (圖中爲中央部)形成有從絕緣基板1 7之上面1 7 a貫 穿至下面1 7 b之貫穿孔1 8,而在其上部形成有適當形 狀(圖中爲四角形)之上部開口 1 8 A。在貫穿孔1 8內 填充彈性構件1 9 ,而該彈性構件1 9之上面1 9 a與絕 緣基板1 7之上面1 7 a成爲同一面。 因此’從下方朝向上方在該弾性構件1 9上施加朝向 上方之一定壓力時,該彈性構件1 9發生變形,其上面 1 9 a朝向上方膨出。若解除該朝向上方之壓力時,彈性 [紙張尺度適财國_家轉(CNS 規格(21GX297公f ) -44 - 經濟部中央標準局員工消費合作社印取 310370 A7 B7 五、發明説明(42 ) 構件1 9之上面1 9 a恢復至原來位置而與絕緣基板1 7 之上面1 7 a成爲同一面。 亦即該彈性構件1 9成爲至少其上面1 9 a可朝向上 下方向移動之可動部位E。 在絕緣基板1 7之上面1 7 a ,相距一定間隔配設具 有一定寬度及長度之信號導體2 0,及減輕當有高頻输入 信號導體2 0時發生之雜訊之接地線2 0 / 。信號導體 2 0與接地線2 0 —中,信號導體2 0從絕緣基板之上面 1 7 a至彈性構件1 9之上面1 9 a延長一定之長度,而 在其延長部2 0 a前端上面2 0 b上突設有一定高度之緩 衝膜2 1。 如第5 4圖所示,在該接點頭(:1時,信號導體2 0 之上面2 0 c以外之部分全部埋入絕緣基板1 7及彈性構 件1 9中,而只有上面2 0 c與絕緣基板1 7之上面 1 7 a及彈性構件1 9之上面1 9 a成爲同一平面而露出 。位於信號導體2 0之另一端之端部2 0 d連接於做爲信 號導體2 0之端子之未圖示信號處理裝置之端子。 信號導體2 0之延伸部2 0 a在彈性構件1 9之上面 1 9 a上互相成爲平行配設大約2〜3 mm之長度,而在 絕緣基板1 7之上面1 7 a上則不成爲平行,成爲近似輻 射狀。由於採用這種配線型態,可在絕緣基板1 7之上面 1 7 a之信號導體2 0之間設置做爲接地線2 0 >之圖型 (線)。因此,可將位於可動部位E之信號導體延長部 2 0 a成爲平行之長度縮短爲2〜3 m m左右,即使檢査 本紙張尺度逋用中國國家橾準(CNS〉Μ规格(21〇Χ2*)ί^1Π ' ~ 45 - (請先閱讀背面之注意事項再填寫本頁)
,1T f A7 ___B7 _ 五、發明説明(43 ) 時之輸入輸出信號成爲高頻化,所產生之檢査信號之誤差 變成顯著的比習用之L型針接點頭之誤差小,可提高接點 頭之高頻特性。 若使彈性構件1 9之上面1 9 a朝向上方膨出後,設 在彈性構件1 9之上面1 9 a之信號導體2 0之延長部 2 0 a及設在其前端上面2 O b之緩衝膜2 1即隨著朝向 上方移動。緩衝膜2 1因爲與一定之檢査部位接觸而成爲 連接端子,可從該處取出檢査信號》解除施加於彈性構件 之朝向上方之力量後’彈性構件之上面復原至原來位置, 因此該緩衝膜朝向下方移動而可解除其與檢査部位之接觸 狀態。 該接點頭<:1具有設在彈性機件1 9之上面1 9 3之 許多緩衝膜2 1不會互相限制’可分別獨立的上下移動之 自由度大之特性。 例如在第55圓中’假設緩衝膜21(2)朝向箭頭 方向上下移動’其上下移動對周圍之影響由彈性構件19 之彈性所吸收,對鄰接緩衝膜21(1) ,21(3)之 經濟部中央樣準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 傳播大幅度的減退。因此,即使緩衝膜2 1 ( 2 )上下移 動時’緩衝膜2 1 ( 1 ) ,2 1 ( 3 )不容易受到其上下 移動之影響一起的上下移動。 因此,即使檢査部位之高度不均句時,各緩衝膜仍可 對應其高度之不均勻分別自由的獨立進行上下移動,而且 此時可不對鄰接之緩衝膜發生不良影響上下的移動,此;胃 習用接點頭不能見到的特徵》 本紙張尺度通用中國國家梯準(CNS ) A4規格(210χ2‘)ϋ「~~~" ---- - 46 - 310370 A7 B7 五、發明説明(44 ) (請先閱讀背面之注意事項再填寫本頁) 該接點頭C 1係配設在檢査對象之配線電路之一定部 位,以後述之推舉裝置將彈性構件1 9之上面1 9 a彈性 的推舉使其膨出而使緩衝膜2 1接觸檢査部位’以供使用 。檢査終了後,使彈性構件1 9復元成原來之狀態,因而 解除緩衝膜21對檢查部位之接觸。 亦可預先在弾性構件19下面設置推舉裝置以便產生 朝向上方之壓力,使緩衝膜2 1成爲在貫穿孔1 8之上部 開口 1 8 A部位朝向上方提起一定置之狀態而製造接點頭 ,將該接點頭直接設定在測定裝置上使用。 如第5 6圖所示,該推舉裝置亦可爲設在彈性構件 1 9下面之密閉空氣室2 2。具體言之,亦可在絕緣基板 1 7下面形成具有一定體積之密閉空間,在其內部壓入壓 縮空氣。亦可在該密閉空氣室內收納汽球 > 將壓縮空氣懕 入該汽球中。 將該密閉空氣室2 2加壓後,彈性構件1 9因本身之 彈性而發生變形並朝向上方膨出,因而使信號導糖之延伸 部2 0 a及緩衝膜2 1朝向上方移動。通常係使緩衝膜 經濟部中央標準局員工消费合作社印取 2 1朝上方移動2 0 0〜3 0 0 wm左右。解除密閉空氣 室2 2內部之加壓狀態後,彈性構件1 9因本身之彈性復 原成原來狀態,可解除緩衝膜2 1與檢査部位之接觸。 第5 7圖爲其他推舉裝置之斷面圖》 此時,第5 3圖所示之接點頭C t係配置在具有一定 直徑之貫穿孔2 3 a之母基板2 3之該貫穿孔2 3 a上, 信號導體2 0之另一端連接於設在母基板2 3上之電路之 本紙張尺度適用中國國家標準( CE^S ) Λ4規格(7Γ〇 X 2W公釐1 ' 一 47 - Λ7 Β7 經濟部中央標準局員工消費合作社印製 五 、發明説明 ( 45 ) 1 端 子 〇 1 1 在 貫 穿 孔 2 3 a 下 面 固 定 許 多 推 辨 •^pr 銷2 4 a 在接 觸 彈 1 1 性 構 件 1 9 之 下 面之 狀 態 下 林 立 之 推 舉 工模2 4 ,以 該 推 1 I 朝 請 1 舉 銷 2 4 a 使 彈 性 構 件 1 9 向 上 方 膨 出大約 2 0 0 先 閱 1 I 3 0 0 m 〇 最 好 將 推 舉 銷 2 4 a 排 列 成可將 以 --定 之 間 讀 背 面 1 I 距 排 列 在 彈 性 構 件 1 9 上 面 之 緩 衝 膜 列 整批的 推 舉之 狀 態 意 書 1 1 l 0 當 該 推 舉 裝 置 動 作 後 彈 性 構 件 1 9之_上 面 19 a 上 項 再 填 寫 本 1 I 下 移 動 因 此 » f.rn 埋 設 在 該 上 面 之 信 號 導 ~!ij 體之延 長 部2 0 a Η 1 1 以 彈 性 ffflr 稱 件 1 9 與 絕 緣 板 1 7 之 分 界 ,亦即 以 形成 风 穿 1 1 孔 1 8 之 上 部 開 □ 1 8 A 之 四 邊 之 絕 緣 基板之 緣 部1 8 a 1 1 之 位 置 爲 支 點 朝 向 上 下 方 向 進 行 彎 曲 運 動。因 此 ,在 埋 設 訂 I 於 彈 性 構 件 1 9 之 信 號 導 體 之 延 長 部 2 0 a上 施 加使 其 從 1 | 該 彈 性 構 件 1 9 剝 離 之 力 〇 1 1 | 然 而 接 點 頭 C 1中 因爲信號導體2 0之上面 I 1 2 0 C 以 外 之 部 分 全 部 埋 設 在 絕 緣 基 板 及彈性 構 件上 面 1 故 即 使 受 到 該 彎 曲 運 動 因 爲 延 長 部 2 0 a之 其 他三 面 由 1 1 彈 性 構 件 1 9 確 保 故 可 防 止 廿 其 從 彈 性 構件1 9 上剝 離 〇 1 1 因 此 依 照 具 有 本 發 明 Mk 稱 :m 之 接 點 頭,例 如 接點 頭 1 C i係將信號導體2 0埋設在絕緣基板及弾性構件之-匕面 » I I > 故 在 貝 用 上 非 常 有 利 0 1 I 若 將 信 號 導 SitOt 體 2 0 如 上 述 的 埋 設 即可產 生 如下 之 效 1 1 I 果 〇 1 I 亦 即 因 爲 頁 際 上 使 用 接 點 頭 C t時之環境溫度通常 1 1 本紙張尺度適用中國國家梯準(CNS ) Α4规格(210 X 2ί) 7公釐) -48 - 310370 at B7 經濟部中央標準局員工消費合作社印裝 五、發明説明(46 ) 爲7 0〜8 0°C 故在實際使用過程中,緩衝膜2 1與檢 査部位之接觸部分,及信號導體周邊之溫度上昇。溫度上 昇後,絕緣基板,'彈性構件,信號導體及緩衝膜配合其熱 膨脹係數發生特有長度之熱膨脹,故亦可能發生僭號導體 在絕緣基板或彈性構件之間剝離之現象》 然而,接點頭Ci中若使用玻璃環氧樹脂基板做爲絕 緣基板1 7,使用各種橡膠材料做爲彈性構件時,玻璃環 氧樹脂基板之熱膨脹係數大於橡膠材料之熱膨脹係數,故 橡膠材枓之熱膨脹被設在其周圈之玻璃環氣樹脂基板所抑 制。因此,可抑制埋設在彈性構件之信號導讎(熱膨脹係 數最大之金靥)朝向間距方向之熱膨脹被抑制,故可抑制 間距精確度之熱變化。 第5 8圖爲本發明之其他接點頭(:2之斷面圖》 該接點頭(:2之構造爲在埋設於絕緣基板1 7及彈性 構件之上面之信號導體4之另一端形成朝向厚度方向貫穿 絕緣基板1 7之穿孔2 5 ,在其內壁以公知之方法賦與導 電性而將信號導體2 0引出至絕緣基板1 7之下面1 7 b ,在其導出墊片上突設緩衝膜2 1 / 。形成緩衝膜2 1 / 時,若選擇焊錫做爲緩衝膜,則即使有許多需要形成之緩 衝膜2 1 /,仍可利用整批焊接處理同時形成。 如第5 9圖所示,該接點頭C 2可在形成有直徑一定 之貫穿孔2 3 a之母基板2 3及子基板之一定端子(未圖 示)上直接放置接點頭C 2使其與該緩衝膜2 1 >接觸, 再以例如螺栓等壓接工模2 b將接點頭02固定於母基板 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4現格(21〇X;W公釐) - 49 ~ 經濟部中央標準局員工消費合作杜印製 A7 ____ _B7_ 五、發明説明(47 ) 2 3上而使一定之輸出輸入信號通過信號導體2 0及緩衝 膜5而供實用。 因爲接點頭(:2可如上述的使用,故即使變更檢査機 種而需要更換接點頭時,仍可解除壓接工具2 6之固定, 將接點頭C2從母基板2 3上拆下而與其他接點頭更換》 第6 0圖爲其他接黏頭(:3之斷面圖。 接點頭C3中,形成於絕緣基板1 7之厚度方向之貫 穿孔1 8之斷面形狀除了上部開口 1 8 A之直徑小於下部 開口 1 8 B之直徑而成爲段落構造之外,其他構造皆與該 接點C 1相同。 亦即,因爲形成有上述段落構造之貫穿孔1 8,故絕 緣基板1 7之上面側成爲較全部厚度更薄之薄壁部1 7 c ’成爲較其他部分更容易朝向上下方向發生彈性變形之構 造。 因爲在該貫穿孔1 9內填充彈性構件1 9 ,故由該薄 壁部1 7 c及彈性構件1 9形成可動部位E » 使彈性構件1 9朝向上方膨出時,信號導體2 0之延 長部2 0 a及緩衝膜2 1成爲可接受彈性構件1 9之上面 1 9 a之朝向上方之推舉力,又可從位於段落部1 8 b上 方之薄壁部1 7 c亦接受朝向上方之推舉力之狀態,故緩 衝膜2 1之上下移動較接點頭C ,更順利。 接點頭C 3最好在其彈性構件之下部形成如第5 6圖 所示之密閉空氣室,而且成爲如第6 1〜6 3圖所示之構 造。 本紙張尺度適用中國國家標率(CNS > Μ規格(2丨0X2㈤公釐) -II-----Γί (請先閲讀背面之注意事項再填寫本頁) 訂 -50 ~ 經濟部中央標準局員工消费合作社印11 A7 B7 五、發明説明(48 ) 第6 1〜6 3圖中,第6 1圖爲接點頭C3之透視圖 °第6 2圖爲表示第6 1圖中圃型記號Y2之領域之部分 放大圖。第6 3圖爲第6 1圖中沿Υ3— Υ 3線之斷面圖。 接點頭(:3中,貫穿孔1 8之上部開口 1 8Α之平面 形狀成爲四角形,而且如第6 1 ,6 2圖所示,在其四個 角落形成有朝向絕緣基板17之阇緣方向到達該薄壁部 1 7 c之基部之寬度及長度一定之開縫2 7 » 如第6 3圓所示,該接點頭(;3之貫穿孔1 8之斷面 形狀成爲如第6 0圇所示之段落構造,而在其上部開口 1 8 Α上露出與絕緣基板1 7之上面成爲同一面之被填充 之彈性構件1 9之上面1 9 a ,在其下部配置有例如密閉 空氣室2 2之推舉裝置。 因此,絕緣基板1 7中,第6 2,6 3圖所示之長度 5 i之部分在上部開口 1 8 A之緣部1 8 a成爲薄壁部 1 7 c位於段落部1 8 b上,該部分成爲絕緣基板17之 舌片部分。配設在絕緣基板1 7上之信號導體2 0通過舌 片部分(薄壁部)17c之上面延伸至彈性構件19之上 面1 9 a ,而緩衝膜2 1突設於其前端》 具有這種構造之接點頭C3中,因爲位於段落部 1 8 b上之絕緣基板之舌片部分i 7 c成爲薄壁狀,故可 朝上下方向彈性的移動’緣部1 8 a可以離開上部開口 1 8 A之緣部1 8 a大約j? t長度之部位(薄壁部之基部 )p爲支點進行如第6 3圖中箭頭p所示之圓弧運動,舌 片部分(薄壁部)1 7 c整體上可產生彈簧片之作用。亦 本紙張尺度適阀中國國家標孳(CNS > A4規格(210x2(>7公釐) .-5卜 (請先閲誚背面之注意事項再填寫本頁) -m A7 _________ B7 五、發明説明(49 ) 即’將密閉空氣室2 2內形成爲加壓狀態而使彈性構件 1 9朝向上方膨出時,彈性構件之上面i 9 a亦朝向上方 膨出’將信號導體之延伸部2 0 a朝向上方推舉,而且舌 片部分(薄壁部:第6 2 ,6 3圖中之長度之部分) 1 7 c亦被推舉至上方,因此,信號導體2 0之延伸部 2 0 a亦被推舉至上方》 因此,緩衝膜2 1之上下移動之程度不但由彈性構件 1 9之上面1 9 a之膨出及復原所限制,又由絕緣基板 17之舌片部分(薄壁部)17c之反觌及復原限制》故 與未設有舌片部分(薄壁部)1 7 c時比較,緩衝膜2 1 對上下移動之調整作用亦提高。例如,即使緩衝膜21之 高度有不均勻時,若適當的選擇舌片部分(薄壁部) 1 7 c之長度p i及厚度而調整反锂之程度,即可使全部 緩衝器21確實的接觸檢査部位》 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 該舌片部分1 7 c整體上爲薄壁狀,故非常容易彎曲 。因此不但可進行上述之圓弧運動P ,又可如第6 2圖所 示,在緣部1 8 a之邊方向之任意部位Q亦可獨立的進行 上下移動。 因此,即使在檢查部位有較大之凹凸時,4個舌片部 分1 7 c仍可對應於其凹凸狀態在邊方向,或上下方向皆 可獨立的進行彈性變形,因此可使全部緩衝膜2 1確實的 接觸檢查部位。對檢查部位之小凹凸,只要彈性構件1 9 之上下移動即可使緩衝膜21確實的接觸檢査部位。 接點頭C a中,亦可將密閉空氣室2 2形成爲加壓狀 本紙張尺度適用中國國家標隼(CNS ) A4規格(2IOX297公釐) 經濟部中央標準局員工消費合作社印¾. A7 B7 五、發明説明(50 ) 態,使彈性構件1 9及舌片部分1 7 C預先朝向上方膨出 而使其與檢査部位接觸,只使檢査部位朝向上下方向移動 而使用。 具有上述構造之接點頭中,將緩衝膜2 1接觸檢‘査部 位而實際上使用時,可使該緩衝膜2 1與檢査部位之接觸 電阻穗定。 如第6 4圖所示,假設使彈性構件1 9朝向上方膨出 而使其上面1 9 a如虛線所示的朝向上方只移動h之高度 〇 此時,因爲長度爲之舌片部分1 7 c以部位p爲 支點朝向P方向進行圓弧運動而朝向上方反翹,因此,緩 衝膜2 1亦朝向上方只移動h之高度。此時,因爲緩衝膜 2 1亦朝向p方向進行圚弧運動,故如虛線所示,該緩衝 膜2 1之水平位置較原來位置偏離cl之距離。 亦即緩衝膜21在朝向上方只移動h之高度之過程中 ,朝向水平方向只移動d之距離》 因此,若緩衝膜2 1接觸檢查部位’則在上述過程中 ,緩衝膜21壓接檢査部位而將檢查部刮傷d之距離。 因此,檢査部位與緩衝膜2 1之接觸變成更確實’即 使例如在檢查部位有灰塵或氧化膜等增加電阻之因素時’ 緩衝膜21仍可由於上述刮傷效果而去除各種增加電阻之 因素,確實的與檢査部位接觸’故可使接觸電阻棟定化。 第6 5圖爲本發明另一種接點頭匚4之斷面圖。 上述接點頭Ci-Ca中*係以由不同之材料構成絕緣 本紙張尺度適用中國國家標準(CNS > A4规格(2丨0.<2〇7公;t > m -- ! I —II -N- I . ( (請先聞誚背面之注意事項再填寫本頁) 訂 B7 五、發明説明(51 ) 基板1 7及彈性構件1 9爲前提。但第6 5圖所示之接點 頭(:4中係由相同之材料構件絕緣基板及彈性構件。 亦即,設置信號導體2 0之材料全部皆由彈性構件 1所構成,在其上面1 9 a埋設具有一定圈型之信號導體 2 0,而且在其前端上面2 0 b突設有緩衝膜2 1 。 該接點頭中雖然未設置如上述接點頭(::〜C 3之貫穿 孔,但信號導體2 0之前端成爲如第5 3圖所示之平面圖 型,而由各信號導體2 0之全部配線部位,至少配設有其 前頭之全部部位形成可使緩衝膜21進行上下移動之可動 部位E。 接點頭<:4中,若將彈性構件1 9形成爲薄片狀,則 全部變成具有極佳可撓性之構件而可自由的彎曲,故可將 其下面1 9 b黏貼在形狀一定之基座構件上使用,可在製 造各種形狀之接點頭時,提高其設計伸縮性。 經濟部中央標準局員工消費合作社印策 (請先閲讀背面之注意事項再填寫本頁) 如第6 6圖所示,在信號導體2 0之另一端形成緩衝 膜2 1 /之狀態下,可將該接點頭〔4之薄片之下面 1 9 B黏貼於例如表面成爲台形之剛性基座構件2 8而製 成接點頭。若使用第6 5圖所示之接點頭C4時*即可製 造如第6 7圖所示之接點頭C5。 首先,以彈性構件1 9之薄片製造第6 5圇所示之接 點頭C4,使緩衝膜2 1可上下移動之部位’亦即成爲可 動部位E之部位成爲開口狀態》 另外製作在相當於彈性構件19之該開口部之部位形 成具有段落構造之貫穿孔2 9 a ,全體形狀小於該彈性構 本紙浪尺度適用中國國家標準(CNS ) 現格(210X29?公釐) -54 310370 at B7 五、發明説明(52 ) 件1 9之薄片形狀之剛性絕緣板2 9。然後在絕緣板2 9 之表面2 9 b上黏貼彈性構件1 9之薄片之下面1 9 b使 其成爲一體,在形'成之空洞部2 9 a中填充另一彈性構件 1 9 A,而且在其下部配置密閉空氣室2 2而製作接點頭 C 5。 因此,該接點頭Cs中,埋設有信號導體2 0之具有 可撓性之彈性構件1 9之薄片從絕緣基板2 9之周緣伸出 ,而填充另一彈性構件19A之部位成爲緩衝膜21可上 下移動之可動部位E。 如第6 8圖所示,該接點頭C3可供實用。 亦即,在信號導體2 0之另一端形成另一緩衝膜 2 1 /,利用螺栓以機械方式將基座構件2 8固定在絕緣 基板2 9背面2 9 c之周緣,再以機械方式於該基座構件 2 8上固定另一基座構件2 8 a ,將該彈性構件1 9之薄 片之伸出部分彎曲,將該背面1 9 b重疊於該另一基座構 件2 8 a上,利用例如螺栓等機械方式將之固定,將緩衝 器2 1 c與未圖示之母基板連接後使用。 經濟部中央標準局員工消費合作社印製 I;—^-------------玎 (請先閲誚背面之注意事項再填寫本頁) 此時,若以軟質材料形成基座構件2 8或2 8 a之一 方,則可產生襯墊效果,非常利想。 如此使用接點頭,即可不必爲了連接緩衝膜2 1與緩 衝膜2 1 >而在彈性構件1 9上形成穿孔,又在變換檢査 機種而更換接點頭時,仍可輕易的分解基座構件2 8, 2 9 a而更換接點頭。 第6 9圖爲本發明另一接點頭ce2透視圖。第7 0 本紙伕尺度適用中國國家標準(CNS ) Λ4規格(210XW公缝) A7 _____ B7__ 五、發明説明(53 ) 圈爲第6 9圖中沿Y4 — Y4線之斷面圖》 該接點頭(:6係在第6 0〜6 3圓所示接點頭C3中, 不在貫穿孔1 8中填充彈性構件之例。 亦即,在絕緣基板1 7之厚度方向形成具有段落構造 之貫穿孔1 8。該貫穿孔1 8之上部開口 1 8A之平面形 狀爲四角形,在其四個角落設有開縫2 7 ^故與接點頭 C 3相同,絕緣基板1 7之上面側成爲薄壁部(舌片部分 )1 7 c。 信號導體2 0配設至該薄壁部1 7 c之周緣附近,並 且在其前端上面2 0 b突設緩衝膜2 1。 因此,接點頭<:6中,由具有可撓性之薄壁部1 7 c 本身構成使緩衝膜2 1可上下移動之可動部位E。 亦即,適當的調整薄壁部1 7 c之厚度及伸出長度( 開縫2 7 c之長度),及在貫穿孔(空洞)1 8內配置例 如汽球等,使該汽球膨脹或收縮,即可使薄壁部1 7 c上 下移動,結果可使緩衝膜2 1上下移動。 經濟部中夬愫準局員工消费合作社印製 (請先閱讀背面之注意事項再填寫本頁) 上述接點頭Ci〜Ce中,位於可動部位E之至少緩衝 膜2 1與該電路基板Μι〜Μβ2緩衝膜3相同的,係由外 層部由耐蝕性之第1導電材料所構成之多層構造體製成。 以下說明本發明之緩衝膜式接點頭之製造方法。 首先參照圖式說明第1製造方法。 如第7 1圖所示,製作例如由磷青銅所構成’厚度爲 1 0 0〜1 5 0 // m左右之導電薄板3 0 A ,在其上面黏 貼、公知之乾式薄膜或塗敷液體抗蝕劑,在表面3 0 a之全 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210X 297公釐) 一~" 經濟部中央標率局員工消費合作社印製 310370 A7 87 五、發明説明(54 ) 面披覆具有一定厚度之第1抗蝕層3 1 A。 然後,對該抗蝕層3 1 A實施曝光及顯像處理,如第 7 2圖所示,在相當於需要形成緩衝膜之部位之地點之抗 蝕層3 1 A上形成具有一定形状之貫穿孔3 1 a ,使導電 薄板3 0A之表面3 0 a從該處露出。然後,在從貫穿孔 3 1 a露出之表面3 0 a上實施蝕刻處理,只將從貫穿孔 3 1 a露出之表面3 0 a之部分蝕刻一定之深度後,去除 抗触層3 1 A。 結果,如第7 3圖所示,可在導電薄板3 Ο A之表面 30a中,霈要形成緩衝膜之部位形成具有一定深度之緩 衝膜用凹部21 a。 然後,在該表面3 0 a全面黏貼公知之乾式薄膜或塗 敷液體抗蝕劑,形成具有一定,導度之抗蝕層3 1 B後’實 施曝光及顯像處理,如第4 7圖所示,去除相當於需要形 成之信號導體之圖型之部位之抗蝕層3 1 B ,形成深達導 電薄板3 0A之表面3 0 a之溝園型(平面圓型)3 1 b ,使導電薄板3 0 A之表面局部的露出》緩衝膜用凹部 2 1 a從形成之溝圖型3 1 b之前端露出》此時’抗触層 3 1 B之厚度等於需要形成之信猇導體之厚度》 溝圖型3 1 b之寬度大於泣於其下方之緩衝膜用凹部 2 1 a 。因此,由緩衝膜用凹部2 1 a與溝圖型3 1 b所 構成之凹部之斷面形狀成爲段落構造,而段落構造之底部 ,亦即導電薄板3 0 A之部分露出於溝圖型3 1 b上。 然後•將全部浸漬於一定之電鍍浴中,以導電薄 本紙張尺度適用中國國家標準(CNS ) A4規格(2!0,,<247公釐) I n n I I I n - I - {請先閱讀背面之注意事項再填寫本頁) 訂 -57 - B7 五、發明説明(55 ) 3 〇 A做爲負極之狀態進行電鍍。 此時之電鍍係更換電鍍浴至少進行2次》亦即,在最 初之電鍍時,係電'鍍例如金,鎳,鎳-鈷合金等不會被在 後述之蝕刻處理時使用之蝕刻劑侵蝕之具有耐蝕性之第1 導電材料》在該最初之電鍍時,於由該緩衝膜用凹部 2 1 a與溝圖型3 1 b所構成之凹部內,該第1導電材料 成爲層狀的電鍍於導電薄板3 Ο A之露出表面》 在該最初之電鍍後,又進行下一次電鍍,在由該具有 耐蝕性導電材料所構成之層狀體上電鍍與抗蝕層31B成 爲同一平面之另一導電材料。此時電鍍之導電材料只要具 有良好之導電性即可,例如銅,鋁等。 在電鍍過程中,於由緩衝膜用凹部2 1 a與溝圖型 3 1 b所構成之凹部內,先在緩衝膜用凹部2 1 a內澱積 層狀之第1導電材料,又在其上面澱稹另一導電材料,結 果由各導電材料填充該凹部。 因此,在電鍍終了時,如第7 5圚所示,以在緩衝膜 用凹部中填充將披覆導電薄板3 Ο A之露出表面之層狀體 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 2 1 t>與形成在其上面之層狀截2 1 c層叠而成之雙層構 造體之狀態形成緩衝膜2 1 ,而在溝圖型上亦形成由成爲 層狀的電鍍在導電薄板3 Ο A之露出表面之層狀體與澱積 在其上面之另一導電材料所構成之雙層構造體》 然後,去除抗蝕層31Β» 結果,如第7 6圖所示,在導電薄板3 Ο A之表面 3 0 a上形成以從表面3 0 a突出之狀態具有一定之圖型 本紙张尺度逋用中國國家橾準(CNS ) Λ4規格(21 ϋ X 公釐) 310370 Α7 Β7 經濟部中央標隼局員工消費合作社印裝 五、 發明説明 ( 56 ) 1 1 之 信 號 導 體 2 0 « 及 以 在 其 端 與 信 號 導 體 2 0 成 爲 —— 體 化 1 1 之 狀 態 埋 設 於 導 電 薄 板 3 0 A 中 之 緩 衝 膜 2 1 0 1 1 然 後 » 如 第 7 '7 圖 所 示 » 將 斷 面 形 狀 成 段 落 構 造 » 1 1 從 上 方 觀 察 時 之 平 面 形 狀 爲 四 角 形 在 其 四 個 角 落 設 有 開 讀 先 閱 I 縫 貫 穿 孔 1 8 從 上 面 1 7 a 貫 穿 至 下 面 1 7 b 之 絕 緣 基 讀 背 面 I 板 1 7 之 上 面 1 7 a » 與 形 成 有 信 號 導 體 2 0 之 圓 型 之 導 i 1 1 | 電 薄 板 3 0 A 之 表 面 3 0 a 予 以 熱 壓 接 而 將 兩 者 體 化 〇 事 項 1 1 信 號 導 體 2 0 之 圖 型 中 ♦ 形 成 有 緩 衡 膜 2 1 之 前 端 部 分 位 舟 填 寫 本 I 於 貫 穿 孔 1 8 之 上 部 開 □ 1 8 A 之 部 位 其 餘 部 分 埋 設 於 頁 1 1 絕 緣 基 板 1 7 中 » 貫 穿 孔 1 8 本 身 成 爲 空 涧 部 〇 1 1 此 時 使 用 絕 緣 基 板 1 7 最 好 爲 在 常 溫 下 成 爲 半 硬 化 狀 1 1 態 加 熱 後 軟 化 之 材 料 〇 例 如 預 濟 職 ( prep r e g ) >其理 訂 1 由 爲 因 爲 信 號 導 體 2 0 之 圓 型 係 以 突 出 於 導 電 薄 板 1 I 3 0 A 之 表 面 3 0 a 之 狀 態 形 成 故 若 在 此 處 壓 接 絕 緣 基 1 1 | 板 1 7 則 在 此 時 刻 該 信 號 導 壢 2 0 之 圖 型 可 埋 入 具 有 可 1 1 塑 性 之 該 絕 緣 基 板 1 7 之 上 面 1 7 a 然 後 基 板 發 生 熱 1 硬 化 而 被 固 定 〇 1 1 然 而 即 使 絕 緣 基 板 1 7 係 由 剛 性 材 料 所 製 成 時 如 1 1 第 7 8 圖 所 示 在 導 電 薄 板 3 0 A 之 表 面 3 0 a 中 埋 設 信 | 號 導 體 2 0 之 圖 型 而 形 成 例 如 由 未 硬 化 環 氧 樹 脂 所 構 成 之 I 層 1 7 A » 將 具 有 上 部 開 □ 1 8 A 成 —* 定 形 狀 之 貫 穿 孔 1 1 | 1 8 之 剛 性 絕 緣 基 板 1 7 熱 壓 接 於 該 處 而 形 成 爲 .一 體 化 0 I 1 此 時 » 在 壓 接 兩 者 時 $ 因 爲 層 1 7 A 未 硬 化 而 成 爲 軟 1 1 質 狀 態 故 可 在 該 處 埋 設 信 號 導 體 2 0 之 圖 型 9 同 時 » 該 1 1 本紙張尺度適用中國國家標隼(CNS ) Λ4規格(2丨ΟΧ 297公釐) -59 - 經濟部中央樣準局員工消費合作社印製 A7 __B7___ 五、發明説明(57 ) 層1 7A與絕緣基板1 7之上面1 7 a黏接。厚1 7A熱 硬化後,信號導體2 0之圖型以埋入熱硬化之層1 7 A中 之狀態下與絕緣基板1 7成爲一體》 此時使用之絕緣基板只要具有絕緣性即可,並無限制 ,例如玻璃環氧樹脂基板,可捷性印刷電路板,環氧樹脂 系,聚酰亞胺系,聚乙烯系,尿烷系,酚樹脂系等所構成 之樹脂基板或薄片,或陶瓷板等。其中,若以將形成於導 電薄板3 Ο A上之信號導體2 0之圓型在熱壓接時埋設之 立場言之,最好爲軟質之玻璃環氧樹脂之預漬體。 該絕緣基板亦可將許多片預溃體層叠成適當之厚度。 完成導電薄板3 0 A與絕緣基板1 7之一體化後,在 由導電薄板3 0 A與絕緣基板17之貫穿孔1 8所形成之 空洞部1 8 c中填8充彈性構件1 9。 如第7 9圖所示,在絕緣基板1 7之下面1 7 b上配 置一定之彈性構件19 ,以例如移動至箭頭q方向之膠卷 貼平用擦子3 2將該彈性構件1 9填充於空洞部1 8 c中 使其硬化即可。亦可如第8 0圖所示•將空洞部1 8 c下 部形成爲密閉構造,在該處配置減壓裝置3 3 a使該密閉 空氣室內成爲減壓狀態,並且將弾性構件1 9之收容容器 3 3 b連接於該密閉空氣室,將收容之彈性構件1 9以減 壓方式注入密閉空氣室中使其硬化> 進行上述填充處理後,如第8 1圈所示,在空洞部 1 8 c中,上面1 9 a與導電薄板30A之表面30a接 觸,在段落部1 8 b與絕緣基板1 7之薄壁部(舌片部分 本紙張尺度通用中國國家棵準(CNS ) A4規格(210 Χ2'ί7公缓) ~~~ (請先閣讀背面之注意事項再填寫本頁) 訂 310370 經濟部中央標準局員工消費合作社印聚 ΑΊ ________ Β7 _ 五、發明説明(58 ) )17c之下面接觸,而在貫穿孔18之上部開口 18Α 以埋設信號導體2 0之前端與緩衝膜2 1之狀態填充彈性 構件1 9。 如第6 3圖所示’若在彈性構件1. 9之下部形成密閉 空氣室2 2時’可如第8 2圖所示,將形成有大小可包覆 填充於空洞部1 8 c之彈性構件1 9之貫穿孔2 2A之另 —絕緣基板17B黏接或熱壓接於絕緣基板17之下面即 可。 此時使用之彈性構件之材料最好爲填充於該空洞部硬 化後仍具有適當彈性之材料。例如氟橡膠,矽橡膠,丙烯 酸橡膠,喆滿酮橡膠,乙烯-丙烯橡膠,乙烯-醋酸乙烯 橡膠,氣丁二烯橡膠,苯乙烯—丁間二烯橡膠,天然橡膠 等,亦可使用液狀聚丁間二烯,液狀矽等液狀橡膠,聚苯 乙烯,聚丁間二烯等熱可塑性高彈體. 將信號導體內埋設於彈性構件時,不限定於如上所述 將導電薄板3 Ο A與絕緣基板1 7予以熱壓接,在此時形 成之空洞部1 8 c中填充彈性構件之方法,亦可在如第 7 6圖所示之導電薄板3 0 A中,以彈性構件選擇性的形 成包括信號導體2 0之前端部之一定部位之模型,使其硬 化後脫模’如第7 7圖所示的與絕緣基板1 7熱壓接而形 成爲一體。 最後’使填充於空涧部1 8 c之彈性構件1 9硬化後 ’將全部浸漬於一定之蝕刻劑中蝕刻並去除導電薄板 3 Ο A » 本紙張尺度制巾關家料(CNS ) A4祕(2,1(>χ W7公簸)· ' (請先閱讀背面之注意事項再填寫本頁)
61 經濟部中央標隼局員工消费合作社印製 A7 B7五、發明説明(59 ) 如此,如第8 3匯所示,信號導體2 0以只有其上面 露出之狀態,而且被埋設於絕緣基板1 7之上面1 7 a與 彈性構件1 9之上面1 9 a中之狀態被轉印,可製成緩衝 膜2 1在該信號導體2 0前端之一定位置突出於上方之接 點頭。利用電鍍或無電解電鍍在露出之信號導髓圈型上面 披覆A u,即可製成所需之接點頭。 此時,因爲緩衝膜2 1之外層部2 1 b係由不被使用 之蝕刻劑侵蝕之導電材料形成而成爲對蝕刻劑之阻擋層, 故不會發生蝕刻處理時緩衝膜21被蝕刻之問題》 上述製造方法係先製作如第71圓所示之導電薄板 3 Ο A後,在其上面形成緩衝用凹部及信號導體之圖型之 例。 然而,本發明之緩衝膜式接點頭亦可利用上述電路基 板Μ 2之製造方法製造。 亦即,首先如第4 3〜4 5圖所示,依照電路基板 ^/12製造過程Α在電著層8上形成緩衝膜用凹部3 A,在 其下方之抗蝕層a 2上形成信號導體用平面圖型(溝圖型 )2 A後,至少進行2次上述之電鍍在緩衝膜用凹部內形 成多層構造體之緩衝膜3,同時在溝圖型上形成由多層構 造體所構成之導體電路2 a。 然後,如第7 7圖所示,將製成之構件與絕緣基板形 成一體之後,在絕緣基板上形成貫穿孔之空洞部填充彈性 構件,然後剝離導電基板,再依次蝕刻並去除導體薄層及 位於其下方之電鍍層。 本紙張尺度適用中國國家橾準(CNS ) A4規格(210X29<?公爺) (請先閲讀背面之注意事項再填寫本頁) -62 - 310370 Λ7 B7 五、發明説明(60 ) 製作第6 5圖所τκ之接點頭C4時,可在進行第7 7 圖所示之一體化處理時,使用由彈性構件所構成之薄片做 爲絕緣基板1 7。’ 製作第6 9圖所示之接點頭〇0時,必須在進行第 7 7圖所示之一體化處理時’將形成於導電薄板3 Ο A之 表面3 0 a上之信號導體2 0設在絕緣基板1 7之薄壁部 (舌片部分)1 7 c之上面並將之一體化,而且在絕緣基 板17之貫穿孔18中填充彈性構件。 由以上說明可知’本發明之緩衝膜式接點頭係將信號 導體延伸至與絕緣基板成爲同一平面之可動部位,在其前 端形成有緩衝膜,故將該可動部位之上面推向上方,即可 使緩衝膜與檢査部位接觸,而解除其推舉後,即可解除緩 衝膜之接觸。 本發明之接點頭皆係只有信號導體之上面露出,其他 部分則埋設於絕緣基板及彈性構件(可動部位)中,故對 隨著檢査時之緩衝膜之上下移動而發生之信號導體之剝離 經濟部中央標準局員工消費合作社印^ (請先閱讀背面之注意事項再填寫本頁) 應力具有強大之抗力,使用時之可告性高,而且使用壽命 亦延長。 接點頭(:3中,因爲位於貫穿孔之上部開口附近之絕 緣基板之部分之形狀成爲由開縫劃分之薄壁之獨立舌片狀 ,故該舌片部分可以分別獨立之狀態產自由度極高之彈簧 片作用。因此,可提高緩衝膜之上下移動調整功能》 本發明之接點頭具有將彈性.構件推舉之裝置,故整體 構造非常簡單,而且亦不需要習用裝置之複雜機構。 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210X297公釐> —_— ~~一- -63 ~ 經濟部中央標準局貝工消費合作杜印製 B7_ 五、發明説明(61 ) 本發明之接點頭中,由於彈性構件(可動部位)之功 能,排列在其上面之緩衝膜可獨立的上下移動。 本發明之接點'頭亦可形成爲將信號導體經由穿孔導出 至相反側之面’在該處形成緩衝膜,將該緩衝膜可裝卸自 如的裝設於母基板上,以供實用。如此,可在檢査時變更 機種之際,輕易的更換接點頭》 因爲接點頭C4之絕緣基板係由彈性構件所構成,故 具有可撓性,可輕易的裝設於各種形狀之基座構件上,可 提高設計時之伸縮性。 以上各接點頭皆可將製造習用之電路基板時使用之曝 光及顯像處理,以及電鍍法組合而製造,故即使以精細間 距形成許多信號導體及緩衝膜時,仍可以高精確度依照設 計基準整批的形成,而且不需要進行習用之修正作業。製 造時,可使用一般製造印刷電路板時採用之設備,故與習 用之接點頭製造時比較,可大幅度的降低成本。 如第8 4圖所示,本發明之接點頭,亦可將絕緣基板 1 7之貫穿孔之上部開口 1 8 A之平面形狀形成爲矩形狀 ,使彈性構件1 9之表面1 9 a與絕緣基板1 7之表面成 爲同一平面露出於該開口,在該處成爲平行的配置許多支 信號導體2 0及接地線2 0 /而在前端形成緩衝膜2 1 » 這種接點頭容易使用於檢査液晶面板,PDP,TAB等 電路零件。 以下說明本發明之半導體零件安裝模組》 第8 5圖係在本發明之電路基板Μι上如第1圖所示 本紙張尺度適用中國國家標準(CNS > Α4規格(210X29?公釐) (請先閲讀背面之注意事項再填寫本頁) 訂 Μ 經濟部中央標準局員工消費合作社印製 310370 A7 B7 五、發明説明(62 ) 的安裝半導體零件S之狀態之斯面圓。 該模組中,半導體零件S係以黏接劑3 4接合在電路 基板Μι之表面,然後如圖中虛線所示,安裝部位以樹脂 模組化。 在電路基板Μι之表面1 a以一定之圖型形成之緩衝 膜3及設在半導體零件S下面之墊片部S x僅以機械方式 接觸。 如此,可使用硬化時發生尺寸收縮之黏接劑做爲接合 半導體零件S時使用之黏接劑3 4 » 亦即,將半導體零件S以其墊片部Si與緩衝膜3對 正位置之狀態下,以具有上述性質之黏接劑3 4黏接於絕 緣基板1表面後,由於在該黏接劑3 4發生硬化之過程中 產生之黏接劑3 4之尺寸收縮,將半導體零件S拉向下方 ,半導體零件S之墊片部Si與緩衝膜3因該黏接劑3 4 所產生之收縮力而直接以機械方式接觸,形成導通構造》 此時,因爲電路基板Mi上之緩衝膜3之高度不均勻 非常小,故全部緩衝膜3確實以機械方式接觸半導體零件 S之全部墊片部Si。亦即許多緩衝膜及半導體零件之墊 片部中,事實上絕無互相不接觸之情況,全部可確實接觸 ,故在安裝時之連接可靠性變成非常高。 具有這種功能之黏接劑3 4只要是在收縮時發生尺寸 收縮之黏接劑即可,例如亦可爲在小接接合時使用之黏接 劑。 在模組實際上運作時,由於半導體零件S與電路基板 本紙張尺度通用中國國家揉準(CNS ) A4規格(210X29?公1 ) _ ' _ 65 - (請先閲讀背面之注意事項再填寫本頁)
經濟部中央標準局員工消费合作社印製 A7 B7 五、發明説明(63 ) Μι之熱膨脹差,使得熱負載施加於墊片部Si與緩衝膜3 之接觸部位。即使如此,在墊片部S 1與緩衝膜3之間只 產生互相摩擦之力量,不會發生將半導體零件S與緩衝膜 3剝離之力量,故兩者間之導通構造不會破壞。 該模組只要將半導體零件以黏接劑接合於電路基板上 即可組立,不必如習用之小片接合方式中,例如以熔融焊 錫間接的使半導體零件之墊片部與電路基板之連接端子( 例如緩衝膜接觸,故非常容易製造)》 以上說明中,安裝用基板係使用電路基板Μι,但本 本發明之模組不受其限制,只要在表面上突設緩衝膜圓型 之電路基板,即可使用包括上述電路基板在內之任何電路 基板組立。 圖式: 第1圖爲本發明之電路基板Mi之透視圖: 第2圖爲第1圖中沿Π-Π線之斷面圈: 第3圖爲本發明之另一電路基板Μ2之透視圚; I第4圖爲第3圖中沿I V — I V線之斷面圖: 第5圖爲電路基板Mi之變更例之多晶粒緩衝膜基板 Μ 3之透視圖; 第6圖爲本發明之另一多晶粒緩衝膜基板Μ 4之透視 ΓΒΠ · 圖, 第7圖爲電路基板Μ 1之上面附近之斷面構造之局部 斷面圖: 本紙張尺度適用中國國家標準(CNS > Α4規格(210Χ2*Π公釐) ~ -66 - (請先閱讀背面之注意事項再填寫本頁) •Τ -訂 經 濟 部 中 央 標 準 局 員 工 消 费 合 作 社 印 製 A7 B7 五 、發明説明 ( 64 ) 1 I 第 8 圖 爲 電 路 基 板 Μ 2之上面附近之斯面構造之部分 1 1 斷 面 圖 t 1 1 第 9 圖 爲 在 導 '電 基 板 表 面 披覆導體薄膜之狀態之斷面 /-—V 1 I 請 1 圖 f 閱 1 I 讀 1 第 1 0 圖 爲 在 導 體 薄 餍 表 面形成抗蝕層a 狀態之 背 I 之 1 斷 面 rwj 圖 , 注 意 1 I 第 1 1 QSQ 圈 /ΒΠξί 在 預 定 形 成 緩 衝膜之部位殘留抗蝕層a i 事 項 再 填 1 1 之 狀 態 之 斷 面 圖 寫 本 % 衣 ΠΒΠ 第 1 2 圖 在 道 镰 薄 層 表 面形成電鍍層之狀態之斷面 頁 1 1 1 圃 第 1 3 ΠΒΠ 圃 爲 在 電 鍍 曆 上 形 成緩衝膜用凹部之狀態之斷 1 1 I 面 DE2 園 訂 I 第 1 4 圖 爲 形 成 抗触 層 a .2,在其上面形成連通於緩 1 I 衝 膜 用 凹 部 之 第 1 孔 t 及 相 當 於墊片部電路之平面圖型之 1 1 I 狀 態 之 斷 面 園 1 1 第 1 5 ran 圚 爲 形 成 緩衝 膜 第1柱狀導體,及墊片部電 1 路 之 狀 態 之 斷 面 ΓΒ7 圃 1 1 第 1 6 ΓΒΠ 圖 爲 去 除 抗 蝕 層 a 2而使電鍍層表面露出之狀 1 I 態 之 斷 面 ΠΗ3 圚 t 1 第 1 7 圖 Μ 在 電 鍍 曆 表 面 披覆抗蝕層a 3之狀態之斷 1 1 | 面 [W! 圖 1 1 1 第 1 8 I Bf.l 圓 爲 在 抗 蝕 層 a 3之表面及第1柱狀導體之端 1 1 面 以 及 墊 片 部 電 路 之 表 面 進 行無電解電鍍而形成電鍍薄 1 1 膜 之 狀 態 之 斷 面 πβ〇 圃 : 1 1 本紙張尺度遑用中國國家橾準(CNS > A4規格(210Χ297公釐) 經濟部中央標隼局員工消費合作社印狀 A7 ____B7_ 五、發明説明(65 ) 第19圖爲在第18圖所示之電鍍薄膜上形成抗蝕層 a 4,在其上面形成圖型與需要形成之導體電路之圖型相 同之平面圖型,及'柱狀導體用孔之狀態之斷面圓; 第2 0圖爲在第1 9圖所示平面圖型及柱狀導體用孔 中電鍍導電材料之狀態之斷面圓: 第2 1圖爲去除抗蝕層34,然後蝕刻並去除電鍍薄 膜而在抗蝕層a 3上形成導體電路及柱狀導體之狀態之斷 面圖; ' 第22圖爲在導體電路及柱狀導髏上披覆抗蝕層a5 之狀態之斷面圖: 第2 3圚爲在抗蝕層a 5上形成孔之狀態之斷面圖; 第2 4圖爲在第2 3圖所示之孔中以電鍍法填充導電 材料而形成柱狀導體之構件A之斷面圖: 第2 5圖爲利用無電解電鍍法在構件A之抗蝕層35 及柱狀導體之端面披覆電鍍薄膜之狀態之斷面圖; '第2 6圖爲在電鍍薄膜上形成形成抗蝕層b ,,在其 上面形成圖型與需要形成之導體電路之圖型相同之平面圖 型之狀態之斷面圖; 第2 7圖爲在第2 6圖所示之平面圖型上電鍍導電材 料之狀態之斷面圖; 第2 8圖爲去除抗蝕層b ,之狀態之醑面圖; 第2 9圖爲在抗蝕層as上形成導體,電路而構成之構 件B ( 1 )之斷面圖; 第3 0圈爲在第2 9圖所示之導體電路上披覆抗蝕層 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公f ) (請先閲讀背面之注意事項再填寫本頁)
·* 68 ~ A7 B7 310370 五、發明説明(66 ) b2之狀態之斷面圖; 第3 1圖爲在抗蝕餍b2上形成柱狀導體用孔之狀態 之斷面圖; 第3 2圖爲在第3 1圖所示之孔中利用電鍍法填充導 電材料形成柱狀導體之狀態之斷面圈; 第3 3圖爲利用無電解電鍍法在抗蝕層1)2表面及柱 狀導體端面形成薄膜之狀態之斷面圖; •第3 4圖爲在第3 3圖所示電鍍薄膜上形成抗蝕層 b3,在其上面形成圖型與需要形成之導置電路之圖型相 同之平面圖型之狀態之斷面圇; 第3 5圖爲在第3 4圖所示平面圖型上電鍍導電材料 之狀態之斷面圖; 第3 6圖爲去除抗蝕層^> 3之狀態之斷面圈; 第3 7圖爲在抗蝕層b2上形成導體電路而構成之構 件B ( 2 )之斷面圖; 第3 8圖爲將構件B ( 1 )表面與絕緣基板熱壓接之 狀態之斷面圖; 第3 9圖爲構件B ( 1 )與導電電路之一體化物C之 斷面圖; 第4 0圖爲從一體化物C上剝離導電基板之狀態之斷 面圖; 第4 1圖爲本發明之電路基板Μ 1之斷面圖; 第4 2圖爲在導體薄層之預定形成緩衝膜之部位殘留 抗蝕層a i之狀態之斷面圖; 本紙張尺度適用中國國家標準(CNS ) 規格(210X297公鏟) ' ! -69 - (請先閲讀背面之注意事項再填寫本页) 訂 經濟部中央標準局員工消費合作社印製 A7 __B7_ 五、發明説明(67 ) 第4 3圖爲在電鍍層上形成緩衝膜用凹部之狀態之斷 面圖; 第4 4圖爲形成抗蝕層a 2,在其上面形成連通於緩 衝膜用凹部之導體電路用平面翻型,及墊片部電路用之各 平面圖型之狀態之斷面Η; 第4 5圖爲在第4 4圖所示平面圖型上進行電鍍而形 成緩衝膜,導體電路,及墊片電路之狀態之斷面圖: 第4 6圖爲在導體電路及墊片部電路以及抗蝕層a2 上披覆抗蝕層a 3後,在其上面形成柱狀導體用孔之狀態 之斷面圖; 第4 7圖爲利用電鍍法在第4 6圈所示柱狀導體用孔 中填充導電材料而形成柱狀導體所構成之構件A之斷面圖 t 第48圖爲將構件B (1)與構件B (2)壓接於絕 緣基板上之狀態之斷面圈; 第4 9圖爲利用本發明之方法製造之雙面安裝用電路 基板Μ 5之斷面圖: 經濟部中央標孪局員工消費合作杜印聚 (請先閱讀背面之注意事項再填寫本頁) 第5 0圖爲在製造雙面安裝用電路基板時,於構件Β (2 )上黏貼薄膜之狀態之斷面圖: \第5 1圖爲利用本發明之電路基板製造之雙面安裝用 電路基板Μ β之透視圖; 第5 2圖爲具有散熱片及傳熱通路之本發明之電路基 板Μ 7之斷面圖; 第5 3圖爲本發明之接點頭C,之透視圓; 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ29Τ公釐) -70 - 經濟部中央標準局員工消費合作社印製 310370 at B7 五、發明説明(68 ) 第5 4圖爲第5 3圈中沿Υχ— Υχ線之斷面圖; 第5 5圖爲弾性構件上面之緩衝膜之排列狀態之局部 斷面圖; 第5 6圖爲在接點頭Ci上配設推舉裝置(密閉空氣 室)之狀態之斷面圖; 第5 7圖爲在接點頭Ci上配設另一推舉裝置之狀態 之斷面圖; '第5 8圓爲本發明之接點頭C2之斷面圏; 第5 9圖爲將接點頭C2配置於母基板上之狀態之斷 面圓: 第6 0圓爲本發明之接黏頭C3之断面·; 第61圖爲本發明之接點頭C3之較佳資施例之透視 rwi 圚, 第6 2圖爲第6 1圖中園型記號所示之領域Y2之局 部放大圖; 、第6 3圓爲第6 1中沿Υ 3- Υ3線之局部断面圖; 第6 4圖爲接點頭C3中之緩衝膜動作之局部斷面圖 t 第6 5圖爲本發明接點頭<:4之斷面圖: 第6 6圖爲使用第6 5圖所示接點頭c4製造之接點 頭之斷面圖; 第6 7圖爲本發明之接點頭C5之斷面_ : 第6 8圖爲將第6 7圖所示接點頭(:3裝設於母基板 上之狀態之斷面圖: 本紙張尺度適用中國國家標準(CNS ) Λ4規格(~ (請先閲讀背面之注意Ϋ項再填寫本頁) *衣. 丁 *τ ~ 71 - B7 B7 經濟部中央標隼局員工消費合作社印製 五、發明説明(69 ) 第6 9圖爲本發明之接點頭Ce之斷面圖; 第7 0圖爲第6 9圖中沿Y4— Y 4線之斷面園; 第7 1圖爲在‘導電薄板上形成第1抗蝕層之狀態之斷 面圖; 第7 2圖爲在第1抗蝕層上形成貫穿孔之狀態之斷面 I ri I · 圓, 第7 3圖爲在導電薄板上形成緩衝膜用凹部之狀態之 斷面圖; 第7 4圖爲在導電薄板上形成第2抗蝕層,在其上面 形成圖型相當於需要形成之信號導嫌之溝圓型之圖型之狀 態之斷面圖; \第7 5圇爲在緩衝膜用凹部及信號導餹用溝圖型上電 鍍導電材料之狀態之斷面圖; 第7 6圓爲在導電薄板表面形成緩衝膜及信號導體之 狀態之斷面圖; 第7 7圖爲將第7 6圖所示導電薄片表面及絕緣基板 熱壓接之狀態之斷面圓; * 第7 8圖爲將導電薄片與絕緣基板熱壓接之另一種狀 態之斷面圖; 第7 9圖爲在將第7 6圖所示導電薄板與絕緣基板一 體化時形成之空洞部內填充彈性構件之狀態之斷面圖: 第8 0圖爲彈性構件之另一種填充方法之斷面圈; 第8 1圖爲在第7 9圖所示空洞部內填充彈性構件之 狀態之斷面圖; 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注$項再填寫本頁) 訂 -72 - 310370 A7 B7 五、發明説明(70 ) 第8 2圖爲在第8 1圖所示構件上又配置另一絕緣基 板之狀態之斷面圖; 第8 3圖爲剝ϋ並去除導電薄板之狀態之斷面圖; 第8 4圖爲本發明之另一接點頭(:7之局部平面圖; 第8 5圖爲本發明之半導體零件安裝模組之一實施例 之斷面圖。 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 本紙張尺度通用中國國家標準(CNS ) Α4规格(210X297公釐) ~ 73 -
Claims (1)
- 經濟部令央標準局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 1 .—種電路基板,其特徽爲:至少在絕緣基材之一 面形成有緩衝膜:至少在該絕緣基板之一面及/或內部至 少配設一層導體電跆:在該緩衝膜與導體電路之間及/或 各導體電路之間形成有將之連接之導通構造,而至少該緩 衝膜係至少將2種導電材料依次戴鍍而成之多層構進體。 ~ 2 .如申請專利範園第1項之基板,其中該導通構造 係由柱狀導體所構成。 3 .如申請專利範圍第1項之基板,其中該多層構造 體爲雙層構造體,該雙層構造體之外層部係由從金,鎳, 鎳合金之群中選出之任一種金屬所構成,內曆部係由銅所 構成。 4. 如申請專利範圍第1項之基板,其中緩衝膜及墊 片部電路至少露出於該絕邊基材之一面。 5. 如申請專利範園第1項之基板,其中緩衝膜及墊 片部電路以及導體電路至少露出於該絕緣基板之一面。 6 .如申請專利範圍第1項之基板,其中在形成有該 緩衝膜之該絕緣基材表面形成有接地線電路及/或散熱片 0 7 .如申請專利範圍第6項之基板,其中在該絕緣基 材內部形成有從該散熱片到另一面而露出於該另一面之傳 熱通路。 8 . —種電路基板之製造方法,其特黴爲包括:製造 由導電基板,形成在該導電基板之至少一面之導體薄層, 形成於該導體薄層表面之《鍍層,埋設在該電鍍層之一定 本紙張尺度逋用中國國家揉準(0灿)八4规格(210父297公羞).74 - -----------Η裟! (請先閎讀背面之注意事項再填寫本頁) 訂 A8 B8 C8 ___ D8 六、申請專利範圍 部位,依次電鍍至少2種導憊材料而構成之多層構造體之 緩衝膜,披覆在該電鍍層上之抗蝕部A,埋設在該抗蝕部 A中而且連接於該‘緩衝膜之第1柱狀導髏或導髏電路或墊 片部電路,埋設在該抗蝕部A,連接於該導體電路或該墊 片部電路,其端面露出於該抗蝕部A表面之第2柱狀導髏 所構成構件A之過程A :製造在該構件A之抗•部A表面 形成有一層導體電路之構件B (1),或在另一抗蝕部B 中埋設許多層導體電路及連接各導體電路間之柱狀導體, 而最後之導體電路係形成於該抗蝕部B表面之構件B(2 )之過程B :將該構件B ( 1 )或構件B ( 2 )之該導體 電路側表面熱壓接於絕緣基材表面而製作該絕緣基材中埋 設有該導體電路之一體化物C之過程C ;及從該一體化物 C上剝離該導篦基板後,依次蝕刻及去除該導體薄層及霉 鍍層而使緩衝膜露出之過程D。 經濟部中央標準局員工消費合作社印製 I I I I I I I 裝 I I I 訂 (請先閲讀背面之注意事項再填寫本頁) 9 .如申請專利範圍第8項之方法,其中過程A包括 :利用電鍍法在導電基板之至少一面披覆導體薄層之過程 Αχ;在該導體薄層上披覆抗蝕層a :後,進行曝光及顯像 處理,只在預定形成緩衝膜之部位殘留該抗蝕層a 1而使 該導體薄層之另一表面露出之過程A 2 ;利用電鍍法在該 導體薄層之露出表面電鍍與殘留在預定形成該緩衝膜之部V 位之抗蝕層a i成爲同一平面之導電村料而形成電鍍層之 過程A 3 ;去除殘留於該預定形成緩衝膜之部位之該抗蝕 層a 1,在該電鍍層上形成該導體薄層之表面露出之緩衝 膜用凹部之過程A4 :在該電鍍層表面上形成抗蝕層a 2後 本紙张尺度逋用中國國家梯隼(CNS ) A4规格(210X297公釐> 75 - 310370 AS B8 C8 D8 六、申請專利範圍 ,進行曝光及顯像處理,在該抗蝕層a 2上形成連通於骸 緩衝膜用凹部之第1孔,及相當於需要形成之墊片部電路 之電路圖型之平面圖型之過程A5:進行電鍍而該緩衝膜 用凹部,該第1孔,及該平面圖型上電鍍層狀之第1導電 材料,然後,又在已形成、之層:状體上依次電鍍與該第1導 電材料不同之至少1種導電材料,以將2種以上之導m材 料層叠而成之多層構造體塡充該緩衡膜用凹部,該第1孔 ,及該平面圇型而整批的形成緩衝膜,第1柱狀導髏,及 墊片部電路之過程A6:去除該抗蝕層a 2而使該電鍍厝表 面露、出之過程A7;在該電鍍層之露出表面披覆厚度可使 該第1柱狀導體之端面露出之抗蝕層a 3之過程As:利用 電鍍法在該抗蝕層a 3及該第1柱狀導體端面上披覆電鍍 薄膜之過程A 9 :在該電鍍薄膜上披覆抗蝕層a 4後,、進行 曝光及顯像處理,在該抗蝕層a 4上形成相當於需要形成 之導體電路之電路圖型之平面圖型,及連通於該墊片部電 路之孔之平面圊型,使該電鍍薄膜表面從各平面圇型露出 之過程A1(/;進行電鍍而在該平面圖型上電鍍導電材料’ 整批的形成導體電路,及連接於該墊片部電路之柱狀 之過程A 1 :、;去除該抗蝕層a 4,蝕刻並去除露出之該髦 鍍薄膜而使該抗蝕層a.3露出之過程A 12:以抗蝕層as披 覆該導體電路,連接於墊片部電路之該柱狀導體’及該抗 蝕層a 3形成、由該抗蝕層a 3及該抗蝕層a.3所構成之抗胜 部A後,進行曝光及顯饊處理,形成該導,體電路’及連通 於連接在垫片部電路上之該柱狀導體之第2孔之ϋ程A u 本紙張尺度遑用中國國家標準(CNS>A4规格(210X297公釐)_ 76 - (請先閲讀背面之注$項再填寫本頁) .叫裝. 訂 1 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 ’及進行電鍍,在該第2孔中塡充導霣材料而形成第2柱 狀導體之過程A 14。 ' 1 〇 .如申請·專利範園第8項之方法,其中過程B ( 1)包括:利用電鍍法在該構伴A之該抗蝕層a3之全面 披覆電錢薄膜之過程B 1 :披覆該電鍍薄膜形成抗蝕層 bi後,進行曝光及顯像處理,形成相當於爾要形成之導 體電路之電路圖型之平面圖型,使該電鍍薄膜表面從平面 ffl型露出之過程B2:進行電鍍在該電鍍薄膜之露出表面 電錢導電材料而形成導髏電路之過程B 3:及去除該抗蝕 lb i,蝕刻露出之該電鍍薄膜而使該抗蝕層& 3露出之過 程B 4。 經濟部中央標準局員工消費合作社印裴 (請先聞讀背面之注_項再填寫本頁) 1 1.如申請專利範圔第8項之方法,其中在過程B (2)中對該構件b (1)至少進行一次:在該抗蝕層 a 5及該導體電路上形成抗蝕層b 2後,進行曝光及顯像處 理,在該抗蝕層b 2上形成連通於該導體電路之孔之過程 B 5 :在該孔中電鍍導電材料形成柱狀導體之過程B s :利 用電鍍法在該抗蝕層b 2全面形成電鍍薄膜之過程b7 :在 該電鍍薄膜上披覆抗蝕層b 3後,進行曝光及顯像處理在 該抗蝕層b 3上形成相當於需要形成之導髏電路之電路圓 型之平面圓型,使該電鍍薄膜表面從該平面圖型露出之過 程Bs:在該平面圖型上電鍍導電材料形成導輯電路之過 程B 9 :、及去除該抗蝕層b 3,触刻並去除露出之該電鍍薄 膜使該抗蝕層b 2露出之過程B i 〇。 1 2.如申請專利範圍第8項之方法,其中過程a包 本紙張尺度適用中國國家標率(CNS>A4规格(210X297公釐)-77 8888 ABCD 經濟部中央標隼局員工消費合作社印策 六、申請專利範園 括:利用電鍍法在導電基板之至少一面上形成導髗薄膜之 過程Ai:在該導體薄層上披覆抗蝕層a 1後,進行曝光及 顯像處理,將該抗鮏層a i只.殘留於預定形成緩衝膜之部 位而使該導體薄層之另一面露出之過程A 2 :利用«鍍法 在該導體薄層之露出表面電鍍與殘留在該預定形成緩衝膜 之部位之該抗蝕層a i成爲同一平面之導竄材料而形成電 鍍層之過程A3:去除殘留於該預定形成緩衝膜之部位之 抗蝕層a i而在該電鍍層上形成該導體薄餍之表面露出之 緩衝膜用凹部之過程A4;在該電鍍、層表面上披覆抗蝕靥 a 2進行曝光及顯像處理,在該抗蝕層a 2上形成連通於該 緩衝膜用凹部之平面圖型,亦即相當於需要形成之導髗電 路之電路圓型之平面圖型,及有必要時形成相當於埜片m 路之電路圚型之平面圖型之過裎A 15:在該緩衝膜用凹部 及該平面圖型上電鍍第1導電材料後,於已形成之層狀體 上依次電鍍與該第1導電材料不同之至少1種導m材料, 以將2種以上之導電材料層狀而成之多層構造體塡充該緩 衝膜用凹部及該導體電路,以及必要時亦斌充該墊片部電 路,整批的形成緩衝膜及、導體電路及必要時亦形成埜片部 電路之過程Al6:在該導體電路及必要時在墊片部電路上 披覆抗蝕層a3後,進行曝光及顯像處理,在該抗蝕層a3 上形成該導體電路及必要時亦形成連通於墊片部電路之第 1孔之過程A ! 7 ;及在該第1孔中電鍍導電村料形成柱狀 導體之過程A 1 8。 1 3 .—種緩衝膜式接點頭,其特激爲:在絕緣基板 本紙張尺度逋用中國國家標率(CNS>A4规格(210X2打公釐)-78 - -1- I- .^^1 —^1 1—— —^1 II 1-^I 1 、 * 4.. (請先閲讀背面之注$項再填寫本頁) 訂 310370 Α8 Β8 C8 D8 六、申請專利範園 之一定部位形成有至少其上面可上下移動之可動部位:該 可動部位之上面與該絕緣基板之上面成爲同一平面:在該 絕緣基板之上面及/或內部配設延長至該可動部位之許多 條信號導體i:i.而至少其前端位於該可動部位:在該信號導 體之該前端上面突設有依次電鍍至少2種以之導電材料之 多層構造體之緩衝膜。 1 4·如申請專利範圓第i 3項之接點頭,其中該可 動部位係由形成在該絕緣基板之厚度方向之貢穿孔,及配 設在該貫穿孔中之彈性構件所構件,而且該彈性構件之上 面從該貫穿孔之上部開口露出。 〜1 5.如申請專利範園第1 3項之接點頭,其中該可 動部位係由成爲段落構造形成於該絕緣基板之厚度方向, 以便使該絕綠基板之上面側成爲薄壁部之貫穿孔之該薄壁 部所構成,而該貫穿孔之上部開口之平面形狀爲Ξ角形, 在其四角形之四個角落刻設有延伸至該絕緣基板之周緣方 向,至少到達該段落構造之該薄壁部之基部之開縫,駭薄 壁部之平面形狀成爲舌片部分。 經濟部中央榡準局貝工消費合作社印聚 (請先Μ讀背面之注意事項再填寫本頁) i 6 .如申請專利範園第1 3項之接點頭,其中該可 動部位係由:以段落搆造朝向該絕緣基板之厚度方向形成 ,以便使該絕緣基板之上面側成爲薄壁部,該上部開口之 平面形狀爲四角形,在其四角形之四個角落刻設延伸至該 絕緣基板之周緣部方向,至少到達該段落構造之該薄翠部 之基部之開縫,該薄壁部之平面形狀成爲舌片形狀之貫穿 孔:及配設在該貫穿孔之彈性構ί牛所構成,而該彈性構件 本紙浪尺度適用十國國家梯準(《:阽>厶4规格(2丨0><297公釐)-79- 經濟部中央揉準局員工消費合作社印策 A8 B8 C8 D8 ___ 六、申請專利範圍 之上面從該貫穿孔之上部開口露出,該信號導體配設至該 彈性構件之上面。 1 7 _如申請 '專利範圍第1 3項之接點頭,其中該信 號導髏中,只有其上面露出於該絕緣基板與該可動部位之 上面。 1 8 .如申請專利範圍第1 3項之接點頭,其中在骸 可動部位之下部配設有使該可動部位之上面膨出於上方之 推舉裝置。 、1 9.如申請專利範園第1 3項之接點頭,其中該推 舉裝置係密閉空氣室。 2 0.如申請專利範園第1 3項之接點頭,其中在該 絕緣基板上形成穿孔,而該信號導體之另一端經由該穿孔 被導出至該絕緣基板之另一面,並在其前端形成緩衝膜。 、2 1 .如申請專利範圍第1 3項之接點頭,其中該絕 緣基板全部係由彈性構件所構成。 2 2 .—種緩衝膜式接點願之製造方法,其特徵爲包 括:在導電薄板表面披覆第1抗蝕層後,進行曝光及顯像 處理,使該導電薄板表面露出於相當於需要形成緩衝膜之 位置之部位之過程;在該導電薄板之露出表面實施蝕刻處 理,在該導電薄板之露出表面形成緩®膜甩凹部後,去除 該第1抗蝕層之過程:在露出之導電薄板褒面披覆第2抗 蝕層後,進行曝光及顯像處理,使該導電薄板表面露出於 相當於碍要形成之信號導體之圖型之平面圓型之過程:在 該緩衝膜用凹部與該平面圖型上電鍍層狀之第1導電材料 本紙伕尺度速用t钃國家襦準(CNS M4«L格(2丨公藿)· - 8〇 _ — ; *~~~ I n n - I - - - -- (請先聞讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消费合作社印裝 A8 B8 C8 DB 六、申請專利範園 後,又於已形成之層狀體上依次電鍍與該第1導霣材料不 同之至少一種導電材料,以將2種以上之導《材料層*而 成之多層構造體塡充該緩衝膜用凹部及該平面圊型而整批 的形成緩衝膜及信號導體之過程:去除該第2抗蝕層後, 將巧露出面熱壓接於形成有具備一定形狀之開口之貫穿孔 之絕緣基板之該開口側表面之過程;及將彈性構件填充於 該貫穿孔及由該導電薄板形成之空洞部後’蝕刻並去除骸 導電薄板而使該緩衝膜及該信猇導體之上面露出之過程。 ^ 2 3 · ~種緩衝膜式接點頸之製造方法’其特徵爲包 括:利用m鍍法在導電基板之至少一面披覆導體薄層之過 程:在該導體薄餍上披覆第1抗蝕層後,進行曝光及顯像 處理,將該第1抗蝕餍只殘留於預定形成緩衝膜之部位而 使該導體薄層之另一表面露出之過程:利用镰鍍法在該導 薄層之露出表面電鍍與殘留在駭預定形成緩衝膜之部位之 該第1抗蝕層成爲同一平面之導電材料而形成電鍍層之過 程:去除殘留於該預定形成緩衝膜之該第1抗蝕層,在該 電鍍層上形成該導體薄層之表面露出之緩衝膜用凹部之過 程C在該電鍍層表面披覆第2抗蝕層後,進行曝光及顯像 處理,使該電鍍層表面以相當於需要形成之僭號導髗之圖 型之平面圖型露出於該第2抗蝕層之過程:在該緩衝膜用 凹部及該平面圖型上電鍍層狀之第1導電村料,然後又在 已形成之層狀體上依次電鍍與該第1導電村料不同之至少 一種導電材料,以將2種以上之導電材料層#而成之多層 構造體塡充該緩衝膜用凹部及該平面圖型而整批的形成緩 本紙張尺度適用中國躅家槺準(CNS)A4規格(210X297公釐)-81- ΙΓ~|^-----nJ------,訂------1 (請先聞讀背面之注f項再填窵本頁) B8 C8 D8 _ 六、申請專利範圍 衝膜及信號導髏之過程:去除該第2抗蝕層後,將其露出 面熱壓接於形成具有一定形狀之開口之貫穿孔之絕緣基板 之該開口側表面之過程:及將彈性構件塡充於由該貫穿孔 及該電鍍層所形成之空涧部中後,剝離該導電基板,然後 依之蝕刻並去除該導體薄層及爾鍍層而使緩衡膜及信號導 體露出之過程。 '2 4 . —種半導體零件安裝模組,其特徽爲包括:在 絕緣基板之至少一面形成有緩_衝膜之爾路基板;及利用黏 接劑安裝在該電路基板上之半導體零件,該半導髗零件之 墊片部以機械方式接觸該緩衝膜。 ' 、2 5 .如申請專利範園第2 4項之模組,其中該黏接 劑係在硬化時發生尺寸收縮之黏接劑。 2 6 .如申請專利範圍第2 4項之模組,其中該緩衝 膜係至少將2種導電材料電鍍成層狀而成之雙層構造《。 (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央揉準局貝工消费合作社印裝 本紙張尺度遑用中國國家梂窣(CNS ) A4规格(210X297公康)-82 -
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26570195 | 1995-10-13 | ||
JP4774496 | 1996-03-05 | ||
JP8826596 | 1996-04-10 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW310370B true TW310370B (zh) | 1997-07-11 |
Family
ID=27293073
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW085112476A TW310370B (zh) | 1995-10-13 | 1996-10-12 |
Country Status (5)
Country | Link |
---|---|
US (3) | US5886877A (zh) |
EP (1) | EP0768712B1 (zh) |
KR (2) | KR100458754B1 (zh) |
DE (1) | DE69635603T2 (zh) |
TW (1) | TW310370B (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI692639B (zh) * | 2019-10-03 | 2020-05-01 | 佳世達科技股份有限公司 | 超音波探頭 |
Families Citing this family (63)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5886877A (en) * | 1995-10-13 | 1999-03-23 | Meiko Electronics Co., Ltd. | Circuit board, manufacturing method therefor, and bump-type contact head and semiconductor component packaging module using the circuit board |
JP3704864B2 (ja) | 1997-02-12 | 2005-10-12 | 株式会社デンソー | 半導体素子の実装構造 |
IT1291779B1 (it) * | 1997-02-17 | 1999-01-21 | Magnetek Spa | Procedimento per la realizzazione di circuiti stampati e circuiti stampati cosi'ottenuti |
JP2956647B2 (ja) * | 1997-04-21 | 1999-10-04 | 日本電気株式会社 | 半導体装置用キャリヤ及びそれを用いた半導体装置 |
KR100553281B1 (ko) * | 1997-04-30 | 2006-02-22 | 히다치 가세고교 가부시끼가이샤 | 반도체 장치 및 반도체 소자 탑재용 기판 및 이들의 제조 방법 |
US6288347B1 (en) * | 1997-05-30 | 2001-09-11 | Kyocera Corporation | Wiring board for flip-chip-mounting |
KR20010089134A (ko) * | 1998-07-08 | 2001-09-29 | 칼 하인쯔 호르닝어 | 회로 및 그 제조 방법 |
JP4066522B2 (ja) * | 1998-07-22 | 2008-03-26 | イビデン株式会社 | プリント配線板 |
JP2000100985A (ja) * | 1998-09-17 | 2000-04-07 | Nitto Denko Corp | 半導体素子実装用基板およびその製造方法と用途 |
US6078103A (en) * | 1998-10-29 | 2000-06-20 | Mcdonnell Douglas Corporation | Dimpled contacts for metal-to-semiconductor connections, and methods for fabricating same |
SE516087C2 (sv) * | 1999-02-02 | 2001-11-19 | Ericsson Telefon Ab L M | Anordning vid ledningsbärare och förfaranden för tillverkning av sådana ledningsbärare |
JP3756723B2 (ja) * | 1999-07-27 | 2006-03-15 | 松下電工株式会社 | プリント配線板の加工方法 |
US6497943B1 (en) * | 2000-02-14 | 2002-12-24 | International Business Machines Corporation | Surface metal balancing to reduce chip carrier flexing |
JP3752949B2 (ja) * | 2000-02-28 | 2006-03-08 | 日立化成工業株式会社 | 配線基板及び半導体装置 |
JP2001267449A (ja) | 2000-03-15 | 2001-09-28 | Nec Corp | Lsiパッケ−ジ及びそれに用いる内部接続工法 |
JP3864029B2 (ja) * | 2000-03-24 | 2006-12-27 | 松下電器産業株式会社 | 半導体パッケージ及び半導体パッケージの製造方法 |
US6642613B1 (en) * | 2000-05-09 | 2003-11-04 | National Semiconductor Corporation | Techniques for joining an opto-electronic module to a semiconductor package |
JP4555436B2 (ja) * | 2000-06-29 | 2010-09-29 | 富士通株式会社 | 薄膜樹脂基板への樹脂モールド方法及び高周波モジュール |
US6651324B1 (en) * | 2000-11-06 | 2003-11-25 | Viasystems Group, Inc. | Process for manufacture of printed circuit boards with thick copper power circuitry and thin copper signal circuitry on the same layer |
US20020117753A1 (en) * | 2001-02-23 | 2002-08-29 | Lee Michael G. | Three dimensional packaging |
US6902098B2 (en) * | 2001-04-23 | 2005-06-07 | Shipley Company, L.L.C. | Solder pads and method of making a solder pad |
US6855892B2 (en) * | 2001-09-27 | 2005-02-15 | Matsushita Electric Industrial Co., Ltd. | Insulation sheet, multi-layer wiring substrate and production processes thereof |
JP3787295B2 (ja) * | 2001-10-23 | 2006-06-21 | ローム株式会社 | 半導体装置 |
MY140754A (en) * | 2001-12-25 | 2010-01-15 | Hitachi Chemical Co Ltd | Connection board, and multi-layer wiring board, substrate for semiconductor package and semiconductor package using connection board, and manufacturing method thereof |
TWI245402B (en) * | 2002-01-07 | 2005-12-11 | Megic Corp | Rod soldering structure and manufacturing process thereof |
US6642081B1 (en) * | 2002-04-11 | 2003-11-04 | Robert Patti | Interlocking conductor method for bonding wafers to produce stacked integrated circuits |
DE10223738B4 (de) * | 2002-05-28 | 2007-09-27 | Qimonda Ag | Verfahren zur Verbindung integrierter Schaltungen |
DE10234951B4 (de) * | 2002-07-31 | 2009-01-02 | Qimonda Ag | Verfahren zur Herstellung von Halbleiterschaltungsmodulen |
FI20030293A (fi) * | 2003-02-26 | 2004-08-27 | Imbera Electronics Oy | Menetelmä elektroniikkamoduulin valmistamiseksi ja elektroniikkamoduuli |
US7930815B2 (en) | 2003-04-11 | 2011-04-26 | Avery Dennison Corporation | Conductive pattern and method of making |
US20040200061A1 (en) * | 2003-04-11 | 2004-10-14 | Coleman James P. | Conductive pattern and method of making |
US20090014897A1 (en) * | 2003-05-15 | 2009-01-15 | Kumamoto Technology & Industry Foundation | Semiconductor chip package and method of manufacturing the same |
US7332805B2 (en) * | 2004-01-06 | 2008-02-19 | International Business Machines Corporation | Electronic package with improved current carrying capability and method of forming the same |
JPWO2005081312A1 (ja) * | 2004-02-24 | 2008-01-17 | イビデン株式会社 | 半導体搭載用基板 |
JP2005328025A (ja) * | 2004-04-13 | 2005-11-24 | Matsushita Electric Ind Co Ltd | 面実装電子部品の製造方法とこの製造方法で製造した面実装電子部品とこれを用いた電子機器 |
JP3961537B2 (ja) * | 2004-07-07 | 2007-08-22 | 日本電気株式会社 | 半導体搭載用配線基板の製造方法、及び半導体パッケージの製造方法 |
JP4351129B2 (ja) * | 2004-09-01 | 2009-10-28 | 日東電工株式会社 | 配線回路基板 |
JP4319976B2 (ja) * | 2004-12-27 | 2009-08-26 | 日本シイエムケイ株式会社 | 多層プリント配線板及びその製造方法 |
JP4146864B2 (ja) * | 2005-05-31 | 2008-09-10 | 新光電気工業株式会社 | 配線基板及びその製造方法、並びに半導体装置及び半導体装置の製造方法 |
KR100771862B1 (ko) * | 2005-08-12 | 2007-11-01 | 삼성전자주식회사 | 메모리 모듈을 위한 인쇄회로기판, 그 제조 방법 및 메모리모듈-소켓 어셈블리 |
JP4979214B2 (ja) * | 2005-08-31 | 2012-07-18 | 日本発條株式会社 | プローブカード |
JP5164362B2 (ja) * | 2005-11-02 | 2013-03-21 | キヤノン株式会社 | 半導体内臓基板およびその製造方法 |
JP4715798B2 (ja) * | 2007-04-10 | 2011-07-06 | ブラザー工業株式会社 | 電子装置 |
US20090009197A1 (en) * | 2007-07-02 | 2009-01-08 | Kabushiki Kaisha Nihon Micronics | Probe for electrical test |
JP4447631B2 (ja) * | 2007-11-05 | 2010-04-07 | 東京エレクトロン株式会社 | 位置検出用治具 |
KR101491138B1 (ko) * | 2007-12-12 | 2015-02-09 | 엘지이노텍 주식회사 | 다층 기판 및 이를 구비한 발광 다이오드 모듈 |
WO2009147936A1 (ja) * | 2008-06-02 | 2009-12-10 | イビデン株式会社 | 多層プリント配線板の製造方法 |
KR100997524B1 (ko) | 2008-10-28 | 2010-11-30 | 삼성전기주식회사 | 전자소자 내장형 인쇄회로기판 및 그 제조방법 |
KR101022912B1 (ko) * | 2008-11-28 | 2011-03-17 | 삼성전기주식회사 | 금속범프를 갖는 인쇄회로기판 및 그 제조방법 |
JP5379065B2 (ja) | 2010-04-21 | 2013-12-25 | 新光電気工業株式会社 | プローブカード及びその製造方法 |
US8797053B2 (en) * | 2011-05-24 | 2014-08-05 | Intel Corporation | Positioning and socketing for semiconductor dice |
TWI473551B (zh) * | 2011-07-08 | 2015-02-11 | Unimicron Technology Corp | 封裝基板及其製法 |
CN105097758B (zh) * | 2014-05-05 | 2018-10-26 | 日月光半导体制造股份有限公司 | 衬底、其半导体封装及其制造方法 |
KR101616625B1 (ko) * | 2014-07-30 | 2016-04-28 | 삼성전기주식회사 | 반도체 패키지 및 그 제조방법 |
JP2016152262A (ja) * | 2015-02-16 | 2016-08-22 | イビデン株式会社 | プリント配線板 |
CN106356355B (zh) * | 2015-07-15 | 2020-06-26 | 恒劲科技股份有限公司 | 基板结构及其制作方法 |
JP6652443B2 (ja) * | 2016-05-06 | 2020-02-26 | 株式会社日本マイクロニクス | 多層配線基板及びこれを用いたプローブカード |
US10070536B2 (en) * | 2016-07-05 | 2018-09-04 | Unimicron Technology Corp. | Manufacturing method of circuit board structure |
JP2019121311A (ja) * | 2018-01-11 | 2019-07-22 | シャープ株式会社 | 基板、表示装置及び基板の製造方法 |
KR102445562B1 (ko) * | 2018-03-29 | 2022-09-21 | 삼성디스플레이 주식회사 | 인쇄 회로 기판 패키지 및 이를 포함하는 표시 장치 |
CN108684134B (zh) * | 2018-05-10 | 2020-04-24 | 京东方科技集团股份有限公司 | 线路板和显示装置 |
DE102019132852B4 (de) * | 2019-12-03 | 2021-12-30 | Schweizer Electronic Ag | Verfahren zum Herstellen eines Leiterstrukturelements und Leiterstrukturelement |
CN114040590B (zh) * | 2021-10-22 | 2023-06-16 | 重庆康佳光电技术研究院有限公司 | 双面电路基板、显示面板及其制备方法 |
Family Cites Families (42)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3826984A (en) * | 1969-02-28 | 1974-07-30 | Licentia Gmbh | Measuring device for the dynamic measurement of semiconductor parameters and method of making such a device |
US3832769A (en) * | 1971-05-26 | 1974-09-03 | Minnesota Mining & Mfg | Circuitry and method |
US3781596A (en) * | 1972-07-07 | 1973-12-25 | R Galli | Semiconductor chip carriers and strips thereof |
US4332343A (en) * | 1978-09-20 | 1982-06-01 | International Business Machines Corporation | Process for in-situ modification of solder comopsition |
US4649339A (en) * | 1984-04-25 | 1987-03-10 | Honeywell Inc. | Integrated circuit interface |
JPS62276894A (ja) * | 1986-02-21 | 1987-12-01 | 株式会社メイコー | スル−ホ−ル付導体回路板の製造方法 |
JPH0714105B2 (ja) * | 1986-05-19 | 1995-02-15 | 日本電装株式会社 | 混成集積回路基板及びその製造方法 |
EP0259163A3 (en) * | 1986-09-05 | 1989-07-12 | Tektronix, Inc. | Semiconductor wafer probe |
US4912399A (en) * | 1987-06-09 | 1990-03-27 | Tektronix, Inc. | Multiple lead probe for integrated circuits in wafer form |
JPH01160029A (ja) * | 1987-12-17 | 1989-06-22 | Matsushita Electric Ind Co Ltd | 半導体装置 |
US4922192A (en) * | 1988-09-06 | 1990-05-01 | Unisys Corporation | Elastic membrane probe |
EP0361779A1 (en) * | 1988-09-26 | 1990-04-04 | Hewlett-Packard Company | Micro-strip architecture for membrane test probe |
US4968589A (en) * | 1988-10-26 | 1990-11-06 | General Signal Corporation | Probe card for integrated circuit chip and method of making probe card |
EP0368262B1 (en) * | 1988-11-09 | 2001-02-14 | Nitto Denko Corporation | Wiring substrate, film carrier, semiconductor device made by using the film carrier, and mounting structure comprising the semiconductor device |
US5071787A (en) * | 1989-03-14 | 1991-12-10 | Kabushiki Kaisha Toshiba | Semiconductor device utilizing a face-down bonding and a method for manufacturing the same |
US4930001A (en) * | 1989-03-23 | 1990-05-29 | Hughes Aircraft Company | Alloy bonded indium bumps and methods of processing same |
JPH02310941A (ja) * | 1989-05-26 | 1990-12-26 | Mitsui Mining & Smelting Co Ltd | バンプを有するプリント回路基板およびバンプの形成方法 |
JP2753746B2 (ja) * | 1989-11-06 | 1998-05-20 | 日本メクトロン株式会社 | Ic搭載用可撓性回路基板及びその製造法 |
US5251806A (en) * | 1990-06-19 | 1993-10-12 | International Business Machines Corporation | Method of forming dual height solder interconnections |
US5090118A (en) * | 1990-07-31 | 1992-02-25 | Texas Instruments Incorporated | High performance test head and method of making |
US5172050A (en) * | 1991-02-15 | 1992-12-15 | Motorola, Inc. | Micromachined semiconductor probe card |
US5225037A (en) * | 1991-06-04 | 1993-07-06 | Texas Instruments Incorporated | Method for fabrication of probe card for testing of semiconductor devices |
JP2873409B2 (ja) * | 1991-06-07 | 1999-03-24 | ティーディーケイ株式会社 | 薄膜磁気ヘッドの製造方法 |
US5177438A (en) * | 1991-08-02 | 1993-01-05 | Motorola, Inc. | Low resistance probe for semiconductor |
US5310965A (en) * | 1991-08-28 | 1994-05-10 | Nec Corporation | Multi-level wiring structure having an organic interlayer insulating film |
KR100196195B1 (ko) * | 1991-11-18 | 1999-06-15 | 이노우에 쥰이치 | 프로우브 카드 |
JPH05206201A (ja) * | 1992-01-28 | 1993-08-13 | Furukawa Electric Co Ltd:The | 半導体装置とその製造方法 |
US6077725A (en) * | 1992-09-03 | 2000-06-20 | Lucent Technologies Inc | Method for assembling multichip modules |
US5334804A (en) * | 1992-11-17 | 1994-08-02 | Fujitsu Limited | Wire interconnect structures for connecting an integrated circuit to a substrate |
US5367195A (en) * | 1993-01-08 | 1994-11-22 | International Business Machines Corporation | Structure and method for a superbarrier to prevent diffusion between a noble and a non-noble metal |
JP3258764B2 (ja) * | 1993-06-01 | 2002-02-18 | 三菱電機株式会社 | 樹脂封止型半導体装置の製造方法ならびに外部引出用電極およびその製造方法 |
JP2710544B2 (ja) * | 1993-09-30 | 1998-02-10 | インターナショナル・ビジネス・マシーンズ・コーポレイション | プローブ構造、プローブ構造の形成方法 |
US5583747A (en) * | 1993-11-01 | 1996-12-10 | Baird; John H. | Thermoplastic interconnect for electronic device and method for making |
US5431328A (en) * | 1994-05-06 | 1995-07-11 | Industrial Technology Research Institute | Composite bump flip chip bonding |
JP2833996B2 (ja) * | 1994-05-25 | 1998-12-09 | 日本電気株式会社 | フレキシブルフィルム及びこれを有する半導体装置 |
US5513430A (en) * | 1994-08-19 | 1996-05-07 | Motorola, Inc. | Method for manufacturing a probe |
JPH0883825A (ja) * | 1994-09-09 | 1996-03-26 | Tokyo Electron Ltd | プローブ装置 |
US5854558A (en) * | 1994-11-18 | 1998-12-29 | Fujitsu Limited | Test board for testing a semiconductor device and method of testing the semiconductor device |
JPH08335653A (ja) * | 1995-04-07 | 1996-12-17 | Nitto Denko Corp | 半導体装置およびその製法並びに上記半導体装置の製造に用いる半導体装置用テープキャリア |
US5825192A (en) * | 1995-07-14 | 1998-10-20 | Tokyo Electron Limited | Probe card device used in probing apparatus |
US5874780A (en) * | 1995-07-27 | 1999-02-23 | Nec Corporation | Method of mounting a semiconductor device to a substrate and a mounted structure |
US5886877A (en) * | 1995-10-13 | 1999-03-23 | Meiko Electronics Co., Ltd. | Circuit board, manufacturing method therefor, and bump-type contact head and semiconductor component packaging module using the circuit board |
-
1996
- 1996-10-09 US US08/727,973 patent/US5886877A/en not_active Expired - Lifetime
- 1996-10-11 DE DE69635603T patent/DE69635603T2/de not_active Expired - Lifetime
- 1996-10-11 EP EP96116327A patent/EP0768712B1/en not_active Expired - Lifetime
- 1996-10-11 KR KR1019960045308A patent/KR100458754B1/ko not_active IP Right Cessation
- 1996-10-12 TW TW085112476A patent/TW310370B/zh not_active IP Right Cessation
-
1998
- 1998-10-15 US US09/173,345 patent/US6239983B1/en not_active Expired - Lifetime
-
2000
- 2000-08-07 US US09/633,438 patent/US6350957B1/en not_active Expired - Fee Related
-
2004
- 2004-01-15 KR KR1020040003148A patent/KR100474241B1/ko not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI692639B (zh) * | 2019-10-03 | 2020-05-01 | 佳世達科技股份有限公司 | 超音波探頭 |
Also Published As
Publication number | Publication date |
---|---|
EP0768712B1 (en) | 2005-12-21 |
EP0768712A2 (en) | 1997-04-16 |
DE69635603T2 (de) | 2006-09-14 |
KR100474241B1 (ko) | 2005-03-14 |
KR100458754B1 (ko) | 2005-09-30 |
US6239983B1 (en) | 2001-05-29 |
DE69635603D1 (de) | 2006-01-26 |
US5886877A (en) | 1999-03-23 |
KR970023931A (ko) | 1997-05-30 |
US6350957B1 (en) | 2002-02-26 |
EP0768712A3 (en) | 1999-01-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW310370B (zh) | ||
US7351602B2 (en) | Process for producing a thin film with MEMS probe circuits | |
CN101268548B (zh) | 微电子封装及其方法 | |
US8344489B2 (en) | Semiconductor device and manufacturing method thereof | |
JP5071381B2 (ja) | 異方導電性コネクターおよび異方導電性コネクター装置 | |
JP5106460B2 (ja) | 半導体装置及びその製造方法、並びに電子装置 | |
US20050230824A1 (en) | BGA semiconductor device having a dummy bump | |
US8169072B2 (en) | Semiconductor device, manufacturing method thereof, and electronic device | |
JP2017038075A (ja) | エリアアレイユニットコネクタを備えるスタック可能モールド超小型電子パッケージ | |
TW201209939A (en) | Stackable molded microelectronic packages | |
TW511264B (en) | Semiconductor device, mounting substrate and its manufacturing method, circuit substrate and electronic machine | |
JPS63188964A (ja) | 集積回路パツケ−ジ | |
KR20110029465A (ko) | 인쇄회로기판 및 그의 제조 방법 | |
JP4750080B2 (ja) | 配線基板 | |
TW200408817A (en) | Inspection contact sheet for electronic device and method of fabricating the same | |
CN112616244B (zh) | 柔性电路板及柔性电路板制备方法 | |
TW201123391A (en) | Lead frame and manufacturing method of the same | |
US6320250B1 (en) | Semiconductor package and process for manufacturing the same | |
JP2005129752A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
US10256030B2 (en) | Flexible plate adapted to be used in winged coil structure, winged coil structure, and method of manufacturing winged coil structure | |
JPH09330995A (ja) | 回路基板とその製造方法、その回路基板を用いたバンプ式コンタクトヘッドと半導体部品実装モジュール | |
TW201036113A (en) | Substrateless chip package and fabricating method | |
CN100589279C (zh) | 批形成三维弹簧元件的方法和系统 | |
JP6552811B2 (ja) | パッケージ基板とその製造方法、および半導体装置 | |
KR20110021123A (ko) | 전자소자 내장형 인쇄회로기판 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | Annulment or lapse of patent due to non-payment of fees |