KR20220104798A - 패키지 코어 어셈블리 및 제작 방법들 - Google Patents

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Abstract

본 개시내용은 반도체 코어 어셈블리들 및 이를 형성하는 방법들에 관한 것이다. 본 명세서에서 설명되는 반도체 코어 어셈블리들은 반도체 패키지 어셈블리들, RGB 어셈블리들, RGB 스페이서 어셈블리들, 칩 캐리어 어셈블리들, (예컨대, 그래픽 카드들을 위한) 중간 캐리어 어셈블리들 등을 형성하는 데 이용될 수 있다. 일 실시예에서, 실리콘 기판 코어는 직접 레이저 패터닝에 의해 구조화된다. 하나 이상의 전도성 상호 연결부들이 기판 코어에 형성되고, 하나 이상의 재분배 층들이 기판 코어의 표면들 상에 형성된다. 그 후, 실리콘 기판 코어는 반도체 패키지, RGB, RGB 스페이서, 칩 캐리어, 중간 캐리어 등을 위한 코어 구조로서 이용될 수 있다.

Description

패키지 코어 어셈블리 및 제작 방법들
[0001] 본 개시내용의 실시예들은 일반적으로 전자 장착 구조들 및 이를 형성하는 방법들에 관한 것이다. 보다 구체적으로, 본 명세서에서 설명되는 실시예들은 반도체 패키지 및 PCB 어셈블리들 그리고 이를 형성하는 방법들에 관한 것이다.
[0002] 소형화된 전자 디바이스들 및 컴포넌트들에 대한 계속 증가하는 요구로 인해, 더 큰 회로 밀도들과 함께 더 빠른 프로세싱 능력들에 대한 요구는 이러한 집적 회로 칩들의 제작에 사용되는 재료들, 구조들 및 프로세스들에 대해 대응하는 요구들을 부과한다. 그러나 더 큰 통합 및 성능을 향한 이러한 경향들과 함께, 제조 비용들의 감소가 끊임없이 추구되고 있다.
[0003] 종래에는, 회로 보드들(예컨대, PCB(printed circuit board)들)에 결합된 유기 패키지 기판들에 피처들 및 연결부들을 형성하는 편의성뿐만 아니라, 유기 복합물들과 연관된 비교적 낮은 패키지 제조 비용들로 인해, 집적 회로 칩들이 유기 패키지 기판들 상에 제작되었다. 그러나 회로 밀도들이 증가되고 전자 디바이스들이 더 소형화됨에 따라, 디바이스 스케일링 및 연관된 성능 요건들을 유지하기 위한 재료 구조화 분해능에 대한 제한들로 인해 유기 패키지 기판들 및 종래의 상호 연결 PCB들의 이용은 비현실적이 된다. 더 최근에는, 유기 패키지 기판들과 연관된 제한들 중 일부를 보상하기 위해 재분배 층들로서 수동 실리콘 인터포저(interposer)들을 이용하여 2.5D 및 3D 집적 회로들이 제작되었다. 실리콘 인터포저 이용은, 고급 전자 장착 및 패키징 애플리케이션들에서 추구되는 고 대역폭 밀도, 저전력 칩 대 칩(chip-to-chip) 통신, 및 이종 통합에 대한 가능성에 의해 추진된다. 그러나 실리콘 인터포저들 내의 피처들, 이를테면 TSV(through-silicon via)들의 형성은 여전히 어렵고 비용이 많이 든다. 특히, 고 종횡비(high-aspect-ratio) 실리콘 비아 에칭, 화학 기계적 평탄화 및 반도체 BEOL(back end of line) 상호 연결에 의해 높은 비용들이 부과된다.
[0004] 따라서 당해 기술분야에 필요한 것은 증가된 밀도들을 갖는 개선된 반도체 패키지 및 PCB 코어 어셈블리들 그리고 이를 형성하는 방법들이다.
[0005] 본 개시내용은 일반적으로 전자 장착 구조들 및 이를 형성하는 방법들에 관한 것이다.
[0006] 일 실시예에서, 반도체 디바이스 어셈블리가 제공된다. 반도체 디바이스 어셈블리는 제2 표면 반대편의 제1 표면 및 약 1000㎛ 미만의 두께를 갖는 실리콘 코어 구조를 포함한다. 하나 이상의 전도성 상호 연결부들이 실리콘 코어 구조를 관통하여 형성되고, 제1 표면 및 제2 표면으로부터 돌출된다. 반도체 디바이스 어셈블리는 제1 표면 상에 형성된 제1 재분배 층 및 제2 표면 상에 형성된 제2 재분배 층을 더 포함한다. 제1 재분배 층 및 제2 재분배 층은 각각 상부에 하나 이상의 전도성 접촉부들이 형성된다.
[0007] 일 실시예에서, 반도체 디바이스 어셈블리가 제공된다. 반도체 디바이스 어셈블리는 실리콘 코어 구조, 패시베이팅 층 및 유전체 층을 포함한다. 실리콘 코어 구조는 약 1000㎛ 미만의 두께를 갖는다. 패시베이팅 층은 실리콘 코어 구조를 둘러싸고 열 산화물을 포함한다. 유전체 층은 패시베이팅 층 상에 형성되고, 내부에 실리카 입자들이 배치된 에폭시 수지를 포함한다.
[0008] 일 실시예에서, 반도체 디바이스 어셈블리가 제공된다. 반도체 디바이스는 실리콘 코어 구조, 실리콘 구조를 둘러싸며 열 산화물을 포함하는 패시베이팅 층, 패시베이팅 층을 둘러싸며 에폭시 수지로 형성된 유전체 층, 및 유전체 층 상에 형성된 재분배 층을 포함한다. 재분배 층은, 유전체 층 상에 형성되며 몰리브덴으로 형성된 접착 층, 접착 층 상에 형성된 구리 시드 층, 및 구리 시드 층 상에 형성된 구리 층을 더 포함한다.
[0009] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나 첨부된 도면들은 단지 예시적인 실시예들만을 예시하는 것이며 따라서 그 범위를 제한하는 것으로 간주되지 않아야 하고, 다른 동등하게 유효한 실시예들을 허용할 수 있다는 것이 주목되어야 한다.
[0010] 도 1a는 본 명세서에서 설명되는 일 실시예에 따른 반도체 코어 어셈블리의 단면도를 개략적으로 예시한다.
[0011] 도 1b는 본 명세서에서 설명되는 일 실시예에 따른 반도체 코어 어셈블리의 단면도를 개략적으로 예시한다.
[0012] 도 2는 본 명세서에서 설명되는 일 실시예에 따른, 도 1a 및 도 1b의 반도체 코어 어셈블리들을 형성하기 위한 프로세스를 예시하는 흐름도이다.
[0013] 도 3은 본 명세서에서 설명되는 일 실시예에 따른, 반도체 코어 어셈블리를 위한 기판을 구조화하기 위한 프로세스를 예시하는 흐름도이다.
[0014] 도 4a - 도 4d는 본 명세서에서 설명되는 일 실시예에 따른, 도 3에 도시된 프로세스의 상이한 스테이지들에서의 기판의 단면도들을 개략적으로 예시한다.
[0015] 도 5는 본 명세서에서 설명되는 일 실시예에 따른, 반도체 코어 어셈블리를 위한 코어 구조 상에 절연 층을 형성하기 위한 프로세스를 예시하는 흐름도이다.
[0016] 도 6a - 도 6i는 본 명세서에서 설명되는 일 실시예에 따른, 도 5에 도시된 프로세스의 상이한 스테이지들에서의 코어 구조의 단면도들을 개략적으로 예시한다.
[0017] 도 7은 본 명세서에서 설명되는 일 실시예에 따른, 반도체 코어 어셈블리를 위한 코어 구조 상에 절연 층을 형성하기 위한 프로세스를 예시하는 흐름도이다.
[0018] 도 8a - 도 8e는 본 명세서에서 설명되는 일 실시예에 따른, 도 7에 도시된 프로세스의 상이한 스테이지들에서의 코어 구조의 단면도들을 개략적으로 예시한다.
[0019] 도 9는 본 명세서에서 설명되는 일 실시예에 따른, 반도체 코어 어셈블리에서 상호 연결부들을 형성하기 위한 프로세스를 예시하는 흐름도이다.
[0020] 도 10a - 도 10h는 본 명세서에서 설명되는 일 실시예에 따른, 도 9에 도시된 프로세스의 상이한 스테이지들에서의 반도체 코어 어셈블리의 단면도들을 개략적으로 예시한다.
[0021] 도 11은 본 명세서에서 설명되는 일 실시예에 따른, 반도체 코어 어셈블리 상에 재분배 층을 형성하기 위한 프로세스를 예시하는 흐름도이다.
[0022] 도 12a - 도 12l은 본 명세서에서 설명되는 일 실시예에 따른, 도 11에 도시된 프로세스의 상이한 스테이지들에서의 반도체 코어 어셈블리의 단면도들을 개략적으로 예시한다.
[0023] 도 13a는 본 명세서에서 설명되는 일 실시예에 따른, 반도체 코어 어셈블리를 포함하는 칩 캐리어 구조의 단면도를 개략적으로 예시한다.
[0024] 도 13b는 본 명세서에서 설명되는 일 실시예에 따른 반도체 코어 어셈블리를 포함하는 PCB 구조의 단면도를 개략적으로 예시한다.
[0025] 도 13c는 본 명세서에서 설명되는 일 실시예에 따른 반도체 코어 어셈블리를 포함하는 PCB 구조의 단면도를 개략적으로 예시한다.
[0026] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 가리키기 위해, 가능한 경우, 동일한 참조 부호들이 사용되었다. 일 실시예의 엘리먼트들 및 특징들은 추가 언급 없이 다른 실시예들에 유리하게 포함될 수 있다는 것이 고려된다.
[0027] 본 개시내용은 반도체 코어 어셈블리들 및 이를 형성하는 방법들에 관한 것이다. 본 명세서에서 설명되는 반도체 코어 어셈블리들은 반도체 패키지 어셈블리들, PCB 어셈블리들, PCB 스페이서 어셈블리들, 칩 캐리어 어셈블리들, (예컨대, 그래픽 카드들을 위한) 중간 캐리어 어셈블리들 등을 형성하는 데 이용될 수 있다. 일 실시예에서, 실리콘 기판 코어는 직접 레이저 패터닝에 의해 구조화된다. 하나 이상의 전도성 상호 연결부들이 기판 코어에 형성되고, 하나 이상의 재분배 층들이 기판 코어의 표면들 상에 형성된다. 그 후, 실리콘 기판 코어는 반도체 패키지, PCB, PCB 스페이서, 칩 캐리어, 중간 캐리어 등을 위한 코어 구조로서 이용될 수 있다.
[0028] 본 명세서에서 개시되는 방법들 및 장치는 유리 섬유 충전(glass fiber-filled) 에폭시 프레임들을 이용하는 보다 종래의 반도체 패키지, PCB, 및 칩 캐리어 구조들을 대체하도록 의도된 신규한 얇은 폼 팩터(thin-form-factor) 반도체 코어 구조들을 포함한다. 일반적으로, 현재의 반도체 패키지들, PCB들, 스페이서들 및 칩 캐리어들의 확장성은 이러한 다양한 구조들을 형성하는 데 통상적으로 이용되는 재료들(예컨대, 에폭시 몰딩 화합물, 에폭시 수지 바인더들을 갖는 FR-4 및 FR-5 등급 직조 유리 섬유 직물 등)의 평면성 결여 및 강성에 의해 제한된다. 이러한 재료들의 고유 특성들은 그 안에 형성된 미세(예컨대, 미크론 스케일) 피처들을 패터닝하고 이용하는 데 어려움을 야기한다. 더욱이, 현재 이용되는 재료들의 특성들(예컨대, 절연성)의 결과로서, 섬유 유리 프레임들, 보드들, 몰딩 화합물들, 및 이들에 인접하게 배치된 임의의 칩들 사이에서 CTE(coefficient of thermal expansion) 불일치가 발생할 수 있다. 따라서 전류 패키지, PCB, 스페이서 및 캐리어 구조들은 CTE 불일치에 의해 야기되는 임의의 휨의 영향을 완화시키기 위해 더 큰 간격을 갖는 더 큰 솔더 범프들을 필요로 한다. 이에 따라, 종래의 반도체 패키지, PCB, 스페이서 및 캐리어 프레임들은 낮은 구조 전체 전기 대역폭(through-structure electrical bandwidth)들을 특징으로 하여, 감소된 전체 전력 효율을 야기한다. 본 명세서에 개시된 방법들 및 장치는 위에서 설명된 종래의 반도체 패키지, PCB, 스페이서 및 캐리어 구조들과 연관된 단점들 중 다수를 극복하는 반도체 코어 구조들을 제공한다.
[0029] 도 1a 및 도 1b는 일부 실시예들에 따른 얇은 폼 팩터 반도체 코어 어셈블리(100)의 단면도들을 예시한다. 반도체 코어 어셈블리(100)는 상부에 장착된 반도체 패키지들의 구조적 지지 및 전기 상호 연결을 위해 이용될 수 있다. 추가 예들에서, 반도체 코어 어셈블리(100)는 칩 또는 그래픽 카드와 같은 표면 장착 디바이스를 위한 캐리어 구조로서 이용될 수 있다. 반도체 코어 어셈블리(100)는 일반적으로, 코어 구조(102), 선택적인 패시베이팅 층(104) 및 절연 층(118)을 포함한다.
[0030] 일 실시예에서, 코어 구조(102)는 임의의 적절한 기판 재료로 형성된 패터닝된(예컨대, 구조화된) 기판을 포함한다. 예를 들어, 코어 구조(102)는 Ⅲ-Ⅴ 화합물 반도체 재료, 실리콘, 결정질 실리콘(예컨대, Si<100> 또는 Si<111>), 실리콘 산화물, 실리콘 게르마늄, 도핑된 또는 도핑되지 않은 실리콘, 도핑된 또는 도핑되지 않은 폴리실리콘, 실리콘 질화물, 석영, 유리(예컨대, 붕규산 유리), 사파이어, 알루미나 및/또는 세라믹 재료들로 형성된 기판을 포함한다. 일 실시예에서, 코어 구조(102)는 단결정질 p형 또는 n형 실리콘 기판을 포함한다. 일 실시예에서, 코어 구조(102)는 다결정질 p형 또는 n형 실리콘 기판을 포함한다. 다른 실시예에서, 코어 구조(102)는 p형 또는 n형 실리콘 태양 기판을 포함한다. 코어 구조(102)를 형성하는 데 이용되는 기판은 추가로 다각형 또는 원형 형상을 가질 수 있다. 예를 들어, 코어 구조(102)는 챔퍼형(chamfered) 에지들을 갖는 또는 챔퍼형 에지들 없이, 약 120㎜ 내지 약 180㎜의 측 방향 치수들을 갖는 실질적으로 정사각형 실리콘 기판을 포함할 수 있다. 다른 예에서, 코어 구조(102)는 약 20㎜ 내지 약 700㎜, 이를테면 약 100㎜ 내지 약 50㎜, 예를 들어 약 300㎜의 직경을 갖는 원형 실리콘 함유 웨이퍼를 포함할 수 있다.
[0031] 코어 구조(102)는 약 50㎛ 내지 약 1000㎛의 두께(T1), 이를테면 약 70㎛ 내지 약 800㎛의 두께(T1)를 갖는다. 예를 들어, 코어 구조(102)는 약 80㎛ 내지 약 400㎛의 두께(T1), 이를테면 약 100㎛ 내지 약 200㎛의 두께(T1)를 갖는다. 다른 예에서, 코어 구조(102)는 약 70㎛ 내지 약 150㎛의 두께(T1), 이를테면 약 100㎛ 내지 약 130㎛의 두께(T1)를 갖는다. 다른 예에서, 코어 구조(102)는 약 700㎛ 내지 약 800㎛의 두께(T1), 이를테면 약 725㎛ 내지 약 775㎛의 두께(T1)를 갖는다.
[0032] 코어 구조(102)는 전도성 전기 상호 연결부들이 코어 구조(102)를 통해 라우팅될 수 있게 하도록 내부에 형성된 하나 이상의 홀들 또는 코어 비아들(103)(이하 "코어 비아들"로 지칭됨)을 더 포함한다. 일반적으로, 하나 이상의 코어 비아들(103)은 형상이 실질적으로 원통형이다. 그러나 코어 비아들(103)에 대한 다른 적절한 모폴로지(morphology)들이 또한 고려된다. 코어 비아들(103)은 코어 구조(102)를 관통하여 단일 및 격리된 코어 비아들(103)로서 또는 하나 이상의 그룹들 또는 어레이들로 형성될 수 있다. 일 실시예에서, 각각의 코어 비아(103) 사이의 최소 피치(P1)는 약 1000㎛ 미만, 이를테면 약 25㎛ 내지 약 200㎛이다. 예를 들어, 피치(P1)는 약 40㎛ 내지 약 150㎛이다. 일 실시예에서, 하나 이상의 코어 비아들(103)은 약 500㎛ 미만의 직경(V1), 이를테면 약 250㎛ 미만의 직경(V1)을 갖는다. 예를 들어, 코어 비아들(103)은 약 25㎛ 내지 약 100㎛의 직경(V1), 이를테면 약 30㎛ 내지 약 60㎛의 직경(V1)을 갖는다. 일 실시예에서, 코어 비아들(103)은 약 40㎛의 직경(V1)을 갖는다.
[0033] 선택적인 패시베이팅 층(104)은 제1 표면(106), 제2 표면(108), 및 코어 비아들(103)의 하나 이상의 측벽들을 포함하는, 코어 구조(102)의 하나 이상의 표면들 상에 형성될 수 있다. 일 실시예에서, 패시베이팅 층(104)은, 패시베이팅 층(104)이 코어 구조(102)를 실질적으로 둘러싸도록, 코어 구조(102)의 실질적으로 모든 외부 표면들 상에 형성된다. 따라서 패시베이팅 층(104)은 부식 및 다른 형태들의 손상에 대해 코어 구조(102)에 대한 보호 외측 배리어를 제공한다. 일 실시예에서, 패시베이팅 층(104)은 산화물 막 또는 층, 이를테면 열 산화물 층으로 형성된다. 일부 예들에서, 패시베이팅 층(104)은 약 100㎚ 내지 약 3㎛의 두께, 이를테면 약 200㎚ 내지 약 2.5㎛의 두께를 갖는다. 일례로, 패시베이팅 층(104)은 약 300㎚ 내지 약 2㎛의 두께, 이를테면 약 1.5㎛의 두께를 갖는다.
[0034] 절연 층(118)은 코어 구조(102) 또는 패시베이팅 층(104)의 하나 이상의 표면들 상에 형성되고, 패시베이팅 층(104) 및/또는 코어 구조(102)를 실질적으로 감쌀 수 있다. 따라서 절연 층(118)은 코어 비아들(103) 내로 연장되고, 코어 비아들(103)의 측벽들 상에 형성된 패시베이팅 층(104)을 코팅하거나 코어 구조(102)를 직접 코팅하여, 도 1a에 도시된 바와 같이 직경(V2)을 한정할 수 있다. 일 실시예에서, 절연 층(118)은 코어 구조(102) 또는 패시베이팅 층(104)의 외측 표면으로부터 절연 층(118)의 인접한 외측 표면(예컨대, 주 표면들(105, 107))까지 약 50㎛ 미만인 두께(T2), 이를테면 약 20㎛ 미만의 두께(T2)를 갖는다. 예를 들어, 절연 층(118)은 약 5㎛ 내지 약 10㎛의 두께(T2)를 갖는다.
[0035] 일 실시예에서, 절연 층(118)은 중합체 기반 유전체 재료들로 형성된다. 예를 들어, 절연 층(118)은 유동성 축적 재료로 형성된다. 이에 따라, 이후 "절연 층"으로 지칭되지만, 절연 층(118)은 또한 유전체 층으로서 설명될 수 있다. 추가 실시예에서, 절연 층(118)은 세라믹 충전제, 이를테면 실리카(SiO2) 입자들을 갖는 에폭시 수지 재료로 형성된다. 절연 층(118)을 형성하는 데 이용될 수 있는 세라믹 충전제들의 다른 예들은 알루미늄 질화물(AlN), 알루미늄 산화물(Al2O3), 실리콘 탄화물(SiC), 실리콘 질화물(Si3N4), Sr2Ce2Ti5O16, 지르코늄 실리케이트(ZrSiO4), 규회석(CaSiO3), 베릴륨 산화물(BeO), 세륨 이산화물(CeO2), 붕소 질화물(BN), 칼슘 구리 티타늄 산화물(CaCu3Ti4O12), 마그네슘 산화물(MgO), 티타늄 이산화물(TiO2), 아연 산화물(ZnO) 등을 포함한다. 일부 예들에서, 절연 층(118)을 형성하기 위해 이용되는 세라믹 충전제들은 크기가 약 40㎚ 내지 약 1.5㎛, 이를테면 약 80㎚ 내지 약 1㎛의 범위인 입자들을 갖는다. 예를 들어, 세라믹 충전제들은 크기가 약 200㎚ 내지 약 800㎚, 이를테면 약 300㎚ 내지 약 600㎚의 범위인 입자들을 갖는다. 일부 실시예들에서, 세라믹 충전제들은 코어 구조(102) 내의 인접한 코어 비아들(103)의 폭 또는 직경의 약 10% 미만의 크기, 이를테면 코어 비아들(103)의 폭 또는 직경의 약 5% 미만의 크기를 갖는 입자들을 포함한다.
[0036] 하나 이상의 어셈블리 관통 홀들 또는 비아들(113)(이하, "어셈블리 관통 비아들"로 지칭됨)이 절연 층(118)을 관통하여 형성되며, 여기서 절연 층(118)은 코어 비아들(103) 내로 연장된다. 예를 들어, 어셈블리 관통 비아들(113)은 절연 층(118)이 내부에 배치된 코어 비아들(103) 내에서 중앙에 형성될 수 있다. 이에 따라, 절연 층(118)은 어셈블리 관통 비아들(113)의 하나 이상의 측벽들을 형성하며, 어셈블리 관통 비아들(113)은 코어 비아들(103)의 직경(V1) 미만인 직경(V2)을 갖는다. 일 실시예에서, 어셈블리 관통 비아들(113)은 약 100㎛ 미만, 이를테면 약 75㎛ 미만의 직경(V2)을 갖는다. 예를 들어, 어셈블리 관통 비아들(113)은 약 50㎛ 미만, 이를테면 약 35㎛ 미만의 직경(V2)을 갖는다. 일 실시예에서, 어셈블리 관통 비아들(113)은 약 25㎛ 내지 약 50㎛의 직경, 이를테면 약 35㎛ 내지 약 40㎛의 직경을 갖는다.
[0037] 어셈블리 관통 비아들(113)은 채널들을 제공하며, 이 채널들을 통해 반도체 코어 어셈블리(100)에 하나 이상의 전기 상호 연결부들(144)이 형성된다. 일 실시예에서, 전기 상호 연결부들(144)은 반도체 코어 어셈블리(100)의 전체 두께에 걸쳐(즉, 반도체 코어 어셈블리(100)의 제1 주 표면(105)에서부터 제2 주 표면(107)까지) 형성된다. 예를 들어, 전기 상호 연결부들(144)은 약 50㎛ 내지 약 1000㎛의 반도체 코어 어셈블리(100)의 총 두께에 대응하는 세로 길이, 이를테면 약 200㎛ 내지 약 800㎛의 세로 길이를 가질 수 있다. 일례로, 전기 상호 연결부들(144)은 약 400㎛ 내지 약 600㎛의 세로 길이, 이를테면 약 500㎛의 세로 길이를 갖는다. 다른 실시예에서, 전기 상호 연결부들(144)은 반도체 코어 어셈블리(100)의 두께의 일부를 관통하여 형성된다. 추가 실시예들에서, 전기 상호 연결부들(144)은 도 1a에 도시된 바와 같이, 주 표면들(105, 107)과 같은 반도체 코어 어셈블리(100)의 주 표면으로부터 돌출될 수 있다. 전기 상호 연결부들(144)은 집적 회로들, 회로 보드들, 칩 캐리어들 등의 분야에서 사용되는 임의의 전도성 재료들로 형성될 수 있다. 예를 들어, 전기 상호 연결부들(144)은 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등과 같은 금속성 재료로 형성된다.
[0038] 도 1a에 도시된 실시예에서, 전기 상호 연결부들(144)은 이들이 형성되는 어셈블리 관통 비아들(113)의 직경(V2)과 동일한 측 방향 두께를 갖는다. 도 1b에 도시된 바와 같은 다른 실시예에서, 반도체 코어 어셈블리(100)는 전기 상호 연결부들(144)의 전기적 격리를 위해 접착 층(140) 및/또는 그 위에 형성된 시드 층(142)을 더 포함한다. 일 실시예에서, 접착 층(140)은 어셈블리 관통 비아들(113)의 측벽들을 포함하여 전기 상호 연결부들(144)에 인접한 절연 층(118)의 표면들 상에 형성된다. 따라서 도 1b에 도시된 바와 같이, 전기 상호 연결부들(144)은 이들이 형성되는 어셈블리 관통 비아들(113)의 직경(V2) 미만의 측 방향 두께를 갖는다. 또 다른 실시예에서, 전기 상호 연결부들(144)은 어셈블리 관통 비아들(113)의 측벽들의 표면들만을 덮고, 따라서 이들을 관통하는 중공 코어를 가질 수 있다.
[0039] 접착 층(140)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 망간, 망간 산화물, 몰리브덴, 코발트 산화물, 코발트 질화물 등을 포함하는(그러나 이에 제한되지 않음) 임의의 적절한 재료들로 형성될 수 있다. 일 실시예에서, 접착 층(140)은 약 10㎚ 내지 약 300㎚, 이를테면 약 50㎚ 내지 약 150㎚의 두께(B1)를 갖는다. 예를 들어, 접착 층(140)은 약 75㎚ 내지 약 125㎚, 이를테면 약 100㎚의 두께(B1)를 갖는다.
[0040] 선택적인 시드 층(142)은 구리, 텅스텐, 알루미늄, 은, 금, 또는 임의의 다른 적절한 재료들 또는 이들의 조합들을 포함하는(그러나 이에 제한되지 않음) 전도성 재료를 포함한다. 시드 층(142)은 접착 층(140) 상에 또는 어셈블리 관통 비아들(113)의 측벽들 상에 직접(예컨대, 사이에 접착 층 없이 절연 층(118) 상에) 형성될 수 있다. 일 실시예에서, 시드 층(142)은 약 50㎚ 내지 약 500㎚, 이를테면 약 100㎚ 내지 약 300㎚의 두께를 갖는다. 예를 들어, 시드 층(142)은 약 150㎚ 내지 약 250㎚, 이를테면 약 200㎚의 두께를 갖는다.
[0041] 도 1b에 도시된 바와 같은 일부 실시예들에서, 반도체 코어 어셈블리(100)는 반도체 코어 어셈블리(100)의 제1 면(175) 및/또는 제2 면(177) 상에 형성된 하나 이상의 재분배 층들(150)을 더 포함한다(재분배 층(150)은 도 1b에서 제2 면(177) 상에 형성되는 것으로 도시됨). 일 실시예에서, 재분배 층(150)은 절연 층(118)과 실질적으로 동일한 재료들(예컨대, 중합체 기반 유전체 재료들)로 형성되어, 그의 연장부를 형성한다. 다른 실시예들에서, 재분배 층(150)은 절연 층(118)과 상이한 재료로 형성된다. 예를 들어, 재분배 층(150)은 감광성(photodefinable) 폴리이미드 재료, 비-감광성 폴리이미드, 폴리벤족사졸(PBO), 벤조시클로부텐(BCB), 실리콘 이산화물 및/또는 실리콘 질화물로 형성될 수 있다. 다른 예에서, 재분배 층(150)은 절연 층(118)과는 다른 무기 유전체 재료로 형성된다. 일 실시예에서, 재분배 층(150)은 약 5㎛ 내지 약 50㎛의 두께, 이를테면 약 10㎛ 내지 약 40㎛의 두께를 갖는다. 예를 들어, 재분배 층(150)은 약 20㎛ 내지 약 30㎛, 이를테면 약 25㎛의 두께를 갖는다.
[0042] 재분배 층(150)은 전기 상호 연결부들(144)의 접촉점들을 반도체 코어 어셈블리(100)의 표면들, 이를테면 주 표면들(105, 107) 상의 원하는 위치들에 재배치하기 위해 재분배 비아들(153)을 통해 형성된 하나 이상의 재분배 연결부들(154)을 포함할 수 있다. 일부 실시예들에서, 재분배 층(150)은 주 표면들(105, 107) 상에 형성된 (도시되지 않은) 하나 이상의 외부 전기 연결부들, 이를테면 볼 그리드 어레이 또는 솔더 볼들을 더 포함할 수 있다. 일반적으로, 재분배 비아들(153) 및 재분배 연결부들(154)은 각각, 어셈블리 관통 비아들(113) 및 전기 상호 연결부들(144)에 대해 실질적으로 유사하거나 더 작은 측 방향 치수들을 갖는다. 예를 들어, 재분배 비아들(153)은 약 2㎛ 내지 약 50㎛의 직경(V3), 이를테면 약 10㎛ 내지 약 40㎛의 직경(V3), 이를테면 약 20㎛ 내지 약 30㎛의 직경(V3)을 갖는다. 더욱이, 재분배 층(150)은 재분배 비아들(153)의 측벽들을 포함하여, 재분배 연결부들(154)에 인접한 표면들 상에 형성된 접착 층(140) 및 시드 층(142)을 포함할 수 있다.
[0043] 도 2는 반도체 코어 어셈블리를 형성하는 대표적인 방법(200)의 흐름도를 예시한다. 이 방법(200)은 다수의 동작들(210, 220, 230, 240)을 갖는다. 각각의 동작은 도 3 - 도 12l을 참조하여 보다 상세하게 설명된다. 이 방법은 정의된 동작들 중 임의의 동작 전에, 정의된 동작들 중 2개의 동작들 사이에, 또는 정의된 모든 동작들 이후에 (맥락이 가능성을 배제하는 경우를 제외하고) 실행되는 하나 이상의 추가 동작들을 포함할 수 있다.
[0044] 일반적으로, 이 방법(200)은 동작(210)에서, 코어 구조(예컨대, 프레임)로서 이용될 기판을 구조화하는 단계를 포함하며, 이는 도 3 및 도 4a - 도 4d를 참조하여 보다 상세히 추가 설명된다. 동작(220)에서, 절연 층이 코어 구조(102) 상에 형성되며, 이는 도 5, 도 6a - 도 6i, 도 7 및 도 8a - 도 8e를 참조하여 보다 상세히 추가 설명된다. 동작(230)에서, 코어 구조(102) 및 절연 층을 통해 하나 이상의 상호 연결부들이 형성되며, 이는 도 9 및 도 10a - 도 10h를 참조하여 보다 상세히 추가 설명된다. 동작(240)에서, 조립된 코어 어셈블리의 표면 상의 원하는 위치들로 상호 연결부들의 접촉점들을 재배치하기 위해 절연 층 상에 재분배 층이 형성되고, 그 후에 코어 어셈블리가 싱귤레이팅(singulate)된다. 일부 실시예들에서, 제1 재분배 층 외에도 하나 이상의 추가 재분배 층들이 형성될 수 있으며, 이는 도 11 및 도 12a - 도 12l을 참조하여 보다 상세히 설명된다.
[0045] 도 3은 코어 구조로서 이용될 기판(400)을 구조화하기 위한 대표적인 방법(300)의 흐름도를 예시한다. 도 4a - 도 4d는 도 3에 표현된 기판 구조화 프로세스(300)의 다양한 스테이지들에서의 기판(400)의 단면도들을 개략적으로 예시한다. 따라서 명확성을 위해 도 3 및 도 4a - 도 4d가 본 명세서에서 함께 설명된다.
[0046] 이 방법(300)은 동작(310) 및 대응하는 도 4a에서 시작된다. 위의 코어 구조(102)를 참조하여 설명된 바와 같이, 기판(400)은 Ⅲ-Ⅴ 화합물 반도체 재료, 실리콘, 결정질 실리콘(예컨대, Si<100> 또는 Si<111>), 실리콘 산화물, 실리콘 게르마늄, 도핑된 또는 도핑되지 않은 실리콘, 도핑된 또는 도핑되지 않은 폴리실리콘, 실리콘 질화물, 석영, 유리 재료(예컨대, 붕규산 유리), 사파이어, 알루미나 및/또는 세라믹 재료를 포함하는(그러나 이에 제한되지 않는) 임의의 적절한 기판 재료로 형성된다. 일 실시예에서, 기판(400)은 단결정질 p형 또는 n형 실리콘 기판이다. 일 실시예에서, 기판(400)은 다결정질 p형 또는 n형 실리콘 기판이다. 다른 실시예에서, 기판(400)은 p형 또는 n형 실리콘 태양 기판이다.
[0047] 기판(400)은 추가로 다각형 또는 원형 형상을 가질 수 있다. 예를 들어, 기판(400)은 챔퍼형(chamfered) 에지들을 갖는 또는 챔퍼형 에지들 없이, 약 140㎜ 내지 약 180㎜의 측 방향 치수들을 갖는 실질적으로 정사각형 실리콘 기판을 포함할 수 있다. 다른 예에서, 기판(400)은 약 20㎜ 내지 약 700㎜, 이를테면 약 100㎜ 내지 약 500㎜, 예를 들어 약 300㎜의 직경을 갖는 원형 실리콘 함유 웨이퍼를 포함할 수 있다. 달리 언급되지 않는 한, 본 명세서에서 설명되는 실시예들 및 예들은 약 50㎛ 내지 약 1000㎛의 두께, 이를테면 약 90㎛ 내지 약 780㎛의 두께를 갖는 기판들에 대해 수행된다. 예를 들어, 기판(400)은 약 100㎛ 내지 약 300㎛의 두께, 이를테면 약 110㎛ 내지 약 200㎛의 두께를 갖는다.
[0048] 동작(310) 전에, 기판(400)은 줄톱질(wire sawing), 스크라이빙 및 절단, 기계적 연삭 톱질(mechanical abrasive sawing) 또는 레이저 커팅에 의해 벌크 재료로부터 슬라이싱되어 분리될 수 있다. 슬라이싱은 통상적으로, 슬라이싱으로부터 형성된, 기판 표면들에 기계적 결함들 또는 변형들, 이를테면 스크래치들, 미세 균열, 치핑(chipping) 및 다른 기계적 결함들을 야기한다. 따라서 기판(400)은 동작(310)에서 제1 손상 제거 프로세스에 노출되어, 기판(400)의 표면들을 평활화 및 평탄화하고, 추후의 구조화 동작들을 위한 준비로 기계적 결함들을 제거한다. 일부 실시예들에서, 기판(400)은 제1 손상 프로세스의 프로세스 파라미터들을 조정함으로써 더 얇아질 수 있다. 예를 들어, 기판(400)의 두께는 제1 손상 제거 프로세스에 대한 노출이 증가함에 따라 감소될 수 있다.
[0049] 동작(310)에서의 제1 손상 제거 프로세스는 기판(400)을 기판 연마 프로세스 및/또는 에칭 프로세스에, 그리고 이어서 린싱(rinsing) 및 건조 프로세스들에 노출시키는 것을 포함한다. 일부 실시예들에서, 동작(310)은 CMP(chemical mechanical polishing) 프로세스를 포함한다. 일 실시예에서, 에칭 프로세스는 원하는 재료(예컨대, 오염물들 및 다른 바람직하지 않은 화합물들)의 제거에 대해 선택적인 버퍼링된 에칭 프로세스를 포함하는 습식 에칭 프로세스이다. 다른 실시예들에서, 에칭 프로세스는 등방성 수성 에칭 프로세스를 이용하는 습식 에칭 프로세스이다. 임의의 적절한 습식 에천트 또는 습식 에천트들의 조합이 습식 에칭 프로세스에 사용될 수 있다. 일 실시예에서, 기판(400)은 에칭을 위해 수성 HF 에칭 용액에 침지된다. 다른 실시예에서, 기판(400)은 에칭을 위해 수성 KOH 에칭 용액에 침지된다.
[0050] 일부 실시예들에서, 에칭 용액은 에칭 프로세스 동안 약 30℃ 내지 약 100℃, 이를테면 약 40℃ 내지 90℃의 온도로 가열된다. 예를 들어, 에칭 용액은 약 70℃의 온도로 가열된다. 또 다른 실시예들에서, 동작(310)에서의 에칭 프로세스는 건식 에칭 프로세스이다. 건식 에칭 프로세스의 일례는 플라즈마 기반 건식 에칭 프로세스를 포함한다. 기판(400)의 두께는 에칭 프로세스 동안 이용되는 에천트들(예컨대, 에칭 용액)에 대한 기판(400)의 노출 시간을 제어함으로써 조절된다. 예를 들어, 기판(400)의 최종 두께는 에천트들에 대한 증가된 노출에 따라 감소된다. 대안으로, 기판(400)은 에천트들에 대한 감소된 노출로 더 큰 최종 두께를 가질 수 있다.
[0051] 동작(320)에서, 이제 평탄화되고 실질적으로 결함이 없는 기판(400)이 그 안에 하나 이상의 코어 비아들(403)을 형성하도록 패터닝된다(도 4b에서는 기판(400)의 단면에 4개의 코어 비아들(403)이 도시된다). 코어 비아들(403)은 기판(400)을 관통하여 직접 접촉 전기 상호 연결부들을 형성하는 데 이용된다.
[0052] 일반적으로, 하나 이상의 코어 비아들(403)은 레이저 삭마(예컨대, 직접 레이저 패터닝)에 의해 형성될 수 있다. 임의의 적절한 레이저 삭마 시스템이 하나 이상의 코어 비아들(403)을 형성하는 데 이용될 수 있다. 일부 예들에서, 레이저 삭마 시스템은 IR(infrared) 레이저 소스를 이용한다. 일부 예들에서, 레이저 소스는 피코초 UV(ultraviolet) 레이저이다. 다른 예들에서, 레이저는 펨토초 UV 레이저이다. 또 다른 예들에서, 레이저 소스는 펨토초 녹색 레이저이다. 레이저 삭마 시스템의 레이저 소스는 기판(400)의 패터닝을 위한 연속 또는 펄스형 레이저 빔을 생성한다. 예를 들어, 레이저 소스는 5㎑ 내지 500㎑, 이를테면 10㎑ 내지 약 200㎑의 주파수를 갖는 펄스형 레이저 빔을 생성할 수 있다. 일례로, 레이저 소스는 약 200㎚ 내지 약 1200㎚의 파장으로 약 10와트 내지 약 100와트의 출력 전력으로 약 10㎱ 내지 약 5000㎱의 펄스 지속기간에 펄스형 레이저 빔을 전달하도록 구성된다. 레이저 소스는 코어 비아들(403)을 포함하는 임의의 원하는 패턴의 피처들을 기판(400)에 형성하도록 구성된다.
[0053] 일부 실시예들에서, 기판(400)은 패터닝되기 전에 (도시되지 않은) 캐리어 플레이트에 선택적으로 결합된다. 선택적인 캐리어 플레이트는 기판(400)의 패터닝 동안 기판(400)에 대한 기계적 지지를 제공할 수 있고, 기판(400)이 파손되는 것을 방지할 수 있다. 캐리어 플레이트는 유리, 세라믹, 금속 등을 포함하는(그러나 이에 제한되지 않는) 임의의 적절한 화학적으로 그리고 열적으로 안정적인 강성 재료로 형성될 수 있다. 일부 예들에서, 캐리어 플레이트는 약 1㎜ 내지 약 10㎜, 이를테면 약 2㎜ 내지 약 5㎜의 두께를 갖는다. 일 실시예에서, 캐리어 플레이트는 텍스처링된 표면을 갖는다. 다른 실시예들에서, 캐리어 플레이트는 연마된 또는 평활화된 표면을 갖는다. 기판(400)은 왁스, 아교, 또는 유사한 접합 재료를 포함하는(그러나 이에 제한되지 않는) 임의의 적절한 임시 접합 재료를 이용하여 캐리어 플레이트에 결합될 수 있다.
[0054] 일부 실시예들에서, 기판(400)을 패터닝하는 것은, 치핑, 균열 및/또는 뒤틀림을 포함하는 원치 않는 기계적 결함들을 기판(400)의 표면들에 야기할 수 있다. 따라서 기판(400)에 코어 비아들(403)을 형성하기 위해 동작(320)을 수행한 후에, 동작(310)에서의 제1 손상 제거 프로세스와 실질적으로 유사하게 동작(330)에서 제2 손상 제거 및 세정 프로세스에 기판(400)이 노출되어 기판(400)의 표면들을 매끄럽게 하고 원치 않는 파편을 제거한다. 위에서 설명된 바와 같이, 제2 손상 제거 프로세스는 기판(400)을 습식 또는 건식 에칭 프로세스에 노출시킨 다음, 기판(400)을 린싱 및 건조하는 것을 포함한다. 에칭 프로세스는 미리 결정된 지속기간 동안 진행되어 기판(400)의 표면들, 특히 레이저 패터닝 동작들에 노출된 표면들을 평활화한다. 다른 양상에서, 에칭 프로세스는 패터닝 프로세스로부터 기판(400) 상에 남은 임의의 원치 않는 파편들을 제거하는 데 이용된다.
[0055] 동작(330)에서 기판(400)에서의 기계적 결함들의 제거 후에, 기판(400)은 동작(340) 및 도 4d에서 패시베이션 프로세스에 노출되어 기판(400)의 원하는 표면들(예컨대, 기판(400)의 모든 표면들) 상에 패시베이팅 막 또는 층, 이를테면 산화물 층(404)을 성장 또는 증착한다. 일 실시예에서, 패시베이션 프로세스는 열 산화 프로세스이다. 열 산화 프로세스는 약 800℃ 내지 약 1200℃, 이를테면 약 850℃ 내지 약 1150℃의 온도에서 수행된다. 예를 들어, 열 산화 프로세스는 약 900℃ 내지 약 1100℃의 온도, 이를테면 약 950℃ 내지 약 1050℃의 온도에서 수행된다. 일 실시예에서, 열 산화 프로세스는 산화제로서 수증기를 이용하는 습식 산화 프로세스이다. 일 실시예에서, 열 산화 프로세스는 산화제로서 분자 산소를 이용하는 건식 산화 프로세스이다. 기판(400)은 동작(340)에서 임의의 적절한 패시베이션 프로세스에 노출되어 상부에 산화물 층(404) 또는 임의의 다른 적절한 패시베이팅 층을 형성할 수 있다는 점이 고려된다. 결과적인 산화물 층(404)은 일반적으로, 약 100㎚ 내지 약 3㎛, 이를테면 약 200㎚ 내지 약 2.5㎛의 두께를 갖는다. 예를 들어, 산화물 층(404)은 약 300㎚ 내지 약 2㎛, 이를테면 약 1.5㎛의 두께를 갖는다.
[0056] 패시베이션 시에, 기판(400)은 코어 어셈블리, 이를테면 반도체 코어 어셈블리(100)의 형성을 위한 코어 구조(402)로서 이용될 준비가 된다. 도 5 및 도 7은 코어 구조(402) 상에 절연 층(618)을 형성하기 위한 대표적인 방법들(500, 700)의 흐름도들을 각각 예시한다. 도 6a - 도 6i는 도 5에 도시된 방법(500)의 상이한 스테이지들에서의 코어 구조(402)의 단면도들을 개략적으로 예시하고, 도 8a - 도 8e는 도 7에 도시된 방법(700)의 상이한 스테이지들에서의 코어 구조(402)의 단면도들을 개략적으로 예시한다. 명확성을 위해, 도 5와 도 6a - 도 6i가 본 명세서에서 함께 설명되고, 도 7과 도 8a - 도 8e가 본 명세서에서 함께 설명된다.
[0057] 일반적으로, 이 방법(500)은 동작(502) 및 도 6a에서 시작되며, 여기서는 제1 면(475)에서의 코어 구조(402)― 이제 코어 비아들(403)이 내부에 형성되고 산화물 층(404)이 상부에 형성되어 있음 ―의 제1 표면(406)이 제1 절연 막(616a) 상에 배치되어 그에 부착된다. 일 실시예에서, 제1 절연 막(616a)은 중합체 기반 유전체 재료들로 형성된 하나 이상의 층들을 포함한다. 예를 들어, 제1 절연 막(616a)은 유동성 축적 재료들로 형성된 하나 이상의 층들을 포함한다. 일 실시예에서, 제1 절연 막(616a)은 유동성 에폭시 수지 층(618a)을 포함한다. 일반적으로, 에폭시 수지 층(618a)은 약 60㎛ 미만, 이를테면 약 5㎛ 내지 약 50㎛의 두께를 갖는다. 예를 들어, 에폭시 수지 층(618a)은 약 10㎛ 내지 약 25㎛의 두께를 갖는다.
[0058] 에폭시 수지 층(618a)은 세라믹 충전제 함유 에폭시 수지, 이를테면 실리카(SiO2) 입자들로 충전된(예컨대, 함유) 에폭시 수지로 형성될 수 있다. 에폭시 수지 층(618a) 및 절연 막(616a)의 다른 층들을 형성하는 데 사용될 수 있는 세라믹 충전제들의 다른 예들은 알루미늄 질화물(AlN), 알루미늄 산화물(Al2O3), 실리콘 탄화물(SiC), 실리콘 질화물(Si3N4), Sr2Ce2Ti5O16, 지르코늄 실리케이트(ZrSiO4), 규회석(CaSiO3), 베릴륨 산화물(BeO), 세륨 이산화물(CeO2), 붕소 질화물(BN), 칼슘 구리 티타늄 산화물(CaCu3Ti4O12), 마그네슘 산화물(MgO), 티타늄 이산화물(TiO2), 아연 산화물(ZnO) 등을 포함한다. 일부 예들에서, 에폭시 수지 층(618a)을 형성하기 위해 이용되는 세라믹 충전제들은 크기가 약 40㎚ 내지 약 1.5㎛, 이를테면 약 80㎚ 내지 약 1㎛의 범위인 입자들을 갖는다. 예를 들어, 에폭시 수지 층(618a)을 형성하기 위해 이용되는 세라믹 충전제들은 크기가 약 200㎚ 내지 약 800㎚, 이를테면 약 300㎚ 내지 약 600㎚의 범위인 입자들을 갖는다.
[0059] 일부 실시예들에서, 제1 절연 막(616a)은 하나 이상의 보호 층들을 더 포함한다. 예를 들어, 제1 절연 막(616a)은 폴리에틸렌 테레프탈레이트(PET) 보호 층(622a), 이를테면 2축(biaxial) PET 보호 층(622a)을 포함한다. 그러나 임의의 적절한 수 및 조합의 층들 및 재료들이 제1 절연 막(616a)에 대해 고려된다. 일부 실시예들에서, 전체 절연 막(616a)은 약 120㎛ 미만의 두께, 이를테면 약 90㎛ 미만의 두께를 갖는다.
[0060] 일부 실시예들에서, 코어 구조(402)를 제1 절연 막(616a)에 부착한 후, 이어서 코어 구조(402)는 이후의 프로세싱 동작들 동안 추가 기계적 안정화를 위해 코어 구조(402)의 제1 면(475)에 인접한 캐리어(624) 상에 배치될 수 있다. 일반적으로, 캐리어(624)는 100℃를 넘는 온도들을 견딜 수 있는 임의의 적절한 기계적으로 그리고 열적으로 안정적인 재료로 형성된다. 예를 들어, 일 실시예에서, 캐리어(624)는 폴리테트라플루오로에틸렌(PTFE)을 포함한다. 다른 예에서, 캐리어(624)는 폴리에틸렌 테레프탈레이트(PET)로 형성된다.
[0061] 동작(504) 및 도 6b에서, 제1 보호 막(660)이 코어 구조(402)의 제2 면(477) 상의 제2 표면(408)에 부착된다. 보호 막(660)은 코어 비아들(403)을 덮도록, 제1 절연 막(616a)의 반대편에서 제2 면(477) 상의 코어 구조(402)에 결합된다. 일 실시예에서, 보호 막(660)은 보호 층(622a)의 재료와 유사한 재료로 형성된다. 예를 들어, 보호 막(660)은 2축 PET와 같은 PET로 형성된다. 그러나 보호 막(660)은 임의의 적절한 보호 재료들로 형성될 수 있다. 일부 실시예들에서, 보호 막(660)은 약 50㎛ 내지 약 150㎛의 두께를 갖는다.
[0062] 이제 제1 면(475)의 절연 막(616a) 및 제2 면(477)의 보호 막(660)에 부착된 코어 구조(402)가 동작(506)에서 제1 적층 프로세스에 노출된다. 적층 프로세스 동안, 코어 구조(402)는 상승된 온도들에 노출되어, 절연 막(616a)의 에폭시 수지 층(618a)이 연화되고, 절연 막(616a)과 보호 막(660) 사이의 개방 공극들 또는 볼륨들 내로, 이를테면 코어 비아들(403) 내로 유동하게 한다. 이에 따라 도 6c에 도시된 바와 같이, 코어 비아들(403)은 에폭시 수지 층(618a)의 절연 재료로 적어도 부분적으로 충전(예컨대, 점유)된다. 또한, 코어 구조(402)는 에폭시 수지 층(618a)의 절연 재료에 의해 부분적으로 둘러싸인다.
[0063] 일 실시예에서, 적층 프로세스는 오토클레이브(autoclave) 또는 다른 적절한 디바이스에서 수행될 수 있는 진공 적층 프로세스이다. 일 실시예에서, 적층 프로세스는 고온 프레싱 프로세스의 사용에 의해 수행된다. 일 실시예에서, 적층 프로세스는 약 80℃ 내지 약 140℃의 온도에서 그리고 약 1분 내지 약 30분의 기간 동안 수행된다. 일부 실시예들에서, 적층 프로세스는 약 1psig 내지 약 150psig의 압력의 인가를 포함하는 한편, 약 1분 내지 약 30분의 기간 동안 코어 구조(402) 및 절연 막(616a)에 약 80℃ 내지 약 140℃의 온도가 인가된다. 예를 들어, 적층 프로세스는 약 2분 내지 약 10분의 기간 동안 약 10psig 내지 약 100psig의 압력 및 약 100℃ 내지 약 120℃의 온도를 인가함으로써 수행된다. 예를 들어, 적층 프로세스는 약 5분의 기간 동안 약 110℃의 온도에서 수행된다.
[0064] 동작(508)에서, 보호 막(660)이 제거되고, 이제 코어 구조(402)를 적어도 부분적으로 둘러싸며 코어 비아들(403)을 부분적으로 충전하는 에폭시 수지 층(618a)의 적층된 절연 재료를 갖는 코어 구조(402)가 제2 보호 막(662) 상에 배치된다. 도 6d에 도시된 바와 같이, 제2 보호 막(662)이 절연 막(616a)의 보호 층(622a)에 대해(예컨대, 인접하게) 배치되도록, 제2 보호 막(662)이 제1 면(475)에 인접하게 코어 구조(402)에 결합된다. 일부 실시예들에서, 이제 보호 막(662)에 결합된 코어 구조(402)는 선택적으로, 제1 면(475) 상의 추가 기계적 지지를 위해 캐리어(624) 상에 배치될 수 있다. 일부 실시예들에서, 코어 구조(402)와 보호 막(662)을 결합하기 전에 캐리어(624) 상에 보호 막(662)이 배치된다. 일반적으로, 보호 막(662)은 보호 막(660)과 조성이 실질적으로 유사하다. 예를 들어, 보호 막(662)은 2축 PET와 같은 PET로 형성될 수 있다. 그러나 보호 막(662)은 임의의 적절한 보호 재료들로 형성될 수 있다. 일부 실시예들에서, 보호 막(662)은 약 50㎛ 내지 약 150㎛의 두께를 갖는다.
[0065] 코어 구조(402)를 제2 보호 막(662)에 결합할 때, 동작(510) 및 도 6e에서 제1 절연 막(616a)과 실질적으로 유사한 제2 절연 막(616b)이 제2 면(477) 위에 배치되어, 보호 막(660)을 대체한다. 일 실시예에서, 제2 절연 막(616b)의 에폭시 수지 층(618b)이 코어 비아들(403)을 덮도록, 제2 절연 막(616b)이 코어 구조(402)의 제2 면(477) 상에 포지셔닝된다. 일 실시예에서, 코어 구조(402) 상의 제2 절연 막(616b)의 배치는 코어 구조(402)를 부분적으로 둘러싸고 코어 비아들(403)을 부분적으로 충전하는 에폭시 수지 층(618a)의 이미 적층된 절연 재료와 절연 막(616b) 사이에 하나 이상의 공극들을 형성할 수 있다. 제2 절연 막(616b)은 절연 막(616a)과 유사한 중합체 기반 유전체 재료들로 형성된 하나 이상의 층들을 포함할 수 있다. 도 6e에 도시된 바와 같이, 제2 절연 막(616b)은 위에서 설명된 에폭시 수지 층(618a)과 실질적으로 유사한 에폭시 수지 층(618b)을 포함한다. 제2 절연 막(616b)은 보호 층(622a)과 유사한 재료들, 이를테면 PET로 형성된 보호 층(622b)을 더 포함할 수 있다.
[0066] 동작(512)에서는, 도 6f에 도시된 바와 같이, 제2 절연 막(616b) 위에 제3 보호 막(664)이 배치된다. 일반적으로, 보호 막(664)은 보호 막들(660, 662)과 조성이 실질적으로 유사하다. 예를 들어, 보호 막(664)은 2축 PET와 같은 PET로 형성된다. 그러나 보호 막(664)은 임의의 적절한 보호 재료들로 형성될 수 있다. 일부 실시예들에서, 보호 막(664)은 약 50㎛ 내지 약 150㎛의 두께를 갖는다.
[0067] 이제 제2 면(477) 상의 절연 막(616b) 및 보호 막(664) 그리고 제1 면(475) 상의 보호 막(662) 및 선택적인 캐리어(624)에 부착된 코어 구조(402)가 동작(514) 및 도 6g에서 제2 적층 프로세스에 노출된다. 동작(504)에서의 적층 프로세스와 유사하게, 코어 구조(402)는 상승된 온도들에 노출되어, 절연 막(616b)의 에폭시 수지 층(618b)이 연화되고, 절연 막(616b)과 에폭시 수지 층(618a)의 이미 적층된 절연 재료 사이의 임의의 개방 공극들 또는 볼륨들 내로 유동하게 하며, 이에 따라 코어 구조(402)가 에폭시 수지 층(618a)의 절연 재료와 통합된다. 이에 따라, 코어 비아들(403)은 에폭시 수지 층들(618a, 618b) 모두의 절연 재료로 완전히 충전(예컨대, 패킹, 밀폐)된다.
[0068] 일 실시예에서, 제2 적층 프로세스는 오토클레이브 또는 다른 적절한 디바이스에서 수행될 수 있는 진공 적층 프로세스이다. 일 실시예에서, 적층 프로세스는 고온 프레싱 프로세스의 사용에 의해 수행된다. 일 실시예에서, 적층 프로세스는 약 80℃ 내지 약 140℃의 온도에서 그리고 약 1분 내지 약 30분의 기간 동안 수행된다. 일부 실시예들에서, 적층 프로세스는 약 1psig 내지 약 150psig의 압력의 인가를 포함하는 한편, 약 1분 내지 약 30분의 기간 동안 코어 구조(402) 및 절연 막(616a)에 약 80℃ 내지 약 140℃의 온도가 인가된다. 예를 들어, 적층 프로세스는 약 2분 내지 약 10분의 기간 동안 약 10psig 내지 약 100psig의 압력 및 약 100℃ 내지 약 120℃의 온도를 인가함으로써 수행된다. 예를 들어, 적층 프로세스는 약 5분의 기간 동안 약 110℃의 온도에서 수행된다.
[0069] 적층 후에, 동작(516)에서 코어 구조(402)가 캐리어(624)로부터 분리되고, 보호 막들(662, 664)이 제거되어, 적층된 중간 코어 어셈블리(602)가 된다. 도 6h에 도시된 바와 같이, 중간 코어 어셈블리(602)는 코어 구조(402)를 포함하며, 이 코어 구조(402)를 관통하여 하나 이상의 코어 비아들(403)이 형성되고 절연 막들(616a, 616b)의 절연 유전체 재료로 충전된다. 에폭시 수지 층들(618a, 618b)의 절연 유전체 재료는, 절연 재료가 코어 구조(402)의 적어도 2개의 표면들 또는 측면들(예컨대, 표면들(406, 408))을 덮도록, 상부에 산화물 층(404)이 형성된 코어 구조(402)를 추가로 감싼다. 일부 예들에서는, 동작(516)에서 중간 코어 어셈블리(602)로부터 보호 층들(622a, 622b)이 또한 제거된다. 일반적으로, 보호 층들(622a, 622b), 캐리어(624) 및 보호 막들(662, 664)은 중간 코어 어셈블리(602)로부터의 필링(peeling)과 같은 임의의 적절한 기계적 프로세스들에 의해 중간 코어 어셈블리(602)로부터 제거된다.
[0070] 보호 층들(622a, 622b) 및 보호 막들(662, 664)의 제거 시에, 중간 코어 어셈블리(602)가 경화(cure) 프로세스에 노출되어 에폭시 수지 층들(618a, 618b)의 절연 유전체 재료를 완전히 경화(즉, 화학 반응들 및 가교결합을 통해 경화)하고, 이에 따라 절연 층(618)을 형성한다. 절연 층(618)은 코어 구조(402)를 실질적으로 둘러싸고 코어 비아들(403)을 충전한다. 예를 들어, 절연 층(618)은 (표면들(406, 408)을 포함하는) 코어 구조(402)의 적어도 면들(475, 477)과 접촉하거나 이들을 캡슐화한다.
[0071] 일 실시예에서, 경화 프로세스는 중간 코어 어셈블리(602)를 완전히 경화시키기 위해 고온에서 수행된다. 예를 들어, 경화 프로세스는 약 140℃ 내지 약 220℃의 온도에서 그리고 약 15분 내지 약 45분의 기간 동안, 이를테면 약 160℃ 내지 약 200℃의 온도에서 그리고 약 25분 내지 약 35분의 기간 동안 수행된다. 예를 들어, 경화 프로세스는 약 30분의 기간 동안 약 180℃의 온도에서 수행된다. 추가 실시예들에서, 동작(516)에서의 경화 프로세스는 주변(예컨대, 대기) 압력 조건들에서 또는 그 근처에서 수행된다.
[0072] 경화 후에, 동작(518)에서 중간 코어 어셈블리(602)를 관통하여 하나 이상의 어셈블리 관통 비아들(613)이 천공되어, 후속 상호 연결부 형성을 위해 중간 코어 어셈블리(602)의 전체 두께를 관통하는 채널들을 형성한다. 일부 실시예들에서, 중간 코어 어셈블리(602)는 어셈블리 관통 비아들(613)의 형성 중에 기계적 지지를 위해 캐리어(624)와 같은 캐리어 상에 배치될 수 있다. 어셈블리 관통 비아들(613)은 코어 구조(402)에 형성된 코어 비아들(403)을 관통하여 천공되고, 이어서 절연 층(618)으로 충전된다. 따라서 어셈블리 관통 비아들(613)은 코어 비아들(403) 내에 충전된 절연 층(618)에 의해 원주 방향으로 둘러싸일 수 있다. 절연 층(618)의 세라믹 충전제 함유 에폭시 수지 재료가 코어 비아들(403)의 벽들을 라이닝하게 함으로써, (도 11과 도 12k 및 도 12l을 참조하여 설명되는) 완성된(예컨대, 최종) 반도체 코어 어셈블리(1270)에서의 (도 9 및 도 10a - 도 10h를 참조하여 설명되는) 전도성 실리콘 기반 코어 구조(402)와 상호 연결부들(1044) 사이의 용량 결합이 종래의 비아 절연 라이너들 또는 막들을 이용하는 다른 종래의 상호 연결 구조들과 비교하여 상당히 감소된다. 게다가, 절연 층(618)의 에폭시 수지 재료의 유동성 성질은 더 일관되고 신뢰할 수 있는 캡슐화 및 절연을 가능하게 하여, 완성된 반도체 코어 어셈블리(1270)의 누설 전류를 최소화함으로써 전기적 성능을 향상시킨다.
[0073] 일 실시예에서, 어셈블리 관통 비아들(613)은 약 100㎛ 미만, 이를테면 약 75㎛ 미만의 직경을 갖는다. 예를 들어, 어셈블리 관통 비아들(613)은 약 50㎛ 미만, 이를테면 약 35㎛ 미만의 직경을 갖는다. 일부 실시예들에서, 어셈블리 관통 비아들(613)은 약 25㎛ 내지 약 50㎛의 직경, 이를테면 약 35㎛ 내지 약 40㎛의 직경을 갖는다. 일 실시예에서, 어셈블리 관통 비아들(613)은 임의의 적절한 기계적 프로세스를 사용하여 형성된다. 예를 들어, 어셈블리 관통 비아들(613)은 기계적 천공 프로세스를 사용하여 형성된다. 일 실시예에서, 어셈블리 관통 비아들(613)은 레이저 삭마에 의해 중간 코어 어셈블리(602)를 관통하여 형성된다. 예를 들어, 어셈블리 관통 비아들(613)은 자외선 레이저를 사용하여 형성된다. 일 실시예에서, 레이저 삭마를 위해 이용되는 레이저 소스는 약 5㎑ 내지 약 500㎑의 주파수를 갖는다. 일 실시예에서, 레이저 소스는 약 50마이크로줄(μJ) 내지 약 500μJ의 펄스 에너지로 약 10㎱ 내지 약 100㎱의 펄스 지속기간에 펄스형 레이저 빔을 전달하도록 구성된다. 작은 세라믹 충전제 입자들을 함유하는 에폭시 수지 재료를 이용하는 것은, 작은 직경의 비아들, 이를테면 어셈블리 관통 비아들(613)의 더 정밀하고 정확한 레이저 패터닝을 추가로 촉진시키는데, 이는 에폭시 수지 재료 내의 작은 세라믹 충전제 입자들이 레이저 삭마 프로세스 동안 비아가 형성될 영역으로부터 멀리 떨어진 레이저 광의 감소된 레이저 광 반사, 산란, 회절 및 투과를 나타내기 때문이다.
[0074] 일부 실시예들에서, 어셈블리 관통 비아들(613)은, 코어 비아들(403)의 측벽들 상의 남은 세라믹 충전제 함유 에폭시 수지 재료(예컨대, 유전체 절연 재료)가 약 1㎛ 내지 약 50㎛의 평균 두께를 갖는 식으로 코어 비아들(403) 내에(예컨대, 관통하여) 형성된다. 예를 들어, 코어 비아들(403)의 측벽들 상의 남은 세라믹 충전제 함유 에폭시 수지 재료는 약 5㎛ 내지 약 40㎛, 이를테면 약 10㎛ 내지 약 30㎛의 평균 두께를 갖는다. 이에 따라, 어셈블리 관통 비아들(613)의 형성 이후 결과적인 구조는 "비아 내 비아(via-in-via)"(예컨대, 코어 구조의 비아 내의 유전체 재료에서 중앙에 형성된 비아)로서 설명될 수 있다. 비아 내 비아 구조는, 세라믹 입자 충전 에폭시 재료로 구성되며 코어 비아들(403)의 측벽들 상에 형성된 얇은 열 산화물 층 상에 배치된 유전체 측벽 패시베이션을 포함한다.
[0075] 어셈블리 관통 비아들(613)의 형성 후에, 중간 코어 어셈블리(602)는 스미어 제거(de-smear) 프로세스에 노출된다. 스미어 제거 프로세스 동안, 어셈블리 관통 비아들(613)의 형성 중에 레이저 삭마에 의해 야기된 임의의 원치 않는 잔류물들 및/또는 파편들이 어셈블리 관통 비아들(613)로부터 제거된다. 따라서 스미어 제거 프로세스는 후속 금속화를 위해 어셈블리 관통 비아들(613)을 세정한다. 일 실시예에서, 스미어 제거 프로세스는 습식 스미어 제거 프로세스이다. 임의의 적절한 용매들, 에천트들, 및/또는 이들의 조합들이 습식 스미어 제거 프로세스에 이용될 수 있다. 일례로, 메탄올이 용매로서 이용될 수 있고, 구리(Ⅱ) 염화물 이수화물(CuCl2·H2O)이 에천트로서 이용될 수 있다. 잔류물 두께에 따라, 습식 스미어 제거 프로세스에 대한 중간 코어 어셈블리(602)의 노출 지속기간이 변화될 수 있다. 다른 실시예에서, 스미어 제거 프로세스는 건식 스미어 제거 프로세스이다. 예를 들어, 스미어 제거 프로세스는 O2/CF4 혼합 가스를 이용한 플라즈마 스미어 제거 프로세스일 수 있다. 플라즈마 스미어 제거 프로세스는 약 60초 내지 약 120초의 시간 기간 동안 약 700W의 전력을 인가하고 약 10:1(예컨대, 100:10sccm)의 비로 O2:CF4를 유동시킴으로써 플라즈마를 생성하는 것을 포함할 수 있다. 추가 실시예들에서, 스미어 제거 프로세스는 습식 프로세스와 건식 프로세스의 조합이다.
[0076] 동작(518)에서의 스미어 제거 프로세스 후에, 중간 코어 어셈블리(602)는 내부의 상호 연결 경로들의 형성을 위해 준비되며, 이는 도 9 및 도 10a - 도 10h를 참조하여 아래에서 설명된다.
[0077] 위에서 논의된 바와 같이, 도 5 및 도 6a - 도 6i는 중간 코어 어셈블리(602)를 형성하기 위한 대표적인 방법(500)을 예시한다. 도 7 및 도 8a - 도 8e는 방법(500)과 실질적으로 유사하지만 더 적은 동작들을 갖는 대안적인 방법(700)을 예시한다. 이 방법(700)은 일반적으로 5개의 동작들(710-750)을 포함한다. 그러나 이 방법(700)의 동작들(710, 740, 750)은 방법(500)의 동작들(502, 516, 518)과 각각 실질적으로 유사하다. 따라서 명확성을 위해 본 명세서에서는 도 8b, 도 8c 및 도 8d에 각각 도시된 동작들(720, 730, 740)만이 설명된다.
[0078] 코어 구조(402)의 제1 면(475) 상의 제1 표면(406)에 제1 절연 막(616a)을 고정시킨 후에, 동작(720) 및 도 8b에서 제2 절연 막(616b)이 반대 면(477) 상의 제2 표면(408)에 결합된다. 일부 실시예들에서, 제2 절연 막(616b)의 에폭시 수지 층(618b)이 모든 코어 비아들(403)을 덮도록, 제2 절연 막(616b)이 코어 구조(402)의 표면(408) 상에 포지셔닝된다. 도 8b에 도시된 바와 같이, 코어 비아들(403)은 절연 막들(616a, 616b) 사이에 하나 이상의 공극들 또는 갭들을 형성한다. 일부 실시예들에서, 이후의 프로세싱 동작들 동안 추가 기계적 지지를 위해 제2 절연 막(616b)의 보호 층(622b)에 제2 캐리어(625)가 부착된다.
[0079] 동작(730) 및 도 8c에서, 이제 코어 구조(402)의 대향 면들 상의 절연 막들(616a, 616b)에 부착된 코어 구조(402)가 단일 적층 프로세스에 노출된다. 단일 적층 프로세스 동안, 코어 구조(402)는 상승된 온도들에 노출되어, 두 절연 막들(616a, 616b) 모두의 에폭시 수지 층들(618a, 618b)이 연화되고, 절연 막들(616a, 616b) 사이의 코어 비아들(403)에 의해 생성된 개방 공극들 또는 볼륨들 내로 유동하게 한다. 이에 따라, 코어 비아들(403)은 에폭시 수지 층들(618a, 618b)의 절연 재료로 충전된다.
[0080] 도 5 및 도 6a - 도 6i를 참조하여 설명된 적층 프로세스들과 유사하게, 동작(730)에서의 적층 프로세스는 오토클레이브 또는 다른 적절한 디바이스에서 수행될 수 있는 진공 적층 프로세스일 수 있다. 다른 실시예에서, 적층 프로세스는 고온 프레싱 프로세스의 사용에 의해 수행된다. 일 실시예에서, 적층 프로세스는 약 80℃ 내지 약 140℃의 온도에서 그리고 약 1분 내지 약 30분의 기간 동안 수행된다. 일부 실시예들에서, 적층 프로세스는 약 1psig 내지 약 150psig의 압력의 인가를 포함하는 한편, 약 1분 내지 약 30분의 기간 동안 코어 구조(402) 및 절연 막들(616a, 616b)에 약 80℃ 내지 약 140℃의 온도가 인가된다. 예를 들어, 적층 프로세스는 약 2분 내지 10분의 기간 동안 약 10psig 내지 약 100psig의 압력, 약 100℃ 내지 약 120℃의 온도에서 수행된다. 예를 들어, 동작(730)에서의 적층 프로세스는 약 5분의 기간 동안 약 110℃의 온도에서 수행된다.
[0081] 동작(740)에서, 절연 막들(616a, 616b)의 하나 이상의 보호 층들이 코어 구조(402)로부터 제거되어, 적층된 중간 코어 어셈블리(602)가 된다. 일례로, 보호 층들(622a, 622b)은 코어 구조(402)로부터 제거되고, 따라서 중간 코어 어셈블리(602)는 또한 제1 캐리어(624) 및 제2 캐리어(625)로부터 분리된다. 일반적으로, 보호 층들(622a, 622b) 및 캐리어들(624, 625)은 이들로부터의 필링과 같은 임의의 적절한 기계적 프로세스들에 의해 제거된다. 도 8d에 도시된 바와 같이, 중간 코어 어셈블리(602)는 코어 구조(402)를 포함하며, 이 코어 구조(402) 내에는 하나 이상의 코어 비아들(403)이 형성되고 에폭시 수지 층들(618a, 618b)의 절연 유전체 재료로 충전된다. 절연 재료는, 절연 재료가 코어 구조(402)의 적어도 2개의 표면들 또는 면들, 예를 들어 표면들(406, 408)을 덮도록 코어 구조(402)를 추가로 둘러싼다.
[0082] 보호 층들(622a, 622b)의 제거 시에, 중간 코어 어셈블리(602)가 경화 프로세스에 노출되어 에폭시 수지 층들(618a, 618b)의 절연 유전체 재료를 완전히 경화한다. 절연 재료의 경화는 절연 층(618)의 형성을 야기한다. 도 8d에 도시된 바와 같이, 그리고 도 6h에 대응하는 동작(516)과 유사하게, 절연 층(618)은 코어 구조(402)를 실질적으로 둘러싸고 코어 비아들(403)을 충전한다.
[0083] 일 실시예에서, 경화 프로세스는 중간 코어 어셈블리(602)를 완전히 경화시키기 위해 고온에서 수행된다. 예를 들어, 경화 프로세스는 약 140℃ 내지 약 220℃의 온도에서 그리고 약 15분 내지 약 45분의 기간 동안, 이를테면 약 160℃ 내지 약 200℃의 온도에서 그리고 약 25분 내지 약 35분의 기간 동안 수행된다. 예를 들어, 경화 프로세스는 약 30분의 기간 동안 약 180℃의 온도에서 수행된다. 추가 실시예들에서, 동작(740)에서의 경화 프로세스는 주변(예컨대, 대기) 압력 조건들에서 또는 그 근처에서 수행된다.
[0084] 동작(740)에서의 경화 후에, 이 방법(700)은 방법(500)의 동작(520)과 실질적으로 유사하다. 이에 따라, 하나 이상의 어셈블리 관통 비아들(613)이 중간 코어 어셈블리(602)를 관통하여 천공되고, 이어서 중간 코어 어셈블리(602)를 스미어 제거 프로세스에 노출시킨다. 스미어 제거 프로세스의 완료 시에, 아래에서 설명되는 바와 같이, 중간 코어 어셈블리(602)는 내부에 상호 연결 경로들을 형성할 준비가 된다.
[0085] 도 9는 중간 코어 어셈블리(602)를 관통하여 전기 상호 연결부들을 형성하기 위한 대표적인 방법(900)의 흐름도를 예시한다. 도 10a - 도 10h는 도 9에 도시된 방법(900)의 프로세스의 상이한 스테이지들에서의 중간 코어 어셈블리(602)의 단면도들을 개략적으로 예시한다. 따라서 명확성을 위해 도 9와 도 10a - 도 10h가 본 명세서에서 함께 설명된다.
[0086] 일 실시예에서, 중간 코어 어셈블리(602)를 관통하여 형성된 전기 상호 연결부들은 구리로 형성된다. 따라서 이 방법(900)은 일반적으로, 동작(910) 및 도 10a에서 시작되며, 여기서 어셈블리 관통 비아들(613)이 내부에 형성된 중간 코어 어셈블리(602)는 그 위에 형성된 배리어 또는 접착 층(1040) 및/또는 시드 층(1042)을 갖는다. 중간 코어 어셈블리(602) 상에 형성된 접착 층(1040) 및 시드 층(1042)의 확대된 부분도가 참조를 위해 도 10h에 도시된다. 절연 층(618)의 원하는 표면들, 이를테면 중간 코어 어셈블리(602)의 주 표면들(1005, 1007)뿐만 아니라 어셈블리 관통 비아들(613)의 측벽들에 부합하는 표면들 상에 접착 층(1040)이 형성되어, 후속하여 형성되는 시드 층(1042) 및 구리 상호 연결부들(1044)의 접착을 촉진하고 확산을 차단하는 것을 보조할 수 있다. 따라서 일 실시예에서, 접착 층(1040)은 접착 층으로서 작용하고; 다른 실시예에서, 접착 층(1040)은 배리어 층으로서 작용한다. 그러나 두 실시예들 모두에서, 접착 층(1040)은 이하 "접착 층"으로서 설명될 것이다.
[0087] 일 실시예에서, 접착 층(1040)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 망간, 망간 산화물, 몰리브덴, 코발트 산화물, 코발트 질화물, 또는 임의의 다른 적절한 재료들 또는 이들의 조합들로 형성된다. 일 실시예에서, 접착 층(1040)은 약 10㎚ 내지 약 300㎚, 이를테면 약 50㎚ 내지 약 150㎚의 두께를 갖는다. 예를 들어, 접착 층(1040)은 약 75㎚ 내지 약 125㎚, 이를테면 약 100㎚의 두께를 갖는다. 접착 층(1040)은 CVD(chemical vapor deposition), PVD(physical vapor deposition), PECVD(plasma enhanced CVD), ALD(atomic layer deposition) 등을 포함하는(그러나 이에 제한되지 않는) 임의의 적절한 증착 프로세스에 의해 형성된다.
[0088] 시드 층(1042)은 접착 층(1040) 상에 또는 절연 층(618) 상에 직접(예컨대, 접착 층(1040)의 형성 없이) 형성될 수 있다. 일부 실시예들에서, 시드 층(1042)은 절연 층(618)의 모든 표면들 상에 형성되는 한편, 접착 층(1040)은 절연 층(618)의 표면들의 원하는 부분들 또는 원하는 표면들 상에만 형성된다. 예를 들어, 접착 층(1040)은 어셈블리 관통 비아들(613)의 측벽들이 아니라 주 표면들(1005, 1007) 상에 형성될 수 있는 한편, 시드 층(1042)은 어셈블리 관통 비아들(613)의 측벽들뿐만 아니라 주 표면들(1005, 1007) 상에 형성된다. 시드 층(1042)은 구리, 텅스텐, 알루미늄, 은, 금, 또는 임의의 다른 적절한 재료들 또는 이들의 조합들과 같은 전도성 재료로 형성된다. 일 실시예에서, 시드 층(1042)은 약 0.05㎛ 내지 약 0.5㎛의 두께, 이를테면 약 0.1㎛ 내지 약 0.3㎛의 두께를 갖는다. 예를 들어, 시드 층(1042)은 약 0.15㎛ 내지 약 0.25㎛, 이를테면 약 0.2㎛의 두께를 갖는다. 일 실시예에서, 시드 층(1042)은 약 0.1㎛ 내지 약 1.5㎛의 두께를 갖는다. 접착 층(1040)과 유사하게, 시드 층(1042)은 임의의 적절한 증착 프로세스, 이를테면 CVD, PVD, PECVD, ALD 건식 프로세스들, 습식 무전해 도금 프로세스들 등에 의해 형성된다. 일 실시예에서, 구리 시드 층(1042)은 중간 코어 어셈블리(602) 상의 몰리브덴 접착 층(1040) 상에 형성될 수 있다. 몰리브덴 접착 및 구리 시드 층 조합은 절연 층(618)의 표면들과의 개선된 접착을 가능하게 하고, 동작(970)에서 후속 시드 층 에칭 프로세스 동안 전도성 상호 연결 라인들의 언더컷을 감소시킨다.
[0089] 도 10b 및 도 10c에 각각 대응하는 동작들(920, 930)에서, 포토레지스트와 같은 스핀-온/스프레이-온(spin-on/spray-on) 또는 건식 레지스트 막(1050)이 중간 코어 어셈블리(602)의 주 표면들(1005, 1007) 모두에 도포되고, 이어서 패터닝된다. 일 실시예에서, 레지스트 막(1050)은 UV 방사선에 대한 선택적 노출을 통해 패터닝된다. 일 실시예에서, 레지스트 막(1050)의 형성 전에, (도시되지 않은) 접착 촉진제가 중간 코어 어셈블리(602)에 가해진다. 접착 촉진제는, 레지스트 막(1050)을 위한 계면 접합 층을 생성함으로써 그리고 중간 코어 어셈블리(602)의 표면으로부터 임의의 수분을 제거함으로써, 중간 코어 어셈블리(602)에 대한 레지스트 막(1050)의 접착을 개선한다. 일부 실시예들에서, 접착 촉진제는 비스(트리메틸실릴)아민 또는 헥사메틸디실라잔(HMDS) 및 프로필렌 글리콜 모노메틸 에테르 아세테이트(PGMEA)로 형성된다.
[0090] 동작(940)에서, 중간 코어 어셈블리(602)가 레지스트 막 현상 프로세스에 노출된다. 도 10d에 도시된 바와 같이, 레지스트 막(1050)의 현상은 어셈블리 관통 비아들(613)의 노출을 야기하여, 이제 상부에 접착 층(1040) 및/또는 시드 층(1042)이 형성된다. 일 실시예에서, 막 현상 프로세스는 레지스트 막(1050)을 용매에 노출시키는 것을 포함하는 습식 프로세스와 같은 습식 프로세스이다. 일 실시예에서, 막 현상 프로세스는 수성 에칭 프로세스를 이용하는 습식 에칭 프로세스이다. 예를 들어, 막 현상 프로세스는 원하는 재료에 대해 선택적인 버퍼링된 에칭 프로세스를 이용하는 습식 에칭 프로세스이다. 임의의 적절한 습식 용매들 또는 습식 에천트들의 조합이 레지스트 막 현상 프로세스에 사용될 수 있다.
[0091] 도 10e 및 도 10f에 각각 대응하는 동작들(950, 960)에서, 노출된 어셈블리 관통 비아들(613)을 관통하여 전기 상호 연결부들(1044)이 형성되고, 그 후 레지스트 막(1050)이 제거된다. 상호 연결부들(1044)은 전기 도금 및 무전해 도금을 포함하는 임의의 적절한 방법들에 의해 형성된다. 일 실시예에서, 습식 프로세스를 통해 레지스트 막(1050)이 제거된다. 도 10e 및 도 10f에 도시된 바와 같이, 전기 상호 연결부들(1044)은 어셈블리 관통 비아들(613)을 완전히 충전하고 레지스트 막(1050)의 제거 시에 중간 코어 어셈블리(602)의 표면들(1005, 1007)로부터 돌출될 수 있다. 일부 실시예들에서, 전기 상호 연결부들(1044)은 어셈블리 관통 비아들(613)을 완전히 채우지 않고 어셈블리 관통 비아들(613)의 측벽들만을 라이닝할 수 있다. 일 실시예에서, 전기 상호 연결부들(1044)은 구리로 형성된다. 다른 실시예들에서, 전기 상호 연결부들(1044)은 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등을 포함하는(그러나 이에 제한되지 않는) 임의의 적절한 전도성 재료로 형성될 수 있다.
[0092] 동작(970) 및 도 10g에서, 전기 상호 연결부들(1044)이 내부에 형성된 중간 코어 어셈블리(602)가 시드 층 에칭 프로세스에 노출되어, 중간 코어 어셈블리(602)의 외부 표면들(예컨대, 표면들(1005, 1007)) 상의 노출된 접착 층(1040) 및 시드 층(1042)을 제거한다. 일부 실시예들에서, 전기 상호 연결부들(1044)과 어셈블리 관통 비아들(613)의 측벽들 사이에 형성된 접착 층(1040) 및/또는 시드 층(1042)은 시드 층 에칭 프로세스 후에 남을 수 있다. 일 실시예에서, 시드 층 에칭은 중간 코어 어셈블리(602)의 린스 및 건조를 포함하는 습식 에칭 프로세스이다. 일 실시예에서, 시드 층 에칭 프로세스는 구리, 텅스텐, 알루미늄, 은 또는 금과 같은 원하는 재료에 대해 선택적인 버퍼링된 에칭 프로세스이다. 다른 실시예들에서, 에칭 프로세스는 수성 에칭 프로세스이다. 임의의 적절한 습식 에천트 또는 습식 에천트들의 조합이 시드 층 에칭 프로세스에 사용될 수 있다.
[0093] 동작(970)에서의 시드 층 에칭 프로세스 후에, 하나 이상의 반도체 코어 어셈블리들이 중간 코어 어셈블리(602)로부터 싱귤레이팅되어 완전한 기능의 전자 장착 또는 패키지 구조로서 이용될 수 있다. 예를 들어, 하나 이상의 반도체 코어 어셈블리들은 싱귤레이팅되어 회로 보드 구조들, 칩 캐리어 구조들, 집적 회로 패키지들 등으로서 이용될 수 있다. 대안으로, 중간 코어 어셈블리(602)는 최종 반도체 코어 어셈블리들의 표면들 상의 원하는 위치들로 전기 상호 연결부들(1044)의 외부 접촉점들을 재라우팅하기 위해, 그 위에 형성된 (도 12j 및 도 12k에 도시된) 하나 이상의 재분배 층들(1260)을 가질 수 있다.
[0094] 도 11은 중간 코어 어셈블리(602) 상에 재분배 층(1260)을 형성하는 대표적인 방법(1100)의 흐름도를 예시한다. 도 12a - 도 12k는 도 11에 도시된 방법(1100)의 상이한 스테이지들에서의 중간 코어 어셈블리(602)의 단면도들을 개략적으로 예시한다. 따라서 명확성을 위해 도 11과 도 12a - 도 12k가 본 명세서에서 함께 설명된다.
[0095] 이 방법(1100)은 위에서 설명된 방법들(500, 700, 900)과 실질적으로 유사하다. 일반적으로, 이 방법(1100)은 동작(1102) 및 도 12a에서 시작되며, 여기서 절연 막(1216)이 중간 코어 어셈블리(602)에 부착되고 그 후에 적층된다. 절연 막(1216)은 절연 막들(616a, 616b)과 실질적으로 유사하다. 일 실시예에서, 도 12a에 도시된 바와 같이, 절연 막(1216)은 에폭시 수지 층(1218) 및 하나 이상의 보호 층들을 포함한다. 예를 들어, 절연 막(1216)은 보호 층(1222)을 포함할 수 있다. 층들과 절연 재료들의 임의의 적절한 조합이 절연 막(1216)에 대해 고려된다. 일부 실시예들에서, 추가적인 지지를 위해 선택적인 캐리어(1224)가 절연 막(1216)에 결합된다. 일부 실시예들에서, (도시되지 않은) 보호 막이 절연 막(1216)에 결합될 수 있다.
[0096] 일반적으로, 에폭시 수지 층(1218)은 약 60㎛ 미만, 이를테면 약 5㎛ 내지 약 50㎛의 두께를 갖는다. 예를 들어, 에폭시 수지 층(1218)은 약 10㎛ 내지 약 25㎛의 두께를 갖는다. 일 실시예에서, 에폭시 수지 층(1218) 및 PET 보호 층(1222)은 약 120㎛ 미만의 조합된 두께, 이를테면 약 90㎛ 미만의 두께를 갖는다. 절연 막(1216) 그리고 구체적으로는 에폭시 수지 층(1218)이, 노출된 전기 상호 연결부들(1044)을 갖는 중간 코어 어셈블리(602)의 표면, 이를테면 주 표면(1005)에 부착된다.
[0097] 절연 막(1216)의 배치 후에, 중간 코어 어셈블리(602)는 동작들(506, 514, 730)을 참조하여 설명된 적층 프로세스와 실질적으로 유사한 적층 프로세스에 노출된다. 중간 코어 어셈블리(602)는 상승된 온도들에 노출되어 절연 막(1216)의 에폭시 수지 층(1218)을 연화하며, 에폭시 수지 층(1218)은 후속하여 절연 층(618)에 접합된다. 따라서 에폭시 수지 층(1218)은 절연 층(618)과 통합되고, 절연 층(618)의 연장부를 형성하며, 따라서 이하 단일 절연 층(618)으로서 설명될 것이다. 에폭시 수지 층(1218)과 절연 층(618)의 통합은 추가로, 이전에 노출된 전기 상호 연결부들(1044)을 감싸는 확대된 절연 층(618)을 야기한다.
[0098] 동작(1104) 및 도 12b에서, 기계적 수단에 의해 중간 코어 어셈블리(602)로부터 보호 층(1222) 및 캐리어(1224)가 제거되며, 중간 코어 어셈블리(602)가 경화 프로세스에 노출되어, 새로 팽창된 절연 층(618)을 완전히 경화한다. 일 실시예에서, 경화 프로세스는 동작들(516, 740)을 참조하여 설명된 경화 프로세스와 실질적으로 유사하다. 예를 들어, 경화 프로세스는 약 140℃ 내지 약 220℃의 온도에서 그리고 약 15분 내지 약 45분의 기간 동안 수행된다.
[0099] 그 다음, 동작(1106) 및 도 12c에서 중간 코어 어셈블리(602)가 레이저 삭마에 의해 선택적으로 패터닝된다. 동작(1106)에서의 레이저 삭마 프로세스는 새로 확장된 절연 층(618)에 하나 이상의 재분배 비아들(1253)을 형성하고, 원하는 전기 상호 연결부들(1044)을 이들의 접촉점들의 재분배를 위해 노출시킨다. 일 실시예에서, 재분배 비아들(1253)은 어셈블리 관통 비아들(613)의 직경과 실질적으로 유사하거나 그보다 더 작은 직경을 갖는다. 예를 들어, 재분배 비아들(1253)은 약 5㎛ 내지 약 600㎛의 직경, 이를테면 약 10㎛ 내지 약 50㎛, 이를테면 약 20㎛ 내지 약 30㎛의 직경을 갖는다. 일 실시예에서, 동작(1106)에서의 레이저 삭마 프로세스는 CO2 레이저를 이용하여 수행된다. 일 실시예에서, 동작(1106)에서의 레이저 삭마 프로세스는 UV 레이저를 이용하여 수행된다. 다른 실시예에서, 동작(1106)에서의 레이저 삭마 프로세스는 녹색 레이저를 이용하여 수행된다. 일례로, 레이저 소스는 약 100㎑ 내지 약 1000㎑의 주파수를 갖는 펄스형 레이저 빔을 생성할 수 있다. 일례로, 레이저 소스는 약 100㎚ 내지 약 2000㎚의 파장으로, 약 10E-4㎱ 내지 약 10E-2㎱의 펄스 지속기간에, 그리고 약 10μJ 내지 약 300μJ의 펄스 에너지로 펄스형 레이저 빔을 전달하도록 구성된다.
[0100] 동작(1108) 및 도 12d에서, 절연 층(618)의 하나 이상의 표면들 상에 접착 층(1240) 및/또는 시드 층(1242)이 선택적으로 형성된다. 일 실시예에서, 접착 층(1240) 및 시드 층(1242)은 접착 층(1040) 및 시드 층(1042)과 각각 실질적으로 유사하다. 예를 들어, 접착 층(1240)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 망간, 망간 산화물, 몰리브덴, 코발트 산화물, 코발트 질화물, 또는 임의의 다른 적절한 재료들 또는 이들의 조합들로 형성된다. 일 실시예에서, 접착 층(1240)은 약 10㎚ 내지 약 300㎚의 두께, 이를테면 약 50㎚ 내지 약 150㎚의 두께를 갖는다. 예를 들어, 접착 층(1240)은 약 75㎚ 내지 약 125㎚, 이를테면 약 100㎚의 두께를 갖는다. 접착 층(1240)은 CVD, PVD, PECVD, ALD 등을 포함하는(그러나 이에 제한되지 않는) 임의의 적절한 증착 프로세스에 의해 형성될 수 있다.
[0101] 시드 층(1242)은 구리, 텅스텐, 알루미늄, 은, 금, 또는 임의의 다른 적절한 재료들 또는 이들의 조합들과 같은 전도성 재료로 형성된다. 일 실시예에서, 시드 층(1242)은 약 0.05㎛ 내지 약 0.5㎛, 이를테면 약 0.1㎛ 내지 약 0.3㎛의 두께를 갖는다. 예를 들어, 시드 층(1242)은 약 0.15㎛ 내지 약 0.25㎛, 이를테면 약 0.2㎛의 두께를 갖는다. 접착 층(1240)과 유사하게, 시드 층(1242)은 임의의 적절한 증착 프로세스, 이를테면 CVD, PVD, PECVD, ALD 건식 프로세스들, 습식 무전해 도금 프로세스들 등에 의해 형성될 수 있다. 일 실시예에서는, 몰리브덴 접착 층(1240) 및 구리 시드 층(1242)이 중간 코어 어셈블리(602) 상에 형성되어, 동작(1122)에서 후속 시드 층 에칭 프로세스 동안 언더컷의 형성을 감소시킨다.
[0102] 도 12e, 도 12f 및 도 12g에 각각 대응하는 동작들(1110, 1112, 1114)에서, 포토레지스트와 같은 스핀-온/스프레이-온 또는 건식 레지스트 막(1250)이 중간 코어 어셈블리(602)의 시드된 표면들 위에 도포되고, 이어서 패터닝되고 현상된다. 일 실시예에서, 레지스트 막(1250)의 배치 전에, (도시되지 않은) 접착 촉진제가 중간 코어 어셈블리(602)에 가해진다. 레지스트 막(1250)의 노출 및 현상은 재분배 비아들(1253)의 개방을 야기한다. 따라서 레지스트 막(1250)의 부분들을 UV 방사선에 선택적으로 노출시키고, 습식 에칭 프로세스와 같은 습식 프로세스에 의해 레지스트 막(1250)을 후속적으로 현상함으로써 레지스트 막(1250)의 패터닝이 수행될 수 있다. 일 실시예에서, 레지스트 막 현상 프로세스는 원하는 재료에 대해 선택적인 버퍼링된 에칭 프로세스를 이용하는 습식 에칭 프로세스이다. 다른 실시예들에서, 레지스트 막 현상 프로세스는 수성 에칭 프로세스를 이용하는 습식 에칭 프로세스이다. 임의의 적절한 습식 에천트 또는 습식 에천트들의 조합이 레지스트 막 현상 프로세스에 사용될 수 있다.
[0103] 도 12h 및 도 12i에 각각 대응하는 동작들(1116, 1118)에서, 노출된 재분배 비아들(1253)을 통해 재분배 연결부들(1244)이 형성되고, 그 후 레지스트 막(1250)이 제거된다. 일 실시예에서, 습식 프로세스를 통해 레지스트 막(1250)이 제거된다. 도 12h 및 도 12i에 도시된 바와 같이, 재분배 연결부들(1244)은 재분배 비아들(1253)을 충전하고, 레지스트 막(1250)의 제거 시에 중간 코어 어셈블리(602)의 표면들로부터 돌출된다. 일 실시예에서, 재분배 연결부들(1244)은 구리로 형성된다. 다른 실시예들에서, 재분배 연결부들(1244)은 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등을 포함하는(그러나 이에 제한되지 않는) 임의의 적절한 전도성 재료로 형성된다. 전기 도금 및 무전해 증착을 포함하는 임의의 적절한 방법들이 재분배 연결부들(1244)을 형성하는 데 이용될 수 있다.
[0104] 동작(1120) 및 도 12j에서, 재분배 연결부들(1244)이 상부에 형성된 중간 코어 어셈블리(602)가 동작(970)의 프로세스와 실질적으로 유사한 시드 층 에칭 프로세스에 노출된다. 일 실시예에서, 시드 층 에칭은 중간 코어 어셈블리(602)의 린스 및 건조를 포함하는 습식 에칭 프로세스이다. 일 실시예에서, 시드 층 에칭 프로세스는 시드 층(1242)의 원하는 재료에 대해 선택적인 버퍼링된 에칭 프로세스를 이용하는 습식 에칭 프로세스이다. 다른 실시예들에서, 에칭 프로세스는 수성 에칭 프로세스를 이용하는 습식 에칭 프로세스이다. 임의의 적절한 습식 에천트 또는 습식 에천트들의 조합이 시드 층 에칭 프로세스에 사용될 수 있다.
[0105] 동작(1120)에서 시드 층 에칭 프로세스의 완료 시에, 위에서 설명된 시퀀스들 및 프로세스들을 이용하여 중간 코어 어셈블리(602) 상에 하나 이상의 추가 재분배 층들(1260)이 형성될 수 있다. 예를 들어, 하나 이상의 추가 재분배 층들(1260)이 중간 코어 어셈블리(602)의 제1 재분배 층(1260) 및/또는 반대 표면, 이를테면 주 표면(1007) 상에 형성될 수 있다. 일 실시예에서, 하나 이상의 추가 재분배 층들(1260)은 제1 재분배 층(1260) 및/또는 절연 층(618)의 재료와 상이한 중합체 기반 유전체 재료들, 이를테면 유동성 축적 재료들로 형성될 수 있다. 예를 들어, 일부 실시예들에서, 절연 층(618)은 세라믹 섬유들로 충전된 에폭시로 형성될 수 있는 한편, 제1 및/또는 임의의 추가 재분배 층들(1260)은 폴리이미드, BCB 및/또는 PBO로 형성된다. 대안으로, 동작(1122) 및 도 12k에서, 원하는 수의 재분배 층들(1260)이 형성된 후에 하나 이상의 완성된 반도체 코어 어셈블리들(1270)이 중간 코어 어셈블리(602)로부터 싱귤레이팅될 수 있다.
[0106] 동작(1120)에서 형성된 완성된 반도체 코어 어셈블리들(1270)은 임의의 적절한 패키지 어셈블리, PCB 어셈블리, PCB 스페이서 어셈블리, 칩 캐리어 어셈블리, 중간 캐리어 어셈블리 등에 이용될 수 있다. 도 13a에 도시된 하나의 예시적인 실시예에서, 단일 반도체 코어 어셈블리(1270)는 칩 캐리어 어셈블리(1300) 내의 칩(1360)을 위한 캐리어로서 이용된다. 칩(1360)은 메모리 칩, 마이크로프로세서, 복합 SoC(system-on-a-chip) 또는 표준 칩을 포함하는 임의의 적절한 타입의 칩일 수 있다. 적절한 타입들의 메모리 칩들은 DRAM 칩들 또는 NAND 플래시 칩들을 포함한다. 일부 추가 예들에서, 칩(1360)은 디지털 칩, 아날로그 칩 또는 혼합 칩이다. 칩(1360)은 반도체 코어 어셈블리(1270)의 주 표면들(1005, 1007) 중 하나에 인접하게 배치된다. 일부 실시예들에서, 2개 이상의 칩들(1360)이 단일 주 표면(1005, 1007)에 인접하게 배치될 수 있다. 다른 실시예에서, 하나 또는 추가 디바이스들 및/또는 구조들, 이를테면 PCB 또는 패키지 기판의 하나 이상의 컴포넌트들이 칩(1360)에 인접하게 배치될 수 있다. 예를 들어, 커패시터들, 저항기들, 인덕터들 등과 같은 하나 이상의 수동 소자들이 칩(1360)에 인접하게 배치될 수 있다. 다른 예에서, 하나 이상의 커넥터들이 칩(1360)에 인접하게 배치될 수 있다.
[0107] 칩(1360)은 칩(1360)의 활성 표면(1352) 상에 형성된 하나 이상의 접촉부들(1348)을 포함한다. 도시된 바와 같이, 접촉부들(1348)은 활성 표면(1352)과 주 표면(1005) 사이에 배치된 하나 이상의 솔더 범프들(1346)에 의해 반도체 코어 어셈블리(1270)의 하나 이상의 재분배 연결부들(1244)에 전도성 결합된다. 일부 실시예들에서, 접촉부들(1348)은 하나 이상의 솔더 범프들(1346)에 의해 하나 이상의 상호 연결부들(1044)에 전도성 결합될 수 있다. 일 실시예에서, 접촉부들(1348) 및/또는 솔더 범프들(1346)은 상호 연결부들(1044) 및 재분배 연결부들(1244)의 재료와 실질적으로 유사한 재료로 형성된다. 예를 들어, 접촉부들(1348) 및 솔더 범프들(1346)은 구리, 텅스텐, 알루미늄, 은, 금, 또는 임의의 다른 적절한 재료들 또는 이들의 조합들과 같은 전도성 재료로 형성될 수 있다.
[0108] 일 실시예에서, 솔더 범프들(1346)은 C4 솔더 범프들을 포함한다. 일 실시예에서, 솔더 범프들(1346)은 C2(솔더 캡을 갖는 Cu 기둥(pillar)) 솔더 범프들을 포함한다. C2 솔더 범프들의 이용은 칩 캐리어 어셈블리(1300)에 대한 더 작은 피치 길이들 및 개선된 열적 및/또는 전기적 특성들을 가능하게 할 수 있다. 솔더 범프들(1346)은 ECD(electrochemical deposition) 및 전기 도금을 포함하는(그러나 이에 제한되지 않는) 임의의 적절한 웨이퍼 범핑 프로세스들에 의해 형성될 수 있다.
[0109] 도 13b에 도시된 다른 예시적인 실시예에서, 반도체 코어 어셈블리(1270)가 PCB 어셈블리(1302)에 이용된다. 이에 따라, 반도체 코어 어셈블리(1270)는 패키지 어셈블리(1310)를 지지(예컨대, 운반)하기 위한 PCB 구조로서 기능하도록 구성된다. 패키지 어셈블리(1310)는 반도체 코어 어셈블리(1270)와 구조 및 재료가 실질적으로 유사할 수 있지만, 절연 층(618)에 의해 실질적으로 둘러싸인 코어 구조(402) 내에 형성된 공동(1320) 내에 배치된 매립형 다이(1326)를 포함한다. 매립형 다이(1326)는, 하나 이상의 접촉부들(1330)이 상부에 형성되어 패키지 어셈블리(1310)의 상호 연결부들(1342) 및/또는 재분배 연결부들(1344)과 결합된 활성 표면(1328)을 더 포함할 수 있다. 도 13a의 칩 캐리어 어셈블리(1300)와 유사하게, 패키지 어셈블리(1310)의 접촉부들(1330) 및/또는 상호 연결부들(1342) 및/또는 재분배 연결부들(1344)은 활성 표면(1328)과 주 표면(1005) 사이에 배치된 하나 이상의 솔더 범프들(1346)에 의해 반도체 코어 어셈블리(1270)의 하나 이상의 재분배 연결부들(1244)에 전도성 결합된다. 일부 실시예들에서, 접촉부들(1330)은 하나 이상의 솔더 범프들(1346)에 의해 하나 이상의 상호 연결부들(1044)에 전도성 결합될 수 있다.
[0110] 도 13c는 PCB 어셈블리(1304)에서 PCB 스페이서 구조로서 반도체 코어 어셈블리(1270)를 이용하는 또 다른 예시적인 실시예를 도시한다. 도시된 바와 같이, 반도체 코어 어셈블리(1270)는 2개의 PCB들(1362a, 1362b) 사이에 배치되고, 제1 PCB(1362a)와 제2 PCB(1362b)가 전도성 연결되는 동안 이들 사이에 물리적 공간이 유지되게 제2 PCB(1362b)에 대해 제1 PCB(1362a)를 포지셔닝하도록 구성된다. 이에 따라, PCB들(1362a, 1362b)은 이들의 주 표면들(1364a, 1364b) 상에 각각 형성된 하나 이상의 전기 전도성 패드들(1368)을 포함한다. 하나 이상의 전도성 패드들(1368)은 하나 이상의 솔더 범프들(1346)을 통해 반도체 코어 어셈블리(1270)의 재분배 연결부들(1244) 및/또는 상호 연결부들(1044)에 전도성 결합된다. 접촉부들(1330, 1348)과 유사하게, 전도성 패드들(1368)은 솔더 범프들(1346), 상호 연결부들(1044) 및 재분배 연결부들(1244)의 재료와 실질적으로 유사한 재료로 형성되어 이들을 통한 전기 전도성을 가능하게 한다. 예를 들어, 전도성 패드들(1368)은 구리, 텅스텐, 알루미늄, 은, 금, 또는 임의의 다른 적절한 재료들 또는 이들의 조합들과 같은 전도성 재료로 형성될 수 있다.
[0111] 위에 도시된 실시예들에서의 반도체 코어 어셈블리(1270)의 이용은 종래의 패키지, PCB, PCB 스페이서 및 칩 캐리어 구조들에 비해 다수의 이점들을 제공한다. 그러한 이점들은 얇은 폼 팩터 및 높은 칩 또는 다이 대 패키지 볼륨비를 포함하며, 이는 AI(artificial intelligence) 및 HPC(high performance computing)의 계속 증가하는 대역폭 및 전력 효율 요구들을 충족시키도록 더 큰 I/O 스케일링을 가능하게 한다. 구조화된 실리콘 프레임의 이용은 3D IC(3-dimensional integrated circuit) 아키텍처의 개선된 전기적 성능, 열 관리 및 신뢰성을 위해 최적의 재료 강성 및 열 전도도를 제공한다. 게다가, 본 명세서에서 설명되는 어셈블리 관통 비아들 및 비아-인-비아(via-in-via) 구조들을 위한 제작 방법들은 종래의 TSV 기술들과 비교하여 비교적 낮은 제조 비용들로 3D 통합을 위한 높은 성능 및 유연성을 제공한다.
[0112] 위에서 설명된 방법들을 이용함으로써, 높은 종횡비 피처들이 유리 및/또는 실리콘 코어 구조들 상에 형성될 수 있어, 더 얇고 더 좁은 회로 보드들, 칩 캐리어들, 집적 회로 패키지들 등의 경제적인 형성을 가능하게 한다. 위에서 설명된 방법들을 이용하여 제작된 반도체 코어 어셈블리들은 높은 I/O 밀도와 개선된 대역폭 및 전력뿐만 아니라, 유연한 솔더 볼 분배를 가능하게 하는 어셈블리 아키텍처 및 감소된 중량/관성에 기여하는 낮은 응력에 따른 더 큰 신뢰성의 이점들을 제공한다. 위에서 설명된 방법들의 추가 이점들은 양면 금속화 능력 및 높은 생산 수율을 갖는 경제적인 제조를 포함한다. 추가로, 실리콘 코어의 이용은 코어 어셈블리와 그에 연결된 임의의 칩들 사이의 CTE(coefficient of thermal expansion)의 불일치를 감소시키거나 제거하여, 더 작은 솔더링 피치들 및 증가된 디바이스 밀도를 가능하게 한다.
[0113] 전술한 내용은 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 기본 범위를 벗어나지 않으면서 본 개시내용의 다른 실시예들 및 추가 실시예들이 안출될 수 있으며, 본 개시내용의 범위는 하기의 청구항들에 의해 결정된다.

Claims (20)

  1. 제2 면 반대편의 제1 면을 갖는 실리콘 코어 구조 ― 실리콘 코어 층은 1000㎛ 미만의 두께를 갖고, 상기 실리콘 코어 구조는 상기 실리콘 코어 구조를 관통하여 형성되며 제1 표면 및 제2 표면으로부터 돌출되는 하나 이상의 전도성 상호 연결부들을 더 포함함 ―;
    상기 제1 면 상에 형성된 제1 재분배 층; 및
    상기 제2 면 상에 형성된 제1 재분배 층을 포함하며,
    상기 제1 재분배 층 및 상기 제2 재분배 층은 각각 상부에 하나 이상의 전도성 접촉부들이 형성되는,
    반도체 디바이스 어셈블리.
  2. 제1 항에 있어서,
    상기 제1 면 및 상기 제2 면 상에 형성된 산화물 층을 더 포함하는,
    반도체 디바이스 어셈블리.
  3. 제2 항에 있어서,
    상기 산화물 층은 열 산화물을 포함하는,
    반도체 디바이스 어셈블리.
  4. 제2 항에 있어서,
    상기 산화물 층 상에 형성된 유전체 층을 더 포함하며,
    상기 유전체 층은 에폭시 수지를 포함하는,
    반도체 디바이스 어셈블리.
  5. 제4 항에 있어서,
    상기 에폭시 수지는 실리카 입자들을 포함하는,
    반도체 디바이스 어셈블리.
  6. 제4 항에 있어서,
    상기 유전체 층은 약 5㎛ 내지 약 50㎛의 두께를 갖는,
    반도체 디바이스 어셈블리.
  7. 제4 항에 있어서,
    상기 제1 재분배 층 및 상기 제2 재분배 층 각각은:
    상기 유전체 층 상에 형성된 접착 층 ― 상기 접착 층은 몰리브덴을 포함함 ―;
    상기 접착 층 상에 형성된 시드 층; 및
    상기 시드 층 위에 형성된 구리 층을 더 포함하는,
    반도체 디바이스 어셈블리.
  8. 제7 항에 있어서,
    상기 접착 층은 약 10㎚ 내지 약 500㎚의 두께를 갖는,
    반도체 디바이스 어셈블리.
  9. 제4 항에 있어서,
    관통하여 배치된 하나 이상의 비아들을 더 포함하며,
    상기 하나 이상의 비아들 각각은 내부에 구리 상호 연결부가 형성된,
    반도체 디바이스 어셈블리.
  10. 제9 항에 있어서,
    상기 하나 이상의 비아들 각각은 상기 유전체 층에 의해 원주 방향으로 한정되는,
    반도체 디바이스 어셈블리.
  11. 제9 항에 있어서,
    상기 유전체 층은 상기 실리콘 코어 구조의 상기 제1 면 및 상기 제2 면 위에 배치되고,
    상기 유전체 층은 상기 실리콘 코어 구조에 걸쳐 상기 제1 면에서부터 상기 제2 면까지 상기 하나 이상의 비아들을 관통하여 연장되는,
    반도체 디바이스 어셈블리.
  12. 실리콘 코어 구조 ― 상기 실리콘 코어 구조는 1000㎛ 미만의 두께를 가짐 ―;
    상기 실리콘 코어 구조를 둘러싸는 패시베이팅 층 ― 상기 패시베이팅 층은 열 산화물을 포함함 ―; 및
    상기 패시베이팅 층 상에 형성된 유전체 층을 포함하며,
    상기 유전체 층은 내부에 실리카 입자들이 배치된 에폭시 수지를 포함하는,
    반도체 디바이스 어셈블리.
  13. 제12 항에 있어서,
    상기 실리콘 코어 구조는 결정질 실리콘 기판을 포함하는,
    반도체 디바이스 어셈블리.
  14. 제12 항에 있어서,
    관통하여 배치된 비아들의 하나 이상의 어레이들을 더 포함하며,
    상기 하나 이상의 어레이들의 비아들 각각은 약 500㎛ 미만의 직경을 갖는,
    반도체 디바이스 어셈블리.
  15. 제14 항에 있어서,
    상기 하나 이상의 어레이들 각각에서 상기 비아들 사이의 피치는 약 40㎛ 내지 1000㎛의 거리를 갖는,
    반도체 디바이스 어셈블리.
  16. 제14 항에 있어서,
    상기 실리콘 코어 구조는 제2 면 반대편의 제1 면을 갖고,
    상기 유전체 층은 상기 제1 면 및 상기 제2 면 위에 배치되며, 상기 유전체 층은 상기 하나 이상의 어레이들의 비아들 각각을 원주 방향으로 한정하도록 상기 제1 면에서부터 상기 제2 면까지 추가로 연장되는,
    반도체 디바이스 어셈블리.
  17. 제12 항에 있어서,
    상기 유전체 층 상에 형성된 제1 재분배 층을 더 포함하는,
    반도체 디바이스 어셈블리.
  18. 제17 항에 있어서,
    상기 제1 재분배 층은:
    상기 유전체 층 상에 형성된 접착 층 ― 상기 접착 층은 몰리브덴을 포함함 ―;
    상기 접착 층 상에 형성된 시드 층; 및
    상기 시드 층 위에 형성된 구리 층을 더 포함하는,
    반도체 디바이스 어셈블리.
  19. 제2 면 반대편의 제1 면 및 상기 제1 면에서부터 상기 반대편의 제2 면까지 연장되는 복수의 비아들을 갖는 실리콘 코어 구조;
    상기 실리콘 코어 구조의 복수의 비아들 각각의 표면, 상기 제1 면 및 상기 제2 면 위에 배치된 패시베이팅 층 ― 패시베이팅 층은 열 산화물을 포함함 ―;
    상기 복수의 비아들 각각의 표면, 상기 제1 면 및 상기 제2 면 위에 배치된 상기 패시베이팅 층 위에 배치된 유전체 층 ― 상기 유전체 층은 에폭시 수지를 포함함 ―; 및
    상기 유전체 층 상에 형성된 재분배 층을 포함하며,
    상기 재분배 층은:
    상기 유전체 층 상에 형성된 접착 층 ― 상기 접착 층은 몰리브덴을 포함함 ―;
    상기 접착 층 상에 형성된 구리 시드 층; 및
    상기 구리 시드 층 상에 형성된 구리 층을 포함하는,
    반도체 디바이스 어셈블리.
  20. 제19 항에 있어서,
    상기 유전체 층은 상기 복수의 비아들 각각 내에 배치된 유전체 층을 관통하여 연장되는 어셈블리 관통 비아를 더 포함하고,
    상기 어셈블리 관통 비아들 각각은 상기 실리콘 코어 구조의 상기 제1 면에서부터 상기 제2 면까지 상기 유전체 층을 관통하여 연장되며,
    상기 어셈블리 관통 비아들 각각은 내부에 전도성 상호 연결부가 형성된,
    반도체 디바이스 어셈블리.
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