CN110024111B - 带有具有用于扇出缩放的柱和过孔连接的高密度互连层的封装衬底 - Google Patents

带有具有用于扇出缩放的柱和过孔连接的高密度互连层的封装衬底 Download PDF

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Abstract

总体上给出了具有用于缩放高密度布线的高密度互连架构的集成电路封装衬底、以及相关结构、器件和方法。更具体而言，给出了具有基于可以包括柱和过孔的高密度互连层、以及用于管芯附接的集成腔的扇出布线的集成电路封装衬底。此外，给出了具有形成于高密度互连层上的自对准柱和过孔的集成电路封装衬底以及相关方法。

Description

带有具有用于扇出缩放的柱和过孔连接的高密度互连层的封 装衬底
技术领域
实施例涉及半导体器件的制造。更具体而言，实施例涉及具有高密度互连层的封装衬底，该互连层具有用于缩放互连的柱和过孔以及用于管芯附接的集成腔。
背景技术
半导体管芯通常经由封装衬底而连接到较大的电路板，例如主板和其它类型的印刷电路板(PCB)。封装衬底典型地具有两组连接点，第一组用于连接到管芯或多个管芯，并且不太密集的第二组用于连接到PCB。封装衬底通常由多个有机绝缘或电介质层以及在绝缘层之间形成迹线的多个图案化导电层的交替序列构成。延伸通过绝缘层的导电过孔对导电层进行电互连。集成电路技术的持续发展已经导致需要具有较高布线密度的封装衬底。
附图说明
本文描述的实施例以举例的方式进行说明，并且不限于附图中的图片，在附图中类似的附图标记指示类似的特征。以下图片为例示性的，并且根据本文描述的主题，可以使用其它处理技术或阶段。此外，省略了一些常规细节，以免使本文描述的发明性概念难以理解。
图1-图12是根据各种实施例的制造具有用于缩放互连的高密度互连层的封装衬底中的各个阶段的截面侧视图。
图13A-图13B是根据各种实施例的制造包括用于缩放互连的高密度互连层的封装衬底的示例性方法的流程图。
图14-图20是根据各种实施例的制造具有用于缩放互连的高密度互连层和集成腔的封装衬底中的各个阶段的截面侧视图。
图21是根据各种实施例的制造包括用于缩放互连的高密度互连层和集成腔的封装衬底的示例性方法的流程图。
图22A是根据各种实施例的在制造包括高密度互连层的封装衬底中的自对准过孔的示例性方法中的具有形成在表面之上的箔层的载体层的平面图。
图22B-图22C是根据各种实施例的具有形成在表面之上的箔层的载体层的两个对应截面图。
图23A是根据各种实施例的在已经在表面之上对第一光致抗蚀剂层进行图案化之后的载体层的平面图。
图23B-图23C是根据各种实施例的在已经在表面之上对第一光致抗蚀剂层进行图案化之后的载体层的两个对应截面图。
图24A是根据各种实施例的在已经在表面之上对第二光致抗蚀剂层进行图案化之后的载体层的平面图。
图24B-图24C是根据各种实施例的在已经在表面之上对第二光致抗蚀剂层进行图案化之后的载体层的两个对应截面图。
图25A是根据各种实施例的在已经蚀刻了暴露的金属部分之后的载体层的平面图。
图25B-图25C是根据各种实施例的在已经蚀刻了暴露的金属部分之后的载体层的两个对应截面图。
图26A是根据各种实施例的在已经镀敷金属以填充过孔之后的载体层的平面图。
图26B-图26C是根据各种实施例的在已经镀敷金属以填充过孔之后的载体层的两个对应截面图。
图27A是根据各种实施例的在已经去除第二光致抗蚀剂层之后的载体层的平面图。
图27B-图27C是根据各种实施例的在已经去除第二光致抗蚀剂层之后的载体层的两个对应截面图。
图28是根据各种实施例的形成包括如图22-28所示的高密度互连层的封装衬底中的自对准过孔的示例性方法的流程图。
图29A和图29B是可以用于本文公开的IC结构的任何实施例的晶片和管芯的顶视图。
图30是可以用于本文公开的IC结构的任何实施例的IC器件的截面侧视图。
图31是可以包括本文公开的IC结构的任何实施例的IC器件组件的截面侧视图。
图32是可以包括本文公开的IC结构的任何实施例的示例性计算装置的框图。
具体实施方式
总体上呈现了具有用于缩放布线的高密度互连架构的集成电路封装衬底、以及相关结构、器件和方法。更具体而言，呈现了具有基于包括柱和过孔的高密度互连层以及用于管芯附接的集成腔的扇出布线的集成电路封装衬底。此外，呈现了具有自对准柱和过孔以及相关方法的集成电路封装衬底。
在以下描述中，论述了许多细节以提供对本公开的实施例的更透彻的解释。然而，对于本领域的技术人员显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其它实例中，公知的结构和装置以框图形式示出而非详细示出，以避免使本公开的实施例难以理解。
在整个本说明书中以及在权利要求中，术语“连接”表示直接连接，例如被连接物体之间的电、机械或磁性连接，没有任何居间器件。术语“耦合”表示直接或间接连接，例如被连接的物体之间的直接电、机械或磁性连接，或通过一个或多个无源或有源居间器件的间接连接。术语“电路”或“模块”可以指代被布置为彼此协作以提供期望功能的一个或多个无源和/或有源部件。术语“信号”可以指代至少一个电流信号、电压信号、磁性信号或数据/时钟信号。“一”和“所述”的含义包括复数个引用。“在……中”的含义包括“在……中”和“在……上”。
除非另行指定，否则使用序数形容词“第一”、“第二”、“第三”等描述常见对象，仅指示正在提及的相似对象的不同实例，而并非旨在暗示这样描述的对象必须要在时间、空间上采用给定顺序、采用排序或采用任何其它方式。
出于本公开的目的，短语“A和/或B”和“A或B”表示(A)、(B)或(A和B)。出于本公开的目的，短语“A、B和/或C”表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。说明书和权利要求中的术语“左”、“右”、“前”、“后”、“顶部”、“底部”、“之上”、“下方”、“上”等(如果有的话)用于描述性目的，且未必用于描述永久相对位置。
用于多芯片封装(MCP)的封装衬底需要明显高密度的输入/输出(IO)布线以及用于管芯附接的变化的IO密度。衬底的IO密度可能在物理上受到衬底内的其它元件的约束，包括过孔尺寸、线/空间间距(L/S)、凸块间距、过孔到焊盘对准、焊盘到过孔对准和材料(例如，抗蚀剂和薄电介质材料)性质。例如，使用已知工艺实现110微米(μm)凸块间距获得的密度小于20I/O/mm/层，其中过孔具有50μm的直径、10/10μm的L/S和15μm的对准。如本文所用，凸块间距是指凸块之间的距离(即，中心点到中心点)。如本文所使用的，“线空间”和“L/S”被互换使用，并且是指导电迹线的宽度和后面的从一条导电迹线的边缘到下一导电迹线的边缘的空间。如本文所使用的，“线空间间距”是指线和空间值的总和。
如本文所述，非常高密度的互连或布线可以是单层或多层，其中多个层中的导电迹线通过过孔连接，并且是指与衬底层相关联的输入和输出(IO)密度，其中IO密度大于100IO密度(即，100I/O/mm/层)。如本文所使用的，“高密度层”、“高密度互连”和“高密度互连层”可以互换使用。高密度互连层可以通过导电连接或耦合管芯而实现在同一集成电路封装上的管芯之间的通信。
如本领域中所公知的，使用术语“互连”(有时称为沟槽、线或迹线)描述由提供于IC芯片的平面内的典型包括层间电介质材料的层所隔离的导电线。这样的互连典型地被堆叠到在金属层之间具有电介质层的几个层级中，以形成封装衬底、内插器或其它集成电路互连结构。在本文中可以将电介质和导电层的这种堆叠体称为“封装衬底”、“构建层”或“封装衬底构建层”，并可以使用本领域已知的构建工艺来形成。还如本领域公知的，使用术语“过孔”描述电互连不同层级的两个或更多金属沟槽的导电元件。基本垂直于IC芯片的平面提供过孔。过孔可以互连相邻层级中的两个金属沟槽或彼此不相邻的层级中的两个金属沟槽。如本领域中所公知的，术语线、沟槽和过孔通常与用于形成金属互连的特征相关联。如本文所用，术语“线”、“迹线”、“互连”和“沟槽”可以互换使用。
高密度互连层(例如，2/2微米L/S)可以用于为对于当前标准衬底技术而言过于密集的凸块间距(BP)尺寸扇出布线(例如，可以将40μm的BP扇出到100μm的BP)。高密度层可以用于过孔和柱的形成以在单层上实现高布线密度(例如，2/2μm L/S和14μm焊盘)。如本文所使用的，柱是指形成于高密度互连层的有源侧上的将高密度层连接到管芯或其它器件的导电垂直结构。如本文所使用的，过孔是指形成于高密度互连层的背侧上的将高密度层连接到封装衬底的导电垂直结构。而且，如本文所使用的，过孔可以指形成于封装衬底中的过孔，不过，如果必要，以下描述以及上下文将区分形成于高密度互连层上的过孔和形成于封装衬底层中的过孔。高密度互连层可以用作用于扇出布线的起始层，可以根据标准设计规则(例如，10/10μm L/S和80μm焊盘)在封装衬底的多个层中执行扇出布线。在一些实施例中，扇出布线可以包括用于附接具有较粗凸块间距的管芯的集成腔，以减小衬底x/y尺寸和翘曲风险。在一些实施例中，嵌入式迹线(ETS)层是本文描述的封装衬底的示例，其具有形成有过孔和柱的高密度互连层作为扇出布线的起始层。在一些实施例中，高密度互连层的I/O范围在100-1000I/O/mm/层之间。在一些实施例中，高密度互连层的焊盘尺寸可以是1μm-24μm。在一些实施例中，高密度互连层的凸块间距可以是10μm-80μm。
图1-图12是根据各种实施例的制造包括用于缩放互连的高密度互连层的封装衬底中的各个阶段的截面侧视图。图1-图12示出了形成在载体的两侧上的衬底，这样一来，所有描述都适用于载体的两侧。
图1示出了包括载体或载体衬底102、第一金属层104、第二金属层106和晶种层108的组件100。载体102可以是刚性的，以提供平坦且稳定的表面，以方便制造期间的严格设计规则(例如，4μm间距铜图案等)。载体102可以是任何适当材料，例如不锈钢、玻璃、硅、纤维-玻璃强化的环氧树脂等。载体102可以是临时的，并且可以包括释放层，第一金属层104可以沉积在该释放层上。第一金属层104可以是箔层并且可以是任何适当金属，优选为铜。第一金属层104可以被层合在载体102的表面上，被镀敷、或在其它情况下使用任何适当方式来沉积。在某些示例中，载体102的表面可以包括第一金属层104，从而在第一金属层104为镍时，可以将载体称为镍包覆载体，或者在第一金属层104为铜时，可以将载体称为铜包覆载体，等等。第二金属层106可以被镀敷或层合到第一金属层104上，并可以是与第一金属层不同的任何适当金属，优选为镍。镍和铜是有利的第一和第二金属，因为它们容易沉积，并且均具有选择性蚀刻以去除一种金属同时保留另一种。在其它示例中，可以交换第一和第二金属，或者可以根据这些原则使用其它金属。可以在第一金属层的顶部镀敷或层合第二金属层以方便如下文参考图22-28所述的自对准柱形成。在一些实施例中，第二金属层的厚度可以在3μm和20μm之间。晶种层108可以沉积于第二金属层106上并且可以是任何适当材料，优选为铜。在一些实施例中，可以使用无电镀工艺来镀覆晶种层108。在一些实施例中，晶种层的厚度可以小于1μm。
图2示出了在向组件100施加光致抗蚀剂112并对高密度层110进行光刻图案化之后的组件200。在图案化之前，可以通过研磨、打磨或化学机械抛光对载体进行平面化，以减小表面粗糙度并符合光刻的平坦度要求。光致抗蚀剂112可以是液体或干膜类型。光致抗蚀剂112可以被施加到载体102，并且高密度层可以被光刻图案化。在图案化之后，可以在光致抗蚀剂被去除的区域中镀敷金属迹线。金属迹线110可以是任何适当的金属，优选为铜。
图3示出了在组件200中的高密度层上形成柱114之后的组件300。在一些实施例中，可以使用干法或湿法蚀刻工艺或任何其它适当工艺通过化学蚀刻来形成柱。在一些实施例中，使用自对准柱形成来形成柱。如本文所使用的，自对准柱是指通过下述自对准柱形成工艺形成的将高密度层连接到管芯或其它器件的导电垂直结构。柱形成在高密度互连层的“有源侧”上，该侧会变成封装衬底的有源侧。
图4示出了在组件300中的高密度层上进行过孔形成116之后的组件400。在一些实施例中，使用自对准过孔形成来形成过孔。如本文所使用的，自对准过孔是指使用下述自对准过孔形成工艺形成的将高密度层连接到封装衬底的导电垂直结构。过孔形成于高密度互连层的“背侧”上，该侧变成封装衬底的背侧。例如，可以使用半加法工艺(SAP)、减法工艺或其它已知工艺来形成封装衬底层。如下文参考图22-28所述，为了形成自对准过孔和柱，作为自对准工艺的部分，光致抗蚀剂保留在表面上作为第一光致抗蚀剂层。一旦形成了自对准柱114和过孔116，就可以去除光致抗蚀剂112。
导电过孔和柱可以由诸如金属(例如，铜)的一种或多种导电材料形成。尽管导电过孔和柱在图中被示为具有基本平行的侧壁，但它们可以具有任何轮廓(例如，如用于形成它们的制造操作所规定的)。例如，在一些实施例中，导电过孔和柱可以朝向前侧或背侧倾斜。在一些实施例中，宽度(例如，直径)可以沿导电路径的长度而不同，其中一个部分可以比另一个部分更宽(例如，具有更大直径)。尽管过孔和柱可以是任何适当尺寸，但在一些实施例中，自对准过孔可以具有大约2μm-10μm的直径，并且自对准柱可以具有大约2-20μm的直径和10μm-80μm的凸块间距。
图5示出了在去除光致抗蚀剂112并且任选地利用粘合增进剂118处理暴露的铜之后的组件500。粘合增进剂118可以是粗糙类型、化学类型或干式类型，例如，通过等离子体增强化学气相沉积(PECVD)沉积的氮化硅。粘合增进剂可以设置于任何电介质材料和任何导电材料之间，以促进材料之间的粘合。
图6示出了在组件500中的高密度/过孔层上层合电介质120之后的组件600。可以使用诸如层合或缝隙涂布和固化的任何适当工艺并利用任何适当材料来形成电介质层。可以使用的电介质材料的示例包括但不限于基于环氧树脂的材料/膜、陶瓷/硅酸盐填充的环氧树脂膜、聚酰亚胺膜、填充的聚酰亚胺膜、其它有机材料、以及半导体处理已知的其它无机电介质材料，以及二氧化硅(SiO2)、掺碳氧化物(CDO)、氮化硅、诸如全氟环丁烷或聚四氟乙烯的有机聚合物、氟硅酸盐玻璃(FSG)、和诸如倍半硅氧烷、硅氧烷的有机硅酸盐、或有机硅酸盐玻璃(OSG)。在一些实施例中，电介质层可以形成到将完全覆盖一个或多个过孔的顶表面的厚度以补偿不平坦的表面。在一些实施例中，可以使电介质层的厚度最小化以减小在后续处理操作中暴露一个或多个过孔所需的蚀刻时间。在一些实施例中，电介质层的厚度可以是3μm-30μm。
图7示出了在显露组件600中的过孔122的顶表面之后的组件700。可以通过诸如研磨、打磨或化学机械抛光(CMP)的平面化、或通过包括湿法或干法蚀刻的蚀刻来显露过孔122的顶表面。
图8示出了在通过在组件700上沉积图案化金属层124而开始封装衬底构建工艺(例如，SAP)之后的组件800。如所示，向通过图案化光致抗蚀剂层形成的开口中沉积导电材料以形成迹线124和焊盘125。
图9示出了在层合电介质层126并钻出过孔开口128之后的组件900。金属层124可以是任何类型的导电金属，优选为铜，并且可以使用诸如电解镀敷的任何适当工艺来沉积。在一些实施例中，金属层124可以具有10μm-20μm的厚度。可以使用包括光刻和电解镀敷的任何适当方法来形成导电结构，并且导电结构可以包括一个或多个层。导电过孔128、线124和焊盘125可以由任何适当导电材料形成，所述导电材料例如铜、铝(Al)、金(Au)、银(Ag)和/或其合金。在本发明的一些实施例中，用于互连的金属为铜或铜的合金。优选地，导电互连为铜(Cu)。
图10示出了在继续如图8和图9所示的构建工艺以构建由组件900上的过孔连接的附加迹线层以形成封装衬底之后的组件1000。在图10中，仍然在载体的两侧上执行衬底形成，不过，为了例示得更清楚，从图中省略了底侧。在完成构建工艺之后，在背侧上施加阻焊剂136以形成区域134，其中可以施加焊料以用于附接到电路板。封装衬底的背侧的凸块间距可以是任何适当值，例如在200μm-1000μm之间。封装衬底的I/O可以是任何适当的值，例如，15-60I/O/mm/层之间。
图11示出了组件1100，其是在从载体分离或去除组件之后的组件1000。在分离之后，衬底组件可以具有显著更小的刚性，并且在一些实施例中，可以具有附接在阻焊剂侧136(其为背侧)上的临时载体。一旦去除了载体，就可以通过例如蚀刻来去除第一金属层，并且可以使用选择性金属蚀刻来去除第二金属层，同时维持柱138的完整性。
图12示出了在沉积粘合增进剂、层合电介质并暴露出组件1000的有源侧上的柱的顶表面以用于附接管芯之后的组件1200。可以如前面针对图6和图7中的高密度层所述的那样执行电介质层合、过孔形成和过孔暴露。在一些实施例中，可以施加表面修整部140、142，例如无电镀金属或图案化铜，以扩大用于管芯附接的可用金属面积。在一些实施例中，可以在暴露的铜上执行组装，其中表面由薄表面修整部(例如有机可焊性保护剂(OSP)或浸没金(Au))保护。
可以利用诸如层合或缝隙涂布和固化的任何适当工艺并利用诸如具有二氧化硅的环氧树脂的任何适当材料来形成电介质层。在一些实施例中，电介质层被形成到将完全覆盖一个或多个过孔的顶表面的厚度以补偿不平坦的表面。在一些实施例中，可以使电介质层的厚度最小化以减小在后续处理操作中暴露一个或多个过孔所需的蚀刻时间。
可以利用诸如层合的任何适当工艺来形成光致抗蚀剂层，并且光致抗蚀剂层可以具有正色调或负色调，以使用紫外线来创建交联和非交联的部分，以用于对导电材料层进行图案化。非交联的部分分解以形成开口，其中可以沉积导电材料。
完成的衬底可以是单一封装衬底，或者可以是重复的单元，其可以经受单一化工艺，其中每个单元彼此分离以创建单一封装衬底。单一化的衬底可以是任何适当尺寸和任何适当厚度；典型地，衬底的尺寸可以是50mm乘50mm，并且厚度介于100μm和2000μm之间。
图13A-图13B是根据各种实施例的制造包括用于缩放互连的高密度互连层的封装衬底的示例性方法的流程图。尽管按照特定次序示出参考该方法论述的各种操作，但可以按照任何适当次序(例如，按照并行或串行执行的任何组合)来执行操作，并且可以在适当情况下重复或省略操作。
在1302处，可以在载体上提供第一金属层。例如，可以在临时载体102上层合铜箔层104。
在1304处，可以在第一金属层上提供第二金属层。例如，可以在铜箔层104上镀敷或层合镍层106。
在1306处，可以在第二金属层上提供晶种层。例如，可以向镍层106上溅镀铜晶种层108。
在1308处，可以形成高密度层。例如，可以将光致抗蚀剂施加到载体的顶部金属层，可以对高密度进行光刻图案化，并可以在图案化之后镀敷铜迹线。
在1310处，可以在高密度层上形成自对准柱和过孔，如下文在图22-28中所述。一旦形成了柱和过孔，就可以去除全部光致抗蚀剂。
在1312处，可以在图案化导电迹线和过孔上提供粘合增进剂和电介质层。例如，可以利用粘合增进剂处理高密度层的暴露的铜迹线和过孔并在高密度层之上层合电介质层。
在1314处，可以通过对电介质层进行蚀刻或平面化来显露过孔的顶表面。
在1316处，可以执行封装衬底构建工艺以形成导电迹线和过孔的多个层。在使用高密度互连层从细到粗地扇出凸块间距之后(例如，40μm Bp到110μm BP)，可以执行封装衬底构建工艺以根据公知的设计规则(例如，10/10μm L/S和50μm过孔)来路由信号。在1318处，在完成封装衬底构建工艺之后，可以从载体去除封装衬底，并且可以例如通过化学蚀刻来去除第一和第二金属层。
在1320处，通过施加粘合增进剂，层合电介质层，暴露柱的顶表面并施加用于将管芯附接到柱的表面修整部，可以对暴露的铜表面进行修整。
在一些实施例中，提供用于将管芯嵌入并附接到缩放的互连的腔。例如，可以使用高密度层扇出具有40μm BP的存储器管芯，然后使用标准封装衬底设计规则将存储器管芯布线到附接在腔中的逻辑管芯。由于逻辑管芯具有较大的凸块间距，所以通过遵循标准封装衬底设计规则将逻辑管芯放置在腔中，可以节省高密度层上的空间。此外，通过将管芯放置在腔中，减小了衬底的x/y尺寸以及生产成本。
图14-20是根据各种实施例的制造包括用于缩放互连的高密度层和集成管芯腔的封装衬底中的各个阶段的截面侧视图。在图14-20中，仍然在载体的两侧上执行衬底形成，不过，为了例示得更清楚，从图中省略了底侧。
图14示出了在组件900上继续封装衬底构建工艺之后的组件1400。在图14中，在必要时继续构建工艺以缩放互连。在针对特定扇出完成构建工艺时，可以在顶部导电层1402之上沉积电介质层1404。
图15示出了在组件1400的电介质层1404中形成过孔1502之后的组件1500。可以通过任何适当的工艺，例如通过激光钻孔、除胶渣和电解镀敷来形成过孔。
图16示出了在对组件1500的过孔1502的顶表面进行平面化并向该顶表面沉积蚀刻停止材料1602之后的组件1600。蚀刻停止材料可以是任何适当材料，例如锡，并且可以通过诸如浸渍的任何适当工艺来施加。
图17示出了在继续组件1600的构建工艺以通过表面修整部对衬底进行修整并创建腔1702之后的组件1700，并且组件1700可以包括临时金属焊盘1710(例如，铜焊盘)，其可以在如下所述打开腔时充当钻孔的停止点。如前所述，对背侧的修整可以包括沉积粘合增进剂，层合电介质，以及暴露过孔的顶表面以用于附接到电路板或其它板。可以如前面针对图6和图7中的高密度层所述那样执行电介质沉积、过孔形成和过孔暴露。修整还可以包括施加阻焊剂1704。在一些实施例中，可以施加诸如无电镀金属或图案化铜的表面修整部1706以及诸如浸没锡或镍的蚀刻停止材料1708。
图18示出了在打开组件1700的腔1802之后的组件1800。可以通过任何适当方式打开腔，包括电介质构建材料的激光钻孔、喷砂和湿法/干法蚀刻。
图19示出了在从封装衬底中的打开的腔1902选择性蚀刻临时铜焊盘之后的组件1900。例如，浸没锡可以充当蚀刻停止部，因为蚀刻溶液对锡的选择性与对铜的选择性之比>1000:1，从而可以去除临时铜焊盘。此外，临时铜焊盘可以在打开腔时充当腔钻孔的停止部。使用蚀刻停止部的优点是可以允许布线在腔下方并且通过腔。
图20示出了组件2000，其是在从载体分离组件并对有源侧进行抛光之后的组件1900，如上文参考图11-12所述。
图21是根据各种实施例的制造如图14-20所示的包括用于缩放互连的高密度互连层和集成腔的封装衬底的示例性方法的流程图。
在2102处，可以在无芯载体上形成高密度层，并可以开始构建工艺。此外，可以在高密度层上形成柱和过孔。在2104处，可以继续构建工艺以根据需要扇出布线。在2106处，可以形成封装衬底过孔并在顶表面上进行平面化。在2108处，可以在平面化的过孔的顶表面上沉积蚀刻停止材料。在2110处，可以继续构建工艺并且可以形成具有临时金属焊盘的腔。在2112处，可以完成构建工艺并且可以打开腔。在2114处，可以去除临时金属焊盘。在2116处，可以从载体去除衬底组件并且可以对有源侧进行修整。
图22-27示出了基于无芯高密度层形成自对准柱的示例性工艺流程。自对准可以获得比典型可得的焊盘更小的焊盘。这些更小的焊盘可以用于通过具有更多布线迹线和/或减小凸块间距来增大IO密度。
图22A示出了根据各种实施例的在制造包括高密度互连层的封装衬底中的自对准柱的示例性方法中的具有形成在表面之上的箔层的载体层的平面图。图22B-图22C示出了具有形成在表面之上的箔层的载体层的两个对应截面图。尽管附图将该工艺示为双侧工艺，但可以在载体的单侧上执行该工艺。此外，尽管附图示出形成一个柱，但可以同时形成一个或多个柱，或者可以针对单个柱重复该工艺以形成附加的柱。
参考图22B-图22C，第一金属层2204(例如，铜)可以沉积在载体衬底2202的顶表面和底表面之上。第一金属层2204可以是任何适当金属，包括镍、锡或铜等。第一金属层2204可以是任何适当金属，包括镍、锡或铜等。第二金属层2206(例如，镍)可以沉积在第一金属层2204之上。任选地，可以利用溅镀或无电镀铜层(未示出)覆盖第二金属层以改善对光致抗蚀剂层的粘合性。
图23A示出了根据各种实施例的在已经在表面之上对第一光致抗蚀剂层进行图案化之后的载体层的平面图。图23B-图23C示出了在已经在表面之上对第一光致抗蚀剂层进行图案化之后的载体层的两个对应截面图。
参考图23B-图23C，第一光致抗蚀剂层2302可以形成在第二金属层2206之上，可以被图案化以提供用于高密度导电线的开口，并且可以被镀敷铜以形成高密度导电线2304。可以使用光刻图案化工艺(例如，通过布线层掩模利用辐射源曝光并利用显影剂显影)或任何其它适当工艺对第一光致抗蚀剂层进行图案化。高密度导电线可以形成高密度层(例如，2/2μm L/S和14μm焊盘)。可以利用电解铜镀敷、铜溅镀等形成高密度导电线2304。
图24A示出了根据各种实施例的在已经在表面之上对第二光致抗蚀剂层进行图案化之后的载体层的平面图。图24B-图24C示出了在已经在表面之上对第二光致抗蚀剂层进行图案化之后的载体层的两个对应截面图。
参考图24B-图24C，第二光致抗蚀剂层2402可以形成在第一光致抗蚀剂层2302和导电线2304之上，并且可以被图案化以提供柱开口2404。如图24B-图24C所示，柱开口2404的四个壁中的三个由第一光致抗蚀剂层2302限定，并且第四个壁由第二光致抗蚀剂层2402限定。
图25A示出了根据各种实施例的在已经蚀刻了暴露的金属部分之后的载体层的平面图。图25B-图25C示出了在已经蚀刻了暴露的金属部分之后的载体层的两个对应截面图。
参考图25B-图25C，可以通过例如具有高蚀刻因子的减法蚀刻溶液去除柱开口中的暴露的铜，以使蚀刻扩张到线中的程度最小化。在去除铜之后，可以施加对于第二金属层2206(例如，镍层)有选择性的蚀刻以去除柱开口2502中的第二金属层。现有技术中已知相对于铜具有10:1的选择性的镍蚀刻溶液。例如，如果镍金属层大约为5μm厚，还将蚀刻掉仅大约500nm的铜。此外，第一金属层2204(即，铜层)可以充当蚀刻停止层。
图26A示出了根据各种实施例的在已经镀敷金属以填充柱之后的载体层的平面图。图26B-图26C示出了在已经镀敷金属以填充柱之后的载体层的两个对应截面图。
参考图26B-图26C，在蚀刻之后，可以利用铜替换柱开口2602，直到铜线2304的层级，例如大约为7μm厚。可以使用诸如无电镀或电解镀敷的任何适当工艺来重新镀敷铜。不过，应当控制镀敷工艺以沉积铜，从而避免过度填充和入射到下一电介质层上，下一电介质层可以具有大约3μm的厚度。铜镀敷厚度的期望容限为±30％。
图27A示出了根据各种实施例的在已经去除第二光致抗蚀剂层之后的载体层的平面图。图27B-图27C示出了在已经去除第二光致抗蚀剂层之后的载体层的两个对应截面图。
参考图27B-图27C，可以去除第二光致抗蚀剂层2402，同时将第一光致抗蚀剂层2302保留在原地。如果形成了自对准过孔，则应当去除第二光致抗蚀剂层而不去除第一光致抗蚀剂层。在一些实施例中，第一光致抗蚀剂层2302可以是永久光反应材料，其在去除第二光致抗蚀剂层时将不被剥离。在一些实施例中，第一光致抗蚀剂层可以被铜(或其它金属)晶种层保护。在不形成自对准过孔的一些实施例中，可以去除第一光致抗蚀剂层。
用于在高密度层上形成自对准过孔的工艺与图22-27中所示相同，只是可以省略用于去除金属层的蚀刻工艺。可以对第二光致抗蚀剂层进行图案化以形成柱和过孔，或者一旦形成了自对准柱，则可以去除第二光致抗蚀剂层，然后重新施加并图案化以形成自对准过孔开口。可以对开口进行镀敷以形成自对准过孔，并且可以去除第二光致抗蚀剂层。
如上所述，在完成构建工艺(即SAP)时，可以从临时载体分离封装衬底组件，并且可以使用例如与柱形成所用的相同的选择性蚀刻溶液来蚀刻掉镍金属层，以显露铜柱。可以在铜柱之上层合电介质层。接下来可以通过化学、机械或等离子体深蚀刻来显露柱的顶表面。柱允许由电介质覆盖高密度互连，并增大高密度层上的布线密度。
图28是根据各种实施例的形成包括高密度互连层的封装衬底中的自对准柱和过孔的示例性方法的流程图。
在2802处，可以在载体上沉积第一金属层(例如，铜)。在2804处，可以在第一金属层之上沉积第二金属层(例如，镍)。
在2806处，可以沉积第一光致抗蚀剂层并进行图案化以形成导电线开口。
在2808处，可以在开口中沉积导电材料(例如，铜)以形成图案化导电线。
在2810处，可以沉积第二光致抗蚀剂层并进行图案化以创建用于柱的开口，或者在2811处，可以沉积第二光致抗蚀剂层并进行图案化以创建用于过孔的开口。可以通过第一和第二光致抗蚀剂层来形成柱和过孔开口。
在2812处，为了形成柱，可以蚀刻柱开口以选择性去除导电线，然后蚀刻柱开口以选择性去除第二金属层。蚀刻对于过孔形成而言不是必要的，并且可以省略。
在2814处，可以向柱开口中沉积导电材料(例如，铜)以形成柱，并且在2813处，可以在过孔开口中沉积导电材料以形成过孔。可以利用导电材料镀敷柱开口，使得柱的导电材料与导电线基本平齐。可以利用导电材料镀敷过孔开口以形成通往下一导电层的连接。
在2816处，一旦形成了柱和过孔，就可以去除第二光致抗蚀剂层。
通过重复所述的在2810处开始的用于柱和过孔的工艺，或者通过对用于附加柱和/或过孔的光致抗蚀剂层进行图案化，可以在高密度层上形成附加柱和过孔。在2818处，一旦完成了高密度互连层上的柱形成和过孔形成，就可以去除第一光致抗蚀剂层。
本文所公开的封装衬底可以包括在任何适当的电子器件中。图29-32示出了可以被包括在本文公开的任何封装衬底中的一个或多个中、或者可以包括本文公开的任何封装衬底中的一个或多个的设备的各种示例。
图29A-图29B是晶片2900和管芯2902的顶视图，管芯2902可以采用本文公开的IC结构的实施例中的任一者的形式。晶片2900可以由半导体材料构成并可以包括具有形成于晶片2900的表面上的IC元件的一个或多个管芯2902。管芯2902中的每个可以是包括任何适当IC的半导体产品的重复单元。在完成半导体产品的制造之后，晶片2900可以经历单一化工艺，其中管芯2902中的每个彼此分离，以提供半导体产品的离散“芯片”。管芯2902可以包括一个或多个晶体管(例如，下述图30的晶体管3040中的一些)和/或支持电路，以向晶体管以及任何其它IC部件路由电信号。管芯2902可以包括一个或多个导电通路。在一些实施例中，管芯2902或晶片2900可以包括存储器器件(例如，静态随机存取存储器(SRAM)器件)、逻辑器件(例如，与门、或门、与非门、或者或非门)或任何其它适当的电路元件。可以在单个管芯2902上组合这些器件中的多个。例如，由多个存储器器件形成的存储器阵列可以与处理器件(例如，图32的处理器件3202)或被配置为在存储器器件中存储信息或执行存储器阵列中存储的指令的其它逻辑单元形成于同一管芯2902上。
图30是可以用于本文公开的IC结构的任何实施例的IC器件3000的截面侧视图。IC器件3000可以形成于衬底3002(例如，图29A的晶片2900)上并可以包括在管芯(例如，图29B的管芯2902)中。衬底3002可以是由半导体材料体系构成的半导体衬底，该半导体材料体系包括例如N型或P型材料体系。衬底3002可以包括例如使用体硅或绝缘体上硅子结构形成的晶体衬底。在一些实施例中，衬底3002可以使用替代材料形成，替代材料可以或可以不与硅组合，包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。还可以使用被分类为II-VI族、III-V族或IV族的其它材料形成衬底3002。尽管此处描述了可以形成衬底3002的材料的几种示例，但可以使用可以充当IC器件3000的基础的任何材料。衬底3002可以是单一化的管芯(例如，图29B的管芯2902)或晶片(例如，图29A的晶片2900)的部分。
IC器件3000可以包括设置于衬底3002上的一个或多个器件层3004。器件层3004可以包括在本文所公开的IC结构的管芯的器件侧的电路中。器件层3004可以包括形成于衬底3002上的一个或多个晶体管3040(例如，金属氧化物半导体场效应晶体管(MOSFET))的特征。器件层3004可以包括例如一个或多个源极和/或漏极(S/D)区3020、用于控制晶体管3040中的在S/D区3020之间的电流的栅极3022、以及用于向/从S/D区3020路由电信号的一个或多个S/D接触部3024。晶体管3040可以包括为了清晰起见而未示出的附加特征，例如器件隔离区、栅极接触部等。晶体管3040不限于图30所示的类型和配置，并且可以包括很宽范围的其它类型和配置，例如，平面晶体管、非平面晶体管或两者的组合。非平面晶体管可以包括FinFET晶体管，例如双栅极晶体管或三栅极晶体管，以及环绕使或全包围栅极晶体管，例如纳米带和纳米线晶体管。
每个晶体管3040可以包括由至少两个层(栅极电介质层和栅极电极层)形成的栅极3022。栅极电介质层可以包括一个层或层的堆叠体。一个或多个层可以包括氧化硅、二氧化硅和/或高k电介质材料。高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌的元素。可以用于栅极电介质层中的高k材料的示例包括但不限于氧化铪、硅氧化铪、氧化镧、氧化镧铝、氧化锆、硅氧化锆、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌。在一些实施例中，可以对栅极电介质层执行退火工艺，以在使用高k材料时改善其质量。
栅极电极层可以形成于栅极电介质上，并且根据晶体管3040是PMOS还是NMOS晶体管，栅极电极层可以包括至少一种P型功函数金属或N型功函数金属。在一些实施方式中，栅极电极层可以由两个或更多金属层的堆叠体构成，其中一个或多个金属层是功函数金属层，并且至少一个金属层是填充金属层。出于其它目的可以包括其它金属层，例如阻挡层。对于PMOS晶体管，可以用于栅极电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物，例如氧化钌。对于NMOS晶体管，可以用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝)。
在一些实施例中，在沿源极-沟道-漏极方向观察晶体管3040的截面时，栅极电极可以由U形结构构成，该U形结构包括基本平行于衬底表面的底部部分以及基本垂直于衬底顶表面的两个侧壁部分。在其它实施例中，形成栅极电极的金属层中的至少一个可以简单地是基本平行于衬底顶表面的平面层，并且不包括基本垂直于衬底顶表面的侧壁部分。在其它实施例中，栅极电极可以由U形结构和平面非U形结构的组合构成。例如，栅极电极可以由一个或多个平面非U形层顶部形成的一个或多个U形金属层构成。
在一些实施例中，可以在栅极堆叠体的相对侧上形成一对侧壁间隔体以夹住栅极堆叠体。侧壁间隔体可以由诸如氮化硅、氧化硅、碳化硅、掺有碳的氮化硅和氮氧化硅的材料形成。用于形成侧壁间隔体的工艺是现有技术公知的，并且一般包括沉积和蚀刻工艺步骤。在一些实施例中，可以使用多个间隔体对；例如，可以在栅极堆叠体的相对侧上形成两对或四对侧壁间隔体。
S/D区3020可以形成于衬底3002内与每个晶体管3040的栅极3022相邻。例如，可以使用注入/扩散工艺或蚀刻/沉积工艺形成S/D区3020。在前一工艺中，可以向衬底3002中离子注入掺杂剂，例如硼、铝、锑、磷或砷，以形成S/D区3020。在离子注入工艺之后，可以接着进行退火工艺，该退火工艺激活掺杂剂并使它们向衬底3002中扩散更远。在后一工艺中，衬底3002可以首先被蚀刻以在S/D区3020的位置处形成凹陷。然后可以执行外延沉积工艺以利用用于制造S/D区3020的材料填充凹陷。在一些实施方式中，可以使用硅合金，例如硅锗或碳化硅来制造S/D区3020。在一些实施例中，可以利用诸如硼、砷或磷的掺杂剂对外延沉积的硅合金进行原位掺杂。在一些实施例中，可以使用诸如锗或III-V族材料或合金的一种或多种替代半导体材料来形成S/D区3020。在其它实施例中，可以使用金属和/或金属合金的一层或多层形成S/D区3020。
可以通过设置于器件层3004上的一个或多个互连层(图30中示为互连层3006-3010)向和/或从器件层3004的晶体管3040路由电信号，例如功率和/或输入/输出(I/O)信号，晶体管3040可以是本文所公开的IC结构的任何实施例。例如，器件层3004的导电特征(例如，栅极3022和S/D接触部3024)可以与互连层3006-3010的互连结构3028电耦合。一个或多个互连层3006-3010可以形成IC器件3000的层间电介质(ILD)堆叠体3019。导电路径3012可以延伸到并电耦合到互连层3006-3010中的一个或多个。导电路径3012可以向/从器件层3004中的器件路由信号，或者可以通过互连层3006-3010向/从其它器件(例如，堆叠的IC结构中的其它电子部件，或与IC器件3000共享电路板的其它部件)路由信号。
互连结构3028可以布置于互连层3006-3010内以根据各种设计来路由电信号(具体而言，该布置不限于图30中所示的互连结构3028的特定配置)。尽管图30中示出了特定数量的互连层3006-3010，但本公开的实施例包括具有比图示更多或更少的互连层的IC器件。
在一些实施例中，互连结构3028可以包括填充有诸如金属的导电材料的沟槽结构3028a(有时称为“线”)和/或过孔结构3028b(有时称为“孔”)。沟槽结构3028a可以被布置为在基本平行于形成器件层3004的衬底3002的表面的平面的方向上路由电信号。例如，沟槽结构3028a可以在从图30的角度进出页面的方向上路由电信号。过孔结构3028b可以被布置为在基本垂直于形成器件层3004的衬底3002的表面的平面的方向上路由电信号。在一些实施例中，过孔结构3028b可以将不同互连层3006-3010的沟槽结构3028a电耦合在一起。
互连层3006-3010可以包括设置于互连结构3028之间的电介质材料3026，如图30所示。在一些实施例中，设置于互连层3006-3010的不同层中的互连结构3028之间的电介质材料3026可以具有不同的组分；在其它实施例中，不同互连层3006-3010之间的电介质材料3026的组分可以相同。
第一互连层3006(称为金属1或“M1”)可以直接形成于器件层3004上。在一些实施例中，第一互连层3006可以包括沟槽结构3028a和/或过孔结构3028b，如所示。第一互连层3006的沟槽结构3028a可以与器件层3004的接触部(例如，S/D接触部3024)耦合。
第二互连层3008(称为金属2或“M2”)可以直接形成于第一互连层3006上。在一些实施例中，第二互连层3008可以包括过孔结构3028b，以将第二互连层3008的沟槽结构3028a与第一互连层3006的沟槽结构3028a耦合。尽管为了清晰起见，沟槽结构3028a和过孔结构3028b在结构上是利用线勾勒在每个互连层内(例如，第二互连层3008内)的，但是在一些实施例中，沟槽结构3028a和过孔结构3028b可以在结构和/或材料上是连续的(例如，在双镶嵌工艺期间同时填充)。
第三互连层3010(称为金属3或“M3”)(以及附加互连层，如果希望)可以根据结合第二互连层3008或第一互连层3006描述的类似技术和配置而相继形成于第二互连层3008上。
IC器件3000可以包括阻焊剂材料3034(例如，聚酰亚胺或类似材料)和形成于互连层3006-3010上的一个或多个接合焊盘3036。接合焊盘3036可以提供接触部以耦合到例如FLI。接合焊盘3036可以与互连结构3028电耦合并被配置成向其它外部器件路由晶体管3040的电信号。例如，焊料结合可以形成于一个或多个接合焊盘3036上以将包括IC器件3000的芯片与另一个部件(例如，电路板)机械和/或电耦合。IC器件3000可以具有其它替代配置，以从与其它实施例中所示的不同的互连层3006-3010路由电信号。例如，接合焊盘3036可以被向外部部件路由电信号的其它类似特征(例如，柱)替代或还可以包括该其它类似特征。
图31是可以包括本文公开的IC结构的任何实施例的IC器件组件3100的截面侧视图。IC器件组件3100包括设置于电路板3102(例如可以是主板)上的若干部件。IC器件组件3100包括设置于电路板3102的第一面3140和电路板3102的相对的第二面3142上的部件；通常，部件可以设置于面3140和3142之一或两者上。
在一些实施例中，电路板3102可以是印刷电路板(PCB)，其包括由电介质材料层彼此分离并由导电过孔互连的多个金属层。金属层中的任何一个或多个可以以期望的电路图案形成，以在耦合到电路板3102的部件之间路由电信号(任选地，结合其它金属层)。在其它实施例中，电路板3102可以是非PCB衬底。
图31中示出的IC器件组件3100包括通过耦合部件3116耦合到电路板3102的第一面3140的内插器上封装结构3136。耦合部件3116可以将内插器上封装结构3136电气和机械耦合到电路板3102，并可以包括焊料球(如图31所示)、插座的公和母部分、粘合剂将、底部填充材料和/或任何其它适当的电气和/或机械耦合结构。
内插器上封装结构3136可以包括通过耦合部件3118耦合到内插器3104的电子封装3120。耦合部件3118可以采取针对应用的任何适当形式，例如上文参考耦合部件3116所论述的形式。尽管图31中示出了单个电子封装3120，但可以将多个电子封装耦合到内插器3104；实际上，可以将附加的内插器耦合到内插器3104。内插器3104可以提供用于桥接电路板3102和电子封装3120的居间衬底。电子封装3120可以是或包括例如管芯(图29B的管芯2902)、IC器件(例如，图30的IC器件3000)或任何其它适当的部件。通常，内插器3104可以将连接扩散到更宽的间距或将连接重新布线到不同的连接。例如，内插器3104可以将电子封装3120(例如，管芯)耦合到耦合部件3116的球栅阵列(BGA)，以用于耦合到电路板3102。在图31中所示的实施例中，电子封装3120和电路板3102附接到内插器3104的相对侧；在其它实施例中，电子封装3120和电路板3102可以附接到内插器3104的同一侧。在一些实施例中，可以利用内插器3104互连三个或更多部件。在一些实施例中，电子封装3120可以包括本文所公开的IC结构。附加的电子部件可以设置于电子封装3120上以形成堆叠的IC结构。
内插器3104可以由环氧树脂、玻璃纤维加强的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在一些实施例中，内插器3104可以由交替的刚性或柔性材料形成，其可以包括与上述用于半导体衬底中的材料相同的材料，例如硅、锗和其它III-V族和IV族材料。内插器3104可以包括金属互连3108和过孔3110，包括但不限于穿硅过孔(TSV)3106。内插器3104还可以包括嵌入式器件3114，包括无源和有源器件。这样的器件可以包括但不限于电容器、解耦电容器、电阻器、电感器、熔断器、二极管、变压器、传感器、静电放电(ESD)器件和存储器器件。还可以在内插器3104上形成更复杂的器件，例如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和微机电系统(MEMS)器件。内插器上封装结构3136可以采取现有技术中已知的任何内插器上封装结构的形式。
IC器件组件3100可以包括通过耦合部件3122耦合到电路板3102的第一面3140的电子封装3124。耦合部件3122可以采取上文参考耦合部件3116论述的任何实施例的形式，并且电子封装3124可以采取上文参考电子封装3120论述的任何实施例的形式。在一些实施例中，电子封装3124可以包括本文所公开的任何IC结构。附加的电子部件可以设置于电子封装3124上以形成堆叠的IC结构。
图31中示出的IC器件组件3100包括通过耦合部件3128耦合到电路板3102的第二面3142的堆叠封装结构3134。堆叠封装结构3134可以包括通过耦合部件3130耦合在一起的电子封装3126和电子封装3132，使得电子封装3126设置于电路板3102和电子封装3132之间。堆叠封装结构3134可以采取本文所公开的IC结构的形式。耦合部件3128和3130可以采取上述耦合部件3116的任何实施例的形式，并且电子封装3126和3132可以采取上述电子封装3120的任何实施例的形式。
图32是可以包括本文公开的IC结构的任何一个或多个实施例的示例性计算装置3200的框图。图32中将若干部件示为包括在计算装置3200中，但可以省略或复制这些部件中的任何一个或多个以适合应用。在一些实施例中，可以将计算装置3200中包括的一些或全部部件附接到一个或多个主板。在一些实施例中，这些部件中的一些或全部被制造到单个片上系统(SoC)管芯上。
此外，在各种实施例中，计算装置3200可以不包括图32中所示部件中的一个或多个，但计算装置3200可以包括接口电路，以用于耦合到一个或多个部件。例如，计算装置3200可以不包括显示装置3206，但可以包括显示装置接口电路(例如，连接器和驱动器电路)，显示装置3206可以耦合到该接口电路。在另一组示例中，计算装置3200可以不包括音频输入装置3224或音频输出装置3208，但可以包括音频输入或输出装置接口电路(例如，连接器和支持电路)，音频输入装置3224或音频输出装置3208可以耦合到该接口电路。
计算装置3200可以包括处理装置3202(例如，一个或多个处理装置)。如本文所用，术语“处理装置”或“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储于寄存器和/或存储器中的其它电子数据的任何装置或装置的部分。处理装置3202可以包括一个或多个数字信号处理器(DSP)、专用集成电路(ASIC)、中央处理单元(CPU)、图形处理单元(GPU)、密码处理器(在硬件内执行加密算法的专用处理器)、服务器处理器或任何其它适当的处理装置。计算装置3200可以包括存储器3204，存储器自身可以包括一个或多个存储器器件，例如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存存储器、固态存储器和/或硬盘驱动器。在一些实施例中，存储器3204可以包括与处理装置3202共享管芯的存储器。该存储器可以用作高速缓存存储器并可以包括嵌入式动态随机存取存储器(eDRAM)或自旋转移矩磁随机存取存储器(STT-MRAM)。
在一些实施例中，计算装置3200可以包括通信芯片3212(例如，一个或多个通信芯片)。例如，通信芯片3212可以被配置为管理无线通信，以用于向和从计算装置3200传输数据。术语“无线”及其派生词可以用于描述可以通过非固体介质通过使用经调制的电磁辐射来传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示相关联的装置不包含任何线路，尽管在一些实施例中它们可以不包含。
通信芯片3212可以实施若干无线标准或协议中的任一种，包括但不限于电气和电子工程师协会(IEEE)标准，包括Wi-Fi(IEEE 2302.11系列)、IEEE 2302.16标准(例如，IEEE2302.16-2005修订版)、长期演进(LTE)计划连同其任何修订版、更新和/或改版(例如，高级LTE计划、超级移动宽带(UMB)计划(也称为“3GPP2”)等)。IEEE 2302.16兼容的宽带无线接入(BWA)网络通常被称为WiMAX网络，是代表全球微波接入互操作性的缩写，是用于通过了IEEE 2302.16标准的符合和互操作性测试的产品的认证标志。通信芯片3212可以根据全球移动通信系统(GSM)、通用分组无线电服务(GPRS)、通用移动电信系统(UMTS)、高速分组接入(HSPA)、演进的HSPA(E-HSPA)或LTE网络而操作。通信芯片3212可以根据用于GSM演进的增强数据(EDGE)、GSM EDGE无线电接入网络(GERAN)、通用陆地无线电接入网络(UTRAN)或演进的UTRAN(E-UTRAN)而操作。通信芯片3212可以根据码分多址(CDMA)、时分多址(TDMA)、数字增强无绳电信(DECT)、演进-数据优化(EV-DO)、其派生物以及被指定为3G、4G、5G和更高代的任何其它无线协议而操作。在其它实施例中，通信芯片3212可以根据其它无线协议而操作。计算装置3200可以包括天线3222，以方便无线通信和/或接收其它无线通信(例如AM或FM无线电发射)。
在一些实施例中，通信芯片3212可以管理有线通信，例如电、光、或任何其它适当的通信协议(例如，以太网)。如上所述，通信芯片3212可以包括多个通信芯片。例如，第一通信芯片3212可以专用于诸如Wi-Fi或蓝牙的较短距离无线通信，并且第二通信芯片3212可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO或其它的较长距离无线通信。在一些实施例中，第一通信芯片3212可以专用于无线通信，并且第二通信芯片3212可以专用于有线通信。
计算装置3200可以包括电池/电源电路3214。电池/电源电路3214可以包括一个或多个能量存储装置(例如，电池或电容器)和/或用于将计算装置3200的部件耦合到与计算装置3200分开的能量源(例如，AC线路电源)的电路。
计算装置3200可以包括显示装置3206(或对应接口电路，如上所述)。显示装置3206可以包括任何视觉指示器，例如平视显示器、计算机监视器、投影仪、触摸屏显示器、液晶显示器(LCD)、发光二极管显示器或平板显示器。
计算装置3200可以包括音频输出装置3208(或对应接口电路，如上所述)。音频输出装置3208可以包括产生可听指示器的任何装置，例如扬声器、头戴耳机或耳塞。
计算装置3200可以包括音频输入装置3224(或对应接口电路，如上所述)。音频输入装置3224可以包括产生表示声音的信号的任何装置，例如麦克风、麦克风阵列或数字仪器(例如，具有乐器数字接口(MIDI)输出的仪器)。
计算装置3200可以包括全球定位系统(GPS)装置3218(或对应接口电路，如上所述)。如现有技术所知，GPS装置3218可以与基于卫星的系统通信，并且可以接收计算装置3200的位置。
计算装置3200可以包括其它输出装置3210(或对应接口电路，如上所述)。其它输出装置3210的示例可以包括音频编解码器、视频编解码器、打印机、用于向其它装置提供信息的有线或无线发射器、或附加存储装置。
计算装置3200可以包括其它输入装置3220(或对应接口电路，如上所述)。其它输入装置3220的示例可以包括加速度计、陀螺仪、罗盘、图像拍摄装置、键盘、诸如鼠标、触笔、触控板的光标控制装置、条形码读取器、快速响应(QR)码读取器、任何传感器、或射频识别(RFID)读取器。
计算装置3200可以具有任何期望的形状因子，例如手持或移动计算装置(例如，蜂窝电话、智能电话、移动因特网装置、音乐播放器、平板计算机、膝上型计算机、上网本计算机、超级本计算机、个人数字助理(PDA)、超级移动个人计算机等)、台式计算装置、服务器或其它联网计算部件、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、车辆控制单元、数字相机、数字视频录像机或可穿戴计算装置。在一些实施例中，计算装置3200可以是处理数据的任何其它电子装置。
以下示例涉及其它实施例。不同实施例的各种特征可以通过各种方式与包括的一些特征组合并排除其它特征以适应多种不同应用。
示例1是一种集成电路封装，包括：具有第一侧和第二侧的高密度互连层；形成于高密度互连层的第一侧上的柱；形成于高密度互连层的第二侧上的过孔；第一管芯；以及封装衬底。
示例2可以包括示例1的主题，并且还可以指定：第一管芯电耦合到柱。
示例3可以包括示例1的主题，并且还可以指定：封装衬底电耦合到过孔。
示例4可以包括示例1-3的任一项的主题，并且还可以包括：形成在封装衬底上的腔。
示例5可以包括示例4的主题，并且还可以包括：形成在封装衬底上的腔中的第二管芯，其中第二管芯导电连接到封装衬底。
示例6可以包括示例5的主题，并且还可以包括：形成在封装衬底上的腔中的第三管芯，其中第三管芯导电连接到第二管芯。
示例7可以包括示例1的主题，并且还可以指定：高密度互连层的I/O在100-1000I/O/mm/层之间。
示例8可以包括示例1的主题，并且还可以指定：封装衬底的I/O在15-60I/O/mm/层之间。
示例9可以包括示例1的主题，并且还可以指定：多个柱形成在高密度互连层的第一侧上，并且柱的凸块间距在10μm-80μm之间。
示例10可以包括示例1的主题，并且还可以指定：封装衬底的背侧上的凸块间距在200μm-1000μm之间。
示例11可以包括示例1的主题，并且还可以指定：高密度互连层上的焊盘尺寸在1μm-24μm之间。
示例12可以包括示例1的主题，并且可以还指定：高密度互连层上的柱是自对准柱。
示例13可以包括示例1的主题，并且可以还指定：高密度互连层上的过孔是自对准过孔。
示例14是形成集成电路封装的方法，该方法包括：在载体上沉积第一金属层；在第一金属层之上沉积第二金属层；在第二金属层之上形成高密度互连层；在高密度互连层上形成柱；在高密度互连层上形成过孔；形成封装衬底；从载体去除衬底；蚀刻第一和第二金属层以暴露柱；以及对封装衬底的顶表面和底表面进行修整。
示例15可以包括示例14的主题，并且还可以包括：将管芯附接到有源侧，其中管芯电耦合到高密度互连层上的柱。
示例16可以包括示例14-15的任一项的主题，并且还可以指定：形成封装衬底还包括：在封装衬底中形成过孔；对过孔的顶表面进行平面化；在过孔的顶表面上沉积蚀刻停止材料；继续封装衬底构建工艺以形成腔；以及打开所述腔。
示例17可以包括示例16的主题，并且还可以包括：将第一管芯附接在腔中，其中第一管芯导电连接到封装衬底。
示例18可以包括示例17的主题，并且还可以包括：将第二管芯附接在腔中，其中第二管芯导电连接到第一管芯。
示例19可以包括示例14的主题，并且还可以指定：形成高密度互连层还包括：沉积并图案化第一光致抗蚀剂层以形成用于导电线的开口；以及在开口中镀敷金属以形成导电线。
示例20可以包括示例19的主题，并且还可以指定：在高密度互连层上形成柱的方法还包括：在第一光致抗蚀剂层和导电线之上沉积并图案化第二光致抗蚀剂层以形成用于柱的开口；蚀刻柱开口以去除镀敷的金属导电线；蚀刻柱开口以去除第二金属层；在开口中重新镀敷金属以形成柱；以及去除第二光致抗蚀剂层。
示例21可以包括示例19的主题，并且还可以指定：在高密度互连层上形成过孔的方法还包括：在第一光致抗蚀剂层和导电线之上沉积并图案化第二光致抗蚀剂层以形成用于过孔的开口；在开口中镀敷金属以形成过孔；以及去除第二光致抗蚀剂层。
示例22是一种计算装置，包括：电路板；以及耦合到电路板的集成电路封装，其中集成电路封装包括：具有第一侧和第二侧的高密度互连层；形成于高密度互连层的第一侧上的柱；形成于高密度互连层的第二侧上的过孔；第一管芯；以及封装衬底。
示例23可以包括示例22的主题，并且还可以指定：第一管芯电耦合到柱。
示例24可以包括示例22的主题，并且还可以指定：封装衬底电耦合到过孔。
示例25可以包括示例22-24的任一项的主题，并且还可以包括：形成在封装衬底上的腔。
示例26可以包括示例25的主题，并且还可以包括：形成在封装衬底上的腔中的第二管芯，其中第二管芯导电连接到封装衬底。
示例27可以包括示例26的主题，并且还可以包括：形成在封装衬底上的腔中的第三管芯，其中第三管芯导电连接到第二管芯。
示例28可以包括示例22的主题，并且还可以指定：高密度互连层的I/O在100-1000I/O/mm/层之间。
示例29可以包括示例22的主题，并且还可以指定：封装衬底的I/O在15-60I/O/mm/层之间。
示例30可以包括示例22的主题，并且还可以指定：多个柱形成在高密度互连层的第一侧上，并且其中柱的凸块间距在10μm-80μm之间。
示例31可以包括示例22的主题，并且还可以指定：封装衬底的背侧上的凸块间距在200μm-1000μm之间。
示例32可以包括示例22的主题，并且还可以指定：高密度互连层上的焊盘尺寸在1μm-24μm之间。
示例33可以包括示例22的主题，并且还可以指定：高密度互连层上的柱是自对准柱。
示例34可以包括示例22的主题，并且还可以指定：高密度互连层上的过孔是自对准过孔。

Claims (23)

1.一种集成电路封装，包括：
封装衬底，所述封装衬底具有第一面和相对的第二面，其中，所述封装衬底包括多个层，并且所述多个层中的每一层包括导电过孔和金属线；
具有第一侧和相对的第二侧的高密度互连层；
形成于所述高密度互连层的所述第一侧上的柱；
形成于所述高密度互连层的所述第二侧上的过孔；
形成于所述过孔上的粘合增进剂；
形成于所述柱上并与所述柱电耦合的表面修整部；以及
第一管芯，其中，所述第一管芯经由所述表面修整部电耦合到所述封装衬底。
2.根据权利要求1所述的集成电路封装，其中，所述封装衬底电耦合到所述过孔。
3.根据权利要求1所述的集成电路封装，还包括：
形成于所述封装衬底上的腔。
4.根据权利要求3所述的集成电路封装，还包括：
在形成于所述封装衬底上的所述腔中的第二管芯，其中，所述第二管芯导电连接到所述封装衬底。
5.根据权利要求4所述的集成电路封装，还包括：
在形成于所述封装衬底上的所述腔中的第三管芯，其中，所述第三管芯导电连接到所述第二管芯。
6.一种集成电路组件，包括：
具有第一侧和相对的第二侧的高密度互连层；
形成于所述高密度互连层的所述第一侧上的柱；
形成于所述高密度互连层的所述第二侧上的过孔；
形成于所述过孔上的粘合增进剂；
形成于所述柱上并与所述柱电耦合的表面修整部；以及
电耦合到所述过孔的封装衬底，其中，所述封装衬底具有第一面和相对的第二面，其中，所述封装衬底包括多个层，并且所述多个层中的每一层包括导电过孔和金属线。
7.根据权利要求6所述的集成电路组件，其中，所述高密度互连层的输入/输出(I/O)在100和1000I/O/mm/层之间。
8.根据权利要求6-7中任一项所述的集成电路组件，其中，所述封装衬底的输入/输出(I/O)在15和60I/O/mm/层之间。
9.根据权利要求6所述的集成电路组件，其中，多个柱形成在所述高密度互连层的所述第一侧上，并且其中，所述多个柱的凸块间距在10μm和80μm之间。
10.根据权利要求6所述的集成电路组件，其中，所述封装衬底包括有源侧和相对的背侧，并且其中，所述背侧具有的凸块间距在200μm和1000μm之间。
11.根据权利要求6所述的集成电路组件，其中，所述高密度互连层上的焊盘尺寸在1μm和24μm之间。
12.一种形成集成电路封装的方法，所述方法包括：
在载体上沉积第一金属层；
在所述第一金属层之上沉积第二金属层；
在所述第二金属层之上形成高密度互连层，其中，所述高密度互连层具有第一侧和相对的第二侧，并且所述第一侧面向所述第二金属层；
在所述高密度互连层的所述第一侧上形成柱；
在所述高密度互连层的所述第二侧上形成过孔；
形成封装衬底；
去除所述载体；以及
蚀刻所述第一金属层和所述第二金属层以暴露形成在所述第一侧上的所述柱。
13.根据权利要求12所述的方法，还包括：
将管芯附接到所述封装衬底，其中，所述管芯被电耦合到所述高密度互连层上的所述柱。
14.根据权利要求12-13中任一项所述的方法，其中，形成所述封装衬底还包括：
在所述封装衬底中形成过孔；
对所述过孔的顶表面进行平面化；
在所述过孔的顶表面上沉积蚀刻停止材料；
继续构建工艺以形成具有临时金属焊盘的腔；以及
打开所述腔。
15.根据权利要求14所述的方法，还包括：
在所述腔中附接第一管芯，其中，所述第一管芯导电连接到所述封装衬底。
16.根据权利要求12所述的方法，其中，形成所述高密度互连层还包括：
沉积并图案化第一光致抗蚀剂层以形成用于导电线的开口；以及
在所述开口中镀敷金属以形成导电线。
17.根据权利要求16所述的方法，其中，在所述高密度互连层上形成所述柱的所述方法还包括：
在所述第一光致抗蚀剂层和导电线之上沉积并图案化第二光致抗蚀剂层以形成用于所述柱的开口；
蚀刻所述柱开口以去除所述导电线；
蚀刻所述柱开口以去除所述第二金属层；
在所述开口中重新镀敷金属以形成所述柱；以及
去除所述第二光致抗蚀剂层。
18.根据权利要求16所述的方法，其中，在所述高密度互连层上形成所述过孔的所述方法还包括：
在所述第一光致抗蚀剂层和导电线之上沉积并图案化第二光致抗蚀剂层以形成用于过孔的开口；
在所述开口中镀敷金属以形成所述过孔；以及
去除所述第二光致抗蚀剂层。
19.一种计算装置，包括：
电路板；以及
耦合到所述电路板的集成电路封装，其中，所述集成电路封装包括：
封装衬底，所述封装衬底具有第一面和相对的第二面，其中，所述封装衬底包括多个层，并且所述多个层中的每一层包括导电过孔和金属线；
具有第一侧和相对的第二侧的高密度互连层；
形成于所述高密度互连层的所述第一侧上的柱；
形成于所述高密度互连层的所述第二侧上的过孔；
形成于所述过孔上的粘合增进剂；
形成于所述柱上并与所述柱电耦合的表面修整部；以及
第一管芯，其中，所述第一管芯经由所述表面修整部电耦合到所述封装衬底。
20.根据权利要求19所述的计算装置，其中，所述封装衬底电耦合到所述过孔。
21.根据权利要求19所述的计算装置，还包括：
形成于所述封装衬底上的腔。
22.根据权利要求21所述的计算装置，还包括：
在形成于所述封装衬底上的所述腔中的第二管芯，其中，所述第二管芯导电连接到所述封装衬底。
23.根据权利要求22所述的计算装置，还包括：
在形成于所述封装衬底上的所述腔中的第三管芯，其中，所述第三管芯导电连接到所述第二管芯。
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