JP2023503579A - パッケージコアアセンブリ及び製造方法 - Google Patents

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Abstract

Figure 2023503579000001
本開示は、半導体コアアセンブリ、及びこれを形成する方法に関する。本明細書に記載される半導体コアアセンブリは、半導体パッケージアセンブリ、ＰＣＢアセンブリ、ＰＣＢスペーサアセンブリ、チップキャリアアセンブリ、中間キャリアアセンブリ（例えば、グラフィックスカードのための）などを形成するために利用されうる。１つの実施形態では、シリコン基板コアは、直接レーザパターニングによって構造化される。１つ又は複数の導電性相互接続が基板コア内に形成され、１つ又は複数の再分配層がその表面上に形成される。その後、シリコン基板コアは、半導体パッケージ、ＰＣＢ、ＰＣＢスペーサ、チップキャリア、中間キャリアなどのためのコア構造として利用されうる。
【選択図】図１Ｂ

Description

［０００１］ 本開示の実施形態は、概して、電子搭載構造及びその形成方法に関する。より具体的には、本明細書に記載の実施形態は、半導体パッケージ及びＰＣＢアセンブリ、並びにその形成方法に関する。
［０００２］ 小型化された電子デバイス及び部品に対する需要がますます高まっているため、より大きな回路密度を有するより高速な処理能力に対する要求により、そのような集積回路チップの製造に使用される材料、構造、及びプロセスに対応する要求が課される。しかしながら、統合及び性能の更なる向上に向かったこれらの傾向に加えて、製造コストを削減することが常に求められている。
［０００３］ 従来、集積回路チップは、有機パッケージ基板におけるフィーチャ（ｆｅａｔｕｒｅ、特徴部）及び接続の形成の容易さ、並びに有機複合材料に関連するパッケージ製造コストが比較的低いことにより、回路ボード（例えば、プリント回路ボード（ＰＣＢ））に結合された有機パッケージ基板上に製造されてきた。しかしながら、回路密度が増加し、電子デバイスが更に小型化されるにつれて、デバイスのスケーリングを維持するための材料構造化解像度及び関連する性能要件の制限のために、有機パッケージ基板及び従来の相互接続ＰＣＢの利用は実用的でなくなる。より最近では、２．５Ｄ及び３Ｄ集積回路が、有機パッケージ基板に関連する制限の一部を補償するために、再分配層として受動シリコンインターポーザを利用して製造されている。シリコンインターポーザの利用は、高帯域幅密度、低電力チップ間通信、及び高度な電子実装及びパッケージング用途で求められる異種統合の可能性によって推進される。しかしながら、シリコン貫通電極（ＴＳＶ）のようなシリコンインターポーザにおけるフィーチャの形成は、依然として困難であり、かつコストがかかる。特に、高アスペクト比シリコンビアエッチング、化学機械的平坦化、及び半導体バックエンドオブライン（ＢＥＯＬ）相互接続によって、高いコストが課される。
［０００４］ したがって、当該技術分野で必要とされるのは、密度が増加した改良された半導体パッケージ及びＰＣＢコアアセンブリと、これらを形成する方法である。
［０００５］ 本開示は、概して、電子搭載構造及びその形成方法に関する。
［０００６］ １つの実施形態では、半導体デバイスアセンブリが提供される。半導体デバイスアセンブリは、第１の表面を有し、該第１の表面が第２の表面の反対側にあり、かつ約１０００μｍ未満の厚さを有する、シリコンコア構造を含む。１つ又は複数の導電性相互接続は、シリコンコア構造を通して形成され、第１の表面及び第２の表面から突出する。半導体デバイスアセンブリは、第１の表面上に形成された第１の再分配層と、第２の表面上に形成された第２の再分配層とを更に含む。第１の再分配層及び第２の再分配層は各々、その上に形成された１つ又は複数の導電性接点を有する。
［０００７］ １つの実施形態では、半導体デバイスアセンブリが提供される。半導体デバイスアセンブリは、シリコンコア構造、パッシベーティング層、及び誘電体層を含む。シリコンコア構造は、約１０００μｍ未満の厚さを有する。パッシベーティング層は、シリコンコア構造を囲み、熱酸化物を含む。誘電体層は、パッシベーティング層上に形成され、シリカ粒子が配置されたエポキシ樹脂を含む。
［０００８］ １つの実施形態では、半導体デバイスアセンブリが提供される。半導体デバイスは、シリコンコア構造と、シリコン構造を囲み、熱酸化物を含むパッシベーティング層と、パッシベーティング層を囲み、エポキシ樹脂で形成された誘電体層と、誘電体層上に形成された再分配層とを含む。再分配層は、誘電体層上に形成され、モリブデンで形成された接着層と、接着層上に形成された銅シード層と、銅シード層上に形成された銅層とを更に含む。
［０００９］ 本開示の上記の特徴を詳細に理解することができるように、上記で簡単に要約した本開示のより具体的な説明を、実施形態を参照することによって行うことができ、そのいくつかを添付図面に示す。しかしながら、添付図面は例示的な実施形態を示しているにすぎず、従って、本開示の範囲を限定すると見なされるべきではなく、その他の等しく有効な実施形態を許容しうることに留意されたい。
［００１０］ 本明細書に記載の実施形態による、半導体コアアセンブリの断面図を概略的に示す。 ［００１１］ 本明細書に記載の実施形態による、半導体コアアセンブリの断面図を概略的に示す。 ［００１２］ 本明細書に記載の実施形態による、図１Ａ及び図１Ｂの半導体コアアセンブリを形成するためのプロセスを示すフロー図である。 ［００１３］ 本明細書に記載の実施形態による、半導体コアアセンブリのための基板を構造化するためのプロセスを示すフロー図である。 ［００１４］ Ａ－Ｄは、本明細書に記載の実施形態による、図３に示されるプロセスの様々な段階における基板の断面図を概略的に示す。 ［００１５］ 本明細書に記載の実施形態による、半導体コアアセンブリのためのコア構造上に絶縁層を形成するプロセスを示すフロー図である。 ［００１６］ Ａ－Ｉは、本明細書に記載の実施形態による、図５に示されるプロセスの様々な段階におけるコア構造の断面図を概略的に示す。 ［００１７］ 本明細書に記載の実施形態による、半導体コアアセンブリのためのコア構造上に絶縁膜を形成するプロセスを示すフロー図である。 ［００１８］ Ａ－Ｅは、本明細書に記載の実施形態による、図７に示されるプロセスの様々な段階におけるコア構造の断面図を概略的に示す。 ［００１９］ 本明細書に記載の実施形態による、半導体コアアセンブリ内に相互接続を形成するためのプロセスを示すフロー図である。 ［００２０］ Ａ－Ｈは、本明細書に記載の実施形態による、図９に示されるプロセスの様々な段階における半導体コアアセンブリの断面図を概略的に示す。 ［００２１］ 本明細書に記載の実施形態による、半導体コアアセンブリ上に再分配層を形成するためのプロセスを示すフロー図である。 ［００２２］ Ａ－Ｌは、本明細書に記載の実施形態による、図１１に示されるプロセスの様々な段階における半導体コアアセンブリの断面図を概略的に示す。 ［００２３］ 本明細書に記載の実施形態による、半導体コアアセンブリを含むチップキャリア構造の断面図を概略的に示す。 ［００２４］ 本明細書に記載の実施形態による、半導体コアアセンブリを含むＰＣＢ構造の断面図を概略的に示す。 ［００２５］ 本明細書に記載の実施形態による、半導体コアアセンブリを含むＰＣＢ構造の断面図を概略的に示す。
［００２６］理解を容易にするために、図に共通する同一の要素を指し示すために、可能な場合には、同一の参照番号を使用した。更なる記述がなくとも、１つの実施形態の要素及びフィーチャが他の実施形態に有利に組み込まれうると想定される。
［００２７］ 本開示は、半導体コアアセンブリ、及びこれを形成する方法に関する。本明細書に記載される半導体コアアセンブリは、半導体パッケージアセンブリ、ＰＣＢアセンブリ、ＰＣＢスペーサアセンブリ、チップキャリアアセンブリ、中間キャリアアセンブリ（例えば、グラフィックスカードのための）などを形成するために利用されうる。１つの実施形態では、シリコン基板コアは、直接レーザパターニングによって構造化される。１つ又は複数の導電性相互接続が基板コア内に形成され、１つ又は複数の再分配層がその表面上に形成される。その後、シリコン基板コアは、半導体パッケージ、ＰＣＢ、ＰＣＢスペーサ、チップキャリア、中間キャリアなどのためのコア構造として利用されうる。
［００２８］ 本明細書に開示される方法及び装置は、ガラス繊維充填エポキシフレームを利用する、より従来的な半導体パッケージ、ＰＣＢ、及びチップキャリア構造に代わることを意図した新規の薄型フォームファクタ半導体コア構造を含む。概して、現在の半導体パッケージ、ＰＣＢ、スペーサ、及びチップキャリアのスケーラビリティは、これらの様々な構造を形成するために典型的に利用される材料（例えば、エポキシ成形コンパウンド、エポキシ樹脂バインダを含むＦＲ－４及びＦＲ－５グレードのガラス繊維織布など）の剛性及び平面性の欠如によって制限される。これらの材料の固有の特性により、その中に形成された微細な（例えば、ミクロン寸法の）フィーチャをパターニングして利用することが困難になる。更に、現在利用されている材料の特性（例えば、絶縁性）の結果として、熱膨張係数（ＣＴＥ）の不整合が、ガラス繊維フレーム、ボード、成形コンパウンド、及びそれらに隣接して配置された任意のチップの間で生じうる。したがって、現在のパッケージ、ＰＣＢ、スペーサ、及びキャリア構造には、ＣＴＥの不整合によって生じた任意の反りの影響を緩和するために、より大きな間隔を有するより大きなはんだバンプが必要になる。従って、従来の半導体パッケージ、ＰＣＢ、スペーサ、及びキャリアフレームは、構造全体の電気帯域幅が低いことによって特徴付けられ、その結果、全体的な電力効率が低下する。本明細書に開示される方法及び装置は、上述の従来の半導体パッケージ、ＰＣＢ、スペーサ、及びキャリア構造に関連する欠点の多くを克服する半導体コア構造を提供する。
［００２９］ 図１Ａ及び図１Ｂは、いくつかの実施形態による、薄型フォームファクタ半導体コアアセンブリ１００の断面図を示す。半導体コアアセンブリ１００は、その上に搭載される半導体パッケージの構造的支持及び電気相互接続のために利用されうる。更なる例では、半導体コアアセンブリ１００は、チップ又はグラフィックカードなどの、表面搭載デバイスのためのキャリア構造として利用されうる。半導体コアアセンブリ１００は、概して、コア構造１０２、オプションのパッシベーティング層１０４、及び絶縁層１１８を含む。
［００３０］ １つの実施形態では、コア構造１０２は、任意の適切な基板材料で形成された、パターニングされた（例えば、構造化された）基板を含む。例えば、コア構造１０２は、ＩＩＩ－Ｖ族化合物半導体材料、シリコン、結晶シリコン（例えば、Ｓｉ＜１００＞又はＳｉ＜１１１＞）、酸化ケイ素、シリコンゲルマニウム、ドープされた若しくはドープされていないシリコン、ドープされた若しくはドープされていないポリシリコン、窒化ケイ素、石英、ガラス（例えば、ホウケイ酸ガラス）、サファイア、アルミナ、及び／又はセラミック材料から形成された基板を含む。１つの実施形態では、コア構造１０２は、単結晶ｐ型又はｎ型シリコン基板を含む。１つの実施形態では、コア構造１０２は、多結晶ｐ型又はｎ型シリコン基板を含む。別の実施形態では、コア構造１０２は、ｐ型又はｎ型シリコンソーラー基板を含む。コア構造１０２を形成するために利用される基板は、多角形又は円形の形状を更に有しうる。例えば、コア構造１０２は、約１２０ｍｍと約１８０ｍｍとの間の横寸法を有する実質的に正方形のシリコン基板を含み、面取りされたエッジを有しても有しなくてもよい。別の例では、コア構造１０２は、約２０ｍｍと約７００ｍｍとの間（約１００ｍｍと約５０ｍｍとの間（例えば約３００ｍｍ）など）の直径を有する円形のシリコン含有ウエハを含みうる。
［００３１］ コア構造１０２は、約５０μｍと約１０００μｍとの間の厚さＴ１（約７０μｍと約８００μｍとの間の厚さＴ１など）を有する。例えば、コア構造１０２は、約８０μｍと約４００μｍとの間の厚さＴ１（約１００μｍと約２００μｍとの間の厚さＴ１など）を有する。別の例では、コア構造１０２は、約７０μｍと約１５０μｍとの間の厚さＴ１（約１００μｍと約１３０μｍとの間の厚さＴ１など）を有する。別の例では、コア構造１０２は、約７００μｍと約８００μｍとの間の厚さＴ１（約７２５μｍと約７７５μｍとの間の厚さＴ１など）を有する。
［００３２］ コア構造１０２は、導電性電気相互接続を、コア構造１０２を通してルート決めできるように、その中に形成された１つ又は複数の孔又はコアビア１０３（以下、「コアビア」と称される）を更に含む。概して、１つ又は複数のコアビア１０３は、実質的に円筒形状である。しかしながら、コアビア１０３についての他の適切な形態も考えられる。コアビア１０３は、コア構造１０２を通る単一のかつ分離したコアビア１０３として、又は１つ又は複数のグループ分け（ｇｒｏｕｐｉｎｇ）又はアレイで、形成されうる。１つの実施形態では、各コアビア１０３間の最小ピッチＰ１は、約１０００μｍ未満（約２５μｍと約２００μｍとの間など）である。例えば、ピッチＰ１は、約４０μｍと約１５０μｍとの間である。１つの実施形態では、１つ又は複数のコアビア１０３は、約５００μｍ未満の直径Ｖ１（約２５０μｍ未満の直径Ｖ１など）を有する。例えば、コアビア１０３は、約２５μｍと約１００μｍとの間の直径Ｖ１（約３０μｍと約６０μｍとの間の直径Ｖ１など）を有する。１つの実施形態では、コアビア１０３は、約４０μｍの直径Ｖ１を有する。
［００３３］ オプションのパッシベーティング層１０４は、第１の表面１０６、第２の表面１０８、及びコアビア１０３の１つ又は複数の側壁を含む、コア構造１０２の１つ又は複数の表面上に形成されうる。１つの実施形態では、パッシベーティング層１０４は、パッシベーティング層１０４がコア構造１０２を実質的に囲むように、コア構造１０２の実質的にすべての外面上に形成される。したがって、パッシベーティング層１０４は、腐食及び他の形態の損傷に対してコア構造１０２のための保護外側バリアを提供する。１つの実施形態では、パッシベーティング層１０４は、熱酸化物層などの酸化物膜又は層から形成される。いくつかの例では、パッシベーティング層１０４は、約１００ｎｍと約３μｍとの間の厚さ（約２００ｎｍと約２．５μｍとの間の厚さなど）を有する。１つの例では、パッシベーティング層１０４は、約３００ｎｍと約２μｍとの間の厚さ（約１．５μｍの厚さなど）を有する。
［００３４］ 絶縁層１１８は、コア構造１０２又はパッシベーティング層１０４の１つ又は複数の表面上に形成され、パッシベーティング層１０４及び／又はコア構造１０２を実質的に収容しうる。したがって、絶縁層１１８は、コアビア１０３内に延び、その側壁上に形成されるパッシベーティング層１０４を被覆するか、又はコア構造１０２を直接被覆しうる。したがって、図１Ａに示されるように、直径Ｖ２が画定される。１つの実施形態では、絶縁層１１８は、コア構造１０２又はパッシベーティング層１０４の外面から、約５０μｍ未満である絶縁層１１８（例えば、主要面１０５、１０７）の隣接する外面までの厚さＴ２（約２０μｍ未満の厚さＴ２など）を有する。例えば、絶縁層１１８は、約５μｍと約１０μｍとの間の厚さＴ２を有する。
［００３５］ １つの実施形態では、絶縁層１１８は、ポリマーベースの誘電体材料から形成される。例えば、絶縁層１１８は、流動性ビルドアップ材料から形成される。したがって、以下では「絶縁層」と称されるが、絶縁層１１８は、誘電体層とも称されうる。更なる実施形態では、絶縁層１１８は、シリカ（ＳｉＯ２）粒子などのセラミック充填剤を有するエポキシ樹脂材料から形成される。絶縁層１１８を形成するために利用されうるセラミック充填剤の他の例は、窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、炭化ケイ素（ＳｉＣ）、窒化ケイ素（Ｓｉ３Ｎ４）、Ｓｒ２Ｃｅ２Ｔｉ５Ｏ１６、ケイ酸ジルコニウム（ＺｒＳｉＯ４）、珪灰石（ＣａＳｉＯ３）、酸化ベリリウム（ＢｅＯ）、二酸化セリウム（ＣｅＯ２）、窒化ホウ素（ＢＮ）、酸化カルシウム銅チタン（ＣａＣｕ３Ｔｉ４Ｏ１２）、酸化マグネシウム（ＭｇＯ）、二酸化チタン（ＴｉＯ２）、酸化亜鉛（ＺｎＯ）などを含む。いくつかの例では、絶縁層１１８を形成するために利用されるセラミック充填剤は、約４０ｎｍと約１．５μｍとの間（約８０ｎｍと約１μｍとの間）のサイズの範囲にある粒子を有する。例えば、セラミック充填剤は、約２００ｎｍと約８００ｎｍとの間（約３００ｎｍと約６００ｎｍとの間など）のサイズの範囲にある粒子を有する。いくつかの実施形態では、セラミック充填剤は、コア構造１０２内の隣接するコアビア１０３の幅又は直径の約１０％未満のサイズ（コアビア１０３の幅又は直径の約５％未満のサイズなど）を有する粒子を含む。
［００３６］ １つ又は複数のアセンブリ貫通孔（ｔｈｒｏｕｇｈ－ａｓｓｅｍｂｌｙ ｈｏｌｅ）又はビア１１３（以下、「アセンブリ貫通ビア」と称される）が、絶縁層１１８を通して形成され、絶縁層１１８が、コアビア１０３内に延びる。例えば、アセンブリ貫通ビア１１３は、内部に絶縁層１１８が配置されたコアビア１０３内で中央に形成されうる。従って、絶縁層１１８は、アセンブリ貫通ビア１１３の１つ又は複数の側壁を形成し、ここでアセンブリ貫通ビア１１３は、コアビア１０３の直径Ｖ１よりも小さい直径Ｖ２を有している。１つの実施形態では、アセンブリ貫通ビア１１３は、約１００μｍ未満（約７５μｍ未満など）の直径Ｖ２を有する。例えば、アセンブリ貫通ビア１１３は、約５０μｍ未満（約３５μｍ未満など）の直径Ｖ２を有する。１つの実施形態では、アセンブリ貫通ビア１１３は、約２５μｍと約５０μｍとの間の直径（約３５μｍと約４０μｍとの間の直径など）を有する。
［００３７］ アセンブリ貫通ビア１１３は、１つ又は複数の電気相互接続１４４が半導体コアアセンブリ１００内に形成されるチャネルを提供する。１つの実施形態では、電気相互接続１４４は、半導体コアアセンブリ１００の厚さ全体（即ち、半導体コアアセンブリ１００の第１の主要面１０５から第２の主要面１０７まで）を通して形成される。例えば、電気相互接続１４４は、約５０μｍと約１０００μｍとの間の半導体コアアセンブリ１００の全体の厚さに対応する長手方向長さ、例えば、約２００μｍと約８００μｍとの間の長手方向長さを有しうる。１つの例では、電気相互接続１４４は、約４００μｍと約６００μｍとの間の長手方向長さ、例えば約５００μｍの長手方向長さを有する。別の実施形態では、電気相互接続１４４は、半導体コアアセンブリ１００の厚さの一部を通してのみ形成される。更なる実施形態では、電気相互接続１４４は、図１Ａに描かれているように、主要面１０５、１０７のような半導体コアアセンブリ１００の主要面から突出しうる。電気相互接続１４４は、集積回路、回路ボード、チップキャリア等の分野で使用される任意の導電性材料で形成されうる。例えば、電気相互接続１４４は、銅、アルミニウム、金、ニッケル、銀、パラジウム、スズ等の金属材料で形成される。
［００３８］ 図１Ａに描かれた実施形態では、電気相互接続１４４は、それらが形成されるアセンブリ貫通ビア１１３の直径Ｖ２に等しい横方向の厚さを有する。図１Ｂに示すような別の実施形態では、半導体コアアセンブリ１００は、電気相互接続１４４の電気的絶縁のためにその上に形成された接着層１４０及び／又はシード層１４２を更に含む。１つの実施形態では、接着層１４０は、アセンブリ貫通ビア１１３の側壁を含む、電気相互接続１４４に隣接する絶縁層１１８の表面上に形成される。したがって、図１Ｂに示されるように、電気相互接続１４４は、それらが形成されるアセンブリ貫通ビア１１３の直径Ｖ２よりも小さい横方向の厚さを有する。更に別の実施形態では、電気相互接続１４４は、アセンブリ貫通ビア１１３の側壁の表面のみを覆い、したがって、貫通する中空コアを有しうる。
［００３９］ 接着層１４０は、チタン、窒化チタン、タンタル、窒化タンタル、マンガン、酸化マンガン、モリブデン、酸化コバルト、窒化コバルトなどを含むがこれらに限定されない任意の適切な材料から形成されうる。１つの実施形態では、接着層１４０は、約１０ｎｍと約３００ｎｍとの間（約５０ｎｍと約１５０ｎｍとの間など）の厚さＢ１を有する。例えば、接着層１４０は、約７５ｎｍと約１２５ｎｍとの間（約１００ｎｍなど）の厚さＢ１を有する。
［００４０］ オプションのシード層１４２は、銅、タングステン、アルミニウム、銀、金、又は任意の他の適切な材料若しくはこれらの組み合わせを含むがこれらに限定されない導電性材料を含む。シード層１４２は、接着層１４０上に、又はアセンブリ貫通ビア１１３の側壁上に直接（例えば、間に接着層を含まずに絶縁層１１８上に）形成されうる。１つの実施形態では、シード層１４２は、約５０ｎｍと約５００ｎｍとの間（約１００ｎｍと約３００ｎｍとの間など）の厚さを有する。例えば、シード層１４２は、約１５０ｎｍと約２５０ｎｍとの間（約２００ｎｍなど）の厚さを有する。
［００４１］ 図１Ｂに図示されているようないくつかの実施形態では、半導体コアアセンブリ１００は、半導体コアアセンブリ１００の第１の側１７５及び／又は第２の側１７７に形成された１つ又は複数の再分配層１５０を更に含む（再分配層１５０は、図１Ｂの第２の側１７７に形成されたものとして図示されている）。１つの実施形態では、再分配層１５０は、絶縁層１１８と実質的に同じ材料（例えば、ポリマーベースの誘電体材料）から形成され、したがって、その延長部を形成する。他の実施形態では、再分配層１５０は、絶縁層１１８とは異なる材料で形成される。例えば、再分配層１５０は、感光性ポリイミド材料、非感光性ポリイミド、ポリベンゾオキサゾール（ＰＢＯ）、ベンゾシクロブテン（ＢＣＢ）、二酸化ケイ素、及び／又は窒化ケイ素で形成されうる。別の例では、再分配層１５０は、絶縁層１１８とは異なる無機誘電体材料から形成される。１つの実施形態では、再分配層１５０は、約５μｍと約５０μｍとの間の厚さ（約１０μｍと約４０μｍとの間の厚さなど）を有する。例えば、再分布層１５０は、約２０μｍと約３０μｍとの間（約２５μｍなど）の厚さを有する。
［００４２］ 再分配層１５０は、電気相互接続１４４の接触点を、主要面１０５、１０７などの半導体コアアセンブリ１００の表面上の所望の位置に再配置するための再分配ビア１５３を通して形成された１つ又は複数の再分配接続１５４を含みうる。いくつかの実施態様において、再分配層１５０は、ボールグリッドアレイ又ははんだボールのような主要面１０５、１０７上に形成された１つ又は複数の外部電気接続（図示せず）を更に含みうる。概して、再分配ビア１５３及び再分配接続１５４は、アセンブリ貫通ビア１１３及び電気相互接続１４４に対して、それぞれ、実質的に類似又はより小さい横方向寸法を有する。例えば、再分配ビア１５３は、約２μｍと約５０μｍとの間の直径Ｖ３（約１０μｍと約４０μｍとの間の直径Ｖ３など（約２０μｍと約３０μｍとの間の直径Ｖ３など））を有する。更に、再分配層１５０は、再分配ビア１５３の側壁を含む、再分配接続１５４に隣接する表面上に形成された接着層１４０及びシード層１４２を含みうる。
［００４３］ 図２は、半導体コアアセンブリを形成する代表的な方法２００のフロー図を示す。方法２００は、複数の工程２１０、２２０、２３０、及び２４０を有する。各工程は、図３－１２Ｌを参照してより詳細に説明される。この方法は、定義された工程のいずれかの前に、定義されたっ工程のうちの２つの間に、又は定義された工程すべての後に実行される１つ又は複数の追加の工程を含みうる（文脈がその可能性を除外する場合を除く）。
［００４４］ 概して、方法２００は、工程２１０において、コア構造（例えば、フレーム）として利用される基板を構造化することを含み、図３及び図４Ａ－４Ｄを参照して更により詳細に説明される。工程２２０では、絶縁層がコア構造１０２上に形成され、図５、図６Ａ－６Ｉ、図７、及び図８Ａ－８Ｅを参照して更により詳細に説明される。工程２３０では、１つ又は複数の相互接続が、コア構造１０２及び絶縁層を通して形成され、図９及び図１０Ａ－１０Ｈを参照して更により詳細に説明される。工程２４０では、再分配層が絶縁層上に形成されて、組み立てられたコアアセンブリの表面上の所望の位置に相互接続の接点を再配置し、その後コアアセンブリが個片化される（ｓｉｎｇｕｌａｔｅｄ）。いくつかの実施形態では、第１の再分配層に加えて、１つ又は複数の追加の再分配層が形成され、図１１及び図１２Ａ－１２Ｌを参照してより詳細に説明される。
［００４５］ 図３は、コア構造として利用される基板４００を構造化するための代表的な方法３００のフロー図を示す。図４Ａ－４Ｄは、図３に表される基板構造化プロセス３００の様々な段階における基板４００の断面図を概略的に示す。したがって、図３及び図４Ａ－４Ｄは、明確にするために本明細書ではまとめて説明される。
［００４６］ 方法３００は、工程３１０及び対応する図４Ａから始まる。上記のコア構造１０２を参照して説明したように、基板４００は、ＩＩＩ－Ｖ族化合物半導体材料、シリコン、結晶シリコン（例えば、Ｓｉ＜１００＞又はＳｉ＜１１１＞）、酸化ケイ素、シリコンゲルマニウム、ドープされた若しくはドープされていないシリコン、ドープされた若しくはドープされていないポリシリコン、窒化ケイ素、石英、ガラス材料（例えば、ホウケイ酸ガラス）、サファイア、アルミナ、及び／又はセラミック材料を含むがこれらに限定されない任意の適切な基板材料から形成される。１つの実施形態では、基板４００は、単結晶ｐ型又はｎ型シリコン基板である。１つの実施形態では、基板４００は、多結晶ｐ型又はｎ型シリコン基板である。別の実施形態では、基板４００は、ｐ型又はｎ型シリコンソーラー基板である。
［００４７］ 基板４００は、多角形又は円形の形状を更に有しうる。例えば、基板４００は、約１４０ｍｍと約１８０ｍｍとの間の横寸法を有する実質的に正方形のシリコン基板を含み、面取りされたエッジを有しても有しなくてもよい。別の例では、基板４００は、約２０ｍｍと約７００ｍｍとの間（約１００ｍｍと約５００ｍｍとの間など（例えば約３００ｍｍ））の直径を有する円形シリコン含有ウエハを含みうる。特に断りのない限り、本明細書に記載の実施形態及び実施例は、約５０μｍと約１０００μｍとの間の厚さ（約９０μｍと約７８０μｍとの間の厚さなど）を有する基板上で行われる。例えば、基板４００は、約１００μｍと約３００μｍとの間の厚さ（約１１０μｍと約２００μｍとの間の厚さなど）を有する。
［００４８］ 工程３１０の前に、基板４００は、ワイヤソーイング、スクライビング及びブレーキング、機械的研磨ソーイング、又はレーザ切断によって、バルク材料からスライスされ分離されうる。スライシングは、典型的には、スクラッチ、マイクロクラッキング、チッピング、及び他の機械的欠陥といった、機械的欠陥又はこれらから形成される基板表面の変形を引き起こす。したがって、基板４００は、工程３１０において第１の損傷除去プロセスにさらされ、後の構造化工程に備えて、その表面を平滑化及び平坦化し、機械的欠陥を除去する。いくつかの実施形態では、基板４００は、第１の損傷プロセスのプロセスパラメータを調整することによって更に薄くなりうる。例えば、基板４００の厚さは、第１の損傷除去プロセスへの曝露が増すにつれて、減少しうる。
［００４９］ 工程３１０における第１の損傷除去プロセスは、基板４００を基板研磨プロセス及び／又はエッチングプロセスにさらすことを含み、その後、すすぎ及び乾燥プロセスに続く。いくつかの実施形態では、工程３１０は、化学機械研磨（ＣＭＰ）プロセスを含む。１つの実施形態では、エッチングプロセスは、所望の材料（例えば、汚染物質及び他の望ましくない化合物）の除去に対して選択的である緩衝エッチングプロセスを含む湿式エッチングプロセスである。他の実施形態では、エッチングプロセスは、等方性水性エッチングプロセスを利用する湿式エッチングプロセスである。湿式エッチングプロセスには、任意の適切な湿式エッチャント又は湿式エッチャントの組み合わせが使用されうる。１つの実施形態では、基板４００は、エッチングのためにＨＦエッチング水溶液に浸漬される。別の実施形態では、基板４００は、エッチングのためにＫＯＨエッチング水溶液に浸漬される。
［００５０］ いくつかの実施形態では、エッチング液は、エッチング処理中に約３０℃と約１００℃との間（約４０℃と約９０℃との間など）の温度まで加熱される。例えば、エッチング液は、約７０℃の温度まで加熱される。更に他の実施形態では、工程３１０におけるエッチングプロセスは、ドライエッチングプロセスである。ドライエッチングプロセスの例は、プラズマベースのドライエッチングプロセスを含む。基板４００の厚さは、エッチングプロセス中に利用されるエッチャント（例えば、エッチング液）への基板４００の曝露時間を制御することによって調整される。例えば、基板４００の最終的な厚さは、エッチャントへの曝露が増すにつれて、減少する。あるいは、基板４００は、エッチャントへの曝露を減らすにつれ、より大きな最終的な厚さを有しうる。
［００５１］ 工程３２０では、現在、平坦化され、実質的に欠陥のない基板４００は、その中に１つ又は複数のコアビア４０３を形成するようにパターニングされる（４つのコアビア４０３は、図４Ｂの基板４００の断面に描かれる）。コアビア４０３は、基板４００を通して直接接触する電気相互接続を形成するために利用される。
［００５２］ 概して、１つ又は複数のコアビア４０３は、レーザアブレーション（例えば、直接レーザパターニング）によって形成されうる。１つ又は複数のコアビア４０３を形成するために、任意の適切なレーザアブレーションシステムが利用されうる。いくつかの例では、レーザアブレーションシステムは、赤外線（ＩＲ）レーザ源を利用する。いくつかの例では、レーザ源は、ピコ秒紫外線（ＵＶ）レーザである。他の例では、レーザはフェムト秒ＵＶレーザである。更に他の例では、レーザ源はフェムト秒グリーンレーザである。レーザアブレーションシステムのレーザ源は、基板４００をパターニングするための連続レーザビーム又はパルスレーザビームを生成する。例えば、レーザ源は、５ｋＨｚと５００ｋＨｚとの間（１０ｋＨｚと約２００ｋＨｚとの間など）の周波数を有するパルスレーザビームを生成しうる。１つの例において、レーザ源は、約１０ワットと約１００ワットとの間の出力電力により、約２００ｎｍと約１２００ｎｍとの間の波長で、かつ約１０ｎｓと約５０００ｎｓとの間のパルス持続時間で、パルスレーザビームを送るように構成される。レーザ源は、コアビア４０３を含む、基板４００内の任意の所望のパターンのフィーチャを形成するように構成される。
［００５３］ いくつかの実施形態では、基板４００は、オプションで、パターニングされる前にキャリアプレート（図示せず）に結合される。オプションのキャリアプレートは、そのパターニング中に基板４００のための機械的な支持を提供し、基板４００の破損を防止しうる。キャリアプレートは、ガラス、セラミック、金属などを含むがこれらに限定されない、任意の適切な化学的にかつ熱的に安定した剛性材料から形成されうる。いくつかの例では、キャリアプレートは、約１ｍｍと約１０ｍｍとの間（約２ｍｍと約５ｍｍとの間など）の厚さを有する。１つの実施形態では、キャリアプレートは、テクスチャ加工された表面を有する。他の実施形態では、キャリアプレートは、研磨又は平滑化された表面を有する。基板４００は、ワックス、接着剤、又は類似の接着材料を含むがこれらに限定されない、任意の適切な一時的な接着材料を利用して、キャリアプレートに結合されうる。
［００５４］ いくつかの実施態様において、基板４００をパターニングすることは、チッピング、クラッキング、及び／又はワーピングを含む、基板４００の表面に望ましくない機械的欠陥を生じさせることがある。したがって、工程３２０を実行して、基板４００内にコアビア４０３を形成した後に、基板４００は、工程３１０での第１の損傷除去プロセスとほぼ同様の工程３３０で第２の損傷除去及び洗浄プロセスに曝され、基板４００の表面を平滑化し、不要な破片を除去する。上述のように、第２の損傷除去プロセスは、基板４００を湿式又はドライエッチングプロセスに曝すること、その後に、それをすすぎ及び乾燥させることを含む。エッチングプロセスは、基板４００の表面、特にレーザパターニング工程に曝される表面を平滑化するために、所定の持続時間にわたって進行する。別の態様では、エッチングプロセスは、基板４００上に残留する任意の望ましくない破片をパターニングプロセスから除去するために利用される。
［００５５］ 工程３３０で基板４００内の機械的欠陥を除去した後に、基板４００は、工程３４０及び図４Ｄでパッシベーションプロセスにさらされ、その所望の表面（例えば、基板４００のすべての表面）上に、酸化物層４０４などのパッシベーティング膜又は層を成長又は堆積させる。１つの実施形態では、パッシベーションプロセスは、熱酸化プロセスである。熱酸化プロセスは、約８００℃と約１２００℃との間（約８５０℃と約１１５０℃との間など）の温度で行われる。例えば、熱酸化プロセスは、約９００℃と約１１００℃との間の温度（約９５０℃と約１０５０℃との間の温度など）で行われる。１つの実施形態では、熱酸化プロセスは、酸化剤として水蒸気を利用する湿式酸化プロセスである。１つの実施形態では、熱酸化プロセスは、酸化剤として分子状酸素を利用するドライ酸化プロセスである。工程３４０において、基板４００は、酸化物層４０４又はその上の任意の他の適切なパッシベーティング層を形成するために、任意の適切なパッシベーションプロセスに曝されうることが企図される。得られる酸化物層４０４は、概して、約１００ｎｍと約３μｍとの間（約２００ｎｍと約２．５μｍとの間など）の厚さを有する。例えば、酸化物層４０４は、約３００ｎｍと約２μｍとの間（約１．５μｍなど）の厚さを有する。
［００５６］ パシベーションが行われると、基板４００は、半導体コアアセンブリ１００のようなコアアセンブリの形成のためのコア構造４０２として利用されるように準備される。図５及び図７は、コア構造４０２上に絶縁層６１８を形成するための、代表的な方法５００及び７００のフロー図をそれぞれ示す。図６Ａ－６Ｉは、図５に示す方法５００の異なる段階におけるコア構造４０２の断面図を概略的に示し、図８Ａ－８Ｅは、図７に示す方法７００の異なる段階におけるコア構造４０２の断面図を概略的に示す。明確にするために、図５及び図６Ａ－６Ｉが本明細書でまとめて説明され、図７及び図８Ａ－８Ｅが本明細書でまとめて説明される。
［００５７］ 概して、方法５００は、工程５０２及び図６Ａで始まり、第１の側４７５におけるコア構造４０２の第１の表面４０６は、ここでコアビア４０３がその中に形成され、かつ酸化物層４０４がその上に形成されており、第１の絶縁膜６１６ａの上に載置され、これに付着する。１つの実施形態では、第１の絶縁膜６１６ａは、ポリマーベースの誘電体材料で形成された１つ又は複数の層を含む。例えば、第１の絶縁膜６１６ａは、流動性ビルドアップ材料から形成された１つ又は複数の層を含む。１つの実施形態では、第１の絶縁膜６１６ａは、流動性エポキシ樹脂層６１８ａを含む。概して、エポキシ樹脂層６１８ａは、約６０μｍ未満（約５μｍと約５０μｍとの間など）の厚さを有する。例えば、エポキシ樹脂層６１８ａは、約１０μｍと約２５μｍとの間の厚さを有する。
［００５８］ エポキシ樹脂層６１８ａは、シリカ（ＳｉＯ２）粒子が充填された（例えば、含有している）エポキシ樹脂などの、セラミック充填剤含有エポキシ樹脂から形成されうる。エポキシ樹脂層６１８ａ及び絶縁膜６１６ａの他の層を形成するために使用されうるセラミック充填剤の他の例は、窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、炭化ケイ素（ＳｉＣ）、窒化ケイ素（Ｓｉ３Ｎ４）、Ｓｒ２Ｃｅ２Ｔｉ５Ｏ１６、ケイ酸ジルコニウム（ＺｒＳｉＯ４）、珪灰石（ＣａＳｉＯ３）、酸化ベリリウム（ＢｅＯ）、二酸化セリウム（ＣｅＯ２）、窒化ホウ素（ＢＮ）、酸化カルシウム銅チタン（ＣａＣｕ３Ｔｉ４Ｏ１２）、酸化マグネシウム（ＭｇＯ）、二酸化チタン（ＴｉＯ２）、酸化亜鉛（ＺｎＯ）などを含む。いくつかの例では、エポキシ樹脂層６１８ａを形成するために利用されるセラミック充填剤は、約４０ｎｍと約１．５μｍとの間（約８０ｎｍと約１μｍとの間）のサイズの範囲の粒子を有する。例えば、エポキシ樹脂層６１８ａを形成するために利用されるセラミック充填剤は、約２００ｎｍと約８００ｎｍとの間（約３００ｎｍと約６００ｎｍとの間など）のサイズの範囲の粒子を有する。
［００５９］ いくつかの実施形態では、第１の絶縁膜６１６ａは、１つ又は複数の保護層を更に含む。例えば、第１の絶縁膜６１６ａは、二軸ＰＥＴ保護層６２２ａなどのポリエチレンテレフタレート（ＰＥＴ）保護層６２２ａを含む。しかし、第１の絶縁膜６１６ａには、任意の適切な数及び組み合わせの層及び材料が考えられる。いくつかの実施形態では、絶縁膜６１６ａ全体は、約１２０μｍ未満の厚さ（約９０μｍ未満の厚さなど）を有する。
［００６０］ いくつかの実施形態では、コア構造４０２を第１の絶縁膜６１６ａに付着させた後に、コア構造４０２は、次いで、その後の処理動作中の追加の機械的安定化のために、その第１の側４７５に隣接するキャリア６２４上に載置されうる。概して、キャリア６２４は、１００℃を超える温度に耐えることができる任意の適切な機械的及び熱的に安定した材料から形成される。例えば、１つの実施形態では、キャリア６２４は、ポリテトラフルオロエチレン（ＰＴＦＥ）を含む。別の例では、キャリア６２４は、ポリエチレンテレフタレート（ＰＥＴ）から形成される。
［００６１］ 工程５０４及び図６Ｂでは、第１の保護膜６６０が、コア構造４０２の第２の側４７７の第２の表面４０８に付着する。保護膜６６０は、第２の側４７７で、かつ第１の絶縁膜６１６ａの反対側で、コア構造４０２に結合され、コアビア４０３を覆う。１つの実施形態では、保護膜６６０は、保護層６２２ａと類似の材料で形成される。例えば、保護膜６６０は、二軸ＰＥＴなどのＰＥＴで形成される。しかしながら、保護膜６６０は、任意の適切な保護材料から形成されてもよい。いくつかの実施形態では、保護膜６６０は、約５０μｍと約１５０μｍとの間の厚さを有する。
［００６２］ コア構造４０２は、ここで、第１の側４７５で絶縁膜６１６ａに付着し、第２の側４７７で保護膜６６に付着し、工程５０６で第１の積層プロセス曝される。積層プロセスの間、コア構造４０２は、高温に曝され、絶縁膜６１６ａのエポキシ樹脂層６１８ａを軟化させ、絶縁膜６１６ａと保護膜６６０との間の開放されたボイド又は空間に（コアビア４０３などに）流入させる。従って、コアビア４０３は、図６Ｃに示されるように、エポキシ樹脂層６１８ａの絶縁材料で少なくとも部分的に充填（例えば、占有）されるようになる。また、コア構造４０２は、エポキシ樹脂層６１８ａの絶縁材料によって部分的に囲まれるようになる。
［００６３］ １つの実施形態では、積層プロセスは、オートクレーブ又は他の適切なデバイス内で実行されうる真空積層プロセスである。１つの実施形態では、積層プロセスは、ホットプレスプロセスを使用して実行される。１つの実施形態では、積層プロセスは、約８０℃と約１４０℃との間の温度で、約１分と約３０分との間の期間に実行される。いくつかの実施形態では、積層プロセスは、約１ｐｓｉｇと約１５０ｐｓｉｇとの間の圧力を加えつつ、約８０℃と約１４０℃の間の温度が、約１分と約３０分との間の期間に、コア構造４０２及び絶縁膜６１６ａに加えられることを含む。例えば、積層プロセスは、約１０ｐｓｉｇと約１００ｐｓｉｇとの間の圧力、及び約１００℃と約１２０℃との間の温度を、約２分と約１０分との間の期間、加えることによって実行される。例えば、積層プロセスは、約１１０℃の温度で約５分間行われる。
［００６４］ 工程５０８では、保護膜６６０が除去され、ここで、コア構造４０２を少なくとも部分的に囲み、コアビア４０３を部分的に充填するエポキシ樹脂層６１８ａの積層絶縁材料を有するコア構造４０２が、第２の保護膜６６２上に載置される。図６Ｄに描かれるように、第２の保護膜６６２は、第１の側４７５に隣接するコア構造４０２に結合され、第２の保護膜６６２は、絶縁膜６１６ａの保護層６２２ａに対して（例えば、隣接して）配置される。いくつかの実施形態では、ここで保護膜６６２に結合されたコア構造４０２は、オプションで、第１の側４７５の追加の機械的支持のためにキャリア６２４上に配置されうる。いくつかの実施形態では、保護膜６６２は、保護膜６６２をコア構造４０２に結合する前に、キャリア６２４上に載置される。概して、保護膜６６２は、保護膜６６０と組成が実質的に類似する。例えば、保護膜６６２は、二軸ＰＥＴなどのＰＥＴから形成されうる。しかしながら、保護膜６６２は、任意の適切な保護材料から形成されうる。いくつかの実施形態では、保護膜６６２は、約５０μｍと約１５０μｍとの間の厚さを有する。
［００６５］ コア構造４０２を第２の保護膜６６２に結合すると、第１の絶縁膜６１６ａとほぼ類似する第２の絶縁膜６１６ｂが、工程５１０及び図６Ｅにおいて第２の側４７７の上に載置され、したがって、保護膜６６０に取って代わる。１つの実施形態では、第２の絶縁膜６１６ｂは、第２の絶縁膜６１６ｂのエポキシ樹脂層６１８ｂがコアビア４０３を覆うように、コア構造４０２の第２の側４７７に載置される。１つの実施形態では、コア構造４０２上への第２の絶縁膜６１６ｂの載置は、絶縁膜６１６ｂと、コア構造４０２を部分的に囲みコアビア４０３を部分的に充填するエポキシ樹脂層６１８ａの既に積層された絶縁材料との間に、１つ又は複数のボイドを形成しうる。第２の絶縁膜６１６ｂは、絶縁膜６１６ａと類似するポリマーベースの誘電体材料で形成された１つ又は複数の層を含みうる。図６Ｅに示すように、第２の絶縁膜６１６ｂは、上述のエポキシ樹脂層６１８ａと実質的に類似するエポキシ樹脂層６１８ｂを含む。第２の絶縁膜６１６ｂは、ＰＥＴなどの保護層６２２ａに類似の材料で形成された保護層６２２ｂを更に含みうる。
［００６６］ 工程５１２では、図６Ｆに示されるように、第３の保護膜６６４が、第２の絶縁膜６１６ｂの上に載置される。概して、保護膜６６４は、保護膜６６０、６６２と組成が実質的に類似する。例えば、保護膜６６４は、二軸ＰＥＴ等のＰＥＴにより形成される。しかしながら、保護膜６６４は、任意の適切な保護材料から形成されてもよい。いくつかの実施形態では、保護膜６６４は、約５０μｍと約１５０μｍとの間の厚さを有する。
［００６７］ コア構造４０２は、ここで第２の側４７７の絶縁膜６１６ｂ及び保護膜６６４、並びに第１の側４７５の保護膜６６２及びオプションのキャリア６２４に付着しており、工程５１４及び図６Ｇにおいて第２の積層プロセスに露出される。工程５０４における積層プロセスと同様に、コア構造４０２は、高温にさらされ、絶縁膜６１６ｂのエポキシ樹脂層６１８ｂを軟化させ、絶縁膜６１６ｂとエポキシ樹脂層６１８ａの既に積層された絶縁材料との間の任意の開放されたボイド又は空間（ｖｏｌｕｍｅ）に流入させ、したがって、それ自身をエポキシ樹脂層６１８ａの絶縁材料と一体化させる。従って、コアビア４０３は、両方のエポキシ樹脂層６１８ａ、６１８ｂの絶縁材料で完全に充填（例えば、パック、シール）されるようになる。
［００６８］ １つの実施形態では、第２の積層プロセスは、オートクレーブ又は他の適切なデバイス内で実行されうる真空積層プロセスである。１つの実施形態では、積層プロセスは、ホットプレスプロセスを使用して実行される。１つの実施形態では、積層プロセスは、約８０℃と約１４０℃との間の温度で、約１分と約３０分との間の期間に実行される。いくつかの実施形態では、積層プロセスは、約１ｐｓｉｇと約１５０ｐｓｉｇの間の圧力を加えることを含み、その一方で、約８０℃と約１４０℃との間の温度が、約１分と約３０分との間の期間に、コア構造４０２及び絶縁膜６１６ａに加えられる。例えば、積層プロセスは、約１０ｐｓｉｇと約１００ｐｓｉｇとの間の圧力、及び約１００℃と約１２０℃との間の温度を、約２分と約１０分との間の期間、加えることによって実行される。例えば、積層プロセスは、約１１０℃の温度で約５分間行われる。
［００６９］ 積層後、工程５１６でコア構造４０２をキャリア６２４から外し、保護膜６６２、６６４を除去して、積層中間コアアセンブリ６０２を得る。図６Ｈに示されるように、中間コアアセンブリ６０２は、それを通って形成され、絶縁膜６１６ａ、６１６ｂの絶縁誘電体材料で充填された１つ又は複数のコアビア４０３を有するコア構造４０２を含む。エポキシ樹脂層６１８ａ、６１８ｂの絶縁誘電体材料は、絶縁材料がコア構造４０２の少なくとも２つの表面又は側面（例えば、表面４０６、４０８）を覆うように、その上に形成された酸化物層４０４を有するコア構造４０２を更に収容する。いくつかの例では、保護層６２２ａ、６２２ｂも、工程５１６で中間コアアセンブリ６０２から除去される。概して、保護層６２２ａ及び６２２ｂ、キャリア６２４及び保護膜６６２及び６６４は、剥離などの任意の適当な機械プロセスによって、中間コアアセンブリ６０２から除去される。
［００７０］ 保護層６２２ａ、６２２ｂ及び保護膜６６２、６６４を除去すると、中間コアアセンブリ６０２は、エポキシ樹脂層６１８ａ、６１８ｂの絶縁誘電体材料を完全に硬化させる（即ち、化学反応及び架橋によって硬化させる）ための硬化プロセスに曝され、それによって絶縁層６１８が形成される。絶縁層６１８は、実質的にコア構造４０２を取り囲み、コアビア４０３を充填する。例えば、絶縁層６１８は、コア構造４０２（表面４０６、４０８を含む）の少なくとも１０７、４７７に接触するか又はこれらをカプセル化する。
［００７１］ １つの実施形態では、硬化プロセスは、中間コアアセンブリ６０２を完全に硬化させるために高温で行われる。例えば、硬化プロセスは、約１４０℃と約２２０℃との間の温度で、約１５分と約４５分との間の期間に（例えば、約１６０℃と約２００℃との間の温度で、約２５分と約３５分との間の期間に）行われる。硬化プロセスは、例えば、約１８０℃の温度で約３０分間行われる。更なる実施形態では、工程５１６における硬化プロセスは、周囲（例えば、大気）圧力条件又はその付近で行われる。
［００７２］ 硬化後に、１つ又は複数のアセンブリ貫通ビア６１３が、工程５１８において中間コアアセンブリ６０２を貫通して穿孔され、その後の相互接続形成のために中間コアアセンブリ６０２の全厚さを通ったチャネルを形成する。いくつかの実施形態では、中間コアアセンブリ６０２は、アセンブリ貫通ビア６１３の形成中の機械的支持のために、キャリア６２４などのキャリア上に配置されうる。アセンブリ貫通ビア６１３は、コア構造４０２内に形成され、続いて絶縁層６１８で充填されたコアビア４０３を通って穿孔される。したがって、アセンブリ貫通ビア６１３は、コアビア４０３内に充填された絶縁層６１８によって周方向に囲まれうる。絶縁層６１８のセラミック充填剤含有エポキシ樹脂材料をコアビア４０３の壁にライニング（裏打ち）することによって、完成した（例えば、最終的な）半導体コアアセンブリ１２７０（図１１及び図１２Ｋ及び図１２Ｌを参照して説明される）における導電性シリコンベースのコア構造４０２と相互接続１０４４（図９及び図１０Ａ－１０Ｈを参照して説明される）との間の容量結合は、従来のビア絶縁ライナ又は膜を利用する他の従来の相互接続構造と比較して、大幅に低減される。更に、絶縁層６１８のエポキシ樹脂材料の流動性の性質は、より一貫性があり、信頼性のあるカプセル化及び絶縁を可能にし、したがって、完成した半導体コアアセンブリ１２７０の漏れ電流を最小限に抑えることによって、電気性能を高める。
［００７３］ １つの実施形態では、アセンブリ貫通ビア６１３は、約１００μｍ未満（約７５μｍ未満など）の直径を有する。例えば、アセンブリ貫通ビア６１３は、約５０μｍ未満（約３５μｍ未満など）の直径を有する。いくつかの実施形態では、アセンブリ貫通ビア６１３は、約２５μｍと約５０μｍとの間の直径（約３５μｍと約４０μｍとの間の直径など）を有する。１つの実施形態では、アセンブリ貫通ビア６１３は、任意の適切な機械的プロセスを使用して形成される。例えば、アセンブリ貫通ビア６１３は、機械的穿孔プロセスを使用して形成される。１つの実施形態では、アセンブリ貫通ビア６１３は、レーザアブレーションによって中間コアアセンブリ６０２を通って形成される。例えば、アセンブリ貫通ビア６１３は、紫外線レーザを使用して形成される。１つの実施形態では、レーザアブレーションに利用されるレーザ源は、約５ｋＨｚと約５００ｋＨｚとの間の周波数を有する。１つの実施形態では、レーザ源は、約５０マイクロジュール（μＪ）と約５００μＪとの間のパルスエネルギーで、約１０ｎｓと約１００ｎｓとの間のパルス持続時間で、パルスレーザビームを送るように構成される。小さなセラミック充填剤粒子を含むエポキシ樹脂材料を利用することは、その中の小さなセラミック充填剤粒子が、レーザアブレーションプロセス中にビアが形成される領域から離れるレーザ光の減少したレーザ光反射、散乱、回折、及び透過を示すように、アセンブリ貫通ビア６１３のような、小径ビアのより精密で正確なレーザパターニングを更に促進する。
［００７４］ いくつかの実施態様において、コアビア４０３の側壁上の残りのセラミック充填剤含有エポキシ樹脂材料（例えば、誘電絶縁材料）が、約１μｍと約５０μｍとの間の平均の厚さを有するように、コアビア４０３の内部に（例えば、これを通って）、アセンブリ貫通ビア６１３が形成される。例えば、コアビア４０３の側壁上の残りのセラミック充填剤含有エポキシ樹脂材料は、約５μｍと約４０μｍとの間（約１０μｍと約３０μｍとの間）の平均厚さを有する。従って、アセンブリ貫通ビア６１３の形成後に得られる構造は、「ビア－イン－ビア（ｖｉａ－ｉｎ－ｖｉａ）」（例えば、コア構造のビア内の誘電体材料内で中央に形成されるビア）として記載されうる。ビア－イン－ビア構造は、セラミック粒子充填エポキシ材料から成り、コアビア４０３の側壁に形成された熱酸化物の薄層上に配置された誘電体側壁パッシベーションを含む。
［００７５］ アセンブリ貫通ビア６１３の形成後、中間コアアセンブリ６０２は、デスミアプロセスに曝される。デスミアプロセス中に、アセンブリ貫通ビア６１３の形成中にレーザアブレーションによって引き起こされる任意の望ましくない残留物及び／又は破片が、そこから除去される。したがって、デスミアプロセスは、後続のメタライゼーションのために、アセンブリ貫通ビア６１３を洗浄する。１つの実施形態では、デスミアプロセスは、湿式デスミアプロセスである。任意の適切な溶媒、エッチャント、及び／又はこれらの組み合わせが、ウェットデスミアプロセスのために利用されうる。１つの例では、メタノールが溶剤として、塩化銅（II）二水和物（ＣｕＣｌ２・Ｈ２Ｏ）がエッチャントとして利用されうる。残留物の厚さに応じて、中間コアアセンブリ６０２の湿式デスミアプロセスへの曝露時間が変更されうる。別の実施形態では、デスミアプロセスは、ドライデスミアプロセスである。例えば、デスミアプロセスは、Ｏ２／ＣＦ４混合ガスを用いたプラズマデスミアプロセスでありうる。プラズマデスミアプロセスは、約７００Ｗの電力を印加し、約６０秒と約１２０秒との間の期間、約１０：１（例えば、１００：１０ｓｃｃｍ）の比率でＯ２：ＣＦ４を流すことによって、プラズマを発生させることを含みうる。更なる実施形態では、デスミアプロセスは、湿式プロセスとドライプロセスとの組み合わせである。
［００７６］ 工程５１８におけるデスミアプロセスに続いて、中間コアアセンブリ６０２は、図９及び図１０Ａ－１０Ｈを参照して以下に説明するように、その中に相互接続経路を形成する準備が整う。
［００７７］ 上述のように、図５及び図６Ａ－６Ｉは、中間コアアセンブリ６０２を形成するための代表的な方法５００を示す。図７及び図８Ａ－８Ｅは、方法５００と実質的に類似するが、工程がより少ない代替方法７００を示す。方法７００は、概して、５つの工程７１０－７５０を含む。しかし、方法７００の工程７１０、７４０、及び７５０は、方法５００の工程５０２、５１６、及び５１８とそれぞれ実質的に類似する。したがって、図８Ｂ、図８Ｃ、及び図８Ｄにそれぞれ示される工程７２０、７３０、及び７４０のみが、明確にするために本明細書で説明される。
［００７８］ 第１の絶縁膜６１６ａをコア構造４０２の第１の側４７５の第１の表面４０６に固定した後に、第２の絶縁膜６１６ｂが工程７２０及び図８Ｂにおいての反対側４７７の第２の表面４０８に結合される。いくつかの実施態様において、第２の絶縁膜６１６ｂは、第２の絶縁膜６１６ｂのエポキシ樹脂層６１８ｂがコアビア４０３のすべてを覆うように、コア構造４０２の表面４０８上に載置される。図８Ｂに描かれているように、コアビア４０３は、絶縁膜６１６ａと６１６ｂとの間に１つ又は複数のボイド又は間隙を形成する。いくつかの実施形態では、第２のキャリア６２５は、後の処理工程中に追加の機械的支持のために、第２の絶縁膜６１６ｂの保護層６２２ｂに付着する。
［００７９］ 工程７３０及び図８Ｃでは、コア構造４０２は、ここでその反対側で絶縁膜６１６ａ及び６１６ｂに付着し、単一の積層プロセスに曝される。単一積層プロセスの間、コア構造４０２は、上昇した温度に曝され、両方の絶縁膜６１６ａ、６１６ｂのエポキシ樹脂層６１８ａ及び６１８ｂを軟化させ、絶縁膜６１６ａと６１６ｂとの間のコアビア４０３によって形成される開放されたボイド又は空間に流入させる。したがって、コアビア４０３は、エポキシ樹脂層６１８ａ及び６１８ｂの絶縁材料で充填されるようになる。
［００８０］ 図５及び図６Ａ－６Ｉを参照して記載された積層プロセスと同様に、工程７３０における積層プロセスは、オートクレーブ又は他の適切なデバイスにおいて実行されうる真空積層プロセスでありうる。別の実施形態では、積層プロセスは、ホットプレスプロセスを使用して実行される。１つの実施形態では、積層プロセスは、約８０℃と約１４０℃との間の温度で、約１分と約３０分との間の期間に実行される。いくつかの実施形態では、積層プロセスは、約１ｐｓｉｇと約１５０ｐｓｉｇとの間の圧力を加えることを含み、一方、約８０℃と約１４０℃との間の温度が、約１分と約３０分との間の期間に、コア構造４０２及び絶縁膜６１６ａ、６１６ｂに加えられる。例えば、積層プロセスは、約１０ｐｓｉｇと約１００ｐｓｉｇとの間の圧力、約１００℃と約１２０℃との間の温度で、及び約２分と１０分との間の期間、行われる。例えば、工程７３０の積層プロセスは、約１１０℃で約５分間行われる。
［００８１］ 工程７４０において、絶縁膜６１６ａ、６１６ｂの１つ又は複数の保護層が、コア構造４０２から除去され、その結果、積層中間コアアセンブリ６０２が生じる。１つの例では、保護層６２２ａ、６２２ｂはコア構造４０２から除去され、したがって、中間コアアセンブリ６０２も第１及び第２のキャリア６２４、６２５から係合解除される。概して、保護層６２２ａ、６２２ｂ及びキャリア６２４、６２５は、剥離などの任意の適切な機械的プロセスによって除去される。図８Ｄに描かれるように、中間コアアセンブリ６０２は、その中に形成され、エポキシ樹脂層６１８ａ、６１８ｂの絶縁誘電体材料で充填された１つ又は複数のコアビア４０３を有するコア構造４０２を含む。絶縁材料は、絶縁材料がコア構造４０２の少なくとも２つの表面又は側面、例えば、表面４０６、４０８を覆うように、コア構造４０２を更に収容する。
［００８２］ 保護層６２２ａ、６２２ｂを除去すると、中間コアアセンブリ６０２は、エポキシ樹脂層６１８ａ、６１８ｂの絶縁誘電体材料を完全に硬化させる硬化プロセスに曝される。絶縁材料の硬化は、絶縁層６１８の形成をもたらす。図８Ｄに描かれ、図６Ｈに対応する工程５１６と同様に、絶縁層６１８は、コア構造４０２を実質的に囲み、コアビア４０３を充填する。
［００８３］ １つの実施形態では、硬化プロセスは、中間コアアセンブリ６０２を完全に硬化させるために高温で行われる。例えば、硬化プロセスは、約１４０℃と約２２０℃との間の温度で、約１５分と約４５分との間の期間に（例えば、約１６０℃と約２００℃との間の温度で、約２５分と約３５分との間の期間に）
行われる。例えば、硬化プロセスは、約１８０℃の温度で約３０分間行われる。更なる実施形態では、工程７４０における硬化プロセスは、周囲（例えば、大気）圧力条件又はその付近で行われる。
［００８４］ 工程７４０での硬化後に、方法７００は、方法５００の工程５２０と実質的に類似する。したがって、１つ又は複数のアセンブリ貫通ビア６１３が、中間コアアセンブリ６０２を通して穿孔され、続いて、中間コアアセンブリ６０２をデスミアプロセスに曝す。デスミアプロセスが完了すると、中間コアアセンブリ６０２は、以下に説明するように、その中に相互接続経路を形成する準備が整う。
［００８５］ 図９は、中間コアアセンブリ６０２を通して電気相互接続を形成するための代表的な方法９００のフロー図を示す。図１０Ａ－１０Ｈは、図９に示される方法９００のプロセスの異なる段階における中間コアアセンブリ６０２の断面図を概略的に示す。したがって、図９及び図１０Ａ－１０Ｈは、明確にするために本明細書でまとめて説明される。
［００８６］ １つの実施形態では、中間コアアセンブリ６０２を通して形成される電気相互接続は、銅で形成される。したがって、方法９００は、概して、工程９１０及び図１０Ａで始まり、そこで、アセンブリ貫通ビア６１３が形成された中間コアアセンブリ６０２が、その上に形成されたバリア又は接着層１０４０及び／又はシード層１０４２を有する。中間コアアセンブリ６０２上に形成された接着層１０４０及びシード層１０４２の拡大部分図が、参考のために図１０Ｈに示されている。接着層１０４０は、中間コアアセンブリ６０２の主要面１００５、１００７、並びにアセンブリ貫通ビア６１３の側壁に対応する表面などの、絶縁層６１８の所望の表面上に形成され、続いて形成されるシード層１０４２及び電気相互接続１０４４の接着を促進し、拡散を阻止するのを助けることができる。したがって、１つの実施形態では、接着層１０４０は接着層として作用し、別の実施形態では、接着層１０４０はバリア層として作用する。しかしながら、両方の実施形態において、接着層１０４０は、以下では「接着層」として記載されることになる。
［００８７］ １つの実施形態では、接着層１０４０は、チタン、窒化チタン、タンタル、窒化タンタル、マンガン、酸化マンガン、モリブデン、酸化コバルト、窒化コバルト、又は任意の他の適切な材料又はこれらの組み合わせから形成される。１つの実施形態では、接着層１０４０は、約１０ｎｍと約３００ｎｍとの間（約５０ｎｍと約１５０ｎｍとの間など）の厚さを有する。例えば、接着層１０４０は、約７５ｎｍと約１２５ｎｍとの間（約１００ｎｍなど）の厚さを有する。接着層１０４０は、化学気相堆積（ＣＶＤ）、物理的気相堆積（ＰＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）などを含むがこれらに限定されない、任意の適切な堆積プロセスによって形成される。
［００８８］ シード層１０４２は、接着層１０４０上に形成されても、絶縁層６１８上に直接形成されてもよい（例えば、接着層１０４０を形成せずに）。いくつかの実施形態では、シード層１０４２は、絶縁層６１８のすべての表面上に形成され、接着層１０４０は、絶縁層６１８の表面の所望の表面又は所望の部分の上にのみ形成される。例えば、接着層１０４０が、アセンブリ貫通ビア６１３の側壁ではなく、主要面１００５、１００７上に形成される一方で、シード層１０４２は、アセンブリ貫通ビア６１３の側壁だけではなく、主要面１００５、１００７の上にも形成されうる。シード層１０４２は、銅、タングステン、アルミニウム、銀、金、又は任意の他の適切な材料又はこれらの組み合わせなどの導電性材料から形成される。１つの実施形態では、シード層１０４２は、約０．０５μｍと約０．５μｍとの間の厚さ（約０．１μｍと約０．３μｍとの間の厚さ）を有する。例えば、シード層１０４２は、約０．１５μｍと約０．２５μｍとの間（約０．２μｍなど）の厚さを有する。１つの実施形態では、シード層１０４２は、約０．１μｍと約１．５μｍとの間の厚さを有する。接着層１０４０と同様に、シード層１０４２は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤドライプロセス、湿式無電解メッキプロセスなどの任意の適切な堆積プロセスによって形成される。１つの実施形態では、中間コアアセンブリ６０２上のモリブデン接着層１０４０上に銅シード層１０４２が形成されうる。モリブデン接着及び銅シード層の組合せは、絶縁層６１８の表面との接着の向上を可能にし、工程９７０における後続のシード層エッチングプロセス中の導電性相互接続線のアンダーカットを低減する。
［００８９］ 工程９２０及び９３０において、図１０Ｂ及び図１０Ｃにそれぞれ対応して、フォトレジストなどのスピンオン／スプレーオン又はドライレジスト膜１０５０が、中間コアアセンブリ６０２の両主要面１００５、１００７に適用され、その後、パターニングされる。１つの実施形態では、レジスト膜１０５０は、ＵＶ放射への選択的露光を介してパターニングされる。１つの実施形態では、接着促進剤（図示せず）が、レジスト膜１０５０の形成前に、中間コアアセンブリ６０２に塗布される。接着促進剤は、レジスト膜１０５０のための界面結合層を生成することによって、かつ中間コアアセンブリ６０２の表面から水分を除去することによって、中間コアアセンブリ６０２へのレジスト膜１０５０の接着を改善する。いくつかの実施形態では、接着促進剤は、ビス（トリメチルシリル）アミン又はヘキサメチルジシライザン（ＨＭＤＳ）及びプロピレングリコールモノメチルエーテルアセテート（ＰＧＭＥＡ）から形成される。
［００９０］ 工程９４０において、中間コアアセンブリ６０２は、レジスト膜現像プロセスに露光される。図１０Ｄに示されるように、レジスト膜１０５０の現像は、アセンブリ貫通ビア６１３の露光をもたらし、ここで、接着層１０４０及び／又はシード層１０４２が上に形成されてもよい。１つの実施形態では、膜現像プロセスは、レジスト膜１０５０を溶媒に曝露することを含む湿式プロセスといった、湿式プロセスである。１つの実施形態では、膜現像プロセスは、水性エッチングプロセスを利用する湿式エッチングプロセスである。例えば、膜現像プロセスは、所望の材料に対して選択的な緩衝エッチングプロセスを利用する湿式エッチングプロセスである。任意の適切な湿式溶剤又は湿式エッチャントの組み合わせが、レジスト膜現像プロセスに使用されうる。
［００９１］ 工程９５０及び９６０において、図１０Ｅ及び図１０Ｆにそれぞれ対応して、電気相互接続１０４４が、露出したアセンブリ貫通ビア６１３を通して形成され、その後、レジスト膜１０５０が除去される。相互接続１０４４は、電気メッキ及び無電解メッキを含む任意の適切な方法によって形成される。１つの実施形態では、レジスト膜１０５０は、湿式プロセスを介して除去される。図１０Ｅ及び図１０Ｆに描かれているように、電気相互接続１０４４は、アセンブリ貫通ビア６１３を完全に充填し、レジスト膜１０５０を除去すると、中間コアアセンブリ６０２の表面１００５、１００７から突出しうる。いくつかの実施態様において、電気相互接続１０４４は、アセンブリ貫通ビア６１３を完全に充填せずに、アセンブリ貫通ビア６１３の側壁をライニングのみであってもよい。１つの実施形態では、電気相互接続１０４４は銅で形成される。他の実施形態では、電気相互接続１０４４は、アルミニウム、金、ニッケル、銀、パラジウム、スズなどを含むがこれらに限定されない任意の適切な導電性材料で形成されうる。
［００９２］ 工程９７０及び図１０Ｇにおいて、内部に電気相互接続１０４４が形成された中間コアアセンブリ６０２は、シード層エッチングプロセスに曝されて、その外面（例えば、表面１００５、１００７）上の露出した接着層１０４０及びシード層１０４２を除去する。いくつかの実施形態では、電気相互接続１０４４とアセンブリ貫通ビア６１３の側壁との間に形成された接着層１０４０及び／又はシード層１０４２は、シード層エッチングプロセスの後に残ることがある。１つの実施形態では、シード層エッチングは、中間コアアセンブリ６０２のリンス及び乾燥を含む湿式エッチングプロセスである。１つの実施形態では、シード層エッチングプロセスは、銅、タングステン、アルミニウム、銀、又は金などの所望の材料に対して選択的な緩衝エッチングプロセスである。他の実施形態では、エッチングプロセスは、水性エッチングプロセスである。シード層エッチングプロセスには、任意の適切な湿式エッチャント又は湿式エッチャントの組み合わせが使用されうる。
［００９３］ 工程９７０におけるシード層エッチングプロセスに続いて、１つ又は複数の半導体コアアセンブリは、中間コアアセンブリ６０２から個片化され、完全に機能する電子実装又はパッケージ構造として利用されうる。例えば、１つ又は複数の半導体コアアセンブリは、個片化され、回路ボード構造、チップキャリア構造、集積回路パッケージなどとして利用されうる。代替的には、中間コアアセンブリ６０２は、電気相互接続１０４４の外部接点を最終的な半導体コアアセンブリの表面上の所望の位置にルート変更するために、その上に形成された１つ又は複数の再分配層１２６０（図１２Ｊ及び１２Ｋに示される）を有しうる。
［００９４］ 図１１は、中間コアアセンブリ６０２上に再分配層１２６０を形成する代表的な方法１１００のフロー図を示す。図１２Ａ－１２Ｋは、図１１に示される方法１１００の異なる段階における中間コアアセンブリ６０２の断面図を概略的に示す。したがって、図１１及び図１２Ａ－１２Ｋは、明確にするために本明細書でまとめて説明される。
［００９５］ 方法１１００は、上述の方法５００、７００、及び９００と実質的に類似する。概して、方法１１００は、工程１１０２及び図１２Ａで始まり、絶縁膜１２１６が中間コアアセンブリ６０２に付着し、その後、積層される。絶縁膜１２１６は、絶縁膜６１６ａ、６１６ｂと実質的に類似している。１つの実施形態では、図１２Ａに示すように、絶縁膜１２１６は、エポキシ樹脂層１２１８及び１つ又は複数の保護層を含む。例えば、絶縁膜１２１６は、保護層１２２２を含みうる。絶縁膜１２１６には、層及び絶縁材料の任意の適切な組み合わせが考えられる。いくつかの実施形態では、オプションのキャリア１２２４が、追加の支持のために絶縁膜１２１６に結合される。いくつかの実施形態では、保護膜（図示せず）が、絶縁膜１２１６に結合されうる。
［００９６］ 概して、エポキシ樹脂層１２１８は、約６０μｍ未満（約５μｍと約５０μｍとの間など）の厚さを有する。例えば、エポキシ樹脂層１２１８は、約１０μｍと約２５μｍとの厚さを有する。１つの実施形態では、エポキシ樹脂層１２１８及びＰＥＴ保護層１２２２は、約１２０μｍ未満の合計の厚さ（約９０μｍ未満の厚さなど）を有する。絶縁膜１２１６、具体的にはエポキシ樹脂層１２１８は、主要面１００５などの露出した電気相互接続１０４４を有する中間コアアセンブリ６０２の表面に付着する。
［００９７］ 絶縁膜１２１６を載置した後に、中間コアアセンブリ６０２は、工程５０６、５１４、及び７３０に関して記載された積層プロセスと実質的に類似する積層プロセスに曝される。中間コアアセンブリ６０２は、絶縁膜１２１６のエポキシ樹脂層１２１８を軟化させるために高温に曝され、その後、絶縁層６１８に結合する。したがって、エポキシ樹脂層１２１８は、絶縁層６１８と一体化され、その延長部を形成し、したがって、以下では、単一の絶縁層６１８として説明することになる。エポキシ樹脂層１２１８と絶縁層６１８との一体化は、以前に露出した電気相互接続１０４４を包み込む拡大絶縁層６１８を更にもたらす。
［００９８］ 工程１１０４及び図１２Ｂでは、保護層１２２２及びキャリア１２２４は、機械的手段によって中間コアアセンブリ６０２から除去され、中間コアアセンブリ６０２は、硬化プロセスに曝されて、新たに拡張した絶縁層６１８を完全に硬化させる。１つの実施形態では、硬化プロセスは、工程５１６及び７４０を参照して説明した硬化プロセスと実質的に類似する。例えば、硬化プロセスは、約１４０℃と約２２０℃との間の温度で、約１５分と約４５分との間の期間に行われる。
［００９９］ 次いで、中間コアアセンブリ６０２は、工程１１０６及び図１２Ｃにおけるレーザアブレーションによって選択的にパターニングされる。工程１１０６におけるレーザアブレーションプロセスは、新たに拡張された絶縁層６１８内に１つ又は複数の再分配ビア１２５３を形成し、その接点の再分配のために所望の電気相互接続１０４４を露出する。１つの実施形態では、再分配ビア１２５３は、アセンブリ貫通ビア６１３の直径と実質的に同じか又はそれより小さい直径を有する。例えば、再配分ビア１２５３は、再配分ビア１２５３は、約５μｍと約６００μｍとの間の直径（約１０μｍと約５０μｍとの間（例えば、約２０μｍと約３０μｍとの間）の直径など）を有する。１つの実施形態では、工程１１０６におけるレーザアブレーションプロセスは、ＣＯ２レーザを利用して行われる。１つの実施形態では、工程１１０６におけるレーザアブレーションプロセスは、ＵＶレーザを利用して行われる。別の実施形態では、工程１１０６におけるレーザアブレーションプロセスは、グリーンレーザを利用して行われる。１つの例において、レーザ源は、約１００ｋＨｚと約１０００ｋＨｚとの間の周波数を有するパルスレーザビームを生成しうる。１つの例において、レーザ源は、約１００ｎｍと約２０００ｎｍとの間の波長、かつ約１０Ｅ－４ｎｓと約１０Ｅ－２ｎｓとの間のパルス持続時間で、約１０μＪと約３００μＪとの間のパルスエネルギーにより、パルスレーザビームを送るように構成される。
［０１００］ 工程１１０８及び図１２Ｄでは、接着層１２４０及び／又はシード層１２４２が、オプションで、絶縁層６１８の１つ又は複数の表面上に形成される。１つの実施形態では、接着層１２４０及びシード層１２４２は、それぞれ接着層１０４０及びシード層１０４２と実質的に類似する。例えば、接着層１２４０は、チタン、窒化チタン、タンタル、窒化タンタル、マンガン、酸化マンガン、モリブデン、酸化コバルト、窒化コバルト、又は任意の他の適切な材料又はこれらの組み合わせから形成される。１つの実施形態では、接着層１２４０は、約１０ｎｍと約３００ｎｍとの間の厚さ（約５０ｎｍと約１５０ｎｍとの間の厚さなど）を有する。例えば、接着層１２４０は、約７５ｎｍと約１２５ｎｍとの間（約１００ｎｍなど）の厚さを有する。接着層１２４０は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤなどを含むがこれらに限定されない、任意の適切な堆積プロセスによって形成されうる。
［０１０１］ シード層１２４２は、銅、タングステン、アルミニウム、銀、金、又は任意の他の適切な材料又はこれらの組み合わせなどの導電性材料から形成される。１つの実施形態では、シード層１２４２は、約０．０５μｍと約０．５μｍとの間（約０．１μｍと約０．３μｍとの間など）の厚さを有する。例えば、シード層１２４２は、約０．１５μｍと約０．２５μｍとの間（約０．２μｍなど）の厚さを有する。接着層１２４０と同様に、シード層１２４２は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤドライプロセス、湿式無電解メッキプロセスなどの任意の適切な堆積プロセスによって形成されうる。１つの実施形態では、モリブデン接着層１２４０及び銅シード層１２４２は、中間コアアセンブリ６０２上に形成され、工程１１２２における後続のシード層エッチングプロセス中のアンダーカットの形成を低減する。
［０１０２］ 図１２Ｅ、１２Ｆ、及び１２Ｇにそれぞれ対応する工程１１１０、１１１２、及び１１１４では、フォトレジストなどのスピンオン／スプレーオン又はドライレジスト膜１２５０が、中間コアアセンブリ６０２のシードされた表面上に適用され、その後、パターニングされ、現像される。１つの実施形態では、接着促進剤（図示せず）が、レジスト膜１２５０を載置する前に、中間コアアセンブリ６０２に塗布される。レジスト膜１２５０の露光及び現像により、再分配ビア１２５３が開放される。したがって、レジスト膜１２５０のパターニングは、レジスト膜１２５０の一部をＵＶ放射に選択的に露光し、その後、湿式エッチングプロセスなどの湿式プロセスによってレジスト膜１２５０を現像することによって、実行されうる。１つの実施形態では、レジスト膜現像プロセスは、所望の材料に対して選択的な緩衝エッチングプロセスを利用する湿式エッチングプロセスである。他の実施形態では、レジスト膜現像プロセスは、水性エッチングプロセスを利用する湿式エッチングプロセスである。レジスト膜現像プロセスには、任意の適切な湿式エッチャント又は湿式エッチャントの組合せが使用されうる。
［０１０３］ 図１２Ｈ及び図１２Ｉにそれぞれ対応する工程１１１６及び１１１８では、露出した再分配ビア１２５３を介して、再分配接続１２４４が形成され、その後、レジスト膜１２５０が除去される。１つの実施形態では、レジスト膜１２５０は、湿式プロセスを介して除去される。図１２Ｈ及び図１２Ｉに示されるように、再分配接続１２４４は、再分配ビア１２５３を充填し、レジスト膜１２５０を除去すると、中間コアアセンブリ６０２の表面から突出する。１つの実施形態では、再分配接続１２４４は銅で形成される。他の実施形態では、再分配接続１２４４は、アルミニウム、金、ニッケル、銀、パラジウム、スズなどを含むがこれらに限定されない任意の適切な導電性材料で形成される。電気メッキ及び無電解堆積を含む再分配接続１２４４を形成するために、任意の適切な方法が利用されうる。
［０１０４］ 工程１１２０及び図１２Ｊにおいて、再分配接続１２４４がその上に形成された中間コアアセンブリ６０２は、工程９７０のものと実質的に類似するシード層エッチングプロセスに曝される。１つの実施形態では、シード層エッチングは、中間コアアセンブリ６０２のリンス及び乾燥を含む湿式エッチングプロセスである。１つの実施形態では、シード層エッチングプロセスは、シード層１２４２の所望の材料に対して選択的な緩衝エッチングプロセスを利用する湿式エッチングプロセスである。他の実施形態では、エッチングプロセスは、水性エッチングプロセスを利用する湿式エッチングプロセスである。シード層エッチングプロセスには、任意の適切な湿式エッチャント又は湿式エッチャントの組み合わせが使用されうる。
［０１０５］ 工程１１２０におけるシード層エッチングプロセスが完了すると、１つ又は複数の追加の再分配層１２６０が、上述のシーケンスを利用して、中間コアアセンブリ６０２上に形成され、上記のように処理されうる。例えば、１つ又は複数の追加の再分配層１２６０は、第１の再分配層１２６０及び／又は主要面１００７などの中間コアアセンブリ６０２の反対側の表面の上に形成されうる。１つの実施形態では、１つ又は複数の追加の再分配層１２６０は、第１の再分配層１２６０及び／又は絶縁層６１８の材料とは異なる、流動性ビルドアップ材料などのポリマーベースの誘電体材料から形成されうる。例えば、いくつかの実施形態では、絶縁層６１８が、セラミック繊維で充填されたエポキシで形成される一方で、第１及び／又は任意の追加の再分配層１２６０は、ポリイミド、ＢＣＢ、及び／又はＰＢＯで形成される。代替的には、工程１１２２及び図１２Ｋにおいて、所望の数の再分配層１２６０が形成された後に、１つ又は複数の完成した半導体コアアセンブリ１２７０が、中間コアアセンブリ６０２から個片化されうる。
［０１０６］ 工程１１２０で形成される完成した半導体コアアセンブリ１２７０は、任意の適切なパッケージアセンブリ、ＰＣＢアセンブリ、ＰＣＢスペーサアセンブリ、チップキャリアアセンブリ、中間キャリアアセンブリなどで利用されうる。図１３Ａに示される１つの例示的な実施形態では、単一の半導体コアアセンブリ１２７０は、チップキャリアアセンブリ１３００内のチップ１３６０のキャリアとして利用される。チップ１３６０は、メモリチップ、マイクロプロセッサ、複雑なシステムオンチップ（ＳｏＣ）、又は標準チップを含む、任意の適切なタイプのチップでありうる。適切なタイプのメモリチップは、ＤＲＡＭチップ又はＮＡＮＤフラッシュチップを含む。いくつかの更なる例では、チップ１３６０は、デジタルチップ、アナログチップ、又は混合チップである。チップ１３６０は、半導体コアアセンブリ１２７０の主要面１００５、１００７のうちの１つに隣接して配置される。いくつかの実施形態では、２つ以上のチップ１３６０が、単一の主要面１００５、１００７に隣接して配置されうる。別の実施形態では、ＰＣＢ又はパッケージ基板の１つ又は複数の構成要素など、１つ又は追加のデバイス及び／又は構造をチップ１３６０に隣接して配置してもよい。例えば、コンデンサ、抵抗器、インダクタなどのような、１つ又は複数の受動器（ｐａｓｓｉｖｅ）をチップ１３６０に隣接して配置してもよい。別の例では、１つ又は複数のコネクタをチップ１３６０に隣接して配置してもよい。
［０１０７］ チップ１３６０は、その活性面１３５２上に形成された１つ又は複数の接点１３４８を含む。図示されるように、接点１３４８は、活性面１３５２と主要面１００５との間に配置された１つ又は複数のはんだバンプ１３４６によって、半導体コアアセンブリ１２７０の１つ又は複数の再分配接続１２４４に導電的に結合される。いくつかの実施態様において、接点１３４８は、１つ又は複数のはんだバンプ１３４６によって、１つ又は複数の相互接続１０４４に導電的に結合されうる。１つの実施形態では、接点１３４８及び／又ははんだバンプ１３４６は、相互接続１０４４及び再分配接続１２４４の材料と実質的に類似する材料で形成される。例えば、接点１３４８及びはんだバンプ１３４６は、銅、タングステン、アルミニウム、銀、金、又は任意の他の適切な材料又はこれらの組合せなどの導電性材料から形成されうる。
［０１０８］ １つの実施形態では、はんだバンプ１３４６は、Ｃ４はんだバンプを含む。１つの実施形態では、はんだバンプ１３４６は、Ｃ２（はんだキャップを有するＣｕピラー）はんだバンプを含む。Ｃ２はんだバンプを利用することにより、より小さなピッチ長さ、及びチップキャリアアセンブリ１３００のための改良された熱的及び／又は電気的特性が可能になりうる。はんだバンプ１３４６は、電気化学的堆積（ＥＣＤ）及び電気メッキを含むがこれに限定されない任意の適切なウエハバンピングプロセスによって形成されうる。
［０１０９］ 図１３Ｂに示される別の例示的な実施形態では、半導体コアアセンブリ１２７０は、ＰＣＢアセンブリ１３０２内で利用される。従って、半導体コアアセンブリ１２７０は、パッケージアセンブリ１３１０を支持する（例えば、運ぶ）ためのＰＣＢ構造として機能するように構成される。パッケージアセンブリ１３１０は、構造及び材料において、半導体コアアセンブリ１２７０と実質的に類似しうるが、絶縁層６１８によって実質的に取り囲まれるコア構造４０２内に形成される空洞１３２０内に配置された埋め込みダイ１３２６を含む。埋め込みダイ１３２６は、その上に形成され、パッケージアセンブリ１３１０の相互接続１３４２及び／又は再分配接続１３４４と結合された１つ又は複数の接点１３３０を有する活性面１３２８を更に含みうる。図１３Ａのチップキャリアアセンブリ１３００と同様に、パッケージアセンブリ１３１０の接点１３３０及び／又は相互接続１３４２及び／又は再分配接続１３４４は、活性面１３２８と主要面１００５との間に配置された１つ又は複数のはんだバンプ１３４６によって、半導体コアアセンブリ１２７０の１つ又は複数の再分配接続１２４４に導電的に結合される。いくつかの実施態様において、接点１３３０は、１つ又は複数のはんだバンプ１３４６によって、１つ又は複数の相互接続１０４４に導電的に結合されうる。
［０１１０］ 図１３Ｃは、ＰＣＢアセンブリ１３０４内のＰＣＢスペーサ構造として半導体コアアセンブリ１２７０を利用する、更に別の例示的な実施形態を示す。図示されたように、半導体コアアセンブリ１２７０は、２つのＰＣＢ１３６２ａ、１３６２ｂの間に配置され、導電的に結合さている間は、第１のＰＣＢ１３６２ａと第２のＰＣＢ１３６２ｂとの間に物理的な空間が残るように、第２のＰＣＢ１３６２ａに対して第１のＰＣＢ１３６２ａを位置付けるように構成されている。したがって、ＰＣＢ１３６２ａ、１３６２ｂは、それぞれ、主要面１３６４ａ、１３６４ｂ上に形成される１つ又は複数の導電性パッド１３６８を含む。１つ又は複数の導電パッド１３６８は、１つ又は複数のはんだバンプ１３４６を介して半導体コアアセンブリ１２７０の再分配接続１２４４及び／又は相互接続１０４４に導電的に結合される。接点１３３０、１３４８と同様に、導電性パッド１３６８は、はんだバンプ１３４６、相互接続１０４４、及び再分配接続１２４４の材料と実質的に類似の材料で作られ、導電性を可能にする。
例えば、導電性パッド１３６８は、銅、タングステン、アルミニウム、銀、金、又は任意の他の適切な材料若しくはこれらの組み合わせなどの導電性材料から形成されうる。
［０１１１］ 上に示された実施形態における半導体コアアセンブリ１２７０の利用は、従来のパッケージ、ＰＣＢ、ＰＣＢスペーサ、及びチップキャリア構造に対する複数の利点を提供する。そのような利益は、薄型フォームファクタと高いチップ又はダイ対パッケージの体積比を含み、これにより、より大きなＩ／Ｏスケーリングが、人工知能（ＡＩ）と高性能コンピューティング（ＨＰＣ）の増え続ける帯域幅と電力効率の要求を満たすことができるようにする。構造化シリコンフレームの利用は、３次元集積回路（３Ｄ ＩＣ）アーキテクチャの改善された電気性能、熱管理、及び信頼性のために最適な材料剛性及び熱伝導率を提供する。更に、本明細書に記載されるアセンブリ貫通ビア及びビア－イン－ビア構造（ｖｉａ－ｉｎ－ｖｉａ ｓｔｒｕｃｔｕｒｅ）のための製造方法は、従来のＴＳＶ技術と比較して、比較的低い製造コストで３Ｄ統合のための高い性能及び柔軟性を提供する。
［０１１２］ 上述の方法を利用することによって、ガラス及び／又はシリコンコア構造上に高アスペクト比のフィーチャが形成され、したがって、より薄くより狭い回路ボード、チップキャリア、集積回路パッケージなどの経済的な形成が可能になる。上述の方法を利用して製造された半導体コアアセンブリは、高いＩ／Ｏ密度及び改善された帯域幅及び電力の利点だけでなく、軽量／慣性の減少に起因する低い応力でのより大きな信頼性及び柔軟なはんだボールの分配を可能にするアセンブリアーキテクチャの利点も提供する。上述の方法の更なる利点は、両面メタライゼーション能力を有する経済的な製造及び高い生産歩留まりを含む。加えて、シリコンコアの利用により、コアアセンブリと接続された任意のチップとの間の熱膨張係数（ＣＴＥ）の不整合を低減又は排除し、はんだ付けピッチをより小さくし、デバイス密度を増加させることができるようになる。
［０１１３］ 上記は本開示の実施形態を対象としているが、本開示の他の実施形態及び更なる実施形態が、その基本的な範囲から逸脱することなく考案されてもよく、その範囲は以下の特許請求の範囲によって決定される。

Claims (20)

  1. 第２の側の反対側にある第１の側を有するシリコンコア構造であって、前記シリコンコア層が１０００μｍ未満の厚さを有し、前記シリコンコア構造が、貫通するように形成されかつ第１の表面及び第２の表面から突出する１つ又は複数の導電性相互接続を更に含む、シリコンコア構造と、
    前記第１の側に形成された第１の再分配層と、
    前記第２の側に形成された第２の再分配層であって、前記第１の再分配層及び前記第２の再分配層が各々、その上に形成された１つ又は複数の導電性接点を有する、第２の再分配層と
    を含む、半導体デバイスアセンブリ。
  2. 前記第１の側及び前記第２の側に形成された酸化物層
    を更に含む、請求項１に記載の半導体デバイスアセンブリ。
  3. 前記酸化物層が熱酸化物を含む、請求項２に記載の半導体デバイスアセンブリ。
  4. 前記酸化物層の上に形成された誘電体層であって、エポキシ樹脂を含む誘電体層
    を更に含む、請求項２に記載の半導体デバイスアセンブリ。
  5. 前記エポキシ樹脂がシリカ粒子を含む、請求項４に記載の半導体デバイスアセンブリ。
  6. 前記誘電体層が、約５μｍと約５０μｍとの間の厚さを有する、請求項４に記載の半導体デバイスアセンブリ。
  7. 前記第１の再分配層及び前記第２の再分配の各々が、
    前記誘電体層の上に形成された接着層であって、モリブデンを含む接着層と、
    前記接着層の上に形成されたシード層と、
    前記シード層の上に形成されたに銅層と
    を更に含む、請求項４に記載の半導体デバイスアセンブリ。
  8. 前記接着層が、約１０ｎｍと約５００ｎｍとの間の厚さを有する、請求項７に記載の半導体デバイスアセンブリ。
  9. 貫通するように配置された１つ又は複数のビアであって、各々がその中に形成された銅相互接続を有する、１つ又は複数のビア
    を更に含む、請求項４に記載の半導体デバイスアセンブリ。
  10. 前記１つ又は複数のビアの各々が、前記誘電体層によって周方向に画定される、請求項９に記載の半導体デバイスアセンブリ。
  11. 前記誘電体層が、前記シリコンコア構造の前記第１の側及び前記第２の側の上に配置され、前記誘電体層が、前記シリコンコア構造を通って前記第１の側から前記第２の側まで前記１つ又は複数のビアを通って延びる、請求項９に記載の半導体デバイスアセンブリ。
  12. シリコンコア構造であって、１０００μｍ未満の厚さを有するシリコンコア構造と、
    前記シリコンコア構造を囲むパッシベーティング層であって、熱酸化物を含む、パッシベーティング層と、
    前記パッシベーティング層の上に形成された誘電体層であって、シリカ粒子がその中に配置されたエポキシ樹脂を含む、誘電体層と
    を含む、半導体デバイスアセンブリ。
  13. 前記シリコンコア構造が、結晶シリコン基板を含む、請求項１２に記載の半導体デバイスアセンブリ。
  14. 貫通するように配置されたビアの１つ又は複数のアレイであって、前記１つ又は複数のアレイの前記ビアの各々が、約５００μｍ未満の直径を有する、ビアの１つ又は複数のアレイ
    を更に含む、請求項１２に記載の半導体デバイスアセンブリ。
  15. 前記１つ又は複数のアレイの各々における前記ビア間のピッチが、約４０μｍと１０００μｍとの間の距離を有する、請求項１４に記載の半導体デバイスアセンブリ。
  16. 前記シリコンコア構造が第２の側の反対側にある第１の側を有し、前記誘電体層が、前記第１の側及び前記第２の側の上に配置され、前記誘電体層が、前記第１の側から前記第２の側まで更に延びて、前記１つ又は複数のアレイの前記ビアの各々を周方向に画定する、請求項１４に記載の半導体デバイスアセンブリ。
  17. 前記誘電体層の上に形成された第１の再分配層を更に含む、請求項１２に記載の半導体デバイスアセンブリ。
  18. 前記第１の再分配層が、
    前記誘電体層の上に形成された接着層であって、モリブデンを含む接着層と、
    前記接着層の上に形成されたシード層と、
    前記シード層の上に形成された銅層と
    を更に含む、請求項１７に記載の半導体デバイスアセンブリ。
  19. 第２の側の反対側にある第１の側と、前記第１の側から反対側にある前記第２の側まで延びる複数のビアと、を有するシリコンコア構造と、
    前記第１の側、前記第２の側、及び前記シリコンコア構造の前記複数のビアの各々の表面の上に配置されたパッシベーティング層であって、熱酸化物を含む、パッシベーティング層と、
    前記第１の側及び前記第２の側、並びに前記複数のビアの各々の前記表面の上に配置された前記パッシベーティング層の上に配置された誘電体層であって、エポキシ樹脂を含む、誘電体層と、
    前記誘電体層の上に形成された再分配層と
    を含み、前記再分配層が、
    前記誘電体層の上に形成された接着層であって、モリブデンを含む接着層と、
    前記接着層の上に形成された銅シード層と、
    前記銅シード層の上に形成された銅層と
    を含む、半導体デバイスアセンブリ。
  20. 前記誘電体層が、前記複数のビアの各々の内部に配置された前記誘電体層を通って延びるアセンブリ貫通ビアを更に備え、
    前記アセンブリ貫通ビアの各々が、前記シリコンコア構造の前記第１の側から前記第２の側まで、前記誘電体層を通って延び、
    前記アセンブリ貫通ビアの各々が、その中に形成された導電性相互接続を有する、請求項１９に記載の半導体デバイスアセンブリ。
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