TW202318516A - 半導體元件封裝方法 - Google Patents

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穆赫勒斯 索旺
沙莫 巴那
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Abstract

本揭示案係關於用於形成薄外形尺寸的半導體元件封裝之方法及裝置。在某些實施例中，藉由雷射燒蝕圖案化玻璃或矽基板以形成用於隨後形成貫穿其中之互連件的結構。其後，將基板用作框架以用於形成半導體元件封裝，該半導體元件封裝可在其中具有一或更多個內嵌式晶粒。在某些實施例中，藉由在基板上層壓預先構造之絕緣膜而在基板之上形成絕緣層。可藉由雷射燒蝕來預先構造絕緣膜以在其中形成結構，其後選擇性地固化已形成結構之側壁。

Description

半導體元件封裝方法
本揭示案之實施例大體係關於半導體元件封裝及其形成方法。更具體而言，本文所述實施例係關於薄外形尺寸的半導體元件封裝之結構及其形成方法。
半導體元件技術發展之持續趨勢已導致半導體部件具有減小的大小及增大的電路密度。根據對於在提高效能能力的同時不斷縮放半導體元件之需求，將此些部件及電路整合至複雜的3D半導體元件封裝中，其會促成元件佔地面積之顯著減小並實現部件之間更短且更快的連接。此些封裝可整合（例如）半導體晶片及複數個其他電子部件，用於安裝至電子元件之電路板上。
習知地，由於易於在有機封裝基板中形成特徵及連接以及與有機複合物相關聯之相對低的封裝製造成本，已將半導體元件封裝製造在有機封裝基板上。然而，隨著電路密度增大且半導體元件進一步小型化，由於材料結構解析度受限制無法維持元件縮放及相關聯效能的要求，因此利用有機封裝基板變得不切實際。
最近，已利用被動矽中介層作為再分配層來製造2.5D及/或3D封裝，以補償與有機封裝基板相關聯之限制中的一些。矽中介層的利用係受高頻寬密度、低功率晶片對晶片通訊及進階封裝應用中之異質整合要求所驅動的。但，在矽中介層中形成特徵（諸如，貫通矽介層窗(through-silicon via; TSV)）仍較困難成本高。特定而言，高成本係由高深寬比之矽介層窗蝕刻、化學機械平坦及半導體後段製程(semiconductor back end of line; BEOL)互連所強加的。
因此，此項技術中需要用於進階封裝應用之改良的半導體元件封裝結構，及其形成方法。
本揭示案之實施例係關於薄外形尺寸的半導體元件封裝之結構及其形成方法。
在某些實施例中，提供一種形成半導體元件封裝之方法。該方法包括將一或更多個特徵圖案化至矽基板中，該一或更多個特徵包括第一介層窗；將預先構造之絕緣膜放置在基板之上，該預先構造之絕緣膜包括可流動、基於聚合物之介電材料，該預先構造之絕緣膜進一步包括形成於其中之第二介層窗，在放置該預先構造的絕緣膜之後，該第二介層窗與該第一介層窗對準；將該預先構造之絕緣膜層壓至基板上；固化該預先構造之絕緣膜；及形成延伸經過第一介層窗及第二介層窗之導電層。
在某些實施例中，提供一種形成半導體元件封裝之方法。該方法包括將一或更多個特徵圖案化至矽基板中，該一或更多個特徵包括至少第一介層窗；將該基板放置至第一預先構造之絕緣膜上，該第一預先構造之絕緣膜包括第二介層窗，在放置該基板之後，第二介層窗與第一介層窗對準；將第二預先構造之絕緣膜放置在該基板之上，該第二預先構造之絕緣膜包括第三介層窗，在放置該第二預先構造之絕緣膜之後，第三介層窗與第一介層窗對準；將該第一預先構造之絕緣膜及該第二預先構造之絕緣膜層壓至該基板上；使該第一預先構造之絕緣膜及該第二預先構造之絕緣膜固化；及形成延伸經過至少第一介層窗、第二介層窗及第三介層窗之導電層。
在某些實施例中，提供一種形成半導體元件封裝之方法。該方法包括將一或更多個特徵圖案化至矽基板中，該一或更多個特徵包括至少第一介層窗；將該基板放置至第一預先構造之絕緣膜上，該第一預先構造之絕緣膜包括第二介層窗，在放置該基板之後，第二介層窗與第一介層窗對準；將該第一預先構造之絕緣膜及該基板暴露於第一層壓製程中；將第二預先構造之絕緣膜放置在該基板之上，該第二預先構造之絕緣膜包括第三介層窗，在放置該第二預先構造之絕緣膜之後，第三介層窗與第一介層窗對準；將該第一預先構造之絕緣膜、該基板及該第二預先構造之絕緣膜暴露於第二層壓製程中；使該第一預先構造之絕緣膜及該第二預先構造之絕緣膜固化；及形成延伸經過至少第一介層窗、第二介層窗及第三介層窗之導電層。
本揭示案係關於用於形成薄外形尺寸的半導體元件封裝之方法及裝置。在某些實施例中，藉由微噴砂來構造基板或使其成形，以使得能夠形成貫穿基板之互連件。在另一實施例中，藉由直接雷射圖案化來構造基板。其後，將基板用作封裝框架，用於形成在其中安置有晶粒之一或更多個半導體元件封裝。在另外實施例中，將基板用作半導體元件堆疊（諸如，動態隨機存取記憶體(DRAM)堆疊）之框架。
本文所揭示之方法及裝置進一步包括新穎薄外形尺寸的半導體元件封裝，其旨在替換利用填充玻璃纖維之環氧樹脂框架及矽中介層作為再分配層之更為習知的封裝結構。大體上，當前封裝之可縮放性受用以形成各種封裝結構（例如，環氧樹脂成型化合物、具有環氧樹脂黏合劑之FR-4及FR-5級編織纖維玻璃布，及其類似者）之材料的剛度及平坦度限制。此些材料之固有性質導致在其中圖案化精細（例如，小於50 μm）特徵的困難。另外，由於當前封裝材料之熱性質，可能在封裝基板、成型化合物及整合在其中的任何半導體晶粒之間發生熱膨脹係數(CTE)匹配不良，且因此，當前封裝結構需要具有較大間距之較大焊料凸塊以減輕CTE匹配不良所導致的任何翹曲。因此，習知封裝的特徵在於低的晶粒與封裝面積比率及低的貫穿封裝頻寬，從而導致減小總功率效率。本文所揭示之方法及裝置提供克服了與上述習知封裝架構相關聯的劣勢中之許多者的半導體元件封裝。
第1圖繪示形成薄外形尺寸的半導體元件封裝之代表性方法100的流程圖。方法100具有多個操作110、120、130及140。參考第2圖至第16L圖更詳細地描述每一操作。該方法可包括一或更多個額外操作，該額外操作係在已定義操作中的任一者之前、在已定義操作中的兩者之間或在所有已定義操作之後（除非上下文排除了該可能性）執行。
大體而言，方法100包括在操作110處構造基板以用作封裝框架，參考第2圖、第3A圖至第3D圖、第4A圖至第4F圖、第5A圖至第5F圖、第6A圖至第6E圖、第7A圖至第7D圖及第8圖更詳細地進一步描述。在操作120處，形成具有一或更多個內嵌式晶粒及絕緣層之內嵌式晶粒組件，參考第9圖及第10A圖至第10K圖、第11圖及第12A圖至第12G圖以及第22圖及第23A圖至第23G圖更詳細地加以描述。在操作130處，在內嵌式晶粒組件中及/或貫穿內嵌式晶粒組件形成一或更多個互連件，用於內嵌式晶粒框架組的互連，參考第13圖及第14A圖至第14H圖對此更詳細地加以描述。在操作140處，在內嵌式晶粒組件上形成第一再分配層，以將互連件之接觸點重新定位至內嵌式晶粒組件表面上之所需橫向位置。在一些實施例中，除了第一再分配層以外，在自內嵌式晶粒組件單一化個別封裝之前，可形成一或更多個額外再分配層，參考第15圖及第16A圖至第16L圖以及第1圖及第18A圖至第18C圖更詳細地加以描述。
第2圖繪示用於構造基板以在半導體元件封裝的形成期間用作框架之代表性方法200的流程圖。第3A圖至第3D圖示意性地繪示處在第2圖中所表示之基板構造製程200的不同階段之基板302的橫截面圖。因此，為了清晰起見，本文中一起描述第2圖及第3A圖至第3D圖。
方法200以操作210及對應的第3A圖開始。基板302由任何適當框架材料形成，包括但不限於Ⅲ～Ⅴ族化合物半導體材料、矽、結晶矽（例如，Si＜100＞或Si＜111＞）、氧化矽、矽鍺、經摻雜或未經摻雜之矽、經摻雜或未經摻雜之多晶矽、氮化矽、石英、硼矽酸鹽玻璃、玻璃、藍寶石、氧化鋁及陶瓷。在某些實施例中，基板302為單晶p型或n型矽基板。在某些實施例中，基板302為多晶p型或n型矽基板。在另一實施例中，基板302為p型或n型矽太陽能基板。基板302可進一步具有多邊形或圓形形狀。舉例而言，基板302可包括大體上正方形之矽基板，其具有在約120 mm與約180 mm之間的橫向尺寸，具有或不具有倒角邊緣。在另一實例中，基板302可包括圓形含矽晶圓，其具有在約20 mm與約700 mm之間的直徑，諸如，在約100 mm與約500 mm之間，例如，約300 mm。
除非另外註明，否則本文所述之實施例及實例係在具有約50 μm與約1000 μm之間（諸如，在約90 μm與約780 μm之間）的厚度之基板上進行。舉例而言，基板302具有在約100 μm與約300 μm之間的厚度，諸如，在約110 μm與約200 μm之間的厚度。在另一實例中，基板302具有在約60 μm與約160 μm之間的厚度，諸如，在約80 μm與約120 μm之間的厚度。
在操作210之前，可藉由線鋸切、劃線與斷裂、機械磨蝕鋸切或雷射切割來切削基板302並與塊體材料分離。切削通常會導致由其形成之基板表面中的機械缺陷或變形，諸如，劃痕、微裂紋、切屑及其他機械缺陷。因此，在操作210處，將基板302暴露於第一損傷移除製程以平滑並平坦化基板表面並移除任何機械缺陷以便為稍後的構造及封裝操作做準備。在一些實施例中，可藉由調整第一損傷移除製程之製程參數而進一步薄化基板302。舉例而言，基板302之厚度可隨著暴露於第一損傷移除製程的增加而減少。
操作210處之損傷移除製程包括將基板302暴露於基板研磨製程及/或蝕刻製程，繼之以沖洗及乾燥製程。在一些實施例中，操作210包括化學機械研磨(CMP)製程。在某些實施例中，該蝕刻製程為包括緩衝蝕刻製程之濕式蝕刻製程，該緩衝蝕刻製程對移除所需材料（例如，污染物及其他非所所需之化合物）有選擇性。在其他實施例中，蝕刻製程為利用各向同性水性蝕刻製程之濕式蝕刻製程。可將任何適當的濕式蝕刻劑或濕式蝕刻劑之組合用於濕式蝕刻製程。在某些實施例中，將基板302浸沒在水性HF蝕刻溶液中用於蝕刻。在另一實施例中，將基板302浸沒在水性KOH蝕刻溶液中用於蝕刻。
在一些實施例中，在蝕刻製程期間將蝕刻溶液加熱至約30°C與約100°C之間的溫度，諸如，在約40°C與約90°C之間。舉例而言，將蝕刻溶液加熱至約70°C之溫度。在另外實施例中，操作210處之蝕刻製程為乾式蝕刻製程。乾式蝕刻製程之實例包括基於電漿之乾式蝕刻製程。藉由控制將基板302暴露於蝕刻製程期間所使用之蝕刻劑（例如，蝕刻溶液）的時間來調節基板302之厚度。舉例而言，基板302之最終厚度隨著增加暴露於蝕刻劑而減少。或者，基板302可隨著減少暴露於蝕刻劑而具有更大的最終厚度。
在操作220及230處，現已平坦化且實質上不含缺陷之基板302具有一或更多個特徵，諸如，介層窗303及空腔305，在其中進行圖案化並使其平滑（在第3B圖中在基板302之下部橫截面中描繪出一個空腔305及四個介層窗303）。介層窗303用以形成經過基板302之直接接觸電互連件，且空腔305用以接收一或更多個半導體晶粒並將該一或更多個半導體晶粒封閉（亦即，內嵌）在其中。第4A圖至第4C圖、第5A圖至第5C圖、第6A圖至第6C圖及第7A圖至第7B圖根據本文所述實施例繪示處在特徵形成及損傷或缺陷移除（例如，平滑）製程的不同階段之基板302的橫截面圖。因此，現將參考第4A圖至第4C圖、第5A圖至第5C圖、第6A圖至第6C圖及第7A圖至第7B圖更詳細地描述操作220及230。
在其中基板302具有小於約200 μm之厚度（諸如，約100 μm之厚度，或約50 μm之厚度）的實施例中，基板302可首先耦接至如第4A圖及第5A圖中所描繪之可選載體板406。載體板406在基板構造製程200期間為基板302提供機械支撐，並防止基板302斷裂。載體板406由任何適當的化學上及熱學上穩定之剛性材料形成，包括但不限於玻璃、陶瓷、金屬或其類似者。載體板406具有在約1 mm與約10 mm之間的厚度，諸如，在約2 mm與約5 mm之間。在某些實施例中，載體板406具有帶紋理之表面。在其他實施例中，載體板406具有經研磨或經平滑之表面。
基板302可經由黏著層408耦接至載體板406。黏著層408由任何適當的臨時黏接材料形成，包括但不限於蠟、膠或類似黏接材料。藉由機械輥軋、按壓、層壓、旋塗或刮刀將黏著層408塗覆至載體板406上。在某些實施例中，黏著層408為水溶性或溶劑溶性的黏著層。在其他實施例中，黏著層408為UV釋放黏著層。在另外實施例中，黏著層408為熱釋放黏著層。在此些實施例中，黏著層408之黏接性質在暴露於熱處理之後會降級，例如，藉由將黏著層408暴露於高於110°C（諸如，高於150°C）之溫度。黏著層408可進一步包括額外膜（未示出）之一或更多個層，諸如，內襯、基底膜、壓敏膜及其他適當層。
在一些實施例中，在將基板302黏接至載體板406之後，將抗蝕劑膜塗覆至基板302以形成抗蝕劑層404，在第4A圖及第5A圖中描繪。在其中基板302具有大於約200 μm之厚度（諸如，約250 μm之厚度）的實施例中，在基板302上形成抗蝕劑層404，而不會首先將基板302耦接至載體板406。抗蝕劑層404用以將所需圖案轉印至基板302，在後續處理操作期間，在基板302上形成抗蝕劑層404。在圖案化之後，抗蝕劑層404在稍後構造操作期間保護下伏基板302之選定區域。
基板302大體具有大體上平坦之表面，抗蝕劑層404形成在該表面上。在一些實施例（諸如，第5A圖中所繪示之彼些）中，抗蝕劑層404經由抗蝕劑黏著層409黏接至基板302。抗蝕劑黏著層409由任何適當的臨時黏接材料形成，包括但不限於聚乙烯醇、帶有2-乙基-2-(羥甲基)-1,3-丙二醇之三酯，及其他水溶性或溶劑溶性之材料。在某些實施例中，抗蝕劑黏著層409由與黏著層408不同之材料形成。在某些實施例中，抗蝕劑黏著層409在成分上由與黏著層408大體上類似。藉由機械輥軋、按壓、層壓、旋塗或刮刀將抗蝕劑黏著層409塗覆至基板302上。在其他實施例中，抗蝕劑層404由臨時黏接材料形成，諸如，聚乙烯醇，從而使得抗蝕劑層404能夠直接塗覆並黏接至基板302之表面。抗蝕劑層404可包括一或更多個層，例如，第一抗蝕劑層及第二抗蝕劑層（未示出）。
在某些實施例（諸如，第4A圖中所繪示之實施例）中，抗蝕劑層404為光敏層（例如，光阻劑）。抗蝕劑層404可包括溶劑、光阻劑樹脂及光酸產生劑。光阻劑樹脂可為任何正性光阻劑樹脂或任何負性光阻劑樹脂。代表性光阻劑樹脂包括丙烯酸酯、酚醛清漆樹脂、聚(甲基丙烯酸甲酯)及聚(烯烴砜)。亦可使用其他光阻劑樹脂。在暴露於電磁輻射後，光酸產生劑會產生帶電物質，諸如，酸性陽離子及陰離子。光酸產生劑亦可產生極化物質。光酸產生劑使樹脂對電磁輻射敏感。代表性光酸產生劑包括磺酸化合物，諸如，磺化鹽、磺化酯及磺醯氧酮。其他適當的光酸產生劑包括鎓鹽，諸如，芳基重氮鹽、鹵鎓鹽、芳族鋶鹽及磺碸鹽或硒鹽。其他代表性光酸產生劑包括硝基苯酯、s-三嗪衍生物、離子錪鎓磺酸鹽、全氟烷基磺酸鹽、芳基三氟醚及其衍生物及類似物、鄰苯三酚衍生物，及烷基二碸。亦可使用其他光酸產生劑。在某些實施例（諸如，第5A圖中所繪示之實施例）中，抗蝕劑層404為雷射敏感性抗蝕劑。
在形成抗蝕劑層404之後，其上形成有抗蝕劑層404之基板302暴露於電磁輻射中，以圖案化抗蝕劑層404，在第4B圖及第5B圖中描繪。在第4B圖所繪示之實施例中，其上形成有抗蝕劑層404之基板302暴露於在紫外線(UV)範圍中之電磁輻射中。抗蝕劑層404之部分選擇性地被暴露，且抗蝕劑層404之部分選擇性地未暴露於UV輻射。在暴露於UV輻射之後，抗蝕劑層404之選擇性暴露的部分在結構上被弱化（藉由陰影繪示），而選擇性未經暴露之部分維持其結構完整性。在某些實施例中，在UV輻射暴露前，具有所需圖案之遮罩412形成在光敏性抗蝕劑層404上或經形成而與其相鄰。在其他實施例中，遮罩412為定位在抗蝕劑層404與UV輻射源之間的主光罩。遮罩412經配置以將UV輻射之所需圖案轉印至抗蝕劑層404。遮罩412由任何適當的聚合物材料形成，包括但不限於PTFE、PVDP、FEP、聚醯亞胺或其類似者。
在第5B圖所繪示之實施例中，其上形成有雷射敏感性抗蝕劑層404之基板302暴露於雷射源307而非UV輻射源所產生之電磁輻射。如此，圖案化係藉由靶向雷射燒蝕實現，而不使用遮罩。雷射源307可為用於圖案化抗蝕劑層404之任何適當類型的雷射。在一些實例中，雷射源307為飛秒綠光雷射。在其他實例中，雷射源307為飛秒UV雷射。雷射源307產生連續的或脈衝式的雷射束310，用於抗蝕劑層404之圖案化。舉例而言，雷射源307可產生具有在100 kHz與1200 kHz之間的頻率之脈衝式雷射束310，諸如，在約200 kHz與約1000 kHz之間。雷射束307大體經配置以在抗蝕劑層404中形成任何所需圖案。進一步預期，操作處之電磁輻射可替代地包括電子束或離子束，而非雷射束。
抗蝕劑層404可由在已經圖案化抗蝕劑層404之後具有適當硬度的任何材料形成，諸如，在將負性光阻劑暴露於電磁輻射中以導致抗蝕劑中之材料交聯之後。大體上，在已經圖案化抗蝕劑層404（例如，沉積、暴露及顯影）之後，抗蝕劑層404需要具有一或更多種所要的機械性質。在某些實施例中，抗蝕劑層404係由在圖案化之後具有在40與90之間，諸如在60與70之間的肖氏A級硬度值之材料形成。舉例而言，抗蝕劑層404係由在圖案化之後具有約65的肖氏A級硬度值之材料形成。在某些實施例中，抗蝕劑層404係由在圖案化之後具有約0.5 MPa與約10 MPa之間，諸如在約1 MPa與約8 MPa之間的拉伸強度之材料形成。舉例而言，抗蝕劑層404可由在圖案化之後具有約7 MPa的拉伸強度之材料形成。在某些實施例中，抗蝕劑層404由聚二甲基矽氧烷材料形成。在其他實施例中，抗蝕劑層404由聚乙烯醇、帶有2-乙基-2-(羥甲基)-1,3-丙二醇之三酯或其類似者形成。
在圖案化抗蝕劑層404之後，其上形成有抗蝕劑層404之基板302經微噴砂以在基板302中形成所需圖案，如第4C圖及第5C圖中所描繪。在微噴砂製程期間，藉由使用高壓載氣朝向基板302推進粉末顆粒309的流，以驅除基板302的已暴露部分及/或形成於其上之層。使用任何適當的基板磨蝕系統來執行微噴砂製程。
微噴砂製程係由粉末顆粒309之材料性質、撞擊基板302之已暴露表面的粉末顆粒之動量及基板302連同（在適用時）抗蝕劑層404之選擇性暴露的部分之材料性質決定。為了實現所需的基板圖案化特性，對如下各者作出調整：粉末顆粒309之類型及大小、磨蝕系統之施料器噴嘴的大小及距基板302的距離、用以推進粉末顆粒309之載氣的壓力（其與速度及流動速率有關），及流體流中粉末顆粒309之密度。舉例而言，基於基板302及粉末顆粒309之材料來決定對於所需的固定微噴砂元件噴嘴孔大小而言用於朝向基板302推進粉末顆粒309之載氣的所需流體壓力。在某些實施例中，用以微噴砂基板之流體壓力的範圍為在約50 psi與約150 psi之間（諸如，在約75 psi與約125 psi之間），以實現在約300公尺每秒(m/s)與約1000公尺每秒(m/s)之間的載氣及顆粒速度及/或在約0.001立方公尺每秒(m 3/s)與約0.002立方公尺每秒(m 3/s)之間的流動速率。舉例而言，在微噴砂期間，用以在微噴砂期間推進粉末顆粒309之惰性氣體（例如，氮氣(N 2)、CDA、氬氣）的流體壓力為約95 psi，以實現約2350 m/s之載氣及顆粒速度。在某些實施例中，用以微噴砂基板302之施料器噴嘴具有在約0.1毫米(mm)與約2.5毫米(mm)之間的內直徑，其被安置在距基板302約1 mm與約5 mm之間的距離處，諸如，在約2 mm與約4 mm之間。舉例而言，施料器噴嘴在微噴砂期間係安置在距基板302約3 mm之距離處。
大體上，藉由具有足夠硬度及高熔點之粉末顆粒309執行微噴砂製程，以防止顆粒與基板302及/或形成於其上之任何層接觸時黏著。舉例而言，利用由陶瓷材料形成之粉末顆粒309來執行微噴砂製程。在某些實施例中，用在微噴砂製程中之粉末顆粒309係由氧化鋁(Al 2O 3)形成。在另一實施例中，粉末顆粒309由碳化矽(SiC)形成。亦預期用於粉末顆粒309之其他適當材料。粉末顆粒309之大小範圍大體為直徑在約15 μm與約60 μm之間，諸如，直徑在約20 μm與約40 μm之間。舉例而言，粉末顆粒309有直徑約27.5 μm之平均顆粒大小。在另一實例中，粉末顆粒309具有直徑約23 μm之平均顆粒大小。
在操作220處且在第4C圖及第5C圖中所描繪之微噴砂製程的有效性進一步取決於抗蝕劑層404之材料特性。利用具有太高的肖氏A級硬度之材料可能導致粉末顆粒309在抗蝕劑層404的側壁之間發生非所想要的反彈，從而減小粉末顆粒309轟擊基板302之速度，並最終減小粉末顆粒309腐蝕或驅除基板302之已暴露區域的有效性。相反，利用具有太低的肖氏A級硬度之材料可能導致粉末顆粒309非所想要地黏著至抗蝕劑層404。如上所述，預期將在約40與約90之間的肖氏A級硬度值用於抗蝕劑層404材料。
在其中抗蝕劑層404為光阻劑之實施例（諸如，第4C圖中所描繪之實施例）中，在微噴砂製程開始時，基板302保持未被暴露。因此，粉末顆粒309首先轟擊光阻劑之表面，導致來自於光阻劑之經UV暴露且結構上弱化的部分之材料被驅除並被移除。粉末顆粒309最終穿透並移除易碎之經UV暴露的部分，以在抗蝕劑層404中形成孔洞，從而暴露了基板302之所需區域，而同時其他區域保持被光阻劑之未經UV暴露的部分屏蔽。微噴砂接著繼續，直至粉末顆粒309自基板302之已暴露區域驅除並移除所需量或深度之材料為止，從而在基板302中形成所需圖案。在其中藉由雷射燒蝕圖案化抗蝕劑層404之實施例（諸如，第5C圖中所描繪之實施例）中，在微噴砂製程之前，基板302之所需區域已經由抗蝕劑層404中之孔洞暴露。因此，預期在微噴砂期間最小量地移除乃至不移除抗蝕劑層404。
操作220處之用於在基板302中形成特徵的上述製程可能在基板302之表面上造成非所想要的機械缺陷，諸如，切屑及裂紋。因此，在執行操作220以在基板302中形成所需特徵之後，在操作230處將基板302暴露於第二損傷移除及清潔製程，以平滑基板302之表面並移除非所想要的碎屑，其後剝離抗蝕劑層404並視情況使基板302與載體板406脫黏。第4D圖至第4F圖及第5D圖至第5F圖根據本文所述實施例繪示處在第二損傷移除、清潔、抗蝕劑剝離及基板脫黏製程的不同階段之基板302的橫截面圖。因此，現將參考第4D圖至第4F圖及第5D圖至第5F圖更詳細地描述操作230。
操作230處之第二損傷移除製程大體上類似於操作210處之第一損傷移除製程，且包括將基板302暴露於蝕刻製程，繼之以沖洗及乾燥。蝕刻製程進行達預定持續時間，以平滑基板302之表面，且特定言之為暴露於微噴砂製程的表面。在另一態樣中，蝕刻製程用以移除自微噴砂製程保留之非所所需的碎屑。可在蝕刻製程期間移除黏著至基板302之剩餘粉末顆粒。第4D圖及第5D圖繪示在移除碎屑及表面平滑之後的基板302。
在某些實施例中，該蝕刻製程為利用緩衝蝕刻製程之濕式蝕刻製程，相對於抗蝕劑層404材料，該緩衝蝕刻製程優先蝕刻基板表面。舉例而言，緩衝蝕刻製程對聚乙烯醇有選擇性。在其他實施例中，蝕刻製程為利用水性蝕刻製程之濕式蝕刻製程。可將任何適當的濕式蝕刻劑或濕式蝕刻劑之組合用於濕式蝕刻製程。在某些實施例中，將基板302浸沒在水性HF蝕刻溶液中用於蝕刻。在另一實施例中，將基板302浸沒在水性KOH蝕刻溶液中用於蝕刻。可在蝕刻製程期間將蝕刻溶液進一步加熱至約40°C與約80°C之間的溫度，諸如，在約50°C與約70°C之間。舉例而言，將蝕刻溶液加熱至約60°C之溫度。蝕刻製程可為各向同性的或各向異性的。在另外實施例中，操作230處之蝕刻製程為乾式蝕刻製程。乾式蝕刻製程之實例包括基於電漿之乾式蝕刻製程。
在已移除碎屑且已平滑基板表面之後，將基板302暴露於抗蝕劑剝離製程。剝離製程用以使抗蝕劑層404與基板302脫黏，如第4E圖及第5E圖中所描繪。在某些實施例中，藉由溶解/增溶抗蝕劑黏著層409，使用濕式製程使抗蝕劑層404與基板302脫黏。亦預期其他類型之蝕刻製程，用於釋放抗蝕劑黏著層409。在某些實施例中，使用機械輥軋製程自基板302以物理方式剝離抗蝕劑層404或抗蝕劑黏著層409。在某些實施例中，藉由使用（例如）氧電漿輔助製程，使用灰化製程自基板302移除抗蝕劑層404。
在抗蝕劑剝離製程之後，將基板302暴露於可選載體脫黏製程，如第4F圖及第5F圖中所描繪。載體脫黏製程的利用取決於基板302是否耦接至載體板406及用以耦接基板302與載體板406之黏接材料的類型。如以上所述及在第4A圖至第4F圖及第5A圖至第5F圖中所描繪，在其中基板302具有小於約200 μm之厚度的實施例中，基板302耦接至載體板406，用於在操作220處形成特徵期間的機械支撐。基板302經由黏著層408耦接至載體板406。因此，在微噴砂及後續基板蝕刻及抗蝕劑剝離之後，耦接至載體板406之基板302暴露於載體脫黏製程，以藉由釋放黏著層408而使基板302與載體板406脫黏。
在某些實施例中，藉由將基板302暴露於烘烤製程而釋放黏著層408。將基板302暴露於約50°C與約300°C之間的溫度，諸如，在約100°C與約250°C之間的溫度。舉例而言，將基板302暴露於約150°C與約200°C之間（諸如，約160°C）的溫度達所需的時間週期，以便釋放黏著層408。在其他實施例中，藉由將基板302暴露於UV輻射而釋放黏著層408。
第4F圖及第5F圖繪示在完成操作210～230之後的基板302。第4F圖及第5F圖中之基板302的橫截面描繪出單個空腔305，其經形成而貫穿其中且在任一橫側上被兩個介層窗303環繞。在第8圖中描繪在完成參考第4A圖至第4F圖及第5A圖至第5F圖所述的操作之後基板302的示意性俯視圖，以下更詳細地描述。
第6A圖至第6E圖繪示在操作220及230之替代序列（類似於以上所描述的彼些）期間基板302之示意圖、橫截面圖。針對操作220及230描繪之替代序列涉及在兩個主要相對表面上（與僅一個表面相比較而言）圖案化基板302，從而使得能夠在基板302的構造期間增大效率。第6A圖至第6E圖中所描繪之實施例包括如參考第4A圖至第4F圖及第5A圖至第5F圖所描述之大體上全部製程。舉例而言，第6A圖與第4A圖及第5A圖相對應，第6B圖與第4B圖及第5B圖相對應，第6C圖與第4C圖及第5C圖相對應，第6D圖與第4D圖及第5D圖相對應，且第6E圖與第4F圖及第5F圖相對應。然而，不同於先前實施例，第6A圖至第6E圖中所描繪之操作220的實施例包括基板302，該基板302具有形成在其主要相對表面606、608上之兩個抗蝕劑層404，而非形成在單個表面上之一個抗蝕劑層404。因此，在操作210～230期間執行之製程將需要在相同時間（亦即，同時地）執行，或在每一操作期間在基板之兩側上一個接一個地（亦即，依序地）執行。雖然第6A圖至第6E圖僅繪示出介層窗303的形成，但本文所述製程亦可用以形成空腔305，或空腔305及介層窗303。
因此，在將基板302的一側（諸如，包括表面608之側）上之抗蝕劑層404暴露於電磁輻射以用於圖案化之後，可視情況將基板302翻轉，以使得相對表面606上之抗蝕劑層404亦暴露於電磁輻射以用於圖案化，如第6B圖中所描繪。類似地，在基板302之表面608上執行微噴砂製程之後，可視情況將基板302翻轉，以使得可抵靠相對表面606執行微噴砂，如第6C圖中所描繪。其後，將基板302暴露於第二損傷移除及清潔製程及抗蝕劑剝離製程，在第6D圖至第6E圖中描繪。藉由在基板302之主要相對表面606、608上利用兩個抗蝕劑層404並抵靠表面606及608執行微噴砂製程，可減少或消除微噴砂製程所引起之形成於其中的特徵之潛在逐漸變細，且可提高用以構造基板302之製程的效率。
第7A圖至第7D圖繪示在針對操作220及230之另一替代序列期間基板302的示意圖、橫截面圖，其中藉由直接雷射燒蝕在基板302中形成所需圖案。如第7A圖中所描繪，基板302（諸如，太陽能基板或甚至半導體晶圓）被放置在雷射燒蝕系統（未示出）之支架706上。支架706可為用於在雷射燒蝕期間為基板302提供機械支撐之任何適當的剛性且平坦或帶紋理（例如，經構造）表面。在一些實施例中，支架706包括靜電卡盤，用於將基板302靜電夾持至支架706。在一些實施例中，支架706包括真空卡盤，用於將基板302真空夾持至支架706。在將基板302放置在支架706上之後，藉由雷射燒蝕在基板302中形成所需圖案，如第7B圖中所描繪。
雷射燒蝕系統可包括用於圖案化基板302之任何適當類型的雷射源307。在一些實例中，雷射源307為紅外線(IR)雷射。在一些實例中，雷射源307為皮秒UV雷射。在其他實例中，雷射源307為飛秒UV雷射。在另外實例中，雷射源307為飛秒綠光雷射。雷射源307產生連續的或脈衝式的雷射束310，用於基板302之圖案化。舉例而言，雷射源307可產生具有在5 kHz與500 kHz之間，諸如，在10 kHz與約200 kHz之間的頻率之脈衝式雷射束310。在一個實例中，雷射源307經配置以輸送波長在約200 nm與約1200 nm之間且脈衝持續時間在約10 ns與約5000 ns之間以及輸出功率在約10瓦特與約100瓦特之間的脈衝式雷射束。雷射源307經配置以在基板302中形成任何所需圖案及特徵，包括空腔305及介層窗303。
類似於微噴砂，基板302之直接雷射圖案化的製程可能在基板302之表面上造成非所想要的機械缺陷，包括切屑及裂紋。因此，在藉由直接雷射圖案化在基板302中形成了所需特徵之後，大體上類似於上述實施例，將基板302暴露於第二損傷移除及清潔製程。第7C圖至第7D圖繪示在執行第二損傷移除及清潔製程之前及之後的經構造基板302，導致經平滑基板302具有形成於其中之一空腔305及四個介層窗303。
返回參考第2圖及第3D圖，在操作230處移除基板302中的機械缺陷之後，在某些實施例中，可在操作240處將基板302暴露於氧化製程中，以在基板302之所需表面上生長或沉積絕緣氧化物膜（亦即，層）314。舉例而言，氧化物膜314可形成在基板302之所有表面上以使得其環繞基板302。絕緣氧化物膜314充當基板302上之鈍化層，並提供抗腐蝕及其他形式的損傷之保護性外部阻障層。在某些實施例中，氧化製程為熱氧化製程。熱氧化製程係在約800°C與約1200°C之間，諸如，在約850°C與約1150°C之間的溫度下執行。舉例而言，熱氧化製程係在約900°C與約1100°C之間的溫度，諸如，在約950°C與約1050°C之間的溫度下執行。在某些實施例中，熱氧化製程為利用水蒸汽作為氧化劑之濕式氧化製程。在某些實施例中，熱氧化製程為利用分子氧作為氧化劑之乾式製程。預期可在操作240處將基板302暴露於任何適當氧化製程中以在其上形成氧化物膜314。氧化物膜314大體具有在約100 nm與約3 μm之間的厚度，諸如，在約200 nm與約2.5 μm之間。舉例而言，氧化物膜314具有在約300 nm與約2 μm之間的厚度，諸如，約1.5 μm。
在某些實施例中，在操作240處將基板302暴露於金屬化製程中以在其一或更多個表面上形成金屬包覆層316。在某些實施例中，金屬包覆層316形成在基板302之大體上全部的外表面上，使得金屬包覆層114大體上環繞基板302。金屬包覆層316充當參考層（例如，接地層或電壓供應層），且安置在基板302上以保護隨後形成之互連件免於電磁干擾，且亦屏蔽來自用以形成基板302之半導體材料(Si)的電子信號。在某些實施例中，金屬包覆層316包括導電金屬層，其包括鎳、鋁、金、鈷、銀、鈀、錫或其類似者。在某些實施例中，金屬包覆層316包括金屬層，其包括合金或純金屬，包括鎳、鋁、金、鈷、銀、鈀、錫或其類似者。金屬包覆層316大體具有在約50 nm與約10 μm之間的厚度，諸如，在約100 nm與約5 μm之間。
在某些實例中，金屬包覆層316的至少一部分包括藉由在基板302（例如，n-Si基板或p-Si基板）之表面上直接置換或置換電鍍而形成的沉積鎳(Ni)層。舉例而言，基板302在約60°C與約95°C之間的溫度及約11之pH下暴露於具有包括0.5 M NiSO 4及NH 4OH之組成物的鎳置換電鍍浴中歷時約2分鐘與約4分鐘之間的週期。在無還原劑的情況下將矽基板302暴露於具有鎳離子水性電解質中會導致基板302之表面處的局部氧化/還原反應，從而導致金屬化鎳電鍍在其上。因此，鎳置換電鍍使得能夠利用穩定溶液在基板400之矽材料上選擇性地形成薄且純的鎳層。另外，該製程為自限性的，且因此，一旦基板302之所有表面已電鍍（例如，不存在可在其上形成鎳之剩餘矽），反應便停止。在某些實施例中，鎳金屬包覆層316可用作種晶層，以用於電鍍額外金屬層，諸如，用於藉由無電電鍍及/或電解電鍍方法來電鍍鎳或銅。在另外實施例中，在鎳置換電鍍浴之前，將基板302暴露於SC-1預清潔溶液及HF氧化物蝕刻溶液中，以促成鎳金屬包覆層316與其黏著。
在後續封裝操作中，金屬包覆層316可耦接至形成在所得半導體元件封裝內之一或更多個連接點（例如，互連件），以用於將金屬包覆層316連接至共用接地。舉例而言，互連件可形成在所得半導體元件封裝之一側或相對側上，以將金屬包覆層316連接至接地。或者，金屬包覆層316可連接至參考電壓，諸如，電源電壓。
第8圖根據一個實施例繪示例示性經構造基板302之示意性俯視圖。如以上參考第2圖、第3A圖至第3D圖、第4A圖至第4F圖、第5A圖至第5F圖、第6A圖至第6E圖及第7A圖至第7D圖所描述，可在操作210～240期間構造基板302。將基板302繪示為具有兩個四邊形空腔305，且每一空腔305被複數個介層窗303環繞。在某些實施例中，每一空腔305被介層窗303之兩個列801、802環繞，該等介層窗303係沿四邊形空腔305之每一邊緣306a～306d佈置。儘管在每一列801、802中描繪出十個介層窗，但預期可在一列中形成任何所需數目個介層窗303。另外，可在操作220期間在基板302中形成任何所需數目及佈置之空腔305及介層窗303。舉例而言，基板302可具有形成於其中之多於或少於兩個空腔305。在另一實例中，基板302可具有沿空腔305的每一邊緣306a～306d形成之多於或少於兩列介層窗303。在另一實例中，基板302可具有兩列或更多列介層窗303，其中每一列中之介層窗303與另一列之介層窗303交錯且不對準。
在某些實施例中，空腔305及介層窗303具有與基板302之厚度相等的深度，從而在基板302之相對表面上形成孔（例如，穿過基板302之厚度）。舉例而言，取決於基板302之厚度，形成在基板302中之空腔305及介層窗303可具有在約50 μm與約1 mm之間的深度，諸如在約100 μm與約200 μm之間，諸如在約110 μm與約190 μm之間。在其他實施例中，空腔305及/或介層窗303可具有等於或小於基板302之厚度的深度，從而在基板302之僅一個表面（例如，側）中形成孔。
在某些實施例中，取決於將在封裝製造（以下更詳細地描述）期間內嵌在空腔305中之一或更多個半導體晶粒1026（在第10B圖中示出）的大小，每一空腔305具有範圍在約3 mm與約50 mm之間的橫向尺寸，諸如在約8 mm與約12 mm之間，諸如在約9 mm與約11 mm之間。半導體晶粒大體包括形成在基板材料（諸如，一片半導體材料）上及/或在基板材料內之複數個整合式電子電路。在某些實施例中，空腔305經確定大小而具有大體上類似於將內嵌在其中之晶粒1026的橫向尺寸之橫向尺寸。舉例而言，每一空腔305經形成而具有超過晶粒1026的彼些橫向尺寸達小於約150 μm之橫向尺寸，諸如小於約120 μm，諸如小於100 μm。使空腔305及將內嵌在其中的晶粒1026之大小的變化減小會減小其後所利用之縫隙填充材料的量。
在某些實施例中，每一介層窗303具有範圍在約50 μm與約200 μm之間的直徑，諸如在約60 μm與約130 μm之間，諸如在約80 μm與約110 μm之間。列801中之介層窗303的中心與列802中之相鄰介層窗303的中心之間的最小間距807在約70 μm與約200 μm之間，諸如在約85 μm與約160 μm之間，諸如在約100 μm與140 μm之間。儘管參考第8圖來描述實施例，但以上參考操作210～240及第2圖、第3A圖至第3B圖、第4A圖至第4C圖、第5A圖至第5C圖、第6A圖至第6C圖及第7A圖至第7B圖所描述之結構構造製程可用以在基板302中形成具有任何所需深度、橫向尺寸及形貌之經圖案化特徵。
在構造基板302之後，藉由利用基板302作為框架在基板302周圍形成一或更多個封裝。第9圖及第11圖分別繪示用於在最終封裝形成之前在基板302周圍製造中間內嵌式晶粒組件1002的代表性方法900及1100之流程圖。第10A圖至第10K圖示意性地繪示處在第9圖中所描繪之方法900的不同階段之基板302的橫截面圖，且第12A圖至第12G圖示意性地繪示處在第11圖中所描繪之方法1100的不同階段之基板302的橫截面圖。為了清晰起見，在本文中一起描述第9圖及第10A圖至第10K圖，且在本文中一起描述第11圖及第12A圖至第12G圖。
大體上，方法900以操作902及第10A圖開始，其中基板302之現具有形成於其中之所需特徵的第一側1075（例如，表面606，其可具有形成於其上之氧化物層或金屬包覆層）被放置在第一絕緣膜1016a上。在某些實施例中，第一絕緣膜1016a包括由基於聚合物的介電材料形成之一或更多個層。舉例而言，第一絕緣膜1016a包括由可流動堆積材料形成之一或更多個層。在第10A圖中所描繪之實施例中，第一絕緣膜1016a包括可流動層1018a。可流動層1018a可由含陶瓷填料之環氧樹脂形成，諸如，填充有（例如，含有）矽石(SiO 2)顆粒之環氧樹脂。可用以形成可流動層1018a及絕緣膜1016a的其他層之陶瓷填料或顆粒的其他實例包括氮化鋁(AlN)、氧化鋁(Al 2O 3)、碳化矽(SiC)、氮化矽(Si 3N 4)、Sr 2Ce 2Ti 5O 16，矽酸鋯(ZrSiO 4)、矽灰石(CaSiO 3)、氧化鈹(BeO)、二氧化鈰(CeO 2)、氮化硼(BN)、鈣銅鈦氧化物(CaCu 3Ti 4O 12)、氧化鎂(MgO)、二氧化鈦(TiO 2)、氧化鋅(ZnO)及其類似者。在一些實例中，用以形成可流動層1018a之陶瓷填料具有大小範圍在約40 nm與約1.5 μm之間的顆粒，諸如，在約80 nm與約1 μm之間。舉例而言，用以形成可流動層1018a之陶瓷填料具有大小範圍在約200 nm與約800 nm之間的顆粒，諸如，在約300 nm與約600 nm之間。在一些實施例中，用以形成可流動層1018a之陶瓷填料包括具有小於所需特徵（例如，介層窗、空腔或貫通組件介層窗）寬度或直徑的約25%之大小的顆粒，諸如，小於所需特徵寬度或直徑的約15%。
可流動層1018a通常具有小於約60 μm之厚度，諸如，在約5 μm與約50 μm之間。舉例而言，可流動層1018a具有在約10 μm與約25 μm之間的厚度。在某些實施例中，絕緣膜1016a進一步包括一或更多個支撐層。舉例而言，絕緣膜1016a包括聚對苯二甲酸乙二酯(PET)或類似的輕質塑膠支撐層1022a。然而，預期將層及絕緣材料之任何適當組合用於絕緣膜1016a。在一些實施例中，整個絕緣膜1016a具有小於約120 μm之厚度，諸如，小於約90 μm之厚度。
基板302（耦接至在其第一側1075上之絕緣膜1016a，且具體言之耦接至絕緣膜1016a之可流動層1018a）可進一步視情況放置在用於在稍後處理操作期間提供機械支撐之載體1024上。該載體由任何適當的機械上及熱學上穩定之材料形成。舉例而言，載體1024由聚四氟乙烯(PTFE)形成。在另一實例中，載體1024由PET形成。
在操作904處且在第10B圖中描繪，一或更多個半導體晶粒1026被放置在形成於基板302中之空腔305內，使得半導體晶粒1026現在一側上（在第10B圖中描繪出單個半導體晶粒1026）受絕緣膜1016a束縛。在某些實施例中，晶粒1026為多用途晶粒，其具有形成在其主動表面1028上之積體電路。晶粒1026被放置在空腔305內且定位至絕緣膜1016a之經由空腔305暴露的表面上。在某些實施例中，晶粒1026被放置在安置於或形成於絕緣膜1016a上之黏著層（未示出）上。
在將晶粒1026放置在空腔305內之後，在操作906處及第10C圖中將第一保護膜1060放置在基板302之第二側1077（例如，表面608）之上。保護膜1060耦接至基板302之第二側1077且與第一絕緣膜1016a相對，以使得其接觸並覆蓋安置於空腔305內之晶粒1026的主動表面1028。在某些實施例中，保護膜1060由與支撐層1022a之材料類似的材料形成。舉例而言，保護膜1060由PET形成，諸如，雙軸PET。然而，保護膜1060可由任何適當保護性材料形成。在一些實施例中，保護膜1060具有在約50 μm與約150 μm之間的厚度。
在操作908處將基板302暴露於層壓製程中，現在，該基板302於第一側1075上固定有絕緣膜1016a且於第二側1077上固定有保護膜1060，且進一步具有安置在其中之晶粒1026。在層壓製程期間，基板302暴露在高溫下，導致絕緣膜1016a之可流動層1018a軟化並流至絕緣膜1016a與保護膜1060之間的開放孔洞或體積中，諸如，流至空腔305的內壁與晶粒1026之間的介層窗303及縫隙1051中。因此，半導體晶粒1026變得至少部分地內嵌在絕緣膜1016a及基板302之材料內，如第10D圖中所描繪。
在某些實施例中，該層壓製程為真空層壓製程，其可在高壓釜或其他適當設備中執行。在某些實施例中，藉由使用熱壓製程來執行層壓製程。在某些實施例中，層壓製程係在約80°C與約140°C之間的溫度下執行且歷時約5秒與約1.5分鐘之間的週期，諸如，在約30秒與約1分鐘之間。在一些實施例中，層壓製程包括施加約1 psig與約50 psig之間的壓力，而同時將約80°C與約140°C之間的溫度施加至基板302及絕緣膜1016a歷時約5秒與約1.5分鐘之間的週期。舉例而言，層壓製程係在約5 psig與約40 psig之間的壓力、約100°C與約120°C之間的溫度下執行歷時約10秒與約1分鐘之間的週期。舉例而言，在約110°C之溫度下執行層壓製程歷時約20秒之週期。
在操作910處，移除保護膜1060並將基板302（現使可流動層1018a之經層壓絕緣材料至少部分地環繞基板302及一或更多個晶粒1026）放置在第二保護膜1062上。如第10E圖中所描繪，第二保護膜1062耦接至基板302之第一側1075，以使得第二保護膜1062經安置抵靠絕緣膜1016a之支撐層1022a（例如，與之相鄰）。在一些實施例中，基板302（現耦接至保護膜1062）可視情況放置在用於在第一側1075上提供額外機械支撐之載體1024上。在一些實施例中，在將保護膜1062與基板302耦接之前，將保護膜1062放置在載體1024上，該保護膜1062現與絕緣膜1016a層壓在一起。大體上，保護膜1062在成分上大體上類似於保護膜1060。舉例而言，保護膜1062可由PET形成，諸如，雙軸PET。然而，保護膜1062可由任何適當保護性材料形成。在一些實施例中，保護膜1062具有在約50 μm與約150 μm之間的厚度。
在將基板302耦接至第二保護膜1062之後，在操作912處及第10F圖中，將與第一絕緣膜1016a大體上類似之第二絕緣膜1016b放置在基板302之第二側1077上，從而替換保護膜1060。在某些實施例中，第二絕緣膜1016b定位在基板302之第二側1077上，以使得第二絕緣膜1016b之可流動層1018b接觸並覆蓋空腔305內之晶粒1026的主動表面1028。在某些實施例中，將第二絕緣膜1016b放置在基板302上可在絕緣膜1016b與部分環繞一或更多個晶粒1026之可流動層1018a的已層壓絕緣材料之間形成一或更多個孔洞。第二絕緣膜1016b可包括由可流動、基於聚合物之介電材料形成的一或更多個層。如第10F圖中所描繪，第二絕緣膜1016b包括可流動層1018b，其類似於上述可流動層1018a。第二絕緣膜1016b可進一步包括由與支撐層1022a類似的材料（諸如，PET或其他輕質塑膠材料）形成之支撐層1022b。
在操作914處，將第三保護膜1064放置在第二絕緣膜1016b之上，如第10G圖中所描繪。大體上，保護膜1064在成分上大體上類似於保護膜1060、1062。舉例而言，保護膜1064由PET形成，諸如，雙軸PET。然而，保護膜1064可由任何適當保護性材料形成。在一些實施例中，保護膜1064具有在約50 μm與約150 μm之間的厚度。
在操作916處及第10H圖中，將基板302暴露於第二層壓製程中，現在，該基板302於第二側1077上固定有絕緣膜1016b及支撐層1064，且於第一側1075上固定有保護膜1062及可選載體1024。類似於操作908處之層壓製程，將基板302暴露在高溫下，導致絕緣膜1016b之可流動層1018b軟化並流至絕緣膜1016b與可流動層1018a之已層壓絕緣材料之間的任何開放孔洞或體積中，從而使其自身與可流動層1018a之絕緣材料整合在一起。因此，空腔305及介層窗303變得填充（例如，包裝、密封）有絕緣材料，且先前放置在空腔305內之半導體晶粒1026變得完全內嵌在可流動層1018a、1018b之絕緣材料內。
在某些實施例中，該層壓製程為真空層壓製程，其可在高壓釜或其他適當設備中執行。在某些實施例中，藉由使用熱壓製程來執行層壓製程。在某些實施例中，層壓製程係在約80°C與約140°C之間的溫度下執行且歷時約1分鐘與約30分鐘之間的週期。在一些實施例中，層壓製程包括施加約10 psig與約150 psig之間的壓力，而同時將約80°C與約140°C之間的溫度施加至基板302及絕緣膜1016b歷時約1分鐘與約30分鐘之間的週期。舉例而言，層壓製程係在約20 psig與約100 psig之間的壓力、約100°C與約120°C之間的溫度下執行歷時約2分鐘與10分鐘之間的週期。舉例而言，在約110°C之溫度下執行層壓製程歷時約5分鐘之週期。
在層壓之後，在操作918處，使基板302與載體1024脫離並移除保護膜1062、1064，從而導致經層壓之內嵌式晶粒組件1002。如第10I圖中所描繪，內嵌式晶粒組件1002包括基板302，該基板302具有形成於其中且填充有可流動層1018a、1018b之絕緣介電材料的一或更多個空腔305及/或介層窗303，以及在空腔305內之內嵌式晶粒1026。可流動層1018a、1018b之絕緣介電材料包住基板302，以使得絕緣材料覆蓋基板302之至少兩個表面或側（諸如，兩個主要表面606、608）並覆蓋內嵌式半導體晶粒1026之所有側。在一些實例中，在操作918處亦自內嵌式晶粒組件1002移除支撐層1022a、1022b。大體上，藉由諸如自其剝離的任何適當機械製程自內嵌式晶粒組件1002移除支撐層1022a及1022b、載體1024及保護膜1062及1064。
在移除支撐層1022a、1022b及保護膜1062、1064之後，將內嵌式晶粒組件1002暴露於固化製程中，以使可流動層1018a、1018b之絕緣介電材料完全固化（亦即，經由化學反應及交聯硬化），從而形成固化的絕緣層1018。絕緣層1018大體上環繞基板302及內嵌在其中之半導體晶粒1026。舉例而言，絕緣層1018接觸或包封基板302（包括表面606、608）之至少側1075、1077及每一半導體晶粒1026之至少六個側或表面，該每一半導體晶粒1026具有矩形稜柱形狀，如第10I圖中所繪示（亦即，在2D視圖中僅示出四個表面1028及1029）。
在某些實施例中，在高溫下執行固化製程以使內嵌式晶粒組件1002完全固化。舉例而言，在約140°C與約220°C之間的溫度下執行固化製程且歷時約15分鐘與約45分鐘之間的週期，諸如，在約160°C與約200°C之間的溫度下且歷時約25分鐘與約35分鐘之間的週期。舉例而言，在約180°C之溫度下執行固化製程歷時約30分鐘之週期。在另外實施例中，操作918處之固化製程係在或接近周圍（例如，大氣）壓力條件下執行。
在固化之後，在操作920處，將一或更多個貫通組件介層窗1003鑽穿內嵌式晶粒組件1002，從而形成穿過內嵌式晶粒組件1002之整個厚度的通道以用於後續互連形成。在一些實施例中，可將內嵌式晶粒組件1002放置在載體（諸如，載體1024）上，該載體用於在形成貫通組件介層窗1003及後續接觸孔1032期間提供機械支撐。將貫通組件介層窗1003鑽穿介層窗303，該等介層窗303已形成在基板302中且隨後填充有絕緣層1018。因此，貫通組件介層窗1003可被填充在介層窗303內之絕緣層1018周向地環繞。藉由將絕緣層1018之含陶瓷填料的環氧樹脂材料加襯在介層窗303之壁上，與利用習知介層窗絕緣內襯或膜之其他習知互連結構相比較而言，在已完成封裝1602（參考第15圖及第16K圖及第16L圖中描述）中，基於導電矽的基板302與互連件1444（參考第13圖及第14E圖至第14H圖描述）之間的電容耦合及（因此）相鄰定位的介層窗303及/或再分配連接件1644（參考第15圖及第16H圖至第16L圖描述）之間的電容耦合顯著減小。另外，環氧樹脂材料之可流動本質實現了更一致且可靠之包封及絕緣，從而藉由最小化已完成封裝1602之漏電流而增強電效能。
在某些實施例中，貫通組件介層窗1003具有小於約100 μm之直徑，諸如，小於約75 μm。舉例而言，貫通組件介層窗1003具有小於約60 μm之直徑，諸如，小於約50 μm。在某些實施例中，貫通組件介層窗1003具有在約25 μm與約50 μm之間的直徑，諸如，在約35 μm與約40 μm之間的直徑。在某些實施例中，使用任何適當機械製程形成貫通組件介層窗1003。舉例而言，使用機械鑽孔製程形成貫通組件介層窗1003。在某些實施例中，藉由雷射燒蝕使貫通組件介層窗1003形成為穿過內嵌式晶粒組件1002。舉例而言，使用紫外線雷射形成貫通組件介層窗1003。在某些實施例中，用於雷射燒蝕之雷射源具有在約5 kHz與約500 kHz之間的頻率。在某些實施例中，雷射源經配置而以約10 ns與約100 ns之間的脈衝持續時間輸送脈衝式雷射束，其中脈衝能量在約50微焦(μJ)與約500 μJ之間。利用具有小的陶瓷填料顆粒之環氧樹脂材料會進一步促成小直徑介層窗（諸如，介層窗1003）之更精確且準確的雷射圖案化，因為其中的小陶瓷填料顆粒表現出會減小雷射光遠離將在雷射燒蝕製程期間形成介層窗的區域之雷射光反射、散射、繞射及透射。
在操作922處及第10K圖中，將一或更多個接觸孔1032鑽穿絕緣層1018，以暴露形成在每一內嵌式晶粒1026之主動表面1028上的一或更多個接觸件1030。藉由雷射燒蝕將接觸孔1032鑽穿絕緣層1018，使得半導體晶粒1026之所有外表面被絕緣層1018覆蓋且環繞，且接觸件1030被暴露。因此，藉由形成接觸孔1032而暴露接觸件1030。在某些實施例中，雷射源可產生具有在約100 kHz與約1000 kHz之間的頻率之脈衝式雷射束。在某些實施例中，雷射源經配置以輸送波長在約100 nm與約2000 nm之間、脈衝持續時間在約10E-4 ns與約10E-2 ns之間且其中脈衝能量在約10 μJ與約300 μJ之間的脈衝式雷射束。在某些實施例中，使用CO 2、綠光或UV雷射來鑽出接觸孔1032。在某些實施例中，接觸孔1032具有在約5 μm與約60 μm之間的直徑，諸如，在約20 μm與約50 μm之間的直徑。
在形成接觸孔1032之後，在操作922處將內嵌式晶粒組件1002暴露於去污製程中，以移除在形成貫通組件介層窗1003及接觸孔1032期間由雷射燒蝕導致之任何非所想要的殘餘物及/或碎屑。去污製程因此清潔貫通組件介層窗1003及接觸孔1032並完全暴露內嵌式晶粒1026之主動表面1028上的接觸件1030以用於後續金屬化。在某些實施例中，去污製程為濕式去污製程。可將任何適當水性蝕刻劑、溶劑及/或其組合用於濕式去污製程。在一個實例中，可將高錳酸鉀(KMnO 4)溶液用作蝕刻劑。取決於殘餘物厚度，可改變操作922處之將內嵌式晶粒組件1002暴露於濕式去污製程。在另一實施例中，去污製程為乾式去污製程。舉例而言，去污製程可為藉由O 2:CF 4混合氣體進行之電漿去污製程。電漿去污製程可包括藉由施加約700 W之功率並按約10:1（例如，100:10 sccm）之比率使O 2:CF 4流動歷時約60秒與約120秒之間的時間週期而產生電漿。在另外實施例中，去污製程為濕式及乾式製程之組合。
在操作922處的去污製程之後，內嵌式晶粒組件1002已準備好用於在其中形成互連路徑，以下參考第13圖及第14A圖至第14H圖描述。
如上所述，第9圖及第10A圖至第10K圖繪示用於形成中間內嵌式晶粒組件1002之代表性方法900。第11圖及第12A圖至第12G圖繪示替代方法1100，其大體上類似於方法900，但具有更少操作。方法1100大體包括七個操作1110～1170。然而，方法1100之操作1110、1120、1160及1170分別大體上類似於方法900之操作902、904、920及922。因此，為了清晰起見，本文中僅描述操作1130、1140及1150（分別在第12C圖、第12D圖及第12E圖中描繪）。
在將一或更多個半導體晶粒1026放置至經由空腔305暴露之絕緣膜1016a的表面上之後，在層壓之前，在操作1130處及第12C圖中將第二絕緣膜1016b定位在基板302之第二側1077（例如，表面608）之上。在一些實施例中，第二絕緣膜1016b定位在基板302之第二側1077上，以使得第二絕緣膜1016b之可流動層1018b接觸並覆蓋空腔305內之晶粒1026的主動表面1028。在一些實施例中，將第二載體1025固定至第二絕緣膜1016b之支撐層1022b，以用於在稍後處理操作期間提供額外機械支撐。如第12C圖中所描繪，經由半導體晶粒1026與空腔305的內壁之間的介層窗303及縫隙1051在絕緣膜1016a及1016b之間形成一或更多個孔洞1050。
在操作1140處及第12D圖中，將基板302暴露於單個層壓製程中，該基板302現固定至絕緣膜1016a及1016b且具有安置在其中之晶粒1026。在單個層壓製程期間，基板302暴露在高溫下，導致絕緣膜1016a、1016b之可流動層1018a及1018b軟化並流至絕緣膜1016a、1016b之間的開放孔洞或體積中，諸如，流至空腔305的內壁與晶粒1026之間的介層窗303及縫隙1051中。因此，半導體晶粒1026變得內嵌在絕緣膜1016a、1016b之材料以及填充有該材料之介層窗303內。
類似於參考第9圖及第10A圖至第10K圖所描述之層壓製程，操作1140處之層壓製程可為真空層壓製程，其可在高壓釜或其他適當設備中執行。在另一實施例中，藉由使用熱壓製程來執行層壓製程。在某些實施例中，層壓製程係在約80°C與約140°C之間的溫度下執行且歷時約1分鐘與約30分鐘之間的週期。在一些實施例中，層壓製程包括施加約1 psig與約150 psig之間的壓力，而同時將約80°C與約140°C之間的溫度施加至基板302及絕緣膜1016a、1016b層歷時約1分鐘與約30分鐘之間的週期。舉例而言，層壓製程係在約10 psig與約100 psig之間的壓力、約100°C與約120°C之間的溫度下執行歷時約2分鐘與10分鐘之間的週期。舉例而言，在約110°C之溫度下執行層壓製程歷時約5分鐘之週期。
在操作1150處，自基板302移除絕緣膜1016a及1016b之一或更多個支撐層，從而導致經層壓之內嵌式晶粒組件1002。如第12E圖中所描繪，內嵌式晶粒組件1002包括基板302，該基板302具有形成於其中且填充有可流動層1018a、1018b之絕緣介電材料的一或更多個空腔305及/或介層窗303，以及在空腔305內之內嵌式晶粒1026。絕緣材料包住基板302，使得絕緣材料覆蓋基板302之至少兩個表面或側，例如，表面606、608。在一個實例中，自內嵌式晶粒組件1002移除支撐層1022a、1022b，且因此使內嵌式晶粒組件1002與載體1024、1025脫離。大體上，藉由任何適當機械製程移除支撐層1022a、1022b及載體1024、1025，諸如，自其剝離。
在移除支撐層1022a、1022b之後，將內嵌式晶粒組件1002暴露於固化製程中，以使可流動層1018a、1018b之絕緣介電材料完全固化。使絕緣材料固化會導致形成固化的絕緣層1018。如第12E圖中所描繪且類似於與第10I圖相對應之操作918，絕緣層1018大體上環繞基板302及內嵌在其中之半導體晶粒1026。
在某些實施例中，在高溫下執行固化製程以使內嵌式晶粒組件1002完全固化。舉例而言，在約140°C與約220°C之間的溫度下執行固化製程且歷時約15分鐘與約45分鐘之間的週期，諸如，在約160°C與約200°C之間的溫度下且歷時約25分鐘與約35分鐘之間的週期。舉例而言，在約180°C之溫度下執行固化製程歷時約30分鐘之週期。在另外實施例中，操作1150處之固化製程係在或接近周圍（例如，大氣）壓力條件下執行。
在操作1150處之固化後，方法1100大體上類似於方法900之操作920及922。舉例而言，內嵌式晶粒組件1002具有一或更多個貫通組件介層窗1003及鑽穿絕緣層1018之一或更多個接觸孔1032。隨後，將內嵌式晶粒組件1002暴露於去污製程中，在此之後，內嵌式晶粒組件1002準備好用於在其中形成互連路徑，如下所述。
第13圖繪示形成穿過內嵌式晶粒組件1002之電互連件的代表性方法1300之流程圖。第14A圖至第14H圖示意性地繪示處在第13圖中所描繪的方法1300之製程的不同階段之內嵌式晶粒組件1002的橫截面圖。因此，為了清晰起見，本文中一起描述第13圖及第14A圖至第14H圖。
在某些實施例中，經形成而穿過內嵌式晶粒組件1002之電互連件由銅形成。因此，方法1300可視情況以操作1310及第14A圖開始，此處內嵌式晶粒組件1002（具有形成在其中之貫通組件介層窗1003及接觸孔1032）具有形成於其上之黏著層1440及/或種晶層1442。在第14H圖中描繪形成在內嵌式晶粒組件1002上之黏著層1440及種晶層1442的放大局部視圖，以供參考。黏著層1440可形成在絕緣層1018之所需表面上（諸如，內嵌式晶粒組件1002之主要表面1005、1007）以及形成在每一晶粒1026上之接觸孔1032的主動表面1028及貫通組件介層窗1003的內壁上，以輔助促成黏著並阻擋隨後形成之種晶層1442及銅互連件1444的擴散。因此，在某些實施例中，黏著層1440充當黏著層；在另一實施例中，黏著層1440充當阻障層。然而，在兩種實施例中，黏著層1440將在後文中被描述為「黏著層」。
在某些實施例中，可選黏著層1440由鈦、氮化鈦、鉭、氮化鉭、錳、氧化錳、鉬、氧化鈷、氮化鈷或任何其他適當材料或其組合形成。在某些實施例中，黏著層1440具有在約10 nm與約300 nm之間的厚度，諸如，在約50 nm與約150 nm之間。舉例而言，黏著層1440具有在約75 nm與約125 nm之間的厚度，諸如，約100 nm。藉由任何適當沉積製程來形成黏著層1440，包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、電漿增強CVD(PECVD)、原子層沉積(ALD)或其類似者。
可選種晶層1442可形成在黏著層1440上或直接形成在絕緣層1018上（例如，不形成黏著層1440）。種晶層1442由導電材料形成，諸如，銅、鎢、鋁、銀、金或任何其他適當材料或其組合。在某些實施例中，種晶層1442具有在約50 nm與約500 nm之間的厚度，諸如，在約100 nm與約300 nm之間。舉例而言，種晶層1442具有在約150 nm與約250 nm之間的厚度，諸如，約200 nm。在某些實施例中，種晶層1442具有在約0.1 μm與約1.5 μm之間的厚度。類似於黏著層1440，藉由任何適當沉積製程來形成種晶層1442，諸如，CVD、PVD、PECVD、ALD乾式製程、濕式無電電鍍製程，或其類似者。在某些實施例中，在內嵌式晶粒組件上形成鉬黏著層1440，與銅種晶層1442相組合。Mo-Cu黏著及種晶層組合使得能夠提高與絕緣層108之表面的黏著並減少在操作1370處之後續種晶層蝕刻製程期間導電互連線的底切。
在操作1320及1330處（分別對應於第14B圖及第14C圖），在內嵌式晶粒組件1002之兩個主要表面1005、1007上塗覆旋塗/噴塗或乾式抗蝕劑膜1450（諸如，光阻劑），且隨後經圖案化。在某些實施例中，經由選擇性暴露於UV輻射中來圖案化抗蝕劑膜1450。在某些實施例中，在形成抗蝕劑膜1450之前，將黏著促進劑（未示出）塗覆至內嵌式晶粒組件1002。黏著促進劑藉由為抗蝕劑膜1450產生界面黏接層及藉由自內嵌式晶粒組件1002之表面移除任何濕氣而提高了抗蝕劑膜1450與內嵌式晶粒組件1002的黏著。在一些實施例中，黏著促進劑由雙(三甲基矽基)胺或六甲基二矽氮烷(HMDS)及丙二醇單甲基醚乙酸酯(PGMEA)形成。
在操作1340處及第14D圖中，將內嵌式晶粒組件1002暴露於抗蝕劑膜顯影製程。如第14D圖中所描繪，抗蝕劑膜1450之顯影導致貫通組件介層窗1003及接觸孔1032的暴露，現在其上形成有黏著層1440及種晶層1442。在某些實施例中，膜顯影製程為濕式製程，諸如，包括將抗蝕劑暴露在溶劑中之濕式製程。在某些實施例中，膜顯影製程為利用水性蝕刻製程之濕式蝕刻製程。在其他實施例中，膜顯影製程為利用對所需材料有選擇性的緩衝蝕刻製程之濕式蝕刻製程。可將任何適當的濕式溶劑或濕式蝕刻劑之組合用於抗蝕劑膜顯影製程。
在操作1350及1360處（分別對應於第14E圖及第14F圖），經由已暴露的貫通組件介層窗1003及接觸孔1032形成互連件1444，且其後移除抗蝕劑膜1450。互連件1444由包括電鍍及無電沉積之任何適當方法形成。在某些實施例中，經由濕式製程移除抗蝕劑膜1450。如第14E圖及第14F圖中所描繪，在移除抗蝕劑膜1450後，所形成之互連件1444填充貫通組件介層窗1003及接觸孔1032及/或覆蓋其內圓周壁並自內嵌式晶粒組件1003之表面1005、1007及1028突出。在某些實施例中，互連件1444由銅形成。在其他實施例中，互連件1444可由任何適當的導電材料形成，包括但不限於鋁、金、鎳、銀、鈀、錫或其類似者。
在操作1370處及第14G圖中，將具有形成於其中之互連件1444的內嵌式晶粒組件1002暴露於黏著層及/或種晶層蝕刻製程中，以移除黏著層1440及種晶層1442。在某些實施例中，種晶層蝕刻為濕式蝕刻製程，其包括內嵌式晶粒組件1002之沖洗及乾燥。在某些實施例中，種晶層蝕刻製程為對所需材料（諸如，銅、鎢、鋁、銀或金）有選擇性之緩衝蝕刻製程。在其他實施例中，蝕刻製程為水性蝕刻製程。可將任何適當的濕式蝕刻劑或濕式蝕刻劑之組合用於種晶層蝕刻製程。
在操作1370處之種晶層蝕刻製程之後，可自內嵌式晶粒組件1002單一化一或更多個電學上起作用之封裝。或者，內嵌式晶粒組件1002可視需要具有形成在其上之一或更多個再分配層1658及/或1660（在第16K圖至第16L圖中示出），以使得能夠將互連件1444之接觸點重新路由至內嵌式晶粒組件1002之表面上的所需位置。第15圖繪示在內嵌式晶粒組件1002上形成再分配層1658的代表性方法1500之流程圖。第16A圖至第16L圖示意性地繪示處在第15圖中所描繪之方法1500的不同階段之內嵌式晶粒組件1002的橫截面圖。因此，為了清晰起見，本文中一起描述第15圖及第16A圖至第16L圖。
方法1500大體上類似於上述方法900、1100及1300。大體上，方法1500以操作1502及第16A圖開始，此處將絕緣膜1616放置在內嵌式晶粒組件1002上且其後進行層壓。絕緣膜1616可大體上類似於絕緣膜1016，且包括由基於聚合物之可流動介電材料形成的一或更多個層。在某些實施例中，如第16A圖中所描繪，絕緣膜1616包括可流動層1618及一或更多個支撐層1622。在某些實施例中，絕緣膜1616可包括含陶瓷填料之環氧樹脂可流動層1618及一或更多個支撐層1622。在另一實例中，絕緣膜1616可包括光可定義之聚醯亞胺可流動層1618及一或更多個支撐層1622。光可定義之聚醯亞胺之材料性質使得能夠形成穿過由其形成之所得互連層的更小（例如，更窄）介層窗。然而，預期將層及絕緣材料之任何適當組合用於絕緣膜1616。舉例而言，絕緣膜1616可包括非光敏性聚醯亞胺、聚苯并噁唑(PBO)、二氧化矽及/或氮化矽可流動層1618。用於一或更多個支撐層1622之適當材料的實例包括PET及聚丙烯(PP)。
在一些實例中，可流動層1618包括與上述可流動層1018a、1018b不同之基於聚合物的可流動介電材料。舉例而言，可流動層1018可包括含陶瓷填料之環氧樹脂且可流動層1618可包括光可定義之聚醯亞胺。在另一實例中，可流動層1618由與可流動層1018a、1018b不同之無機介電材料形成。舉例而言，可流動層1018a、1018b可包括含陶瓷填料之環氧樹脂且可流動層1618可包括二氧化矽層。
絕緣膜1616具有小於約200 μm之厚度，諸如，在約10 μm與約180 μm之間的厚度。舉例而言，具有可流動層1618及PET支撐層1622之絕緣膜1616具有在約50 μm與約100 μm之間的總厚度。在某些實施例中，可流動層1618具有小於約60 μm之厚度，諸如在約5 μm與約50 μm之間的厚度，諸如約20 μm之厚度。絕緣膜1616被放置在具有已暴露的互連件1444之內嵌式晶粒組件1002的表面上，該等已暴露的互連件1444耦接至晶粒1026之主動表面1028上的接觸件1030及/或耦接至經金屬化之貫通組件介層窗1003，諸如，主要表面1005。
在放置絕緣膜1616之後，將內嵌式晶粒組件1002暴露於層壓製程，該層壓製程大體上類似於參考操作908、916及1140所描述之層壓製程。將內嵌式晶粒組件1002暴露於高溫下以使可流動層1618軟化，該可流動層1618隨後黏接至已形成在內嵌式晶粒組件1002上之絕緣層1018。因此，在某些實施例中，可流動層1618變得與絕緣層1018整合在一起且形成其延伸部。可流動層1618與絕緣層1018的整合導致擴展且整合之絕緣層1018覆蓋先前已暴露的互連件1444。因此，黏接之可流動層1618及絕緣層1018在本文中將被共同描述為絕緣層1018。然而，在其他實施例中，可流動層1618之層壓及後續固化會在絕緣層1018上形成第二絕緣層（未示出）。在一些實例中，該第二絕緣層係由與絕緣層1018不同之材料層形成。
在某些實施例中，該層壓製程為真空層壓製程，其可在高壓釜或其他適當設備中執行。在某些實施例中，藉由使用熱壓製程來執行層壓製程。在某些實施例中，層壓製程係在約80°C與約140°C之間的溫度下執行且歷時約1分鐘與約30分鐘之間的週期。在一些實施例中，層壓製程包括施加約10 psig與約100 psig之間的壓力，而同時將約80°C與約140°C之間的溫度施加至基板302及絕緣膜1616歷時約1分鐘與約30分鐘之間的週期。舉例而言，層壓製程係在約30 psig與約80 psig之間的壓力及約100°C與約120°C之間的溫度下執行歷時約2分鐘與約10分鐘之間的週期。舉例而言，在約110°C之溫度下執行層壓製程歷時約5分鐘之週期。在另外實例中，在約30 psig與約70 psig之間的壓力下執行層壓製程，諸如，約50 psig。
在操作1504處及第16圖中，藉由機械製程自內嵌式晶粒組件1002移除支撐層1622及載體1624。在移除支撐層1622及載體1624之後，將內嵌式晶粒組件1002暴露於固化製程中，以使最新擴展之絕緣層1018完全固化。在某些實施例中，固化製程大體上類似於參考操作918及1150所述之固化製程。舉例而言，在約140°C與約220°C之間的溫度下執行固化製程且歷時約15分鐘與約45分鐘之間的週期，諸如，在約160°C與約200°C之間的溫度下且歷時約25分鐘與約35分鐘之間的週期。舉例而言，在約180°C之溫度下執行固化製程歷時約30分鐘之週期。在另外實施例中，操作1504處之固化製程係在或接近周圍壓力條件下執行。
接著在操作1506處及第16C圖中藉由雷射燒蝕選擇性地圖案化內嵌式晶粒組件1002。操作1506處之雷射燒蝕會形成穿過最新擴展之絕緣層1018之再分配介層窗1603並暴露所需互連件1444以用於其接觸點的再分配。在某些實施例中，再分配介層窗1603具有在約5 μm與約60 μm之間的直徑，諸如在約10 μm與約50 μm之間的直徑，諸如在約20 μm與約45 μm之間。在某些實施例中，利用CO 2雷射執行操作1506處之雷射燒蝕製程。在某些實施例中，利用UV雷射執行操作1506處之雷射燒蝕製程。在某些實施例中，利用綠光雷射執行操作1506處之雷射燒蝕製程。舉例而言，雷射源可產生具有在約100 kHz與約1000 kHz之間的頻率之脈衝式雷射束。在一個實例中，雷射源經配置以輸送波長在約100 nm與約2000 nm之間、脈衝持續時間在約10E-4 ns與約10E-2 ns之間且其中脈衝能量在約10 μJ與約300 μJ之間的脈衝式雷射束。
在圖案化內嵌式晶粒組件1002之後，將內嵌式晶粒組件1002暴露於大體上類似於操作922及1170處的去污製程之去污製程。在操作1506處之去污製程期間，自再分配介層窗1603移除在形成再分配介層窗1603期間由雷射燒蝕形成之非所想要的殘餘物及碎屑，以清理（例如，清潔）其表面以用於後續金屬化。在某些實施例中，去污製程為濕式製程。可將任何適當水性蝕刻劑、溶劑及/或其組合用於濕式去污製程。在一個實例中，可將KMnO 4溶液用作蝕刻劑。在另一實施例中，去污製程為乾式去污製程。舉例而言，去污製程可為藉由O 2/CF 4混合氣體進行之電漿去污製程。在另外實施例中，去污製程為濕式及乾式製程之組合。
在操作1508處及第16D圖中，在絕緣層1018上形成可選黏著層1640及/或種晶層1642。在某些實施例中，黏著層1640由鈦、氮化鈦、鉭、氮化鉭、錳、氧化錳、鉬、氧化鈷、氮化鈷或任何其他適當材料或其組合形成。在某些實施例中，黏著層1640具有在約10 nm與約300 nm之間的厚度，諸如，在約50 nm與約150 nm之間。舉例而言，黏著層1640具有在約75 nm與約125 nm之間的厚度，諸如，約100 nm。可藉由任何適當沉積製程來形成黏著層1640，包括但不限於CVD、PVD、PECVD、ALD或其類似者。
可選種晶層1642由導電材料形成，諸如，銅、鎢、鋁、銀、金或任何其他適當材料或其組合。在某些實施例中，種晶層1642具有在約50 nm與約500 nm之間的厚度，諸如，在約100 nm與約300 nm之間。舉例而言，種晶層1642具有在約150 nm與約250 nm之間的厚度，諸如，約200 nm。在某些實施例中，種晶層1642具有在約0.1 μm與約1.5 μm之間的厚度。類似於黏著層1640，可藉由任何適當沉積製程來形成種晶層1642，諸如，CVD、PVD、PECVD、ALD乾式製程、濕式無電電鍍製程，或其類似者。在某些實施例中，在內嵌式晶粒組件1002上形成鉬黏著層1640及銅種晶層1642以減少在操作1520處之後續種晶層蝕刻製程期間導電互連線的底切。
在操作1510、1512及1514處（分別對應於第16E圖、第16F圖及第16G圖），在內嵌式晶粒組件1002之黏著及/或種晶表面之上塗覆旋塗/噴塗或乾式抗蝕劑膜1650（諸如，光阻劑），且隨後經圖案化及顯影。在某些實施例中，在放置抗蝕劑膜1650之前，將黏著促進劑（未示出）塗覆至內嵌式晶粒組件1002。抗蝕劑膜1650之暴露及顯影導致再分配介層窗1603打開。因此，可藉由將抗蝕劑膜1650的多個部分選擇性地暴露於UV輻射中並隨後藉由濕式製程（諸如，濕式蝕刻製程）使抗蝕劑膜1650顯影來執行抗蝕劑膜1650之圖案化。在某些實施例中，抗蝕劑膜顯影製程為利用對所需材料有選擇性的緩衝蝕刻製程之濕式蝕刻製程。在其他實施例中，抗蝕劑膜顯影製程為利用水性蝕刻製程之濕式蝕刻製程。可將任何適當的濕式蝕刻劑或濕式蝕刻劑之組合用於抗蝕劑膜顯影製程。
在操作1516及1518處（分別對應於第16H圖及第16I圖），形成穿過已暴露的再分配介層窗1603之再分配連接件1644，且其後移除抗蝕劑膜1650。再分配連接件1644由包括電鍍及無電沉積之任何適當方法形成。在某些實施例中，經由濕式製程移除抗蝕劑膜1650。如第16H圖及第16I圖中所描繪，在移除抗蝕劑膜1650之後，再分配連接件1644填充再分配介層窗1603並自內嵌式晶粒組件1002之表面突出。在某些實施例中，再分配連接件1644由銅形成。在其他實施例中，再分配連接件1644可由任何適當的導電材料形成，包括但不限於鋁、金、鎳、銀、鈀、錫或其類似者。
在操作1520處及第16J圖中，將具有形成於其上之再分配連接件1644的內嵌式晶粒組件1002暴露於大體上類似於操作1370之種晶層蝕刻製程的種晶層蝕刻製程。在某些實施例中，種晶層蝕刻為濕式蝕刻製程，其包括內嵌式晶粒組件1002之沖洗及乾燥。在某些實施例中，種晶層蝕刻製程為利用對種晶層1642的所需材料有選擇性之緩衝蝕刻製程的濕式蝕刻製程。在其他實施例中，蝕刻製程為利用水性蝕刻製程之濕式蝕刻製程。可將任何適當的濕式蝕刻劑或濕式蝕刻劑之組合用於種晶層蝕刻製程。
在操作1522處且在第16K圖及第16L圖中描繪，自內嵌式晶粒組件1002單一化一或更多個已完成封裝1602。然而，在操作1522之前，可利用上述序列及製程在內嵌式晶粒組件1002上形成額外再分配層，如第16L圖中所描繪（第16K圖描繪具有一個額外再分配層1658之已完成封裝1602）。舉例而言，可在內嵌式晶粒組件1002之與第一額外再分配層1658相對的側或表面（諸如，主要表面1007）上形成一或更多個額外再分配層1660。或者，可在第一額外再分配層1658（未示出）之同一側或表面（諸如，主要表面1005）上形成一或更多個額外再分配層1660。在形成了所有所需的再分配層之後，可接著自內嵌式晶粒組件1002單一化已完成封裝1602。
第17圖繪示用於在形成再分配層時將絕緣層放置並層壓在內嵌式晶粒組件1002上之替代方法1700的流程圖。第18A圖至第18C圖示意性地繪示處在方法1700的不同階段之內嵌式晶粒組件1002的橫截面圖。因此，為了清晰起見，本文中一起描述第17圖及第18A圖至第18C圖。注意，在執行方法1700之操作1702～1706之後，可執行方法1500之操作1508～1522，以完成再分配層的形成，例如，沉積黏著及/或種晶層、電鍍再分配連接件，等。
方法1700大體上類似於上述方法中之一或更多者。通常，方法1700以操作1702及第18A圖開始，此處將預先構造之絕緣膜1816對準並放置在內嵌式晶粒組件1002上。類似於上述絕緣膜1616、1016，絕緣膜1816可包括由基於聚合物之可流動介電材料形成的一或更多個層。舉例而言，在某些實施例中，絕緣膜1816包括可流動層1818及一或更多個支撐層1822。在某些實施例中，絕緣膜1816包括含陶瓷填料之環氧樹脂可流動層1818及一或更多個支撐層1822。在另一實例中，絕緣膜1816包括光可定義之聚醯亞胺可流動層1818及一或更多個支撐層1822。然而，預期將層及絕緣材料之任何適當組合用於絕緣膜1816，諸如，以上參考絕緣膜1616及1016所描述之彼些。舉例而言，在某些實施例中，可流動層1818可由非光敏性聚醯亞胺、聚苯并噁唑(PBO)、二氧化矽及/或氮化矽形成。用於一或更多個支撐層1822之適當材料的實例包括PET、PP、聚乙烯(PE)聚碳酸酯、聚苯乙烯及其類似者。
在一些實例中，可流動層1818由與可流動層1018a、1018b不同之基於聚合物的可流動介電材料形成。舉例而言，可流動層1018a、1018b可包括含陶瓷填料之環氧樹脂層，而可流動層1818可包括光可定義聚醯亞胺層，或反之亦然。在另一實例中，可流動層1818由與可流動層1018a、1018b不同之無機介電材料形成。舉例而言，可流動層1018a、1018b可包括含陶瓷填料之環氧樹脂層，且可流動層1818可包括二氧化矽層，或反之亦然。
可流動層1818通常具有小於約120 μm之厚度，諸如，在約10 μm與約100 μm之間。舉例而言，可流動層1818具有在約20 μm與約80 μm之間的厚度。在某些實施例中，整個絕緣膜1816具有小於約200 μm之厚度，諸如，小於約160 μm之厚度。
然而，不同於絕緣膜之先前實例，絕緣膜1816經預先構造，亦即，在放置且層壓在內嵌式晶粒組件1002上之前被構造。舉例而言，絕緣膜1816具有形成於其中之一或更多個介層窗1803，用於再分配連接件之後續電鍍，其中介層窗1803之側壁經選擇性地固化。參考第19圖、第20A圖至第20C圖及第21A圖至第21B圖更詳細地描述絕緣膜1816之預先構造。因此，在將絕緣膜1816放置在內嵌式晶粒組件1002上期間，使絕緣膜1816與內嵌式晶粒組件1002對準，以使得預先構造之介層窗1803關於互連件1444之接觸點或襯墊對準，從而實現互連件1444與隨後形成之再分配連接件的連接。在某些實施例中，絕緣膜1816具有形成於其上之一或更多個基準標記以促進與內嵌式晶粒組件1002的對準，該內嵌式晶粒組件1002可具有形成在其配合表面上之一或更多個對應基準標記（例如，經蝕刻區域或經沉積材料區域）。然而，預期任何適當的對準方法。
在操作1704處及第18B圖中，在放置預先構造之絕緣膜1816後，將內嵌式晶粒組件1002暴露於大體上類似於上述層壓製程之層壓製程中。因此將內嵌式晶粒組件1002暴露於高溫下以使可流動層1818軟化，該可流動層1818隨後黏接至已形成在內嵌式晶粒組件1002上之絕緣層1018。因此，在某些實施例中，可流動層1818變得與絕緣層1018整合在一起且形成其延伸部。可流動層1818與絕緣層1018的整合導致擴展且整合之絕緣層1018覆蓋先前已暴露的互連件1444。因此，黏接之可流動層1818及絕緣層1018在本文中將被共同描述為絕緣層1018。然而，在其他實施例中，可流動層1818之層壓會在絕緣層1018上形成第二絕緣層（未示出）。在一些實例中，該第二絕緣層係由與絕緣層1018不同之材料形成。在一些實施例中，第二絕緣層可具有與絕緣層1018不同之與結構、電學或成分有關的材料性質。在其他實施例中，第二絕緣層包括與絕緣層1018相同之材料，但具有不同的結構性質（例如，厚度）。
在某些實施例中，該層壓製程為真空層壓製程，其可在高壓釜或其他適當設備中執行。在某些實施例中，藉由使用熱壓製程來執行層壓製程。在某些實施例中，層壓製程係在約80°C與約140°C之間的溫度下執行且歷時約1分鐘與約30分鐘之間的週期。在一些實施例中，層壓製程包括施加約10 psig與約100 psig之間的壓力，而同時將約80°C與約140°C之間的溫度施加至基板302及絕緣膜1616歷時約1分鐘與約30分鐘之間的週期。舉例而言，層壓製程係在約30 psig與約80 psig之間的壓力及約100°C與約120°C之間的溫度下執行歷時約2分鐘與約10分鐘之間的週期。舉例而言，在約110°C之溫度下執行層壓製程歷時約5分鐘之週期。在另外實例中，在約30 psig與約70 psig之間的壓力下執行層壓製程，諸如，約50 psig。
在操作1706處及第18C圖中，藉由機械製程自層壓至內嵌式晶粒組件1002上之可流動層1818移除支撐層1822。在移除支撐層1822之後，在某些實施例中，將內嵌式晶粒組件1002暴露於固化製程中，以使最新擴展之絕緣層1018完全固化。在某些實施例中，固化製程大體上類似於以上參考操作918及1150所述之固化製程。舉例而言，在約140°C與約220°C之間的溫度下執行固化製程且歷時約15分鐘與約45分鐘之間的週期，諸如，在約160°C與約200°C之間的溫度下且歷時約25分鐘與約35分鐘之間的週期。舉例而言，在約180°C之溫度下執行固化製程歷時約30分鐘之週期。在另外實施例中，操作1504處之固化製程係在或接近周圍壓力條件下執行。
其後，如上所述，可執行方法1500之操作1508～1522以完成再分配層的形成，例如，沉積黏著及/或種晶層、電鍍再分配連接件，等。
第19圖根據本文所述實施例繪示在放置於（例如）內嵌式晶粒組件或其他半導體元件封裝結構上之前預先構造絕緣膜的方法1900之流程圖。第20A圖至第20C圖示意性地繪示處在第19圖中所描繪之預先構造方法1900的不同階段之絕緣膜的橫截面圖。因此，為了清晰起見，本文中一起描述第19圖及第20A圖至第20C圖。
方法1900以操作1902及對應的第20A圖開始，其中經由雷射燒蝕圖案化絕緣膜（例如，絕緣膜1816）以在其可流動層中形成一或更多個特徵，諸如，介層窗1803。然而，在一些實施例中，藉由微影及顯影製程或機械衝壓(mechanical stamping)製程來圖案化絕緣膜以在其中形成一或更多個特徵。除非另外註明，否則本文所述實施例及實例可在包括夾在兩個或更多個支撐或覆蓋/保護層之間的10～100 μm厚之可流動層的任何絕緣薄片或膜上執行。在第20A圖至第20C圖中所示之實例中，除了黏附至絕緣膜1816之與支撐層1822相對的側上之可流動層1818的覆蓋層1824以外，絕緣膜1816包括附接至如上所述之支撐層1822的可流動層1818。在某些實施例中，覆蓋層1824由與支撐層1822之材料類似的材料製成。舉例而言，覆蓋層1824可由輕質塑膠材料形成，諸如，PET、PP、PE，等。可在預先構造絕緣膜1816之後且在將絕緣膜1816放置在（例如）內嵌式晶粒組件或其他半導體元件封裝結構上之前移除覆蓋層1824。
另外，本文所述實施例及實例可在塊體或先前單一化之絕緣膜上執行。舉例而言，可在一捲絕緣膜上執行預先構造，其後可視情況單一化（例如，在操作1906處）絕緣膜，以用於批次或單個元件放置及層壓。
如上所述，可使用具有任何適當類型的雷射源2007之雷射燒蝕系統實現絕緣膜1816的圖案化。在某些實例中，雷射源2007為紅外線(IR)雷射。在某些實施例中，雷射源2007為UV雷射，諸如，355 nm之UV雷射或248 nm之準分子UV雷射。舉例而言，雷射源2007可為皮秒或飛秒UV雷射。在某些實施例中，雷射源2007為飛秒綠光雷射。在另外實施例中，雷射源2007為CO 2雷射。雷射源2007可產生連續的或脈衝式的雷射束2010，用於絕緣膜1816之圖案化。舉例而言，在某些實施例中，雷射源2007可產生具有在約100 kHz與約1000 kHz之間的頻率之脈衝式雷射束。在一個實例中，雷射源經配置以輸送波長在約100 nm與約2000 nm之間、脈衝持續時間在約10E-4 ns與約10E-2 ns之間且其中脈衝能量在約10 μJ與約300 μJ之間的脈衝式雷射束。
雷射束2007經配置以在絕緣膜1816中形成任何所需圖案及/或特徵，包括介層窗1803，其可用於穿過可流動層1818之電連接件的電鍍。舉例而言，雷射源2007可用以形成介層窗1803，其具有在約5 μm與約60 μm之間的直徑，諸如在約10 μm與約50 μm之間的直徑，諸如在約20 μm與約45 μm之間。介層窗1803可經安置而以任何所需佈置/位置穿過絕緣膜1816，以便實現介層窗1803中之隨後電鍍的電連接件與（例如）內嵌式晶粒組件或其他半導體元件封裝結構中的互連件及/或再分配連接件之間的接觸/耦接，在此之後，絕緣膜1816經層壓。
在圖案化之後，在操作1904處及第20B圖中將絕緣膜1816暴露於選擇性固化製程中，以選擇性地固化任何經圖案化特徵之側壁，從而使經圖案化特徵能夠在後續操作期間維持其形貌。舉例而言，操作1904處之固化製程可用以使介層窗1803之側壁硬化（在第20B圖中將已硬化側壁示為2020），以使得在將絕緣膜1816放置並層壓至（例如）內嵌式晶粒組件1002上（如參考方法1700所描述）期間，介層窗1803得以維持其形貌及結構完整性。因此，選擇性固化製程會防止絕緣膜1816中之經圖案化的任何特徵在（例如）放置及層壓期間塌陷。
通常，固化製程可在高溫下執行，諸如在約140°C與約220°C之間的溫度，諸如在約160°C與約200°C之間的溫度，諸如約180°C之溫度。在某些實施例中，該固化製程為電漿固化製程，其中將經圖案化之絕緣膜1816暴露於包括N 2、CH 4、H 2、CF 4及/或O 2物質之電漿中。在某些其他實施例中，該固化製程為UV固化製程。可將絕緣膜1816暴露於固化製程中歷時約1秒至約60秒之週期，諸如約2秒至約30秒之週期，諸如約5秒至約20秒之週期，諸如約10秒之週期。
在操作1906處及第20C圖中，視情況將經圖案化且經固化之絕緣膜1816單一化，以用於放置並層壓在半導體元件封裝上。然而，在某些實施例中，將絕緣膜1816放置並層壓在批次或塊體半導體元件封裝結構上，且如上所述，可將絕緣膜1816連同半導體元件封裝結構一起單一化至個別封裝中（在進一步處理之後）。在另外實施例中，在預先構造之前，將絕緣膜1816單一化。
在其中在塊體絕緣膜上執行預先構造之某些實施例中，使用捲對捲預先構造裝置來執行方法1900。第21A圖及第21B圖示意性地繪示用於在方法1900期間使用之例示性捲對捲預先構造裝置2100。裝置2100可包括退繞模組2104、捲繞模組2106，及安置於其間之一或更多個處理站。在第21A圖之實例中，裝置2100被示為具有三個處理站2110、2120及2130，其可各自用於執行方法1900之單獨操作。舉例而言，處理站2110可為用於執行操作1902之雷射燒蝕系統，如第21B圖中所示；處理站2120可為用於執行操作1904之固化系統（諸如，處理腔室或烤爐）；且可選處理站2130可為用於執行操作1906之單一化站。
根據某些實施例中，退繞模組2104及捲繞模組2106（其可各自包括一或更多個捲筒）串聯操作以促進經由處理站2110、2120及2130中之每一者餽送（例如，捲動）絕緣膜1816。絕緣膜1816可依序通過每一處理站，以使得絕緣膜1816之所需區域在預先構造期間依序經圖案化、固化及單一化。
除了用以形成再分配層以外，經預先構造之絕緣膜1816亦可用以形成內嵌式晶粒組件或其他半導體元件封裝結構之（若干）絕緣層，其包封基板/框架及任何半導體晶粒。舉例而言，藉由利用兩個經預先構造之絕緣膜1816，可在基板/框架（例如，上述基板302）上形成大體上類似於絕緣層1018之絕緣層2318。第22圖根據本文所述實施例繪示用於形成此絕緣層之方法2200的流程圖。第23A圖至第23G圖示意性地繪示處在第22圖中所描繪之方法2200的不同階段之基板302的橫截面圖。因此，為了清晰起見，本文中一起描述第22圖及第23A圖至第23G圖。
通常，方法2200以操作2202及第23A圖開始，其中將基板302（已經圖案化且具有形成於其中之所需特徵）對準（例如，經由基準點）且放置在第一預先構造之絕緣膜1816上。在某些實施例中，絕緣膜1816經預先構造（亦即，在放置在基板302上之前被構造）以包括與形成於基板302中的介層窗303橫向對準之一或更多個介層窗1803，以使得當絕緣膜1816之可流動層1818被層壓至基板302時，可隨後經由介層窗303及1803電鍍互連件（例如，互連件1444）。
在某些實施例中，在將基板302放置至絕緣膜1816上且具體言之係放置至其可流動層1818上之後，可視情況將基板302及絕緣膜1816放置在用於在稍後處理操作期間提供機械支撐之載體1024上，如以上參考類似方法所描述。
在操作2204處且在第23B圖中描繪，一或更多個半導體晶粒1026被放置在形成於基板302中之空腔305內，使得半導體晶粒1026現在一側上被絕緣膜1816且在（例如）其四個側上被基板302包圍（在第23B圖中描繪出單個半導體晶粒1026）。在某些實施例中，晶粒1026為多用途晶粒，其具有形成在其主動表面1028上之積體電路。晶粒1026被放置在空腔305內且定位至絕緣膜1816之經由空腔305暴露的表面上。在某些實施例中，晶粒1026被放置在安置於或形成於絕緣膜1816上之黏著層（未示出）上。
在操作2206處及第23C圖中，將基板302暴露於層壓製程中，該基板302現被放置在絕緣膜1816上且進一步具有安置在其中之晶粒1026。在層壓製程期間，將基板302暴露在高溫下，導致絕緣膜1816之可流動層1818軟化且流至空腔305的內壁與晶粒1026之間的縫隙1051中，而同時基板302之介層窗303由於介層窗1803的側壁2020之先前固化而保持未被填充。如上所述，選擇性固化介層窗1803之側壁2020維持了其結構完整性且因此防止可流動層1818之介電材料在層壓之後流至介層窗303中（例如，防止可流動層1818堵塞介層窗3030）。因此，半導體晶粒1026變得至少部分地內嵌在絕緣膜1816及基板302之材料內，如第23C圖中所描繪。另外，基板302變得固定至可流動層1818。
在某些實施例中，該層壓製程為真空層壓製程，其可在高壓釜或其他適當設備中執行。在某些實施例中，藉由使用熱壓製程來執行層壓製程。在某些實施例中，層壓製程係在約80°C與約140°C之間的溫度下執行且歷時約5秒與約1.5分鐘之間的週期，諸如，在約30秒與約1分鐘之間。在一些實施例中，層壓製程包括施加約1 psig與約50 psig之間的壓力，而同時將約80°C與約140°C之間的溫度施加至基板302及絕緣膜1016a歷時約5秒與約1.5分鐘之間的週期。舉例而言，層壓製程係在約5 psig與約40 psig之間的壓力、約100°C與約120°C之間的溫度下執行歷時約10秒與約1分鐘之間的週期。舉例而言，在約110°C之溫度下執行層壓製程歷時約20秒之週期。
在某些實施例中，在層壓之前，將保護膜（例如，保護膜1060）放置在基板302之已暴露層（例如，側1077）之上，如第23C圖中所示。在某些實施例中，保護膜1060由與支撐層1022a之材料類似的材料形成。舉例而言，保護膜1060由PET形成，諸如，雙軸PET。然而，保護膜1060可由任何適當保護性材料形成。在層壓之後且在以下所論述之操作2208之前移除保護膜1060。
在操作2208處及第23D圖中，將第二預先構造之絕緣膜1816對準（例如，經由基準點）並放置在基板302之相對側（例如，側1077）上。在某些實施例中，第二絕緣膜1816經定位而使得其可流動層1818接觸且覆蓋空腔305內之晶粒1026的主動表面1028。第二絕緣膜1816可經預先構造而包括與形成在基板302中之介層窗303橫向對準的一或更多個介層窗1803，以及與形成在每一內嵌式晶粒1026的主動表面1028上之接觸件1030橫向對準的一或更多個介層窗1803。因此，可隨後經由介層窗303及1803電鍍互連件（例如，互連件1444），且該等互連件可進一步被路由至接觸件1030用於將內嵌式晶粒1026連接至其他元件。
在操作2210處及第23E圖中，將基板302暴露於第二層壓製程中，現在，該基板302於第一側1075上固定有第一絕緣膜1816，且具有放置在第二側1077上之第二絕緣膜1816。類似於操作2206處之層壓製程，將基板302暴露在高溫下，導致第二絕緣膜1816之可流動層1818軟化並流至空腔305的內壁與晶粒1026之間開放的剩餘縫隙1051中，從而使其自身與第一絕緣膜1816之可流動層1818的絕緣材料整合在一起。因此，空腔305變得被填充（例如，包裝、密封），且半導體晶粒1026變得完全內嵌在可流動層1818之絕緣材料內，而介層窗303及1803保持打開。
在某些實施例中，該第二層壓製程為真空層壓製程，其可在高壓釜或其他適當設備中執行。在某些實施例中，藉由使用熱壓製程來執行層壓製程。在某些實施例中，層壓製程係在約80°C與約140°C之間的溫度下執行且歷時約1分鐘與約30分鐘之間的週期。在一些實施例中，層壓製程包括施加約10 psig與約150 psig之間的壓力，而同時將約80°C與約140°C之間的溫度施加至基板302及絕緣膜1016b歷時約1分鐘與約30分鐘之間的週期。舉例而言，層壓製程係在約20 psig與約100 psig之間的壓力、約100°C與約120°C之間的溫度下執行歷時約2分鐘與10分鐘之間的週期。舉例而言，在約110°C之溫度下執行層壓製程歷時約5分鐘之週期。
在操作2212處及第23F圖中，使經層壓之內嵌式晶粒組件1002與任何載體及/或保護膜脫離，移除支撐層1822，且將內嵌式晶粒組件1002暴露於固化製程中。通常，藉由任何適當機械製程自內嵌式晶粒組件1002移除支撐層1822及任何載體及/或保護膜，諸如，自其剝離。其後，將內嵌式晶粒組件1002暴露於固化製程中，以使可流動層1818之絕緣介電材料完全固化（亦即，經由化學反應及交聯硬化），從而形成已固化的絕緣層2318。絕緣層2318大體上環繞基板302及內嵌在其中之半導體晶粒1026，介層窗303之側壁除外。舉例而言，絕緣層2318接觸或包封基板302（包括表面606、608）之至少側1075、1077及每一半導體晶粒1026之至少六個側或表面，而使介層窗303之側壁被暴露。
在某些實施例中，在高溫下執行固化製程以使內嵌式晶粒組件1002完全固化。舉例而言，在約140°C與約220°C之間的溫度下執行固化製程且歷時約15分鐘與約45分鐘之間的週期，諸如，在約160°C與約200°C之間的溫度下且歷時約25分鐘與約35分鐘之間的週期。舉例而言，在約180°C之溫度下執行固化製程歷時約30分鐘之週期。在另外實施例中，操作2212處之固化製程係在或接近周圍（例如，大氣）壓力條件下執行。
在固化之後，內嵌式晶粒組件1002已準備好用於在其中形成互連路徑（如以上參考第13圖及第14A圖至第14H圖所描述）以及單一化，以形成已完成的封裝。為了參考，在第23G圖中描繪例示性封裝2302。利用上述方法，可經由內嵌式晶粒組件1002之介層窗303及1803形成互連件1444，用於一或更多個部件及/或其他封裝結構（包括晶粒1026）之互連。然而，不同於先前所描述之實例，互連件1444及/或黏著層1440及/或種晶層1442可直接形成在介層窗303之側壁上（而非在形成於介層窗303中之貫通組件介層窗內），因為在方法2200之層壓製程期間無絕緣材料流至介層窗303中。因此，因為介層窗303之側壁可具有形成於其上之氧化物層（如參考第2圖及第3D圖所描述），互連件1444可形成在介層窗303內的氧化物層之上。
儘管以上描述了針對兩個預先構造之絕緣膜1816中的每一者之單獨層壓製程，但在某些實施例中，方法2200僅包括針對兩個膜之單個層壓製程，因此減少了方法2200之操作的量。舉例而言，在某些實施例中，在操作2204處將晶粒1026放置在空腔305中之後，可執行操作2208，其中將第二絕緣膜1816放置在基板302之上。因此，其後，在操作2210處，可根據上述層壓參數同時層壓兩個絕緣膜1816。
注意，在某些實施例中，可藉由預先金屬化之基板302執行方法2200。舉例而言，基板302可包括已具有形成於其中的經電鍍互連件1444（及/或黏著層1440及/或種晶層1442）之一或更多個介層窗302。因此，在預先構造之絕緣膜1816上的層壓及固化之後，可經由本文所論述之任何適當技術使預先金屬化之互連件延伸經過介層窗1803。
與更傳統的絕緣及/或堆積方法相比較而言，利用預先構造之絕緣膜（如以上參考第17圖、第18A圖至第18C圖、第19圖、第20A圖至第20C圖、第21A圖至第21B圖、第22圖及第23A圖至第23G圖所描述）提供了若干優勢。舉例而言，使用短波長雷射（例如，準分子雷射）在不損壞預先構造之絕緣膜的介電材料的情況下，利用預先構造之絕緣膜使得能夠形成具有極大縮小的尺寸之再分配介層窗，諸如，直徑為約5 μm或更小。因為絕緣膜之雷射燒蝕發生在移除與之固定的支撐及/或覆蓋層之前，所以支撐及/或覆蓋層將吸收在構造期間累積在可流動層的表面處之任何熱量，且可在其後被移除。另外，因為構造絕緣膜係與基板分離開執行的，所以可避免基板/框架上之先前金屬化的接觸襯墊之任何燒蝕、蝕變、底切及/或碳化，且可不需要損傷性蝕刻或去污製程以移除先前金屬化之層的碎屑或銅懸垂。另外，形成半導體元件封裝所必需之操作的總數目可減小，因為可避免若干操作（例如，在層壓、去污、蝕刻等之後重新鑽穿基板/框架的介層窗），藉此使半導體元件封裝之製造更高效。
藉由上述方法所形成之封裝結構（例如，封裝1602及2302）可用在任何適當封裝應用中及任何適當配置中。在第24A圖中所描繪之一個例示性實施例中，利用四個封裝1602來形成堆疊DRAM結構2400。因此，每一封裝1602包括記憶體晶粒2426（亦即，記憶體晶片），其內嵌在基板302內且被絕緣層1018包封（例如，使每一側的一部分與絕緣層1018接觸）。一或更多個互連件1444形成為穿過每一封裝1602之整個厚度且與安置在相鄰（亦即，堆疊在上方或下方）封裝1602的主要表面1005及1007之間的一或更多個焊料凸塊2446直接接觸。舉例而言，如在堆疊DRAM結構2400中所描繪，在相鄰封裝1602之間安置四個或更多個焊料凸塊2446，以橋接（例如，連接、耦接）每一封裝1602之互連件1444與相鄰封裝1602之互連件1444。
在某些實施例中，用包封材料2448填充藉由焊料凸塊2446連接之相鄰封裝1602之間的孔洞以增強焊料凸塊2446之可靠性。包封材料2448可為任何適當類型之包封劑或底填劑。在一個實例中，包封材料2448包括預組裝底填劑材料，諸如，非流動底填劑(no-flow  underfill; NUF)材料、非導電膏體(nonconductive paste; NCP)材料及非導電膜(nonconductive film; NCF)材料。在一個實例中，包封材料2448包括組裝後底填劑材料，諸如，毛細管底填劑(capillary underfill; CUF)材料及模製底填劑(molded  underfill; MUF)材料。在某些實施例中，包封材料2448包括含低擴展填料之樹脂，諸如，填充有（例如，含有）SiO 2、AlN、Al 2O 3、SiC、Si 3N 4、Sr 2Ce 2Ti 5O 16、ZrSiO 4、CaSiO 3、BeO、CeO 2、BN、CaCu 3Ti 4O 12、MgO、TiO 2、ZnO及其類似者之環氧樹脂。
在某些實施例中，焊料凸塊2446由一或更多種金屬間化合物形成，諸如，錫(Sn)與鉛(Pb)、銀(Ag)、Cu或其中任何其他適當金屬之組合。舉例而言，焊料凸塊2446由焊料合金形成，諸如，Sn-Pb、Sn-Ag、Sn-Cu或任何其他適當材料或其組合。在某些實施例中，焊料凸塊2446包括C4（可控塌陷晶片連接）凸塊。在某些實施例中，焊料凸塊2446包括C2（晶片連接，諸如，具有焊料帽之Cu柱）凸塊。利用C2焊料凸塊實現了接觸襯墊之間的更小間距及堆疊DRAM結構2400之改良的熱及/或電性質。在一些實施例中，焊料凸塊2446具有在約10 μm與約150 μm之間的直徑，諸如，在約50 μm與約100 μm之間的直徑。可進一步藉由任何適當的晶圓倒裝焊製程來形成焊料凸塊2446，包括但不限於電化學沉積(ECD)及電鍍。
在第24B圖之所描繪之另一例示性實施例中，藉由堆疊四個封裝1602並直接黏接每一封裝1602之一或更多個互連件1444與一或更多個相鄰封裝1602之互連件1444而形成堆疊DRAM結構2401。如所描繪，可藉由混合黏接來黏接封裝1602，其中相鄰封裝之主要表面1005及1007經平坦化且彼此完全接觸。因此，每一封裝1602之一或更多個互連件1444形成為穿過每一封裝1602之整個厚度且與至少另一相鄰封裝1602之一或更多個互連件1444直接接觸。
堆疊DRAM結構2400及2401提供了勝於習知DRAM結構之多個優勢。此些益處包括薄的外形尺寸及高的晶粒與封裝體積比率，此實現了更大的I/O縮放性，以滿足人工智慧(artificial intelligence; AI)及高效能計算(high performance computing; HPC)之日益增長的頻寬及功率效率需求。利用經構造之矽框架提供了最佳材料剛度及熱導率，以獲得三維積體電路(3D IC)架構之改良的電效能、熱管理及可靠性。另外，與習知TSV技術相比較而言，本文所述之用於貫通組件介層窗及介層窗中介層窗結構的製造方法以相對低的製造成本提供了3D整合之高效能及靈活性。
本文所述實施例有利地提供了用於製造進階積體電路封裝之改良的基板構造及晶粒組裝的方法。藉由利用上述方法，可在玻璃及/或矽基板上形成高深寬比特徵，從而實現更薄且更窄的半導體元件封裝之經濟划算的形成。藉由利用上述方法製造之薄且小外形尺寸的封裝不僅提供了高I/O密度及改良頻寬及功率之益處而且提供了更大可靠性之益處，其中歸因於減小的重量/慣性及封裝架構之低應力允許靈活的焊料球分佈。上述方法之其他優點包括藉由消除了倒裝晶片附接及包覆模製步驟（其在習知及進階封裝之大批量製造中易出現特徵損傷）而實現具有雙側金屬化能力及高產率之經濟划算的製造。
雖然前文針對本揭示案之實施例，但可在不脫離本揭示案之基本範疇的情況下設計本揭示案之其他及另外實施例，且本揭示案之範疇由以下申請專利範圍決定。
100:方法 110:操作 114:金屬包覆層 120:操作 130:操作 140:操作 200:方法 210:操作 220:操作 230:操作 240:操作 302:基板 303:介層窗 305:空腔 307:雷射源 309:粉末顆粒 310:雷射束 314:氧化物膜 316:金屬包覆層 404:層 406:可選載體板 408:黏著層 409:黏著層 412:遮罩 606:表面 608:表面 706:支架 801:列 802:列 807:最小間距 900:方法 902:操作 904:操作 906:操作 908:操作 910:操作 912:操作 914:操作 916:操作 918:操作 920:操作 922:操作 1002:組件 1003:貫通組件介層窗 1005:主要表面 1007:主要表面 1016:絕緣膜 1018:絕緣層 1024:可選載體 1025:第二載體 1026:半導體晶粒 1028:主動表面 1029:表面 1030:接觸件 1032:接觸孔 1050:孔洞 1051:縫隙 1060:保護膜 1060:第一保護膜 1062:保護膜 1064:保護膜 1075:第一側 1077:第二側 1100:方法 1110:操作 1120:操作 1130:操作 1140:操作 1150:操作 1160:操作 1170:操作 1300:方法 1310:操作 1320:操作 1330:操作 1340:操作 1350:操作 1360:操作 1370:操作 1440:黏著層 1442:種晶層 1444:互連件 1450:膜 1500:方法 1502:操作 1504:操作 1506:操作 1508:操作 1510:操作 1512:操作 1514:操作 1516:操作 1518:操作 1520:操作 1522:操作 1602:封裝 1602:相鄰封裝 1603:再分配介層窗 1616:絕緣膜 1618:可流動層 1622:（多個）支撐層 1622:支撐層 1624:載體 1640:黏著層 1642:種晶層 1644:銅種晶層 1644:再分配連接件 1650:膜 1658:再分配層 1660:額外再分配層 1700:替代方法 1702:操作 1704:操作 1706:操作 1803:介層窗 1816:絕緣膜 1816:經圖案化之絕緣膜 1818:可流動層 1822:支撐層 1824:層 1900:方法 1902:操作 1904:操作 1906:操作 2007:雷射源 2010:雷射束 2020:側壁 2100:捲對捲預先構造裝置 2104:退繞模組 2106:模組 2110:處理站 2120:處理站 2130:處理站 2200:方法 2202:操作 2204:操作 2206:操作 2208:操作 2210:操作 2212:操作 2302:封裝 2302:例示性封裝 2318:絕緣層 2400:DRAM結構 2401:DRAM結構 2426:記憶體晶粒 2446:焊料凸塊 2448:包封材料 3030:介層窗
因此，可詳細地理解本揭示案之上述特徵的方式，可藉由參考實施例來獲得以上簡要概述的本揭示案之更特定描述，一些實施例在附加圖式中繪示。然而，應注意，附加圖式僅繪示例示性實施例，且因此不應視為對本揭示案之範疇的限制，且可允許其他同等有效之實施例。
第1圖根據本文所述實施例繪示用於形成半導體元件封裝之製程的流程圖。
第2圖根據本文所述實施例繪示用於形成半導體元件封裝之基板構造製程的流程圖。
第3A圖至第3D圖根據本文所述實施例示意性地繪示處在第2圖中所描繪之基板構造製程的不同階段之基板的橫截面圖。
第4A圖至第4F圖根據本文所述實施例示意性地繪示處在特徵形成及後續損傷移除的不同階段之基板的橫截面圖。
第5A圖至第5F圖根據本文所述實施例示意性地繪示處在特徵形成及後續損傷移除的不同階段之基板的橫截面圖。
第6A圖至第6E圖根據本文所述實施例示意性地繪示處在特徵形成及後續損傷移除的不同階段之基板的橫截面圖。
第7A圖至第7D圖根據本文所述實施例示意性地繪示處在特徵形成及後續損傷移除的不同階段之基板的橫截面圖。
第8圖根據本文所述實施例繪示藉由第2圖、第3A圖至第3D圖、第4A圖至第4F圖、第5A圖至第5F圖、第6A圖至第6E圖及第7A圖至第7D圖中所描繪之製程構造的基板之示意性俯視圖。
第9圖根據本文所述實施例繪示用於形成具有貫通組件介層窗及接觸孔之內嵌式晶粒組件的製程之流程圖。
第10A圖至第10K圖根據本文所述實施例示意性地繪示處在第9圖中所描繪之製程的不同階段之內嵌式晶粒組件的橫截面圖。
第11圖根據本文所述實施例繪示用於形成具有貫通組件介層窗及接觸孔之內嵌式晶粒組件的製程之流程圖。
第12A圖至第12G圖根據本文所述實施例示意性地繪示處在第11圖中所描繪之製程的不同階段之內嵌式晶粒組件的橫截面圖。
第13圖根據本文所述實施例繪示用於在內嵌式晶粒組件中形成互連件之製程的流程圖。
第14A圖至第14H圖根據本文所述實施例示意性地繪示處在第13圖中所描繪之互連件形成製程的不同階段之內嵌式晶粒組件的橫截面圖。
第15圖根據本文所述實施例繪示用於在內嵌式晶粒組件上形成再分配層繼之以封裝單一化之製程的流程圖。
第16A圖至第16L圖根據本文所述實施例示意性地繪示處在如第15圖中所描繪之形成再分配層繼之以封裝單一化的不同階段之內嵌式晶粒組件的橫截面圖。
第17圖根據本文所述實施例繪示用於在內嵌式晶粒組件上形成再分配層繼之以單一化之另一製程的流程圖。
第18A圖至第18C圖根據本文所述實施例示意性地繪示處在如第17圖中所描繪之形成再分配層繼之以封裝單一化的不同階段之內嵌式晶粒組件的橫截面圖。
第19圖根據本文所述實施例繪示用於預構造與半導體元件封裝的基板分離之絕緣膜的製程之流程圖。
第20A圖至第20C圖根據本文所述實施例示意性地繪示處在第19圖中所描繪之構造製程的不同階段之絕緣膜的橫截面圖。
第21A圖至第21B圖根據本文所述實施例示意性地繪示用於與第19圖及第20A圖至第20C圖的製程一起利用之例示性裝置。
第22圖根據本文所述實施例繪示用於在基板之上形成絕緣層的製程之流程圖。
第23A圖至第23G圖根據本文所述實施例示意性地繪示處在第22圖中所描繪之製程的不同階段之內嵌式晶粒組件的橫截面圖。
第24A圖及第24B圖根據本文所述實施例示意性地繪示包括利用第1圖至第23G圖中所描繪之製程形成的複數個半導體元件封裝之動態隨機存取記憶體(DRAM)堆疊的橫截面圖。
為了便於理解，在可能的情況下，已使用相同元件符號來表示諸圖中共同的相同元件。預期一個實施例之元件及特徵可有益地併入其他實施例中而無需進一步敘述。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
302:基板
606:表面
608:表面
1026:半導體晶粒
1030:接觸件
1075:第一側
1077:第二側
1444:互連件
2302:封裝
2318:絕緣層

Claims (20)

  1. 一种形成一半導體元件封裝之方法，包括以下步驟： 將一預先構造之絕緣膜放置在一經圖案化基板之上，該預先構造之絕緣膜包括一可流動、基於聚合物之介電材料，其中 該經圖案化基板包括形成於一矽基板中之一或更多個特徵，該一或更多個特徵包括一第一介層窗，以及 該預先構造之絕緣膜進一步包括形成於其中之一第二介層窗，在放置該預先構造的絕緣膜之後，該第二介層窗與該第一介層窗對準； 將該預先構造之絕緣膜層壓至該經圖案化基板上； 固化該預先構造之絕緣膜；以及 形成延伸經過該第一介層窗及該第二介層窗之一導電層。
  2. 如請求項1所述之方法，進一步包括以下步驟：經由一雷射燒蝕製程在該經圖案化基板中形成該第一介層窗。
  3. 如請求項1所述之方法，進一步包括以下步驟： 構造一絕緣膜以形成該經預先構造之絕緣膜，該構造之步驟包括以下步驟： 經由雷射燒蝕將一或更多個特徵圖案化至該絕緣膜中，該一或更多個特徵包括該第二介層窗；以及 選擇性地固化已圖案化至該絕緣膜中之該等特徵的側壁以使該等側壁硬化。
  4. 如請求項1所述之方法，其中該預先構造之絕緣膜包括一環氧樹脂。
  5. 如請求項4所述之方法，其中該環氧樹脂包括陶瓷顆粒。
  6. 如請求項1所述之方法，其中已圖案化至該經圖案化基板中之該一或更多個特徵進一步包括一空腔，且其中在將該預先構造之絕緣膜放置在該經圖案化基板之上之前將一半導體晶粒放置在該空腔內。
  7. 如請求項1所述之方法，其中將該預先構造之絕緣膜層壓至該經圖案化基板上導致該可流動、基於聚合物之介電材料填充該半導體晶粒的表面與該空腔的表面之間的縫隙。
  8. 一种形成一半導體元件封裝之方法，包括以下步驟： 將一或更多個特徵圖案化至一矽基板中，該一或更多個特徵包括至少一第一介層窗； 將該矽基板放置至一第一預先構造之絕緣膜上，該第一預先構造之絕緣膜包括一第二介層窗，在放置該矽基板之後，該第二介層窗與該第一介層窗對準； 將一第二預先構造之絕緣膜放置在該矽基板之上，該第二預先構造之絕緣膜包括一第三介層窗，在放置該第二預先構造之絕緣膜之後，該第三介層窗與該第一介層窗對準； 將該第一預先構造之絕緣膜及該第二預先構造之絕緣膜層壓至該矽基板上； 使該第一預先構造之絕緣膜及該第二預先構造之絕緣膜固化；以及 形成延伸經過至少該第一介層窗、該第二介層窗及該第三介層窗之一導電層。
  9. 如請求項8所述之方法，其中經由雷射燒蝕來圖案化該矽基板。
  10. 如請求項8所述之方法，進一步包括以下步驟： 構造一絕緣膜以形成該經預先構造之絕緣膜，該構造之步驟包括以下步驟： 經由雷射燒蝕將一或更多個特徵圖案化至該絕緣膜中，該一或更多個特徵包括該第二介層窗；以及 選擇性地固化已圖案化至該絕緣膜中之該等特徵的側壁以使該等側壁硬化。
  11. 如請求項8所述之方法，其中該預先構造之絕緣膜包括一環氧樹脂。
  12. 如請求項11所述之方法，其中該環氧樹脂包括陶瓷顆粒。
  13. 如請求項8所述之方法，其中已圖案化至該矽基板中之該一或更多個特徵進一步包括一空腔，且其中在將該預先構造之絕緣膜放置在該矽基板之上之前將一半導體晶粒放置在該空腔內。
  14. 如請求項8所述之方法，其中將該預先構造之絕緣膜層壓至該矽基板上導致該可流動、基於聚合物之介電材料填充該半導體晶粒的表面與該空腔的表面之間的縫隙。
  15. 一种形成一半導體元件封裝之方法，包括以下步驟： 將一或更多個特徵圖案化至一矽基板中，該一或更多個特徵包括至少一第一介層窗； 將該矽基板放置至一第一預先構造之絕緣膜上，該第一預先構造之絕緣膜包括一第二介層窗，在放置該矽基板之後，該第二介層窗與該第一介層窗對準； 將該第一預先構造之絕緣膜及該矽基板暴露於一第一層壓製程中； 將一第二預先構造之絕緣膜放置在該矽基板之上，該第二預先構造之絕緣膜包括一第三介層窗，在放置該第二預先構造之絕緣膜之後，該第三介層窗與該第一介層窗對準； 將該第一預先構造之絕緣膜、該基板及該第二預先構造之絕緣膜暴露於一第二層壓製程中； 使該第一預先構造之絕緣膜及該第二預先構造之絕緣膜固化；以及 形成延伸經過至少該第一介層窗、該第二介層窗及該第三介層窗之一導電層。
  16. 如請求項15所述之方法，進一步包括以下步驟： 構造一絕緣膜以形成該經預先構造之絕緣膜，該構造之步驟包括以下步驟： 經由雷射燒蝕將一或更多個特徵圖案化至該絕緣膜中，該一或更多個特徵包括該第二介層窗；以及 選擇性地固化已圖案化至該絕緣膜中之該等特徵的側壁以使該等側壁硬化。
  17. 如請求項15所述之方法，其中該預先構造之絕緣膜包括一環氧樹脂。
  18. 如請求項17所述之方法，其中該環氧樹脂包括陶瓷顆粒。
  19. 如請求項15所述之方法，其中已圖案化至該矽基板中之該一或更多個特徵進一步包括一空腔，且其中在將該預先構造之絕緣膜放置在該矽基板之上之前將一半導體晶粒放置在該空腔內。
  20. 如請求項15所述之方法，其中將該預先構造之絕緣膜層壓至該基板上導致該可流動、基於聚合物之介電材料填充該半導體晶粒的表面與該空腔的表面之間的縫隙。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI363411B (en) * 2008-07-22 2012-05-01 Advanced Semiconductor Eng Embedded chip substrate and fabrication method thereof
US20100090339A1 (en) * 2008-09-12 2010-04-15 Kumar Ananda H Structures and Methods for Wafer Packages, and Probes
CA2873883A1 (en) * 2012-06-25 2014-01-03 Research Triangle Institute, International Three-dimensional electronic packages utilizing unpatterned adhesive layer
US10130302B2 (en) * 2016-06-29 2018-11-20 International Business Machines Corporation Via and trench filling using injection molded soldering
CN111199888A (zh) * 2018-11-20 2020-05-26 奥特斯奥地利科技与系统技术有限公司 包括pid的部件承载件以及制造部件承载件的方法
IT201900006736A1 (it) * 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package

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