KR20240001155A - 반도체 디바이스 패키징 방법들 - Google Patents

반도체 디바이스 패키징 방법들 Download PDF

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무클레스 소완
사메르 반나
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

본 개시내용은 박형-폼-팩터 반도체 디바이스 패키지를 형성하기 위한 방법들 및 장치에 관한 것이다. 특정 실시예들에서, 유리 또는 실리콘 기판은 유리 또는 실리콘 기판을 관통하는 상호연결부들의 후속 형성을 위한 구조들을 형성하기 위해 레이저 삭마에 의해 패터닝된다. 그 후에, 기판은, 내부에 하나 이상의 매립형 다이들을 가질 수 있는 반도체 디바이스 패키지를 형성하기 위한 프레임으로서 활용된다. 특정 실시예들에서, 사전-구조화된 절연 막을 기판 상에 적층함으로써 절연 층이 기판 위에 형성된다. 절연 막은 내부에 구조들을 형성하기 위해 레이저 삭마에 의해 사전-구조화된 후에, 형성된 구조들의 측벽들의 선택적 경화가 뒤따를 수 있다.

Description

반도체 디바이스 패키징 방법들
[0001] 본 개시내용의 실시예들은 일반적으로 반도체 디바이스 패키지들 및 이를 형성하는 방법들에 관한 것이다. 더 구체적으로, 본원에 설명되는 실시예들은 박형-폼-팩터(thin-form-factor) 반도체 디바이스 패키지들의 구조들 및 이를 형성하는 방법들에 관한 것이다.
[0002] 반도체 디바이스 기술의 개발에서 진행중인 추세들은 크기들이 감소되고 회로 밀도들이 증가된 반도체 컴포넌트들로 이어졌다. 성능 능력들을 개선하면서 반도체 디바이스들의 지속적인 스케일링에 대한 요구들에 따라, 이러한 컴포넌트들 및 회로들은 복잡한 3D 반도체 디바이스 패키지들에 통합되며, 이는 디바이스 풋프린트의 상당한 감소를 용이하게 하고 컴포넌트들 사이의 더 짧고 더 빠른 연결들을 가능하게 한다. 이러한 패키지들은, 예를 들어 전자 디바이스의 회로 보드 상에 장착하기 위한 반도체 칩들 및 복수의 다른 전자 컴포넌트들을 통합할 수 있다.
[0003] 종래에, 반도체 디바이스 패키지들은, 유기 복합물들과 연관된 비교적 낮은 패키지 제조 비용들뿐만 아니라 유기 패키지 기판들에 피처들 및 연결부들을 형성하는 것의 용이함으로 인해 유기 패키지 기판들 상에 제작되었다. 그러나, 회로 밀도들이 증가되고 반도체 디바이스들이 추가로 소형화됨에 따라, 유기 패키지 기판들의 활용은 디바이스 스케일링 및 연관된 성능 요건들을 유지하기 위한 재료 구조화 분해능에 대한 제한들로 인해 비실용적이게 된다.
[0004] 더 최근에, 2.5D 및/또는 3D 패키지들은 유기 패키지 기판들과 연관된 제한들 중 일부를 보상하기 위해 재분배 층들로서 수동 실리콘 인터포저(interposer)들을 활용하여 제작되었다. 실리콘 인터포저 활용은, 진보된 패키징 애플리케이션들에서의 고-대역폭 밀도, 저전력 칩간(chip-to-chip) 통신, 및 이종 통합 요건들에 대한 잠재력에 의해 주도된다. 그러나, 실리콘 인터포저들, 예컨대 실리콘 관통 비아(TSV: through-silicon via)들에서의 피처들의 형성은 여전히 어렵고 비용이 많이 든다. 특히, 고-종횡비 실리콘 비아 에칭, 화학적 기계적 평탄화, 및 반도체 BEOL(back end of line) 상호연결에 의해 높은 비용들이 부과된다.
[0005] 그러므로, 진보된 패키징 애플리케이션들을 위한 개선된 반도체 디바이스 패키지 구조들 및 이를 형성하는 방법들이 당업계에 필요하다.
[0006] 본 개시내용의 실시예들은 박형-폼-팩터 반도체 디바이스 패키지들을 위한 구조들 및 이를 형성하는 방법들에 관한 것이다.
[0007] 특정 실시예들에서, 반도체 디바이스 패키지를 형성하는 방법이 제공된다. 방법은 하나 이상의 피처들을 실리콘 기판 내로 패터닝하는 단계 ― 하나 이상의 피처들은 제1 비아를 포함함 ―; 사전-구조화된 절연 막을 기판 위에 배치하는 단계 ― 사전-구조화된 절연 막은 유동성 폴리머계 유전체 재료를 포함하고, 사전-구조화된 절연 막은 사전-구조화된 절연 막에 형성된 제2 비아를 더 포함하고, 사전-구조화된 절연 막의 배치 시에 제2 비아가 제1 비아와 정렬됨 ―; 기판 상에 사전-구조화된 절연 막을 적층하는 단계; 사전-구조화된 절연 막을 경화시키는 단계; 및 제1 비아 및 제2 비아를 통해 연장되는 전도성 층을 형성하는 단계를 포함한다.
[0008] 특정 실시예들에서, 반도체 디바이스 패키지를 형성하는 방법이 제공된다. 방법은 하나 이상의 피처들을 실리콘 기판 내로 패터닝하는 단계 ― 하나 이상의 피처들은 적어도 제1 비아를 포함함 ―; 제1 사전-구조화된 절연 막 상에 기판을 배치하는 단계 ― 제1 사전-구조화된 절연 막은 제2 비아를 포함하고, 제2 비아는 기판의 배치 시에 제1 비아와 정렬됨 ―; 기판 위에 제2 사전-구조화된 절연 막을 배치하는 단계 ― 제2 사전-구조화된 절연 막은 제3 비아를 포함하고, 제3 비아는 제2 사전-구조화된 절연 막의 배치 시에 제1 비아와 정렬됨 ―; 기판 상에 제1 사전-구조화된 절연 막 및 제2 사전-구조화된 절연 막을 적층하는 단계; 제1 사전-구조화된 절연 막 및 제2 사전-구조화된 절연 막을 경화시키는 단계; 및 적어도 제1 비아, 제2 비아, 및 제3 비아를 통해 연장되는 전도성 층을 형성하는 단계를 포함한다.
[0009] 특정 실시예들에서, 반도체 디바이스 패키지를 형성하는 방법이 제공된다. 방법은 하나 이상의 피처들을 실리콘 기판 내로 패터닝하는 단계 ― 하나 이상의 피처들은 적어도 제1 비아를 포함함 ―; 제1 사전-구조화된 절연 막 상에 기판을 배치하는 단계 ― 제1 사전-구조화된 절연 막은 제2 비아를 포함하고, 제2 비아는 기판의 배치 시에 제1 비아와 정렬됨 ―; 제1 사전-구조화된 절연 막 및 기판을 제1 적층 프로세스에 노출시키는 단계; 기판 위에 제2 사전-구조화된 절연 막을 배치하는 단계 ― 제2 사전-구조화된 절연 막은 제3 비아를 포함하고, 제3 비아는 제2 사전-구조화된 절연 막의 배치 시에 제1 비아와 정렬됨 ―; 제1 사전-구조화된 절연 막, 기판 및 제2 사전-구조화된 절연 막을 제2 적층 프로세스에 노출시키는 단계; 제1 사전-구조화된 절연 막 및 제2 사전-구조화된 절연 막을 경화시키는 단계; 및 적어도 제1 비아, 제2 비아, 및 제3 비아를 통해 연장되는 전도성 층을 형성하는 단계를 포함한다.
[0010] 본 개시내용의 위에서 열거된 특징들이 상세히 이해될 수 있는 방식으로, 위에서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 단지 예시적인 실시예들을 예시하는 것이므로 그 범위를 제한하는 것으로 간주되지 않아야 하며 다른 균등하게 유효한 실시예들을 허용할 수 있다는 것이 주목되어야 한다.
[0011] 도 1은 본원에 설명된 실시예들에 따른, 반도체 디바이스 패키지를 형성하기 위한 프로세스의 흐름도를 예시한다.
[0012] 도 2는 본원에 설명된 실시예들에 따른, 반도체 디바이스 패키지를 형성하기 위한 기판 구조화를 위한 프로세스의 흐름도를 예시한다.
[0013] 도 3a 내지 도 3d는 본원에 설명된 실시예들에 따른, 도 2에 묘사된 기판 구조화 프로세스의 상이한 스테이지들에서의 기판의 단면도들을 개략적으로 예시한다.
[0014] 도 4a 내지 도 4f는 본원에 설명된 실시예들에 따른, 피처 형성 및 후속적인 손상 제거의 상이한 스테이지들에서의 기판의 단면도들을 개략적으로 예시한다.
[0015] 도 5a 내지 도 5f는 본원에 설명된 실시예들에 따른, 피처 형성 및 후속적인 손상 제거의 상이한 스테이지들에서의 기판의 단면도들을 개략적으로 예시한다.
[0016] 도 6a 내지 도 6e는 본원에 설명된 실시예들에 따른, 피처 형성 및 후속적인 손상 제거의 상이한 스테이지들에서의 기판의 단면도들을 개략적으로 예시한다.
[0017] 도 7a 내지 도 7d는 본원에 설명된 실시예들에 따른, 피처 형성 및 후속적인 손상 제거의 상이한 스테이지들에서의 기판의 단면도들을 개략적으로 예시한다.
[0018] 도 8은 본원에 설명된 실시예들에 따른, 도 2, 도 3a 내지 도 3d, 도 4a 내지 도 4f, 도 5a 내지 도 5f, 도 6a 내지 도 6e, 및 도 7a 내지 도 7d에 묘사된 프로세스들로 구조화된 기판의 개략적인 평면도를 예시한다.
[0019] 도 9는 본원에 설명된 실시예들에 따른, 조립체 관통 비아(through-assembly via)들 및 접촉 구멍(contact hole)들을 갖는 매립형 다이 조립체(embedded die assembly)를 형성하기 위한 프로세스의 흐름도를 예시한다.
[0020] 도 10a 내지 도 10k는 본원에 설명된 실시예들에 따른, 도 9에 묘사된 프로세스의 상이한 스테이지들에서의 매립형 다이 조립체의 단면도들을 개략적으로 예시한다.
[0021] 도 11은 본원에 설명된 실시예들에 따른, 조립체 관통 비아들 및 접촉 구멍들을 갖는 매립형 다이 조립체를 형성하기 위한 프로세스의 흐름도를 예시한다.
[0022] 도 12a 내지 도 12g는 본원에 설명된 실시예들에 따른, 도 11에 묘사된 프로세스의 상이한 스테이지들에서의 매립형 다이 조립체의 단면도들을 개략적으로 예시한다.
[0023] 도 13은 본원에 설명된 실시예들에 따른, 매립형 다이 조립체에 상호연결부들을 형성하기 위한 프로세스의 흐름도를 예시한다.
[0024] 도 14a 내지 도 14h는 본원에 설명된 실시예들에 따른, 도 13에 묘사된 상호연결부 형성 프로세스의 상이한 스테이지들에서의 매립형 다이 조립체의 단면도들을 개략적으로 예시한다.
[0025] 도 15는 본원에 설명된 실시예들에 따른, 패키지 싱귤레이션이 후속하는, 매립형 다이 조립체 상에 재분배 층을 형성하기 위한 프로세스의 흐름도를 예시한다.
[0026] 도 16a 내지 도 16l은 본원에 설명된 실시예들에 따른, 도 15에 묘사된 바와 같이, 패키지 싱귤레이션이 후속하는, 재분배 층을 형성하는 상이한 스테이지들에서의 매립형 다이 조립체의 단면도들을 개략적으로 예시한다.
[0027] 도 17은 본원에 설명된 실시예들에 따른, 싱귤레이션이 후속하는, 매립형 다이 조립체 상에 재분배 층을 형성하기 위한 다른 프로세스의 흐름도를 예시한다.
[0028] 도 18a 내지 도 18c는 본원에 설명된 실시예들에 따른, 도 17에 묘사된 바와 같이, 패키지 싱귤레이션이 후속하는, 재분배 층을 형성하는 상이한 스테이지들에서의 매립형 다이 조립체의 단면도들을 개략적으로 예시한다.
[0029] 도 19는 본원에 설명된 실시예들에 따른, 반도체 디바이스 패키지의 기판과 별개인 절연 막을 사전-구조화하기 위한 프로세스의 흐름도를 예시한다.
[0030] 도 20a 내지 도 20c는 본원에 설명된 실시예들에 따른, 도 19에 묘사된 구조화 프로세스의 상이한 스테이지들에서의 절연 막의 단면도들을 개략적으로 예시한다.
[0031] 도 21a 및 도 21b는 본원에 설명된 실시예들에 따른, 도 19 및 도 20a 내지 도 20c의 프로세스에 활용하기 위한 예시적인 장치를 개략적으로 예시한다.
[0032] 도 22는 본원에 설명된 실시예들에 따른, 기판 위에 절연 층을 형성하기 위한 프로세스의 흐름도를 예시한다.
[0033] 도 23a 내지 도 23g는 본원에 설명된 실시예들에 따른, 도 22에 묘사된 프로세스의 상이한 스테이지들에서의 매립형 다이 조립체의 단면도들을 개략적으로 예시한다.
[0034] 도 24a 및 도 24b는 본원에 설명된 실시예들에 따른, 도 1 내지 도 23g에 묘사된 프로세스들을 활용하여 형성된 복수의 반도체 디바이스 패키지들을 포함하는 동적 랜덤 액세스 메모리(DRAM) 스택들의 단면도들을 개략적으로 예시한다.
[0035] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해, 가능한 경우, 동일한 참조 번호들이 사용되었다. 일 실시예의 엘리먼트들 및 피처들이 추가의 언급 없이 다른 실시예들에 유익하게 통합될 수 있다는 것이 고려된다.
[0036] 본 개시내용은 박형-폼-팩터 반도체 디바이스 패키지를 형성하기 위한 방법들 및 장치에 관한 것이다. 특정 실시예들에서, 기판은 기판을 관통한 상호연결부들의 형성을 가능하게 하기 위해 마이크로-블라스팅(micro-blasting)에 의해 구조화되거나 또는 형상화된다. 다른 실시예에서, 기판은 직접적 레이저 패터닝에 의해 구조화된다. 그 후에, 기판은 내부에 배치된 다이들을 갖는 하나 이상의 반도체 디바이스 패키지들을 형성하기 위한 패키지 프레임으로서 활용된다. 또 다른 실시예들에서, 기판은 동적 랜덤 액세스 메모리(DRAM) 스택과 같은 반도체 디바이스 스택을 위한 프레임으로서 활용된다.
[0037] 본원에 개시된 방법들 및 장치는 재분배 층들로서 유리 섬유-충전 에폭시(glass fiber-filled epoxy) 프레임들 및 실리콘 인터포저들을 활용하는 더 종래의 패키지 구조들을 대체하도록 의도된 신규한 박형-폼-팩터 반도체 디바이스 패키지들을 더 포함한다. 일반적으로, 현재 패키지들의 확장성은 다양한 패키지 구조들을 형성하기 위해 활용되는 재료들(예를 들어, 에폭시 몰딩 화합물, 에폭시 수지 결합제들을 갖는 FR-4 및 FR-5 등급의 직조 유리 섬유 직물 등)의 강성 및 평면성에 의해 제한된다. 이들 재료들의 고유 특성들은 그 재료들에 미세(예를 들어, 50 ㎛ 미만) 피처들을 패터닝하는 것을 어렵게 한다. 게다가, 현재의 패키지 재료들의 열적 특성들의 결과로서, 패키징 기판, 몰딩 화합물, 및 그 안에 통합된 임의의 반도체 다이들 사이에 열 팽창 계수(CTE) 미스매치가 발생할 수 있으며, 따라서 현재의 패키지 구조들은 CTE 미스매치에 의해 야기되는 임의의 휨을 완화시키기 위한 더 큰 간격을 갖는 더 큰 솔더 범프들이 필요하다. 따라서, 종래의 패키지들은 낮은 다이-대-패키지 면적비들 및 낮은 패키지 통과 대역폭(through-package bandwidth)들을 특징으로 하여, 전체 전력 효율 감소를 야기한다. 본원에 개시된 방법들 및 장치는 위에서 설명된 종래의 패키지 아키텍처들과 연관된 많은 단점들을 극복하는 반도체 디바이스 패키지들을 제공한다.
[0038] 도 1은 박형-폼-팩터 반도체 디바이스 패키지를 형성하는 대표적인 방법(100)의 흐름도를 예시한다. 방법(100)은 다수의 동작들(110, 120, 130 및 140)을 갖는다. 각각의 동작은 도 2 내지 도 16l을 참조하여 더 상세히 설명된다. 이 방법은 (문맥이 가능성을 배제하는 경우를 제외하고) 정의된 동작들 중 임의의 동작 전에, 정의된 동작들 중 2 개의 동작들 사이에, 또는 모든 정의된 동작들 후에 수행되는 하나 이상의 부가적인 동작들을 포함할 수 있다.
[0039] 일반적으로, 방법(100)은 동작(110)에서, 패키지 프레임으로서 사용될 기판을 구조화하는 단계를 포함하며, 이는 도 2, 도 3a 내지 도 3d, 도 4a 내지 도 4f, 도 5a 내지 도 5f, 도 6a 내지 도 6e, 도 7a 내지 도 7d 및 도 8을 참조하여 더 상세히 추가로 설명된다. 동작(120)에서, 하나 이상의 매립형 다이들 및 절연 층을 갖는 매립형 다이 조립체가 형성되며, 이는 도 9 및 도 10a 내지 도 10k, 도 11 및 도 12a 내지 도 12g, 및 도 22 및 도 23a 내지 도 23g를 참조하여 더 상세히 설명된다. 동작(130)에서, 매립형 다이-프레임 세트들의 상호연결을 위해 매립형 다이 조립체 내에 그리고/또는 매립형 다이 조립체를 통해 하나 이상의 상호연결부들이 형성되며, 이는 도 13 및 도 14a 내지 도 14h를 참조하여 더 상세히 설명된다. 동작(140)에서, 상호연결부들의 접촉 포인트들을 매립형 다이 조립체 표면 상의 원하는 측방향 위치들로 재배치하기 위해, 제1 재분배 층이 매립형 다이 조립체 상에 형성된다. 일부 실시예들에서, 개별 패키지들이 매립형 다이 조립체로부터 싱귤레이팅되기 전에, 제1 재분배 층에 부가하여, 하나 이상의 부가적인 재분배 층들이 형성될 수 있으며, 이는 도 15 및 도 16a 내지 도 16l, 및 도 1 및 도 18a 내지 도 18c를 참조하여 더 상세히 설명된다.
[0040] 도 2는 반도체 디바이스 패키지의 형성 동안 프레임으로서 활용될 기판을 구조화하기 위한 대표적인 방법(200)의 흐름도를 예시한다. 도 3a 내지 도 3d는 도 2에 나타낸 기판 구조화 프로세스(200)의 상이한 스테이지들에서의 기판(302)의 단면도들을 개략적으로 예시한다. 그러므로, 명확성을 위해, 도 2 및 도 3a 내지 도 3d는 본원에서 함께 설명된다.
[0041] 방법(200)은 동작(210) 및 대응하는 도 3a에서 시작한다. 기판(302)은, III-V 화합물 반도체 재료, 실리콘, 결정질 실리콘(예를 들어, Si<100> 또는 Si<111>), 실리콘 산화물, 실리콘 게르마늄, 도핑된 또는 도핑되지 않은 실리콘, 도핑된 또는 도핑되지 않은 폴리실리콘, 실리콘 질화물, 석영, 붕규산 유리, 유리, 사파이어, 알루미나, 및 세라믹을 포함하지만 이에 제한되지 않는 임의의 적절한 프레임 재료로 형성된다. 특정 실시예들에서, 기판(302)은 단결정질 p형 또는 n형 실리콘 기판이다. 특정 실시예들에서, 기판(302)은 다결정질 p형 또는 n형 실리콘 기판이다. 다른 실시예에서, 기판(302)은 p형 또는 n형 실리콘 솔라 기판이다. 기판(302)은 추가로 다각형 또는 원형 형상을 가질 수 있다. 예를 들어, 기판(302)은, 챔퍼처리된(chamfered) 에지들을 갖거나 또는 갖지 않고, 약 120 mm 내지 약 180 mm의 측방향 치수들을 갖는 실질적으로 정사각형 실리콘 기판을 포함할 수 있다. 다른 예에서, 기판(302)은 약 20 mm 내지 약 700 mm, 예컨대 약 100 mm 내지 약 500 mm, 예를 들어 약 300 mm의 직경을 갖는 원형 실리콘 함유 웨이퍼를 포함할 수 있다.
[0042] 달리 언급되지 않는 한, 본원에 설명된 실시예들 및 예들은 약 50 ㎛ 내지 약 1000 ㎛, 예컨대 약 90 ㎛ 내지 약 780 ㎛의 두께를 갖는 기판들에 대해 실시된다. 예를 들어, 기판(302)은 약 100 ㎛ 내지 약 300 ㎛의 두께, 예컨대 약 110 ㎛ 내지 약 200 ㎛의 두께를 갖는다. 다른 예에서, 기판(302)은 약 60 ㎛ 내지 약 160 ㎛의 두께, 예컨대 약 80 ㎛ 내지 약 120 ㎛의 두께를 갖는다.
[0043] 동작(210) 전에, 기판(302)은 와이어 소잉, 스크라이빙 및 브레이킹, 기계적 연마 소잉, 또는 레이저 절단에 의해 벌크 재료로부터 슬라이싱되고 분리될 수 있다. 슬라이싱은 통상적으로 스크래치들, 미세-균열, 치핑, 및 다른 기계적 결함들과 같은, 기판 표면들로부터 형성된, 기판 표면들에서의 기계적 결함들 또는 변형들을 유발한다. 따라서, 기판(302)은 향후의 구조화 및 패키징 동작들에 대비하여 기판(302)의 표면들을 평활화하고 평탄화하며 임의의 기계적 결함들을 제거하기 위해 동작(210)에서 제1 손상 제거 프로세스에 노출된다. 일부 실시예들에서, 기판(302)은 제1 손상 제거 프로세스의 프로세스 파라미터들을 조정함으로써 추가로 박형화될 수 있다. 예를 들어, 제1 손상 제거 프로세스에 대한 노출이 증가됨에 따라 기판(302)의 두께는 감소될 수 있다.
[0044] 동작(210)에서의 손상 제거 프로세스는 기판(302)을 기판 연마 프로세스 및/또는 에칭 프로세스에 노출시키는 것을 포함하고, 기판 연마 프로세스 및/또는 에칭 프로세스 후에, 헹굼 및 건조 프로세스들이 뒤따른다. 일부 실시예들에서, 동작(210)은 화학적 기계적 연마(CMP) 프로세스를 포함한다. 특정 실시예들에서, 에칭 프로세스는 원하는 재료들(예를 들어, 오염물질들 및 다른 바람직하지 않은 화합물들)의 제거에 대해 선택적인 완충 에칭(buffered etch) 프로세스를 포함하는 습식 에칭 프로세스이다. 다른 실시예들에서, 에칭 프로세스는 등방성 수성 에칭 프로세스를 활용하는 습식 에칭 프로세스이다. 임의의 적절한 습식 에천트 또는 습식 에천트들의 조합이 습식 에칭 프로세스에 사용될 수 있다. 특정 실시예들에서, 기판(302)은 에칭을 위해 수성 HF 에칭 용액에 침지된다. 다른 실시예에서, 기판(302)은 에칭을 위해 수성 KOH 에칭 용액에 침지된다.
[0045] 일부 실시예들에서, 에칭 용액은 에칭 프로세스 동안 약 30 ℃ 내지 약 100 ℃, 예컨대 약 40 ℃ 내지 약 90 ℃의 온도로 가열된다. 예를 들어, 에칭 용액은 약 70 ℃의 온도로 가열된다. 또 다른 실시예들에서, 동작(210)에서의 에칭 프로세스는 건식 에칭 프로세스이다. 건식 에칭 프로세스의 예는 플라즈마-기반 건식 에칭 프로세스를 포함한다. 기판(302)의 두께는 에칭 프로세스 동안 사용되는 에천트들(예를 들어, 에칭 용액)에 대한 기판(302)의 노출 시간을 제어함으로써 조절된다. 예를 들어, 기판(302)의 최종 두께는 에천트들에 대한 노출이 증가함에 따라 감소된다. 대안적으로, 기판(302)은 에천트들에 대한 노출이 감소함에 따라 더 큰 최종 두께를 가질 수 있다.
[0046] 동작들(220 및 230)에서, 이제 평탄화되고 실질적으로 결함이 없는 기판(302)은 기판(302)에 패터닝되고 평활화된 하나 이상의 피처들, 예컨대 비아들(303) 및 공동들(305)을 갖는다(도 3b에서 1 개의 공동(305) 및 4 개의 비아들(303)이 기판(302)의 하부 단면에 묘사되어 있음). 비아들(303)은 기판(302)을 통해 직접 접촉 전기적 상호연결부들을 형성하기 위해 활용되고, 공동들(305)은 내부에 하나 이상의 반도체 다이들을 수용하여 에워싸는(즉, 매립하는) 데 이용된다. 도 4a 내지 도 4c, 도 5a 내지 도 5c, 도 6a 내지 도 6c, 및 도 7a 및 도 7b는 본원에 설명된 실시예들에 따른, 피처 형성 및 손상 또는 결함 제거(예를 들어, 평활화) 프로세스들의 상이한 스테이지들에서의 기판(302)의 단면도들을 예시한다. 따라서, 동작들(220 및 230)은 이제 도 4a 내지 도 4c, 도 5a 내지 도 5c, 도 6a 내지 도 6c, 및 도 7a 및 도 7b를 참조하여 더 상세히 설명될 것이다.
[0047] 기판(302)이 약 200 ㎛ 미만의 두께, 예컨대 약 100 ㎛의 두께, 또는 약 50 ㎛의 두께를 갖는 실시예들에서, 기판(302)은 먼저, 도 4a 및 도 5a에 묘사된 바와 같이 선택적인 캐리어 플레이트(406)에 결합될 수 있다. 캐리어 플레이트(406)는 기판 구조화 프로세스(200) 동안 기판(302)에 대한 기계적 지지를 제공하고, 기판(302)이 파괴되는 것을 방지한다. 캐리어 플레이트(406)는, 유리, 세라믹, 금속 등을 포함하지만 이에 제한되지 않는 임의의 적절한 화학적으로 그리고 열적으로 안정적인 강성 재료로 형성된다. 캐리어 플레이트(406)는 약 1 mm 내지 약 10 mm, 예컨대 약 2 mm 내지 약 5 mm의 두께를 갖는다. 특정 실시예들에서, 캐리어 플레이트(406)는 텍스처링된 표면을 갖는다. 다른 실시예들에서, 캐리어 플레이트(406)는 연마된 또는 평활화된 표면을 갖는다.
[0048] 기판(302)은 접착제 층(408)을 통해 캐리어 플레이트(406)에 결합될 수 있다. 접착제 층(408)은, 왁스, 글루(glue), 또는 유사한 본딩 재료를 포함하지만 이에 제한되지 않는 임의의 적절한 임시 본딩 재료(temporary bonding material)로 형성된다. 접착제 층(408)은 기계적 롤링, 프레싱, 적층, 스핀 코팅, 또는 닥터-블레이딩에 의해 캐리어 플레이트(406) 상에 적용된다. 특정 실시예들에서, 접착제 층(408)은 수용성 또는 용매-가용성 접착제 층이다. 다른 실시예들에서, 접착제 층(408)은 UV 릴리스(release) 접착제 층이다. 또 다른 실시예들에서, 접착제 층(408)은 열적 릴리스 접착제 층이다. 이러한 실시예들에서, 접착제 층(408)의 본딩 특성들은 열 처리에 대한 노출 시에, 예를 들어 110 ℃ 초과, 예컨대 150 ℃ 초과의 온도들에 접착제 층(408)을 노출시킴으로써 저하된다. 접착제 층(408)은, 라이너, 베이스 막, 감압성 막 및 다른 적절한 층들과 같은 부가적인 막들(미도시)의 하나 이상의 층들을 더 포함할 수 있다.
[0049] 일부 실시예들에서, 캐리어 플레이트(406)에 기판(302)을 본딩한 후에, 도 4a 및 도 5a에 묘사된 레지스트 층(404)을 형성하기 위해 기판(302)에 레지스트 막이 적용된다. 기판(302)이 약 200 ㎛ 초과의 두께, 예컨대 약 250 ㎛의 두께를 갖는 실시예들에서, 레지스트 층(404)은, 기판(302)을 캐리어 플레이트(406)에 먼저 결합시키지 않고 기판(302) 상에 형성된다. 레지스트 층(404)은 후속 프로세싱 동작들 동안 레지스트 층(404)이 상부에 형성되는 기판(302)에 원하는 패턴을 전사하기 위해 사용된다. 패터닝된 후에, 레지스트 층(404)은 향후의 구조화 동작들 동안 하부 기판(302)의 선택된 영역들을 보호한다.
[0050] 기판(302)은 일반적으로 레지스트 층(404)이 형성되는 실질적으로 평탄한 표면을 갖는다. 도 5a에 예시된 실시예들과 같은 일부 실시예들에서, 레지스트 층(404)은 레지스트 접착제 층(409)을 통해 기판(302)에 본딩된다. 레지스트 접착제 층(409)은, 폴리비닐 알코올, 2-에틸-2-(히드록시메틸)-1,3-프로판디올을 갖는 트리에스테르, 및 다른 수용성 또는 용매-가용성 재료들을 포함하지만 이에 제한되지 않는 임의의 적절한 임시 본딩 재료로 형성된다. 특정 실시예들에서, 레지스트 접착제 층(409)은 접착제 층(408)과 상이한 재료로 형성된다. 특정 실시예들에서, 레지스트 접착제 층(409)은 접착제 층(408)과 조성이 실질적으로 유사하다. 레지스트 접착제 층(409)은 기계적 롤링, 프레싱, 적층, 스핀 코팅, 또는 닥터-블레이딩에 의해 기판(302) 상에 적용된다. 다른 실시예들에서, 레지스트 층(404)은 임시 본딩 재료, 예컨대 폴리비닐 알코올로 형성되고, 따라서 레지스트 층(404)이 기판(302)의 표면에 직접적으로 적용되어 본딩되는 것을 가능하게 한다. 레지스트 층(404)은 하나 이상의 층들, 예를 들어 제1 레지스트 층 및 제2 레지스트 층(미도시)을 포함할 수 있다.
[0051] 도 4a에 예시된 실시예와 같은 특정 실시예들에서, 레지스트 층(404)은 감광성 층(예를 들어, 포토레지스트)이다. 레지스트 층(404)은 용매, 포토레지스트 수지, 및 광산 발생제를 포함할 수 있다. 포토레지스트 수지는 임의의 포지티브 포토레지스트 수지 또는 임의의 네거티브 포토레지스트 수지일 수 있다. 대표적인 포토레지스트 수지들은 아크릴레이트들, 노볼락 수지들, 폴리(메틸메타크릴레이트들), 및 폴리(올레핀 술폰들)을 포함한다. 다른 포토레지스트 수지들이 또한 사용될 수 있다. 전자기 방사에 노출 시에, 광산 발생제는 대전된 종, 예컨대 산성 양이온들 및 음이온들을 발생시킨다. 광산 발생제는 또한, 분극화된 종을 발생시킬 수 있다. 광산 발생제는 수지를 전자기 방사에 대해 민감하게 만든다. 대표적인 광산 발생제들은 예를 들어, 술폰화 염들, 술폰화 에스테르들, 및 술포닉옥시 케톤들과 같은 술폰산염 화합물들을 포함한다. 다른 적절한 광산 발생제들은 오늄 염들, 예컨대 아릴-디아조늄 염들, 할로늄 염들, 방향족 술포늄 염들 및 술폭소늄 염들 또는 셀레늄 염들을 포함한다. 다른 대표적인 광산 발생제들은 니트로벤질 에스테르들, s-트리아진(s-triazine) 유도체들, 이온성 요오도늄 술폰산염들, 퍼플루오로알칸술폰산염들, 아릴 트리플레이트들 및 그 유도체들 및 유사체(analog)들, 피로갈롤(pyrogallol) 유도체들, 및 알킬 디술폰들을 포함한다. 다른 광산 발생제들이 또한 사용될 수 있다. 도 5a에 예시된 실시예와 같은 특정 실시예들에서, 레지스트 층(404)은 레이저-민감성 레지스트이다.
[0052] 레지스트 층(404)의 형성 후에, 도 4b 및 도 5b에 묘사된 레지스트 층(404)을 패터닝하기 위해, 레지스트 층(404)이 상부에 형성된 기판(302)이 전자기 방사에 노출된다. 도 4b에 의해 예시된 실시예에서, 레지스트 층(404)이 상부에 형성된 기판(302)은 자외선(UV) 범위의 전자기 방사에 노출된다. 레지스트 층(404)의 부분들은 선택적으로 노출되고, 레지스트 층(404)의 부분들은 UV 방사에 선택적으로 노출되지 않는다. UV 방사에 대한 노출 시에, 레지스트 층(404)의 선택적으로 노출된 부분들은 구조적으로 약화되는 반면(빗금(hatching)에 의해 예시됨), 선택적으로 노출되지 않은 부분들은 그들의 구조적 무결성을 유지한다. 특정 실시예들에서, 원하는 패턴을 갖는 마스크(412)가 UV 방사 노출 전에 감광성 레지스트 층(404) 상에 또는 감광성 레지스트 층(404) 근처에 형성된다. 다른 실시예들에서, 마스크(412)는 레지스트 층(404)과 UV 방사 소스 사이에 포지셔닝된 레티클이다. 마스크(412)는 원하는 패턴의 UV 방사를 레지스트 층(404)에 전사하도록 구성된다. 마스크(412)는 PTFE, PVDF, FEP, 폴리이미드 등을 포함하지만 이에 제한되지 않는 임의의 적절한 중합체성 재료로 형성된다.
[0053] 도 5b에 의해 예시된 실시예에서, 상부에 레이저-민감성 레지스트 층(404)이 형성된 기판(302)은 UV 방사 소스 대신에 레이저 소스(307)에 의해 생성되는 전자기 방사에 노출된다. 그에 따라, 패터닝은 마스크를 사용하지 않고 타깃팅 레이저 삭마(targeted laser ablation)에 의해 달성된다. 레이저 소스(307)는 레지스트 층(404)의 패터닝을 위한 임의의 적절한 유형의 레이저일 수 있다. 일부 예들에서, 레이저 소스(307)는 펨토초 녹색 레이저이다. 다른 예들에서, 레이저 소스(307)는 펨토초 UV 레이저이다. 레이저 소스(307)는 레지스트 층(404)의 패터닝을 위한 연속적 또는 펄스형 레이저 빔(310)을 생성한다. 예를 들어, 레이저 소스(307)는 100 kHz 내지 1200 kHz, 예컨대 약 200 kHz 내지 약 1000 kHz의 주파수를 갖는 펄스형 레이저 빔(310)을 생성할 수 있다. 레이저 소스(307)는 일반적으로 레지스트 층(404)에 임의의 원하는 패턴을 형성하도록 구성된다. 동작에서 전자기 방사가 대안적으로 레이저 빔 대신에 전자 빔 또는 이온 빔을 부가적으로 포함할 수 있다는 것이 추가로 고려된다.
[0054] 레지스트 층(404)은, 예를 들어 네거티브 포토레지스트를 전자기 방사에 노출시켜 레지스트에서 재료의 가교 결합을 야기한 이후와 같이, 레지스트 층(404)이 패터닝된 후에, 적절한 경도를 갖는 임의의 재료로 형성될 수 있다. 일반적으로, 레지스트 층(404)은 레지스트 층(404)이 패터닝(예를 들어, 증착, 노출 및 현상)된 후에 하나 이상의 바람직한 기계적 특성들을 가질 필요가 있다. 특정 실시예들에서, 레지스트 층(404)은 패터닝 후에 약 40 내지 약 90, 예컨대 약 60 내지 약 70의 쇼어 A 스케일 경도(Shore A scale hardness) 값을 갖는 재료로 형성된다. 예를 들어, 레지스트 층(404)은 패터닝 후에 약 65의 쇼어 A 스케일 경도 값을 갖는 재료로 형성된다. 특정 실시예들에서, 레지스트 층(404)은 패터닝 후에 약 0.5 MPa 내지 약 10 MPa, 예컨대 약 1 MPa 내지 약 8 MPa의 인장 강도를 갖는 재료로 형성된다. 예를 들어, 레지스트 층(404)은 패터닝 후에 약 7 MPa의 인장 강도를 갖는 재료로 형성될 수 있다. 특정 실시예들에서, 레지스트 층(404)은 폴리디메틸실록산 재료로 형성된다. 다른 실시예들에서, 레지스트 층(404)은 폴리비닐 알코올, 2-에틸-2-(히드록시메틸)-1,3-프로판디올을 갖는 트리에스테르 등으로 형성된다.
[0055] 레지스트 층(404)의 패터닝 다음에, 레지스트 층(404)이 상부에 형성된 기판(302)은 도 4c 및 도 5c에 묘사된 바와 같이, 기판(302)에 원하는 패턴을 형성하기 위해 마이크로-블라스팅된다. 마이크로-블라스팅 프로세스 동안, 분말 입자들(309)의 스트림은, 기판(302)의 노출된 부분들 및/또는 기판(302) 상에 형성된 층들을 방출시키기 위해, 고압 캐리어 가스의 사용에 의해 기판(302)을 향해 추진된다. 마이크로-블라스팅 프로세스는 임의의 적절한 기판 삭마 시스템을 사용하여 수행된다.
[0056] 마이크로-블라스팅 프로세스는, 적용가능한 경우 레지스트 층(404)의 선택적으로 노출된 부분들과 함께, 기판(302)의 재료 특성들, 기판(302)의 노출된 표면을 타격하는 분말 입자들의 운동량, 및 분말 입자들(309)의 재료 특성들에 의해 결정된다. 원하는 기판 패터닝 특징들을 달성하기 위해, 분말 입자들(309)의 유형 및 크기, 기판(302)에 대한 삭마 시스템의 애플리케이터 노즐의 크기 및 거리, 분말 입자들(309)을 추진시키기 위해 활용되는 캐리어 가스의 속도 및 유량과 상관되는 압력, 및 유체 스트림 내의 분말 입자들(309)의 밀도에 대한 조정들이 이루어진다. 예를 들어, 원하는 고정된 마이크로-블라스팅 디바이스 노즐 오리피스 크기를 위해 분말 입자들(309)을 기판(302) 쪽으로 추진시키기 위해 사용되는 캐리어 가스의 원하는 유체 압력은, 분말 입자들(309) 및 기판(302)의 재료들에 기반하여 결정된다. 특정 실시예들에서, 기판(302)을 마이크로-블라스팅하기 위해 활용되는 유체 압력은, 약 300 내지 약 1000 m/s(meter per second)의 캐리어 가스 및 입자 속도 및/또는 약 0.001 내지 약 0.002 m3/s(cubic meter per second)의 유량을 달성하기 위해, 약 50 psi 내지 약 150 psi, 예컨대 약 75 psi 내지 약 125 psi의 범위이다. 예를 들어, 마이크로-블라스팅 동안 분말 입자들(309)을 추진시키기 위해 활용되는 불활성 가스(예를 들어, 질소(N2), CDA, 아르곤)의 유체 압력은 약 2350 m/s의 캐리어 가스 및 입자 속도를 달성하기 위해 약 95 psi이다. 특정 실시예들에서, 기판(302)을 마이크로-블라스팅하기 위해 활용되는 애플리케이터 노즐은, 기판(302)으로부터 약 1 밀리미터(mm) 내지 약 5 mm, 예컨대 약 2 mm 내지 약 4 mm의 거리에 배치된 약 0.1 내지 약 2.5 mm의 내경을 갖는다. 예를 들어, 애플리케이터 노즐은 마이크로-블라스팅 동안 기판(302)으로부터 약 3 mm의 거리에 배치된다.
[0057] 일반적으로, 마이크로-블라스팅 프로세스는, 기판(302) 및/또는 기판(302) 상에 형성된 임의의 층들과의 접촉 시에 입자 접착을 방지하기에 충분한 경도 및 높은 용융점을 갖는 분말 입자들(309)로 수행된다. 예를 들어, 마이크로-블라스팅 프로세스는 세라믹 재료로 형성된 분말 입자들(309)을 활용하여 수행된다. 특정 실시예들에서, 마이크로-블라스팅 프로세스에서 활용되는 분말 입자들(309)은 알루미늄 산화물(Al2O3)로 형성된다. 다른 실시예에서, 분말 입자들(309)은 실리콘 탄화물(SiC)로 형성된다. 분말 입자들(309)을 위한 다른 적절한 재료들이 또한 고려된다. 분말 입자들(309)은 일반적으로 직경이 약 15 ㎛ 내지 약 60 ㎛, 예컨대 직경이 약 20 ㎛ 내지 약 40 ㎛인 크기 범위이다. 예를 들어, 분말 입자들(309)은 직경이 약 27.5 ㎛인 평균 입자 크기이다. 다른 예에서, 분말 입자들(309)은 직경이 약 23 ㎛인 평균 입자 크기를 갖는다.
[0058] 도 4c 및 도 5c에 묘사된 동작(220)에서의 마이크로-블라스팅 프로세스의 유효성은 추가로, 레지스트 층(404)의 재료 특징들에 의존한다. 너무 높은 쇼어 A 스케일 경도를 갖는 재료를 활용하는 것은, 레지스트 층(404)의 측벽들 사이에서 분말 입자들(309)의 원하지 않는 도탄(ricocheting)을 야기할 수 있고, 그에 따라, 분말 입자들(309)이 기판(302)에 충돌하는 속도를 감소시키고, 궁극적으로는, 기판(302)의 노출된 영역들을 침식시키거나 또는 방출시키는 데 있어서의 분말 입자들(309)의 유효성을 감소시킨다. 반대로, 너무 낮은 쇼어 A 스케일 경도를 갖는 재료를 활용하는 것은, 레지스트 층(404)에 대한 분말 입자들(309)의 원하지 않는 접착을 야기할 수 있다. 위에서 설명된 바와 같이, 레지스트 층(404) 재료에 대해 약 40 내지 약 90의 쇼어 A 스케일 경도 값이 활용되는 것으로 고려된다.
[0059] 도 4c에 묘사된 실시예와 같은, 레지스트 층(404)이 포토레지스트인 실시예들에서, 기판(302)은 마이크로-블라스팅 프로세스의 시작 시에 노출되지 않은 상태로 유지된다. 따라서, 분말 입자들(309)은 먼저 포토레지스트의 표면에 충돌하여, 포토레지스트의 UV-노출되고 구조적으로 약화된 부분들로부터의 재료가 방출 및 제거되게 한다. 분말 입자들(309)은 결국, 취성의, UV-노출된 부분들을 통해 침투해 이들을 제거하여 레지스트 층(404)에 공극(void)들을 형성함으로써, 기판(302)의 원하는 영역들을 노출시키는 한편, 다른 영역들은 포토레지스트의 UV 노출되지 않은 부분들에 의해 차폐된 상태로 유지된다. 그 다음에, 분말 입자들(309)이 기판(302)의 노출된 영역들로부터 원하는 양 또는 깊이의 재료를 방출 및 제거하여, 따라서 기판(302)에 원하는 패턴을 형성할 때까지, 마이크로-블라스팅이 계속된다. 도 5c에 묘사된 실시예와 같은, 레지스트 층(404)이 레이저 삭마에 의해 패터닝되는 실시예들에서, 기판(302)의 원하는 영역들은 마이크로-블라스팅 프로세스 전에 레지스트 층(404)의 공극들을 통해 이미 노출된다. 따라서 마이크로-블라스팅 동안 레지스트 층(404)의 제거를 최소화하거나 또는 전혀 제거하지 않는 것이 고려된다.
[0060] 동작(220)에서 기판(302)에 피처들을 형성하기 위한 위에서 설명된 프로세스들은 기판(302)의 표면들 상에 치핑 및 균열과 같은 원하지 않는 기계적 결함들을 야기할 수 있다. 그러므로, 기판(302)에 원하는 피처들을 형성하기 위해 동작(220)을 수행한 후에, 기판(302)의 표면들을 평활화하고 원하지 않는 잔해(debris)를 제거하기 위해, 동작(230)에서 기판(302)이 제2 손상 제거 및 세정 프로세스에 노출된 후에, 레지스트 층(404)의 스트리핑 및 캐리어 플레이트(406)로부터의 기판(302)의 선택적인 디본딩이 뒤따른다. 도 4d 내지 도 4f 및 도 5d 내지 도 5f는 본원에 설명된 실시예들에 따른, 제2 손상 제거, 세정, 레지스트 스트리핑, 및 기판 디본딩 프로세스들의 상이한 스테이지들에서의 기판(302)의 단면도들을 예시한다. 따라서, 동작(230)은 이제 도 4d 내지 도 4f 및 도 5d 내지 도 5f를 참조하여 더 상세히 설명될 것이다.
[0061] 동작(230)에서의 제2 손상 제거 프로세스는 동작(210)에서의 제1 손상 제거 프로세스와 실질적으로 유사하고, 기판(302)을 에칭 프로세스에 노출시킨 후에, 헹굼 및 건조가 뒤따르는 것을 포함한다. 에칭 프로세스는 기판(302)의 표면들, 및 특히 마이크로-블라스팅 프로세스에 노출된 표면들을 평활화하기 위해 미리 결정된 지속기간 동안 진행된다. 다른 양상에서, 에칭 프로세스는 마이크로-블라스팅 프로세스로부터 남아 있는 바람직하지 않은 잔해를 제거하기 위해 활용된다. 기판(302)에 부착된 잔여 분말 입자들은 에칭 프로세스 동안 제거될 수 있다. 도 4d 및 도 5d는 잔해의 제거 및 표면 평활화 후의 기판(302)을 예시한다.
[0062] 특정 실시예들에서, 에칭 프로세스는 레지스트 층(404) 재료에 비해 기판 표면을 우선적으로 에칭하는 완충 에칭 프로세스를 활용하는 습식 에칭 프로세스이다. 예를 들어, 완충 에칭 프로세스는 폴리비닐 알코올에 대해 선택적이다. 다른 실시예들에서, 에칭 프로세스는 수성 에칭 프로세스를 활용하는 습식 에칭 프로세스이다. 임의의 적절한 습식 에천트 또는 습식 에천트들의 조합이 습식 에칭 프로세스에 사용될 수 있다. 특정 실시예들에서, 기판(302)은 에칭을 위해 수성 HF 에칭 용액에 침지된다. 다른 실시예에서, 기판(302)은 에칭을 위해 수성 KOH 에칭 용액에 침지된다. 에칭 용액은 추가로, 에칭 프로세스 동안 약 40 ℃ 내지 약 80 ℃, 예컨대 약 50 ℃ 내지 약 70 ℃의 온도로 가열될 수 있다. 예를 들어, 에칭 용액은 약 60 ℃의 온도로 가열된다. 에칭 프로세스는 등방성 또는 이방성일 수 있다. 또 다른 실시예들에서, 동작(230)에서의 에칭 프로세스는 건식 에칭 프로세스이다. 건식 에칭 프로세스의 예는 플라즈마-기반 건식 에칭 프로세스를 포함한다.
[0063] 잔해가 제거되고 기판 표면들이 평활화된 후에, 기판(302)은 레지스트 스트리핑 프로세스에 노출된다. 스트리핑 프로세스는, 도 4e 및 도 5e에 묘사된 바와 같이, 기판(302)으로부터 레지스트 층(404)을 디-본딩하기 위해 활용된다. 특정 실시예들에서, 레지스트 접착제 층(409)을 용해/가용화시킴으로써 기판(302)으로부터 레지스트 층(404)을 디-본딩하기 위해 습식 프로세스가 사용된다. 레지스트 접착제 층(409)을 릴리스하기 위해 다른 유형들의 에칭 프로세스가 또한 고려된다. 특정 실시예들에서, 기판(302)으로부터 레지스트 층(404) 또는 레지스트 접착제 층(409)을 물리적으로 박리하기 위해 기계적 롤링 프로세스가 사용된다. 특정 실시예들에서, 예를 들어 산소 플라즈마 보조 프로세스의 사용에 의해 기판(302)으로부터 레지스트 층(404)을 제거하기 위해 애싱(ashing) 프로세스가 사용된다.
[0064] 레지스트 스트리핑 프로세스 후에, 도 4f 및 도 5f에 묘사된 바와 같이, 기판(302)은 선택적인 캐리어 디-본딩 프로세스에 노출된다. 캐리어 디-본딩 프로세스의 활용은, 기판(302)이 캐리어 플레이트(406)에 결합되는지 여부 및 기판(302)과 캐리어 플레이트(406)를 결합시키기 위해 활용되는 본딩 재료의 유형에 의존한다. 위에서 설명되고 도 4a 내지 도 4f 및 도 5a 내지 도 5f에 묘사된 바와 같이, 기판(302)이 약 200 ㎛ 미만의 두께를 갖는 실시예들에서, 기판(302)은 동작(220)에서의 피처들의 형성 동안 기계적 지지를 위해 캐리어 플레이트(406)에 결합된다. 기판(302)은 접착제 층(408)을 통해 캐리어 플레이트(406)에 결합된다. 따라서, 마이크로-블라스팅 및 후속하는 기판 에칭 및 레지스트 스트리핑 후에, 캐리어 플레이트(406)에 결합된 기판(302)은, 접착제 층(408)을 릴리스함으로써 캐리어 플레이트(406)로부터 기판(302)을 디-본딩하기 위해, 캐리어 디-본딩 프로세스에 노출된다.
[0065] 특정 실시예들에서, 접착제 층(408)은 기판(302)을 베이킹 프로세스에 노출시킴으로써 릴리스된다. 기판(302)은 약 50 ℃ 내지 약 300 ℃의 온도들, 예컨대 약 100 ℃ 내지 약 250 ℃의 온도들에 노출된다. 예를 들어, 기판(302)은 접착제 층(408)을 릴리스하기 위해 원하는 시간 기간 동안 약 150 ℃ 내지 약 200 ℃, 예컨대 약 160 ℃의 온도에 노출된다. 다른 실시예들에서, 접착제 층(408)은 기판(302)을 UV 방사에 노출시킴으로써 릴리스된다.
[0066] 도 4f 및 도 5f는 동작들(210 내지 230)의 완료 후의 기판(302)을 예시한다. 도 4f 및 도 5f의 기판(302)의 단면들은, 기판(302)을 관통해 형성되고 측방향 측면에서 2 개의 비아들(303)에 의해 둘러싸인 단일 공동(305)을 묘사한다. 도 4a 내지 도 4f 및 도 5a 내지 도 5f를 참조하여 설명된 동작들의 완료 시의 기판(302)의 개략적인 평면도가 도 8에 묘사되며, 아래에서 더 상세히 설명된다.
[0067] 도 6a 내지 도 6e는 위에서 설명된 동작들과 유사한 동작들(220 및 230)에 대한 대안적인 시퀀스 동안의 기판(302)의 개략적인 단면도들을 예시한다. 동작들(220 및 230)에 대해 묘사된 대안적인 시퀀스는 단지 하나의 표면과 비교하여 2 개의 주요 대향 표면들 상에서 기판(302)을 패터닝하는 것을 수반하며, 따라서 기판(302)의 구조화 동안의 효율 증가를 가능하게 한다. 도 6a 내지 도 6e에 묘사된 실시예는 도 4a 내지 도 4f 및 도 5a 내지 도 5f를 참조하여 설명된 프로세스들 모두를 실질적으로 포함한다. 예를 들어, 도 6a는 도 4a 및 도 5a에 대응하고, 도 6b는 도 4b 및 도 5b에 대응하고, 도 6c는 도 4c 및 도 5c에 대응하고, 도 6d는 도 4d 및 도 5d에 대응하고, 도 6e는 도 4f 및 도 5f에 대응한다. 그러나, 이전의 실시예들과 달리, 도 6a 내지 도 6e에 묘사된 동작(220)의 실시예는 단일 표면 상에 형성된 하나의 레지스트 층(404)과 대조적으로, 기판(302)의 주요 대향 표면들(606, 608) 상에 형성된 2 개의 레지스트 층들(404)을 갖는 기판(302)을 포함한다. 그러므로, 동작들(210 내지 230) 동안 수행되는 프로세스들은 각각의 동작 동안 기판의 양쪽 면들 상에서 동일한 시간에(즉, 동시에) 또는 차례로(즉, 순차적으로) 수행될 필요가 있을 것이다. 도 6a 내지 도 6e는 비아들(303)의 형성만을 예시하지만, 본원에 설명된 프로세스들은 또한, 공동들(305), 또는 공동들(305) 및 비아들(303)을 형성하기 위해 사용될 수 있다.
[0068] 따라서, 도 6b에 묘사된 바와 같이, 표면(608)을 포함하는 면과 같은, 기판(302)의 일 면 상의 레지스트 층(404)을 전자기 방사에 노출시킨 후에, 기판(302)은 선택적으로, 대향 표면(606) 상의 레지스트 층(404)이 또한 패터닝을 위해 전자기 방사에 노출되도록 플립될 수 있다. 유사하게, 도 6c에 묘사된 바와 같이, 기판(302)의 표면(608)에 대해 마이크로-블라스팅 프로세스를 수행한 후에, 기판(302)은 선택적으로, 대향 표면(606)에 대해 마이크로-블라스팅이 수행될 수 있도록 플립될 수 있다. 그 후에, 기판(302)은, 도 6d 및 도 6e에 묘사된 제2 손상 제거 및 세정 프로세스 및 레지스트 스트리핑 프로세스에 노출된다. 기판(302)의 대향하는 주요 표면들(606, 608) 상의 2 개의 레지스트 층들(404)을 활용하고 표면들(606 및 608) 둘 모두에 대해 마이크로-블라스팅 프로세스를 수행함으로써, 마이크로-블라스팅 프로세스에 의해 내부에 형성된 피처들의 잠재적인 테이퍼링이 감소 또는 제거될 수 있으며, 기판(302)을 구조화하기 위해 사용되는 프로세스의 효율이 증가될 수 있다.
[0069] 도 7a 내지 도 7d는 동작들(220 및 230)에 대한 다른 대안적인 시퀀스 동안의 기판(302)의 개략적인 단면도들을 예시하며, 여기서, 원하는 패턴이 직접적 레이저 삭마에 의해 기판(302)에 형성된다. 도 7a에 묘사된 바와 같이, 기판(302), 예컨대 솔라 기판 또는 심지어 반도체 웨이퍼는 레이저 삭마 시스템(미도시)의 스탠드(706) 상에 배치된다. 스탠드(706)는 레이저 삭마 동안 기판(302)에 대한 기계적 지지를 제공하기 위한 임의의 적절한 강성의 그리고 평탄한 또는 텍스처링된(예를 들어, 구조화된) 표면일 수 있다. 일부 실시예들에서, 스탠드(706)는 스탠드(706)에 대한 기판(302)의 정전 척킹을 위한 정전 척을 포함한다. 일부 실시예들에서, 스탠드(706)는 스탠드(706)에 대한 기판(302)의 진공 척킹을 위한 진공 척을 포함한다. 도 7b에 묘사된 바와 같이, 기판(302)을 스탠드(706) 상에 배치한 후에, 레이저 삭마에 의해 기판(302)에 원하는 패턴이 형성된다.
[0070] 레이저 삭마 시스템은 기판(302)을 패터닝하기 위한 임의의 적절한 유형의 레이저 소스(307)를 포함할 수 있다. 일부 예들에서, 레이저 소스(307)는 적외선(IR) 레이저이다. 일부 예들에서, 레이저 소스(307)는 피코초 UV 레이저이다. 다른 예들에서, 레이저 소스(307)는 펨토초 UV 레이저이다. 또 다른 예들에서, 레이저 소스(307)는 펨토초 녹색 레이저이다. 레이저 소스(307)는 기판(302)의 패터닝을 위한 연속적 또는 펄스형 레이저 빔(310)을 생성한다. 예를 들어, 레이저 소스(307)는 5 kHz 내지 500 kHz, 예컨대 약 10 kHz 내지 약 200 kHz의 주파수를 갖는 펄스형 레이저 빔(310)을 생성할 수 있다. 일 예에서, 레이저 소스(307)는 약 200 nm 내지 약 1200 nm의 파장에서 약 10 ns 내지 약 5000 ns의 펄스 지속시간에서 약 10 와트 내지 약 100 와트의 출력 파워로 펄스형 레이저 빔을 전달하도록 구성된다. 레이저 소스(307)는 공동들(305) 및 비아들(303)을 포함하는, 기판(302)의 임의의 원하는 패턴 및 피처들을 형성하도록 구성된다.
[0071] 마이크로-블라스팅과 유사하게, 기판(302)의 직접적 레이저 패터닝의 프로세스는, 치핑 및 균열을 포함한 원하지 않는 기계적 결함들을 기판(302)의 표면들 상에 야기할 수 있다. 따라서, 직접적 레이저 패터닝에 의해 기판(302)에 원하는 피처들을 형성한 후에, 기판(302)은 위에서 설명된 실시예들과 실질적으로 유사한 제2 손상 제거 및 세정 프로세스에 노출된다. 도 7c 및 도 7d는, 공동(305) 및 4 개의 비아들(303)이 내부에 형성된 평활화된 기판(302)을 발생시키는 제2 손상 제거 및 세정 프로세스를 수행하기 전과 후의 구조화된 기판(302)을 예시한다.
[0072] 이제 도 2 및 도 3d를 다시 참조하면, 동작(230)에서 기판(302)의 기계적 결함들의 제거 후에, 특정 실시예들에서, 기판(302)은 기판(302)의 원하는 표면들 상에 절연 산화물 막(즉, 층)(314)을 성장 또는 증착하기 위해 동작(240)에서 산화 프로세스에 노출될 수 있다. 예를 들어, 산화물 막(314)은, 산화물 막(314)이 기판(302)을 둘러싸도록, 기판(302)의 모든 표면들 상에 형성될 수 있다. 절연 산화물 막(314)은 기판(302) 상의 패시베이팅 층으로서 작용하고, 부식 및 다른 형태들의 손상에 대한 보호 외부 장벽을 제공한다. 특정 실시예들에서, 산화 프로세스는 열 산화 프로세스이다. 열 산화 프로세스는 약 800 ℃ 내지 약 1200 ℃, 예컨대 약 850 ℃ 내지 약 1150 ℃의 온도에서 수행된다. 예를 들어, 열 산화 프로세스는 약 900 ℃ 내지 약 1100 ℃의 온도, 예컨대 약 950 ℃ 내지 약 1050 ℃의 온도에서 수행된다. 특정 실시예들에서, 열 산화 프로세스는 수증기를 산화제로서 활용하는 습식 산화 프로세스이다. 특정 실시예들에서, 열 산화 프로세스는 분자 산소를 산화제로서 활용하는 건식 프로세스이다. 기판(302)은 기판(302) 상에 산화물 막(314)을 형성하기 위해 동작(240)에서 임의의 적절한 산화 프로세스에 노출될 수 있다는 것이 고려된다. 산화물 막(314)은 일반적으로 약 100 nm 내지 약 3 ㎛, 예컨대 약 200 nm 내지 약 2.5 ㎛의 두께를 갖는다. 예를 들어, 산화물 막(314)은 약 300 nm 내지 약 2 ㎛, 예컨대 약 1.5 ㎛의 두께를 갖는다.
[0073] 특정 실시예들에서, 기판(302)은 기판(302)의 하나 이상의 표면들 상에 금속 클래딩 층(316)을 형성하기 위해 동작(240)에서 금속화 프로세스에 노출된다. 특정 실시예들에서, 금속 클래딩 층(316)은, 금속 클래딩 층(114)이 기판(302)을 실질적으로 둘러싸도록, 기판(302)의 실질적으로 모든 외부 표면들 상에 형성된다. 금속 클래딩 층(316)은 기준 층(예를 들어, 접지 층 또는 전압 공급 층)으로서 작용하고, 후속하여 형성되는 상호연결부들을 전자기 간섭으로부터 보호하고 그리고 또한 기판(302)을 형성하기 위해 사용되는 반도체 재료(Si)로부터 전기 신호들을 차폐하기 위해 기판(302) 상에 배치된다. 특정 실시예들에서, 금속 클래딩 층(316)은 니켈, 알루미늄, 금, 코발트, 은, 팔라듐, 주석 등을 포함하는 전도성 금속 층을 포함한다. 특정 실시예들에서, 금속 클래딩 층(316)은 니켈, 알루미늄, 금, 코발트, 은, 팔라듐, 주석 등을 포함하는 합금 또는 순수 금속을 포함하는 금속 층을 포함한다. 금속 클래딩 층(316)은 일반적으로 약 50 nm 내지 약 10 ㎛, 예컨대 약 100 nm 내지 약 5 ㎛의 두께를 갖는다.
[0074] 특정 예들에서, 금속 클래딩 층(316)의 적어도 일부는 기판(302)(예를 들어, n-Si 기판 또는 p-Si 기판)의 표면들 상에 직접 치환 또는 치환 도금에 의해 형성된 증착된 니켈(Ni) 층을 포함한다. 예를 들어, 기판(302)은 약 2 내지 약 4 분의 기간 동안 약 60 ℃ 내지 약 95 ℃의 온도 및 약 11의 pH에서 0.5 M NiSO4 및 NH4OH를 포함하는 조성을 갖는 니켈 치환 도금조(plating bath)에 노출된다. 환원제의 부재 시에 니켈 이온 로딩(load)된 수성 전해질에 대한 실리콘 기판(302)의 노출은 기판(302)의 표면에서 국부화된 산화/환원 반응을 야기하여, 그에 따라 기판(302) 상에 금속성 니켈의 도금을 발생시킨다. 따라서, 니켈 치환 도금은 안정적인 용액들을 활용하여 기판(400)의 실리콘 재료 상에 얇고 순수한 니켈 층들의 선택적인 형성을 가능하게 한다. 또한, 이 프로세스는 자기-제한적(self-limiting)이고, 따라서 일단 기판(302)의 모든 표면들이 도금되면(예를 들어, 니켈이 형성될 수 있는 잔여 실리콘이 없음), 반응이 중지된다. 특정 실시예들에서, 니켈 금속 클래딩 층(316)은 부가적인 금속 층들의 도금을 위한, 예컨대 무전해 및/또는 전해 도금 방법들에 의한 니켈 또는 구리의 도금을 위한 시드 층으로서 활용될 수 있다. 추가의 실시예들에서, 기판(302)은 기판(302)에 대한 니켈 금속 클래딩 층(316)의 접착을 촉진하기 위해 니켈 치환 도금조 전에 SC-1 사전-세정 용액 및 HF 산화물 에칭 용액에 노출된다.
[0075] 후속 패키징 동작들에서, 금속 클래딩 층(316)은 금속 클래딩 층(316)을 공통 접지에 연결하기 위해 결과적인 반도체 디바이스 패키지 내에 형성된 하나 이상의 연결 포인트들, 예를 들어 상호연결부들에 결합될 수 있다. 예를 들어, 금속 클래딩 층(316)을 접지에 연결하기 위해, 상호연결부들이 결과적인 반도체 디바이스 패키지의 일 면 또는 대향 면들 상에 형성될 수 있다. 대안적으로, 금속 클래딩 층(316)은 전력 전압과 같은 기준 전압에 연결될 수 있다.
[0076] 도 8은 일 실시예에 따른 예시적인 구조화된 기판(302)의 개략적인 평면도를 예시한다. 기판(302)은 도 2, 도 3a 내지 도 3d, 도 4a 내지 도 4f, 도 5a 내지 도 5f, 도 6a 내지 도 6e, 및 도 7a 내지 도 7d를 참조하여 위에서 설명된 바와 같은 동작들(210 내지 240) 동안 구조화될 수 있다. 기판(302)은 2 개의 사변형 공동들(305)을 갖는 것으로 예시되며, 각각의 공동(305)은 복수의 비아들(303)에 의해 둘러싸인다. 특정 실시예들에서, 각각의 공동(305)은 사변형 공동(305)의 각각의 에지(306a 내지 306d)를 따라 배열된 비아들(303)의 2 개의 행(row)들(801, 802)에 의해 둘러싸인다. 각각의 행(801, 802)에서 10 개의 비아들(303)이 묘사되지만, 임의의 원하는 수의 비아들(303)이 행에 형성될 수 있다는 것이 고려된다. 추가로, 동작(220) 동안, 임의의 원하는 수 및 어레인지먼트의 공동들(305) 및 비아들(303)이 기판(302)에 형성될 수 있다. 예를 들어, 기판(302)은 기판(302)에 형성된 2 개 초과의 또는 2 개 미만의 공동들(305)을 가질 수 있다. 다른 예에서, 기판(302)은 공동들(305)의 각각의 에지(306a 내지 306d)를 따라 형성된 2 개 초과의 또는 2 개 미만의 행들의 비아들(303)을 가질 수 있다. 다른 예에서, 기판(302)은 2 개 이상의 행들의 비아들(303)을 가질 수 있으며, 여기서, 각각의 행의 비아들(303)은 다른 행의 비아들(303)과 스태거링되고 정렬되지 않는다.
[0077] 특정 실시예들에서, 공동들(305) 및 비아들(303)은 기판(302)의 두께와 동일한 깊이를 갖고, 따라서 (예를 들어, 기판(302)의 두께를 통해) 기판(302)의 대향하는 표면들 상에 구멍들을 형성한다. 예를 들어, 기판(302)에 형성된 공동들(305) 및 비아들(303)은, 기판(302)의 두께에 따라, 약 50 ㎛ 내지 약 1 mm, 예컨대 약 100 ㎛ 내지 약 200 ㎛, 예컨대 약 110 ㎛ 내지 약 190 ㎛의 깊이를 가질 수 있다. 다른 실시예들에서, 공동들(305) 및/또는 비아들(303)은 기판(302)의 두께 이하의 깊이를 가질 수 있고, 따라서 기판(302)의 하나의 표면(예를 들어, 면)에만 구멍을 형성할 수 있다.
[0078] 특정 실시예들에서, 각각의 공동(305)은, (아래에서 더 상세히 설명되는) 패키지 제조 동안 내부에 매립될 하나 이상의 반도체 다이들(1026)(도 10b에 도시됨)의 크기에 따라, 약 3 mm 내지 약 50 mm, 예컨대 약 8 mm 내지 약 12 mm, 예컨대 약 9 mm 내지 약 11 mm 범위의 측방향 치수들을 갖는다. 반도체 다이들은 일반적으로 반도체 재료의 피스(piece)와 같은 기판 재료 상에 그리고/또는 기판 재료 내에 형성되는 복수의 집적 전자 회로들을 포함한다. 특정 실시예들에서, 공동들(305)은 공동들(305)에 매립될 다이들(1026)의 측방향 치수들과 실질적으로 유사한 측방향 치수들을 갖도록 크기가 정해진다. 예를 들어, 다이들(1026)의 측방향 치수들을 약 150 ㎛ 미만, 예컨대 약 120 ㎛ 미만, 예컨대 100 ㎛ 미만만큼 초과하는 측방향 치수들을 갖는 각각의 공동(305)이 형성된다. 공동들(305) 및 내부에 매립될 다이들(1026)의 크기의 감소된 편차를 갖는 것은 이후에 활용되는 갭-필(gap-fill) 재료의 양을 감소시킨다.
[0079] 특정 실시예들에서, 각각의 비아(303)는 약 50 ㎛ 내지 약 200 ㎛, 예컨대 약 60 ㎛ 내지 약 130 ㎛, 예컨대 약 80 ㎛ 내지 110 ㎛의 범위의 직경을 갖는다. 행(801) 내의 비아(303)의 중심과 행(802) 내의 인접한 비아(303)의 중심 사이의 최소 피치(807)는 약 70 ㎛ 내지 약 200 ㎛, 예컨대 약 85 ㎛ 내지 약 160 ㎛, 예컨대 약 100 ㎛ 내지 140 ㎛이다. 도 8을 참조하여 실시예들이 설명되지만, 동작들(210 내지 240) 및 도 2, 도 3a 내지 도 3b, 도 4a 내지 도 4c, 도 5a 내지 도 5c, 도 6a 내지 도 6c, 및 도 7a 및 도 7b를 참조하여 위에서 설명된 기판 구조화 프로세스들이 임의의 원하는 깊이, 측방향 치수들, 및 모폴로지(morphology)들을 갖는 패터닝된 피처들을 기판(302)에 형성하기 위해 활용될 수 있다.
[0080] 기판(302)의 구조화 후에, 기판(302)을 프레임으로서 활용함으로써, 하나 이상의 패키지들이 기판(302) 주위에 형성된다. 도 9 및 도 11은 최종 패키지 형성 전에 기판(302) 주위에 중간 매립형 다이 조립체(1002)를 제조하기 위한 대표적인 방법들(900 및 1100)의 흐름도들을 각각 예시한다. 도 10a 내지 도 10k는 도 9에 묘사된 방법(900)의 상이한 스테이지들에서의 기판(302)의 단면도들을 개략적으로 예시하고, 도 12a 내지 도 12g는 도 11에 묘사된 방법(1100)의 상이한 스테이지들에서의 기판(302)의 단면도들을 개략적으로 예시한다. 명확성을 위해, 도 9 및 도 10a 내지 도 10k는 본원에서 함께 설명되고, 도 11 및 도 12a 내지 도 12g는 본원에서 함께 설명된다.
[0081] 일반적으로, 방법(900)은 동작(902) 및 도 10a에서 시작하며, 여기서, 이제 원하는 피처들이 내부에 형성되어 있는, 기판(302)의 제1 면(1075)(예를 들어, 산화물 층 또는 금속 클래딩 층이 상부에 형성될 수 있는 표면(606))이 제1 절연 막(1016a) 상에 배치된다. 특정 실시예들에서, 제1 절연 막(1016a)은 폴리머-기반 유전체 재료들로 형성된 하나 이상의 층들을 포함한다. 예를 들어, 제1 절연 막(1016a)은 유동성 빌드-업 재료들로 형성된 하나 이상의 층들을 포함한다. 도 10a에 묘사된 실시예에서, 제1 절연 막(1016a)은 유동성 층(1018a)을 포함한다. 유동성 층(1018a)은 실리카(SiO2) 입자들로 충전된(예를 들어, 실리카(SiO2) 입자들을 함유하는) 에폭시 수지와 같은 세라믹-필러-함유 에폭시 수지로 형성될 수 있다. 유동성 층(1018a) 및 절연 막(1016a)의 다른 층들을 형성하기 위해 활용될 수 있는 세라믹 필러들 또는 입자들의 다른 예들은 알루미늄 질화물(AlN), 알루미늄 산화물(Al2O3), 실리콘 탄화물(SiC), 실리콘 질화물(Si3N4), Sr2Ce2Ti5O16, 지르코늄 실리케이트(ZrSiO4), 규회석(CaSiO3), 베릴륨 산화물(BeO), 세륨 이산화물(CeO2), 붕소 질화물(BN), 칼슘 구리 티타늄 산화물(CaCu3Ti4O12), 마그네슘 산화물(MgO), 티타늄 이산화물(TiO2), 아연 산화물(ZnO) 등을 포함한다. 일부 예들에서, 유동성 층(1018a)을 형성하기 위해 이용되는 세라믹 필러들은 크기가 약 40 nm 내지 약 1.5 ㎛, 예컨대 약 80 nm 내지 약 1 ㎛ 범위인 입자들을 갖는다. 예를 들어, 유동성 층(1018a)을 형성하기 위해 이용되는 세라믹 필러들은 크기가 약 200 nm 내지 약 800 nm, 예컨대 약 300 nm 내지 약 600 nm 범위인 입자들을 갖는다. 일부 실시예들에서, 유동성 층(1018a)을 형성하기 위해 활용되는 세라믹 필러들은 원하는 피처(예를 들어, 비아, 공동 또는 조립체 관통 비아) 폭 또는 직경의 약 25% 미만, 예컨대 원하는 피처 폭 또는 직경의 약 15% 미만의 크기를 갖는 입자들을 포함한다.
[0082] 유동성 층(1018a)은 통상적으로 약 60 ㎛ 미만, 예컨대 약 5 ㎛ 내지 약 50 ㎛의 두께를 갖는다. 예를 들어, 유동성 층(1018a)은 약 10 ㎛ 내지 약 25 ㎛의 두께를 갖는다. 특정 실시예들에서, 절연 막(1016a)은 하나 이상의 지지 층들을 더 포함한다. 예를 들어, 절연 막(1016a)은 폴리에틸렌 테레프탈레이트(PET) 또는 유사한 경량 플라스틱 지지 층(1022a)을 포함한다. 그러나, 절연 막(1016a)에 대해 층들 및 절연 재료들의 임의의 적절한 조합이 고려된다. 일부 실시예들에서, 전체 절연 막(1016a)은 약 120 ㎛ 미만의 두께, 예컨대 약 90 ㎛ 미만의 두께를 갖는다.
[0083] 기판(302)의 제1 면(1075) 상의 절연 막(1016a), 구체적으로 절연 막(1016a)의 유동성 층(1018a)에 결합되는 기판(302)은 추가로 향후의 프로세싱 동작들 동안 기계적 지지를 위해 캐리어(1024) 상에 선택적으로 배치될 수 있다. 캐리어는 기계적 및 열적으로 안정적인 임의의 적절한 재료로 형성된다. 예를 들어, 캐리어(1024)는 폴리테트라플루오로에틸렌(PTFE)으로 형성된다. 다른 예에서, 캐리어(1024)는 PET로 형성된다.
[0084] 동작(904)에서 그리고 도 10b에 묘사된 바와 같이, 하나 이상의 반도체 다이들(1026)은 기판(302)에 형성된 공동들(305) 내에 배치되고, 그에 따라, 반도체 다이들(1026)은 이제 일 면 상에서 절연 막(1016a)에 의해 바인딩된다(단일 반도체 다이(1026)가 도 10b에 묘사되어 있음). 특정 실시예들에서, 다이들(1026)은 다이들(1026)의 활성 표면(1028) 상에 집적 회로들이 형성되는 다목적 다이들이다. 다이들(1026)은 공동들(305) 내에 배치되고, 공동들(305)을 통해 노출된 절연 막(1016a)의 표면 상에 포지셔닝된다. 특정 실시예들에서, 다이들(1026)은 절연 막(1016a) 상에 배치 또는 형성된 접착제 층(미도시) 상에 배치된다.
[0085] 공동들(305) 내에 다이들(1026)을 배치한 후, 동작(906) 및 도 10c에서 제1 보호 막(1060)이 기판(302)의 제2 면(1077)(예를 들어, 표면(608)) 위에 배치된다. 보호 막(1060)은, 보호 막(1060)이 공동들(305) 내에 배치된 다이들(1026)의 활성 표면들(1028)과 접촉하여 이를 커버하도록 제1 절연 막(1016a)의 반대쪽에서 그리고 기판(302)의 제2 면(1077)에 결합된다. 특정 실시예들에서, 보호 막(1060)은 지지 층(1022a)의 재료와 유사한 재료로 형성된다. 예를 들어, 보호 막(1060)은 2축 PET와 같은 PET로 형성된다. 그러나, 보호 막(1060)은 임의의 적절한 보호 재료들로 형성될 수 있다. 일부 실시예들에서, 보호 막(1060)은 약 50 ㎛ 내지 약 150 ㎛의 두께를 갖는다.
[0086] 이제 제1 면(1075) 상의 절연 막(1016a) 및 제2 면(1077) 상의 보호 막(1060)에 부착되고 추가로 다이들(1026)이 내부에 배치된 기판(302)은 동작(908)에서 적층 프로세스에 노출된다. 적층 프로세스 동안, 기판(302)은 상승된 온도들에 노출되어, 절연 막(1016a)의 유동성 층(1018a)이 연화되게 그리고 절연 막(1016a)과 보호 막(1060) 사이의 개방된 공극들 또는 볼륨들 내로, 예컨대 다이들(1026)과 공동들(305)의 내벽들 사이의 갭들(1051) 및 비아들(303) 내로 흐르게 한다. 따라서, 반도체 다이들(1026)은 도 10d에 묘사된 바와 같이 절연 막(1016a) 및 기판(302)의 재료 내에 적어도 부분적으로 매립된다.
[0087] 특정 실시예들에서, 적층 프로세스는 오토클레이브(autoclave) 또는 다른 적절한 디바이스에서 수행될 수 있는 진공 적층 프로세스이다. 특정 실시예들에서, 적층 프로세스는 핫 프레싱(hot pressing) 프로세스를 사용하여 수행된다. 특정 실시예들에서, 적층 프로세스는 약 80 ℃ 내지 약 140 ℃의 온도에서 약 5 초 내지 약 1.5 분, 예컨대 약 30 초 내지 약 1 분의 기간 동안 수행된다. 일부 실시예들에서, 적층 프로세스는 약 80 ℃ 내지 약 140 ℃의 온도가 약 5 초 내지 약 1.5 분의 기간 동안 기판(302) 및 절연 막(1016a)에 적용되는 동안 약 1 psig 내지 약 50 psig의 압력의 적용을 포함한다. 예를 들어, 적층 프로세스는 약 5 psig 내지 약 40 psig의 압력, 약 100 ℃ 내지 약 120 ℃의 온도에서 약 10 초 내지 약 1 분의 기간 동안 수행된다. 예를 들어, 적층 프로세스는 약 110 ℃의 온도에서 약 20 초의 기간 동안 수행된다.
[0088] 동작(910)에서, 보호 막(1060)이 제거되고, 이제 기판(302) 및 하나 이상의 다이들(1026)을 적어도 부분적으로 둘러싸는 유동성 층(1018a)의 적층된 절연 재료를 갖는 기판(302)이 제2 보호 막(1062) 상에 배치된다. 도 10e에 묘사된 바와 같이, 제2 보호 막(1062)은 제2 보호 막(1062)이 절연 막(1016a)의 지지 층(1022a)에 대해(예를 들어, 인접하게) 배치되도록 기판(302)의 제1 면(1075)에 결합된다. 일부 실시예들에서, 이제 보호 막(1062)에 결합된 기판(302)은 선택적으로 제1 면(1075)에 대한 부가적인 기계적 지지를 위해 캐리어(1024) 상에 배치될 수 있다. 일부 실시예들에서, 이제 절연 막(1016a)으로 적층된 기판(302)과 보호 막(1062)을 결합하기 전에, 보호 막(1062)은 캐리어(1024) 상에 배치된다. 일반적으로, 보호 막(1062)은 보호 막(1060)과 조성이 실질적으로 유사하다. 예를 들어, 보호 막(1062)은 2축 PET와 같은 PET로 형성될 수 있다. 그러나, 보호 막(1062)은 임의의 적절한 보호 재료들로 형성될 수 있다. 일부 실시예들에서, 보호 막(1062)은 약 50 ㎛ 내지 약 150 ㎛의 두께를 갖는다.
[0089] 기판(302)을 제2 보호 막(1062)에 결합할 시에, 동작(912) 및 도 10f에서 제1 절연 막(1016a)과 실질적으로 유사한 제2 절연 막(1016b)이 기판(302)의 제2 면(1077) 상에 배치되어, 그에 따라 보호 막(1060)을 대체한다. 특정 실시예들에서, 제2 절연 막(1016b)은 제2 절연 막(1016b)의 유동성 층(1018b)이 공동들(305) 내의 다이들(1026)의 활성 표면(1028)과 접촉하여 이를 커버하도록 기판(302)의 제2 면(1077) 상에 포지셔닝된다. 특정 실시예들에서, 기판(302) 상에 제2 절연 막(1016b)을 배치하면, 하나 이상의 다이들(1026)을 부분적으로 둘러싸는 유동성 층(1018a)의 이미 적층된 절연 재료와 절연 막(1016b) 사이에 하나 이상의 공극들을 형성할 수 있다. 제2 절연 막(1016b)은 유동성 폴리머계 유전체 재료들로 형성된 하나 이상의 층들을 포함할 수 있다. 도 10f에 묘사된 바와 같이, 제2 절연 막(1016b)은 위에서 설명된 유동성 층(1018a)과 유사한 유동성 층(1018b)을 포함한다. 제2 절연 막(1016b)은 지지 층(1022a)과 유사한 재료들, 예컨대 PET 또는 다른 경량 플라스틱 재료들로 형성된 지지 층(1022b)을 더 포함할 수 있다.
[0090] 동작(914)에서, 도 10g에 묘사된 바와 같이, 제3 보호 막(1064)이 제2 절연 막(1016b) 위에 배치된다. 일반적으로, 보호 막(1064)은 보호 막들(1060, 1062)과 조성이 실질적으로 유사하다. 예를 들어, 보호 막(1064)은 2축 PET와 같은 PET로 형성된다. 그러나, 보호 막(1064)은 임의의 적절한 보호 재료들로 형성될 수 있다. 일부 실시예들에서, 보호 막(1064)은 약 50 ㎛ 내지 약 150 ㎛의 두께를 갖는다.
[0091] 이제 제2 면(1077) 상의 절연 막(1016b) 및 지지 층(1064) 그리고 제1 면(1075) 상의 보호 막(1062) 및 선택적인 캐리어(1024)에 부착된 기판(302)은 동작(916) 및 도 10h에서 제2 적층 프로세스에 노출된다. 동작(908)의 적층 프로세스와 유사하게, 기판(302)은 상승된 온도들에 노출되어, 절연 막(1016b)의 유동성 층(1018b)이 연화되게 그리고 유동성 층(1018a)의 이미 적층된 절연 재료와 절연 막(1016b) 사이의 임의의 개방된 공극들 또는 볼륨들 내로 흐르게 하여, 그에 따라 유동성 층(1018a)의 절연 재료와 그 자체로 통합된다. 따라서, 공동들(305) 및 비아들(303)은 절연 재료로 충전되고(예를 들어, 패킹(pack)되고, 밀봉되고), 공동들(305) 내에 이전에 배치된 반도체 다이들(1026)은 유동성 층들(1018a, 1018b)의 절연 재료 내에 완전히 매립된다.
[0092] 특정 실시예들에서, 적층 프로세스는 오토클레이브 또는 다른 적절한 디바이스에서 수행될 수 있는 진공 적층 프로세스이다. 특정 실시예들에서, 적층 프로세스는 핫 프레싱 프로세스를 사용하여 수행된다. 특정 실시예들에서, 적층 프로세스는 약 80 ℃ 내지 약 140 ℃의 온도에서 약 1 분 내지 약 30 분의 기간 동안 수행된다. 일부 실시예들에서, 적층 프로세스는 약 80 ℃ 내지 약 140 ℃의 온도가 약 1 분 내지 약 30 분의 기간 동안 기판(302) 및 절연 막(1016b)에 적용되는 동안 약 10 psig 내지 약 150 psig의 압력의 적용을 포함한다. 예를 들어, 적층 프로세스는 약 20 psig 내지 약 100 psig의 압력, 약 100 ℃ 내지 약 120 ℃의 온도에서 약 2 분 내지 10 분의 기간 동안 수행된다. 예를 들어, 적층 프로세스는 약 110 ℃의 온도에서 약 5 분의 기간 동안 수행된다.
[0093] 적층 후, 기판(302)은 캐리어(1024)로부터 분리되고, 보호 막들(1062, 1064)은 동작(918)에서 제거되어, 적층된 매립형 다이 조립체(1002)를 야기한다. 도 10i에 묘사된 바와 같이, 매립형 다이 조립체(1002)는, 내부에 형성되고 유동성 층들(1018a, 1018b)의 절연 유전체 재료로 충전된 하나 이상의 공동들(305) 및/또는 비아들(303)을 갖는 기판(302)뿐만 아니라 공동들(305) 내의 매립형 다이들(1026)을 포함한다. 유동성 층들(1018a, 1018b)의 절연 유전체 재료는, 절연 재료가 2 개의 주요 표면들(606, 608)과 같은 기판(302)의 적어도 2 개의 표면들 또는 면들을 커버하고 매립형 반도체 다이들(1026)의 모든 면들을 커버하도록 기판(302)을 감싼다. 일부 예들에서, 지지 층들(1022a, 1022b)은 또한 동작(918)에서 매립형 다이 조립체(1002)로부터 제거된다. 일반적으로, 지지 층들(1022a 및 1022b), 캐리어(1024), 및 보호 막들(1062 및 1064)은 매립형 다이 조립체(1002)로부터의 박리와 같은 임의의 적절한 기계적 프로세스들에 의해 매립형 다이 조립체(1002)로부터 제거된다.
[0094] 지지 층들(1022a, 1022b) 및 보호 막들(1062, 1064)의 제거 시에, 매립형 다이 조립체(1002)는 유동성 층들(1018a, 1018b)의 절연 유전체 재료를 완전히 경화시키기 위해(즉, 화학 반응들 및 가교 결합을 통해 굳히기 위해) 경화 프로세스에 노출되고, 그에 따라 경화된 절연 층(1018)을 형성한다. 절연 층(1018)은 기판(302) 및 내부에 매립된 반도체 다이들(1026)을 실질적으로 둘러싼다. 예를 들어, 절연 층(1018)은, 도 10i에 예시된 바와 같은(즉, 2D 도면에 단지 4 개의 표면들(1028 및 1029)만이 도시됨) 직사각형 프리즘 형상을 갖는, 기판(302)의 적어도 면들(1075, 1077)(표면들(606, 608)을 포함함) 및 각각의 반도체 다이(1026)의 적어도 6 개의 면들 또는 표면들과 접촉하거나 캡슐화한다.
[0095] 특정 실시예들에서, 경화 프로세스는 매립형 다이 조립체(1002)를 완전히 경화시키기 위해 높은 온도들에서 수행된다. 예를 들어, 경화 프로세스는 약 140 ℃ 내지 약 220 ℃의 온도에서 약 15 분 내지 약 45 분의 기간 동안, 예를 들어 약 160 ℃ 내지 약 200 ℃의 온도에서 약 25 분 내지 약 35 분의 기간 동안 수행된다. 예를 들어, 경화 프로세스는 약 180 ℃의 온도에서 약 30 분의 기간 동안 수행된다. 추가의 실시예들에서, 동작(918)에서의 경화 프로세스는 주변(예를 들어, 대기압) 압력 조건들에서 또는 그 근처에서 수행된다.
[0096] 경화 후, 하나 이상의 조립체 관통 비아들(1003)은 동작(920)에서 매립형 다이 조립체(1002)를 통해 드릴링되어, 후속하는 상호연결부 형성을 위해 매립형 다이 조립체(1002)의 전체 두께를 통해 채널들을 형성한다. 일부 실시예들에서, 매립형 다이 조립체(1002)는 조립체 관통 비아들(1003) 및 후속 접촉 구멍들(1032)의 형성 동안 기계적 지지를 위해, 캐리어(1024)와 같은 캐리어 상에 배치될 수 있다. 조립체 관통 비아들(1003)은 기판(302)에 형성된 비아들(303)을 통해 드릴링되고, 후속적으로 절연 층(1018)으로 충전된다. 따라서, 조립체 관통 비아들(1003)은 비아들(303) 내에 충전된 절연 층(1018)에 의해 원주방향으로 둘러싸일 수 있다. 절연 층(1018)의 세라믹-필러-함유 에폭시 수지 재료가 비아들(303)의 벽들을 라이닝하게 함으로써, 전도성 실리콘계 기판(302)과 상호연결부들(1444) 사이의 용량성 결합(도 13 및 도 14e 내지 도 14h를 참조하여 설명됨) 및 그에 따른, 완성된 패키지(1602)(도 15 및 도 16k 및 도 16l을 참조하여 설명됨)에서 인접하게 포지셔닝된 비아들(303) 및/또는 재분배 연결부들(1644)(도 15 및 도 16h 내지 도 16l을 참조하여 설명됨) 사이의 용량성 결합은, 종래의 비아 절연 라이너들 또는 막들을 활용하는 다른 종래의 상호연결 구조들과 비교하여 상당히 감소된다. 또한, 에폭시 수지 재료의 유동성 특성은 보다 일관되고 신뢰성 있는 캡슐화 및 절연을 가능하게 하여, 그에 따라, 완성된 패키지(1602)의 누설 전류를 최소화함으로써 전기적 성능을 향상시킨다.
[0097] 특정 실시예들에서, 조립체 관통 비아들(1003)은 약 100 ㎛ 미만, 예컨대 약 75 ㎛ 미만의 직경을 갖는다. 예를 들어, 조립체 관통 비아들(1003)은 약 60 ㎛ 미만, 예컨대 약 50 ㎛ 미만의 직경을 갖는다. 특정 실시예들에서, 조립체 관통 비아들(1003)은 약 25 ㎛ 내지 약 50 ㎛의 직경, 예컨대 약 35 ㎛ 내지 약 40 ㎛의 직경을 갖는다. 특정 실시예들에서, 조립체 관통 비아들(1003)은 임의의 적절한 기계적 프로세스를 사용하여 형성된다. 예를 들어, 조립체 관통 비아들(1003)은 기계적 드릴링 프로세스를 사용하여 형성된다. 특정 실시예들에서, 조립체 관통 비아들(1003)은 레이저 삭마에 의해 매립형 다이 조립체(1002)를 통해 형성된다. 예를 들어, 조립체 관통 비아들(1003)은 자외선 레이저를 사용하여 형성된다. 특정 실시예들에서, 레이저 삭마에 활용되는 레이저 소스는 약 5 kHz 내지 약 500 kHz의 주파수를 갖는다. 특정 실시예들에서, 레이저 소스는 약 10 ns 내지 약 100 ns의 펄스 지속시간에서 약 50 마이크로줄(μJ) 내지 약 500 μJ의 펄스 에너지를 갖는 펄스형 레이저 빔을 전달하도록 구성된다. 작은 세라믹 필러 입자들을 갖는 에폭시 수지 재료를 활용하면 비아들(1003)과 같은 작은 직경의 비아들의 보다 정밀하고 정확한 레이저 패터닝을 추가로 촉진하는데, 그 이유는 내부의 작은 세라믹 필러 입자들은 감소된 레이저 광 반사, 산란, 회절 그리고 레이저 삭마 프로세스 동안 비아가 형성되는 영역으로부터 멀리 레이저 광의 투과를 나타내기 때문이다.
[0098] 동작(922) 및 도 10k에서, 하나 이상의 접촉 구멍들(1032)이 절연 층(1018)을 통해 드릴링되어 각각의 매립형 다이(1026)의 활성 표면(1028) 상에 형성된 하나 이상의 접촉부들(1030)을 노출시킨다. 접촉 구멍들(1032)은 레이저 삭마에 의해 절연 층(1018)을 통해 드릴링되어, 반도체 다이들(1026)의 모든 외부 표면들은 절연 층(1018)에 의해 커버되고 둘러싸이고 접촉부들(1030)은 노출되게 한다. 따라서, 접촉 구멍들(1032)의 형성에 의해 접촉부들(1030)이 노출된다. 특정 실시예들에서, 레이저 소스는 약 100 kHz 내지 약 1000 kHz의 주파수를 갖는 펄스형 레이저 빔을 생성할 수 있다. 특정 실시예들에서, 레이저 소스는 약 100 nm 내지 약 2000 nm의 파장에서, 약 10E-4 ns 내지 약 10E-2 ns의 펄스 지속시간에서, 약 10 μJ 내지 약 300 μJ의 펄스 에너지를 갖는 펄스형 레이저 빔을 전달하도록 구성된다. 특정 실시예들에서, 접촉 구멍들(1032)은 CO2, 녹색, 또는 UV 레이저를 사용하여 드릴링된다. 특정 실시예들에서, 접촉 구멍들(1032)은 약 5 ㎛ 내지 약 60 ㎛의 직경, 예컨대 약 20 ㎛ 내지 약 50 ㎛의 직경을 갖는다.
[0099] 접촉 구멍들(1032)을 형성한 후, 매립형 다이 조립체(1002)는 조립체 관통 비아들(1003) 및 접촉 구멍들(1032)의 형성 동안 레이저 삭마에 의해 야기된 임의의 원치 않는 잔류물들 및/또는 잔해를 제거하기 위해 동작(922)에서 디-스미어(de-smear) 프로세스에 노출된다. 따라서 디-스미어 프로세스는 조립체 관통 비아들(1003) 및 접촉 구멍들(1032)을 세정하고, 후속 금속화를 위해 매립형 다이(1026)의 활성 표면들(1028) 상의 접촉부들(1030)을 완전히 노출시킨다. 특정 실시예들에서, 디-스미어 프로세스는 습식 디-스미어 프로세스이다. 임의의 적절한 수성 에천트들, 용매들, 및/또는 이들의 조합들이 습식 디-스미어 프로세스에 사용될 수 있다. 일 예에서, 과망간산칼륨(KMnO4) 용액이 에천트로서 활용될 수 있다. 잔류물 두께에 따라, 동작(922)에서 습식 디-스미어 프로세스에 대한 매립형 다이 조립체(1002)의 노출이 변경될 수 있다. 다른 실시예에서, 디-스미어 프로세스는 건식 디-스미어 프로세스이다. 예를 들어, 디-스미어 프로세스는 O2:CF4 혼합 가스를 사용하는 플라즈마 디-스미어 프로세스일 수 있다. 플라즈마 디-스미어 프로세스는 약 700 W의 전력을 적용하고 O2:CF4를 약 10:1(예를 들어, 100:10 sccm)의 비율로 약 60 초 내지 약 120 초의 시간 기간 동안 흐르게 함으로써 플라즈마를 생성하는 것을 포함할 수 있다. 추가의 실시예들에서, 디-스미어 프로세스는 습식 및 건식 프로세스들의 조합이다.
[0100] 동작(922)에서의 디-스미어 프로세스 후에, 매립형 다이 조립체(1002)는, 도 13 및 도 14a 내지 도 14h를 참조하여 아래에서 설명되는 바와 같이, 내부에 상호연결 경로들을 형성할 준비가 된다.
[0101] 위에서 논의된 바와 같이, 도 9 및 도 10a 내지 10k는 중간 매립형 다이 조립체(1002)를 형성하기 위한 대표적인 방법(900)을 예시한다. 도 11 및 도 12a 내지 도 12g는 방법(900)과 실질적으로 유사하지만 더 적은 동작들을 갖는 대안적인 방법(1100)을 예시한다. 방법(1100)은 일반적으로 7 개의 동작들(1110 내지 1170)을 포함한다. 그러나, 방법(1100)의 동작들(1110, 1120, 1160 및 1170)은 방법(900)의 동작들(902, 904, 920 및 922)과 각각 실질적으로 유사하다. 따라서, 명확성을 위해, 도 12c, 도 12d 및 도 12e에 각각 묘사된 동작들(1130, 1140 및 1150)만이 본원에 설명된다.
[0102] 공동들(305)을 통해 노출된 절연 막(1016a)의 표면 상에 하나 이상의 반도체 다이들(1026)을 배치한 후, 제2 절연 막(1016b)은 적층 전에 동작(1130) 및 도 12c에서 기판(302)의 제2 면(1077)(예를 들어, 표면(608)) 위에 포지셔닝된다. 일부 실시예들에서, 제2 절연 막(1016b)은 제2 절연 막(1016b)의 유동성 층(1018b)이 공동들(305) 내의 다이들(1026)의 활성 표면(1028)과 접촉하여 이를 커버하도록 기판(302)의 제2 면(1077) 상에 포지셔닝된다. 일부 실시예들에서, 제2 캐리어(1025)는 향후의 프로세싱 동작들 동안 부가적인 기계적 지지를 위해 제2 절연 막(1016b)의 지지 층(1022b)에 부착된다. 도 12c에 묘사된 바와 같이, 공동들(305)의 내벽들과 반도체 다이들(1026) 사이의 갭들(1051) 및 비아들(303)을 통해 절연 막들(1016a 및 1016b) 사이에 하나 이상의 공극들(1050)이 형성된다.
[0103] 동작(1140) 및 도 12d에서, 이제 절연 막들(1016a 및 1016b)에 부착되고 내부에 다이들(1026)이 배치된 기판(302)은 단일 적층 프로세스에 노출된다. 단일 적층 프로세스 동안, 기판(302)은 상승된 온도들에 노출되어, 절연 막들(1016a, 1016b) 모두의 유동성 층들(1018a 및 1018b)이 연화되게 그리고 절연 막들(1016a, 1016b) 사이의 개방된 공극들 또는 볼륨들 내로, 예컨대 다이들(1026)과 공동들(305)의 내벽들 사이의 갭들(1051) 및 비아들(303) 내로 흐르게 한다. 따라서, 반도체 다이들(1026)은 절연 막들(1016a, 1016b)의 재료 및 그 재료로 충전된 비아들(303) 내에 매립된다.
[0104] 도 9 및 도 10a 내지 도 10k를 참조하여 설명된 적층 프로세스들과 유사하게, 동작(1140)에서의 적층 프로세스는 오토클레이브 또는 다른 적절한 디바이스에서 수행될 수 있는 진공 적층 프로세스일 수 있다. 다른 실시예에서, 적층 프로세스는 핫 프레싱 프로세스를 사용하여 수행된다. 특정 실시예들에서, 적층 프로세스는 약 80 ℃ 내지 약 140 ℃의 온도에서 약 1 분 내지 약 30 분의 기간 동안 수행된다. 일부 실시예들에서, 적층 프로세스는 약 80 ℃ 내지 약 140 ℃의 온도가 약 1 분 내지 약 30 분의 기간 동안 기판(302) 및 절연 막(1016a, 1016b) 층들에 적용되는 동안 약 1 psig 내지 약 150 psig의 압력의 적용을 포함한다. 예를 들어, 적층 프로세스는 약 10 psig 내지 약 100 psig의 압력, 약 100 ℃ 내지 약 120 ℃의 온도에서 약 2 분 내지 10 분의 기간 동안 수행된다. 예를 들어, 적층 프로세스는 약 110 ℃의 온도에서 약 5 분의 기간 동안 수행된다.
[0105] 동작(1150)에서, 절연 막들(1016a 및 1016b)의 하나 이상의 지지 층들이 기판(302)으로부터 제거되어, 적층된 매립형 다이 조립체(1002)를 야기한다. 도 12e에 묘사된 바와 같이, 매립형 다이 조립체(1002)는, 내부에 형성되고 유동성 층들(1018a, 1018b)의 절연 유전체 재료로 충전된 하나 이상의 공동들(305) 및/또는 비아들(303)을 갖는 기판(302)뿐만 아니라 공동들(305) 내의 매립형 다이들(1026)을 포함한다. 절연 재료는, 절연 재료가 기판(302)의 적어도 2 개의 표면들 또는 면들, 예를 들어 표면들(606, 608)을 커버하도록 기판(302)을 감싼다. 일 예에서, 지지 층들(1022a, 1022b)은 매립형 다이 조립체(1002)로부터 제거되고, 그에 따라, 매립형 다이 조립체(1002)는 캐리어들(1024, 1025)로부터 분리된다. 일반적으로, 지지 층들(1022a, 1022b) 및 캐리어들(1024, 1025)은 그로부터의 박리와 같은 임의의 적절한 기계적 프로세스들에 의해 제거된다.
[0106] 지지 층들(1022a, 1022b)의 제거 시에, 매립형 다이 조립체(1002)는 유동성 층들(1018a, 1018b)의 절연 유전체 재료를 완전히 경화시키기 위해 경화 프로세스에 노출된다. 절연 재료의 경화는 경화된 절연 층(1018)의 형성을 야기한다. 도 12e에 묘사된 바와 같이 그리고 도 10i에 대응하는 동작(918)과 유사하게, 절연 층(1018)은 기판(302) 및 기판(302)에 매립된 반도체 다이들(1026)을 실질적으로 둘러싼다.
[0107] 특정 실시예들에서, 경화 프로세스는 매립형 다이 조립체(1002)를 완전히 경화시키기 위해 높은 온도들에서 수행된다. 예를 들어, 경화 프로세스는 약 140 ℃ 내지 약 220 ℃의 온도에서 약 15 분 내지 약 45 분의 기간 동안, 예컨대 약 160 ℃ 내지 약 200 ℃의 온도에서 약 25 분 내지 약 35 분의 기간 동안 수행된다. 예를 들어, 경화 프로세스는 약 180 ℃의 온도에서 약 30 분의 기간 동안 수행된다. 추가의 실시예들에서, 동작(1150)에서의 경화 프로세스는 주변(예를 들어, 대기압) 압력 조건들에서 또는 그 근처에서 수행된다.
[0108] 동작(1150)에서의 경화 후에, 방법(1100)은 방법(900)의 동작들(920 및 922)과 실질적으로 유사하다. 예를 들어, 매립형 다이 조립체(1002)는 절연 층(1018)을 관통하여 드릴링된 하나 이상의 접촉 구멍들(1032) 및 하나 이상의 조립체 관통 비아들(1003)을 갖는다. 후속하여, 매립형 다이 조립체(1002)는 디-스미어 프로세스에 노출되고, 그 후에, 아래에서 설명되는 바와 같이, 매립형 다이 조립체(1002)는 내부에 상호연결 경로들을 형성할 준비가 된다.
[0109] 도 13은 매립형 다이 조립체(1002)를 통해 전기적 상호연결부들을 형성하는 대표적인 방법(1300)의 흐름도를 예시한다. 도 14a 내지 도 14h는 도 13에 묘사된 방법(1300)의 프로세스의 상이한 스테이지들에서의 매립형 다이 조립체(1002)의 단면도들을 개략적으로 예시한다. 따라서, 명확성을 위해, 도 13 및 도 14a 내지 도 14h는 본원에서 함께 설명된다.
[0110] 특정 실시예들에서, 매립형 다이 조립체(1002)를 통해 형성된 전기적 상호연결부들은 구리로 형성된다. 따라서, 방법(1300)은 선택적으로 동작(1310) 및 도 14a에서 시작할 수 있으며, 조립체 관통 비아들(1003) 및 접촉 구멍들(1032)이 내부에 형성된 매립형 다이 조립체(1002)는 상부에 형성된 접착 층(1440) 및/또는 시드 층(1442)을 갖는다. 매립형 다이 조립체(1002) 상에 형성된 접착 층(1440) 및 시드 층(1442)의 부분 확대도가 참조를 위해 도 14h에 묘사되어 있다. 접착 층(1440)은, 매립형 다이 조립체(1002)의 주요 표면들(1005, 1007)과 같은 절연 층(1018)의 원하는 표면들 상에 형성될 뿐만 아니라, 각각의 다이(1026) 상의 접촉 구멍들(1032)의 활성 표면들(1028) 및 조립체 관통 비아들(1003)의 내벽들 상에 형성되어, 후속적으로 형성되는 시드 층(1442) 및 구리 상호연결부들(1444)의 접착을 촉진하고 이들의 확산을 차단하는 것을 도울 수 있다. 따라서, 특정 실시예들에서, 접착 층(1440)은 접착 층으로서 작용하고; 다른 실시예에서, 접착 층(1440)은 장벽 층으로서 작용한다. 그러나 양쪽 실시예들에서, 접착 층(1440)은 이후 "접착 층"으로 설명될 것이다.
[0111] 특정 실시예들에서, 선택적인 접착 층(1440)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 망간, 망간 산화물, 몰리브덴, 코발트 산화물, 코발트 질화물, 또는 임의의 다른 적절한 재료들 또는 이들의 조합들로 형성된다. 특정 실시예들에서, 접착 층(1440)은 약 10 nm 내지 약 300 nm, 예컨대 약 50 nm 내지 약 150 nm의 두께를 갖는다. 예를 들어, 접착 층(1440)은 약 75 nm 내지 약 125 nm, 예컨대 약 100 nm의 두께를 갖는다. 접착 층(1440)은 화학 기상 증착(CVD), 물리 기상 증착(PVD), 플라즈마 강화 CVD(PECVD), 원자층 증착(ALD) 등을 포함하지만 이에 제한되지 않는 임의의 적절한 증착 프로세스에 의해 형성된다.
[0112] 선택적인 시드 층(1442)은 접착 층(1440) 상에 또는 절연 층(1018) 상에 직접(예를 들어, 접착 층(1440)의 형성 없이) 형성될 수 있다. 시드 층(1442)은 전도성 재료, 예컨대 구리, 텅스텐, 알루미늄, 은, 금, 또는 임의의 다른 적절한 재료들 또는 이들의 조합들로 형성된다. 특정 실시예들에서, 시드 층(1442)은 약 50 nm 내지 약 500 nm, 예컨대 약 100 nm 내지 약 300 nm의 두께를 갖는다. 예를 들어, 시드 층(1442)은 약 150 nm 내지 약 250 nm, 예컨대 약 200 nm의 두께를 갖는다. 특정 실시예들에서, 시드 층(1442)은 약 0.1 ㎛ 내지 약 1.5 ㎛의 두께를 갖는다. 접착 층(1440)과 유사하게, 시드 층(1442)은 CVD, PVD, PECVD, ALD 건식 프로세스들, 습식 무전해 도금 프로세스들 등과 같은 임의의 적절한 증착 프로세스에 의해 형성된다. 특정 실시예들에서, 몰리브덴 접착 층(1440)은 구리 시드 층(1442)과 조합하여 매립형 다이 조립체 상에 형성된다. Mo-Cu 접착 및 시드 층 조합은 절연 층(1018)의 표면들과의 개선된 접착을 가능하게 하고, 동작(1370)에서 후속 시드 층 에칭 프로세스 동안 전도성 상호연결 라인들의 언더컷(undercut)을 감소시킨다.
[0113] 도 14b 및 도 14c에 각각 대응하는 동작들(1320 및 1330)에서, 포토레지스트와 같은 스핀-온/스프레이-온 또는 건식 레지스트 막(1450)이 매립형 다이 조립체(1002)의 주요 표면들(1005, 1007) 둘 모두 상에 적용되고, 후속적으로 패터닝된다. 특정 실시예들에서, 레지스트 막(1450)은 UV 방사에 대한 선택적 노출을 통해 패터닝된다. 특정 실시예들에서, 레지스트 막(1450)의 형성 전에 접착 촉진제(미도시)가 매립형 다이 조립체(1002)에 적용된다. 접착 촉진제는 레지스트 막(1450)을 위한 계면 본딩 층을 생성하고 매립형 다이 조립체(1002)의 표면으로부터 임의의 수분을 제거함으로써 매립형 다이 조립체(1002)에 대한 레지스트 막(1450)의 접착을 개선한다. 일부 실시예들에서, 접착 촉진제는 비스(트리메틸실릴)아민 또는 헥사메틸디실라잔(HMDS) 및 프로필렌 글리콜 모노메틸 에테르 아세테이트(PGMEA)로 형성된다.
[0114] 동작(1340) 및 도 14d에서, 매립형 다이 조립체(1002)는 레지스트 막 현상 프로세스에 노출된다. 도 14d에 묘사된 바와 같이, 레지스트 막(1450)의 현상은 조립체 관통 비아들(1003) 및 접촉 구멍들(1032)의 노출을 야기하고, 이제 그 위에 접착 층(1440) 및 시드 층(1442)이 형성된다. 특정 실시예들에서, 막 현상 프로세스는 레지스트를 용매에 노출시키는 것을 포함하는 습식 프로세스와 같은 습식 프로세스이다. 특정 실시예들에서, 막 현상 프로세스는 수성 에칭 프로세스를 이용하는 습식 에칭 프로세스이다. 다른 실시예들에서, 막 현상 프로세스는 원하는 재료에 대해 선택적인 완충 에칭 프로세스를 이용하는 습식 에칭 프로세스이다. 임의의 적절한 습식 용매들 또는 습식 에천트들의 조합이 레지스트 막 현상 프로세스에 사용될 수 있다.
[0115] 도 14e 및 도 14f에 각각 대응하는 동작들(1350 및 1360)에서, 노출된 조립체 관통 비아들(1003)을 통해 상호연결부들(1444)이 형성되고, 그 후에, 접촉 구멍들(1032) 및 레지스트 막(1450)이 제거된다. 상호연결부들(1444)은 전기도금 및 무전해 증착을 포함하는 임의의 적절한 방법들에 의해 형성된다. 특정 실시예들에서, 레지스트 막(1450)은 습식 프로세스를 통해 제거된다. 도 14e 및 도 14f에 묘사된 바와 같이, 형성된 상호연결부들(1444)은 조립체 관통 비아들(1003) 및 접촉 구멍들(1032)을 충전하고 그리고/또는 조립체 관통 비아들(1003) 및 접촉 구멍들(1032)의 원주형 내벽들을 커버하며, 레지스트 막(1450)의 제거 시에 매립형 다이 조립체(1002)의 표면들(1005, 1007, 1028)로부터 돌출된다. 특정 실시예들에서, 상호연결부들(1444)은 구리로 형성된다. 다른 실시예들에서, 상호연결부들(1444)은 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등을 포함하지만 이에 제한되지 않는 임의의 적절한 전도성 재료로 형성될 수 있다.
[0116] 동작(1370) 및 도 14g에서, 상호연결부들(1444)이 내부에 형성된 매립형 다이 조립체(1002)는 접착 층(1440) 및 시드 층(1442)을 제거하기 위해 접착 및/또는 시드 층 에칭 프로세스에 노출된다. 특정 실시예들에서, 시드 층 에칭은 매립형 다이 조립체(1002)의 헹굼 및 건조를 포함하는 습식 에칭 프로세스이다. 특정 실시예들에서, 시드 층 에칭 프로세스는 구리, 텅스텐, 알루미늄, 은, 또는 금과 같은 원하는 재료에 대해 선택적인 완충 에칭 프로세스이다. 다른 실시예들에서, 에칭 프로세스는 수성 에칭 프로세스이다. 임의의 적절한 습식 에천트 또는 습식 에천트들의 조합이 시드 층 에칭 프로세스에 사용될 수 있다.
[0117] 동작(1370)에서의 시드 층 에칭 프로세스에 후속하여, 하나 이상의 전기적으로 기능하는 패키지들이 매립형 다이 조립체(1002)로부터 싱귤레이팅될 수 있다. 대안적으로, 매립형 다이 조립체(1002)는, 매립형 다이 조립체(1002)의 표면들 상의 원하는 위치들로 상호연결부들(1444)의 접촉점들을 재라우팅하는 것을 가능하게 하기 위해 필요에 따라 상부에 형성된 하나 이상의 재분배 층들(1658 및/또는 1660)(도 16k 및 16l에 도시됨)을 가질 수 있다. 도 15는 매립형 다이 조립체(1002) 상에 재분배 층(1658)을 형성하는 대표적인 방법(1500)의 흐름도를 예시한다. 도 16a 내지 도 16l은 도 15에 묘사된 방법(1500)의 상이한 스테이지들에서의 매립형 다이 조립체(1002)의 단면도들을 개략적으로 예시한다. 따라서, 명확성을 위해, 도 15 및 도 16a 내지 16l은 본원에서 함께 설명된다.
[0118] 방법(1500)은 위에서 설명된 방법들(900, 1100, 및 1300)과 실질적으로 유사하다. 일반적으로, 방법(1500)은 동작(1502) 및 도 16a에서 시작하며, 여기서, 절연 막(1616)이 매립형 다이 조립체(1002) 상에 배치되고 그 후에 적층된다. 절연 막(1616)은 절연 막(1016)과 실질적으로 유사할 수 있고, 폴리머계 유동성 유전체 재료들로 형성된 하나 이상의 층들을 포함한다. 특정 실시예들에서, 도 16a에 묘사된 바와 같이, 절연 막(1616)은 유동성 층(1618) 및 하나 이상의 지지 층들(1622)을 포함한다. 특정 실시예들에서, 절연 막(1616)은 세라믹-필러-함유 에폭시 수지 유동성 층(1618) 및 하나 이상의 지지 층들(1622)을 포함할 수 있다. 다른 예에서, 절연 막(1616)은 광한정성(photodefinable) 폴리이미드 유동성 층(1618) 및 하나 이상의 지지 층들(1622)을 포함할 수 있다. 광한정성 폴리이미드의 재료 특성들은 그로부터 형성된 결과적인 상호연결 층을 통해 더 작은(예를 들어, 더 좁은) 비아들의 형성을 가능하게 한다. 그러나, 절연 막(1616)에 대해 층들 및 절연 재료들의 임의의 적절한 조합이 고려된다. 예를 들어, 절연 막(1616)은 비-감광성 폴리이미드, 폴리벤족사졸(PBO), 실리콘 이산화물 및/또는 실리콘 질화물 유동성 층(1618)을 포함할 수 있다. 하나 이상의 지지 층들(1622)을 위한 적절한 재료들의 예들은 PET 및 폴리프로필렌(PP)을 포함한다.
[0119] 일부 예들에서, 유동성 층(1618)은 위에서 설명된 유동성 층들(1018a, 1018b)과 상이한 폴리머계 유동성 유전체 재료를 포함한다. 예를 들어, 유동성 층(1018)은 세라믹-필러-함유 에폭시 수지 재료를 포함할 수 있고, 유동성 층(1618)은 광한정성 폴리이미드를 포함할 수 있다. 다른 예에서, 유동성 층(1618)은 유동성 층들(1018a, 1018b)과 상이한 무기 유전체 재료로 형성된다. 예를 들어, 유동성 층들(1018a, 1018b)은 세라믹-필러-함유 에폭시 수지 재료를 포함할 수 있고, 유동성 층(1618)은 실리콘 이산화물 층을 포함할 수 있다.
[0120] 절연 막(1616)은 약 200 ㎛ 미만의 두께, 예컨대 약 10 ㎛ 내지 약 180 ㎛의 두께를 갖는다. 예를 들어, 유동성 층(1618) 및 PET 지지 층(1622)을 포함하는 절연 막(1616)은 약 50 ㎛ 내지 약 100 ㎛의 총 두께를 갖는다. 특정 실시예들에서, 유동성 층(1618)은 약 60 ㎛ 미만의 두께, 예컨대 약 5 ㎛ 내지 약 50 ㎛의 두께, 예컨대 약 20 ㎛의 두께를 갖는다. 절연 막(1616)은, 주요 표면(1005)과 같은, 금속화된 조립체 관통 비아들(1003)에 결합되고 그리고/또는 다이들(1026)의 활성 표면(1028) 상의 접촉부들(1030)에 결합되는 노출된 상호연결부들(1444)을 갖는 매립형 다이 조립체(1002)의 표면 상에 배치된다.
[0121] 절연 막(1616)의 배치 후에, 매립형 다이 조립체(1002)는 동작들(908, 916, 및 1140)을 참조하여 설명된 적층 프로세스와 실질적으로 유사한 적층 프로세스에 노출된다. 매립형 다이 조립체(1002)는 상승된 온도들에 노출되어 유동성 층(1618)을 연화시키며, 유동성 층(1618)은 후속적으로, 매립형 다이 조립체(1002) 상에 이미 형성되어 있는 절연 층(1018)에 본딩된다. 따라서, 특정 실시예들에서, 유동성 층(1618)은 절연 층(1018)과 통합되고 절연 층(1018)의 연장부를 형성한다. 유동성 층(1618)과 절연 층(1018)의 통합은 이전에 노출된 상호연결부들(1444)을 커버하는 확장되고 통합된 절연 층(1018)을 야기한다. 따라서, 본딩된 유동성 층(1618) 및 절연 층(1018)은 본원에서 공동으로 절연 층(1018)으로서 설명될 것이다. 그러나 다른 실시예들에서, 유동성 층(1618)의 적층 및 후속하는 경화는 절연 층(1018) 상에 제2 절연 층(미도시)을 형성한다. 일부 예들에서, 제2 절연 층은 절연 층(1018)과 상이한 재료 층으로 형성된다.
[0122] 특정 실시예들에서, 적층 프로세스는 오토클레이브 또는 다른 적절한 디바이스에서 수행될 수 있는 진공 적층 프로세스이다. 특정 실시예들에서, 적층 프로세스는 핫 프레싱 프로세스를 사용하여 수행된다. 특정 실시예들에서, 적층 프로세스는 약 80 ℃ 내지 약 140 ℃의 온도에서 약 1 분 내지 약 30 분의 기간 동안 수행된다. 일부 실시예들에서, 적층 프로세스는 약 1 분 내지 약 30 분의 기간 동안 약 80 ℃ 내지 약 140 ℃의 온도가 기판(302) 및 절연 막(1616)에 적용되는 동안 10 psig 내지 약 100 psig의 압력의 적용을 포함한다. 예를 들어, 적층 프로세스는 약 30 psig 내지 약 80 psig의 압력 및 약 100 ℃ 내지 약 120 ℃의 온도에서 약 2 분 내지 약 10 분의 기간 동안 수행된다. 예를 들어, 적층 프로세스는 약 110 ℃의 온도에서 약 5 분의 기간 동안 수행된다. 추가의 예들에서, 적층 프로세스는 약 30 psig 내지 약 70 psig, 예컨대 약 50 psig의 압력에서 수행된다.
[0123] 동작(1504) 및 도 16b에서, 지지 층(1622) 및 캐리어(1624)는 기계적 프로세스들에 의해 매립형 다이 조립체(1002)로부터 제거된다. 지지 층(1622) 및 캐리어(1624)의 제거 후에, 매립형 다이 조립체(1002)는 새롭게 확장된 절연 층(1018)을 완전히 경화시키기 위해 경화 프로세스에 노출된다. 특정 실시예들에서, 경화 프로세스는 동작들(918 및 1150)을 참조하여 설명된 경화 프로세스와 실질적으로 유사하다. 예를 들어, 경화 프로세스는 약 140 ℃ 내지 약 220 ℃의 온도에서 약 15 분 내지 약 45 분의 기간 동안, 예를 들어 약 160 ℃ 내지 약 200 ℃의 온도에서 약 25 분 내지 약 35 분의 기간 동안 수행된다. 예를 들어, 경화 프로세스는 약 180 ℃의 온도에서 약 30 분의 기간 동안 수행된다. 추가의 실시예들에서, 동작(1504)에서의 경화 프로세스는 주변 압력 조건들에서 또는 그 근처에서 수행된다.
[0124] 그 다음에, 매립형 다이 조립체(1002)는 동작(1506) 및 도 16c에서 레이저 삭마에 의해 선택적으로 패터닝된다. 동작(1506)에서의 레이저 삭마는 새롭게 확장된 절연 층(1018)을 통해 재분배 비아들(1603)을 형성하고, 상호연결부들(1444)의 접촉점들의 재분배를 위해 원하는 상호연결부들(1444)을 노출시킨다. 특정 실시예들에서, 재분배 비아들(1603)은 약 5 ㎛ 내지 약 60 ㎛의 직경, 예컨대 약 10 ㎛ 내지 약 50 ㎛, 예컨대 약 20 ㎛ 내지 약 45 ㎛의 직경을 갖는다. 특정 실시예들에서, 동작(1506)에서의 레이저 삭마 프로세스는 CO2 레이저를 활용하여 수행된다. 특정 실시예들에서, 동작(1506)에서의 레이저 삭마 프로세스는 UV 레이저를 활용하여 수행된다. 특정 실시예들에서, 동작(1506)에서의 레이저 삭마 프로세스는 녹색 레이저를 활용하여 수행된다. 예를 들어, 레이저 소스는 약 100 kHz 내지 약 1000 kHz의 주파수를 갖는 펄스형 레이저 빔을 생성할 수 있다. 일 예에서, 레이저 소스는 약 100 nm 내지 약 2000 nm의 파장에서, 약 10E-4 ns 내지 약 10E-2 ns의 펄스 지속시간에서, 약 10 μJ 내지 약 300 μJ의 펄스 에너지를 갖는 펄스형 레이저 빔을 전달하도록 구성된다.
[0125] 매립형 다이 조립체(1002)의 패터닝 시에, 매립형 다이 조립체(1002)는 동작(922 및 1170)에서의 디-스미어 프로세스와 실질적으로 유사한 디-스미어 프로세스에 노출된다. 동작(1506)에서의 디-스미어 프로세스 동안, 재분배 비아들(1603)의 형성 중에 레이저 삭마에 의해 형성된 임의의 원치 않는 잔류물들 및 잔해가 재분배 비아들(1603)로부터 제거되어, 후속 금속화를 위해 그 표면들을 클리어링(예를 들어, 세정)한다. 특정 실시예들에서, 디-스미어 프로세스는 습식 프로세스이다. 임의의 적절한 수성 에천트들, 용매들, 및/또는 이들의 조합들이 습식 디-스미어 프로세스에 사용될 수 있다. 일 예에서, KMnO4 용액이 에천트로서 활용될 수 있다. 다른 실시예에서, 디-스미어 프로세스는 건식 디-스미어 프로세스이다. 예를 들어, 디-스미어 프로세스는 O2/CF4 혼합 가스를 사용하는 플라즈마 디-스미어 프로세스일 수 있다. 추가의 실시예들에서, 디-스미어 프로세스는 습식 및 건식 프로세스들의 조합이다.
[0126] 동작(1508) 및 도 16d에서, 선택적인 접착 층(1640) 및/또는 시드 층(1642)이 절연 층(1018) 상에 형성된다. 특정 실시예들에서, 접착 층(1640)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 망간, 망간 산화물, 몰리브덴, 코발트 산화물, 코발트 질화물, 또는 임의의 다른 적절한 재료들 또는 이들의 조합들로 형성된다. 특정 실시예들에서, 접착 층(1640)은 약 10 nm 내지 약 300 nm, 예컨대 약 50 nm 내지 약 150 nm의 두께를 갖는다. 예를 들어, 접착 층(1640)은 약 75 nm 내지 약 125 nm, 예컨대 약 100 nm의 두께를 갖는다. 접착 층(1640)은 CVD, PVD, PECVD, ALD 등을 포함하지만 이에 제한되지 않는 임의의 적절한 증착 프로세스에 의해 형성될 수 있다.
[0127] 선택적인 시드 층(1642)은 구리, 텅스텐, 알루미늄, 은, 금, 또는 임의의 다른 적절한 재료들 또는 이들의 조합들과 같은 전도성 재료로 형성된다. 특정 실시예들에서, 시드 층(1642)은 약 50 nm 내지 약 500 nm, 예컨대 약 100 nm 내지 약 300 nm의 두께를 갖는다. 예를 들어, 시드 층(1642)은 약 150 nm 내지 약 250 nm, 예컨대 약 200 nm의 두께를 갖는다. 특정 실시예들에서, 시드 층(1642)은 약 0.1 ㎛ 내지 약 1.5 ㎛의 두께를 갖는다. 접착 층(1640)과 유사하게, 시드 층(1642)은 CVD, PVD, PECVD, ALD 건식 프로세스들, 습식 무전해 도금 프로세스들 등과 같은 임의의 적절한 증착 프로세스에 의해 형성될 수 있다. 특정 실시예들에서, 몰리브덴 접착 층(1640) 및 구리 시드 층(1642)이 매립형 다이 조립체(1002) 상에 형성되어, 동작(1520)에서 후속 시드 층 에칭 프로세스 동안 전도성 상호연결 라인들의 언더컷을 감소시킨다.
[0128] 도 16e, 도 16f, 및 도 16g에 각각 대응하는 동작들(1510, 1512, 및 1514)에서, 포토레지스트와 같은 스핀-온/스프레이-온 또는 건식 레지스트 막(1650)이 매립형 다이 조립체(1002)의 접착 및/또는 시드 표면들 위에 적용되고, 후속하여 패터닝 및 현상된다. 특정 실시예들에서, 레지스트 막(1650)을 배치하기 전에 접착 촉진제(미도시)가 매립형 다이 조립체(1002)에 적용된다. 레지스트 막(1650)의 노출 및 현상은 재분배 비아들(1603)의 개방을 야기한다. 따라서, 레지스트 막(1650)의 패터닝은, 레지스트 막(1650)의 부분들을 UV 방사에 선택적으로 노출시키고 후속적으로 습식 에칭 프로세스와 같은 습식 프로세스에 의해 레지스트 막(1650)을 현상함으로써 수행될 수 있다. 특정 실시예들에서, 레지스트 막 현상 프로세스는 원하는 재료에 대해 선택적인 완충 에칭 프로세스를 활용하는 습식 에칭 프로세스이다. 다른 실시예들에서, 레지스트 막 현상 프로세스는 수성 에칭 프로세스를 활용하는 습식 에칭 프로세스이다. 임의의 적절한 습식 에천트 또는 습식 에천트들의 조합이 레지스트 막 현상 프로세스에 사용될 수 있다.
[0129] 도 16h 및 도 16i에 각각 대응하는 동작들(1516 및 1518)에서, 노출된 재분배 비아들(1603)을 통해 재분배 연결부들(1644)이 형성되고, 그 후에, 레지스트 막(1650)이 제거된다. 재분배 연결부들(1644)은 전기도금 및 무전해 증착을 포함하는 임의의 적절한 방법들에 의해 형성된다. 특정 실시예들에서, 레지스트 막(1650)은 습식 프로세스를 통해 제거된다. 도 16h 및 도 16i에 묘사된 바와 같이, 재분배 연결부들(1644)은 재분배 비아들(1603)을 충전하고, 레지스트 막(1650)의 제거 시 매립형 다이 조립체(1002)의 표면들로부터 돌출된다. 특정 실시예들에서, 재분배 연결부들(1644)은 구리로 형성된다. 다른 실시예들에서, 재분배 연결부들(1644)은 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등을 포함하지만 이에 제한되지 않는 임의의 적절한 전도성 재료로 형성될 수 있다.
[0130] 동작(1520) 및 도 16j에서, 재분배 연결부들(1644)이 상부에 형성된 매립형 다이 조립체(1002)는 동작(1370)의 것과 실질적으로 유사한 시드 층 에칭 프로세스에 노출된다. 특정 실시예들에서, 시드 층 에칭은 매립형 다이 조립체(1002)의 헹굼 및 건조를 포함하는 습식 에칭 프로세스이다. 특정 실시예들에서, 시드 층 에칭 프로세스는 시드 층(1642)의 원하는 재료에 대해 선택적인 완충 에칭 프로세스를 활용하는 습식 에칭 프로세스이다. 다른 실시예들에서, 에칭 프로세스는 수성 에칭 프로세스를 활용하는 습식 에칭 프로세스이다. 임의의 적절한 습식 에천트 또는 습식 에천트들의 조합이 시드 층 에칭 프로세스에 사용될 수 있다.
[0131] 동작(1522)에서 그리고 도 16k 및 도 16l에 묘사된 바와 같이, 하나 이상의 완성된 패키지들(1602)은 매립형 다이 조립체(1002)로부터 싱귤레이팅된다. 그러나, 동작(1522) 전에, 도 16l에 묘사된 바와 같이, 위에서 설명된 시퀀스들 및 프로세스들을 활용하여, 부가적인 재분배 층들이 매립형 다이 조립체(1002) 상에 형성될 수 있다(도 16k는 하나의 부가적인 재분배 층(1658)을 갖는 완성된 패키지(1602)를 묘사함). 예를 들어, 하나 이상의 부가적인 재분배 층들(1660)은 제1 부가적인 재분배 층(1658) 반대쪽의, 매립형 다이 조립체(1002)의 면 또는 표면, 예컨대 주요 표면(1007) 상에 형성될 수 있다. 대안적으로, 하나 이상의 부가적인 재분배 층들(1660)은 제1 부가적인 재분배 층(1658)(미도시)의 동일한 면 또는 표면, 예컨대 주요 표면(1005) 상에 형성될 수 있다. 그 다음에, 모든 원하는 재분배 층들이 형성된 후에, 완성된 패키지(1602)는 매립형 다이 조립체(1002)로부터 싱귤레이팅될 수 있다.
[0132] 도 17은 재분배 층을 형성할 때 매립형 다이 조립체(1002) 상에 절연 층을 배치 및 적층하기 위한 대안적인 방법(1700)의 흐름도를 예시한다. 도 18a 내지 도 18c는 방법(1700)의 상이한 스테이지들에서의 매립형 다이 조립체(1002)의 단면도들을 개략적으로 예시한다. 따라서, 명확성을 위해, 도 17 및 도 18a 내지 도 18c는 본원에서 함께 설명된다. 방법(1700)의 동작들(1702 내지 1706)을 수행할 시에, 재분배 층의 형성, 예를 들어 접착 층 및/또는 시드 층의 증착, 재분배 연결부들의 도금 등을 완료하기 위해 방법(1500)의 동작들(1508 내지 1522)이 수행될 수 있다는 것에 유의한다.
[0133] 방법(1700)은 위에서 설명된 방법들 중 하나 이상과 실질적으로 유사하다. 일반적으로, 방법(1700)은 동작(1702) 및 도 18a에서 시작하며, 사전-구조화된 절연 막(1816)이 매립형 다이 조립체(1002) 상에 정렬 및 배치된다. 위에서 설명된 절연 막들(1616, 1016)과 유사하게, 절연 막(1816)은 폴리머계 유동성 유전체 재료들로 형성된 하나 이상의 층들을 포함할 수 있다. 예를 들어, 특정 실시예들에서, 절연 막(1816)은 유동성 층(1818) 및 하나 이상의 지지 층들(1822)을 포함한다. 특정 실시예들에서, 절연 막(1816)은 세라믹-필러-함유 에폭시 수지 유동성 층(1818) 및 하나 이상의 지지 층들(1822)을 포함한다. 다른 예에서, 절연 막(1816)은 광한정성 폴리이미드 유동성 층(1818) 및 하나 이상의 지지 층들(1822)을 포함한다. 그러나, 절연 막들(1616 및 1016)을 참조하여 위에서 설명된 것들과 같이, 층들과 절연 재료들의 임의의 적절한 조합이 절연 막(1816)에 대해 고려된다. 예를 들어, 특정 실시예들에서, 유동성 층(1818)은 비-감광성 폴리이미드, 폴리벤족사졸(PBO), 실리콘 이산화물, 및/또는 실리콘 질화물로 형성될 수 있다. 하나 이상의 지지 층들(1822)을 위한 적절한 재료들의 예들은 PET, PP, 폴리에틸렌(PE) 폴리카보네이트들, 폴리스티렌 등을 포함한다.
[0134] 일부 예들에서, 유동성 층(1818)은 유동성 층들(1018a, 1018b)과 상이한 폴리머계 유동성 유전체 재료로 형성된다. 예를 들어, 유동성 층들(1018a, 1018b)은 세라믹-필러-함유 에폭시 수지 층을 포함할 수 있는 한편, 유동성 층(1818)은 광한정성 폴리이미드 층을 포함할 수 있거나, 그 반대도 가능하다. 다른 예에서, 유동성 층(1818)은 유동성 층들(1018a, 1018b)과 상이한 무기 유전체 재료로 형성된다. 예를 들어, 유동성 층들(1018a, 1018b)은 세라믹-필러-함유 에폭시 수지 층을 포함할 수 있고, 유동성 층(1818)은 실리콘 이산화물 층을 포함할 수 있거나, 그 반대도 가능하다.
[0135] 유동성 층(1818)은 통상적으로 약 120 ㎛ 미만, 예컨대 약 10 ㎛ 내지 약 100 ㎛의 두께를 갖는다. 예를 들어, 유동성 층(1818)은 약 20 ㎛ 내지 약 80 ㎛의 두께를 갖는다. 특정 실시예들에서, 전체 절연 막(1816)은 약 200 ㎛ 미만의 두께, 예컨대 약 160 ㎛ 미만의 두께를 갖는다.
[0136] 그러나, 절연 막들의 이전 예들과 달리, 절연 막(1816)은 사전-구조화되는데, 즉, 매립형 다이 조립체(1002) 상의 배치 및 적층 전에 구조화된다. 예를 들어, 절연 막(1816)은 재분배 연결부들의 후속 도금을 위해 절연 막(1816)에 형성된 하나 이상의 비아들(1803)을 가지며, 비아들(1803)의 측벽들은 선택적으로 경화된다. 절연 막(1816)의 사전-구조화는 도 19, 도 20a 내지 도 20c, 및 도 21a 및 도 21b를 참조하여 더 상세히 설명된다. 따라서, 매립형 다이 조립체(1002) 상의 절연 막(1816)의 배치 동안, 절연 막(1816)은, 사전-구조화된 비아들(1803)이 상호연결부들(1444)의 접촉점들 또는 패드들에 대해 정렬되도록, 매립형 다이 조립체(1002)와 정렬되며, 그에 따라 상호연결부들(1444)과 후속적으로 형성된 재분배 연결부들의 연결을 가능하게 한다. 특정 실시예들에서, 절연 막(1816)은 매립형 다이 조립체(1002)와의 정렬을 가능하게 하기 위해 절연 막(1816) 상에 형성된 하나 이상의 기점 마크(fiducial mark)들을 가지며, 매립형 다이 조립체(1002)는 그 정합 표면 상에 형성된 하나 이상의 대응하는 기점 마크들(예를 들어, 에칭된 영역들 또는 증착된 재료 영역들)을 가질 수 있다. 그러나, 임의의 적절한 정렬 방법들이 고려된다.
[0137] 동작(1704) 및 도 18b에서, 사전-구조화된 절연 막(1816)의 배치 후에, 매립형 다이 조립체(1002)는 위에서 설명된 적층 프로세스와 실질적으로 유사한 적층 프로세스에 노출된다. 따라서, 매립형 다이 조립체(1002)는 상승된 온도들에 노출되어 유동성 층(1818)을 연화시키며, 유동성 층(1818)은 후속적으로, 매립형 다이 조립체(1002) 상에 이미 형성되어 있는 절연 층(1018)에 본딩된다. 따라서, 특정 실시예들에서, 유동성 층(1818)은 절연 층(1018)과 통합되고 절연 층(1018)의 연장부를 형성한다. 유동성 층(1818)과 절연 층(1018)의 통합은 이전에 노출된 상호연결부들(1444)을 커버하는 확장되고 통합된 절연 층(1018)을 야기한다. 따라서, 본딩된 유동성 층(1818) 및 절연 층(1018)은 본원에서 공동으로 절연 층(1018)으로서 설명될 것이다. 그러나 다른 실시예들에서, 유동성 층(1818)의 적층은 절연 층(1018) 상에 제2 절연 층(미도시)을 형성한다. 일부 예들에서, 제2 절연 층은 절연 층(1018)과 상이한 재료로 형성된다. 일부 실시예들에서, 제2 절연 층은 절연 층(1018)과 상이한 구조적-, 전기적-, 또는 조성-관련 재료 특성들을 가질 수 있다. 다른 실시예들에서, 제2 절연 층은 절연 층(1018)과 동일한 재료를 포함하지만, 상이한 구조적 특성들(예를 들어, 두께)을 갖는다.
[0138] 특정 실시예들에서, 적층 프로세스는 오토클레이브 또는 다른 적절한 디바이스에서 수행될 수 있는 진공 적층 프로세스이다. 특정 실시예들에서, 적층 프로세스는 핫 프레싱 프로세스를 사용하여 수행된다. 특정 실시예들에서, 적층 프로세스는 약 80 ℃ 내지 약 140 ℃의 온도에서 약 1 분 내지 약 30 분의 기간 동안 수행된다. 일부 실시예들에서, 적층 프로세스는 약 1 분 내지 약 30 분의 기간 동안 약 80 ℃ 내지 약 140 ℃의 온도가 기판(302) 및 절연 막(1616)에 적용되는 동안 10 psig 내지 약 100 psig의 압력의 적용을 포함한다. 예를 들어, 적층 프로세스는 약 30 psig 내지 약 80 psig의 압력 및 약 100 ℃ 내지 약 120 ℃의 온도에서 약 2 분 내지 약 10 분의 기간 동안 수행된다. 예를 들어, 적층 프로세스는 약 110 ℃의 온도에서 약 5 분의 기간 동안 수행된다. 추가의 예들에서, 적층 프로세스는 약 30 psig 내지 약 70 psig, 예컨대 약 50 psig의 압력에서 수행된다.
[0139] 동작(1706) 및 도 18c에서, 지지 층(1822)은, 기계적 프로세스들에 의해, 매립형 다이 조립체(1002) 상에 적층된 유동성 층(1818)으로부터 제거된다. 지지 층(1822)의 제거 후에, 특정 실시예들에서, 매립형 다이 조립체(1002)는 새롭게 확장된 절연 층(1018)을 완전히 경화시키기 위해 경화 프로세스에 노출된다. 특정 실시예들에서, 경화 프로세스는 동작들(918 및 1150)을 참조하여 위에서 설명된 경화 프로세스들과 실질적으로 유사하다. 예를 들어, 경화 프로세스는 약 140 ℃ 내지 약 220 ℃의 온도에서 약 15 분 내지 약 45 분의 기간 동안, 예를 들어 약 160 ℃ 내지 약 200 ℃의 온도에서 약 25 분 내지 약 35 분의 기간 동안 수행된다. 예를 들어, 경화 프로세스는 약 180 ℃의 온도에서 약 30 분의 기간 동안 수행된다. 추가의 실시예들에서, 동작(1504)에서의 경화 프로세스는 주변 압력 조건들에서 또는 그 근처에서 수행된다.
[0140] 그 후에, 방법(1500)의 동작들(1508 내지 1522)은 위에서 설명된 바와 같이 재분배 층의 형성, 예를 들어 접착 층 및/또는 시드 층의 증착, 재분배 연결부들의 도금 등을 완료하기 위해 수행될 수 있다.
[0141] 도 19는 본원에 설명된 실시예들에 따른, 예를 들어 매립형 다이 조립체 또는 다른 반도체 디바이스 패키지 구조 상에 배치되기 전에 절연 막을 사전-구조화하기 위한 방법(1900)의 흐름도를 예시한다. 도 20a 내지 도 20c는 도 19에 묘사된 사전-구조화 방법(1900)의 상이한 스테이지들에서의 절연 막의 단면도들을 개략적으로 예시한다. 따라서, 명확성을 위해, 도 19 및 도 20a 내지 도 20c는 본원에서 함께 설명된다.
[0142] 방법(1900)은 동작(1902) 및 대응하는 도 20a에서 시작하며, 여기서 절연 막, 예를 들어 절연 막(1816)이 레이저 삭마를 통해 패터닝되어, 절연 막(1816)의 유동성 층에 하나 이상의 피처들, 예컨대 비아들(1803)을 형성한다. 그러나, 일부 실시예들에서, 절연 막은 리소그래피 및 현상 프로세스, 또는 기계적 스탬핑 프로세스에 의해 패터닝되어, 절연 막에 하나 이상의 피처들을 형성한다. 달리 언급되지 않는 한, 본원에 설명된 실시예들 및 예들은, 2 개 이상의 지지 또는 커버/보호 층들 사이에 샌드위치된 10 내지 100 ㎛ 두께 유동성 층을 포함하는 임의의 절연 시트들 또는 막들에 대해 실시될 수 있다. 도 20a 내지 도 20c에 도시된 예에서, 절연 막(1816)은 위에서 설명된 바와 같이 지지 층(1822)에 부착된 유동성 층(1818)뿐만 아니라, 지지 층(1822) 반대쪽의, 유동성 층(1818)의 면 상에서 유동성 층(1818)에 부착된 커버 층(1824)을 포함한다. 특정 실시예들에서, 커버 층(1824)은 지지 층(1822)의 재료와 유사한 재료로 제조된다. 예를 들어, 커버 층(1824)은 PET, PP, PE 등과 같은 경량 플라스틱 재료로 형성될 수 있다. 커버 층(1824)은, 절연 막(1816)의 사전-구조화 시에 그리고 예를 들어, 매립형 다이 조립체 또는 다른 반도체 디바이스 패키지 구조 상의 절연 막(1816)의 배치 전에 제거될 수 있다.
[0143] 또한, 본원에 설명된 실시예들 및 예들은 벌크 또는 이전에 싱귤레이팅된 절연 막들에 대해 실시될 수 있다. 예를 들어, 사전-구조화는 절연 막의 롤 상에서 실시될 수 있고, 그 후, 절연 막은 배치(batch) 또는 단일 디바이스 배치 및 적층을 위해 (예를 들어, 동작(1906)에서) 선택적으로 싱귤레이팅될 수 있다.
[0144] 위에서 논의된 바와 같이, 절연 막(1816)의 패터닝은 임의의 적절한 유형의 레이저 소스(2007)를 갖는 레이저 삭마 시스템을 사용하여 달성될 수 있다. 특정 실시예들에서, 레이저 소스(2007)는 적외선(IR) 레이저이다. 특정 실시예들에서, 레이저 소스(2007)는 355 nm UV 레이저 또는 248 nm 엑시머 UV 레이저와 같은 UV 레이저이다. 예를 들어, 레이저 소스(2007)는 피코초 또는 펨토초 UV 레이저일 수 있다. 특정 실시예들에서, 레이저 소스(2007)는 펨토초 녹색 레이저이다. 또 다른 실시예들에서, 레이저 소스(2007)는 CO2 레이저이다. 레이저 소스(2007)는 절연 막(1816)의 패터닝을 위해 연속적 또는 펄스형 레이저 빔(2010)을 생성할 수 있다. 예를 들어, 특정 실시예들에서, 레이저 소스(2007)는 약 100 kHz 내지 약 1000 kHz의 주파수를 갖는 펄스형 레이저 빔을 생성할 수 있다. 일 예에서, 레이저 소스는 약 100 nm 내지 약 2000 nm의 파장에서, 약 10E-4 ns 내지 약 10E-2 ns의 펄스 지속시간에서, 약 10 μJ 내지 약 300 μJ의 펄스 에너지를 갖는 펄스형 레이저 빔을 전달하도록 구성된다.
[0145] 레이저 소스(2007)는, 유동성 층(1818)을 통한 전기 연결부들의 도금에 활용될 수 있는, 비아들(1803)을 포함한 임의의 원하는 패턴 및/또는 피처들을 절연 막(1816)에 형성하도록 구성된다. 예를 들어, 레이저 소스(2007)는 약 5 ㎛ 내지 약 60 ㎛의 직경, 예컨대 약 10 ㎛ 내지 약 50 ㎛, 예컨대 약 20 ㎛ 내지 약 45 ㎛의 직경을 갖는 비아들(1803)을 형성하기 위해 활용될 수 있다. 비아들(1803)은, 예를 들어, 상부에 절연 막(1816)이 적층되는 매립형 다이 조립체 또는 다른 반도체 디바이스 패키지 구조의 상호연결부들 및/또는 재분배 연결부들과 비아들(1803) 내의 후속적으로 도금되는 전기 연결부들 사이의 접촉/결합을 가능하게 하기 위해, 절연 막(1816)을 통해 임의의 원하는 어레인지먼트/위치에 배치될 수 있다.
[0146] 패터닝 후에, 절연 막(1816)은 동작(1904)에서 그리고 도 20b에서 선택적 경화 프로세스에 노출되어, 임의의 패터닝된 피처들의 측벽들을 선택적으로 경화시키고, 그에 따라, 패터닝된 피처들이 후속 동작들 동안 자신들의 모폴로지를 유지할 수 있게 한다. 예를 들어, 동작(1904)에서의 경화 프로세스는, 방법(1700)을 참조하여 설명된 바와 같이, 예를 들어 매립형 다이 조립체(1002) 상에 절연 막(1816)을 배치 및 적층하는 동안 비아들(1803)이 자신들의 모폴로지 및 구조적 무결성을 유지하도록 비아들(1803)의 측벽들을 굳히기 위해(도 20b에서 2020으로서 도시된 굳은 측벽들) 활용될 수 있다. 따라서, 선택적 경화 프로세스는, 예를 들어 배치 및 적층 동안, 절연 막(1816)에 패터닝된 임의의 피처들이 붕괴되는 것을 방지한다.
[0147] 일반적으로, 경화 프로세스는 상승된 온도들, 예컨대 약 140 ℃ 내지 약 220 ℃의 온도들, 예컨대 약 160 ℃ 내지 약 200 ℃의 온도들, 예컨대 약 180 ℃의 온도에서 수행될 수 있다. 특정 실시예들에서, 경화 프로세스는 플라즈마 경화 프로세스이며, 여기서, 패터닝된 절연 막(1816)은 N2, CH4, H2, CF4 및/또는 O2 종을 포함하는 플라즈마에 노출된다. 특정한 다른 실시예들에서, 경화 프로세스는 UV 경화 프로세스이다. 절연 막(1816)은, 약 1 내지 약 60 초의 기간, 예컨대 약 2 내지 약 30 초의 기간, 예컨대 약 5 내지 약 20 초의 기간, 예컨대 약 10 초의 기간 동안 경화 프로세스에 노출될 수 있다.
[0148] 동작(1906) 및 도 20c에서, 패터닝 및 경화된 절연 막(1816)은 선택적으로, 반도체 디바이스 패키지 상의 배치 및 적층을 위해 싱귤레이팅된다. 그러나, 특정 실시예들에서, 절연 막(1816)은 배치(batch) 또는 벌크 반도체 디바이스 패키지 구조 상에 배치 및 적층되며, 절연 막(1816)은 위에서 설명된 바와 같이 (추가의 프로세싱 후에) 반도체 디바이스 패키지 구조와 함께 개별 패키지들로 싱귤레이팅될 수 있다. 또 다른 실시예들에서, 절연 막(1816)은 사전-구조화 전에 싱귤레이팅된다.
[0149] 사전-구조화가 벌크 절연 막에 대해 수행되는 특정 실시예들에서, 방법(1900)은 롤-투-롤 사전-구조화 장치를 사용하여 수행된다. 도 21a 및 도 21b는 방법(1900) 동안 사용하기 위한 예시적인 롤-투-롤 사전-구조화 장치(2100)를 개략적으로 예시한다. 장치(2100)는 언와인딩 모듈(2104), 와인딩 모듈(2106), 및 이들 사이에 배치된 하나 이상의 프로세싱 스테이션들을 포함할 수 있다. 도 21a의 예에서, 방법(1900)의 별개의 동작을 수행하기 위해 각각 활용될 수 있는 3 개의 프로세싱 스테이션들(2110, 2120 및 2130)을 갖는 장치(2100)가 도시된다. 예를 들어, 프로세싱 스테이션(2110)은 도 21b에 도시된 바와 같은 동작(1902)을 수행하기 위한 레이저 삭마 시스템일 수 있고; 프로세싱 스테이션(2120)은 동작(1904)을 수행하기 위한 경화 시스템, 예컨대 프로세싱 챔버 또는 오븐일 수 있고; 선택적인 프로세싱 스테이션(2130)은 동작(1906)을 수행하기 위한 싱귤레이션 스테이션일 수 있다.
[0150] 특정 실시예들에 따르면, 하나 이상의 롤러들을 각각 포함할 수 있는 언와인딩 모듈(2104) 및 와인딩 모듈(2106)은, 프로세싱 스테이션들(2110, 2120, 및 2130) 각각을 통한 절연 막(1816)의 피딩(예를 들어, 롤링)을 가능하게 하기 위해 협력하여 동작한다. 절연 막(1816)은 순차적으로 각각의 프로세싱 스테이션을 통과할 수 있어서, 절연 막(1816)의 원하는 영역은 사전-구조화 동안 순차적으로 패터닝되고, 경화되고, 싱귤레이팅된다.
[0151] 재분배 층들을 형성하기 위해 활용되는 것에 부가하여, 사전-구조화된 절연 막들(1816)은 또한, 매립형 다이 조립체 또는 다른 반도체 디바이스 패키지 구조의 기판/프레임 및 임의의 반도체 다이들을 캡슐화하는 절연 층(들)을 형성하기 위해 활용될 수 있다. 예를 들어, 2 개의 사전-구조화된 절연 막들(1816)을 활용함으로써, 절연 층(1018)과 실질적으로 유사한 절연 층(2318)이 기판/프레임, 예를 들어 위에서 설명된 기판(302) 상에 형성될 수 있다. 도 22는 본원에 설명된 실시예들에 따른, 이러한 절연 층을 형성하기 위한 방법(2200)의 흐름도를 예시한다. 도 23a 내지 도 23g는 도 22에 묘사된 방법(2200)의 상이한 스테이지들에서의 기판(302)의 단면도들을 개략적으로 예시한다. 따라서, 명확성을 위해, 도 22 및 도 23a 내지 도 23g는 본원에서 함께 설명된다.
[0152] 일반적으로, 방법(2200)은 동작(2202) 및 도 23a에서 시작하며, 여기서, 이미 패터닝되고 원하는 피처들이 내부에 형성된 기판(302)이 (예를 들어, 기점(fiducial)들을 통해) 정렬되고 제1 사전-구조화된 절연 막(1816) 상에 배치된다. 특정 실시예들에서, 절연 막(1816)은, 절연 막(1816)의 유동성 층(1818)이 기판(302)에 적층될 때, 상호연결부들, 예를 들어 상호연결부들(1444)이 비아들(303 및 1803) 둘 모두를 통해 후속적으로 도금될 수 있도록, 기판(302)에 형성된 비아들(303)과 측방향으로 정렬된 하나 이상의 비아들(1803)을 포함하도록 사전-구조화되는데, 즉, 기판(302) 상의 배치 전에 구조화된다.
[0153] 특정 실시예들에서, 절연 막(1816) 상으로, 구체적으로는 절연 막(1816)의 유동성 층(1818) 상으로의 기판(302)의 배치 후에, 기판(302) 및 절연 막(1816)은, 유사한 방법들을 참조하여 위에서 설명된 바와 같이, 향후의 프로세싱 동작들 동안 기계적 지지를 위해 캐리어(1024) 상에 선택적으로 배치될 수 있다.
[0154] 동작(2204)에서 그리고 도 23b에 도시된 바와 같이, 하나 이상의 반도체 다이들(1026)이 기판(302)에 형성된 공동들(305) 내에 배치되어서, 반도체 다이들(1026)은 이제, 이들의 1 개의 면 상의 절연 막(1816)과, 예를 들어 4 개의 면들 상의 기판(302)에 의해 접경된다(단일 반도체 다이(1026)가 도 23b에 묘사됨). 특정 실시예들에서, 다이들(1026)은 이들의 활성 표면(1028) 상에 형성된 집적 회로들을 갖는 다목적 다이들이다. 다이들(1026)은 공동들(305) 내에 배치되고, 공동들(305)을 통해 노출된 절연 막(1816)의 표면 상에 포지셔닝된다. 특정 실시예들에서, 다이들(1026)은 절연 막(1816) 상에 배치 또는 형성된 접착제 층(미도시) 상에 배치된다.
[0155] 동작(2206) 및 도 23c에서, 이제 절연 막(1816) 상에 배치되고 내부에 배치된 다이들(1026)을 더 갖는 기판(302)이 적층 프로세스에 노출된다. 적층 프로세스 동안, 기판(302)은 상승된 온도들에 노출되어, 절연 막(1816)의 유동성 층(1818)이 연화되게 그리고 다이들(1026)과 공동들(305)의 내벽들 사이의 갭들(1051) 내로 흐르게 하는 반면, 기판(302)의 비아들(303)은 비아들(1803)의 측벽들(2020)의 사전 경화로 인해 충전되지 않은 상태로 유지된다. 위에서 설명된 바와 같이, 비아들(1803)의 측벽들(2020)을 선택적으로 경화시키는 것은 그들의 구조적 무결성을 유지하고, 그에 따라, 유동성 층(1818)의 유전체 재료가 적층 시에 비아들(303) 내로 흐르는 것을 방지한다(예를 들어, 유동성 층(1818)이 비아들(3030)을 플러깅하는 것을 방지함). 따라서, 반도체 다이들(1026)은 도 23c에 묘사된 바와 같이 절연 막(1816) 및 기판(302)의 재료 내에 적어도 부분적으로 매립된다. 부가적으로, 기판(302)은 유동성 층(1818)에 부착된다.
[0156] 특정 실시예들에서, 적층 프로세스는 오토클레이브 또는 다른 적절한 디바이스에서 수행될 수 있는 진공 적층 프로세스이다. 특정 실시예들에서, 적층 프로세스는 핫 프레싱 프로세스를 사용하여 수행된다. 특정 실시예들에서, 적층 프로세스는 약 80 ℃ 내지 약 140 ℃의 온도에서 약 5 초 내지 약 1.5 분, 예컨대 약 30 초 내지 약 1 분의 기간 동안 수행된다. 일부 실시예들에서, 적층 프로세스는 약 80 ℃ 내지 약 140 ℃의 온도가 약 5 초 내지 약 1.5 분의 기간 동안 기판(302) 및 절연 막(1016a)에 적용되는 동안 약 1 psig 내지 약 50 psig의 압력의 적용을 포함한다. 예를 들어, 적층 프로세스는 약 5 psig 내지 약 40 psig의 압력, 약 100 ℃ 내지 약 120 ℃의 온도에서 약 10 초 내지 약 1 분의 기간 동안 수행된다. 예를 들어, 적층 프로세스는 약 110 ℃의 온도에서 약 20 초의 기간 동안 수행된다.
[0157] 특정 실시예들에서, 적층 전에, 도 23c에 도시된 바와 같이, 기판(302)의 노출된 면, 예를 들어 면(1077) 위에 보호 막, 예를 들어 보호 막(1060)이 배치된다. 특정 실시예들에서, 보호 막(1060)은 지지 층(1022a)의 재료와 유사한 재료로 형성된다. 예를 들어, 보호 막(1060)은 2축 PET와 같은 PET로 형성된다. 그러나, 보호 막(1060)은 임의의 적절한 보호 재료들로 형성될 수 있다. 보호 막(1060)은 적층 후에 그리고 아래에서 논의되는 동작(2208) 전에 제거된다.
[0158] 동작(2208) 및 도 23d에서, 제2 사전-구조화된 절연 막(1816)이 (예를 들어, 기점들을 통해) 정렬되고, 기판(302)의 반대쪽 면, 예를 들어 면(1077) 상에 배치된다. 특정 실시예들에서, 제2 절연 막(1816)은, 제2 절연 막(1816)의 유동성 층(1818)이 공동들(305) 내의 다이들(1026)의 활성 표면(1028)과 접촉하고 이를 커버하도록 포지셔닝된다. 제2 절연 막(1816)은, 기판(302)에 형성된 비아들(303)과 측방향으로 정렬된 하나 이상의 비아들(1803)뿐만 아니라, 각각의 매립형 다이(1026)의 활성 표면(1028) 상에 형성된 접촉부들(1030)과 측방향으로 정렬된 하나 이상의 비아들(1803)을 포함하도록 사전-구조화될 수 있다. 따라서, 상호연결부들, 예를 들어 상호연결부들(1444)은 비아들(303 및 1803) 둘 모두를 통해 후속하여 도금될 수 있고, 매립형 다이들(1026)을 다른 디바이스들에 연결하기 위해 접촉부들(1030)로 추가로 라우팅될 수 있다.
[0159] 이제 제1 면(1075) 상에서 제1 절연 막(1816)에 부착되고 제2 면(1077) 상에 배치된 제2 절연 막(1816)을 갖는 기판(302)은 동작(2210) 및 도 23e에서 제2 적층 프로세스에 노출된다. 동작(2206)에서의 적층 프로세스와 유사하게, 기판(302)이 상승된 온도들에 노출되어, 제2 절연 막(1816)의 유동성 층(1818)이 연화되게 그리고 다이들(1026)과 공동들(305)의 내벽들 사이의 개방된 나머지 갭들(1051) 내로 흐르게 하고, 그에 따라 제1 절연 막(1816)의 유동성 층(1818)의 절연 재료와 그 자체로 통합된다. 따라서, 공동들(305)은 충전(예를 들어, 패킹, 밀봉)되고 반도체 다이들(1026)은 유동성 층들(1818)의 절연 재료 내에 완전히 매립되는 반면, 비아들(303 및 1803)은 개방된 상태로 유지된다.
[0160] 특정 실시예들에서, 제2 적층 프로세스는 오토클레이브 또는 다른 적절한 디바이스에서 수행될 수 있는 진공 적층 프로세스이다. 특정 실시예들에서, 적층 프로세스는 핫 프레싱 프로세스를 사용하여 수행된다. 특정 실시예들에서, 적층 프로세스는 약 80 ℃ 내지 약 140 ℃의 온도에서 약 1 분 내지 약 30 분의 기간 동안 수행된다. 일부 실시예들에서, 적층 프로세스는 약 80 ℃ 내지 약 140 ℃의 온도가 약 1 분 내지 약 30 분의 기간 동안 기판(302) 및 절연 막(1016b)에 적용되는 동안 약 10 psig 내지 약 150 psig의 압력의 적용을 포함한다. 예를 들어, 적층 프로세스는 약 20 psig 내지 약 100 psig의 압력, 약 100 ℃ 내지 약 120 ℃의 온도에서 약 2 분 내지 10 분의 기간 동안 수행된다. 예를 들어, 적층 프로세스는 약 110 ℃의 온도에서 약 5 분의 기간 동안 수행된다.
[0161] 동작(2212) 및 도 23f에서, 적층된 매립형 다이 조립체(1002)는 임의의 캐리어들 및/또는 보호 막들로부터 분리되고, 지지 층들(1822)이 제거되며, 매립형 다이 조립체(1002)는 경화 프로세스에 노출된다. 일반적으로, 지지 층들(1822) 및 임의의 캐리어들 및/또는 보호 막들은 매립형 다이 조립체(1002)로부터의 박리와 같은 임의의 적절한 기계적 프로세스들에 의해 매립형 다이 조립체(1002)로부터 제거된다. 그 후에, 매립형 다이 조립체(1002)는 유동성 층들(1818)의 절연 유전체 재료를 완전히 경화시키기 위해(즉, 화학 반응들 및 가교 결합을 통해 굳히기 위해) 경화 프로세스에 노출되고, 그에 따라 경화된 절연 층(2318)을 형성한다. 절연 층(2318)은 실질적으로, 비아들(303)의 측벽들을 제외하고, 기판(302) 및 기판(302)에 매립된 반도체 다이들(1026)을 둘러싼다. 예를 들어, 절연 층(2318)은, 적어도 기판(302)의 면들(1075, 1077)(표면들(606, 608)을 포함함) 및 각각의 반도체 다이(1026)의 적어도 6 개의 면들 또는 표면들과 접촉하거나 또는 캡슐화하는 반면 비아들(303)의 측벽들을 노출된 상태로 남겨둔다.
[0162] 특정 실시예들에서, 경화 프로세스는 매립형 다이 조립체(1002)를 완전히 경화시키기 위해 높은 온도들에서 수행된다. 예를 들어, 경화 프로세스는 약 140 ℃ 내지 약 220 ℃의 온도에서 약 15 분 내지 약 45 분의 기간 동안, 예를 들어 약 160 ℃ 내지 약 200 ℃의 온도에서 약 25 분 내지 약 35 분의 기간 동안 수행된다. 예를 들어, 경화 프로세스는 약 180 ℃의 온도에서 약 30 분의 기간 동안 수행된다. 추가의 실시예들에서, 동작(2212)에서의 경화 프로세스는 주변(예를 들어, 대기압) 압력 조건들에서 또는 그 근처에서 수행된다.
[0163] 경화 후에, 매립형 다이 조립체(1002)는, 도 13 및 도 14a 내지 도 14h를 참조하여 위에서 설명된 바와 같이, 내부에 상호연결 경로들을 형성할 뿐만 아니라 싱귤레이션하여, 완성된 패키지를 형성할 준비가 된다. 예시적인 패키지(2302)가 참조를 위해 도 23g에 묘사된다. 위에서 설명된 방법들을 활용하여, 다이들(1026)을 포함하는 하나 이상의 컴포넌트들 및/또는 다른 패키지 구조들의 상호연결을 위해, 매립형 다이 조립체(1002)의 비아들(303 및 1803)을 통해 상호연결부들(1444)이 형성될 수 있다. 그러나, 이전에 설명된 예들과 달리, 상호연결부들(1444) 및/또는 접착 층(1440) 및/또는 시드 층(1442)은 (비아들(303)에 형성된 조립체 관통 비아들 내에 형성되기 보다는) 비아들(303)의 측벽들 상에 직접적으로 형성될 수 있는데, 그 이유는 방법(2200)의 적층 프로세스들 동안 절연 재료가 비아들(303) 내로 흐르지 않기 때문이다. 따라서, (도 2 및 도 3d를 참조하여 설명된 바와 같이) 비아들(303)의 측벽들이 상부에 형성된 산화물 층을 가질 수 있기 때문에, 상호연결부들(1444)은 비아들(303) 내의 산화물 층 위에 형성될 수 있다.
[0164] 2 개의 사전-구조화된 절연 막들(1816) 각각에 대해 별개의 적층 프로세스를 이용하여 위에서 설명되었지만, 특정 실시예들에서, 방법(2200)은 막들 둘 모두에 대해 단일 적층 프로세스만을 포함하여서, 방법(2200)의 동작들의 양을 감소시킨다. 예를 들어, 특정 실시예들에서, 동작(2204)에서 다이들(1026)이 공동들(305) 내에 배치된 후에, 동작(2208)이 수행될 수 있는데, 여기서, 제2 절연 막(1816)이 기판(302) 위에 배치된다. 따라서, 그 후에, 동작(2210)에서, 절연 막들(1816) 둘 모두가 위에서 설명된 적층 파라미터들에 따라 동시에 적층될 수 있다.
[0165] 특정 실시예들에서, 방법(2200)은 사전-금속화된 기판(302)을 이용하여 수행될 수 있다는 것에 유의한다. 예를 들어, 기판(302)은, 도금된 상호연결부들(1444)(및/또는 접착 층(1440) 및/또는 시드 층(1442))이 내부에 이미 형성된 하나 이상의 비아들(302)을 포함할 수 있다. 따라서, 상부의 사전-구조화된 절연 막들(1816)의 적층 및 경화 후에, 사전-금속화된 상호연결부들은 본원에서 논의된 임의의 적절한 기법들을 통해 비아들(1803)을 통해 연장될 수 있다.
[0166] 도 17, 도 18a 내지 도 18c, 도 19, 도 20a 내지 도 20c, 도 21a 내지 도 21b, 도 22 및 도 23a 내지 도 23g를 참조하여 위에서 설명된 바와 같이, 사전-구조화된 절연 막들을 활용하는 것은, 보다 통상적인 절연 및/또는 빌드 업 방법들과 비교하여 여러 이점들을 제공한다. 예를 들어, 사전-구조화된 절연 막들을 활용하는 것은, 단파장 레이저들(예를 들어, 엑시머 레이저들)을 사용하여, 그 유전체 재료를 손상시키지 않으면서, 약 5 ㎛ 이하의 직경들과 같은 크게 축소된 치수들을 갖는 재분배 비아들의 형성을 가능하게 한다. 절연 막들의 레이저 삭마는 지지부 및/또는 지지부에 부착된 커버 층들의 제거 전에 발생하기 때문에, 지지부 및/또는 커버 층들은 구조화 동안 유동성 층의 표면에 축적된 임의의 열을 흡수할 것이고, 그 후에 제거될 수 있다. 추가로, 절연 막들의 구조화가 기판과 별개로 수행되기 때문에, 기판/프레임 상의 이전에 금속화된 접촉 패드들의 임의의 삭마, 변경, 언더컷들 및/또는 탄화가 회피될 수 있고, 이전에 금속화된 층들의 잔해 또는 구리 오버행(overhang)을 제거하기 위해 손상적인 에칭 또는 디스미어 프로세스들이 필요하지 않을 수 있다. 부가적으로, 반도체 디바이스 패키지를 형성하기 위해 필요한 동작들의 전체적인 수가 감소될 수 있는데, 그 이유는 몇몇 동작들(예를 들어, 적층, 디스미어, 에칭 등 후에 기판/프레임의 비아들을 통한 재드릴링)이 회피될 수 있기 때문이며, 이로써 반도체 디바이스 패키지들의 제조를 더 효율적이게 만든다.
[0167] 위에서 설명된 방법들에 의해 형성된 패키지 구조들, 예를 들어 패키지들(1602 및 2302)은 임의의 적절한 패키징 애플리케이션들 및 임의의 적절한 구성들에서 활용될 수 있다. 도 24a에 묘사된 하나의 예시적인 실시예에서, 스택된 DRAM 구조(2400)를 형성하기 위해 4 개의 패키지들(1602)이 활용된다. 따라서, 각각의 패키지(1602)는, 기판(302) 내에 매립되고 절연 층(1018)에 의해 캡슐화된(예를 들어, 각각의 면의 일부분이 절연 층(1018)과 접촉하는) 메모리 다이(2426)(즉, 메모리 칩)를 포함한다. 하나 이상의 상호연결부들(1444)이 각각의 패키지(1602)의 전체 두께에 걸쳐 형성되고, 인접한(즉, 위 또는 아래에 스택된) 패키지들(1602)의 주요 표면들(1005 및 1007) 사이에 배치된 하나 이상의 솔더 범프들(2446)과 직접적으로 접촉한다. 예를 들어, 스택된 DRAM 구조(2400)에 묘사된 바와 같이, 각각의 패키지(1602)의 상호연결부들(1444)을 인접한 패키지(1602)의 상호연결부들(1444)과 브리지(bridge)(예를 들어, 연결, 결합)하기 위해, 인접한 패키지들(1602) 사이에 4 개 이상의 솔더 범프들(2446)이 배치된다.
[0168] 특정 실시예들에서, 솔더 범프들(2446)에 의해 연결된 인접한 패키지들(1602) 사이의 공극들은 솔더 범프들(2446)의 신뢰성을 향상시키기 위해 캡슐화 재료(2448)로 충전된다. 캡슐화 재료(2448)는 임의의 적절한 유형의 캡슐화제 또는 언더필(underfill)일 수 있다. 일 예에서, 캡슐화 재료(2448)는 NUF(no-flow underfill) 재료, NCP(nonconductive paste) 재료, 및 NCF(nonconductive film) 재료와 같은 사전-조립 언더필 재료를 포함한다. 일 예에서, 캡슐화 재료(2448)는 CUF(capillary underfill) 재료 및 MUF(molded underfill) 재료와 같은 사후-조립 언더필 재료를 포함한다. 특정 실시예들에서, 캡슐화 재료(2448)는 SiO2, AlN, Al2O3, SiC, Si3N4, Sr2Ce2Ti5O16, ZrSiO4, CaSiO3, BeO, CeO2, BN, CaCu3Ti4O12, MgO, TiO2, ZnO 등으로 충전된(예를 들어, 함유하는) 에폭시 수지와 같은 저 팽창-필러-함유 수지를 포함한다.
[0169] 특정 실시예들에서, 솔더 범프들(2446)은 주석(Sn) 및 납(Pb), 은(Ag), Cu, 또는 이들의 임의의 다른 적절한 금속들의 조합과 같은 하나 이상의 금속간 화합물들로 형성된다. 예를 들어, 솔더 범프들(2446)은 Sn-Pb, Sn-Ag, Sn-Cu, 또는 임의의 다른 적절한 재료들 또는 이들의 조합들과 같은 솔더 합금으로 형성된다. 특정 실시예들에서, 솔더 범프들(2446)은 C4(controlled collapse chip connection) 범프들을 포함한다. 특정 실시예들에서, 솔더 범프들(2446)은 C2(chip connection, 예컨대 솔더 캡을 갖는 Cu-필라) 범프들을 포함한다. C2 솔더 범프들의 활용은 스택된 DRAM 구조(2400)에 대한 개선된 열적 및/또는 전기적 특성들 및 접촉 패드들 사이의 더 작은 피치를 가능하게 한다. 일부 실시예들에서, 솔더 범프들(2446)은 약 10 ㎛ 내지 약 150 ㎛의 직경, 예컨대 약 50 ㎛ 내지 약 100 ㎛의 직경을 갖는다. 솔더 범프들(2446)은 추가로, 전기화학 증착(ECD) 및 전기도금을 포함하지만 이에 제한되지 않는 임의의 적절한 웨이퍼 범핑 프로세스들에 의해 형성될 수 있다.
[0170] 도 24b에 묘사된 다른 예시적인 실시예에서, 4 개의 패키지들(1602)을 스택하고 각각의 패키지(1602)의 하나 이상의 상호연결부들(1444)을 하나 이상의 인접한 패키지들(1602)의 상호연결부들(1444)과 직접적으로 본딩함으로써, 스택된 DRAM 구조(2401)가 형성된다. 묘사된 바와 같이, 패키지들(1602)은 하이브리드 본딩에 의해 본딩될 수 있으며, 여기서, 인접한 패키지들의 주요 표면들(1005 및 1007)은 평탄화되고 서로 완전히 접촉한다. 따라서, 각각의 패키지(1602)의 하나 이상의 상호연결부들(1444)이 각각의 패키지(1602)의 전체 두께에 걸쳐 형성되고, 적어도 다른 인접한 패키지(1602)의 하나 이상의 상호연결부들(1444)과 직접적으로 접촉된다.
[0171] 스택된 DRAM 구조들(2400 및 2401)은 종래의 DRAM 구조들에 비해 다수의 이점들을 제공한다. 이러한 이점들은 얇은 폼 팩터 및 높은 다이-패키지 볼륨 비율을 포함하며, 이는 인공 지능(AI) 및 고성능 컴퓨팅(HPC)의 계속 증가하는 대역폭 및 전력 효율 요구들을 충족시키기 위한 더 큰 I/O 스케일링을 가능하게 한다. 구조화된 실리콘 프레임의 활용은 3차원 집적 회로(3D IC) 아키텍처의 개선된 전기적 성능, 열 관리, 및 신뢰성을 위한 최적의 재료 강성도 및 열 전도도를 제공한다. 추가로, 본원에 설명된 조립체 관통 비아들 및 비아-인-비아(via-in-via) 구조들을 위한 제조 방법들은 종래의 TSV 기술들과 비교하여 비교적 낮은 제조 비용들로 3D 통합을 위한 높은 성능 및 유연성을 제공한다.
[0172] 본원에 설명된 실시예들은 유리하게, 진보된 집적 회로 패키지들을 제조하기 위한 기판 구조화 및 다이 조립의 개선된 방법들을 제공한다. 위에서 설명된 방법들을 활용함으로써, 고 종횡비 피처들이 유리 및/또는 실리콘 기판들 상에 형성될 수 있고, 그에 따라, 더 얇고 더 좁은 반도체 디바이스 패키지들의 경제적인 형성을 가능하게 할 수 있다. 위에서 설명된 방법들을 활용함으로써 제조된 얇은 소형-폼-팩터 패키지들은 높은 I/O 밀도 및 개선된 대역폭 및 전력의 이점들뿐만 아니라 유연한 솔더 볼 분배를 가능하게 하는 패키지 아키텍처 및 감소된 중량/관성에 기인하는 낮은 응력으로 더 큰 신뢰성을 제공한다. 위에서 설명된 방법들의 추가의 장점들은, 종래의 그리고 진보된 패키지들의 대량 제조에서 피처 손상이 발생하기 쉬운 플립-칩 부착 및 오버-몰딩(over-molding) 단계들을 제거함으로써, 양면 금속화 능력 및 높은 생산 수율을 갖는 경제적인 제조를 포함한다.
[0173] 전술한 바가 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 그리고 부가적인 실시예들이, 본 개시내용의 기본적인 범위로부터 벗어나지 않으면서 안출될 수 있으며, 본 개시내용의 범위는 다음의 청구항들에 의해 결정된다.

Claims (20)

  1. 반도체 디바이스 패키지를 형성하는 방법으로서,
    패터닝된 기판 위에 사전-구조화된 절연 막을 배치하는 단계 ― 상기 사전-구조화된 절연 막은 유동성 폴리머계 유전체 재료를 포함하고,
    상기 패터닝된 기판은 실리콘 기판에 형성된 하나 이상의 피처(feature)들을 포함하고, 상기 하나 이상의 피처들은 제1 비아를 포함하고,
    상기 사전-구조화된 절연 막은 상기 사전-구조화된 절연 막에 형성된 제2 비아를 더 포함하며, 상기 사전-구조화된 절연 막의 배치 시에 상기 제2 비아가 상기 제1 비아와 정렬됨 ―;
    상기 패터닝된 기판 상에 상기 사전-구조화된 절연 막을 적층(laminating)하는 단계;
    상기 사전-구조화된 절연 막을 경화시키는 단계; 및
    상기 제1 비아 및 상기 제2 비아를 통해 연장되는 전도성 층을 형성하는 단계를 포함하는, 반도체 디바이스 패키지를 형성하는 방법.
  2. 제1항에 있어서,
    레이저 삭마 프로세스를 통해 상기 패터닝된 기판에 상기 제1 비아를 형성하는 단계를 더 포함하는, 반도체 디바이스 패키지를 형성하는 방법.
  3. 제1항에 있어서,
    상기 사전-구조화된 절연 막을 형성하기 위해 절연 막을 구조화하는 단계를 더 포함하며, 상기 구조화하는 단계는,
    레이저 삭마를 통해 상기 절연 막 내로 하나 이상의 피처들을 패터닝하는 단계 ― 상기 하나 이상의 피처들은 상기 제2 비아를 포함함 ―; 및
    상기 절연 막 내로 패터닝된 상기 피처들의 측벽들을 굳히기(harden) 위해 상기 측벽들을 선택적으로 경화시키는 단계를 포함하는, 반도체 디바이스 패키지를 형성하는 방법.
  4. 제1항에 있어서,
    상기 사전-구조화된 절연 막은 에폭시 수지를 포함하는, 반도체 디바이스 패키지를 형성하는 방법.
  5. 제4항에 있어서,
    상기 에폭시 수지는 세라믹 입자들을 포함하는, 반도체 디바이스 패키지를 형성하는 방법.
  6. 제1항에 있어서,
    상기 패터닝된 기판 내로 패터닝된 상기 하나 이상의 피처들은 공동을 더 포함하고, 상기 패터닝된 기판 위에 상기 사전-구조화된 절연 막을 배치하기 전에 상기 공동 내에 반도체 다이가 배치되는, 반도체 디바이스 패키지를 형성하는 방법.
  7. 제6항에 있어서,
    상기 패터닝된 기판 상으로의 상기 사전-구조화된 절연 막의 적층은 상기 유동성 폴리머계 유전체 재료가 상기 반도체 다이의 표면들과 상기 공동의 표면들 사이의 갭들을 충전하게 하는, 반도체 디바이스 패키지를 형성하는 방법.
  8. 반도체 디바이스 패키지를 형성하는 방법으로서,
    하나 이상의 피처들을 실리콘 기판 내로 패터닝하는 단계 ― 상기 하나 이상의 피처들은 적어도 제1 비아를 포함함 ―;
    제1 사전-구조화된 절연 막 상에 상기 실리콘 기판을 배치하는 단계 ― 상기 제1 사전-구조화된 절연 막은 제2 비아를 포함하고, 상기 제2 비아는 상기 실리콘 기판의 배치 시에 상기 제1 비아와 정렬됨 ―;
    상기 실리콘 기판 위에 제2 사전-구조화된 절연 막을 배치하는 단계 ― 상기 제2 사전-구조화된 절연 막은 제3 비아를 포함하고, 상기 제3 비아는 상기 제2 사전-구조화된 절연 막의 배치 시에 상기 제1 비아와 정렬됨 ―;
    상기 실리콘 기판 상에 상기 제1 사전-구조화된 절연 막 및 상기 제2 사전-구조화된 절연 막을 적층하는 단계;
    상기 제1 사전-구조화된 절연 막 및 상기 제2 사전-구조화된 절연 막을 경화시키는 단계; 및
    적어도 상기 제1 비아, 상기 제2 비아, 및 상기 제3 비아를 통해 연장되는 전도성 층을 형성하는 단계를 포함하는, 반도체 디바이스 패키지를 형성하는 방법.
  9. 제8항에 있어서,
    상기 실리콘 기판은 레이저 삭마를 통해 패터닝되는, 반도체 디바이스 패키지를 형성하는 방법.
  10. 제8항에 있어서,
    상기 사전-구조화된 절연 막을 형성하기 위해 절연 막을 구조화하는 단계를 더 포함하며, 상기 구조화하는 단계는,
    레이저 삭마를 통해 상기 절연 막 내로 하나 이상의 피처들을 패터닝하는 단계 ― 상기 하나 이상의 피처들은 상기 제2 비아를 포함함 ―; 및
    상기 절연 막 내로 패터닝된 상기 피처들의 측벽들을 굳히기 위해 상기 측벽들을 선택적으로 경화시키는 단계를 포함하는, 반도체 디바이스 패키지를 형성하는 방법.
  11. 제8항에 있어서,
    상기 사전-구조화된 절연 막은 에폭시 수지를 포함하는, 반도체 디바이스 패키지를 형성하는 방법.
  12. 제11항에 있어서,
    상기 에폭시 수지는 세라믹 입자들을 포함하는, 반도체 디바이스 패키지를 형성하는 방법.
  13. 제8항에 있어서,
    상기 실리콘 기판 내로 패터닝된 상기 하나 이상의 피처들은 공동을 더 포함하고, 상기 실리콘 기판 위에 상기 사전-구조화된 절연 막을 배치하기 전에 상기 공동 내에 반도체 다이가 배치되는, 반도체 디바이스 패키지를 형성하는 방법.
  14. 제13항에 있어서,
    상기 실리콘 기판 상으로의 상기 사전-구조화된 절연 막의 적층은 유동성 폴리머계 유전체 재료가 상기 반도체 다이의 표면들과 상기 공동의 표면들 사이의 갭들을 충전하게 하는, 반도체 디바이스 패키지를 형성하는 방법.
  15. 반도체 디바이스 패키지를 형성하는 방법으로서,
    하나 이상의 피처들을 실리콘 기판 내로 패터닝하는 단계 ― 상기 하나 이상의 피처들은 적어도 제1 비아를 포함함 ―;
    제1 사전-구조화된 절연 막 상에 상기 실리콘 기판을 배치하는 단계 ― 상기 제1 사전-구조화된 절연 막은 제2 비아를 포함하고, 상기 제2 비아는 상기 실리콘 기판의 배치 시에 상기 제1 비아와 정렬됨 ―;
    상기 제1 사전-구조화된 절연 막 및 상기 실리콘 기판을 제1 적층 프로세스에 노출시키는 단계;
    상기 실리콘 기판 위에 제2 사전-구조화된 절연 막을 배치하는 단계 ― 상기 제2 사전-구조화된 절연 막은 제3 비아를 포함하고, 상기 제3 비아는 상기 제2 사전-구조화된 절연 막의 배치 시에 상기 제1 비아와 정렬됨 ―;
    상기 제1 사전-구조화된 절연 막, 상기 기판 및 상기 제2 사전-구조화된 절연 막을 제2 적층 프로세스에 노출시키는 단계;
    상기 제1 사전-구조화된 절연 막 및 상기 제2 사전-구조화된 절연 막을 경화시키는 단계; 및
    적어도 상기 제1 비아, 상기 제2 비아, 및 상기 제3 비아를 통해 연장되는 전도성 층을 형성하는 단계를 포함하는, 반도체 디바이스 패키지를 형성하는 방법.
  16. 제15항에 있어서,
    상기 사전-구조화된 절연 막을 형성하기 위해 절연 막을 구조화하는 단계를 더 포함하며, 상기 구조화하는 단계는,
    레이저 삭마를 통해 상기 절연 막 내로 하나 이상의 피처들을 패터닝하는 단계 ― 상기 하나 이상의 피처들은 상기 제2 비아를 포함함 ―; 및
    상기 절연 막 내로 패터닝된 상기 피처들의 측벽들을 굳히기 위해 상기 측벽들을 선택적으로 경화시키는 단계를 포함하는, 반도체 디바이스 패키지를 형성하는 방법.
  17. 제15항에 있어서,
    상기 사전-구조화된 절연 막은 에폭시 수지를 포함하는, 반도체 디바이스 패키지를 형성하는 방법.
  18. 제17항에 있어서,
    상기 에폭시 수지는 세라믹 입자들을 포함하는, 반도체 디바이스 패키지를 형성하는 방법.
  19. 제15항에 있어서,
    상기 실리콘 기판 내로 패터닝된 상기 하나 이상의 피처들은 공동을 더 포함하고, 상기 실리콘 기판 위에 상기 사전-구조화된 절연 막을 배치하기 전에 상기 공동 내에 반도체 다이가 배치되는, 반도체 디바이스 패키지를 형성하는 방법.
  20. 제19항에 있어서,
    상기 기판 상으로의 상기 사전-구조화된 절연 막의 적층은 유동성 폴리머계 유전체 재료가 상기 반도체 다이의 표면들과 상기 공동의 표면들 사이의 갭들을 충전하게 하는, 반도체 디바이스 패키지를 형성하는 방법.
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