TWI826325B - 具有聚合物襯墊的半導體元件 - Google Patents
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Abstract
本申請提供一種半導體元件及其製備方法。該半導體元件包括：一第一基底，具有一正面及與該正面相對的一背面；一第一鈍化層，覆蓋在該第一基底的該正面上；一第二鈍化層，覆蓋在該第一基底的該背面上，其中該第二鈍化層具有面向遠離該第一基底的一頂面；一導電特徵，設置於該第一鈍化層中；一通基底孔(TSV)，穿透該第二鈍化層與該第一基底；以及一聚合物襯墊，位於該通基底孔的一側壁與該第一基底之間。
Description
本申請案主張美國第18/093,900號專利申請案之優先權（即優先權日為「2023年1月6日」），其內容以全文引用之方式併入本文中。
本揭露內容關於一種半導體元件及其製備方法，特別是關於一種具有聚合物襯墊的半導體元件及其製備方法。
半導體元件被用於各種電子應用，如個人電腦、行動電話、數位相機和其他電子裝置。隨著半導體產業為追求更大的元件密度、更高的性能和更低的成本而邁入先進製程的技術節點，已經出現了促進具有不同尺寸和複雜特徵的元件積集的挑戰，特別是對於多重堆疊結構的元件。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露的一個方面提供一種半導體元件，包括一第一基底，具有一正面及與該正面相對的一背面；一第一鈍化層，覆蓋在該第一基底的該正面上；一第二鈍化層，覆蓋在該第一基底的該背面上，其中該第二鈍化層具有面向遠離該第一基底的一頂面；一導電特徵，設置於該第一鈍化層中，其中該導電特徵包括一導電墊及與該導電墊電連接的一互連結構；一通基底孔(TSV)，穿透該第二鈍化層與該第一基底通基底孔，其中該TSV與該導電特徵電連接；以及一聚合物襯墊，位於該TSV的側一壁與該第一基底之間，其中該聚合物襯墊的一頂面低於該第二鈍化層的該頂面。
本揭露的另一個方面提供一種半導體元件，包括一第一半導體晶片，該第一半導體晶片包括一第一基底，該第一基底具有一正面及與該正面相對的一背面；一第一鈍化層，覆蓋在該第一基底的該正面上；一第二鈍化層，覆蓋在該第一基底的該背面上，其中該第二鈍化層具有面向遠離該第一基底的一頂面；一導電特徵，設置於該第一鈍化層中，其中該導電特徵包括一導電墊，以及與該導電墊電連接的一互連結構；一通基底孔(TSV)，透過該第二鈍化層曝露，其中該TSV與該導電特徵電耦合；一聚合物襯墊，位於該TSV的一側壁與該第一基底之間；以及一第二半導體晶片，於一鍵合(bonding)介面處與該第一半導體晶片耦合，該第二半導體晶片包括：一第二基底，係耦合到該第一基底，其中該第一半導體晶片的該聚合物襯墊與該鍵合介面分開。
本揭露的另一個方面提供一種半導體元件的製備方法，包括在一第一基底的一正面上的一第一鈍化層中形成一導電特徵；在該第一基底的一背面上形成一第二鈍化層；在該第二鈍化層的一頂面中形成一第一凹槽，以曝露該導電特徵；執行一脈衝蝕刻操作，在該第一凹槽中形成一聚合物襯墊，其中該聚合物襯墊的一頂面低於該第二鈍化層的一頂面；以及在該第一凹槽中形成一導電材料，以形成一通基底孔。
為了追求更大的元件密度，兩個相鄰的導電通孔(如兩個通基底孔)之間的距離變得越來越小。因此，可能會出現電干擾，由此而降低元件性能。此外，尺寸較小的通基底孔可能面臨可靠性問題。例如，應力集中問題可能導致元件的缺陷。此外，提高混合鍵合(hybrid bonding)的產量也很重要。
本揭露中所討論的一種半導體元件的設計及其製備方法，旨在解決上述問題。特別是，本揭露提供一種具有聚合物襯墊的半導體元件以及其製備方法。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或過程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
現在用具體的語言來描述附圖中說明的本揭露的實施例，或實例。應理解的是，在此不打算限制本揭露的範圍。對所描述的實施例的任何改變或修改，以及對本文所描述的原理的任何進一步應用，都應被認為是與本揭露內容有關的技術領域的普通技術人員通常會做的。參考數字可以在整個實施例中重複，但這並不一定表示一實施例的特徵適用於另一實施例，即使它們共用相同的參考數字。
應理解的是，儘管用語第一、第二、第三等可用於描述各種元素、元件、區域、層或部分，但這些元素、元件、區域、層或部分不受這些用語的限制。相反，這些用語只是用來區分一元素、元件、區域、層或部分與另一元素、元件、區域、層或部分。因此，下面進行討論的第一元素、元件、區域、層或部分可以稱為第二元素、元件、區域、層或部分而不偏離本發明概念的教導。
本文使用的用語僅用於描述特定的實施例，並不打算局限於本發明的概念。正如本文所使用的，單數形式的"一"、"一個"及"該"也包括複數形式，除非上下文明確指出。應進一步理解，用語"包含"及"包括"，當在本說明書中使用時，指出了所述特徵、整數、步驟、操作、元素或元件的存在，但不排除存在或增加一個或複數個其他特徵、整數、步驟、操作、元素、元件或其組。
為了追求更大的元件密度，兩個相鄰的導電通孔(如兩個通基底孔，TSVs)之間的距離變得越來越小。因此，可能會出現電干擾，由此而降低元件的性能。此外，尺寸較小的通基底孔可能面臨可靠性問題。例如，應力集中問題可能導致半導體元件的缺陷或異常。此外，提高混合鍵合(hybrid bonding)的產量也很重要。
特別是，本揭露提供一種具有聚合物襯墊的半導體元件及其製備方法。根據該製備方法形成的元件其性能及產品產量均可以獲得改善。例如，電干擾可以得到緩解，通基底孔的可靠性可以得到改善，並且混合鍵合的產量可以得到提高。
圖1是流程圖，例示本揭露一些實施例之半導體元件的製備方法S1。製備方法S1包括若干操作(S11、S12、S13、S14、S15、S16、S17、S18和S19)，其描述和說明不應視為對操作順序的限制。在操作S11中，在第一基底的正面上的第一鈍化層中形成導電特徵。在操作S12中，在第一基底的背面對第一基底進行減薄。在操作S13中，在第一基底的背面上形成第二鈍化層。在操作S14中，在第二鈍化層的頂面中形成第一凹槽以曝露導電特徵，並且在第一基底的側壁中形成凹槽部分。在操作S15中，在第一凹槽中形成隔離襯墊。在操作S16中，執行脈衝蝕刻操作以在第一凹槽中形成聚合物襯墊，其中聚合物襯墊的頂面低於第二鈍化層的頂面。在操作S17中，在第一凹槽中形成阻障層。在操作S18中，在第一凹槽中形成導電材料，以形成通基底孔(TSV)。在操作S19中，透過執行混合鍵合操作將第二基底與第一基底耦合。
圖2A至圖2L是示意圖，例示本揭露一些實施例之根據製備方法S1構建的各種製備階段。圖2M、圖2N和圖3是示意圖，例示透過執行製備方法S1的操作所製備的各種元件。
圖2A是剖視圖，例示本揭露一些實施例之半導體元件的製備過程的中間階段。在操作S11之前，提供、接收或形成具有第一厚度T1的第一基底100。第一基底100具有正面100F和與正面100F相對的背面100B。在第一基底100的正面100F上形成第一鈍化層101。在操作S11中，在第一基底100的正面100F上的第一鈍化層101中形成導電特徵210。在一些實施例中，導電特徵210包括透過第一鈍化層101的背面101B曝露的導電墊202，以及與導電墊202電連接的互連結構201。導電墊202和互連結構201可包含導電材料，如銅、鋁銅、其他類型的金屬，或其他適合的材料。在一些實施例中，在操作S11中可以在第一鈍化層101上執行平坦化操作，例如化學機械平坦化(CMP)操作，因此使導電墊202的曝露表面202E與第一鈍化層101的背面101B共面。
第一基底100可以是一種半導體基底，例如塊狀(bulk)半導體、絕緣體上的半導體(SOI)基底，或類似基底。第一基底100可以包括元素(elementary)半導體，包括單晶形式、多晶形式，或無定形(amorphous)形式的矽或鍺；化合物半導體材料，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦，和銻化銦中的至少一種；合金半導體材料，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP，和GaInAsP中的至少一種；任何其他適合的材料；或其組合。在一些實施例中，合金半導體基底可以是具有梯度SiGe特徵的SiGe合金，其中Si和Ge的成分從梯度SiGe特徵的一個位置的比例變為另一個位置的比例。在另一個實施例中，SiGe合金是形成於矽基底上。在一些實施例中，SiGe合金可以被與SiGe合金接觸的另一種材料機械地拉緊。
在一些實施例中，第一基底100可以具有多層結構，或者第一基底100可以包括多層化合物半導體結構。在一些實施例中，第一基底100包括半導體元件、電氣元件、電氣元素或其組合。在一些實施例中，第一基底100包括電晶體或電晶體的功能單元。
在一些實施例中，第一鈍化層101包括絕緣材料，例如，SiON、SiO
2、SiCN、矽基底料、氮化物基底料、氧化物基底料、碳化物基底料、其組合，或其他適合的材料。
圖2B是剖視圖，例示本揭露一些實施例之半導體元件的製備過程的中間階段。在操作S12中，對第一基底100的背面100B進行減薄操作。例如，第一基底100的厚度從第一厚度T1(在圖2A中所示)減少到第二厚度T2，其中第二厚度T2小於第一厚度T1。在一些實施例中，操作S12的減薄操作包括在第一基底100的背面100B上研磨。
圖2C是剖視圖，例示本揭露一些實施例之半導體元件的製備過程的中間階段。在操作S13中，第二鈍化層102形成於第一基底100的背面100B上。第二鈍化層102具有遠離第一基底100的頂面102T。在一些實施例中，第二鈍化層102包括絕緣材料，例如，SiON、SiO
2、SiCN、矽基底料、氮化物基底料、氧化物基底料、碳化物基底料、其組合，或其他適合的材料。在一些實施例中，第一基底100在操作S13之前被翻轉。
圖2D是剖視圖，例示本揭露一些實施例之半導體元件的製備過程的中間階段，並且圖2D'是放大圖，例示本揭露一些實施例之圖2D中的虛線區域A1。在操作S14中，第一凹槽R1透過凹陷第二鈍化層102的頂面102T而形成。第一凹槽R1的形成可以包括微影(lithographic)操作和/或蝕刻操作。在一些實施例中，蝕刻操作包括重複的循環：(1)透過應用CF
x電漿沉積薄膜(未顯示)，(2)用非等向性的蝕刻操作移除上述薄膜的底部部分，以及(3)用SF
6電漿中的氟自由基執行矽蝕刻操作。上述蝕刻操作比其他一些類型的蝕刻操作更適合於形成深溝槽。在執行蝕刻操作後，第二鈍化層102的側壁102SW、第一基底100的側壁100SW和第一鈍化層101的側壁101SW曝露於第一凹槽R1中。導電特徵210的一部分在第一凹槽R1的投影區域下。此外，第一凹槽R1的底部BT可以停止於導電特徵210處。例如，互連結構201的一部分曝露於第一凹槽R1的底部BT處。
此外，如圖2D'所示，凹槽部分100U還可以在操作S14中形成。具體而言，當上述蝕刻操作被執行時，第一基底100於靠近第一基底100的背面100B的部分可在橫向方向上部分移除。在第一基底100包括矽的實施例中，第一基底100的背面100B附近的凹槽部分100U的製備可以被稱為"矽底切(silicon undercut)"。凹槽部分100U位於第一基底100的側壁100SW中的第一凹槽R1的週邊區域。或者說，複數個第二凹槽R2形成於第一基底100的側壁100SW中的凹槽部分100U中，其位置接近於第二鈍化層102。第二凹槽R2的深度D1(即從第二凹槽R2的尖端到假想表面REF測量的距離，其中假想表面REF與第二鈍化層102的側壁102SW對齊)可以在大約100奈米(nm)至大約500奈米的範圍內。如果深度D1大於上述範圍，第一基底100可能遭受更大程度的材料損失，這將進一步導致可靠性的問題。
圖2E和圖2F是剖視圖，例示本揭露一些實施例之半導體元件的製備過程的中間階段。在操作S15中，隔離襯墊206(如圖2F所示)形成於第一凹槽R1中。操作S15包括多步驟操作，包括在第一凹槽R1中並在第二鈍化層102的頂面102T上形成隔離襯墊材料層206M(如圖2E所示)以及部分移除隔離襯墊材料層206M以形成隔離襯墊206(如圖2F所示)。在一些實施例中，執行毯狀沉積以在第一凹槽R1中和第二鈍化層102的頂面102T上均形成隔離襯墊材料層206M。或者說，隔離襯墊材料層206M包括(1)在第二鈍化層102的頂面102T上的頂部部分206T，(2)襯於第一凹槽R1的側壁的側壁部分206S(即、襯於第一基底100的側壁100SW、第一鈍化層101的側壁101SW和第二鈍化層102的側壁102SW)，以及(3)在第一凹槽R1的底部BT和互連結構201上的底部部分206B。
在一些實施例中，隔離襯墊材料層206M的材料包括氧化物基底料、氮化物基底料，或其他適合的材料，可以從具有較低介電常數的材料中選擇。
仍然參照操作S15，執行蝕刻操作以移除隔離襯墊材料層206M的頂部部分206T和底部部分206B，其中隔離襯墊材料層206M的側壁部分206S的剩餘部分構成隔離襯墊206。或者說，隔離襯墊206由此而形成於於第一基底100的側壁100SW上，於第一鈍化層101的側壁101SW上，以及於第二鈍化層102的側壁102SW上。在一些實施例中，隔離襯墊材料層206M的側壁部分206S的上部也可以部分移除，但本揭露不限於此。
圖2F'是放大圖，例示本揭露一些實施例之圖2F中的虛線區域A2。在參考圖2E和圖2F的討論之後，隔離襯墊206更形成於凹槽部分100U的第二凹槽R2中。隔離襯墊206包括在第二凹槽R2中的複數個突起206P，其中突起206P向第一基底100突出。突起206P與第一基底100有物理接觸。突起206P的高度D2可以對應於圖2D'中所示的深度D1，其範圍為大約100奈米至大約500奈米。深度D2可以大於100奈米，以便隔離襯墊206和第一基底100之間的黏附力可以增強，由此而提高半導體元件的可靠性，如隨後所述。
在操作S16中，在第一凹槽R1中形成聚合物襯墊205。聚合物襯墊205的形成將在隨後參照圖2G至圖2H進行討論。
圖2G是剖視圖，例示本揭露一些實施例之半導體元件的製備過程的中間階段。在第一凹槽R1中而且在隔離襯墊206的側壁206SW上形成聚合物材料層205M。聚合物材料層205M的形成包括在第一凹槽R1上提供一種碳基化學品。在一些實施例中，碳基化學品可以是富碳(carbon-rich)氣體，如C
4F
8或C
4F
6。在一些替代性的實施例中，碳基化學品可以是一氧化碳(CO)。聚合物材料層205M的材料可以是氟基聚合物，其也包括碳。聚合物材料層205M的介電常數可以小於3.5。聚合物材料層205M形成於隔離襯墊206上。在一些實施例中，聚合物材料層205M的製作技術包含脈衝蝕刻操作，其中包括複數個重複循環：(1)在第一狀態下部分移除聚合物材料，以及(2)在第二狀態下沉積聚合物材料。透過適當控制第一狀態下的移除率和第二狀態下的沉積率，聚合物材料層205M可以以理想的方式成型。脈衝蝕刻操作可包括隨時間反復改變偏壓，如參照圖2G'或圖2G"所討論的，同時控制脈衝蝕刻操作的各種因素或條件(如溫度、蝕刻時間等)。此外，聚合物材料層205M可以在不同位置以不同的方式形成。在一些實施例中，靠近第一凹槽R1開口的聚合物材料層205M的移除率可以相對高於第一凹槽R1較低位置的移除率。
圖2G'是偏壓-時間圖，例示本揭露一些實施例之脈衝蝕刻操作。圖2G'中描述第一種類型的脈衝蝕刻操作。在第一種類型的脈衝蝕刻操作中，首先執行(1)在第一狀態下部分移除聚合物材料的步驟，然後是(2)在第二狀態下沉積聚合物材料的步驟。在第一狀態下，施加較高的偏壓，其中反應物被分解。在第二狀態下，降低偏壓，因而使反應物處於原子狀態，能夠以固體形式沉積在表面上。在第一種類型的脈衝蝕刻操作中，偏壓的切換間隔可以在大約10
-4s至大約10s的範圍內。亦即，第一狀態和第二狀態交替地反復切換，切換間隔在大約10
-4s到大約10s的範圍內。
圖2G"是偏壓-時間圖，例示本揭露不同實施例之脈衝蝕刻操作。圖2G"中描述第二種類型的脈衝蝕刻操作。第二種類型的脈衝蝕刻操作與參照圖2G'進行討論的第一種類型的脈衝蝕刻操作相似，不同的是，(2)在第二狀態下沉積聚合物材料的步驟是在(1)部分移除第一狀態下的聚合物材料的步驟之前執行的。在第二種類型的脈衝蝕刻操作中，偏壓的切換間隔可在大約10
-4s至大約10s的範圍內。亦即，第一狀態和第二狀態交替地反復切換，切換間隔在大約10
-4s至大約10s的範圍內。
再參考圖2G，透過執行參考圖2G'討論的第一類脈衝蝕刻操作或參考圖2G"討論的第二類脈衝蝕刻操作，可以控制聚合物材料層205M的形狀。據此，最初沉積的聚合物材料層205M包括下部205L和下部205L上面的上部205H，其中上部205H接近於第二鈍化層102的頂面102T。在脈衝蝕刻操作(第一類型或第二類型的脈衝蝕刻操作)期間，上部205H的移除率大於上部205H的沉積率，而下部205L的沉積率則大於下部205L的移除率。此外，第一凹槽R1的底部BT的聚合物材料的移除率大於聚合物材料的沉積率，因此，在脈衝蝕刻操作之後，互連結構201可以保持曝露於第一凹槽R1。圖2H中說明了將聚合物材料層205M形塑成聚合物襯墊205的結果。
圖2H是剖視圖，例示本揭露一些實施例之半導體元件的製備過程的中間階段。由聚合物材料層205M形成的聚合物襯墊205沉積於第一凹槽R1中。因此，聚合物襯墊205具有比第二鈍化層102的頂面102T低的頂面205T。隔離襯墊206的一部分可以在聚合物襯墊205的上面曝露。在一些實施例中，如圖2H所示，聚合物襯墊205的頂面205T高於第一基底100的背面100B。在一些實施例中，聚合物襯墊205包括被第二鈍化層102橫向包圍的第一部分205FP，以及被第一基底100和第一鈍化層101的一部分橫向包圍的第二部分205SP。第一部分205FP在第二部分205SP上面。第一部分205FP在第一基底100的背面100B上面。在一些實施例中，聚合物襯墊205的厚度TK1在大約50奈米至大約500奈米的範圍內。聚合物襯墊205的第二部分205SP與導電特徵210的互連結構201直接接觸。聚合物襯墊205的材料可以包括氟基聚合物，其也包括碳。聚合物襯墊205的介電常數可以小於3.5。
圖2I是剖視圖，例示本揭露一些實施例之半導體元件的製備過程的中間階段。在操作S17中，在第一凹槽R1中形成阻障層204。在一些實施例中，阻障層204的製作技術包含毯狀沉積。阻障層204形成於第二鈍化層102的頂面102T上、聚合物襯墊205的側壁205SW上、聚合物襯墊205的頂面205T上、隔離襯墊206的側壁206SW上，以及第一凹槽R1的底部BT處曝露的互連結構201上。在一些實施例中，隔離層204可以包括鈷、釕、鉭、氮化鉭、氧化銦、氮化鎢、氮化鈦，或其他適合的材料。
在執行操作S17之後，可以在阻障層204上形成種子層203SD。
在操作S18中，在第一凹槽R1中形成導電材料203M，以形成通體基底孔(TSV)203，這將參照圖2J和2K進行討論。
圖2J是剖視圖，例示本揭露一些實施例之半導體元件的製備過程的中間階段。在操作S18中，導電材料203M(如銅或其他類型的金屬、合金等)形成於第一凹槽R1中和第二鈍化層102的頂面102T上。在一些實施例中，導電材料203M的製作技可以包含電鍍、濺鍍，或其他類型的沉積操作。
圖2K是剖視圖，例示本揭露一些實施例之半導體元件的製備過程的中間階段。操作S18更包括平坦化操作，例如化學機械平坦化(CMP)操作。透過使用平坦化操作，可以移除導電材料203M的過多部分，以形成TSV 203，因而形成第一半導體晶片1A。在執行平坦化操作後，TSV 203的頂面203T與第二鈍化層102的頂面102T、阻障層204的頂面204T和隔離襯墊206的頂面206TS共面。據此，TSV 203的頂面203T、第二鈍化層102的頂面102T、阻障層204的頂面204T和隔離襯墊206的頂面206TS被統稱為第一鍵合面BND1。在一些實施例中，聚合物襯墊205的頂面205T與第一鍵合面BND1分開。或者說，聚合物襯墊205不透過第一鍵合面BND1曝露。此外，聚合物襯墊205夾置於隔離襯墊206與阻障層204的側壁204SW之間，阻障層204共形於TSV 203的側壁203SW。隔離層204在聚合物襯墊205與TSV 203之間延伸。
TSV 203與導電特徵210的互連結構201電性耦合。TSV 203穿透第二鈍化層102和第一基底100。TSV 203可具有第一部分203A和第二部分203B，其中第一部分203A的寬度W1大於第二部分203B的寬度W2。第一部分203A在第二部分203B上面，而第二部分203B穿透第一基底100。在一些實施例中，第一部分203A的寬度W1大於導電墊202的寬度W3。
第一半導體晶片1A可以利用在各種類型的半導體元件中，例如動態隨機存取記憶體(DRAM)、三維積體電路(3DIC)、記憶體堆疊、邏輯堆疊、記憶體元件，或類似元件。在一些實施例中，為了形成半導體元件，第一半導體晶片1A可以與其他半導體晶片或半導體結構堆疊。將分別參照圖2L至圖2M、圖2N和圖3進行討論一些實施例。
在操作S19中，第一半導體晶片1A被耦合到(coupled to)第二半導體晶片1A'。在一些實施例中，第一半導體晶片1A透過執行混合鍵合操作被鍵合到第二半導體晶片1A'。在一些實施例中，第二半導體晶片1A'的配置可以與第一半導體晶片1A的配置相似。第二半導體晶片1A'包括與第一基底100A類似的第二基底100A'。第一半導體晶片1A的第一基底100A透過混合鍵合操作耦合到第二半導體晶片1A'的第二基底100A'。在圖2L至圖2M、圖2N和圖3所描述的例子中，第二半導體晶片1A'與第一半導體晶片1A實質上相同，並且第二基底100A'與第一基底100A實質上相同。然而，應該理解，第二半導體晶片1A'的設計和第二基底100A'的設計也可以改變。
圖2L是剖視圖，例示本揭露一些實施例之半導體元件的製備過程的中間階段。操作S19包括將第一半導體晶片1A與第二半導體晶片1A'對齊，其中第一半導體晶片1A的第一鍵合面BND1面對第二半導體晶片1A'的第二鍵合面BND2。如同在第一半導體晶片1A中一樣，在第二半導體晶片1A'中，導電墊202可以透過第二半導體晶片1A'的第一鈍化層101的背面101B曝露，並透過第二鍵合面BND2曝露。
圖2M是剖視圖，例示本揭露一些實施例之半導體元件。操作S19包括將第一半導體晶片1A與第二半導體晶片1A'耦合。首先，第一半導體晶片1A的第一鍵合面BND1在第一溫度(可以是室溫左右，例如約25 ℃)下的鍵合介面INT處連接到第二半導體晶片1A'的第二鍵合面BND2。其次，第一半導體晶片1A和第二半導體晶片1A'在大於第一溫度的第二溫度下退火，以便第一半導體晶片1A可以透過混合鍵合操作鍵合到第二半導體晶片1A'，由此而獲得半導體元件1B。在一些實施例中，第二溫度在大約200 ℃至350 ℃的範圍內。第一半導體晶片1A的TSV 203可以與第二半導體晶片1A'的第一鈍化層101直接接觸。
在一些實施例中，聚合物襯墊205與鍵合介面INT分開，因此可以提高混合鍵合操作在第一半導體晶片1A和第二半導體晶片1A'之間的附著力方面的可靠性，並且可以減輕或限制對半導體元件1B的電性能的負面影響。
特別是，習用的鍵合操作面臨著由導電材料在混合鍵合的操作溫度下的膨脹所引起的問題。導電材料的變形可能會導致鍵合表面具有不均勻的輪廓，因而導致兩個晶片之間的黏合力差。
為了解決上述問題，本揭露提供一種具有聚合物襯墊205的半導體元件。具體而言，由於聚合物襯墊205具有很大的靈活性，其可以減少TSV 203的變形或緩衝減少TSV 203的變形所造成的負面影響。據此，TSV 203的變形程度(特別是在垂直方向)可以減少，TSV 203中的應力集中可以得到緩解。因此，混合鍵合操作的產量可以得到改善。
圖2N是剖視圖，例示本揭露一些實施例之半導體元件。圖2N中描述的半導體元件1C與圖2M中描述的半導體元件1B相似。不同之處在於，半導體元件1C在堆疊中包括兩個以上的半導體晶片。例如，第一半導體晶片1A與一個以上的第二半導體晶片1A'耦合(請參考圖2K至圖2M的討論)。或者說，混合鍵合操作可以重複執行。應該理解的是，當堆疊中有更多的半導體晶片時，TSV 203的變形可能會複合，因此加劇了關於混合鍵合的公差問題。據此，本揭露為多晶片堆疊配置提供此類問題的解決方法。
圖3是剖視圖，例示本揭露一些實施例之半導體元件。圖3中描繪的半導體元件1D與圖2M中描繪的半導體元件1B相似。不同之處在於，第一半導體晶片1A和第二半導體晶片1A'中的每一個都可以有兩個或更多的TSV 203。
為了追求更大的元件密度，兩個相鄰TSV 203之間的距離變得越來越小。因此，加入聚合物襯墊205可以幫助緩解電干擾，據此，提高元件性能。
圖4是流程圖，例示本揭露一些實施例之半導體元件的製備方法S1'。製備方法S1'包括若干操作(S11、S12、S13、S14、S15、S16'、S17、S18和S19)，描述和說明不應視為對操作順序的限制。在操作S11中，在第一基底的正面上的第一鈍化層中形成導電特徵。在操作S12中，第一基底從第一基底的背面被減薄。在操作S13中，在第一基底的背面上形成第二鈍化層。在操作S14中，在第二鈍化層的頂面中形成第一凹槽以曝露導電特徵，並且在第一基底的側壁中形成凹槽部分。在操作S15中，在第一凹槽中形成隔離襯墊。在操作S16'中，執行脈衝蝕刻操作以在第一凹槽中形成聚合物襯墊，其中聚合物襯墊的頂面低於第一基底的背面。在操作S17中，在第一凹槽中形成阻障層。在操作S18中，在第一凹槽中形成導電材料，以形成通基底孔(TSV)。在操作S19中，透過執行混合鍵合操作將第二基底與第一基底耦合。
圖5A至圖5D是示意圖，例示本揭露一些實施例之根據製備方法S1'構建的各種製備階段。圖5D、圖5E和圖6是示意圖，例示透過執行製備方法S1'的操作所製備的各種元件。此外，製備方法S1'類似於圖1中描繪的製備方法S1，但不同的是，製備方法S1'中的操作S16'與製備方法S1中的操作S16不同，這將在下面進行討論。或者說，在製備方法S1'中，在執行操作S11、S12、S13、S14和S15(其對應於圖2A至2F'中說明的操作)之後，執行操作S16'而不是操作S16。在操作S15之後執行的操作S16'、S17、S18和S19，將參照圖5A至圖5D進行討論。
圖5A是剖視圖，例示本揭露一些實施例之半導體元件的製備過程的中間階段。在第一凹槽R1和隔離襯墊206的側壁206SW上形成聚合物材料層205M。聚合物材料層205M的形成包括執行參照圖2G以及參照圖2G'或圖2G"討論的脈衝蝕刻操作。聚合物材料層205M的材料可以包括氟基聚合物，其也包括碳。聚合物材料層205M的介電常數可以小於3.5。聚合物材料層205M形成於隔離襯墊206上。
可以控制聚合物材料層205M的形狀。據此，最初沉積的聚合物材料層205M包括下部205L，以及在下部205L上面的上部205H，其中上部205H靠近第二鈍化層102的頂面102T。在脈衝蝕刻操作(第一類型或第二類型的脈衝蝕刻操作)期間，上部205H的移除率大於上部205H的沉積率；而下部205L的沉積率大於下部205L的移除率。此外，第一凹槽R1的底部BT處的聚合物材料的移除率大於聚合物材料的沉積率，因此，在執行脈衝蝕刻操作後，互連結構201可保持曝露於第一凹槽R1。
與參照圖2G討論的實施例相比，參照圖5A討論的實施例中的上部205H反而延伸到第一基底100的背面100B下面的位置。圖5B中說明了將聚合物材料層205M形成聚合物襯墊205的結果。
圖5B是剖視圖，例示本揭露一些實施例之半導體元件的製備過程的中間階段。由聚合物材料層205M形成的聚合物襯墊205沉積於第一凹槽R1中。因此，聚合物襯墊205具有比第二鈍化層102的頂面102T低的頂面205T。隔離襯墊206的一部分可以曝露於聚合物襯墊205的上面。在一些實施例中，如圖5B所示，聚合物襯墊205的頂面205T低於第一基底100的背面100B。在一些實施例中，聚合物襯墊205的厚度TK1在大約50奈米至大約500奈米的範圍內。聚合物襯墊205與導電特徵210的互連結構201有直接接觸。聚合物襯墊205的材料可以包括氟基聚合物。聚合物襯墊205的介電常數可以小於3.5。
圖5C是剖視圖，例示本揭露一些實施例之半導體元件的製備過程的中間階段。與圖2I至圖2K中描述的操作類似，執行操作S17和S18。在操作S17中，在第一凹槽R1中形成阻障層204。在一些實施例中，阻障層204形成於聚合物襯墊205的側壁205SW上、聚合物襯墊205的頂面205T上、隔離襯墊206的側壁206SW上，以及第一凹槽R1的底部BT處曝露的互連結構201上。在執行操作S17後，可以在隔離層204上形成種子層203SD。在操作S18中，透過在第一凹槽R1中沉積導電材料，然後執行平坦化平坦化操作，例如化學機械平坦化(CMP)操作，形成TSV 203。據此，形成了第一半導體晶片2A。
或者說，圖5C中描繪的第一半導體晶片2A與圖2K中描繪的第一半導體晶片1A相似，不同之處在於，聚合物襯墊205的頂面205T低於第一基底100的背面100B。第一半導體晶片2A可以利用在各種類型的半導體元件中，如動態隨機存取記憶體(DRAM)、三維積體電路(3DIC)、記憶體堆疊、邏輯堆疊、記憶體元件，或類似元件。在一些實施例中，為了形成上述半導體元件，第一半導體晶片2A可以與其他半導體晶片或半導體結構堆疊。將分別參照圖5D、圖5E和圖6進行討論一些實施例。
圖5D是剖視圖，例示本揭露一些實施例之半導體元件。在操作S19中，第一半導體晶片2A被耦合到第二半導體晶片2A'。在一些實施例中，第一半導體晶片2A透過執行混合鍵合操作被鍵合到第二半導體晶片2A'，由此而獲得半導體元件2B。在一些實施例中，第二半導體晶片2A'的配置可以類似於圖5C中描繪的第一半導體晶片2A或圖2K中描繪的第一半導體晶片1A的配置。第二半導體晶片2A'包括第二基底100A'，其與圖2K中描繪的第一基底100A相似。第一半導體晶片2A的第一基底100A透過混合鍵合操作與第二半導體晶片2A'的第二基底100A'相耦合。混合鍵合操作的細節參照上面討論過的圖2L至圖2M。
圖5E是剖視圖，例示本揭露一些實施例之半導體元件。圖5E中描繪的半導體元件2C與圖5D中描繪的半導體元件2B相似。不同的是，圖5E中描繪的半導體元件2C在堆疊中包括兩個以上的半導體晶片。例如，第一半導體晶片2A與一個以上的第二半導體晶片2A'耦合。或者說，可以重複混合鍵合操作。
圖6是剖視圖，例示本揭露一些實施例之半導體元件。圖6中描繪的半導體元件2D與圖5D中描繪的半導體元件2B相似。不同的是，第一半導體晶片2A和第二半導體晶片2A'中的每一個可以有兩個或更多的TSV 203。
本揭露的一個方面提供一種半導體元件，包括一第一基底，該第一基底具有一正面及與該正面相對的一背面；一第一鈍化層，覆蓋在該第一基底的該正面上；一第二鈍化層，覆蓋在該第一基底的該背面上，其中該第二鈍化層具有面向遠離該第一基底的一頂面；一導電特徵，設置於該第一鈍化層中，其中該導電特徵包括一導電墊及與該導電墊電連接的一互連結構；一通基底孔(TSV)，穿透該第二鈍化層與該第一基底通基底孔，其中該TSV與該導電特徵電連接；以及一聚合物襯墊，位於該TSV的側一壁與該第一基底之間，其中該聚合物襯墊的一頂面低於該第二鈍化層的該頂面。
本揭露的另一個方面提供一種半導體元件，包括一第一半導體晶片，該第一半導體晶片包括一第一基底，該第一基底具有一正面及與該正面相對的一背面；一第一鈍化層，覆蓋在該第一基底的該正面上；一第二鈍化層，覆蓋在該第一基底的該背面上，其中該第二鈍化層具有面向遠離該第一基底的一頂面；一導電特徵，設置於該第一鈍化層中，其中該導電特徵包括一導電墊，以及與該導電墊電連接的一互連結構；一通基底孔(TSV)，透過該第二鈍化層曝露，其中該TSV與該導電特徵電耦合；一聚合物襯墊，位於該TSV的一側壁與該第一基底之間；以及一第二半導體晶片，於一鍵合介面處與該第一半導體晶片耦合，該第二半導體晶片包括一第二基底，係耦合到該第一基底，其中該第一半導體晶片的該聚合物襯墊與該鍵合介面分開。
本揭露的另一個方面提供一種半導體元件的製備方法，包括在一第一基底的一正面上的一第一鈍化層中形成一導電特徵；在該第一基底的一背面上形成一第二鈍化層；在該第二鈍化層的一頂面中形成一第一凹槽，以曝露該導電特徵；執行一脈衝蝕刻操作，在該第一凹槽中形成一聚合物襯墊，其中該聚合物襯墊的一頂面低於該第二鈍化層的一頂面；以及在該第一凹槽中形成一導電材料，以形成一通基底孔。
總之，本揭露提供一種具有聚合物襯墊的半導體元件及其製備方法。
為了解決混合鍵合操作中導電材料在高溫下的膨脹和變形問題，這可能導致不良的產量，本揭露提供一種具有聚合物襯墊的半導體元件。具體來說，由於聚合物襯墊具有很大的靈活性，聚合物襯墊可以減少TSV的變形或緩衝減少TSV變形所造成的負面影響。據此，可以減少TSV的變形程度(特別是在垂直方向)，並且可以減輕TSV中的應力集中。
聚合物襯墊的形狀可以透過參照圖2G討論的脈衝蝕刻操作的條件來控制，例如如圖2G'中描述的第一類脈衝蝕刻操作或如圖2G"中描述的第二類脈衝蝕刻操作。因此，可以得到如圖2K中描述的具有聚合物襯墊205的第一半導體晶片1A或如圖5C中描述的具有聚合物襯墊205的第一半導體晶片2A。
如圖2M、圖2N、圖3、圖5D、圖5E或圖6所示，第一半導體晶片1A和第一半導體晶片2A可用於堆疊結構以形成各種類型的元件。上述半導體元件或半導體結構可以透過混合鍵合操作將多重基底或晶片鍵合在一起而形成。
此外，為了追求更大的元件密度，兩個相鄰TSV之間的距離變得越來越小。因此，聚合物襯墊的配置可以有助於減少具有更大元件密度的半導體元件(例如，圖3中描述的半導體元件1D，或圖6中描述的半導體元件2D)中的電干擾，由此而提高元件性能。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所界定之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包括於本申請案之申請專利範圍內。
1A:第一半導體晶片
1A':第二半導體晶片
1B:半導體元件
1C:半導體元件
1D:半導體元件
2A:第一半導體晶片
2A':第二半導體晶片
2B:半導體元件
2D:半導體元件
100:第一基底
100A':第二基底
100B:背面
100F:正面
100SW:側壁
100U:凹槽部分
101:第一鈍化層
101B:背面
101SW:側壁
102:第二鈍化層
102SW:側壁
102T:頂面
201:互連結構
202:導電墊
202E:曝露表面
203:通基底孔(TSV)
203A:第一部分
203B:第二部分
203M:導電材料
203SD:種子層
203SW:側壁
203T:頂面
204:阻障層
204SW:側壁
204T:頂面
205:聚合物襯墊
205FP:第一部分
205H:上部
205L:下部
205M:聚合物材料層
205SP:第二部
205SW:側壁
205T:頂面
206:隔離襯墊
206B:底部部分
206M:隔離襯墊材料層
206P:突起
206S:側壁部分
206SW:側壁
206T:頂部部分
206TS:頂面
210:導電特徵
A1:虛線區域
A2:虛線區域
BND1:第一鍵合面
BND2:第二鍵合面
BT:底部
D1:深度
D2:高度
INT:鍵合介面
R1:第一凹槽
R2:第二凹槽
REF:假想表面
S1:製備方法
S1':製備方法
S11:操作
S12:操作
S13:操作
S14:操作
S15:操作
S16:操作
S16':操作
S17:操作
S18:操作
S19:操作
T1:第一厚度
T2:第二厚度
TK1:厚度
W1:寬度
W2:寬度
W3:寬度
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容。本揭露內容也應理解為與圖中的參考符號相聯繫，這些參考符號指的是整個描述中的類似要素。
圖1是流程圖，例示本揭露一些實施例之半導體元件的製備方法。
圖2A至圖2D是剖視圖，例示本揭露一些實施例之半導體元件的製備過程的中間階段。
圖2D'是放大圖，例示本揭露一些實施例之圖2D中的虛線區域A1。
圖2E至圖2F是剖視圖，例示本揭露一些實施例之半導體元件的製備過程的中間階段。
圖2F'是放大圖，例示本揭露一些實施例之圖2F中的虛線區域A2。
圖2G是剖視圖，例示本揭露一些實施例之半導體元件的製備過程的中間階段。
圖2G'是偏壓-時間圖，例示本揭露一些實施例之脈衝蝕刻操作。
圖2G"是偏壓-時間圖，例示本揭露不同實施例之脈衝蝕刻操作。
圖2H至圖2L是剖視圖，例示本揭露一些實施例之半導體元件的製備過程的中間階段。
圖2M、圖2N和圖3是剖視圖，例示本揭露一些實施例之半導體元件。
圖4是流程圖，例示本揭露一些實施例之半導體元件的製備方法。
圖5A至圖5C是剖視圖，例示本揭露一些實施例之半導體元件的製備過程的中間階段。
圖5D是剖視圖，例示本揭露一些實施例之半導體元件。
圖5E是剖視圖，例示本揭露一些實施例之半導體元件。
圖6是剖視圖，例示本揭露一些實施例之半導體元件。
1A:第一半導體晶片
100:第一基底
100B:背面
100F:正面
101:第一鈍化層
101B:背面
102:第二鈍化層
102T:頂面
201:互連結構
202:導電墊
203:通基底孔(TSV)
203A:第一部分
203B:第二部分
203SW:側壁
203T:頂面
204:阻障層
204SW:側壁
204T:頂面
205:聚合物襯墊
205FP:第一部分
205SP:第二部
205T:頂面
206:隔離襯墊
206TS:頂面
210:導電特徵
BND1:第一鍵合面
TK1:厚度
W1:寬度
W2:寬度
W3:寬度
Claims (20)
- 一種半導體元件，包括： 一第一基底，具有一正面及與該正面相對的一背面； 一第一鈍化層，覆蓋在該第一基底的該正面上； 一第二鈍化層，覆蓋在該第一基底的該背面上，其中該第二鈍化層具有面向遠離該第一基底的一頂面； 一導電特徵，設置於該第一鈍化層中，其中該導電特徵包括一導電墊及與該導電墊電連接的一互連結構； 一通基底孔(TSV)，穿透該第二鈍化層與該第一基底，其中該TSV與該導電特徵電連接；以及 一聚合物襯墊，位於該TSV的一側壁與該第一基底之間，其中該聚合物襯墊的一頂面低於該第二鈍化層的該頂面。
- 如請求項1所述之半導體元件，更包括該聚合物襯墊與該TSV之間的一阻障層。
- 如請求項1所述之半導體元件，其中該聚合物襯墊包括基於氟化物的聚合物材料。
- 如請求項3所述之半導體元件，其中該聚合物襯墊的介電常數小於3.5。
- 如請求項1所述之半導體元件，其中該聚合物襯墊包括： 一第一部分，橫向被該第二鈍化層包圍；以及 一第二部分，橫向被該第一基底包圍。
- 如請求項1所述之半導體元件，其中該第一基底的一側壁包括靠近該第二鈍化層的一凹槽部分。
- 如請求項1所述之半導體元件，更包括在該聚合物襯墊與該第一基底之間的一隔離襯墊。
- 如請求項7所述之半導體元件，其中該隔離襯墊包括氧化物或氮化物。
- 如請求項7所述之半導體元件，其中該聚合物襯墊的該頂面低於該隔離襯墊的一頂面。
- 如請求項1所述之半導體元件，其中該聚合物襯墊與該互連結構直接接觸。
- 一種半導體元件，包括： 一第一半導體晶片，包括： 一第一基底，具有一正面及與該正面相對的一背面； 一第一鈍化層，覆蓋在該第一基底的該正面上； 一第二鈍化層，覆蓋在該第一基底的該背面上，其中該第二鈍化層具有面向遠離該第一基底的一頂面； 一導電特徵，設置於該第一鈍化層中，其中該導電特徵包括一導電墊，以及與該導電墊電連接的一互連結構； 一通基底孔(TSV)，透過該第二鈍化層曝露，其中該TSV與該導電特徵電耦合；以及 一聚合物襯墊，位於該TSV的一側壁與該第一基底之間；以及 一第二半導體晶片，於一鍵合(bonding)介面處與該第一半導體晶片耦合，該第二半導體晶片包括： 一第二基底，係耦合到該第一基底，其中該第一半導體晶片的該聚合物襯墊與該鍵合介面分開。
- 如請求項11所述之半導體元件，其中該聚合物襯墊的一頂面低於該第二鈍化層的該頂面。
- 如請求項11所述之半導體元件，其中該聚合物襯墊的一頂面低於該第一基底的該背面。
- 如請求項11所述之半導體元件，其中該聚合物襯墊的一厚度在50奈米至500奈米的範圍內。
- 如請求項11所述之半導體元件，其中該聚合物襯墊包括基於氟化物的聚合物材料。
- 如請求項11所述之半導體元件，其中該第一基底的一側壁包括靠近該第二鈍化層的一凹槽部分。
- 如請求項11所述之半導體元件，更包括位於該聚合物襯墊與該第一基底之間的一隔離襯墊。
- 如請求項17所述之半導體元件，其中該隔離襯墊包括氧化物或氮化物。
- 如請求項17所述之半導體元件，其中該隔離襯墊包括向該第一基底突出的一突起。
- 如請求項11所述之半導體元件，其中該聚合物襯墊與該互連結構直接接觸。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US202318093900A | 2023-01-06 | 2023-01-06 | |
| US18/093,900 | 2023-01-06 |
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| Publication Number | Publication Date |
|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW112118740A TWI826325B (zh) | 2023-01-06 | 2023-05-19 | 具有聚合物襯墊的半導體元件 |
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| Country | Link |
|---|---|
| TW (1) | TWI826325B (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW202103274A (zh) * | 2019-05-10 | 2021-01-16 | 美商應用材料股份有限公司 | 用於異質封裝整合的重構基板結構與製造方法 |
| TW202133382A (zh) * | 2019-11-27 | 2021-09-01 | 美商應用材料股份有限公司 | 封裝核心組件及製造方法 |
-
2023
- 2023-05-19 TW TW112118740A patent/TWI826325B/zh active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW202103274A (zh) * | 2019-05-10 | 2021-01-16 | 美商應用材料股份有限公司 | 用於異質封裝整合的重構基板結構與製造方法 |
| TW202133382A (zh) * | 2019-11-27 | 2021-09-01 | 美商應用材料股份有限公司 | 封裝核心組件及製造方法 |
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