KR20220045202A - 보조 전극 및 파티션을 포함하는 광전자 디바이스 - Google Patents
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Abstract
측면 애스팩트(lateral aspect)의 제1 부분에서 제1 층 표면 상에 배치된 핵 생성 억제 코팅(NIC: nucleation-inhibiting coating)을 포함하는 복수의 층을 갖는 광전자 디바이스(opto-electronic device). 제1 부분에서, 디바이스는 제1 전극, 제2 전극 및 이들 사이의 반도체 층을 포함한다. 제2 전극은 제1 부분에서 NIC와 반도체 층 사이에 놓인다. 제2 부분에서, 전도성 코팅이 제2 층 표면 상에 배치된다. 제1 부분에는 전도성 코팅이 실질적으로 없다. 전도성 코팅은 디바이스의 파티션의 보호된 영역에서 제2 전극과 제3 전극에 전기적으로 결합된다.
Description
관련 출원
본 출원은 2019년 8월 9일자로 출원된 미국 임시 특허 출원 제62/885,171호, 2019년 8월 13일자로 출원된 미국 임시 특허 출원 제62/886,289호, 2019년 11월 11일자로 출원된 미국 임시 특허 출원 제62/993,924호 및 2020년 4월 21일자로 출원된 미국 임시 특허 출원 제63/013,501호 각각에 대한 우선권의 이익을 주장하며, 이들 각각의 내용은 그 전체가 본원에 원용되어 포함된다.
기술분야
본 개시내용은 광전자 디바이스(opto-electronic device)에 관한 것으로, 구체적으로는 반도체 층에 의해 분리된 제1 및 제2 전극을 가지는 광전자 디바이스로서, 핵 생성 억제 코팅(NIC: nucleation-inhibiting coating)으로서 작용할 수 있고/있거나 핵 생성 억제 코팅일 수 있는 패턴화 코팅(patterning coating)을 사용하여 위에 패턴화하여 증착시킨 전도성 코팅 및/또는 전극 코팅을 갖는 광전자 디바이스에 관한 것이다.
유기 발광 다이오드(OLED: organic light emitting diode)와 같은 광전자 디바이스에서, 적어도 하나의 반도체 층은 애노드 및 캐소드와 같은 한 쌍의 전극 사이에 배치된다. 애노드 및 캐소드는 전원에 전기적으로 결합되고 적어도 하나의 반도체 층을 통해 서로를 향해 이동하는 정공 및 전자를 각각 생성한다. 한 쌍의 정공과 전자가 결합하면, 광자가 방출될 수 있다.
OLED 디스플레이 패널은 복수의 (서브) 픽셀을 포함할 수 있으며, 이들 각각의 픽셀은 연관된 전극 쌍을 갖는다. 이러한 패널의 다양한 층 및 코팅은 전형적으로는 진공 기반 증착 기술에 의해 형성된다.
일부 적용에서, 전도성 코팅은 OLED 제조 공정 동안 전도성 코팅의 선택적 증착에 의해 전극 및/또는 거기에 전기적으로 결합되는 전도성 요소와 같은 디바이스 피쳐(device feature)를 제한 없이 형성함으로써 패널의 각각의 (서브-) 픽셀을 패널의 측면 및 단면 애스팩트(cross-sectional aspect) 중 하나 또는 둘 모두에 걸쳐 패턴으로 제공하는 것이 바람직할 수 있다.
일부 비제한적인 적용에서, 그렇게 하기 위한 한 가지 방법은 전극 물질 및/또는 거기에 전기적으로 결합되는 전도성 요소의 증착 동안 미세 금속 마스크(FMM: fine metal mask)의 삽입을 포함한다. 그러나, 전형적으로 전극으로 사용되는 물질은 비교적 높은 증발 온도를 갖고, 이는 FMM을 재사용하는 능력 및/또는 달성할 수 있는 패턴의 정밀도에 영향을 미쳐 그에 수반되는 비용, 노력 및 복잡성이 증가한다.
일부 비제한적인 예에서, 그렇게 하기 위한 한 가지 방법은 전극 물질을 증착한 후 예를 들어 레이저 드릴링 공정을 사용하여 전극 물질의 원하지 않는 영역을 제거함으로써 패턴을 형성하는 것을 포함한다. 그러나, 이러한 제거 공정은 종종 제조 공정의 수율에 영향을 미칠 수 있는 파편의 생성 및/또는 존재를 포함한다.
또한, 이러한 방법은 일부 적용에서 및/또는 특정 지형적 특징을 가진 일부 디바이스와 함께 사용하기에 적합하지 않을 수 있다.
전도성 코팅의 선택적 증착을 제공하기 위한 개선된 메커니즘을 제공하는 것이 유리할 것이다.
도면의 간단한 설명
이하, 본 개시내용의 예들을 이제 하기 도면을 참조하여 설명할 것이고, 상이한 도면에서 동일한 참조 부호는 동일하고/하거나, 일부 비제한적인 예에서는, 유사하고/하거나 상응하는 요소를 나타내며, 여기서:
도 1은 본 개시내용의 일례에 따른 예시적인 전자 발광 디바이스(electro-luminescent device)의 단면 애스팩트의 블록도이고;
도 2는 도 1의 디바이스의 단면도이고;
도 3은 본 개시내용의 일례에 따른 표면 상에 흡수된 흡착원자(adatom)의 상대적 에너지 상태를 나타내는 예시적인 에너지 프로파일이고;
도 4는 본 개시내용의 일례에 따른 추가의 예시적인 증착 단계를 갖는 도 1의 디바이스의 예시적인 버전이고;
도 5는 본 개시내용의 일례에 따른 비발광 영역에 파티션 및 리세스와 같은 보호된 영역을 갖는 도 1의 디바이스의 예시적인 버전의 예시적인 단면도를 예시하는 개략도이고;
도 6a는 본 개시내용의 일례에 따른, 위에 반도체성 층을 증착하기 전에 비발광 영역에 파티션 및 리세스와 같은 보호된 영역을 갖는 도 1의 디바이스의 예시적인 버전의 예시적인 단면도를 도시하는 개략도이고;
도 6b 내지 도 6p는 본 개시내용의 다양한 예들에 따른, 반도체 층, 제2 전극 및 위에 증착된 전도성 코팅을 갖는 NIC의 증착 후 도 6a의 파티션 사이의 상호작용의 다양한 예를 도시하는 개략도이고;
도 7a 내지 도 7g는 본 개시내용의 다양한 예들에 따른, 도 6a의 디바이스 내의 보조 전극의 다양한 예를 도시하는 개략도이고;
도 8a 및 도 8b는 본 개시내용의 다양한 예들에 따른, 비발광 영역에 파티션 및 개구와 같은 보호된 영역을 갖는 도 1의 디바이스의 예시적인 버전의 예시적인 단면도를 도시하는 개략도이고;
도 9 내지 도 11, 도 12a 및 도 12b, 및 도 13a 및 도 13b는 본 개시내용의 다양한 예들에 따라 제작된 예시적인 디바이스의 주사 전자 현미경으로 촬영한 현미경 사진이고;
도 14a는 본 개시내용의 일례에 따른 도 1의 디바이스의 예시적인 버전에서 발광 영역들 및/또는 주변의 비발광 영역들을 따라 진행하는 버스바(busbar)의 예시적인 배열을 평면도로 예시하는 개략도이며;
도 14b는 본 개시내용의 일례에 따른 도 1의 디바이스의 예시적인 버전에서 버스바가 디바이스 스택의 제2 전극에 전기적으로 결합될 수 있는, 적어도 하나의 파티션 및 개구와 같은 보호된 영역을 갖는 도 14a의 일부의 세그먼트를 상응하는 단면도와 함께 예시하는 개략도이다.
본 개시내용에서, 제한이 아닌 설명의 목적으로, 특정 아키텍처, 인터페이스 및/또는 기술을 포함하지만 이에 제한되지 않는 본 개시내용의 완전한 이해를 제공하기 위해 특정 세부사항을 기술한다. 일부 경우에는, 잘 알려진 시스템, 기술, 구성요소, 디바이스, 회로, 방법 및 응용 분야에 대한 상세한 설명은 불필요한 세부사항으로 인해 본 개시내용의 설명이 모호하게 되지 않도록 생략한다.
또한, 본원에서 재현되는 블록도들은 기술의 원리를 구현하는 예시적인 구성요소의 개념적인 견해를 나타낼 수 있다는 것을 이해할 것이다.
따라서, 시스템 및 방법 구성요소는 경우에 따라서는 도면에서 통상적인 부호로 표현되었으며, 본 개시내용의 실례들을 이해하는 데 적절한 특정 세부사항만을 나타내어 본 개시내용이 본 명세서의 설명에 이점을 가진 당업자가 용이하게 인지할 수 있는 세부사항으로 모호하게 되지 않도록 하였다.
본원에서 제공되는 모든 도면은 축척에 맞게 도시되지 않을 수 있으며 어떠한 방식으로든 본 개시내용을 제한하는 것으로 간주되지 않을 수 있다.
파선으로 도시된 특징 또는 기능은 일부 예에서 선택 사항으로 간주될 수 있다.
발명의 내용
본 개시내용의 목적은 종래 기술의 적어도 하나의 단점을 제거하거나 완화하는 것이다.
본 개시내용은, 측면 애스팩트(lateral aspect)의 제1 부분에서 제1 층 표면 상에 배치된 핵 생성 억제 코팅(NIC)을 포함하는 복수의 층을 갖는 광전자 디바이스를 개시한다. 제1 부분에서, 디바이스는 제1 전극, 제2 전극 및 이들 사이의 반도체 층을 포함한다. 제2 전극은 제1 부분에서 NIC와 반도체 층 사이에 놓인다. 제2 부분에서, 전도성 코팅이 제2 층 표면 상에 배치된다. 제1 부분에는 전도성 코팅이 실질적으로 없다. 전도성 코팅은 디바이스의 파티션의 보호된 영역에서 제2 전극 및 제3 전극에 전기적으로 결합된다.
본 개시내용의 광범위한 양태에 따르면, 측면 애스팩트의 제1 부분에서 제1 층 표면 상에 배치된 핵 생성 억제 코팅(NIC) - 제1 부분은 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이의 반도체 층을 포함하고, 여기서 제2 전극은 제1 부분에서 NIC와 반도체 층 사이에 놓임 - ; 및 측면 애스팩트의 제2 부분에서 제2 층 표면 상에 배치된 전도성 코팅을 포함하고; 여기서 제1 부분에는 전도성 코팅이 실질적으로 없고; 전도성 코팅은 디바이스의 파티션의 보호된 영역에서 제2 전극 및 제3 전극에 전기적으로 결합되는, 복수의 층을 갖는 광전자 디바이스가 개시된다.
일부 비제한적인 예에서, 제1 부분은 적어도 하나의 발광 영역을 포함할 수 있다. 일부 비제한적인 예에서, 제2 부분은 비발광 영역의 적어도 일부를 포함할 수 있다.
일부 비제한적인 예에서, 보호된 영역에는 NIC가 실질적으로 없을 수 있다. 일부 비제한적인 예에서, 보호된 영역은 파티션에 의해 획정된 리세스를 포함할 수 있다. 일부 비제한적인 예에서, 리세스는 파티션 내에서 실질적으로 측면 방향으로 연장할 수 있다. 일부 비제한적인 예에서, 리세스는 천장, 옆면 및 플로어를 가질 수 있다. 일부 비제한적인 예에서, 제3 전극은 천장, 옆면, 플로어 및 이들 중 임의의 것들의 조합 중 적어도 하나의 위에 제공될 수 있다. 일부 비제한적인 예에서, 천장 및 옆면 중 적어도 하나는 파티션에 의해 획정될 수 있다. 일부 비제한적인 예에서, 전도성 코팅은 리세스 내에 배치될 수 있다.
일부 비제한적인 예에서, 파티션은 하부 섹션 및 상부 섹션을 포함할 수 있다. 일부 비제한적인 예에서, 하부 섹션은 상부 섹션에 대해 측면 방향으로 리세스되어 리세스를 형성할 수 있다. 일부 비제한적인 예에서, 하부 섹션은 제3 전극을 포함할 수 있다.
일부 비제한적인 예에서, 제3 전극은 파티션 내에 일체형으로 형성될 수 있다. 일부 비제한적인 예에서, 전도성 코팅은 제3 전극과 물리적으로 접촉할 수 있다. 일부 비제한적인 예에서, 전도성 코팅은 결합 영역(CR: coupling region)에서 제2 전극에 전기적으로 결합될 수 있다. 일부 비제한적인 예에서, NIC는 CR에서 전도성 코팅과 제2 전극 사이에 배치될 수 있다.
일부 비제한적인 예에서, 보호된 영역은 파티션에 의해 획정된 개구를 포함할 수 있다. 일부 비제한적인 예에서, 개구는 파티션에 의해 획정된 리세스 내로 개방될 수 있다. 일부 비제한적인 예에서, 개구는 디바이스의 표면으로부터 법선 방향으로 멀어지게 연장되는 축에 대해 각을 이룰 수 있다. 일부 비제한적인 예에서, 개구는 환형 원추 프로파일(annular conic profile)을 가질 수 있다. 일부 비제한적인 예에서, 개구는 제3 전극의 표면을 노출시킬 수 있다. 일부 비제한적인 예에서, 제3 전극은 디바이스의 표면 상에 제공될 수 있다. 일부 비제한적인 예에서, 제3 전극은 디바이스의 기판 내에 일체형으로 형성될 수 있다.
일부 비제한적인 예에서, 디바이스는 단면 애스팩트에서 제3 전극의 층 표면과 중첩하는 언더컷 부분(undercut portion)을 추가로 포함할 수 있다.
일부 비제한적인 예에서, 제3 전극은 버스바에 전기적으로 결합된 보조 전극일 수 있다.
일부 비제한적인 예에서, 디바이스는 디바이스의 측면 애스팩트의 제3 부분에서 디바이스의 제3 층 표면 상에 배치된 추가의 NIC; 및 디바이스의 측면 애스팩트의 제4 부분에서 디바이스의 제4 층 표면 상에 배치된 추가의 전도성 코팅을 추가로 포함할 수 있다.
일부 비제한적인 예에서, 제3 부분은 적어도 하나의 발광 영역을 포함할 수 있다. 일부 비제한적인 예에서, 제4 부분은 비발광 영역의 적어도 일부를 포함할 수 있다.
일부 비제한적인 예에서, 제4 부분은 적어도 하나의 발광 영역을 포함할 수 있다. 일부 비제한적인 예에서, 제3 부분은 비발광 영역의 적어도 일부를 포함할 수 있다. 일부 비제한적인 예에서, 제3 부분은 실질적으로 광투과성일 수 있다.
일부 비제한적인 예에서, 디바이스는 제4 전극, 제5 전극 및 제4 전극과 제5 전극 사이의 추가의 반도체 층을 추가로 포함할 수 있으며, 여기서 제5 전극은 제3 부분에서 추가의 NIC와 추가의 반도체 층 사이에서 연장된다.
실례들은 그들을 구현할 수 있는 본 개시내용의 양태들과 함께 상기에서 설명하였다. 관련 기술 분야에서 통상의 지식을 가진 자는 이러한 실례들이 그들을 설명하는 양태와 함께 구현될 수 있지만, 그의 다른 예 또는 다른 양태와 함께 구현될 수도 있음을 이해할 것이다. 이러한 실례들이 상호간에 서로 배타적이거나 달리는 서로 양립할 수 없는 경우, 이는 관련 기술 분야에서 통상의 지식을 가진 자에게 자명할 것이다. 일부 예는 하나의 양태와 관련하여 설명될 수 있지만, 관련 기술 분야의 통상의 지식을 가진 자에게 자명한 바와 같이 다른 양태에도 또한 적용될 수 있다.
본 개시내용의 일부 양태 또는 실례들은 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이의 반도체 층 - 여기서 제2 전극은 제1 부분에서 NIC와 반도체 층 사이에 놓임 - 을 갖는, 측면 애스팩트의 제1 부분에서 제1 층 표면 상에 배치된 NIC 및 제2 부분에서 제2 층 표면 상에 배치된 전도성 코팅을 갖고, 여기서 전도성 코팅은 디바이스의 파티션의 보호된 영역에서 제2 전극 및 제3 전극에 전기적으로 결합됨으로써 제1 부분에는 전도성 코팅이 실질적으로 없는 광전자 디바이스를 제공할 수 있다.
광전자 디바이스
본 개시내용은 일반적으로는 전자 디바이스에 관한 것으로, 보다 구체적으로는 광전자 디바이스에 관한 것이다. 광전자 디바이스는 일반적으로 전기 신호를 광자로 또는 그 반대로 변환하는 임의의 디바이스를 포함한다.
본 개시내용에서, 용어 "광자(photon)" 및 "광(light)"은 유사한 개념을 지칭하기 위해 상호교환적으로 사용될 수 있다. 본 개시내용에서, 광자는 가시광선 스펙트럼, 적외선(IR) 및/또는 자외선(UV) 영역 내의 파장을 가질 수 있다.
본 개시내용에서, 본원에서 사용되는 용어 "가시광선 스펙트럼"은 일반적으로는 전자기 스펙트럼의 가시 부분 내의 적어도 하나의 파장을 지칭한다. 당업자들이 이해하고 있는 바와 같이, 이러한 가시 부분은 약 380 nm 내지 약 740 nm 범위의 임의의 파장에 대응할 수 있다. 일반적으로, 전자 발광 디바이스는 약 425 nm 내지 약 725 nm 범위의 파장을 갖는 광, 보다 구체적으로, 일부 비제한적인 예에서는, 각각 B(Blue, 청색), G(Green, 녹색), 및 R(Red, 적색) 서브-픽셀(sub-pixel)에 대응하는 456 nm, 528 nm, 및 624 nm의 피크 방출 파장을 갖는 광을 방출 및/또는 투과하도록 구성된다. 따라서, 이러한 전자 발광 디바이스의 맥락에서, 가시 부분은 약 425 nm 내지 약 725 nm, 또는 약 456 nm 내지 약 624 nm 범위의 임의의 파장을 지칭할 수 있다.
유기 광전자 디바이스는 상기 디바이스의 하나 이상의 활성층 및/또는 지층(strata)이 주로 유기(탄소-함유) 물질, 보다 구체적으로는 유기 반도체 물질로 형성되는 임의의 광전자 디바이스를 포함할 수 있다.
본 개시내용에서, 당업자는 유기 물질이 광범위한 유기 분자, 및/또는 유기 중합체를 제한없이 포함할 수 있다는 것을 이해할 것이다. 또한, 당업자는 원소 및/또는 무기 화합물을 제한 없이 포함하는 다양한 무기 물질로 도핑된 유기 물질이 여전히 유기 물질로 간주될 수 있다는 것을 이해할 것이다. 또한, 당업자는 다양한 유기 물질이 사용될 수 있고, 본원에서 기술되는 공정이 일반적으로 그러한 유기 물질의 전체 범위에 적용될 수 있다는 것을 이해할 것이다.
본 개시내용에서, 무기물은 무기 물질을 주로 포함하는 물질을 의미할 수 있다. 본 개시내용에서, 무기 물질은 금속, 유리 및/또는 미네랄을 제한 없이 포함하는, 유기 물질로 간주되지 않는 임의의 물질을 포함할 수 있다.
광전자 디바이스가 발광 공정을 통해 광자를 방출하는 경우, 이러한 디바이스는 전자 발광 디바이스로 간주될 수 있다. 일부 비제한적인 예에서, 전자 발광 디바이스는 유기 발광 다이오드(OLED: organic light-emitting diode) 디바이스일 수 있다. 일부 비제한적인 예에서, 전자 발광 디바이스는 전자 디바이스의 부품일 수 있다. 비제한적인 예로서, 전자 발광 디바이스는 OLED 조명 패널 또는 모듈, 및/또는 스마트폰, 태블릿, 랩탑, e-리더와 같은 컴퓨팅 디바이스, 및/또는 모니터 및/또는 텔레비전 세트와 같은 일부 다른 전자 디바이스의 OLED 디스플레이 또는 모듈일 수 있다.
일부 비제한적인 예에서, 광전자 디바이스는 광자를 전기로 변환하는 유기 광전지(OPV: organic photo-voltaic) 디바이스일 수 있다. 일부 비제한적인 예에서, 광전자 디바이스는 전자 발광 양자점(electro-luminescent quantum dot) 디바이스일 수 있다. 본 개시내용에서, 특별히 달리 명시되지 않는 한, 이러한 개시내용을, 일부 예에서는, 당업자에게 명백한 방식으로 OPV 및/또는 양자점 디바이스를 제한 없이 포함하는 다른 광전자 디바이스에 동등하게 적용할 수 있다는 이해 하에 OLED 디바이스에 대해 언급될 것이다.
이러한 디바이스의 구조는 두 가지 애스팩트 각각에서, 즉 단면 애스팩트 및/또는 측면(평면도) 애스팩트에서 설명될 것이다.
본 개시내용에서, 용어 "층(layer)" 및 "지층(strata)"은 유사한 개념을 지칭하기 위해 상호교환적으로 사용될 수 있다.
아래에서 단면 애스팩트를 도입하는 맥락에서, 이러한 디바이스의 구성요소는 실질적으로 평면인 측면 지층으로 도시된다. 당업자는 이러한 실질적으로 평면적인 표현이 단지 예시를 위한 것이며, 이러한 디바이스의 측면 범위를 가로질러, 일부에서 비제한적인 예에서는, 층, 및/또는 비평면 전이 영역(측면 갭 및 불연속면 포함)에 의해 분리된 층(들)의 실질적으로 완전한 부재를 포함하여 상이한 두께 및 치수를 갖는 국소화된 실질적으로 평면인 지층이 있을 수 있다는 것을 이해할 것이다. 따라서, 예시적인 목적을 위해, 디바이스가 실질적으로 계층화된 구조로서 그의 단면 애스팩트에서 아래에서 도시되지만, 아래에서 논의되는 평면도 애스팩트에서, 그러한 장치는 특징을 정의하기 위해 다양한 지형을 예시할 수 있으며, 각각의 특징은 단면 애스팩트에서 논의된 계층화된 프로파일을 실질적으로 나타낼 수 있다.
단면 애스팩트
도 1은 본 개시내용에 따른 예시적인 전자 발광 디바이스의 단면 애스팩트의 단순화된 블록도이다. 일반적으로 100으로 도시되는 전자 발광 디바이스는 기판(110)을 포함하고, 그 위에 복수의 층, 즉 제1 전극(120), 적어도 하나의 반도체 층(130), 및 제2 전극(140)을 각각 포함하는 프런트플레인(frontplane)(10)이 배치된다. 일부 비제한적인 예에서, 프런트플레인(10)은 광자 방출 및/또는 방출된 광자의 조작을 위한 메커니즘을 제공할 수 있다.
예시의 목적으로, 하부 물질의 노출된 층 표면은 111로 지칭된다. 도 1에서, 노출된 층 표면(111)은 제2 전극(140)인 것으로 도시되어 있다. 당업자는, 비제한적인 예로서, 제1 전극(120)의 증착 시에, 노출된 층 표면(111)은 기판(110)의 111a로 도시되었을 것이라는 사실을 이해할 것이다.
당업자는, 구성요소, 층, 영역 및/또는 이들의 일부분이 또 다른 하부 물질, 구성요소, 층, 영역 및/또는 부분 상에 "형성", "배치" 및/또는 "증착"되는 것으로 언급되는 경우, 이러한 형성, 배치 및/또는 증착은 이러한 하부 물질, 구성요소, 층, 영역 및/또는 부분, 및 그들 사이에 개재될 가능성이 있는 물질(들), 구성요소(들), 층(들), 영역(들) 및/또는 부분(들)의 노출된 층 표면(111)(이러한 형성, 배치 및/또는 증착 시에) 상에서 직접적으로 및/또는 간접적으로 수행될 수 있다는 것을 이해할 것이다.
본 개시내용에서, 기판(110)이 디바이스(100)의 "바닥(bottom)"로 간주되고 층(120, 130, 140)이 기판(11)의 "상부(top)"에 배치되는 전술된 측면 애스팩트에 대해 실질적으로 법선 방향으로 연장되는 방향 규칙(directional convention)을 따른다. 이러한 규칙에 따라, 제2 전극(140)은 도시된 디바이스(100)의 상부에 위치하고, 비록 (제조 공정 동안을 포함하지만 이에 제한되지 않는 일부 예에서는 하나 이상의 층(120, 130, 140)이 기상 증착 공정에 의해 도입될 수 있는) 경우에 조차도, 기판(110)은 층(120, 130, 140) 중 하나, 예를 들어, 이에 제한되는 것은 아니지만, 제1 전극(120)이 배치될 상부 표면이 물리적으로 기판(110) 아래에 놓이도록 물리적으로 반전됨으로써, 증착 물질(도시되지 않음)이 위쪽으로 이동하여 그의 상부 표면 상에 박막으로 증착된다.
일부 비제한적인 예에서, 디바이스(100)는 전원(15)에 전기적으로 결합될 수 있다. 이렇게 결합되었을 때, 디바이스(100)는 본원에서 기술되는 바와 같이 광자를 방출할 수 있다.
일부 비제한적인 예에서, 디바이스(100)는 그로부터 생성되는 광자의 방출 방향에 따라 분류될 수 있다. 일부 비제한적인 예에서, 생성된 광자가 디바이스(100)의 바닥에서 기판(100)을 향해 이를 통과하고, 기판(110)의 상부에 배치된 층(120, 130, 140)으로부터 멀어지는 방향으로 방출되는 경우 디바이스(100)는 배면발광 디바이스(bottom-emission device)인 것으로 간주될 수 있다. 일부 비제한적인 예에서, 광자가 디바이스(100)의 바닥에서 기판(110)으로부터 멀어지는 방향으로 및 기판(110)의 상부에 중간층(120, 130)과 함께 배치된 상부 층(140)을 향하여 및/또는 이를 통해 방출되는 경우 디바이스(100)는 전면발광 디바이스(top-emission device)인 것으로 간주될 수 있다. 일부 비제한적인 예에서, 디바이스가 바닥(기판(110)을 향하여 및 이를 통해) 및 상부(상부 층(140)을 향하여 및 이를 통해) 모두에서 광자를 방출하도록 구성되는 경우 디바이스는 양면발광 디바이스(double-sided emission device)일 수 있다.
박막 형성
프런트플레인(10) 층들(120, 130, 140)은, 일부 비제한적인 예에서는, 때때로 박막으로서 기판(110) 및 개재되는 하부층(120, 130, 140)일 수 있는 하부 물질의 타겟 노출된 층 표면(111)(및/또는, 이로 제한되는 것은 아니지만 본원에서 개시되는 선택적 증착의 경우를 포함하는 일부 비제한적인 예에서는, 이러한 표면의 적어도 하나의 타겟 영역 또는 부분) 상에 차례로 배치될 수 있다. 일부 비제한적인 예에서, 전극(120, 140, 1750(도 5), 4150(도 14a))은 전도성 코팅(830)의 적어도 하나의 전도성 박막 층으로 형성될 수 있다.
도 1 및 도면 전체에 걸쳐 도시된, 층(120, 130, 140)을 제한 없이 포함하는 각각의 층 및 기판(110)의 두께는 단지 예시적일 뿐이며 반드시 다른 층(120, 130, 140)(및/또는 기판(110)의)에 대한 두께를 나타내는 것은 아니다.
하부 물질의 노출된 층 표면(111) 상에 기상 증착하는 동안 박막을 형성하는 것은 핵 생성 및 성장 과정을 포함한다. 막 형성의 초기 단계 동안, 일부 비제한적인 예에서는 분자 및/또는 원자일 수 있는 충분한 수의 증기 단량체(vapor monomer)는 전형적으로 증기상으로부터 응축되어 기판(110)(또는 개재된 하부 층(120, 130, 140))에 나타나 있는 표면(111) 상에 초기 핵을 형성한다. 증기 단량체가 이러한 표면에 계속 충돌함에 따라 이러한 초기 핵의 크기와 밀도가 증가하여 작은 클러스터 또는 섬(island)을 형성한다. 포화 섬 밀도에 도달한 후, 인접한 섬들은 전형적으로는 유착(coalesce)되기 시작하여 평균 섬 크기는 증가하고 동시에 섬 밀도는 감소하기 시작할 것이다. 인접한 섬들의 유착은 실질적으로 폐쇄된 막(closed film)이 형성될 때까지 계속될 수 있다.
본 개시내용은, 적어도 하나의 층 또는 코팅과 관련하여, 기상 증착의 관점에서 박막 형성을 논의하지만, 당업자는, 일부 비제한적인 예에서, 전자 발광 디바이스의 다양한 구성요소(100)는, 이에 제한되는 것은 아니지만, 증발(열 증발 및/또는 전자빔 증발을 포함하지만 이에 제한되지 않음), 포토리소그래피, 프린팅(잉크 젯 및/또는 증기 젯 프린팅, 릴-투-릴 프린팅(reel-to-reel printing) 및/또는 마이크로-접촉 전사 프린팅(micro-contact transfer printing)을 포함하지만 이에 제한되지 않음), 물리적 기상 증착(PVD: physical vapor deposition)(스퍼터링을 포함하지만 이에 제한되지 않음), 화학적 기상 증착(CVD: chemical vapor deposition)(플라즈마 강화 CVD(PECVD) 및/또는 유기 기상 증착(OVPD)을 포함하지만 이에 제한되지 않음), 레이저 어닐링, 레이저 유도 열화상(LITI: laser-induced thermal imaging) 패터닝, 원자층 증착(ALD), 코팅(스핀 코팅, 딥 코팅, 라인 코팅 및/또는 스프레이 코팅을 포함하지만 이에 제한되지 않음), 및/또는 이들의 조합을 포함하는 매우 다양한 기술을 사용하여 선택적으로 증착시킬 수 있다는 것을 이해할 수 있을 것이다. 일부 공정은, 일부 비제한적인 예에서는, 노출된 하부 물질의 표면의 특정 부분 상에 증착되는 물질의 증착을 마스킹 및/또는 방지함으로써 다양한 패턴을 달성하기 위해 임의의 다양한 층 및/또는 코팅을 증착하는 동안 개방형 마스크 및/또는 미세 금속 마스크(FMM)일 수 있는 섀도우 마스크와 함께 사용될 수 있다.
본 개시내용에서, 용어 "증발" 및/또는 "승화"는 일반적으로는 소스 물질을, 이에 제한되는 것은 아니지만, 가열에 의해 증기로 전환시켜 타겟 표면 상에, 이에 제한되는 것은 아니지만, 고체 상태로 증착시키는 증착 공정을 지칭하는 데 상호교환적으로 사용될 수 있다. 이해하고 있는 바와 같이, 증발 공정은 하나 이상의 소스 물질들을 저압(진공을 포함하지만 이에 제한되지 않음) 환경 하에 증발 및/또는 승화시키고 하나 이상의 증발된 소스 물질들의 탈승화 작용(de-sublimation)을 통해 타겟 표면 상에 증착시키는 PVD 공정의 한 유형이다. 다양한 종류의 상이한 증발 소스들이 소스 물질을 가열하는 데 사용될 수 있으며, 그 자체로 소스 물질이 다양한 방식으로 가열될 수 있다는 것을 당업자는 이해할 것이다. 비제한적인 예로서, 소스 물질은 전기 필라멘트, 전자 빔, 유도 가열, 및/또는 저항 가열에 의해 가열될 수 있다. 일부 비제한적인 예에서, 소스 물질은 가열된 도가니, 가열된 보트, 크누센 셀(Knudsen cell)(유출 증발기 소스일 수 있음) 및/또는 임의의 다른 유형의 증발 소스에 로딩될 수 있다.
일부 비제한적인 예에서, 증착 소스 물질은 혼합물일 수 있다. 일부 비제한적인 예에서, 증착 소스 물질의 혼합물의 적어도 하나의 성분은 증착 공정 동안 증착되지 않을 수 있다(또는, 일부 비제한적인 예에서, 증착 소스 물질의 혼합물의 적어도 하나의 성분은 이러한 혼합물의 다른 성분들에 비해 비교적 소량으로 증착될 수 있다).
본 개시내용에서, 물질의 층 두께에 대한 언급은, 그의 증착 메커니즘과는 관계없이, 타겟 노출된 층 표면(111) 상에 증착되는 물질의 양을 지칭하며, 이는 언급된 층 두께를 갖는 물질의 균일한 두께의 층으로 타겟 표면을 덮기 위한 물질의 양에 해당한다. 비제한적인 예로서, 10 나노미터(nm)의 재료의 층 두께를 증착하는 것은 표면 상에 증착된 물질의 양이 10 nm 두께인 물질의 균일한 두께의 층을 형성하기 위한 물질의 양에 상응한다는 것을 나타낸다. 상기에서 논의된 박막이 형성되는 메커니즘과 관련하여, 비제한적인 예로서, 단량체의 가능한 적층 또는 클러스터링으로 인하여 증착된 물질의 실제 두께가 불균일할 수 있다는 것이 이해될 것이다. 비제한적인 예로서, 10 nm의 층 두께를 증착하는 것은 10 nm 초과의 실제 두께를 갖는 증착된 물질의 일부 부분, 또는 10 nm 미만의 실제 두께를 갖는 증착된 물질의 다른 부분을 생성할 수 있다. 따라서, 표면 상에 증착된 물질의 특정의 층 두께는, 일부 비제한적인 예에서, 타겟 표면 전체에 걸쳐 증착된 물질의 평균 두께에 대응할 수 있다.
본 개시내용에서, 기준 층 두께에 대한 언급은 높은 초기 고착 확률(initial sticking probability) 또는 초기 고착 계수 S 0를 나타내는 기준 표면(즉, 약 1 및/또는 이에 근접한 초기 고착 확률 S 0를 갖는 표면) 상에 증착된 전도성 코팅(830)을(도 4)을 형성하는 물질의 층 두께를 지칭한다. 기준 층 두께는 타겟 표면(예를 들어, 이에 제한되는 것은 아니지만, 핵 생성 억제 코팅(NIC)(810)(도 4)의 표면) 상에 증착된 전도성 코팅(830)을 형성하는 물질의 실제 두께를 나타내지 않는다. 오히려, 기준 층 두께는 동일한 증착 기간 동안 전도성 코팅(830)을 형성하는 물질의 동일한 증기 플럭스를 타겟 표면 및 기준 표면에 적용할 때 기준 표면, 일부 비제한적인 예에서는, 증착 속도 및 기준 층 두께를 모니터링하기 위해 증착 챔버 내측에 위치되는 석영 결정의 표면 상에 증착되는 전도성 코팅(830)을 형성하는 물질의 층 두께를 지칭한다. 당업자는 타겟 표면 및 기준 표면이 증착 동안 동일한 증기 플럭스로 동시에 처리되지 않는 경우, 적절한 툴링 인자(tooling factor)를 사용하여 기준 층 두께를 결정 및/또는 모니터링할 수 있다는 것을 이해할 것이다.
본 개시내용에서, 물질의 X개의 단층(monolayer)을 증착하는 것에 대한 언급은 물질의 구성 단량체의 X개의 단일 층(single layer)(들)로 노출된 층 표면(111)의 원하는 영역을 덮는 양의 물질을 증착하는 것을 지칭한다. 본 개시내용에서, 물질의 0.X 분율의 단층을 증착하는 것에 대한 언급은 물질의 구성 단량체의 단일 층으로 표면의 0.X 분율의 원하는 영역을 덮는 양의 물질을 증착하는 것을 지칭한다. 당업자는, 비제한적인 예로서, 단량체의 가능한 적층 및/또는 클러스터링으로 인하여 표면의 원하는 영역 전체에 걸쳐 증착된 물질의 실제 국부 두께가 불균일할 수 있다는 것을 이해할 것이다. 비제한적인 예로서, 물질의 1개의 단층을 증착하면 표면의 원하는 영역의 일부 국부 영역은 물질에 의해 덮이지 않을 수 있는 반면, 표면의 원하는 영역의 다른 국부 영역은 그 위에 증착된 다중 원자 및/또는 분자 층을 가질 수 있다.
본 개시내용에서, 타겟 표면(및/또는 그의 타겟 영역(들))은 임의의 적절한 측정 메커니즘으로 측정하였을 때 타겟 표면 상에 실질적으로 물질이 부재하는 경우에 물질이 "실질적으로 결여된(substantially devoid of)", "실질적으로 없는(substantially free of)" 및/또는 "실질적으로 덮이지 않은(substantially uncovered by)" 것으로 간주될 수 있다.
일부 비제한적인 예에서, 표면 상의 물질의 양에 대한 한 가지 척도는 그러한 물질에 의한 표면의 백분율 커버리지(percentage coverage)이다. 일부 비제한적인 예에서, 표면 커버리지는 투과 전자 현미경법(TEM: transmission electron microscopy), 원자력 현미경법(AFM: atomic force microscopy) 및/또는 주사 전자 현미경법(SEM: scanning electron microscopy)을 포함하는 다양한 이미징 기술을 사용하여 평가할 수 있지만, 이에 제한되지 않는다.
일부 비제한적인 예에서, 표면 상의 전기 전도성 재료의 양에 대한 한 가지 척도는 (광) 투과율인데, 그 이유는, 일부 비제한적인 예에서, 금속, 예를 들어 이에 제한되는 것은 아니지만 은(Ag), 마그네슘(Mg), 및/또는 이테르븀(Yb)을 제한 없이 포함하는 전기 전도성 물질이 광자를 감쇠 및/또는 흡수하기 때문이다.
본 개시내용에서, 설명의 단순성을 위해, 본원에서 사용되는 용어 "코팅 막" 또는 "폐쇄된 막"은 전도성 코팅(830)에 사용되는 물질의 박막 구조물 및/또는 코팅을 지칭하며, 여기서 표면의 관련 부분이 그에 의해 실질적으로 코팅되고, 따라서 이러한 표면은 그 위에 증착된 코팅 막에 의해 또는 코팅 막을 통해 실질적으로 노출되지 않는다. 일부 비제한적인 예에서, 전도성 코팅(830)의 코팅 막은 하부 표면의 일부를 덮도록 배치될 수 있으며, 따라서 이러한 부분 내에서, 약 40% 미만, 약 30% 미만, 약 25% 미만, 약 20% 미만, 약 15% 미만, 약 10% 미만, 약 5% 미만, 약 3% 미만, 또는 약 1% 미만의 하부 표면은 코팅에 의해 또는 코팅을 통해 노출된다.
본 개시내용에서, 설명의 단순성을 위해, 본원에서 사용되는 용어 "불연속 코팅"은 전도성 코팅(830)에 사용되는 물질의 박막 구조물 및/또는 코팅을 지칭하며, 여기서 표면의 관련 부분이 그에 의해 코팅되고, 따라서 이러한 물질이 실질적으로 결여되지 않거나 그의 코팅 막을 실질적으로 형성하지 않는다. 일부 비제한적인 예에서, 전도성 코팅(830)의 불연속 코팅은 이러한 표면 상에 증착된 복수의 개별 섬으로 나타날 수 있다.
본 개시내용에서, 예시의 단순성을 위해, 이에 제한되는 것은 아니지만, 층(들)의 두께 프로파일 및/또는 에지 프로파일을 포함하는 증착된 물질의 세부사항은 생략되었다.
기판
일부 예에서, 기판(110), 및 일부 비제한적인 예에서는, 그의 베이스 기판(112)은 실리콘(Si), 유리, 금속(금속 호일을 포함하지만 이에 제한되지 않음), 사파이어, 및/또는 적합한 다른 무기 물질을 포함하지만 이에 제한되지는 않는 무기 물질, 및/또는 폴리이미드 및 실리콘-기반 중합체를 포함하지만 이에 제한되지 않는 중합체를 포함하는 유기 물질로부터 선택되는, 그에 사용하기에 적합한 물질로 형성될 수 있지만, 이에 제한되지 않는다. 일부 비제한적인 예에서, 기판(110)은 베이스 기판(112) 상에 형성된 유기 및/또는 무기 물질의 하나 이상의 층을 포함할 수 있다. 이러한 물질의 비제한적인 예는 전자 주입 층(들)(EIL(s))(139) 및/또는 수송 층(들)(ETL(s))(137)을 형성하는데 사용되는 물질들을 포함하지만, 이에 제한되지 않는다.
일부 비제한적인 예에서, 추가의 층이 제공될 수 있다. 이러한 추가의 층은, 일부 비제한적인 예에서, 백플레인 층(20)을 포함하고/하거나 그를 형성하고/하거나 그로서 형성될 수 있다. 일부 비제한적인 예에서, 백플레인 층(20)은, 일부 비제한적인 예에서는, 포토리소그래피 공정에 의해 형성될 수 있는 박막 트랜지스터(TFT: thin-film transistor) 트랜지스터, 레지스터 및/또는 커패시터(총체적으로는 TFT 구조(200)(도 2))를 비제한적으로 포함하는 하나 이상의 전자 부품 및/또는 광전자 부품을 포함하지만 이에 제한되지 않는 디바이스(100)를 구동하기 위한 전력 회로 및/또는 스위칭 소자를 포함한다. 일부 비제한적인 예에서, 이러한 TFT 구조(200)는 일부의 버퍼층(210)(도 2) 위에 형성된 반도체 활성 영역(220)(도 2)을 포함할 수 있으며, 게이트 절연층(230)(도 2)은 반도체 활성 영역(220)을 실질적으로 덮도록 증착된다. 일부 비제한적인 예에서, 게이트 전극(240)(도 2)은 게이트 절연층(230)의 상부에 형성되고 층간 절연층(250)(도 2)이 그 위에 증착된다. 일부 비제한적인 예에서, TFT 소스 전극(260)(도 2) 및 TFT 드레인 전극(270)(도 2)은 그들이 층간 절연층(250) 및 게이트 절연층(230)을 통해 형성된 개구부를 통해 연장되어 그들이 반도체 활성 영역(220)과 전기적으로 결합되도록 형성된다. 일부 비제한적인 예에서, 이어서 TFT 절연층(280)(도 2)이 TFT 구조(200) 위에 형성된다.
제1 전극
제1 전극(120)은 기판(110) 위에 증착된다. 일부 비제한적인 예에서, 제1 전극(120)은 전원(15)의 단자 및/또는 접지에 전기적으로 결합된다. 일부 비제한적인 예에서, 제1 전극(120)은 적어도 하나의 구동 회로를 통해 결합되며, 일부 비제한적인 예에서는 기판(110)의 백플레인(20)에 적어도 하나의 TFT 구조(200)를 포함할 수 있다.
일부 비제한적인 예에서, 제1 전극(120)은 애노드 및/또는 캐소드를 포함할 수 있다. 일부 비제한적인 예에서, 제1 전극(120)은 애노드이다.
일부 비제한적인 예에서, 제1 전극(120)은 기판(110)(이의 일부) 위에 적어도 하나의 전도성 박막을 증착시킴으로써 형성될 수 있다. 일부 비제한적인 예에서, 기판(110)의 측면 애스팩트에 걸쳐 공간적 배열로 배치된 복수의 제1 전극(120)이 있을 수 있다. 일부 비제한적인 예에서, 이러한 적어도 하나의 제1 전극(120) 중 하나 이상은 백플레인(20)에서 TFT 구조(200)의 전극에 전기적으로 결합될 수 있다.
일부 비제한적인 예에서, 적어도 하나의 제1 전극(120) 및/또는 이의 적어도 하나의 박막은 임의의 하나 이상의 층이 제한 없이 박막일 수 있는 적어도 하나의 층에서 Mg, 알루미늄(Al), 칼슘(Ca), Zn, Ag, 카드뮴(Cd), 바륨(Ba) 및/또는 Yb을 제한 없이 포함하는 하나 이상의 금속 물질, 및/또는 임의의 이러한 물질을 함유하는 합금을 제한 없이 포함하는 이들의 조합, 비제한적으로 불소 주석 산화물(FTO), 인듐 아연 산화물(IZO), 및/또는 인듐 주석 산화물(ITO)과 같은 삼원 조성물, 및/또는 이들 및/또는 다양한 비율의 조합을 제한 없이 포함하는 투명 전도성 산화물(TCO)을 제한 없이 포함하는 하나 이상의 금속 산화물, 및/또는 이들의 조합을 제한 없이 포함하는 다양한 물질을 포함할 수 있다.
제2 전극
제2 전극(140)은 적어도 하나의 반도체 층(130) 위에 증착된다. 일부 비제한적인 예에서, 제2 전극(140)은 전원(15)의 단자 및/또는 접지에 전기적으로 결합된다. 일부 비제한적인 예에서, 제2 전극(140)은 적어도 하나의 구동 회로를 통해 결합되며, 일부 비제한적인 예에서는 기판(110)의 백플레인(20)에 적어도 하나의 TFT 구조(200)를 포함할 수 있다.
일부 비제한적인 예에서, 제2 전극(140)은 애노드 및/또는 캐소드를 포함할 수 있다. 일부 비제한적인 예에서, 제2 전극(130)은 캐소드이다.
일부 비제한적인 예에서, 제2 전극(140)은 적어도 하나의 반도체 층(130)의 (이의 일부) 위에 전도성 코팅(830)을, 일부 비제한적인 예에서는, 적어도 하나의 박막으로서 증착시킴으로써 형성될 수 있다. 일부 비제한적인 예에서, 적어도 하나의 반도체 층(130)의 측면 애스팩트에 걸쳐 공간적 배열로 배치된 복수의 제2 전극(140)이 있을 수 있다.
일부 비제한적인 예에서, 적어도 하나의 제2 전극(140)은 임의의 하나 이상의 층이 제한 없이 전도성 박막일 수 있는 적어도 하나의 층, 및/또는 하나 이상의 비-금속 물질에서 Mg, Al, Ca, Zn, Ag, Cd, Ba 및/또는 Yb를 제한 없이 포함하는 하나 이상의 금속 물질, 및/또는 임의의 이러한 물질을 함유하는 합금을 제한 없이 포함하는 이들의 조합, 비제한적으로 FTO, IZO, 및/또는 ITO와 같은 삼원 조성물, 및/또는 이들 및/또는 다양한 비율의 조합을 제한 없이 포함하는 TCO를 제한 없이 포함하는 하나 이상의 금속 산화물, 및/또는 산화아연(ZnO) 및/또는 인듐(In) 및/또는 Zn을 함유하는 다른 산화물, 및/또는 이들의 조합을 제한 없이 포함하는 다양한 물질을 포함할 수 있다.
설명의 단순성을 위해, 본 개시내용에서, 단일 층에서 복수의 요소의 조합은 2개의 이러한 요소를 콜론 ":"에 의해 분리하여 표시하는 반면, 다층 코팅에서 복수의 층을 포함하는 복수의 요소(의 조합(들))는 2개의 이러한 층을 슬래시 "/"에 의해 분리하여 표시한다. 일부 비제한적인 예에서, 슬래시 이후의 층은 슬래시 이전의 층 상에 증착될 수 있다.
일부 비제한적인 예에서, Mg:Ag 합금의 경우, 이러한 합금 조성은 부피 기준으로 약 1:10 내지 약 10:1의 범위일 수 있다.
일부 비제한적인 예에서, 제2 전극(140)은 복수의 이러한 층 및/또는 코팅을 포함할 수 있다. 일부 비제한적인 예에서, 이러한 층 및/또는 코팅은 서로의 상부에 배치된 별개의 층 및/또는 코팅일 수 있다.
일부 비제한적인 예에서, 제2 전극(140)은 Yb/Ag 이중층 코팅을 포함할 수 있다. 비제한적인 예로서, 이러한 이중층 코팅은 Yb 코팅에 이어 Ag 코팅을 증착함으로써 형성될 수 있다. 이러한 Ag 코팅의 두께는 Yb 코팅의 두께보다 두꺼울 수 있다.
일부 비제한적인 예에서, 제2 전극(140)은 적어도 하나의 금속 층 및/또는 적어도 하나의 산화물 층을 포함하는 다중층 전극(140)일 수 있다.
반도체 층
일부 비제한적인 예에서, 적어도 하나의 반도체 층(130)은 복수의 층(131, 133, 135, 137, 139)을 포함할 수 있으며, 이들 중 임의의 것은, 일부 비제한적인 예에서, 정공 주입층(HIL: hole injection layer)(131), 정공 수송층(HTL: hole transport layer)(133), 발광층(EML: emissive layer)(135), 전자 수송층(ETL: electron transport layer)(137) 및/또는 전자 주입층(EIL: electron injection layer)(139) 중의 하나 이상을 비제한적으로 포함할 수 있는 박막 형태의 스택 구성으로 배치될 수 있다. 본 개시내용에서, 용어 "반도체 층(들)"은 OLED 디바이스(100)의 층들(131, 133, 135, 137, 139)이 일부 비제한적인 예에서는 유기 반도체 물질을 포함할 수 있기 때문에 "유기 층(들)"과 상호 교환적으로 사용될 수 있다.
당업자는 반도체 층(130) 스택 내에서 반도체 층(131, 133, 135, 137, 139) 중 하나 이상을 생략 및/또는 결합하고/하거나 적절한 위치(들)에서 하나 이상의 추가의 층(도시되지 않음)을 도입함으로써 디바이스(100)의 구조를 변경할 수 있다는 것을 쉽게 이해할 것이다.
일부 비제한적 예에서, EML(135)은, 비제한적 예로서, 호스트 물질을 적어도 하나의 이미터 물질로 도핑함으로써 형성될 수 있다. 일부 비제한적인 예에서, 이미터 물질은 형광 이미터, 인광 이미터, 열적으로 활성화된 지연 형광(TADF: thermally activated delayed fluorescence) 이미터 및/또는 이들의 복수의 임의의 조합일 수 있다.
일부 비제한적인 예에서, 디바이스(100)는 OLED일 수 있으며, 여기서 적어도 하나의 반도체 층(130)은 전도성 박막 전극들(120, 140) 사이에 개재된 적어도 하나의 EML(135)을 포함하고, 이에 의해 이들 사이에 전위차가 인가될 때, 정공은 애노드를 통하여 주입되고 전자는 그들이 결합하여 엑시톤(exciton)으로 지칭되는 속박 상태(bound state)의 전자-정공 쌍을 형성할 때까지 음극을 통해 적어도 하나의 반도체 층(130)으로 주입된다. 특히 엑시톤이 EML(135)에서 형성되는 경우, 엑시톤은 방사 재결합 과정(radiative recombination process)을 통해 붕괴될 수 있으며, 여기서 광자가 방출된다.
일부 비제한적인 예에서, 특히 엑시톤이 EML(135)에서 형성되지 않는 경우, 엑시톤은 비-방사 과정을 통해 붕괴될 수 있으며, 여기서 광자는 전혀 방출되지 않는다.
측면 애스팩트
일부 비제한적인 예에서, 예를 들어 OLED 디바이스(100)가 조명 패널을 포함하는 경우, 디바이스(100)의 전체 측면 애스팩트는 단일 조명 요소에 대응할 수 있다. 이와 같이, 도 1에 도시된 실질적으로 평면인 단면 프로파일은 실질적으로 디바이스(100)의 전체 측면 애스팩트를 따라 연장될 수 있어서, 광자는 실질적으로 디바이스(100)의 전체 측면 범위를 따라 디바이스(100)로부터 방출된다. 일부 비제한적인 예에서, 이러한 단일 조명 요소는 디바이스(100)의 단일 구동 회로에 의해 구동될 수 있다.
일부 비제한적인 예에서, 예를 들어 OLED 디바이스(100)가 디스플레이 모듈을 포함하는 경우, 디바이스(100)의 측면 애스팩트는 디바이스(100)의 복수의 발광 영역(1910)(도 5)으로 세분될 수 있으며, 여기서 디바이스 구조(100)의 단면 애스팩트는 도 1에서 제한 없이 도시된 각각의 발광 영역(들)(1910) 내에서 동력을 공급하였을 때 그로부터 광자의 방출을 야기한다.
발광 영역
일부 비제한적인 예에서, 디바이스(100)의 개별 발광 영역(1910)은 측면 패턴으로 레이아웃될 수 있다. 일부 비제한적인 예에서, 패턴은 제1 측면 방향을 따라 연장될 수 있다. 일부 비제한적인 예에서, 패턴은 또한, 일부 비제한적인 예에서, 제1 측면 방향에 대해 실질적으로 법선 방향일 수 있는 제2 측면 방향을 따라 연장될 수도 있다. 일부 비제한적인 예에서, 디바이스(100)의 각각의 발광 영역(1910)은 단일 디스플레이 픽셀에 대응한다. 일부 비제한적인 예에서, 각각의 픽셀은 소정의 파장 스펙트럼에서 광을 방출한다. 일부 비제한적인 예에서, 파장 스펙트럼은 가시광선 스펙트럼의 색상에 대응하지만, 이로 제한되지 않는다.
일부 비제한적인 예에서, 디바이스(100)의 각각의 발광 영역(1910)은 디스플레이 픽셀의 서브-픽셀에 대응한다. 일부 비제한적인 예에서, 복수의 서브-픽셀을 조합하여 단일 디스플레이 픽셀을 형성하거나 또는 나타낼 수 있다.
일부 비제한적인 예에서, 단일 디스플레이 픽셀은 3개의 서브-픽셀로 나타낼 수 있다. 일부 비제한적인 예에서, 3개의 서브-픽셀은 각각 R(적색) 서브-픽셀, G(녹색) 서브-픽셀 및/또는 B(청색) 서브-픽셀로 표시될 수 있다.
본 개시내용에서, 픽셀의 개념은 그의 적어도 하나의 서브-픽셀의 개념과 함께 논의될 수 있다. 설명의 단순성을 위해, 이러한 복합 개념은, 문맥상 달리 지시하지 않는 한, 본원에서는 "(서브-) 픽셀"로서 지칭되며 이러한 용어는 픽셀 및/또는 그의 적어도 하나의 서브 픽셀 중 어느 하나 또는 둘 다를 제안하는 것으로 이해한다.
일부 비제한적인 예에서, 소정의 서브-픽셀에 의해 방출된 광의 방출 스펙트럼은 서브-픽셀에 의해 표시되는 색상에 대응한다. 일부 비제한적인 예에서, 서브-픽셀은 제1 디스플레이 픽셀을 나타내기 위해 다른 서브-픽셀의 제1 세트와 연관되고 또한 제2 디스플레이 픽셀을 나타내기 위해 다른 서브-픽셀의 제2 세트와 연관되므로, 제1 및 제2 디스플레이 픽셀은 그들과 연관된 동일한 서브-픽셀(들)을 가질 수 있다.
서브-픽셀에서 디스플레이 픽셀로의 패턴 및/또는 조직은 계속 발전하고 있다. 현재 및 미래의 모든 패턴 및/또는 조직은 본 개시내용의 범위에 속하는 것으로 간주된다.
비발광 영역
일부 비제한적인 예에서, 디바이스(100)의 다양한 발광 영역(1910)은 적어도 하나의 측면 방향으로 하나 이상의 비발광 영역(1920)(도 5)에 의해 실질적으로 둘러싸이고 분리되며, 여기서 도 1에 비제한적으로 도시된 디바이스 구조(100)의 단면 애스팩트에 따른 구조 및/또는 구성은 그로부터 광자가 방출되는 것을 실질적으로 억제하도록 변경된다. 일부 비제한적인 예에서, 비발광 영역(1920)은 측면 애스팩트에서 발광 영역(1910)이 실질적으로 없는 영역을 포함한다.
따라서, 도 2의 단면도에 도시된 바와 같이, 적어도 하나의 반도체 층(130)의 다양한 층들의 측면 토폴로지는 적어도 하나의 비발광 영역(1920)에 의해 (적어도 하나의 측면 방향으로) 둘러싸인 적어도 하나의 발광 영역(1910)을 정의하도록 변경될 수 있다.
일부 비제한적인 예에서, 단일 디스플레이 (서브-) 픽셀에 대응하는 발광 영역(1910)은 측면 애스팩트(420)를 갖는 적어도 하나의 비발광 영역(1920)에 의해 적어도 하나의 측면 방향으로 둘러싸인 측면 애스팩트(410)를 갖는 것으로 이해될 수 있다.
이하, OLED 디스플레이(100)의 단일 디스플레이 (서브-) 픽셀에 대응하는 발광 영역(1910)에 적용된 디바이스(100)의 단면 애스팩트의 구현의 비제한적인 예가 기술될 것이다. 이러한 구현의 특징이 발광 영역(1910)에 특이적인 것으로 도시되어 있지만, 당업자는, 일부 비제한적인 예에서, 하나를 초과하는 발광 영역(1910)이 공통적인 특징들을 포함할 수 있다는 것을 이해할 것이다.
일부 비제한적인 예에서, 제1 전극(120)은 디바이스(100)의 노출된 층 표면(111) 위에 배치될 수 있으며, 일부 비제한적인 예에서는, 적어도 발광 영역(1910)의 측면 애스팩트(410)의 일부 내에 배치될 수 있다. 일부 비제한적인 예에서, 적어도 (서브-) 픽셀(들)의 발광 영역(1910)의 측면 애스팩트(410) 내에서, 노출된 층 표면(111)은, 제1 전극(120)의 증착 시에, 단일 디스플레이 (서브-) 픽셀에 대응하는 발광 영역(1910)을 위한 구동 회로를 구성하는 다양한 TFT 구조(200)의 TFT 절연층(280)을 포함할 수 있다.
일부 비제한적인 실시예에서, TFT 절연층(280)에는, 제1 전극(120)을 TFT 전극(240, 260, 270) 중 하나 - 도 2에 도시된 비제한적인 예의 TFT 드레인 전극(270)을 이에 한정됨이 없이 포함함 - 에 전기적으로 결합시킬 수 있게 TFT 절연층을 관통하여 연장되는 개구부(430)가 형성될 수 있다.
도 2에서, 예시의 단순성을 위해, 단지 하나의 TFT 구조(200)만이 도시되어 있지만, 당업자는 이러한 TFT 구조(200)가 구동 회로를 포함하는 그러한 복수의 것들을 대표한다는 것을 이해할 것이다.
단면 애스팩트에서, 각각의 발광 영역(1910)의 구성은, 일부 비제한적인 예에서는, 실질적으로 주변 비발광 영역(들)(1920)의 측면 애스팩트(420) 전체에 걸쳐 적어도 하나의 픽셀 획정 층(PDL)(440)을 도입함으로써 획정될 수 있다. 일부 비제한적인 예에서, PDL(440)은 절연성 유기 및/또는 무기 물질을 포함할 수 있다.
일부 비제한적인 예에서, PDL(440)은 실질적으로 TFT 절연층(280) 위에 증착되지만, 도시된 바와 같이, 일부 비제한적인 예에서, PDL(440)은 또한 적어도 증착된 제1 전극(120) 및/또는 그의 외부 에지의 일부 위에 연장할 수 있다.
일부 비제한적인 예에서, 도 2에 도시된 바와 같이, PDL(440)의 단면 두께 및/또는 프로파일은 (서브-) 픽셀에 대응하는 둘러싸인 발광 영역(1910)의 측면 애스팩트(410)와 함께 주변 비발광 영역(1920)의 측면 애스팩트(420)의 경계를 따라 증가된 두께의 영역에 의해 각각의 (서브-) 픽셀의 발광 영역(1910)에 실질적으로 계곡 형상(valley-shaped)의 구성을 제공할 수 있다.
일부 비제한적인 예에서, PDL(440)의 프로파일은 주변 비발광 영역(1920)의 측면 애스팩트(420)와, 일부 비제한적인 예에서, 이러한 비발광 영역(1920)의 측면 애스팩트(420) 내에 실질적으로 잘 맞는 둘러싸인 발광 영역(1910)의 측면 애스팩트(410) 사이의 경계로부터 멀어지는 것을 제한 없이 포함하는 이러한 계곡 형상 구성을 초과하여 감소된 두께를 가질 수 있다.
일부 비제한적인 예에서, 적어도 하나의 반도체 층(130)은 (서브-) 픽셀(들)의 이러한 발광 영역(1910)의 측면 애스팩트(410)의 적어도 일부를 포함하는 디바이스(100)의 노출된 층 표면(111) 위에 증착될 수 있다. 일부 비제한적인 예에서, 적어도 (서브-) 픽셀(들)의 발광 영역(1910)의 측면 애스팩트(410) 내에서, 이러한 노출된 층 표면(111)은, 적어도 하나의 반도체 층(130)(및/또는 그의 층들(131, 133, 135, 137, 139))의 증착 시에, 제1 전극(120)을 포함할 수 있다.
일부 비제한적인 예에서, 제2 전극(140)은 (서브-) 픽셀(들)의 발광 영역(1910)의 측면 애스팩트(410)의 적어도 일부를 포함하는 디바이스(100)의 노출된 층 표면(111) 위에 배치될 수 있다. 일부 비제한적인 예에서, 적어도 (서브-) 픽셀(들)의 발광 영역(1910)의 측면 애스팩트(410) 내에서, 이러한 노출된 층 표면(111)은, 제2 전극(130)의 증착 시에, 적어도 하나의 반도체 층(130)을 포함할 수 있다.
일부 비제한적인 예에서, 제2 전극(140)은 또한 (서브-) 픽셀(들)의 발광 영역(1910)의 측면 애스팩트(410)를 넘어 적어도 부분적으로는 주변 비발광 영역(들)(1920)의 측면 애스팩트(420) 내에서 연장될 수 있다. 일부 비제한적인 예에서, 이러한 주변 비발광 영역(들)(1920)의 이러한 노출된 층 표면(111)은, 제2 전극(140)의 증착 시에, PDL(들)(440)을 포함할 수 있다.
일부 비제한적인 예에서, 제2 전극(140)은 주변 비발광 영역(들)(1920)의 측면 애스팩트(420)의 실질적으로 모든 부분 또는 상당한 부분에 걸쳐 연장될 수 있다.
투과율
일부 비제한적인 예에서, 제1 전극(120) 및/또는 제2 전극(140) 중 어느 하나 또는 둘 모두를, 일부 비제한적인 예에서, 적어도 디바이스(100)의 발광 영역(들)(1910)의 측면 애스팩트(410)의 상당한 부분에 걸쳐 실질적으로 광자(또는 광) 투과성("투과성")으로 만드는 것이 바람직할 수 있다. 본 개시내용에서, 전극(120, 140)을 비제한적으로 포함하는 이러한 투과성 요소, 이러한 요소가 형성되는 물질, 및/또는 이들의 특성은, 일부 비제한적인 예에서, 적어도 하나의 파장 범위에서 실질적으로 투과성("투명"), 및/또는, 일부 비제한적인 예에서는, 부분적으로 투과성("반투명")인 요소, 물질 및/또는 그들의 특성을 포함할 수 있다.
일부 비제한적인 예에서, 제1 전극(120), 및/또는 제2 전극(140)을 투과성으로 만드는 메커니즘은 투과성 박막의 이러한 전극(120, 140)을 형성하는 것이다.
일부 비제한적인 예에서, Ag, Mg, Yb를 제한 없이 포함하는 금속의 얇은 전도성 필름 층을 증착하고/하거나 Mg:Ag 합금 및/또는 Yb:Ag 합금을 제한 없이 포함하는 금속 합금의 박막 층을 증착함으로써 형성되는 것들을 제한 없이 포함하는 박막 내의 전기 전도성 코팅(830)은 광-투과 특성을 나타낼 수 있다. 일부 비제한적인 예에서, 합금은 부피 기준으로 약 1:10 내지 약 10:1 범위의 조성물을 포함할 수 있다. 일부 비제한적인 예에서, 전극(120, 140)은 전도성 코팅(830)의 임의의 조합의 복수의 얇은 전도성 필름 층으로 형성될 수 있으며, 이들 중 임의의 하나 이상은 TCO, 얇은 금속 필름, 얇은 금속 합금 필름 및/또는 이들 중 임의의 것들의 조합으로 구성될 수 있다.
일부 비제한적인 예에서, 특히 이러한 얇은 전도성 필름의 경우, 상대적으로 얇은 층 두께는 OLED 디바이스(100)에서 사용하기 위한 향상된 투과 품질뿐만 아니라 유리한 광학 특성(감소된 미세공동 효과를 포함하지만, 이에 제한되지 않음)에 기여하기 위해 실질적으로 수십 nm 이하일 수 있다.
일부 비제한적인 예에서, 투과 품질을 촉진하기 위한 전극(120, 140)의 두께 감소는 전극(120, 140)의 시트 저항의 증가를 수반할 수 있다.
일부 비제한적인 예에서, 높은 시트 저항을 가진 적어도 하나의 전극(120, 140)을 갖는 디바이스(100)는 작동 중에 전원(15)에 결합될 때 큰 전류 저항(IR) 강하를 야기한다. 일부 비제한적인 예에서, 그러한 IR 강하는 전원(15)의 레벨(VDD)을 증가시킴으로써 어느 정도는 보상받을 수 있다. 그러나, 일부 비제한적인 예에서, 적어도 하나의 (서브-) 픽셀에 대해 높은 시트 저항으로 인한 IR 강하를 보상하기 위해 전원(15)의 레벨을 증가시키는 것은 디바이스(100)의 효과적인 작동을 유지하기 위해 다른 구성요소에 공급되는 전압의 레벨을 증가시킬 것을 요구할 수 있다.
일부 비제한적인 예에서, (TCO, 얇은 금속 필름 및/또는 얇은 금속 합금 필름의 임의의 조합의 적어도 하나의 박막 층을 사용함으로써) 전극(120, 140)을 실질적으로 투과성으로 만드는 능력에 상당한 영향을 미치지 않으면서 디바이스(100)에 대한 전력 공급 수요를 줄이기 위해, 보조 전극(1750) 및/또는 버스바 구조(4150)를 디바이스(100) 상에 형성시켜 전류가 디바이스(100)의 다양한 발광 영역(들)에 보다 효과적으로 전달되도록 하는 동시에, 투과성 전극(120, 140)의 시트 저항 및 그와 연관된 IR 강하를 감소시킬 수 있다.
비제한적인 예로서, 제2 전극(140)은 투과형으로 제조될 수 있다. 다른 한편으로, 일부 비제한적인 예에서, 이러한 보조 전극(1750) 및/또는 버스바(4150)는 실질적으로 투과형이 아닐 수 있으며, 이들 사이에 전도성 코팅(830)을 증착시킴으로써 제2 전극(140)에 전기적으로 결합시켜 제2 전극(140)의 유효 시트 저항을 감소시킬 수 있지만, 이에 제한되지 않는다.
일부 비제한적인 예에서, 이러한 보조 전극(1750)은 (서브-) 픽셀의 발광 영역(들)(1910)의 측면 애스팩트(410)로부터 광자의 방출을 방해하지 않도록 측면 애스팩트 및/또는 단면 애스팩트 중 어느 하나 또는 둘 모두에 위치되고/되거나 형상화될 수 있다.
일부 비제한적인 예에서, 제1 전극(120), 및/또는 제2 전극(140)을 제조하는 메커니즘은 이러한 전극(120, 140)을 그의 발광 영역(들)(1910)의 측면 애스팩트(410)의 적어도 일부에 걸쳐 및/또는, 일부 비제한적인 예에서는, 적어도 그들을 둘러싸는 비발광 영역(들)(1920)의 측면 애스팩트(420)의 부분에 걸쳐 패턴으로 형성하는 것이다. 일부 비제한적인 예에서, 이러한 메커니즘은 상기에서 논의된 바와 같이 (서브-) 픽셀의 발광 영역(들)(1910)의 측면 애스팩트(410)로부터 광자의 방출을 방해하지 않도록 측면 애스팩트 및/또는 단면 애스팩트 중 어느 하나 또는 둘 모두의 위치에서 및/또는 형상으로 보조 전극(1750) 및/또는 버스바(4150)를 형성하는 데 사용될 수 있다.
일부 비제한적인 예에서, 디바이스(100)는 디바이스(100)에 의해 방출된 광자의 광로 내에 전도성 산화물 물질이 실질적으로 없도록 구성될 수 있다. 비제한적인 예로서, (서브-) 픽셀에 대응하는 적어도 하나의 발광 영역(1910)의 측면 애스팩트(410)에서, 제2 전극(130), NIC(810) 및/또는 위에 증착된 임의의 다른 층 및/또는 코팅을 제한 없이 포함하는 적어도 하나의 반도체 층(130) 이후에 증착된 층들 및/또는 코팅들 중 적어도 하나는 임의의 전도성 산화물 물질이 실질적으로 없을 수 있다. 일부 비제한적인 예에서, 임의의 전도성 산화물 물질이 실질적으로 없는 것이 디바이스(100)에 의해 방출된 광의 흡수 및/또는 반사를 감소시킬 수 있다. 비제한적인 예로서, ITO 및/또는 IZO를 제한 없이 포함하는 전도성 산화물 물질은 적어도 가시 스펙트럼의 적어도 B(청색) 영역에서 빛을 흡수할 수 있으며, 이는 일반적으로 디바이스(100)의 효율 및/또는 성능을 감소시킬 수 있다.
일부 비제한적인 예에서, 이들 및/또는 다른 메커니즘의 조합이 사용될 수 있다.
또한, 일부 비제한적인 예에서, 제1 전극(120), 제2 전극(140), 보조 전극(1750) 및/또는 버스바(4150) 중 하나 이상을 광자가 실질적으로 그의 측면 애스팩트(들)(410) 전체에 걸쳐 방출되도록 하기 위해 디바이스(100)의 (서브-) 픽셀(들)에 대응하는 발광 영역(들)(1910)의 측면 애스팩트(410)의 적어도 상당 부분에 걸쳐 실질적으로 투과성으로 만드는 것 이외에도, 디바이스(100)가 그의 외부 표면 상의 입사광에 대해 실질적으로 투과성을 갖도록 하기 위해 본원에서 개시되는 바와 같이 디바이스(100) 내부에서 생성된 광자의 방출(전면발광, 배면발광 및/또는 양면발광에서) 이외에도 그러한 외부 입사광의 상당 부분이 디바이스(100)를 통해 투과될 수 있도록 디바이스(100)의 비발광 영역(들)(1920)의 측면 애스팩트(들)(420) 중 적어도 하나를 바닥 및 상단 방향 모두에서 실질적으로 투과성으로 만드는 것이 바람직할 수 있다.
전도성 코팅
본 개시내용에서, 용어 "전도성 코팅" 및 "전극 코팅"은 유사한 개념을 지칭하기 위해 상호교환적으로 사용될 수 있으며, 본원에서 전도성 코팅(830)에 대한 언급은, NIC(810)의 선택적 증착에 의해 패턴화되는 맥락에서, 일부 비제한적인 예에서는, 패턴화 코팅의 선택적 증착에 의해 패턴화되는 맥락에서 전극 코팅에 적용할 수 있다. 일부 비제한적인 예에서, 전극 코팅에 대한 언급은 본원에서 기술되는 바와 같은 특정 조성을 갖는 코팅을 의미할 수 있다.
일부 비제한적인 예에서, 전도성 코팅(830)은 Zn, Mg, Yb, 리튬(Li), 칼슘(Ca), 인듐(In), Ba, 망간(Mn), Ag, Al, 구리(Cu), 금(Au), 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 이트륨(Y), 및/또는 란타늄(La)을 포함한다.
일부 비제한적인 예에서, 전도성 코팅(830)은 Ag, Au, Pt, Cu, 및 Pd 중 적어도 하나를 포함한다. 일부 비제한적인 예에서, 전도성 코팅(830)은 Fe, Co, 및 Ni 중 적어도 하나를 포함한다. 일부 비제한적인 예에서, 전도성 코팅(830)은 Al을 포함한다. 일부 비제한적인 예에서, 전도성 코팅은 Li, Ca, In, Ba, Mn, Y, 및 La 중 적어도 하나를 포함한다. 일부 비제한적인 예에서, 전도성 코팅(830)은 Ag, Mg, Yb, 및 Zn 중 적어도 하나를 포함한다. 일부 비제한적인 예에서, 전도성 코팅(830)은 Ag, Mg, 및/또는 Yb를 포함한다.
일부 비제한적인 예에서, 전도성 코팅(830)을 노출된 층 표면(111) 상에 증착하는 데 사용되는 전도성 코팅 물질(831)은 실질적으로 순수한 원소일 수 있다. 일부 추가의 비제한적인 예에서, 전도성 코팅(830)은 실질적으로 순수한 원소를 포함한다. 일부 다른 비제한적인 예에서, 전도성 코팅(830)은 예를 들어 합금 또는 혼합물로서 제공될 수 있는 2개 이상의 원소를 포함한다.
일부 비제한적인 예에서, 전도성 코팅(830)은 전술한 원소(들)에 대한 하나 이상의 추가의 원소를 포함한다. 이러한 추가의 원소의 비제한적인 예는 산소(O), 황(S), 질소(N), 및 탄소(C)를 포함한다. 당업자는 이러한 하나 이상의 추가의 원소가 의도적으로, 또는 소스 물질, 증착에 사용되는 장비, 및/또는 진공 챔버 환경에서 이러한 추가의 원소(들)의 존재로 인한 오염 물질로서 전도성 코팅(830) 내로 혼입될 수 있다는 사실을 이해하고 있을 것이다. 일부 비제한적인 예에서, 이러한 추가의 원소는 전도성 코팅(830)의 원소(들)과 함께 화합물을 형성할 수 있다.
일부 비제한적인 예에서, 다양한 예에 따른 광전자 디바이스의 전도성 코팅(830)은 Ag를 포함한다. 일부 비제한적인 예에서, 전도성 코팅(830)은 실질적으로 순수한 Ag를 포함한다. 일부 비제한적인 예에서, 전도성 코팅(830)은 Ag 대신에 및/또는 Ag와 조합으로 다른 금속을 포함한다. 일부 비제한적인 예에서, 전도성 코팅(830)은 Ag와 하나 이상의 다른 금속의 합금을 포함한다. 일부 비제한적인 예에서, 전도성 코팅(830)은 Ag와 Mg, Yb, 및/또는 Zn의 합금을 포함한다. 일부 비제한적인 예에서, 이러한 합금은 약 5 부피%의 Ag 내지 약 95 부피%의 Ag 범위의 조성을 갖는 이원 합금일 수 있으며, 나머지는 다른 금속일 수 있다. 일부 비제한적인 예에서, 전도성 코팅(830)은 Ag 및 Mg를 포함한다. 이러한 전도성 코팅(830)의 비제한적인 예는 부피 기준으로 약 1:10 내지 약 10:1의 조성을 갖는 Mg:Ag 합금을 포함한다. 일부 비제한적인 예에서, 전도성 코팅(830)은 Ag 및 Yb를 포함한다. 이러한 전도성 코팅(830)의 비제한적인 예는 부피 기준으로 약 1:20 내지 약 10:1의 조성을 갖는 Yb:Ag 합금을 포함한다. 일부 비제한적인 예에서, 전도성 코팅(830)은 Mg 및 Yb를 예를 들어 Mg:Yb 합금으로서 포함한다. 일부 비제한적인 예에서, 전도성 코팅(830)은 Ag, Mg, 및 Yb를 예를 들어 Ag:Mg:Yb 합금으로서 포함한다.
일부 비제한적인 예에서, 전도성 코팅(830)은 서로 상이한 조성을 갖는 2개 이상의 층을 포함한다. 일부 비제한적인 예에서, 전도성 코팅(830)의 2개 이상의 층은 서로 상이한 원소를 포함한다. 이러한 전도성 코팅(830)의 비제한적인 예는 Yb/Ag, Yb/Mg, Yb/Mg:Ag, Mg/Ag, Yb/Yb:Ag, Yb/Ag/Mg, 및/또는 Yb/Mg/Ag에 의해 형성된 다층 코팅을 포함한다.
일부 비제한적인 예에서, Mg를 비제한적으로 포함하는, 전도성 코팅(830)을 노출된 층 표면(111) 상에 증착하는 데 사용되는 물질은 실질적으로 순수할 수 있다.
패터닝
전술한 결과로서, (서브-) 픽셀의 발광 영역(들)(1910)의 측면 애스팩트(410) 및/또는 발광 영역(들)(1910)을 둘러싸는 비발광 영역(들)(1920)의 측면 애스팩트(420) 전체에 걸쳐, 제1 전극(120), 제2 전극(140), 보조 전극(1750) 및/또는 버스바(4150) 중의 적어도 하나 및/또는 여기에 전기적으로 결합되는 전도성 요소를 제한 없이 포함하는 디바이스 피쳐를 디바이스(100)의 전면(10) 층의 노출된 층 표면(111) 상에 패턴으로 선택적으로 증착하는 것이 바람직할 수 있다. 일부 비제한적인 예에서, 제1 전극(120), 제2 전극(140), 보조 전극(1750) 및/또는 버스바(4150)는 복수의 전도성 코팅(830) 중 적어도 하나에서 증착될 수 있다.
그러나, 일부 비제한적인 예에서, 수십 미크론 이하의 피쳐 크기를 갖는 비교적 작은 피쳐를 형성하는 데 사용될 수 있는 미세 금속 마스크(FMM)와 같은 섀도우 마스크를 사용하여 전도성 코팅(830)의 이러한 패터닝을 달성하는 것은 실현 가능하지 않을 수 있으며, 그 이유는, 일부 비제한적인 예에서, 아래와 같다:
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FMM은 증착 공정 동안, 특히 얇은 전도성 필름의 증착에 사용될 수 있는 것과 같은 고온에서 변형될 수 있다;
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특히 고온 증착 공정에서의 FMM의 기계적 강도(인장강도를 포함하지만 이에 제한되지 않음) 및/또는 섀도우 효과에 대한 제한은 이러한 FMM을 사용하여 달성할 수 있는 피쳐의 종횡비에 대한 제약을 부여할 수 있다;
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비제한적인 예로서, FMM의 각각의 부분이 물리적으로 지지되어, 일부 비제한적인 예에서, 일부 패턴은 패턴이 단리된 피쳐를 지정하는 경우를 비제한적인 예로서 포함하는 단일 처리 단계에서 달성할 수 없을 것이기 때문에 이러한 FMM을 사용하여 달성할 수 있는 패턴의 유형 및 수가 제한될 수 있다;
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FMM은 고온 증착 공정 동안 휘어지는 경향을 나타낼 수 있으며, 이는, 일부 비제한적인 예에서, 그 안의 개구의 형상과 위치를 왜곡할 수 있고, 이로 인하여 선택적 증착 패턴이 변경되어 성능 및/또는 수율의 저하를 야기할 수 있다;
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디바이스(100)의 전체 표면에 걸쳐 확산하는 반복 구조를 생성하는 데 사용될 수 있는 FMM은 FMM 내에 형성될 많은 개구를 요구할 수 있으며, 이는 FMM의 구조적 무결성을 손상시킬 수 있다;
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연속적인 증착, 특히 금속 증착 공정에서 FMM을 반복적으로 사용하면 증착된 물질이 그에 부착되어 FMM의 피쳐가 모호해질 수 있으며 선택적 증착 패턴이 변경되어 성능 및/또는 수율의 저하를 야기할 수 있다;
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FMM을 주기적으로 클리닝하여 부착된 비금속 물질을 제거할 수 있지만, 이러한 클리닝 절차는 부착된 금속과 함께 사용하기에 적합하지 않을 수 있으며, 또한 일부 비제한적인 예에서는, 시간 소모적이고 및/또는 비용이 많이 들 수 있다; 그리고
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임의의 이러한 클리닝 공정과 상관없이, 특히 고온 증착 공정에서 이러한 FMM을 계속 사용하면 원하는 패터닝을 생성하는 데 효과적이지 않게 될 수 있으며, 그 시점에 그들은 복잡하고 값비싼 공정에서 폐기 및/또는 교체될 수 있다.
핵 생성 억제 및/또는 촉진 물질 특성
일부 비제한적인 예에서, 제1 전극(120), 제1 전극(140), 보조 전극(1750) 및/또는 버스바(4150) 중 적어도 하나 및/또는 거기에 전기적으로 결합된 전도성 요소를 제한 없이 포함하는 디바이스 피쳐를 형성하기 위해 얇은 전도성 필름의 복수의 층으로서 또는 적어도 하나의 층으로서 사용될 수 있는 전도성 코팅(830)은 하부 물질의 노출된 층 표면(111) 상에 증착되는 것에 대해 상대적으로 낮은 친화도를 나타낼 수 있으므로, 전도성 코팅(830)의 증착이 억제된다.
전도성 코팅(830)이 위에 증착되는 것에 대한 물질 및/또는 그의 특성의 상대적 친화도 또는 그의 결여는 각각 "핵 생성 촉진" 또는 "핵 생성 억제"로 지칭될 수 있다.
본 개시내용에서, "핵 생성 억제"는 전도성 코팅(830)(그의 증착)에 대해 상대적으로 낮은 친화도를 나타내는 표면을 가짐으로써 이러한 표면 상의 전도성 코팅(830)의 증착이 억제되는 코팅, 물질 및/또는 그의 층을 지칭한다.
본 개시내용에서, "핵 생성 촉진"은 전도성 코팅(830)(그의 증착)에 대해 상대적으로 높은 친화도를 나타내는 표면을 가짐으로써 이러한 표면 상의 전도성 코팅(830)의 증착이 촉진되는 코팅, 물질 및/또는 그의 층을 지칭한다.
이들 용어에서 용어 "핵 생성"은 기상의 단량체가 표면 상에 응축되어 핵을 형성하는 박막 형성 공정의 핵 생성 단계를 지칭한다.
특정 이론에 얽매이려는 것은 아니지만, 이러한 핵의 형상과 크기, 및 이러한 핵이 섬으로 그리고 그 후에 박막으로 순차적으로 성장하는 것은 증기, 표면 및/또는 응축된 필름 핵 사이의 계면 장력을 제한 없이 포함하는 다수의 인자에 따라 달라질 수 있다고 가정된다.
본 개시내용에서, 이러한 친화도는 다수의 방식으로 측정될 수 있다.
표면의 핵 생성 억제 및/또는 핵 생성 촉진 특성의 한 가지 척도는 Mg를 제한 없이 포함하는 소정의 전기 전도성 물질에 대한 표면의 초기 고착 확률(S 0)이다. 본 개시내용에서, 용어 "고착 확률" 및 "고착 계수"는 상호교환적으로 사용될 수 있다.
일부 비제한적인 예에서, 고착 확률 S는 하기 수학식으로 주어질 수 있다:
상기 수학식에서, N ads 는 노출된 층 표면(111) 상에 남아 있는(즉, 필름 내에 포함된) 흡착된 단량체("흡착원자")의 수이며, N total 은 표면 상에 충돌하는 단량체의 총 수이다. 1과 같은 고착 확률 S는 표면에 충돌하는 모든 단량체가 흡착된 후 이어서 성장하는 필름에 포함됨을 나타낸다. 0과 같은 고착 확률 S는 표면에 충돌하는 모든 단량체가 탈착된 후 이어서 필름이 표면 상에 형성되지 않음을 나타낸다. 다양한 표면 상의 금속의 고착 확률 S는 문헌[Walker et al., J. Phys. Chem. C 2007, 111, 765 (2006)]에 기재된 바와 같은 이중 수정 결정 마이크로밸런스(QCM) 기법을 제한 없이 포함하는 고착 확률 S를 측정하는 다양한 기법을 사용하여 평가될 수 있다.
섬의 밀도가 증가(예를 들어, 평균 필름 두께 증가)함에 따라 고착 확률 S가 변할 수 있다. 비제한적인 예로서, 낮은 초기 고착 확률 S 0은 평균 필름 두께가 증가함에 따라 증가할 수 있다. 이는 섬이 없는 표면의 영역, 비제한적인 예로서, 베어 기판(110)과 높은 섬 밀도를 갖는 영역 사이의 고착 확률 S의 차이에 기초하여 이해될 수 있다. 비제한적인 예로서, 섬의 표면에 충돌하는 단량체는 1에 근접하는 고착 확률 S를 가질 수 있다.
따라서, 초기 고착 확률 S 0은 임의의 상당한 수의 임계 핵이 형성되기 전에 표면의 고착 확률 S로 지정될 수 있다. 초기 고착 확률 S 0의 하나의 척도는 물질의 증착의 초기 단계 동안 상기 물질에 대한 표면의 고착 확률 S를 포함할 수 있으며, 여기서 상기 표면 전체에 걸쳐 증착된 물질의 평균 두께는 임계값 이하이다. 일부 비제한적인 예의 설명에서, 초기 고착 확률 S 0에 대한 임계값은, 비제한적인 예로서, 1 nm로 지정될 수 있다. 평균 고착 확률 
는 하기 수학식으로 주어질 수 있다:
상기 수학식에서, S nuc 는 섬에 의해 덮인 부분의 고착 확률 S이며, A nuc 는 섬에 의해 덮여진 기판 표면의 영역의 백분율이다.
하부 물질(도면에서, 기판(110))의 노출된 층 표면(111) 상에 흡착된 흡착원자의 에너지 프로파일의 예가 도 3에 도시되어 있다. 구체적으로, 도 3은 다음에 대응하는 예시적인 정성적 에너지 프로파일을 도시한다: 국소 저에너지 부위로부터 탈출하는 흡착원자(610); 노출된 층 표면(111) 상의 흡착원자의 확산(620); 및 흡착원자의 탈착(630).
610에서, 국소 저에너지 부위는 흡착원자가 더 낮은 에너지에 있을 하부 물질의 노출된 층 표면(111) 상의 임의의 부위일 수 있다. 전형적으로, 핵 생성 부위는 단차 에지, 화학적 불순물, 결합 부위 및/또는 꼬임을 제한 없이 포함하는 노출된 층 표면(111) 상의 결함 및/또는 이상(anomaly)을 포함할 수 있다. 흡착원자가 국소 저에너지 부위에 갇히면, 일부 비제한적인 예에서는, 전형적으로 표면 확산이 일어나기 전에 에너지 장벽이 있을 수 있다. 이러한 에너지 장벽은 도 3에서 ΔE 611로 표시된다. 일부 비제한적인 예에서, 국소 저에너지 부위를 탈출하기 위한 에너지 장벽 ΔE 611이 충분히 크면, 상기 부위가 핵 생성 부위로 작용할 수 있다.
620에서, 흡착원자는 노출된 층 표면(111) 상에서 확산될 수 있다. 비제한적인 예로서, 국소화된 흡수물의 경우, 흡착원자는 최소 표면 전위 근처에서 진동하고 흡착원자가 탈착되고/되거나 성장하는 필름 및/또는 흡착원자의 클러스터에 의해 형성된 성장하는 섬에 포함될 때까지 다양한 이웃하는 부위로 이동하는 경향이 있다. 도 3에서, 흡착원자의 표면 확산과 연관된 활성화 에너지는 E s 621로 표시된다.
630에서, 흡착원자가 표면으로부터 탈착되는 것과 연관된 활성화 에너지는 E des 631로 표시된다. 당업자는 탈착되지 않은 임의의 흡착원자는 노출된 층 표면(111)에 남아 있을 수 있다는 것을 이해할 것이다. 비제한적인 예로서, 이러한 흡착원자는 노출된 층 표면(111) 상에서 확산되거나 성장하는 필름 및/또는 코팅의 일부로 포함되고/되거나 노출된 층 표면(111) 상에서 섬을 형성하는 흡착원자의 클러스터의 일부가 될 수 있다.
도 3에 도시된 에너지 프로파일(610, 620, 630)에 기초하여, 탈착을 위한 상대적으로 낮은 활성화 에너지(E des 631) 및/또는 표면 확산을 위한 상대적으로 높은 활성화 에너지(E s 631)를 나타내는 NIC(810) 물질이 다양한 용도에서 사용하기에 특히 유리할 수 있다고 가정될 수 있다.
표면의 핵 생성 억제 및/또는 핵 생성 촉진 특성의 하나의 척도는 기준 표면 상에 전도성 물질의 초기 증착 속도에 대한 표면상의 소정의 전기 전도성 물질의 초기 증착 속도이며, 여기서 양쪽 표면은 전도성 물질의 증발 플럭스로 처리되고/되거나 증발 플럭스에 노출된다.
일부 비제한적인 예에서, NIC(810)를 형성하는 데 사용하기에 적합한 물질은 약 0.3(또는 30%) 이하 및/또는 미만, 약 0.2 이하 및/또는 미만, 약 0.15 이하 및/또는 미만, 약 0.1 이하 및/또는 미만, 약 0.08 이하 및/또는 미만, 약 0.05 이하 및/또는 미만, 0.03 이하 및/또는 미만, 0.02 이하 및/또는 미만, 0.01 이하 및/또는 미만, 약 0.008 이하 및/또는 미만, 약 0.005 이하 및/또는 미만, 약 0.003 이하 및/또는 미만, 약 0.001 이하 및/또는 미만, 약 0.0008 이하 및/또는 미만, 약 0.0005 이하 및/또는 미만, 및/또는 약 0.0001 이하 및/또는 미만의 전도성 코팅(830)의 물질에 대한 초기 고착 확률(S 0 )을 나타내고/내거나 갖는 것을 특징으로 하는 것들을 포함할 수 있다.
일부 비제한적인 예에서, NIC(810)를 형성하는 데 사용하기에 적합한 물질은 약 0.15 내지 약 0.0001, 약 0.1 내지 약 0.0003, 약 0.08 내지 약 0.0005, 약 0.08 내지 약 0.0008, 약 0.05 내지 약 0.001, 약 0.03 내지 약 0.005, 약 0.03 내지 약 0.008, 약 0.03 내지 약 0.01, 약 0.02 내지 약 0.0001, 약 0.02 내지 약 0.0003, 약 0.02 내지 약 0.0005, 약 0.02 내지 약 0.0008, 약 0.02 내지 약 0.0005, 약 0.02 내지 약 0.0008, 약 0.02 내지 약 0.001, 약 0.02 내지 약 0.005, 약 0.02 내지 약 0.008, 약 0.02 내지 약 0.01, 약 0.01 내지 약 0.0001, 약 0.01 내지 약 0.0003, 약 0.01 내지 약 0.0005, 약 0.01 내지 약 0.0008, 약 0.01 내지 약 0.001, 약 0.01 내지 약 0.005, 약 0.01 내지 약 0.008, 약 0.008 내지 약 0.0001, 약 0.008 내지 약 0.0003, 약 0.008 내지 약 0.0005, 약 0.008 내지 약 0.0008, 약 0.008 내지 약 0.001, 약 0.008 내지 약 0.005, 약 0.005 내지 약 0.0001, 약 0.005 내지 약 0.0003, 약 0.005 내지 약 0.0005, 약 0.005 내지 약 0.0008, 및/또는 약 0.005 내지 약 0.001의 전도성 코팅(830)의 물질에 대한 초기 고착 확률(S 0)을 나타내고/내거나 갖는 것을 특징으로 하는 것들을 포함한다.
일부 비제한적인 예에서, NIC(810)를 형성하는 데 사용하기에 적합한 물질은 2개 이상의 상이한 원소에 대한 임계값 이하의 초기 고착 확률(S 0 )을 나타내고/내거나 갖는 것을 특징으로 하는 것들을 포함한다. 일부 비제한적인 예에서, NIC(810)는 Ag, Mg, Yb, Cd, 및 Zn으로부터 선택되는 2개 이상의 원소에 대한 임계값 이하의 S 0 를 나타낸다. 일부 추가의 비제한적인 예에서, NIC(810)는 Ag, Mg, 및 Yb로부터 선택되는 2개 이상의 원소에 대한 임계값 이하의 S 0 를 나타낸다. 일부 비제한적인 예에서, 임계값은 약 0.3, 약 0.2, 약 0.18, 약 0.15, 약 0.13, 약 0.1, 약 0.08, 약 0.05, 약 0.03, 약 0.02, 약 0.01, 약 0.08, 약 0.005, 약 0.003, 또는 약 0.001일 수 있다.
핵 생성 억제 및/또는 촉진 물질 특성에 영향을 미치는 선택적 코팅
일부 비제한적인 예에서, 하나 이상의 선택적 코팅은 그 위의 박막 전도성 코팅(830)의 증착을 위해 제공될 하부 물질의 노출된 층 표면(111)의 적어도 제1 부분(1001)(도 4) 상에 선택적으로 증착될 수 있다. 이러한 선택적 코팅(들)은 하부 물질의 노출된 층 표면(111)의 것과 상이한 전도성 코팅(830)에 대한 핵 생성 억제 특성(및/또는 역으로 핵 생성 촉진 특성)을 갖는다. 일부 비제한적인 예에서, 이러한 선택적 코팅(들)이 증착되지 않은 하부 물질의 노출된 층 표면(111)의 제2 부분(1002)(도 4)이 있을 수 있다.
이러한 선택적 코팅은 NIC(810) 및/또는 핵 생성 촉진 코팅(NPC)일 수 있다.
본 개시내용에서, 용어 "NIC" 및 "패턴화 코팅"은 유사한 개념을 지칭하기 위해 상호교환적으로 사용될 수 있으며, 본원에서 NIC(810)에 대한 언급은, 전도성 코팅(830)을 패턴화하는 데 선택적으로 증착되는 맥락에서, 일부 비제한적인 예에서는, 전극 코팅을 패턴화하기 위한 그의 선택적 증착의 맥락에서 패턴화 코팅에 적용할 수 있다. 일부 비제한적인 예에서, 패턴화 코팅에 대한 언급은 본원에서 기술되는 바와 같은 특정 조성을 갖는 코팅을 의미할 수 있다.
당업자는 이러한 선택적 코팅을 사용하면, 일부 비제한적인 예에서는, 전도성 코팅(830)을 증착하는 단계 동안 FMM을 사용하지 않고서도 전도성 코팅(830)의 선택적 증착을 촉진 및/또는 허용할 수 있다는 것을 이해할 것이다.
일부 비제한적인 예에서, 전도성 코팅(830)의 이러한 선택적 증착은 패턴일 수 있다. 일부 비제한적인 예에서, 이러한 패턴은 (서브-) 픽셀의 하나 이상의 발광 영역(들)(1910)의 측면 애스팩트(410) 내에서 및/또는, 일부 비제한적인 예에서는, 이러한 발광 영역(들)(1910)을 둘러쌀 수 있는 하나 이상의 비발광 영역(들)(1920)의 측면 애스팩트(420) 내에서 디바이스(100)의 상단 및/또는 바닥 중 적어도 하나의 투과율을 제공 및/또는 증가시키는 것을 촉진할 수 있다.
일부 비제한적인 예에서, 전도성 코팅(830)은 전도성 구조물 상에 증착될 수 있고/있거나 일부 비제한적인 예에서 디바이스(100)를 위한 전도성 구조물의 층을 형성할 수 있으며, 이는 일부 비제한적인 예에서 애노드 및/또는 캐소드 중의 하나, 및/또는 보조 전극(1750) 및/또는 버스바(4150)로서 작용하여 그의 전도도를 지지하고/하거나 일부 비제한적인 예에서는 거기에 전기적으로 결합시키는 제1 전극(120) 및/또는 제2 전극(140)일 수 있다.
일부 비제한적인 예에서, 소정의 전도성 코팅(830)에 대한 NIC(810)는 증기 형태의 전도성 코팅(830)에 대해 상대적으로 낮은 초기 고착 확률 S 0을 나타냄으로써 노출된 층 표면(111) 상에서의 전도성 코팅(830)의 증착이 억제되는 표면을 갖는 코팅을 지칭할 수 있다. 따라서, 일부 비제한적인 예에서, NIC(810)의 선택적 증착은 그 위에 전도성 코팅(830)의 증착을 위해 제공되는 (NIC(810)의) 노출된 층 표면(111)의 초기 고착 확률 S 0을 감소시킬 수 있다.
일부 비제한적인 예에서, 소정의 전도성 코팅(830)에 대한 NPC는 증기 형태의 전도성 코팅(830)에 대해 상대적으로 높은 초기 고착 확률 S 0을 나타냄으로써 노출된 층 표면(111) 상에서의 전도성 코팅(830)의 증착이 촉진되는 노출된 층 표면(111)을 갖는 코팅을 지칭할 수 있다. 따라서, 일부 비제한적인 예에서, NPC의 선택적 증착은 그 위에 전도성 코팅(830)의 증착을 위해 제공되는 (NPC의) 노출된 층 표면(111)의 초기 고착 확률 S 0을 증가시킬 수 있다.
선택적 코팅이 NIC(810)일 경우, NIC(810)가 증착되는 하부 물질의 노출된 층 표면(111)의 제1 부분(1001)은 그 후 핵 생성 억제 특성이 증가되거나 또는 대안적으로 핵 생성 촉진 특성이 감소(어느 경우든, 제1 부분(1001) 상에 증착된 NIC(810)의 표면)됨으로써 NIC(810)가 증착된 하부 물질의 노출된 층 표면(111)의 친화도에 비해 그 위의 전도성 코팅(830)의 증착에 대해 감소된 친화도를 갖는 (NIC(810)의) 처리된 표면을 나타낼 것이다. 대조적으로, 이러한 NIC(810)가 증착되지 않은 제2 부분(1002)은 핵 생성 억제 특성 또는 대안적으로 핵 생성 촉진 특성(어느 경우든, 선택적 코팅이 실질적으로 없는 하부 기판(110)의 노출된 층 표면(111))은 실질적으로 변경되지 않은 그들 상의 전도성 코팅(830)의 증착에 대한 친화도를 갖는 (하부 기판(110)의) 노출된 층 표면(111)을 계속 나타낼 것이다.
선택적 코팅이 NPC(1120)일 경우, NPC가 증착되는 하부 물질의 노출된 층 표면(111)의 제1 부분(1001)은 그 후 핵 생성 억제 특성이 감소되거나 또는 대안적으로 핵 생성 촉진 특성이 증가(어느 경우든, 제1 부분(1001) 상에 증착된 NPC의 표면)됨으로써 NPC가 증착된 하부 물질의 노출된 층 표면(111)의 친화도에 비해 그 위의 전도성 코팅(830)의 증착에 대해 증가된 친화도를 갖는 (NPC의) 처리된 표면을 나타낼 것이다. 대조적으로, 이러한 NIC가 증착되지 않은 제2 부분(1002)은 핵 생성 억제 특성 또는 대안적으로 핵 생성 촉진 특성(어느 경우든, NPC가 실질적으로 없는 하부 기판(110)의 노출된 층 표면(111))은 실질적으로 변경되지 않은 그들 상의 전도성 코팅(830)의 증착에 대한 친화도를 갖는 (하부 기판(110)의) 노출된 층 표면(111)을 계속 나타낼 것이다.
일부 비제한적인 예에서, NIC(810) 및 NPC 둘 모두는 하부 물질의 노출된 층 표면(111)의 각각의 제1 부분(1001) 및 NPC 부분 상에 선택적으로 증착되어 그 위에 전도성 코팅(830)의 증착을 위해 제공될 노출된 층 표면(111)의 핵 생성 억제 특성(및/또는 역으로 핵 생성 촉진 특성)이 각각 변경될 수 있다. 일부 비제한적인 예에서, 선택적 코팅이 증착되지 않은 하부 물질의 노출된 층 표면(111)의 제2 부분(1002)이 있을 수 있으므로, 위에 전도성 코팅(830)의 증착을 위해 제공될 핵 생성 억제 특성(및/또는 역으로 그의 핵 생성 촉진 특성)은 실질적으로 변경되지 않는다.
일부 비제한적인 예에서, 제1 부분(1001) 및 NPC 부분은 중첩될 수 있으므로, NIC(810) 및/또는 NPC의 제1 코팅이 이러한 중첩 영역에서 하부 물질의 노출된 층 표면(111) 상에 선택적으로 증착될 수 있고 NIC(810) 및/또는 NPC의 제2 코팅이 제1 코팅의 처리된 노출된 층 표면(111) 상에 선택적으로 증착될 수 있다. 일부 비제한적인 예에서, 제1 코팅은 NIC(810)이다. 일부 비제한적인 예에서, 제1 코팅은 NPC이다.
일부 비제한적인 예에서, 선택적 코팅을 갖는 제1 부분(1001)(및/또는 NPC 부분)은 그 위에 전도성 코팅(830)의 증착을 위한 하부 물질의 덮히지 않은 표면을 제공하기 위해 증착된 선택적 코팅(710)이 제거된 제거 영역을 포함할 수 있으므로, 그 위에 전도성 코팅(830)의 증착을 위해 제공될 핵 생성 억제 특성(및/또는 역으로 그의 핵 생성 촉진 특성)은 실질적으로 변경되지 않는다.
일부 비제한적인 예에서, 하부 물질은 기판(110) 및/또는 제1 전극(120), 제2 전극(140), 적어도 하나의 반도체 층(130)(및/또는 이의 층들 중 적어도 하나) 및/또는 이들 중 임의의 것의 임의의 조합을 제한 없이 포함하는 프런트플레인(10) 층으로부터 선택되는 적어도 하나의 층일 수 있다.
일부 비제한적인 예에서, 전도성 코팅(830)은 특정 물질 특성을 가질 수 있다. 일부 비제한적인 예에서, 전도성 코팅(830)은 단독으로 또는 화합물로 및/또는 합금으로 Mg를 포함할 수 있다.
비제한적인 예로서, 순수한 Mg 및/또는 실질적으로 순수한 Mg는 일부 유기 표면 상에서의 Mg의 낮은 고착 확률 S로 인해 일부 유기 표면 상에 용이하게 증착되지 않을 수 있다.
선택적 코팅의 증착
일부 비제한적인 예에서, 선택적 코팅을 포함하는 박막은 증발(열 증발 및/또는 전자빔 증발을 포함하지만 이에 제한되지 않음), 포토리소그래피, 프린팅(잉크 젯 및/또는 증기 젯 프린팅, 릴-투-릴 프린팅 및/또는 마이크로-접촉 전사 프린팅을 포함하지만 이에 제한되지 않음), PVD(스퍼터링을 포함하지만 이에 제한되지 않음), CVD(PECVD 및/또는 OVPD를 포함하지만 이에 제한되지 않음), 레이저 어닐링, LITI 패터닝, ALD, 코팅(스핀 코팅, 딥 코팅, 라인 코팅 및/또는 스프레이 코팅을 포함하지만 이에 제한되지 않음), 및/또는 이들의 조합을 제한 없이 포함하는 매우 다양한 기술을 사용하여 선택적으로 증착 및/또는 처리될 수 있다.
당업자는, FMM과는 대조적으로, 오픈 마스크의 피쳐 크기가 일반적으로는 제조되는 디바이스(100)의 크기에 필적한다는 것을 이해할 것이다. 일부 비제한적인 예에서, 이러한 오픈 마스크는 일반적으로 디바이스(100)의 크기에 대응할 수 있는 개구를 가질 수 있으며, 이러한 크기는 일부 비제한적인 예에서는 비제한적으로 마이크로 디스플레이의 경우 약 1인치, 모바일 디스플레이의 경우 약 4 내지 6인치, 및/또는 랩톱 및/또는 태블릿 디스플레이의 경우 약 8 내지 17인치에 대응하여 제조하는 동안 이러한 디바이스(100)의 에지를 마스킹할 수 있다. 일부 비제한적인 예에서, 오픈 마스크의 피쳐 크기는 약 1 cm 및/또는 그 이상일 수 있다. 일부 비제한적인 예에서, 오픈 마스크 내에 형성된 개구는 일부 비제한적인 예에서는 (서브-) 픽셀 및/또는 주변 및/또는 개재된 비발광 영역(들)(1920)의 주변 및/또는 측면 애스팩트(들)(420)에 각각 대응하는 복수의 발광 영역(1910)의 측면 애스팩트(들)(410)를 포함하도록 크기가 정해질 수 있다.
당업자는, 일부 비제한적인 예에서, 원하는 경우 오픈 마스크의 사용이 생략될 수 있다는 것을 이해할 것이다. 일부 비제한적인 예에서, 본원에서 기술되는 오픈 마스크 증착 공정은 대안적으로는 전체 타겟 노출된 층 표면(111)이 노출될 수 있도록 오픈 마스크를 사용하지 않고 수행될 수 있다.
적어도 하나의 전도성 코팅(830)의 선택적 증착은 전도성 코팅(830) 증착 공정 내에서 FMM을 사용하지 않고서 패턴화된 전극(120, 140, 1750, 4150) 및/또는 여기에 전기적으로 결합된 전도성 요소를 제한 없이 포함하는 디바이스 피쳐를 형성하기 위해 다양한 조합으로 사용될 수 있다. 일부 비제한적인 예에서, 이러한 패터닝은 디바이스(100)의 투과율을 허용 및/또는 향상시킬 수 있다.
일부 비제한적인 예에서, NIC(810) 및/또는 NPC일 수 있는 선택적 코팅은 복수의 전극(120, 140, 1750, 4150) 및/또는 그의 다양한 층들 및/또는 여기에 전기적으로 결합된 전도성 코팅(830)을 포함하는 디바이스 피쳐를 패턴화하기 위해 디바이스(100)의 제조 공정 동안 복수의 회수로 적용될 수 있다.
일부 비제한적인 예에서, NIC(810)와 같은 선택적 코팅 및 이후의 증착된 전도성 코팅(830)의 두께는 원하는 용도 및 원하는 성능 특성을 제한 없이 포함하는 다양한 파라미터에 따라 달라질 수 있다. 일부 비제한적인 예에서, NIC(810)의 두께는 이후에 증착되는 전도성 코팅(830)의 두께와 비슷하거나 실질적으로 더 작을 수 있다. 이후에 증착되는 전도성 코팅의 선택적 패터닝을 달성하기 위해 비교적 얇은 NIC(810)를 사용하는 것은 PMOLED 디바이스를 제한 없이 포함하는 가요성 디바이스(100)를 제공하는 데 적합할 수 있다. 일부 비제한적인 예에서, 비교적 얇은 NIC(810)는 배리어 코팅 또는 다른 박막 캡슐화(TFE: thin film encapsulation) 층이 증착될 수 있는 비교적 평평한 표면을 제공할 수 있다. 일부 비제한적인 예에서, 배리어 코팅의 적용을 위해 이러한 비교적 평평한 표면을 제공하면 그러한 표면에 대한 배리어 코팅의 접착력이 증가할 수 있다.
이제 도 4를 참조하면, 도 1에 도시된 디바이스(100)의 예시적인 버전(1000)이 도시되어 있지만, 본원에서 설명된 여러 가지의 추가의 증착 단계가 있다.
디바이스(1000)는 하부 물질의 노출된 층 표면(111)의 측면 애스팩트를 나타낸다. 측면 애스팩트는 제1 부분(1001) 및 제2 부분(1002)을 포함한다. 제1 부분(1001)에서, NIC(810)는 노출된 층 표면(111) 상에 배치된다. 그러나, 제2 부분(1002)에서, 노출된 층 표면(111)에는 NIC(810)이 실질적으로 없다.
제1 부분(1001) 전체에 걸쳐 NIC(810)의 선택적 증착 후에, 전도성 코팅(830)은 일부 비제한적인 예에서 오픈 마스크 및/또는 마스크 없는 증착 공정을 사용하여 디바이스(1000) 위에 증착하지만, 단지 NIC(810)가 실질적으로 없는 제2 부분(1002) 내에서만 실질적으로 잔류한다.
NIC(810)의 표면은 일부 비제한적인 예에서는 전도성 코팅(830)을 형성하기 위한 물질이 실질적으로 없는 것으로 설명되는 반면, 일부 비제한적인 예에서, NIC(810)의 표면에는 전도성 코팅(830)을 위한 물질이 실질적으로 결여되어 있지는 않았지만, 그럼에도 불구하고 전도성 코팅(830)의 폐쇄된 막 또는 코팅 막에는 해당하지 않는다.
오히려, 일부 비제한적인 예에서, NIC(810)의 표면 상에 충돌하는 전도성 코팅(830)을 형성하기 위한 물질(들)의 일부 증기상 단량체는 응축되어 그 위에 작은 클러스터 또는 섬을 형성할 수 있다. 그러나, 방해받지 않는 상태로 방치하는 경우 NIC(810)의 표면 상에 전도성 코팅을 형성하기 위한 물질(들)의 실질적으로 폐쇄된 코팅 막의 형성을 초래할 수 있는 이러한 클러스터 또는 섬들의 실질적인 성장은 NIC 810의 하나 이상의 특성 및/또는 기능들로 인하여 억제된다.
따라서, 일부 비제한적인 예에서, NIC(810)의 표면은 그 위에 증착되는 전도성 코팅(830)의 물질의 불연속 코팅(도시되지 않음)을 가질 수 있다.
일부 비제한적인 예에서, 이러한 불연속 코팅은 복수의 개별 섬을 포함하는 박막 코팅이다. 일부 비제한적인 예에서, 이러한 섬들의 적어도 일부는 서로 분리되어 있다. 다시 말해, 불연속 코팅은, 일부 비제한적인 예에서는, 불연속 코팅이 폐쇄된 막 또는 코팅 막을 포함하는 연속 층을 형성하지 않도록 서로 물리적으로 분리되어 있는 피쳐를 포함할 수 있다.
따라서, 일부 비제한적인 예에서, NIC(810)의 표면에는 전도성 코팅의 폐쇄된 막이 실질적으로 없다.
NIC(810)는 제1 부분(1001) 내에서 전도성 코팅(830)에 대해 상대적으로 낮은 초기 고착 확률 S 0을 갖는 표면을 제공하며, 이는 제2 부분(1002) 내의 디바이스(1000)의 하부 물질의 노출된 층 표면(111)의 초기 고착 확률 S 0 보다 전도성 코팅(830)에 대해 실질적으로 더 작다.
따라서, 제1 부분(1001)에는 전도성 코팅(830)이 실질적으로 없다.
이러한 방식으로, NIC(810)는 제1 전극(120), 제2 전극(140), 보조 전극(1750), 버스바(4150) 및/또는 이들의 적어도 하나의 층 중 적어도 하나, 및 거기에 전기적으로 결합된 전도성 요소를 제한 없이 포함하는 디바이스 피쳐를 형성하기 위해 오픈 마스크 및/또는 마스크 없는 증착 공정을 사용하는 것을 제한 없이 포함하여 전도성 코팅(830)이 증착될 수 있도록 하기 위해 섀도우 마스크를 사용하는 것을 포함하여 선택적으로 증착될 수 있다.
보조 전극
일부 비제한적인 예에서, 제2 전극(140)은 공통 전극을 포함할 수 있으며, 보조 전극(1750)은 패턴으로, 일부 비제한적인 예에서는 제2 전극(140)의 위에 및/또는 일부 비제한적인 예에서는 그의 아래에 증착되어 거기에 전기적으로 결합될 수 있다. 일부 비제한적인 예에서, 이러한 보조 전극(1750)에 대한 패턴은 이격된 영역이 실질적으로 (서브-) 픽셀(들)에 대응하는 발광 영역(들)(1910)의 측면 애스팩트(들)(410)을 둘러싸고 있는 비발광 영역(들)(1920)의 측면 애스팩트(들)(420) 내에 놓이도록 할 수 있다. 일부 비제한적인 예에서, 이러한 보조 전극(1750)에 대한 패턴은 그의 세장형의 이격된 영역이 실질적으로 (서브-) 픽셀(들)에 대응하는 발광 영역(들)(1910)의 측면 애스팩트(들)(410) 및/또는 그들을 둘러싸고 있는 비발광 영역(들)(1920)의 측면 애스팩트(들)(420) 내에 놓이도록 할 수 있다.
보조 전극(1750)은 전기 전도성이다. 일부 비제한적인 예에서, 보조 전극(1750)은 적어도 하나의 금속 및/또는 금속 산화물로 형성될 수 있다. 이러한 금속의 비제한적인 예는 Cu, Al, 몰리브덴(Mo) 및/또는 Ag를 포함한다. 비제한적인 예로서, 보조 전극(1750)은 Mo/Al/Mo에 의해 형성된 것을 제한 없이 포함하는 다중층 금속 구조를 포함할 수 있다. 이러한 금속 산화물의 비제한적인 예는 ITO, ZnO, IZO 및/또는 In 및/또는 Zn을 함유하는 다른 산화물을 포함한다. 일부 비제한적인 예에서, 보조 전극(1750)은 Ag/ITO, Mo/ITO, ITO/Ag/ITO 및/또는 ITO/Mo/ITO를 제한 없이 포함하는 적어도 하나의 금속 및 적어도 하나의 금속 산화물의 조합에 의해 형성되는 다중층 구조를 포함할 수 있다. 일부 비제한적인 예에서, 보조 전극(1750)은 복수의 이러한 전기 전도성 물질을 포함한다.
선택적 코팅의 제거
일부 비제한적인 예에서, NIC(810)는 NIC(810)에 의해 덮힌 하부 물질의 이전에 노출된 층 표면(111)의 적어도 일부가 다시 한번 노출될 수 있도록 전도성 코팅(830)의 증착 후에 제거될 수 있다. 일부 비제한적인 예에서, NIC(810)는 NIC(810)를 에칭 및/또는 용해시키고/시키거나 전도성 코팅(830)에 실질적으로 악영향을 미치거나 침식시키지 않는 플라즈마 및/또는 용매 처리 기법을 사용함으로써 선택적으로 제거될 수 있다.
일부 비제한적인 예에서, NIC(810)가 기판(110)을 제한 없이 포함하는 하부 물질의 노출된 층 표면(111)의 제1 부분 상에 선택적으로 증착되면, 전도성 코팅(830)은 하부 물질의 노출된 층 표면(111) 상에, 즉, NIC(810)가 이전에 증착된 NIC(810)의 노출된 층 표면(111) 뿐만 아니라 NIC(810)가 이전에 증착되지 않은 기판(110)의 노출된 층 표면(111) 모두 상에 증착될 수 있다.
NIC(810)가 배치된 제1 부분의 핵 생성 억제 특성으로 인해, 그들 상에 배치된 전도성 코팅(830)은 잔류하지 않는 경향이 있어 제2 부분에 대응하는 전도성 코팅(830)의 선택적 증착의 패턴을 생성하고 전도성 코팅이 실질적으로 없는 제1 부분이 잔류한다.
그 후, NIC(810)는 이전에 증착된 전도성 코팅(830)이 기판(110) 상에 잔류하고 NIC(810)가 이전에 증착된 기판(110)의 영역은 이제 노출되거나 덮이지 않도록 기판(110)의 노출된 층 표면(111)의 제1 부분으로부터 제거된다.
일부 비제한적인 예에서, NIC(810)의 제거는 전도성 코팅(830)에 실질적으로 영향을 미치지 않으면서 NIC(810)와 반응 및/또는 에칭 제거하는 용매 및/또는 플라즈마에 디바이스를 노출시킴으로써 수행될 수 있다.
일부 비제한적인 예에서, TFT 구조(200) 및 제1 전극(120)은, 단면 애스팩트에서, 그에 대응하는 서브-픽셀 아래에 위치하고, 보조 전극(1750)과 함께 투과 영역 너머에 위치한다. 결과적으로, 이러한 구성요소들은 투과 영역을 통해 투과되는 광을 감쇠시키거나 방해하지 않는다. 일부 비제한적인 예에서, 이러한 배열은 전형적인 가시거리에서 디바이스를 바라보는 관측자가 디바이스를 통해 볼 수 있게 하며, 일부 비제한적인 예에서는 모든 (서브-) 픽셀(들)이 발광하지 않으므로 투명 AMOLED 디바이스를 생성한다.
관련 기술 분야의 통상의 지식을 가진 자는, 일부 비제한적인 예에서, PDL(들)(440)은 내부에 웰을 형성하는 것을 제한 없이 포함하는 감소된 두께를 가질 수 있으며, 이는 일부 비제한적인 예에서 발광 영역(들)(1910)에 대해 획정된 웰과 다르지 않아 투과 영역을 통한 광 투과를 더 용이하게 한다는 사실을 이해할 것이다.
파티션 및 리세스
도 5를 참조하면, 디바이스(100)의 예시적인 버전(3200)의 단면도가 도시되어 있다. 디바이스(3200)는 층 표면(111)을 갖는 기판(110)을 포함한다. 기판(110)은 적어도 하나의 TFT 구조(200)를 포함한다. 비제한적인 예로서, 적어도 하나의 TFT 구조(200)는 본원에서 기술된 바와 같이 일부 비제한적인 예에서 기판(110)을 제조할 때 일련의 박막을 증착 및 패턴화함으로써 형성될 수 있다.
디바이스(3200)는, 측면 애스팩트에서, 연관된 측면 애스팩트(410)를 갖는 발광 영역(1910) 및 연관된 측면 애스팩트(420)를 각각 갖는 적어도 하나의 인접한 비발광 영역(1920)을 포함한다. 발광 영역(1910)의 기판(110)의 층 표면(111)에는 적어도 하나의 TFT 구조(200)에 전기적으로 결합된 제1 전극(120)이 제공된다. PDL(440)이 층 표면(111) 상에 제공되어, PDL(440)이 층 표면(111) 뿐만 아니라 제1 전극(120)의 적어도 하나의 에지 및/또는 둘레를 덮는다. PDL(440)은 일부 비제한적인 예에서 비발광 영역(1920)의 측면 애스팩트(420)에 제공될 수 있다. PDL(440)은 제1 전극(120)의 층 표면이 노출될 수 있는 발광 영역(1910)의 측면 애스팩트(410)에 일반적으로 대응하는 개구를 제공하는 밸리형(valley-shaped) 구성을 정의한다. 일부 비제한적인 예에서, 디바이스(3200)는 PDL(400)에 의해 획정된 복수의 이러한 개구를 포함할 수 있고, 이들 각각은 디바이스(3200)의 (서브-) 픽셀 영역에 대응할 수 있다.
도시된 바와 같이, 일부 비제한적인 예에서, 파티션(3221)은 비발광 영역(1920)의 측면 애스팩트(420)에서 층 표면(111) 상에 제공되고, 본원에서 설명된 바와 같이, 리세스(3222)와 같은 보호된 영역(3065)을 정의한다. 일부 비제한적인 예에서, 리세스(3222)는 리세스(3222)를 넘어서 중첩 및/또는 돌출하는 파티션(3221)의 상부 섹션(3324)(도 6a)의 에지에 대해 리세스, 스태거(stagger) 및/또는 오프셋되는 파티션(3221)의 하부 섹션(3323)(도 6a)의 에지에 의해 형성될 수 있다.
일부 비제한적인 예에서, 발광 영역(1910)의 측면 애스팩트(410)는 제1 전극(120) 위에 배치된 적어도 하나의 반도체 층(130), 적어도 하나의 반도체 층(130) 위에 배치된 제2 전극(140), 및 제2 전극(140) 위에 배치된 NIC(810)를 포함한다. 일부 비제한적인 예에서, 적어도 하나의 반도체 층(130), 제2 전극(140) 및 NIC(810)는 적어도 하나의 인접한 비발광 영역(1920)의 일부의 적어도 측면 애스팩트(420)를 덮도록 측면으로 연장될 수 있다. 일부 비제한적인 예에서, 도시된 바와 같이, 적어도 하나의 반도체 층(130), 제2 전극(140) 및 NIC(810)는 적어도 하나의 PDL(440)의 적어도 일부 및 파티션(3221)의 적어도 일부 상에 배치될 수 있다. 따라서, 도시된 바와 같이, 발광 영역(1910)의 측면 애스팩트(410), 적어도 하나의 인접한 비발광 영역(1920)의 일부의 측면 애스팩트(420) 및 적어도 하나의 PDL(440)의 일부 및 파티션(3221)의 적어도 일부가 함께 제2 전극(140)이 NIC(810)와 적어도 하나의 반도체 층(130) 사이에 놓이는 제1 부분을 구성할 수 있다.
보조 전극(1750)은 리세스(3221)에 근접하게 및/또는 그 내부에 배치되고 전도성 코팅(830)은 보조 전극(1650)을 제2 전극(140)에 전기적으로 결합하도록 배열된다. 따라서, 도시된 바와 같이, 리세스(3221)는 전도성 코팅(830)이 층 표면(111) 상에 배치되는 제2 부분을 포함할 수 있다.
이하, 디바이스(3200)를 제조하기 위한 방법의 비제한적인 예가 설명된다.
하나의 단계에서, 방법은 기판(110) 및 적어도 하나의 TFT 구조(200)를 제공한다. 일부 비제한적인 예에서, 적어도 하나의 반도체 층(130)을 형성하기 위한 물질의 적어도 일부는 오픈 마스크 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있으므로, 물질은 발광 영역(1910) 모두의 측면 애스팩트(410) 및/또는 적어도 하나의 비발광 영역(1920)의 적어도 일부의 측면 애스팩트(420) 둘 모두 내에 및/또는 전체에 걸쳐 배치된다. 당업자는, 일부 비제한적인 예에서, 일부 비제한적인 예에서는 FMM을 사용하여 수행되는 패턴화된 증착에 대한 임의의 의존도를 감소시키는 방식으로 적어도 하나의 반도체 층(130)을 증착하는 것이 적절할 수 있다는 것을 이해할 것이다.
하나의 단계에서, 방법은 적어도 하나의 반도체 층(130) 위에 제2 전극(140)을 증착한다. 일부 비제한적인 예에서, 제2 전극(140)은 오픈 마스크 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다. 일부 비제한적인 예에서, 제2 전극(140)은 발광 영역(1910)의 측면 애스팩트(410) 및/또는 적어도 하나의 비발광 영역(1920)의 적어도 일부의 측면 애스팩트(420) 내에 배치된 적어도 하나의 반도체 층(130)의 노출된 층 표면(111)을 제2 전극(130)을 형성하기 위한 물질의 증발된 플럭스로 처리함으로써 증착될 수 있다.
하나의 단계에서, 방법은 제2 전극(140) 위에 NIC(810)를 증착한다. 일부 비제한적인 예에서, NIC(810)는 오픈 마스크 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다. 일부 비제한적인 예에서, NIC(810)는 발광 영역(1910)의 측면 애스팩트(410) 및/또는 적어도 하나의 비발광 영역(1920)의 적어도 일부의 측면 애스팩트(420) 내에 배치된 제2 전극(140)의 노출된 층 표면(111)을 NIC(810)를 형성하기 위한 물질의 증발된 플럭스로 처리함으로써 증착될 수 있다.
도시된 바와 같이, 리세스(3222)는 실질적으로 NIC(810)가 없거나 NIC(810)에 의해 덮이지 않는다. 일부 비제한적인 예에서, 이것은 NIC(810)를 형성하기 위한 물질의 증발된 플럭스가 층 표면(111)의 리세스 부분 상에 입사되는 것을 실질적으로 배제하도록 그의 측면 애스팩트에서 리세스(3222)를 파티션(3221)으로 마스킹함으로써 달성될 수 있다. 따라서, 이러한 예에서, 층 표면(111)의 리세스(3222)에는 NIC(810)가 실질적으로 없다. 비제한적인 예로서, 파티션(3221)의 측면 돌출 부분은 파티션(3221)의 베이스에서 리세스(3222)를 정의할 수 있다. 이러한 예에서, 리세스(3222)를 정의하는 파티션(3221)의 적어도 하나의 표면은 또한 NIC(810)가 실질적으로 없을 수 있다.
하나의 단계에서, 방법은 일부 비제한적인 예에서 NIC(810)를 제공한 후에 디바이스(3200) 상에 전도성 코팅(830)을 증착한다. 일부 비제한적인 예에서, 전도성 코팅(830)은 오픈 마스크 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다. 일부 비제한적인 예에서, 전도성 코팅(830)은 디바이스(3200)를 전도성 코팅(830)을 형성하기 위한 물질의 증발된 플럭스로 처리함으로써 증착될 수 있다. 비제한적인 예로서, 전도성 코팅(830) 물질의 소스(도시되지 않음)는 전도성 코팅(830)을 형성하기 위한 물질의 증발된 플럭스를 디바이스(3200)를 향해 진행하여 증발된 플럭스가 표면 상에 입사되도록 하는데 사용될 수 있다. 그러나, 일부 비제한적인 예에서, 발광 영역(1910)의 측면 애스팩트(410) 및/또는 적어도 하나의 비발광 영역(1920)의 적어도 일부의 측면 애스팩트(420) 내에 배치된 NIC(810)의 표면은 전도성 코팅(830)에 대해 비교적 낮은 초기 고착 계수(S 0)를 나타내며, 전도성 코팅(830)은 NIC(810)가 존재하지 않는 디바이스(3200)의 리세스된 부분을 제한 없이 포함하는 제2 부분 상에 선택적으로 증착될 수 있다.
일부 비제한적인 예에서, 전도성 코팅(830)을 형성하기 위한 물질의 증발된 플럭스의 적어도 일부는 층 표면(111)의 측면 평면에 대해 수직이 아닌 각도로 지향될 수 있다. 비제한적인 예로서, 증발된 플럭스의 적어도 일부는 층 표면(111)의 이러한 측면 평면에 대해 90° 미만, 약 85° 미만, 약 80° 미만, 약 75° 미만, 약 70° 미만, 약 60° 미만, 및/또는 약 50° 미만의 입사각으로 디바이스(3200) 상에 입사될 수 있다. 비 법선 각도로 입사하는 적어도 일부를 포함하는 전도성 코팅(830)을 형성하기 위한 물질의 증발된 플럭스를 지향함으로써, 리세스(3222)의 및/또는 내부의 적어도 하나의 표면이 이러한 증발된 플럭스에 노출될 수 있다.
일부 비제한적인 예에서, 이러한 증발된 플럭스가 파티션(3221)의 존재로 인해 리세스(3222)의 적어도 하나의 표면 상으로 및/또는 그 안으로 입사하는 것이 배제될 가능성은 적어도 그러한 증발된 플럭스의 부분이 수직이 아닌 입사각으로 유동할 수 있기 때문에 감소될 수 있다.
일부 비제한적인 예에서, 이러한 증발된 플럭스의 적어도 일부는 시준되지 않을 수 있다. 일부 비제한적인 예에서, 이러한 증발된 플럭스의 적어도 일부는 포인트 소스, 선형 소스 및/또는 표면 소스인 증발 소스에 의해 생성될 수 있다.
일부 비제한적인 예에서, 디바이스(3200)는 전도성 코팅(830)의 증착 동안 변위될 수 있다. 비제한적인 예로서, 디바이스(3200) 및/또는 그의 기판(110) 및/또는 그 위에 증착된 임의의 층(들)은 측면 애스팩트 및/또는 단면 애스팩트에 실질적으로 평행한 애스팩트에서 일정 각도로 변위될 수 있다.
일부 비제한적인 예에서, 디바이스(3200)는 증발된 플럭스로 처리되는 동안 층 표면(111)의 측면 평면에 실질적으로 수직인 축을 중심으로 회전할 수 있다.
일부 비제한적인 예에서, 이러한 증발된 플럭스의 적어도 일부는 표면의 측면 평면에 실질적으로 수직인 방향으로 디바이스(3200)의 층 표면(111)을 향해 지향될 수 있다.
특정 이론에 얽매이려는 것은 아니지만, 전도성 코팅(830)을 형성하기 위한 물질은 그럼에도 불구하고 NIC(810)의 표면 상에 흡착된 흡착원자의 측면 방향 이동 및/또는 탈착으로 인해 리세스(3222) 내에 증착될 수 있다고 가정된다. 일부 비제한적인 예에서, NIC(810)의 표면 상에 흡착된 임의의 흡착원자는 안정한 핵을 형성하기 위한 표면의 불리한 열역학적 특성으로 인해 이러한 표면으로부터 이동 및/또는 탈착되는 경향이 있을 수 있다고 가정된다. 일부 비제한적인 예에서, 이러한 표면에서 이동 및/또는 탈착되는 흡착원자의 적어도 일부는 전도성 코팅(830)을 형성하기 위해 리세스(3222)의 표면 상에 재증착될 수 있다고 가정된다.
일부 비제한적인 예에서, 전도성 코팅(830)은 전도성 코팅(830)이 보조 전극(1750) 및 제2 전극(140) 모두에 전기적으로 결합되도록 형성될 수 있다. 일부 비제한적인 예에서, 전도성 코팅(830)은 보조 전극(1750) 및/또는 제2 전극(140) 중 적어도 하나와 물리적으로 접촉한다. 일부 비제한적인 예에서, 중간 층이 전도성 코팅(830)과 보조 전극(1750) 및/또는 제2 전극(140) 중 적어도 하나 사이에 존재할 수 있다. 그러나, 이러한 예에서, 그러한 중간 층은 전도성 코팅(830)이 보조 전극(1750) 및/또는 제2 전극(140) 중 적어도 하나에 전기적으로 결합되는 것을 실질적으로 배제하지 않을 수 있다. 일부 비제한적인 예에서, 이러한 중간 층은 상대적으로 얇을 수 있고 이를 통한 전기적 결합을 허용할 수 있다. 일부 비제한적인 예에서, 전도성 코팅(830)의 시트 저항은 제2 전극(140)의 시트 저항과 같거나 작을 수 있다.
도 5에 도시된 바와 같이, 리세스(3222)에는 제2 전극(140)이 실질적으로 없다. 일부 비제한적인 예에서, 제2 전극(140)의 증착 동안, 리세스(3222)는 파티션(3221)에 의해 마스킹되어, 제2 전극(140)을 형성하기 위한 물질의 증발된 플럭스는 리세스(3222)의 적어도 하나의 표면 상으로 및/또는 그 안으로 입사되는 것이 배제된다. 일부 비제한적인 예에서, 제2 전극(140)을 형성하기 위한 재료의 증발된 플럭스의 적어도 일부는 리세스(3222)의 적어도 하나의 표면 상으로 및/또는 그 안으로 입사되어 제2 전극(140)이 리세스(3222)의 적어도 일부를 덮도록 연장된다.
일부 비제한적인 예에서, 보조 전극(1750), 전도성 코팅(830) 및/또는 파티션(3221)은 디스플레이 패널의 특정 영역(들) 내에 선택적으로 제공될 수 있다. 일부 비제한적인 예에서, 이들 특징 중 임의의 것은 제2 전극(140)을 제한 없이 포함하는 프런트플레인(10)의 적어도 하나의 요소를 백플레인(20)의 적어도 하나의 요소에 전기적으로 결합하기 위해 이러한 디스플레이 패널의 하나 이상의 에지에 및/또는 그에 근접하여 제공될 수 있다. 일부 비제한적인 예에서, 이러한 에지에서 및/또는 그에 근접하여 이러한 피쳐를 제공하는 것은 이러한 에지에 및/또는 그에 근접하여 위치된 보조 전극(1750)으로부터 제2 전극(140)으로 전류를 공급하고 분배하는 것을 용이하게 할 수 있다. 일부 비제한적인 예에서, 이러한 구성은 디스플레이 패널의 베젤 크기를 줄이는 것을 용이하게 할 수 있다.
일부 비제한적인 예에서, 보조 전극(1750), 전도성 코팅(830) 및/또는 파티션(3221)은 이러한 디스플레이 패널의 특정 영역(들)에서 생략될 수 있다. 일부 비제한적인 예에서, 이러한 피쳐는 디스플레이 패널의 적어도 하나의 에지에서 및/또는 이에 근접한 것을 제외하고 비교적 높은 픽셀 밀도가 제공되어야 하는 곳을 제한 없이 포함하는 디스플레이 패널의 부분에서 생략될 수 있다.
도 6a는 파티션(3221)에 근접한 영역 및 적어도 하나의 반도체 층(130)의 증착 이전의 단계에서 디바이스(3200)의 단편을 도시한다. 일부 비제한적인 예에서, 파티션(3221)은 하부 섹션(3323) 및 상부 섹션(3324)을 포함하고, 상부 섹션(3324)은 하부 섹션(3323) 위로 돌출하여 하부 섹션(3323)이 상부 섹션(3324)에 대해 측면 방향으로 리세스되는 리세스(3222)를 형성한다. 비제한적인 예로서, 리세스(3222)는 파티션(3221) 내로 실질적으로 측면 방향으로 연장되도록 형성될 수 있다. 일부 비제한적인 예에서, 리세스(3221)는 상부 섹션(3324)에 의해 획정된 천장(3325)과 하부 섹션(3323)의 옆면(3326)과 기판(110)의 층 표면(111)에 해당하는 플로어(3327) 사이에 획정된 공간에 해당할 수 있다. 일부 비제한적인 예에서, 상부 섹션(3324)은 각진(angled) 섹션(3328)을 포함한다. 비제한적인 예로서, 각진 섹션(3328)은 층 표면(111)의 측면 평면에 실질적으로 평행하지 않은 표면에 의해 제공될 수 있다. 비제한적인 예로서, 각진 섹션은 층 표면(111)에 실질적으로 수직인 축으로부터 각도(θ p ) 만큼 기울어지거나 오프셋될 수 있다. 립(3329)도 또한 상부 섹션(3324)에 의해 제공된다. 일부 비제한적인 예에서, 립(3329)은 리세스(3222)의 개구에 또는 그 근처에 제공될 수 있다. 비제한적인 예로서, 립(3329)은 각진 섹션(3328)과 천장(3325)의 접합부에 제공될 수 있다. 일부 비제한적인 예에서, 상부 섹션(3324), 옆면(3326) 및 플로어(3327) 중 적어도 하나는 보조 전극(1750)의 적어도 일부를 형성하도록 전기 전도성일 수 있다.
일부 비제한적인 예에서, 상부 섹션(3324)의 각진 섹션(3328)이 축으로부터 기울어지거나 오프셋되는 각도를 나타내는 각도(θ p )는 약 60° 이하일 수 있다. 비제한적인 예로서, 각도는 약 50° 이하, 약 45° 이하, 약 40° 이하, 약 30° 이하, 약 25° 이하, 약 20° 이하, 약 15° 이하, 및/또는 약 10° 이하일 수 있다. 일부 비제한적인 예에서, 각도는 약 60° 내지 약 25°, 약 60° 내지 약 30° 및/또는 약 50° 내지 약 30°일 수 있다. 임의의 특정 이론에 얽매이려는 것은 아니지만, 각진 섹션(3328)을 제공하는 것은 립(3329)에 또는 그 근처에 NIC(810)를 형성하기 위한 물질의 증착을 억제하여, 립(3229)에서 또는 그 근처에서 전도성 코팅(830)을 형성하기 위한 물질의 증착을 용이하게 할 수 있다고 가정될 수 있다.
도 6b 내지 도 6p는 전도성 코팅(830)을 증착하는 단계 이후의 도 6a에 도시된 디바이스(3200)의 단편의 다양한 비제한적인 예를 도시한다. 도 6b 내지 도 6p에서, 예시의 단순성을 위해, 도 6a에 기술된 바와 같은 파티션(3221) 및/또는 리세스(3222)의 모든 피쳐가 항상 도시될 수 있는 것은 아니고 보조 전극(1750)은 생략되었지만, 당업자는 그럼에도 불구하고 일부 비제한적인 예에서 그러한 피쳐(들) 및/또는 보조 전극(1750)이 존재할 수 있다는 것을 이해할 것이다. 당업자는 보조 전극(1750)이 본원에서 기술된 도 7a 내지 도 7g의 임의의 예시에서 도시된 것들을 제한 없이 포함하여 임의의 형태로 및/또는 임의의 위치에 도 6b 내지 도 6p의 임의의 예시에서 존재할 수 있다는 것을 이해할 것이다.
이들 도면에서, 파티션 디바이스 스택(3310)은 상부 섹션(3324) 상에 증착된 적어도 하나의 반도체 층(130), 제2 전극(140) 및 NIC(810)를 포함하는 것으로 도시되어 있다.
이들 도면에서, 적어도 하나의 반도체 층(130), 제2 전극(140) 및 파티션(3221) 및 리세스(3222)를 넘어 기판(100) 상에 증착된 NIC(810)를 포함하는 디바이스 스택(device stack)(3311)이 도시되어 있다. 도 5와 비교하면, 디바이스 스택(3311)은 립(3329)에서 및/또는 이에 근접하게 리세스(3221)에 접근할 때 일부 비제한적인 예에서 반도체 층(130), 제2 전극(140) 및 NIC(810)에 대응할 수 있음을 알 수 있다. 일부 비제한적인 예에서, 파티션 디바이스 스택(3310)은 오픈 마스크 및/또는 마스크 없는 증착 공정을 사용하여 디바이스 스택(3311)의 다양한 물질들을 증착할 때 형성될 수 있다.
도 6b에 도시된 비제한적인 예(3300b)에서, 전도성 코팅(830)은 실질적으로 리세스(3222)에 한정되고/되거나 실질적으로 충전된다. 이와 같이, 일부 비제한적인 예에서, 전도성 코팅(830)은 천장(3325), 옆면(3326) 및 플로어(3327)과 물리적으로 접촉할 수 있고 따라서 보조 전극(1750)에 전기적으로 결합될 수 있다.
임의의 특정 이론에 얽매이려는 것은 아니지만, 리세스(3222)를 실질적으로 충전하는 것은 임의의 원치 않는 물질(제한 없이 가스를 포함함)이 디바이스(3200)의 제조 동안 리세스(3222) 내에 포획될 가능성을 감소시킬 수 있다고 가정될 수 있다.
일부 비제한적인 예에서, 커플링 및/또는 접촉 영역(CR)은 제2 전극(140)과 전도성 코팅(830)을 전기적으로 결합하기 위해 전도성 코팅(830)이 디바이스 스택(3311)과 물리적으로 접촉하는 디바이스(3200)의 영역에 대응할 수 있다. 일부 비제한적인 예에서, CR은 파티션(3221)에 근접한 디바이스 스택(3311)의 에지로부터 약 50 nm 내지 약 1500 nm으로 연장된다. 비제한적인 예로서, CR은 약 50 nm 내지 약 1000 nm, 약 100 nm 내지 약 500 nm, 약 100 nm 내지 약 350 nm, 약 100 nm 내지 약 300 nm, 약 150 nm 내지 약 300 nm, 및/또는 약 100 nm 내지 약 200 nm로 연장된다. 일부 비제한적인 예에서, CR은 그러한 거리만큼 그의 에지로부터 실질적으로 측면 방향으로 멀어지는 디바이스 스택(3311)을 잠식할 수 있다.
일부 비제한적인 예에서, 디바이스 스택(3311)의 에지는 적어도 하나의 반도체 층(130), 제2 전극(140) 및 NIC(810)에 의해 형성될 수 있으며, 여기서 제2 전극(140)의 에지는 NIC(810)에 의해 코팅 및/또는 덮힐 수 있다. 일부 비제한적인 예에서, 디바이스 스택(3311)의 에지는 다른 구성 및/또는 배열로 형성될 수 있다. 일부 비제한적인 예들에서, NIC(810)의 에지는 제2 전극(140)의 에지가 노출될 수 있도록 제2 전극(140)의 에지에 대해 리세스될 수 있고, 이에 따라 CR은 제2 전극(140)이 전도성 코팅(830)과 물리적으로 접촉하여 이들이 전기적으로 결합할 수 있도록 하기 위한 제2 전극(140)의 이러한 노출된 에지를 포함할 수 있다. 일부 비제한적인 예에서, 적어도 하나의 반도체 층(130), 제2 전극(140) 및 NIC(810)의 에지는 각 층의 에지가 노출되도록 서로 정렬될 수 있다. 일부 비제한적인 예에서, 제2 전극(140) 및 NIC(810)의 에지는 적어도 하나의 반도체 층(130)의 에지에 대해 리세스될 수 있어서, 디바이스 스택(3311)의 에지는 실질적으로 반도체 층(130)에 의해 제공된다.
추가로, 도시된 바와 같이, 일부 비제한적인 예에서, 작은 CR 내에서 그리고 파티션(3221)의 립(3329)에 및/또는 그 근처에 배열된 전도성 코팅(830)은 파티션(3221)에 근접하여 배열된 디바이스 스택(3311) 내의 NIC(810)의 적어도 에지를 덮도록 연장된다. 일부 비제한적인 예에서, NIC(810)는 반도체 물질 및/또는 절연 물질을 포함할 수 있다.
NIC(810)의 표면 상에 전도성 코팅(830)을 형성하기 위한 물질의 직접 증착이 일반적으로 금지되는 것으로 본원에서 설명되었지만, 일부 비제한적인 예에서, 전도성 코팅(830)의 일부가 그럼에도 불구하고 NIC(810)의 적어도 일부와 중첩할 수 있다. 비제한적인 예로서, 전도성 코팅(830)의 증착 동안, 전도성 코팅(830)을 형성하기 위한 물질은 리세스(3221) 내에 초기 증착될 수 있다. 그 후, 전도성 코팅(830)을 형성하기 위한 물질을 계속 증착하면, 일부 비제한적인 예에서 전도성 코팅(830)이 리세스(3121)를 넘어 측면 방향으로 연장되고 디바이스 스택(3311) 내의 NIC(810)의 적어도 일부와 중첩될 수 있다.
당업자는 전도성 코팅(830)이 NIC(810)의 일부와 중첩되는 것으로 도시되었지만, 발광 영역(1910)의 측면 범위(410)에는 전도성 코팅(830)을 형성하기 위한 물질이 실질적으로 잔류하지 않는다는 것을 이해할 것이다. 일부 비제한적인 예에서, 전도성 코팅(830)은 디바이스(3200)의 발광 영역(들)(1910)로부터 광자의 방출을 실질적으로 방해하지 않으면서 디바이스(3200)의 적어도 하나의 비발광 영역(1920)의 적어도 일부의 측면 방향 범위(420) 내에 배열될 수 있다.
일부 비제한적인 예에서, 전도성 코팅(830)은 그럼에도 불구하고 제2 전극(140)의 유효 시트 저항을 감소시키기 위해 그들 사이에 NIC(810)가 개재되어 있음에도 불구하고 제2 전극(140)에 전기적으로 결합될 수 있다.
일부 비제한적인 예에서, NIC(810)는 전기 전도성 물질을 사용하여 형성될 수 있고/있거나 전류가 터널링 및/또는 그들을 통과할 수 있도록 하는 전하 이동도 레벨을 나타낼 수 있다.
일부 비제한적인 예에서, NIC(810)는 전류가 통과할 수 있도록 하는 두께를 가질 수 있다. 일부 비제한적인 예에서, NIC(810)의 두께는 약 3 nm 내지 약 65 nm, 약 3 nm 내지 약 50 nm, 약 5 nm 내지 약 50 nm, 약 5 nm 내지 약 30 nm, 및/또는 약 5 nm 내지 약 15 nm, 약 5 nm 내지 약 10 nm일 수 있다. 일부 비제한적인 예에서, NIC(810)는 그러한 전류의 경로에서 NIC(810)의 존재로 인해 생성될 수 있는 접촉 저항을 줄이기 위해 상대적으로 얇은 두께(일부 비제한적인 예에서는 얇은 코팅 두께)로 제공될 수 있다.
임의의 특정 이론에 얽매이려는 것은 아니지만, 리세스(3221)를 실질적으로 충전하는 것이 일부 비제한적인 예에서 전도성 코팅(830)과 제2 전극(140) 및 보조 전극(1750) 중 적어도 하나 사이의 전기적 결합의 신뢰성을 향상시킬 수 있다고 가정될 수 있다.
또한, 도시된 바와 같이, 일부 비제한적인 예에서, 전도성 코팅(830)은 파티션(3221)의 상부 섹션(3324) 상에 배치된 NIC(810)의 적어도 일부를 덮도록 연장된다. 일부 비제한적인 예에서, 립(3329)에서 및/또는 거기에 근접한 NIC(810)의 일부는 전도성 코팅(830)에 의해 덮힐 수 있다. 일부 비제한적인 예에서, 전도성 코팅(830)은 그럼에도 불구하고 그들 사이에 NIC(810)가 개재되어 있음에도 불구하고 제2 전극(140)에 전기적으로 결합될 수 있다.
도 6c에 도시된 비제한적인 예(3300c)에서, 전도성 코팅(830)은 실질적으로 리세스(3222)에 한정되고/되거나 부분적으로 충전된다. 이와 같이, 일부 비제한적인 예에서, 전도성 코팅(830)은 옆면(3326), 플로어(3327) 및, 비제한적인 예에서는, 천장(3325)의 적어도 일부와 물리적으로 접촉할 수 있고, 따라서 보조 전극(1750)에 전기적으로 결합될 수 있다.
도시된 바와 같이, 일부 비제한적인 예에서 천장(3325)의 적어도 일부에는 전도성 코팅(830)이 실질적으로 없다. 일부 비제한적인 예에서, 그러한 부분은 립(3329)에 근접한다.
추가로, 도시된 바와 같이, 일부 비제한적인 예에서, 파티션(3221)의 립(3329)에 및/또는 그 근처에 배열된 작은 CR 내에서 전도성 코팅(830)은 파티션(3221)에 근접하여 배열된 디바이스 스택(3311) 내의 NIC(810)의 적어도 에지를 덮도록 연장된다. 일부 비제한적인 예에서, 전도성 코팅(830)은 그럼에도 불구하고 그들 사이에 NIC(810)가 개재되어 있음에도 불구하고 제2 전극(140)에 전기적으로 결합될 수 있다.
도 6d에 도시된 비제한적인 예(3300d)에서, 전도성 코팅(830)은 실질적으로 리세스(3222)에 한정되고/되거나 부분적으로 충전된다. 이와 같이, 일부 비제한적인 예에서, 전도성 코팅(830)은 플로어(3327) 및, 비제한적인 예에서는, 옆면(3326)의 적어도 일부와 물리적으로 접촉할 수 있고, 따라서 보조 전극(1750)에 전기적으로 결합될 수 있다.
도시된 바와 같이, 일부 비제한적인 예에서 천장(3325)에는 전도성 코팅(830)이 실질적으로 없다.
추가로, 도시된 바와 같이, 일부 비제한적인 예에서, 파티션(3221)의 립(3329)에 및/또는 그 근처에 배열된 작은 CR 내에서 전도성 코팅(830)은 파티션(3221)에 근접하여 배열된 디바이스 스택(3311) 내의 NIC(810)의 적어도 에지를 덮도록 연장된다. 일부 비제한적인 예에서, 전도성 코팅(830)은 그럼에도 불구하고 그들 사이에 NIC(810)가 개재되어 있음에도 불구하고 제2 전극(140)에 전기적으로 결합될 수 있다.
도 6e에 도시된 비제한적인 예(3300e)에서, 전도성 코팅(830)은 실질적으로 리세스(3221)에 실질적으로 충전된다. 이와 같이, 일부 비제한적인 예에서, 전도성 코팅(830)은 천장(3325), 옆면(3326) 및 플로어(3327)과 물리적으로 접촉할 수 있고 따라서 보조 전극(1750)에 전기적으로 결합될 수 있다.
추가로, 도시된 바와 같이, 일부 비제한적인 예에서, CR 내에서 전도성 코팅(830)은 제2 전극(140)을 전도성 코팅(830)과 전기적으로 결합하기 위해 디바이스 스택(3311) 내의 NIC(810)의 적어도 일부를 덮도록 연장된다.
또한, 도시된 바와 같이, 일부 비제한적인 예에서, 전도성 코팅(830)은 파티션(3221)의 상부 섹션(3324) 상에 배치된 파티션 디바이스 스택(3310)의 NIC(810)의 적어도 일부를 덮도록 연장된다. 일부 비제한적인 예에서, 립(3329)에서 및/또는 거기에 근접한 NIC(810)의 일부는 전도성 코팅(830)에 의해 덮힐 수 있다. 일부 비제한적인 예에서, 전도성 코팅(830)은 그럼에도 불구하고 그들 사이에 NIC(810)가 개재되어 있음에도 불구하고 제2 전극(140)에 전기적으로 결합될 수 있다.
도 6f에 도시된 비제한적인 예(3300f)에서, 전도성 코팅(830)은 실질적으로 리세스(3222)에 한정되고/되거나 부분적으로 충전된다. 이와 같이, 일부 비제한적인 예에서, 전도성 코팅(830)은 천장(3325), 옆면(3326) 및, 비제한적인 예에서는, 플로어(3327)의 적어도 일부와 물리적으로 접촉할 수 있고, 따라서 보조 전극(1750)에 전기적으로 결합될 수 있다.
도시된 바와 같이, 일부 비제한적 예에서 캐비티(3320)는 전도성 코팅(830)과 플로어(3327) 사이에 형성될 수 있다. 일부 비제한적인 예에서, 캐비티(3320)는 전도성 코팅(830)이 플로어(3327)을 따라 물리적으로 접촉하지 않도록 전도성 코팅(830)을 플로어(3327)의 적어도 일부와 분리시키는 갭에 대응할 수 있다.
도시된 바와 같이, 일부 비제한적인 예에서, 캐비티(3320)는 플로어(3327)의 일부 및 디바이스 스택(3311)의 일부와 맞물리고 비교적 얇은 프로파일을 갖는다.
일부 비제한적인 예에서, 캐비티(3320)는 리세스(3222) 부피의 약 1% 내지 약 30%, 약 5% 내지 약 25%, 약 5% 내지 약 20% 및/또는 약 5% 내지 약 10%의 부피에 해당할 수 있다.
추가로, 도시된 바와 같이, 일부 비제한적인 예에서, CR 내에서 전도성 코팅(830)은 제2 전극(140)을 전도성 코팅(830)과 전기적으로 결합하기 위해 디바이스 스택(3311) 내의 NIC(810)의 적어도 일부를 덮도록 연장된다.
도 6g에 도시된 비제한적인 예(3300g)에서, 전도성 코팅(830)은 리세스(3222)에 부분적으로 충전된다. 이와 같이, 일부 비제한적인 예에서, 전도성 코팅(830)은 천장(3325), 옆면(3326) 및, 비제한적인 예에서는, 플로어(3327)의 적어도 일부와 물리적으로 접촉할 수 있고, 따라서 보조 전극(1750)에 전기적으로 결합될 수 있다.
도시된 바와 같이, 일부 비제한적 예에서 캐비티(3320)는 전도성 코팅(830)과 플로어(3327) 사이에 형성될 수 있다. 일부 비제한적인 예에서, 캐비티(3320)는 전도성 코팅(830)이 플로어(3327)을 따라 물리적으로 접촉하지 않도록 전도성 코팅(830)을 플로어(3327)의 적어도 일부와 분리시키는 갭에 대응할 수 있다.
도시된 바와 같이, 일부 비제한적인 예에서, 캐비티(3320)는 플로어(3327)의 일부 및 디바이스 스택(3311)의 일부와 맞물리고 비교적 얇은 프로파일을 갖는다.
일부 비제한적인 예에서, 캐비티(3320)는 리세스(3222) 부피의 약 1% 내지 약 30%, 약 5% 내지 약 25%, 약 5% 내지 약 20% 및/또는 약 5% 내지 약 10%의 부피에 해당할 수 있다.
추가로, 도시된 바와 같이, 일부 비제한적인 예에서, CR 내에서 전도성 코팅(830)은 제2 전극(140)을 전도성 코팅(830)과 전기적으로 결합하기 위해 디바이스 스택(3311) 내의 NIC(810)의 적어도 일부를 덮도록 연장된다.
도 6h에 도시된 비제한적인 예(3300h)에서, 전도성 코팅(830)은 리세스(3222)에 부분적으로 충전된다. 이와 같이, 일부 비제한적인 예에서, 전도성 코팅(830)은 천장(3325), 옆면(3326) 및, 비제한적인 예에서는, 플로어(3327)의 적어도 일부와 물리적으로 접촉할 수 있다.
도시된 바와 같이, 일부 비제한적 예에서 캐비티(3320)는 전도성 코팅(830)과 플로어(3327) 사이에 형성될 수 있다. 일부 비제한적인 예에서, 캐비티(3320)는 전도성 코팅(830)이 플로어(3327)을 따라 물리적으로 접촉하지 않도록 전도성 코팅(830)을 플로어(3327)의 적어도 일부와 분리시키는 갭에 대응할 수 있다.
도시된 바와 같이, 일부 비제한적인 예에서, 캐비티(3320)는 플로어(3327)의 일부 및 디바이스 스택(3311)의 일부와 맞물리고 비교적 얇은 프로파일을 갖는다.
일부 비제한적인 예에서, 캐비티(3320)는 리세스(3222) 부피의 약 1% 내지 약 30%, 약 5% 내지 약 25%, 약 5% 내지 약 20% 및/또는 약 5% 내지 약 10%의 부피에 해당할 수 있다.
추가로, 도시된 바와 같이, 일부 비제한적인 예에서, CR 내에서 전도성 코팅(830)은 잔류 디바이스 스택(3311) 내의 NIC(810)의 적어도 일부를 덮도록 연장된다. 일부 비제한적인 예에서, 전도성 코팅(830)은 그럼에도 불구하고 그들 사이에 NIC(810)가 개재되어 있음에도 불구하고 제2 전극(140)에 전기적으로 결합될 수 있다.
또한, 도시된 바와 같이, 일부 비제한적인 예에서, 전도성 코팅(830)은 파티션(3221)의 상부 섹션(3324) 상에 배치된 디바이스 스택(3310)의 NIC(810)의 적어도 일부를 덮도록 연장된다. 일부 비제한적인 예에서, 립(3329)에서 및/또는 거기에 근접한 NIC(810)의 일부는 전도성 코팅(830)에 의해 덮힐 수 있다. 일부 비제한적인 예에서, 전도성 코팅(830)은 그럼에도 불구하고 그들 사이에 NIC(810)가 개재되어 있음에도 불구하고 제2 전극(140)에 전기적으로 결합될 수 있다.
도 6i에 도시된 비제한적인 예(3300i)에서, 전도성 코팅(830)은 리세스(3222)에 부분적으로 충전된다. 이와 같이, 일부 비제한적인 예에서, 전도성 코팅(830)은 천장(3325), 옆면(3326) 및, 비제한적인 예에서는, 플로어(3327)의 적어도 일부와 물리적으로 접촉할 수 있다.
도시된 바와 같이, 일부 비제한적 예에서 캐비티(3320)는 전도성 코팅(830)과 플로어(3327) 사이에 형성될 수 있다. 일부 비제한적인 예에서, 캐비티(3320)는 전도성 코팅(830)이 플로어(3327)을 따라 물리적으로 접촉하지 않도록 전도성 코팅(830)을 플로어(3327)의 적어도 일부와 분리시키는 갭에 대응할 수 있다.
도시된 바와 같이, 일부 비제한적인 예에서, 캐비티(3320)는 플로어(3327)의 일부와 맞물리고 예(3300f-3300h)에 도시된 캐비티(3320)보다 상대적으로 더 두꺼운 프로파일을 갖는다.
일부 비제한적인 예에서, 캐비티(3320)는 리세스(3222) 부피의 약 10% 내지 약 80%, 약 10% 내지 약 70%, 약 20% 내지 약 60%, 약 10% 내지 약 30%, 약 25% 내지 약 50%, 약 50% 내지 약 80% 및/또는 약 70% 내지 약 95%의 부피에 해당할 수 있다.
추가로, 도시된 바와 같이, 일부 비제한적인 예에서, CR 내에서 전도성 코팅(830)은 디바이스 스택(3311) 내의 NIC(810)의 적어도 일부를 덮도록 연장된다. 일부 비제한적인 예에서, 전도성 코팅(830)은 그럼에도 불구하고 그들 사이에 NIC(810)가 개재되어 있음에도 불구하고 제2 전극(140)에 전기적으로 결합될 수 있다.
또한, 도시된 바와 같이, 일부 비제한적인 예에서, 전도성 코팅(830)은 파티션(3221)의 상부 섹션(3324) 상에 배치된 파티션 디바이스 스택(3310)의 NIC(810)의 적어도 일부를 덮도록 연장된다. 일부 비제한적인 예에서, 립(3329)에서 및/또는 거기에 근접한 NIC(810)의 일부는 전도성 코팅(830)에 의해 덮힐 수 있다. 일부 비제한적인 예에서, 전도성 코팅(830)은 그럼에도 불구하고 그들 사이에 NIC(810)가 개재되어 있음에도 불구하고 제2 전극(140)에 전기적으로 결합될 수 있다.
도 6j에 도시된 비제한적인 예(3300j)에서, 전도성 코팅(830)은 리세스(3222)에 부분적으로 충전된다. 이와 같이, 일부 비제한적인 예에서, 전도성 코팅(830)은 천장(3325), 옆면(3326) 및, 비제한적인 예에서는, 플로어(3327)의 적어도 일부와 물리적으로 접촉할 수 있다.
도시된 바와 같이, 일부 비제한적 예에서 캐비티(3320)는 전도성 코팅(830)과 플로어(3327) 사이에 형성될 수 있다. 일부 비제한적인 예에서, 캐비티(3320)는 전도성 코팅(830)이 플로어(3327)을 따라 물리적으로 접촉하지 않도록 전도성 코팅(830)을 플로어(3327)의 적어도 일부와 분리시키는 갭에 대응할 수 있다.
도시된 바와 같이, 일부 비제한적인 예에서, 캐비티(3320)는 플로어(3327)의 일부 디바이스 스택(3311)과 맞물리고 예(3300f-3300h)에 도시된 캐비티(3320)보다 상대적으로 더 두꺼운 프로파일을 갖는다.
일부 비제한적인 예에서, 캐비티(3320)는 리세스(3222) 부피의 약 10% 내지 약 80%, 약 10% 내지 약 70%, 약 20% 내지 약 60%, 약 10% 내지 약 30%, 약 25% 내지 약 50%, 약 50% 내지 약 80% 및/또는 약 70% 내지 약 95%의 부피에 해당할 수 있다.
추가로, 도시된 바와 같이, 일부 비제한적인 예에서, CR 내에서 전도성 코팅(830)은 디바이스 스택(3311) 내의 NIC(810)의 적어도 일부를 덮도록 연장된다. 일부 비제한적인 예에서, 전도성 코팅(830)은 그럼에도 불구하고 그들 사이에 NIC(810)가 개재되어 있음에도 불구하고 제2 전극(140)에 전기적으로 결합될 수 있다.
또한, 도시된 바와 같이, 일부 비제한적인 예에서, 전도성 코팅(830)은 파티션(3221)의 상부 섹션(3324) 상에 배치된 파티션 디바이스 스택(3310)의 NIC(810)의 적어도 일부를 덮도록 연장된다. 일부 비제한적인 예에서, 립(3329)에서 및/또는 거기에 근접한 NIC(810)의 일부는 전도성 코팅(830)에 의해 덮힐 수 있다. 일부 비제한적인 예에서, 전도성 코팅(830)은 그럼에도 불구하고 그들 사이에 NIC(810)가 개재되어 있음에도 불구하고 제2 전극(140)에 전기적으로 결합될 수 있다.
도 6k에 도시된 비제한적인 예(3300k)에서, 전도성 코팅(830)은 리세스(3222)에 부분적으로 충전된다. 이와 같이, 일부 비제한적인 예에서, 전도성 코팅(830)은, 일부 비제한적인 예에서, 천장(3325)의 적어도 일부 및, 일부 비제한적인 예에서는, 플로어(3327)의 적어도 일부와 물리적으로 접촉할 수 있다.
도시된 바와 같이, 일부 비제한적인 예에서, 캐비티(3320)는 전도성 코팅(830)과 옆면(3326), 일부 비제한적 예에서는 천장(3325)의 적어도 일부, 일부 비제한적 예에서는 플로어(3327)의 적어도 일부 사이에 형성될 수 있다. 일부 비제한적인 예에서, 캐비티(3320)는 전도성 코팅(830)이 물리적으로 접촉하지 않도록 전도성 코팅(830)을 옆면(3326), 일부 비제한적 예에서는 천장(3325)의 적어도 일부, 일부 비제한적 예에서는 플로어(3327)의 적어도 일부와 분리시키는 갭에 대응할 수 있다.
도시된 바와 같이, 일부 비제한적인 예에서, 캐비티(3320)는 실질적으로 모든 리세스(3222)를 차지한다.
일부 비제한적인 예에서, 캐비티(3320)는 리세스(3222) 부피의 약 10% 내지 약 80%, 약 10% 내지 약 70%, 약 20% 내지 약 60%, 약 10% 내지 약 30%, 약 25% 내지 약 50%, 약 50% 내지 약 80% 및/또는 약 70% 내지 약 95%의 부피에 해당할 수 있다.
추가로, 도시된 바와 같이, 일부 비제한적인 예에서, CR 내에서 전도성 코팅(830)은 잔류 디바이스 스택(3311) 내의 NIC(810)의 적어도 일부를 덮도록 연장된다. 일부 비제한적인 예에서, 전도성 코팅(830)은 그럼에도 불구하고 그들 사이에 NIC(810)가 개재되어 있음에도 불구하고 제2 전극(140)에 전기적으로 결합될 수 있다.
또한, 도시된 바와 같이, 일부 비제한적인 예에서, 전도성 코팅(830)은 파티션(3221)의 상부 섹션(3324) 상에 배치된 파티션 디바이스 스택(3310)의 NIC(810)의 적어도 일부를 덮도록 연장된다. 일부 비제한적인 예에서, 립(3329)에서 및/또는 거기에 근접한 NIC(810)의 일부는 전도성 코팅(830)에 의해 덮힐 수 있다. 일부 비제한적인 예에서, 전도성 코팅(830)은 그럼에도 불구하고 그들 사이에 NIC(810)가 개재되어 있음에도 불구하고 제2 전극(140)에 전기적으로 결합될 수 있다.
도 6l에 도시된 비제한적인 예(3300l)에서, 전도성 코팅(830)은 리세스(3222)에 부분적으로 충전된다.
도시된 바와 같이, 일부 비제한적 예에서 캐비티(3320)는 전도성 코팅(830)과 옆면(3326), 플로어(3327) 및 천장(3325) 사이에 형성될 수 있다. 일부 비제한적인 예에서, 캐비티(3320)는 전도성 코팅(830)이 물리적으로 접촉하지 않도록 전도성 코팅(830)을 옆면(3326), 플로어(3327) 및 천장(3325)과 분리시키는 갭에 대응할 수 있다.
도시된 바와 같이, 일부 비제한적인 예에서, 캐비티(3320)는 실질적으로 리세스(3222)를 차지한다.
일부 비제한적인 예에서, 캐비티(3320)는 리세스(3222) 부피의 약 80% 초과의 부피에 해당할 수 있다.
추가로, 도시된 바와 같이, 일부 비제한적인 예에서, CR 내에서 전도성 코팅(830)은 디바이스 스택(3311) 내의 NIC(810)의 적어도 일부를 덮도록 연장된다. 일부 비제한적인 예에서, 전도성 코팅(830)은 그럼에도 불구하고 그들 사이에 NIC(810)가 개재되어 있음에도 불구하고 제2 전극(140)에 전기적으로 결합될 수 있다.
또한, 도시된 바와 같이, 일부 비제한적인 예에서, 전도성 코팅(830)은 파티션(3221)의 상부 섹션(3324) 상에 배치된 파티션 디바이스 스택(3310)의 NIC(810)의 적어도 일부를 덮도록 연장된다. 일부 비제한적인 예에서, 립(3329)에서 및/또는 거기에 근접한 NIC(810)의 일부는 전도성 코팅(830)에 의해 덮힐 수 있다. 일부 비제한적인 예에서, 전도성 코팅(830)은 그럼에도 불구하고 그들 사이에 NIC(810)가 개재되어 있음에도 불구하고 제2 전극(140)에 전기적으로 결합될 수 있다.
도 6m에 도시된 비제한적인 예(3300m)에서, 전도성 코팅(830)은 실질적으로 리세스(3222)에 한정되고/되거나 부분적으로 충전된다. 이와 같이, 일부 비제한적인 예에서, 전도성 코팅(830)은, 일부 비제한적인 예에서, 천장(3325)의 적어도 일부 및, 일부 비제한적인 예에서는, 플로어(3327)의 적어도 일부와 물리적으로 접촉할 수 있다.
도시된 바와 같이, 일부 비제한적인 예에서, 캐비티(3320)는 전도성 코팅(830)과 옆면(3326), 일부 비제한적 예에서는 천장(3325)의 적어도 일부, 일부 비제한적 예에서는 플로어(3327)의 적어도 일부 사이에 형성될 수 있다. 일부 비제한적인 예에서, 캐비티(3320)는 전도성 코팅(830)이 물리적으로 접촉하지 않도록 전도성 코팅(830)을 옆면, 일부 비제한적 예에서는 천장(3325)의 적어도 일부, 일부 비제한적 예에서는 플로어(3327)의 적어도 일부와 분리시키는 갭에 대응할 수 있다.
도시된 바와 같이, 일부 비제한적인 예에서, 캐비티(3320)는 실질적으로 리세스(3222)를 차지한다.
일부 비제한적인 예에서, 캐비티(3320)는 리세스(3222) 부피의 약 10% 내지 약 80%, 약 10% 내지 약 70%, 약 20% 내지 약 60%, 약 10% 내지 약 30%, 약 25% 내지 약 50%, 약 50% 내지 약 80% 및/또는 약 70% 내지 약 95%의 부피에 해당할 수 있다.
추가로, 도시된 바와 같이, 일부 비제한적인 예에서, CR 내에서 전도성 코팅(830)은 디바이스 스택(3311) 내의 NIC(810)의 적어도 일부를 덮도록 연장된다. 일부 비제한적인 예에서, 전도성 코팅(830)은 그럼에도 불구하고 그들 사이에 NIC(810)가 개재되어 있음에도 불구하고 제2 전극(140)에 전기적으로 결합될 수 있다.
또한, 도시된 바와 같이, 일부 비제한적인 예에서, 전도성 코팅(830)은 파티션(3221)의 상부 섹션(3324) 상에 배치된 파티션 디바이스 스택(3310)의 NIC(810)의 적어도 일부를 덮도록 연장된다. 일부 비제한적인 예에서, 립(3329)에서 및/또는 거기에 근접한 NIC(810)의 일부는 전도성 코팅(830)에 의해 덮힐 수 있다. 일부 비제한적인 예에서, 전도성 코팅(830)은 그럼에도 불구하고 그들 사이에 NIC(810)가 개재되어 있음에도 불구하고 제2 전극(140)에 전기적으로 결합될 수 있다.
도 6n에 도시된 비제한적인 예(3300n)에서, 전도성 코팅(830)은 리세스(3222)에 부분적으로 충전된다. 이와 같이, 일부 비제한적인 예에서, 전도성 코팅(830)은 천장(3325), 옆면(3326) 및, 비제한적인 예에서는, 플로어(3327)의 적어도 일부와 물리적으로 접촉할 수 있다.
추가로, 도시된 바와 같이, 일부 비제한적인 예에서, 전도성 코팅(830)은 파티션(3221)의 상부 섹션(3324) 상에 배치된 파티션 디바이스 스택(3310)의 NIC(810)의 적어도 일부를 덮도록 연장된다. 일부 비제한적인 예에서, 립(3329)에서 및/또는 거기에 근접한 NIC(810)의 일부는 전도성 코팅(830)에 의해 덮힐 수 있다. 일부 비제한적인 예에서, 전도성 코팅(830)은 그럼에도 불구하고 그들 사이에 NIC(810)가 개재되어 있음에도 불구하고 제2 전극(140)에 전기적으로 결합될 수 있다.
도 6o에 도시된 비제한적인 예(3300o)에서, 전도성 코팅(830)은 리세스(3222)에 부분적으로 충전된다. 이와 같이, 일부 비제한적인 예에서, 전도성 코팅(830)은 천장(3325), 옆면(3326) 및, 비제한적인 예에서는, 플로어(3327)의 적어도 일부와 물리적으로 접촉할 수 있다.
추가로, 도시된 바와 같이, 일부 비제한적인 예에서, 전도성 코팅(830)은 파티션(3221)의 상부 섹션(3324) 상에 배치된 파티션 디바이스 스택(3310)의 NIC(810)의 적어도 일부를 덮도록 연장된다. 일부 비제한적인 예에서, 립(3329)에서 및/또는 거기에 근접한 NIC(810)의 일부는 전도성 코팅(830)에 의해 덮힐 수 있다. 일부 비제한적인 예에서, 전도성 코팅(830)은 그럼에도 불구하고 그들 사이에 NIC(810)가 개재되어 있음에도 불구하고 제2 전극(140)에 전기적으로 결합될 수 있다.
도 33p에 도시된 비제한적인 예(3300p)에서, 전도성 코팅(830)은 리세스(3222)에 부분적으로 충전된다. 이와 같이, 일부 비제한적인 예에서, 전도성 코팅(830)은 천장(3325), 일부 비제한적인 예에서는, 옆면(3326)의 적어도 일부와 물리적으로 접촉할 수 있다.
추가로, 도시된 바와 같이, 일부 비제한적인 예에서, 전도성 코팅(830)은 파티션(3221)의 상부 섹션(3324) 상에 배치된 파티션 디바이스 스택(3310)의 NIC(810)의 적어도 일부를 덮도록 연장된다. 일부 비제한적인 예에서, 립(3329)에서 및/또는 거기에 근접한 NIC(810)의 일부는 전도성 코팅(830)에 의해 덮힐 수 있다. 일부 비제한적인 예에서, 전도성 코팅(830)은 그럼에도 불구하고 그들 사이에 NIC(810)가 개재되어 있음에도 불구하고 제2 전극(140)에 전기적으로 결합될 수 있다.
도 7a 내지 도 7g는 적어도 하나의 반도체 층(130)의 증착 이전의 단계에서의 도 6a에 도시된 디바이스(3200)의 단편 전체에 걸친 보조 전극(1750)의 상이한 위치의 다양한 비제한적인 예를 도시한다. 따라서, 도 7a 내지 도 7g에서, 적어도 하나의 반도체 층(130), 제2 전극(140) 및 NIC(810), 잔류 디바이스 스택(3311)의 일부인지 아닌지로서 여부, 및 전도성 코팅(830)은 도시되지 않는다. 그럼에도 불구하고, 당업자는 이러한 피쳐(들) 및/또는 층(들)이 도 6b 내지 도 6p의 임의의 예시에서 도시된 것들을 제한 없이 포함하여 임의의 형태로 및/또는 임의의 위치에 도 7a 내지 도 7g의 임의의 예시에서 증착 후에 존재할 수 있다는 것을 이해할 것이다.
도 7a에 도시된 비제한적인 예(3400a)에서, 보조 전극(1750)은 보조 전극(1750)의 표면이 리세스(3222)에서 노출되도록 기판(110)에 인접하게 및/또는 그 안에 배열된다. 도시된 바와 같이, 일부 비제한적인 예에서, 보조 전극(1750)의 이러한 표면은 플로어(3327)의 적어도 일부에 제공되고/되거나 이를 형성하고/하거나 제공할 수 있다. 비제한적인 예로서, 보조 전극(1750)은 파티션(3221)에 인접하게 배치되도록 배열될 수 있다. 일부 비제한적인 예에서, 보조 전극(1750)은 적어도 하나의 전기 전도성 물질로 형성될 수 있다. 일부 비제한적인 예에서, 파티션(3221)은 포토레지스트를 제한 없이 포함하는 적어도 하나의 실질적으로 절연성인 물질로 형성될 수 있다. 일부 비제한적인 예에서, 파티션(3221) 및/또는 보조 전극(1750)을 제한 없이 포함하는 디바이스(3200)의 다양한 피쳐는 포토리소그래피를 제한 없이 포함하는 기술을 사용하여 형성될 수 있다.
도 7b에 도시된 비제한적인 예(3400b)에서, 보조 전극(1750)은 보조 전극(1750)의 표면이 리세스(3222)에서 노출되도록 파티션(3221)과 일체형으로 및/또는 그의 일부로서 형성된다. 도시된 바와 같이, 일부 비제한적인 예에서, 보조 전극(1750)의 이러한 표면은 옆면(3326)의 적어도 일부에 제공되고/되거나 이를 형성하고/하거나 제공할 수 있다. 비제한적인 예로서, 보조 전극(1750)은 하부 섹션(3323)에 대응하도록 배열될 수 있다. 일부 비제한적인 예에서, 보조 전극(1750)은 적어도 하나의 전기 전도성 물질로 형성될 수 있다. 일부 비제한적인 예에서, 상부 섹션(3324)은 포토레지스트를 제한 없이 포함하는 적어도 하나의 실질적으로 절연성인 물질로 형성될 수 있다. 일부 비제한적인 예에서, 상부 섹션(3324) 및/또는 보조 전극(1750)을 제한 없이 포함하는 디바이스(3200)의 다양한 피쳐는 포토리소그래피를 제한 없이 포함하는 기술을 사용하여 형성될 수 있다.
도 7c에 도시된 비제한적인 예(3400c)에서, 보조 전극(1750)은 보조 전극(1750)의 표면이 리세스(3222)에서 노출되도록 기판(110)에 인접하고/하거나 그 안에 배열되고 파티션(3221)과 일체형으로 및/또는 그의 일부로서 배열된다. 도시된 바와 같이, 일부 비제한적인 예에서, 보조 전극(1750)의 이러한 표면은 옆면(3326)의 적어도 일부 및/또는 플로어(3327)의 적어도 일부에 제공되고/되거나 이를 형성하고/하거나 제공할 수 있다. 비제한적인 예로서, 보조 전극(1750)은 파티션(3221)에 인접하게 배치되고/되거나 하부 섹션(3323)에 대응하도록 배열될 수 있다. 일부 비제한적인 예에서, 파티션(3221)에 인접하게 배치된 보조 전극(1750)의 부분은 하부 섹션(3323)에 대응하는 그의 부분과 전기적으로 결합되고/되거나 물리적으로 접촉할 수 있다. 일부 비제한적인 예에서, 이러한 부분은 서로 연속적으로 및/또는 일체형으로 형성될 수 있다. 일부 비제한적인 예에서, 보조 전극(1750)은 적어도 하나의 전기 전도성 물질로 형성될 수 있다. 일부 비제한적인 예에서, 그의 일부는 상이한 물질로 형성될 수 있다. 일부 비제한적인 예에서, 파티션(3221) 및/또는 그의 상부 섹션(3324)은 포토레지스트를 제한 없이 포함하는 적어도 하나의 실질적으로 절연성인 물질로 형성될 수 있다. 일부 비제한적인 예에서, 파티션(3221), 상부 섹션(3324) 및/또는 보조 전극(1750)을 제한 없이 포함하는 디바이스(3200)의 다양한 피쳐는 포토리소그래피를 제한 없이 포함하는 기술을 사용하여 형성될 수 있다.
도 7d에 도시된 비제한적인 예(3400d)에서, 보조 전극(1750)은 보조 전극(1750)의 표면이 리세스(3222) 내에서 노출되도록 상부 섹션(3324)에 인접하게 및/또는 그 안에 배열된다. 도시된 바와 같이, 일부 비제한적인 예에서, 보조 전극(1750)의 이러한 표면은 천장(3325)의 적어도 일부에 제공되고/되거나 이를 형성하고/하거나 제공할 수 있다. 비제한적인 예로서, 보조 전극(1750)은 상부 섹션(3324)에 인접하게 배치되도록 배열될 수 있다. 일부 비제한적인 예에서, 보조 전극(1750)은 적어도 하나의 전기 전도성 물질로 형성될 수 있다. 일부 비제한적인 예에서, 파티션(3221)은 포토레지스트를 제한 없이 포함하는 적어도 하나의 실질적으로 절연성인 물질로 형성될 수 있다. 일부 비제한적인 예에서, 파티션(3221) 및/또는 보조 전극(1670)을 제한 없이 포함하는 디바이스(3200)의 다양한 피쳐는 포토리소그래피를 제한 없이 포함하는 기술을 사용하여 형성될 수 있다.
도 7e에 도시된 비제한적인 예(3400e)에서, 보조 전극(1750)은 보조 전극(1750)의 표면이 리세스(3222)에서 노출되도록 상부 섹션(3324)에 인접하고/하거나 그 안에 배열되고 파티션(3221)과 일체형으로 및/또는 그의 일부로서 배열된다. 도시된 바와 같이, 일부 비제한적인 예에서, 보조 전극(1750)의 이러한 표면은 천장(3325)의 적어도 일부 및/또는 옆면(3326)의 적어도 일부에 제공되고/되거나 이를 형성하고/하거나 제공할 수 있다. 비제한적인 예로서, 보조 전극(1750)은 상부(3324)에 인접하게 배치되고/되거나 하부 섹션(3323)에 대응하도록 배열될 수 있다. 일부 비제한적인 예에서, 상부 섹션(3324)에 인접하게 배치된 보조 전극(1750)의 부분은 하부 섹션(3323)에 대응하는 그의 부분과 전기적으로 결합되고/되거나 물리적으로 접촉할 수 있다. 일부 비제한적인 예에서, 이러한 부분은 서로 연속적으로 및/또는 일체형으로 형성될 수 있다. 일부 비제한적인 예에서, 보조 전극(1750)은 적어도 하나의 전기 전도성 물질로 형성될 수 있다. 일부 비제한적인 예에서, 그의 일부는 상이한 물질로 형성될 수 있다. 일부 비제한적인 예에서, 상부 섹션(3324)은 포토레지스트를 제한 없이 포함하는 적어도 하나의 실질적으로 절연성인 물질로 형성될 수 있다. 일부 비제한적인 예에서, 상부 섹션(3324) 및/또는 보조 전극(1750)을 제한 없이 포함하는 디바이스(3200)의 다양한 피쳐는 포토리소그래피를 제한 없이 포함하는 기술을 사용하여 형성될 수 있다.
도 7f에 도시된 비제한적인 예(3400f)에서, 보조 전극(1750)은 보조 전극(1750)의 표면이 리세스(3222) 내에서 노출되도록 기판(110)에 인접하고/하거나 그 안에 배열되고 상부 섹션(3324)에 인접하게 및/또는 그 안에 배열된다. 도시된 바와 같이, 일부 비제한적인 예에서, 보조 전극(1750)의 이러한 표면은 천장(3325)의 적어도 일부 및/또는 플로어(3327)의 적어도 일부에 제공되고/되거나 이를 형성하고/하거나 제공할 수 있다. 비제한적인 예로서, 보조 전극(1750)은 파티션(3221)에 인접하고/하거나 그의 상부 섹션(3324)에 인접하게 배치되도록 배열될 수 있다. 일부 비제한적인 예에서, 파티션에 인접하게 배치된 보조 전극(1750)의 부분은 천장(3325)에 대응하는 그의 부분과 전기적으로 결합될 수 있다. 일부 비제한적인 예에서, 보조 전극(1750)은 적어도 하나의 전기 전도성 물질로 형성될 수 있다. 일부 비제한적인 예에서, 그의 일부는 상이한 물질로 형성될 수 있다. 일부 비제한적인 예에서, 파티션(3221) 및/또는 그의 상부 섹션(3324)은 포토레지스트를 제한 없이 포함하는 적어도 하나의 실질적으로 절연성인 물질로 형성될 수 있다. 일부 비제한적인 예에서, 파티션(3221), 상부 섹션(3324) 및/또는 보조 전극(1750)을 제한 없이 포함하는 디바이스(3200)의 다양한 피쳐는 포토리소그래피를 제한 없이 포함하는 기술을 사용하여 형성될 수 있다.
도 7g에 도시된 비제한적인 예(3400g)에서, 보조 전극(1750)은 보조 전극(1750)의 표면이 리세스(3222) 내에서 노출되도록 기판(110)에 인접하고/하거나 그 안에 배열되고, 파티션(3221)과 일체형으로 및/또는 그의 일부로서 및/또는 상부 섹션(3324)에 인접하게 및/또는 그 안에 배열된다. 도시된 바와 같이, 일부 비제한적인 예에서, 보조 전극(1750)의 이러한 표면은 천장(3325)의 적어도 일부, 옆면(3326)의 적어도 일부 및/또는 플로어(3327)의 적어도 일부에 제공되고/되거나 이를 형성하고/하거나 제공할 수 있다. 비제한적인 예로서, 보조 전극(1750)은 파티션(3221)에 인접하고/하거나, 하부 섹션(3323)에 대응하고/하거나 그의 상부 섹션(3324)에 인접하게 배치되도록 배열될 수 있다. 일부 비제한적인 예에서, 파티션(3221)에 인접하게 배치된 보조 전극(1750)의 부분은 하부 섹션(3323) 및/또는 천장(3325)에 대응하는 그의 부분과 전기적으로 결합될 수 있다. 일부 비제한적인 예에서, 하부 섹션(3323)에 대응하는 보조 전극(1750)의 부분은 파티션(3221) 및/또는 천장(3325)에 인접하게 배치된 그의 부분 중 적어도 하나에 전기적으로 결합될 수 있다. 일부 비제한적인 예에서, 천장(3325)에 대응하는 보조 전극(1750)의 부분은 파티션 및/또는 하부 섹션(3323)에 인접하게 배치된 그의 부분 중 적어도 하나에 전기적으로 결합될 수 있다. 일부 비제한적인 예에서, 하부 섹션(3323)에 대응하는 보조 전극(1750)의 부분은 파티션(3221)에 인접하게 배치되고/되거나 상부 섹션(3324)에 대응하는 그의 부분 중 적어도 하나와 물리적으로 접촉할 수 있다. 일부 비제한적인 예에서, 보조 전극(1750)은 적어도 하나의 전기 전도성 물질로 형성될 수 있다. 일부 비제한적인 예에서, 그의 일부는 상이한 물질로 형성될 수 있다. 일부 비제한적인 예에서, 파티션(3221), 하부 섹션(3323) 및/또는 그의 상부 섹션(3324)은 포토레지스트를 제한 없이 포함하는 적어도 하나의 실질적으로 절연성인 물질로 형성될 수 있다. 일부 비제한적인 예에서, 파티션(3221), 그의 하부 섹션(3323) 및/또는 상부 섹션(3324) 및/또는 보조 전극(1750)을 제한 없이 포함하는 디바이스(3200)의 다양한 피쳐는 포토리소그래피를 제한 없이 포함하는 기술을 사용하여 형성될 수 있다.
일부 비제한적인 예에서, 도 6b 내지 도 6p와 관련하여 설명된 다양한 피쳐는 도 7a 내지 도 7gh와 관련하여 설명된 다양한 피쳐와 조합될 수 있다. 일부 비제한적인 예에서, 도 6b, 도 6c, 도 6e, 도 6f, 도 6g, 도 6h, 도 6i 및/또는 도 6j 중 어느 하나에 따른 디바이스 스택(3311) 및 전도성 코팅(830)은 도 7a 내지 도 7g 중 어느 하나에 따른 파티션(3221) 및 보조 전극(1750)과 조합될 수 있다. 일부 비제한적인 예에서, 도 6k 내지 도 6m 중 어느 하나는 도 7d 내지 도 7g 중 어느 하나와 독립적으로 조합될 수 있다. 일부 비제한적인 예에서, 도 6c 및 도 6d 중 어느 하나는 도 7a, 도 7c, 도 7f 및/또는 도 7g 중 어느 하나와 조합될 수 있다.
비발광 영역의 개구
이제, 도 8a를 참조하면, 디바이스(100)의 예시적인 버전(3500)의 단면도가 도시되어 있다. 디바이스(3500)는 비발광 영역(1920)에 있는 적어도 하나의 파티션(3221)이 그 사이의 개구(3522)와 같은 보호된 영역(3065)을 정의한다는 점에서 디바이스(3200)와 다르다. 일부 비제한적인 예에서, 적어도 하나의 파티션(3221)은 한 쌍의 파티션(3221)을 대면 배열(facing arrangement)로 포함하는 것으로 보일 수 있다. 일부 비제한적인 예에서, 적어도 하나의 파티션(3221)은 내부에 개구를 갖는 실질적으로 환형 형상을 갖는 것으로 보일 수 있다. 도시된 바와 같이, 일부 비제한적인 예에서, 적어도 하나의 파티션(3221)은 제1 전극(120)의 적어도 하나의 에지를 덮고 적어도 하나의 발광 영역(1910)을 정의하는 PDL(440)로서 기능할 수 있다. 일부 비제한적인 예에서, 적어도 하나의 파티션(3221)은 PDL(440)과 별도로 제공될 수 있다.
리세스(3222)와 같은 보호된 영역(3065)은 적어도 하나의 파티션(3221)에 의해 획정된다. 일부 비제한적인 예에서, 리세스(3222)는 기판(110)에 근접한 개구(3522)의 일부에 제공될 수 있다. 일부 비제한적인 예에서, 개구(3522)는 평면도에서 볼 때 실질적으로 타원형일 수 있다. 일부 비제한적인 예에서, 리세스(3222)는 평면도에서 볼 때 실질적으로 환형일 수 있고 개구(3522)를 둘러쌀 수 있다.
일부 비제한적인 예에서, 리세스(3222)는 디바이스 스택(3311) 및/또는 파티션 디바이스 스택(3310)의 각각의 층들을 형성하기 위한 물질이 실질적으로 없을 수 있다. 도면에서 알 수 있는 바와 같이, 일부 예에서, 디바이스 스택(3311)은 파티션 디바이스 스택(3310)과 동일한 구조의 일부를 형성할 수 있다.
일부 비제한적인 예에서, 개구 디바이스 스택(3510)은 개구(3522) 내에 배치될 수 있다. 일부 비제한적인 예에서, 디바이스 스택(3311)(및/또는 파티션 디바이스 스택(3310))의 각 층을 형성하기 위한 증발된 물질은 개구(3522) 내에 증착되어 그 안에서 개구 디바이스 스택(3510)을 형성할 수 있다.
일부 비제한적인 예에서, 보조 전극(1750)은 적어도 그의 일부분이 리세스(3222) 내에 배치되도록 배열된다. 비제한적인 예로서, 보조 전극(1750)은 도 37a 내지 도 37g에 도시된 예 중 어느 하나에 의해 리세스(3222)에 대해 배치될 수 있다. 도시된 바와 같이, 일부 비제한적인 예에서, 보조 전극(1750)은 개구(3522) 내에 배열됨으로써, 개구 디바이스 스택(3510)이 보조 전극(1750)의 표면 상에 증착된다.
전도성 코팅(830)은 전극(140)을 보조 전극(1750)에 전기적으로 결합하기 위해 개구(3522) 내에 배치된다. 비제한적인 예로서, 전도성 코팅(830)의 적어도 일부분은 리세스(3222) 내에 배치된다. 비제한적인 예로서, 전도성 코팅(830)은 도 6a 내지 도 6p에 도시된 예 중 어느 하나에 의해 리세스(3222)에 대해 배치될 수 있다. 비제한적인 예로서, 도 8a에 도시된 배열은 도 6p에 도시된 예와 도 7c에 도시된 예의 조합으로 볼 수 있다.
이제 도 8b를 참조하면, 디바이스(3500)의 추가의 예의 단면도가 도시되어 있다. 도시된 바와 같이, 보조 전극(1750)은 적어도 옆면(3326) 일부분을 형성하도록 배열된다. 이와 같이, 보조 전극(1750)은 평면도에서 볼 때 실질적으로 환형일 수 있으며, 개구(3522)를 둘러쌀 수 있다. 도시된 바와 같이, 일부 비제한적인 예에서, 개구 디바이스 스택(3510)은 기판(110)의 노출된 층 표면(111) 상에 증착된다.
비제한적인 예로서, 도 8b에 도시된 배열은 도 6o에 도시된 예와 도 7b에 도시된 예의 조합으로 볼 수 있다.
실시예
하기 실시예는 단지 예시 목적이며 어떠한 방식으로든 본 개시내용의 일반성을 제한하려는 의도가 아니다.
실시예 1
유리 기판(110) 상에 ITO 층을 증착한 다음 Mo 층 및 포토레지스트 층을 증착하여 패턴화된 유리 샘플을 제조하였다. 이러한 층을 증착한 후, 포토레지스트 및 Mo 층을 선택적으로 제거하고 에칭하여 파티션 구조를 형성하였으며, 여기서 각각의 파티션(3221)은 Mo에 의해 형성된 하부 섹션(3323) 및 포토레지스트에 의해 형성된 상부 섹션(3324)을 포함하도록 형성된다. 구체적으로는, Mo에 의해 형성된 파티션(3221)의 하부 섹션(3323)의 두께는 대략 350 nm였으며, 리세스(3222)는 대략 1300 nm 정도 측면 방향으로 연장되었다. 이어서, 패턴화된 유리 샘플을 처리하여 대략 200 nm 두께의 반도체 층(130)을 증착한 다음, 대략 20 nm 두께의 Mg:Ag 층을 증착하여 제2 전극(140)을 형성하였다. 대략 5 nm 두께의 NIC 층(810)이 제2 전극(140) 위에 증착되었다. 이어서, 1000 nm의 기준 두께가 달성될 때까지 전체 샘플을 Mg 증기 플럭스에 노출시켰다.
도 9는 실시예 1에 따른 샘플의 SEM으로 찍은 단면 이미지이다. 도시된 바와 같이, ITO 층(3620)은 기판(110) 위에 제공되고, 파티션(3221)의 하부 섹션(3323) 및 상부 섹션(3324)이 제공된다. 적어도 하나의 반도체 층(130), 제2 전극(140) 및 NIC(810)를 포함하는 디바이스 스택(3311)은 ITO 층(3620) 위에 제공된다. 전도성 코팅(830)은 Mg의 증착에 의해 형성된다. 구체적으로, 전도성 코팅(830)은 리세스(3222) 외측으로 연장하여 파티션(3221)에 근접하게 배열된 디바이스 스택(3311)의 서브세트(subset)와 중첩된다. 이러한 방식으로, 전도성 코팅(830)은 디바이스 스택(3311)의 제2 전극(140) 뿐만 아니라 파티션(3221)의 하부 섹션(3323) 및/또는 ITO 층(3620)과 전기적으로 결합된다.
실시예 2
Mo 및 포토레지스트 층이 ITO 층(3620) 대신에 또 다른 포토레지스트 층(3720)의 상부 상에 증착되었다는 것을 제외하고는, 실시예 1에서 기술된 것과 유사한 구조를 갖는 패턴화된 유리 샘플을 제조하였다. 이러한 방식으로 형성된 파티션(3221)은 대략 400 nm의 두께를 갖는 Mo에 의해 형성된 하부 섹션(3323) 및 대략 1300 nm 정도 측면 방향으로 연장되는 리세스(3222)를 가졌다. 이어서, 패턴화된 유리 샘플을 처리하여 대략 200 nm 두께의 반도체 층(130)을 증착한 다음, 대략 15 nm 두께의 Mg:Ag 층을 증착하여 제2 전극(140)을 형성하였다. 대략 5 nm 두께의 NIC 층(810)이 제2 전극(140) 위에 증착되었다. 300 nm의 기준 두께가 달성될 때까지 전체 샘플을 Mg 증기 플럭스에 노출시켰다.
도 10은 실시예 2에 따른 샘플의 SEM으로 찍은 단면 이미지이다. 도시된 바와 같이, 포토레지스트 층(3720)은 유리 기판(110) 위에 제공되고, 그 위에 파티션(3221)의 하부 섹션(3323) 및 상부 섹션(3324)이 제공된다. 적어도 하나의 반도체 층(130), 제2 전극(140) 및 NIC(810)를 포함하는 디바이스 스택(3311)은 포토레지스트 층(3720) 위에 제공된다. 전도성 코팅(830)은 Mg의 증착에 의해 형성된다. 구체적으로, 전도성 코팅(830)은 파티션(3221)의 립(3329) 및 립(3329) 근처 및/또는 주변 영역 위에 증착된다. 전도성 코팅(830)의 서브세트는 리세스(3222) 너머까지 연장하여 파티션(3221)에 근접하게 배열된 디바이스 스택(3311)과 중첩된다. 전도성 코팅(830)의 다른 서브세트는 천장(3325)을 덮도록 리세스(3222) 내에 배치되고 파티션(3221)의 하부 섹션(3323)을 향해 측면 방향으로 연장된다. 이러한 방식으로, 전도성 코팅(830)은 디바이스 스택(3311)의 제2 전극(140) 뿐만 아니라 파티션(3221)의 하부 섹션(3323)에 전기적으로 결합된다.
실시예 3
ITO 층(3824)을 Mo 층 위에 제공하여 Mo에 의해 형성된 하부 섹션(3323) 및 ITO에 의해 형성된 상부 섹션(3324)을 갖는 파티션(3221)을 형성하였다는 것을 제외하고는, 실시예 2에서 기술된 것과 유사한 구조를 갖는 패턴화된 유리 샘플을 제조하였다. 파티션(3221)의 하부 섹션(3323)은 대략 400 nm의 두께 및 대략 300 nm 정도 측면 방향으로 연장된 리세스를 가졌다. 이어서, 패턴화된 유리 샘플을 처리하여 대략 200 nm 두께의 반도체 층(130)을 증착한 다음, 대략 20 nm 두께의 Mg:Ag 층을 증착하여 제2 전극(140)을 형성하였다. 대략 2 nm 두께의 NIC 층(810)이 제2 전극(140) 위에 증착되었다. 400 nm의 기준 두께가 달성될 때까지 전체 샘플을 Mg 증기 플럭스에 노출시켰다.
도 11은 실시예 3에 따른 샘플의 SEM으로 찍은 단면 이미지이다. 도시된 바와 같이, 포토레지스트 층(3720)은 유리 기판(110) 위에 제공되고, 그 위에 파티션(3221)의 하부 섹션(3323) 및 상부 섹션(3324)이 제공된다. 적어도 하나의 반도체 층(130), 제2 전극(140) 및 NIC(810)를 포함하는 디바이스 스택(3311)은 포토레지스트 층(3720) 위에 제공된다. 전도성 코팅(830)은 Mg의 증착에 의해 형성된다. 구체적으로, 전도성 코팅(830)은 파티션(3221)의 립(3329) 및 립(3329) 근처 및/또는 주변 영역 위에 증착된다. 전도성 코팅(830)의 서브세트는 리세스(3222) 너머까지 연장하여 파티션(3221)에 근접하게 배열된 디바이스 스택(3311)과 중첩된다. 전도성 코팅(830)의 다른 서브세트는 천장(3325)을 덮도록 리세스(3222) 내에 배치되고 파티션(3221)의 하부 섹션(3323)을 향해 측면 방향으로 연장된다. 이러한 방식으로, 전도성 코팅(830)은 디바이스 스택(3311)의 제2 전극(140) 뿐만 아니라 적어도 전기 전도성인 파티션(3221)의 상부 섹션(3324)에 전기적으로 결합된다.
실시예 4
도 8b에서 기술된 것과 유사한 구조를 갖는 패턴화된 유리 샘플을 제조하였다. 구체적으로, 파티션(3221)은 대략 360 nm 두께의 Mo 층에 의해 형성된 하부 섹션(3323) 및 포토레지스트에 의해 형성된 상부 섹션(3324)을 포함한다. 리세스(3222)는 상부 섹션(3324)에 의해 형성된 립(3329)에 대해 하부 섹션(3323)의 옆면(3326)을 대략 200 내지 300 nm 정도 오프셋함으로써 제공되었다. 이어서, 패턴화된 유리 샘플을 처리하여 대략 240 nm 두께의 반도체 층(130)을 증착한 다음, 대략 2 nm 두께의 Yb 층 및 대략 14 nm 두께의 Mg:Ag 층을 증착하여 제2 전극(140)을 형성하였다. 대략 3 nm 두께의 NIC 층(810)이 제2 전극(140) 다음에 증착되었다. 200 nm의 기준 두께가 달성될 때까지 전체 샘플을 Mg 증기 플럭스에 노출시켰다.
도 12a 및 도 12b는 실시예 4에 따른 샘플의 SEM으로 찍은 단면 이미지이다. 도시된 바와 같이, 포토레지스트 층(3720)은 유리 기판(110) 위에 제공되고, 그 위에 파티션(3221)의 하부 섹션(3323) 및 상부 섹션(3324)이 제공된다. 적어도 하나의 반도체 층(130), 제2 전극(140) 및 NIC(810)를 포함하는 파티션 디바이스 스택(3310)은 파티션(3221)의 상부 섹션(3324)의 상부 상에 증착된다. 전도성 코팅(830)은 Mg의 증착에 의해 형성된다. 구체적으로, 전도성 코팅(830)은 파티션(3221)의 립(3329) 및 립(3329) 근처 및/또는 주변 영역 상에 및/또는 위에 증착된다. 전도성 코팅(830)의 서브세트는 리세스(3222) 너머까지 연장하여 파티션(3221)에 근접하게 배열된 디바이스 스택(3310)과 중첩된다. 전도성 코팅(830)의 다른 서브세트는 천장(3325)을 덮도록 리세스(3222) 내에 배치되고 파티션(3221)의 하부 섹션(3323)을 향해 측면 방향으로 연장된다. 전도성 코팅(830)은 옆면(3326)을 추가로 덮는다. 이러한 방식으로, 전도성 코팅(830)은 디바이스 스택(3311)(도면에서 식별되지 않음)의 제2 전극(140) 뿐만 아니라 전기 전도성이고 보조 전극(1750)으로서 작용할 수 있는 파티션(3221)의 하부 섹션(3323)에 전기적으로 결합된다.
실시예 5
실시예 4와 유사한 샘플을 제조하여 분석하였다. 도 13a 및 도 13b는 실시예 5에 따른 샘플의 SEM으로 찍은 단면 이미지이다. 도시된 바와 같이, 전도성 코팅(830)은 파티션(3221)의 상부 섹션(3324)과 하부 섹션(3323) 사이의 측면 방향 오프셋에 의해 형성된 리세스(3222)를 실질적으로 충진한다. 보다 구체적으로, 상부 섹션(3324)의 표면에 의해 제공되는 천장(3325)(도면에서 식별되지 않음)은 전도성 코팅(830)에 의해 실질적으로 코팅된다. 추가로, 하부 섹션(3323)에 의해 형성된 옆면(3326)도 또한 전도성 코팅(830)에 의해 실질적으로 코팅된다. 이러한 방식으로, 전도성 코팅(830)은 파티션 디바이스 스택(3310)의 제2 전극(140) 뿐만 아니라 전기 전도성이고 보조 전극(1750)으로서 작용할 수 있는 파티션(3221)의 하부 섹션(3323)에 전기적으로 결합된다.
도 13b에서, 디바이스 스택(3311)도 또한 볼 수 있다.
버스바(들)
일부 비제한적인 예에서, 추가의 보조 전극(1750)으로서 작용할 수 있는 버스바(4150)를 제공하여 제2 전극(140)의 유효 시트 저항을 더 낮출 수 있다. 일부 비제한적인 예에서, 버스바(4150)는, 일부 비제한적인 예에서는, 전도성 코팅(830)에 의해 제2 전극(140)에 전기적으로 결합될 수 있는 보조 전극(1750)에 전기적으로 결합될 수 있다. 일부 비제한적인 예에서, 이러한 버스바(4150)는 기판(110) 내에 및/또는 기판(110)에 인접하게 제공될 수 있다.
도 14a는, 디바이스(100)의 예시적인 버전(4100)에서, (서브-) 픽셀(340/264x)에 각각 대응하는 복수의 발광 영역(1910)을 평면도로 도시한다. 일부 비제한적인 예에서, 도시된 바와 같이, 각각의 방출 영역(1910)은 실질적으로 직사각형 구성을 갖는다. 일부 비제한적인 예에서, 도시된 바와 같이, 발광 영역(1910)은 규칙적으로 이격된 패턴으로 정렬된다. 당업자는 구성 및 패턴 중 적어도 하나는 도시된 것과 다를 수 있다는 사실을 이해할 것이다. 각각의 발광 영역(1910)은 적어도 하나의 비발광 영역(1920)으로 둘러싸여 있다.
적어도 하나의 버스바(4150)는, 일부 비제한적인 예에서는, 도시된 바와 같이, 비발광 영역(들)(1920)의 측면 애스팩트(들)(420) 내에서 기판(110) 내에 및/또는 이에 인접하게 배치되었다. 일부 비제한적인 예에서, 도시된 바와 같이, 버스바(들)(4150)는 인접한 발광 영역(1910) 사이에서 제1 측면 방향으로 연장된다. 일부 비제한적인 예에서, 도시된 바와 같이, 버스바(들)(4150)은 또한 인접한 발광 영역(1910) 사이에서 제2 측면 방향으로 연장되며, 여기서 제2 측면 방향은 제1 측면 방향에 실질적으로 수직이다.
개구(4122)와 같은 적어도 하나의 보호된 영역(3065)은 적어도 하나의 버스바(4150)의 적어도 일부를 노출시키기 위해 적어도 하나의 비발광 영역(1920) 내에 형성된다. 일부 비제한적인 예에서, 도시된 바와 같이, 적어도 하나의 개구(4122)는 제1 측면 방향으로 연장되는 적어도 하나의 버스바(4150)와 제2 측면 방향으로 연장되는 적어도 하나의 버스바(4150)의 교차점에 위치된다.
이제 도 14b를 참조하면, 평면도 및 단면도 모두에서, 제1 및 제2 측면 방향으로 각각 연장되는 버스바(4150)의 교차점에서 개구(4122)를 둘러싸는 영역(4101)에 대응하는 디바이스(4100)의 단편이 도시되어 있다.
도시된 바와 같이, 개구(4122)는 파티션(3221)의 각진 섹션(angled section)(3324)과 유사한 2개의 대향하는 각진 섹션(4124)에 의해 형성된다. 일부 비제한적인 예에서, 도시된 바와 같이, 각진 섹션(4124)은 파티션(3221)의 하부 섹션(3323)과 유사한 하부 섹션을 갖지 않는다. 따라서, 일부 비제한적인 예에서, 도시된 바와 같이, 개구(4122)는 리세스(3222)를 갖지 않는다. 오히려, 각진 섹션(4124)은 기판(110) 상에 직접 배치된다.
각각의 각진 섹션(4124)은 그 위에 배치된 디바이스 스택(3310)을 갖는다. 추가로, 개구(4122)는 각진 섹션(4124) 사이에 배치된 파티션 디바이스 스택(3310)을 갖는다. 일부 비제한적인 예에서, 도시된 바와 같이, 파티션 디바이스 스택(3310)은 기판(110) 상에 배치되고 각진 섹션(4124)으로부터 이격되어 있는 언더컷 부분(4111) 상에 배치된다. 일부 비제한적인 예에서, 도시된 바와 같이, 언더컷 부분(4111)은 각각의 각진 섹션(4124)의 파티션 디바이스 스택(3311)의 레벨에 거의 필적하는 레벨로 파티션 디바이스 스택(3310)을 상승시킨다. 당업자는 일부 비제한적인 예에서 각진 섹션(들)(4124) 상에 나타나 있는 파티션 디바이스 스택(3310) 중 적어도 하나가 (도면에 도시되지 않은) 디바이스 스택(3311)과 동일한 구조의 일부를 형성할 수 있다는 것을 이해할 것이다.
따라서, 일부 비제한적인 예에서, 도시된 바와 같이, 대향하는 각진 섹션(4124) 및 그들 사이의 언더컷 부분(4111)의 프로파일은 규칙적으로 등각등변 절두 환형 원추 섹션(regular truncated annular conic section)으로 기술될 수 있는 형상을 갖는 개구(4122)를 정의한다.
버스바(들)(4150)은 기판(110) 내에 매립되고, 기판(110) 상에 및/또는 그에 인접하게 배치된다.
당업자는 대향하는 각진 섹션(4124) 및/또는 언더컷 부분(4111)에 의해 획정되는 적어도 하나의 개구(들)(4122)이 PDL(들)(440)을 형성하는 동안 포토레지스트를 비제한적으로 포함하는 물질의 선택적 증착에 의해 형성될 수 있다는 것을 이해할 것이다. 일부 비제한적인 예에서, 포토레지스트가 없는 것을 포함하는 증착된 물질은 증착 후에 및/또는 에칭, 삭마(ablating) 및/또는 그렇지 않으면 증착된 물질을 제거함으로써 선택적으로 제거될 수 있다.
적어도 하나의 개구(들)(4122) 및 구성요소인 대향하는 각진 섹션(4124) 및/또는 그의 언더컷 부분(들)(4111)의 형성 후에, 파티션 디바이스 스택(들)(3310)은 적어도 하나의 반도체 층(130), 제2 전극(140) 및 NIC(810)의 증착에 의해 형성될 수 있다. 일부 비제한적인 예에서, 도시된 바와 같이, 파티션 디바이스 스택(들)(3310)은 실질적으로 각진 섹션(4124)을 따라 버스바(4150)의 노출된 층 표면(111)에 근접한 그의 립(4129)까지 연장될 수 있다.
일부 비제한적인 예에서, 적어도 하나의 반도체 층(130), 제2 전극(140) 및/또는 NIC(810)는 오픈 마스크 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다. 그럼에도 불구하고, 적어도 하나의 반도체 층(130), 제2 전극(140) 및/또는 NIC(810)의 증착 동안, 각진 구성을 갖는 개구(4122)는, 일부 비제한적인 예에서는, 개구(4122)가 이러한 층들이 실질적으로 결여된 상태를 유지하도록 할 수 있다.
일부 비제한적인 예에서, 여하간에 각진 구성을 갖는 적어도 하나의 개구(4122)가 이러한 층들 중 적어도 하나의 증착을 허용할 것이기 때문에, 반도체 층(들)(130), 제2 전극(140) 및/또는 NIC(810) 중 적어도 하나의 증착은, 일부 비제한적인 예에서는, 적어도 개구(4122)가 이러한 층들이 실질적으로 결여된 상태를 유지하는 것을 보장하도록 섀도우 마스크를 사용할 수 있다.
NIC(810)의 증착 후에, 전도성 코팅(830)은 디바이스(4100) 위에 증착된다. 일부 비제한적인 예에서, 전도성 코팅(830)은 오픈 마스크 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다. 일부 비제한적인 예에서, 전도성 코팅(830)은 디바이스(4100)를 전도성 코팅(830)을 형성하기 위한 물질의 증발된 플럭스로 처리함으로써 증착될 수 있다. 비제한적인 예로서, 전도성 코팅(830) 물질의 소스(도시되지 않음)는 전도성 코팅(830)을 형성하기 위한 물질의 증발된 플럭스를 디바이스(4100)를 향해 진행하여 증발된 플럭스가 표면 상에 입사되도록 하는데 사용될 수 있다. 그러나, 일부 비제한적인 예에서, 발광 영역(1910)의 측면 애스팩트(410) 및/또는 적어도 하나의 비발광 영역(1920)의 적어도 일부의 측면 애스팩트(420) 내에 배치된 NIC(810)의 표면은 비교적 낮은 초기 고착 계수(S 0)를 나타내며, 전도성 코팅(830)은 NIC(810)가 존재하지 않는 디바이스(4100)의 개구(4122)를 제한 없이 포함하는 부분 상에 선택적으로 증착될 수 있다.
일부 비제한적인 예에서, 전도성 코팅(830)을 형성하기 위한 물질의 증발된 플럭스의 적어도 일부는 층 표면(111)의 측면 평면에 대해 수직이 아닌 각도로 지향될 수 있다. 비제한적인 예로서, 증발된 플럭스의 적어도 일부는 표면(4111)의 이러한 측면 평면에 대해 90° 미만, 약 85° 미만, 약 80° 미만, 약 75° 미만, 약 70° 미만, 약 60° 미만, 및/또는 약 50° 미만의 입사각으로 디바이스(4100)에 입사될 수 있다. 비 법선 각도로 입사하는 적어도 일부를 포함하는 전도성 코팅(830)을 형성하기 위한 물질의 증발된 플럭스를 지향함으로써, 리세스(4122)의 및/또는 내부의 적어도 하나의 표면이 이러한 증발된 플럭스에 노출될 수 있다.
일부 비제한적인 예에서, 이러한 증발된 플럭스가 각진 섹션(4124)의 존재로 인해 리세스(4122)의 적어도 하나의 표면 상으로 및/또는 그 안으로 입사하는 것이 배제될 가능성은 적어도 이러한 증발된 플럭스의 서브세트가 수직이 아닌 입사각으로 유동할 수 있기 때문에 감소될 수 있다.
일부 비제한적인 예에서, 적어도 이러한 증발된 플럭스의 서브세트는 시준되지 않을 수 있다. 일부 비제한적인 예에서, 적어도 이러한 증발된 플럭스의 서브세트는 포인트 소스, 선형 소스 및/또는 표면 소스인 증발 소스에 의해 생성될 수 있다.
일부 비제한적인 예에서, 디바이스(4100)는 전도성 코팅(830)의 증착 동안 변위될 수 있다. 비제한적인 예로서, 디바이스(4100) 및/또는 그의 기판(110) 및/또는 그 위에 증착된 임의의 층(들)은 측면 애스팩트 및/또는 단면 애스팩트에 실질적으로 평행한 애스팩트에서 일정 각도로 변위될 수 있다.
일부 비제한적인 예에서, 디바이스(4100)는 증발된 플럭스로 처리되는 동안 표면의 측면 평면에 실질적으로 수직인 축을 중심으로 회전할 수 있다.
일부 비제한적인 예에서, 이러한 증발된 플럭스의 적어도 일부는 표면의 측면 평면에 실질적으로 수직인 방향으로 디바이스(4100)의 층 표면(111)을 향해 지향될 수 있다.
특정 이론에 얽매이려는 것은 아니지만, 전도성 코팅(830)을 형성하기 위한 물질은 그럼에도 불구하고 NIC(810)의 표면 상에 흡착된 흡착원자의 측면 방향 이동 및/또는 탈착으로 인해 리세스(4122) 내에 증착될 수 있다고 가정된다. 일부 비제한적인 예에서, NIC(810)의 표면 상에 흡착된 임의의 흡착원자는 안정한 핵을 형성하기 위한 표면의 불리한 열역학적 특성으로 인해 이러한 표면으로부터 이동 및/또는 탈착되는 경향이 있을 수 있다고 가정된다. 일부 비제한적인 예에서, 이러한 표면에서 이동 및/또는 탈착되는 흡착원자의 적어도 일부는 전도성 코팅(830)을 형성하기 위해 리세스(4122)의 표면 상에 재증착될 수 있다고 가정된다.
전술한 결과로서, 전도성 코팅(830)은 개구(4122) 내에서 노출되고 거기에 전기적으로 결합되는 버스바(4150)의 표면 상에 증착되는 경향이 있을 것이다. 추가로, 전도성 코팅(830)은 립(4129)에서 및/또는 그에 근접하여 디바이스 스택(3310) 내에서 제2 전극(140)에 전기적으로 결합될 것이다.
당업자는, 일부 비제한적인 예에서, 하나 또는 둘 모두의 각진 섹션(4124) 아래에 하부 섹션(3323)이 있을 수 있으며, 따라서 그 안에서 리세스(3222)를 정의할 수 있다는 것을 이해할 것이다. 존재하는 경우, 일부 비제한적인 예에서, 보조 전극(1750)은 도 7a 내지 도 7g 중 어느 하나에서 기술된 바와 같은 방식으로 리세스(4122)와 맞물릴 수 있으며, 따라서 전도성 코팅(830)은 이러한 리세스(4122) 내에 증착됨으로써 보조 전극(1750)에도 또한 전기적으로 결합될 수 있다.
당업자는 다양한 실례들이 각진 섹션(4124)을 갖는 디바이스(4100)를 참조하여 예시되고 설명되었지만, 본원에서 기술되는 다양한 특징들은 다른 디바이스 및/또는 구조와 조합될 수 있다는 것을 이해할 것이다. 일부 비제한적인 예에서, 본원에서 기술되는 공정, 물질 및/또는 특징은 하기 특허 문헌 중 적어도 하나의 문헌에 제한 없이 기술되어 있는 바와 같은 "언더컷" 특징을 갖는 것들을 포함하는 디바이스와 함께 사용될 수 있다: 미국 특허 제9,024,307호, 미국 특허 출원 공개 제2015/0144902호, 미국 특허 제10,090,370호, 미국 특허 제9,859,520호, 미국 특허 제9,954,039호, 미국 특허 출원 공개 제2017/0125495호, 미국 특허 제9,570,471호, 미국 특허 출원 공개 제2018/0123078호, 미국 특허 제9,478,591호 및/또는 유럽 특허 출원 공개 제3240036호.
본 개시내용에서, 용어 "중첩" 및/또는 "중첩하는"은 일반적으로는 층 또는 구조가 그 위에 배치될 수 있는 표면으로부터 실질적으로 법선 방향으로 멀리 연장하는 단면 축을 교차하도록 배열된 둘 이상의 층 및/또는 구조를 지칭할 수 있다.
본 개시내용의 특징 또는 양태가 Markush 그룹의 관점에서 설명되는 경우, 당업자는 본 개시내용이 또한 Markush 그룹의 하위 그룹의 멤버 중 임의의 개별 멤버의 관점에서도 설명된다는 것을 이해할 것이다.
용어 해설
단수 형태의 언급은 달리 명시되지 않는 한 복수를 포함하고 그 반대의 경우도 마찬가지이다.
본원에서 사용된 바와 같이, "제1" 및 "제2"와 같은 관계 용어, 및 "a", "b" 등과 같은 넘버링 방법은 하나의 엔티티 또는 요소를 다른 엔티티 또는 그러한 엔티티 또는 요소 간의 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 암시하지 않는 요소이다.
"포함하는" 및 "구성하는"이라는 용어는 광범위하고 개방적인 방식으로 사용되며, 따라서 "포함하지만 이에 제한되지 않는"을 의미하는 것으로 해석되어야 한다. "예" 및 "예시적"이라는 용어는 단순히 예시적 목적을 위한 경우를 식별하기 위해 사용되며 본 발명의 범위를 명시된 경우로 제한하는 것으로 해석되어서는 안 된다. 특히, "예시적"이라는 용어는 디자인, 성능 또는 다른 측면에서 사용되는 표현에 어떤 찬사, 유익성 또는 기타 품질을 나타내거나 부여하는 의미로 해석되어서는 안 된다.
"결합하다" 및 "통신하다"라는 용어는 어떤 형태로든 광학적, 전기적, 기계적, 화학적, 또는 기타 다른 방식으로 일부의 인터페이스, 디바이스, 중간 구성요소 또는 연결을 통한 직접적인 연결 또는 간접적인 연결을 의미하도록 의도된다.
다른 구성요소에 대한 제1 구성요소의 언급시에 사용될 때 "~상에" 또는 "~위에"라는 용어 및/또는 다른 구성요소를 "덮고 있는" 또는 "덮는"이라는 용어는 제1 구성요소가 다른 구성 요소 상에 직접 위치(물리적으로 접촉하는 것을 포함하지만 이에 제한되지는 않음)하는 상황뿐만 아니라 하나 이상의 중간 구성 요소가 제1 구성요소와 다른 구성요소 사이에 위치하는 상황을 포함할 수 있다.
"상향", "하향", "좌측" 및 "우측"과 같은 방향 용어는 달리 언급되지 않는 한 참조되는 도면에서의 방향을 나타내는 데 사용된다. 유사하게, "내측으로" 및 "외측으로"와 같은 용어는 각각 디바이스의 기하학적 중심, 영역 또는 부피 또는 그의 지정된 부분을 향하거나 그로부터 멀어지는 방향을 나타내는 데 사용된다. 더욱이, 본원에서 기술되는 모든 치수는 특정 실시형태를 설명하기 위한 목적의 예로서만 의도되며, 본 개시내용의 범위가 다음과 같은 치수로부터 벗어날 수 있는 임의의 실시형태로 제한하도록 의도되지 않는다.
본원에서 사용되는 용어 "실질적으로", "실질적인", "대략" 및/또는 "약"은 작은 변화를 나타내고 설명하는 데 사용된다. 사건이나 상황과 함께 사용되는 경우, 이러한 용어는 이벤트 또는 상황이 정확하게 발생하는 경우뿐만 아니라 사건 또는 상황이 근접한 근사치로 발생하는 경우를 나타낼 수 있다. 비제한적인 예로서 수치와 함께 사용될 때 이러한 용어는 해당 수치의 ±10% 이하의 편차 범위, 예를 들어, ±5% 이하, ±4% 이하, ±3% 이하, ±2% 이하, ±1% 이하, ±0.5% 이하, ±0.1% 이하, 또는 ±0.05% 이하의 편차 범위를 지칭할 수 있다.
본원에서 사용되는 어구 "~로 실질적으로 이루어진"은 구체적으로 언급된 요소 및 기재된 기술의 기본 및 신규 특성에 실질적으로 영향을 미치지 않는 임의의 추가 요소는 포함하지만, 어구 "~로 이루어진"은 임의의 수정 없이 구체적으로 언급되지 않은 요소는 배제하는 것으로 이해될 것이다.
당업자가 이해하는 바와 같이, 특히 서면 설명을 제공하는 관점에서, 임의의 및 모든 목적을 위해, 본원에 개시된 모든 범위는 또한 임의의 및 모든 가능한 하위범위 및 이들의 하위범위의 조합을 포함한다. 나열된 임의의 범위는 반, 3분의 1, 4분의 1, 5분의 1, 10분의 1 등을 포함하지만 이에 제한되지 않는 동일한 범위를 적어도 등분할 수 있도록 충분히 설명 및/또는 가능하게 하는 것으로 쉽게 인식될 수 있다. 비제한적인 예로서, 본원에서 논의되는 각각의 범위는 하부 1/3, 중간 1/3, 상부 1/3 등으로 용이하게 세분화될 수 있다.
또한 당업자에 의해 이해되는 바와 같이, "최대", "적어도", "초과", "미만"등과 같은 모든 언어는 인용된 숫자를 포함하고, 인용된 범위를 포함 및/또는 참조할 수 있으며, 또한, 본 명세서에 논의된 바와 같이 후속적으로 하위 범위로 분류될 수 있는 범위를 지칭할 수 있다.
관련 기술분야의 통상의 기술자가 이해하는 바와 같이, 범위는 인용된 범위의 각각의 개별적인 구성원을 포함한다.
일반 원칙
요약의 목적은 관련 특허청 또는 일반 대중, 특히 특허나 법률 용어 또는 어법에 익숙하지 않은 당업자가 피상적인 조사에서 기술 공개의 성격을 신속하게 결정할 수 있도록 하려는 것이다. 요약은 본 개시의 범위를 정의하려는 것이 아니며, 어떤 식으로든 본 개시의 범위를 제한하려는 의도도 아니다.
본원에서 개시되는 예시의 구조, 제조 및 사용은 상기에서 논의되었다. 논의된 특정 예는 단지 본원에서 개시된 개념을 구성하고 사용하는 특정 방식을 예시하는 것이며, 본 개시의 범위를 제한하지 않는다. 오히려, 본원에서 설명된 일반적인 원리는 단지 본 개시의 범위를 예시하는 것으로 간주된다.
본 개시내용은 제공된 구현 세부사항이 아니라 청구범위에 의해 설명되고, 변경, 생략, 추가 또는 대체에 의해 및/또는 임의의 요소(들) 및/또는 대안 및/또는 동등한 기능 요소에 대한 제한(들)은 여기에 구체적으로 개시되었는지 여부에 관계없이 관련 기술 분야의 통상의 기술자에게 자명할 것이고, 본원에서 개시된 예에 대해 이루어질 수 있는 많은 것들을 제공할 수 있으며, 본 개시내용을 벗어나지 않으면서 매우 다양한 특정 맥락에서 구현될 수 있는 많은 적용 가능한 발명 개념을 제공할 수 있는 것으로 이해되어야 한다.
특히, 하나 이상의 상술한 예들에서 기술되고 예시된 특징들, 기술들, 시스템들, 서브시스템들 및 방법들은, 이산적이거나 분리된 것으로 예시되어 기술되었는지 여부에 상관없이, 위에서 명시적으로 설명되지 않은 기능의 조합 또는 하위 조합으로 구성된 대안적인 예를 생성하기 위해 본 개시의 범위를 벗어나지 않고 다른 시스템에 결합 또는 통합될 수 있거나 특정 기능이 생략되거나 구현되지 않을 수 있다. 이러한 조합 및 하위 조합에 적합한 특징은 본 출원 전체를 검토할 때 당업자에게 용이하게 명백할 것이다. 변화, 대체 및 변경에 대한 다른 예는 쉽게 확인할 수 있으며 본원에서 개시된 진의 및 범위를 벗어나지 않고 이루어질 수 있다.
본 개시내용의 원리, 측면 및 예, 뿐만 아니라 그의 특정 예를 인용하는 본원의 모든 진술은 그의 구조적 및 기능적 등가물을 모두 포함하고 기술의 모든 적합한 변경을 포괄하고 포함하도록 의도된다. 또한, 그러한 등가물은 현재 알려진 등가물뿐만 아니라 미래에 개발될 등가물, 즉 구조에 관계없이 동일한 기능을 수행하는 개발된 모든 요소를 모두 포함하는 것으로 의도된다.
따라서, 명세서 및 본원에서 개시되는 예들은 단지 예시적인 것으로 간주되어야 하며, 본 개시내용의 진정한 범위는 하기의 청구범위에 의해 개시되어야 한다.
Claims (33)
- 복수의 층을 갖는 광전자 디바이스(opto-electronic device)로서:
측면 애스팩트(lateral aspect)의 제1 부분에서 제1 층 표면 상에 배치된 핵 생성 억제 코팅(NIC: nucleation-inhibiting coating) - 상기 제1 부분은 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이의 반도체 층을 포함하고, 여기서 상기 제2 전극은 상기 제1 부분에서 NIC와 반도체 층 사이에 놓임 - ; 및
상기 측면 애스팩트의 제2 부분에서 상기 디바이스의 제2 층 표면 상에 배치된 전도성 코팅;을 포함하며;
상기 제1 부분에 전도성 코팅의 폐쇄된 막(closed film)이 실질적으로 없도록, 상기 제1 부분에서 NIC의 표면 상에 전도성 코팅을 형성하기 위한 초기 고착 확률(initial sticking probability)은 상기 제2 부분에서 제2 층 표면 상에 전도성 코팅을 형성하기 위한 초기 고착 확률보다 실질적으로 더 작고;
상기 전도성 코팅은 디바이스의 파티션의 보호된 영역에서 제2 전극 및 제3 전극에 전기적으로 결합되는, 광전자 디바이스. - 제1항에 있어서, 상기 제1 부분은 적어도 하나의 발광 영역을 포함하는, 광전자 디바이스.
- 제1항 또는 제2항에 있어서, 상기 제2 부분은 적어도 일부의 비발광 영역을 포함하는, 광전자 디바이스.
- 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 보호된 영역은 실질적으로 상기 NIC가 없는, 광전자 디바이스.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 보호된 영역은 상기 파티션에 의해 획정된 리세스를 포함하는, 광전자 디바이스.
- 제5항에 있어서, 상기 리세스는 파티션 내에서 실질적으로 측면 방향으로 연장하는, 광전자 디바이스.
- 제5항 또는 제6항에 있어서, 상기 리세스는 천장, 옆면 및 플로어를 갖는, 광전자 디바이스.
- 제7항에 있어서, 상기 제3 전극은 천장, 옆면, 플로어 및 이들 중 임의의 것들의 조합 중 적어도 하나의 위에 제공되는, 광전자 디바이스.
- 제7항 또는 제8항에 있어서, 상기 천장 및 옆면 중 적어도 하나는 상기 파티션에 의해 획정되는, 광전자 디바이스.
- 제5항 내지 제9항 중 어느 한 항에 있어서, 상기 전도성 코팅은 상기 리세스 내에 배치되는, 광전자 디바이스.
- 제5항 내지 제10항 중 어느 한 항에 있어서, 상기 파티션은 하부 섹션 및 상부 섹션을 포함하는, 광전자 디바이스.
- 제11항에 있어서, 상기 하부 섹션은 상기 상부 섹션에 대해 측면 방향으로 리세스되어 상기 리세스를 형성하는, 광전자 디바이스.
- 제11항 또는 제12항에 있어서, 상기 하부 섹션은 상기 제3 전극을 포함하는, 광전자 디바이스.
- 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 제3 전극은 상기 파티션 내에 일체형으로 형성되는, 광전자 디바이스.
- 제1항 내지 제14항 중 어느 한 항에 있어서, 상기 전도성 코팅은 상기 제3 전극과 물리적으로 접촉하는, 광전자 디바이스.
- 제1항 내지 제14항 중 어느 한 항에 있어서, 상기 전도성 코팅은 결합 영역(CR: coupling region)에서 상기 제2 전극에 전기적으로 결합되는, 광전자 디바이스.
- 제16항에 있어서, 상기 NIC는 상기 CR에서 상기 전도성 코팅과 상기 제2 전극 사이에 배치되는, 광전자 디바이스.
- 제1항 내지 제17항 중 어느 한 항에 있어서, 상기 보호된 영역은 상기 파티션에 의해 획정되는 개구를 포함하는, 광전자 디바이스.
- 제18항에 있어서, 상기 개구는 상기 파티션에 의해 획정되는 리세스 내로 개방되는, 광전자 디바이스.
- 제18항 또는 제19항에 있어서, 상기 개구는 상기 디바이스의 표면으로부터 법선 방향으로 멀어지게 연장되는 축에 대해 각을 이루는, 광전자 디바이스.
- 제18항 내지 제20항 중 어느 한 항에 있어서, 상기 개구는 환형 원추 프로파일(annular conic profile)을 갖는, 광전자 디바이스.
- 제18항 내지 제21항 중 어느 한 항에 있어서, 상기 개구는 상기 제3 전극의 표면을 노출시키는, 광전자 디바이스.
- 제22항에 있어서, 상기 제3 전극은 상기 디바이스의 기판 상에 제공되는, 광전자 디바이스.
- 제22항에 있어서, 상기 제3 전극은 상기 디바이스의 기판 내에 일체형으로 형성되는, 광전자 디바이스.
- 제22항 내지 제24항 중 어느 한 항에 있어서, 단면 애스팩트(cross-sectional aspect)에서 상기 제3 전극의 층 표면과 중첩하는 언더컷 부분(undercut portion)을 추가로 포함하는, 광전자 디바이스.
- 제1항 내지 제17항 중 어느 한 항에 있어서, 상기 제3 전극은 버스바(busbar)에 전기적으로 결합되는 보조 전극인, 광전자 디바이스.
- 제1항 내지 제26항 중 어느 한 항에 있어서,
상기 디바이스의 측면 애스팩트의 제3 부분에서 상기 디바이스의 제3 층 표면 상에 배치된 추가의 NIC; 및
상기 디바이스의 측면 애스팩트의 제4 부분에서 상기 디바이스의 제4 층 표면 상에 배치된 추가의 전도성 코팅을 추가로 포함하는, 광전자 디바이스. - 제27항에 있어서, 상기 제3 부분은 적어도 하나의 발광 영역을 포함하는, 광전자 디바이스.
- 제28항에 있어서, 상기 제4 부분은 비발광 영역의 적어도 일부를 포함하는, 광전자 디바이스.
- 제27항에 있어서, 상기 제4 부분은 적어도 하나의 발광 영역을 포함하는, 광전자 디바이스.
- 제30항에 있어서, 상기 제3 부분은 비발광 영역의 적어도 일부를 포함하는, 광전자 디바이스.
- 제31항 또는 제32항에 있어서, 상기 제3 부분은 실질적으로 광 투과성인, 광전자 디바이스.
- 제27항 내지 제31항 중 어느 한 항에 있어서, 제4 전극, 제5 전극 및 제4 전극과 제5 전극 사이의 추가의 반도체 층을 추가로 포함하고, 여기서 상기 제5 전극은 상기 제3 부분에서 상기 추가의 NIC와 상기 추가의 반도체 층 사이에서 연장되는, 광전자 디바이스.
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