KR20220115755A - 표시 장치 - Google Patents

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KR20220115755A
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layer
bus electrode
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김태형
이용대
김효연
양태현
이철순
진창귀
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Abstract

본 발명의 일 실시예는, 제1 전극, 상기 제1 전극 상의 제2 전극, 상기 제1 전극과 상기 제2 전극 사이의 중간층을 포함하는 발광다이오드와, 발광다이오드의 상기 제1 전극과 이격된 버스전극과, 제1 전극의 에지 및 버스전극의 에지를 커버하고 제1 전극의 일부 및 버스전극의 일부를 노출하는 뱅크층, 및 버스전극 상에 배치되며 버스전극에 중첩하는 제1 개구를 포함하는 절연패턴층;을 포함하며, 제2 전극은 절연패턴층의 제1 개구를 통해 상기 버스전극에 접촉하는, 표시 장치를 개시한다.

Description

표시 장치{Display device}
본 발명의 실시예들은 표시 장치에 관한 것이다.
표시 장치는 이미지에 대한 정보를 입력받아 이미지를 디스플레이 하는 장치이다. 이와 같은 표시 장치가 비교적 대면적의 표시영역을 구비하는 경우, 표시영역을 지나는 배선(들) 및/또는 표시영역에 배치된 전극의 저항에 의해 표시 품질이 저하될 수 있다.
본 발명은 고품질의 표시 장치를 제공할 수 있다. 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예는, 제1 전극, 상기 제1 전극 상의 제2 전극, 상기 제1 전극과 상기 제2 전극 사이의 중간층을 포함하는 발광다이오드; 상기 발광다이오드의 상기 제1 전극과 이격된 버스전극; 상기 제1 전극의 에지 및 상기 버스전극의 에지를 커버하고 상기 제1 전극의 일부 및 상기 버스전극의 일부를 노출하는 뱅크층; 및 상기 버스전극 상에 배치되며, 상기 버스전극에 중첩하는 제1 개구를 포함하는 절연패턴층;을 포함하며, 상기 제2 전극은 상기 절연패턴층의 상기 제1 개구를 통해 상기 버스전극에 접촉하는, 표시 장치을 개시한다.
상기 절연패턴층은 무기절연물을 포함할 수 있다.
상기 중간층은 상기 제1 전극의 상면, 상기 버스전극의 상면, 및 상기 뱅크층의 상면 상에 배치되되, 상기 제1 개구와 중첩하는 제2 개구를 포함하며, 상기 중간층의 상기 제2 개구의 폭은 상기 절연패턴층의 상기 제1 개구의 폭 보다 클 수 있다.
평면상에서, 상기 제1 개구의 에지는 상기 제2 개구 내에 위치할 수 있다.
상기 제2 전극은, 상기 중간층의 상면, 상기 제1 개구의 에지를 둘러싸는 상기 절연패턴층의 일 부분의 상면, 및 상기 버스전극의 상면에 접촉할 수 있다.
상기 중간층은 발광층 및 적어도 하나의 기능층을 포함하며, 상기 제2 개구는 상기 발광층 및 상기 적어도 하나의 기능층을 관통할 수 있다.
상기 뱅크층은 상기 버스전극에 대응하는 뱅크개구를 포함하며, 상기 뱅크개구의 폭은 상기 제1 개구의 폭 보다 클 수 있다.
상기 제1 전극과 상기 버스전극은 동일한 층 상에 배치되고 동일한 물질을 포함할 수 있다.
상기 버스전극과 전기적으로 연결되는 공통전압라인을 더 포함하며, 상기 공통전압라인은 상기 공통전압라인과 다른 층 상에 배치되며, 상기 공통전압라인과 중첩하는 적어도 하나의 보조패턴과 전기적으로 연결될 수 있다.
상기 공통전압라인과 교차하는 방향을 따라 연장된 보조라인을 더 포함할 수 있다.
본 발명의 다른 실시예는, 공통전압라인; 상기 공통전압라인과 전기적으로 연결된 버스전극; 상기 버스전극과 전기적으로 절연된 제1 전극; 상기 제1 전극의 일부 및 상기 버스전극의 일부를 노출하며, 상기 제1 전극의 에지 및 상기 버스전극의 에지를 커버하는 뱅크층; 상기 버스전극 상에 배치되며, 상기 버스전극에 중첩하는 제1 개구를 포함하고, 무기물을 포함하는 절연패턴층; 상기 제1 전극, 상기 버스전극, 및 상기 뱅크층 상에 배치되며, 상기 제1 개구와 중첩하는 제2 개구를 포함하는 중간층; 및 상기 제1 전극 및 상기 버스전극에 대응하도록 상기 중간층 상에 배치되되, 상기 제2 개구 및 상기 제1 개구를 통해 상기 버스전극에 접촉하는 제2 전극;을 포함할 수 있다.
상기 제1 개구의 폭은 상기 제2 개구의 폭 보다 작을 수 있다.
상기 뱅크층은 상기 버스전극에 대응하는 뱅크개구를 포함하며, 상기 뱅크개구의 폭은 상기 제1 개구의 폭 및 상기 제2 개구의 폭 보다 클 수 있다.
상기 제2 전극은, 상기 중간층의 상면, 상기 제1 개구의 에지를 둘러싸는 상기 절연패턴층의 일 부분의 상면, 및 상기 버스전극의 상면에 접촉할 수 있다.
상기 제1 개구의 전부는 상기 제2 개구와 중첩할 수 있다.
상기 버스전극과 상기 제1 전극은 동일한 층 상에 배치되며, 동일한 물질을 포함할 수 있다.
상기 공통전압라인은 상기 공통전압라인과 다른 층 상에 배치되며, 상기 공통전압라인과 중첩하는 적어도 하나의 보조패턴과 전기적으로 연결될 수 있다.
상기 공통전압라인과 교차하는 방향을 따라 연장되는 적어도 하나의 보조라인을 더 포함할 수 있다.
상기 공통전압라인과 인접한 공통전압라인을 더 포함하고, 상기 적어도 하나의 보조라인은 상기 교차하는 방향을 따라 연장되되, 상기 공통전압라인 및 상기 공통전압라인과 전기적으로 연결되며 평면상에서 메쉬 구조를 형성할 수 있다.
상기 절연패턴층의 에지는 상기 뱅크층으로 커버될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예들에 따른 표시 장치는전기적 특성 등을 저하시키지 않으며 고품질의 이미지를 표현하는 표시 장치를 제공할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1a는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 1b는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도이다.
도 2는 본 발명의 일 실시예에 따른 발광 패널에 구비된 발광다이오드 및 발광다이오드에 연결된 화소회로의 나타낸 등가회로도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 발광 패널의 일 부분을 나타낸 평면도이다.
도 4는 도 3의 A-A'선에 따른 단면도와 B-B'선에 따른 단면도를 나타낸다.
도 5는 도 3의 C-C'선에 따른 단면도를 나타낸다.
도 6은 본 발명의 일 실시예에 따른 표시 장치 중 발광 패널을 형성하는 일 공정에 따른 단면도이다.
도 7은 본 발명의 일 실시예에 따른 표시 장치 중 발광 패널을 형성하는 일 공정에 따른 단면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 장치 중 발광 패널을 형성하는 일 공정에 따른 단면도이다.
도 9는 도 8의 절연패턴층과 그 주변을 나타낸 평면도이다.
도 10은 본 발명의 일 실시예에 따른 표시 장치 중 발광 패널을 형성하는 일 공정에 따른 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
이하의 실시예에서 x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 본 명세서에서 "A, B, 및 C 중 적어도 어느 하나"는 A이거나, B이거나, C이거나, A와 B이거나, B와 C이거나, C와 A이거나, A와 B와 C인 경우를 나타낸다.
도 1a는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이고, 도 1b는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도이다.
도 1a를 참조하면, 표시 장치(DV)는 복수의 화소들이 배치된 표시영역(DA) 및 표시영역(DA)의 외측에 위치한 주변영역(PA)을 포함할 수 있다. 주변영역(PA)은 화소들이 배치되지 않는 비표시영역이며, 표시영역(DA)을 전체적으로 둘러쌀 수 있다.
표시 장치(DV)는 도 1a 및 도 1b에 도시된 바와 같이 적층된 발광 패널(1) 및 필터 패널(2)을 포함할 수 있다. 발광 패널(1)은 복수의 발광다이오드(LED)를 포함할 수 있으며, 각 발광다이오드(LED)는 회로(PC, 이하, 화소회로라 함)에 전기적으로 연결된다. 발광다이오드(LED)들 및 화소회로(PC)들은 표시영역(DA)에 배치될 수 있다.
표시영역(DA)은 발광다이오드(LED)들의 빛을 이용하여 소정의 이미지를 제공할 수 있다. 일 실시예로서, 발광다이오드(LED)들에서 방출된 청색의 빛(LB)은 필터 패널(2)을 통과하면서 적색의 빛(LR)과 녹색의 빛(LG)으로 변환되거나, 변환되지 않고 투과할 수 있다. 표시 장치(DV)는 적색의 빛(LR), 녹색의 빛(LG), 및 청색의 빛(LB)을 이용하여 소정의 이미지를 제공할 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 발광 패널에 구비된 발광다이오드 및 발광다이오드에 전기적으로 연결된 화소회로의 나타낸 등가회로도이다.
도 2를 참조하면, 발광다이오드(LED)는 트랜지스터들 및 커패시터를 포함하는 화소회로(PC)에 전기적으로 연결될 수 있다.
화소회로(PC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 각각은, 산화물 반도체로 구성된 반도체층을 포함하는 산화물 반도체 박막 트랜지스터이거나, 폴리 실리콘으로 구성된 반도체층을 포함하는 실리콘 반도체 박막 트랜지스터일 수 있다. 트랜지스터의 타입에 따라 제1 전극은 소스전극 및 드레인전극 중 하나일 수 있고, 제2 전극은 소스전극 및 드레인전극 중 다른 하나일 수 있다.
제1 트랜지스터(M1)는 구동 트랜지스터일 수 있다. 제1 트랜지스터(M1)의 제1 전극은 구동전원전압(ELVDD)을 공급하는 구동전압라인(VDL)에 전기적으로 연결되고, 제2 전극은 발광다이오드(LED)의 제1 전극(예컨대, 애노드)에 전기적으로 연결될 수 있다. 발광다이오드(LED)의 제2 전극(예, 캐소드)는 공통전압라인(VSL)에 전기적으로 연결될 수 있다.
제1 트랜지스터(M1)의 게이트전극은 제1 노드(N1)에 전기적으로 연결될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 구동전원전압(ELVDD)으로부터 발광다이오드(LED)를 흐르는 전류량을 제어할 있다.
제2 트랜지스터(M2)는 스위칭 트랜지스터일 수 있다. 제2 트랜지스터(M2)의 제1 전극은 데이터라인(DL)에 전기적으로 연결되고, 제2 전극은 제1 노드(N1)에 전기적으로 연결될 수 있다. 제2 트랜지스터(M2)의 게이트전극은 스캔라인(SL)에 전기적으로 연결될 수 있다. 제2 트랜지스터(M2)는 스캔라인(SL)으로 주사신호가 공급될 때 턴-온되어 데이터라인(DL)과 제1 노드(N1)를 전기적으로 연결할 수 있다.
제3 트랜지스터(M3)는 초기화 트랜지스터 및/또는 센싱 트랜지스터일 수 있다. 제3 트랜지스터(M3)의 제1 전극은 제2 노드(N2)에 전기적으로 연결될 수 있고, 제2 전극은 초기화센싱라인(ISL)에 전기적으로 연결될 수 있다. 제3 트랜지스터(M3)의 게이트전극은 제어라인(CL)에 전기적으로 연결될 수 있다.
제3 트랜지스터(M3)는 제어라인(CL)으로 제어신호가 공급될 때 턴-온되어 초기화센싱라인(ISL)과 제2 노드(N2)를 전기적으로 연결시킬 수 있다. 일부 실시예로서, 제3 트랜지스터(M3)는 제어라인(CL)을 통해 전달받은 신호에 따라 턴온되어 초기화센싱라인(ISL)으로부터의 초기화전압을 발광다이오드(LED)의 제1 전극을 초기화시킬 수 있다. 일부 실시예로서, 제3 트랜지스터(M3)는 제어라인(CL)으로 제어신호가 공급될 때 턴-온되어 발광다이오드(LED)의 특성정보를 센싱할 수 있다. 제3 트랜지스터(M3)는 전술한 초기화 트랜지스터로서의 기능 및 센싱 트랜지스터로서의 기능을 모두 구비하거나, 어느 하나의 기능을 구비할 수 있다. 일부 실시예로서, 제3 트랜지스터(M3)가 초기화 트랜지스터로서의 기능을 구비하는 경우 초기화센싱라인(ISL)은 초기화전압라인으로 명명할 수 있고, 센싱 트랜지스터로서의 기능을 구비하는 경우 초기화센싱라인(ISL)은 센싱라인으로 명명할 수 있다. 제3 트랜지스터(M3)의 초기화 동작 및 센싱 동작은 각각 개별적으로 진행되거나, 동시에 진행될 수 있다. 바꾸어 말하면, 제3 트랜지스터(M3)는 초기화 트랜지스터 및/또는 센싱 트랜지스터일 수 있다.
스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결될 수 있다. 예컨대, 스토리지 커패시터(Cst)의 제1 전극은 제1 트랜지스터(M1)의 게이트전극에 전기적으로 연결되고, 스토리지 커패시터(Cst)의 제2 전극은 발광다이오드(LED)의 제1 전극에 전기적으로 연결될 수 있다.
도 2는 화소회로(PC)가 3개의 트랜지스터와 1개의 스토리지 커패시터를 포함하는 것을 설명하고 있으나, 다른 실시예에서 트랜지스터의 개수 또는 스토리지 커패시터의 개수는 화소회로(PC)의 설계에 따라 다양하게 변경될 수 있다.
발광다이오드(LED)는 유기물을 포함하는 유기 발광다이오드일 수 있다. 다른 실시예로서, 발광다이오드는 무기물을 포함하는 무기 발광다이오드일 수 있다. 무기 발광다이오드는 무기물 반도체 기반의 재료들을 포함하는 PN다이오드를 포함할 수 있다. PN 접합 다이오드에 순방향으로 전압을 인가하면 정공과 전자가 주입되고, 그 정공과 전자의 재결합으로 생기는 에너지를 빛 에너지로 변환시켜 소정의 색상의 빛을 방출할 수 있다. 전술한 무기 발광다이오드는 수~수백 마이크로미터 또는 수~수백 나노미터의 폭을 가질 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 발광 패널의 일 부분을 나타낸 평면도이다.
도 3을 참조하면, 발광 패널은 표시영역(DA)에 배치된 공통전압라인(VSL)들을 포함하며, 공통전압라인(VSL)들 각각은 y방향을 따라 연장될 수 있다. 공통전압라인(VSL)들은 상호 이격되어 배치되되, 인접한 두 개의 공통전압라인(VSL)들 사이에 발광다이오드들, 예컨대 유기 발광다이오드들이 배치될 수 있다. 일 실시예로, 도 3은 이웃한 두 개의 공통전압라인(VSL)들 사이에 제1 내지 제3 유기 발광다이오드(OLED1, OLED2, OLED3)가 배치될 것을 도시한다.
표시영역(DA)에는 공통전압라인(VSL)들과 교차하는 방향(예, x방향)을 따라 연장된 보조라인들이 배치될 수 있다. 일 실시예로, 도 3은 제1 및 제2 보조라인(AL1, AL2)들이 x방향을 따라 연장된 것을 도시하며, 제1 및 제2 보조라인(AL1, AL2)들은 제1 내지 제3 유기 발광다이오드(OLED1, OLED2, OLED3)를 사이에 두고 상호 이격될 수 있다.
공통전압라인(VSL)은 제1 및 제2 보조라인(AL1, AL2)들 중 적어도 어느 하나와 전기적으로 연결될 수 있다. 일 실시예로, 도 3에 도시된 바와 같이 공통전압라인(VSL)은 제1 보조라인(AL1)과 전기적으로 연결될 수 있다. 도 3에 도시된 구조는 표시영역(DA)의 일 부분을 나타낸 것으로, 표시영역(DA)은 도 3의 구조가 반복 배열된 것으로 볼 수 있다. 예컨대, 표시영역(DA)에는 복수의 공통전압라인(VSL)들 및 복수의 제1 보조라인(AL1)들이 서로 교차하면서 전기적으로 연결되며, 평면도 상에서 공통전압라인(VSL)들 및 제1 보조라인(AL1)들은 메쉬 구조를 형성할 수 있다. 표시영역(DA)이 비교적 큰 면적을 가지는 경우 공통전압라인(VSL)을 통해 제공되는 공통전압의 전압강하가 야기될 수 있는데, 공통전압라인(VSL)들 및 제1 보조라인(AL1)들이 메쉬 구조를 형성함으로써 전술한 전압강하를 방지하거나 최소화할 수 있다. 도 3은 공통전압라인(VSL)이 제1 보조라인(AL1)과 전기적으로 연결된 것을 도시하고 있으나, 다른 실시예로, 공통전압라인(VSL)은 제2 보조라인(AL2)과 연결되거나, 제1 및 제2 보조라인(AL1, AL2)들에 각각 연결될 수 있다.
공통전압라인(VSL)은 공통전압라인(VSL)과 중첩된 보조패턴들과 전기적으로 연결될 수 있다. 일 실시예로, 도 3은 공통전압라인(VSL)의 아래에 제1 및 제2 보조패턴(VSC1, VSC2)이 배치된 것을 도시한다. 제1 보조패턴(VSC1)은 제2 콘택홀(CT2)을 통해 공통전압라인(VSL)과 전기적으로 연결되고, 제2 보조패턴(VSC2)은 제3 콘택홀(CT3)을 통해 공통전압라인(VSL)과 전기적으로 연결될 수 있다. 제1 및 제2 보조패턴(VSC1, VSC2)은 공통전압라인(VSL)의 일 부분과 중첩하도록 y방향을 따라 연장되되, 제1 및 제2 보조라인(AL1, AL2) 사이에 위치할 수 있다. 제1 및 제2 보조패턴(VSC1, VSC2)은 제2 및 제3 콘택홀(CT2, CT3)을 통해 공통전압라인(VSL)에 전기적으로 연결됨으로써, 공통전압라인(VSL) 자체의 저항을 줄일 수 있다.
버스전극(180)은 공통전압라인(VSL)의 일부와 중첩하도록 배치될 수 있다. 버스전극(180)은 제1 콘택홀(CT1)을 통해 공통전압라인(VSL)에 전기적으로 연결될 수 있으며, 발광다이오드, 예컨대 제1 내지 제3 발광다이오드(OLED1, OLED2, OLED3)의 제2 전극은 버스전극(180) 상에 배치된 절연패턴층(190)의 제1 개구(190OP) 및 중간층(160)의 제2 개구(160OP)를 통해 버스전극(180)에 전기적으로 연결될 수 있다.
도 4는 도 3의 A-A'선에 따른 단면도와 B-B'선에 따른 단면도를 나타낸다.
도 4의 A-A'선에 따른 단면을 참조하면, 기판(100) 상에 발광다이오드, 예컨대 제2 유기 발광다이오드(OLED2)가 배치되되, 기판(100)과 제2 유기 발광다이오드(OLED2) 사이에는 화소회로(PC)가 배치될 수 있다. 이와 관련하여, 도 4는 화소회로(PC)에 포함된 구동 트랜지스터(M1) 및 스토리지 커패시터(Cst)를 도시한다. 도 4는 제2 유기 발광다이오드(OLED2) 및 제2 유기 발광다이오드(OLED2)에 연결된 화소회로(PC)를 도시하고 있으나, 제1 및 제3 유기 발광다이오드(OLED1, OLED3)의 구조는 제2 유기 발광다이오드(OLED2)와 동일하며, 제1 및 제3 유기 발광다이오드(OLED1, OLED3) 각각에 연결된 화소회로(PC)는 도 4에 도시된 화소회로(PC)와 동일할 수 있다.
기판(100)은 글래스재, 금속재, 유기물 등과 같은 물질로 형성될 수 있다. 예컨대, 기판(100)은 SiO2를 주성분으로 하는 글래스재를 포함하거나, 플렉서블 또는 벤더블 특성을 갖는 다양한 물질, 예를 들어, 폴리머 수지를 포함할 수 있다
구동 트랜지스터(M1)는 반도체층(A1) 및 게이트전극(G1)을 포함할 수 있다. 반도체층(A1)은 산화물계 물질 또는 실리콘계 물질(예컨대, 아모퍼스 실리콘, 폴리 실리콘)을 포함할 수 있다. 예컨대, 반도체층(A1)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크로뮴(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다.
반도체층(A1)은 채널영역(C1), 채널영역(C1)을 사이에 두고 양측에 배치된 제1 및 제2 저저항영역(B1, D1)을 포함할 수 있다. 제1 및 제2 저저항영역(B1, D1)은 채널영역(C1) 보다 저항이 작은 영역으로, 어느 하나는 소스 영역이고 다른 하나는 드레인 영역에 해당할 수 있다.
반도체층(A1)은 기판(100) 상에 형성된 제1 절연층(IL1) 상에 위치할 수 있다. 제1 절연층(IL1)은 불순물이 반도체층(A1)으로 침투하는 것을 방지할 수 있다. 제1 절연층(IL1)은 실리콘나이트라이드, 실리콘옥사이드, 및/또는 실리콘옥시나이트라이드와 같은 무기절연물을 포함할 수 있다.
반도체층(A1) 및 게이트전극(G1) 사이에는 제2 절연층(IL2)이 개재될 수 있다. 제2 절연층(IL2)은 일종의 게이트절연층일 수 있으며, 실리콘나이트라이드, 실리콘옥사이드, 및/또는 실리콘옥시나이트라이드와 같은 무기절연물을 포함할 수 있다.
게이트전극(G1)은 반도체층(A1)의 채널영역(C1)과 중첩할 수 있다. 게이트전극(G1)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며, 전술한 물질을 포함하는 단층 또는 다층 구조를 포함할 수 있다.
반도체층(A1)의 제1 및 제2 저저항영역(B1, D1) 중 어느 하나는 구동전압라인(VDL)에 전기적으로 연결될 수 있다. 구동전압라인(VDL)은 게이트전극(G1)을 커버하는 제3 절연층(IL3) 상에 배치될 수 있으며, 도 4는 구동전압라인(VDL)이 제3 절연층(IL3) 및 제2 절연층(IL2)을 관통하는 콘택홀을 통해 제2 저저항영역(D1)에 접속된 것을 도시한다. 다른 실시예로, 제2 절연층(IL2)은 게이트전극(G1)과 실질적으로 동일한 마스크 공정에서 함께 패터닝될 수 있으며, 따라서 제2 절연층(IL2)은 제1 및 제2 저저항영역(B1, D1)의 상면 상으로 연장되지 않을 수 있다. 이 경우, 구동전압라인(VDL)은 제3 절연층(IL3)을 관통하는 콘택홀을 통해 제2 저저항영역(D1)에 접속될 수 있다.
구동전압라인(VDL)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등과 같은 금속물질을 포함할 수 있다. 다른 실시예로, 구동전압라인(VDL)은 전술한 금속물질층, 및 금속물질층 상에 배치된 ITO와 같은 투명도전성산화물층의 다층 구조를 포함할 수 있다.
스토리지 커패시터(Cst)는 제1 커패시터전극(CE1) 및 적어도 하나의 절연층을 개재한 채 제1 커패시터전극(CE1)과 중첩하는 제2 커패시터전극(CE2)을 포함한다. 제1 커패시터전극(CE1)은 게이트전극(G1)과 동일한 층 상에 형성되며, 동일한 물질을 포함할 수 있다. 제1 커패시터전극(CE1)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며, 전술한 물질을 포함하는 단층 또는 다층 구조를 포함할 수 있다.
일 실시예로, 제2 커패시터전극(CE2)은 제1 커패시터전극(CE1)을 사이에 두고 아래와 위에 배치된 두 개의 서브 커패시터전극들(CE2b, CE2t)을 포함할 수 있다. 서브 커패시터전극들(CE2b, CE2t) 중 어느 하나의 서브커패시터전극(이하, 제1 서브커패시터전극이라 함, CE2b)은 기판(100)과 제1 절연층(IL1) 사이에 배치될 수 있으며, 다른 하나의 서브커패시터전극(이하, 제2 서브커패시터전극이라 함, CE2t)은 제3 절연층(IL3) 상에 배치될 수 있다.
제1 서브커패시터전극(CE2b) 및 제2 서브커패시터전극(CE2t)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며, 전술한 물질을 포함하는 단층 또는 다층 구조를 포함할 수 있다. 일 실시예로, 제2 서브커패시터전극(CE2t)은 구동전압라인(VDL)과 동일한 층 상에 배치되며, 동일한 물질을 포함할 수 있다.
제2 서브커패시터전극(CE2t)은 제1 내지 제3 절연층(IL1, IL2, IL3)을 관통하는 콘택홀을 통해 제1 서브커패시터전극(CE2b)에 접속할 수 있다. 제1 및 제2 절연층(IL1, IL2)을 사이에 두고 서로 중첩하는 제1 서브커패시터전극(CE2b)과 제1 커패시터전극(CE1) 사이에 커패시턴스가 형성되고, 제3 절연층(IL3)을 사이에 두고 서로 중첩하는 제1 커패시터전극(CE1)과 제2 서브커패시터전극(CE2t) 사이에 커패시턴스가 형성될 수 있다. 이와 같이 제2 커패시터전극(CE2)이 복수의 서브 커패시터전극들을 포함함으로써, 스토리지 커패시터(Cst)에 저장되는 커패시턴스를 향상시킬 수 있다.
도 4는 제1 서브커패시터전극(CE2b)과 제1 커패시터전극(CE1) 사이에 제1 및 제2 절연층(IL1, IL2)이 개재된 것을 도시하고 있으나, 다른 실시예로, 제2 절연층(IL2)은 제1 커패시터전극(CE1)을 형성하는 마스크 공정에서 제1 커패시터전극(CE1)과 함께 패터닝될 수 있다. 이 경우, 제1 서브커패시터전극(CE2b)과 제1 커패시터전극(CE1) 사이에는 제1 절연층(IL1)이 개재될 수 있으며, 제2 서브커패시터전극(CE2t)은 제1 및 제3 절연층(IL1, IL3)을 관통하는 콘택홀을 통해 제1 서브커패시터전극(CE2b)에 접속할 수 있다.
제4 절연층(IL4)은 전술한 구동 트랜지스터(M1) 및 스토리지 커패시터(Cst)를 포함하는 화소회로(PC) 상에 배치된다. 제4 절연층(IL4)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등과 같은 유기절연물을 포함할 수 있다.
제4 절연층(IL4) 상에는 발광다이오드의 제1 전극(150)이 형성되며, 도 4는 제2 유기 발광다이오드(OLED2)의 제1 전극(150)을 도시한다.
제1 전극(150)은 인듐주석산화물(ITO), 인듐아연산화물(IZO), 아연산화물(ZnO), 인듐산화물(In2O3), 인듐갈륨산화물(IGO) 또는 알루미늄아연산화물(AZO)과 같은 투명도전성산화물을 포함할 수 있다. 다른 실시예로, 제1 전극(150)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 다른 실시예로, 제1 전극(150)은 전술한 반사막의 위/아래에 ITO, IZO, ZnO 또는 In2O3로 형성된 막을 더 포함할 수 있다. 예컨대, 제1 전극(150)은 ITO층, 은(Ag)층, 및 ITO층이 적층된 3층 구조일 수 있다.
뱅크층(BNL)은 제1 전극(150)의 에지를 커버하며, 제1 전극(150)의 중심부분과 중첩하는 제1 뱅크개구(B-OP1)를 포함할 수 있다. 뱅크층(BNL)은 폴리이미드와 같은 유기절연물을 포함할 수 있다.
중간층(160)은 뱅크층(BNL)의 제1 뱅크개구(B-OP1)를 통해 제1 전극(150)과 접촉할 수 있으며, 제1 뱅크개구(B-OP1)를 통해 제1 전극(150), 중간층(160), 및 제2 전극(170)이 전기적으로 연결되어 소정의 색의 빛을 방출할 수 있다. 뱅크층(BNL)의 제1 뱅크개구(B-OP1)는 빛이 방출하는 발광영역(EA)에 해당할 수 있다. 예컨대, 뱅크층(BNL)의 제1 뱅크개구(B-OP1)의 크기(또는 폭)은 발광영역(EA)의 크기(또는 폭)에 해당할 수 있다.
중간층(160)은 발광층(162)을 포함할 수 있다. 발광층(162)은 소정의 색상의 빛을 방출하는 고분자 또는 저분자 유기물을 포함할 수 있다. 예컨대, 도 1b를 참조하여 설명한 바와 같이, 발광 패널(1)이 청색의 빛을 방출하는 경우, 발광층(162)은 청색의 방출하는 고분자 또는 저분자 유기물을 포함할 수 있다.
중간층(160)은 적어도 하나의 기능층을 더 포함할 수 있다. 일 실시예로, 도 4에 도시된 바와 같이 중간층(160)은 발광층(162) 아래의 제1 기능층(161) 및 발광층(162) 위의 제2 기능층(163)을 더 포함할 수 있다. 제1 기능층(161)은 제1 전극(150) 및 발광층(182) 사이에 개재되고, 제2 기능층(163)은 발광층(182)과 후술할 제2 전극(170) 사이에 개재될 수 있다.
제1 기능층(161)은 홀 수송층(HTL: Hole Transport Layer) 및/또는 홀 주입층(HIL: Hole Injection Layer)을 포함할 수 있다. 제2 기능층(163)은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다.
제2 전극(170)은 일함수가 낮은 도전성 물질로 이루어질 수 있다. 예컨대, 제2 전극(170)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 제2 전극(170)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다.
도 4의 B-B'선에 따른 단면을 참조하면, 제1 보조라인(AL1)은 기판(100) 상에 배치될 수 있다. 도 3을 참조하여 설명한 제2 보조라인(AL2)도 제1 보조라인(AL1)과 마찬가지로 기판(100) 상에 배치될 수 있다.
공통전압라인(VSL)은 구동전압라인(VDL)과 동일한 층에 형성될 수 있으며, 동일한 물질을 포함할 수 있다. 예컨대, 공통전압라인(VSL)은 제3 절연층(IL3) 상에 형성될 수 있다. 앞서 도 3을 참조하여 설명한 바와 같이, 공통전압라인(VSL)은 제1 및 제2 보조라인(AL1, AL2) 중 적어도 어느 하나와 전기적으로 연결될 수 있으며, 이와 관련하여 도 4는 제1 내지 제3 절연층(IL1, IL2, IL3)을 관통하는 제4 콘택홀(CT4)을 통해 공통전압라인(VSL)이 제1 보조라인(AL1)에 전기적으로 연결된 것을 도시한다. 다른 실시예로, 제2 절연층(IL2)이 전술한 게이트전극(G1) 및 제1 커패시터전극(CE1)과 같은 패턴을 갖도록 동일 마스크에서 패터닝된 경우, 제4 콘택홀(CT4)은 제1 및 제3 절연층(IL1, IL3)을 관통할 수 있고, 공통전압라인(VSL)은 제1 및 제3 절연층(IL1, IL3)을 관통하는 제4 콘택홀(CT4)을 통해 제1 보조라인(AL1)에 전기적으로 연결될 수 있다.
도 3 및 도 4를 참조하면, 버스전극(180)은 제4 절연층(IIL4)을 사이에 두고 공통전압라인(VSL)과 중첩할 수 있다. 버스전극(180)은 발광다이오드의 제1 전극(150)과 동일한 층(예컨대, 제4 절연층) 상에 형성되며, 동일한 물질을 포함할 수 있다.
절연패턴층(190)은 버스전극(180) 상에 배치될 수 있다. 예컨대, 절연패턴층(190)은 버스전극(180)의 상면과 직접 접촉할 수 있다. 절연패턴층(190)은 무기물, 예컨대 실리콘나이트라이드, 실리콘옥사이드, 및 실리콘옥시나이트라이드와 같은 무기절연물을 포함할 수 있다. 절연패턴층(190)의 두께는 약 0.3㎛ 내지 약 3 ㎛ 일 수 있다. 절연패턴층(190)은 제1 개구(190OP)를 포함할 수 있다.
버스전극(180)의 에지는 뱅크층(BNL)으로 커버될 수 있다. 절연패턴층(190)의 에지도 뱅크층(BNL)으로 커버될 수 있다. 뱅크층(BNL)은 버스전극(180) 및 절연패턴층(190)에 중첩하는 제2 뱅크개구(B-OP2)를 포함할 수 있다. 제2 뱅크개구(B-OP2)는 절연패턴층(190)의 제1 개구(190OP)와 중첩하며, 제2 뱅크개구(B-OP2)의 폭(W3)은 절연패턴층(190)의 제1 개구(190OP)의 폭(W1) 보다 크게 형성될 수 있다.
중간층(160)은 절연패턴층(190) 상으로 연장될 수 있다. 중간층(160)은 제1 전극(150)의 상면, 뱅크층(BNL)의 상면, 및 절연패턴층(190)의 상면 상에 위치하며, 접촉할 수 있다. 중간층(160)은 절연패턴층(190)의 제1 개구(190OP)와 중첩하는 제2 개구(160OP)를 포함할 수 있으며, 제2 전극(170)은 제1 개구(190OP) 및 제2 개구(160OP)를 통해 버스전극(180)에 접촉할 수 있다. 버스전극(180)은 앞서 도 3을 참조하여 설명한 바와 같이 제1 콘택홀(CT1)을 통해 공통전압라인(VSL)과 전기적으로 연결되기에, 제2 전극(170)은 버스전극(180)을 매개로 공통전압라인(VSL)과 전기적으로 연결될 수 있다.
제2 개구(160OP)의 폭(W2)은 제1 개구(190OP)의 폭(W1) 보다 크게 형성될 수 있다. 바꾸어 말하면, 제1 개구(190OP)의 폭(W1)은 제2 개구(160OP)의 폭(W2) 보다 작게 형성될 수 있다. 예컨대, 제1 개구(190OP)의 폭(W1)은 약 5㎛ 내지 약 18㎛이거나, 약 5㎛ 내지 약 15㎛이거나, 약 5㎛ 내지 약 10㎛일 수 있다.
중간층(160)의 제2 개구(160OP)는 레이저 빔을 조사하여 중간층(160)의 일부분을 제거하여 형성할 수 있다. 표시영역(DA)에는 복수의 제2 개구(160OP)들이 형성되는데, 각각의 제2 개구(160OP)를 형성할 때 동일한 레이저 빔을 사용한다 하더라도, 공정 상의 오차에 의해 제2 개구(160OP)들의 폭이 모두 동일하게 형성되기 어렵다.
그러나, 본 발명의 실시예에 따르면, 제2 전극(170)과 버스전극(180) 사이에 레이저 빔의 빔 사이즈보다 작은 제1 개구(190OP)를 갖는 절연패턴층(190)이 개재되는 바, 제2 전극(170)과 버스전극(180)의 접촉 면적은 절연패턴층(190)의 제1 개구(190OP)에 의해 정의될 수 있다. 따라서, 레이저 빔에 의해 형성되는 제2 개구(160OP)들의 폭의 편차가 야기되더라도, 제2 개구(160OP)들의 폭의 편차는 제2 전극(170)과 버스전극(180)의 접촉 면적에 영향을 주지 않는다.
본 발명의 비교예로서, 절연패턴층(190)이 존재하지 않는 경우, 제2 전극(170)과 버스전극(180)의 접촉 면적은 중간층(160)의 제2 개구(160OP)에 의해 정의될 수 있다. 레이저 빔에 의해 형성되는 제2 개구(160OP)들의 폭의 편차가 클수록 발광다이오드의 제2 전극(170)과 버스전극(180)의 접촉 면적의 편차도 커지며, 따라서 표시 장치의 표시 품질이 저하되는 문제가 있다. 그러나, 본 발명의 실시예들에 따르면, 제1 개구(190OP)를 갖는 절연패턴층(190)을 제2 전극(170)과 버스전극(180) 사이에 배치함으로써, 전술한 문제를 방지하거나 최소화할 수 있다.
표시영역(DA)에는 발광다이오드의 제2 전극(170)과 버스전극(180) 간의 접촉지역(contact region)들이 상호 이격된 채 소정의 규칙을 갖고 배열될 수 있다. 여기서, 발광다이오드의 제2 전극(170)과 버스전극(180) 사이의 접촉지역의 면적은 절연패턴층(190)의 제1 개구(190OP)의 면적에 해당한다. 각 접촉지역에 배치된 절연패턴층(190)의 제1 개구(190OP)는 비교적 일정한 크기를 가지므로, 발광다이오드의 제2 전극(170)과 버스전극(180) 간의 접촉지역들의 면적은 실질적으로 동일할 수 있다. 따라서, 전술한 바와 같이 발광다이오드의 제2 전극(170)과 버스전극(180)의 접촉 면적의 편차에 따른 표시 품질 저하의 문제를 방지하거나 최소화할 수 있다.
도 5는 도 3의 C-C'선에 따른 단면도를 나타낸다.
도 5를 참조하면, 버스전극(180)은 제4 절연층(IL4)을 사이에 두고 공통전압라인(VSL) 상에 배치될 수 있다. 제1 개구(190OP)를 갖는 절연패턴층(190)이 버스전극(180) 상에 배치되며, 제2 전극(170)과 버스전극(180)의 접촉 면적이 제1 개구(190OP)에 의해 정의되는 것은 앞서 도 4의 B-B'선에 따른 단면을 참조하여 설명한 바와 같다.
공통전압라인(VSL)은 제4 콘택홀(CT4)을 통해 제1 보조라인(AL1)과 전기적으로 연결될 수 있다. 공통전압라인(VSL)은 공통전압라인(VSL)과 중첩하게 배치되며, 공통전압라인(VSL)과 다른 층 상에 배치된 적어도 하나의 보조패턴과 전기적으로 연결될 수 있다. 이와 관련하여 도 5는 제1 및 제2 보조패턴(VSC1, VSC2)을 도시한다.
제1 보조패턴(VSC1)은 제3 절연층(IL3)의 아래에 배치될 수 있다. 제1 보조패턴(VSC1)은 제3 절연층(IL3)의 제2 콘택홀(CT2)들을 통해 공통전압라인(VSL)과 전기적으로 연결될 수 있다. 예컨대, 공통전압라인(VSL)은 제3 절연층(IL3)의 제2 콘택홀(CT2)들을 통해 제1 보조패턴(VSC1)에 접촉할 수 있다.
제1 보조패턴(VSC1)은 앞서 도 4를 참조하여 설명한 바와 같이 게이트전극(G1) 및/또는 제1 커패시터전극(CE1)과 동일한 층 상에 배치되며, 동일한 물질을 포함할 수 있다. 예컨대, 제1 보조패턴(VSC1)은 제2 절연층(IL2) 상에 배치될 수 있으며, 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며, 전술한 물질을 포함하는 단층 또는 다층 구조를 포함할 수 있다.
제2 보조패턴(VSC2)은, 제2 보조패턴(VSC2)과 공통전압라인(VSL) 사이의 제1 내지 제3 절연층(IL1, IL2, IL3)에 형성된 제3 콘택홀(CT3)들을 통해 공통전압라인(VSL)과 전기적으로 연결될 수 있다. 예컨대, 공통전압라인(VSL)은 제1 내지 제3 절연층(IL1, IL2, IL3)을 관통하는 제3 콘택홀(CT3)들을 통해 제2 보조패턴(VSC2)에 접촉할 수 있다.
제2 보조패턴(VSC2)은 제1 보조라인(AL1)과 동일한 층 상에 배치되며, 동일한 물질을 포함할 수 있다. 또는, 제2 보조패턴(VSC2)은 앞서 도 4를 참조하여 설명한 제1 서브커패시터전극(CE2b)과 동일한 층 상에 배치되며, 동일한 물질을 포함할 수 있다. 제2 보조패턴(VSC2)은 기판(100) 상에 배치되며, 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며, 전술한 물질을 포함하는 단층 또는 다층 구조를 포함할 수 있다.
도 6, 도 7, 도 8, 및 도 10은 본 발명의 일 실시예에 따른 표시 장치 중 발광 패널을 형성하는 공정을 개략적으로 나타낸 단면도이고, 도 9는 도 8의 절연패턴층과 그 주변을 나타낸 평면도이다.
도 6을 참조하면, 기판(100) 상에 발광다이오드의 제1 전극(150) 및 버스전극(180)을 형성한다. 제1 전극(150) 및 버스전극(180)은 전기적으로 절연되며, 상호 이격되어 배치될 수 있다. 제1 전극(150) 및 버스전극(180)을 형성하기 전에 기판(100) 상에는 다양한 층들이 먼저 형성될 수 있다. 이와 관련하여, 도 6은 화소회로(PC) 및 버스전극(180)과 전기적으로 연결된 공통전압라인(VSL)을 도시하고 있다.
도 6에 도시된 바와 같이 기판(100) 상에 제1 보조라인(AL1) 및 제1 서브커패시터전극(CE2b)을 형성하고, 제1 절연층(IL1)을 형성할 수 있다. 제1 보조라인(AL1) 및 제1 서브커패시터전극(CE2b)은 동일한 공정에서 형성되며, 동일한 물질을 포함할 수 있다. 제1 보조라인(AL1) 및 제1 서브커패시터전극(CE2b)은 몰리브덴(Mo), 구리(Cu), 및/또는 티타늄(Ti)을 포함할 수 있음은 앞서 설명한 것과 같다. 도 6에는 도시되지 않았으나, 앞서 도 3 및 도 5를 참조하여 설명한 제2 보조라인(AL2) 및 제2 보조패턴(VSC2)도 제1 보조라인(AL1) 및 제1 서브커패시터전극(CE2b)과 동일한 공정에서 형성될 수 있으며, 동일한 물질을 포함할 수 있다.
제1 절연층(IL1)은 불순물이 반도체층(A1)에 침투하는 것을 방지할 수 있으며, 실리콘나이트라이드, 실리콘옥사이드, 실리콘옥시나이트라이드와 같은 무기절연물을 포함할 수 있다.
제1 절연층(IL1) 상에 반도체층(A1)이 형성되며, 반도체층(A1) 상에 제2 절연층(IL2)이 형성되고 제2 절연층(IL2) 상에 게이트전극(G1) 및 제1 커패시터전극(CE)이 형성될 수 있다. 도 6에는 도시되지 않았으나, 앞서 도 5를 참조하여 설명한 제1 보조패턴(VSC1)도 게이트전극(G1) 및 제1 커패시터전극(CE)과 동일한 공정에서 형성될 수 있으며, 동일한 물질을 포함할 수 있다. 제1 보조패턴(VSC1), 게이트전극(G1), 및 제1 커패시터전극(CE)은 몰리브덴(Mo), 구리(Cu), 및/또는 티타늄(Ti)을 포함할 수 있다.
도 6에는 제2 절연층(IL2)이 기판(100)을 대부분 커버하도록 형성된 것을 도시하고 있으나, 다른 실시예에서 제2 절연층(IL2)은 제2 절연층(IL2)의 바로 위에 배치된 층들, 예컨대 제1 보조패턴(VSC1), 게이트전극(G1), 및 제1 커패시터전극(CE)과 동일한 마스크를 이용하여 패터닝될 수 있으며, 이 경우 제2 절연층(IL2)의 일부, 예컨대 제1 보조패턴(VSC1), 게이트전극(G1), 및 제1 커패시터전극(CE)과 중첩하는 부분을 제외한 다른 부분은 제거될 수 있다.
이 후, 제3 절연층(IL3)을 형성하고, 제4 콘택홀(CT)을 포함하는 콘택홀들을 형성할 수 있다. 그리고, 제3 절연층(IL3) 상에 구동전압라인(VDL), 제2 서브커패시터전극(CE2t), 및 공통전압라인(VSL)을 형성할 수 있다. 제3 절연층(IL3)은 무기절연물을 포함할 수 있다. 구동전압라인(VDL), 제2 서브커패시터전극(CE2t), 및 공통전압라인(VSL)은 동일한 마스크 공정에서 형성될 수 있으며, 동일한 물질을 포함할 수 있다. 구동전압라인(VDL), 제2 서브커패시터전극(CE2t), 및 공통전압라인(VSL)은 몰리브덴(Mo), 구리(Cu), 및/또는 티타늄(Ti)을 포함할 수 있다.
이후, 제4 절연층(IL4)을 형성한다. 제4 절연층(IL4)은 유기절연물을 포함할 수 있으며, 제4 절연층(IL4) 상에 제1 전극(150) 및 버스전극(180)을 형성할 수 있다.
제1 전극(150) 및 버스전극(180)은 동일한 마스크 공정에서 형성되며, 동일한 물질을 포함한다. 제1 전극(150) 및 버스전극(180)은 예컨대, ITO층/Ag층/ITO층의 3층 구조를 포함할 수 있다.
이 후, 버스전극(180) 상에 절연패턴층(190)을 형성한다. 절연패턴층(190)은 실리콘나이트라이드, 실리콘옥사이드, 실리콘옥시나이트라이드와 같은 무기절연물을 포함할 수 있다. 절연패턴층(190)의 두께는 약 0.3㎛ 내지 약 3㎛ 일 수 있다. 절연패턴층(190)은 버스전극(180)에 중첩하는 제1 개구(190OP)를 갖도록 식각될 수 있다. 제1 개구(190OP)를 통해 버스전극(180)의 일 부분이 노출될 수 있다. 도 6은 절연패턴층(190)의 폭이 버스전극(180)의 폭 보다 작게 형성된 것을 도시하나 다른 실시예로서, 절연패턴층(190)은 버스전극(180)의 에지를 커버하도록 제4 절연층(IL4) 상으로 연장될 수 있으며, 절연패턴층(190)의 가장자리 부분은 제4 절연층(IL4)과 직접 접촉할 수 있다.
이 후, 제1 전극(150)의 일부 및 제1 개구(190OP)가 노출되도록, 뱅크층(BNL)을 형성한다. 뱅크층(BNL)은 제1 전극(150)의 에지 및 버스전극(180)의 에지를 커버할 수 있다. 뱅크층(BNL)은 절연패턴층(190)의 에지, 예컨대, 버스전극(180)의 평면 형상을 정의하는 외측 에지를 커버할 수 있다. 뱅크층(BNL)은 제1 뱅크개구(B-OP1) 및 제2 뱅크개구(B-OP2)를 포함할 수 있다.
제1 뱅크개구(B-OP1)를 통해 제1 전극(150)의 일부가 노출될 수 있다. 제1 뱅크개구(B-OP1)의 폭은 제1 전극(150)의 폭 보다 작게 형성되며, 따라서 제1 전극(150)의 에지는 뱅크층(BNL)으로 커버될 수 있다.
뱅크층(BNL)의 제2 뱅크개구(B-OP2)는 제1 개구(190OP) 보다 크게 형성될 수 있다. 따라서, 절연패턴층(190)의 제1 개구(190OP) 및 제1 개구(190OP)를 둘러싸는 절연패턴층(190)의 일부분의 상면이 뱅크층(BNL)의 제2 뱅크개구(B-OP2)를 통해 노출될 수 있다. 제2 뱅크개구(B-OP2)의 폭(W3)은 제1 개구(190OP)의 폭(W1) 보다 크게 형성될 수 있으며, 레이저 빔의 크기 보다 크게 형성될 수 있다. 제2 뱅크개구(B-OP2)의 폭(W3)은 후술할 중간층(160)의 제2 개구(160OP)의 폭(W2) 보다 크게 형성될 수 있다.
이 후, 도 7b에 도시된 바와 같이, 중간층(160)을 형성한다. 예컨대, 화학기상증착법을 이용하여 제1 기능층(161), 발광층(162), 및 제2 기능층(163)을 형성할 수 있다. 제1 기능층(161), 발광층(162), 및 제2 기능층(163)은 표시영역(DA)을 전체적으로 커버하도록 형성될 수 있다.
이 후, 도 7에 도시된 바와 같이 레이저 빔을 중간층(160) 상에 조사하여, 제2 개구(160OP)를 형성할 수 있다. 일 실시예로, 레이저 빔은 중심파장 대역이 약 300nm 내지 약 400nm인 UV레이저를 사용할 수 있다. 제2 개구(160OP)는 중간층(160)에 포함된 서브층들이 레이저 빔에 의해 제거되면서 형성될 수 있다. 예컨대, 레이저 빔에 의해 제2 기능층(163)의 개구, 발광층(162)의 개구, 및 제1 기능층(161)의 개구가 동시에 형성될 수 있다. 제2 기능층(163)의 개구, 발광층(162)의 개구, 및 제1 기능층(161)의 개구의 적층 구조가 제2 개구(160OP)를 형성할 수 있다. 바꾸어 말하면, 제2 개구(160OP)는 제2 기능층(163), 발광층(162), 및 제1 기능층(161)의 두께의 합에 해당하는 깊이를 가질 수 있다.
중간층(160)의 제2 개구(160OP)의 크기는 레이저 빔의 크기에 의해 정해질 수 있다. 중간층(160)의 제2 개구(160OP)는 중간층(160) 아래에 배치된 절연패턴층(190)의 제1 개구(190OP)와 중첩하게 형성될 수 있다. 절연패턴층(190)의 제1 개구(190OP)의 크기 보다 크게 형성되며, 이와 관련하여, 도 8 및 도 9는 제2 개구(160OP)의 폭(W2)이 제1 개구(190OP)의 폭(W1) 보다 큰 것을 도시한다.
중간층(160)의 제2 개구(160OP)는 중간층(160) 아래에 배치된 절연패턴층(190)의 제1 개구(190OP)와 중첩하되, 평면상에서 절연패턴층(190)의 제1 개구(190OP)는 중간층(160)의 제2 개구(160OP) 내에 위치하도록 형성할 수 있다. 바꾸어 말하면, 절연패턴층(190)의 제1 개구(190OP)의 일부만 중간층(160)의 제2 개구(160OP)와 중첩하지 않고, 도 8에 도시된 바와 같이 절연패턴층(190)의 제1 개구(190OP) 전체가 중간층(160)의 제2 개구(160OP)와 중첩할 수 있다.
도 9에 도시된 바와 같이 평면상에서 (또는, 기판(100)에 수직한 방향에서 볼 때), 절연패턴층(190)의 제1 개구(190OP)의 에지(190E)는 제2 개구(160OP) 내에 배치될 수 있다. 바꾸어 말하면, 평면상에서, 제1 개구(190OP)의 에지(190E)는 제2 개구(160OP)의 에지(160E)의 내측에 배치될 수 있다.
제1 개구(190OP)는 절연패턴층(190)의 일부가 식각되면서 형성된 것이고 제2 개구(160OP)는 중간층(160)의 일부가 식각되면서 형성된 것이므로, 제1 개구(190OP)의 에지(190E)는 제1 개구(190OP)를 정의하는 절연패턴층(190)의 에지(190E)로 볼 수 있고, 제2 개구(160OP)의 에지(160E)는 제2 개구(160OP)를 정의하는 중간층(160)의 에지(160E)로 볼 수 있다.
다음으로, 도 10에 도시된 바와 같이 발광다이오드의 제2 전극(170)을 형성한다. 제2 전극(170)은 표시영역(DA)을 전체적으로 커버하도록 형성될 수 있다.
제2 전극(170)은 중간층(160)의 상면, 제1 개구(190OP)의 에지(190E)를 둘러싸는 절연패턴층(190)의 일 부분의 상면, 및 버스전극(180)의 상면에 접촉할 수 있다.
제1 뱅크개구(B-OP1)에 대응하는 제2 전극(170)의 제1 부분은 중간층(160)의 상면과 접촉할 수 있다. 제1 뱅크개구(B-OP1)에서 서로 중첩하는 제1 전극(150), 중간층(160), 및 제2 전극(170)의 제1 부분은 전기적으로 연결되어 발광다이오드를 형성할 수 있다.
제2 뱅크개구(B-OP2)에 대응하는 제2 전극(170)의 제2 부분은 중간층(160)의 제2 개구(160OP), 및 절연패턴층(190)의 제1 개구(190OP)를 통해 버스전극(180)에 접속될 수 있다. 제2 전극(170)은 중간층(160)의 상면과, 제1 개구(190OP)의 에지(190E)를 둘러싸는 절연패턴층(190)의 일 부분의 상면, 그리고 버스전극(180)의 상면과 접촉할 수 있다. 이 때, 제2 전극(170)과 버스전극(180)의 접촉 면적은 절연패턴층(190)의 제1 개구(190OP)의 면적과 동일(실질적으로 동일)할 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
VSL: 공통전압라인
150: 제1 전극
160: 중간층
170: 제2 전극
180: 버스전극
190: 절연패턴층

Claims (20)

  1. 제1 전극, 상기 제1 전극 상의 제2 전극, 상기 제1 전극과 상기 제2 전극 사이의 중간층을 포함하는 발광다이오드;
    상기 발광다이오드의 상기 제1 전극과 이격된 버스전극;
    상기 제1 전극의 에지 및 상기 버스전극의 에지를 커버하고 상기 제1 전극의 일부 및 상기 버스전극의 일부를 노출하는 뱅크층; 및
    상기 버스전극 상에 배치되며, 상기 버스전극에 중첩하는 제1 개구를 포함하는 절연패턴층;을 포함하며,
    상기 제2 전극은 상기 절연패턴층의 상기 제1 개구를 통해 상기 버스전극에 접촉하는, 표시 장치.
  2. 제1항에 있어서,
    상기 절연패턴층은 무기절연물을 포함하는, 표시 장치.
  3. 제1항에 있어서,
    상기 중간층은 상기 제1 전극의 상면, 상기 버스전극의 상면, 및 상기 뱅크층의 상면 상에 배치되되, 상기 제1 개구와 중첩하는 제2 개구를 포함하며,
    상기 중간층의 상기 제2 개구의 폭은 상기 절연패턴층의 상기 제1 개구의 폭 보다 큰, 표시 장치.
  4. 제3항에 있어서,
    평면상에서, 상기 제1 개구의 에지는 상기 제2 개구 내에 위치하는, 표시 장치.
  5. 제3항에 있어서,
    상기 제2 전극은,
    상기 중간층의 상면, 상기 제1 개구의 에지를 둘러싸는 상기 절연패턴층의 일 부분의 상면, 및 상기 버스전극의 상면에 접촉하는, 표시 장치.
  6. 제3항에 있어서,
    상기 중간층은 발광층 및 적어도 하나의 기능층을 포함하며,
    상기 제2 개구는 상기 발광층 및 상기 적어도 하나의 기능층을 관통하는, 표시 장치.
  7. 제1항에 있어서,
    상기 뱅크층은 상기 버스전극에 대응하는 뱅크개구를 포함하며,
    상기 뱅크개구의 폭은 상기 제1 개구의 폭 보다 큰, 표시 장치.
  8. 제1항에 있어서,
    상기 제1 전극과 상기 버스전극은 동일한 층 상에 위치하며 동일한 물질을 포함하는, 표시 장치.
  9. 제1항에 있어서,
    상기 버스전극과 전기적으로 연결되는 공통전압라인을 더 포함하며,
    상기 공통전압라인은 상기 공통전압라인과 다른 층 상에 배치되며, 상기 공통전압라인과 중첩하는 적어도 하나의 보조패턴과 전기적으로 연결된, 표시 장치
  10. 제9항에 있어서,
    상기 공통전압라인과 교차하는 방향을 따라 연장된 보조라인을 더 포함하는, 표시 장치.
  11. 공통전압라인;
    상기 공통전압라인과 전기적으로 연결된 버스전극;
    상기 버스전극과 전기적으로 절연된 제1 전극;
    상기 제1 전극의 일부 및 상기 버스전극의 일부를 노출하며, 상기 제1 전극의 에지 및 상기 버스전극의 에지를 커버하는 뱅크층;
    상기 버스전극 상에 배치되며, 상기 버스전극에 중첩하는 제1 개구를 포함하고, 무기물을 포함하는 절연패턴층;
    상기 제1 전극, 상기 버스전극, 및 상기 뱅크층 상에 배치되며, 상기 제1 개구와 중첩하는 제2 개구를 포함하는 중간층; 및
    상기 제1 전극 및 상기 버스전극에 대응하도록 상기 중간층 상에 배치되되, 상기 제2 개구 및 상기 제1 개구를 통해 상기 버스전극에 접촉하는 제2 전극;을 포함하는 표시 장치.
  12. 제11항에 있어서,
    상기 제1 개구의 폭은 상기 제2 개구의 폭 보다 작은, 표시 장치.
  13. 제12항에 있어서,
    상기 뱅크층은 상기 버스전극에 대응하는 뱅크개구를 포함하며,
    상기 뱅크개구의 폭은 상기 제1 개구의 폭 및 상기 제2 개구의 폭 보다 큰, 표시 장치.
  14. 제12항에 있어서,
    상기 제2 전극은,
    상기 중간층의 상면, 상기 제1 개구의 에지를 둘러싸는 상기 절연패턴층의 일 부분의 상면, 및 상기 버스전극의 상면에 접촉하는, 표시 장치.
  15. 제11항에 있어서,
    상기 제1 개구의 전부는 상기 제2 개구와 중첩하는, 표시 장치.
  16. 제11항에 있어서,
    상기 버스전극과 상기 제1 전극은 동일한 층 상에 배치되며, 동일한 물질을 포함하는, 표시 장치.
  17. 제11항에 있어서,
    상기 공통전압라인은 상기 공통전압라인과 다른 층 상에 배치되며, 상기 공통전압라인과 중첩하는 적어도 하나의 보조패턴과 전기적으로 연결된, 표시 장치.
  18. 제11항에 있어서,
    상기 공통전압라인과 교차하는 방향을 따라 연장되는 적어도 하나의 보조라인을 더 포함하는, 표시 장치.
  19. 제17항에 있어서,
    상기 공통전압라인과 인접한 공통전압라인을 더 포함하고,
    상기 적어도 하나의 보조라인은 상기 교차하는 방향을 따라 연장되되, 상기 공통전압라인 및 상기 공통전압라인과 전기적으로 연결되며 평면상에서 메쉬 구조를 형성하는, 표시 장치.
  20. 제11항에 있어서,
    상기 절연패턴층의 외측 에지는 상기 뱅크층으로 커버되는, 표시 장치.
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