KR20230091855A - 낮은 지수 층을 포함하는 광전자 디바이스 - Google Patents
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Abstract
디바이스의 가로축에 의해 정의되는 적어도 하나의 가로 방향 양태의 계면 부분 및 비-계면 부분에서 연장되는 복수의 층을 갖는 반도체 디바이스. 일 파장에서 제1 굴절 지수를 갖는 낮은 지수 물질을 포함할 수 있는 낮은(보다 낮은) 지수 층(low(er)-index layer)은 적어도 계면 부분에서 제1 층 표면 상에 배치된다. 일 파장에서 제2 굴절 지수를 갖는 높은 지수 물질을 포함할 수 있는 보다 높은 지수 층(higher-index layer)은 디바이스의 노출된 층 표면 상에 배치되어 계면 부분에서 낮은(보다 낮은) 지수 층과 지수 계면(index interface)을 정의한다. 제2 굴절 지수는 제1 굴절 지수를 초과한다. 일정량의 증착 물질(deposited material)이 비-계면 부분의 제2 층 표면 상에 배치될 수 있다. 보다 높은 지수 층은 비-계면 부분에서 증착 물질을 덮을 수 있다.
Description
관련 출원
본 출원은: 2020년 7월 24일자로 출원된 미국 임시 특허 출원 제63/056,499호, 2020년 8월 12일자로 출원된 미국 임시 특허 출원 제63/064,633호, 2020년 10월 9일자로 출원된 미국 임시 특허 출원 제63/090,098호, 2020년 10월 29일자로 출원된 미국 임시 특허 출원 제63/107,393호, 2021년 2월 25일자로 출원된 미국 임시 특허 출원 제63/153,834호, 2021년 3월 19일자로 출원된 미국 임시 특허 출원 제63/163,453호, 2021년 4월 28일자로 출원된 미국 임시 특허 출원 제63/181,100호, 2020년 12월 7일자로 출원된 미국 임시 특허 출원 제63/122,421호, 및 2021년 1월 26일자로 출원된 미국 임시 특허 출원 제63/141,857호에 대한 우선권의 이익을 주장하며, 이들 각각의 내용은 그 전체가 본원에서 참고로 포함된다.
기술분야
본 개시내용은 적층 반도체 디바이스(layered semiconductor device)에 관한 것으로, 특히 본 발명은 계면을 통과하는 전자기(EM: electromagnetic) 방사선의 광로에서 낮은(보다 낮은) 지수 층(low(er)-index layer)이 보다 높은 지수 층(higher-index layer)에 비해 전방에 있는 경우를 포함하여 디바이스에 의해 방출되거나 또는 디바이스를 완전히 통과하는지의 여부에 관계없이 전자기(EM) 방사선이 통과할 수 있는, 낮은(보다 낮은) (굴절) 지수 코팅과 보다 높은 (굴절) 지수 코팅 사이에 계면을 갖는 적층 광전자 디바이스(layered opto-electronic device)에 관한 것이다.
유기 발광 다이오드(OLED: organic light emitting diode)와 같은 광전자 디바이스에서, 적어도 하나의 반도체 층은 애노드 및 캐소드와 같은 한 쌍의 전극 사이에 배치된다. 애노드 및 캐소드는 전원과 전기적으로 결합되고 적어도 하나의 반도체 층을 통해 서로를 향해 이동하는 정공 및 전자를 각각 생성한다. 한 쌍의 정공과 전자가 결합하면, 광자가 방출될 수 있다.
OLED 디스플레이 패널은 복수의 (서브) 픽셀을 포함할 수 있으며, 이들 각각의 픽셀은 연관된 전극 쌍 및 그들 사이에 적어도 하나의 반도체 층을 갖는다. 일부 비제한적인 예에서, (서브) 픽셀은, 일부 비제한적인 예에서는, 전극 및 적어도 하나의 반도체 층이 증착되어 있는 기판 내에서 전도성 금속 라인에 의해 전기적으로 결합된 복수의 박막 트랜지스터(TFT: thin-film transistor) 구조를 포함하는 구동 회로에 의해 선택적으로 구동될 수 있다. 이러한 패널의 다양한 층 및 코팅은 전형적으로는 진공 기반 증착 공정에 의해 형성된다.
이러한 디스플레이 패널은, 비제한적인 예로서, 휴대폰과 같은 전자 디바이스에서 사용될 수 있다.
일부 적용에서, OLED 제조 공정 동안 증착 층(deposited layer)의 적어도 하나의 박막 필름의 선택적 증착에 의해 전극 및/또는 그와 전기적으로 결합되는 전도성 요소와 같은 디바이스 피처(device feature)를 제한 없이 형성함으로써 패널의 가로 방향 양태(lateral aspect) 및 단면 양태 중 하나 또는 둘 모두에 걸쳐 패널의 각각의 (서브-) 픽셀에 대한 패턴으로 전도성 증착 층을 제공하는 것을 목표로 할 수 있다.
일부 비제한적인 적용에서, EM 방사선의 투과를 증가시키고/시키거나 EM 방사선의 흡수를 감소시켜 적어도 EM 스펙트럼의 파장 서브-범위에서 디바이스의 적어도 일부를 통과하는 광로를 따라 개선된 메커니즘을 제공하는 것을 목표로 할 수 있다.
이하, 본 개시내용의 예들을 하기 도면을 참조하여 설명할 것이고, 상이한 도면에서 동일한 참조 부호는 동일하고/하거나, 일부 비제한적인 예에서는, 유사하고/하거나 상응하는 요소를 나타내며, 여기서:
도 1은 본 개시내용의 일례에 따른 보다 높은 지수 층의 (일반적으로는 화살표 OC로 표시된 광로에서) 전방에 낮은(보다 낮은) 지수 층을 갖는 예시적인 디바이스의 단면 양태로부터의 단순화된 블록도이고;
도 2는 일례에 따른 다양한 예시적인 물질에 대한 표면 장력의 함수로서 굴절 지수 값을 플로팅한 그래프이고;
도 3a는, 본 개시내용의 일례에 따른 낮은(보다 낮은) 지수 층의 노출된 층 표면 상에 배치된 적어도 하나의 입자 구조의 불연속 층을 갖는, 도 1의 디바이스의 예시적인 버전의 단면 양태로부터의 단순화된 블록도이고;
도 3b는 도 3a의 디바이스의 평면의 단순화된 블록도이고;
도 4a 및 도 4b는 본 개시내용의 일례에 따른, 가로 방향 양태의 계면 부분에서의 낮은(보다 낮은) 지수 층의 선택적 증착에 이어 가로 방향 양태의 비-계면 부분에서의 증착 물질(deposited material)의 폐쇄 코팅(closed coating)의 증착, 및 그 위의 보다 높은 지수 층의 증착에 의해 형성된, 가로 방향 양태에서 복수의 층을 갖는 도 1의 디바이스의 예시적인 버전의 단면 양태로부터의 단순화된 블록도이고;
도 5는 본 개시내용의 일례에 따른 다양한 예시적인 샘플에 대한 파장의 함수로서의 투과율의 플롯이고;
도 6은 본 개시내용의 일례에 따른 도 4의 디바이스의 예시적인 버전에서 가로 방향 양태의 제1 부분에서 하부 층의 노출된 층 표면 상에 패턴화 코팅을 증착하기 위한 예시적인 공정을 도시하는 개략도이고;
도 7은 도 6의 패턴화 코팅의 증착된 패턴을 포함하는 노출된 층 표면 상에 증착 물질을 가로 방향 양태의 제2 부분으로 증착하기 위한 예시적인 공정을 도시하는 개략도이고;
도 8a는 도 4의 디바이스의 예시적인 버전의 단면도를 예시하는 개략도이고;
도 8b는 도 8a의 디바이스의 보완적인 평면도를 예시하는 개략도이고;
도 8c는 도 4의 디바이스의 예시적인 버전의 단면도를 예시하는 개략도이고;
도 8d는 도 8c의 디바이스의 보완적인 평면도를 예시하는 개략도이고;
도 8e는 도 4의 디바이스의 일례의 단면도를 예시하는 개략도이고;
도 8f는 도 4의 디바이스의 일례의 단면도를 예시하는 개략도이고;
도 8g는 도 4의 디바이스의 일례의 단면도를 예시하는 개략도이고;
도 9a 내지 도 9i는 본 개시내용의 다양한 예에 따른 도 4의 디바이스의 예시적인 버전에서 증착 층을 갖는 증착 계면에서의 패턴화 코팅의 다양한 잠재적 거동을 도시하는 개략도이고;
도 10은 본 개시내용의 일례에 따른 예시적인 전자 발광 디바이스(electro-luminescent device)의 단면 양태의 블록도이고;
도 11은 도 10의 디바이스의 단면도이고;
도 12는 본 개시내용의 일례에 따른 도 10의 디바이스의 하나의 버전에서 사용하기에 적합한 예시적인 패턴화된 전극을 평면도로 예시하는 개략도이고;
도 13은 라인 13-13을 따라 절취한 도 12의 디바이스의 예시적인 단면도를 예시하는 개략도이고;
도 14a는 본 개시내용의 일례에 따른 도 10의 디바이스의 예시적인 버전에서 사용하기에 적합한 복수의 예시적인 전극 패턴을 평면도로 예시하는 개략도이고;
도 14b는 라인 14B-14B를 따라 절취한 도 14c의 디바이스의 중간 단계에서의 예시적인 단면도를 예시하는 개략도이고;
도 14c는 라인 14C-14C를 따라 절취한 도 14a의 디바이스의 예시적인 단면도를 예시하는 개략도이고;
도 15는 본 개시내용의 일례에 따른 하나의 예시적인 패턴화된 보조 전극을 갖는 도 10의 디바이스의 예시적인 버전의 단면도를 예시하는 개략도이고;
도 16은 본 개시내용의 일례에 따른 적어도 하나의 발광 영역 및 적어도 하나의 비-발광 영역을 오버레이하는 보조 전극의 예시적인 패턴을 평면도로 예시하는 개략도이고;
도 17a는 본 개시내용의 일례에 따른 다이아몬드 구성의 복수의 발광 영역의 그룹을 갖는 도 10의 디바이스의 예시적인 버전의 예시적인 패턴을 평면도로 예시하는 개략도이고;
도 17b는 라인 17B-17B를 따라 절취한 도 17a의 디바이스의 예시적인 단면도를 예시하는 개략도이고;
도 17c는 라인 17C-17C를 따라 절취한 도 17a의 디바이스의 예시적인 단면도를 예시하는 개략도이고;
도 18은 본 개시내용의 일례에 따른 추가의 예시적인 증착 단계를 갖는 도 11의 디바이스의 하나의 예시적인 버전의 예시적인 단면도를 예시하는 개략도이고;
도 19는 본 개시내용의 일례에 따른 추가의 예시적인 증착 단계를 갖는 도 11의 디바이스의 하나의 예시적인 버전의 예시적인 단면도를 예시하는 개략도이고;
도 20은 본 개시내용의 일례에 따른 추가의 예시적인 증착 단계를 갖는 도 11의 디바이스의 하나의 예시적인 버전의 예시적인 단면도를 예시하는 개략도이고;
도 21은 본 개시내용의 일례에 따른 추가의 예시적인 증착 단계를 갖는 도 11의 디바이스의 하나의 예시적인 버전의 예시적인 단면도를 예시하는 개략도이고;
도 22a는 본 개시내용의 일례에 따른 적어도 하나의 보조 전극을 갖는, 적어도 하나의 예시적인 픽셀 영역 및 적어도 하나의 예시적인 투광 영역(light-transmissive region)을 포함하는 도 10의 디바이스의 투명 버전의 일례를 평면도로 예시하는 개략도이고;
도 22b는 라인 22B-22B를 따라 절취한 도 22a의 디바이스의 예시적인 단면도를 예시하는 개략도이고;
도 23a는 본 개시내용의 일례에 따른 적어도 하나의 예시적인 픽셀 영역 및 적어도 하나의 예시적인 투광 영역을 포함하는 도 10의 디바이스의 투명 버전의 일례를 평면도로 예시하는 개략도이고;
도 23b는 라인 23-23을 따라 절취한 도 23a의 디바이스의 예시적인 단면도를 예시하는 개략도이고;
도 23c는 라인 23-23을 따라 절취한 도 23a의 디바이스의 예시적인 단면도를 예시하는 개략도이고;
도 24는 본 개시내용의 일례에 따른 상이한 두께의 제2 전극을 갖는 서브-픽셀 영역을 갖는 도 11의 디바이스의 예시적인 버전을 제조하기 위한 예시적인 공정의 예시적인 단계들을 나타낼 수 있는 개략도이고;
도 25는 제2 전극이 본 개시내용의 일례에 따른 보조 전극과 결합된 도 10의 디바이스의 예시적인 버전의 예시적인 단면도를 예시하는 개략도이고;
도 26은 본 개시내용의 일례에 따른 비-발광 영역에 파티션 및 리세스와 같은 보호된 영역을 갖는 도 10의 디바이스의 예시적인 버전의 예시적인 단면도를 예시하는 개략도이고;
도 27a 및 도 27b는 본 개시내용의 다양한 예들에 따른, 비-발광 영역에 파티션 및 개구와 같은 보호된 영역을 갖는 도 10의 디바이스의 예시적인 버전의 예시적인 단면도를 도시하는 개략도이고;
도 28a 내지 도 28c는, 선택적 증착 및 후속 제거 공정에 의해, 본 개시내용의 일례에 따른 도 10의 디바이스의 예시적인 버전의 노출된 층 표면 상에 증착 층을 패턴으로 증착하기 위한 예시적인 공정의 예시적인 단계들을 도시하는 개략도이고;
도 29는 본 개시내용의 일례에 따른 표면 상에 흡수된 흡착원자(adatom)의 상대적 에너지 상태를 나타내는 예시적인 에너지 프로파일이며;
도 30은 본 개시내용의 일례에 따른 필름 핵의 형성을 예시하는 개략도이다.
본 개시내용에서, 적어도 하나의 수치 값(아래 첨자를 제한 없이 포함), 및/또는 소문자 알파벳 문자(들)(소문자를 제한 없이 포함)를 수반한 참조 번호는 참조 번호에 의해 기술되는 요소 또는 특징의 특정한 경우, 및/또는 그의 하위 집합을 지칭하는 것으로 간주될 수 있다. 수반된 값(들) 및/또는 문자(들)에 대한 언급이 없는 참조 번호에 대한 언급은 문맥이 지시하는 바와 같이 일반적으로는 참조 번호에 의해 기술되는 요소(들) 또는 특징(들), 및/또는 참조 번호에 의해 기술되는 모든 경우의 집합을 지칭한다. 유사하게, 참조 번호는 숫자 자리에 문자 "x"를 가질 수 있다. 이러한 참조 번호에 대한 언급은 문맥이 지시하는 바와 같이 일반적으로는 참조 번호에 의해 기술되는 요소(들) 또는 특징(들)(여기서, 문자 "x"는 숫자로 대체된다), 및/또는 참조 번호에 의해 기술되는 모든 경우의 집합을 지칭한다.
본 개시내용에서, 제한이 아닌 설명의 목적으로, 특정 아키텍처, 인터페이스 및/또는 기술을 포함하지만 이에 제한되지 않는 본 개시내용의 완전한 이해를 제공하기 위해 특정 세부사항을 기술한다. 일부 경우에는, 잘 알려진 시스템, 기술, 구성요소, 디바이스, 회로, 방법 및 응용 분야에 대한 상세한 설명은 불필요한 세부사항으로 인해 본 개시내용의 설명이 모호하게 되지 않도록 생략한다.
또한, 본원에서 재현되는 블록도들은 기술의 원리를 구현하는 예시적인 구성요소의 개념적인 견해를 나타낼 수 있다는 것을 이해할 것이다.
따라서, 시스템 및 방법 구성요소는 경우에 따라서는 도면에서 통상적인 부호로 표현되었으며, 본 개시내용의 실례들을 이해하는 데 적절한 특정 세부사항만을 나타내어, 본 개시내용이 본 명세서의 설명에 이점을 가진 당업자가 용이하게 인지할 수 있는 세부사항으로 모호하게 되지 않도록 하였다.
본원에서 제공되는 모든 도면은 축척에 맞게 도시되지 않을 수 있으며 어떠한 방식으로든 본 개시내용을 제한하는 것으로 간주되지 않을 수 있다.
파선으로 도시된 특징 또는 기능은 일부 예에서 선택 사항으로 간주될 수 있다.
발명의내용
본 개시내용의 목적은 종래 기술의 적어도 하나의 단점을 제거하거나 완화하는 것이다.
본 개시내용은 디바이스의 가로축에 의해 정의되는 적어도 하나의 가로 방향 양태의 계면 부분 및 비-계면 부분에서 연장되는 복수의 층을 갖는 반도체 디바이스를 개시한다. 일 파장에서 제1 굴절 지수를 갖는 낮은 지수 물질을 포함할 수 있는 낮은(보다 낮은) 지수 층은 적어도 계면 부분에서 제1 층 표면 상에 배치된다. 일 파장에서 제2 굴절 지수를 갖는 높은 지수 물질을 포함할 수 있는 보다 높은 지수 층은 디바이스의 노출된 층 표면 상에 배치되어 계면 부분에서 낮은(보다 낮은) 지수 층과 지수 계면(index interface)을 정의한다. 제2 굴절 지수는 제1 굴절 지수를 초과한다. 일정량의 증착 물질이 비-계면 부분의 제2 층 표면 상에 배치될 수 있다. 보다 높은 지수 층은 비-계면 부분에서 증착 물질을 덮을 수 있다.
본 개시내용의 광범위한 양태에 따르면, 복수의 층을 갖고 그의 가로축에 의해 정의되는 적어도 하나의 가로 방향 양태의 계면 부분 및 비-계면 부분에서 연장되는 반도체 디바이스로서: 적어도 계면 부분에서 제1 층 표면 상에 배치되는, 제1 파장 범위의 파장에서 제1 굴절 지수를 갖는 낮은(보다 낮은) 지수 층; 및 디바이스의 제2 노출된 층 표면 상에 배치되어 제1 굴절 지수를 초과하는 계면 부분에서 낮은(보다 낮은) 지수 층과의 지수 계면을 정의하는, 제2 파장 범위의 파장에서 제2 굴절 지수를 갖는 보다 높은 지수 층을 포함하는 반도체 디바이스를 개시한다.
일부 비제한적인 예에서, 제1 파장은: 약 315 내지 400 nm, 450 내지 460 nm, 510 내지 540 nm, 600 내지 640 nm, 456 내지 624 nm, 425 내지 725 nm, 350 내지 450 nm, 300 내지 450 nm, 300 내지 550 nm, 300 내지 700 nm, 380 내지 740 nm, 750 내지 900 nm, 380 내지 900 nm, 및 300 내지 900 nm 중 적어도 하나로부터 선택될 수 있다.
일부 비제한적인 예에서, 제1 굴절 지수는 약 0.4, 0.3, 0.2, 및 0.1 중 적어도 하나만큼 제1 파장 범위에 걸쳐 변할 수 있다. 일부 비제한적인 예에서, 제1 굴절 지수는 약 1.7, 1., 1.5, 1.45, 1.4, 1.35, 1.3, 및 1.25 중 적어도 하나일 수 있다. 일부 비제한적인 예에서, 제1 굴절 지수는 약 1.2 내지 1.6, 1.2 내지 1.5, 1.25 내지 1.45, 및 1.25 내지 1.4 중 적어도 하나일 수 있다.
일부 비제한적인 예에서, 낮은(보다 낮은) 지수 층은 낮은 지수 물질을 포함한다.
일부 비제한적인 예에서, 낮은(보다 낮은) 지수 층 및 낮은 지수 물질 중 적어도 하나는 제1 파장 범위에서 약 0.10, 0.08, 0.05, 0.03, 및 0.01 중 적어도 하나의 소광 계수(extinction coefficient)를 나타낼 수 있다.
일부 비제한적인 예에서, 낮은(보다 낮은) 지수 층 및 낮은 지수 물질 중 적어도 하나는 실질적으로 투명할 수 있다.
일부 비제한적인 예에서, 낮은(보다 낮은) 지수 층 및 낮은 지수 물질 중 적어도 하나는 그 안에 적어도 하나의 공극(void)을 포함할 수 있다.
일부 비제한적인 예에서, 낮은 지수 물질은 유기 화합물 및 유기-무기 하이브리드 물질 중 적어도 하나를 포함할 수 있다.
일부 비제한적인 예에서, 제2 파장 범위는: 약 315 내지 400 nm, 450 내지 460 nm, 510 내지 540 nm, 600 내지 640 nm, 456 내지 624 nm, 425 내지 725 nm, 350 내지 450 nm, 300 내지 450 nm, 300 내지 550 nm, 300 내지 700 nm, 380 내지 740 nm, 750 내지 900 nm, 380 내지 900 nm, 및 300 내지 900 nm 중 적어도 하나로부터 선택될 수 있다. 일부 비제한적인 예에서, 제2 파장 범위는 제1 파장 범위와 상이할 수 있다.
일부 비제한적인 예에서, 제2 굴절 지수는 적어도 약 1.7, 1.8, 및 1.9 중 적어도 하나일 수 있다.
일부 비제한적인 예에서, 제2 굴절 지수는 적어도 약 0.3, 0.4, 0.5, 0.7, 1.0, 1.2, 1.3, 1.4, 및 1.5 중 적어도 하나만큼 제1 굴절 지수를 초과할 수 있다.
일부 비제한적인 예에서, 제2 파장 범위 내에서 측정된 제2 굴절 지수의 최대값에 대응하는 제2 최대 굴절 지수는 제1 파장 범위 내에서 측정된 제1 굴절 지수의 최대값에 대응하는 제1 최대 굴절 지수를 초과할 수 있다. 일부 비제한적인 예에서, 제1 최대 굴절 지수는 제2 최대 굴절 지수에 대응하는 제2 파장 범위 내의 제2 파장과 상이한 제1 파장 범위 내의 제1 파장에 대응할 수 있다. 일부 비제한적인 예에서, 제2 최대 굴절 지수는 적어도 약 0.5, 0.7, 1.0, 1.2, 1.3, 1.4, 1.5, 및 1.7 중 적어도 하나만큼 제1 최대 굴절 지수를 초과할 수 있다.
일부 비제한적인 예에서, 보다 높은 지수 층은 캡핑층, 배리어 코팅, 캡슐화층, 박막 필름 캡슐화층, 및 편광층 중 적어도 하나로부터 선택되는 물리적 코팅을 포함할 수 있다. 일부 비제한적인 예에서, 보다 높은 지수 층은 에어 갭을 포함할 수 있다.
일부 비제한적인 예에서, 보다 높은 지수 층은 높은 지수 물질을 포함할 수 있다.
일부 비제한적인 예에서, 보다 높은 지수 층 및 높은 지수 물질 중 적어도 하나는 제2 파장 범위에서 약 0.1, 0.08, 0.05, 0.03, 및 0.01 중 적어도 하나의 소광 계수를 나타낼 수 있다.
일부 비제한적인 예에서, 보다 높은 지수 층 및 높은 지수 물질 중 적어도 하나는 실질적으로 투명할 수 있다.
일부 비제한적인 예에서, 높은 지수 물질은 유기 화합물을 포함할 수 있다.
일부 비제한적인 예에서, 제1 층 표면은 제1 굴절 지수를 초과하는 제3 파장 범위의 파장에서 제3 굴절 지수를 갖는 하부 층으로 이루어질 수 있다.
일부 비제한적인 예에서, 제3 파장 범위는: 약 315 내지 400 nm, 450 내지 460 nm, 510 내지 540 nm, 600 내지 640 nm, 456 내지 624 nm, 425 내지 725 nm, 350 내지 450 nm, 300 내지 450 nm, 300 내지 550 nm, 300 내지 700 nm, 380 내지 740 nm, 750 내지 900 nm, 380 내지 900 nm, 및 300 내지 900 nm 중 적어도 하나로부터 선택될 수 있다. 일부 비제한적인 예에서, 제3 파장 범위는 제1 파장 범위와 상이할 수 있다.
일부 비제한적인 예에서, 제3 굴절 지수는 적어도 약 1.7, 1.8, 및 1.9 중 적어도 하나일 수 있다.
일부 비제한적인 예에서, 제3 굴절 지수는 적어도 약 0.3, 0.4, 0.5, 0.7, 1.0, 1.2, 1.3, 1.4, 및 1.5 중 적어도 하나만큼 제1 굴절 지수를 초과할 수 있다.
일부 비제한적인 예에서, 제3 파장 범위 내에서 측정된 제3 굴절 지수의 최대값에 대응하는 제3 최대 굴절 지수는 제1 파장 범위 내에서 측정된 제1 굴절 지수의 최대값에 대응하는 제1 최대 굴절 지수를 초과할 수 있다. 일부 비제한적인 예에서, 제1 최대 굴절 지수는 제3 최대 굴절 지수에 대응하는 제3 파장 범위 내의 제3 파장과 상이한 제1 파장 범위 내의 제1 파장에 대응할 수 있다. 일부 비제한적인 예에서, 제3 최대 굴절 지수는 적어도 약 0.5, 0.7, 1.0, 1.2, 1.3, 1.4, 1.5, 및 1.7 중 적어도 하나만큼 제1 최대 굴절 지수를 초과할 수 있다.
일부 비제한적인 예에서, 하부 층은 광전자 디바이스의 반도체 층일 수 있다. 일부 비제한적인 예에서, 하부 층은 전자 수송 층 및 전자 주입 층으로부터 선택될 수 있다.
일부 비제한적인 예에서, 낮은(보다 낮은) 지수 층의 평균 층 두께는 보다 높은 지수 층의 평균 층 두께 이하일 수 있다. 일부 비제한적인 예에서, 낮은(보다 낮은) 지수 층의 평균 층 두께는 약 60 nm, 50 nm, 40 nm, 30 nm, 20 nm, 10 nm, 8 nm, 및 5 nm 중 적어도 하나 이하일 수 있다. 일부 비제한적인 예에서, 낮은(보다 낮은) 지수 층의 평균 층 두께는 약 5 내지 20 nm, 및 5 내지 15 nm 중 적어도 하나일 수 있다.
일부 비제한적인 예에서, 낮은 지수 물질은 약 25 dyne/cm 이하인 표면 에너지를 나타낼 수 있으며, 제1 굴절 지수는 약 1.45 이하일 수 있다. 일부 비제한적인 예에서, 낮은 지수 물질은 약 20 dyne/cm 이하인 표면 에너지를 나타낼 수 있으며, 제1 굴절 지수는 약 1.4 이하일 수 있다.
일부 비제한적인 예에서, 디바이스는 비-계면 부분의 제2 층 표면 상에 배치되는 일정량의 증착 물질을 추가로 포함할 수 있다.
일부 비제한적인 예에서, 낮은(보다 낮은) 지수 층은 패턴화 코팅을 포함할 수 있다. 일부 비제한적 예에서, 패턴화 코팅의 표면 상에 증착 물질의 폐쇄 코팅을 형성하기 위한 초기 고착 확률(initial sticking probability)은 제1 층 표면 상에 증착 물질을 형성하기 위한 초기 고착 확률보다 실질적으로 더 작을 수 있고, 따라서 패턴화 코팅은 증착 물질의 폐쇄 코팅이 실질적으로 결여될 수 있다.
일부 비제한적인 예에서, 계면 부분은 가로 방향 양태의 제1 부분에 대응할 수 있으며, 비-계면 부분은 증착 물질이 폐쇄 코팅을 형성하는 가로 방향 양태의 제2 부분에 대응할 수 있다.
일부 비제한적인 예에서, 증착 물질의 양은 입자 물질을 포함하는 적어도 하나의 입자 구조를 포함할 수 있다. 일부 비제한적인 예에서, 적어도 하나의 입자 구조는 낮은(보다 낮은) 지수 층과 보다 높은 지수 층 사이에서 불연속 층을 형성할 수 있다. 일부 비제한적인 예에서, 증착 물질은 비-계면 부분에서 지수 계면(index interface)의 정의를 배제할 수 있다. 일부 비제한적인 예에서, 보다 높은 지수 층은 비-계면 부분에서 증착 물질을 덮을 수 있다.
일부 비제한적인 예에서, 제2 층 표면 및 제1 층 표면은 동일할 수 있다.
일부 비제한적인 예에서, 낮은(보다 낮은) 지수 층은 비-계면 부분으로 연장될 수 있으며, 제2 층 표면은 내부의 낮은(보다 낮은) 지수 층의 노출된 층 표면일 수 있다.
일부 비제한적인 예에서, 디바이스는 EM 방사선이 디바이스의 복수의 가로축에 의해 정의된 평면에 대해 일정 각도를 이루는(at an angle) 제1 방향으로 광로를 따라 디바이스의 표면과 맞물려 결합될 수 있도록 구성될 수 있다. 일부 비제한적인 예에서, EM 방사선은 디바이스에 의해 방출될 수 있으며, 제1 방향은 EM 방사선이 디바이스로부터 추출되는 방향일 수 있다. 일부 비제한적인 예에서, EM 방사선은 디바이스의 외부 표면 상으로 입사되어 적어도 부분적으로 투과될 수 있으며, 제1 방향은 EM 방사선이 디바이스 상에 입사되는 방향일 수 있다.
일부 비제한적인 예에서, 계면 부분은 EM 방사선이 디바이스로부터 추출되고 디바이스의 복수의 가로축에 의해 정의된 평면에 대해 일정 각도를 이루는 제1 방향으로 광로를 따라 제1 EM 신호를 방출하기 위한 제1 발광 영역을 포함할 수 있다.
일부 비제한적인 예에서, 디바이스는 기판; 및 그 위에 배치된 적어도 하나의 반도체 층을 추가로 포함할 수 있으며; 여기서: 제1 발광 영역은 제1 전극 및 제2 전극을 포함하고, 상기 제1 전극은 상기 기판과 상기 적어도 하나의 반도체 층 사이에 배치되고, 상기 적어도 하나의 반도체 층은 상기 제1 전극과 상기 제2 전극 사이에 배치되며, 낮은(보다 낮은) 지수 층은 상기 제2 전극과 보다 높은 지수 층 사이에 배치된다.
일부 비제한적인 예에서, 디바이스는 제3 전극 및 제4 전극을 추가로 포함하는 광로를 따라 제2 EM 신호를 방출하기 위한 비-계면 부분의 제2 발광 영역을 추가로 포함할 수 있으며; 여기서: 상기 제3 전극은 상기 기판과 상기 적어도 하나의 반도체 층 사이에 배치되고, 상기 적어도 하나의 반도체 층은 상기 제3 전극과 상기 제4 전극 사이에 배치되고, 상기 비-계면 부분은 낮은(보다 낮은) 지수 층이 실질적으로 결여되며, 상기 제4 전극은 상기 제3 전극과 보다 높은 지수 층 사이에 배치된다.
도 1은 본 개시내용의 일례에 따른 보다 높은 지수 층의 (일반적으로는 화살표 OC로 표시된 광로에서) 전방에 낮은(보다 낮은) 지수 층을 갖는 예시적인 디바이스의 단면 양태로부터의 단순화된 블록도이고;
도 2는 일례에 따른 다양한 예시적인 물질에 대한 표면 장력의 함수로서 굴절 지수 값을 플로팅한 그래프이고;
도 3a는, 본 개시내용의 일례에 따른 낮은(보다 낮은) 지수 층의 노출된 층 표면 상에 배치된 적어도 하나의 입자 구조의 불연속 층을 갖는, 도 1의 디바이스의 예시적인 버전의 단면 양태로부터의 단순화된 블록도이고;
도 3b는 도 3a의 디바이스의 평면의 단순화된 블록도이고;
도 4a 및 도 4b는 본 개시내용의 일례에 따른, 가로 방향 양태의 계면 부분에서의 낮은(보다 낮은) 지수 층의 선택적 증착에 이어 가로 방향 양태의 비-계면 부분에서의 증착 물질(deposited material)의 폐쇄 코팅(closed coating)의 증착, 및 그 위의 보다 높은 지수 층의 증착에 의해 형성된, 가로 방향 양태에서 복수의 층을 갖는 도 1의 디바이스의 예시적인 버전의 단면 양태로부터의 단순화된 블록도이고;
도 5는 본 개시내용의 일례에 따른 다양한 예시적인 샘플에 대한 파장의 함수로서의 투과율의 플롯이고;
도 6은 본 개시내용의 일례에 따른 도 4의 디바이스의 예시적인 버전에서 가로 방향 양태의 제1 부분에서 하부 층의 노출된 층 표면 상에 패턴화 코팅을 증착하기 위한 예시적인 공정을 도시하는 개략도이고;
도 7은 도 6의 패턴화 코팅의 증착된 패턴을 포함하는 노출된 층 표면 상에 증착 물질을 가로 방향 양태의 제2 부분으로 증착하기 위한 예시적인 공정을 도시하는 개략도이고;
도 8a는 도 4의 디바이스의 예시적인 버전의 단면도를 예시하는 개략도이고;
도 8b는 도 8a의 디바이스의 보완적인 평면도를 예시하는 개략도이고;
도 8c는 도 4의 디바이스의 예시적인 버전의 단면도를 예시하는 개략도이고;
도 8d는 도 8c의 디바이스의 보완적인 평면도를 예시하는 개략도이고;
도 8e는 도 4의 디바이스의 일례의 단면도를 예시하는 개략도이고;
도 8f는 도 4의 디바이스의 일례의 단면도를 예시하는 개략도이고;
도 8g는 도 4의 디바이스의 일례의 단면도를 예시하는 개략도이고;
도 9a 내지 도 9i는 본 개시내용의 다양한 예에 따른 도 4의 디바이스의 예시적인 버전에서 증착 층을 갖는 증착 계면에서의 패턴화 코팅의 다양한 잠재적 거동을 도시하는 개략도이고;
도 10은 본 개시내용의 일례에 따른 예시적인 전자 발광 디바이스(electro-luminescent device)의 단면 양태의 블록도이고;
도 11은 도 10의 디바이스의 단면도이고;
도 12는 본 개시내용의 일례에 따른 도 10의 디바이스의 하나의 버전에서 사용하기에 적합한 예시적인 패턴화된 전극을 평면도로 예시하는 개략도이고;
도 13은 라인 13-13을 따라 절취한 도 12의 디바이스의 예시적인 단면도를 예시하는 개략도이고;
도 14a는 본 개시내용의 일례에 따른 도 10의 디바이스의 예시적인 버전에서 사용하기에 적합한 복수의 예시적인 전극 패턴을 평면도로 예시하는 개략도이고;
도 14b는 라인 14B-14B를 따라 절취한 도 14c의 디바이스의 중간 단계에서의 예시적인 단면도를 예시하는 개략도이고;
도 14c는 라인 14C-14C를 따라 절취한 도 14a의 디바이스의 예시적인 단면도를 예시하는 개략도이고;
도 15는 본 개시내용의 일례에 따른 하나의 예시적인 패턴화된 보조 전극을 갖는 도 10의 디바이스의 예시적인 버전의 단면도를 예시하는 개략도이고;
도 16은 본 개시내용의 일례에 따른 적어도 하나의 발광 영역 및 적어도 하나의 비-발광 영역을 오버레이하는 보조 전극의 예시적인 패턴을 평면도로 예시하는 개략도이고;
도 17a는 본 개시내용의 일례에 따른 다이아몬드 구성의 복수의 발광 영역의 그룹을 갖는 도 10의 디바이스의 예시적인 버전의 예시적인 패턴을 평면도로 예시하는 개략도이고;
도 17b는 라인 17B-17B를 따라 절취한 도 17a의 디바이스의 예시적인 단면도를 예시하는 개략도이고;
도 17c는 라인 17C-17C를 따라 절취한 도 17a의 디바이스의 예시적인 단면도를 예시하는 개략도이고;
도 18은 본 개시내용의 일례에 따른 추가의 예시적인 증착 단계를 갖는 도 11의 디바이스의 하나의 예시적인 버전의 예시적인 단면도를 예시하는 개략도이고;
도 19는 본 개시내용의 일례에 따른 추가의 예시적인 증착 단계를 갖는 도 11의 디바이스의 하나의 예시적인 버전의 예시적인 단면도를 예시하는 개략도이고;
도 20은 본 개시내용의 일례에 따른 추가의 예시적인 증착 단계를 갖는 도 11의 디바이스의 하나의 예시적인 버전의 예시적인 단면도를 예시하는 개략도이고;
도 21은 본 개시내용의 일례에 따른 추가의 예시적인 증착 단계를 갖는 도 11의 디바이스의 하나의 예시적인 버전의 예시적인 단면도를 예시하는 개략도이고;
도 22a는 본 개시내용의 일례에 따른 적어도 하나의 보조 전극을 갖는, 적어도 하나의 예시적인 픽셀 영역 및 적어도 하나의 예시적인 투광 영역(light-transmissive region)을 포함하는 도 10의 디바이스의 투명 버전의 일례를 평면도로 예시하는 개략도이고;
도 22b는 라인 22B-22B를 따라 절취한 도 22a의 디바이스의 예시적인 단면도를 예시하는 개략도이고;
도 23a는 본 개시내용의 일례에 따른 적어도 하나의 예시적인 픽셀 영역 및 적어도 하나의 예시적인 투광 영역을 포함하는 도 10의 디바이스의 투명 버전의 일례를 평면도로 예시하는 개략도이고;
도 23b는 라인 23-23을 따라 절취한 도 23a의 디바이스의 예시적인 단면도를 예시하는 개략도이고;
도 23c는 라인 23-23을 따라 절취한 도 23a의 디바이스의 예시적인 단면도를 예시하는 개략도이고;
도 24는 본 개시내용의 일례에 따른 상이한 두께의 제2 전극을 갖는 서브-픽셀 영역을 갖는 도 11의 디바이스의 예시적인 버전을 제조하기 위한 예시적인 공정의 예시적인 단계들을 나타낼 수 있는 개략도이고;
도 25는 제2 전극이 본 개시내용의 일례에 따른 보조 전극과 결합된 도 10의 디바이스의 예시적인 버전의 예시적인 단면도를 예시하는 개략도이고;
도 26은 본 개시내용의 일례에 따른 비-발광 영역에 파티션 및 리세스와 같은 보호된 영역을 갖는 도 10의 디바이스의 예시적인 버전의 예시적인 단면도를 예시하는 개략도이고;
도 27a 및 도 27b는 본 개시내용의 다양한 예들에 따른, 비-발광 영역에 파티션 및 개구와 같은 보호된 영역을 갖는 도 10의 디바이스의 예시적인 버전의 예시적인 단면도를 도시하는 개략도이고;
도 28a 내지 도 28c는, 선택적 증착 및 후속 제거 공정에 의해, 본 개시내용의 일례에 따른 도 10의 디바이스의 예시적인 버전의 노출된 층 표면 상에 증착 층을 패턴으로 증착하기 위한 예시적인 공정의 예시적인 단계들을 도시하는 개략도이고;
도 29는 본 개시내용의 일례에 따른 표면 상에 흡수된 흡착원자(adatom)의 상대적 에너지 상태를 나타내는 예시적인 에너지 프로파일이며;
도 30은 본 개시내용의 일례에 따른 필름 핵의 형성을 예시하는 개략도이다.
본 개시내용에서, 적어도 하나의 수치 값(아래 첨자를 제한 없이 포함), 및/또는 소문자 알파벳 문자(들)(소문자를 제한 없이 포함)를 수반한 참조 번호는 참조 번호에 의해 기술되는 요소 또는 특징의 특정한 경우, 및/또는 그의 하위 집합을 지칭하는 것으로 간주될 수 있다. 수반된 값(들) 및/또는 문자(들)에 대한 언급이 없는 참조 번호에 대한 언급은 문맥이 지시하는 바와 같이 일반적으로는 참조 번호에 의해 기술되는 요소(들) 또는 특징(들), 및/또는 참조 번호에 의해 기술되는 모든 경우의 집합을 지칭한다. 유사하게, 참조 번호는 숫자 자리에 문자 "x"를 가질 수 있다. 이러한 참조 번호에 대한 언급은 문맥이 지시하는 바와 같이 일반적으로는 참조 번호에 의해 기술되는 요소(들) 또는 특징(들)(여기서, 문자 "x"는 숫자로 대체된다), 및/또는 참조 번호에 의해 기술되는 모든 경우의 집합을 지칭한다.
본 개시내용에서, 제한이 아닌 설명의 목적으로, 특정 아키텍처, 인터페이스 및/또는 기술을 포함하지만 이에 제한되지 않는 본 개시내용의 완전한 이해를 제공하기 위해 특정 세부사항을 기술한다. 일부 경우에는, 잘 알려진 시스템, 기술, 구성요소, 디바이스, 회로, 방법 및 응용 분야에 대한 상세한 설명은 불필요한 세부사항으로 인해 본 개시내용의 설명이 모호하게 되지 않도록 생략한다.
또한, 본원에서 재현되는 블록도들은 기술의 원리를 구현하는 예시적인 구성요소의 개념적인 견해를 나타낼 수 있다는 것을 이해할 것이다.
따라서, 시스템 및 방법 구성요소는 경우에 따라서는 도면에서 통상적인 부호로 표현되었으며, 본 개시내용의 실례들을 이해하는 데 적절한 특정 세부사항만을 나타내어, 본 개시내용이 본 명세서의 설명에 이점을 가진 당업자가 용이하게 인지할 수 있는 세부사항으로 모호하게 되지 않도록 하였다.
본원에서 제공되는 모든 도면은 축척에 맞게 도시되지 않을 수 있으며 어떠한 방식으로든 본 개시내용을 제한하는 것으로 간주되지 않을 수 있다.
파선으로 도시된 특징 또는 기능은 일부 예에서 선택 사항으로 간주될 수 있다.
발명의내용
본 개시내용의 목적은 종래 기술의 적어도 하나의 단점을 제거하거나 완화하는 것이다.
본 개시내용은 디바이스의 가로축에 의해 정의되는 적어도 하나의 가로 방향 양태의 계면 부분 및 비-계면 부분에서 연장되는 복수의 층을 갖는 반도체 디바이스를 개시한다. 일 파장에서 제1 굴절 지수를 갖는 낮은 지수 물질을 포함할 수 있는 낮은(보다 낮은) 지수 층은 적어도 계면 부분에서 제1 층 표면 상에 배치된다. 일 파장에서 제2 굴절 지수를 갖는 높은 지수 물질을 포함할 수 있는 보다 높은 지수 층은 디바이스의 노출된 층 표면 상에 배치되어 계면 부분에서 낮은(보다 낮은) 지수 층과 지수 계면(index interface)을 정의한다. 제2 굴절 지수는 제1 굴절 지수를 초과한다. 일정량의 증착 물질이 비-계면 부분의 제2 층 표면 상에 배치될 수 있다. 보다 높은 지수 층은 비-계면 부분에서 증착 물질을 덮을 수 있다.
본 개시내용의 광범위한 양태에 따르면, 복수의 층을 갖고 그의 가로축에 의해 정의되는 적어도 하나의 가로 방향 양태의 계면 부분 및 비-계면 부분에서 연장되는 반도체 디바이스로서: 적어도 계면 부분에서 제1 층 표면 상에 배치되는, 제1 파장 범위의 파장에서 제1 굴절 지수를 갖는 낮은(보다 낮은) 지수 층; 및 디바이스의 제2 노출된 층 표면 상에 배치되어 제1 굴절 지수를 초과하는 계면 부분에서 낮은(보다 낮은) 지수 층과의 지수 계면을 정의하는, 제2 파장 범위의 파장에서 제2 굴절 지수를 갖는 보다 높은 지수 층을 포함하는 반도체 디바이스를 개시한다.
일부 비제한적인 예에서, 제1 파장은: 약 315 내지 400 nm, 450 내지 460 nm, 510 내지 540 nm, 600 내지 640 nm, 456 내지 624 nm, 425 내지 725 nm, 350 내지 450 nm, 300 내지 450 nm, 300 내지 550 nm, 300 내지 700 nm, 380 내지 740 nm, 750 내지 900 nm, 380 내지 900 nm, 및 300 내지 900 nm 중 적어도 하나로부터 선택될 수 있다.
일부 비제한적인 예에서, 제1 굴절 지수는 약 0.4, 0.3, 0.2, 및 0.1 중 적어도 하나만큼 제1 파장 범위에 걸쳐 변할 수 있다. 일부 비제한적인 예에서, 제1 굴절 지수는 약 1.7, 1., 1.5, 1.45, 1.4, 1.35, 1.3, 및 1.25 중 적어도 하나일 수 있다. 일부 비제한적인 예에서, 제1 굴절 지수는 약 1.2 내지 1.6, 1.2 내지 1.5, 1.25 내지 1.45, 및 1.25 내지 1.4 중 적어도 하나일 수 있다.
일부 비제한적인 예에서, 낮은(보다 낮은) 지수 층은 낮은 지수 물질을 포함한다.
일부 비제한적인 예에서, 낮은(보다 낮은) 지수 층 및 낮은 지수 물질 중 적어도 하나는 제1 파장 범위에서 약 0.10, 0.08, 0.05, 0.03, 및 0.01 중 적어도 하나의 소광 계수(extinction coefficient)를 나타낼 수 있다.
일부 비제한적인 예에서, 낮은(보다 낮은) 지수 층 및 낮은 지수 물질 중 적어도 하나는 실질적으로 투명할 수 있다.
일부 비제한적인 예에서, 낮은(보다 낮은) 지수 층 및 낮은 지수 물질 중 적어도 하나는 그 안에 적어도 하나의 공극(void)을 포함할 수 있다.
일부 비제한적인 예에서, 낮은 지수 물질은 유기 화합물 및 유기-무기 하이브리드 물질 중 적어도 하나를 포함할 수 있다.
일부 비제한적인 예에서, 제2 파장 범위는: 약 315 내지 400 nm, 450 내지 460 nm, 510 내지 540 nm, 600 내지 640 nm, 456 내지 624 nm, 425 내지 725 nm, 350 내지 450 nm, 300 내지 450 nm, 300 내지 550 nm, 300 내지 700 nm, 380 내지 740 nm, 750 내지 900 nm, 380 내지 900 nm, 및 300 내지 900 nm 중 적어도 하나로부터 선택될 수 있다. 일부 비제한적인 예에서, 제2 파장 범위는 제1 파장 범위와 상이할 수 있다.
일부 비제한적인 예에서, 제2 굴절 지수는 적어도 약 1.7, 1.8, 및 1.9 중 적어도 하나일 수 있다.
일부 비제한적인 예에서, 제2 굴절 지수는 적어도 약 0.3, 0.4, 0.5, 0.7, 1.0, 1.2, 1.3, 1.4, 및 1.5 중 적어도 하나만큼 제1 굴절 지수를 초과할 수 있다.
일부 비제한적인 예에서, 제2 파장 범위 내에서 측정된 제2 굴절 지수의 최대값에 대응하는 제2 최대 굴절 지수는 제1 파장 범위 내에서 측정된 제1 굴절 지수의 최대값에 대응하는 제1 최대 굴절 지수를 초과할 수 있다. 일부 비제한적인 예에서, 제1 최대 굴절 지수는 제2 최대 굴절 지수에 대응하는 제2 파장 범위 내의 제2 파장과 상이한 제1 파장 범위 내의 제1 파장에 대응할 수 있다. 일부 비제한적인 예에서, 제2 최대 굴절 지수는 적어도 약 0.5, 0.7, 1.0, 1.2, 1.3, 1.4, 1.5, 및 1.7 중 적어도 하나만큼 제1 최대 굴절 지수를 초과할 수 있다.
일부 비제한적인 예에서, 보다 높은 지수 층은 캡핑층, 배리어 코팅, 캡슐화층, 박막 필름 캡슐화층, 및 편광층 중 적어도 하나로부터 선택되는 물리적 코팅을 포함할 수 있다. 일부 비제한적인 예에서, 보다 높은 지수 층은 에어 갭을 포함할 수 있다.
일부 비제한적인 예에서, 보다 높은 지수 층은 높은 지수 물질을 포함할 수 있다.
일부 비제한적인 예에서, 보다 높은 지수 층 및 높은 지수 물질 중 적어도 하나는 제2 파장 범위에서 약 0.1, 0.08, 0.05, 0.03, 및 0.01 중 적어도 하나의 소광 계수를 나타낼 수 있다.
일부 비제한적인 예에서, 보다 높은 지수 층 및 높은 지수 물질 중 적어도 하나는 실질적으로 투명할 수 있다.
일부 비제한적인 예에서, 높은 지수 물질은 유기 화합물을 포함할 수 있다.
일부 비제한적인 예에서, 제1 층 표면은 제1 굴절 지수를 초과하는 제3 파장 범위의 파장에서 제3 굴절 지수를 갖는 하부 층으로 이루어질 수 있다.
일부 비제한적인 예에서, 제3 파장 범위는: 약 315 내지 400 nm, 450 내지 460 nm, 510 내지 540 nm, 600 내지 640 nm, 456 내지 624 nm, 425 내지 725 nm, 350 내지 450 nm, 300 내지 450 nm, 300 내지 550 nm, 300 내지 700 nm, 380 내지 740 nm, 750 내지 900 nm, 380 내지 900 nm, 및 300 내지 900 nm 중 적어도 하나로부터 선택될 수 있다. 일부 비제한적인 예에서, 제3 파장 범위는 제1 파장 범위와 상이할 수 있다.
일부 비제한적인 예에서, 제3 굴절 지수는 적어도 약 1.7, 1.8, 및 1.9 중 적어도 하나일 수 있다.
일부 비제한적인 예에서, 제3 굴절 지수는 적어도 약 0.3, 0.4, 0.5, 0.7, 1.0, 1.2, 1.3, 1.4, 및 1.5 중 적어도 하나만큼 제1 굴절 지수를 초과할 수 있다.
일부 비제한적인 예에서, 제3 파장 범위 내에서 측정된 제3 굴절 지수의 최대값에 대응하는 제3 최대 굴절 지수는 제1 파장 범위 내에서 측정된 제1 굴절 지수의 최대값에 대응하는 제1 최대 굴절 지수를 초과할 수 있다. 일부 비제한적인 예에서, 제1 최대 굴절 지수는 제3 최대 굴절 지수에 대응하는 제3 파장 범위 내의 제3 파장과 상이한 제1 파장 범위 내의 제1 파장에 대응할 수 있다. 일부 비제한적인 예에서, 제3 최대 굴절 지수는 적어도 약 0.5, 0.7, 1.0, 1.2, 1.3, 1.4, 1.5, 및 1.7 중 적어도 하나만큼 제1 최대 굴절 지수를 초과할 수 있다.
일부 비제한적인 예에서, 하부 층은 광전자 디바이스의 반도체 층일 수 있다. 일부 비제한적인 예에서, 하부 층은 전자 수송 층 및 전자 주입 층으로부터 선택될 수 있다.
일부 비제한적인 예에서, 낮은(보다 낮은) 지수 층의 평균 층 두께는 보다 높은 지수 층의 평균 층 두께 이하일 수 있다. 일부 비제한적인 예에서, 낮은(보다 낮은) 지수 층의 평균 층 두께는 약 60 nm, 50 nm, 40 nm, 30 nm, 20 nm, 10 nm, 8 nm, 및 5 nm 중 적어도 하나 이하일 수 있다. 일부 비제한적인 예에서, 낮은(보다 낮은) 지수 층의 평균 층 두께는 약 5 내지 20 nm, 및 5 내지 15 nm 중 적어도 하나일 수 있다.
일부 비제한적인 예에서, 낮은 지수 물질은 약 25 dyne/cm 이하인 표면 에너지를 나타낼 수 있으며, 제1 굴절 지수는 약 1.45 이하일 수 있다. 일부 비제한적인 예에서, 낮은 지수 물질은 약 20 dyne/cm 이하인 표면 에너지를 나타낼 수 있으며, 제1 굴절 지수는 약 1.4 이하일 수 있다.
일부 비제한적인 예에서, 디바이스는 비-계면 부분의 제2 층 표면 상에 배치되는 일정량의 증착 물질을 추가로 포함할 수 있다.
일부 비제한적인 예에서, 낮은(보다 낮은) 지수 층은 패턴화 코팅을 포함할 수 있다. 일부 비제한적 예에서, 패턴화 코팅의 표면 상에 증착 물질의 폐쇄 코팅을 형성하기 위한 초기 고착 확률(initial sticking probability)은 제1 층 표면 상에 증착 물질을 형성하기 위한 초기 고착 확률보다 실질적으로 더 작을 수 있고, 따라서 패턴화 코팅은 증착 물질의 폐쇄 코팅이 실질적으로 결여될 수 있다.
일부 비제한적인 예에서, 계면 부분은 가로 방향 양태의 제1 부분에 대응할 수 있으며, 비-계면 부분은 증착 물질이 폐쇄 코팅을 형성하는 가로 방향 양태의 제2 부분에 대응할 수 있다.
일부 비제한적인 예에서, 증착 물질의 양은 입자 물질을 포함하는 적어도 하나의 입자 구조를 포함할 수 있다. 일부 비제한적인 예에서, 적어도 하나의 입자 구조는 낮은(보다 낮은) 지수 층과 보다 높은 지수 층 사이에서 불연속 층을 형성할 수 있다. 일부 비제한적인 예에서, 증착 물질은 비-계면 부분에서 지수 계면(index interface)의 정의를 배제할 수 있다. 일부 비제한적인 예에서, 보다 높은 지수 층은 비-계면 부분에서 증착 물질을 덮을 수 있다.
일부 비제한적인 예에서, 제2 층 표면 및 제1 층 표면은 동일할 수 있다.
일부 비제한적인 예에서, 낮은(보다 낮은) 지수 층은 비-계면 부분으로 연장될 수 있으며, 제2 층 표면은 내부의 낮은(보다 낮은) 지수 층의 노출된 층 표면일 수 있다.
일부 비제한적인 예에서, 디바이스는 EM 방사선이 디바이스의 복수의 가로축에 의해 정의된 평면에 대해 일정 각도를 이루는(at an angle) 제1 방향으로 광로를 따라 디바이스의 표면과 맞물려 결합될 수 있도록 구성될 수 있다. 일부 비제한적인 예에서, EM 방사선은 디바이스에 의해 방출될 수 있으며, 제1 방향은 EM 방사선이 디바이스로부터 추출되는 방향일 수 있다. 일부 비제한적인 예에서, EM 방사선은 디바이스의 외부 표면 상으로 입사되어 적어도 부분적으로 투과될 수 있으며, 제1 방향은 EM 방사선이 디바이스 상에 입사되는 방향일 수 있다.
일부 비제한적인 예에서, 계면 부분은 EM 방사선이 디바이스로부터 추출되고 디바이스의 복수의 가로축에 의해 정의된 평면에 대해 일정 각도를 이루는 제1 방향으로 광로를 따라 제1 EM 신호를 방출하기 위한 제1 발광 영역을 포함할 수 있다.
일부 비제한적인 예에서, 디바이스는 기판; 및 그 위에 배치된 적어도 하나의 반도체 층을 추가로 포함할 수 있으며; 여기서: 제1 발광 영역은 제1 전극 및 제2 전극을 포함하고, 상기 제1 전극은 상기 기판과 상기 적어도 하나의 반도체 층 사이에 배치되고, 상기 적어도 하나의 반도체 층은 상기 제1 전극과 상기 제2 전극 사이에 배치되며, 낮은(보다 낮은) 지수 층은 상기 제2 전극과 보다 높은 지수 층 사이에 배치된다.
일부 비제한적인 예에서, 디바이스는 제3 전극 및 제4 전극을 추가로 포함하는 광로를 따라 제2 EM 신호를 방출하기 위한 비-계면 부분의 제2 발광 영역을 추가로 포함할 수 있으며; 여기서: 상기 제3 전극은 상기 기판과 상기 적어도 하나의 반도체 층 사이에 배치되고, 상기 적어도 하나의 반도체 층은 상기 제3 전극과 상기 제4 전극 사이에 배치되고, 상기 비-계면 부분은 낮은(보다 낮은) 지수 층이 실질적으로 결여되며, 상기 제4 전극은 상기 제3 전극과 보다 높은 지수 층 사이에 배치된다.
적층 디바이스
본 개시내용은 일반적으로는 적층 반도체 디바이스에 관한 것으로, 보다 구체적으로는 광전자 디바이스에 관한 것이다. 광전자 디바이스는 일반적으로 전기 신호를 광자로 또는 그 반대로 변환하는 임의의 디바이스를 포괄할 수 있다.
관련 기술 분야의 통상의 지식을 가진 자는, 본 개시내용이 광전자 디바이스에 관한 것이지만, 그 원리는 박막 필름을 비롯하여 전도성 증착 물질의 적어도 하나의 층(731)(도 7)을 제한 없이 포함하고, 일부 비제한적인 예에서는, 전자기(EM) 신호가 전체적으로 또는 부분적으로 층들 중 적어도 하나의 평면에 대해 비스듬히 기울어진 각도로 통과할 수 있는, 복수의 층을 갖는 임의의 패널에 적용할 수 있다는 사실을 인지하고 있을 것이다.
이제, 도 1을 참조하면, 예시적인 적층 디바이스(100)의 단면도가 도시될 수 있다. 일부 비제한적인 예에서, 도 10에 더 상세히 도시된 바와 같이, 디바이스(100)는 기판(10) 상에 증착된 복수의 층을 포함할 수 있다.
X-축으로 식별되는 가로축(lateral axis)은 Z-축으로 식별되는 세로축(longitudinal axis)과 함께 도시될 수 있다. Y-축으로 식별되는 제2 가로축은 X-축과 Z-축 모두에 실질적으로 가로 놓인 것으로 도시될 수 있다. 가로축들 중 적어도 하나는 디바이스(100)의 가로 방향 양태를 정의할 수 있다. 세로축은 디바이스(100)의 횡단 방향 양태(transverse aspect)를 정의할 수 있다. 일부 도면은 본원에서 평면도로 도시될 수 있다. 이러한 평면도에서, X-축 및 Y-축으로 각각 식별되는 한 쌍의 가로축이 도시되며, 이들은 일부 비제한적인 예에서는 서로 실질적으로 가로 놓일 수 있다. 이 가로축들 중 적어도 하나는 디바이스(100)의 가로 방향 양태를 정의할 수 있다.
디바이스(100)의 층들은 가로축들에 의해 정의된 평면에 실질적으로 평행하게 가로 방향 양태로 연장될 수 있다. 당업자는 도 1에 도시된 실질적으로 평면적인 표현이, 일부 비제한적인 예에서는, 예시를 위한 추상적인 개념일 수 있다는 것을 이해할 것이다. 일부 비제한적인 예에서, 디바이스(100)의 가로 방향 범위를 가로질러, 일부 비제한적인 예에서는, 층, 및/또는 비평면 전이 영역(가로 방향 갭 및 심지어 불연속면 포함)에 의해 분리된 층(들)의 실질적으로 완전한 부재를 포함하여 상이한 두께 및 치수를 갖는 국소화된 실질적으로 평면인 계층(strata)이 존재할 수 있다.
따라서, 예시적인 목적을 위해, 디바이스(100)는 그의 단면 양태에서 실질적으로 평행한 평면 층들의 실질적으로 계층화된 구조로서 도시될 수 있지만, 이러한 디스플레이 패널은 특징을 정의하기 위해 다양한 지형을 국소적으로 예시할 수 있으며, 이들 각각의 특징은 단면 양태에서 논의된 계층화된 프로파일을 실질적으로 나타낼 수 있다.
일부 비제한적인 예에서, 디바이스(100)는 제1 층(110) 및 제2 층(120)을 포함하며, 여기서 제1 층(110)은 디바이스(100)의 기판(10)을 포함하나 이에 제한되지 않는 하부 층(130)의 노출된 층 표면(11) 상에 배치되며, 제2 층(120)은 제1 층(110)이 하부 층(130)과 제2 층(120) 사이에 놓이도록 제1 층(110)의 노출된 층 표면(11) 상에 배치된다.
제2 층(120)이 배치되는 제1 층(110)의 노출된 층 표면(11)은 제1 층(110)과 제2 층(120) 사이의 지수 계면(150)을 정의한다.
일부 비제한적인 예에서, 제1 층(110)은 제1 층(110)이 낮은(보다 낮은) 지수 층(110)을 포함하도록 낮은 굴절 지수를 갖는 매질(낮은 지수 물질)을 포함한다.
일부 비제한적인 예에서, 낮은(보다 낮은) 지수 층(110), 및/또는 낮은 지수 물질은, 일부 비제한적인 예에서는, 필름으로서 증착될 때, 및/또는 디바이스(100) 내의 낮은(보다 낮은) 지수 층(110)의 형태로, 및 그의 유사한 증착 환경 하에 코팅될 때 제1 굴절 지수를 나타낼 수 있다.
일부 비제한적인 예에서, 제1 굴절 지수는 제1 파장 범위 및/또는 그의 적어도 하나의 제1 파장에서 결정 및/또는 측정될 수 있다. 일부 비제한적인 예에서, 이러한 제1 파장 범위는: 약 315 내지 400 nm, 450 내지 460 nm, 510 내지 540 nm, 600 내지 640 nm, 456 내지 624 nm, 425 내지 725 nm, 350 내지 450 nm, 300 내지 450 nm, 300 내지 550 nm, 300 내지 700 nm, 380 내지 740 nm, 750 내지 900 nm, 380 내지 900 nm, 또는 300 내지 900 nm 중 적어도 하나일 수 있다.
일부 비제한적인 예에서, 제1 최대 굴절 지수는 이러한 제1 파장 범위 내에서 측정된 제1 굴절 지수의 최대값에 대응할 수 있다.
일부 비제한적인 예에서, 제1 굴절 지수는 이러한 제1 파장 범위에 걸쳐 약 0.4, 0.3, 0.2, 또는 0.1 중 적어도 하나만큼 변할 수 있다.
일부 비제한적인 예에서, 제1 굴절 지수는 이러한 제1 파장 범위에서 약 1.7, 1.6, 1.5, 1.45, 1.4, 1.35, 1.3, 또는 1.25 중 적어도 하나일 수 있다.
일부 비제한적인 예에서, 제1 굴절 지수는 이러한 제1 파장 범위에서 약 1.2 내지 1.6, 1.2 내지 1.5, 1.25 내지 1.45, 또는 1.25 내지 1.4 중 적어도 하나일 수 있다.
일부 비제한적인 예에서, 낮은(보다 낮은) 지수 층(110), 및/또는 낮은 지수 물질은, 일부 비제한적인 예에서는, 필름으로서 증착될 때, 및/또는 디바이스(100) 내의 낮은(보다 낮은) 지수 층(110)의 형태로, 및 그의 유사한 증착 환경 하에 코팅될 때 이러한 제1 파장 범위에서 약 0.1, 0.08, 0.05, 0.03, 또는 0.01 중 적어도 하나의 제1 소광 계수를 나타낼 수 있다.
일부 비제한적인 예에서, 낮은(보다 낮은) 지수 층(110), 및/또는 낮은 지수 물질은, 일부 비제한적인 예에서는, 필름으로서 증착될 때, 및/또는 디바이스(100) 내의 낮은(보다 낮은) 지수 층(110)의 형태로, 및 그의 유사한 증착 환경 하에 코팅될 때 실질적으로 투명할 수 있다.
일부 비제한적인 예에서, 낮은(보다 낮은) 지수 층(110), 및/또는 낮은 지수 물질은, 일부 비제한적인 예에서는, 필름으로서 증착될 때, 및/또는 디바이스(100) 내의 낮은(보다 낮은) 지수 층(110)의 형태로, 및 그의 유사한 증착 환경 하에 코팅될 때 내부에 형성된 적어도 하나의 공극을 갖는 실질적으로 다공성인 코팅 및/또는 매질을 포함할 수 있다. 특정 이론에 얽매이려는 것은 아니지만, 이러한 기공(pore) 및/또는 공극(void)의 존재는 유사한 매질로 구성되지만 이러한 기공 및/또는 공극이 실질적으로 결여된 층에 비해 낮은(보다 낮은) 지수 층(110)의 제1 굴절 지수 감소에 기여할 수 있다고 가정할 수 있다. 일부 비제한적인 예에서, 이러한 실질적으로 다공성인 층 및/또는 매질은: 비제한적인 예로서, 약 2 nm 이하의 직경을 갖는 적어도 하나의 기공 및/또는 공극을 함유할 수 있는 미세다공성(microporous) 층 및/또는 매질, 비제한적인 예로서, 약 2 내지 50 nm의 직경을 갖는 적어도 하나의 기공 및/또는 공극을 함유할 수 있는 메조다공성(mesoporous) 층 및/또는 매질, 및 비제한적인 예로서, 적어도 약 50 nm의 직경을 갖는 적어도 하나의 기공 및/또는 공극을 함유할 수 있는 미세다공성 층 및/또는 매질 중 적어도 하나인 것으로 간주할 수 있다.
일부 비제한적인 예에서, 낮은 지수 물질은 유기 화합물 및 유기-무기 하이브리드 물질 중 적어도 하나를 포함하고/하거나, 그에 의해 형성될 수 있다.
일부 비제한적인 예에서, 제2 층(120)은 제2 층(120)이 보다 높은 지수 층(120)을 포함하도록 높은 굴절 지수를 갖는 매질(높은 지수 물질)을 포함한다.
일부 비제한적인 예에서, 보다 높은 지수 층(120), 및/또는 높은 지수 물질은, 일부 비제한적인 예에서는, 필름으로서 증착될 때, 및/또는 디바이스(100) 내의 보다 높은 지수 층(120)의 형태로, 및 그의 유사한 증착 환경 하에 코팅될 때 제2 굴절 지수를 나타낼 수 있다.
일부 비제한적인 예에서, 제2 굴절 지수는 제2 파장 범위 및/또는 그의 적어도 하나의 제2 파장(제2 파장(범위))에서 결정 및/또는 측정될 수 있다.
일부 비제한적인 예에서, 이러한 제2 파장 범위는: 약 315 내지 400 nm, 450 내지 460 nm, 510 내지 540 nm, 600 내지 640 nm, 456 내지 624 nm, 425 내지 725 nm, 350 내지 450 nm, 300 내지 450 nm, 300 내지 550 nm, 300 내지 700 nm, 380 내지 740 nm, 750 내지 900 nm, 380 내지 900 nm, 또는 300 내지 900 nm 중 적어도 하나일 수 있다.
일부 비제한적인 예에서, 제2 최대 굴절 지수는 이러한 제2 파장 범위 내에서 측정된 제2 굴절 지수의 최대값에 대응할 수 있다.
일부 비제한적인 예에서, 제1 최대 굴절 지수는 제2 최대 굴절 지수에 대응할 수 있는 제2 파장 범위 내의 파장과 상이한 제1 파장 범위 내의 파장에 대응할 수 있다.
일부 비제한적인 예에서, 제2 굴절 지수는 적어도 약 1.7, 1.8, 또는 1.9 중 적어도 하나일 수 있다.
제2 파장(범위)의 제2 굴절 지수는 제1 파장(범위)의 제1 굴절 지수를 초과한다.
본 개시내용에서, 낮은(보다 낮은) 지수 층(110)이 형성될 수 있는 매질은 낮은(보다 낮은) 지수 층(110)이 형성될 수 있는 매질의 제1굴절 지수가 전형적인 광전자 디바이스에서 사용될 수 있는 다른 물질(들)의 굴절 지수와 비교하여 반드시 낮은 것으로 간주되지 않는 경우에 조차도 그것이 보다 높은 지수 층(120)이 형성될 수 있는 매질(높은 지수 물질)의 제2 굴절 지수를 초과하는 제1 굴절 지수를 갖는 경우 낮은 지수 물질로 간주될 수 있다.
일부 비제한적인 예에서, 제2 파장(범위)은 제1 파장(범위)과 동일하고/하거나 상이할 수 있다.
일부 비제한적인 예에서, 제2 파장(범위)의 제2 굴절 지수는 적어도 약 0.3, 0.4, 0.5, 0.7, 1.0, 1.2, 1.3, 1.4, 또는 1.5 중 적어도 하나만큼 제1 파장(범위)의 제1 굴절 지수를 초과할 수 있다.
일부 비제한적인 예에서, 제2 최대 굴절 지수는 적어도 약 0.5, 0.7, 1.0, 1.2, 1.3, 1.4, 1.5, 또는 1.7 중 적어도 하나만큼 제1 최대 굴절 지수를 초과할 수 있다.
일부 비제한적인 예에서, 보다 높은 지수 층(120), 및/또는 높은 지수 물질은, 일부 비제한적인 예에서는, 필름으로서 증착될 때, 및/또는 디바이스(100) 내의 보다 높은 지수 층(120)의 형태로, 및 그의 유사한 증착 환경 하에 코팅될 때 이러한 제2 파장(범위)에서 약 0.1, 0.08, 0.05, 0.03, 또는 0.01 중 적어도 하나의 제2 소광 계수를 나타낼 수 있다.
도시되지는 않았지만, 일부 비제한적인 예에서, 낮은(보다 낮은) 지수 층(110)의 노출된 층 표면(11)은 제조 동안, 및/또는 작동 중에, 또는 그 이후에 에어 갭과 함께 지수 계면(150)에 제공될 수 있으며, 여기서 낮은(보다 낮은) 지수 층(110)은 (전형적으로는 1.0보다 약간 높은 굴절 지수를 갖는 것으로 간주될 수 있는) 공기의 굴절 지수보다 낮을 수 있는 제1 굴절 지수를 가지며, 따라서 에어 갭은 제2 층(120), 실제로는 보다 높은 지수 층(120)으로 간주될 수 있다.
일부 비제한적인 예에서, 제2 층(120)은 디바이스(100)의 캡핑 층(CPL: capping layer)(또는 TFE 층 및/또는 편광층과 같은 다른 장벽 코팅 또는 캡슐화 층(1450)(도 14c))을 제한 없이 포함하는 물리적 코팅(physical coating)이다.
일부 비제한적인 예에서, 보다 높은 지수 층(120), 및/또는 높은 지수 물질은, 일부 비제한적인 예에서는, 필름으로서 증착될 때, 및/또는 디바이스(100) 내의 보다 높은 지수 층(120)의 형태로, 및 그의 유사한 증착 환경 하에 코팅될 때 실질적으로 투명할 수 있다.
일부 비제한적인 예에서, 높은 지수 물질은 유기 화합물을 포함할 수 있고/있거나 그에 의해 형성될 수 있다.
일부 비제한적인 예에서, 디바이스(100)는 EM 방사선이 복수의 가로축에 의해 정의되는 하부 층(130)의 평면에 대해 일정 각도를 이루는 화살표 OC로 표시된 적어도 제1 방향으로 광로를 따라 디바이스(100)의 표면과 맞물려 결합될 수 있도록 구성된다. 광로는 디바이스(100)에 의해 방출된 EM 방사선이 그로부터 추출될 수 있는 방향, 및 EM 방사선이 디바이스(100)의 노출된 층 표면(11) 상에 입사되고 그를 통해 적어도 부분적으로 제한 없이 전파되는 방향 중 적어도 하나인 (제1) 방향에 해당하며, 여기서 EM 방사선은 다양한 층 및/또는 코팅이 증착되는 표면과 대향하는 기판(10)의 노출된 층 표면 상에 입사되고 기판(10) 및 다양한 층 및/또는 코팅을 통해 적어도 부분적으로 투과된다.
당업자는 EM 방사선이 디바이스(100)에 의해 방출되고 동시에 EM 방사선이 디바이스(100)의 노출된 층 표면(11) 상에 입사되고 그를 통해 적어도 부분적으로 투과되는 시나리오가 있을 수 있다는 사실을 이해할 수 있을 것이다. 이러한 시나리오에서, 광 경로의 방향은, 문맥상 반대로 지시되지 않는 한, 디바이스(100)에 의해 방출되는 EM 방사선이 추출될 수 있는 방향에 의해 결정될 것이다. 일부 비제한적인 예에서, 디바이스(100)를 통해 전체적으로 투과되는 EM 방사선은 동일하거나 또는 유사한 방향으로 전파될 수 있다. 그럼에도 불구하고, 본 개시내용의 어떤 것도 디바이스(100)에 의해 방출되는 EM 방사선의 전파 방향과 동일하거나 유사한 방향으로 디바이스(100)를 통한 EM 방사선의 전파를 전체적으로 제한하는 것으로 해석되어서는 안 된다.
본 개시내용에서, 화살표 OC로 표시된 바와 같이 제한 없이 포함하는 일시적인 소정의 방향으로의 EM 방사선의 전파는 방향성 규약을 야기하며, 여기서 낮은(보다 낮은) 지수 층(110)은 광로에서(EM 방사선의 (제1) 전파 방향에서) 보다 높은 지수 층(120)의 "전방"("anterior", "ahead of", 및/또는 "before")에 있다고 말할 수 있다.
일부 비제한적인 예에서, 디바이스(100)는 EM 방사선(광 및/또는 광자의 형태를 포함하나, 이에 제한되지 않음)이 디바이스(100)에 의해 적어도 제1 방향으로 방출되는 상부-방출형 광전자 디바이스일 수 있다.
일부 비제한적인 예에서, 디바이스(100)는 적어도 하나의 투광성 영역을 포함할 수 있으며, 여기서 EM 방사선은 다양한 층 및/또는 코팅이 증착되는 표면과 대향하는 기판(10)의 노출된 층 표면(11) 상에 입사되고 기판(10) 및 다양한 층 및/또는 코팅을 통해 적어도 제1 방향으로 투과될 수 있다.
당업자는 CPL 자체를 사용하여 광전자 디바이스에 의해 방출되는 광의 아웃커플링(outcoupling)을 촉진함으로써 외부 양자 효율(EQE: external quantum efficiency)을 향상시키는 것이 잘 알려져 있을 수 있다는 것을 이해할 것이다.
당업자는 광로에서 보다 높은 지수 층(120)의 전방에 낮은(보다 낮은) 지수 층(110)을 포함하는 것이, 일부 비제한적인 예에서는, 이러한 낮은(보다 낮은) 지수 층(110)과 보다 높은 지수 층(120) 사이에서 EM 방사선을 그로부터 하부 층(130)을 향해 다시 반사되도록 하여 이러한 디바이스(100)로부터 추출될 수 있는 EM 방사선의 감소된 분율(fraction)을 초래할 수 있는 지수 계면(150)을 생성할 수 있다는 것을 합리적으로 예상할 수 있다.
그러나, 오늘에 이르러, 다소 놀랍게도, 보다 높은 지수 층(120)의 제2 굴절 지수보다 낮은 제1 굴절 지수를 갖는 낮은(보다 낮은) 지수 층(110)을 그것이 하부 층(130)과 보다 높은 지수 층(120) 사이에 놓이도록 광로에서 이러한 보다 높은 지수 층(120)의 전방에 배치하는 것이, 일부 비제한적인 예에서는, 하부 층(130)과 보다 높은 지수 층(120) 사이에 이러한 낮은(보다 낮은) 지수 층(110)이 없는 등가의 디바이스에 비해 EM 방사선의 향상된 아웃커플링을 나타낼 수 있고, 따라서, 적어도 일부 비제한적인 예에서는, 디바이스(100)로부터 추출될 수 있는 EM 방사선의 분율을 증가시킬 수 있는 것으로 밝혀졌다.
일부 비제한적인 예에서, 하부 층(130)은 이러한 하부 층(130)이 보다 높은 지수 하부 층(130)을 포함하도록 높은 굴절 지수를 갖는 매질(높은 지수 하부 물질)을 포함한다.
일부 비제한적인 예에서, 보다 높은 지수 하부 층(130), 및/또는 높은 지수 하부 물질은, 일부 비제한적인 예에서는, 필름으로서 증착될 때, 및/또는 디바이스(100) 내의 보다 높은 지수 하부 층(130)의 형태로, 및 그의 유사한 증착 환경 하에 코팅될 때 제3 굴절 지수를 나타낼 수 있다.
일부 비제한적인 예에서, 제3 굴절 지수는 제3 파장 범위 및/또는 그의 적어도 하나의 제3 파장(제3 파장(범위))에서 결정 및/또는 측정될 수 있다.
일부 비제한적인 예에서, 이러한 제3 파장 범위는: 약 315 내지 400 nm, 450 내지 460 nm, 510 내지 540 nm, 600 내지 640 nm, 456 내지 624 nm, 425 내지 725 nm, 350 내지 450 nm, 300 내지 450 nm, 300 내지 550 nm, 300 내지 700 nm, 380 내지 740 nm, 750 내지 900 nm, 380 내지 900 nm, 또는 300 내지 900 nm 중 적어도 하나일 수 있다.
일부 비제한적인 예에서, 제3 최대 굴절 지수는 이러한 제3 파장 범위 내에서 측정된 제3 굴절 지수의 최대값에 대응할 수 있다.
일부 비제한적인 예에서, 제1 최대 굴절 지수는 제3 최대 굴절 지수에 대응할 수 있는 제3 파장 범위 내의 파장과 상이한 제1 파장 범위 내의 파장에 대응할 수 있다.
일부 비제한적인 예에서, 제3 굴절 지수는 적어도 약 1.7, 1.8, 또는 1.9 중 적어도 하나일 수 있다.
일부 비제한적인 예에서, 제3 파장(범위)의 제3 굴절 지수는 제1 파장(범위)의 제1 굴절 지수를 초과할 수 있으며, 따라서 일부 비제한적인 예에서, 낮은(보다 낮은) 지수 층(110)은 보다 높은 지수 물질을 포함하는 2개의 층, 즉 보다 높은 지수 하부 층(130)과 보다 높은 지수 층(120) 사이에 놓일 수 있다.
비제한적인 예로서, 하부 층(130)은 유기 발광 다이오드(OLED: organic light-emitting diode)를 제한 없이 포함하는 광전자 디바이스의 유기 스택의 적어도 하나의 반도체 층(1030)(도 10) 중 하나를 포함할 수 있다. 일부 비제한적인 예에서, 하부 층(130)은 전자 수송 층(ETL: electron transport layer)(1037) 및/또는 전자 주입 층(EIL: electron injection layer)(1039)을 제한 없이 포함하는 최상위 반도체 층(1030) 중 하나를 포함할 수 있다. 전형적으로, ETL(1037) 및/또는 EIL(1039) 물질은 상대적으로 높은 굴절 지수를 갖는 경향이 있다.
임의의 특정 이론에 얽매이려는 것은 아니지만, 보다 높은 지수 층(120)의 (제2) 굴절 지수 및/또는 하부 층(130)의 제3 굴절 지수보다 낮은 제1 굴절 지수를 갖는 낮은 지수 물질을 포함하는 얇은 낮은(보다 낮은) 지수 층(110)을 배치하는 것은 이러한 낮은(보다 낮은) 지수 층(110)이 전혀 존재하지 않는 디바이스에 비해 디바이스(100)를 통과하는 EM 방사선의 투과를 향상시킬 수 있다고 가정할 수 있다.
일부 비제한적인 예에서, 낮은(보다 낮은) 지수 층(110)의 평균 층 두께는 보다 높은 지수 층(120)의 평균 층 두께 이하일 수 있다.
일부 비제한적인 예에서, 낮은(보다 낮은) 지수 층(110)의 평균 층 두께는 약 60 nm, 50 nm, 40 nm, 30 nm, 20 nm, 10 nm, 8 nm, 또는 5 nm 중 적어도 하나 이하일 수 있다.
임의의 특정 이론에 얽매이려는 것은 아니지만, 낮은(보다 낮은) 지수 층(110)의 평균 층 두께를 약 5 내지 20 nm, 또는 5 내지 15 nm 중 적어도 하나로 제한 없이 감소시키는 것은, 일부 비제한적인 예에서는, 디바이스(100)에서 이러한 낮은(보다 낮은) 지수 층(110)의 존재로 인하여 디바이스(100) 및/또는 그의 제조 공정의 성능에 악영향을 미칠 가능성을 완화하면서 EM 방사선의 추출의 증가된 분율을 초래할 수 있다고 가정할 수 있다.
임의의 특정 이론에 얽매이려는 것은 아니지만, 오늘에 이르러, 다소 놀랍게도, 비교적 낮은 표면 장력을 나타내는 물질, 특히 유기 물질을 함유하고/하거나 이에 의해 형성된 물질이, 일부 비제한적 예에서, 비교적 낮은 굴절 지수를 나타낼 수 있는 것으로 밝혀졌다. 이러한 사실은 다양한 예시 물질에 대해 얻은 표면 장력 및 굴절 지수를 나타내는 아래 표에서 확인할 수 있다:
[표 1]
도 2는 상기 표 1에 제시된 예시 물질에 대한 표면 장력의 함수로서의 굴절 지수의 플롯이다.
전술한 바에 기초하여, 상대적으로 낮은 표면 에너지를 나타내는 물질이 낮은 지수 물질로서 작용하기에 적합할 수 있다고 가정할 수 있다. 일부 비제한적인 예에서, 낮은(보다 낮은) 지수 층(110)은 약 25 dyne/cm 이하의 표면 에너지 및 약 1.45 이하일 수 있는 제1 굴절 지수를 나타내는 낮은 지수 물질을 포함할 수 있다.
일부 비제한적인 예에서, 낮은(보다 낮은) 지수 층(110)은 약 20 dyne/cm 이하의 표면 에너지 및 약 1.4 이하의 제1 굴절 지수를 나타내는 낮은 지수 물질을 포함할 수 있다.
도 1에 도시된 바와 같이, 디바이스(100)는 다양한 코팅 및/또는 층이 증착될 수 있는 기판(10)을 포함할 수 있다. 일부 지점에서, 낮은(보다 낮은) 지수 층(110)은, 일부 비제한적인 예에서, 그의 가로 방향 양태의 적어도 일부를 가로질러 하부 층(130)의 노출된 층 표면(11) 상에 배치될 수 있다. 보다 높은 지수 층(120)은 낮은(보다 낮은) 지수 층(110) 위를 포함하여 디바이스(100)의 노출된 층 표면(11) 상에 증착되어 그와 함께 지수 계면(150)을 정의할 수 있다.
이제 도 3a를 참조하면, 일정량의 증착 물질(731)(도 7)이 디바이스(300) 상에 증착되어 있는, 일부 비제한적인 예에 따른 디바이스(100)의 하나의 버전(300)의 단면도가 도시되어 있다. 일부 비제한적인 예에서, 도시되어 있는 바와 같이, 증착 물질(731)은 낮은(보다 낮은) 지수 층(110)의 노출된 층 표면(11) 상에 배치된다. 일부 비제한적인 예에서, 증착 물질(731)은 입자 물질(particle material)을 포함하는 복수의 입자 구조물(341)을 포함할 수 있는 불연속 층(340)으로서 형성된다. 일부 비제한적인 예에서, 제한되는 것은 아니지만, 낮은(보다 낮은) 지수 층(110)이, 본원에서 논의되는 바와 같이, 오픈 마스크 및/또는 마스크-부재 증착 공정에서 제2 부분(602)(도 6)의 증착 층(430)(도 4a)의 선택적 증착을 위해 제1 부분(601)(도 6)에 증착된 패턴화 코팅(610)(도 6)으로서 기능하는 경우, 이러한 입자 구조물(341)은 낮은(보다 낮은) 지수 층(110)의 노출된 층 표면(11) 상의 증착 물질(731)의 증기 단량체 또는 증기 플럭스(732)(도 7)의 충돌에 의해 형성될 수 있으며, 이는 응축되어 적어도 하나의 입자 구조물(341)을 형성할 수 있다. 반면에, 방해받지 않고 남아 있는 경우, 증착 물질(731)의 증기 단량체(732)에 대한 적어도 하나의 입자 구조물(341)의 불연속 층(340)의 추가적인 노출이 잠재적으로는 증착 물질(731)의 실질적 폐쇄 코팅(440)(도 4a)의 궁극적인 형성을 초래할 수 있지만, 이러한 성장은 증착 물질(731)의 증착에 대한 낮은 초기 고착 확률(sticking probability)을 제한 없이 포함하는 낮은(보다 낮은) 지수 층(110)의 적어도 하나의 특성 및/또는 특징으로 인해 계속해서 억제될 수 있다.
일부 비제한적인 예에서, 보다 높은 지수 층(120)은 임의의 증착 물질(731)에 의해 덮이지 않은 낮은(보다 낮은) 지수 층(110)의 노출된 층 표면(11)의 부분(들) 위에 배치되어 지수 층(index layer)(150)을 정의할 수 있다.
일부 비제한적인 예에서, 보다 높은 지수 층(120)은 또한 증착 물질(731) 위에 배치되어 이를 코팅할 수 있다. 그럼에도 불구하고, 당업자는 이러한 시나리오에서 낮은(보다 낮은) 지수 층(110)과 보다 높은 지수 층(120) 사이에 적어도 하나의 입자 구조물(341)로서 제한 없이 포함하는 일정량의 증착 물질(731)의 존재가 낮은(보다 낮은) 지수 층(110)과 보다 높은 지수 층(120) 사이의 지수 계면(150)의 (적어도 국부적으로) 단절을 초래할 수 있으며, 따라서 이러한 증착 물질(731)이 위치하는 가로 방향 양태에서 존재하지 않는 이러한 지수 계면(150)이 형성되고/되거나 정의된다고 말할 수 있다는 것을 이해할 것이다.
따라서, 낮은(보다 낮은) 지수 층(110)과 보다 높은 지수 층(120) 사이에 지수 계면(150)이 존재하는 디바이스(300)의 가로 방향 양태의 부분은 계면 부분(401)으로 표시될 수 있는 반면, 적어도 하나의 입자 구조(341) 형태의 국부 파괴로서 또는 증착 물질(731)의 폐쇄 코팅(440)을 형성하는 증착 층(430)으로서 (개재하는) 증착 물질(731)의 존재로 인해 이러한 지수 계면(150)이 없는 부분은 비-계면 부분(402)으로 표시될 수 있다.
당업자는 일반적으로 낮은 표면 에너지를 갖는 물질은 낮은 분자간 힘을 나타낼 수 있으며, 이러한 물질은 높은 분자간 힘을 갖는 물질에 비해 더 낮은 온도에서 쉽게 결정화되고/되거나 다른 상 변환을 일으킬 수 있다는 사실을 이해할 것이다. 적어도 일부 적용에서, 상대적으로 낮은 온도에서 쉽게 결정화되고/되거나 다른 상 변환을 일으킬 수 있는 물질은, 일부 비제한적인 예에서, 이러한 물질을 포함하는 디바이스의 장기 성능, 안정성, 신뢰성, 및/또는 수명 중 적어도 하나를 감소시킬 수 있다.
보다 높은 지수 층(120)이 에어 갭을 포함하는 일부 비제한적인 예에서, 적어도 하나의 입자 구조(341)를 제한 없이 포함하는 불연속 층(340) 형태의 일정량의 증착 물질(731)이 존재하면 이러한 입자 구조(341)가 없는 주변 계면 부분(들)(401)에서 낮은(보다 낮은) 지수 층(110)을 제한 없이 포함하는 세로 방향 양태에서 박막 필름 층, 및/또는 거기에 인접하여 배치된 코팅의 결정화가 감소 및/또는 완화될 수 있고, 그에 따라 산란의 감소를 제한 없이 포함하여 박막 필름 층, 및/또는 거기에 인접하여 배치된 코팅이 안정화된다.
도 3b는 디바이스(300)의 부분 절단 평면도를 도시한다.
본원에서 더 상세히 논의되는 바와 같이, "입자"라는 표제 하에, 일부 비제한적인 예에서, 특정 금속 나노입자(NP)가 가시 스펙트럼 또는 그의 하위 범위를 포함하는 EM 스펙트럼의 파장 범위에서 광자를 제한 없이 포함하는 EM 방사선을 흡수 및/또는 산란시킬 수 있다고 이미 보고된 바 있다. 이러한 광학 특성은 EM 방사선의 흡수 스펙트럼, 굴절 지수, 및/또는 소광 스펙트럼 중 적어도 하나에 영향을 미칠 수 있지만, 이에 제한되지 않는다. 일부 비제한적인 예에서, 그러한 광학적 특성에 대한 이러한 금속 NP의 영향은 특성 크기, 크기 분포, 형상, 표면 커버리지, 구성, 증착 밀도, 분산도, 크기, 응집 정도, 및/또는 NP 부근의 매질의 특성을 제한 없이 포함하는 많은 NP의 물리적 특성을 변화시킴으로써 어느 정도 조정될 수 있다. 비제한적 예로서, 상대적으로 낮은 굴절 지수를 갖는 매질에 근접하게 특정 금속 NP를 배열하면 NP의 흡수 스펙트럼의 청색 이동을 초래할 수 있다고 보고되어 왔다.
임의의 특정 이론에 얽매이려는 것은 아니지만, 비계면 부분(402)에 있는 이러한 입자 구조(341)의 불연속 층(340)은 실제로 형성되지 않는다면 그러한 금속 NP와 유사할 수 있으며, 따라서 이러한 광학 특성은 도시된 바와 같이 낮은(보다 낮은) 지수 층(110)의 노출된 층 표면(11) 상에 적어도 하나의 입자 구조(341)의 이러한 불연속 층(340)을 도입함으로써 흡수 스펙트럼 이동을 제한 없이 포함하여 제어가능하게 조정할 수 있어 디바이스(300)에 의해 방출되고/되거나 그를 통해 투과되는 EM 방사선의 파장 범위와 실질적으로 겹치지 않도록 한다고 가정할 수 있다.
일부 비제한적인 예에서, 불연속 층(340)의 피크 흡수 파장은 디바이스(300)에 의해 방출되고/되거나 그를 통해 투과되는 EM 방사선의 피크 파장 이하일 수 있다. 일부 비제한적인 예에서, 불연속 층(340)은 약 470 nm, 460 nm, 455 nm, 450 nm, 445 nm, 440 nm, 430 nm, 420 nm, 또는 400 nm 중 적어도 하나 이하의 파장에서 피크 흡수를 나타낼 수 있다.
일부 비제한적인 예에서, 적어도 하나의 입자 구조는 약 200 nm 이하의 특성 크기를 가질 수 있다. 일부 비제한적인 예에서, 적어도 하나의 입자 구조(340)는 약 1 내지 200 nm, 1 내지 160 nm, 1 내지 100 nm, 1 내지 50 nm, 또는 1 내지 30 nm 중 적어도 하나의 특성 크기를 가질 수 있다.
일부 비제한적인 예에서, 보다 높은 지수 층(120)은 비-계면 부분(402)에서 증착 물질(731)의 노출된 층 표면(11)을 실질적으로 코팅할 수 있고, 또한 디바이스(300)의 비-계면 부분(들)(402)을 정의하는 증착 물질(731)의 적어도 하나의 입자 구조(341) 사이의 갭에 의해 덮이지 않는 경우를 제한 없이 포함하는 계면 부분(401)에서 낮은(보다 낮은) 지수 층(110)의 노출된 층 표면(11)의 일부(들)를 코팅할 수 있다.
이제, 도 4a를 참조하면, 디바이스(100)의 예시적인 버전(400a)의 단면 양태로부터의 단순화된 블록도가 도시되어 있다. 일부 비제한적인 예에서, 디바이스(400a)의 노출된 층 표면(11)의 가로 방향 양태는 계면 부분(401) 및 비-계면 부분(402)을 포함할 수 있다. 일부 비제한적인 예에서, 계면 부분(401)은 비-계면 부분(402) 너머에 놓여 있는 디바이스(300)의 하부 층(130)의 노출된 층 표면(11)의 일부를 포함할 수 있다.
낮은(보다 낮은) 지수 층(110)은 계면 부분(401)에서 하부 층(130)의 노출된 층 표면(11) 상에 증착될 수 있다.
일부 비제한적인 예에서, 계면 부분(401)에서, 낮은 지수 물질을 포함하는 낮은(보다 낮은) 지수 층(110)은 디바이스(400)의 기판(10)을 제한 없이 포함하는 하부 층(130)의 노출된 층 표면(11) 상에 폐쇄 코팅(440)으로서 선택적으로 증착될 수 있다.
일정량의 증착 물질(731)은, 일부 비제한적인 예에서는, 증착 층(430)의 폐쇄 코팅(440)으로서, 단지 비-계면 부분(402)에서만 디바이스(400)의 기판(10)을 제한 없이 포함하는 하부 층(130)의 노출된 층 표면(11) 상에 증착될 수 있다.
일부 비제한적인 예에서, 낮은(보다 낮은) 지수 층(110)은 비-계면 부분(402)에서 증착 물질(731)을 증착하기 전에 적어도 계면 부분(401)에 증착될 수 있다. 실제로, 일부 비제한적인 예에서, 낮은(보다 낮은) 지수 층(110)은 또한 증착 물질(731)이 증착될 수 있을 때 낮은(보다 낮은) 지수 층(110)이 비-계면 부분(402)에서 하부 층(130)이 될 수 있도록 제2 부분(602)에 증착될 수도 있다.
일부 비제한적인 예에서, 낮은(보다 낮은) 지수 층(110)은 패턴화 물질(611)(도 6)을 포함하는 패턴화 코팅(610)으로서 작용하고/하거나, 그를 포함하여 실질적으로 본원에서 논의된 바와 같이 그 위에 증착 물질(731)이 증착되는 것을 억제할 수 있다. 일부 비제한적인 예에서, 비-계면 부분(402)에서, 일정량의 증착 물질(731)을 포함하는 증착 층(430)이 기판(10)을 제한 없이 포함하는 하부 층(130)의 노출된 층 표면(11) 상에 폐쇄 코팅(440)으로서(일부 비제한적인 예에서는, 오픈 마스크 및/또는 마스크 없는 증착 공정에서, 낮은(보다 낮은) 지수 층(110)을 패턴화 코팅(610)으로 사용함) 배치될 수 있다. 일부 비제한적인 예에서, 이러한 하부층(130)의 노출된 층 표면(11)에는 낮은 지수 물질의 폐쇄 코팅(440)이 실질적으로 결여될 수 있다.
일부 비제한적인 예에서, 상대적으로 낮은 표면 에너지를 나타내는 물질이 이러한 패턴화 물질(611)로서 작용하기에 적합할 수 있다고 가정할 수 있다.
일부 비제한적인 예에서, 비-계면 부분(402)에서 증착 물질(731)의 노출된 층 표면(11) 상에, 이에 제한되는 것은 아니지만, 증착 층(430)의 폐쇄 코팅으로서, 및/또는 적어도 하나의 입자 구조(341)의 불연속 층(340)으로서 증착되는 동안, 보다 높은 지수 층(120)은 디바이스(400)의 노출된 층 표면(11) 상에 증착되어 계면 부분(401)에서 낮은(보다 낮은) 지수 층(110)과 지수 계면(150)을 형성할 수 있다.
도 4b에 도시된 바와 같은 일부 비제한적인 예에서, 보다 높은 지수 층(120)은 실질적으로는 단지 계면 부분(401)에서 낮은(보다 낮은) 지수 층(110)의 노출된 층 표면(11) 상에 배치될 수 있다. 일부 비제한적인 예에서, 특히 증착 물질(731)이 폐쇄 코팅(440)에서 증착 층(430)으로서 형성되는 경우, 다른 CPL(420)이 비-계면 부분(402)에서 증착 물질(731)의 노출된 층 표면(11)을 코팅하기 위해 배치될 수 있다. 일부 비제한적인 예에서, 이러한 다른 CPL(420)은 보다 높은 지수 층(120)의 특성과 상이한 적어도 하나의 특성을 나타낼 수 있으며, 이에 제한되는 것은 아니지만, 여기에는 굴절 지수가 포함된다.
진공에서 각각의 유리 기판 위에 다양한 예시 물질의 대략 50 nm 두께의 층을 증착하여 일련의 샘플을 제작하였다. 엘립소미터를 사용하여 각각의 예시 물질에 의해 형성된 코팅의 굴절 지수 및 소광 계수를 측정하였다. 578 nm의 파장에서 측정된 각각의 예시 물질에 대한 굴절 지수 및 소광 계수는 아래 표 2에 요약되어 있다.
[표 2]
표 2에서, 비교 물질 A는 높은 지수 물질로서 사용될 수 있는 유기 물질의 비교예로서 포함된 것이다.
예시 물질 A 및 예시 물질 B는 약 1.3 이하이고 실질적으로 비교예 A와 같은 높은 지수 물질보다 높지 않은 굴절 지수, 및 가시 스펙트럼의 파장 범위에서 약 0의 소광 계수를 제한 없이 포함하는 낮은(보다 낮은) 지수 층(110)의 광학 특성을 각각 나타내는 낮은 지수 매질의 비제한적인 예이다.
예시 물질 A 및 예시 물질 B에 비해 상대적으로 높은 굴절 지수를 나타내는 일부 알려진 OLED 구조에 사용되는 유기 물질의 비교예로서 Liq가 포함되었다.
실시예 2
예시적 스택으로서 적어도 하나의 반도체 층(1030)을 진공에서 유리 기판 상에 증착하고, 진공에서 그 위에 순차적으로 낮은(보다 낮은) 지수 층(110) 및 높은 지수 층(120) 중 적어도 하나를 증착함으로써 일련의 샘플을 제작하였다.
각각의 샘플의 예시적 스택은 제한 없이 OLED를 포함하는 광전자 디바이스에 전형적으로 존재하는 다양한 반도체 층(1030)을 순차적으로 증착함으로써 형성되었다. 구체적으로는, 실시예 2에서, OLED 디바이스(1000)의 전면발광 층(1010)의 비제한적 예를 모방하기 위해, 각 샘플의 스택은 HIL/HTL/EBL/HBL/ETL/EIL 층으로 형성되었다.
표 3은 각각의 샘플에서 예시 스택 상에 증착된 세로 방향 양태에서 층 및/또는 코팅 및/또는 관련된 평균 층 두께를 요약한 것이다:
[표 3]
표 3에 제시된 바와 같이, 예시 샘플 1, 2 및 3은 다양한 평균 층 두께에도 불구하고 낮은(보다 낮은) 지수 층(110) 및 보다 높은 지수 층(120)을 모두 갖도록 제작된 반면, 비교 샘플 1 및 2는 보다 높은 지수 층(120)의 평균 층 두께가 각각 예시 샘플 1 및 3에 필적하도록 제작하였다. 그러나, 두 비교 샘플 모두 낮은(보다 낮은) 지수 층(110)은 생략하였다.
각각의 샘플에서, 낮은(보다 낮은) 지수 층(110)은 예시 물질 A로 형성되었고, 보다 높은 지수 층(120)은 비교 물질 A로 형성되었다.
도 5는 실시예 2의 예시 샘플을 사용하여 측정한 데이터 포인트(data point)에 대한 파장의 함수로서의 투과율의 플롯이다. 각각의 샘플에 대한 투과율은 광을 외부 소스에서 샘플을 향하게 할 때 각각의 샘플을 통해 완전히 투과되는 EM 방사선의 일부를 측정함으로써 결정되었다.
도 5로부터 알 수 있는 바와 같이, 다소 놀랍게도, 비교 샘플 1에 대해 측정된 투과율이 예시 샘플 1에 대해 측정된 투과율(502)에 비해 일반적으로 가시 스펙트럼 전체에 걸쳐 더 낮은 것으로 확인되었다. 비제한적인 예로서, 약 450 내지 600 nm의 파장에서, 예시 샘플 1에 대해 측정된 투과율(502)은 비교 샘플 1에 대해 측정된 투과율(501)보다 실질적으로 더 높을 수 있다.
또한 다소 놀랍게도, 예시 샘플 2의 낮은(보다 낮은) 지수 층(110)의 평균 층 두께가 예시 샘플 1보다 실질적으로 더 두꺼웠지만, 예시 샘플 2에 대해 측정된 투과율(503)이 적어도 일부 파장에서 예시 샘플 1에 대해 측정된 투과율(502)을 초과할 수 있는 것으로 밝혀졌다.
또한, 비교 샘플 2에 대해 측정된 투과율(504)을 예시 샘플 3에 대해 측정된 투과율(505)과 비교함으로써, 낮은(보다 낮은) 지수 층(110)의 존재가 적어도 그러한 낮은(보다 낮은) 지수 층(110)이 결여된 비교 가능한 샘플의 투과율만큼 가시 스펙트럼에 걸친 투과율을 야기하는 것으로 관찰될 수 있다. 비제한적인 예로서, 약 450 내지 600 nm의 파장에서, 예시 샘플 3에 대해 측정된 투과율(505)은 비교 샘플 2에 대해 측정된 투과율보다 실질적으로 더 높을 수 있다.
패턴화 코팅
일부 비제한적인 예에서, 패턴화 코팅(610), 제한하는 것은 아니지만, 일부 비제한적인 예에서는, 낮은(보다 낮은) 지수 층(110)은 디바이스(400)의 가로 방향 양태의 제1 부분(601) 내에 배치될 수 있다. 일부 비제한적인 예에서, 패턴화 코팅(610)은 패턴화 물질(611)을 포함할 수 있다. 일부 비제한적인 예에서, 패턴화 코팅(610)은 패턴화 물질(611)의 폐쇄 코팅(440)을 포함할 수 있다.
패턴화 코팅(610)은 증착 물질(731)의 증착에 대해 (일부 비제한적인 예에서, Walker 등에 의해 기술된 이중 QCM 기술에서 식별되는 조건 하에) 상대적으로 낮은 초기 고착 확률을 갖는 노출된 층 표면(11)을 제공할 수 있으며, 이는, 일부 비제한적인 예에서는, 패턴화 코팅(610)이 증착된 디바이스(400)의 하부 층(130)의 노출된 층 표면(11)의 증착 물질(731)의 증착에 대한 초기 고착 확률보다 실질적으로 그 이하일 수 있다.
일부 비제한적인 예에서, 필름으로서 증착될 때, 및/또는 디바이스(400) 내에서의 패턴화 코팅(610)의 증착과 유사한 형태로 및 환경 하에 코팅될 때, 증착 물질(731)의 증착에 대해 패턴화 코팅(610), 및/또는 패턴화 물질(611)의 낮은 초기 고착 확률로 인해, 패턴화 코팅(610)을 포함하는 제1 부분(601)에는 증착 물질(731)의 폐쇄 코팅(440)이 실질적으로 결여될 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610), 및/또는 패턴화 물질(611)은, 일부 비제한적인 예에서, 필름으로서 증착될 때, 및/또는 디바이스(400) 내에서의 패턴화 코팅(610)의 증착과 유사한 형태로 및 환경 하에 코팅될 때, 증착 물질(731)의 증착에 대해 약 0.9, 0.3, 0.2, 0.15, 0.1, 0.08, 0.05, 0.03, 0.02, 0.01, 0.008, 0.005, 0.003, 0.001, 0.0008, 0.0005, 0.0003, 또는 0.0001 중 적어도 하나 이하의 초기 고착 확률을 가질 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610), 및/또는 패턴화 물질(611)은, 일부 비제한적인 예에서, 필름으로서 증착될 때, 및/또는 디바이스(400) 내에서의 패턴화 코팅(610)의 증착과 유사한 형태로 및 환경 하에 코팅될 때, 은(Ag), 및/또는 마그네슘(Mg)의 증착에 대해 약 0.9, 0.3, 0.2, 0.15, 0.1, 0.08, 0.05, 0.03, 0.02, 0.01, 0.008, 0.005, 0.003, 0.001, 0.0008, 0.0005, 0.0003, 또는 0.0001 중 적어도 하나 이하의 초기 고착 확률을 가질 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610), 및/또는 패턴화 물질(611)은, 일부 비제한적인 예에서, 필름으로서 증착될 때, 및/또는 디바이스(400) 내에서의 패턴화 코팅(610)의 증착과 유사한 형태로 및 환경 하에 코팅될 때, 증착 물질(731)의 증착에 대해 약 0.15 내지 0.0001, 0.1 내지 0.0003, 0.08 내지 0.0005, 0.08 내지 0.0008, 0.05 내지 0.001, 0.03 내지 0.0001, 0.03 내지 0.0003, 0.03 내지 0.0005, 0.03 내지 0.0008, 0.03 내지 0.001, 0.03 내지 0.005, 0.03 내지 0.008, 0.03 내지 0.01, 0.02 내지 0.0001, 0.02 내지 0.0003, 0.02 내지 0.0005, 0.02 내지 0.0008, 0.02 내지 0.001, 0.02 내지 0.005, 0.02 내지 0.008, 0.02 내지 0.01, 0.01 내지 0.0001, 0.01 내지 0.0003, 0.01 내지 0.0005, 0.01 내지 0.0008, 0.01 내지 0.001, 0.01 내지 0.005, 0.01 내지 0.008, 0.008 내지 0.0001, 0.008 내지 0.0003, 0.008 내지 0.0005, 0.008 내지 0.0008, 0.008 내지 0.001, 0.008 내지 0.005, 0.005 내지 0.0001, 0.005 내지 0.0003, 0.005 내지 0.0005, 0.005 내지 0.0008, 또는 0.005 내지 0.001 중 적어도 하나의 초기 고착 확률을 가질 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610), 및/또는 패턴화 물질(611)은, 일부 비제한적인 예에서, 필름으로서 증착될 때, 및/또는 디바이스(400) 내에서의 패턴화 코팅(610)의 증착과 유사한 형태로 및 환경 하에 코팅될 때, 복수의 증착 물질(731)의 증착에 대해 임계값 이하의 초기 고착 확률을 가질 수 있다. 일부 비제한적인 예에서, 이러한 임계값은 약 0.3, 0.2, 0.18, 0.15, 0.13, 0.1, 0.08, 0.05, 0.03, 0.02, 0.01, 0.008, 0.005, 0.003, 또는 0.001 중 적어도 하나일 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610), 및/또는 패턴화 물질(611)은, 일부 비제한적인 예에서, 필름으로서 증착될 때, 및/또는 디바이스(400) 내에서의 패턴화 코팅(610)의 증착과 유사한 형태로 및 환경 하에 코팅될 때, Ag, Mg, 이테르븀(Yb), 카드뮴(Cd), 및 아연(Zn) 중 적어도 하나로부터 선택되는 복수의 증착 물질(731)의 증착에 대해 이러한 임계값 이하의 초기 고착 확률을 가질 수 있다. 일부 추가의 비제한적인 예에서, 패턴화 코팅(610)은 Ag, Mg, 및 Yb 중 적어도 하나로부터 선택되는 복수의 증착 물질(731)의 증착에 대해 이러한 임계값 또는 그 아래의 초기 고착 확률을 나타낼 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610), 및/또는 패턴화 물질(611)은, 일부 비제한적인 예에서, 필름으로서 증착될 때, 및/또는 디바이스(400) 내에서의 패턴화 코팅(610)의 증착과 유사한 형태로 및 환경 하에 코팅될 때, 제1 증착 물질(731)의 증착에 대해 제1 임계값 또는 그 아래의 초기 고착 확률, 및 제2 증착 물질(731)의 증착에 대해 제2 임계값 또는 그 아래의 초기 고착 확률을 가질 수 있다. 일부 비제한적인 예에서, 제1 증착 물질(731)은 Ag일 수 있으며, 제2 증착 물질(731)은 Mg일 수 있다. 일부 다른 비제한적인 예에서, 제1 증착 물질(731)은 Ag일 수 있으며, 제2 증착 물질(731)은 Yb일 수 있다. 일부 다른 비제한적인 예에서, 제1 증착 물질(731)은 Yb일 수 있으며, 제2 증착 물질(731)은 Mg일 수 있다. 일부 비제한적인 예에서, 제1 임계값은 제2 임계값을 초과할 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610), 및/또는 패턴화 물질(611)은, 일부 비제한적인 예에서, 필름으로서 증착될 때, 및/또는 디바이스(400) 내에서의 패턴화 코팅(610)의 증착과 유사한 형태로 및 환경 하에 코팅될 때, Ag를 제한 없이 포함하는 증착 물질(731)의 증기 플럭스(732)로 처리한 후에 적어도 임계 투과율 값의 EM 방사선에 대한 투과율을 가질 수 있다.
일부 비제한적인 예에서, 이러한 투과율은 박막 필름으로 형성된 패턴화 코팅(610) 및/또는 패턴화 물질(611)의 노출된 층 표면(11)을, 비제한적인 예로서, OLED 디바이스의 캐소드일 수 있는 광전자 디바이스의 전극을 증착하는데 사용될 수 있는 전형적인 조건 하에 Ag를 제한 없이 포함하는 증착 물질(731)의 증기 플럭스(732)에 노출시킨 후에 측정할 수 있다.
일부 비제한적인 예에서, 노출된 층 표면(11)을 Ag를 제한 없이 포함하는 증착 물질(731)의 증기 플럭스(732)로 처리하기 위한 조건은 하기와 같을 수 있다: (i) 약 10-4 Torr 또는 10-5 Torr의 진공 압력; (ii) Ag를 제한 없이 포함하는 증착 물질(731)의 증기 플럭스(732)는, 비제한적인 예로서, QCM을 사용하여 모니터링 및/또는 측정할 수 있는 약 1 옹스트롬(Å)/sec의 기준 증착 속도(reference deposition rate)와 실질적으로 일치한다; 및 (iii) 노출된 층 표면(11)을 약 15 nm의 기준 평균 층 두께에 도달할 때까지 Ag를 제한 없이 포함하는 증착 물질(731)의 증기 플럭스(732)로 처리하고, 이러한 기준 평균 층 두께가 달성되면, 노출된 층 표면(11)을 Ag를 제한 없이 포함하는 증착 물질(731)의 증기 플럭스(732)로 추가로 처리하지 않는다.
일부 비제한적인 예에서, Ag를 제한 없이 포함하는 증착 물질(731)의 증기 플럭스(732)로 처리하는 노출된 층 표면(11)은 실질적으로 실온(예를 들어, 약 25℃)일 수 있다. 일부 비제한적인 예에서, Ag를 제한 없이 포함하는 증착 물질(731)의 증기 플럭스(732)로 처리하는 노출된 층 표면(11)은 Ag를 제한 없이 포함하는 증착 물질(731)을 증발시키는 증발 소스로부터 약 65 cm 떨어져 위치할 수 있다.
일부 비제한적인 예에서, 임계 투과율 값은 가시 스펙트럼의 파장에서 측정될 수 있다. 비제한적인 예로서, 임계 투과율 값은 약 460 nm의 파장에서 측정될 수 있다. 일부 비제한적인 예에서, 임계 투과율 값은 샘플을 통해 전송될 수 있는 입사 EM 전력의 백분율로서 표현될 수 있다. 일부 비제한적인 예에서, 임계 투과율 값은 적어도 약 60%, 65%, 70%, 75%, 80%, 85%, 또는 90% 중 적어도 하나일 수 있다.
일부 비제한적인 예에서, 필름으로서 증착될 때, 및/또는 디바이스(400) 내에서의 패턴화 코팅(610)의 증착과 유사한 형태로 및 환경 하에 코팅될 때, 증착 물질(731)의 증착 및 그 위에 증착된 증착 물질(731)의 평균 층 두께에 대해, 일부 비제한적인 예에서, 패턴화 코팅(610), 및/또는 패턴화 물질(611)의 초기 고착 확률 사이에 양의 상관관계가 있을 수 있다.
당업자는 높은 투과율이 일반적으로는, 비제한적인 예로서, Ag일 수 있는 증착 물질(731)의 폐쇄 코팅(440)의 부재를 나타낼 수 있다는 것을 이해할 것이다. 반면에, 낮은 투과율은 일반적으로 Ag, Mg 및/또는 Yb를 제한 없이 포함하는 증착 물질(731)의 폐쇄 코팅(440)의 존재를 나타낼 수 있는데, 이는 금속 박막 필름이 특히 폐쇄 코팅(400)으로서 형성되었을 때 EM 방사선의 높은 흡수도를 나타낼 수 있기 때문이다.
Ag, Mg, 및/또는 Yb를 제한 없이 포함하는 증착 물질(731)에 대해 낮은 초기 고착 확률을 나타내는 노출된 층 표면(11)은 높은 투과율을 나타낼 수 있다고 추가로 가정할 수 있다. 반면에, Ag, Mg, 및/또는 Yb를 제한 없이 포함하는 증착 물질(731)에 대해 높은 고착 확률을 나타내는 노출된 층 표면(11)은 낮은 투과율을 나타낼 수 있다.
예시 물질의 투과율을 측정하고, 또한 이러한 예시 물질의 노출된 층 표면(11) 상에 Ag의 폐쇄 코팅(440)이 형성되었는지의 여부를 육안으로 관찰하기 위하여 일련의 샘플을 제작하였다. 예시 물질의 대략 50 nm 두께의 코팅을 유리 기판 상에 증착시킨 다음, 코팅의 노출된 층 표면(11)을 약 15 nm의 기준 층 두께에 도달할 때까지 Ag의 증기 플럭스로 약 1 Å/sec의 속도로 처리함으로써 각각의 샘플을 제조하였다. 그런 다음, 각각의 샘플을 시각적으로 분석하고 각각의 샘플을 통한 투과율을 측정하였다.
본원에서 샘플에 사용된 예시 물질의 분자 구조는 아래와 같다:
[표 4]
Ag의 실질적 폐쇄 코팅(440)이 형성된 샘플을 육안으로 확인하였고, 이들 샘플을 통해 투과율을 측정함으로써 이들 샘플에서 이러한 코팅의 존재를 추가로 확인하였는데, 이들은 약 460 nm의 파장에서 약 50% 이하의 투과율을 나타내었다.
Ag의 폐쇄 코팅(440)이 형성되지 않은 샘플을 또한 확인하였고, 이들 샘플을 통해 투과율을 측정함으로써 이들 샘플에서 이러한 코팅의 부재를 추가로 확인하였는데, 이들은 약 460 nm의 파장에서 약 70%를 초과하는 투과율을 나타내었다.
결과는 아래에 요약되어 있다:
[표 5]
전술한 결과에 기초하여, 표 4 및 5의 처음 7개의 샘플(HT211 내지 예시 물질 2)에서 사용된 물질은 그 위에 Ag, 및/또는 Ag-함유 물질을 제한 없이 포함하는 증착 물질(731)의 증착을 억제하는 데 덜 적합할 수 있는 것으로 밝혀졌다.
반면에, 예시 물질 3 내지 예시 물질 9에서 사용된 물질은, 적어도 일부 비제한적인 적용에서, 그 위에 Ag, 및/또는 Ag-함유 물질을 제한 없이 포함하는 증착 물질(731)의 증착을 억제하기 위한 패턴화 코팅(610)으로서 작용하기에 적합할 수 있는 것으로 밝혀졌다.
일부 비제한적인 예에서, 패턴화 코팅(610), 및/또는 패턴화 물질(611)은, 일부 비제한적인 예에서, 필름으로서 증착될 때, 및/또는 디바이스(400) 내에서의 패턴화 코팅의 증착과 유사한 형태로 및 환경 하에 코팅될 때, 약 24 dyne/cm, 22 dyne/cm, 20 dyne/cm, 18 dyne/cm, 16 dyne/cm, 15 dyne/cm, 13 dyne/cm, 12 dyne/cm, 또는 11 dyne/cm 중 적어도 하나 이하의 표면 에너지를 가질 수 있다.
일부 비제한적인 예에서, 표면 에너지는 적어도 약 6 dyne/cm, 7 dyne/cm, 또는 8 dyne/cm 중 적어도 하나일 수 있다.
일부 비제한적인 예에서, 표면 에너지는 약 10 내지 20 dyne/cm, 또는 약 13 내지 19 dyne/cm 중 적어도 하나일 수 있다.
일부 비제한적인 예에서, 표면의 임계 표면 장력은 문헌[W.A. Zisman, Advances in Chemistry 43 (1964), pp. 1-51]에 더 상세하게 설명되어 있는 지스만 방법(Zisman method)에 따라 측정될 수 있다.
비제한적인 예로서, 일련의 샘플을 제작하여 다양한 물질에 의해 형성된 표면의 임계 표면 장력을 측정하였다.측정 결과는 아래에 요약되어 있다:
[표 6]
Ag의 실질적 폐쇄 코팅(440)의 존재 또는 부재와 관련한 전술한 임계 표면 장력의 측정 결과 및 이전의 관찰 결과에 기초하여, 비제한적인 예로서, 약 13 내지 20 dyne/cm, 또는 약 13 내지 19 dyne/cm 중 적어도 하나의 임계 표면 장력을 갖는 것일 수 있는, 코팅으로서 증착되었을 때 낮은 표면 에너지를 갖는 표면을 형성하는 물질은 패턴화 코팅(610)을 형성하여 그 위에 Ag, 및/또는 Ag-함유 물질을 제한 없이 포함하는 증착 물질(731)의 증착을 억제하는 데 적합할 수 있는 것으로 밝혀졌다.
임의의 특정 이론에 얽매이려는 것은 아니지만, 비제한적인 예로서, 약 13 dyne/cm 미만의 표면 에너지를 갖는 표면을 형성하는 물질은 특정 응용 분야에서 패턴화 물질(611)로서 덜 적합할 수 있다고 가정할 수 있는데, 이는 이러한 물질이 이러한 물질을 둘러싸는 층(들)에 대해 상대적으로 열악한 접착력을 나타낼 수 있고, 낮은 융점을 나타낼 수 있고/있거나, 낮은 승화 온도를 나타낼 수 있기 때문이다.
일부 비제한적인 예에서, 패턴화 코팅(610), 및/또는 패턴화 물질(611)은, 일부 비제한적인 예에서, 필름으로서 증착될 때, 및/또는 디바이스(400) 내에서의 패턴화 코팅(610)의 증착과 유사한 형태로 및 환경 하에 코팅될 때, 낮은 굴절 지수를 가질 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610), 및/또는 패턴화 물질(611)은, 일부 비제한적인 예에서, 필름으로서 증착될 때, 및/또는 디바이스(400) 내에서의 패턴화 코팅(610)의 증착과 유사한 형태로 및 환경 하에 코팅될 때, 550 nm의 파장에서 EM 방사선에 대해 약 1.55, 1.5, 1.45, 1.43, 1.4, 1.39, 1.37, 1.35, 1.32, 또는 1.3 중 적어도 하나 이하일 수 있는 굴절 지수를 가질 수 있다.
임의의 특정 이론에 얽매이려는 것은 아니지만, 낮은 굴절 지수를 갖는 패턴화 코팅(610)을 제공하는 것은, 적어도 일부 디바이스(400)에서는, 그의 제2 부분(602)을 통한 외부 EM 방사선의 투과를 향상시킬 수 있는 것으로 관찰되었다. 비제한적인 예로서, 패턴화 코팅(610) 근처에 또는 인접하여 배치될 수 있는, 내부에 에어 갭을 포함하는 디바이스(400)는 패턴화 코팅(610)이 이러한 낮은 지수 패턴화 코팅(610)이 제공되지 않은 유사하게 구성된 디바이스에 비해 낮은 굴절 지수를 가질 때 더 높은 투과율을 나타낼 수 있다.
비제한적인 예로서, 일련의 샘플을 제작하여 다양한 예시 물질 중 일부에 의해 형성된 코팅에 대한 550 nm의 파장에서의 굴절 지수를 측정하였다. 측정 결과는 아래에 요약되어 있다:
[표 7]
표 7의 굴절 지수의 전술한 측정 결과, 및 Ag의 실질적 폐쇄 코팅(440)의 존재 또는 부재와 관련한 이전의 관찰 결과에 기초하여, 비제한적인 예로서, 약 1.4 또는 1.38 중 적어도 하나 이하의 굴절 지수를 갖는 것일 수 있는, 낮은 굴절 지수 코팅을 형성하는 물질은 패턴화 코팅(610)을 형성하여 그 위에 Ag, 및/또는 Ag-함유 물질을 제한 없이 포함하는 증착 물질(731)의 증착을 억제하는 데 적합할 수 있는 것으로 밝혀졌다.
일부 비제한적인 예에서, 패턴화 코팅(610), 및/또는 패턴화 물질(611)은, 일부 비제한적인 예에서, 필름으로서 증착될 때, 및/또는 디바이스(400) 내에서의 패턴화 코팅(610)의 증착과 유사한 형태로 및 환경 하에 코팅될 때, 적어도 약 600 nm, 500 nm, 460 nm, 420 nm, 또는 410 nm 중 적어도 하나인 파장에서 광자에 대해 약 0.01 이하일 수 있는 소광 계수를 가질 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610), 및/또는 패턴화 코팅 물질(611)은, 일부 비제한적인 예에서, 필름으로서 증착될 때, 및/또는 디바이스(400) 내에서의 패턴화 코팅(610)의 증착과 유사한 형태로 및 환경 하에 코팅될 때, 적어도 가시 스펙트럼에서 그를 통과하는 EM 방사선을 실질적으로 감쇠시키지 않을 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610), 및/또는 패턴화 물질(611)은, 필름으로서 증착될 때, 및/또는 디바이스(400) 내에서의 패턴화 코팅(610)의 증착과 유사한 형태로 및 환경 하에 코팅될 때, 적어도 IR 스펙트럼 및/또는 NIR 스펙트럼에서 그를 통과하는 EM 방사선을 실질적으로 감쇠시키지 않을 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610), 및/또는 패턴화 코팅(611)은, 일부 비제한적인 예에서, 필름으로서 증착될 때, 및/또는 디바이스(400) 내에서의 패턴화 코팅(610)의 증착과 유사한 형태로 및 환경 하에 코팅될 때, 적어도 약 400 nm, 390 nm, 380 nm, 또는 370 nm 중 적어도 하나보다 짧은 파장에서 EM 방사선에 대해 적어도 약 0.05, 0.1, 0.2, 또는 0.5 중 적어도 하나일 수 있는 소광 계수를 가질 수 있다. 이러한 방식으로, 패턴화 코팅(610), 및/또는 패턴화 물질(611)은, 필름으로서 증착될 때, 및/또는 디바이스(400) 내에서의 패턴화 코팅(610)의 증착과 유사한 형태로 및 환경 하에 코팅될 때, 디바이스(400) 상에 입사되는 UVA 스펙트럼의 EM 방사선을 흡수할 수 있으며, 따라서 UVA 스펙트럼의 EM 방사선이 디바이스 성능, 디바이스 안정성, 디바이스 신뢰성, 및/또는 디바이스 수명의 관점에서 바람직하지 않은 영향을 미칠 수 있는 가능성을 감소시킬 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610), 및/또는 패턴화 물질(611)은, 일부 비제한적인 예에서, 필름으로서 증착될 때, 및/또는 디바이스(400) 내에서의 패턴화 코팅(610)의 증착과 유사한 형태로 및 환경 하에 코팅될 때, 약 300℃, 150℃, 130℃, 30℃, 0℃, -30℃, 또는 -50℃ 중 적어도 하나 이하인 유리 전이 온도를 가질 수 있다.
일부 비제한적인 예에서, 패턴화 물질은 약 100 내지 320℃, 120 내지 300℃, 140 내지 280℃, 또는 150 내지 250℃ 중 적어도 하나의 승화 온도를 가질 수 있다. 일부 비제한적인 예에서, 이러한 승화 온도는 PVD를 사용하여 패턴화 물질(611)이 코팅으로서 쉽게 증착되도록 할 수 있다.
물질의 승화 온도는 물질을 도가니에서 고진공 하에 가열하고 도달할 수 있는 온도를 측정하는 것을 제한 없이 포함하는 당업자에게 명백한 하기의 다양한 방법을 사용하여 측정할 수 있다:
일부 비제한적인 예에서, 물질의 승화 온도는, 물질을 증발 소스에서, 비제한적인 예로서, 약 10-4 Torr의 고진공 환경 하에 가열하고, 물질을 증발시키기 위해 도달할 수 있는 온도를 측정하고, 따라서, 비제한적인 예로서, 소스로부터 고정된 거리에 장착된 QCM 상의 표면 상에 약 0.1 Å/sec의 증착 속도로 물질의 증착을 초래하기에 충분한 증기 플럭스를 생성함으로써 측정할 수 있다.
일부 비제한적인 예에서, QCM은 승화 온도를 측정하기 위해 도가니로부터 약 65 cm 떨어진 위치에 장착될 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610), 및/또는 패턴화 물질(611)은 불소(F) 원자 및/또는 실리콘(Si) 원자를 포함할 수 있다. 비제한적인 예로서, 패턴화 코팅(610)을 형성하는 패턴화 물질(611)은 F 및/또는 Si를 포함하는 화합물일 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(611)은 F를 포함하는 화합물을 포함할 수 있다. 일부 비제한적인 예에서, 패턴화 코팅(611)은 F 및 탄소(C) 원자를 포함하는 화합물을 포함할 수 있다. 일부 비제한적인 예에서, 패턴화 코팅(611)은 적어도 약 1, 1.5, 또는 2 중 적어도 하나의 F/C의 비율에 대응하는 원자비로 F 및 C를 포함하는 화합물을 포함할 수 있다. 일부 비제한적인 예에서, F 대 C의 원자비는 화합물 구조 중에 존재하는 모든 F 원자를 계산하고, C 원자의 경우에는 화합물 구조 중에 존재하는 sp3 혼성 C 원자만을 계산함으로써 측정할 수 있다. 일부 비제한적인 예에서, 패턴화 코팅(611)은 화합물의 분자 하위 구조의 일부로서 적어도 약 1, 1.5, 또는 2 의 F/C의 비율에 대응하는 원자비로 F 및 C를 함유하는 모이어티를 포함하는 화합물을 포함할 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(611)의 화합물은 유기-무기 하이브리드 물질일 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(611)은 올리고머이거나 이를 포함할 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(611)은 골격 및 골격에 결합된 적어도 하나의 작용기를 함유하는 분자 구조를 갖는 화합물이거나 이를 포함할 수 있다. 일부 비제한적인 예에서, 골격은 무기 모이어티일 수 있으며, 적어도 하나의 작용기는 유기 모이어티일 수 있다.
일부 비제한적인 예에서, 이러한 화합물은 실록산기를 함유하는 분자 구조를 가질 수 있다. 일부 비제한적인 예에서, 실록산기는 선형, 분지형, 또는 사이클릭 실록산기일 수 있다. 일부 비제한적인 예에서, 골격은 실록산기일 수 있거나 이를 포함할 수 있다. 일부 비제한적인 예에서, 골격은 실록산기 및 F를 함유하는 적어도 하나의 작용기일 수 있거나 이를 포함할 수 있다. 일부 비제한적인 예에서, F를 함유하는 적어도 하나의 작용기는 플루오로알킬기일 수 있다. 이러한 화합물의 비제한적인 예는 플루오로-실록산을 포함한다. 이러한 화합물의 비제한적인 예는 예시 물질 6 및 예시 물질 9이다.
일부 비제한적인 예에서, 화합물은 실세스퀴옥산기를 포함하는 분자 구조를 가질 수 있다. 일부 비제한적인 예에서, 실세스퀴옥산기는 POSS일 수 있다. 일부 비제한적인 예에서, 골격은 실세스퀴옥산기일 수 있거나 이를 포함할 수 있다. 일부 비제한적인 예에서, 골격은 실세스퀴옥산기 및 F를 포함하는 적어도 하나의 작용기일 수 있거나 이를 포함할 수 있다. 일부 비제한적인 예에서, F를 포함하는 적어도 하나의 작용기는 플루오로알킬기일 수 있다. 이러한 화합물의 비제한적인 예는 플루오로-실세스퀴옥산 및/또는 플루오로-POSS를 포함한다. 이러한 화합물의 비제한적인 예는 예시 물질 8이다.
일부 비제한적인 예에서, 화합물은 치환 또는 비치환된 아릴기, 및/또는 치환 또는 비치환된 헤테로아릴기를 포함하는 분자 구조를 가질 수 있다. 일부 비제한적인 예에서, 아릴기는 페닐, 또는 나프틸일 수 있다. 일부 비제한적인 예에서, 아릴기의 하나 이상의 C 원자는, 비제한적인 예로서 산소(O), 질소(N), 및/또는 황(S)일 수 있는 헤테로원자로 치환되어 헤테로아릴기를 유도할 수 있다. 일부 비제한적인 예에서, 골격은 치환 또는 비치환된 아릴기, 및/또는 치환 또는 비치환된 헤테로아릴기일 수 있거나 이를 함유할 수 있다. 일부 비제한적인 예에서, 골격은 치환 또는 비치환된 아릴기, 및/또는 치환 또는 비치환된 헤테로아릴기 및 F를 포함하는 적어도 하나의 작용기일 수 있거나 이를 포함할 수 있다. 일부 비제한적인 예에서, F를 포함하는 적어도 하나의 작용기는 플루오로알킬기일 수 있다.
일부 비제한적인 예에서, 화합물은 치환 또는 비치환된 선형, 분지형, 또는 사이클릭 탄화수소기를 포함하는 분자 구조를 가질 수 있다. 일부 비제한적인 예에서, 탄화수소기의 하나 이상의 C 원자는, 비제한적인 예로서 O, N, 및/또는 S일 수 있는 헤테로원자로 치환될 수 있다.
일부 비제한적인 예에서, 화합물은 포스파젠기를 포함하는 분자 구조를 가질 수 있다. 일부 비제한적인 예에서, 포스파젠기는 선형, 분지형, 또는 사이클릭 포스파젠기일 수 있다. 일부 비제한적인 예에서, 골격은 포스파젠기일 수 있거나 이를 포함할 수 있다. 일부 비제한적인 예에서, 골격은 포스파젠기 및 F를 포함하는 적어도 하나의 작용기일 수 있거나 이를 포함할 수 있다. 일부 비제한적인 예에서, F를 포함하는 적어도 하나의 작용기는 플루오로알킬기일 수 있다. 이러한 화합물의 비제한적인 예는 플루오로-포스파젠을 포함한다. 이러한 화합물의 비제한적인 예는 예시 물질 4이다.
일부 비제한적인 예에서, 화합물은 플루오로중합체일 수 있다. 일부 비제한적인 예에서, 화합물은 F를 포함하는 블록 공중합체일 수 있다. 일부 비제한적인 예에서, 화합물은 올리고머일 수 있다. 일부 비제한적인 예에서, 올리고머는 플루오로올리고머일 수 있다. 일부 비제한적인 예에서, 화합물은 F를 포함하는 블록 올리고머일 수 있다. 플루오로중합체 및/또는 플루오로올리고머의 비제한적인 예는 예시 물질 3, 예시 물질 5 및/또는 예시 물질 7의 분자 구조를 갖는 것들이다.
일부 비제한적인 예에서, 화합물은 금속 착물일 수 있다. 일부 비제한적인 예에서, 금속 착물은 유기-금속 착물일 수 있다. 일부 비제한적인 예에서, 유기-금속 착물은 F를 포함할 수 있다. 일부 비제한적인 예에서, 유기-금속 착물은 F를 포함하는 적어도 하나의 리간드를 포함할 수 있다. 일부 비제한적인 예에서, F를 포함하는 적어도 하나의 리간드는 플루오로알킬기일 수 있거나 이를 포함할 수 있다.
일부 비제한적인 예에서, 패턴화 물질(611)은 유기-무기 하이브리드 물질일 수 있거나 이를 포함할 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(611)은 복수의 상이한 물질을 포함할 수 있다.
일부 비제한적인 예에서, 패턴화 물질(611)의 화합물의 분자량은 약 5,000 g/mol, 4,500 g/mol, 4,000 g/mol, 3,800 g/mol, 또는 3,500 g/mol 중 적어도 하나 이하일 수 있다.
일부 비제한적인 예에서, 패턴화 물질(611)의 화합물의 분자량은 적어도 약 1,500 g/mol, 1,700 g/mol, 2,000 g/mol, 2,200 g/mol, 또는 2,500 g/mol일 수 있다.
임의의 특정 이론에 얽매이려는 것은 아니지만, 상대적으로 낮은 표면 에너지를 갖는 표면을 형성하도록 구성된 화합물의 경우, 적어도 일부 적용에서, 이러한 화합물의 분자량은 약 1,500 내지 5,000 g/mol, 1,500 내지 4,500 g/mol, 1,700 내지 4,500 g/mol, 2,000 내지 4,000 g/mol, 2,200 내지 4,000 g/mol, 또는 2,500 내지 3,800 g/mol 중 적어도 하나가 되는 것을 목표로 할 수 있다고 가정할 수 있다.
임의의 특정 이론에 얽매이려는 것은 아니지만, 이러한 화합물은 다음을 갖는 코팅 및/또는 층을 형성하기에 적합할 수 있는 적어도 하나의 특성을 나타낼 수 있다고 가정할 수 있다: (i) 비제한적인 예로서, 적어도 100℃의 비교적 높은 융점, (ii) 비교적 낮은 표면 에너지, 및/또는 (iii) 비제한적인 예로서, 진공-기반 열 증착 공정을 사용하여 증착시킬 때, 실질적으로 비정질 구조.
일부 비제한적인 예에서, F 원자의 존재에 기인하는 이러한 화합물의 몰 중량의 백분율은 약 40 내지 90%, 45 내지 85%, 50 내지 80%, 55 내지 75%, 또는 60 내지 75% 중 적어도 하나일 수 있다. 일부 비제한적인 예에서, F 원자는 이러한 화합물의 몰 중량의 대부분을 구성할 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610)은 패턴화 코팅(610)의 폐쇄 코팅(440)이 실질적으로 결여된 내부의 적어도 하나의 영역에 의해 정의될 수 있는 패턴으로 배치될 수 있다. 일부 비제한적인 예에서, 적어도 하나의 영역은 패턴화 코팅(610)을 그의 복수의 개별 단편으로 분리할 수 있다. 일부 비제한적인 예에서, 패턴화 코팅(610)의 복수의 개별 단편은 그의 가로 방향 양태에서 서로 물리적으로 이격될 수 있다. 일부 비제한적인 예에서, 패턴화 코팅(610)의 복수의 개별 단편은 어레이 또는 매트릭스를 제한 없이 포함하는 규칙적인 구조로 배열될 수 있으며, 따라서 일부 비제한적인 예에서, 패턴화 코팅(610)의 개별 단편은 반복 패턴으로 구성된다.
일부 비제한적인 예에서, 패턴화 코팅(610)의 복수의 개별 단편 중 적어도 하나는 각각 발광 영역(1610)에 대응할 수 있다. 일부 비제한적인 예에서, 발광 영역(1610)의 개구 비율은 약 50%, 40%, 30%, 또는 20% 중 적어도 하나 이하일 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610)은 단일 모놀리식 코팅으로 형성될 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610), 및/또는 패턴화 물질(611)은, 일부 비제한적인 예에서, 필름으로서 증착될 때, 및/또는 디바이스(400) 내에서의 패턴화 코팅(610)의 형태로 및 그의 증착과 유사한 환경 하에 코팅될 때, 약 600 nm, 500 nm, 460 nm, 420 nm, 또는 410 nm 중 적어도 하나를 초과하는 파장에서 광자에 대해 약 0.01 이하일 수 있는 소광 계수를 가질 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610)은 사용된 패턴화 물질(611) 및/또는 증착 환경으로 인해 증착 물질(731)에 대한 적어도 하나의 핵 생성 부위를 제한 없이 갖고/갖거나 제공할 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610)은 증착 물질(731)에 대한 이러한 핵 생성 부위로 작용하도록 시드 또는 이질성으로 작용할 수 있는 다른 물질로 도핑, 커버, 및/또는 보충될 수 있다. 일부 비제한적인 예에서, 이러한 다른 물질은 핵 생성 촉진 코팅(NPC: nucleation promoting coating)(920)(도 9c) 물질을 포함할 수 있다. 일부 비제한적인 예에서, 이러한 다른 물질은, 비제한적인 예로서, 폴리사이클릭 방향족 화합물, 및/또는 O, S, N, 또는 C 중 적어도 하나와 같은 비금속 원소를 제한 없이 함유하는 물질과 같은 유기 물질을 포함할 수 있으며, 이들의 존재는 달리는 소스 물질, 증착에 사용되는 장비, 및/또는 진공 챔버 환경에서 오염 물질일 수 있다. 일부 비제한적인 예에서, 이러한 다른 물질은 폐쇄 코팅(440)을 형성하는 것을 피하기 위해 단층(monolayer)의 일부인 층 두께로 증착될 수 있다. 오히려, 이러한 다른 물질의 단량체는 증착 물질에 대해 별개의 핵 생성 부위를 형성하도록 가로 방향 양태에서 이격되는 경향이 있을 것이다.
일부 비제한적인 예에서, 패턴화 코팅(610)은 광학 코팅으로 작용할 수 있다. 일부 비제한적인 예에서, 패턴화 코팅(610)은 디바이스(400)에 의해 방출되는 EM 방사선(광자의 형태를 제한 없이 포함함)의 적어도 하나의 특성 및/또는 특징을 수정할 수 있다. 일부 비제한적 예에서, 패턴화 코팅(610)은 방출된 EM 방사선의 산란을 야기하는 헤이즈 정도를 나타낼 수 있다. 일부 비제한적인 예에서, 패턴화 코팅(610)은 이를 통해 투과된 EM 방사선의 산란을 야기하는 결정질 물질을 포함할 수 있다. 이러한 EM 방사선의 산란은 일부 비제한적인 예에서 디바이스로부터의 EM 방사선의 아웃커플링의 향상을 촉진할 수 있다. 일부 비제한적인 예에서, 패턴화 코팅(610)은 초기에 실질적으로 비정질인 코팅을 제한 없이 포함하는 실질적으로 비결정질 코팅으로서 증착될 수 있지만, 증착 후, 패턴화 코팅(610)은 결정화될 수 있고 그 후에 광학 커플링으로서 작용할 수 있다.
증착 층
일부 비제한적인 예에서, 증착 층(430)은 증착 물질(731)을 포함할 수 있다.
일부 비제한적인 예에서, 증착 물질(731)은 칼륨(K), 나트륨(Na), 리튬(Li), 바륨(Ba), 세슘(Cs), Yb, Ag, 금(Au), 구리(Cu), 알루미늄(Al), Mg, Zn, Cd, 주석(Sn), 또는 이트륨(Y) 중 적어도 하나로부터 선택되는 원소를 포함할 수 있다. 일부 비제한적인 예에서, 원소는 K, Na, Li, Ba, Cs, Yb, Ag, Au, Cu, Al, 및/또는 Mg 중 적어도 하나를 포함할 수 있다. 일부 비제한적인 예에서, 원소는 Cu, Ag, 및/또는 Au 중 적어도 하나를 포함할 수 있다. 일부 비제한적인 예에서, 원소는 Cu일 수 있다. 일부 비제한적인 예에서, 원소는 Al일 수 있다. 일부 비제한적인 예에서, 원소는 Mg, Zn, Cd, 또는 Yb 중 적어도 하나를 포함할 수 있다. 일부 비제한적인 예에서, 원소는 Mg, Ag, Al, Yb, 또는 Li 중 적어도 하나를 포함할 수 있다. 일부 비제한적인 예에서, 원소는 Mg, Ag, 또는 Yb 중 적어도 하나를 포함할 수 있다. 일부 비제한적인 예에서, 원소는 Mg, 또는 Ag 중 적어도 하나를 포함할 수 있다. 일부 비제한적인 예에서, 원소는 Ag일 수 있다.
일부 비제한적인 예에서, 증착 물질(731)은 순수한 금속일 수 있거나 이를 포함할 수 있다. 일부 비제한적인 예에서, 증착 물질(731)은 순수한 Ag 또는 실질적으로 순수한 Ag 중 적어도 하나일 수 있다. 일부 비제한적인 예에서, 실질적으로 순수한 Ag는 적어도 약 95%, 99%, 99.9%, 99.99%, 99.999%, 또는 99.9995% 중 적어도 하나의 순도를 가질 수 있다. 일부 비제한적인 예에서, 증착 물질(731)은 순수한 Mg 또는 실질적으로 순수한 Mg 중 적어도 하나일 수 있다. 일부 비제한적인 예에서, 실질적으로 순수한 Mg는 적어도 약 95%, 99%, 99.9%, 99.99%, 99.999%, 또는 99.9995% 중 적어도 하나의 순도를 가질 수 있다.
일부 비제한적인 예에서, 증착 물질(731)은 합금을 포함할 수 있다. 일부 비제한적인 예에서, 합금은 Ag 함유 합금, Mg 함유 합금, 또는 AgMg 함유 합금 중 적어도 하나일 수 있다. 일부 비제한적인 예에서, AgMg 함유 합금은 부피 기준으로 약 1:10(Ag:Mg) 내지 약 10:1의 범위일 수 있는 합금 조성을 가질 수 있다.
일부 비제한적인 예에서, 증착 물질(731)은 Ag 대신에 및/또는 Ag와 조합으로 다른 금속을 포함할 수 있다. 일부 비제한적인 예에서, 증착 물질(731)은 Ag와 적어도 하나의 다른 금속과의 합금을 포함할 수 있다. 일부 비제한적인 예에서, 증착 물질(731)은 Ag와 Mg, 또는 Yb 중 적어도 하나와의 합금을 포함할 수 있다. 일부 비제한적인 예에서, 이러한 합금은 약 5 내지 95 부피% Ag 범위의 조성을 갖는 이원 합금일 수 있으며, 나머지는 다른 금속일 수 있다. 일부 비제한적인 예에서, 증착 물질(731)은 Ag 및 Mg를 포함할 수 있다.일부 비제한적인 예에서, 증착 물질(731)은 부피 기준으로 약 1:10 내지 10:1의 조성을 갖는 Ag:Mg 합금을 포함할 수 있다. 일부 비제한적인 예에서, 증착 물질(731)은 Ag 및 Yb를 포함할 수 있다.일부 비제한적인 예에서, 증착 물질(731)은 부피 기준으로 약 1:20 내지 10:1의 조성을 갖는 Yb:Ag 합금을 포함할 수 있다. 일부 비제한적인 예에서, 증착 물질(731)은 Mg 및 Yb를 포함할 수 있다.일부 비제한적인 예에서, 증착 물질(731)은 Mg:Yb 합금을 포함할 수 있다. 일부 비제한적인 예에서, 증착 물질(731)은 Ag, Mg 및 Yb를 포함할 수 있다. 일부 비제한적인 예에서, 증착 층(430)은 Ag:Mg:Yb 합금을 포함할 수 있다.
일부 비제한적인 예에서, 증착 층(430)은 적어도 하나의 추가의 원소를 포함할 수 있다. 일부 비제한적인 예에서, 이러한 추가의 원소는 비-금속 원소일 수 있다. 일부 비제한적인 예에서, 비-금속 원소는 O, S, N, 또는 C 중 적어도 하나일 수 있다. 당업자는, 일부 비제한적인 예에서, 이러한 추가의 원소(들)가 소스 물질, 증착에 사용되는 장비, 및/또는 진공 챔버 환경에서 이러한 추가의 원소(들)의 존재로 인한 오염 물질로서 증착 층(430) 내로 혼입될 수 있다는 사실을 이해하고 있을 것이다. 일부 비제한적인 예에서, 이러한 추가 원소(들)의 농도는 임계 농도 미만으로 제한될 수 있다. 일부 비제한적인 예에서, 이러한 추가의 원소(들)는 증착 층(430)의 다른 원소(들)와 함께 화합물을 형성할 수 있다. 일부 비제한적인 예에서, 증착 물질(731) 중의 비-금속 원소의 농도는 약 1%, 0.1%, 0.01%, 0.001%, 0.0001%, 0.00001%, 0.000001%, 또는 0.0000001% 중 적어도 하나 이하일 수 있다. 일부 비제한적인 예에서, 증착 층(430)은 그 안의 O 및 C의 조합된 양이 약 10%, 5%, 1%, 0.1%, 0.01%, 0.001%, 0.0001%, 0.00001%, 0.000001%, 또는 0.0000001% 중 적어도 하나 이하일 수 있는 조성을 가질 수 있다.
오늘에 이르러, 다소 놀랍게도, 증착 층(430) 내의 특정 비금속 원소의 농도를 감소시키면, 특히 증착 층(430)이 실질적으로 금속(들) 및/또는 금속 합금(들)으로 구성될 수 있는 경우에, 증착 층(430)의 선택적 증착을 촉진할 수 있는 것으로 밝혀졌다. 임의의 특정 이론에 얽매이려는 것은 아니지만, 비제한적인 예로서, O 또는 C와 같은 특정 비-금속 원소는, 증착 층(430)의 증기 플럭스(732) 중에 존재하고/하거나 증착 챔버 및/또는 환경에서 존재하는 경우, 패턴화 코팅(610)의 표면 상에 증착되어 증착 층(430)의 금속 원소(들)에 대한 핵 생성 부위로서 작용할 수 있는 것으로 가정할 수 있다. 핵 생성 부위로서 작용할 수 있는 이러한 비-금속 원소의 농도를 감소시키는 것은 패턴화 코팅(610)의 노출된 층 표면(11) 상에 증착되는 증착 물질(731)의 양을 감소시키는 것을 촉진할 수 있다고 가정할 수 있다.
일부 비제한적인 예에서, 제2 부분(602)의 증착 물질(731) 및 그 아래의 하부 층(130)은 공통 금속을 포함할 수 있다.
일부 비제한적인 예에서, 증착 층(430)은 증착 물질(731)의 복수의 층을 포함할 수 있다. 일부 비제한적인 예에서, 복수의 층 중 제1 층의 증착 물질(731)은 복수의 층 중 제2 층의 증착 물질(731)과 상이할 수 있다. 일부 비제한적인 예에서, 증착 층(430)은 다층 코팅을 포함할 수 있다. 일부 비제한적인 예에서, 이러한 다층 코팅은 Yb/Ag, Yb/Mg, Yb/Mg:Ag, Yb/Yb:Ag, Yb/Ag/Mg, 또는 Yb/Mg/Ag 중 적어도 하나일 수 있다.
일부 비제한적인 예에서, 증착 물질(731)은 약 300 kJ/mol, 200 kJ/mol, 165 kJ/mol, 150 kJ/mol, 100 kJ/mol, 50 kJ/mol, 또는 20 kJ/mol 중 적어도 하나 이하의 결합 해리 에너지를 갖는 금속을 포함할 수 있다.
일부 비제한적인 예에서, 증착 물질(731)은 약 1.4, 약 1.3, 또는 약 1.2 중 적어도 하나 이하의 전기음성도를 갖는 금속을 포함할 수 있다.
일부 비제한적인 예에서, 증착 층(430)의 시트 저항은 일반적으로 디바이스(300)의 다른 성분, 층, 및/또는 부품으로부터 분리되어 측정되거나 결정된 증착 층(430)의 시트 저항에 대응할 수 있다. 일부 비제한적인 예에서, 증착 층(430)은 박막 필름으로서 형성될 수 있다. 따라서, 일부 비제한적인 예에서, 증착 층(430)에 대한 특성 시트 저항은 이러한 박막 필름의 조성, 두께, 및/또는 형태에 기초하여 결정 및/또는 계산될 수 있다. 일부 비제한적인 예에서, 시트 저항은 약 10 Ω/□, 5 Ω/□, 1 Ω/□, 0.5 Ω/□, 0.2 Ω/□, 또는 0.1 Ω/□ 중 적어도 하나 이하일 수 있다.
일부 비제한적인 예에서, 증착 층(430)은 증착 층(430)의 폐쇄 코팅(440)이 실질적으로 결여된 내부의 적어도 하나의 영역에 의해 정의될 수 있는 패턴으로 배치될 수 있다. 일부 비제한적인 예에서, 적어도 하나의 영역은 증착 층(430)을 그의 복수의 개별 단편으로 분리할 수 있다. 일부 비제한적인 예에서, 증착 층(430)의 각각의 개별 단편은 별개의 제2 부분(602)일 수 있다. 일부 비제한적인 예에서, 증착 층(430)의 복수의 개별 단편은 그의 가로 방향 양태에서 서로 물리적으로 이격될 수 있다. 일부 비제한적인 예에서, 증착 층(430)의 이러한 복수의 개별 단편 중 적어도 2개는 전기적으로 결합될 수 있다. 일부 비제한적인 예에서, 증착 층(430)의 이러한 복수의 개별 단편 중 적어도 2개는 하부 층(130)을 제한 없이 포함하는 공통 전도성 층 또는 코팅과 각각 전기적으로 결합되어 그들 사이에서 전류의 흐름을 허용할 수 있다. 일부 비제한적인 예에서, 증착 층(430)의 이러한 복수의 개별 단편 중 적어도 2개는 서로 전기적으로 절연될 수 있다.
패턴화 코팅을 사용한 선택적 증착
도 6은 하부 층(130)의 노출된 층 표면(11)의 제1 부분(601) 상에 패턴화 코팅(610)을 선택적으로 증착하기 위한 챔버(60)에서의 일반적으로는 600으로 도시된 증발 증착 공정의 비제한적인 예를 예시하는 예시적인 개략도이다.
공정(600)에서, 일정량의 패턴화 물질(611)이 진공 하에 가열되어 패턴화 물질(611)이 증발 및/또는 승화된다. 일부 비제한적인 예에서, 패턴화 물질(611)은 전체적으로 및/또는 실질적으로 패턴화 코팅(610)을 형성하는 데 사용되는 물질을 포함할 수 있다. 일부 비제한적인 예에서, 이러한 물질은 유기 물질을 포함할 수 있다.
패턴화 물질(611)의 증발된 플럭스(612)는 예를 들어 화살표(61)로 표시된 방향으로 노출된 층 표면(11)을 향해 챔버(60)를 통해 유동할 수 있다. 증발된 플럭스(612)가 노출된 층 표면(11) 상으로 입사될 때, 패턴화 코팅(610)이 그 위에 형성될 수 있다.
일부 비제한적인 예에서, 공정(600)에 대한 도면에 도시된 바와 같이, 패턴화 코팅(610)은 증발된 플럭스(612)와 노출된 층 표면(11) 사이에 일부 비제한적인 예에서는 미세 금속 마스크(FMM)일 수 있는 섀도우 마스크(615)를 개재시킴으로써 노출된 층 표면(11)의 일부, 도시된 예에서는, 제1 부분(601)에만 선택적으로 증착될 수 있다. 일부 비제한적인 예에서, 이러한 섀도우 마스크(615)는, 일부 비제한적인 예에서는, 수십 미크론 이하 정도의 피처 크기를 갖는 비교적 작은 피처를 형성하는 데 사용될 수 있다.
섀도우 마스크(615)는 증발된 플럭스(612)의 일부가 개구(616)를 통과하고 노출된 층 표면(11) 상에 입사되어 패턴화 코팅(610)을 형성할 수 있도록 그를 통해 연장되는 적어도 하나의 개구(616)를 가질 수 있다. 증발된 플럭스(612)가 개구(616)를 통과하지 않고 섀도우 마스크(615)의 표면(617) 상에 입사되는 경우, 패턴화 코팅(610)을 형성하기 위해 노출된 층 표면(11) 상에 배치되는 것은 배제된다. 일부 비제한적인 예에서, 섀도우 마스크(615)는 개구(616)를 통과하는 증발된 플럭스(612)가 제1 부분(601) 상에는 입사될 수 있지만 제2 부분(602) 상에는 입사되지 않도록 구성될 수 있다. 따라서, 노출된 층 표면(11)의 제2 부분(602)에는 패턴화 코팅(610)이 실질적으로 결여될 수 있다. 일부 비제한적인 예(도시되지 않음)에서, 섀도우 마스크(615) 상에 입사되는 패턴화 물질(611)은 그의 표면(617) 상에 증착될 수 있다.
따라서, 패턴화된 표면은 패턴화 코팅(610)의 증착이 완결되면 생성될 수 있다.
도 7은 제1 부분(601) 상에 선택적으로 증착된 패턴화 코팅(610)이 실질적으로 결여된 하부 층(130)의 노출된 층 표면(11)의 제2 부분(602) 상에 증착 층(430)의 폐쇄 코팅(440)을 선택적으로 증착하기 위해 챔버(60)에서 일반적으로는 700a로 도시된, 도 6의 증발 공정(600)을 제한 없이 포함하는 증발 공정의 결과의 비제한적인 예를 예시하는 예시적인 개략도이다.
일부 비제한적인 예에서, 증착 층(430)은 증착 물질(731)로 구성될 수 있으며, 일부 비제한적인 예에서는, 적어도 하나의 금속을 포함한다. 당업자는, 전형적으로는, 유기 물질의 기화 온도는 증착 물질(731)로 사용될 수 있는 바와 같은 금속의 증발 온도에 비해 낮다는 것을 이해할 수 있을 것이다.
따라서, 일부 비제한적인 예에서, 섀도우 마스크(615)를 사용하여 증착 층(430)을 직접 패턴화하는 것에 비해 패턴화 코팅(610)을 패턴으로 선택적으로 증착하기 위해 이러한 섀도우 마스크(615)를 사용하는 데 제약이 더 적을 수 있다.
패턴화 코팅(610)이 하부 층(130)의 노출된 층 표면(11)의 제1 부분(601) 상에 증착되면, 증착 물질(731)의 폐쇄 코팅(440)은 증착 층(430)으로서의 패턴화 코팅(610)이 실질적으로 결여된 노출된 층 표면(11)의 제2 부분(602) 상에 증착될 수 있다.
공정(700a)에서, 일정량의 증착 물질(731)이 진공 하에 가열되어 증착 물질(731)이 증발, 및/또는 승화될 수 있다. 일부 비제한적인 예에서, 증착 물질(731)은 전체적으로, 및/또는 실질적으로 증착 층(430)을 형성하는 데 사용되는 물질을 포함할 수 있다.
증착 물질(731)의 증발된 플럭스(732)는 예를 들어 화살표(71)로 표시된 방향으로 제1 부분(601) 및 제2 부분(602)의 노출된 층 표면(11)을 향해 챔버(60)의 내측으로 진행할 수 있다. 증발된 플럭스(732)가 노출된 층 표면(11)의 제2 부분(602) 상으로 입사될 때, 증착 물질(731)의 폐쇄 코팅(440)이 그 위에 증착 층(430)으로 형성될 수 있다.
일부 비제한적인 예에서, 증착 물질(731)의 증착은 오픈 마스크, 및/또는 마스크 없는 증착 공정을 사용하여 수행될 수 있다.
당업자는, 섀도우 마스크(615)와는 대조적으로, 오픈 마스크의 피처 크기가 일반적으로는 제조되는 디바이스(400)의 크기에 필적할 수 있다는 것을 이해할 수 있을 것이다.
당업자는, 일부 비제한적인 예에서, 오픈 마스크의 사용이 생략될 수 있다는 것을 이해할 것이다. 일부 비제한적인 예에서, 본원에서 기술되는 오픈 마스크 증착 공정은 대안적으로는 전체 타겟 노출된 층 표면(11)이 노출될 수 있도록 오픈 마스크를 사용하지 않고 수행될 수 있다.
실제로, 도 7에 도시된 바와 같이, 증발된 플럭스(732)는 제1 부분(601)의 전체에 걸친 패턴화 코팅(610)의 노출된 층 표면(11)뿐만 아니라 패턴화 코팅(610)이 실질적으로 결여된 제2 부분(602)의 전체에 걸친 하부 층(130)의 노출된 층 표면(11) 모두에 입사될 수 있다.
제1 부분(601)의 패턴화 코팅(610)의 노출된 층 표면(11)은 제2 부분(602)의 하부 층(130)의 노출된 층 표면(11)에 비해 증착 물질(731)의 증착에 대해 상대적으로 낮은 초기 고착 확률을 나타낼 수 있기 때문에, 증착 층(430)은 실질적으로는 단지 패턴화 코팅(610)이 실질적으로 결여된 제2 부분(602)의 하부 층(130)의 노출된 층 표면(11) 상에만 선택적으로 증착될 수 있다. 이와는 대조적으로, 제1 부분(601)의 전체에 걸친 패턴화 코팅(610)의 노출된 층 표면(11) 상으로 입사되는 증발된 플럭스(732)는 (733으로 도시된 바와 같이) 증착되지 않는 경향이 있을 수 있으며, 제1 부분(601)의 전체에 걸친 패턴화 코팅(610)의 노출된 층 표면(11)에는 증착 층(430)의 폐쇄 코팅(440)이 실질적으로 결여될 수 있다.
일부 비제한적인 예에서, 제2 부분(602)의 하부 층(130)의 노출된 층 표면(11) 상에서의 증발된 플럭스(732)의 초기 증착 속도는 제1 부분(601)의 패턴화 코팅(610)의 노출된 층 표면(11) 상에서의 증발된 플럭스(732)의 초기 증착 속도의 약 200배, 약 550배, 약 900배, 약 1000배, 약 1500배, 약 1900배, 또는 약 2000배 중 적어도 하나를 초과할 수 있다.
따라서, 섀도우 마스크(615) 및 오픈 마스크를 사용하는 도 6의 패턴화 코팅(610)의 선택적 증착, 및/또는 증착 물질(731)의 마스크 없는 증착의 조합은 도 4에 도시된 디바이스(400)의 버전(700)을 생성할 수 있다.
제1 부분(601) 전체에 걸쳐 패턴화 코팅(610)의 선택적 증착 후에, 증착 물질(731)의 폐쇄 코팅(440)은, 일부 비제한적인 예에서, 오픈 마스크 및/또는 마스크 없는 증착 공정을 사용하여 디바이스(700) 위에 증착 층(430)으로서 증착될 수 있지만, 단지 패턴화 코팅(610)이 실질적으로 결여된 제2 부분(602) 내에서만 실질적으로 잔류할 수 있다.
패턴화 코팅(610)은, 제1 부분(601) 내에서, 증착 물질(731)의 증착에 대해 상대적으로 낮은 초기 고착 확률(S 0 )을 갖는 노출된 층 표면(11)을 제공할 수 있으며, 이는 증착 물질(731)의 증착에 대해 제2 부분(602) 내에서 디바이스(700)의 하부 물질의 노출된 층 표면(11)의 초기 고착 확률 보다 실질적으로 그 이하이다.
따라서, 제1 부분(601)에는 증착 물질(731)의 폐쇄 코팅(440)이 실질적으로 결여될 수 있다.
본 개시내용은 섀도우 마스크(615)를 포함하는 증발 증착 공정에 의한 패턴화 코팅(610)의 패턴화된 증착을 고려하지만, 당업자는, 일부 비제한적인 예에서, 이것이 미세 접촉 인쇄 공정을 제한 없이 포함하는 임의의 적합한 증착 공정에 의해 달성될 수 있다는 것을 이해할 것이다.
본 개시내용은 패턴화 코팅(610)이 핵 생성 억제 코팅(NIC: nucleation inhibiting coating)인 것을 고려하지만, 당업자는, 일부 비제한적인 예에서, 패턴화 코팅(610)이 NPC(920)일 수 있다는 것을 이해할 것이다. 이러한 예에서, NPC(920)가 증착된 부분(예를 들어, 제한되는 것은 아니지만, 제1 부분(601))은, 일부 비제한적인 예에서, 증착 물질(731)의 폐쇄 코팅(440)을 가질 수 있는 반면, 다른 부분(예를 들어, 제한되는 것은 아니지만, 제2 부분(602))은 증착 물질(731)의 폐쇄 코팅(440)이 실질적으로 결여될 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610), 및 이후에 증착된 증착 층(430)의 평균 층 두께는 소정의 용도 및 소정의 성능 특성을 제한 없이 포함하는 다양한 파라미터에 따라 달라질 수 있다. 일부 비제한적인 예에서, 패턴화 코팅(610)의 평균 층 두께는 이후에 증착되는 증착 층(430)의 평균 층 두께에 필적하고/하거나 실질적으로 그 이하일 수 있다. 증착 층(430)의 선택적 패턴화를 달성하기 위해 비교적 얇은 패턴화 코팅(610)을 사용하는 것은 가요성 디바이스(400)를 제공하는 데 적합할 수 있다. 일부 비제한적인 예에서, 비교적 얇은 패턴화 코팅(610)은 배리어 코팅 또는 다른 박막 캡슐화(TFE: thin film encapsulation) 층(1450)이 증착될 수 있는 비교적 평평한 표면을 제공할 수 있다. 일부 비제한적인 예에서, 이러한 배리어 코팅(1450)의 적용을 위해 이러한 비교적 평평한 표면을 제공하면 그러한 표면에 대한 그의 접착력이 증가할 수 있다.
에지 효과(Edge Effect)
패턴화 코팅 전이 영역
도 8a를 참조하면, 제1 부분(601)의 패턴화 코팅(610)과 제2 부분(602)의 증착 층(430) 사이의 계면을 확대된 형태로 나타낼 수 있는 도 4의 디바이스(400)의 버전(800a)을 나타낼 수 있다. 도 8b는 디바이스(800a)를 평면으로 나타낼 수 있다.
도 8b에서 더 잘 알 수 있는 바와 같이, 일부 비제한적인 예에서, 제1 부분(601)의 패턴화 코팅(610)은 제2 부분(602)의 증착 층(430)에 의해 모든 면에서 둘러싸일 수 있으며, 따라서 제1 부분(601)은 각각의 가로축을 따라 가로 방향 양태에서 패턴화 코팅(610)의 추가의 범위 또는 에지(815)에 의해 정의되는 경계를 가질 수 있다. 일부 비제한적인 예에서, 가로 방향 양태의 패턴화 코팅 에지(815)는 이러한 양태에서 제1 부분(601)의 둘레에 의해 정의될 수 있다.
일부 비제한적인 예에서, 제1 부분(601)은 가로 방향 양태에서 적어도 하나의 패턴화 코팅 전이 영역(transition region)(601t)을 포함할 수 있으며, 여기서 패턴화 코팅(610)의 두께는 최대 두께에서 감소된 두께로 전이될 수 있다. 이러한 전이를 나타내지 않는 제1 부분(601)의 범위는 제1 부분(601)의 패턴화 코팅 비-전이 파트(601n)로 식별된다. 일부 비제한적인 예에서, 패턴화 코팅(610)은 제1 부분(601)의 패턴화 코팅 비-전이 파트(601n)에서 실질적 폐쇄 코팅(440)을 형성할 수 있다.
일부 비제한적인 예에서, 패턴화 코팅 전이 영역(601t)은, 가로 방향 양태에서, 제1 부분(601)의 패턴화 코팅 비-전이 파트(601n)와 패턴화 코팅 에지(815) 사이에서 연장될 수 있다.
일부 비제한적인 예에서, 평면 상에서, 패턴화 코팅 전이 영역(601t)은 제1 부분(601)의 패턴화 코팅 비-전이 파트(601n)를 둘러싸고/싸거나, 그의 둘레를 따라 연장될 수 있다.
일부 비제한적인 예에서, 적어도 하나의 가로축을 따라, 패턴화 코팅 비-전이 파트(601n)는 제1 부분(601)의 전체를 차지할 수 있으며, 따라서 그와 제2 부분(602) 사이에 패턴화 코팅 전이 영역(601t)이 없다.
도 8a에 도시된 바와 같이, 일부 비제한적인 예에서, 패턴화 코팅(610)은 제1 부분(601)의 패턴화 코팅 비-전이 파트(601n)에서 평균 필름 두께(d 2 )를 가질 수 있으며, 이는 약 1 내지 100 nm, 2 내지 50 nm, 3 내지 30 nm, 4 내지 20 nm, 5 내지 15 nm, 5 내지 10 nm, 또는 1 내지 10 nm 중 적어도 하나의 범위일 수 있다. 일부 비제한적인 예에서, 제1 부분(601)의 패턴화 코팅 비-전이 파트(601n)에서 패턴화 코팅(610)의 평균 필름 두께(d 2 )는 전체 범위에 걸쳐 실질적으로 동일하거나 일정할 수 있다. 일부 비제한적인 예에서, 패턴화 코팅(610)의 평균 층 두께(d 2 )는 패턴화 코팅 비-전이 파트(601n) 내에서, 패턴화 코팅(610)의 평균 필름 두께(d 2 )의 약 95%, 또는 약 90% 중 적어도 하나 이내로 유지될 수 있다.
일부 비제한적인 예에서, 평균 필름 두께(d 2 )는 약 1 내지 100 nm일 수 있다. 일부 비제한적인 예에서, 평균 필름 두께(d 2 )는 약 80 nm, 60 nm, 50 nm, 40 nm, 30 nm, 20 nm, 15 nm, 또는 10 nm 중 적어도 하나 이하일 수 있다. 일부 비제한적인 예에서, 패턴화 코팅(610)의 평균 필름 두께(d 2 )는 약 3 nm, 5 nm, 또는 8 nm 중 적어도 하나를 초과할 수 있다.
일부 비제한적인 예에서, 제1 부분(601)의 패턴화 코팅 비-전이 파트(601n)에서 패턴화 코팅(610)의 평균 필름 두께(d 2 )는 약 10 nm 이하일 수 있다. 임의의 특정 이론에 얽매이려는 것은 아니지만, 다소 놀랍게도, 0을 초과하고 약 10 nm 이하인 패턴화 코팅(610)의 평균 필름 두께(d 2 )는, 적어도 일부 비제한적인 예에서는, 비제한적인 예로서, 제1 부분(601)의 패턴화 코팅 비-전이 파트(601n)에서 10 nm을 초과하는 평균 필름 두께(d 2 )를 갖는 패턴화 코팅(610)에 비해 증착 층(430)의 향상된 패턴화 콘트라스트를 달성하기 위한 특정 이점을 제공하는 것으로 밝혀졌다.
일부 비제한적인 예에서, 패턴화 코팅(610)은 패턴화 코팅 전이 영역(601t) 내에서 최대값에서 최소값으로 감소하는 패턴화 코팅 두께를 가질 수 있다. 일부 비제한적인 예에서, 최대값은 제1 부분(601)의 패턴화 코팅 전이 영역(601t)과 패턴화 코팅 비-전이 파트(601n) 사이의 경계일 수 있고/있거나 그 경계에 근접할 수 있다. 일부 비제한적인 예에서, 최소값은 패턴화 코팅 에지(815)일 수 있고/있거나 그에 근접할 수 있다. 일부 비제한적인 예에서, 최대값은 제1 부분(601)의 패턴화 코팅 비-전이 파트(601n)의 평균 필름 두께(d 2 )일 수 있다. 일부 비제한적인 예에서, 최대값은 제1 부분(601)의 패턴화 코팅 비-전이 파트(601n)의 평균 필름 두께(d 2 )의 약 95% 또는 90% 중 적어도 하나 이하일 수 있다. 일부 비제한적인 예에서, 최소값은 약 0 내지 0.1 nm의 범위일 수 있다.
일부 비제한적인 예에서, 패턴화 코팅 전이 영역(601t)에서 패턴화 코팅 두께의 프로파일은 경사질 수 있고/있거나 구배를 따를 수 있다. 일부 비제한적인 예에서, 이러한 프로파일은 테이퍼(taper)질 수 있다. 일부 비제한적인 예에서, 테이퍼는 선형, 비선형, 포물선형, 및/또는 지수 감쇠(exponential decaying)형 프로파일을 따를 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610)은 패턴화 코팅 전이 영역(601t)에서 하부 층(130)을 완전히 덮을 수 있다. 일부 비제한적인 예에서, 하부 층(130)의 적어도 일부는 패턴화 코팅 전이 영역(601t)에서 패턴화 코팅(610)에 의해 덮이지 않은 채로 남을 수 있다. 일부 비제한적인 예에서, 패턴화 코팅(610)은 패턴화 코팅 전이 영역(601t)의 적어도 일부, 및/또는 패턴화 코팅 비-전이 파트(601n)의 적어도 일부에서 실질적 폐쇄 코팅(440)을 포함할 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610)은 패턴화 코팅 전이 영역(601t)의 적어도 일부에서 불연속 층(340)을 포함할 수 있다.
일부 비제한적인 예에서, 제1 부분(601)의 패턴화 코팅(610)의 적어도 일부는 증착 층(430)의 폐쇄 코팅(440)이 실질적으로 결여될 수 있다. 일부 비제한적인 예에서, 제1 부분(601)의 노출된 층 표면(11)의 적어도 일부는 증착 층(430) 또는 증착 물질(731)이 실질적으로 결여될 수 있다.
일부 비제한적인 예에서, X-축을 제한 없이 포함하는 적어도 하나의 가로축을 따라, 패턴화 코팅 비-전이 파트(601n)는 w 1 의 폭을 가질 수 있으며, 패턴화 코팅 전이 영역(601t)은 w 2 의 폭을 가질 수 있다. 일부 비제한적인 예에서, 패턴화 코팅 비-전이 파트(601n)는, 일부 비제한적인 예에서, 평균 필름 두께(d 2 )에 폭(w 1 )을 곱함으로써 근사화될 수 있는 단면적을 가질 수 있다. 일부 비제한적인 예에서, 패턴화 코팅 전이 영역(601t)은, 일부 비제한적인 예에서, 패턴화 코팅 전이 영역(601t)을 가로지르는 평균 필름 두께에 폭(w 1 )을 곱함으로써 근사화될 수 있는 단면적을 가질 수 있다.
일부 비제한적인 예에서, w 1 은 w 2 를 초과할 수 있다. 일부 비제한적인 예에서, w 1 /w 2 의 비율은 적어도 약 5, 10, 20, 50, 100, 500, 1,000, 1,500, 5,000, 10,000, 50,000, 또는 100,000 중 적어도 하나일 수 있다.
일부 비제한적인 예에서, w 1 및 w 2 중 적어도 하나는 하부 층(130)의 평균 필름 두께(d 1 )를 초과할 수 있다.
일부 비제한적인 예에서, w 1 및 w 2 중 적어도 하나는 d 2 를 초과할 수 있다. 일부 비제한적인 예에서, w 1 및 w 2 는 모두 d 2 를 초과할 수 있다. 일부 비제한적인 예에서, w 1 및 w 2 는 모두 d 1 을 초과할 수 있으며, d 1 은 d 2 를 초과할 수 있다.
증착 층 전이 영역
도 8b에서 더 잘 알 수 있는 바와 같이, 일부 비제한적인 예에서, 제1 부분(601)의 패턴화 코팅(610)은 제2 부분(602)의 증착 층(430)에 의해 둘러싸일 수 있으며, 따라서 제2 부분(602)은 각각의 가로축을 따라 가로 방향 양태에서 증착 층(430)의 추가의 범위 또는 에지(835)에 의해 정의되는 경계를 갖는다. 일부 비제한적인 예에서, 가로 방향 양태의 증착 층 에지(835)는 이러한 양태에서 제2 부분(602)의 둘레에 의해 정의될 수 있다.
일부 비제한적인 예에서, 제2 부분(602)은 가로 방향 양태에서 적어도 하나의 증착 층 전이 영역(602t)을 포함할 수 있으며, 여기서 증착 층(430)의 두께는 최대 두께에서 감소된 두께로 전이될 수 있다. 이러한 전이를 나타내지 않는 제2 부분(602)의 범위는 제2 부분(602)의 증착 층 비-전이 파트(602n)로 식별된다. 일부 비제한적인 예에서, 증착 층(430)은 제2 부분(602)의 증착 층 비-전이 파트(602n)에서 실질적 폐쇄 코팅(440)을 형성할 수 있다.
일부 비제한적인 예에서, 평면 상에서, 증착 층 전이 영역(602t)은, 가로 방향 양태에서, 제2 부분(602)의 증착 층 비-전이 파트(602n)와 증착 층 에지(835) 사이에서 연장할 수 있다.
일부 비제한적인 예에서, 평면 상에서, 증착 층 전이 영역(602t)은 제2 부분(602)의 증착 층 비-전이 파트(602n)를 둘러싸고/싸거나, 그의 둘레를 따라 연장할 수 있다.
일부 비제한적인 예에서, 적어도 하나의 가로축을 따라, 제2 부분(602)의 증착 층 비-전이 파트(602n)는 제2 부분(602)의 전체를 차지할 수 있으며, 따라서 그와 제1 부분(601) 사이에 증착 층 전이 영역(602t)이 없다.
도 8a에 도시된 바와 같이, 일부 비제한적인 예에서, 증착 층(430)은 제2 부분(602)의 증착 층 비-전이 파트(602n)에서 평균 필름 두께(d 3 )를 가질 수 있으며, 이는 약 1 내지 500 nm, 5 내지 200 nm, 5 내지 40 nm, 10 내지 30 nm, 또는 10 내지 100 nm 중 적어도 하나의 범위일 수 있다. 일부 비제한적인 예에서, d 3 는 약 10 nm, 50 nm, 또는 100 nm 중 적어도 하나를 초과할 수 있다. 일부 비제한적인 예에서, 제2 부분(602)의 증착 층 비-전이 파트(602t)에서 증착 층(430)의 평균 필름 두께(d 3 )는 전체 범위에 걸쳐 실질적으로 동일하거나 일정할 수 있다.
일부 비제한적인 예에서, d 3 은 하부 층(130)의 평균 필름 두께(d1)를 초과할 수 있다.
일부 비제한적인 예에서, 비율 d 3 /d 1 은 적어도 약 1.5, 2, 5, 10, 20, 50, 또는 100 중 적어도 하나일 수 있다. 일부 비제한적인 예에서, 비율 d 3 /d 1 은 약: 0.1 내지 10, 또는 0.2 내지 40 중 적어도 하나의 범위일 수 있다.
일부 비제한적인 예에서, d 3 은 패턴화 코팅(610)의 평균 필름 두께(d2)를 초과할 수 있다.
일부 비제한적인 예에서, 비율 d 3 /d 2 는 적어도 약 1.5, 2, 5, 10, 20, 50, 또는 100 중 적어도 하나일 수 있다. 일부 비제한적인 예에서, 비율 d 3 /d 2 은 약: 0.2 내지 10, 또는 0.5 내지 40 중 적어도 하나의 범위일 수 있다.
일부 비제한적인 예에서, d 3 은 d 2 를 초과할 수 있으며, d 2 는 d 1 을 초과할 수 있다. 일부 다른 비제한적인 예에서, d 3 은 d 1 을 초과할 수 있으며, d 1 은 d 2 를 초과할 수 있다.
일부 비제한적인 예에서, 비율 d 2 /d 1 은 약 0.2 내지 3, 또는 0.1 내지 5 중 적어도 하나일 수 있다.
일부 비제한적인 예에서, X-축을 제한 없이 포함하는 적어도 하나의 가로축을 따라, 제2 부분(602)의 증착 층 비-전이 파트(602n)는 w 3 의 폭을 가질 수 있다. 일부 비제한적인 예에서, 제2 부분(602)의 증착 층 비-전이 파트(602n)는, 일부 비제한적인 예에서, 평균 필름 두께(d 3 )에 폭(w 3 )을 곱함으로써 근사화될 수 있는 단면적(a 3 )을 가질 수 있다.
일부 비제한적인 예에서, w 3 은 패턴화 코팅 비-전이 파트(601n)의 폭(w 1 )을 초과할 수 있다. 일부 비제한적인 예에서, w 1 은 w 3 을 초과할 수 있다.
일부 비제한적인 예에서, 비율 w 1 /w 3 은 약 0.1 내지 10, 0.2 내지 5, 0.3 내지 3, 또는 0.4 내지 2 중 적어도 하나의 범위일 수 있다. 일부 비제한적인 예에서, 비율 w 3 /w 1 은 적어도 약 1, 2, 3, 또는 4 중 적어도 하나일 수 있다.
일부 비제한적인 예에서, w 3 은 증착 층(430)의 평균 필름 두께(d 3 )를 초과할 수 있다.
일부 비제한적인 예에서, 비율 w 3 /d 3 은 적어도 약 10, 50, 100, 또는 500 중 적어도 하나일 수 있다. 일부 비제한적인 예에서, 비율 w 3 /d 3 은 약 100,000 이하일 수 있다.
일부 비제한적인 예에서, 증착 층(430)은 증착 층 전이 영역(602t) 내에서 최대값에서 최소값으로 감소하는 두께를 가질 수 있다. 일부 비제한적인 예에서, 최대값은 제2 부분(602)의 증착 층 전이 영역(602t)과 증착 층 비-전이 파트(602n) 사이의 경계일 수 있고/있거나 그 경계에 근접할 수 있다. 일부 비제한적인 예에서, 최소값은 증착 층 에지(835)일 수 있고/있거나 그에 근접할 수 있다. 일부 비제한적인 예에서, 최대값은 제2 부분(602)의 증착 층 비-전이 파트(602n)의 평균 필름 두께(d 3 )일 수 있다. 일부 비제한적인 예에서, 최소값은 약 0 내지 0.1 nm의 범위일 수 있다. 일부 비제한적인 예에서, 최소값은 제2 부분(602)의 증착 층 비-전이 파트(602n)의 평균 필름 두께(d 3 )일 수 있다.
일부 비제한적인 예에서, 증착 층 전이 영역(602t)에서 두께의 프로파일은 경사질 수 있고/있거나 구배를 따를 수 있다. 일부 비제한적인 예에서, 이러한 프로파일은 테이퍼질 수 있다. 일부 비제한적인 예에서, 테이퍼는 선형, 비선형, 포물선형, 및/또는 지수 감쇠형 프로파일을 따를 수 있다.
일부 비제한적인 예에서, 디바이스(400)의 도 8e의 예시 버전(800e)에서 비제한적인 예로서 도시된 바와 같이, 증착 층(430)은 증착 층 전이 영역(602t)에서 하부 층(130)을 완전히 덮을 수 있다. 일부 비제한적인 예에서, 증착 층(430)은 증착 층 전이 영역(602t)의 적어도 일부에서 실질적 폐쇄 코팅(440)을 포함할 수 있다. 일부 비제한적인 예에서, 하부 층(130)의 적어도 일부는 증착 층 전이 영역(602t)에서 증착 층(430)으로 덮이지 않을 수 있다.
일부 비제한적인 예에서, 증착 층(430)은 증착 층 전이 영역(602t)의 적어도 일부에서 불연속 층(340)을 포함할 수 있다.
당업자는, 명시적으로 예시되지는 않았지만, 패턴화 물질(611)이 또한 증착 층(430)과 하부 층(130) 사이의 계면에 어느 정도 존재할 수 있다는 것을 이해할 것이다. 이러한 물질은 증착된 패턴이 마스크의 패턴과 동일하지 않고, 일부 비제한적인 예에서는, 일부 증발된 패턴화 물질(611)이 타겟 노출 층 표면(11)의 마스킹된 부분 상에 증착되는 결과를 초래할 수 있는 섀도잉 효과의 결과로 증착될 수 있다. 비제한적인 예로서, 이러한 물질은 입자 구조물(341)로서, 및/또는 실질적으로 패턴화 코팅(610)의 평균 두께 이하일 수 있는 두께를 갖는 박막 필름으로서 형성될 수 있다.
중첩
일부 비제한적인 예에서, 증착 층 에지(835)는 가로 방향 양태에서 제1 부분(601)과 제2 부분(602) 사이에 중첩이 없도록 제1 부분(601)의 패턴화 코팅 전이 영역(601t)과 가로 방향 양태에서 이격될 수 있다.
일부 비제한적인 예에서, 제1 부분(601)의 적어도 일부와 제2 부분(602)의 적어도 일부는 가로 방향 양태에서 중첩될 수 있다. 이러한 중첩은 제2 부분(602)의 적어도 일부가 제1 부분(601)의 적어도 일부와 중첩되는 도 8a에 비제한적인 예로서 도시될 수 있는 것과 같은 중첩 부분(803)에 의해 식별될 수 있다.
일부 비제한적인 예에서, 도 8f에 비제한적인 예로서 도시된 바와 같이, 증착 층 전이 영역(602t)의 적어도 일부는 패턴화 코팅 전이 영역(601t)의 적어도 일부 위에 배치될 수 있다. 일부 비제한적인 예에서, 패턴화 코팅 전이 영역(601t)의 적어도 일부는 증착 층(430), 및/또는 증착 물질(731)이 실질적으로 결여될 수 있다. 일부 비제한적인 예에서, 증착 물질(731)은 패턴화 코팅 전이 영역(601t)의 적어도 일부의 노출된 층 표면(11) 상에 불연속 층(340)을 형성할 수 있다.
일부 비제한적인 예에서, 도 8g에 비제한적인 예로서 도시된 바와 같이, 증착 층 전이 영역(602t)의 적어도 일부는 제1 부분(601)의 패턴화 코팅 비-전이 파트(601n)의 적어도 일부 위에 배치될 수 있다.
도시되지는 않았지만, 일부 비제한적인 예에서, 당업자는 중첩 부분(803)은 제1 부분(601)의 적어도 일부가 제2 부분(602)의 적어도 일부와 중첩되는 시나리오를 반영할 수 있음을 이해할 것이다.
따라서, 일부 비제한적인 예에서, 패턴화 코팅 전이 영역(601t)의 적어도 일부는 증착 층 전이 영역(602t)의 적어도 일부 위에 배치될 수 있다. 일부 비제한적인 예에서, 증착 층 전이 영역(602t)의 적어도 일부는 패턴화 코팅(610), 및/또는 패턴화 물질(611)이 실질적으로 결여될 수 있다. 일부 비제한적인 예에서, 패턴화 물질(611)은 증착 층 전이 영역(602t)의 적어도 일부의 노출된 층 표면 상에 불연속 층(340)을 형성할 수 있다.
일부 비제한적인 예에서, 패턴화 코팅 전이 영역(601t)의 적어도 일부는 제2 부분(602)의 증착 층 비-전이 파트(602n)의 적어도 일부 위에 배치될 수 있다.
일부 비제한적인 예에서, 패턴화 코팅 에지(815)는, 가로 방향 양태에서, 제2 부분(602)의 증착 층 비-전이 파트(602n)와 이격될 수 있다.
일부 비제한적인 예에서, 증착 층(430)은 증착 층 비-전이 파트(602n) 및 제2 부분(602)의 증착 층 전이 영역(602t) 모두에 걸쳐 단일 모놀리식 코팅으로서 형성될 수 있다.
패턴화 코팅 및 증착 층의 에지 효과
도 9a 내지 도 9i는 증착 층(430)과의 증착 계면에서의 패턴화 코팅(410)의 다양한 잠재적 거동을 설명한다.
도 9a를 참조하면, 패턴화 코팅 증착 경계에서 디바이스(400)의 예시적인 버전(900)의 일부의 제1 예시가 도시될 수 있다. 디바이스(900)는 노출된 층 표면(11)을 갖는 기판(10)을 포함할 수 있다. 패턴화 코팅(610)은 노출된 층 표면(11)의 제1 부분(601) 위에 증착될 수 있다. 증착 층(430)은 노출된 층 표면(11)의 제2 부분(602) 위에 증착될 수 있다. 도시된 바와 같이, 비제한적인 예로서, 제1 부분(601) 및 제2 부분(602)은 노출된 층 표면(11)의 별개의 비중첩 부분일 수 있다.
증착 층(430)은 제1 파트(4301) 및 나머지 파트(4302)를 포함할 수 있다. 도시된 바와 같이, 비제한적인 예로서, 증착 층(430)의 제1 파트(4301)는 제2 부분(602)을 실질적으로 덮을 수 있으며, 증착 층(430)의 제2 파트(4302)는 패턴화 코팅(610)의 제1 파트 위로 부분적으로 돌출될 수 있고/있거나 그와 중첩될 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610)은 그의 노출된 층 표면(11)이 증착 물질(731)의 증착에 대해 상대적으로 낮은 초기 고착 확률을 나타내도록 형성될 수 있기 때문에, 증착 층(430)의 돌출 및/또는 중첩하는 제2 파트(4302)와 패턴화 코팅(610)의 노출된 층 표면(11) 사이에 형성된 갭(929)이 있을 수 있다. 그 결과, 제2 파트(4302)는 패턴화 코팅(610)과 물리적으로 접촉하지 않고 단면 양태에서 갭(929)에 의해 그로부터 이격될 수 있다. 일부 비제한적인 예에서, 증착 층(430)의 제1 파트(4301)는 제1 부분(601)과 제2 부분(602) 사이의 계면, 및/또는 경계에서 패턴화 코팅(610)과 물리적으로 접촉할 수 있다.
일부 비제한적인 예에서, 증착 층(430)의 돌출 및/또는 중첩하는 제2 파트(4302)는 증착 층(430)의 제1 파트(4301)의 평균 층 두께(d a )에 필적하는 정도만큼 패턴화 코팅(610) 위에서 가로 방향으로 연장될 수 있다. 비제한적인 예로서, 도시된 바와 같이, 제2 파트(4302)의 폭(w b )은 제1 파트(4301)의 평균 층 두께(d a )에 필적할 수 있다. 일부 비제한적인 예에서, 제1 파트(4301)의 평균 층 두께(d a )에 대한 제2 파트(4302)의 폭(w b )의 비는 약 1:1 내지 1:3, 1:1 내지 1:1.5, 또는 1:1 내지 1:2의 적어도 하나의 범위일 수 있다. 평균 층 두께(d a )는 일부 비제한적인 예에서는 제1 파트(4301) 전체에 걸쳐 비교적 균일할 수 있는 반면, 일부 비제한적인 예에서, 제2 파트(4302)가 돌출 및/또는 패턴화 코팅(610)과 중첩할 수 있는 정도(즉, w b )는 노출된 층 표면(11)의 상이한 부분에 걸쳐 어느 정도 범위까지 변할 수 있다.
이제 도 9b를 참조하면, 증착 층(430)은 제2 파트(4302)와 패턴화 코팅(610) 사이에 배치된 제3 파트(4303)를 포함하는 것으로 도시될 수 있다. 도시된 바와 같이, 증착 층(430)의 제2 파트(4302)는 증착 층(430)의 제3 파트(4303)로부터 가로 방향 위로 연장될 수 있고 그로부터 세로 방향으로 이격되며, 제3 파트(4303)는 패턴화 코팅(610)의 노출된 층 표면(11)과 물리적으로 접촉할 수 있다. 증착 층(430)의 제3 파트(4303)의 평균 층 두께(d c )는 그의 제1 파트(4301)의 평균 층 두께(d a ) 미만일 수 있으며, 일부 비제한적인 예에서는, 실질적으로 그 이하일 수 있다. 일부 비제한적인 예에서, 제3 파트(4303)의 폭(w c )은 제2 파트(4302)의 폭(w b )을 초과할 수 있다. 일부 비제한적인 예에서, 제3 파트(4302)는 제2 파트(4302)보다 더 큰 정도로 가로 방향으로 연장되어 패턴화 코팅(610)과 중첩될 수 있다. 일부 비제한적인 예에서, 제1 파트(4301)의 평균 층 두께(d a )에 대한 제3 파트(4303)의 폭(w c )의 비는 약 1:2 내지 3:1, 또는 1:1.2 내지 2.5:1 중 적어도 하나의 범위일 수 있다. 평균 층 두께(d a )는 일부 비제한적인 예에서는 제1 파트(4301) 전체에 걸쳐 비교적 균일할 수 있는 반면, 일부 비제한적인 예에서, 제3 파트(4303)가 돌출 및/또는 패턴화 코팅(610)과 중첩할 수 있는 정도(즉, w c )는 노출된 층 표면(11)의 상이한 부분에 걸쳐 어느 정도 범위까지 변할 수 있다.
일부 비제한적인 예에서, 제3 파트(4303)의 평균 층 두께(d c )는 제1 파트(4301)의 평균 층 두께(d a )의 약 5%를 초과하지 않을 수 있다. 비제한적인 예로서, d c 는 d a 의 약 4%, 3%, 2%, 1%, 또는 0.5% 중 적어도 하나 이하일 수 있다. 제3 파트(4303)가, 도시된 바와 같이, 박막 필름으로 형성되는 대신에 및/또는 이에 더하여, 증착 층(430)의 물질이 패턴화 코팅(610)의 일부분 상에 입자 구조(341)로 형성될 수 있다. 비제한적인 예로서, 이러한 입자 구조(341)는 그들이 연속 층을 형성하지 않도록 서로 물리적으로 분리된 피처를 포함할 수 있다.
이제 도 9c를 참조하면, NPC(920)는 기판(10)과 증착 층(430) 사이에 배치될 수 있다. NPC(920)는 증착 층(430)의 제1 파트(4301)와 기판(10)의 제2 부분(602) 사이에 배치될 수 있다. NPC(920)는 패턴화 코팅(610)이 증착된 제1 부분(601)이 아니라 제2 부분(602) 상에 배치된 것으로 도시되어 있다. NPC(920)는 NPC(920)와 증착 층(430) 사이의 계면 및/또는 경계에서 NPC(920)의 표면이 증착 물질(731)의 증착에 대해 상대적으로 높은 초기 고착 확률을 나타낼 수 있도록 형성될 수 있다. 이와 같이, NPC(920)의 존재는 증착 동안 증착 층(430)의 형성, 및/또는 성장을 촉진할 수 있다.
이제 도 9d를 참조하면, NPC(920)는 기판(10)의 제1 부분(601) 및 제2 부분(602) 모두 상에 배치될 수 있으며, 패턴화 코팅(610)은 제1 부분(601) 상에 배치된 NPC(920)의 일부를 덮을 수 있다. NPC(920)의 다른 부분에는 패턴화 코팅(610)이 실질적으로 결여될 수 있으며, 증착 층(430)은 NPC(920)의 그러한 부분을 덮는다.
이제 도 9e를 참조하면, 증착 층(430)은 기판(10)의 제3 부분(903)에서 패턴화 코팅(610)의 일부와 부분적으로 중첩되는 것으로 도시될 수 있다. 일부 비제한적인 예에서, 제1 파트(4301) 및 제2 파트(4302)에 더하여, 증착 층(430)은 제4 파트(4304)를 추가로 포함할 수 있다. 도시된 바와 같이, 증착 층(430)의 제4 파트(4304)는 증착 층(430)의 제1 파트(4301)와 제2 파트(4302) 사이에 배치될 수 있으며, 제4 파트(4304)는 패턴화 코팅(610)의 노출된 층 표면(11)과 물리적으로 접촉할 수 있다. 일부 비제한적인 예에서, 제3 부분(903)의 중첩은 오픈 마스크, 및/또는 마스크 없는 증착 공정 동안 증착 층(430)의 가로 방향 성장의 결과로서 형성될 수 있다. 일부 비제한적인 예에서, 패턴화 코팅(610)의 노출된 층 표면(11)은 증착 물질(731)의 증착에 대해 비교적 낮은 초기 고착 확률을 나타낼 수 있으며, 따라서 노출된 층 표면(11) 상에서 핵을 생성할 물질의 확률은 낮고, 증착 층(430)의 두께가 성장함에 따라 증착 층(430)은 또한 가로 방향으로 성장할 수 있으며 도시된 바와 같이 패턴화 코팅(610)의 서브세트를 덮을 수 있다.
이제 도 9f를 참조하면, 기판(10)의 제1 부분(601)은 패턴화 코팅(610)으로 코팅될 수 있으며, 그에 인접한 제2 부분(602)은 증착 층(430)으로 코팅될 수 있다. 일부 비제한적인 예에서, 증착 층(430)의 오픈 마스크 및/또는 마스크 없는 증착을 수행하면 증착 층(430)과 패턴화 코팅(610) 사이의 계면에서, 및/또는 계면 근처에서 테이퍼진 단면 프로파일을 나타내는 증착 층(430)을 생성할 수 있는 것으로 관찰되었다.
일부 비제한적인 예에서, 계면에서, 및/또는 계면 근처에서 증착 층(430)의 평균 층 두께는 증착 층(430)의 평균 필름 두께(d 3 ) 이하일 수 있다. 이러한 테이퍼진 프로파일은 만곡 및/또는 아치형인 것으로 도시될 수 있지만, 일부 비제한적인 예에서, 프로파일은 일부 비제한적 예에서는 실질적으로 선형 및/또는 비선형일 수 있다. 비제한적인 예로서, 증착 층(430)의 평균 층 두께는 계면에 근접한 영역에서 실질적으로 선형, 지수형, 및/또는 2차 방식으로 제한 없이 감소할 수 있다.
증착 층(430)과 패턴화 코팅(610) 사이의 계면에서 및/또는 계면 근처에서 증착 층(430)의 접촉각(θ c )은 상대 초기 고착 확률과 같은 패턴화 코팅(610)의 특성에 따라 변할 수 있는 것으로 관찰되었다. 핵의 접촉각(θ c )은 일부 비제한적인 예에서 증착에 의해 형성된 증착 층(430)의 박막 필름 접촉각을 지시할 수 있다고 추가로 가정할 수 있다. 비제한적인 예로서 도 9f를 참조하면, 접촉각(θ c )은 증착 층(430)과 패턴화 코팅(610) 사이의 계면에서 또는 계면 근처에서 증착 층(430)의 접선의 기울기를 측정함으로써 결정될 수 있다. 일부 비제한적인 예에서, 증착 층(430)의 단면 테이퍼 프로파일이 실질적으로 선형인 경우, 접촉각(θ c )은 계면에서 및/또는 계면 근처에서 증착 층(430)의 기울기를 측정함으로써 결정될 수 있다. 당업자가 이해하는 바와 같이, 접촉각(θ c )은 일반적으로는 하부 층(130)의 각도에 대해 측정될 수 있다. 본 개시내용에서, 예시의 단순성을 위해, 패턴화 코팅(610) 및 증착 층(430)은 평면 표면 상에 증착되는 것으로 도시될 수 있다. 그러나, 당업자는 패턴화 코팅(610) 및 증착 층(430)이 비평면 표면 상에 증착될 수 있다는 것을 이해할 것이다.
일부 비제한적인 예에서, 증착 층(430)의 접촉각(θ c )은 약 90°를 초과할 수 있다. 이제 도 9g를 참조하면, 비제한적인 예로서, 증착 층(430)은 패턴화 코팅(610)과 증착 층(430) 사이의 계면을 지나 연장하고 갭(929)만큼 패턴화 코팅(610)으로부터 이격될 수 있는 부분을 포함하는 것으로 도시될 수 있다. 이러한 비제한적인 시나리오에서, 접촉각(θ c )은 일부 비제한적인 예에서 90°를 초과할 수 있다.
일부 비제한적인 예에서, 비교적 높은 접촉각(θ c )을 나타내는 증착 층(430)을 형성하는 것이 유리할 수 있다. 비제한적인 예로서, 접촉각(θ c )은 약 10°, 15°, 20°, 25°, 30°, 35°, 40°, 50°, 70°, 75°, 또는 80° 중 적어도 하나를 초과할 수 있다. 비제한적인 예로서, 상대적으로 높은 접촉각(θ c )을 갖는 증착 층(430)은 상대적으로 높은 종횡비를 유지하면서 미세하게 패턴화된 피처의 생성을 가능하게 할 수 있다. 비제한적인 예로서, 약 90°보다 큰 접촉각(θ c )을 나타내는 증착 층(430)을 형성하는 것이 목적일 수 있다. 비제한적인 예로서, 접촉각(θ c )은 약 90°, 95°, 100°, 105°, 110° 120°, 130°, 135°, 140°, 145°, 150°, 또는 170° 중 적어도 하나를 초과할 수 있다.
이제 도 9h 내지 도 9i를 참조하면, 증착 층(430)은 기판(10)의 제1 부분(601)과 제2 부분(602) 사이에 배치될 수 있는 그의 제3 부분(903)에서 패턴화 코팅(610)의 일부와 부분적으로 중첩될 수 있다. 도시된 바와 같이, 패턴화 코팅(610)의 서브세트와 부분적으로 중첩하는 증착 층(430)의 서브세트는 그의 노출된 층 표면(11)과 물리적으로 접촉할 수 있다. 일부 비제한적인 예에서, 제3 부분(903)의 중첩은 오픈 마스크 및/또는 마스크 없는 증착 공정 동안 증착 층(430)의 가로 방향 성장으로 인해 형성될 수 있다. 일부 비제한적인 예에서, 패턴화 코팅(610)의 노출된 층 표면(11)은 증착 물질(731)의 증착에 대해 비교적 낮은 초기 고착 확률을 나타낼 수 있으며, 따라서 노출된 층 표면(11) 상에서 핵을 생성할 물질의 확률은 낮고, 증착 층(430)의 두께가 성장함에 따라 증착 층(430)은 또한 가로 방향으로 성장할 수 있으며 패턴화 코팅(610)의 서브세트를 덮을 수 있다.
도 9h 내지 도 9i의 경우, 증착 층(430)의 접촉각(θ c )은 도시된 바와 같이 증착 층과 패턴화 코팅(610) 사이의 계면 근처의 그의 에지에서 측정될 수 있다. 도 9i에서, 접촉각(θ c )은 약 90°를 초과할 수 있으며, 이는 일부 비제한적인 예에서 갭(929)만큼 패턴화 코팅(610)으로부터 이격되는 증착 층(430)의 서브세트를 생성할 수 있다.
입자
도 8c에서 도시될 수 있는 것과 같은 일부 비제한적인 예에서, 하부 층(130)의 노출된 층 표면(11) 상에 배치된 나노입자(NP), 섬, 플레이트, 연결되지 않은 클러스터, 및/또는 네트워크(집합적으로 입자 구조(341))를 제한 없이 포함하는 적어도 하나의 입자가 있을 수 있다. 일부 비제한적인 예에서, 하부층(130)은 제1 부분(601)의 패턴화 코팅(610)일 수 있다. 일부 비제한적인 예에서, 적어도 하나의 입자 구조(341)는 패턴화 코팅(610)의 노출된 층 표면(11) 상에 배치될 수 있다. 일부 비제한적인 예에서, 복수의 이러한 입자 구조(341)가 있을 수 있다.
일부 비제한적인 예에서, 적어도 하나의 입자 구조(341)는 입자 구조 물질을 포함할 수 있다. 일부 비제한적인 예에서, 입자 구조 물질은 증착 층(430)의 증착 물질(731)과 동일할 수 있다.
일부 비제한적인 예에서, 제1 부분(601)의 불연속 층(340)의 입자 구조 물질, 증착 층(430)의 증착 물질(731), 및/또는 그 아래의 하부 층(130)을 구성할 수 있는 물질은 공통 금속을 포함할 수 있다.
일부 비제한적인 예에서, 입자 구조 물질은 K, Na, Li, Ba, Cs, Yb, Ag, Au, Cu, Al, Mg, Zn, Cd, Sn, 또는 Y 중 적어도 하나로부터 선택된 원소를 포함할 수 있다. 일부 비제한적인 예에서, 원소는 K, Na, Li, Ba, Cs, Yb, Ag, Au, Cu, Al, 또는 Mg 중 적어도 하나를 포함할 수 있다. 일부 비제한적인 예에서, 원소는 Cu, Ag, 또는 Au 중 적어도 하나를 포함할 수 있다. 일부 비제한적인 예에서, 원소는 Cu일 수 있다. 일부 비제한적인 예에서, 원소는 Al일 수 있다. 일부 비제한적인 예에서, 원소는 Mg, Zn, Cd, 또는 Yb 중 적어도 하나를 포함할 수 있다. 일부 비제한적인 예에서, 원소는 Mg, Ag, Al, Yb, 또는 Li 중 적어도 하나를 포함할 수 있다. 일부 비제한적인 예에서, 원소는 Mg, Ag, 또는 Yb 중 적어도 하나를 포함할 수 있다. 일부 비제한적인 예에서, 원소는 Mg, 또는 Ag 중 적어도 하나를 포함할 수 있다. 일부 비제한적인 예에서, 원소는 Ag일 수 있다.
일부 비제한적인 예에서, 입자 구조 물질은 순수한 금속을 포함할 수 있다. 일부 비제한적인 예에서, 적어도 하나의 입자 구조(341)는 순수한 금속일 수 있다. 일부 비제한적인 예에서, 적어도 하나의 입자 구조(341)는 순수한 Ag 또는 실질적으로 순수한 Ag 중 적어도 하나일 수 있다. 일부 비제한적인 예에서, 실질적으로 순수한 Ag는 적어도 약 95%, 99%, 99.9%, 99.99%, 99.999%, 또는 99.9995% 중 적어도 하나의 순도를 가질 수 있다. 일부 비제한적인 예에서, 적어도 하나의 입자 구조(341)는 순수한 Mg 또는 실질적으로 순수한 Mg 중 적어도 하나일 수 있다. 일부 비제한적인 예에서, 실질적으로 순수한 Mg는 적어도 약 95%, 99%, 99.9%, 99.99%, 99.999%, 또는 99.9995% 중 적어도 하나의 순도를 가질 수 있다.
일부 비제한적인 예에서, 적어도 하나의 입자 구조(341)는 합금을 포함할 수 있다. 일부 비제한적인 예에서, 합금은 Ag 함유 합금, Mg 함유 합금, 또는 AgMg 함유 합금 중 적어도 하나일 수 있다. 일부 비제한적인 예에서, AgMg 함유 합금은 부피 기준으로 약 1:10(Ag:Mg) 내지 약 10:1의 범위일 수 있는 합금 조성을 가질 수 있다.
일부 비제한적인 예에서, 입자 구조 물질은 Ag 대신에 또는 Ag와 조합으로 다른 금속을 포함할 수 있다. 일부 비제한적인 예에서, 입자 구조 물질은 Ag와 적어도 하나의 다른 금속과의 합금을 포함할 수 있다. 일부 비제한적인 예에서, 입자 구조 물질은 Ag와 Mg, 또는 Yb 중 적어도 하나와의 합금을 포함할 수 있다. 일부 비제한적인 예에서, 이러한 합금은 약 5 내지 95 부피% Ag 범위의 조성을 갖는 이원 합금일 수 있으며, 나머지는 다른 금속일 수 있다. 일부 비제한적인 예에서, 입자 구조 물질은 Ag 및 Mg를 포함할 수 있다.일부 비제한적인 예에서, 입자 구조 물질은 부피 기준으로 약 1:10 내지 10:1의 조성을 갖는 Ag:Mg 합금을 포함할 수 있다. 일부 비제한적인 예에서, 입자 구조 물질은 Ag 및 Yb를 포함할 수 있다.일부 비제한적인 예에서, 입자 구조 물질은 부피 기준으로 약 1:20 내지 10:1의 조성을 갖는 Yb:Ag 합금을 포함할 수 있다. 일부 비제한적인 예에서, 입자 구조 물질은 Mg 및 Yb를 포함할 수 있다.일부 비제한적인 예에서, 입자 구조 물질은 Mg:Yb 합금을 포함할 수 있다. 일부 비제한적인 예에서, 입자 구조 물질은 Ag:Mg:Yb 합금을 포함할 수 있다.
일부 비제한적인 예에서, 적어도 하나의 입자 구조(341)는 적어도 하나의 추가의 원소를 포함할 수 있다. 일부 비제한적인 예에서, 이러한 추가의 원소는 비-금속 원소일 수 있다. 일부 비제한적인 예에서, 비-금속 물질은 O, S, N, 또는 C 중 적어도 하나일 수 있다. 당업자는, 일부 비제한적인 예에서, 이러한 추가의 원소(들)가 소스 물질, 증착에 사용되는 장비, 및/또는 진공 챔버 환경에서 이러한 추가의 원소(들)의 존재로 인한 오염 물질로서 적어도 하나의 입자 구조(341) 내로 혼입될 수 있다는 사실을 이해할 것이다. 일부 비제한적인 예에서, 이러한 추가의 원소(들)는 적어도 하나의 입자 구조(341)의 다른 원소(들)와 함께 화합물을 형성할 수 있다. 일부 비제한적인 예에서, 증착 물질(731) 중의 비-금속 원소의 농도는 약 1%, 0.1%, 0.01%, 0.001%, 0.0001%, 0.00001%, 0.000001%, 또는 0.0000001% 중 적어도 하나 이하일 수 있다. 일부 비제한적인 예에서, 적어도 하나의 입자 구조(341)는 그 안의 O 및 C의 조합된 양이 약 10%, 5%, 1%, 0.1%, 0.01%, 0.001%, 0.0001%, 0.00001%, 0.000001%, 또는 0.0000001% 중 적어도 하나 이하인 조성을 가질 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610)의 노출된 층 표면(11) 상의 불연속 층(340)을 제한 없이 포함하는 NP를 제한 없이 포함하는 적어도 하나의 입자 구조(341)의 존재는 디바이스(800)의 일부 광학 특성에 영향을 미칠 수 있다.
일부 비제한적인 예에서, 이러한 복수의 입자 구조(341)는 불연속 층(340)을 형성할 수 있다.
임의의 특정 이론에 얽매이려는 것은 아니지만, 증착 물질(731)의 폐쇄 코팅(440)의 형성이 패턴화 코팅(610) 상에서 및/또는 그에 의해 실질적으로 억제될 수 있지만, 일부 비제한적인 예에서, 패턴화 코팅(610)은 그 위의 증착 물질(731)의 증착에 노출되며, 증착 물질(731)의 일부 증기 단량체(732)는 궁극적으로 그 위에 증착 물질(731)의 적어도 하나의 입자 구조(341)를 형성할 수 있다.
일부 비제한적인 예에서, 입자 구조(341)의 적어도 일부는 서로 분리될 수 있다. 다시 말해, 일부 비제한적인 예에서, 불연속 층(340)은 입자 구조(341)가 폐쇄 코팅(440)을 형성하지 않도록 서로 물리적으로 분리될 수 있는, 입자 구조(341)를 포함하는 피처를 포함할 수 있다. 따라서, 이러한 불연속 층(340)은, 일부 비제한적인 예에서, 패턴화 코팅(610)과 디바이스(300)의 적어도 하나의 커버링 층 사이의 계면에, 및/또는 실질적으로 그의 가로 방향 범위를 가로질러 삽입된, 입자 구조(341)로서 형성된 증착 물질(731)의 얇은 분산 층을 포함할 수 있다.
일부 비제한적인 예에서, 증착 물질(731)의 입자 구조(341) 중 적어도 하나는 패턴화 코팅(610)의 노출된 층 표면(11)과 물리적으로 접촉할 수 있다. 일부 비제한적인 예에서, 증착 물질(731)의 실질적으로 모든 입자 구조(341)는 패턴화 코팅(610)의 노출된 층 표면(11)과 물리적으로 접촉할 수 있다.
임의의 특정 이론에 얽매이려는 것은 아니지만, 다소 놀랍게도, 패턴화 코팅(610)의 노출된 층 표면(11) 상의 금속 입자 구조(341)를 제한 없이 포함하는 적어도 하나의 입자 구조(341)를 제한 없이 포함하는 증착 물질(731)의 이러한 얇고 분산된 불연속 층(340)의 존재가 본원에서 논의되는 바와 같이 디바이스(300)의 광학 효과 및 특성을 제한 없이 포함하는 적어도 하나의 변형된 특성 및 부수적으로 변형된 거동을 나타낼 수 있는 것으로 밝혀졌다. 일부 비제한적인 예에서, 이러한 효과 및 특성은 패턴화 코팅(610) 상의 입자 구조(341)의 특성 크기, 크기 분포, 형상, 표면 커버리지, 구성, 증착 밀도, 및/또는 분산도 중 적어도 하나를 현명하게 선택함으로써 어느 정도 제어될 수 있다.
일부 비제한적인 예에서, 이러한 불연속 층(340)의 특성 크기, 크기 분포, 형상, 표면 커버리지, 구성, 증착 밀도, 및/또는 분산도 중 적어도 하나의 형성은, 일부 비제한적인 예에서는, 패턴화 물질(611)의 적어도 하나의 특성, 패턴화 코팅(610)의 평균 필름 두께(d 2 ), 패턴화 코팅(610)에서 불균질성의 도입, 및/또는 패턴화 코팅(610)에 대한 온도, 압력, 지속 시간, 증착 속도, 및/또는 증착 공정을 제한 없이 포함하는 증착 환경 중 적어도 하나를 현명하게 선택함으로써 제어될 수 있다.
일부 비제한적인 예에서, 이러한 불연속 층(340)의 특성 크기, 크기 분포, 형상, 표면 커버리지, 구성, 증착 밀도, 및/또는 분산도 중 적어도 하나의 형성은, 일부 비제한적인 예에서는, 입자 구조 물질(증착 물질(731)일 수 있음)의 적어도 하나의 특성, 패턴화 코팅(610)이 입자 구조 물질의 증착에 노출될 수 있는 정도(일부 비제한적인 예에서는, 상응하는 불연속 층(340)의 두께의 관점에서 특정될 수 있음), 및/또는 입자 구조 물질에 대한 온도, 압력, 지속 시간, 증착 속도, 및/또는 증착 방법을 제한 없이 포함하는 증착 환경 중 적어도 하나를 현명하게 선택함으로써 제어될 수 있다.
일부 비제한적인 예에서, 불연속 층(340)은 패턴화 코팅(610)의 가로 방향 범위에 걸쳐 패턴으로 증착될 수 있다.
일부 비제한적인 예에서, 불연속 층(340)은 적어도 하나의 입자 구조(341)가 실질적으로 결여된 내부의 적어도 하나의 영역에 의해 정의될 수 있는 패턴으로 배치될 수 있다.
일부 비제한적인 예에서, 이러한 불연속 층(340)의 특성은, 일부 비제한적인 예에서는 다소 임의적으로, 하부 층(130)의 노출된 층 표면(11)의 일부 상에 형성된 입자 구조 물질의 특성 크기, 크기 분포, 형상, 구성, 표면 커버리지, 증착 분포, 분산도, 및/또는 응집화의 존재, 및/또는 정도를 제한 없이 포함하는 여러 표준 중 적어도 하나에 따라 평가될 수 있다.
일부 비제한적인 예에서, 이러한 적어도 하나의 표준에 따른 불연속 층(340)의 평가는 투과 전자 현미경법(TEM: transmission electron microscopy), 원자력 현미경법(AFM: atomic force microscopy) 및/또는 주사 전자 현미경법(SEM: scanning electron microscopy)을 제한 없이 포함하는 다양한 이미징 기술을 사용하여 불연속 층(340)의 적어도 하나의 속성을 측정 및/또는 계산함으로써 제한 없이 수행될 수 있다.
당업자는 불연속 층(340)의 이러한 평가가 일부 비제한적인 예에서는 면적 및/또는 그의 영역을 포함할 수 있는 고려 중인 노출된 층 표면(11)의 정도에 따라 더 크거나 작은 정도로 의존할 수 있음을 이해할 것이다. 일부 비제한적인 예에서, 불연속 층(340)은 노출된 층 표면(11)의 제1 가로 방향 양태 및/또는 실질적으로 이를 가로지르는 제2 가로 방향 양태에서 전체 범위에 걸쳐 평가될 수 있다. 일부 비제한적인 예에서, 불연속 층(340)은 불연속 층(340)(의 일부)에 대해 적용되는 적어도 하나의 관측 창(observation window)을 포함하는 범위에 걸쳐 평가될 수 있다.
일부 비제한적인 예에서, 적어도 하나의 관측 창은 노출된 층 표면(11)의 가로 방향 양태의 둘레, 내부 위치 및/또는 격자 좌표 중 적어도 하나에 위치할 수 있다. 일부 비제한적인 예에서, 복수의 적어도 하나의 관측 창이 불연속 층(340)을 평가하는 데 사용될 수 있다.
일부 비제한적인 예에서, 관측 창은 TEM, AFM 및/또는 SEM 중 적어도 하나를 제한 없이 포함하는, 불연속 층(340)을 평가하기 위해 적용되는 이미징 기술의 관측 시야(field of view)에 해당할 수 있다. 일부 비제한적인 예에서, 관측 창은 소정의 배율 수준 2.00 μm, 1.00 μm, 500 nm, 또는 200 nm 중 적어도 하나에 해당할 수 있지만, 이에 제한되는 것은 아니다.
일부 비제한적인 예에서, 불연속 층의 노출된 층 표면(11)에 대해 사용된 적어도 하나의 관측 창을 제한 없이 포함하는 불연속 층(340)의 평가는, 일부 비제한적인 예에서는, 곡선, 다각형 및/또는 형상 맞춤 기술을 포함할 수 있는 수동 카운팅, 및/또는 알려진 추정 기술을 제한 없이 포함하는 임의의 수의 메커니즘을 사용하여 계산 및/또는 측정하는 것을 포함할 수 있다.
일부 비제한적인 예에서, 불연속 층의 노출된 층 표면(11)에 대해 사용된 적어도 하나의 관측 창을 제한 없이 포함하는 불연속 층(340)의 평가는 계산 값 및/또는 측정 값의 평균값, 중앙값, 최빈값, 최대값, 최소값, 및/또는 기타 확률적, 통계적, 및/또는 데이터 조작값을 계산 및/또는 측정하는 것을 포함할 수 있다.
일부 비제한적인 예에서, 그러한 불연속 층(340)을 평가할 수 있는 적어도 하나의 표준 중 하나는 그러한 불연속 층(340)(그의 일부) 상의 증착 물질(731)의 표면 커버리지일 수 있다. 일부 비제한적인 예에서, 표면 커버리지는 그러한 불연속 층(340)(그의 일부)의 그러한 증착 물질(731)에 의한 (0이 아닌) 백분율 커버리지로 표현될 수 있다. 일부 비제한적인 예에서, 백분율 커버리지는 최대 임계 백분율 커버리지와 비교될 수 있다.
일부 비제한적인 예에서, 실질적으로 최대 임계 백분율 커버리지 이하일 수 있는 표면 커버리지를 갖는 불연속 층(340)(그의 일부)은, 최대 임계 백분율 적용 범위를 실질적으로 초과하는 표면 커버리지를 갖는 불연속 층(340)의 일부를 통과하는 EM 방사선에 대해, 디바이스(300)를 통해 전체적으로 전달되고/되거나 그에 의해 방출되는지의 여부에 따라 불연속 층(340)을 통과하는 EM 방사선에 부여될 수 있는 상이한 광학 특성의 발현을 초래할 수 있다.
일부 비제한적인 예에서, 표면 상의 전기 전도성 물질의 양에 대한 표면 커버리지의 한 가지 척도는 (광) 투과율인데, 그 이유는, 일부 비제한적인 예에서, 금속, 예를 들어 이에 제한되는 것은 아니지만 Ag, Mg, 또는 Yb를 제한 없이 포함하는 전기 전도성 물질이 광자를 감쇠 및/또는 흡수하기 때문이다.
당업자는, 일부 비제한적인 예에서, 표면 커버리지는 입자 크기 및 증착 밀도 중 하나 또는 둘 모두를 포함하는 것으로 이해될 수 있다는 사실을 이해할 것이다. 따라서, 일부 비제한적인 예에서, 이들 3개의 표준 중 복수의 표준이 긍정적으로 상관될 수 있다. 실제로, 일부 비제한적인 예에서, 낮은 표면 커버리지의 표준은 낮은 증착 밀도에 대한 표준과 낮은 입자 크기에 대한 표준의 일부 조합을 포함할 수 있다.
일부 비제한적인 예에서, 그러한 불연속 층(340)을 평가할 수 있는 적어도 하나의 표준 중 하나는 구성 입자 구조(341)의 특성 크기일 수 있다.
일부 비제한적인 예에서, 불연속 층(340)의 적어도 하나의 입자 구조(341)는 최대 임계 크기 이하의 특성 크기를 가질 수 있다. 특성 크기의 비제한적인 예는 높이, 너비, 길이 및/또는 직경 중 적어도 하나를 포함할 수 있다.
일부 비제한적인 예에서, 불연속 층(340)의 실질적으로 모든 입자 구조(341)는 특정 범위 내에 있는 특성 크기를 가질 수 있다.
일부 비제한적인 예에서, 이러한 특성 크기는 특성 길이를 특징으로 할 수 있으며, 일부 비제한적인 예에서 이는 특성 크기의 최대값으로 간주될 수 있다. 일부 비제한적인 예에서, 이러한 최대값은 입자 구조(341)의 주축을 따라 연장될 수 있다. 일부 비제한적인 예에서, 주축은 복수의 가로축에 의해 정의되는 평면에서 연장되는 제1 치수인 것으로 이해될 수 있다. 일부 비제한적인 예에서, 특성 너비는 입자 구조(341)의 단축을 따라 연장될 수 있는 입자 구조(341)의 특성 크기의 값으로 식별될 수 있다. 일부 비제한적인 예에서, 단축은 동일 평면에서 연장되지만 실질적으로 장축을 가로지르는 제2 치수인 것으로 이해될 수 있다.
일부 비제한적인 예에서, 제1 치수에 따른 적어도 하나의 입자 구조(341)의 특성 길이는 최대 임계 크기 이하일 수 있다.
일부 비제한적인 예에서, 제2 치수에 따른 적어도 하나의 입자 구조(341)의 특성 너비는 최대 임계 크기 이하일 수 있다.
일부 비제한적인 예에서, 불연속 층(340)(그의 일부)에서 구성 입자 구조(341)의 크기는 질량, 체적, 직경의 길이, 둘레, 장축 및/또는 단축을 제한 없이 포함하는 이러한 적어도 하나의 입자 구조(341)에 대한 특성 크기를 계산 및/또는 측정함으로써 평가될 수 있다.
일부 비제한적인 예에서, 이러한 불연속 층(340)을 평가할 수 있는 적어도 하나의 표준 중 하나는 그의 증착 밀도일 수 있다.
일부 비제한적인 예에서, 입자 구조(341)의 특성 크기는 최대 임계 크기와 비교될 수 있다.
일부 비제한적인 예에서, 입자 구조(341)의 증착 밀도는 최대 임계 증착 밀도와 비교될 수 있다.
일부 비제한적인 예에서, 이러한 기준 중 적어도 하나는 수치 메트릭에 의해 정량화될 수 있다. 일부 비제한적인 예에서, 이러한 메트릭은 하기 수학식에 따라 입자 구조(341)의 증착 층(430)에서 입자(면적) 크기의 분포를 설명하는 분산도(D)를 계산하는 것일 수 있다:
상기 식에서:
n은 샘플 영역 내의 입자 구조(341)의 수이고,
S i 는 i 번째 입자 구조(341)의 (면적) 크기이고,
당업자는, 분산도는 다분산도 지수(PDI: polydispersity index)와 대략적으로 유사하고 이러한 평균은 유기 화학 분야에서 친숙한 수 평균 분자량 및 중량 평균 분자량의 개념과 대략적으로 유사하지만, 샘플 입자 구조(341)의 분자량과는 반대로 (면적) 크기에 적용된다는 것을 이해할 것이다.
당업자는 또한 분산도의 개념이, 일부 비제한적인 예에서는, 3차원적 부피 개념으로 간주될 수 있지만, 일부 비제한적인 예에서는, 분산도가 2차원적 개념으로 간주될 수 있다는 것을 이해할 것이다. 이와 같이, 분산도의 개념은 증착 층(430)의 2차원 이미지를 관찰하고 분석하는 것과 관련하여 사용될 수 있으며, 예를 들어 TEM, AFM 및/또는 SEM 중 적어도 하나를 포함하는 다양한 이미징 기술을 사용하여 얻을 수 있지만, 이에 제한되지 않는다. 전술한 수학식은 이러한 2차원적 맥락에서 정의되는 것이다.
일부 비제한적인 예에서, 입자(면적) 크기의 분산도 및/또는 수 평균 및 입자(면적) 크기의 (면적) 크기 평균은 하기의 적어도 하나의 계산을 포함할 수 있다: 입자 직경의 수 평균 및 입자 직경의 (면적) 크기 평균:
일부 비제한적인 예에서, 입자 구조(341)를 제한 없이 포함하는 적어도 하나의 증착 층(430)의 증착 물질은 마스크 없는 증착 공정 및/또는 오픈 마스크 증착 공정에 의해 증착될 수 있다.
일부 비제한적인 예에서, 입자 구조(341)는 실질적으로 둥근 형상을 가질 수 있다. 일부 비제한적인 예에서, 입자 구조(341)는 실질적으로 구형 형상을 가질 수 있다.
단순화를 위해, 일부 비제한적인 예에서, 각각의 입자 구조(341)의 세로 방향 범위는 실질적으로 동일할 수 있으므로(그리고, 어떤 경우에도, 그것은 평면도 SEM 이미지로부터 직접 측정될 수 없으므로), 입자 구조(341)의 (면적) 크기는 한 쌍의 가로축을 따라 2차원 면적 커버리지로 표현될 수 있다고 가정할 수 있다. 본 개시내용에서, (면적(area)) 크기에 대한 언급은 이러한 2차원적 개념을 지칭하는 것으로 이해될 수 있으며, 선형 치수와 같은 1차원 개념을 지칭하는 것으로 이해될 수 있는 (접두사 "면적(area)"이 없는) 크기와 구별되는 것으로 이해될 수 있다.
실제로, 일부 초기 연구에서, 일부 비제한적인 예에서, 이러한 입자 구조(341)의 세로축을 따르는 세로 방향 범위는 (가로축들 중 적어도 하나를 따르는) 가로 방향 범위에 비해 작은 경향이 있을 수 있으며, 따라서 그의 세로 방향 범위의 체적 기여도는 이러한 가로 방향 범위의 체적 기여도보다 훨씬 작을 수 있는 것으로 나타난다. 일부 비제한적인 예에서, 이는 1 이하일 수 있는 종횡비(세로 방향 범위 대 가로 방향 범위의 비)로 표현될 수 있다. 일부 비제한적인 예에서, 이러한 종횡비는 약 1:10, 1:20, 1:50, 1:75, 또는 1:300 중 적어도 하나일 수 있다.
이와 관련하여, (세로 방향 범위가 실질적으로 동일하고 무시될 수 있다는) 위에 제시된 가정이 입자 구조(341)를 2차원 면적 커버리지로 나타내는 데 적절할 수 있다.
당업자는, 증착 공정의 비결정적 특성을 고려하여, 단차 에지, 화학적 불순물, 결합 부위, 꼬임 및/또는 그 위의 오염물 중 적어도 하나를 제한 없이 포함하는 불균일성, 및 결과적으로 그 위에 입자 구조(341)의 형성, 증착 공정이 계속됨에 따라 균일하지 않은 유착 특성, 및 관측 창의 크기 및/또는 위치의 불확실성뿐만 아니라 계산 시에 내재된 복잡성 및 변동성, 및/또는 특성 크기, 간격, 증착 밀도, 응집 정도 등의 측정값을 제한 없이 포함하는, 특히 하부 물질의 노출된 층 표면(11) 상의 결함 및/또는 이상이 존재하는 경우, 관측 창 내의 기능 및/또는 토폴로지 측면에서 상당한 변동성이 있을 수 있다는 것을 이해할 수 있을 것이다.
본 개시내용에서, 예시의 단순성을 위해, 이에 제한되는 것은 아니지만, 층(들)의 두께 프로파일 및/또는 에지 프로파일을 포함하는 증착 물질(731)의 특정 세부사항은 생략되었다.
당업자는, 증착 물질(731)의 불연속 층(340)의 일부인지 여부에 관계없이, 적어도 하나의 입자 구조(341)를 제한 없이 포함하는 특정 금속 NP가 표면 플라즈몬(SP: surface plasmon) 여기, 및/또는 자유 전자의 간섭성 발진(coherent oscillation)을 나타낼 수 있으며, 결과적으로 이러한 NP는 가시 스펙트럼 및/또는 이의 하위 범위를 제한 없이 포함하는 EM 스펙트럼 범위에서 광을 흡수 및/또는 산란할 수 있다는 것을 이해할 것이다. 흡수가 집중될 수 있는 EM 스펙트럼의 (하위)범위(흡수 스펙트럼), 굴절 지수, 및/또는 이러한 국소 SP(LSP) 여기의 소광 스펙트럼, 및/또는 간섭성 발진을 제한 없이 포함하는 광학 응답은 특성 크기, 크기 분포, 형상, 표면 커버리지, 구성, 증착 밀도, 분산도, 및/또는 나노구조의 물질, 및/또는 응집도, 및/또는 그에 근접한 매질 중 적어도 하나를 제한 없이 포함하는 특성을 제한 없이 포함하는 이러한 NP의 특성을 변화시킴으로써 조정될 수 있다.
광자-흡수 코팅에 대한 이러한 광학적 응답은 그 위에 입사되는 광자의 흡수를 포함할 수 있으며, 이에 의해 반사를 감소시킨다. 일부 비제한적인 예에서, 흡수는 가시 스펙트럼 및/또는 이의 하위 범위를 제한 없이 포함하는 EM 스펙트럼의 범위에 집중될 수 있다. 일부 비제한적인 예에서, 광전자 디바이스의 일부로서 광자 흡수층을 채용하면 내부의 편광판에 대한 의존도를 줄일 수 있다.
OLED 디바이스의 안정성은 플라즈몬 모드에서 에너지를 추출하기 위해 캐소드 층 위에 NP 기반 아웃커플링 층을 통합시킴으로써 향상될 수 있다고 문헌[Fusella et al., "Plasmonic enhancement of stability and brightness in organic light-emitting devices", Nature 2020, 585, at 379-382 ("Fusella et al.")]에 보고되어 있다. NP 기반 아웃커플링 층은 캐소드 상부의 유기 층 상에 입방형 Ag NPs를 스핀 캐스팅하여 제조하였다. 그러나, 대부분의 상용 OLED 디바이스는 진공 기반 공정을 사용하여 제조하기 때문에, 용액에서 스핀 캐스팅하는 것은 캐소드 위에 이러한 NP 기반 아웃커플링 층을 형성하기 위한 적절한 메커니즘을 구성하지 못할 수 있다.
캐소드 위의 이러한 NP 기반 아웃커플링 층은, 일부 비제한적인 예에서는, 캐소드일 수 있고/있거나 캐소드 상에 증착될 수 있는 패턴화 코팅(610) 상에서 불연속 층(340)에 금속 증착 물질(731)을 증착시킴으로써 진공에서(따라서, 상업적 OLED 제조 공정에서 사용하기에 적합할 수 있는) 제조할 수 있다는 것을 발견하였다. 이러한 공정은 OLED 디바이스에 손상을 초래할 수 있고/있거나 디바이스 신뢰성에 악영향을 미칠 수 있는 용매 또는 기타 습식 화학 물질의 사용을 피할 수 있다.
일부 비제한적인 예에서, 적어도 하나의 입자 구조(341)를 제한 없이 포함하는 증착 물질(731)의 이러한 불연속 층(340)의 존재는 디바이스의 향상된 광 추출, 성능, 안정성, 신뢰성, 및/또는 수명을 향상시키는 데 기여할 수 있다.
일부 비제한적인 예에서, 적층 디바이스(400)에서, 패턴화 코팅(610)의 노출된 층 표면(11) 상에 및/또는 그에 근접한 적어도 하나의 불연속 층(340)의 존재, 및/또는, 일부 비제한적인 예에서, 및/또는 적어도 하나의 커버링 층을 갖는 이러한 패턴화 코팅(610)의 계면에 근접하여 광자 및/또는 디바이스에 의해 방출되고/되거나 디바이스를 통해 전송되는 EM 신호에 광학 효과를 부여할 수 있다.
당업자는 광학 효과의 단순화된 모델이 본원에서 제공되지만, 다른 모델 및/또는 설명이 적용될 수 있다는 것을 이해할 것이다.
일부 비제한적 예에서, 적어도 하나의 입자 구조(341)를 제한 없이 포함하는 증착 물질(731)의 이러한 불연속 층(340)의 존재는 박막 필름 층, 및/또는 패턴화 코팅(610) 및/또는 적어도 하나의 커버층을 제한 없이 포함하는, 세로 방향 양태에서 인접하게 배치된 코팅의 결정화를 감소 및/또는 완화시킴으로써, 그에 인접하게 배치된 박막 필름(들)의 특성을 안정화하고, 일부 비제한적인 예에서는, 산란을 감소시킬 수 있다. 일부 비제한적인 예에서, 이러한 박막 필름은 CPL을 제한 없이 포함하는 디바이스의 아웃-커플링 및/또는 캡슐화 코팅(1450)의 적어도 하나의 층일 수 있고/있거나 이를 포함할 수 있다.
일부 비제한적인 예에서, 적어도 하나의 입자 구조(341)를 제한 없이 포함하는 증착 물질(731)의 이러한 불연속 층(340)의 존재는 UV 스펙트럼의 적어도 일부에서 향상된 흡수를 제공할 수 있다. 일부 비제한적인 예에서, 입자 구조(341)의 특성 크기, 크기 분포, 형상, 표면 커버리지, 구성, 증착 밀도, 분산도, 증착 물질(731), 및 굴절 지수 중 적어도 하나를 제한 없이 포함하는 이러한 입자 구조(341)의 특성을 제어하면 UV 스펙트럼을 포함하여 흡수 스펙트럼의 흡수도, 파장 범위 및 피크 파장의 제어를 용이하게 할 수 있다. UV 스펙트럼의 적어도 일부에서의 향상된 광 흡수는, 예를 들어, 디바이스 성능, 안정성, 신뢰성, 및/또는 수명을 개선하는 데 유리할 수 있다.
일부 비제한적인 예에서, 광학적 효과는 파장 범위, 및/또는 그의 피크 강도를 포함하여 투과율 및/또는 흡수 파장 스펙트럼에 미치는 영향의 관점에서 설명될 수 있다.
추가적으로, 제시된 모델이 이러한 불연속 층(340)을 통과하는 광자의 투과 및/또는 흡수에 미치는 특정 효과를 제안할 수 있지만, 일부 비제한적인 예에서는, 그러한 효과는 광범위하고 관찰 가능한 기준으로 반영되지 않을 수 있는 국부 효과를 반영할 수 있다.
광전자 디바이스
도 10은 본 개시내용에 따른 예시적인 광전자 디바이스(1000)의 단면 양태의 단순화된 블록도이다. 일부 비제한적인 예에서, 디바이스(1000)는 OLED이다.
디바이스(1000)는 기판(10)을 포함할 수 있으며, 그 위에 복수의 층, 즉 제1 전극(1020), 적어도 하나의 반도체 층(1030), 및 제2 전극(1040)을 각각 포함하는 프런트플레인(frontplane)(1010)이 배치된다. 일부 비제한적인 예에서, 프런트플레인(1010)은 광자 방출 및/또는 방출된 광자의 조작을 위한 메커니즘을 제공할 수 있다.
일부 비제한적인 예에서, 증착 층(430) 및 하부 층(130)은 함께 디바이스(800)의 제1 전극(1020) 및 제2 전극(1040) 중 적어도 하나의 적어도 일부를 형성할 수 있다. 일부 비제한적인 예에서, 증착 층(430) 및 그 아래의 하부 층(130)은 함께 디바이스(1000)의 캐소드의 적어도 일부를 형성할 수 있다.
일부 비제한적인 예에서, 디바이스(1000)는 전원(1005)과 전기적으로 결합될 수 있다. 이렇게 결합되었을 때, 디바이스(1000)는 본원에서 기술되는 바와 같이 광자를 방출할 수 있다.
기판
일부 예에서, 기판(10)은 베이스 기판(1012)을 포함할 수 있다. 일부 예에서, 베이스 기판(1012)은 실리콘(Si), 유리, 금속(금속 호일을 포함하지만 이에 제한되지 않음), 사파이어, 및/또는 다른 무기 물질을 포함하지만 이에 제한되지는 않는 무기 물질, 및/또는 폴리이미드 및/또는 실리콘-기반 중합체를 포함하지만 이에 제한되지 않는 중합체를 포함하는 유기 물질로부터 선택되는, 사용하기에 적합한 물질로 형성될 수 있지만, 이에 제한되지 않는다. 일부 예에서, 베이스 기판(1012)은 경질이거나 또는 가요성일 수 있다. 일부 예에서, 기판(10)은 적어도 하나의 평평한 표면에 의해 정의될 수 있다. 일부 비제한적인 예에서, 기판(10)은 제1 전극(1020), 적어도 하나의 반도체 층(1030) 및/또는 제2 전극(1040)을 제한 없이 포함하는 디바이스(1000)의 나머지 프런트플레인(1010) 구성요소를 지지하는 적어도 하나의 표면을 가질 수 있다.
일부 비제한적인 예에서, 이러한 표면은 유기 표면 및/또는 무기 표면일 수 있다.
일부 예에서, 기판(10)은, 베이스 기판(1012) 이외에도, 베이스 기판(1012)의 노출된 층 표면(11) 상에 지지된 적어도 하나의 추가의 유기 및/또는 무기 층(본원에서 도시되거나 구체적으로 기술되지 않음)을 포함할 수 있다.
일부 비제한적인 예에서, 이러한 추가의 층은 적어도 하나의 반도체 층(1030)들 중 적어도 하나를 포함, 대체 및/또는 보충할 수 있는 적어도 하나의 유기 층을 포함하고/하거나 형성할 수 있다.
일부 비제한적인 예에서, 이러한 추가의 층은, 일부 비제한적인 예에서, 제1 전극(1020) 및/또는 제2 전극(1040)을 포함, 대체 및/또는 보충할 수 있는 적어도 하나의 전극을 포함하고/하거나 형성할 수 있는 적어도 하나의 무기 층을 포함할 수 있다.
일부 비제한적인 예에서, 이러한 추가의 층은 백플레인(1015)을 포함하고/하거나, 그로 및/또는 그로서 형성될 수 있다. 일부 비제한적인 예에서, 백플레인(1015)은 전자 TFT 구조(들)(1101)(도 11), 및/또는 구성요소(들)를 제한 없이 포함하는 디바이스(1000)를 구동하기 위한 전력 회로 및/또는 스위칭 소자를 포함할 수 있으며, 이는 포토리소그래피 공정에 의해 형성될 수 있고, 저압(진공을 포함하지만 이에 제한되지 않음) 환경 하에 제공되지 않을 수 있고/있거나 저압의 도입 전에 선행할 수 있다.
백플레인 및 그 안에 구현된 TFT 구조(들)
일부 비제한적인 예에서, 기판(10)의 백플레인(1015)은 예를 들어 능동 매트릭스 및/또는 수동 매트릭스 디바이스로서 작동하는 디바이스(1000)를 지원할 수 있는 트랜지스터, 레지스터 및/또는 커패시터를 제한 없이 포함하는 적어도 하나의 전자 및/또는 광전자 구성요소를 포함할 수 있다. 일부 비제한적인 예에서, 이러한 구조는 박막 트랜지스터(TFT) 구조(1101)일 수 있다.
TFT 구조(1101)의 비제한적인 예는 상부 게이트, 하부 게이트, n-형 및/또는 p-형 TFT 구조(1101)를 포함한다. 일부 비제한적인 예에서, TFT 구조(1101)는 비정질 Si(a-Si), 인듐 갈륨 아연(Zn) 산화물(IGZO) 및/또는 저온 다결정 Si(LTPS) 중 임의의 적어도 하나를 포함할 수 있다.
제1 전극
제1 전극(1020)은 기판(10) 위에 증착될 수 있다. 일부 비제한적인 예에서, 제1 전극(1020)은 전원(1005)의 단자 및/또는 접지와 전기적으로 결합될 수 있다. 일부 비제한적인 예에서, 제1 전극(1020)은, 일부 비제한적인 예에서는, 기판(10)의 백플레인(1015)에 적어도 하나의 TFT 구조(1101)를 포함할 수 있는 적어도 하나의 구동 회로를 통해 결합될 수 있다.
일부 비제한적인 예에서, 제1 전극(1020)은 애노드 및/또는 캐소드를 포함할 수 있다. 일부 비제한적인 예에서, 제1 전극(1020)은 애노드일 수 있다.
일부 비제한적인 예에서, 제1 전극(1020)은 기판(10)(기판의 일부) 위에 적어도 하나의 전도성 박막을 증착시킴으로써 형성될 수 있다. 일부 비제한적인 예에서, 기판(10)의 가로 방향 양태에 걸쳐 공간적 배열로 배치된 복수의 제1 전극(1020)이 있을 수 있다. 일부 비제한적인 예에서, 이러한 적어도 하나의 제1 전극(1020) 중 적어도 하나는 가로 방향 양태에 공간 배열로 배치된 TFT 절연층(1109)(도 11)(절연층의 일부) 위에 증착될 수 있다. 그런 경우, 일부 비제한적인 예에서, 이러한 적어도 하나의 제1 전극(1020) 중 적어도 하나는 대응하는 TFT 절연층(1109)의 개구를 통해 연장되어 백플레인(1015) 내의 TFT 구조(1101)의 전극과 전기적으로 결합될 수 있다.
일부 비제한적인 예에서, 적어도 하나의 제1 전극(1020) 및/또는 이의 적어도 하나의 박막은 임의의 적어도 하나의 층이 제한 없이 박막 필름일 수 있는 적어도 하나의 층에서 Mg, Al, 칼슘(Ca), Zn, Ag, Cd, Ba, 또는 Yb 중 적어도 하나를 제한 없이 포함하는 적어도 하나의 금속 물질, 또는 임의의 이러한 물질을 함유하는 합금을 제한 없이 포함하는 이러한 물질 중의 임의의 복수의 조합, 비제한적으로 불소 주석 산화물(FTO), 인듐 아연 산화물(IZO), 또는 인듐 주석 산화물(ITO)과 같은 삼원 조성물, 또는 이들 중 임의의 복수 또는 다양한 비율의 조합을 제한 없이 포함하는 투명 전도성 산화물(TCO)을 제한 없이 포함하는 적어도 하나의 금속 산화물, 또는 이들 중 임의의 복수의 조합을 제한 없이 포함하는 다양한 물질을 포함할 수 있다.
제2 전극
제2 전극(1040)은 적어도 하나의 반도체 층(1030) 위에 증착될 수 있다. 일부 비제한적인 예에서, 제2 전극(1040)은 전원(1005)의 단자 및/또는 접지와 전기적으로 결합될 수 있다. 일부 비제한적인 예에서, 제2 전극(1040)은, 일부 비제한적인 예에서는, 기판(10)의 백플레인(1015)에 적어도 하나의 TFT 구조(1101)를 포함할 수 있는 적어도 하나의 구동 회로를 통해 결합될 수 있다.
일부 비제한적인 예에서, 제2 전극(1040)은 애노드 및/또는 캐소드를 포함할 수 있다. 일부 비제한적인 예에서, 제2 전극(1040)은 캐소드일 수 있다.
일부 비제한적인 예에서, 제2 전극(1040)은 적어도 하나의 반도체 층(1030)(이의 일부) 위에 증착 층(430)을, 일부 비제한적인 예에서는, 적어도 하나의 박막 필름으로서 증착시킴으로써 형성될 수 있다. 일부 비제한적인 예에서, 적어도 하나의 반도체 층(1030)의 가로 방향 양태에 걸쳐 공간적 배열로 배치된 복수의 제2 전극(1040)이 있을 수 있다.
일부 비제한적인 예에서, 적어도 하나의 제2 전극(1040)은 임의의 적어도 하나의 층이 제한 없이 박막 전도성 필름일 수 있는 적어도 하나의 층에서 하기의 다양한 물질을 포함할 수 있다: 비제한적으로 적어도 하나의 금속 물질, 비제한적으로 Mg, Al, Ca, Zn, Ag, Cd, Ba, 또는 Yb 중 적어도 하나, 또는 임의의 이러한 물질을 함유하는 합금을 제한 없이 포함하는 이러한 물질 중의 임의의 복수의 조합, 적어도 하나의 금속 산화물, 비제한적으로 TCO, 비제한적으로 삼원 조성물, 예컨대, 제한 없이, FTO, IZO, 또는 ITO, 또는 이들의 임의의 복수의 조합, 또는 다양한 비율로, 또는 아연 산화물(ZnO), 또는 적어도 하나의 층에 인듐(In), 또는 Zn을 포함하는 다른 산화물, 또는 이들의 임의의 복수의 조합, 및/또는 적어도 하나의 비-금속 물질. 일부 비제한적인 예에서, Mg:Ag 합금의 경우, 이러한 합금 조성은 부피 기준으로 약 1:9 내지 9:1의 범위일 수 있다.
일부 비제한적인 예에서, 제2 전극(1040)의 증착은 오픈 마스크 및/또는 마스크 없는 증착 공정을 사용하여 수행될 수 있다.
일부 비제한적인 예에서, 제2 전극(1040)은 복수의 이러한 층 및/또는 코팅을 포함할 수 있다. 일부 비제한적인 예에서, 이러한 층 및/또는 코팅은 서로의 상부에 배치된 별개의 층 및/또는 코팅일 수 있다.
일부 비제한적인 예에서, 제2 전극(1040)은 Yb/Ag 이중층 코팅을 포함할 수 있다. 비제한적인 예로서, 이러한 이중층 코팅은 Yb 코팅에 이어 Ag 코팅을 증착함으로써 형성될 수 있다. 일부 비제한적인 예에서, 이러한 Ag 코팅의 두께는 Yb 코팅의 두께를 초과할 수 있다.
일부 비제한적인 예에서, 제2 전극(1040)은 적어도 하나의 금속 층 및/또는 적어도 하나의 산화물 층을 포함하는 다중층 전극(1040)일 수 있다.
일부 비제한적인 예에서, 제2 전극(1040)은 풀러렌(fullerene) 및 Mg를 포함할 수 있다.
비제한적인 예로서, 이러한 코팅은 풀러렌 코팅에 이어 Mg 코팅을 증착함으로써 형성될 수 있다. 일부 비제한적인 예에서, 풀러렌은 Mg 코팅 내에 분산되어 풀러렌-함유 Mg 합금 코팅을 형성할 수 있다. 이러한 코팅의 비제한적인 예는 2015년 10월 8일자로 공개된 미국 특허 출원 공개 제2015/0287846호 및/또는 2017년 8월 15일자로 출원되고 2018년 2월 22일자로 WO2018/033860호로 공개된 PCT 국제 출원 PCT/IB2017/054970호에 기술되어 있다.
반도체 층
일부 비제한적인 예에서, 적어도 하나의 반도체 층(1030)은 복수의 층(1031, 1033, 1035, 1037, 1039)을 포함할 수 있으며, 이들 중 임의의 것은, 일부 비제한적인 예에서, 정공 주입층(HIL: hole injection layer)(1031), 정공 수송층(HTL: hole transport layer)(1033), 발광층(EML: emissive layer)(1035), ETL(1037) 및/또는 EIL(1039) 중 적어도 하나를 비제한적으로 포함할 수 있는 박막 필름 형태의 스택 구성으로 배치될 수 있다.
일부 비제한적인 예에서, 적어도 하나의 반도체 층(1030)은 복수의 EML(1035)을 포함하는 "탠덤(tandem)" 구조를 형성할 수 있다. 일부 비제한적인 예에서, 이러한 탠덤 구조는 또한 적어도 하나의 전하 생성 층(CGL: charge generation layer)을 포함할 수 있다.
당업자는 반도체 층(1031, 1033, 1035, 1037, 1039) 중 적어도 하나를 생략하고/하거나 결합함으로써 디바이스(1000)의 구조를 변경할 수 있다는 것을 쉽게 이해할 것이다.
또한, 적어도 하나의 반도체 층(1030)의 층들(1031, 1033, 1035, 1037, 1039) 중 임의의 층은 임의의 수의 서브-층을 포함할 수 있다. 또한, 이러한 층들(1031, 1033, 1035, 1037, 1039) 및/또는 그의 서브-층(들) 중 임의의 층은 다양한 혼합물(들) 및/또는 조성 구배(들)를 포함할 수 있다. 또한, 당업자는 디바이스(1000)가 무기 및/또는 유기금속 물질을 포함하는 적어도 하나의 층을 포함할 수 있으며 유기 물질을 단독으로 포함하는 디바이스로 반드시 제한되지 않을 수 있다는 것을 이해할 것이다. 비제한적인 예로서, 디바이스(1000)는 적어도 하나의 QD를 포함할 수 있다.
일부 비제한적인 예에서, HIL(1031)은 애노드에 의한 정공의 주입을 용이하게 할 수 있는 정공 주입 물질을 사용하여 형성될 수 있다.
일부 비제한적 예에서, HTL(1033)은, 일부 비제한적 예에서, 높은 정공 이동성을 나타낼 수 있는 정공 수송 물질을 사용하여 형성될 수 있다.
일부 비제한적 예에서, ETL(1037)은, 일부 비제한적 예에서, 높은 전자 이동성을 나타낼 수 있는 전자 수송 물질을 사용하여 형성될 수 있다.
일부 비제한적인 예에서, EIL(1039)은 캐소드에 의한 전자의 주입을 용이하게 할 수 있는 전자 주입 물질을 사용하여 형성될 수 있다.
일부 비제한적 예에서, EML(1035)은, 비제한적 예로서, 호스트 물질을 적어도 하나의 이미터 물질로 도핑함으로써 형성될 수 있다. 일부 비제한적인 예에서, 이미터 물질은 형광 이미터, 인광 이미터, 열적으로 활성화된 지연 형광(TADF: thermally activated delayed fluorescence) 이미터 및/또는 이들의 복수의 임의의 조합일 수 있다.
일부 비제한적인 예에서, 디바이스(1000)는 OLED일 수 있으며, 여기서 적어도 하나의 반도체 층(1030)은 전도성 박막 필름 전극들(1020, 1040) 사이에 개재된 적어도 하나의 EML(1035)을 포함하고, 이에 의해 이들 사이에 전위차가 인가될 때, 정공은 애노드를 통해 적어도 하나의 반도체 층(1030)으로 주입될 수 있고, 전자는 캐소드를 통해 적어도 하나의 반도체층(1030)으로 주입되고, EML(1035)을 향해 이동하고 결합하여 광자의 형태로 EM 방사선을 방출할 수 있다.
일부 비제한적인 예에서, 디바이스(1000)는 적어도 하나의 반도체 층(1030)이 적어도 하나의 QD를 포함하는 활성층을 포함할 수 있는 전자 발광 QD 디바이스일 수 있다. 전류가 전원(1005)에 의해 제1 전극(1020) 및 제2 전극(1040)에 제공될 수 있을 때, 그들 사이에 적어도 하나의 반도체 층(1030)을 포함하는 활성층으로부터 광자가 방출될 수 있다.
당업자는 디바이스(1000)의 구조가 적어도 하나의 반도체 층(1030) 스택 내의 적절한 위치(들)에 정공 차단층(HBL: hole blocking layer)(도시되지 않음), 전자 차단층(EBL: electron blocking layer)(도시되지 않음), 추가의 전하 수송층(CTL: charge transport layer)(도시되지 않음) 및/또는 추가의 전하 주입층(CIL: charge injection layer)(도시되지 않음)을 제한 없이 포함하는 적어도 하나의 추가의 층(도시되지 않음)을 도입함으로써 변경될 수 있다는 것을 쉽게 이해할 것이다.
일부 비제한적인 예에서, 예를 들어 OLED 디바이스(1000)가 조명 패널을 포함하는 경우, 디바이스(1000)의 전체 가로 방향 양태는 단일 방출 요소에 대응할 수 있다. 이와 같이, 도 10에 도시된 실질적으로 평면인 단면 프로파일은 실질적으로 디바이스(1000)의 전체 가로 방향 양태를 따라 연장될 수 있어서, EM 방사선은 실질적으로 디바이스의 전체 가로 방향 범위를 따라 디바이스(1000)로부터 방출된다. 일부 비제한적인 예에서, 이러한 단일 방출 요소는 디바이스(1000)의 단일 구동 회로에 의해 구동될 수 있다.
일부 비제한적인 예에서, 예를 들어 OLED 디바이스(1000)가 디스플레이 모듈을 포함하는 경우, 디바이스(1000)의 가로 방향 양태는 디바이스(1000)의 복수의 발광 영역(1610)(도 16)으로 세분될 수 있으며, 여기서 디바이스 구조(1000)의 단면 양태는 도 16에서 제한 없이 도시된 각각의 발광 영역(들)(1610) 내에서 동력을 공급하였을 때 그로부터 EM 방사선의 방출을 야기할 수 있다.
발광 영역
예를 들어, 도 11에서 비제한적인 예로서 도시될 수 있는 일부 비제한적인 예에서, 발광 영역(1610)의 활성 영역(1130)은 횡단 방향 양태에서 제1 전극(1020) 및 제2 전극(1040)에 의해 속박되고, 가로 방향 양태에서 제1 전극(1020) 및 제2 전극(1040)에 의해 정의되는 발광 영역(1610)에 구속되도록 정의될 수 있다. 당업자는 발광 영역(1610)의 가로 방향 범위, 따라서 활성 영역(1130)의 가로 방향 경계가 제1 전극(1020) 및 제2 전극(1040) 중 어느 하나 또는 둘 모두의 전체적인 가로 방향 양태에 대응하지 않을 수 있다는 것을 이해할 것이다. 오히려, 발광 영역(1610)의 가로 방향 범위는 실질적으로 제1 전극(1020) 및 제2 전극(1040) 중 어느 하나의 가로 방향 범위 이하일 수 있다. 비제한적인 예로서, 제1 전극(1020)의 일부는 픽셀 정의 층(PDL: pixel definition layer)(들)(1140)(도 11)에 의해 덮일 수 있고/있거나 제2 전극(1040)의 일부는 적어도 하나의 반도전성 층(1030) 상에 배치되지 않을 수 있으며, 그 결과 두 시나리오 중 어느 하나 또는 둘 모두에서 발광 영역(1610)은 가로 방향으로 제한될 수 있다.
일부 비제한적인 예에서, 디바이스(1000)의 개별 발광 영역(1610)은 가로 방향 패턴으로 레이아웃될 수 있다. 일부 비제한적인 예에서, 패턴은 제1 가로 방향을 따라 연장될 수 있다. 일부 비제한적인 예에서, 패턴은 또한, 일부 비제한적인 예에서, 제1 가로 방향에 대해 실질적으로 법선 방향일 수 있는 제2 가로 방향을 따라 연장될 수도 있다. 일부 비제한적인 예에서, 패턴은 이러한 패턴의 다수의 요소를 가질 수 있으며, 이들 각각의 요소는 그의 발광 영역(1610)에 의해 방출된 광의 파장, 이러한 발광 영역(1610)의 형상, (제1 및/또는 제2 가로 방향(들) 중 어느 하나 또는 둘 모두에 따른) 치수, (제1 및/또는 제2 가로 방향(들) 중 어느 하나 및/또는 둘 모두에 대한) 배향 및/또는 패턴의 이전 요소로부터의 (제1 및/또는 제2 가로 방향(들) 중 어느 하나 또는 둘 모두에 대한) 간격을 제한 없이 포함하는 그들의 적어도 하나의 특징을 특징으로 한다. 일부 비제한적인 예에서, 패턴은 제1 및/또는 제2 가로 방향(들) 중 어느 하나 또는 둘 모두에서 반복될 수 있다.
일부 비제한적인 예에서, 디바이스(1000)의 각각의 개별 발광 영역(1610)은 연관된 발광 영역(1610)에 대한 OLED 구조를 구동하기 위해 디바이스(1000)의 백플레인(1015) 내의 대응하는 구동 회로와 연관되고 그에 의해 구동될 수 있다. 발광 영역(1610)이 제1 (행) 가로 방향 및 제2 (열) 가로 방향 모두로 연장되는 규칙적인 패턴으로 레이아웃될 수 있는 경우를 제한 없이 포함하는 일부 비제한적인 예에서, 제1 가로 방향으로 연장되는 발광 영역(1610)의 각각의 행에 대응하는 백플레인(1015) 내의 신호 라인(signal line) 및 제2 가로 방향으로 연장되는 발광 영역(1610)의 각각의 열에 대응하는 신호 라인이 있을 수 있다. 이러한 비제한적인 구성에서, 행 선택 라인 상의 신호는 거기에 전기적으로 결합된 스위칭 TFT(들)(1101)의 개개의 게이트에 동력을 공급할 수 있고 데이터 라인 상의 신호는 거기에 전기적으로 결합된 스위칭 TFT(들)(1101)의 개개의 소스에 동력을 공급할 수 있으며, 따라서 행 선택 라인/데이터 라인 쌍 상의 신호는 전원(1005)의 양극 단자에 의해 이러한 쌍과 연관된 발광 영역(1610)의 OLED 구조의 애노드에 전기적으로 결합되고 동력을 공급하여 그로부터 광자의 방출을 야기할 수 있으며, 그의 캐소드는 전원(1005)의 음극 단자와 전기적으로 결합될 수 있다.
일부 비제한적인 예에서, 디바이스(1000)의 각각의 발광 영역(1610)은 단일 디스플레이 픽셀(2210)(도 22a)에 대응할 수 있다. 일부 비제한적인 예에서, 각각의 픽셀(2210)은 소정의 파장 스펙트럼에서 광을 방출할 수 있다. 일부 비제한적인 예에서, 파장 스펙트럼은 가시 스펙트럼의 색상에 대응할 수 있지만, 이로 제한되지 않는다.
일부 비제한적인 예에서, 디바이스(1000)의 각각의 발광 영역(1610)은 디스플레이 픽셀(2210)의 서브-픽셀(174x)(도 17a)에 대응할 수 있다. 일부 비제한적인 예에서, 복수의 서브-픽셀(174x)을 조합하여 단일 디스플레이 픽셀(2210)을 형성하거나 또는 나타낼 수 있다.
일부 비제한적인 예에서, 단일 디스플레이 픽셀(2210)은 3개의 서브-픽셀(174x)로 나타낼 수 있다. 일부 비제한적인 예에서, 3개의 서브-픽셀(174x)은 각각 R(적색) 서브-픽셀(1741), G(녹색) 서브-픽셀(1742) 및/또는 B(청색) 서브-픽셀(1743)로 표시될 수 있다. 일부 비제한적인 예에서, 단일 디스플레이 픽셀(2210)은 4개의 서브-픽셀(174x)로 나타낼 수 있으며, 여기서 이러한 서브-픽셀(174x) 중 3개는 R(적색), G(녹색) 및 B(청색) 서브-픽셀(174x)로 표시될 수 있으며 제4 서브-픽셀(174x)은 W(백색) 서브-픽셀(174x)로 표시될 수 있다. 일부 비제한적인 예에서, 소정의 서브-픽셀(174x)에 의해 방출된 EM 방사선의 방출 스펙트럼은 서브-픽셀(174x)에 의해 표시되는 색상에 대응할 수 있다. 일부 비제한적인 예에서, EM 방사선의 파장은 이러한 색상에 대응하는 것이 아니라 당업자에게 명백한 방식으로 추가 처리를 수행하여 그에 대응하는 색상으로 파장을 변환시킬 수 있다.
상이한 색상의 서브-픽셀(174x)의 파장은 상이할 수 있기 때문에, 이러한 서브-픽셀(174x)의 광학 특성은 특히 실질적으로 균일한 두께 프로파일을 갖는 공통 전극(1020, 1040)이 상이한 색상의 서브-픽셀(174x)에 사용될 수 있는 경우에 서로 다를 수 있다.
실질적으로 균일한 두께를 갖는 공통 전극(1020, 1040)이 디바이스(800)에서 제2 전극(1040)으로 제공될 수 있는 경우, 디바이스(800)의 광학적 성능은 각각의 (서브-)픽셀(2210/174x)과 연관된 방출 스펙트럼에 따라 용이하게 미세 조정되지 않을 수 있다. 이러한 OLED 디바이스(1000)에 사용되는 제2 전극(1040)은, 일부 비제한적인 예에서, 복수의 (서브-)픽셀(2210/174x)을 코팅하는 공통 전극(1020, 1040)일 수 있다. 비제한적인 예로서, 이러한 공통 전극(1020, 1040)은 디바이스(1000) 전체에 걸쳐 실질적으로 균일한 두께를 갖는 비교적 얇은 전도성 필름일 수 있다. 일부 비제한적인 예에서, 상이한 (서브-)픽셀(들)(2210/174x) 내에 배치된 유기층의 두께를 변화시킴으로써 각각의 (서브-)픽셀(2210/174x) 색상과 연관된 광학 미세공동 효과(optical microcavity effect)들을 조정하려는 노력을 하여 왔지만, 이러한 접근 방식은, 일부 비제한적인 예에서는, 적어도 일부 경우에 상당한 정도의 광학 미세공동 효과의 조정을 제공할 수 있다. 또한, 일부 비제한적인 예에서, 이러한 접근 방식은 OLED 디스플레이 생산 환경에서 구현하기 어려울 수 있다.
결과적으로, 일부 비제한적인 예에서 OLED 디바이스(1000)를 제한 없이 포함하는 광전자 디바이스를 구성하는 데 사용될 수 있는 상이한 굴절률을 갖는 많은 박막 층 및 코팅에 의해 생성되는 광학 계면의 존재는 상이한 색상의 서브-픽셀(174x)에 대한 상이한 광학 미세공동 효과를 생성할 수 있다.
디바이스(1000)에서 관찰된 미세공동 효과에 영향을 미칠 수 있는 일부 인자는 전체 경로 길이(일부 비제한적인 예에서는 디바이스(1000)로부터 방출된 EM 방사선이 통과하여 아웃커플링되기 전에 이동할 상기 디바이스의 전체 두께(세로 방향 양태)에 대응할 수 있음) 및 다양한 층 및 코팅의 굴절률을 포함하지만, 이에 제한되지 않는다.
일부 비제한적인 예에서, (서브-) 픽셀(2210/174x)의 발광 영역(들)(1610)의 가로 방향 양태 내에서 및 전체에 걸쳐 전극(1020, 1040)의 두께를 조절하면 관찰 가능한 미세공동 효과에 영향을 미칠 수 있다. 일부 비제한적인 예에서, 이러한 영향은 전체 광로 길이의 변화에 기인할 수 있다.
일부 비제한적인 예에서, 전체 광로 길이의 변화에 더하여, 전극(1020, 1040)의 두께의 변화도 또한, 일부 비제한적인 예에서, 이를 통과하는 광의 굴절 지수를 변화시킬 수 있다. 일부 비제한적인 예에서, 이는 특히 전극(1020, 1040)이 적어도 하나의 증착 층(430)으로 형성될 수 있는 경우일 수 있다.
일부 비제한적인 예에서, 적어도 하나의 광학 미세공동 효과를 조절함으로써 변경될 수 있는 디바이스(1000)의 광학 특성, 및/또는, 일부 비제한적인 예에서는, (서브-) 픽셀(2210/174x)의 발광 영역(들)(1610)의 가로 방향 양태 전체에 걸친 광학 특성은 방출 스펙트럼, 강도(광도를 포함하지만 이에 제한되지 않음) 및/또는 휘도의 각도 의존성 및/또는 방출된 광의 색상 이동을 제한 없이 포함하는 방출된 EM 방사선의 각도 분포를 제한 없이 포함할 수 있다.
일부 비제한적인 예에서, 서브-픽셀(174x)은 제1 디스플레이 픽셀(2210)을 나타내기 위해 다른 서브-픽셀(174x)의 제1 세트와 연관되고 또한 제2 디스플레이 픽셀(2210)을 나타내기 위해 다른 서브-픽셀(174x)의 제2 세트와 연관되므로, 제1 및 제2 디스플레이 픽셀(2210)은 그들과 연관된 동일한 서브-픽셀(들)(174x)을 가질 수 있다.
서브-픽셀(174x)에서 디스플레이 픽셀(2210)로의 패턴 및/또는 조직은 계속 발전하고 있다. 현재 및 미래의 모든 패턴 및/또는 조직은 본 개시내용의 범위에 속하는 것으로 간주된다.
비-발광 영역
일부 비제한적인 예에서, 디바이스(1000)의 다양한 발광 영역(1610)은 적어도 하나의 가로 방향으로 하나 이상의 비-발광 영역(1620)(도 16)에 의해 실질적으로 둘러싸이고 분리될 수 있으며, 여기서 도 10에 비제한적으로 도시된 디바이스 구조(1000)의 단면 양태에 따른 구조 및/또는 구성은 그로부터 광자가 방출되는 것을 실질적으로 억제하도록 변경될 수 있다. 일부 비제한적인 예에서, 비-발광 영역(1620)은 가로 방향 양태에서 발광 영역(1610)이 실질적으로 결여된 영역을 포함할 수 있다.
따라서, 도 11의 단면도에 도시된 바와 같이, 적어도 하나의 반도체 층(1030)의 다양한 층들의 가로 방향 토폴로지는 적어도 하나의 비-발광 영역(1620)에 의해 (적어도 하나의 측면 방향으로) 둘러싸인 적어도 하나의 발광 영역(1610)을 정의하도록 변경될 수 있다.
일부 비제한적인 예에서, 단일 디스플레이 (서브-) 픽셀(2210/174x)에 대응하는 발광 영역(1610)은 가로 방향 양태(1120)를 갖는 적어도 하나의 비-발광 영역(1620)에 의해 적어도 하나의 가로 방향으로 둘러싸인 가로 방향 양태(1110)를 갖는 것으로 이해될 수 있다.
이하, OLED 디스플레이(1000)의 단일 디스플레이 (서브-) 픽셀(2210/174x)에 대응하는 발광 영역(1610)에 적용된 디바이스(1000)의 단면 양태의 구현의 비제한적인 예가 기술될 것이다. 이러한 구현의 피처들이 발광 영역(1610)에 특이적인 것으로 도시되어 있지만, 당업자는, 일부 비제한적인 예에서, 하나를 초과하는 발광 영역(1610)이 공통 피처를 포함할 수 있다는 것을 이해할 것이다.
일부 비제한적인 예에서, 제1 전극(1020)은 디바이스(1000)의 노출된 층 표면(11) 위에 배치될 수 있으며, 일부 비제한적인 예에서는, 적어도 발광 영역(1610)의 가로 방향 양태(1110)의 일부 내에 배치될 수 있다. 일부 비제한적인 예에서, 적어도 (서브-) 픽셀(들)(2210/174x)의 발광 영역(1610)의 가로 방향 양태(1110) 내에서, 노출된 층 표면(11)은, 제1 전극(1020)의 증착 시에, 단일 디스플레이 (서브-) 픽셀(2210/174x)에 대응하는 발광 영역(1610)을 위한 구동 회로를 구성하는 다양한 TFT 구조(1101)의 TFT 절연 층(1109)을 포함할 수 있다.
일부 비제한적인 예에서, TFT 절연층(1109)은 제1 전극(1020)이 도 11에 도시된 바와 같이 TFT 드레인 전극(1108)을 비제한적으로 포함하는 TFT 전극(1105, 1107, 1108) 중 하나와 전기적으로 결합될 수 있도록 그들을 관통하여 연장되는 개구와 함께 형성될 수 있다.
당업자는 구동 회로가 복수의 TFT 구조(1101)를 포함한다는 것을 이해할 것이다. 도 11에서, 예시의 단순성을 위해, 단지 하나의 TFT 구조(1101)만이 도시될 수 있지만, 당업자는 이러한 TFT 구조(1101)가 구동 회로를 포함하는 그러한 복수의 것들을 대표한다는 것을 이해할 것이다.
단면 양태에서, 각각의 발광 영역(1610)의 구성은, 일부 비제한적인 예에서는, 실질적으로 주변 비-발광 영역(들)(1620)의 가로 방향 양태(1120) 전체에 걸쳐 적어도 하나의 PDL(1140)을 도입함으로써 정의될 수 있다. 일부 비제한적인 예에서, PDL(1140)은 절연성 유기 및/또는 무기 물질을 포함할 수 있다.
일부 비제한적인 예에서, PDL(1140)은 실질적으로 TFT 절연 층(1109) 위에 증착되지만, 도시된 바와 같이, 일부 비제한적인 예에서, PDL(1140)은 또한 적어도 증착된 제1 전극(1020) 및/또는 그의 외부 에지의 일부 위에 연장할 수 있다.
일부 비제한적인 예에서, 도 11에 도시된 바와 같이, PDL(1140)의 단면 두께 및/또는 프로파일은 (서브-) 픽셀(2210/174x)에 대응하는 둘러싸인 발광 영역(1610)의 가로 방향 양태(1110)와 함께 주변 비-발광 영역(1620)의 가로 방향 양태(1120)의 경계를 따라 증가된 두께의 영역에 의해 각각의 (서브-) 픽셀(2210/174x)의 발광 영역(1610)에 실질적으로 계곡 형상(valley-shaped)의 구성을 제공할 수 있다.
일부 비제한적인 예에서, PDL(1140)의 프로파일은 주변 비-발광 영역(1620)의 가로 방향 양태(1120)와, 일부 비제한적인 예에서, 이러한 비-발광 영역(1620)의 가로 방향 양태(1120) 내에 실질적으로 잘 맞는 둘러싸인 발광 영역(1610)의 가로 방향 양태(1110) 사이의 경계로부터 멀어지는 것을 제한 없이 포함하는 이러한 계곡 형상 구성을 초과하여 감소된 두께를 가질 수 있다.
PDL(들)(1140)이 일반적으로는 그에 의해 둘러싸인 발광 영역(들)(1610)을 정의하는 계곡 형상 구성을 형성하기 위해 선형으로 경사진 표면을 갖는 것으로 예시되었지만, 당업자는, 일부 비제한적인 예에서, 이러한 PDL(들)(1140)의 형상, 종횡비, 두께, 폭 및/또는 구성 중 적어도 하나는 변경될 수 있다는 것을 이해할 것이다. 비제한적인 예로서, PDL(1140)은 더 가파르거나 더 완만하게 경사진 부분으로 형성될 수 있다. 일부 비제한적인 예에서, 이러한 PDL(들)(1140)은 제1 전극(1020)의 적어도 하나의 에지를 덮을 수 있는, 그것이 증착되는 표면으로부터 실질적으로는 법선 방향으로 멀리 연장되도록 구성될 수 있다. 일부 비제한적인 예에서, 이러한 PDL(들)(1140)은 잉크젯 프린팅을 제한 없이 포함하는 프린팅을 제한 없이 포함하는 용액-처리 기술에 의해 그 위에 적어도 하나의 반도체 층(1030)이 증착되도록 구성될 수 있다.
일부 비제한적인 예에서, 적어도 하나의 반도체 층(1030)은 적어도 (서브-) 픽셀(들)(2210/174x)의 이러한 발광 영역(1610)의 가로 방향 양태(1110)의 부분을 포함하는 디바이스(1000)의 노출된 층 표면(11) 위에 증착될 수 있다. 일부 비제한적인 예에서, 적어도 (서브-) 픽셀(들)(2210/174x)의 발광 영역(1610)의 가로 방향 양태(1110) 내에서, 이러한 노출된 층 표면(11)은, 적어도 하나의 반도체 층(1030)(및/또는 그의 층들(1031, 1033, 1035, 1037, 1039))의 증착 시에, 제1 전극(1020)을 포함할 수 있다.
일부 비제한적인 예에서, 적어도 하나의 반도체 층(1030)은 또한 (서브-) 픽셀(들)(2210/174x)의 발광 영역(1610)의 가로 방향 양태(1110)를 넘어 적어도 부분적으로는 주변 비-발광 영역(들)(1620)의 가로 방향 양태(1120) 내에서 연장될 수 있다. 일부 비제한적인 예에서, 이러한 주변 비-발광 영역(들)(1620)의 이러한 노출된 층 표면(11)은, 적어도 하나의 반도체 층(1030)의 증착 시에, PDL(들)(1140)을 포함할 수 있다.
일부 비제한적인 예에서, 제2 전극(1040)은 적어도 (서브-) 픽셀(들)(2210/174x)의 발광 영역(1610)의 가로 방향 양태(1110)의 적어도 일부를 포함하는 디바이스(1000)의 노출된 층 표면(11) 위에 배치될 수 있다. 일부 비제한적인 예에서, 적어도 (서브-) 픽셀(들)(2210/174x)의 발광 영역(1610)의 가로 방향 양태(1110) 내에서, 이러한 노출된 층 표면(11)은, 제2 전극(1020)의 증착 시에, 적어도 하나의 반도체 층(1030)을 포함할 수 있다.
일부 비제한적인 예에서, 제2 전극(1040)은 또한 (서브-) 픽셀(들)(2210/174x)의 발광 영역(1610)의 가로 방향 양태(1110)를 넘어 적어도 부분적으로는 주변 비-발광 영역(들)(1620)의 가로 방향 양태(1120) 내에서 연장될 수 있다. 일부 비제한적인 예에서, 이러한 주변 비-발광 영역(들)(1620)의 이러한 노출된 층 표면(11)은, 제2 전극(1040)의 증착 시에, PDL(들)(1140)을 포함할 수 있다.
일부 비제한적인 예에서, 제2 전극(1040)은 주변 비-발광 영역(들)(1620)의 가로 방향 양태(1120)의 실질적으로 모든 부분 또는 상당한 부분에 걸쳐 연장될 수 있다.
패턴화된 전극의 선택적 증착
일부 비제한적인 예에서, 패턴화 코팅(610)의 사전 선택적 증착에 의해 오픈 마스크 및/또는 마스크 없는 증착 공정에서 증착 물질(731)의 선택적 증착을 달성하는 능력을 이용하여 OLED 디바이스(1000), 및/또는 그와 전기적으로 결합된 전도성 요소를 제한 없이 포함하는 광전자 디바이스의 패턴화된 전극(1020, 1040, 1550), 및/또는 그의 적어도 하나의 층의 선택적 증착을 달성할 수 있다.
이러한 방식에서, 섀도우 마스크(615)를 사용하는 도 4의 패턴화 코팅(610)으로서의 패턴화 코팅(610)의 선택적 증착, 및 증착 물질(731)의 오픈 마스크 및/또는 마스크 없는 증착을 조합하여 적어도 하나의 증착 층(430)의 선택적 증착을 수행하여 증착 층(430)을 형성하기 위한 증착 공정 내에서 섀도우 마스크(615)를 사용하지 않고서도 도 7에 도시된 디바이스(700a)에서 패턴화된 전극(1020, 1040, 1550), 및/또는 그의 적어도 하나의 층, 및/또는 그와 전기적으로 결합된 전도성 요소를 제한 없이 포함하는 디바이스 피처를 형성할 수 있다. 일부 비제한적인 예에서, 이러한 패턴화는 디바이스(700a)의 투과율을 허용 및/또는 향상시킬 수 있다.
이하, 이러한 디바이스(1000)에 다양한 구조적 및/또는 성능 능력을 부여하기 위한 이러한 패턴화된 전극(1020, 1040, 1550), 및/또는 그의 적어도 하나의 층, 및/또는 그와 전기적으로 결합된 전도성 요소의 다수의 비제한적인 예를 설명할 것이다.
전술한 결과로서, (서브-) 픽셀(2210/174x)의 발광 영역(1610)의 가로 방향 양태(1110) 및/또는 발광 영역(1610)을 둘러싸는 비-발광 영역(들)(1620)의 가로 방향 양태(1120) 전체에 걸쳐, 제1 전극(1020), 제2 전극(1040), 보조 전극(1550)(도 15) 중의 적어도 하나 및/또는 그와 전기적으로 결합되는 전도성 요소를 제한 없이 포함하는 디바이스 피처를 디바이스(1000)의 프런트플레인(1010)의 노출된 층 표면(11) 상에 패턴으로 선택적으로 증착하는 것이 목적일 수 있다. 일부 비제한적인 예에서, 제1 전극(1020), 제2 전극(1040), 및/또는 보조 전극(1550)은 복수의 증착 층(430) 중 적어도 하나에서 증착될 수 있다.
도 12는 예시적인 패턴화된 전극(1200)을 평면도로 도시한 것으로, 도면에서 제2 전극(1040)은 디바이스(1000)의 예시적인 버전(1300)(도 13)에서 사용하기에 적합할 수 있다. 전극(1200)은 내부에 패턴화된 복수의 개구(1220)를 갖거나 정의하는 단일 연속 구조를 포함하는 패턴(1210)으로 형성될 수 있으며, 여기서 개구(1220)는 캐소드가 없는 디바이스(1200)의 영역에 대응할 수 있다.
도면에서, 비제한적인 예로서, 패턴(1210)은 (서브-) 픽셀(들)(2210/174x)에 대응하는 발광 영역(들)(1610)의 가로 방향 양태(들)(1110)와 이러한 발광 영역(들)(1610)을 둘러싸는 비-발광 영역(들)(1620)의 가로 방향 양태(들)(1120) 사이에 구별 없이 디바이스(1000)의 전체 가로 방향 범위에 걸쳐 배치될 수 있다. 따라서, 예시된 예는 그의 외부 표면 상에 입사되는 광에 대해 실질적으로 투과성일 수 있으며, 따라서 이러한 외부 입사광의 상당 부분이 본원에서 개시되는 바와 같은 디바이스(1300) 내부에서 생성된 광자의 방출(전면발광, 배면발광 및/또는 양면발광) 이외에도 디바이스(1300)를 통해 투과될 수 있는 디바이스(1300)에 대응할 수 있다.
디바이스(1300)의 투과율은 개구(1220)의 평균 크기, 및/또는 개구(1220)의 간격 및/또는 밀도를 제한 없이 포함하여 채용된 패턴(1210)을 변경함으로써 조정 및/또는 수정될 수 있다.
이제 도 13을 참조하면, 도 12의 라인 13-13을 따라 절취한 디바이스(1300)의 단면도가 도시될 수 있다. 도면에서, 디바이스(1300)는 기판(10), 제1 전극(1020) 및 적어도 하나의 반도체 층(1030)을 포함하는 것으로 도시될 수 있다.
패턴화 코팅(610)은 하부 층(130)의 노출된 층 표면(11) 상의 패턴(1210)에 실질적으로 대응하는 패턴으로 선택적으로 배치될 수 있다.
도면에서 제2 전극(1040)인 패턴화된 전극(1200)을 형성하기에 적합한 증착 층(430)은 오픈 마스크 및/또는 마스크 없는 증착 공정을 사용하여 하부 층(130)의 실질적으로 모든 노출된 층 표면(11) 상에 배치될 수 있다. 하부층(130)은 패턴(1210) 내에 배치된 패턴화 코팅(610)의 영역, 및 패턴화 코팅(610)이 증착되지 않은 패턴(1210) 내의 적어도 하나의 반도체층(1030)의 영역 모두를 포함할 수 있다. 일부 비제한적인 예에서, 패턴화 코팅(610)의 영역은 패턴(1210) 내에 도시된 개구(1220)를 포함하는 제1 부분(601)에 실질적으로 대응할 수 있다.
(개구(1220)에 대응하는) 패턴화 코팅(610)이 배치된 패턴(1210)의 이러한 영역들의 핵 생성 억제 특성으로 인해, 이러한 영역 상에 배치된 증착 물질(731)은 잔류하지 않는 경향이 있어 패턴(1210)의 나머지 부분에 실질적으로 대응할 수 있는 증착 층(430)의 선택적 증착의 패턴을 생성하고 증착 층(430)의 폐쇄 코팅(440)이 실질적으로 결여된 개구(1220)에 대응하는 패턴(1210)의 제1 부분(601)의 이러한 영역들이 남을 수 있다.
다시 말해, 캐소드를 형성할 증착 층(430)은 실질적으로는 단지 패턴(1210)에서 개구(1220)를 둘러싸지만 점유하지는 않는 적어도 하나의 반도체 층(1030)의 이러한 영역을 포함하는 제2 부분(602) 상에만 선택적으로 증착될 수 있다.
도 14a는 전극(1020, 1040, 1550)의 복수의 패턴(1410, 1420)을 도시하는 개략도를 평면도로 도시할 수 있다.
일부 비제한적인 예에서, 제1 패턴(1410)은 제1 가로 방향으로 연장하는 복수의 세장형의 이격된 영역을 포함할 수 있다. 일부 비제한적 예에서, 제1 패턴(1410)은 복수의 제1 전극(1020)을 포함할 수 있다. 일부 비제한적 예에서, 제1 패턴(1410)을 포함하는 복수의 영역은 전기적으로 결합될 수 있다.
일부 비제한적인 예에서, 제2 패턴(1420)은 제2 가로 방향으로 연장하는 복수의 세장형의 이격된 영역을 포함할 수 있다. 일부 비제한적인 예에서, 제2 가로 방향은 제1 가로 방향에 대해 실질적으로 법선 방향일 수 있다. 일부 비제한적인 예에서, 제2 패턴(1420)은 복수의 제2 전극(1040)을 포함할 수 있다. 일부 비제한적 예에서, 제2 패턴(1420)을 포함하는 복수의 영역은 전기적으로 결합될 수 있다.
일부 비제한적인 예에서, 제1 패턴(1410) 및 제2 패턴(1420)은 일반적으로는 디바이스(1000)의 1400으로 도시된 예시적인 버전의 일부를 형성할 수 있다.
일부 비제한적인 예에서, (서브-) 픽셀(들)(2210/174x)에 대응하는 발광 영역(들)(1610)의 가로 방향 양태(들)(1110)은 제1 패턴(1410)이 제2 패턴(1420)과 중첩되는 곳에 형성될 수 있다. 일부 비제한적인 예에서, 비-발광 영역(1620)의 가로 방향 양태(들)(1120)은 가로 방향 양태(들)(1110) 이외의 다른 임의의 가로 방향 양태에 대응할 수 있다.
일부 비제한적인 예에서, 전원(1005)의, 일부 비제한적인 예에서는 양극 단자일 수 있는 제1 단자는 제1 패턴(1410)의 적어도 하나의 전극(1020, 1040, 1550)과 전기적으로 결합될 수 있다. 일부 비제한적인 예에서, 제1 단자는 적어도 하나의 구동 회로를 통해 제1 패턴(1410)의 적어도 하나의 전극(1020, 1040, 1550)과 결합될 수 있다. 일부 비제한적인 예에서, 전원(1005)의, 일부 비제한적인 예에서는 음극 단자일 수 있는 제2 단자는 제2 패턴(1420)의 적어도 하나의 전극(1020, 1040, 1550)과 전기적으로 결합될 수 있다. 일부 비제한적인 예에서, 제2 단자는 적어도 하나의 구동 회로를 통해 제2 패턴(1420)의 적어도 하나의 전극(1020, 1040, 1550)과 결합될 수 있다.
이제 도 14b를 참조하면, 도 14a의 라인 14B-14B를 따라 절취한 증착 단계 1400b에서의 디바이스(1400)의 단면도가 도시될 수 있다. 도면에서, 단계 1400b에서의 디바이스(1400)는 기판(10)을 포함하는 것으로 도시될 수 있다.
패턴화 코팅(610)은 도면에 도시된 바와 같이 기판(10)일 수 있는 하부 층(130)의 노출된 층 표면(11) 상의 제1 패턴(1410)의 정반대에 실질적으로 대응하는 패턴으로 선택적으로 배치될 수 있다.
도면에서 제1 전극(1020)인 전극들(1020, 1040, 1550)의 제1 패턴(1410)을 형성하기에 적합한 증착 층(430)은 오픈 마스크 및/또는 마스크 없는 증착 공정을 사용하여 하부 층(130)의 실질적으로 모든 노출된 층 표면(11) 상에 배치될 수 있다. 하부층(130)은 제1 패턴(1410)과 정반대로 배치된 패턴화 코팅(610)의 영역들, 및 패턴화 코팅(610)이 증착되지 않은 제1 패턴(1410)으로 배치된 기판(10)의 영역들 모두를 포함할 수 있다. 일부 비제한적인 예에서, 기판(10)의 영역은 제1 패턴(1410)의 세장형의 이격된 영역에 실질적으로 대응할 수 있는 반면, 패턴화 코팅(610)의 영역은 그들 사이에 갭을 포함하는 제1 부분(601)에 실질적으로 대응할 수 있다.
(그들 사이의 갭에 대응하는) 패턴화 코팅(610)이 배치된 제1 패턴(1410)의 이러한 영역들의 핵 생성 억제 특성으로 인해, 이러한 영역 상에 배치된 증착 층(430)은 잔류하지 않는 경향이 있어 제1 패턴(1410)의 세장형의 이격된 영역에 실질적으로 대응할 수 있는 증착 층(430)의 선택적 증착의 패턴을 생성하고 증착 층(430)의 폐쇄 코팅(440)이 실질적으로 결여된 그들 사이의 갭을 포함하는 제1 부분(601)이 남을 수 있다.
다시 말해, 전극(1020, 1040, 1550)의 제1 패턴(1410)을 형성할 수 있는 증착 층(430)은 실질적으로는 단지 제1 패턴(1410)의 세장형의 이격된 영역을 정의하는 기판(10)의 이러한 영역을 포함하는 제2 부분(602) 상에만 선택적으로 증착될 수 있다.
이제 도 14c를 참조하면, 도 14a의 라인 14C-14C를 따라 절취한 디바이스(1400)의 단면도 1400c가 도시될 수 있다. 도면에서, 디바이스(1400)는 기판(10); 도 14b에 도시되어 있는 바와 같이 증착된 전극(1020)의 제1 패턴(1410), 및 적어도 하나의 반도체 층(들)(1030)을 포함하는 것으로 도시될 수 있다.
일부 비제한적인 예에서, 적어도 하나의 반도체 층(들)(1030)은 디바이스(1400)의 실질적으로 모든 가로 방향 양태(들)에 걸쳐 공통 층으로서 제공될 수 있다.
패턴화 코팅(610)은 도면에 도시된 바와 같이 적어도 하나의 반도체 층(1030)인 하부 층(130)의 노출된 층 표면(11) 상의 제2 패턴(1420)에 실질적으로 대응하는 패턴으로 선택적으로 배치될 수 있다.
도면에서 제2 전극(1040)인 전극들(1020, 1040, 1550)의 제2 패턴(1420)을 형성하기에 적합한 증착 층(430)은 오픈 마스크 및/또는 마스크 없는 증착 공정을 사용하여 하부 층(130)의 실질적으로 모든 노출된 층 표면(11) 상에 배치될 수 있다. 하부층(130)은 제2 패턴(1420)과 정반대로 배치된 패턴화 코팅(610)의 영역, 및 패턴화 코팅(610)이 증착되지 않은 제2 패턴(1420)의 적어도 하나의 반도체층(들)(1030)의 영역 모두를 포함할 수 있다. 일부 비제한적인 예에서, 적어도 하나의 반도체층(들)(1030)의 영역은 제2 패턴(1420)의 세장형의 이격된 영역을 포함하는 제1 부분(601)에 실질적으로 대응할 수 있는 반면, 패턴화 코팅(610)의 영역은 그들 사이에 갭에 실질적으로 대응할 수 있다.
(그들 사이의 갭에 대응하는) 패턴화 코팅(610)이 배치된 제2 패턴(1420)의 이러한 영역들의 핵 생성 억제 특성으로 인해, 이러한 영역 상에 배치된 증착 층(430)은 잔류하지 않는 경향이 있어 제2 패턴(1420)의 세장형의 이격된 영역에 실질적으로 대응할 수 있는 증착 층(430)의 선택적 증착의 패턴을 생성하고 증착 층(430)의 폐쇄 코팅(440)이 실질적으로 결여된 그들 사이의 갭을 포함하는 제1 부분(601)이 남을 수 있다.
다시 말해, 전극(1020, 1040, 1550)의 제2 패턴(1420)을 형성할 수 있는 증착 층(430)은 실질적으로는 단지 제2 패턴(1420)의 세장형의 이격된 영역을 정의하는 NPC(920)의 이러한 영역을 포함하는 제2 부분(602) 상에만 선택적으로 증착될 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610), 및 전극(1020, 1040, 1550)의 제1 패턴(1410) 및/또는 제2 패턴(1420) 중 어느 하나 또는 둘 다를 형성하기 위해 이후에 증착되는 증착 층(430)의 평균 층 두께는 소정의 용도 및 소정의 성능 특성을 제한 없이 포함하는 다양한 파라미터에 따라 달라질 수 있다. 일부 비제한적인 예에서, 패턴화 코팅(610)의 평균 층 두께는 이후에 증착되는 증착 층(430)의 평균 층 두께에 필적하고/하거나 실질적으로 그 이하일 수 있다. 이후에 증착되는 증착 층(430)의 선택적 패턴화를 달성하기 위해 비교적 얇은 패턴화 코팅(610)을 사용하는 것은 가요성 디바이스(1000)를 제공하는 데 적합할 수 있다. 일부 비제한적인 예에서, 비교적 얇은 패턴화 코팅(610)은 배리어 코팅(1450)이 증착될 수 있는 비교적 평평한 표면을 제공할 수 있다. 일부 비제한적인 예에서, 배리어 코팅(1450)의 적용을 위해 이러한 비교적 평평한 표면을 제공하면 그러한 표면에 대한 배리어 코팅(1450)의 접착력이 증가할 수 있다.
전극(1020, 1040, 1550)의 제1 패턴(1410) 중 적어도 하나 및 전극(1020, 1040, 1550)의 제2 패턴(1420) 중 적어도 하나는 직접적으로 및/또는, 일부 비제한적인 예에서는, (서브-) 픽셀(들)(2210/174x)에 대응하는 발광 영역(들)(1610)의 가로 방향 양태(들)(1110)로부터 광자 방출을 제어하기 위해 그들 개개의 구동 회로(들)를 통하는지의 여부에 관계없이 전원(1005)과 전기적으로 결합될 수 있다.
보조 전극
당업자는 도 14a 내지 도 14c에 도시된 제2 패턴(1420)으로 제2 전극(1040)을 형성하는 공정이, 일부 비제한적인 예에서는, 디바이스(1000)를 위한 보조 전극(1550)을 형성하는 데 사용되는 공정과 유사한 방식으로 사용될 수 있다는 것을 이해할 것이다. 일부 비제한적인 예에서, 그의 제2 전극(1040)은 공통 전극을 포함할 수 있으며, 보조 전극(1550)은 제2 패턴(1420)으로, 일부 비제한적인 예에서는, 제2 전극(1040)의 위에 또는 일부 비제한적인 예에서는 그의 아래에 증착되어 그와 전기적으로 결합될 수 있다. 일부 비제한적인 예에서, 이러한 보조 전극(1550)에 대한 제2 패턴(1420)은 이러한 제2 패턴(1420)의 세장형의 이격된 영역이 실질적으로 (서브-) 픽셀(들)(2210/174x)에 대응하는 발광 영역(들)(1610)의 가로 방향 양태(들)(1110)를 둘러싸고 있는 비-발광 영역(들)(1620)의 가로 방향 양태(들)(1120) 내에 놓이도록 할 수 있다. 일부 비제한적인 예에서, 이러한 보조 전극(1550)에 대한 제2 패턴(1420)은 이러한 제2 패턴(1420)의 세장형의 이격된 영역이 실질적으로 (서브-) 픽셀(들)(2210/174x)에 대응하는 발광 영역(들)(1610)의 가로 방향 양태(들)(1110), 및/또는 그들을 둘러싸고 있는 비-발광 영역(들)(1620)의 가로 방향 양태(들)(1120) 내에 놓이도록 할 수 있다.
도 15는 실질적으로 유사하지만, 상기 패턴으로 배치되고 제2 전극(1040)과 전기적으로 결합된(도시되지 않음) 적어도 하나의 보조 전극(1550)을 추가로 포함할 수 있는 디바이스(1000)의 예시적인 버전(1500)의 예시적인 단면도를 도시할 수 있다.
보조 전극(1550)은 전기 전도성일 수 있다. 일부 비제한적인 예에서, 보조 전극(1550)은 적어도 하나의 금속 및/또는 금속 산화물로 형성될 수 있다. 이러한 금속의 비제한적인 예는 Cu, Al, 몰리브덴(Mo), 또는 Ag를 포함한다. 비제한적인 예로서, 보조 전극(1550)은 Mo/Al/Mo에 의해 형성된 것을 제한 없이 포함하는 다중층 금속 구조를 포함할 수 있다. 이러한 금속 산화물의 비제한적인 예는 ITO, ZnO, IZO, 또는 In, 또는 Zn을 함유하는 다른 산화물을 포함한다. 일부 비제한적인 예에서, 보조 전극(1550)은 Ag/ITO, Mo/ITO, ITO/Ag/ITO, 또는 ITO/Mo/ITO를 제한 없이 포함하는 적어도 하나의 금속 및 적어도 하나의 금속 산화물의 조합에 의해 형성되는 다중층 구조를 포함할 수 있다. 일부 비제한적인 예에서, 보조 전극(1550)은 복수의 이러한 전기 전도성 물질을 포함한다.
디바이스(1500)는 기판(10), 제1 전극(1020) 및 적어도 하나의 반도체 층(1030)을 포함하는 것으로 도시될 수 있다.
제2 전극(1040)은 적어도 하나의 반도체 층(1030)의 실질적으로 모든 노출된 층 표면(11) 상에 배치될 수 있다.
일부 비제한적인 예에서, 특히 전면발광 디바이스(1500)에서, 제2 전극(1040)은, 비제한적인 예로서, 제2 전극(1040)의 존재와 관련된 광 간섭(감쇠, 반사 및/또는 확산을 포함하지만, 이에 제한되지 않음)을 감소시키기 위하여 비교적 얇은 전도성 필름 층(도시되지 않음)을 증착함으로써 형성될 수 있다. 일부 비제한적인 예에서, 다른 곳에서 논의된 바와 같이, 제2 전극(1040)의 감소된 두께는 일반적으로는 제2 전극(1040)의 시트 저항을 증가시킬 수 있으며, 이러한 저항의 증가는, 일부 비제한적인 예에서, 디바이스(1500)의 성능 및/또는 효율을 감소시킬 수 있다. 제2 전극(1040)과 전기적으로 결합될 수 있는 보조 전극(1550)을 제공함으로써, 일부 비제한적인 예에서, 제2 전극(1040)과 연관된 시트 저항 및 그에 따른 IR 강하가 감소될 수 있다.
일부 비제한적인 예에서, 디바이스(1500)는 배면발광 및/또는 양면발광 디바이스(1500)일 수 있다. 이러한 예에서, 제2 전극(1040)은 이러한 디바이스(1500)의 광학적 특성에 실질적으로 악영향을 미치지 않으면서 비교적 두꺼운 전도성 층으로 형성될 수 있다. 그럼에도 불구하고, 이러한 시나리오에서조차, 제2 전극(1040)은 그럼에도 불구하고 비교적 얇은 전도성 필름 층(도시되지 않음)으로 형성될 수 있고, 따라서, 비제한적인 예로서, 디바이스(1500)는 그의 외부 표면 상에 입사되는 광에 대해 실질적으로 투과성일 수 있으며, 따라서 이러한 외부 입사광의 상당 부분이 본원에서 개시되는 바와 같이 디바이스(1500) 내부에서 생성된 광자의 방출 이외에도 디바이스(1500)를 통해 투과될 수 있다.
패턴화 코팅(610)은 도면에 도시된 바와 같이 적어도 하나의 반도체 층(1030)일 수 있는 하부 층(130)의 노출된 층 표면(11) 상의 패턴으로 선택적으로 배치될 수 있다. 일부 비제한적인 예에서, 도면에 도시된 바와 같이, 패턴화 코팅(610)은 패턴의 제1 부분에 일련의 평행 행(1520)으로서 배치될 수 있다.
패턴화된 보조 전극(1550)을 형성하기에 적합한 증착 층(430)은 오픈 마스크 및/또는 마스크 없는 증착 공정을 사용하여 하부 층(130)의 실질적으로 모든 노출된 층 표면(11) 상에 배치될 수 있다. 하부층(130)은 행 패턴(1520)으로 배치된 패턴화 코팅(610)의 영역, 및 패턴화 코팅(610)이 증착되지 않은 적어도 하나의 반도체층(1030)의 영역 모두를 포함할 수 있다.
패턴화 코팅(610)이 배치된 이러한 행(1520)의 핵 생성 억제 특성으로 인해, 이러한 행(1520) 상에 배치된 증착 층(430)은 잔류하지 않는 경향이 있어 패턴의 적어도 하나의 제2 부분(602)에 실질적으로 대응할 수 있는 증착 층(430)의 선택적 증착의 패턴을 생성하고 증착 층(430)의 폐쇄 코팅(440)이 실질적으로 결여된 행(1520)을 포함하는 제1 부분(601)이 남을 수 있다.
다시 말해, 보조 전극(1550)을 형성할 수 있는 증착 층(430)은 실질적으로는 단지 행(1520)을 둘러싸지만 점유하지는 않는 적어도 하나의 반도체 층(1030)의 이러한 영역을 포함하는 제2 부분(602) 상에만 선택적으로 증착될 수 있다.
일부 비제한적인 예에서, 보조 전극(1550)을 선택적으로 증착하여 디바이스(1500)의 가로 방향 양태의 특정 행(1520) 만을 덮고 그의 다른 영역들은 덮이지 않은 상태로 유지하면 보조 전극(1550)의 존재와 관련된 광 간섭이 제어 및/또는 감소될 수 있다.
일부 비제한적인 예에서, 보조 전극(1550)은 전형적인 가시거리에서 육안으로 쉽게 감지되지 않을 수 있는 패턴으로 선택적으로 증착될 수 있다.
일부 비제한적인 예에서, 보조 전극(1550)은 이러한 디바이스의 전극의 유효 저항을 감소시키는 것을 포함하는 OLED 디바이스 이외의 다른 디바이스에 형성될 수 있다.
도 7에 도시된 공정을 제한 없이 포함하여 패턴화 코팅(610)을 사용함으로써 고온 증착 층(430) 증착 공정 동안 섀도우 마스크(615)를 사용하지 않고서도 제2 전극(1040), 및/또는 보조 전극(1550)을 제한 없이 포함하는 전극(1020, 1040, 1550)을 패턴화하는 능력은 보조 전극(1550)의 다양한 구성의 전개를 가능하게 할 수 있다.
일부 비제한적인 예에서, 보조 전극(1550)은 이웃하는 발광 영역(1610) 사이에 배치되어 제2 전극(1040)과 전기적으로 결합될 수 있다. 비제한적인 예에서, 보조 전극(1550)의 폭은 이웃하는 발광 영역(1610) 사이의 이격 거리 이하일 수 있다. 그 결과, 보조 전극(1550)의 양측에 있는 적어도 하나의 비-발광 영역(1620) 내에 갭이 존재할 수 있다. 일부 비제한적인 예에서, 이러한 배열은 보조 전극(1550)이, 일부 비제한적인 예에서, 발광 영역(1610) 중 적어도 하나로부터의 디바이스(1500)의 광 출력을 간섭할 가능성을 감소시킬 수 있다. 일부 비제한적인 예에서, 이러한 배열은 보조 전극(1550)이 상대적으로 두꺼운 경우(일부 비제한적인 예에서는, 수백 nm 초과 및/또는 수 미크론 정도의 두께)에 적절할 수 있다. 일부 비제한적인 예에서, 보조 전극(1550)의 종횡비는 약 0.05 중 적어도 하나, 예를 들어 적어도 약 0.1, 0.2, 0.5, 0.8, 1, 또는 2 중 적어도 하나를 초과할 수 있다. 비제한적인 예로서, 보조 전극(1550)의 높이(두께)는 약 50 nm, 예를 들어 적어도 약 80 nm, 100 nm, 200 nm, 500 nm, 700 nm, 1,000 nm, 1,500 nm, 1,700 nm, 또는 2,000 nm 중 적어도 하나를 초과할 수 있다.
도 16은 디바이스(1000)의 예시적인 버전(1600)의 (서브-) 픽셀(들)(2210/174x)에 대응할 수 있는 발광 영역(1610)의 가로 방향 양태(1110), 및 발광 영역(1610)을 둘러싸는 비-발광 영역(1620)의 가로 방향 양태(1120) 둘 모두 위에 오버레이될 수 있는 그리드로서 형성된 보조 전극(1550)의 패턴(1650)의 예를 도시하는 개략도를 평면도로 도시할 수 있다.
일부 비제한적인 예에서, 보조 전극(1550)의 패턴(1650)은 발광 영역(1610)의 가로 방향 양태(1110) 중 어느 것도 실질적으로 덮지 않도록 실질적으로는 비-발광 영역(1620)의 가로 방향 양태(1120) 전체가 아닌 단지 일부 위에서만 연장될 수 있다.
당업자는, 도면에서, 보조 전극(1550)의 패턴(1650)이 그의 모든 요소가 서로 물리적으로 연결되어 그와 전기적으로 결합되고, 일부 비제한적인 예에서는 제1 전극(1020), 및/또는 일부 비제한적인 예에서는 제2 전극(1040)일 수 있는 적어도 하나의 전극(1020, 1040, 1550)과 서로 물리적으로 연결되어 그와 전기적으로 결합되도록 연속적인 구조로 형성되는 것으로 도시될 수 있지만, 보조 전극(1550)의 패턴(1650)은 서로 전기적으로 결합된 상태를 유지하면서 물리적으로는 서로 연결될 수 없는 보조 전극(1550)의 패턴(1650)의 복수의 개별 요소들로서 제공될 수 있다는 것을 이해할 것이다. 그럼에도 불구하고, 보조 전극(1550)의 패턴(1650)의 이러한 개별 요소들은 적어도 하나의 전극(1020, 1040, 1550)의 시트 저항을 여전히 실질적으로 낮출 수 있으며, 그들은 디바이스(1600)와 전기적으로 결합되고, 결과적으로 디바이스(1600)의 광학적 특성을 실질적으로 방해하지 않으면서 그의 효율을 증가시킬 수 있다.
일부 비제한적인 예에서, 보조 전극(1550)은 (서브-) 픽셀(들)(2210/174x)의 다양한 배열을 갖는 디바이스(1600)에 사용될 수 있다. 일부 비제한적인 예에서, (서브-) 픽셀(2210/174x) 배열은 실질적으로 다이아몬드 형상일 수 있다.
비제한적인 예로서, 도 17a는, 디바이스(1000)의 예시적인 버전(1700)에서, 다이아몬드 구성의 PDL(1140)을 포함하는 복수의 비-발광 영역(1620)의 가로 방향 양태에 의해 둘러싸인, 서브 픽셀(174x)에 각각 대응하는 발광 영역(1610)의 복수의 그룹(1741-1743)을 평면도로 도시할 수 있다. 일부 비제한적인 예에서, 구성은 제1 및 제2 행의 교대 패턴으로 발광 영역(1610) 및 PDL(1140)의 패턴(1741-1743)에 의해 정의될 수 있다.
일부 비제한적인 예에서, PDL(1140)을 포함하는 비-발광 영역(1620)의 가로 방향 양태(1120)는 실질적으로 타원 형상일 수 있다.
일부 비제한적인 예에서, 제1 행의 비-발광 영역(1620)의 가로 방향 양태(1120)의 장축은 제2 행의 비-발광 영역(1620)의 가로 방향 양태(1120)의 장축에 대해 정렬되고 실질적으로 그에 수직일 수 있다. 일부 비제한적인 예에서, 제1 행의 비-발광 영역(1620)의 가로 방향 양태(1120)의 장축은 제1 행의 축에 실질적으로 평행할 수 있다.
일부 비제한적인 예에서, 발광 영역(1610)의 제1 그룹(1741)은 제1 파장의 EM 방사선을 방출하는 서브-픽셀(174x)에 대응할 수 있고, 일부 비제한적인 예에서 제1 그룹(1741)의 서브-픽셀(174x)은 R(적색) 서브 픽셀(1741)에 대응할 수 있다. 일부 비제한적인 예에서, 제1 그룹(1741)의 발광 영역(1610)의 가로 방향 양태(1110)는 실질적으로 다이아몬드 형상의 구성을 가질 수 있다. 일부 비제한적인 예에서, 제1 그룹(1741)의 발광 영역(1610)은 PDL(1140)이 선행되고 뒤따르는 제1 행의 패턴 내에 놓일 수 있다. 일부 비제한적인 예에서, 제1 그룹(1741)의 발광 영역(1610)의 가로 방향 양태(1110)는 동일한 행의 PDL(1140)을 포함하는 선행 및 후속 비-발광 영역(1620)의 가로 방향 양태(1120)뿐만 아니라 제2 행의 선행 및 후속 패턴으로 PDL(1140)을 포함하는 인접한 비-발광 영역(1620)의 가로 방향 양태(1120)와 약간 중첩될 수 있다.
일부 비제한적인 예에서, 발광 영역(1610)의 제2 그룹(1742)은 제2 파장의 EM 방사선을 방출하는 서브-픽셀(174x)에 대응할 수 있고, 일부 비제한적인 예에서 제2 그룹(1742)의 서브-픽셀(174x)은 G(녹색) 서브 픽셀(1742)에 대응할 수 있다. 일부 비제한적인 예에서, 제2 그룹(1741)의 발광 영역(1610)의 가로 방향 양태(1110)는 실질적으로 타원형 구성을 가질 수 있다. 일부 비제한적인 예에서, 제2 그룹(1741)의 발광 영역(1610)은 PDL(1140)이 선행되고 뒤따르는 제2 행의 패턴 내에 놓일 수 있다. 일부 비제한적인 예에서, 제2 그룹(1741)의 발광 영역(1610)의 가로 방향 양태(1110) 중 일부의 장축은 제1 각도에 있을 수 있으며, 일부 비제한적인 예에서는 제2 행의 축에 대해 45°일 수 있다. 일부 비제한적인 예에서, 제2 그룹(1741)의 발광 영역(1610)의 가로 방향 양태(1110) 중 다른 것들의 장축은 제2 각도에 있을 수 있으며, 일부 비제한적인 예에서는 제1 각도에 실질적으로 수직일 수 있는 제2 각도에 있을 수 있다. 일부 비제한적인 예에서, 가로 방향 양태(1110)가 제1 각도에서 장축을 갖는 제1 그룹(1741)의 발광 영역(1610)은 가로 방향 양태(1110)가 제2 각도에서 장축을 갖는 제1 그룹(1741)의 발광 영역(1610)과 교번할 수 있다.
일부 비제한적인 예에서, 발광 영역(1610)의 제3 그룹(1743)은 제3 파장의 EM 방사선을 방출하는 서브-픽셀(174x)에 대응할 수 있고, 일부 비제한적인 예에서 제3 그룹(1743)의 서브-픽셀(174x)은 B(청색) 서브 픽셀(1743)에 대응할 수 있다. 일부 비제한적인 예에서, 제3 그룹(1743)의 발광 영역(1610)의 가로 방향 양태(1110)는 실질적으로 다이아몬드 형상의 구성을 가질 수 있다. 일부 비제한적인 예에서, 제3 그룹(1743)의 발광 영역(1610)은 PDL(1140)이 선행되고 뒤따르는 제1 행의 패턴 내에 놓일 수 있다. 일부 비제한적인 예에서, 제3 그룹(1743)의 발광 영역(1610)의 가로 방향 양태(1110)는 동일한 행의 PDL(1140)을 포함하는 선행 및 후속 비-발광 영역(1620)의 가로 방향 양태(1110)뿐만 아니라 제2 행의 선행 및 후속 패턴으로 PDL(1140)을 포함하는 인접한 비-발광 영역(1620)의 가로 방향 양태(1120)와 약간 중첩될 수 있다. 일부 비제한적인 예에서, 제2 행의 패턴은 제1 그룹(1741)의 발광 영역(1610)과 제3 그룹(1743)의 발광 영역(1610)을 교대로 포함하고, 이들 각각은 PDL(1140)이 선행되고 뒤따를 수 있다.
이제 도 17b를 참조하면, 도 17a의 라인 17B-17B를 따라 절취한 디바이스(1700)의 예시적인 단면도가 도시될 수 있다. 도면에서, 디바이스(1700)는 기판(10) 및 그의 노출된 층 표면(11) 상에 형성된 제1 전극(1020)의 복수의 요소를 포함하는 것으로 도시될 수 있다. 기판(10)은 베이스 기판(1012)(예시의 편의상 도시되지 않음) 및/또는 각각의 서브-픽셀(174x)에 대응하고 이를 구동하기 위한 적어도 하나의 TFT 구조(1101)를 포함할 수 있다. PDL(1140)은 PDL(1140)을 포함하는 비-발광 영역(들)(1620)에 의해 분리된 제1 전극(1020)의 각각의 요소 위에 발광 영역(들)(1610)을 정의하기 위해 제1 전극(1020)의 요소들 사이에서 기판(10) 위에 형성될 수 있다. 도면에서, 발광 영역(들)(1610)은 모두 제2 그룹(1742)에 대응할 수 있다.
일부 비제한적인 예에서, 적어도 하나의 반도체 층(1030)은 주변 PDL(1140) 사이에서 제1 전극(1020)의 각각의 요소 상에 증착될 수 있다.
일부 비제한적인 예에서, 일부 비제한적인 예에서 공통 캐소드일 수 있는 제2 전극(1040)은 제2 그룹(1742)의 발광 영역(들)(1610) 위에 증착되어 그의 및 주변 PDL(1140) 위에 G(녹색) 서브-픽셀(들)(1742)을 형성할 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610)는 G(녹색) 서브-픽셀(1742)의 제2 그룹(1742)의 발광 영역(들)(1610)의 가로 방향 양태(1110) 전체에 걸쳐 제2 전극(1040) 위에 선택적으로 증착되어 패턴화 코팅(610)이 실질적으로 결여될 수 있는 제2 전극(1040)의 일부 위에, 즉 PDL(1140)을 포함하는 비-발광 영역(들)(1620)의 가로 방향 양태(1120) 전체에 걸쳐 증착 층(430)의 선택적 증착을 가능하게 할 수 있다. 일부 비제한적인 예에서, 증착 층(430)은 PDL(1140)의 경사 부분 상에 잔류하지 않고 패턴화 코팅(610)으로 코팅될 수 있는 이러한 경사 부분의 베이스로 하강하는 경향이 있을 수 있기 때문에, 증착 층(430)은 PDL(1140)의 실질적으로 평면인 부분을 따라 축적되는 경향이 있을 수 있다. 일부 비제한적인 예에서, PDL(1140)의 실질적으로 평면인 부분 상의 증착 층(430)은 제2 전극(1040)과 전기적으로 결합될 수 있는 적어도 하나의 보조 전극(1550)을 형성할 수 있다.
일부 비제한적인 예에서, 디바이스(1700)는 CPL, 및/또는 아웃커플링 층을 포함할 수 있다. 비제한적인 예로서, 이러한 CPL, 및/또는 아웃커플링 층은 제2 전극(1040)의 표면 및/또는 패턴화 코팅(610)의 표면 상에 직접 제공될 수 있다. 일부 비제한적인 예에서, 이러한 CPL, 및/또는 아웃커플링 층은 (서브-) 픽셀(2210/174x)에 대응하는 적어도 하나의 발광 영역(1610)의 가로 방향 양태(1110) 전체에 걸쳐 제공될 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610)은 또한 인덱스 매칭 코팅으로서 작용할 수도 있다. 일부 비제한적인 예에서, 패턴화 코팅(610)은 또한 아웃커플링 층으로서 작용할 수도 있다.
일부 비제한적인 예에서, 디바이스(1700)는 캡슐화 층(1450)을 포함할 수 있다. 이러한 캡슐화 층(1450)의 비제한적인 예는 디바이스(1700)를 캡슐화하기 위해 제공되는 유리 캡, 배리어 필름, 배리어 접착제, 배리어 코팅(1450), 및/또는 도면에서 점선 윤곽으로 도시된 것과 같은 TFE 층을 포함한다. 일부 비제한적인 예에서, TFE 층은 일종의 배리어 코팅(1450)으로 간주될 수 있다.
일부 비제한적인 예에서, 캡슐화 층(1450)은 제2 전극(1040) 및/또는 패턴화 코팅(610) 중 적어도 하나 위에 배열될 수 있다. 일부 비제한적인 예에서, 디바이스(1700)는 편광판, 컬러 필터, 반사 방지 코팅, 눈부심 방지 코팅, 커버 글라스 및/또는 광학적으로 투명한 접착제(OCA)를 포함한 추가의 광학 및/또는 구조 층, 코팅 및 구성요소를 포함할 수 있지만, 이에 제한되지 않는다.
이제 도 17c를 참조하면, 도 17a의 라인 17C-17C를 따라 절취한 디바이스(1700)의 예시적인 단면도가 도시될 수 있다. 도면에서, 디바이스(1700)는 기판(10) 및 그의 노출된 층 표면(11) 상에 형성된 제1 전극(1020)의 복수의 요소를 포함하는 것으로 도시될 수 있다. PDL(1140)은 PDL(1140)을 포함하는 비-발광 영역(들)(1620)에 의해 분리된 제1 전극(1020)의 각각의 요소 위에 발광 영역(들)(1610)을 정의하기 위해 제1 전극(1020)의 요소들 사이에서 기판(10) 위에 형성될 수 있다. 도면에서, 방출 영역(들)(1610)은 교대 방식으로 제1 그룹(1741) 및 제3 그룹(1743)에 대응할 수 있다.
일부 비제한적인 예에서, 적어도 하나의 반도체 층(1030)은 주변 PDL(1140) 사이에서 제1 전극(1020)의 각각의 요소 상에 증착될 수 있다.
일부 비제한적인 예에서, 일부 비제한적인 예에서 공통 캐소드일 수 있는 제2 전극(1040)은 제1 그룹(1741)의 발광 영역(들)(1610) 위에 증착되어 그의 R(적색) 서브-픽셀(들)(1741)을 형성할 수 있고/있거나, 제3 그룹(1743)의 발광 영역(들)(1610) 위에 증착되어 그의 위에 및 주변 PDL(1140) 위에 B(청색) 서브-픽셀(들)(1743)을 형성할 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610)은 R(적색) 서브-픽셀(1741)의 제1 그룹(1741) 및/또는 B(청색) 서브-픽셀(1743)의 제3 그룹(1743)의 발광 영역(들)(1610)의 가로 방향 양태(1110) 전체에 걸쳐 제2 전극(1040) 위에 선택적으로 증착되어 패턴화 코팅(610)이 실질적으로 결여될 수 있는 제2 전극(1040)의 일부 위에, 즉 PDL(1140)을 포함하는 비-발광 영역(들)(1620)의 가로 방향 양태(1120) 전체에 걸쳐 증착 층(430)의 선택적 증착을 가능하게 할 수 있다. 일부 비제한적인 예에서, 증착 층(430)은 PDL(1140)의 경사 부분 상에 잔류하지 않고 패턴화 코팅(610)으로 코팅되는 이러한 경사 부분의 베이스로 하강하는 경향이 있을 수 있기 때문에, 증착 층(430)은 PDL(1140)의 실질적으로 평면인 부분을 따라 축적되는 경향이 있을 수 있다. 일부 비제한적인 예에서, PDL(1140)의 실질적으로 평면인 부분 상의 증착 층(430)은 제2 전극(1040)과 전기적으로 결합될 수 있는 적어도 하나의 보조 전극(1550)을 형성할 수 있다.
이제 도 18을 참조하면, 도 11에 단면도로 도시된 디바이스를 포함할 수 있는 디바이스(1000)의 예시적인 버전(1800)이 도시될 수 있지만, 본원에서 설명된 추가의 증착 단계가 있을 수 있다.
디바이스(1800)는 하부 층(130)의 노출된 층 표면(11), 도면에서는, (서브-) 픽셀(2210/174x)에 대응하는 발광 영역(들)(1610)의 가로 방향 양태(1110)에 실질적으로 대응하는 디바이스(1800)의 제1 부분(601) 내에는 있고, 제1 부분(601)을 둘러싸는 비-발광 영역(들)(1620)의 가로 방향 양태(들)(1120)에 실질적으로 대응하는 디바이스(1800)의 제2 부분(602) 내에는 없는 제2 전극(1040) 상에 선택적으로 증착된 패턴화 코팅(610)을 도시할 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610)은 섀도우 마스크(615)를 사용하여 선택적으로 증착될 수 있다.
패턴화 코팅(610)은, 제1 부분(601) 내에서, 보조 전극(1550)을 형성하기 위해 증착 층(430)으로서 이후에 증착될 증착 물질(731)의 증착에 대해 상대적으로 낮은 초기 고착 확률을 갖는 노출된 층 표면(11)을 제공할 수 있다.
패턴화 코팅(610)의 선택적 증착 후에, 증착 물질(731)은 디바이스(1800) 위에 증착될 수 있지만, 단지 패턴화 코팅(610)이 실질적으로 결여된 제2 부분(602) 내에만 실질적으로 잔류하여 보조 전극(1550)을 형성할 수 있다.
일부 비제한적인 예에서, 증착 물질(731)은 오픈 마스크, 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다.
보조 전극(1550)은, 도시된 바와 같이, 실질적으로 패턴화 코팅(610)이 결여될 수 있는 제2 부분 전체에 걸쳐 제2 전극(1040) 상에 놓고 그와 물리적으로 접촉시키는 것을 포함하여 제2 전극(1040)의 시트 저항을 감소시키기 위해 제2 전극(1040)과 전기적으로 결합될 수 있다.
일부 비제한적인 예에서, 증착 층(430)은 제2 부분(602)의 증착 물질(731)의 증착에 대한 높은 초기 고착 확률을 보장하기 위해 제2 전극(1040)과 실질적으로 동일한 물질을 포함할 수 있다.
일부 비제한적인 예에서, 제2 전극(1040)은 실질적으로 순수한 Mg 및/또는 Mg와 Ag를 제한 없이 포함하는 다른 금속의 합금을 포함할 수 있다.일부 비제한적인 예에서, Mg:Ag 합금 조성은 부피 기준으로 약 1:9 내지 9:1의 범위일 수 있다. 일부 비제한적인 예에서, 제2 전극(1040)은 제한 없이 ITO 및/또는 IZO, 및/또는 금속 및/또는 금속 산화물의 조합과 같은 삼원 금속 산화물을 제한 없이 포함하는 금속 산화물을 포함할 수 있다.
일부 비제한적인 예에서, 보조 전극(1550)을 형성하기 위해 사용되는 증착 층(430)은 실질적으로 순수한 Mg를 포함할 수 있다.
이제 도 19를 참조하면, 도 11에 단면도로 도시된 디바이스를 포함할 수 있는 디바이스(1000)의 예시적인 버전(1900)이 도시될 수 있지만, 본원에서 설명된 추가의 증착 단계가 있을 수 있다.
디바이스(1900)는 하부 층(130)의 노출된 층 표면(11), 도면에서는, (서브-) 픽셀(2210/174x)에 대응하는 발광 영역(들)(1610)의 가로 방향 양태(1110)의 일부에 실질적으로 대응하는 디바이스(1900)의 제1 부분(601) 내에는 있지만 제2 부분(602) 내에는 없는 제2 전극(1040) 위에 선택적으로 증착된 패턴화 코팅(610)을 도시할 수 있다. 도면에서, 제1 부분(601)은 발광 영역(들)(1610)을 정의하는 PDL(1140)의 경사진 부분의 범위를 따라 부분적으로 연장될 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610)은 섀도우 마스크(615)를 사용하여 선택적으로 증착될 수 있다.
패턴화 코팅(610)은, 제1 부분(601) 내에서, 보조 전극(1550)을 형성하기 위해 증착 층(430)으로서 이후에 증착될 증착 물질(731)의 증착에 대해 상대적으로 낮은 초기 고착 확률을 갖는 노출된 층 표면(11)을 제공할 수 있다.
패턴화 코팅(610)의 선택적 증착 후에, 증착 물질(731)은 디바이스(1900) 위에 증착될 수 있지만, 단지 패턴화 코팅(610)이 실질적으로 결여된 제2 부분(602) 내에만 실질적으로 잔류하여 보조 전극(1550)을 형성할 수 있다. 이와 같이, 디바이스(1900)에서, 보조 전극(1550)은 발광 영역(들)(1610)을 정의하는 PDL(1140)의 경사진 부분 전체에 걸쳐 부분적으로 연장될 수 있다.
일부 비제한적인 예에서, 증착 층(430)은 오픈 마스크, 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다.
보조 전극(1550)은, 도시된 바와 같이, 실질적으로 패턴화 코팅(610)이 결여될 수 있는 제2 부분(602) 전체에 걸쳐 제2 전극(1040) 상에 놓고 그와 물리적으로 접촉시키는 것을 포함하여 제2 전극(1040)의 시트 저항을 감소시키기 위해 제2 전극(1040)과 전기적으로 결합될 수 있다.
일부 비제한적인 예에서, 제2 전극(1040)을 구성할 수 있는 물질은 증착 물질(731)의 증착에 대해 높은 초기 고착 확률을 갖지 않을 수 있다.
이제 도 20을 참조하면, 도 11에 단면도로 도시된 디바이스를 포함할 수 있는 디바이스(1000)의 예시적인 버전(2000)이 도시될 수 있지만, 본원에서 설명된 추가의 증착 단계가 있을 수 있는 이러한 시나리오를 예시할 수 있다.
디바이스(2000)는 하부 물질의 노출된 층 표면(11), 도면에서는, 제2 전극(1040) 위에 증착된 NPC(920)를 도시할 수 있다.
일부 비제한적인 예에서, NPC(920)는 오픈 마스크, 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다.
이후, 패턴화 코팅(610)은 하부 물질의 노출된 층 표면(11), 도면에서는, (서브-) 픽셀(2210/174x)에 대응하는 발광 영역(들)(1610)의 가로 방향 양태(1110)의 일부분에 실질적으로 대응하는 디바이스(2000)의 제1 부분(601) 내에는 있고, 제1 부분(601)을 둘러싸는 비-발광 영역(들)(1620)의 가로 방향 양태(들)(1120)에 실질적으로 대응하는 디바이스(2000)의 제2 부분(602) 내에는 없는 NPC(920) 위에 선택적으로 증착될 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610)은 섀도우 마스크(615)를 사용하여 선택적으로 증착될 수 있다.
패턴화 코팅(610)은, 제1 부분(601) 내에서, 보조 전극(1550)을 형성하기 위해 증착 층(430)으로서 이후에 증착될 증착 물질(731)의 증착에 대해 상대적으로 낮은 초기 고착 확률을 갖는 노출된 층 표면(11)을 제공할 수 있다.
패턴화 코팅(610)의 선택적 증착 후에, 증착 물질(731)은 디바이스(2000) 위에 증착될 수 있지만, 단지 패턴화 코팅(610)이 실질적으로 결여된 제2 부분(602) 내에만 실질적으로 잔류하여 보조 전극(1550)을 형성할 수 있다.
일부 비제한적인 예에서, 증착 층(430)은 오픈 마스크, 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다.
보조 전극(1550)은 제2 전극(1040)과 전기적으로 결합되어 그의 시트 저항을 감소시킬 수 있다. 도시된 바와 같이, 보조 전극(1550)은 제2 전극(1040) 위에 놓여 있지 않고 물리적으로 접촉되지 않지만, 당업자는 그럼에도 불구하고 보조 전극(1550)이 다수의 널리 알려진 메커니즘에 의해 제2 전극(1040)과 전기적으로 결합될 수 있다는 것을 이해할 것이다. 비제한적인 예로서, 패턴화 코팅(610)의 비교적 얇은 필름(일부 비제한적인 예에서는, 최대 약 50 nm)의 존재는 여전히 그들을 통해 전류가 통과하도록 허용할 수 있으며, 따라서 제2 전극(1040)의 시트 저항은 감소될 수 있다.
이제 도 21을 참조하면, 도 11에 단면도로 도시된 디바이스를 포함할 수 있는 디바이스(1000)의 예시적인 버전(2100)이 도시될 수 있지만, 본원에서 설명된 추가의 증착 단계가 있을 수 있다.
디바이스(2100)는 하부 물질의 노출된 층 표면(11), 도면에서는, 제2 전극(1040) 위에 증착된 패턴화 코팅(610)을 도시할 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610)은 오픈 마스크, 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다.
패턴화 코팅(610)은 보조 전극(1550)을 형성하기 위해 증착 층(430)으로서 이후에 증착될 증착 물질(731)의 증착에 대해 상대적으로 낮은 초기 고착 확률을 갖는 노출된 층 표면(11)을 제공할 수 있다.
패턴화 코팅(610)의 증착 후, NPC(920)는 하부 층(130)의 노출된 층 표면(11), 도면에서는, 비-발광 영역(들)(1620)의 가로 방향 양태(1120)의 일부분에 실질적으로 대응하고, (서브-) 픽셀(2210/174x)에 대응하는 발광 영역(들)(1610)의 가로 방향 양태(들)(1110)에 실질적으로 대응하는 디바이스(2100)의 제2 부분(602)을 둘러싸는 패턴화 코팅(610)의 위에 선택적으로 증착될 수 있다.
일부 비제한적인 예에서, NPC(920)는 섀도우 마스크(615)를 사용하여 선택적으로 증착될 수 있다.
NPC(920)는, 제1 부분(601) 내에서, 보조 전극(1550)을 형성하기 위해 증착 층(430)으로서 이후에 증착될 증착 물질(731)의 증착에 대해 상대적으로 높은 초기 고착 확률을 갖는 노출된 층 표면(11)을 제공할 수 있다.
NPC(920)의 선택적 증착 후에, 증착 물질(731)은 디바이스(2100) 위에 증착될 수 있지만, 패턴화 코팅(610)이 NPC(920)와 중첩되는 경우에 실질적으로 잔류하여 보조 전극(1550)을 형성할 수 있다.
일부 비제한적인 예에서, 증착 층(430)은 오픈 마스크, 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다.
보조 전극(1550)은 제2 전극(1040)과 전기적으로 결합되어 제2 전극(1040)의 시트 저항을 감소시킬 수 있다.
투명 OLED
OLED 디바이스(1000)는 제1 전극(1020)(배면발광 및/또는 양면발광 디바이스의 경우)뿐만 아니라 기판(10) 및/또는 제2 전극(1040)(전면발광 및/또는 양면발광 디바이스의 경우) 중 어느 하나 또는 둘 모두를 통해 EM 방사선을 방출할 수 있기 때문에, 제1 전극(1020) 및/또는 제2 전극(1040) 중 어느 하나 또는 둘 모두를, 일부 비제한적인 예에서, 적어도 디바이스(1000)의 발광 영역(들)(1610)의 가로 방향 양태(1110)의 상당한 부분에 걸쳐 실질적으로 광자(또는 광) 투과성("투과성")으로 만드는 것이 바람직할 수 있다. 본 개시내용에서, 전극(1020, 1040)을 비제한적으로 포함하는 이러한 투과성 요소, 이러한 요소가 형성될 수 있는 물질, 및/또는 이들의 특성은, 일부 비제한적인 예에서, 적어도 하나의 파장 범위에서 실질적으로 투과성("투명"), 및/또는, 일부 비제한적인 예에서는, 부분적으로 투과성("반투명")인 요소, 물질 및/또는 그들의 특성을 포함할 수 있다.
디바이스의 발광 영역(들)(1610)의 가로 방향 양태(1110)의 적어도 상당한 부분에 걸쳐 디바이스(1000)에 투과성 특성을 부여하기 위해 다양한 메커니즘이 채용될 수 있다.
디바이스(1000)가 배면발광 디바이스 및/또는 양면발광 디바이스인 경우를 제한 없이 포함하는 일부 비제한적인 예에서, 주변 기판(10)의 투과율을 적어도 부분적으로 감소시킬 수 있는 (서브-) 픽셀(2210/174x)의 발광 영역(1610)과 연관된 구동 회로의 TFT 구조(들)(1101)는 발광 영역(1610)의 가로 방향 양태(1110) 내에서 기판(10)의 투과성 특성에 영향을 미치는 것을 피하기 위해 주변 비-발광 영역(들)(1620)의 가로 방향 양태(1120) 내에 위치할 수 있다.
디바이스(1000)가 양면발광 디바이스인 일부 비제한적인 예에서, (서브-) 픽셀(2210/174x)의 발광 영역(1610)의 가로 방향 양태(1110)와 관련하여, 전극(1020, 1040) 중 첫 번째 것은 이웃하고/하거나 인접한 (서브-) 픽셀(들)(2210/174x)의 가로 방향 양태(1110)와 관련하여 본원에서 개시되는 메커니즘 중 적어도 하나에 의해 실질적으로 투과성으로 제조될 수 있지만 이에 제한되는 것은 아니며, 전극(1020, 1040) 중 두 번째 것은 본원에서 개시되는 메커니즘 중 적어도 하나에 의해 실질적으로 투과성으로 제조될 수 있지만 이에 제한되는 것은 아니다. 따라서, (서브-) 픽셀(2210/174x)의 제1 발광 영역(1610)의 가로 방향 양태(1110)는 실질적으로 전면발광형으로 제조될 수 있는 반면 이웃하는 (서브-) 픽셀(2210/174x)의 제2 발광 영역(1610)의 가로 방향 양태(1110)는 실질적으로 배면발광형으로 제조될 수 있으며, 따라서 교대하는 (서브-) 픽셀(2210/174x) 순서로 (서브-) 픽셀(2210/174x) 중 하나의 서브세트는 실질적으로 전면발광형이고 (서브-) 픽셀(2210/174x) 중 하나의 서브세트는 실질적으로 배면발광형인 반면, 단지 각각의 (서브-) 픽셀(2210/174x)의 단일 전극(1020, 1040)만이 실질적으로 투과성으로 제조될 수 있다.
일부 비제한적인 예에서, 투과성인 전극(1020, 1040), 즉 배면발광 디바이스 및/또는 양면발광 디바이스의 경우에는 제1 전극(1020)을, 및/또는 전면발광 디바이스 및/또는 양면발광 디바이스의 경우에는 제2 전극(1040)을 제조하는 메커니즘은 투과성 박막 필름의 이러한 전극(1020, 1040)을 형성하는 것일 수 있다.
일부 비제한적인 예에서, Ag, Al을 제한 없이 포함하는 금속의 얇은 전도성 필름 층을 증착하고/하거나 Mg:Ag 합금 및/또는 Yb:Ag 합금을 제한 없이 포함하는 금속 합금의 박막 층을 증착함으로써 형성되는 것들을 제한 없이 포함하는 박막 내의 전기 전도성 증착 층(430)은 투과 특성을 나타낼 수 있다. 일부 비제한적인 예에서, 합금은 부피 기준으로 약 1:9 내지 약 9:1 범위의 조성물을 포함할 수 있다.
일부 비제한적인 예에서, 전극(1020, 1040)은 증착 층(430)의 임의의 조합의 복수의 얇은 전도성 필름 층으로 형성될 수 있으며, 이들 중 임의의 적어도 하나는 TCO, 얇은 금속 필름, 얇은 금속 합금 필름 및/또는 이들 중 임의의 것들의 임의의 조합으로 구성될 수 있다.
일부 비제한적인 예에서, 특히 이러한 박막 전도성 필름의 경우, 상대적으로 얇은 층 두께는 OLED 디바이스(1000)에서 사용하기 위한 향상된 투과 품질뿐만 아니라 유리한 광학 특성(감소된 미세공동 효과를 포함하지만, 이에 제한되지 않음)에 기여하기 위해 실질적으로 최대 수십 nm일 수 있다.
일부 비제한적인 예에서, 투과 품질을 촉진하기 위한 전극(1020, 1040)의 두께 감소는 전극(1020, 1040)의 시트 저항의 증가를 수반할 수 있다.
일부 비제한적인 예에서, 높은 시트 저항을 가진 적어도 하나의 전극(1020, 1040)을 갖는 디바이스(1000)는 작동 중에 전원(1005)과 결합될 때 큰 전류 저항(IR) 강하를 야기한다. 일부 비제한적인 예에서, 그러한 IR 강하는 전원(1005)의 준위를 증가시킴으로써 어느 정도는 보상받을 수 있다. 그러나, 일부 비제한적인 예에서, 적어도 하나의 (서브-) 픽셀(2210/174x)에 대해 높은 시트 저항으로 인한 IR 강하를 보상하기 위해 전원(1005)의 준위를 증가시키는 것은 디바이스(1000)의 효과적인 작동을 유지하기 위해 다른 구성요소에 공급되는 전압의 준위를 증가시킬 것을 요구할 수 있다.
일부 비제한적인 예에서, (TCO, 박막 금속 필름 및/또는 박막 금속 합금 필름의 임의의 조합의 적어도 하나의 박막 필름 층을 사용함으로써) 전극(1020, 1040)을 실질적으로 투과성으로 만드는 능력에 상당한 영향을 미치지 않으면서 디바이스(1000)에 대한 전력 공급 수요를 줄이기 위해, 보조 전극(1550)을 디바이스(1000) 상에 형성시켜 전류가 디바이스(1000)의 다양한 발광 영역(들)에 보다 효과적으로 전달되도록 하는 동시에, 투과성 전극(1020, 1040)의 시트 저항 및 그와 연관된 IR 강하를 감소시킬 수 있다.
일부 비제한적인 예에서, 디스플레이 디바이스(1000)의 공통 전극(1020, 1040)에 대한 시트 저항 사양은 디바이스(1000)의 (패널) 크기 및/또는 디바이스(1000) 전체에 걸친 전압 변동에 대한 허용 오차를 제한 없이 포함하는 여러 파라미터에 따라 달라질 수 있다. 일부 비제한적인 예에서, 시트 저항 사양은 패널 크기가 증가함에 따라 증가할 수 있다(즉, 더 낮은 시트 저항이 지정됨). 일부 비제한적인 예에서, 시트 저항 사양은 전압 변동에 대한 허용 오차가 감소함에 따라 증가할 수 있다.
일부 비제한적인 예에서, 시트 저항 사양은 다양한 패널 크기에 대한 이러한 사양을 준수하기 위해 보조 전극(1550)의 예시적인 두께를 추론하는 데 사용될 수 있다.
비제한적인 예로서, 전면발광 소자의 경우, 제2 전극(1040)은 투과형으로 제조될 수 있다. 다른 한편으로, 일부 비제한적인 예에서, 이러한 보조 전극(1550)은 실질적으로 투과형이 아닐 수 있으며, 이들 사이에 전도성 증착 층(430)을 증착시킴으로써 제2 전극(1040)과 전기적으로 결합시켜 제2 전극(1040)의 유효 시트 저항을 감소시킬 수 있지만, 이에 제한되지 않는다.
일부 비제한적인 예에서, 이러한 보조 전극(1550)은 (서브-) 픽셀(2210/174x)의 발광 영역(1610)의 가로 방향 양태(1110)로부터 광자의 방출을 방해하지 않도록 가로 방향 양태 및/또는 단면 양태 중 어느 하나 또는 둘 모두에 위치되고/되거나 형상화될 수 있다.
일부 비제한적인 예에서, 제1 전극(1020), 및/또는 제2 전극(1040)을 제조하는 메커니즘은 이러한 전극(1020, 1040)을 그의 발광 영역(들)(1610)의 가로 방향 양태(1110)의 적어도 일부에 걸쳐 및/또는, 일부 비제한적인 예에서는, 적어도 그들을 둘러싸는 비발광 영역(들)(1620)의 가로 방향 양태(1120)의 부분에 걸쳐 패턴으로 형성되도록 할 수 있다. 일부 비제한적인 예에서, 이러한 메커니즘은 상기에서 논의된 바와 같이 (서브-) 픽셀(2210/174x)의 발광 영역(1610)의 가로 방향 양태(1110)로부터 광자의 방출을 방해하지 않도록 가로 방향 양태 및/또는 단면 양태 중 어느 하나 또는 둘 모두의 위치에서 및/또는 형상으로 보조 전극(1550)을 형성하는 데 사용될 수 있다.
일부 비제한적인 예에서, 디바이스(1000)는 디바이스(1000)에 의해 방출된 광자의 광로 내에 전도성 산화물 물질이 실질적으로 결여될 수 있도록 구성될 수 있다. 비제한적인 예로서, (서브-) 픽셀(2210/174x)에 대응하는 적어도 하나의 발광 영역(1610)의 가로 방향 양태(1110)에서, 제2 전극(1040), 패턴화 코팅(610) 및/또는 그 위에 증착된 임의의 다른 층 및/또는 코팅을 제한 없이 적어도 하나의 반도체 층(1030) 이후에 증착된 층들 및/또는 코팅들 중 적어도 하나는 임의의 전도성 산화물 물질이 실질적으로 결여될 수 있다. 일부 비제한적인 예에서, 임의의 전도성 산화물 물질이 실질적으로 결여된 것이 디바이스(1000)에 의해 방출된 광의 흡수 및/또는 반사를 감소시킬 수 있다. 비제한적인 예로서, ITO 및/또는 IZO를 제한 없이 포함하는 전도성 산화물 물질은 적어도 가시 스펙트럼의 적어도 B(청색) 영역에서 빛을 흡수할 수 있으며, 이는 일반적으로 디바이스(1000)의 효율 및/또는 성능을 감소시킬 수 있다.
일부 비제한적인 예에서, 이들 및/또는 다른 메커니즘의 조합이 사용될 수 있다.
또한, 일부 비제한적인 예에서, 제1 전극(1020), 제2 전극(1040), 보조 전극(1550) 중 적어도 하나를 광자가 실질적으로 그의 가로 방향 양태(1110) 전체에 걸쳐 방출되도록 하기 위해 디바이스(1000)의 (서브-) 픽셀(들)(2210/174x)에 대응하는 발광 영역(1610)의 가로 방향 양태(1110)의 적어도 상당 부분에 걸쳐 실질적으로 투과성으로 만드는 것 이외에도, 디바이스(1000)가 그의 외부 표면 상의 입사광에 대해 실질적으로 투과성을 갖도록 하기 위해 본원에서 개시되는 바와 같이 디바이스(1000) 내부에서 생성된 광자의 방출(전면발광, 배면발광 및/또는 양면발광에서) 이외에도 그러한 외부 입사광의 상당 부분이 디바이스(1000)를 통해 투과될 수 있도록 디바이스(1000)의 주변 비-발광 영역(들)(1620)의 가로 방향 양태(들)(1120) 중 적어도 하나를 바닥 및 상단 방향 모두에서 실질적으로 투과성으로 만드는 것이 목적일 수 있다.
이제 도 22a를 참조하면, 일반적으로 2200으로 나타낸 디바이스(1000)의 투과(투명) 버전의 예시적인 평면도가 도시되어 있다. 일부 비제한적인 예에서, 디바이스(2200)는 복수의 픽셀 또는 픽셀 영역(2210) 및 복수의 투과 영역(2220)을 갖는 AMOLED 디바이스일 수 있다. 일부 비제한적인 예에서, 적어도 하나의 보조 전극(1550)은 픽셀 영역(들)(2210) 및/또는 투과 영역(들)(2220) 사이의 하부 물질의 노출된 층 표면(11) 상에 증착될 수 있다.
일부 비제한적인 예에서, 각각의 픽셀 영역(2210)은 서브 픽셀(174x)에 각각 대응하는 복수의 발광 영역(1610)을 포함할 수 있다. 일부 비제한적인 예에서, 서브-픽셀(174x)은 각각 R(적색) 서브-픽셀(1741), G(녹색) 서브-픽셀(1742), 및/또는 B(청색) 서브-픽셀(1743)에 대응할 수 있다.
일부 비제한적인 예에서, 각각의 투과 영역(2220)은 실질적으로 투명할 수 있고 광이 그의 단면 양태 전체를 통과하게 할 수 있다.
이제 도 22b를 참조하면, 도 22a의 라인 22B-22B를 따라 절취한 디바이스(1000)의 버전(2200)의 예시적인 단면도가 도시될 수 있다. 도면에서, 디바이스(2200)는 기판(10), TFT 절연층(1109) 및 TFT 절연층(1109)의 표면 상에 형성된 제1 전극(1020)을 포함하는 것으로 도시될 수 있다. 기판(10)은 베이스 기판(1012)(예시의 편의상 도시되지 않음) 및/또는 실질적으로 그들 아래에 위치되고 그의 제1 전극(1020)과 전기적으로 결합된 각각의 서브-픽셀(174x)에 대응하고 이를 구동하기 위한 적어도 하나의 TFT 구조(1101)를 포함할 수 있다. PDL(들)(1140)은 기판(10) 위의 비-발광 영역(1620) 내에 형성되어, 그에 대응하는 제1 전극(1020) 상에서 또한 각각의 서브-픽셀(174x)에도 대응하는 발광 영역(들)(1610)을 정의할 수 있다. PDL(들)(1140)은 제1 전극(1020)의 에지를 덮을 수 있다.
일부 비제한적인 예에서, 적어도 하나의 반도체 층(1030)은 제1 전극(1020)의 노출된 영역(들) 위에 증착되고, 일부 비제한적인 예에서는 적어도 주변 PDL(1140)의 일부 위에 증착될 수 있다.
일부 비제한적인 예에서, 제2 전극(1040)은 픽셀 영역(2210) 위를 포함하여 적어도 하나의 반도체 층(들)(1030) 위에 증착되어 그의 서브-픽셀(들)(174x)을 형성할 수 있고, 일부 비제한적인 예에서는, 투과 영역(2220)에서 주변 PDL(1140) 위에 적어도 부분적으로 증착될 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610)은 픽셀 영역(2210)과 투과 영역(2220) 모두를 포함하지만 그의 제2 부분(들)(602)을 포함하는 보조 전극(1550)에 대응하는 제2 전극(1040)의 영역은 포함하지 않는 디바이스(2200)의 제1 부분(들)(601) 위에 선택적으로 증착될 수 있다.
일부 비제한적인 예에서, 이어서 디바이스(2200)의 전체 노출된 층 표면(11)은 일부 비제한적인 예에서는 Mg일 수 있는 증착 물질(731)의 증기 플럭스(732)에 노출될 수 있다. 증착 층(430)은 패턴화 코팅(610)이 실질적으로 결여된 제2 전극(1040)의 제2 부분(들) 위에 선택적으로 증착되어 제2 전극(1040)의 코팅되지 않은 부분과 전기적으로 결합되고, 일부 비제한적인 예에서는, 그와 물리적으로 접촉하는 보조 전극(1550)을 형성할 수 있다.
동시에, 디바이스(2200)의 투과 영역(2220)은 그를 통한 EM 방사선의 투과에 실질적으로 영향을 미칠 수 있는 임의의 물질이 실질적으로 결여된 상태를 유지할 수 있다. 특히, 도면에 도시된 바와 같이, TFT 구조(1101) 및 제1 전극(1020)은, 단면 양태에서, 그에 대응하는 서브-픽셀(174x) 아래에 위치할 수 있으며, 보조 전극(1550)과 함께 투과 영역(2220) 너머에 놓일 수 있다. 결과적으로, 이러한 구성요소들은 투과 영역(2220)을 통해 투과되는 광을 감쇠시키거나 방해하지 않을 수 있다. 일부 비제한적인 예에서, 이러한 배열은 전형적인 가시거리에서 디바이스(2200)를 바라보는 관측자가 디바이스(2200)를 통해 볼 수 있도록 할 수 있으며, 일부 비제한적인 예에서는 모든 (서브-) 픽셀(들)(2210/174x)이 발광하지 않으므로 투명 디바이스(2200)를 생성할 수 있다.
도면에는 도시되지 않았지만, 일부 비제한적인 예에서, 디바이스(2200)는 보조 전극(1550)과 제2 전극(1040) 사이에 배치된 NPC(920)를 추가로 포함할 수 있다. 일부 비제한적인 예에서, NPC(920)는 또한 패턴화 코팅(610)과 제2 전극(1040) 사이에 배치될 수도 있다.
일부 비제한적인 예에서, 패턴화 코팅(610)은 적어도 하나의 반도체 층(들)(1030)과 동시에 형성될 수 있다. 비제한적인 예로서, 패턴화 코팅(610)을 형성하는 데 사용되는 적어도 하나의 물질은 적어도 하나의 반도체 층(들)(1030)을 형성하는 데 사용될 수도 있다. 이러한 비제한적인 예에서, 디바이스(2200)를 제작하기 위한 여러 단계가 감소될 수 있다.
당업자는, 일부 비제한적인 예에서, 적어도 하나의 반도체 층(들)(1030) 및/또는 제2 전극(1040)을 형성하는 것들을 제한 없이 포함하는 다양한 다른 층들 및/또는 코팅들이, 특히 이러한 층들 및/또는 코팅들이 실질적으로 투명한 경우에 투과 영역(2220)의 일부를 덮을 수 있다는 것을 이해할 것이다. 일부 비제한적인 예에서, PDL(들)(1140)은 내부에 웰을 형성하는 것을 제한 없이 포함하는 감소된 두께를 가질 수 있으며, 이는 일부 비제한적인 예에서 발광 영역(들)(1610)에 대해 정의된 웰과 유사하여 투과 영역(2220)을 통한 광 투과를 더 용이하게 할 수 있다.
당업자는, 일부 비제한적인 예에서, 도 22a 및 도 22b에 도시된 배열과 다른 (서브-) 픽셀(들)(2210/174x) 배열이 사용될 수 있다는 것을 이해할 것이다.
당업자는, 일부 비제한적인 예에서, 도 22a 및 도 22b에 도시된 배열과 다른 보조 전극(들)(1550)의 배열이 사용될 수 있다는 것을 이해할 것이다. 비제한적인 예로서, 보조 전극(들)(1550)은 픽셀 영역(2210)과 투과 영역(2220) 사이에 배치될 수 있다. 비제한적인 예로서, 보조 전극(들)(1550)은 픽셀 영역(2210) 내의 서브-픽셀(들)(174x) 사이에 배치될 수 있다.
이제 도 23a를 참조하면, 일반적으로 2300으로 나타낸 디바이스(1000)의 투명 버전의 예시적인 평면도가 도시될 수 있다. 일부 비제한적인 예에서, 디바이스(2300)는 복수의 픽셀 영역(2210) 및 복수의 투과 영역(2220)을 갖는 AMOLED 디바이스일 수 있다. 디바이스(2300)는 픽셀 영역(들)(2210) 및/또는 투과 영역(들)(2220) 사이에 놓인 보조 전극(들)(1550)이 없다는 점에서 디바이스(2200)와 다를 수 있다.
일부 비제한적인 예에서, 각각의 픽셀 영역(2210)은 서브 픽셀(174x)에 각각 대응하는 복수의 발광 영역(1610)을 포함할 수 있다. 일부 비제한적인 예에서, 서브-픽셀(174x)은 각각 R(적색) 서브-픽셀(1741), G(녹색) 서브-픽셀(1742), 및/또는 B(청색) 서브-픽셀(1743)에 대응할 수 있다.
일부 비제한적인 예에서, 각각의 투과 영역(2220)은 실질적으로 투명할 수 있고 광이 그의 단면 양태 전체를 통과하도록 할 수 있다.
이제 도 23b를 참조하면, 도 23a의 라인 23-23을 따라 절취한 디바이스(2300)의 예시적인 단면도가 도시될 수 있다. 도면에서, 디바이스(2300)는 기판(10), TFT 절연층(1109) 및 TFT 절연층(1109)의 표면 상에 형성된 제1 전극(1020)을 포함하는 것으로 도시될 수 있다. 기판(10)은 베이스 기판(1012)(예시의 편의상 도시되지 않음) 및/또는 실질적으로 그들 아래에 위치되고 그의 제1 전극(1020)과 전기적으로 결합된 각각의 서브-픽셀(174x)에 대응하고 이를 구동하기 위한 적어도 하나의 TFT 구조(1101)를 포함할 수 있다. PDL(들)(1140)은 기판(10) 위의 비-발광 영역(1620) 내에 형성되어, 그에 대응하는 제1 전극(1020) 상에서 또한 각각의 서브-픽셀(174x)에도 대응하는 발광 영역(들)(1610)을 정의할 수 있다. PDL(들)(1140)은 제1 전극(1020)의 에지를 덮는다.
일부 비제한적인 예에서, 적어도 하나의 반도체 층(1030)은 제1 전극(1020)의 노출된 영역(들) 위에 증착되고, 일부 비제한적인 예에서는 적어도 주변 PDL(1140)의 일부 위에 증착될 수 있다.
일부 비제한적인 예에서, 제1 증착 층(430a)은 픽셀 영역(2210) 위를 포함하여 적어도 하나의 반도체 층(들)(1030) 위에 증착되어 그의 서브-픽셀(들)(174x)을 형성하고, 투과 영역(2220)에서 주변 PDL(1140) 위에 증착될 수 있다. 일부 비제한적인 예에서, 제1 증착 층(430a)의 평균 층 두께는 투과 영역(2220) 전체에 걸친 제1 증착 층(430a)의 존재가 그를 통한 광의 투과를 실질적으로 감쇠시키지 않도록 비교적 얇을 수 있다. 일부 비제한적인 예에서, 제1 증착 층(430a)은 오픈 마스크, 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610)은 투과 영역(2220)을 포함하는 디바이스(2300)의 제1 부분(601) 위에 선택적으로 증착될 수 있다.
일부 비제한적인 예에서, 이어서 디바이스(2300)의 전체 노출된 층 표면(11)이 일부 비제한적인 예에서는 Mg일 수 있는 증착 물질(731)의 증기 플럭스(732)에 노출되어 패턴화 코팅(610), 일부 예에서는 픽셀 영역(2210)이 실질적으로 결여된 제1 증착 층(430a)의 제2 부분(들)(602) 위에 제2 증착 층(430b)이 선택적으로 증착될 수 있으며, 따라서 제2 증착 층(430b)이 제1 증착 층(430a)의 코팅되지 않은 부분과 전기적으로 결합되고, 일부 비제한적인 예에서는 그와 물리적으로 접촉하여 제2 전극(1040)을 형성할 수 있다.
일부 비제한적인 예에서, 제1 증착 층(430a)의 평균 층 두께는 제2 증착 층(430b)의 평균 층 두께 이하일 수 있다. 이러한 방식으로, 제1 증착 층(430a)만이 연장될 수 있는 투과 영역(2220)에서 상대적으로 높은 투과율이 유지될 수 있다. 일부 비제한적인 예에서, 제1 증착 층(430a)의 평균 층 두께는 약 30 nm, 25 nm, 20 nm, 15 nm, 10 nm, 8 nm, 또는 5 nm 중 적어도 하나 이하일 수 있다. 일부 비제한적인 예에서, 제2 증착 층(430b)의 평균 층 두께는 약 30 nm, 25 nm, 20 nm, 15 nm, 10 nm, 또는 8 nm 중 적어도 하나 이하일 수 있다.
따라서, 일부 비제한적인 예에서, 제2 전극(1040)의 두께는 약 40 nm 이하일 수 있고/있거나, 일부 비제한적인 예에서는, 5 내지 30 nm, 10 내지 25 nm, 또는 15 내지 25 nm 중 적어도 하나 이하일 수 있다.
일부 비제한적인 예에서, 제1 증착 층(430a)의 평균 층 두께는 제2 증착 층(430b)의 평균 층 두께를 초과할 수 있다. 일부 비제한적인 예에서, 제1 증착 층(430a)의 평균 층 두께 및 제2 증착 층(430b)의 평균 층 두께는 실질적으로 동일할 수 있다.
일부 비제한적인 예에서, 제1 증착 층(430a)을 형성하기 위해 사용된 적어도 하나의 증착 물질(731)은 제2 증착 층(430b)을 형성하기 위해 사용된 적어도 하나의 증착 물질(731)과 실질적으로 동일할 수 있다. 일부 비제한적인 예에서, 이러한 적어도 하나의 증착 물질(731)은 제1 전극(1020), 제2 전극(1040), 보조 전극(1550), 및/또는 이들의 증착 층(430)과 관련하여 본원에서 기술된 바와 실질적으로 동일할 수 있다.
일부 비제한적인 예에서, 디바이스(2300)의 투과 영역(2220)은 그를 통한 EM 방사선의 투과를 실질적으로 억제할 수 있는 임의의 물질이 실질적으로 결여된 상태를 유지할 수 있다. 특히, 도면에 도시된 바와 같이, TFT 구조 및/또는 제1 전극(1020)은, 단면 양태에서, 그에 대응하는 서브-픽셀(174x) 아래 및 투과 영역(2220) 너머에 위치될 수 있다. 결과적으로, 이러한 구성요소들은 투과 영역(2220)을 통해 투과되는 EM 방사선을 감쇠시키거나 방해하지 않을 수 있다. 일부 비제한적인 예에서, 이러한 배열은 전형적인 가시거리에서 디바이스(2300)를 바라보는 관측자가 디바이스(2300)를 통해 볼 수 있도록 할 수 있으며, 일부 비제한적인 예에서는 (서브-) 픽셀(들)(2210/174x)이 발광하지 않으므로 투명 AMOLED 디바이스(2300)를 생성할 수 있다.
도면에 도시되지는 않았지만, 일부 비제한적인 예에서, 디바이스(2300)는 제2 증착 층(430b)과 제1 증착 층(430a) 사이에 배치된 NPC(920)를 추가로 포함할 수 있다. 일부 비제한적인 예에서, NPC(920)는 또한 패턴화 코팅(610)과 제1 증착 층(430a) 사이에 배치될 수도 있다.
일부 비제한적인 예에서, 패턴화 코팅(610)은 적어도 하나의 반도체 층(들)(1030)과 동시에 형성될 수 있다. 비제한적인 예로서, 패턴화 코팅(610)을 형성하는 데 사용되는 적어도 하나의 물질은 적어도 하나의 반도체 층(들)(1030)을 형성하는 데 사용될 수도 있다. 이러한 비제한적인 예에서, 디바이스(2300)를 제작하기 위한 여러 단계가 감소될 수 있다.
당업자는, 일부 비제한적인 예에서, 적어도 하나의 반도체 층(들)(1030) 및/또는 제1 증착 층(430a)을 형성하는 것들을 제한 없이 포함하는 다양한 다른 층들, 및/또는 코팅들이, 특히 이러한 층들, 및/또는 코팅들이 실질적으로 투명한 경우에 투과 영역(2220)의 일부를 덮을 수 있다는 것을 이해할 것이다. 일부 비제한적인 예에서, PDL(들)(1140)은 내부에 웰을 형성하는 것을 제한 없이 포함하는 감소된 두께를 가질 수 있으며, 이는 일부 비제한적인 예에서 발광 영역(들)(1610)에 대해 정의된 웰과 유사하여 투과 영역(2220)을 통한 광 투과를 더 용이하게 할 수 있다.
당업자는, 일부 비제한적인 예에서, 도 23a 및 도 23b에 도시된 배열과 다른 (서브-) 픽셀(들)(2210/174x) 배열이 사용될 수 있다는 것을 이해할 것이다.
이제 도 23c를 참조하면, 도 23a의 라인 23-23을 따라 절취한 디바이스(1000)의 상이한 버전(2310)의 예시적인 단면도가 도시될 수 있다. 도면에서, 디바이스(2310)는 기판(10), TFT 절연층(1109) 및 TFT 절연층(1109)의 표면 상에 형성된 제1 전극(1020)을 포함하는 것으로 도시될 수 있다. 기판(10)은 베이스 기판(1012)(예시의 편의상 도시되지 않음) 및/또는 실질적으로 그들 아래에 위치되고 그의 제1 전극(1020)과 전기적으로 결합된 각각의 서브-픽셀(174x)에 대응하고 이를 구동하기 위한 적어도 하나의 TFT 구조(1101)를 포함할 수 있다. PDL(들)(1140)은 기판(10) 위의 비-발광 영역(1620) 내에 형성되어, 그에 대응하는 제1 전극(1020) 상에서 또한 각각의 서브-픽셀(174x)에도 대응하는 발광 영역(들)(1610)을 정의할 수 있다. PDL(들)(1140)은 제1 전극(1020)의 에지를 덮을 수 있다.
일부 비제한적인 예에서, 적어도 하나의 반도체 층(1030)은 제1 전극(1020)의 노출된 영역(들) 위에 증착되고, 일부 비제한적인 예에서는 적어도 주변 PDL(1140)의 일부 위에 증착될 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610)은 투과 영역(2220)을 포함하는 디바이스(2310)의 제1 부분(601) 위에 선택적으로 증착될 수 있다.
일부 비제한적인 예에서, 증착 층(430)은 픽셀 영역(2210) 위를 포함하여 적어도 하나의 반도체 층(들)(1030) 위에 증착되어 그의 서브-픽셀(들)(174x)을 형성할 수 있지만, 투과 영역(2220)에서 주변 PDL(1140) 위에는 증착되지 않을 수 있다. 일부 비제한적인 예에서, 제1 증착 층(430a)은 오픈 마스크, 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다. 일부 비제한적인 예에서, 이러한 증착은, 증착 층(430)이 적어도 하나의 반도체 층(들)(1030) 상에 증착되어 제2 전극(1040)을 형성할 수 있도록 디바이스(2310)의 전체 노출 층 표면(11)을 일부 비제한적인 예에서는 Mg일 수 있는 증착 물질(731)의 증기 플럭스(732)에 노출시켜 패턴화 코팅(610), 일부 예에서는 픽셀 영역(2210)이 실질적으로 결여된 적어도 하나의 반도체 층(들)(1030)의 제2 부분(602) 위에 증착 층(430)을 선택적으로 증착시킴으로써 수행될 수 있다.
일부 비제한적인 예에서, 디바이스(2310)의 투과 영역(2220)은 그를 통한 광의 투과에 실질적으로 영향을 미칠 수 있는 임의의 물질이 실질적으로 결여된 상태를 유지할 수 있다. 특히, 도면에 도시된 바와 같이, TFT 구조(1101) 및/또는 제1 전극(1020)은, 단면 양태에서, 그에 대응하는 서브-픽셀(174x) 아래 및 투과 영역(2220) 너머에 위치될 수 있다. 결과적으로, 이러한 구성요소들은 투과 영역(2220)을 통해 투과되는 광을 감쇠시키거나 방해하지 않을 수 있다. 일부 비제한적인 예에서, 이러한 배열은 전형적인 가시거리에서 디바이스(2310)를 바라보는 관측자가 디바이스(2310)를 통해 볼 수 있도록 할 수 있으며, 일부 비제한적인 예에서는 (서브-) 픽셀(들)(2210/174x)이 발광하지 않으므로 투명 AMOLED 디바이스(2310)를 생성할 수 있다.
임의의 증착 층(430)이 없고/없거나, 실질적으로 결여될 수 있는 투과 영역(2220)을 제공함으로써, 이러한 영역에서의 투과율은, 일부 비제한적인 예에서는, 도 23b의 디바이스(2300)와 비교하여 비제한적인 예로서 유리하게 향상될 수 있다.
도면에 도시되지는 않았지만, 일부 비제한적인 예에서, 디바이스(2310)는 증착 층(430)과 적어도 하나의 반도체 층(들)(1030) 사이에 배치된 NPC(920)를 추가로 포함할 수 있다. 일부 비제한적인 예에서, NPC(920)는 또한 패턴화 코팅(610)과 PDL(들)(1140) 사이에 배치될 수도 있다.
일부 비제한적인 예에서, 패턴화 코팅(610)은 적어도 하나의 반도체 층(들)(1030)과 동시에 형성될 수 있다. 비제한적인 예로서, 패턴화 코팅(610)을 형성하는 데 사용되는 적어도 하나의 물질은 적어도 하나의 반도체 층(들)(1030)을 형성하는 데 사용될 수도 있다. 이러한 비제한적인 예에서, 디바이스(2310)를 제작하기 위한 여러 단계가 감소될 수 있다.
당업자는, 일부 비제한적인 예에서, 적어도 하나의 반도체 층(들)(1030) 및/또는 증착 층(430)을 형성하는 것들을 제한 없이 포함하는 다양한 다른 층들, 및/또는 코팅들이, 특히 이러한 층들, 및/또는 코팅들이 실질적으로 투명한 경우에 투과 영역(2220)의 일부를 덮을 수 있다는 것을 이해할 것이다. 일부 비제한적인 예에서, PDL(들)(1140)은 내부에 웰을 형성하는 것을 제한 없이 포함하는 감소된 두께를 가질 수 있으며, 이는 일부 비제한적인 예에서 발광 영역(들)(1610)에 대해 정의된 웰과 유사하여 투과 영역(2220)을 통한 광 투과를 더 용이하게 할 수 있다.
당업자는, 일부 비제한적인 예에서, 도 23b 및 도 23c에 도시된 배열과 다른 (서브-) 픽셀(들)(2210/174x) 배열이 사용될 수 있다는 것을 이해할 것이다.
발광 영역(들)에 전체에 걸쳐 전극 두께를 조절하기 위한 선택적 증착
상기에서 논의된 바와 같이, (서브-) 픽셀(2210/174x)의 발광 영역(들)(1610)의 가로 방향 양태(1110) 내에서 및 전체에 걸쳐 전극(1020, 1040, 1550)의 두께를 조절하면 관찰 가능한 미세공동 효과에 영향을 미칠 수 있다. 일부 비제한적인 예에서, 픽셀 영역(2210)의 상이한 서브-픽셀(들)(174x)에 대응하는 발광 영역(들)(1610)의 가로 방향 양태(1110)에서 적어도 하나의 패턴화 코팅(610), 및/또는 NPC(920)의 증착을 통한 적어도 하나의 증착 층(430)의 선택적 증착은 각각의 발광 영역(1610)에서 광학 미세공동 효과의 제어 및/또는 변조를 가능하게 하여 방출 스펙트럼, 광도 및/또는 밝기의 각도 의존성 및/또는 방출된 광의 색상 이동을 제한 없이 포함하는 서브-픽셀(174x) 기반의 바람직한 광학 미세공동 효과를 최적화할 수 있다.
이러한 효과는 서브-픽셀(들)(174x)의 각각의 발광 영역(1610)에 배치된 증착 층(들)(130)의 평균 층 두께 및/또는 수를 독립적으로 조절함으로써 제어될 수 있다. 비제한적인 예로서, B(청색) 서브-픽셀(1743) 위에 배치된 제2 전극(1040)의 두께는 G(녹색) 서브-픽셀(1742) 위에 배치된 제2 전극(1040)의 두께 이하일 수 있으며, G(녹색) 서브 픽셀(1742) 위에 배치된 제2 전극(1040)의 두께는 R(적색) 서브 픽셀(1741) 위에 배치된 제2 전극(1040)의 두께 이하일 수 있다.
일부 비제한적인 예에서, 이러한 효과는 증착 층(430)뿐만 아니라 서브-픽셀(들)(174x)의 각각의 발광 영역(1610)의 부분(들)에 증착된 패턴화 코팅(610) 및/또는 NPC(920)의 두께 및/또는 수를 독립적으로 조절함으로써 훨씬 더 큰 범위로 제어될 수 있다.
도 24에 비제한적인 예로서 도시된 바와 같이, 일부 비제한적인 예에서, 상이한 방출 스펙트럼을 갖는 OLED 디스플레이 디바이스(1000)의 버전(2400)에서 서브-픽셀(들)(174x)에 대응하는 발광 영역(들)(1610)에 대해 선택적으로 증착된 다양한 평균 층 두께를 갖는 증착 층(들)(430)이 있을 수 있다. 일부 비제한적인 예에서, 제1 발광 영역(1610a)은 제1 파장 및/또는 방출 스펙트럼의 광을 방출하도록 구성된 서브-픽셀(174x)에 대응할 수 있고/있거나, 일부 비제한적인 예에서, 제2 발광 영역(1610b)은 제2 파장 및/또는 방출 스펙트럼의 광을 방출하도록 구성된 서브-픽셀(174x)에 대응할 수 있다. 일부 비제한적인 예에서, 디바이스(1000)는 제3 파장 및/또는 방출 스펙트럼의 광을 방출하도록 구성된 서브-픽셀(174x)에 대응할 수 있는 제3 발광 영역(1610c)을 포함할 수 있다.
일부 비제한적인 예에서, 제1 파장은 제2 파장 및/또는 제3 파장 중 적어도 하나보다 작거나, 크거나, 그리고/또는 같을 수 있다. 일부 비제한적인 예에서, 제2 파장은 제1 파장 및/또는 제3 파장 중 적어도 하나보다 작거나, 크거나, 및/또는 같을 수 있다. 일부 비제한적인 예에서, 제3 파장은 제1 파장 및/또는 제2 파장 중 적어도 하나보다 작거나, 크거나, 및/또는 같을 수 있다.
일부 비제한적인 예에서, 디바이스(2400)는 또한 일부 비제한적인 예에서 제1 발광 영역(1610a), 제2 발광 영역(1610b) 및/또는 제3 발광 영역(1610c) 중 적어도 하나와 실질적으로 동일할 수 있는 파장 및/또는 방출 스펙트럼을 갖는 광을 방출하도록 구성될 수 있는 적어도 하나의 추가의 발광 영역(1610)(도시되지 않음)을 포함할 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610)은 제1 발광 영역(1610a)의 적어도 하나의 반도체 층(1030)을 증착하는데 또한 사용될 수도 있는 섀도우 마스크(615)를 사용하여 선택적으로 증착될 수 있다. 일부 비제한적인 예에서, 섀도우 마스크(615)의 이러한 공유 사용은 광학 미세공동 효과(들)가 비용 효율적인 방식으로 각각의 서브-픽셀(174x)에 대해 조정되는 것을 허용할 수 있다.
디바이스(2400)는 기판(10), TFT 절연 층(1109) 및 TFT 절연 층(1109)의 노출된 층 표면(11) 상에 형성된 복수의 제1 전극(1020a-1020c)을 포함하는 것으로 도시될 수 있다.
기판(10)은 베이스 기판(1012)(예시의 편의상 도시되지 않음), 및/또는 실질적으로 그들 아래에 위치되고 그의 연관된 제1 전극(1020a-1020c)과 전기적으로 결합된 대응하는 서브-픽셀(174x)을 각각 갖는 대응하는 발광 영역(1610a-1610c)에 대응하고 이를 구동하기 위한 적어도 하나의 TFT 구조(1101a-1101c)를 포함할 수 있다. PDL(들)(1140a-1140d)은 발광 영역(들)(1610a-1610c)을 정의하도록 기판(10) 위에 형성될 수 있다.
PDL(들)(1140a-1140d)은 그들 각각의 제1 전극(1020a-1020c)의 에지를 덮을 수 있다.
일부 비제한적인 예에서, 적어도 하나의 반도체 층(1030a-1030c)은 그들 각각의 제1 전극(1020a-1020c) 및, 일부 비제한적인 예에서는, 주변 PDL(1140a-1140d)의 적어도 일부분의 노출된 영역(들) 위에 증착될 수 있다.
일부 비제한적인 예에서, 제1 증착 층(430a)은 적어도 하나의 반도체 층(들)(1030a-1030c) 위에 증착될 수 있다. 일부 비제한적인 예에서, 제1 증착 층(430a)은 오픈 마스크, 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다. 일부 비제한적인 예에서, 이러한 증착은, 일부 비제한적인 예에서는 공통 전극일 수 있는 적어도 제1 발광 영역(1610a)을 위한 제2 전극(1040a)(도시되지 않음)의 제1 층을 형성하기 위해, 디바이스(2400)의 전체 노출된 층 표면(11)을 일부 비제한적인 예에서는 Mg일 수 있는 증착 물질(731)의 증기 플럭스(732)에 노출시켜 적어도 하나의 반도체 층(들)(1030a-1030c) 위에 제1 증착 층(430a)을 증착시킴으로써 수행될 수 있다. 이러한 공통 전극은 제1 발광 영역(1610a)에서 제1 두께(t c1 )를 가질 수 있다. 제1 두께(t c1 )는 제1 증착 층(430a)의 평균 층 두께에 대응할 수 있다.
일부 비제한적인 예에서, 제1 패턴화 코팅(610a)은 제1 발광 영역(1610a)을 포함하는 디바이스(2400)의 제1 부분(601) 위에 선택적으로 증착될 수 있다.
일부 비제한적인 예에서, 제2 증착 층(430b)은 디바이스(2400) 위에 증착될 수 있다. 일부 비제한적인 예에서, 제2 증착 층(430b)은 오픈 마스크, 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다. 일부 비제한적인 예에서, 이러한 증착은, 제2 증착 층(430b)이 제1 패턴화 코팅(610a)이 실질적으로 결여된 제1 증착 층(430a)의 추가의 제2 부분(들)(602) 상에 증착되어 일부 비제한적인 예에서는 공통 전극일 수 있는 적어도 제2 또는 제3 발광 영역(1610b, 1610c)을 위한 제2 전극(1040b)(도시되지 않음)의 제3 층을 형성하도록, 디바이스(2400)의 전체 노출된 층 표면(11)을 일부 비제한적인 예에서는 Mg일 수 있는 증착 물질(731)의 증기 플럭스(732)에 노출시켜 제1 패턴화 코팅(610a), 일부 예에서는 제2 발광 영역(1610b) 및/또는 적어도 PDL(1140a-1140d)이 놓여 있는 비-발광 영역(1620)의 부분(들)이 실질적으로 결여될 수 있는 제1 증착 층(430a) 위에 제2 증착 층(430b)을 증착시킴으로써 수행될 수 있다. 이러한 공통 전극은 제2 발광 영역(1610b)에서 제2 두께(t c2 )를 가질 수 있다. 제2 두께(t c2 )는 제1 증착 층(430a) 및 제2 증착 층(430b)의 결합된 평균 층 두께에 대응할 수 있고 일부 비제한적인 예에서는 제1 두께(t c1 )를 초과할 수 있다.
일부 비제한적인 예에서, 제2 패턴화 코팅(610b)은 제2 발광 영역(1610b)을 포함하는 디바이스(2400)의 추가의 제1 부분(601) 위에 선택적으로 증착될 수 있다.
일부 비제한적인 예에서, 제3 증착 층(430c)은 디바이스(2400) 위에 증착될 수 있다. 일부 비제한적인 예에서, 제3 증착 층(430c)은 오픈 마스크, 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다. 일부 비제한적인 예에서, 이러한 증착은, 제3 증착 층(430c)이 제2 패턴화 코팅(610b)이 실질적으로 결여된 제2 증착 층(430b)의 추가의 제2 부분(들)(602) 상에 증착되어 일부 비제한적인 예에서는 공통 전극일 수 있는 적어도 제3 발광 영역(1610c)을 위한 제2 전극(1040c)(도시되지 않음)의 제3 층을 형성하도록, 디바이스(2400)의 전체 노출된 층 표면(11)을 일부 비제한적인 예에서는 Mg일 수 있는 증착 물질(731)의 증기 플럭스(732)에 노출시켜 제1 패턴화 코팅(610a) 또는 제2 패턴화 코팅(610b), 일부 예에서는 제3 발광 영역(1610c) 및/또는 적어도 PDL(1140a-1140d)이 놓여 있는 비-발광 영역(1620)의 부분(들)이 실질적으로 결여될 수 있는 제2 증착 층(430b) 위에 제3 증착 층(430c)을 증착시킴으로써 수행될 수 있다. 이러한 공통 전극은 제3 발광 영역(1610c)에서 제3 두께(t c3 )를 가질 수 있다. 제3 두께(t c3 )는 제1 증착 층(430a), 제2 증착 층(430b) 및 제3 증착 층(430c)의 결합된 평균 층 두께에 대응할 수 있고 일부 비제한적인 예에서는 제1 두께(t c1 ) 및 제2 두께(t c2 ) 중 어느 하나 또는 둘 모두를 초과할 수 있다.
일부 비제한적인 예에서, 제3 패턴화 코팅(610c)은 제3 발광 영역(1610b)을 포함하는 디바이스(3300)의 추가의 제1 부분(601) 위에 선택적으로 증착될 수 있다.
일부 비제한적인 예에서, 적어도 하나의 보조 전극(1550)은 그의 이웃하는 발광 영역(1610a-1610c) 사이의 디바이스(2400)의 비-발광 영역(들)(1620) 내에 배치될 수 있고 일부 비제한적인 예에서는 PDL(1140a-1140d) 위에 배치될 수 있다. 일부 비제한적인 예에서, 적어도 하나의 보조 전극(1550)을 증착하는 데 사용되는 증착 층(430)은 오픈 마스크 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다. 일부 비제한적인 예에서, 이러한 증착은, 증착 층(430)이 제1 패턴화 코팅(610a), 제2 패턴화 코팅(610b) 및/또는 제3 패턴화 코팅(610c) 중 임의의 것이 실질적으로 결여된, 제1 증착 층(430a), 제2 증착 층(430b) 및/또는 제3 증착 층(430c)의 노출된 부분(들)을 포함하는 추가의 제2 부분(602) 상에 증착되어 적어도 하나의 보조 전극(1550)을 형성하도록, 디바이스(2400)의 전체 노출된 층 표면(11)을 일부 비제한적인 예에서는 Mg일 수 있는 증착 물질(731)의 증기 플럭스(732)에 노출시켜 제1 패턴화 코팅(610a), 제2 패턴화 코팅(610b), 및/또는 제3 패턴화 코팅(610c) 중 임의의 것이 실질적으로 결여될 수 있는 제1 증착 층(430a), 제2 증착 층(430b) 및 제3 증착 층(430c)의 노출된 부분 위에 증착 층(430)을 증착시킴으로써 수행될 수 있다. 적어도 하나의 보조 전극(1550) 각각은 제2 전극(1040a-1040c) 각각과 전기적으로 결합될 수 있다. 일부 비제한적인 예에서, 적어도 하나의 보조 전극(1550) 각각은 이러한 제2 전극(1040a-1040c)과 물리적으로 접촉할 수 있다.
일부 비제한적인 예에서, 제1 발광 영역(1610a), 제2 발광 영역(1610b) 및 제3 발광 영역(1610c)에는 적어도 하나의 보조 전극(1550)을 형성하는 데 사용되는 증착 물질(731)의 폐쇄 코팅(440)이 실질적으로 결여될 수 있다.
일부 비제한적인 예에서, 제1 증착 층(430a), 제2 증착 층(430b), 및/또는 제3 증착 층(430c) 중 적어도 하나는 적어도 일부의 가시 스펙트럼에서 투과, 및/또는 실질적으로 투명할 수 있다. 따라서, 제2 증착 층(430b), 및/또는 제3 증착 층(430c)(및/또는 임의의 추가의 증착 층(들)(430))은 제1 증착 층(430a)의 상부에 배치되어 또한 적어도 일부의 가시 스펙트럼에서 투과, 및/또는 실질적으로 투명할 수 있는 다중 코팅 전극(1020, 1040, 1550)을 형성할 수 있다. 일부 비제한적인 예에서, 제1 증착 층(430a), 제2 증착 층(430b), 제3 증착 층(430c), 임의의 추가의 증착 층(들)(430), 및/또는 다중 코팅 전극(1020, 1040, 1550) 중 임의의 적어도 하나의 투과율은 적어도 일부의 가시 스펙트럼에서 약 30%, 40% 45%, 50%, 60%, 70%, 75%, 또는 80% 중 적어도 하나를 초과할 수 있다.
일부 비제한적인 예에서, 제1 증착 층(430a), 제2 증착 층(430b), 및/또는 제3 증착 층(430c)의 평균 층 두께는 상대적으로 높은 투과율을 유지하기 위해 상대적으로 얇게 제조될 수 있다. 일부 비제한적인 예에서, 제1 증착 층(430a)의 평균 층 두께는 약 5 내지 30 nm, 8 내지 25 nm, 또는 10 내지 20 nm 중 적어도 하나일 수 있다. 일부 비제한적인 예에서, 제2 증착 층(430b)의 평균 층 두께는 약 1 내지 25 nm, 1 내지 20 nm, 1 내지 15 nm, 1 내지 10 nm, 또는 3 내지 6 nm 중 적어도 하나일 수 있다. 일부 비제한적인 예에서, 제3 증착 층(430c)의 평균 층 두께는 약 1 내지 25 nm, 1 내지 20 nm, 1 내지 15 nm, 1 내지 10 nm, 또는 3 내지 6 nm 중 적어도 하나일 수 있다. 일부 비제한적인 예에서, 제1 증착 층(430a), 제2 증착 층(430b), 제3 증착 층(430c), 및/또는 임의의 추가의 증착 층(들)(430)을 조합함으로써 형성되는 다중 코팅 전극의 두께는 약 6 내지 35 nm, 10 내지 30 nm, 10 내지 25 nm, 또는 12 내지 18 nm 중 적어도 하나일 수 있다.
일부 비제한적인 예에서, 적어도 하나의 보조 전극(1550)의 두께는 제1 증착 층(430a), 제2 증착 층(430b), 제3 증착 층(430c), 및/또는 공통 전극의 평균 층 두께를 초과할 수 있다. 일부 비제한적인 예에서, 적어도 하나의 보조 전극(1550)의 두께는 약 50 nm, 80 nm, 100 nm, 150 nm, 200 nm, 300 nm, 400 nm, 500 nm, 700 nm, 800 nm, 1 μm, 1.2 μm, 1.5 μm, 2 μm, 2.5 μm, 또는 3 μm 중 적어도 하나를 초과할 수 있다.
일부 비제한적인 예에서, 적어도 하나의 보조 전극(1550)은 실질적으로 불투명, 및/또는 불투명할 수 있다. 그러나, 적어도 하나의 보조 전극(1550)은 일부 비제한적인 예에서 디바이스(2400)의 비-발광 영역(1620)에 제공될 수 있기 때문에, 적어도 하나의 보조 전극(1550)은 유의미한 광 간섭을 유발하거나 기여하지 않을 수 있다. 일부 비제한적인 예에서, 적어도 하나의 보조 전극(1550)의 투과율은 적어도 일부의 가시 스펙트럼에서 약 50%, 70%, 80%, 85%, 90%, 또는 95% 중 적어도 하나 이하일 수 있다.
일부 비제한적인 예에서, 적어도 하나의 보조 전극(1550)은 적어도 일부의 가시 스펙트럼에서 EM 방사선을 흡수할 수 있다.
일부 비제한적인 예에서, 제1 발광 영역(1610a), 제2 발광 영역(1610b), 및/또는 제3 발광 영역(1610c)에 각각 배치된 제1 패턴화 코팅(610a), 제2 패턴화 코팅(610b), 및/또는 제3 패턴화 코팅(610c)의 평균 층 두께는 각각의 발광 영역(1610a-1610c)에 의해 방출되는 EM 방사선의 색상, 및/또는 방출 스펙트럼에 따라 달라질 수 있다. 일부 비제한적인 예에서, 제1 패턴화 코팅(610a)은 제1 패턴화 코팅 두께(t n1 )를 가질 수 있고, 제2 패턴화 코팅(610b)은 제2 패턴화 코팅 두께(t n2 )를 가질 수 있고/있거나, 제3 패턴화 코팅(610c)은 제3 패턴화 코팅 두께(t n3 )를 가질 수 있다. 일부 비제한적인 예에서, 제1 패턴화 코팅 두께(t n1 ), 제2 패턴화 코팅 두께(t n2 ), 및/또는 제3 패턴화 코팅 두께(t n3 )는 실질적으로 동일할 수 있다. 일부 비제한적인 예에서, 제1 패턴화 코팅 두께(t n1 ), 제2 패턴화 코팅 두께(t n2 ), 및/또는 제3 패턴화 코팅 두께(t n3 )는 서로 상이할 수 있다.
일부 비제한적인 예에서, 디바이스(2400)는 또한 임의의 수의 발광 영역(1610a-1610c), 및/또는 그의 (서브-) 픽셀(들)(2210/174x)을 포함할 수 있다. 일부 비제한적인 예에서, 디바이스는 복수의 픽셀(2210)을 포함할 수 있으며, 여기서 각각의 픽셀(2210)은 2개, 3개 또는 그 이상의 서브-픽셀(들)(174x)을 포함한다.
당업자는 (서브-) 픽셀(들)(2210/174x)의 특정 배열이 디바이스 설계에 따라 달라질 수 있다는 것을 이해할 것이다. 일부 비제한적인 예에서, 서브-픽셀(들)(174x)은 RGB 사이드 바이 사이드(side-by-side), 다이아몬드, 및/또는 PenTile®을 제한 없이 포함하는 알려진 배열 방식에 따라 배열될 수 있다.
일부 비제한적인 예에서, 개별 (서브-) 픽셀(들)(2210/174x)의 광학 미세공동 효과는 낮은(보다 낮은) 지수 층(110), 및/또는 보다 높은 지수 층(120) 중 적어도 하나의 특징을 도입, 생략, 및/또는 변경함으로써 조정될 수 있다. 일부 비제한적인 예에서, 개별 (서브-) 픽셀(들)(2210/174x)의 광학 미세공동 효과는 비-간섭 부분(102)에서 증착 물질(731)의 양의 특징을 도입, 생략, 및/또는 변경함으로써 추가로 조정될 수 있다.
비제한적인 예로서, 제1 서브-픽셀(174x)은, 그의 발광 영역(1610)의 가로 방향 양태(1110)는 계면 부분(401)에 대응할 수 있는 반면 제2 서브-픽셀(174x)은 단지 보다 높은 지수 층(120)(CPL로서 제한 없이 포함함)만을 가질 수 있도록 그들 사이의 지수 계면(150)을 정의하는 낮은(보다 낮은) 지수 층(110)(패턴화 코팅(610)으로서 제한 없이 포함함) 및 보다 높은 지수 층(120)(CPL로서 제한 없이 포함함) 모두를 가질 수 있다. 일부 비제한적인 예에서, 이러한 제2 서브-픽셀(120)은 그의 발광 영역(1610)의 가로 방향 양태(1110)가 비-계면 부분(402)에 대응할 수 있도록 일정량의 증착 물질(731)을 가질 수 있다.
전극을 보조 전극에 전기적으로 결합하기 위한 전도성 코팅
도 25를 참조하면, 디바이스(1000)의 예시적인 버전(2500)의 단면도가 도시될 수 있다. 디바이스(2500)는 가로 방향 양태에서, 발광 영역(1610) 및 인접 비-발광 영역(1620)을 포함할 수 있다.
일부 비제한적인 예에서, 발광 영역(1610)은 디바이스(2500)의 서브-픽셀(174x)에 대응할 수 있다. 발광 영역(1610)은 기판(10), 제1 전극(1020), 제2 전극(1040) 및 그들 사이에 배열된 적어도 하나의 반도체 층(1030)을 가질 수 있다.
제1 전극(1020)은 기판(10)의 노출된 층 표면(11) 상에 배치될 수 있다. 기판(10)은 제1 전극(1020)과 전기적으로 결합될 수 있는 TFT 구조(1101)를 포함할 수 있다. 제1 전극(1020)의 에지 및/또는 둘레는 일반적으로는 적어도 하나의 PDL(1140)로 덮일 수 있다.
비-발광 영역(1620)은 보조 전극(1550)을 가질 수 있으며, 비-발광 영역(1620)의 제1 파트는 보조 전극(1550)의 가로 방향 양태 위로 돌출하여 그와 중첩하도록 배열된 돌출 구조(2560)를 가질 수 있다. 돌출 구조(2560)는 가로 방향으로 연장되어 보호된 영역(sheltered region)(2565)을 제공할 수 있다. 비제한적인 예로서, 돌출 구조(2560)는 적어도 일측 상의 보조 전극(1550)에서 및/또는 그 근처에서 리세스되어 보호된 영역(2565)을 제공할 수 있다. 도시된 바와 같이, 보호된 영역(2565)은, 일부 비제한적인 예에서, 돌출 구조(2560)의 가로 방향 돌출부와 중첩할 수 있는 PDL(1140)의 표면 상의 영역에 대응할 수 있다. 비-발광 영역(1620)은 보호된 영역(2565) 내에 배치된 증착 층(430)을 추가로 포함할 수 있다. 증착 층(430)은 보조 전극(1550)을 제2 전극(1040)과 전기적으로 결합시킬 수 있다.
패턴화 코팅(610a)은 제2 전극(1040)의 노출된 층 표면(11) 위의 발광 영역(1610) 내에 배치될 수 있다. 일부 비제한적인 예에서, 돌출 구조(2560)의 노출된 층 표면(11)은 얇은 전도성 필름의 증착으로부터 잔류하는 얇은 전도성 필름으로 코팅되어 제2 전극(1040)을 형성할 수 있다. 일부 비제한적인 예에서, 잔류하는 얇은 전도성 필름의 노출된 층 표면(11)은 패턴화 코팅(610)의 증착으로부터 잔류하는 패턴화 코팅(610b)으로 코팅될 수 있다.
그러나, 보호된 영역(2565) 위의 돌출 구조(2560)의 가로 방향 돌출로 인하여, 보호된 영역(2565)에는 패턴화 코팅(610)이 실질적으로 결여될 수 있다. 따라서, 증착 층(430)이 패턴화 코팅(610)의 증착 후에 디바이스(2500) 상에 증착될 수 있는 경우, 증착 층(430)은 보호된 영역(2565) 상에 증착되고/되거나 보호된 영역으로 이동하여 보조 전극(1550)을 제2 전극(1040)에 결합시킬 수 있다.
당업자는 비제한적인 예가 도 25에 도시되었고 다양한 변형이 나타날 수 있다는 것을 이해할 것이다. 비제한적인 예로서, 돌출 구조(2560)는 그의 측면 중 적어도 2개를 따라 보호된 영역(2565)을 제공할 수 있다. 일부 비제한적인 예에서, 돌출 구조(2560)는 생략될 수 있고 보조 전극(1550)은 보호된 영역(2565)을 정의할 수 있는 리세스된 부분을 포함할 수 있다. 일부 비제한적인 예에서, 보조 전극(1550) 및 증착 층(430)은 PDL(1140) 대신에 기판(10)의 표면 상에 직접 배치될 수 있다.
광학 코팅의 선택적 증착
일부 비제한적인 예에서, 일부 비제한적인 예에서 광전자 디바이스일 수 있는 디바이스(도시되지 않음)는 기판(10), 패턴화 코팅(610) 및 광학 코팅을 포함할 수 있다. 패턴화 코팅(610)은, 가로 방향 양태에서, 기판(10)의 제1 부분(601)을 덮을 수 있다. 광학 코팅은, 가로 방향 양태에서, 기판의 제2 부분(602)을 덮을 수 있다. 패턴화 코팅(610)의 적어도 일부에는 광학 코팅의 폐쇄 코팅(440)이 실질적으로 결여될 수 있다.
일부 비제한적인 예에서, 광학 코팅은 플라즈몬 모드를 제한 없이 포함하는 디바이스에 의해 투과, 방출 및/또는 흡수되는 광의 광학 특성을 조절하는 데 사용될 수 있다. 비제한적인 예로서, 광학 코팅은 광학 필터, 인덱스 매칭 코팅, 광학 아웃커플링 코팅, 산란층, 회절 격자 및/또는 이들의 일부로서 사용될 수 있다.
일부 비제한적인 예에서, 광학 코팅은 총 광로 길이, 및/또는 그의 굴절 지수를 제한 없이 조정함으로써 디바이스에서 적어도 하나의 광학 미세공동 효과를 조절하는 데 사용될 수 있다. 디바이스의 적어도 하나의 광학 특성은 그의 강도의 각도 의존성, 및/또는 그의 파장 이동을 제한 없이 포함하는 출력 EM 방사선을 제한 없이 포함하는 적어도 하나의 광학 미세공동 효과를 조정함으로써 영향을 받을 수 있다. 일부 비제한적인 예에서, 광학 코팅은 비-전기적 구성요소일 수 있으며, 즉, 광학 코팅은 정상적인 디바이스 작동 중에 전류를 전도 및/또는 전달하도록 구성되지 않을 수 있다.
일부 비제한적인 예에서, 광학 코팅은 임의의 증착 물질(731)로 형성될 수 있고/있거나, 본원에서 기술되는 증착 층(430)을 증착하는 임의의 메커니즘을 사용할 수 있다.
파티션 및 리세스
도 26을 참조하면, 디바이스(1000)의 예시적인 버전(2600)의 단면도가 도시될 수 있다. 디바이스(2600)는 노출된 층 표면(11)을 갖는 기판(10)을 포함할 수 있다. 기판(10)은 적어도 하나의 TFT 구조(1101)를 포함할 수 있다. 비제한적인 예로서, 적어도 하나의 TFT 구조(1101)는 본원에서 기술된 바와 같이 일부 비제한적인 예에서 기판(10)을 제조할 때 일련의 박막 필름을 증착 및 패턴화함으로써 형성될 수 있다.
디바이스(2600)는, 가로 방향 양태에서, 연관된 가로 방향 양태(1110)를 갖는 발광 영역(1610) 및 연관된 가로 방향 양태(1120)를 각각 갖는 적어도 하나의 인접한 비-발광 영역(1620)을 포함할 수 있다. 발광 영역(1610)의 기판(10)의 노출된 층 표면(11)에 적어도 하나의 TFT 구조(1101)와 전기적으로 결합될 수 있는 제1 전극(1020)이 제공될 수 있다. PDL(1140)은 노출된 층 표면(11) 상에 제공되어, PDL(1140)이 노출된 층 표면(11) 뿐만 아니라 제1 전극(1020)의 적어도 하나의 에지, 및/또는 둘레를 덮을 수 있다. PDL(1140)은 일부 비제한적인 예에서 비-발광 영역(1620)의 가로 방향 양태(1120)에 제공될 수 있다. PDL(1140)은 제1 전극(1020)의 층 표면이 노출될 수 있는 발광 영역(1610)의 가로 방향 양태(1110)에 일반적으로 대응할 수 있는 개구를 제공할 수 있는 밸리형(valley-shaped) 구성을 정의할 수 있다. 일부 비제한적인 예에서, 디바이스(2600)는 PDL(1140)에 의해 정의된 복수의 이러한 개구를 포함할 수 있으며, 이들 각각은 디바이스(2600)의 (서브-) 픽셀(2210/174x) 영역에 대응할 수 있다.
도시된 바와 같이, 일부 비제한적인 예에서, 파티션(2621)은 비-발광 영역(1620)의 가로 방향 양태(1120)에서 노출된 층 표면(11) 상에 제공되고, 본원에서 설명된 바와 같이, 리세스(2622)와 같은 보호된 영역(2565)을 정의할 수 있다. 일부 비제한적인 예에서, 리세스(2622)는 리세스(2622)를 넘어서 중첩 및/또는 돌출할 수 있는 파티션(2621)의 상부 섹션의 에지에 대해 리세스, 스태거(stagger) 및/또는 오프셋되는 파티션(2621)의 하부 섹션의 에지에 의해 형성될 수 있다.
일부 비제한적인 예에서, 발광 영역(1610)의 가로 방향 양태(1110)는 제1 전극(1020) 위에 배치된 적어도 하나의 반도체 층(1030), 적어도 하나의 반도체 층(1030) 위에 배치된 제2 전극(1040), 및 제2 전극(1040) 위에 배치된 패턴화 코팅(610)를 포함할 수 있다. 일부 비제한적인 예에서, 적어도 하나의 반도체 층(1030), 제2 전극(1040) 및 패턴화 코팅(610)은 가로 방향으로 연장되어 적어도 하나의 인접한 비-발광 영역(1620)의 일부의 적어도 가로 방향 양태(1120)를 덮을 수 있다. 일부 비제한적인 예에서, 도시된 바와 같이, 적어도 하나의 반도체 층(1030), 제2 전극(1040) 및 패턴화 코팅(610)은 적어도 하나의 PDL(1140)의 적어도 일부 및 파티션(2621)의 적어도 일부 상에 배치될 수 있다. 따라서, 도시된 바와 같이, 발광 영역(1610)의 가로 방향 양태(1110), 적어도 하나의 인접한 비-발광 영역(1620)의 일부의 가로 방향 양태(1120) 및 적어도 하나의 PDL(1140)의 일부 및 파티션(2621)의 적어도 일부가 함께 제2 전극(1040)이 패턴화 코팅(610)과 적어도 하나의 반도체 층(1030) 사이에 놓일 수 있는 제1 부분(601)을 구성할 수 있다.
보조 전극(1550)은 리세스(2622)에 근접하게 및/또는 그 내부에 배치될 수 있으며, 증착 층(430)은 보조 전극(1550)을 제2 전극(1040)과 전기적으로 결합시키도록 배열될 수 있다. 따라서, 도시된 바와 같이, 리세스(2622)는 증착 층(430)이 노출된 층 표면(11) 상에 배치되는 제2 부분(602)을 포함할 수 있다.
일부 비제한적인 예에서, 증착 층(430)의 증착 시, 증착 물질(731)의 증발 플럭스(732)의 적어도 일부는 노출된 층 표면(11)의 가로 방향 평면에 대해 비 법선 각도로 지향될 수 있다. 비제한적인 예로서, 증발 플럭스(732)의 적어도 일부는 노출된 층 표면(11)의 이러한 가로 방향 평면에 대해 약 90°, 85°, 80°, 75°, 70°, 60°, 또는 50° 중 적어도 하나 이하의 입사각으로 디바이스(2100) 상에 입사될 수 있다. 비 법선 각도로 입사되는 적어도 일부를 포함하는 증착 물질(731)의 증발 플럭스(732)를 지향시킴으로써, 리세스(2622)의, 그리고/또는 그의 내부의 적어도 하나의 노출된 층 표면(11)이 이러한 증발 플럭스(732)에 노출될 수 있다.
일부 비제한적인 예에서, 이러한 증발 플럭스(732)가 파티션(2621)의 존재로 인해 리세스(2622)의 적어도 하나의 노출된 층 표면(11) 상으로 및/또는 그 안으로 입사되는 것이 배제될 가능성은 이러한 증발 플럭스(732)의 적어도 일부가 비 법선 입사 각도로 유동할 수 있기 때문에 감소될 수 있다.
일부 비제한적인 예에서, 이러한 증발 플럭스(732)의 적어도 일부는 시준되지 않는다(non-collimated). 일부 비제한적인 예에서, 이러한 증발 플럭스(732)의 적어도 일부는 포인트 소스, 선형 소스 및/또는 표면 소스인 증발 소스에 의해 생성될 수 있다.
일부 비제한적인 예에서, 디바이스(2600)는 증착 층(430)의 증착 동안 변위될 수 있다. 비제한적인 예로서, 디바이스(2600) 및/또는 그의 기판(10) 및/또는 그 위에 증착된 임의의 층(들)은 가로 방향 양태 및/또는 단면 양태에 실질적으로 평행한 양태에서 일정 각도로 변위될 수 있다.
일부 비제한적인 예에서, 디바이스(2600)는 증발 플럭스(732)로 처리되는 동안 노출된 층 표면(11)의 가로 방향 평면에 실질적으로 수직인 축을 중심으로 회전할 수 있다.
일부 비제한적인 예에서, 이러한 증발 플럭스(732)의 적어도 일부는 노출된 층 표면(11)의 가로 방향 평면에 실질적으로 수직인 방향으로 디바이스(2600)의 노출된 층 표면(11)을 향해 지향될 수 있다.
특정 이론에 얽매이려는 것은 아니지만, 증착 물질(731)은 그럼에도 불구하고 패턴화 코팅(610)의 노출된 층 표면(11) 상에 흡착된 흡착원자의 가로 방향 이동 및/또는 탈착으로 인해 리세스(2622) 내에 증착될 수 있다고 가정될 수 있다. 일부 비제한적인 예에서, 패턴화 코팅(610)의 노출된 층 표면(11) 상에 흡착된 임의의 흡착원자는 안정한 핵을 형성하기 위한 노출된 층 표면(11)의 불리한 열역학적 특성으로 인해 이러한 노출된 층 표면(11)으로부터 이동 및/또는 탈착되는 경향이 있을 수 있다고 가정될 수 있다. 일부 비제한적인 예에서, 이러한 노출된 층 표면(11)에서 이동 및/또는 탈착되는 흡착원자의 적어도 일부는 리세스(2622)의 표면 상에서 재증착되어 증착 층(430)을 형성할 수 있다고 가정될 수 있다.
일부 비제한적인 예에서, 증착 층(430)은 증착 층(430)이 보조 전극(1550) 및 제2 전극(1040) 모두와 전기적으로 결합될 수 있도록 형성될 수 있다. 일부 비제한적인 예에서, 증착 층(430)은 보조 전극(1550) 및/또는 제2 전극(1040) 중 적어도 하나와 물리적으로 접촉될 수 있다. 일부 비제한적인 예에서, 증착 층(430)과 보조 전극(1550) 및/또는 제2 전극(1040) 중 적어도 하나 사이에 중간 층이 존재할 수 있다. 그러나, 이러한 예에서, 그러한 중간 층은 증착 층(430)이 보조 전극(1550) 및/또는 제2 전극(1040) 중 적어도 하나와 전기적으로 결합되는 것을 실질적으로 배제하지 않을 수 있다. 일부 비제한적인 예에서, 이러한 중간 층은 상대적으로 얇을 수 있고 이를 통한 전기적 결합을 허용할 수 있다. 일부 비제한적인 예에서, 증착 층(430)의 시트 저항은 제2 전극(1040)의 시트 저항 이하일 수 있다.
도 26에 도시된 바와 같이, 리세스(2622)에는 제2 전극(1040)이 실질적으로 결여될 수 있다. 일부 비제한적인 예에서, 제2 전극(1040)의 증착 동안, 리세스(2622)는 파티션(2621)에 의해 마스킹될 수 있으며, 따라서 제2 전극(1040)을 형성하기 위한 증착 물질(731)의 증발 플럭스(732)는 리세스(2622)의 적어도 하나의 노출된 층 표면(11) 상으로 및/또는 그 안으로 입사되는 것이 실질적으로 배제될 수 있다. 일부 비제한적인 예에서, 제2 전극(1040)을 형성하기 위한 증착 물질(731)의 증발 플럭스(732)의 적어도 일부는 리세스(2622)의 적어도 하나의 노출된 층 표면(11) 상으로 및/또는 그 안으로 입사될 수 있으며, 따라서 제2 전극(1040)은 연장되어 리세스(2622)의 적어도 일부를 덮을 수 있다.
일부 비제한적인 예에서, 보조 전극(1550), 증착 층(430) 및/또는 파티션(2621)은 디스플레이 패널의 특정 영역(들) 내에 선택적으로 제공될 수 있다. 일부 비제한적인 예에서, 이러한 피처 중 임의의 것은 제2 전극(1040)을 제한 없이 포함하는 프런트플레인(1010)의 적어도 하나의 요소를 백플레인(1015)의 적어도 하나의 요소에 전기적으로 결합하기 위해 이러한 디스플레이 패널의 적어도 하나의 에지에 및/또는 그에 근접하여 제공될 수 있다. 일부 비제한적인 예에서, 이러한 에지에서 그리고/또는 그에 근접하여 이러한 피처를 제공하는 것은 이러한 에지에서 그리고/또는 그에 근접하여 위치된 보조 전극(1550)으로부터 제2 전극(1040)으로 전류를 공급하고 분배하는 것을 용이하게 할 수 있다. 일부 비제한적인 예에서, 이러한 구성은 디스플레이 패널의 베젤 크기를 줄이는 것을 용이하게 할 수 있다.
일부 비제한적인 예에서, 보조 전극(1550), 증착 층(430) 및/또는 파티션(2621)은 이러한 디스플레이 패널의 특정 영역(들)에서 생략될 수 있다. 일부 비제한적인 예에서, 이러한 피처는 디스플레이 패널의 적어도 하나의 에지에서 및/또는 이에 근접한 것을 제외하고 비교적 높은 픽셀 밀도가 제공될 수 있는 곳을 제한 없이 포함하는 디스플레이 패널의 부분에서 생략될 수 있다.
비-발광 영역의 개구
이제, 도 27a를 참조하면, 디바이스(1000)의 예시적인 버전(2700a)의 단면도가 도시되어 있다. 디바이스(2700a)는 비-발광 영역(1620)에 있는 한 쌍의 파티션(2621)이 그 사이의 개구(2722)와 같은 보호된 영역(2565)을 정의하기 위해 대면 배열로 배치된다는 점에서 디바이스(2600)와 다를 수 있다. 도시된 바와 같이, 일부 비제한적인 예에서, 파티션(2621) 중 적어도 하나는 제1 전극(1020)의 적어도 하나의 에지를 덮고 적어도 하나의 발광 영역(1610)을 정의하는 PDL(1140)로서 기능할 수 있다. 일부 비제한적인 예에서, 파티션(2621) 중 적어도 하나는 PDL(1140)과 별도로 제공될 수 있다.
리세스(2622)와 같은 보호된 영역(2565)은 파티션(2621) 중 적어도 하나에 의해 정의될 수 있다. 일부 비제한적인 예에서, 리세스(2622)는 기판(10)에 근접한 개구(2722)의 일부에 제공될 수 있다. 일부 비제한적인 예에서, 개구(2722)는 평면도에서 볼 때 실질적으로 타원형일 수 있다. 일부 비제한적인 예에서, 리세스(2622)는 평면도에서 볼 때 실질적으로 환형일 수 있고 개구(2722)를 둘러쌀 수 있다.
일부 비제한적인 예에서, 리세스(2622)에는 디바이스 스택(2710) 및/또는 잔류 디바이스 스택(2711)의 각각의 층들을 형성하기 위한 물질이 실질적으로 결여될 수 있다.
이들 도면에서, 디바이스 스택(2710)은 파티션(2621)의 상부 섹션(3724) 상에 증착된 적어도 하나의 반도체 층(1030), 제2 전극(1040) 및 패턴화 코팅(610)을 포함하는 것으로 도시될 수 있다.
이들 도면에서, 적어도 하나의 반도체 층(1030), 제2 전극(1040) 및 파티션(2621) 및 리세스(2622)를 넘어 기판(10) 상에 증착된 패턴화 코팅(610)을 포함하는 잔류 디바이스 스택(2711)이 도시될 수 있다. 도 26과 비교하면, 잔류 디바이스 스택(2711)은 파티션(2621)의 립(lip)에서 및/또는 이에 근접하여 리세스(2622)에 접근할 때, 일부 비제한적인 예에서, 적어도 하나의 반도체 층(1030), 제2 전극(1040) 및 패턴화 코팅(610)에 대응할 수 있음을 알 수 있다. 일부 비제한적인 예에서, 잔류 디바이스 스택(2711)은 오픈 마스크 및/또는 마스크 없는 증착 공정을 사용하여 디바이스 스택(2710)의 다양한 물질들을 증착할 때 형성될 수 있다.
일부 비제한적인 예에서, 잔류 디바이스 스택(2711)은 개구(2722) 내에 배치될 수 있다. 일부 비제한적인 예에서, 디바이스 스택(2710)의 각 층을 형성하기 위한 증발된 물질은 개구(2722) 내에 증착되어 그 안에서 잔류 디바이스 스택(2711)을 형성할 수 있다.
일부 비제한적인 예에서, 보조 전극(1550)은 적어도 그의 일부가 리세스(2622) 내에 배치되도록 배열될 수 있다. 도시된 바와 같이, 일부 비제한적인 예에서, 보조 전극(1550)은 개구(2722) 내에 배열됨으로써, 잔류 디바이스 스택(2711)이 보조 전극(1550)의 표면 상에 증착될 수 있다.
증착 층(430)은 제2 전극(1040)을 보조 전극(1550)과 전기적으로 결합하기 위해 개구(2722) 내에 배치될 수 있다. 비제한적인 예로서, 증착 층(430)의 적어도 일부는 리세스(2622) 내에 배치될 수 있다.
이제, 도 27b를 참조하면, 디바이스(1000)의 추가의 예시적인 버전(2700b)의 단면도가 도시되어 있다. 도시된 바와 같이, 보조 전극(1550)은 파티션(2621)의 일측의 적어도 일부를 형성하도록 배열될 수 있다. 이와 같이, 보조 전극(1550)은 평면도에서 볼 때 실질적으로 환형일 수 있으며, 개구(2722)를 둘러쌀 수 있다. 도시된 바와 같이, 일부 비제한적인 예에서, 잔류 디바이스 스택(2711)은 기판(10)의 노출된 층 표면(11) 상에 증착될 수 있다.
일부 비제한적인 예에서, 파티션(2621)은 NPC(920)를 포함하고/하거나 그에 의해 형성될 수 있다. 비제한적인 예로서, 보조 전극(1550)은 NPC(920)로서 작용할 수 있다.
일부 비제한적인 예에서, NPC(920)는 제2 전극(1040) 및/또는 그의 일부, 층 및/또는 물질에 의해 제공될 수 있다. 일부 비제한적인 예에서, 제2 전극(1040)은 보호된 영역(2565) 내에 배열된 노출된 층 표면(11)을 덮도록 가로 방향으로 연장될 수 있다. 일부 비제한적인 예에서, 제2 전극(1040)은 그의 하부 층 및 그의 제2 층을 포함할 수 있으며, 여기서 제2 층은 그의 하부 층 상에 증착될 수 있다. 일부 비제한적인 예에서, 제2 전극(1040)의 하부 층은 ITO, IZO, 또는 ZnO와 같은 산화물을 제한 없이 포함할 수 있다. 일부 비제한적인 예에서, 제2 전극(1040)의 상부 층은 Ag, Mg, Mg:Ag, Yb/Ag, 다른 알칼리 금속 및/또는 다른 알칼리 토금속 중 적어도 하나와 같은 금속을 포함할 수 있지만, 이에 제한되지는 않는다.
일부 비제한적인 예에서, 제2 전극(1040)의 하부 층은 보호된 영역(2565)의 표면을 덮도록 가로 방향으로 연장되어 NPC(920)를 형성할 수 있다. 일부 비제한적인 예에서, 보호된 영역(2565)을 정의하는 적어도 하나의 노출된 층 표면(11)이 처리되어 NPC(920)를 형성할 수 있다. 일부 비제한적인 예에서, 이러한 NPC(920)는 보호된 영역(2565)의 표면(들)을 플라즈마, UV 및/또는 UV 오존 처리하는 것을 제한 없이 포함하는 화학적 및/또는 물리적 처리에 의해 형성될 수 있다.
임의의 특정 이론에 얽매이려는 것은 아니지만, 이러한 처리는 이러한 표면을 화학적 및/또는 물리적으로 변화시켜 그들의 적어도 하나의 특성을 개질할 수 있다고 가정될 수 있다. 비제한적인 예로서, 이러한 표면(들)의 처리는 이러한 표면(들) 상의 C-O 및/또는 C-OH 결합의 농도를 증가시킬 수 있고, 이러한 표면(들)의 거칠기를 증가시킬 수 있고/있거나 이후에 NPC(920)로서 작용하는 할로겐, 질소-함유 작용기, 및/또는 O-함유 작용기를 제한 없이 포함하는 특정 종 및/또는 작용기의 농도를 증가시킬 수 있다.
선택적 코팅의 제거
일부 비제한적인 예에서, 패턴화 코팅(610)은 패턴화 코팅(610)으로 덮인 하부 물질의 이전에 노출된 층 표면(11)의 적어도 일부가 다시 한번 노출될 수 있도록 증착 층(430)의 증착 후에 제거될 수 있다. 일부 비제한적인 예에서, 패턴화 코팅(610)은 패턴화 코팅(610)을 에칭 및/또는 용해시키고/시키거나 증착 층(430)에 실질적으로 악영향을 미치거나 침식시키지 않는 플라즈마, 및/또는 용매 처리 기법을 사용함으로써 선택적으로 제거될 수 있다.
이제 도 28a를 참조하면, 증착 단계 2800a에서의 디바이스(1000)의 예시적인 버전(2800)의 예시적인 단면도가 도시될 수 있으며, 여기서 패턴화 코팅(610)은 하부 물질의 노출된 층 표면(11)의 제1 부분(601) 상에 선택적으로 증착될 수 있다. 도면에서, 하부 물질은 기판(10)일 수 있다.
도 28b에서, 디바이스(2800)는 증착 단계 2800b에서 도시될 수 있으며, 여기서 증착 층(430)은 하부 물질의 노출된 층 표면(11) 상에, 즉, 패턴화 코팅(610)이 단계 2800a 동안 증착될 수 있는 경우의 패턴화 코팅(610)의 노출된 층 표면(11), 뿐만 아니라 패턴화 코팅(610)이 단계 2800a 동안 증착될 수 없는 경우의 기판(10)의 노출된 층 표면(11) 모두에 증착될 수 있다. 패턴화 코팅(610)이 배치될 수 있는 제1 부분(601)의 핵 생성 억제 특성으로 인해, 그들 상에 배치된 증착 층(430)은 잔류하지 않는 경향이 있을 수 있어 제2 부분(602)에 대응할 수 있는 증착 층(430)의 선택적 증착의 패턴을 생성하고, 증착 층(430)이 실질적으로 결여된 제1 부분(601)이 남을 수 있다.
도 28c에서, 디바이스(2800)는 증착 단계 2800c에서 도시될 수 있으며, 여기서 패턴화 코팅(610)은, 단계 2800b 동안 증착된 증착 층(430)이 기판(10) 상에 잔류할 수 있고 단계 2800a 동안 패턴화 코팅(610)이 증착된 기판(10)의 영역이 이제 노출되거나 덮이지 않을 수 있도록 기판(10)의 노출된 층 표면(11)의 제1 부분(601)으로부터 제거될 수 있다.
일부 비제한적인 예에서, 단계 2800c에서의 패턴화 코팅(610)의 제거는 증착 층(430)에 실질적으로 영향을 미치지 않으면서 패턴화 코팅(610)과 반응 및/또는 에칭하여 제거하는 용매 및/또는 플라즈마에 디바이스(2800)를 노출시킴으로써 수행될 수 있다.
박막 필름 형성
하부 층(130)의 노출된 층 표면(11) 상에 기상 증착하는 동안 박막 필름을 형성하는 단계는 핵 생성 및 성장 과정을 포함할 수 있다.
필름 형성의 초기 단계 동안, 충분한 수의 증기 단량체(vapor monomer)(732)(일부 비제한적인 예에서는 증기 형태(732)의 증착 물질(731)의 분자, 및/또는 원자일 수 있음)는 전형적으로 증기상으로부터 응축되어 하부 층(130)에 나타나 있는 노출된 층 표면(11) 상에서 초기 핵을 형성할 수 있다. 증기 단량체(732)가 이러한 표면 상에 계속 충돌할 수 있기 때문에, 이러한 초기 핵의 고유 크기(characteristic size), 및/또는 증착 밀도가 증가하여 작은 입자 구조(341)를 형성할 수 있다. 이러한 고유 크기를 참조하는 차원의 비제한적인 예는 이러한 입자 구조(341)의 높이, 너비, 길이, 및/또는 직경을 포함할 수 있다.
포화 섬(island) 밀도에 도달한 후, 인접한 입자 구조(341)는 전형적으로는 유착(coalesce)되기 시작하여 이러한 입자 구조(341)의 평균 고유 크기은 증가하고, 동시에 그의 증착 밀도는 감소하기 시작할 수 있다.
단량체(732)가 지속적으로 증착되면, 인접한 입자 구조(341)의 유착은 실질적 폐쇄 코팅(440)이 궁극적으로 하부 층(130)의 노출된 층 표면(11) 상에 증착될 수 있을 때까지 계속될 수 있다. 이러한 폐쇄 코팅(440)의 이와 같이 야기되는 광학 효과를 포함하는 거동은 일반적으로는 비교적 균일하고 일관되며 놀랍지 않을 수 있다.
박막 필름의 형성을 위한 하기의 적어도 세 가지 기본 성장 모드가 있을 수 있으며, 일부 비제한적인 예에서는, 결국 하기와 같은 폐쇄 코팅(440)이 된다: 1) 섬(Volmer-Weber), 2) 계층형(layer-by-layer)(Frank-van der Merwe), 3) Stranski-Krastanov.
섬 성장은 전형적으로는 단량체(732)의 스테일 클러스터(stale cluster)가 노출된 층 표면(11) 상에서 핵을 생성하고 성장하여 별개의 섬을 형성할 때 발생할 수 있다. 이러한 성장 모드는 단량체(732) 사이의 상호 작용이 단량체와 표면 사이의 상호 작용보다 강할 때 발생할 수 있다.
핵 생성 속도는 얼마나 많은 수의 소정의 크기(자유 에너지가 이러한 핵의 클러스터가 성장하거나 축소하도록 영향을 미치지 않는 경우)의 핵("임계 핵")이 단위 시간당 표면 상에 형성될 수 있는지를 기술할 수 있다. 필름 형성의 초기 단계 동안, 핵의 증착 밀도가 낮고 따라서 핵이 표면의 비교적 작은 부분을 덮을 수 있기 때문에(예를 들어, 이웃하는 핵 사이에 큰 간격/공간이 있음) 표면 상에 단량체(732)가 직접 충돌하여 핵이 성장할 가능성은 낮을 수 있다. 따라서, 임계 핵이 성장할 수 있는 속도는 전형적으로는 표면 상의 흡착원자(예를 들어, 흡착된 단량체(732))가 이동하여 인접한 핵에 부착되는 속도에 따라 달라질 수 있다.
하부 물질의 노출된 층 표면(11) 상에 흡착된 흡착원자의 에너지 프로파일의 예가 도 29에 도시되어 있다. 구체적으로, 도 29는 다음에 대응하는 예시적인 정성적 에너지 프로파일을 예시할 수 있다: 국소 저에너지 부위로부터 탈출하는 흡착원자(2910); 노출된 층 표면(11) 상의 흡착원자의 확산(2920); 및 흡착원자의 탈착(2930).
2910에서, 국소 저에너지 부위는 흡착원자가 더 낮은 에너지에 있을 하부 층(130)의 노출된 층 표면(11) 상의 임의의 부위일 수 있다. 전형적으로, 핵 생성 부위는 돌출부(ledge), 단차 에지, 화학적 불순물, 결합 부위 및/또는 꼬임("불균질성")을 제한 없이 포함하는 노출된 층 표면(11) 상의 결함, 및/또는 이상(anomaly)을 포함할 수 있다.
기판 불균질성의 부위는 표면으로부터 흡착원자를 탈착하는 데 관련된 에너지 E des (2931)를 증가시켜 이러한 부위에서 관찰되는 핵의 증착 밀도가 높아질 수 있다. 또한, 표면 상의 불순물이나 오염이 또한 E des (2931)를 증가시켜 핵의 증착 밀도가 높아질 수 있다. 고진공 조건 하에 수행되는 기상 증착 공정의 경우, 표면 상의 오염 물질의 유형과 증착 밀도는 진공 압력과 이러한 압력을 구성하는 잔류 가스의 조성에 의해 영향을 받을 수 있다.
흡착원자가 국소 저에너지 부위에 갇히면, 전형적으로, 일부 비제한적인 예에서는, 표면 확산이 일어나기 전에 에너지 장벽이 있을 수 있다. 이러한 에너지 장벽은 도 29에서 ΔE(2911)로 표시될 수 있다. 일부 비제한적인 예에서, 국소 저에너지 부위를 탈출하기 위한 에너지 장벽 ΔE(2911)가 충분히 크면, 상기 부위가 핵 생성 부위로 작용할 수 있다.
2920에서, 흡착원자는 노출된 층 표면(11) 상에서 확산될 수 있다. 비제한적인 예로서, 국소화된 흡수물의 경우, 흡착원자는 최소 표면 전위 근처에서 진동하고 흡착원자가 탈착되고/되거나 흡착원자 및/또는 성장하는 필름의 클러스터에 의해 형성된 성장하는 섬(341)에 포함될 때까지 다양한 이웃하는 부위로 이동하는 경향이 있을 수 있다. 도 29에서, 흡착원자의 표면 확산과 연관된 활성화 에너지는 E s (2911)로 표시될 수 있다.
2930에서, 흡착원자가 표면으로부터 탈착되는 것과 연관된 활성화 에너지는 E des (2931)로 표시될 수 있다. 당업자는 탈착되지 않은 임의의 흡착원자는 노출된 층 표면(11)에 남아 있을 수 있다는 것을 이해할 것이다. 비제한적인 예로서, 이러한 흡착원자는 노출된 층 표면(11) 상에서 확산되어 노출된 층 표면(11) 상에서 섬(341)을 형성하고/하거나 성장하는 필름, 및/또는 코팅의 일부로 포함되는 흡착원자의 클러스터의 일부가 될 수 있다.
흡착원자가 표면 상에 흡착된 후, 흡착원자는 표면으로부터 탈착되거나, 또는 탈착되어 다른 흡착원자와 상호 작용하여 작은 클러스터를 형성하거나 또는 성장하는 핵에 부착되기 전에 표면 상에서 일정 거리를 이동할 수 있다. 초기 흡착 후에 흡착원자가 표면 상에 체류할 수 있는 평균 시간은 하기 수학식으로 주어질 수 있다:
상기 수학식에서:
v는 표면 상의 흡착원자의 진동 주파수이고,
k는 보츠만 상수이며,
T는 온도이다.
수학식(TF1)으로부터, E des (2931)의 값이 낮을수록 흡착원자가 표면으로부터 탈착되기가 더 쉬울 수 있으므로, 흡착원자가 표면 상에 체류할 수 있는 시간이 더 짧아지게 된다는 사실에 유의해야 할 수 있다. 흡착원자가 확산할 수 있는 평균 거리는 하기 수학식으로 주어질 수 있다:
상기 식에서:
α 0 는 격자 상수이다.
낮은 값의 E des (2931) 및/또는 높은 값의 E s (2921)의 경우, 흡착원자는 탈착 전에 더 짧은 거리를 확산할 수 있으므로 성장하는 핵에 부착되거나 다른 흡착원자 또는 흡착원자의 클러스터와 상호 작용할 가능성이 적을 수 있다.
입자 구조(341)의 증착 층 형성의 초기 단계 동안, 흡착된 흡착원자는 상호 작용하여 입자 구조(341)를 형성할 수 있으며, 단위 면적당 입자 구조(341)의 임계 농도는 하기 수학식으로 주어진다:
상기 식에서:
E i 는 I개의 흡착원자를 함유하는 임계 클러스터를 별개 흡착원자로 해리하는 데 관련된 에너지이고,
n 0 은 흡착 부위의 총 증착 밀도이며,
N 1 은 하기 수학식으로 주어지는 단량체 증착 밀도이다:
상기 식에서:
전형적으로, I는 증착되는 물질의 결정 구조에 따라 달라질 수 있으며 안정적인 핵을 형성하기 위해 입자 구조(341)의 임계 크기를 결정할 수 있다.
성장하는 입자 구조(341)에 대한 임계 단량체 공급 속도는 증기 충돌 속도 및 탈착 전에 흡착원자가 확산될 수 있는 평균 면적에 의해 제공될 수 있다:
따라서, 임계 핵 생성 속도는 상기 수학식들의 조합으로 주어질 수 있다:
상기 수학식으로부터, 흡착된 흡착원자에 대하여 낮은 탈착 에너지를 갖거나 흡착원자의 확산을 위한 높은 활성화 에너지를 갖고, 고온에 있고/있거나 또는 증기 충돌 속도에 노출된 표면에 대해서는 임계 핵 형성 속도가 억제될 수 있을 것이라는 사실에 유의해야 한다.
고진공 조건 하에서, 표면 상에 충돌할 수 있는 분자의 플럭스(732)(㎠-sec 당)는 하기 수학식으로 주어질 수 있다:
상기 식에서:
P는 압력이며,
M은 분자량이다.
따라서, H2O와 같은 반응성 가스의 분압이 높을수록 기상 증착 도중에 표면 상의 오염 증착 밀도가 높아지고, 이는 E des (2931)의 증가를 초래하여 핵의 증착 밀도가 높아질 수 있다.
본 개시내용에서, "핵 생성 억제"는 그 위의 증착 물질(731)의 증착에 대해 0에 근접할 수 있는, 예를 들어 제한하는 것은 아니지만, 약 0.3 이하의 초기 고착 확률을 나타내는 표면을 가질 수 있음으로써, 이러한 표면 상의 증착 물질(731)의 증착이 억제될 수 있는 코팅, 물질, 및/또는 그의 층을 지칭할 수 있다.
본 개시내용에서, "핵 생성 촉진"은 그 위의 증착 물질(731)의 증착에 대해 1에 근접할 수 있는, 예를 들어 제한하는 것은 아니지만, 약 0.7 초과의 초기 고착 확률을 나타내는 표면을 가짐으로써, 이러한 표면 상의 증착 물질(731)의 증착이 촉진될 수 있는 코팅, 물질, 및/또는 그의 층을 지칭할 수 있다.
특정 이론에 얽매이려는 것은 아니지만, 이러한 핵의 형상과 크기, 및 이러한 핵이 섬(341)으로 그리고 그 후에 박막 필름으로 순차적으로 성장하는 것은 증기, 표면 및/또는 응축된 필름 핵 사이의 계면 장력을 제한 없이 포함하는 다양한 인자에 따라 달라질 수 있다고 가정할 수 있다.
표면의 핵 생성 억제 및/또는 핵 생성 촉진 특성의 한 가지 척도는 소정의 증착 물질(731)의 증착에 대한 표면의 초기 고착 확률일 수 있다.
일부 비제한적인 예에서, 고착 확률(S)은 하기 수학식으로 주어질 수 있다:
상기 식에서:
N ads 는 노출된 층 표면(11) 상에 남아 있는(즉, 필름 내에 포함된) 흡착원자의 수이며,
N total 은 표면 상에 충돌하는 단량체의 총 수이다.
1인 고착 확률(S)은 표면에 충돌하는 모든 단량체(732)가 흡착된 후 이어서 성장하는 필름에 포함됨을 나타낼 수 있다. 0인 고착 확률(S)은 표면에 충돌하는 모든 단량체(732)가 탈착된 후 이어서 필름이 표면 상에 형성되지 않을 수 있다는 것을 나타낼 수 있다.
다양한 표면 상의 증착 물질(731)의 고착 확률(S)은 문헌[Walker et al., J. Phys. Chem. C 2007, 111, 765 (2006)]에 기재된 바와 같은 이중 수정 결정 마이크로밸런스(QCM) 기법을 제한 없이 포함하는 고착 확률(S)을 측정하는 다양한 기법을 사용하여 평가될 수 있다.
증착 물질(731)의 증착 밀도가 증가(예를 들어, 평균 필름 두께 증가)함에 따라, 고착 확률(S)은 변할 수 있다.
따라서, 초기 고착 확률(S 0 )은 임의의 상당한 수의 임계 핵이 형성되기 전에 표면의 고착 확률(S)로 지정될 수 있다. 초기 고착 확률(S0)의 하나의 척도는 증착의 초기 단계 동안 증착 물질(731)의 증착에 대한 표면의 고착 확률(S)을 포함할 수 있으며, 여기서 표면 전체에 걸쳐 증착 물질(731)의 평균 필름 두께는 임계값 이하이다. 일부 비제한적인 예의 설명에서, 초기 고착 확률에 대한 임계값은, 비제한적인 예로서, 1 nm로 지정될 수 있다. 평균 고착 확률(
)은 하기 수학식으로 주어질 수 있다:
상기 식에서:
S nuc 는 입자 구조(341)에 의해 덮여진 면적의 고착 확률(S)이며,
A nuc 는 입자 구조(341)에 의해 덮여진 기판 표면의 영역의 백분율이다.
비제한적인 예로서, 낮은 초기 고착 확률은 평균 필름 두께가 증가함에 따라 증가할 수 있다. 이는 입자 구조(341)가 없는 노출된 층 표면(11)의 영역, 비제한적인 예로서, 베어 기판(10)과 높은 증착 밀도를 갖는 영역 사이의 고착 확률의 차이에 기초하여 이해될 수 있다. 비제한적인 예로서, 입자 구조(341)의 표면 상에 충돌하는 단량체(732)는 1에 근접할 수 있는 고착 확률(S)을 가질 수 있다.
도 29에 도시된 에너지 프로파일(2910, 2920, 2930)에 기초하여, 탈착을 위한 상대적으로 낮은 활성화 에너지(E des (2931)) 및/또는 표면 확산을 위한 상대적으로 높은 활성화 에너지(E s (2921))를 나타내는 물질이 패턴화 코팅(610)으로서 증착될 수 있으며, 다양한 용도에서 사용하기에 적합할 수 있다고 가정될 수 있다.
특정 이론에 얽매이려는 것은 아니지만, 일부 비제한적인 예에서 핵 생성 및 성장 동안 존재하는 다양한 계면 장력 사이의 관계는 모세관 이론에서 Young의 방정식에 따라 지시될 수 있다고 가정될 수 있다:
상기 식에서:
γ sv (도 30)는 기판(10)과 증기(732) 사이의 계면 장력에 해당하고,
γ fs (도 30)는 증착 물질(731)과 기판(10) 사이의 계면 장력에 해당하고,
γ vf (도 30)는 증기(732)와 필름 사이의 계면 장력에 해당하며,
θ는 필름 핵 접촉각이다.
도 30은 상기 방정식에서 제시된 다양한 파라미터들 사이의 관계를 도시할 수 있다.
Young 방정식(수학식(TF10))에 기초하여, 섬 성장의 경우 필름 핵 접촉각이 0을 초과할 수 있으므로 관계식 γ sv < γ fs + γ vf 가 유도될 수 있다.
증착 물질(731)이 기판(10)을 "습윤"시킬 수 있는 층 성장의 경우, 핵 접촉각이 0일 수 있으므로, 따라서 γ sv = γ fs + γ vf 이다.
필름 과성장의 단위 면적당 변형 에너지가 증기(732)와 증착 물질(731) 사이의 계면 장력에 대해 클 수 있는 Stranski-Krastanov 성장의 경우, 관계식은 다음과 같다: γ sv > γ fs + γ vf .
임의의 특정 이론에 얽매이려는 것은 아니지만, 패턴화 코팅(610)과 기판(10)의 노출된 층 표면(11) 사이의 계면에서 증착 물질(731)의 핵 생성 및 성장 모드는 섬 성장 모델을 따를 수 있다고 가정할 수 있으며, 여기서 θ > 0이다.
특히, 패턴화 코팅(610)이 증착 물질(731)의 증착에 대해 상대적으로 낮은 초기 고착 확률을 나타낼 수 있는 경우(일부 비제한적인 예에서는, Walker 등에 의해 기술되는 이중 QCM 기술에서 확인된 조건 하에), 증착 물질(731)의 상대적으로 높은 박막 필름 접촉각이 존재할 수 있다.
반대로, 증착 물질(731)이 패턴화 코팅(610)를 사용하지 않고 노출된 층 표면(11) 상에 선택적으로 증착될 수 있는 경우, 비제한적인 예로서, 섀도우 마스크(615)를 사용함으로써 이러한 증착 물질(731)의 핵 생성 및 성장 모드가 상이할 수 있다. 특히, 섀도우 마스크(615) 패턴화 공정을 사용하여 형성된 코팅은, 적어도 일부 비제한적인 예에서, 약 10° 이하의 비교적 작은 박막 필름 접촉각(θ)을 나타낼 수 있는 것으로 관찰되었다.
오늘에 이르러, 다소 놀랍게도, 일부 비제한적 예에서 패턴화 코팅(610)(및/또는 이를 구성하는 패턴화 물질(611))이 비교적 낮은 임계 표면 장력을 나타낼 수 있는 것으로 밝혀졌다.
관련 기술 분야의 통상의 기술자는 코팅, 층, 및/또는 이러한 코팅, 및/또는 층을 구성하는 물질의 "표면 에너지"가 일반적으로 코팅, 층, 및/또는 물질의 임계 표면 장력에 상응할 수 있음을 이해할 것이다. 표면 에너지의 일부 모델에 따르면, 표면의 임계 표면 장력은 실질적으로 이러한 표면의 표면 에너지에 상응할 수 있다.
일반적으로, 낮은 표면 에너지를 갖는 물질은 낮은 분자간 힘(intermolecular force)을 나타낼 수 있다. 일반적으로, 낮은 분자간 힘을 갖는 물질은 높은 분자간 힘을 갖는 다른 물질에 비해 더 낮은 온도에서 쉽게 결정화되거나 다른 상 변환을 일으킬 수 있다. 적어도 일부 적용에서, 상대적으로 낮은 온도에서 쉽게 결정화되거나 다른 상 변환을 일으킬 수 있는 물질은 디바이스의 장기 성능, 안정성, 신뢰성, 및/또는 수명에 해로울 수 있다.
특정 이론에 얽매이려는 것은 아니지만, 특정 저에너지 표면이 상대적으로 낮은 초기 고착 확률(S0)을 나타낼 수 있고, 따라서 패턴화 코팅(610)을 형성하는 데 적합할 수 있다고 가정할 수 있다.
임의의 특정 이론에 얽매이려는 것은 아니지만, 특히 표면 에너지가 낮은 표면의 경우, 임계 표면 장력은 표면 에너지와 양(+)의 상관관계가 있을 수 있다고 가정할 수 있다. 비제한적 예로서, 상대적으로 낮은 임계 표면 장력을 나타내는 표면은 또한 상대적으로 낮은 표면 에너지를 나타낼 수 있고, 상대적으로 높은 임계 표면 장력을 나타내는 표면은 또한 상대적으로 높은 표면 에너지를 나타낼 수 있다.
전술한 Young 방정식(수학식(TF10))을 참조하면, 더 낮은 표면 에너지는 더 큰 접촉각을 생성하는 동시에 γ sv 를 낮출 수 있으며, 따라서 이러한 표면은 증착 물질(731)에 대해 낮은 습윤성 및 낮은 초기 고착 확률을 가질 가능성을 향상시킬 수 있다.
다양한 비제한적인 예에서, 임계 표면 장력 값은 본원에서는 대략 정상 온도 및 압력(NTP)에서 측정된 그러한 값에 해당할 수 있으며, 일부 비제한적인 예에서는, 20℃의 온도 및 1 기압의 절대 압력에 해당할 수 있다. 일부 비제한적인 예에서, 표면의 임계 표면 장력은 문헌[Zisman, W.A., "Advances in Chemistry" 43 (1964), p. 1-51]에 더 상세하게 설명되어 있는 지스만 방법(Zisman method)에 따라 측정될 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610)의 노출된 층 표면(11)은 약 20 dyne/cm, 19 dyne/cm, 18 dyne/cm, 17 dyne/cm, 16 dyne/cm, 15 dyne/cm, 13 dyne/cm, 12 dyne/cm, 또는 11 dyne/cm 중 적어도 하나 이하의 임계 표면 장력을 나타낼 수 있다.
일부 비제한적인 예에서, 패턴화 코팅(610)의 노출된 층 표면(11)은 약 6 dyne/cm, 7 dyne/cm, 8 dyne/cm, 9 dyne/cm, 및 10 dyne/cm 중 적어도 하나의 임계 표면 장력을 나타낼 수 있다.
당업자는 고체의 표면 에너지를 측정하기 위한 다양한 방법 및 이론이 알려져 있을 수 있다는 것을 이해할 것이다. 비제한적인 예로서, 표면 에너지는, 다양한 액체를 고체의 표면과 접촉시켜 액체-증기 계면과 표면 사이의 접촉각을 측정하는 접촉각의 일련의 측정 방법에 기초하여 계산하고/하거나 도출할 수 있다. 일부 비제한적인 예에서, 고체 표면의 표면 에너지는 표면을 완전히 습윤시키는 가장 높은 표면 장력을 갖는 액체의 표면 장력과 동일할 수 있다. 비제한적인 예로서, Zisman 플롯은 표면과 0°의 접촉각을 생성하는 가장 높은 표면 장력 값을 측정하는 데 사용될 수 있다. 일부 표면 에너지 이론에 따르면, 고체 표면과 액체 사이의 다양한 유형의 상호 작용이 고체의 표면 에너지를 측정하는 데 고려될 수 있다. 비제한적인 예로서, Owens/Wendt 이론, 및/또는 Fowkes 이론을 제한 없이 포함하는 일부 이론에 따르면, 표면 에너지는 분산성 성분 및 비분산성 또는 "극성" 성분을 포함할 수 있다.
특정 이론에 얽매이려는 것은 아니지만, 일부 비제한적인 예에서 증착 물질(731)의 코팅의 접촉각은 증착 물질(731)이 증착되는 패턴화 코팅(610)의 특성(초기 고착 확률을 포함하지만, 이에 제한되지 않음)에 적어도 부분적으로 기초하여 측정될 수 있다고 가정할 수 있다. 따라서, 상대적으로 높은 접촉각을 나타내는 증착 물질(731)의 선택적 증착을 가능하게 하는 패턴화 물질(611)이 어느 정도의 이점을 제공할 수 있다.
당업자는 접촉각을 측정하기 위해 정적, 및/또는 동적 정적법(sessile drop method) 및 수적법(pendant drop method)을 제한 없이 포함하는 다양한 방법이 사용될 수 있다는 것을 이해할 것이다.
일부 비제한적인 예에서, 탈착을 위한 활성화 에너지(E des (2931))(일부 비제한적인 예에서는, 약 300K의 온도에서)는 열 에너지의 약 2배, 1.5배, 1.3배, 1.2배, 1.0배, 0.8배, 또는 0.5배 중 적어도 하나 이하일 수 있다. 일부 비제한적인 예에서, 표면 확산을 위한 활성화 에너지(E s (2921))(일부 비제한적인 예에서 약 300K의 온도에서)는 열 에너지의 약 1.0배, 1.5배, 1.8배, 2배, 3배, 5배, 7배, 또는 10배 중 적어도 하나를 초과할 수 있다.
특정 이론에 얽매이려는 것은 아니지만, 하부 층(130)의 노출된 층 표면(11)과 패턴화 코팅(610) 사이의 계면에서, 및/또는 계면 근처에서 증착 물질(731)의 박막 필름 핵 생성 및 성장 동안, 증착 물질(731)의 에지와 하부 층(130) 사이의 비교적 높은 접촉각(θ)은 패턴화 코팅(610)에 의한 증착 물질(731)의 고체 표면의 핵 생성의 억제로 인해 관찰될 수 있을 것이라고 가정할 수 있다. 이러한 핵 생성 억제 특성은 하부 층(130), 박막 필름 증기 및 패턴화 코팅(610) 사이의 표면 에너지를 최소화시킴으로써 유도될 수 있다.
표면의 핵 생성 억제 및/또는 핵 생성 촉진 특성의 하나의 척도는 기준 표면 상의 소정의 (전기 전도성) 증착 물질(731)의 초기 증착 속도에 대한 표면 상의 동일한 증착 물질(731)의 초기 증착 속도일 수 있으며, 여기서 양쪽 표면은 증착 물질(731)의 증발 플럭스로 처리되고/되거나 증발 플럭스에 노출된다.
정의
일부 비제한적인 예에서, 전자 발광 디바이스는 유기 발광 다이오드(OLED: organic light-emitting diode) 디바이스일 수 있다. 일부 비제한적인 예에서, 전자 발광 디바이스는 전자 디바이스의 일부일 수 있다. 비제한적인 예로서, 전자 발광 디바이스는 OLED 조명 패널 또는 모듈, 및/또는 스마트폰, 태블릿, 랩탑, e-리더와 같은 컴퓨팅 디바이스, 및/또는 모니터 및/또는 텔레비전 세트와 같은 일부 다른 전자 디바이스의 OLED 디스플레이 또는 모듈일 수 있다.
일부 비제한적인 예에서, 광전자 디바이스는 광자를 전기로 변환하는 유기 광전지(OPV: organic photo-voltaic) 디바이스일 수 있다. 일부 비제한적인 예에서, 광전자 디바이스는 전자 발광 양자점(QD: electro-luminescent quantum dot) 디바이스일 수 있다.
본 개시내용에서, 특별히 달리 명시되지 않는 한, 이러한 개시내용을, 일부 예에서는, 당업자에게 명백한 방식으로 OPV 및/또는 QD 디바이스를 제한 없이 포함하는 다른 광전자 디바이스에 동등하게 적용할 수 있다는 이해 하에 OLED 디바이스에 대해 언급될 것이다.
이러한 디바이스의 구조는 두 가지 양태 각각에서, 즉 단면 양태 및/또는 가로 방향(평면도) 양태에서 설명될 수 있다.
본 개시내용에서, 기판이 디바이스의 "바닥(bottom)"일 수 있고 층이 기판의 "상부(top)"에 배치될 수 있는 전술된 가로 방향 양태에 대해 실질적으로 법선 방향으로 연장되는 방향 규칙(directional convention)을 따를 수 있다. 이러한 규칙에 따라, 제2 전극은 도시된 디바이스의 상부에 위치할 수 있고, 비록 (제조 공정 동안을 포함하지만 이에 제한되지 않는 일부 예에서는 적어도 하나의 층이 기상 증착 공정에 의해 도입될 수 있는 경우에 조차도), 기판은 층 중 하나, 예를 들어, 이에 제한되는 것은 아니지만, 제1 전극이 배치될 수 있는 상부 표면이 물리적으로 기판 아래에 놓이도록 물리적으로 반전됨으로써, 증착 물질(도시되지 않음)이 위쪽으로 이동하여 그의 상부 표면 상에 박막 필름으로 증착될 수 있다.
본원에서 단면 양태를 도입하는 맥락에서, 이러한 디바이스의 구성요소는 실질적으로 평면인 가로 방향 계층으로 도시될 수 있다. 당업자는 이러한 실질적으로 평면적인 표현이 단지 예시를 위한 것일 수 있으며, 이러한 디바이스의 가로 방향 범위를 가로질러, 일부 비제한적인 예에서는, 층, 및/또는 비평면 전이 영역(가로 방향 갭 및 불연속면 포함)에 의해 분리된 층(들)의 실질적으로 완전한 부재를 포함하여 상이한 두께 및 치수를 갖는 국소화된 실질적으로 평면인 계층이 있을 수 있다는 것을 이해할 것이다. 따라서, 예시적인 목적을 위해, 디바이스가 실질적으로 계층화된 구조로서 그의 단면 양태에서 아래에서 도시될 수 있지만, 아래에서 논의되는 평면도 양태에서, 그러한 장치는 특징을 정의하기 위해 다양한 지형을 예시할 수 있으며, 각각의 특징은 단면 양태에서 논의된 계층화된 프로파일을 실질적으로 나타낼 수 있다.
본 개시내용에서, 용어 "층(layer)" 및 "계층(strata)"은 유사한 개념을 지칭하기 위해 상호교환적으로 사용될 수 있다.
도면에 도시된 각각의 층의 두께는 단지 예시적일 수 있으며, 반드시 다른 층에 대한 두께를 나타내는 것은 아니다.
설명의 단순성을 위해, 본 개시내용에서, 단일 층에서 복수의 요소의 조합은 콜론 ":"에 의해 분리하여 표시할 수 있는 반면, 다층 코팅에서 복수의 층을 포함하는 복수의 요소(의 조합(들))는 2개의 이러한 층을 슬래시 "/"에 의해 분리하여 표시할 수 있다. 일부 비제한적인 예에서, 슬래시 이후의 층은 슬래시 이전의 층 이후에, 및/또는 층 상에 증착될 수 있다.
설명을 위해, 코팅, 층, 및/또는 물질이 증착될 수 있는 하부 물질의 노출된 층 표면은 증착 시에 코팅, 층, 및/또는 물질의 증착을 위해 제공될 수 있는 이러한 하부 물질의 표면으로 이해될 수 있다.
당업자는, 구성요소, 층, 영역 및/또는 이들의 일부분이 또 다른 하부 물질, 구성요소, 층, 영역 및/또는 부분 상에 또는 위에 "형성", "배치" 및/또는 "증착"되는 것으로 언급되는 경우, 이러한 형성, 배치 및/또는 증착은 이러한 하부 물질, 구성요소, 층, 영역 및/또는 부분, 및 그들 사이에 개재될 가능성이 있는 물질(들), 구성요소(들), 층(들), 영역(들) 및/또는 부분(들)의 노출된 층 표면(이러한 형성, 배치 및/또는 증착 시에) 상에서 직접적으로 및/또는 간접적으로 수행될 수 있다는 것을 이해할 수 있을 것이다.
본 개시내용에서, 용어 "중첩" 및/또는 "중첩하는"은 일반적으로는 층 및/또는 구조가 그 위에 배치될 수 있는 표면으로부터 실질적으로 법선 방향으로 멀리 연장하는 단면 축을 교차하도록 배열된 복수의 층 및/또는 구조를 지칭할 수 있다.
본 개시내용은, 적어도 하나의 층 또는 코팅과 관련하여, 기상 증착의 관점에서 박막 필름 형성을 논의하지만, 당업자는, 일부 비제한적인 예에서, 디바이스의 다양한 구성요소는, 이에 제한되는 것은 아니지만, 증발(열 증발 및/또는 전자빔 증발을 포함하지만 이에 제한되지 않음), 포토리소그래피, 프린팅(잉크 젯 및/또는 증기 젯 프린팅, 릴-투-릴 프린팅(reel-to-reel printing) 및/또는 마이크로-접촉 전사 프린팅(micro-contact transfer printing)을 포함하지만 이에 제한되지 않음), 물리적 기상 증착(PVD: physical vapor deposition)(스퍼터링을 포함하지만 이에 제한되지 않음), 화학적 기상 증착(CVD: chemical vapor deposition)(플라즈마 강화 CVD(PECVD) 및/또는 유기 기상 증착(OVPD)을 포함하지만 이에 제한되지 않음), 레이저 어닐링, 레이저 유도 열화상(LITI: laser-induced thermal imaging) 패턴화, 원자층 증착(ALD), 코팅(스핀 코팅, 딥 코팅, 라인 코팅 및/또는 스프레이 코팅을 포함하지만 이에 제한되지 않음), 및/또는 이들의 조합(선택적 "증착 공정")을 포함하는 매우 다양한 기술을 사용하여 선택적으로 증착시킬 수 있다는 것을 이해할 수 있을 것이다.
일부 공정은, 일부 비제한적인 예에서는, 노출된 하부 물질의 표면의 특정 부분 상에 증착되는 물질의 증착을 마스킹 및/또는 방지함으로써 다양한 패턴을 달성하기 위해 임의의 다양한 층 및/또는 코팅을 증착하는 동안 오픈 마스크 및/또는 미세 금속 마스크(FMM)일 수 있는 섀도우 마스크와 조합으로 사용될 수 있다.
본 개시내용에서, 용어 "증발" 및/또는 "승화"는 일반적으로는 소스 물질을, 이에 제한되는 것은 아니지만, 가열에 의해 증기로 전환시켜 타겟 표면 상에, 이에 제한되는 것은 아니지만, 고체 상태로 증착시키는 증착 공정을 지칭하는 데 상호교환적으로 사용될 수 있다. 이해하고 있는 바와 같이, 증발 증착 공정은 적어도 하나의 소스 물질들을 저압(진공을 포함하지만 이에 제한되지 않음) 환경 하에 증발 및/또는 승화시켜 증기상 단량체를 형성하고 적어도 하나의 증발된 소스 물질들의 탈승화 작용(de-sublimation)을 통해 타겟 표면 상에 증착시키는 PVD 공정의 한 유형일 수 있다. 다양한 종류의 상이한 증발 소스들이 소스 물질을 가열하는 데 사용될 수 있으며, 그 자체로 소스 물질이 다양한 방식으로 가열될 수 있다는 것을 당업자는 이해할 것이다. 비제한적인 예로서, 소스 물질은 전기 필라멘트, 전자 빔, 유도 가열, 및/또는 저항 가열에 의해 가열될 수 있다. 일부 비제한적인 예에서, 소스 물질은 가열된 도가니, 가열된 보트, Knudsen 셀(유출 증발기 소스일 수 있음) 및/또는 임의의 다른 유형의 증발 소스에 로딩될 수 있다.
일부 비제한적인 예에서, 증착 소스 물질은 혼합물일 수 있다. 일부 비제한적인 예에서, 증착 소스 물질의 혼합물의 적어도 하나의 성분은 증착 공정 동안 증착되지 않을 수 있다(또는, 일부 비제한적인 예에서, 증착 소스 물질의 혼합물의 적어도 하나의 성분은 이러한 혼합물의 다른 성분들에 비해 비교적 소량으로 증착될 수 있다).
본 개시내용에서, 물질의 층 두께, 필름 두께, 및/또는 평균 층수, 및/또는 필름 두께에 대한 언급은, 그의 증착 메커니즘과는 관계없이, 타겟 노출된 층 표면 상에 증착되는 물질의 양을 지칭할 수 있으며, 이는 언급된 층 두께를 갖는 물질의 균일한 두께의 층으로 타겟 표면을 덮기 위한 물질의 양에 해당한다. 비제한적인 예로서, 10 nm의 물질의 층 두께를 증착하는 것은 표면 상에 증착된 물질의 양이 10 nm 두께일 수 있는 물질의 균일한 두께의 층을 형성하기 위한 물질의 양에 상응할 수 있다는 것을 나타낼 수 있다. 상기에서 논의된 박막이 형성되는 메커니즘과 관련하여, 비제한적인 예로서, 단량체의 가능한 적층 또는 클러스터링으로 인하여 증착 물질의 실제 두께가 불균일할 수 있다는 것이 이해될 것이다. 비제한적인 예로서, 10 nm의 층 두께를 증착하는 것은 10 nm 초과의 실제 두께를 갖는 증착 물질의 일부 부분, 또는 10 nm 이하의 실제 두께를 갖는 증착 물질의 다른 부분을 생성할 수 있다. 따라서, 표면 상에 증착 물질의 특정의 층 두께는, 일부 비제한적인 예에서, 타겟 표면 전체에 걸쳐 증착 물질의 평균 두께에 대응할 수 있다.
본 개시내용에서, 기준 층 두께에 대한 언급은 높은 초기 고착 확률(initial sticking probability) 또는 초기 고착 계수를 나타내는 기준 표면(즉, 약 1.0 및/또는 이에 근접한 초기 고착 확률을 갖는 표면) 상에 증착된, 본원에서는 또한 증착 물질(예를 들어, Mg)로도 지칭되는 증착 물질의 층 두께를 지칭할 수 있다. 기준 층 두께는 타겟 표면(예를 들어, 이에 제한되는 것은 아니지만, 패턴화 코팅의 표면) 상에 증착된 증착 물질의 실제 두께를 나타내지 않을 수 있다. 오히려, 기준 층 두께는 동일한 증착 기간 동안 증착 물질의 동일한 증기 플럭스를 타겟 표면 및 기준 표면에 적용할 때 기준 표면, 일부 비제한적인 예에서는, 증착 속도 및 기준 층 두께를 모니터링하기 위해 증착 챔버 내측에 위치되는 석영 결정의 표면 상에 증착되는 증착 물질의 층 두께를 지칭할 수 있다. 당업자는 타겟 표면 및 기준 표면이 증착 동안 동일한 증기 플럭스로 동시에 처리되지 않는 경우, 적절한 툴링 인자(tooling factor)를 사용하여 기준 층 두께를 결정 및/또는 모니터링할 수 있다는 것을 이해할 것이다.
본 개시내용에서, 기준 증착 속도는, 증착 챔버 내에서 샘플 표면과 동일하게 배치되고 구성되는 경우, 증착 물질의 층이 기준 표면 상에서 성장하는 속도를 지칭할 수 있다.
본 개시내용에서, 다수의 X개의 물질의 단층을 증착하는 것에 대한 언급은 물질의 구성 단량체의 X개의 단일 층(single layer)(들)으로 노출된 층 표면의 소정의 영역을 덮는 양의 물질을 폐쇄 코팅에서와 같이 제한 없이 증착하는 것을 지칭할 수 있다.
본 개시내용에서, 물질의 단층의 분획을 증착하는 것에 대한 언급은 물질의 구성 단량체의 단일 층으로 노출된 층 표면의 소정의 영역의 이러한 분획을 덮는 양의 물질을 증착하는 것을 지칭할 수 있다. 당업자는, 비제한적인 예로서, 단량체의 가능한 적층 및/또는 클러스터링으로 인하여 표면의 소정의 영역 전체에 걸쳐 증착 물질의 실제 국부 두께가 불균일할 수 있다는 것을 이해할 것이다. 비제한적인 예로서, 물질의 1개의 단층을 증착하면 표면의 소정의 영역의 일부 국부 영역은 물질에 의해 덮이지 않을 수 있는 반면, 표면의 소정의 영역의 다른 국부 영역은 그 위에 증착된 다중 원자 및/또는 분자 층을 가질 수 있다.
본 개시내용에서, 타겟 표면(및/또는 그의 타겟 영역(들))은 임의의 적절한 측정 메커니즘으로 측정하였을 때 타겟 표면 상에 실질적으로 물질이 부재할 수 있는 경우에 물질이 "실질적으로 결여된(substantially devoid of)", "실질적으로 없는(substantially free of)" 및/또는 "실질적으로 덮이지 않은(substantially uncovered by)" 것으로 간주될 수 있다.
본 개시내용에서, 용어 "고착 확률" 및 "고착 계수"는 상호교환적으로 사용될 수 있다.
본 개시내용에서, 용어 "핵 생성"은 기상의 단량체가 표면 상에 응축되어 핵을 형성하는 박막 형성 공정의 핵 생성 단계를 지칭할 수 있다.
본 개시내용에서, 일부 비제한적인 예에서는 문맥이 지시하는 바와 같이, 용어 "패턴화 코팅" 및 "패턴화 물질"은 유사한 개념을 지칭하기 위해 상호교환적으로 사용될 수 있으며, 본원에서 핵 생성 억제 코팅(NIC: nucleation inhibiting coating)에 대한 언급은, 증착 층을 패턴화하는 데 선택적으로 증착되는 맥락에서, 일부 비제한적인 예에서는, 증착 물질, 및/또는 전극 코팅 물질을 패턴화하기 위한 그의 선택적 증착의 맥락에서 NIC에 적용할 수 있다.
유사하게, 일부 비제한적인 예에서는 문맥이 지시하는 바와 같이, 용어 "패턴화 코팅" 및 "패턴화 물질"은 유사한 개념을 지칭하기 위해 상호교환적으로 사용될 수 있으며, 본원에서 NPC에 대한 언급은, 증착 층을 패턴화하는 데 선택적으로 증착되는 맥락에서, 일부 비제한적인 예에서는, 증착 물질, 및/또는 전극 코팅 물질을 패턴화하기 위한 그의 선택적 증착의 맥락에서 NPC에 적용할 수 있다.
패턴화 물질은 핵 생성을 억제하거나 또는 핵 생성을 촉진할 수 있지만, 본 개시내용에서, 문맥상 달리 지시하지 않는 한, 본원에서 패턴화 물질에 대한 언급은 NIC에 대한 언급으로 간주한다.
일부 비제한적인 예에서, 패턴화 코팅에 대한 언급은 본원에서 기술되는 바와 같은 특정 조성을 갖는 코팅을 의미할 수 있다.
본 개시내용에서, 용어 "증착 층", "전도성 코팅", 및 "전극 코팅"은 유사한 개념을 지칭하기 위해 상호교환적으로 사용될 수 있으며, 본원에서 증착 층에 대한 언급은, NIC 및/또는 NPC의 선택적 증착에 의해 패턴화되는 맥락에서, 일부 비제한적인 예에서는, 패턴화 물질의 선택적 증착에 의해 패턴화되는 맥락에서 증착 층에 적용할 수 있다. 일부 비제한적인 예에서, 전극 코팅에 대한 언급은 본원에서 기술되는 바와 같은 특정 조성을 갖는 코팅을 의미할 수 있다. 유사하게, 본 개시내용에서, 용어 "증착 층 물질", "증착 물질", "전도성 코팅 물질", 및 "전극 코팅 물질"은 본원에서 증착 물질에 대한 유사한 개념 및 참조를 지칭하기 위해 상호교환적으로 사용될 수 있다.
본 개시내용에서, 당업자는 유기 물질이 광범위한 유기 분자, 및/또는 유기 중합체를 제한없이 포함할 수 있다는 것을 이해할 것이다. 또한, 당업자는 원소 및/또는 무기 화합물을 제한 없이 포함하는 다양한 무기 물질로 도핑된 유기 물질이 여전히 유기 물질로 간주될 수 있다는 것을 이해할 것이다. 또한, 당업자는 다양한 유기 물질이 사용될 수 있고, 본원에서 기술되는 공정이 일반적으로 그러한 유기 물질의 전체 범위에 적용될 수 있다는 것을 이해할 것이다. 또한, 당업자는 금속 및/또는 다른 유기 원소를 함유하는 유기 물질이 여전히 유기 물질로 간주될 수 있다는 것을 이해할 것이다. 또한, 당업자는 다양한 유기 물질이 분자, 올리고머, 및/또는 중합체일 수 있다는 것을 이해할 것이다.
본원에서 사용되는 유기-무기 하이브리드 물질은 일반적으로 유기 성분 및 무기 성분을 모두 포함하는 물질을 지칭할 수 있다. 일부 비제한적인 예에서, 이러한 유기-무기 하이브리드 물질은 유기 모이어티 및 무기 모이어티를 포함하는 유기-무기 하이브리드 화합물을 포함할 수 있다. 이러한 유기-무기 하이브리드 화합물의 비제한적인 예로는 무기 골격(scaffold)이 적어도 하나의 유기 작용기로 작용화된 것들을 포함한다. 이러한 유기-무기 하이브리드 물질의 비제한적인 예로는 실록산기, 실세스퀴옥산기, 다면체 올리고머성 실세스퀴옥산(POSS)기, 포스파젠기, 및 금속 착물 중 적어도 하나를 포함하는 것들을 포함한다.
본 개시내용에서, 반도체 물질은 일반적으로 밴드갭을 나타내는 물질로 설명될 수 있다. 일부 비제한적인 예에서, 이러한 밴드갭은 반도체 물질의 최고준위 점유 분자 궤도(HOMO: highest occupied molecular orbital)와 최저준위 비점유 분자 궤도(LUMO: lowest unoccupied molecular orbital) 사이에서 형성될 수 있다. 따라서, 반도체 물질은 일반적으로 전도성 물질(금속을 포함하지만 이에 제한되지 않음)보다는 작지만 절연성 물질(유리를 포함하지만 이에 제한되지 않음)보다는 큰 전기 전도도를 나타낸다. 일부 비제한적인 예에서, 반도체 물질은 유기 반도체 물질을 포함할 수 있다. 일부 비제한적인 예에서, 반도체 물질은 무기 반도체 물질을 포함할 수 있다.
본원에서 사용되는 바와 같이, 올리고머는 일반적으로 적어도 2개의 단량체 단위 또는 단량체를 포함하는 물질을 지칭할 수 있다. 당업자가 이해하고 있는 바와 같이, 올리고머는 하기: (1) 포함된 단량체 단위의 수; (2) 분자량; 및 (3) 기타 물질 특성, 및/또는 특징 중 적어도 하나의 양태에서 중합체와 다를 수 있지만, 이에 국한되는 것은 아니다. 비제한적 예로서, 중합체 및 올리고머에 대한 추가적인 설명은 문헌[Naka K. (2014) Monomers, Oligomers, Polymers, and Macromolecules (Overview)] 및 문헌[
( eds .) Encyclopedia of Polymeric Nanomaterials, Springer, Berlin, Heidelberg]에서 확인할 수 있다.
올리고머 또는 중합체는 일반적으로 함께 화학적으로 결합되어 분자를 형성할 수 있는 단량체 단위를 포함할 수 있다. 이러한 단량체 단위는 분자가 반복되는 단량체 단위에 의해 주로 형성되도록 서로 실질적으로 동일할 수 있거나, 또는 분자는 복수의 상이한 단량체 단위를 포함할 수 있다. 또한, 분자는 분자의 단량체 단위와 상이할 수 있는 적어도 하나의 말단 단위를 포함할 수 있다. 올리고머 또는 중합체는 선형, 분지형, 사이클릭, 사이클로-선형, 및/또는 가교결합될 수 있다. 올리고머 또는 중합체는 반복 패턴 및/또는 상이한 단량체 단위의 교대 블록으로 배열된 복수의 상이한 단량체 단위를 포함할 수 있다.
본 개시내용에서, 용어 "반도체 층(들)"은 "유기 층(들)"과 상호 교환적으로 사용될 수 있는데, 그 이유는 OLED 디바이스의 층들이, 일부 비제한적인 예에서, 유기 반도체 물질을 포함할 수 있기 때문이다.
본 개시내용에서, 무기 물질은 무기 물질을 주로 포함하는 물질을 지칭할 수 있다. 본 개시내용에서, 무기 물질은 금속, 유리 및/또는 미네랄을 제한 없이 포함하는, 유기 물질로 간주되지 않는 임의의 물질을 포함할 수 있다.
본 개시내용에서, 용어 "광자(photon)" 및 "광(light)"은 유사한 개념을 지칭하기 위해 상호교환적으로 사용될 수 있다. 본 개시내용에서 광자는 가시광선 스펙트럼, 적외선(IR) 영역(IR 스펙트럼), 근적외선 영역(NIR 스펙트럼), 자외선(UV) 영역(UV 스펙트럼), 및/또는 UVA 영역(UVA 스펙트럼)(약 315-400 nm 사이의 파장 범위에 해당할 수 있음)에 속하는 파장을 가질 수 있다.
본 개시내용에서, 본원에서 사용되는 용어 "가시 스펙트럼"은 일반적으로는 전자기(EM) 스펙트럼의 가시 부분 내의 적어도 하나의 파장을 지칭할 수 있다.
당업자들이 이해하고 있는 바와 같이, 이러한 가시 부분은 약 380 nm 내지 약 740 nm 범위의 임의의 파장에 상응할 수 있다. 일반적으로, 전자 발광 디바이스는 약 425 nm 내지 약 725 nm 범위의 파장을 갖는 EM 방사선, 보다 구체적으로, 일부 비제한적인 예에서는, 각각 B(Blue, 청색), G(Green, 녹색), 및 R(Red, 적색) 서브-픽셀(sub-pixel)에 상응하는 456 nm, 528 nm, 및 624 nm의 피크 방출 파장을 갖는 EM 방사선을 방출, 및/또는 투과하도록 구성될 수 있다. 따라서, 이러한 전자 발광 디바이스의 맥락에서, 가시 부분은 약 425 nm 내지 약 725 nm, 또는 약 456 nm 내지 약 624 nm 범위의 임의의 파장을 지칭할 수 있다. 가시 스펙트럼 내의 파장을 갖는 EM 방사선은, 일부 비제한적인 예에서는, 또한 본원에서는 "가시광선"으로 지칭될 수도 있다.
본 개시내용에서, 본원에서 사용되는 용어 "방출 스펙트럼"(emission spectrum)은 일반적으로는 광전자 디바이스에 의해 방출되는 광의 전자 발광 스펙트럼(electroluminescence spectrum)을 지칭할 수 있다. 비제한적인 예로서, 방출 스펙트럼은 광학 기기, 예를 들어, 비제한적인 예로서, 파장 범위 전체에 걸쳐 EM 방사선의 강도를 측정할 수 있는 분광 광도계를 사용하여 검출할 수 있다.
본 개시내용에서, 본원에서 사용되는 용어 "개시 파장"은 일반적으로는 방출 스펙트럼 내에서 방출이 검출되는 가장 짧은 파장을 지칭한다.
본 개시내용에서, 본원에서 사용되는 용어 "피크 파장"은 일반적으로는 방출 스펙트럼 내에서 최대 발광 강도가 검출되는 파장을 지칭한다.
일부 비제한적인 예에서, 개시 파장은 피크 파장 이하일 수 있다. 일부 비제한적인 예에서, 개시 파장은 발광 강도가 피크 파장에서의 발광 강도의 약 10%, 5%, 3%, 1%, 0.5%, 0.1%, 또는 0.01% 중 적어도 하나 이하인 파장에 상응할 수 있다.
일부 비제한적인 예에서, 가시 스펙트럼의 R(적색) 부분에 있는 방출 스펙트럼은 약 410 내지 640 nm의 파장 범위에 속할 수 있는 피크 파장을 특징으로 할 수 있으며, 일부 비제한적인 예에서는 실질적으로 약 620 nm일 수 있다.
일부 비제한적인 예에서, 가시 스펙트럼의 G(녹색) 부분에 속하는 방출 스펙트럼은 약 510 내지 340 nm의 파장 범위에 속할 수 있는 피크 파장을 특징으로 할 수 있으며, 일부 비제한적인 예에서는 실질적으로 약 530 nm일 수 있다.
일부 비제한적인 예에서, 가시 스펙트럼의 B(청색) 부분에 속하는 방출 스펙트럼은 약 450 내지 4941 nm의 파장 범위에 속할 수 있는 피크 파장을 특징으로 할 수 있으며, 일부 비제한적인 예에서는 실질적으로 약 455 nm일 수 있다.
본 개시내용에서, 본원에서 사용되는 용어 "IR 신호"는 일반적으로 EM 스펙트럼의 IR 부분(IR 스펙트럼) 내의 파장을 갖는 EM 방사선을 지칭할 수 있다. 일부 비제한적인 예에서, IR 신호는 그의 근적외선(NIR) 서브세트(NIR 스펙트럼)에 해당하는 파장을 가질 수 있다. 비제한적인 예로서, NIR 신호는 약 750 내지 1400 nm, 750 내지 1300 nm, 800 내지 1300 nm, 800 내지 1200 nm, 850 내지 1300 nm, 또는 900 내지 1300 nm 중 적어도 하나의 파장을 가질 수 있다.
본 개시내용에서, 본원에서 사용되는 용어 "흡수 스펙트럼"은 일반적으로 흡수가 집중될 수 있는 EM 스펙트럼의 파장(서브-)범위를 지칭할 수 있다.
본 개시내용에서, 본원에서 사용되는 용어 "흡수 에지", "흡수 불연속" 및/또는 "흡수 한계"는 일반적으로 물질의 흡수 스펙트럼의 급격한 감소를 지칭한다. 일부 비제한적 예에서, 흡수 에지는 흡수된 광자의 에너지가 전자 전이 및/또는 이온화 포텐셜에 해당할 수 있는 파장에서 발생하는 경향이 있을 수 있다.
본 개시내용에서, 본원에서 사용되는 용어 "소광 계수"는 일반적으로 물질을 통해 전파될 때 EM 계수가 감쇠되는 정도를 지칭할 수 있다. 일부 비제한적인 예에서, 소광 계수는 복소 굴절 지수(N)의 허수 성분(k)에 대응하는 것으로 이해될 수 있다.일부 비제한적인 예에서, 물질의 소광 계수는 타원 측정법(ellipsometry)을 포함하는 다양한 방법으로 측정할 수 있지만, 이에 국한되지 않는다.
본 개시내용에서, 매질을 설명하기 위해 본원에서 사용되는 용어 "굴절 지수" 및/또는 "지수"는 진공에서의 광의 속도에 대한 이러한 매질에서의 광의 속도의 비로부터 계산되는 값을 지칭할 수 있다. 본 개시내용에서, 특히 박막 필름 층 및/또는 코팅을 제한 없이 포함하는 실질적으로 투명한 물질의 특성을 설명하기 위해 사용되는 경우, 상기 용어는 식 N = n + ik에서 실수부 n에 대응할 수 있으며, 상기 식에서 N은 복소 굴절 지수를 나타낼 수 있으며 k는 소광 계수를 나타낼 수 있다.
당업자가 이해하고 있는 바와 같이, 박막 필름 층 및/또는 코팅을 제한 없이 포함하는 실질적으로 투명한 물질은 일반적으로 가시 스펙트럼에서 상대적으로 낮은 소광 계수 값을 나타낼 수 있으며, 따라서 식의 허수 성분의 복소 굴절 지수에 대한 기여는 무시할 수 있다. 반면에, 예를 들어 금속 박막 필름으로 형성된 투광성 전극은 가시 스펙트럼에서 상대적으로 낮은 n값 및 상대적으로 높은 소광 계수 값을 나타낼 수 있다. 따라서, 이러한 박막 필름의 복소 굴절 지수(N)는 주로 그의 허수 성분(k)에 의해 결정될 수 있다.
본 개시내용에서, 문맥상 달리 지시하지 않는 한, 굴절 지수에 대한 특이성이 없는 언급은 복소 굴절 지수(N)의 실수부(n)에 대한 언급으로 간주할 수 있다.
일부 비제한적인 예에서, 굴절 지수와 투과율 사이에 일반적으로 양의 상관관계가 있을 수 있거나, 또는 다시 말해 굴절 지수와 흡광도 사이에 일반적으로 음의 상관관계가 있을 수 있다. 일부 비제한적인 예에서, 물질의 흡수 에지는 소광 계수가 0에 접근하는 파장에 대응할 수 있다.
본원에서 기술되는 굴절 지수 및/또는 소광 계수 값은 가시 스펙트럼의 파장에서 측정된 그러한 값(들)에 대응할 수 있음을 이해할 것이다. 일부 비제한적인 예에서, 굴절 지수 및/또는 소광 계수 값은 B(청색) 서브픽셀의 피크 방출 파장에 대응할 수 있는 약 456 nm, G(녹색) 서브픽셀의 피크 방출 파장에 대응할 수 있는 약 528 nm, 및/또는 R(적색) 서브픽셀의 피크 방출 파장에 대응할 수 있는 약 624 nm의 파장(들)에서 측정된 값에 해당할 수 있다. 일부 비제한적인 예에서, 본원에서 기술되는 굴절 지수 및/또는 소광 계수 값은 약 589 nm의 파장에서 측정된 값에 대응할 수 있으며, 이는 대략 Fraunhofer D-line에 대응할 수 있다.
본 개시내용에서, 픽셀의 개념은 그의 적어도 하나의 서브-픽셀의 개념과 함께 논의될 수 있다. 단지 설명의 단순성을 위해, 이러한 복합 개념은, 문맥상 달리 지시하지 않는 한, 본원에서는 "(서브-) 픽셀"로서 지칭되며, 이러한 용어는 픽셀 및/또는 그의 적어도 하나의 서브 픽셀 중 어느 하나 또는 둘 다를 제안하는 것으로 이해할 수 있다.
일부 비제한적인 예에서, 표면 상의 물질의 양에 대한 한 가지 척도는 그러한 물질에 의한 표면의 백분율 커버리지(percentage coverage)일 수 있다. 일부 비제한적인 예에서, 표면 커버리지는 TEM, AFM, 및/또는 SEM을 포함하는 다양한 이미징 기술을 사용하여 평가할 수 있지만, 이에 국한되지 않는다.
본 개시내용에서, 용어 "입자", "섬(island)" 및 "클러스터(cluster)"는 상호교환적으로 사용되어 유사한 개념을 지칭할 수 있다.
본 개시내용에서, 설명의 단순성을 위해, 본원에서 사용되는 용어 "코팅 필름", "폐쇄 코팅", 및/또는 "폐쇄 필름"은, 증착 층에 사용되는 증착 물질의 박막 필름 구조 및/또는 코팅을 지칭할 수 있으며, 여기서 표면의 관련 부분이 그에 의해 실질적으로 코팅되고, 따라서 이러한 표면은 그 위에 증착된 코팅 필름에 의해 또는 코팅 필름을 통해 실질적으로 노출되지 않을 수 있다.
본 개시내용에서, 문맥상 달리 지시하지 않는 한, 박막 필름에 대한 특이성이 없는 언급은 실질적 폐쇄 코팅에 대한 언급으로 간주할 수 있다.
일부 비제한적인 예에서, 폐쇄 코팅, 일부 비제한적인 예에서는, 증착 층 및/또는 증착 물질의 폐쇄 코팅은 하부 층(130)의 일부를 덮도록 배치될 수 있으며, 따라서 이러한 부분 내에서, 약 40%, 30%, 25%, 20%, 15%, 10%, 5%, 3%, 또는 1% 중 적어도 하나 이하의 하부 층(130)은 폐쇄 코팅에 의해 또는 폐쇄 코팅을 통해 노출될 수 있다.
당업자는 폐쇄 코팅을 본원에서 기술되는 것들을 제한 없이 포함하는 다양한 기술 및 공정을 이용하여 패턴화함으로써, 폐쇄 코팅의 증착 후에 노출될 하부 층(130)의 노출된 층 표면의 일부를 의도적으로 남겨둘 수 있다는 것을 이해할 것이다. 본 개시내용에서, 이러한 패턴화된 필름은 그럼에도 불구하고, 비제한적인 예로서, 증착되는 박막 필름 및/또는 코팅이, 이러한 패턴화의 맥락 내에서, 그리고 하부 층(130)의 노출된 층 표면의 이러한 의도적으로 노출된 부분 사이에서 그 자체가 실질적으로 폐쇄 코팅을 포함하는 경우에 폐쇄 코팅을 구성하는 것으로 간주될 수 있다.
당업자는, 증착 공정에서의 고유한 가변성 및, 일부 비제한적인 예에서는, 증착 물질, 일부 비제한적인 예에서는, 증착 물질, 및 하부 물질의 노출된 층 표면 중 어느 하나 또는 둘 모두에서의 불순물의 존재로 인하여, 본원에서 기술되는 것들을 제한 없이 포함하는 다양한 기술 및 공정을 이용하여 박막 필름을 증착하는 것은 그럼에도 불구하고 그 안에서 핀-홀, 인열, 및/또는 균열을 제한 없이 포함하는 작은 개구의 형성을 초래할 수 있다는 것을 이해할 것이다. 본 개시내용에서, 이러한 박막 필름은 그럼에도 불구하고, 비제한적인 예로서, 증착되는 박막 필름 및/또는 코팅이 이러한 개구의 존재에도 불구하고 실질적으로 폐쇄 코팅을 포함하고 상기에서 명시된 백분율 커버리지를 충족하는 경우에 폐쇄 코팅을 구성하는 것으로 간주될 수 있다.
본 개시내용에서, 설명의 단순성을 위해, 본원에서 사용되는 용어 "불연속 층"은 증착 층에 사용되는 물질의 박막 구조 및/또는 코팅을 지칭하며, 여기서 표면의 관련 부분이 그에 의해 코팅되고, 따라서 이러한 물질이 실질적으로 결여되지 않거나 그의 폐쇄 코팅을 실질적으로 형성하지 않는다. 일부 비제한적인 예에서, 증착 물질의 불연속 층은 이러한 표면 상에 배치된 복수의 개별 섬으로 나타날 수 있다.
본 개시내용에서, 설명의 단순화를 위해, (아직) 폐쇄 코팅이 형성되는 단계에 도달하지 않은 하부 물질의 노출된 층 표면 상에 증기상 단량체를 증착한 결과는 "중간 단계 층"으로 지칭될 수 있다. 일부 비제한적인 예에서, 이러한 중간 단계 층은 증착 공정이 완결되지 않았음을 반영할 수 있으며, 여기서 이러한 중간 단계 층은 폐쇄 코팅 형성의 중간 단계로 간주될 수 있다. 일부 비제한적인 예에서, 중간 단계 층은 완결된 증착 공정의 결과일 수 있으며, 따라서 그 자체로 최종 형성 단계를 구성할 수 있다.
일부 비제한적인 예에서, 중간 단계 층은 불연속 층보다는 박막 필름과 더 유사할 수 있지만 개구를 가질 수 있고/있거나, 적어도 하나의 수지상 돌출부 및/또는 적어도 하나의 수지상 리세스를 제한 없이 포함하는 표면 커버리지의 갭일 수 있다. 일부 비제한적인 예에서, 이러한 중간 단계 층은 폐쇄 코팅을 형성하지 않도록 증착 물질의 단일 단층의 일부를 포함할 수 있다.
본 개시내용에서, 설명의 단순성을 위해, 증착 층을 제한 없이 포함하는 코팅과 관련하여 용어 "수지상(dendritic)"은 가로 방향 양태에서 바라 보았을 때 분지형 구조와 유사한 특징(들)을 지칭할 수 있다. 일부 비제한적인 예에서, 증착 층은 수지상 돌출부 및/또는 수지상 리세스를 포함할 수 있다. 일부 비제한적인 예에서, 수지상 돌출부는 물리적으로 연결되고 실질적으로 외측 방향으로 연장하는 복수의 짧은 돌출부를 포함하는 분지형 구조를 나타내는 증착 층의 일부에 대응할 수 있다. 일부 비제한적인 예에서, 수지상 리세스는 물리적으로 연결되고 실질적으로 외측 방향으로 연장하는 증착 층의 갭, 개구, 및/또는 덮이지 않은 부분의 분지형 구조에 대응할 수 있다. 일부 비제한적인 예에서, 수지상 리세스는 거울상 및/또는 역 패턴을 제한 없이 포함하는 수지상 돌출부의 패턴에 대응할 수 있다. 일부 비제한적인 예에서, 수지상 돌출부 및/또는 수지상 리세스는 프랙탈 패턴, 메쉬 구조, 웹 구조 및/또는 인터디지테이티드 구조(interdigitated structure)를 나타내고/내거나 모방하는 구성을 가질 수 있다.
일부 비제한적인 예에서, 시트 저항은 구성요소, 층 및/또는 부품을 관통하는 전류의 특성을 변경할 수 있는 이러한 구성요소, 층 및/또는 부품의 특성일 수 있다. 일부 비제한적인 예에서, 코팅의 특성 시트 저항은 일반적으로 디바이스의 다른 성분, 층, 및/또는 부분으로부터 분리되어 측정되고/되거나 결정된 코팅의 시트 저항에 대응할 수 있다.
본 개시내용에서, 증착 밀도는 영역 내의 분포를 지칭할 수 있으며, 일부 비제한적인 예에서는 증착 물질의 면적 및/또는 체적을 포함할 수 있다. 당업자는 이러한 증착 밀도가 그러한 증착 물질을 포함할 수 있는 입자 구조 자체 내의 질량 또는 물질의 밀도와는 무관할 수 있다는 것을 이해할 것이다. 본 개시내용에서, 문맥상 달리 지시하지 않는 한, 증착 밀도, 및/또는 밀도에 대한 언급은 면적 내에서 적어도 하나의 입자를 포함하나 이에 제한되지 않는 것으로서의 이러한 증착 물질의 분포에 대한 언급으로 간주할 수 있다.
일부 비제한적인 예에서, 금속의 결합 해리 에너지는 금속의 2개의 동일한 원자에 의해 형성된 이원자 분자의 결합의 절단으로부터 298 K에서 측정된 표준 상태 엔탈피 변화에 대응할 수 있다. 결합 해리 에너지는, 비제한적인 예로서, 알려진 문헌[Luo, Yu-Ran, "Bond Dissociation Energies" (2010)]에 기초하여 측정할 수 있지만, 이에 국한되지 않는다.
특정 이론에 얽매이려는 것은 아니지만, NPC를 제공하면 특정 표면 상에 증착 층의 증착을 용이하게 할 수 있다고 가정한다.
NPC를 형성하기에 적합한 물질의 비제한적인 예는 알칼리 금속, 알칼리 토금속, 전이 금속 및/또는 전이후 금속(post-transition metal), 금속 불화물, 금속 산화물 및/또는 풀러렌을 제한 없이 포함하는 금속 중 적어도 하나를 포함할 수 있지만, 이에 제한되지 않는다.
이러한 물질의 비제한적인 예는 Ca, Ag, Mg, Yb, ITO, IZO, ZnO, 불화 이테르븀(YbF3), 불화 마그네슘(MgF2), 및/또는 불화 세슘(CsF)을 포함할 수 있다.
본 개시내용에서, 용어 "풀러렌"은 일반적으로 탄소 분자를 포함하는 물질을 지칭할 수 있다. 풀러렌 분자의 비제한적인 예는 폐쇄된 쉘을 형성하고 비제한적으로 구형 및/또는 반구형 형상일 수 있는 다중 탄소 원자들을 포함하는 3차원 골격을 제한 없이 포함하는 탄소 케이지 분자를 포함한다. 일부 비제한적인 예에서, 풀러렌 분자는 C n 으로 지정될 수 있으며, 여기서 n은 풀러렌 분자의 탄소 골격 내에 포함된 여러 탄소 원자의 수에 대응하는 정수일 수 있다. 풀러렌 분자의 비제한적인 예는 C n 을 포함하며, 여기서 n은 50 내지 250의 범위, 예를 들어 C 60 , C 70 , C 72 , C 74 , C 76 , C 78 , C 80 , C 82 , 및 C 84 일 수 있지만, 이에 제한되지 않는다. 풀러렌 분자의 추가의 비제한적인 예는 단일-벽 탄소 나노튜브 및/또는 다중-벽 탄소 나노튜브를 제한 없이 포함하는 튜브 및/또는 원통형 형상의 탄소 분자를 포함한다.
발견 및 실험적 관찰에 기초하여, 본원에서 추가로 논의되는 바와 같이, 풀러렌, Ag 및/또는 Yb를 제한 없이 포함하는 금속, 및/또는 ITO 및/또는 IZO를 제한 없이 포함하는 금속 산화물을 제한 없이 포함하는 핵 생성 촉진 물질은 Mg를 제한 없이 포함하는 증착 층의 증착을 위한 핵 생성 부위로서 작용할 수 있다고 가정될 수 있다.
일부 비제한적인 예에서, NPC(920)를 형성하는 데 사용하기에 적합한 물질은 증착 층의 물질에 대해 적어도 약 0.4, 0.5, 0.6, 0.7, 0.75, 0.8, 0.9, 0.93, 0.95, 0.98, 또는 0.99의 초기 고착 확률을 나타내거나 또는 갖는 것을 특징으로 하는 것들을 포함할 수 있다.
비제한적인 예로서, 풀러렌 처리된 표면 상의 증발 공정을 제한 없이 사용하여 Mg를 증착시키는 시나리오에서, 일부 비제한적인 예에서, 풀러렌 분자는 Mg 증착을 위한 안정한 핵의 형성을 촉진할 수 있는 핵 생성 부위로 작용할 수 있다.
일부 비제한적인 예에서, 풀러렌을 제한 없이 포함하는 단층 이하의 NPC가 처리된 표면 상에 제공되어 Mg의 증착을 위한 핵 생성 부위로 작용할 수 있다.
일부 비제한적인 예에서, NPC의 여러 단층을 그 위에 증착하여 표면을 처리하면 더 많은 수의 핵 생성 부위가 생성될 수 있으며, 따라서 더 높은 초기 고착 확률이 발생할 수 있다.
당업자는 표면 상에 증착된 풀러렌을 제한 없이 포함하는 물질의 양이 하나의 단층보다 많거나 적을 수 있다는 것을 이해할 것이다. 비제한적인 예로서, 이러한 표면은 0.1개, 1개, 10개, 또는 그 이상의 핵 생성 촉진 물질 및/또는 핵 생성 억제 물질의 단층을 증착함으로써 처리될 수 있다.
일부 비제한적인 예에서, 하부 물질(들)의 노출된 층의 표면 상에 증착된 NPC의 평균 층 두께는 약 1 내지 5 nm, 또는 1 내지 3 nm 중 적어도 하나일 수 있다.
본 개시내용의 특징 또는 양태가 Markush 그룹의 관점에서 설명될 수 있는 경우, 당업자는 본 개시내용이 또한 Markush 그룹의 하위 그룹의 멤버 중 임의의 개별 멤버의 관점에서도 설명될 수 있다는 것을 이해할 것이다.
용어 해설
단수 형태의 언급은 달리 명시되지 않는 한 복수의 형태를 포함할 수 있으며, 그 반대의 경우도 마찬가지이다.
본원에서 사용되는, "제1" 및 "제2"와 같은 관계 용어, 및 "a", "b" 등과 같은 넘버링 디바이스는, 하나의 엔티티 또는 요소를 다른 엔티티 또는 요소로부터, 그러한 엔티티 또는 요소 간의 물리적 또는 논리적 관계나 순서를 반드시 요구하거나 암시하지는 않으면서, 구별하기 위해서만 사용될 수 있다.
"포함하는" 및 "구성하는"이라는 용어는 광범위하고 개방적인 방식으로 사용될 수 있으며, 따라서 "포함하지만 이에 제한되지 않는"을 의미하는 것으로 해석되어야 한다. "예" 및 "예시적"이라는 용어는 단순히 예시적인 목적을 위한 경우를 식별하기 위해 사용될 수 있으며, 본 발명의 범위를 명시된 경우로 제한하는 것으로 해석되어서는 안 된다. 특히, "예시적"이라는 용어는 디자인, 성능 또는 다른 측면에서 사용되는 표현에 어떤 찬사, 유익성 또는 기타 품질을 나타내거나 부여하는 의미로 해석되어서는 안 된다.
또한, "임계"라는 용어는, 특히 "임계 핵", "임계 핵형성 속도", "임계 농도", "임계 클러스터", "임계 단량체", "임계 입자 구조 크기", 및/또는 "임계 표면 장력"이라는 표현에서 사용되었을 때, 특정 품질, 특성 또는 현상이 한계 변화를 일으키는 측정 또는 지점에 관한 상태 또는 상태에 있는 것을 포함하여 당업자에게는 친숙한 용어일 수 있다. 이와 같이, "임계"라는 용어는 디자인, 성능 또는 다른 측면에서 사용되는 표현에 임의의 의미 또는 중요를 나타내거나 부여하는 의미로 해석되어서는 안 된다.
"결합하다" 및 "통신하다"라는 용어는 어떤 형태로든 광학적, 전기적, 기계적, 화학적, 또는 기타 다른 방식으로 일부의 인터페이스, 디바이스, 중간 구성요소 또는 연결을 통한 직접적인 연결 또는 간접적인 연결을 의미하도록 의도될 수 있다.
다른 구성요소에 대한 제1 구성요소의 언급시에 사용될 때 "~상에" 또는 "~위에"라는 용어 및/또는 다른 구성요소를 "덮고 있는" 또는 "덮는"이라는 용어는 제1 구성요소가 다른 구성 요소 상에 직접적으로 위치(물리적으로 접촉하는 것을 포함하지만 이에 제한되지는 않음)하는 상황뿐만 아니라 적어도 하나의 중간 구성 요소가 제1 구성요소와 다른 구성요소 사이에 위치하는 상황을 포함할 수 있다.
"상향", "하향", "좌측" 및 "우측"과 같은 방향 용어는 달리 언급되지 않는 한 참조되는 도면에서의 방향을 나타내는 데 사용될 수 있다. 유사하게, "내측으로" 및 "외측으로"와 같은 용어는 각각 디바이스의 기하학적 중심, 영역 또는 부피 또는 그의 지정된 부분을 향하거나 그로부터 멀어지는 방향을 나타내는 데 사용될 수 있다. 더욱이, 본원에서 기술되는 모든 치수는 특정 실시형태를 설명하기 위한 목적의 예로서만 의도될 수 있으며, 본 개시내용의 범위가 다음과 같은 치수로부터 벗어날 수 있는 임의의 실시형태로 제한하도록 의도되지 않을 수 있다.
본원에서 사용되는 용어 "실질적으로", "실질적인", "대략" 및/또는 "약"은 작은 변화를 나타내고 설명하는 데 사용될 수 있다. 사건이나 상황과 함께 사용되는 경우, 이러한 용어는 이벤트 또는 상황이 정확하게 발생하는 경우뿐만 아니라 사건 또는 상황이 근접한 근사치로 발생하는 경우를 나타낼 수 있다. 비제한적인 예로서, 수치와 함께 사용될 때, 이러한 용어는 해당 수치 값의 ±10% 이하의 편차 범위, 예를 들어, 약 ±5%, ±4%, ±3%, ±2%, ±1%, ±0.5%, ±0.1%, 또는 ±0.05% 중 적어도 하나 이하의 편차 범위를 지칭할 수 있다.
본원에서 사용되는 어구 "~로 실질적으로 이루어진"은 구체적으로 언급된 요소 및 기재된 기술의 기본 및 신규 특성에 실질적으로 영향을 미치지 않는 임의의 추가 요소는 포함하지만, 어구 "~로 이루어진"은 임의의 수정 없이 구체적으로 언급되지 않은 요소는 배제하는 것으로 이해될 수 있다.
당업자가 이해하는 바와 같이, 특히 서면 설명을 제공하는 관점에서, 임의의 및 모든 목적을 위해, 본원에 개시된 모든 범위는 또한 임의의 및 모든 가능한 하위범위 및 이들의 하위범위의 조합을 포함할 수 있다. 나열된 임의의 범위는 1/2, 1/3, 1/4, 1/5, 1/10 등을 포함하지만 이에 제한되지 않는 동일한 범위를 적어도 등분할 수 있도록 충분히 설명 및/또는 가능하게 하는 것으로 쉽게 인식될 수 있다. 비제한적인 예로서, 본원에서 논의되는 각각의 범위는 하부 1/3, 중간 1/3, 상부 1/3 등으로 용이하게 세분화될 수 있다.
또한 당업자에 의해 이해되는 바와 같이, "최대", "적어도", "초과", "이하"등과 같은 모든 언어 및/또는 용어는 인용된 범위를 포함 및/또는 참조할 수 있으며, 또한, 본 명세서에 논의된 바와 같이 후속적으로 하위 범위로 분류될 수 있는 범위를 지칭할 수 있다.
당업자가 이해하는 바와 같이, 범위는 인용된 범위의 각각의 개별적인 구성원을 포함할 수 있다.
일반 원칙
요약의 목적은 관련 특허청 또는 일반 대중, 특히 특허나 법률 용어 또는 어법에 익숙하지 않은 당업자가 피상적인 조사에서 기술적 개시내용의 성격을 신속하게 결정할 수 있도록 하려는 것이다. 요약은 본 개시내용의 범위를 정의하려는 것이 아니며, 어떤 식으로든 본 개시내용의 범위를 제한하려는 의도도 아니다.
본원에서 개시되는 예시의 구조, 제조 및 사용은 상기에서 논의되었다. 논의된 특정 예는 단지 본원에서 개시된 개념을 구성하고 사용하는 특정 방식을 예시하는 것이며, 본 개시내용의 범위를 제한하지 않는다. 오히려, 본원에서 설명된 일반적인 원리는 단지 본 개시내용의 범위를 예시하는 것이다.
본 개시내용은 제공된 구현 세부사항이 아니라 청구범위에 의해 설명되고, 변경, 생략, 추가 또는 대체에 의해 변경될 수 있고, 그리고/또는 임의의 요소(들)가 없는 경우, 및/또는 대안에 의한 제한(들), 및/또는 동등한 기능 요소는, 본원에 구체적으로 개시되었는지 여부에 관계없이, 본 개시내용을 벗어나지 않으면서, 관련 기술 분야의 통상의 기술자에게 자명할 것이고, 본원에서 개시된 예에 대해 이루어질 수 있고, 매우 다양한 특정 맥락에서 구현될 수 있는 많은 적용 가능한 발명 개념을 제공할 수 있는 것으로 이해되어야 한다.
특히, 적어도 하나의 전술한 예들에서 기술되고 예시된 특징, 기술, 시스템, 서브시스템 및 방법은, 이산적이거나 분리된 것으로 예시되어 기술되었는지의 여부에 상관없이, 위에서 명시적으로 설명되지 않은 기능의 조합 또는 하위 조합으로 구성된 대안적인 예를 생성하기 위해 본 개시내용의 범위를 벗어나지 않고 다른 시스템에 결합 또는 통합될 수 있거나 특정 기능이 생략되거나 구현되지 않을 수 있다. 이러한 조합 및 하위 조합에 적합한 특징은 본 출원 전체를 검토할 때 당업자는 쉽게 이해할 수 있을 것이다. 변화, 대체 및 변경에 대한 다른 예는 쉽게 확인할 수 있으며 본원에서 개시된 진의 및 범위를 벗어나지 않고 이루어질 수 있다.
본 개시내용의 원리, 양태 및 예, 뿐만 아니라 그의 특정 예를 인용하는 본원의 모든 진술은 그의 구조적 및 기능적 등가물을 모두 포함하고 기술의 모든 적합한 변경을 포괄하고 포함하도록 의도된다. 또한, 그러한 등가물은 현재 알려진 등가물뿐만 아니라 미래에 개발될 등가물, 즉 구조에 관계없이 동일한 기능을 수행하는 개발된 모든 요소를 모두 포함하도록 의도된다.
조항
본 개시내용은 다음 조항을 제한 없이 포함한다:
본원의 적어도 어느 한 조항에 있어서, 패턴화 코팅은 패턴화 물질을 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 코팅의 증착 물질의 증착에 대한 초기 고착 확률은 노출된 층 표면의 증착 물질의 증착에 대한 초기 고착 확률 이하인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 코팅은 증착 물질의 폐쇄 코팅이 실질적으로 결여된, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 코팅 및 패턴화 물질 중 적어도 하나는 약 0.9, 0.3, 0.2, 0.15, 0.1, 0.08, 0.05, 0.03, 0.02, 0.01, 0.008, 0.005, 0.003, 0.001, 0.0008, 0.0005, 0.0003, 및 0.0001 중 적어도 하나 이하의 증착 물질의 증착에 대한 초기 고착 확률을 갖는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 코팅 및 패턴화 물질 중 적어도 하나는 약 0.9, 0.3, 0.2, 0.15, 0.1, 0.08, 0.05, 0.03, 0.02, 0.01, 0.008, 0.005, 0.003, 0.001, 0.0008, 0.0005, 0.0003, 및 0.0001 중 적어도 하나 이하의 은(Ag) 및 마그네슘(Mg) 중 적어도 하나의 증착에 대한 초기 고착 확률을 갖는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 코팅 및 패턴화 물질 중 적어도 하나는 약 0.15 내지 0.0001, 0.1 내지 0.0003, 0.08 내지 0.0005, 0.08 내지 0.0008, 0.05 내지 0.001, 0.03 내지 0.0001, 0.03 내지 0.0003, 0.03 내지 0.0005, 0.03 내지 0.0008, 0.03 내지 0.001, 0.03 내지 0.005, 0.03 내지 0.008, 0.03 내지 0.01, 0.02 내지 0.0001, 0.02 내지 0.0003, 0.02 내지 0.0005, 0.02 내지 0.0008, 0.02 내지 0.001, 0.02 내지 0.005, 0.02 내지 0.008, 0.02 내지 0.01, 0.01 내지 0.0001, 0.01 내지 0.0003, 0.01 내지 0.0005, 0.01 내지 0.0008, 0.01 내지 0.001, 0.01 내지 0.005, 0.01 내지 0.008, 0.008 내지 0.0001, 0.008 내지 0.0003, 0.008 내지 0.0005, 0.008 내지 0.0008, 0.008 내지 0.001, 0.008 내지 0.005, 0.005 내지 0.0001, 0.005 내지 0.0003, 0.005 내지 0.0005, 0.005 내지 0.0008, 및 0.005 내지 0.001 중 적어도 하나의 증착 물질의 증착에 대한 초기 고착 확률을 갖는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 코팅 및 패턴화 물질 중 적어도 하나는 약 0.3, 0.2, 0.18, 0.15, 0.13, 0.1, 0.08, 0.05, 0.03, 0.02, 0.01, 0.008, 0.005, 0.003, 및 0.001 중 적어도 하나인 임계값 이하의 증착 물질의 증착에 대한 초기 고착 확률을 갖는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 코팅 및 패턴화 물질 중 적어도 하나는 임계값 이하의 Ag, Mg, 이테르븀(Yb), 카드뮴(Cd), 및 아연(Zn) 중 적어도 하나의 증착에 대한 초기 고착 확률을 갖는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 임계값은 제1 증착 물질의 증착에 대한 제1 임계값 및 제2 증착 물질의 증착에 대한 제2 임계값을 갖는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 제1 증착 물질은 Ag이고, 상기 제2 증착 물질은 Mg인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 제1 증착 물질은 Ag이고, 상기 제2 증착 물질은 Yb인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 제1 증착 물질은 Yb이고, 상기 제2 증착 물질은 Mg인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 제1 임계값은 상기 제2 임계값을 초과하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 코팅 및 패턴화 물질 중 적어도 하나는 상기 증착 물질의 증기 플럭스로 처리된 후 적어도 임계 투과율 값의 EM 방사선에 대한 투과율을 갖는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 임계 투과율 값은 가시 스펙트럼의 파장에서 측정되는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 임계 투과율 값은 이를 통해 전송되는 입사 EM 전력의 적어도 약 60%, 65%, 70%, 75%, 80%, 85%, 및 90% 중 적어도 하나인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 코팅 및 패턴화 물질 중 적어도 하나는 약 24 dyne/cm, 22 dyne/cm, 20 dyne/cm, 18 dyne/cm, 16 dyne/cm, 15 dyne/cm, 13 dyne/cm, 12 dyne/cm, 및 11 dyne/cm 중 적어도 하나 이하의 표면 에너지를 갖는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 코팅 및 패턴화 물질 중 적어도 하나는 적어도 약 6 dyne/cm, 7 dyne/cm, 및 8 dyne/cm 중 적어도 하나의 표면 에너지를 갖는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 코팅 및 패턴화 물질 중 적어도 하나는 약 10 내지 20 dyne/cm, 및 13 내지 19 dyne/cm 중 적어도 하나의 표면 에너지를 갖는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 코팅 및 패턴화 물질 중 적어도 하나는 550 nm의 파장에서 EM 방사선에 대해 약 1.55, 1.5, 1.45, 1.43, 1.4, 1.39, 1.37, 1.35, 1.32, 및 1.3 중 적어도 하나 이하의 굴절 지수를 갖는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 코팅 및 패턴화 물질 중 적어도 하나는 약 600 nm, 500 nm, 460 nm, 420 nm, 및 410 nm 중 적어도 하나를 초과하는 파장에서 광자에 대해 약 0.01 이하의 소광 계수를 갖는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 코팅 및 패턴화 물질 중 적어도 하나는 적어도 약 400 nm, 390 nm, 380 nm, 및 370 nm 중 적어도 하나보다 짧은 파장에서 EM 방사선에 대해 적어도 약 0.05, 0.1, 0.2, 0.5 중 적어도 하나의 소광 계수를 갖는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 코팅 및 패턴화 물질 중 적어도 하나는 약 300℃, 150℃, 130℃, 30℃, 0℃, -30℃, 및 -50℃ 중 적어도 하나 이하의 유리 전이 온도를 갖는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 물질은 약 100 내지 320℃, 120 내지 300℃, 140 내지 280℃ 및 150 내지 250℃ 중 적어도 하나의 승화 온도를 갖는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 코팅 및 패턴화 물질 중 적어도 하나는 불소 원자 및 실리콘 원자 중 적어도 하나를 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 코팅은 불소 및 탄소를 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 탄소에 대한 불소의 원자비는 약 1, 1.5, 및 2 중 적어도 하나인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 코팅은 올리고머를 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 코팅은 골격 및 거기에 결합된 적어도 하나의 작용기를 함유하는 분자 구조를 갖는 화합물을 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 화합물은 실록산기, 실세스퀴옥산기, 아릴기, 헤테로아릴기, 플루오로알킬기, 탄화수소기, 포스파젠기, 플루오로 중합체, 및 금속 착물 중 적어도 하나를 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 화합물의 분자량은 약 5,000 g/mol, 4,500 g/mol, 4,000 g/mol, 3,800 g/mol, 및 3,500 g/mol 중 적어도 하나 이하인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 분자량은 적어도 약 1,500 g/mol, 1,700 g/mol, 2,000 g/mol, 2,200 g/mol, 및 2,500 g/mol인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 분자량은 약 1,500 내지 5,000 g/mol, 1,500 내지 4,500 g/mol, 1,700 내지 4,500 g/mol, 2,000 내지 4,000 g/mol, 2,200 내지 4,000 g/mol, 및 2,500 내지 3,800 g/mol 중 적어도 하나인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 불소 원자의 존재에 기인하는 화합물의 몰 중량의 백분율은 약 40 내지 90%, 45 내지 85%, 50 내지 80%, 55 내지 75%, 및 60 내지 75% 중 적어도 하나인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 불소 원자는 상기 화합물의 몰 중량의 대부분을 차지하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 물질은 유기-무기 하이브리드 물질을 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 코팅은 상기 증착 물질에 대해 적어도 하나의 핵 생성 부위를 갖는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 코팅은 상기 증착 물질에 대한 핵 생성 부위로 작용하는 시드 물질로 보충된, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 시드 물질은 핵 생성 촉진 코팅(NPC) 물질, 유기 물질, 폴리사이클릭 방향족 화합물, 및 산소(O), 황(S), 질소(N), 및 탄소(C) 중 적어도 하나로부터 선택되는 비-금속 원소를 포함하는 물질 중 적어도 하나를 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 코팅은 광학 코팅으로서 작용하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 코팅은 디바이스에 의해 방출되는 EM 방사선의 특성 및 특징 중 적어도 하나를 수정하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 코팅은 결정질 물질을 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 코팅은 비결정질 물질로서 증착되고 증착 후에 결정화되는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 증착 층은 증착 물질을 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 증착 물질은 칼륨(K), 나트륨(Na), 리튬(Li), 바륨(Ba), 세슘(Cs), 이테르븀(Yb), 은(Ag), 금(Au), 구리(Cu), 알루미늄(Al), 마그네슘(Mg), 아연(Zn), 카드뮴(Cd), 주석(Sn), 및 이트륨(Y) 중 적어도 하나로부터 선택되는 원소를 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 증착 물질은 순수한 금속을 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 증착 물질은 순수한 Ag 및 실질적으로 순수한 Ag 중 적어도 하나로부터 선택되는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 실질적으로 순수한 Ag는 적어도 약 95%, 99%, 99.9%, 99.99%, 99.999%, 및 99.9995% 중 적어도 하나의 순도를 갖는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 증착 물질은 순수한 Mg 및 실질적으로 순수한 Mg 중 적어도 하나로부터 선택되는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 실질적으로 순수한 Mg는 적어도 약 95%, 99%, 99.9%, 99.99%, 99.999%, 또는 99.9995% 중 적어도 하나의 순도를 갖는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 증착 물질은 합금을 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 증착 물질은 Ag-함유 합금, Mg-함유 합금, 및 AgMg-함유 합금 중 적어도 하나를 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 AgMg-함유 합금은 부피 기준으로 1:10(Ag:Mg) 내지 약 10:1 범위의 합금 조성을 갖는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 증착 물질은 Ag 이외의 다른 적어도 하나의 금속을 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 증착 물질은 Ag와 적어도 하나의 금속과의 합금을 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 적어도 하나의 금속은 Mg 및 Yb 중 적어도 하나로부터 선택되는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 합금은 약 5 내지 95 부피% Ag의 조성을 갖는 이원 합금인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 합금은 부피 기준으로 약 1:20 내지 10:1 범위의 조성을 갖는 Yb:Ag 합금을 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 증착 물질은 Mg:Yb 합금을 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 증착 물질은 Ag:Mg:Yb 합금을 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 증착 층은 적어도 하나의 추가의 원소를 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 적어도 하나의 추가의 원소는 비-금속 원소인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 비-금속 원소는 O, S, N, 및 C 중 적어도 하나로부터 선택되는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 비-금속 원소의 농도는 약 1%, 0.1%, 0.01%, 0.001%, 0.0001%, 0.00001%, 0.000001%, 및 0.0000001% 중 적어도 하나 이하인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 증착 층은, O 및 C의 조합된 양이 약 10%, 5%, 1%, 0.1%, 0.01%, 0.001%, 0.0001%, 0.00001%, 0.000001%, 또는 0.0000001% 중 적어도 하나 이하인 조성을 갖는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 비-금속 원소는 NIC 상의 증착 물질에 대한 핵 생성 부위로서 작용하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 증착 물질 및 하부 층은 공통 금속을 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 증착 층은 상기 증착 물질의 복수의 층을 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 복수의 층 중 제1 층의 증착 물질은 상기 복수의 층 중 제2 층의 증착 물질과 상이한, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 증착 층은 다층 코팅을 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 다층 코팅은 Yb/Ag, Yb/Mg, Yb/Mg:Ag, Yb/Yb:Ag, Yb/Ag/Mg, 및 Yb/Mg/Ag 중 적어도 하나인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 증착 물질은 약 300 kJ/mol, 200 kJ/mol, 165 kJ/mol, 150 kJ/mol, 100 kJ/mol, 50 kJ/mol, 및 20 kJ/mol 중 적어도 하나 이하의 결합 해리 에너지를 갖는 금속을 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 증착 물질은 약 1.4, 1.3, 및 1.2 중 적어도 하나 이하의 전기음성도를 갖는 금속을 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 증착 층의 시트 저항은 약 10 Ω/□, 5 Ω/□, 1 Ω/□, 0.5 Ω/□, 0.2 Ω/□, 및 0.1 Ω/□ 중 적어도 하나 이하인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 증착 층은 그의 폐쇄 코팅이 실질적으로 결여된 내부의 적어도 하나의 영역에 의해 정의된 패턴으로 배치되는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 적어도 하나의 영역은 상기 증착 층을 그의 복수의 개별 단편으로 분리하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 적어도 2개의 개별 단편은 전기적으로 결합되는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 코팅은 패턴화 코팅 에지에 의해 정의되는 경계를 갖는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 코팅은 적어도 하나의 패턴화 코팅 전이 영역 및 패턴화 코팅 비-전이 파트를 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 적어도 하나의 패턴화 코팅 전이 영역은 최대 두께에서 감소된 두께로 전이되는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 적어도 하나의 패턴화 코팅 전이 영역은 패턴화 코팅 비-전이 파트와 패턴화 코팅 에지 사이에서 연장되는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 코팅은 상기 패턴화 코팅 비-전이 파트에서 약 1 내지 100 nm, 2 내지 50 nm, 3 내지 30 nm, 4 내지 20 nm, 5 내지 15 nm, 5 내지 10 nm, 및 1 내지 10 nm 중 적어도 하나의 범위의 평균 필름 두께를 갖는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 코팅 비-전이 파트의 NIC의 두께는 NIC의 평균 필름 두께의 약 95%, 및 90% 중 적어도 하나의 이내인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 평균 필름 두께는 약 80 nm, 60 nm, 50 nm, 40 nm, 30 nm, 20 nm, 15 nm, 및 10 nm 중 적어도 하나 이하인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 평균 필름 두께는 약 3 nm, 5 nm, 및 8 nm 중 적어도 하나를 초과하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 평균 필름 두께는 약 10 nm 이하인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 코팅은 상기 패턴화 코팅 전이 영역 내에서 최대값에서 최소값으로 감소하는 패턴화 코팅 두께를 갖는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 최대값은 상기 패턴화 코팅 전이 영역과 상기 패턴화 코팅 비-전이 파트 사이의 경계에 근접하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 최대값은 평균 필름 두께의 백분율로서 약 100%, 95%, 및 90% 중 적어도 하나인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 최소값은 상기 패턴화 코팅 에지에 근접하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 최소값은 약 0 내지 0.1 nm의 범위인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 코팅 두께의 프로파일은 경사지고, 테이퍼지고, 구배에 의해 정의되는 것 중 적어도 하나인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 테이퍼 프로파일은 선형, 비선형, 포물선형, 및 지수 감쇠(exponential decaying)형 프로파일 중 적어도 하나를 따르는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 코팅 비-전이 영역의 가로축을 따른 비-전이 폭은 상기 패턴화 코팅 전이 영역의 축을 따른 전이 폭을 초과하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 전이 폭에 대한 비-전이 폭의 비율은 적어도 약 5, 10, 20, 50, 100, 500, 1,000, 1,500, 5,000, 10,000, 50,000, 또는 100,000 중 적어도 하나인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 비-전이 폭 및 상기 전이 폭 중 적어도 하나는 하부 층의 평균 필름 두께를 초과하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 비-전이 폭 및 상기 전이 폭 중 적어도 하나는 패턴화 코팅의 평균 필름 두께를 초과하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 하부 층의 평균 필름 두께는 상기 패턴화 코팅의 평균 필름 두께를 초과하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 증착 층은 증착 층 에지에 의해 정의되는 경계를 갖는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 증착 층은 적어도 하나의 증착 층 전이 영역 및 증착 층 비-전이 파트를 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 적어도 하나의 증착 층 전이 영역은 최대 두께에서 감소된 두께로 전이되는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 적어도 하나의 증착 층 전이 영역은 상기 증착 층 비-전이 파트와 상기 증착 층 에지 사이에서 연장되는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 증착 층은 상기 증착 층 비-전이 파트에서 약 1 내지 500 nm, 5 내지 200 nm, 5 내지 40 nm, 10 내지 30 nm, 및 10 내지 100 nm 중 적어도 하나의 범위의 평균 필름 두께를 갖는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 평균 필름 두께는 약 10 nm, 50 nm, 및 100 nm 중 적어도 하나를 초과하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 평균 필름 두께는 전체에 걸쳐 실질적으로 일정한, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 평균 필름 두께는 상기 하부 층의 평균 필름 두께를 초과하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 하부 층의 평균 필름 두께에 대한 상기 증착 층의 평균 필름 두께의 비율은 적어도 약: 1.5, 2, 5, 10, 20, 50, 및 100 중 적어도 하나인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 비율은 약 0.1 내지 10, 및 0.2 내지 40 중 적어도 하나의 범위인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 증착 층의 평균 필름 두께는 상기 패턴화 코팅의 평균 필름 두께를 초과하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 코팅의 평균 필름 두께에 대한 상기 증착 층의 평균 필름 두께의 비율은 적어도 약: 1.5, 2, 5, 10, 20, 50, 및 100 중 적어도 하나인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 비율은 약 0.2 내지 10, 및 0.5 내지 40 중 적어도 하나의 범위인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 증착 층 비-전이 영역의 가로축을 따른 증착 층 비-전이 폭은 상기 패턴화 코팅 비-전이 영역의 축을 따른 패턴화 코팅 비-전이 폭을 초과하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 증착 층 비-전이 폭에 대한 패턴화 코팅 비-전이 폭의 비율은 약 0.1 내지 10, 0.2 내지 5, 0.3 내지 3, 및 0.4 내지 2 중 적어도 하나인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 코팅 비-전이 폭에 대한 상기 증착 층 비-전이 폭의 비율은 적어도 1, 2, 3, 및 4 중 적어도 하나인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 증착 층 비-전이 폭은 상기 증착 층의 평균 필름 두께를 초과하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 평균 필름 두께에 대한 상기 증착 층 비-전이 폭의 비율은 적어도 약 10, 50, 100, 및 500 중 적어도 하나인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 비율은 약 100.000 이하인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 증착 층은 상기 증착 층 전이 영역 내에서 최대값에서 최소값으로 감소하는 증착 층 두께를 갖는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 최대값은 상기 증착 층 전이 영역과 상기 증착 층 비-전이 파트 사이의 경계에 근접하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 최대값은 평균 필름 두께인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 최소값은 상기 증착 층 에지에 근접하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 최소값은 약 0 내지 0.1 nm의 범위인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 최소값은 평균 필름 두께인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 증착 층 두께의 프로파일은 경사지고, 테이퍼지고, 구배에 의해 정의되는 것 중 적어도 하나인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 테이퍼 프로파일은 선형, 비선형, 포물선형, 및 지수 감쇠형 프로파일 중 적어도 하나를 따르는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 증착 층은 증착 층 전이 영역의 적어도 일부에서 불연속 층을 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 증착 층은 중첩 부분에서 패턴화 코팅과 중첩하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 패턴화 코팅은 중첩 부분에서 증착 층과 중첩하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 하부 층의 노출된 층 표면 상에 배치된 적어도 하나의 입자 구조를 추가로 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 하부 층은 패턴화 코팅인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 적어도 하나의 입자 구조는 입자 구조 물질을 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 입자 구조 물질은 상기 증착 물질과 동일한, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 입자 구조 물질, 증착 물질, 및 하부 층에 포함된 물질 중 적어도 2개는 공통 금속을 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 입자 구조 물질은 칼륨(K), 나트륨(Na), 리튬(Li), 바륨(Ba), 세슘(Cs), 이테르븀(Yb), 은(Ag), 금(Au), 구리(Cu), 알루미늄(Al), 마그네슘(Mg), 아연(Zn), 카드뮴(Cd), 주석(Sn), 및 이트륨(Y) 중 적어도 하나로부터 선택되는 원소를 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 입자 구조 물질은 순수한 금속을 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 입자 구조 물질은 순수한 Ag 및 실질적으로 순수한 Ag 중 적어도 하나로부터 선택되는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 실질적으로 순수한 Ag는 적어도 약 95%, 99%, 99.9%, 99.99%, 99.999%, 및 99.9995% 중 적어도 하나의 순도를 갖는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 입자 구조 물질은 순수한 Mg 및 실질적으로 순수한 Mg 중 적어도 하나로부터 선택되는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 실질적으로 순수한 Mg는 적어도 약 95%, 99%, 99.9%, 99.99%, 99.999%, 또는 99.9995% 중 적어도 하나의 순도를 갖는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 입자 구조 물질은 합금을 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 입자 구조 물질은 Ag-함유 합금, Mg-함유 합금, 및 AgMg-함유 합금 중 적어도 하나를 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 AgMg-함유 합금은 부피 기준으로 1:10(Ag:Mg) 내지 약 10:1 범위의 합금 조성을 갖는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 입자 구조 물질은 Ag 이외의 다른 적어도 하나의 금속을 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 입자 구조 물질은 Ag와 적어도 하나의 금속과의 합금을 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 적어도 하나의 금속은 Mg 및 Yb 중 적어도 하나로부터 선택되는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 합금은 약 5 내지 95 부피% Ag의 조성을 갖는 이원 합금인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 합금은 부피 기준으로 약 1:20 내지 10:1 범위의 조성을 갖는 Yb:Ag 합금을 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 입자 구조 물질은 Mg:Yb 합금을 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 입자 구조 물질은 Ag:Mg:Yb 합금을 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 적어도 하나의 입자 구조는 적어도 하나의 추가의 원소를 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 적어도 하나의 추가의 원소는 비-금속 원소인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 비-금속 원소는 O, S, N, 및 C 중 적어도 하나로부터 선택되는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 비-금속 원소의 농도는 약 1%, 0.1%, 0.01%, 0.001%, 0.0001%, 0.00001%, 0.000001%, 및 0.0000001% 중 적어도 하나 이하인, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 적어도 하나의 입자 구조는, O 및 C의 조합된 양이 약 10%, 5%, 1%, 0.1%, 0.01%, 0.001%, 0.0001%, 0.00001%, 0.000001%, 또는 0.0000001% 중 적어도 하나 이하인 조성을 갖는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 적어도 하나의 입자는 패턴화 코팅과 디바이스의 적어도 하나의 커버링 층 사이의 계면에 배치되는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 적어도 하나의 입자는 패턴화 코팅의 노출된 층 표면과 물리적으로 접촉하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 적어도 하나의 입자 구조는 디바이스의 적어도 하나의 광학 특성에 영향을 미치는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 적어도 하나의 광학 특성은 특성 크기, 크기 분포, 형상, 표면 커버리지, 구성, 증착 밀도, 및 분산도 중 적어도 하나로부터 선택되는 적어도 하나의 입자 구조의 적어도 하나의 특성을 선택함으로써 제어되는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 적어도 하나의 입자 구조의 적어도 하나의 특성은 패턴화 물질의 적어도 하나의 특성, 패턴화 코팅의 평균 필름 두께, 패턴화 코팅에서의 적어도 하나의 불균질성, 및 온도, 압력, 지속 시간, 증착 속도, 및 증착 공정 중 적어도 하나로부터 선택되는 패턴화 코팅에 대한 증착 환경 중 적어도 하나를 선택함으로써 제어되는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 적어도 하나의 입자 구조의 적어도 하나의 특성은 입자 구조 물질의 적어도 하나의 특성, 패턴화 코팅이 입자 구조 물질의 증착에 노출되는 정도, 불연속 층의 두께, 및 온도, 압력, 지속 시간, 증착 속도, 및 증착 공정 중 적어도 하나로부터 선택되는 입자 구조 물질에 대한 증착 환경 중 적어도 하나를 선택함으로써 제어되는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 적어도 하나의 입자 구조는 서로 분리되어 있는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 적어도 하나의 입자 구조는 불연속 층을 형성하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 불연속 층은 적어도 하나의 입자 구조가 실질적으로 결여된 내부의 적어도 하나의 영역에 의해 정의된 패턴으로 배치되는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 불연속 층의 특성은 특성 크기, 크기 분포, 형상, 구성, 표면 커버리지, 증착 분포, 분산도, 응집화의 존재, 및 이러한 응집화의 정도 중 적어도 하나로부터 선택되는 적어도 하나의 기준에 따라 평가함으로써 측정되는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 평가는 전자 현미경법, 원자력 현미경법, 및 주사 전자 현미경법 중 적어도 하나로부터 선택되는 응용 이미징 기술을 이용하여 불연속 층의 적어도 하나의 속성을 측정함으로써 수행되는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 평가는 적어도 하나의 관측 창(observation window)에 의해 정의되는 범위에 걸쳐 수행되는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 적어도 하나의 관측 창은 가로 방향 양태의 둘레, 내부 위치, 및 격자 좌표 중 적어도 하나에 위치되는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 관측 창은 응용 이미징 기술의 관측 시야(field of view)에 대응하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 관측 창은 2.00 μm, 1.00 μm, 500 nm, 및 200 nm 중 적어도 하나로부터 선택되는 배율 수준에 대응하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 평가는 수동 카운팅, 곡선 맞춤, 다각형 맞춤, 형상 맞춤, 및 추정 기술 중 적어도 하나를 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 평가는 평균값, 중앙값, 최빈값, 최대값, 최소값, 확률, 통계, 및 데이터 계산 중 적어도 하나로부터 선택되는 조작 기술을 포함하는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 특성 크기는 적어도 하나의 입자 구조의 질량, 체적, 직경, 둘레, 장축, 및 단축 중 적어도 하나로부터 결정되는, 디바이스.
본원의 적어도 어느 한 조항에 있어서, 상기 분산도는 하기 수학식으로부터 결정되는, 디바이스:
상기 식에서:
n은 샘플 영역 내의 입자(60)의 수이고,
S i 는 i 번째 입자의 (면적) 크기이고,
따라서, 명세서 및 본원에서 개시되는 예들은 단지 예시적인 것으로 간주되어야 하며, 본 개시내용의 진정한 범위는 하기의 청구범위에 의해 개시되어야 한다.
Claims (54)
- 디바이스의 가로축에 의해 정의되는 적어도 하나의 가로 방향 양태의 계면 부분 및 비-계면 부분에서 연장되는 복수의 층을 갖는 반도체 디바이스로서:
적어도 계면 부분에서 제1 층 표면 상에 배치되는, 제1 파장 범위의 파장에서 제1 굴절 지수를 갖는 낮은(보다 낮은) 지수 층(low(er)-index layer); 및
디바이스의 제2 노출 층 표면 상에 배치되어 계면 부분에서 낮은(보다 낮은) 지수 층과의 지수 계면(index interface)을 정의하는, 제2 파장 범위의 파장에서 제2 굴절 지수 - 여기서, 제2 굴절 지수는 제1 굴절 지수를 초과함 -를 갖는 보다 높은 지수 층(higher-index layer)을 포함하는 반도체 디바이스. - 제1항에 있어서, 상기 제1 파장 범위는 약 315 내지 400 nm, 450 내지 460 nm, 510 내지 540 nm, 600 내지 640 nm, 456 내지 624 nm, 425 내지 725 nm, 350 내지 450 nm, 300 내지 450 nm, 300 내지 550 nm, 300 내지 700 nm, 380 내지 740 nm, 750 내지 900 nm, 380 내지 900 nm, 및 300 내지 900 nm 중 적어도 하나로부터 선택되는, 디바이스.
- 제1항 또는 제2항에 있어서, 상기 제1 굴절 지수는 약 0.4, 0.3, 0.2, 및 0.1 중 적어도 하나 이하만큼 제1 파장 범위에 걸쳐 변화하는, 디바이스.
- 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 굴절 지수는 약 1.7, 1.6, 1.5, 1.45, 1.4, 1.35, 1.3, 및 1.25 중 적어도 하나 이하인, 디바이스.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1 굴절 지수는 약 1.2 내지 1.6, 1.2 내지 1.5, 1.25 내지 1.45, 및 1.25 내지 1.4 중 적어도 하나인, 디바이스.
- 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 낮은(보다 낮은) 지수 층은 낮은 지수 물질을 포함하는, 디바이스.
- 제6항에 있어서, 상기 낮은(보다 낮은) 지수 층 및 낮은 지수 물질 중 적어도 하나는 제1 파장 범위에서 약 0.1, 0.08, 0.05, 0.03, 및 0.01 중 적어도 하나 이하의 소광 계수(extinction coefficient)를 나타내는, 디바이스.
- 제6항 또는 제7항에 있어서, 상기 낮은(보다 낮은) 지수 층 및 낮은 지수 물질 중 적어도 하나는 실질적으로 투명한, 디바이스.
- 제6항 내지 제8항 중 어느 한 항에 있어서, 상기 낮은(보다 낮은) 지수 층 및 낮은 지수 물질 중 적어도 하나는 그 안에 적어도 하나의 공극(void)을 포함하는, 디바이스.
- 제6항 내지 제9 중 어느 한 항에 있어서, 상기 낮은 지수 물질은 유기 화합물 및 유기-무기 하이브리드 물질 중 적어도 하나를 포함하는, 디바이스.
- 제1항 내지 제10 중 어느 한 항에 있어서, 상기 제2 파장 범위는 약 315 내지 400 nm, 450 내지 460 nm, 510 내지 540 nm, 600 내지 640 nm, 456 내지 624 nm, 425 내지 725 nm, 350 내지 450 nm, 300 내지 450 nm, 300 내지 550 nm, 300 내지 700 nm, 380 내지 740 nm, 750 내지 900 nm, 380 내지 900 nm, 및 300 내지 900 nm 중 적어도 하나로부터 선택되는, 디바이스.
- 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 제2 파장 범위는 상기 제1 파장 범위와 상이한, 디바이스.
- 제1항 내지 제12항 중 어느 한 항에 있어서, 상기 제2 굴절 지수는 적어도 약 1.7, 1.8, 및 1.9 중 적어도 하나인, 디바이스.
- 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 제2 굴절 지수는 적어도 약 0.3, 0.4, 0.5, 0.7, 1.0, 1.2, 1.3, 1.4, 및 1.5 중 적어도 하나만큼 상기 제1 굴절 지수를 초과하는, 디바이스.
- 제1항 내지 제14항 중 어느 한 항에 있어서, 제2 파장 범위 내에서 측정된 제2 굴절 지수의 최대값에 대응하는 제2 최대 굴절 지수는 제1 파장 범위 내에서 측정된 제1 굴절 지수의 최대값에 대응하는 제1 최대 굴절 지수를 초과하는, 디바이스.
- 제15항에 있어서, 상기 제1 최대 굴절 지수는 제2 최대 굴절 지수에 대응하는 제2 파장 범위 내의 제2 파장과 상이한 제1 파장 범위 내의 제1 파장에 대응하는, 디바이스.
- 제15항 또는 제16항에 있어서, 상기 제2 최대 굴절 지수는 적어도 약 0.5, 0.7, 1.0, 1.2, 1.3, 1.4, 1.5, 및 1.7 중 적어도 하나만큼 제1 최대 굴절 지수를 초과하는, 디바이스.
- 제1항 내지 제17항 중 어느 한 항에 있어서, 상기 보다 높은 지수 층은 캡핑 층, 배리어 코팅, 캡슐화 층, 박막 필름 캡슐화 층, 및 편광 층 중 적어도 하나로부터 선택되는 물리적 코팅을 포함하는, 디바이스.
- 제1항 내지 제18항 중 어느 한 항에 있어서, 상기 보다 높은 지수 층은 에어 갭을 포함하는, 디바이스.
- 제1항 내지 제18항 중 어느 한 항에 있어서, 상기 보다 높은 지수 층은 높은 지수 물질을 포함하는, 디바이스.
- 제20항에 있어서, 상기 보다 높은 지수 층 및 높은 지수 물질 중 적어도 하나는 제2 파장 범위에서 약 0.1, 0.08, 0.05, 0.03 및 0.01 중 적어도 하나 이하의 소광 계수를 나타내는, 디바이스.
- 제20항 또는 제21항에 있어서, 상기 보다 높은 지수 층 및 높은 지수 물질 중 적어도 하나는 실질적으로 투명한, 디바이스.
- 제20항 내지 제22항 중 어느 한 항에 있어서, 상기 높은 지수 물질은 유기 화합물을 포함하는, 디바이스.
- 제1항 내지 제23항 중 어느 한 항에 있어서, 상기 제1 층 표면은 제1 굴절 지수를 초과하는 제3 파장 범위의 파장에서 제3 굴절 지수를 갖는 하부 층으로 이루어진, 디바이스.
- 제24항에 있어서, 상기 제3 파장 범위는 약 315 내지 400 nm, 450 내지 460 nm, 510 내지 540 nm, 600 내지 640 nm, 456 내지 624 nm, 425 내지 725 nm, 350 내지 450 nm, 300 내지 450 nm, 300 내지 550 nm, 300 내지 700 nm, 380 내지 740 nm, 750 내지 900 nm, 380 내지 900 nm, 및 300 내지 900 nm 중 적어도 하나로부터 선택되는, 디바이스.
- 제24항 또는 제25항에 있어서, 상기 제3 파장 범위는 상기 제1 파장 범위와 상이한, 디바이스.
- 제24항 내지 제26항 중 어느 한 항에 있어서, 상기 제3 굴절 지수는 적어도 약 1.7, 1.8, 및 1.9 중 적어도 하나인, 디바이스.
- 제24항 내지 제27항 중 어느 한 항에 있어서, 상기 제3 굴절 지수는 적어도 약 0.3, 0.4, 0.5, 0.7, 1.0, 1.2, 1.3, 1.4, 및 1.5 중 적어도 하나만큼 상기 제1 굴절 지수를 초과하는, 디바이스.
- 제24항 내지 제28항 중 어느 한 항에 있어서, 제3 파장 범위 내에서 측정된 제3 굴절 지수의 최대값에 대응하는 제3 최대 굴절 지수는 제1 파장 범위 내에서 측정된 제1 굴절 지수의 최대값에 대응하는 제1 최대 굴절 지수를 초과하는, 디바이스.
- 제29항에 있어서, 상기 제1 최대 굴절 지수는 제3 최대 굴절 지수에 대응하는 제3 파장 범위 내의 제3 파장과 상이한 제1 파장 범위 내의 제1 파장에 대응하는, 디바이스.
- 제29항 또는 제30항에 있어서, 상기 제3 최대 굴절 지수는 적어도 약 0.5, 0.7, 1.0, 1.2, 1.3, 1.4, 1.5, 및 1.7 중 적어도 하나만큼 제1 최대 굴절 지수를 초과하는, 디바이스.
- 제24항 내지 제31항 중 어느 한 항에 있어서, 상기 하부 층은 광전자 디바이스의 반도체 층인, 디바이스.
- 제32항에 있어서, 상기 하부 층은 전자 수송 층 및 전자 주입 층으로부터 선택되는, 디바이스.
- 제1항 내지 제33항 중 어느 한 항에 있어서, 상기 낮은(보다 낮은) 지수 층의 평균 층 두께는 보다 높은 지수 층의 평균 층 두께 이하인, 디바이스.
- 제34항에 있어서, 상기 낮은(보다 낮은) 지수 층의 평균 층 두께는 약 60 nm, 50 nm, 40 nm, 30 nm, 20 nm, 10 nm, 8 nm, 및 5 nm 중 적어도 하나 이하인, 디바이스.
- 제34항 또는 제35항에 있어서, 상기 낮은(보다 낮은) 지수 층의 평균 층 두께는 약 5 내지 20 nm, 및 5 내지 15 nm 중 적어도 하나인, 디바이스.
- 제1항 내지 제36항 중 어느 한 항에 있어서, 상기 낮은 지수 물질은 약 25 dyne/cm 이하인 표면 에너지를 나타내며, 상기 제1 굴절 지수는 약 1.45 이하인, 디바이스.
- 제1항 내지 제37항 중 어느 한 항에 있어서, 상기 낮은 지수 물질은 약 20 dyne/cm 이하인 표면 에너지를 나타내며, 상기 제1 굴절 지수는 약 1.4 이하인, 디바이스.
- 제1항 내지 제38항 중 어느 한 항에 있어서, 비-계면 부분의 제2 층 표면 상에 배치되는 일정량의 증착 물질(deposited material)을 추가로 포함하는, 디바이스.
- 제39항에 있어서, 상기 낮은(보다 낮은) 지수 층은 패턴화 코팅을 포함하는, 디바이스.
- 제40항에 있어서, 상기 패턴화 코팅의 표면 상에 증착 물질의 폐쇄 코팅(closed coating)을 형성하기 위한 초기 고착 확률(initial sticking probability)은 제1 층 표면 상에 증착 물질을 형성하기 위한 초기 고착 확률보다 실질적으로 더 작으며, 따라서 상기 패턴화 코팅에는 증착 물질의 폐쇄 코팅이 실질적으로 결여된, 디바이스.
- 제39항 내지 제41항 중 어느 한 항에 있어서, 상기 계면 부분은 가로 방향 양태의 제1 부분에 대응하고, 상기 비-계면 부분은 증착 물질이 폐쇄 코팅을 형성하는 가로 방향 양태의 제2 부분에 대응하는, 디바이스.
- 제39항 내지 제42항 중 어느 한 항에 있어서, 상기 일정량의 증착 물질은 입자 물질을 포함하는 적어도 하나의 입자 구조를 포함하는, 디바이스.
- 제43항에 있어서, 상기 적어도 하나의 입자 구조는 낮은(보다 낮은) 지수 층과 보다 높은 지수 층 사이에서 불연속 층을 형성하는, 디바이스.
- 제39항 내지 제44항 중 어느 한 항에 있어서, 상기 증착 물질은 비-계면 부분에서 지수 계면의 정의를 배제하는, 디바이스.
- 제39항 내지 제45항 중 어느 한 항에 있어서, 상기 보다 높은 지수 층은 비-계면 부분에서 증착 물질을 덮는, 디바이스.
- 제1항 내지 제46항 중 어느 한 항에 있어서, 상기 제2 층 표면 및 상기 제1 층 표면은 서로 동일한, 디바이스.
- 제1항 내지 제47항 중 어느 한 항에 있어서, 상기 낮은(보다 낮은) 지수 층은 비-계면 부분으로 연장되고, 상기 제2 층 표면은 내부의 낮은(보다 낮은) 지수 층의 노출된 층 표면인, 디바이스.
- 제1항 내지 제48항 중 어느 한 항에 있어서, EM 방사선이 디바이스의 복수의 가로축에 의해 정의된 평면에 대해 일정 각도를 이루는(at an angle) 제1 방향으로 광로를 따라 디바이스의 표면과 결합하도록 구성되는, 디바이스.
- 제49항에 있어서, 상기 EM 방사선은 디바이스에 의해 방출되고, 상기 제1 방향은 EM 방사선이 디바이스로부터 추출되는 방향인, 디바이스.
- 제49항에 있어서, 상기 EM 방사선은 디바이스의 외부 표면 상으로 입사되어 적어도 부분적으로 투과되고, 상기 제1 방향은 EM 방사선이 디바이스 상에 입사되는 방향인, 디바이스.
- 제1항 내지 제51항 중 어느 한 항에 있어서, 상기 계면 부분은 EM 방사선이 디바이스로부터 추출되고 디바이스의 복수의 가로축에 의해 정의된 평면에 대해 일정 각도를 이루는 제1 방향으로 광로를 따라 제1 EM 신호를 방출하기 위한 제1 발광 영역을 포함하는, 디바이스.
- 제52항에 있어서,
기판; 및
상기 기판 위에 배치된 적어도 하나의 반도체 층을 추가로 포함하며;
여기서:
상기 제1 발광 영역은 제1 전극 및 제2 전극을 포함하고,
상기 제1 전극은 상기 기판과 상기 적어도 하나의 반도체 층 사이에 배치되고,
상기 적어도 하나의 반도체 층은 상기 제1 전극과 상기 제2 전극 사이에 배치되며,
상기 낮은(보다 낮은) 지수 층은 상기 제2 전극과 상기 보다 높은 지수 층 사이에 배치되는, 디바이스. - 제53항에 있어서, 제3 전극 및 제4 전극을 추가로 포함하는 광로를 따라 제2 EM 신호를 방출하기 위한 비-계면 부분의 제2 발광 영역을 추가로 포함하며; 여기서:
상기 제3 전극은 상기 기판과 상기 적어도 하나의 반도체 층 사이에 배치되고,
상기 적어도 하나의 반도체 층은 상기 제3 전극과 상기 제4 전극 사이에 배치되고,
상기 비-계면 부분에는 낮은(보다 낮은) 지수 층이 실질적으로 결여되며,
상기 제4 전극은 상기 제3 전극과 상기 보다 높은 지수 층 사이에 배치되는, 디바이스.
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