KR20230024288A - 희토류 화합물을 함유하는 핵 생성 억제 코팅 및 이를 포함하는 디바이스 - Google Patents
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Abstract
측면 양태의 제1 부분에서 하부 층의 제1 층 표면 상에 배치된 핵 생성 억제 코팅(NIC: nucleation-inhibiting coating); 및 제2 층 표면 상에 배치된, 증착 물질로 구성된 증착 층을 포함하는, 복수의 층을 갖는 디바이스로서; 여기서 제1 부분에서 NIC의 표면 상에 증착된 층의 증착에 대한 초기 고착 확률(initial sticking probability)은 제2 층 표면 상에 증착된 층의 증착에 대한 초기 고착 확률보다 실질적으로 더 작으므로, 따라서 NIC에는 증착 물질의 폐쇄 코팅이 실질적으로 없고; NIC는 희토류 원소를 함유하는 화합물을 포함하는 디바이스. 증착 층은 측면 양태의 제2 부분에서 제2 층 표면 상의 폐쇄 코팅, 및/또는 NIC의 표면 상의 적어도 하나의 입자 구조의 불연속 층을 포함할 수 있다.
Description
관련 출원
본 출원은 2020년 5월 15일자로 출원된 미국 임시 특허 출원 제63/025,828호, 2020년 10월 29일자로 출원된 미국 임시 특허 출원 제63/107,393호, 2021년 2월 25일자로 출원된 미국 임시 특허 출원 제63/153,834호, 2021년 3월 19일자로 출원된 미국 임시 특허 출원 제63/163,453호, 및 2021년 4월 28일자로 출원된 미국 임시 특허 출원 제63/181,100호에 대한 우선권의 이익을 주장하며, 이들 각각의 내용은 그 전체가 본원에서 참고로 포함된다.
기술분야
본 개시내용은 적층 디바이스(layered device)에 관한 것으로, 특히 핵 생성 억제 코팅(NIC: nucleation-inhibiting coating)으로서 작용할 수 있고/있거나 핵 생성 억제 코팅일 수 있는 패턴화 코팅(patterning coating), 및 반도체 층에 의해 분리된 제1 및 제2 전극을 갖고 이러한 NIC로서 작용할 수 있고/있거나 이러한 NIC일 수 있는 패턴화 코팅을 사용하여 패턴화된, 그 위에 증착된 증착 층을 갖는 광전자 디바이스(opto-electronic device)를 형성하는 적층 디바이스에 관한 것이다.
유기 발광 다이오드(OLED: organic light emitting diode)와 같은 광전자 디바이스에서, 적어도 하나의 반도체 층은 애노드 및 캐소드와 같은 한 쌍의 전극 사이에 배치된다. 애노드 및 캐소드는 전원에 전기적으로 결합되고 적어도 하나의 반도체 층을 통해 서로를 향해 이동하는 정공 및 전자를 각각 생성한다. 한 쌍의 정공과 전자가 결합하면, 광자가 방출될 수 있다.
OLED 디스플레이 패널은 복수의 (서브) 픽셀을 포함할 수 있으며, 이들 각각의 픽셀은 연관된 전극 쌍을 갖는다. 이러한 패널의 다양한 층 및 코팅은 전형적으로는 진공 기반 증착 기술에 의해 형성된다.
일부 적용에서, OLED 제조 공정 동안 증착 물질의 적어도 하나의 박막 필름의 선택적 증착에 의해 전극, 및/또는 거기에 전기적으로 결합되는 전도성 요소와 같은 디바이스 피쳐(device feature)를 제한 없이 형성함으로써 패널의 측면 및 단면 양태 중 하나 또는 둘 모두에 걸쳐 패널의 각각의 (서브-) 픽셀에 대한 패턴으로 전도성 증착 물질의 폐쇄 코팅(closed coating)을 제공하는 것을 목표로 할 수 있다.
일부 비제한적인 적용에서, 그렇게 하기 위한 한 가지 방법은 이러한 증착 물질의 증착 동안 미세 금속 마스크(FMM: fine metal mask)의 삽입을 포함한다. 그러나, 전형적으로 전극으로 사용되는 증착 물질은 비교적 높은 증발 온도를 갖고, 이는 FMM을 재사용하는 능력 및/또는 달성할 수 있는 패턴의 정밀도에 영향을 미쳐 그에 수반되는 비용, 노력 및 복잡성이 증가한다.
일부 비제한적인 예에서, 그렇게 하기 위한 한 가지 방법은 증착 물질을 증착한 후 예를 들어 레이저 드릴링 공정을 사용하여 전극 물질의 원하지 않는 영역을 제거함으로써 패턴을 형성하는 것을 포함한다. 그러나, 이러한 제거 공정은 종종 제조 공정의 수율에 영향을 미칠 수 있는 파편의 생성 및/또는 존재를 포함한다.
또한, 이러한 방법은 일부 적용에서 및/또는 특정 지형적 특징을 가진 일부 디바이스와 함께 사용하기에 적합하지 않을 수 있다.
일부 비제한적인 적용에서, 증착 물질의 선택적 증착을 제공하기 위한 개선된 메커니즘을 제공하는 것을 목적으로 할 수 있다.
[도면의 간단한 설명]
이하, 본 개시내용의 예들을 이제 하기 도면을 참조하여 설명할 것이며, 상이한 도면에서 동일한 참조 부호는 동일하고/하거나, 일부 비제한적인 예에서는, 유사하고/하거나 상응하는 요소를 나타내고, 여기서:
도 1은 본 개시내용의 일례에 따른 표면 상에 흡수된 흡착원자(adatom)의 상대적 에너지 상태를 나타내는 예시적인 에너지 프로파일이고;
도 2는 본 개시내용의 일례에 따른 필름 핵의 형성을 예시하는 개략도이고;
도 3a는 본 개시내용의 일례에 따른, 측면 양태의 제1 부분에서의 NIC의 선택적 증착에 이어 측면 양태의 제2 부분에서의 증착 물질의 폐쇄 코팅의 증착에 의해 형성된, 측면 양태에서 복수의 층을 갖는 예시적인 디바이스의 단면 양태로부터의 단순화된 블록도이고;
도 3b는 도 3a의 디바이스의 평면도이고;
도 4는 본 개시내용의 일례에 따른 도 3a의 디바이스의 예시적인 버전에서 하부 물질의 노출된 층 표면 상에 패턴화 코팅을 패턴으로 증착하기 위한 예시적인 공정을 도시하는 개략도이고;
도 5a는 도 4의 패턴화 코팅의 증착된 패턴을 포함하는 노출된 층 표면 상에 증착 물질(531)을 제2 부분으로 증착하기 위한 예시적인 공정을 도시하는 개략도이며, 여기서 패턴화 코팅은 핵 생성 억제 코팅(NIC)이고;
도 5b는 도 4의 패턴화 코팅이 실질적으로 없는 노출된 층 표면 상에 증착 물질을 제1 부분으로 증착하기 위한 예시적인 공정을 도시하는 개략도이며, 여기서 패턴화 코팅은 핵 생성 촉진 코팅(NPC: nucleation-promoting coating)이고;
도 6a 내지 도 6d는 본 개시내용의 일례에 따른 내부에 개구를 갖는 도 4의 공정과 함께 사용하기에 적합한 예시적인 오픈 마스크(open mask)를 도시하는 개략도이고;
도 7은 본 개시내용의 일례에 따른, 측면 양태의 제1 부분에서의 NPC의 선택적 증착에 이어 제1 부분에서 그 위에 증착 물질(531)의 폐쇄 코팅의 증착에 의해 형성된, 측면 양태에서 복수의 층을 갖는 예시적인 디바이스의 단면 양태로부터의 단순화된 블록도이고;
도 8a 내지 도 8c는 본 개시내용의 일례에 따른 추가의 예시적인 증착 단계를 갖는 도 3a의 디바이스의 예시적인 버전이고;
도 9a는 도 3a의 디바이스의 예시적인 버전의 단면도를 예시하는 개략도이고;
도 9b는 도 9a의 디바이스의 보완적인 평면도를 예시하는 개략도이고;
도 9c, 도 9d 및 도 9e는 도 9a의 디바이스의 예시적인 버전을 예시하는 개략도이고;
도 10은 본 개시내용의 일례에 따른 예시적인 전자 발광 디바이스(electro-luminescent device)의 단면 양태의 블록도이고;
도 11은 도 10의 디바이스의 기판의 예시적인 백플레인(backplane) 층의 단면도로서, 그 안에 구현된 박막 트랜지스터(TFT: thin film transistor)를 도시하고;
도 12는 도 11의 백플레인 층에 도시된 하나 이상의 TFT에 의해 제공될 수 있는 것과 같은 예시적인 회로에 대한 회로도이고;
도 13은 도 10의 디바이스의 단면도이고;
도 14는 도 10의 디바이스의 예시적인 버전의 단면도로서, 디바이스의 적어도 하나의 제2 전극의 증착을 지지하는 적어도 하나의 예시적인 픽셀 정의 층(PDL: pixel definition layer)을 도시하고;
도 15a는 도 3a의 패턴화 코팅의 증착된 패턴을 포함하는 노출된 층 표면 상에 NPC인 패턴화 코팅을 패턴으로 증착하기 위한 예시적인 공정을 도시하는 개략도이고;
도 15b는 도 15a의 NPC의 증착된 패턴을 포함하는 노출된 층 표면 상에 증착 층을 패턴으로 증착하기 위한 예시적인 공정을 도시하는 개략도이고;
도 16a는 본 개시내용의 일례에 따른 도 10의 디바이스의 예시적인 버전에서 하부 물질의 노출된 층 표면 상에 NPC를 패턴으로 증착하기 위한 예시적인 공정을 도시하는 개략도이고;
도 16b는 도 16a의 NPC의 증착된 패턴을 포함하는 노출된 층 표면 상에 NIC를 패턴으로 증착하는 예시적인 공정을 도시하는 개략도이고;
도 16c는 도 16b의 NIC의 증착된 패턴을 포함하는 노출된 층 표면 상에 증착 층(330)을 패턴으로 증착하기 위한 예시적인 공정을 도시하는 개략도이고;
도 17a 내지 도 17c는 본 개시내용의 일례에 따른 도 10의 디바이스의 예시적인 버전에서 노출된 층 표면 상에 선택적 코팅을 패턴으로 증착하기 위한 예시적인 인쇄 공정의 예시적인 단계들을 도시하는 개략도이고;
도 18은 본 개시내용의 일례에 따른 도 10의 디바이스의 하나의 버전에서 사용하기에 적합한 예시적인 패턴화된 전극을 평면도로 예시하는 개략도이고;
도 19는 라인 19-19를 따라 절취한 도 18의 디바이스의 예시적인 단면도를 예시하는 개략도이고;
도 20a는 본 개시내용의 일례에 따른 도 10의 디바이스의 예시적인 버전에서 사용하기에 적합한 복수의 예시적인 전극 패턴을 평면도로 예시하는 개략도이고;
도 20b는 라인 20B-20B를 따라 절취한 도 20a의 디바이스의 중간 단계에서의 예시적인 단면도를 예시하는 개략도이고;
도 20c는 라인 20C-20C를 따라 절취한 도 20a의 디바이스의 예시적인 단면도를 예시하는 개략도이고;
도 21은 본 개시내용의 일례에 따른 하나의 예시적인 패턴화된 보조 전극을 갖는 도 10의 디바이스의 예시적인 버전의 단면도를 예시하는 개략도이고;
도 22a는 본 개시내용의 일례에 따른 도 10의 디바이스의 예시적인 버전에서 발광 영역(들) 및/또는 비-발광 영역(들)의 예시적인 배열을 평면도로 예시하는 개략도이고;
도 22b 내지 도 22d는 본 개시내용의 일례에 따른 비-발광 영역을 오버레이하는 예시적인 보조 전극을 도시하는 도 22a의 한 부분의 세그먼트를 각각 예시하는 개략도이고;
도 23은 본 개시내용의 일례에 따른 적어도 하나의 발광 영역 및 적어도 하나의 비-발광 영역을 오버레이하는 보조 전극의 예시적인 패턴을 평면도로 예시하는 개략도이고;
도 24a는 본 개시내용의 일례에 따른 다이아몬드 구성의 복수의 발광 영역의 그룹을 갖는 도 10의 디바이스의 예시적인 버전의 예시적인 패턴을 평면도로 예시하는 개략도이고;
도 24b는 라인 24B-24B를 따라 절취한 도 24a의 디바이스의 예시적인 단면도를 예시하는 개략도이고;
도 24c는 라인 24C-24C를 따라 절취한 도 24a의 디바이스의 예시적인 단면도를 예시하는 개략도이고;
도 25는 본 개시내용의 일례에 따른 추가의 예시적인 증착 단계를 갖는 도 13의 디바이스의 하나의 예시적인 버전의 예시적인 단면도를 예시하는 개략도이고;
도 26은 본 개시내용의 일례에 따른 추가의 예시적인 증착 단계를 갖는 도 13의 디바이스의 하나의 예시적인 버전의 예시적인 단면도를 예시하는 개략도이고;
도 27은 본 개시내용의 일례에 따른 추가의 예시적인 증착 단계를 갖는 도 13의 디바이스의 하나의 예시적인 버전의 예시적인 단면도를 예시하는 개략도이고;
도 28은 본 개시내용의 일례에 따른 추가의 예시적인 증착 단계를 갖는 도 13의 디바이스의 하나의 예시적인 버전의 예시적인 단면도를 예시하는 개략도이고;
도 29a 내지 도 29c는, 선택적 증착 및 후속 제거 공정에 의해, 본 개시내용의 일례에 따른 도 13의 디바이스의 예시적인 버전의 노출된 층 표면 상에 증착 층을 패턴으로 증착하기 위한 예시적인 공정의 예시적인 단계들을 도시하는 개략도이고;
도 30a는 본 개시내용의 일례에 따른 적어도 하나의 보조 전극을 갖는, 적어도 하나의 예시적인 픽셀 영역 및 적어도 하나의 예시적인 투광 영역(light-transmissive region)을 포함하는 도 10의 디바이스의 투명 버전의 일례를 평면도로 예시하는 개략도이고;
도 30b는 라인 30B-30B를 따라 절취한 도 30a의 디바이스의 예시적인 단면도를 예시하는 개략도이고;
도 31a는 본 개시내용의 일례에 따른 적어도 하나의 예시적인 픽셀 영역 및 적어도 하나의 예시적인 투광 영역을 포함하는 도 10의 디바이스의 투명 버전의 일례를 평면도로 예시하는 개략도이고;
도 31b는 라인 31B-31B를 따라 절취한 도 31a의 디바이스의 예시적인 단면도를 예시하는 개략도이고;
도 31c는 라인 31B-31B를 따라 절취한 도 31a의 디바이스의 또 다른 예시적인 단면도를 예시하는 개략도이고;
도 32a 내지 도 32d는 본 개시내용의 일례에 따른 상이한 두께의 제2 전극을 갖는 발광 영역을 제공하기 위해 도 13의 디바이스의 예시적인 버전을 제조하기 위한 예시적인 공정의 예시적인 단계들을 도시하는 개략도이고;
도 33a 내지 도 33d는 본 개시내용의 일례에 따른 상이한 두께의 제2 전극을 갖는 서브-픽셀 영역을 갖는 도 13의 디바이스의 예시적인 버전을 제조하기 위한 예시적인 공정의 예시적인 단계들을 도시하는 개략도이고;
도 34는 제2 전극이 본 개시내용의 일례에 따른 보조 전극에 결합된 도 13의 디바이스의 예시적인 버전의 예시적인 단면도를 예시하는 개략도이고;
도 35a 내지 도 35i는 본 개시내용의 다양한 예에 따른 도 13의 디바이스의 예시적인 버전에서 증착 층을 갖는 증착 계면에서의 NIC의 다양한 잠재적 거동을 도시하는 개략도이고;
도 36은 본 개시내용의 일례에 따른 비-발광 영역에 파티션 및 리세스와 같은 보호된 영역을 갖는 도 13의 디바이스의 예시적인 버전의 예시적인 단면도를 예시하는 개략도이고;
도 37a는 본 개시내용의 일례에 따른, 그 위에 반도체성 층을 증착하기 전에 비-발광 영역에 파티션 및 리세스와 같은 보호된 영역을 갖는 도 13의 디바이스의 예시적인 버전의 예시적인 단면도를 도시하는 개략도이고;
도 37b 내지 도 37p는 본 개시내용의 다양한 예들에 따른, 반도체 층, 제2 전극 및 그 위에 증착된 증착 층(330)을 갖는 NIC의 증착 후 도 37a의 파티션 사이의 상호작용의 다양한 예를 도시하는 개략도이고;
도 38a 내지 도 38g는 본 개시내용의 다양한 예들에 따른, 도 37a의 디바이스 내의 보조 전극의 다양한 예를 도시하는 개략도이고;
도 39a 및 도 39b는 본 개시내용의 다양한 예들에 따른, 비발광 영역에 파티션 및 개구와 같은 보호된 영역을 갖는 도 13의 디바이스의 예시적인 버전의 예시적인 단면도를 도시하는 개략도이다.
본 개시내용에서, 하나 이상의 수치 값(아래 첨자를 제한 없이 포함), 및/또는 알파벳 문자(들)(소문자를 제한 없이 포함)을 수반한 참조 번호는 참조 번호에 의해 기술되는 요소 또는 특징의 특정한 경우, 및/또는 그의 하위 집합을 지칭하는 것으로 간주될 수 있다. 수반된 값(들), 및/또는 문자(들)에 대한 언급이 없는 참조 번호에 대한 언급은 문맥이 지시하는 바와 같이 일반적으로는 참조 번호에 의해 기술되는 요소(들) 또는 특징(들), 및/또는 참조 번호에 의해 기술되는 모든 경우의 집합을 지칭한다.
본 개시내용에서, 제한이 아닌 설명의 목적으로, 특정 아키텍처, 인터페이스 및/또는 기술을 포함하지만 이에 제한되지 않는 본 개시내용의 완전한 이해를 제공하기 위해 특정 세부사항을 기술한다. 일부 경우에는, 잘 알려진 시스템, 기술, 구성요소, 디바이스, 회로, 방법 및 응용 분야에 대한 상세한 설명은 불필요한 세부사항으로 인해 본 개시내용의 설명이 모호하게 되지 않도록 생략한다.
또한, 본원에서 재현되는 블록도들은 기술의 원리를 구현하는 예시적인 구성요소의 개념적인 견해를 나타낼 수 있다는 것을 이해할 것이다.
따라서, 시스템 및 방법 구성요소는 경우에 따라서는 도면에서 통상적인 부호로 표현되었으며, 본 개시내용의 실례들을 이해하는 데 적절한 특정 세부사항만을 나타내어 본 개시내용이 본 명세서의 설명에 이점을 가진 당업자가 용이하게 인지할 수 있는 세부사항으로 모호하게 되지 않도록 하였다.
본원에서 제공되는 모든 도면은 축척에 맞게 도시되지 않을 수 있으며 어떠한 방식으로든 본 개시내용을 제한하는 것으로 간주되지 않을 수 있다.
파선으로 도시된 특징 또는 기능은 일부 예에서 선택 사항으로 간주될 수 있다.
본 개시내용의 목적은 종래 기술의 적어도 하나의 단점을 제거하거나 완화하는 것이다.
본 개시내용은 복수의 층을 갖는 적층 디바이스(layered device)를 개시한다. 디바이스의 측면 양태의 제1 부분에서, 디바이스는 하부 층의 제1 층 표면 상에 배치된 핵 생성 억제 코팅(NIC)과 같은 패턴화 코팅을 포함한다.
증착 물질로 구성된 증착 층은 제2 층 표면 상에 배치된다.
제1 부분에서 NIC의 표면 상에 증착된 물질의 증착에 대한 초기 고착 확률(sticking probability)은 제2 층 표면 상에 증착된 물질의 증착에 대한 초기 고착 확률보다 실질적으로 더 작다. 따라서, NIC에는 증착 물질의 폐쇄 코팅이 실질적으로 없다.
NIC는 희토류 원소를 함유하는 화합물을 포함한다.
증착 층은 측면 양태의 제2 부분에서 제2 층 표면 상의 폐쇄 코팅, 및/또는 NIC의 표면 상의 적어도 하나의 입자 구조의 불연속 층을 포함할 수 있다.
본 개시내용의 넓은 양태에 따르면, 측면 양태의 제1 부분에서 하부 층의 제1 층 표면 상에 배치된 핵 생성 억제 코팅(NIC); 및 제2 층 표면 상에 배치된, 증착 물질로 구성된 증착 층을 포함하는, 복수의 층을 갖는 디바이스로서; 여기서 제1 부분에서 NIC의 표면 상에 증착된 층의 증착에 대한 초기 고착 확률은 제2 층 표면 상에 증착된 층의 증착에 대한 초기 고착 확률보다 실질적으로 더 작으므로, 따라서 NIC에는 증착 물질의 폐쇄 코팅이 실질적으로 없고; NIC는 희토류 원소를 함유하는 화합물을 포함하는 디바이스가 개시된다.
일부 비제한적인 예에서, 희토류 원소는: 세륨(Ce), 디스프로슘(Dy), 에르븀(Er), 유로퓸(Eu), 가돌리늄(Gd), 홀뮴(Ho), 란타늄(La), 루테튬(Lu), 네오디뮴(Nd), 프로메티움(Pm), 프라세오디뮴(Pr), 스칸듐(Sc), 사마륨(Sm), 테르븀(Tb), 툴륨(Tm), 이트륨(Y), 및 이테르븀 (Yb) 중 적어도 하나를 포함할 수 있다. 일부 비제한적인 예에서, 희토류 원소는 Ce, Dy, Er, Eu, Gd, Ho, Lu, Nd, Pr, Sm, Tb, Tm, 및 Yb를 포함할 수 있다. 일부 비제한적인 예에서, 희토류 원소는 Ce, Dy, Er, Eu, Gd, Ho, Lu, Nd, Sm, Tm, 및 Yb를 포함할 수 있다.
일부 비제한적인 예에서, 화합물은 희토류 원소의 산화물을 포함할 수 있다. 일부 비제한적인 예에서, 산화물은: CeO2, Dy2O3, Er2O3, Eu2O3, Gd2O3, Ho2O3, La2O3, Lu2O3, Nd2O3, Pr6O11, Pr2O3, PrO2, Pr2O5, Pm2O3, Sm2O3, Sc2O3, Tb7O12, Tb2O3, TbO2, Tb3O7, Tm2O3, Yb2O3, 및 Y2O3 중 적어도 하나를 포함할 수 있다.
일부 비제한적인 예에서, NIC의 임계 표면 에너지는 약 30 dyne/cm 미만일 수 있다.
일부 비제한적인 예에서, 증착 층은 측면 양태의 제2 부분에서 제2 층 표면 상의 폐쇄 코팅을 포함할 수 있다.
일부 비제한적인 예에서, 디바이스는 제2 부분에서 계면 코팅(interface coating)을 추가로 포함할 수 있으며, 상기 계면 코팅은 희토류 원소를 포함한다. 일부 비제한적인 예에서, 제2 층 표면은 계면 코팅의 표면일 수 있다. 일부 비제한적인 예에서, 계면 코팅에서 희토류 원소의 산화 상태는 제로(0)일 수 있다. 일부 비제한적인 예에서, 계면 코팅은 측면 양태에서 NIC와 인접할 수 있다. 일부 비제한적인 예에서, 희토류 원소는 Yb를 포함할 수 있다. 일부 비제한적인 예에서, 계면 코팅은 Yb0를 포함할 수 있으며, NIC는 Yb2O3를 포함할 수 있다. 일부 비제한적인 예에서, NIC의 임계 표면 에너지는 계면 코팅의 임계 표면 에너지보다 낮을 수 있다.
일부 비제한적인 예에서, 제2 부분은 적어도 하나의 발광 영역을 포함할 수 있다. 일부 비제한적인 예에서, 제1 부분은 비-발광 영역의 적어도 일부를 포함할 수 있다. 일부 비제한적인 예에서, 발광 영역은: 기판; 제1 전극; 적어도 하나의 반도체 층; 및 제2 전극을 포함할 수 있으며; 여기서 상기 제1 전극은 상기 기판과 상기 적어도 하나의 반도체 층 사이에 놓이고; 상기 적어도 하나의 반도체 층은 상기 제1 전극과 상기 제2 전극 사이에 놓인다. 일부 비제한적인 예에서, 증착 층은 제2 전극에 전기적으로 결합될 수 있다. 일부 비제한적인 예에서, 증착 층은 제2 부분에서 제2 전극의 적어도 일부를 형성할 수 있다. 일부 비제한적인 예에서, 제2 부분은 파티션(partition) 및 파티션의 보호된 영역에 있는 제3 전극을 포함할 수 있으며, 여기서 증착 층은 제2 전극 및 제3 전극에 전기적으로 결합된다.
일부 비제한적인 예에서, 증착 층은 적어도 하나의 입자 구조의 불연속 층을 포함할 수 있으며, 제2 층 표면은 NIC의 표면일 수 있다.
일부 비제한적인 예에서, 디바이스는 NIC의 표면 상에 배치되어 그와 계면을 형성하는 적어도 하나의 커버링 층(covering layer)을 포함할 수 있으며, 이때 증착 층은 계면에 위치된다.
일부 비제한적인 예에서, 제1 부분은 적어도 하나의 발광 영역을 포함할 수 있으며, 증착 층은 발광 영역에 의해 방출되는 적어도 하나의 전자기 신호의 아웃-커플링(out-coupling)을 향상시키도록 조정될 수 있다.
일부 비제한적인 예에서, 적어도 하나의 입자 구조에 의해 제공되는 공진(resonance)은 적어도 하나의 입자 구조의 특징적인 크기, 크기 분포, 형상, 표면 커버리지, 구성, 분산도, 및 물질, 및 이들 중 임의의 것들의 임의의 조합 중 적어도 하나로부터 선택되는 특징을 선택함으로써 조정될 수 있다. 일부 비제한적인 예에서, 공진은 증착 물질의 증착된 두께, NIC의 평균 필름 두께, 적어도 하나의 커버링 층의 두께, 증착 물질 중의 금속의 조성, 적어도 하나의 입자 구조의 유전 상수, NIC가 상이한 조성을 갖는 유기 물질로 도핑되는 정도, NIC의 굴절 지수, NIC의 흡광 계수(extinction coefficient), 적어도 하나의 커버링 층으로서 증착되는 물질, 적어도 하나의 커버링 층의 굴절 지수, 적어도 하나의 커버링 층의 흡광 계수, 및 이들 중 임의의 것들의 임의의 조합 중 적어도 하나를 변화시킴으로써 조정될 수 있다.
일부 비제한적인 예에서, 제1 부분은 적어도 하나의 발광 영역으로 실질적으로 제한될 수 있다. 일부 비제한적인 예에서, 제1 부분은 적어도 하나의 비-발광 영역을 포함하는 측면 양태의 제2 부분에 의해 경계가 설정될 수 있다. 일부 비제한적인 예에서, NIC는 제1 부분을 넘어 제2 부분으로 확장될 수 있다.
일부 비제한적인 예에서, 발광 영역은: 기판; 제1 전극; 적어도 하나의 반도체 층; 및 제2 전극을 포함할 수 있으며; 여기서 상기 제1 전극은 상기 기판과 상기 적어도 하나의 반도체 층 사이에 놓이고; 상기 적어도 하나의 반도체 층은 상기 제1 전극과 상기 제2 전극 사이에 놓인다. 일부 비제한적인 예에서, 하부 층은 제2 전극을 포함할 수 있다. 일부 비제한적인 예에서, 하부 층은 적어도 하나의 반도체 층 중 하나를 포함할 수 있다. 일부 비제한적인 예에서, 하부 층은 정공 주입 층, 정공 수송 층, 전자 수송 층, 및 전자 주입 층 중 적어도 하나로부터 선택될 수 있다. 일부 비제한적인 예에서, 적어도 하나의 커버링 층은 전자 수송 층 및 전자 주입 층 중 적어도 하나로부터 선택될 수 있다. 일부 비제한적인 예에서, 증착 층은 제2 전극을 포함할 수 있다. 일부 비제한적인 예에서, 증착 층은 측면 양태 전체에 걸쳐 증착 물질을 증착시킴으로써 형성될 수 있다. 일부 비제한적인 예에서, 증착 물질은 제2 부분에서 전극을 형성할 수 있다. 일부 비제한적인 예에서, 제2 부분의 전극은 보조 전극일 수 있다. 일부 비제한적인 예에서, 제2 부분은 적어도 하나의 추가의 발광 영역을 포함할 수 있으며, 제2 부분의 전극은 적어도 하나의 추가의 발광 영역을 갖는 전극일 수 있다.
일부 비제한적인 예에서, 적어도 하나의 추가의 발광 영역은: 기판; 제1 전극; 적어도 하나의 반도체 층; 및 제2 전극을 포함할 수 있으며; 여기서 상기 제1 전극은 상기 기판과 상기 적어도 하나의 반도체 층 사이에 놓이고; 상기 적어도 하나의 반도체 층은 상기 제1 전극과 상기 제2 전극 사이에 놓인다. 일부 비제한적인 예에서, 제2 부분의 전극은 적어도 하나의 추가의 발광 영역을 갖는 제2 전극을 포함할 수 있다. 일부 비제한적인 예에서, 제2 부분의 전극은 증착 물질의 폐쇄된 코팅일 수 있다.
일부 비제한적인 예에서, 증착 물질은 Mg를 포함할 수 있다.
광전자 디바이스
본 개시내용은 일반적으로는 적층 디바이스에 관한 것으로, 보다 구체적으로는 광전자 디바이스에 관한 것이다. 광전자 디바이스는 일반적으로 전기 신호를 광자로 또는 그 반대로 변환하는 임의의 디바이스를 포괄한다.
관련 기술 분야의 통상의 지식을 가진 자는, 본 개시내용이 광전자 디바이스에 관한 것이지만, 그 원리는 박막 필름을 비롯하여 전도성 증착 물질의 적어도 하나의 층(531)(도 5a)을 제한 없이 포함하고, 일부 비제한적인 예에서는, 전자기(EM: electromagnetic) 신호가 전체적으로 또는 부분적으로 층들 중 적어도 하나의 평면에 대해 비스듬히 기울어진 각도로(at an angle) 통과할 수 있는, 복수의 층을 갖는 임의의 패널에 적용할 수 있다는 사실을 인지하고 있을 것이다.
박막 필름 형성
하부 층의 노출된 층 표면(11)(도 10) 상에 기상 증착하는 동안 박막 필름을 형성하는 단계는 핵 생성 및 성장 과정을 포함할 수 있다.
필름 형성의 초기 단계 동안, 충분한 수의 증기 단량체(vapor monomer)(일부 비제한적인 예에서는 증기 형태의 증착 물질(531)의 분자, 및/또는 원자일 수 있음)는 전형적으로 증기상으로부터 응축되어 하부 층에 나타나 있는 노출된 층 표면(11) 상에 초기 핵을 형성한다. 증기 단량체가 이러한 표면에 계속 충돌함에 따라, 이러한 초기 핵의 고유 크기(characteristic size)(S1), 및/또는 증착 밀도가 증가하여 작은 입자 구조(941)(도 9)를 형성할 수 있다. 이러한 고유 크기(S1)이 참조하는 차원의 비제한적인 예는 이러한 입자 구조(941)의 높이, 너비, 길이, 및/또는 직경을 포함할 수 있다.
포화 섬(island) 밀도에 도달한 후, 인접한 입자 구조(941)는 전형적으로는 유착(coalesce)되기 시작하여 이러한 입자 구조(941)의 평균 고유 크기(S1)은 증가하고, 동시에 그의 증착 밀도는 감소하기 시작할 수 있다.
단량체가 지속적으로 증착하면, 인접한 입자 구조(941)의 유착은 실질적으로 폐쇄된 코팅(340)(도 3a)이 궁극적으로 하부 물질의 노출된 층 표면(11) 상에 증착될 수 있을 때까지 계속될 수 있다. 이러한 폐쇄된 코팅(340)의 이와 같이 야기되는 광학 효과를 포함하는 거동은 일반적으로는 비교적 균일하고 일관되며 놀랍지 않을 수 있다.
박막 필름의 형성을 위한 하기의 적어도 세 가지 기본 성장 모드가 있을 수 있으며, 일부 비제한적인 예에서는, 결국 하기와 같은 폐쇄된 코팅(340)이 된다: 1) 섬(Volmer-Weber), 2) 계층형(layer-by-layer)(Frank-van der Merwe), 3) Stranski-Krastanov.
섬 성장은 전형적으로는 단량체의 스테일 클러스터(stale cluster)가 노출된 층 표면(11) 상에서 핵을 형성하고 성장하여 별개의 섬을 형성할 때 발생할 수 있다. 이러한 성장 모드는 단량체 사이의 상호 작용이 단량체와 표면 사이의 상호 작용보다 강할 때 발생할 수 있다.
핵 생성 속도는 단위 시간당 표면 상에 얼마나 많은 수의 소정 크기(자유 에너지가 이러한 핵의 클러스터가 성장하거나 축소하도록 영향을 미치지 않는 경우)의 핵("임계 핵")이 있는지를 기술할 수 있다. 필름 형성의 초기 단계 동안, 핵의 증착 밀도가 낮고 따라서 핵이 표면의 비교적 작은 부분을 덮을 수 있기 때문에(예를 들어, 이웃하는 핵 사이에 큰 간격/공간이 있음) 표면 상에 단량체가 직접 충돌하여 핵이 성장할 가능성은 낮을 수 있다. 따라서, 임계 핵이 성장할 수 있는 속도는 전형적으로는 표면 상의 흡착원자(예를 들어, 흡착된 단량체)가 이동하여 인접한 핵에 부착되는 속도에 따라 달라질 수 있다.
하부 물질의 노출된 층 표면(11) 상에 흡착된 흡착원자의 에너지 프로파일의 예가 도 1에 도시되어 있다. 구체적으로, 도 1은 다음에 대응하는 예시적인 정성적 에너지 프로파일을 도시한다: 국소 저에너지 부위로부터 탈출하는 흡착원자(110); 노출된 층 표면(11) 상의 흡착원자의 확산(120); 및 흡착원자의 탈착(120).
110에서, 국소 저에너지 부위는 흡착원자가 더 낮은 에너지에 있을 하부 층의 노출된 층 표면(11) 상의 임의의 부위일 수 있다. 전형적으로, 핵 생성 부위는 돌출부(ledge), 단차 에지, 화학적 불순물, 결합 부위 및/또는 꼬임("불균질성")을 제한 없이 포함하는 노출된 층 표면(11) 상의 결함, 및/또는 이상(anomaly)을 포함할 수 있다.
기판 불균질성의 부위는 표면으로부터 흡착원자를 탈착하는 데 관련된 에너지 E des (131)를 증가시켜 이러한 부위에서 관찰되는 핵의 증착 밀도가 높아질 수 있다. 또한, 표면 상의 불순물이나 오염이 또한 E des (131)를 증가시켜 핵의 증착 밀도가 높아질 수 있다. 고진공 조건 하에 수행되는 기상 증착 공정의 경우, 표면 상의 오염 물질의 유형과 증착 밀도는 진공 압력과 이러한 압력을 구성하는 잔류 가스의 조성에 의해 영향을 받을 수 있다.
흡착원자가 국소 저에너지 부위에 갇히면, 전형적으로, 일부 비제한적인 예에서는, 표면 확산이 일어나기 전에 에너지 장벽이 있을 수 있다. 이러한 에너지 장벽은 도 1에서 ΔE(111)로 표시될 수 있다. 일부 비제한적인 예에서, 국소 저에너지 부위를 탈출하기 위한 에너지 장벽 ΔE(111)이 충분히 크면, 상기 부위가 핵 생성 부위로 작용할 수 있다.
120에서, 흡착원자는 노출된 층 표면(11) 상에서 확산될 수 있다. 비제한적인 예로서, 국소화된 흡수물의 경우, 흡착원자는 최소 표면 전위 근처에서 진동하고 흡착원자가 탈착되고/되거나 흡착원자 및/또는 성장하는 필름의 클러스터에 의해 형성된 성장하는 섬(941)에 포함될 때까지 다양한 이웃하는 부위로 이동하는 경향이 있을 수 있다. 도 1에서, 흡착원자의 표면 확산과 연관된 활성화 에너지는 E s (121)로 표시될 수 있다.
130에서, 흡착원자가 표면으로부터 탈착되는 것과 연관된 활성화 에너지는 E des (131)로 표시될 수 있다. 당업자는 탈착되지 않은 임의의 흡착원자는 노출된 층 표면(11)에 남아 있을 수 있다는 것을 이해할 것이다. 비제한적인 예로서, 이러한 흡착원자는 노출된 층 표면(11) 상에서 확산되어 노출된 층 표면(11) 상에서 섬(941)을 형성하고/하거나 성장하는 필름, 및/또는 코팅의 일부로 포함되는 흡착원자의 클러스터의 일부가 될 수 있다.
흡착원자가 표면 상에 흡착된 후, 흡착원자는 표면으로부터 탈착되거나, 또는 탈착되어 다른 흡착원자와 상호 작용하여 작은 클러스터를 형성하거나 또는 성장하는 핵에 부착되기 전에 표면 상에서 일정 거리를 이동할 수 있다. 초기 흡착 후에 흡착원자가 표면 상에 체류하는 평균 시간은 하기 수학식으로 주어질 수 있다:
상기 수학식에서:
v 는 표면 상의 흡착원자의 진동 주파수이고,
k 는 보츠만 상수이며,
T 는 온도이다.
이러한 수학식으로부터, E des (131)의 값이 낮을수록 흡착원자가 표면으로부터 탈착되기가 더 쉬울 수 있으므로, 흡착원자가 표면 상에 체류할 수 있는 시간이 더 짧아지게 된다는 사실에 유의해야 할 수 있다. 흡착원자가 확산할 수 있는 평균 거리는 하기 수학식으로 주어질 수 있다:
상기 식에서:
α 0 는 격자 상수이다.
낮은 값의 E des (131) 및/또는 높은 값의 E s (121)의 경우, 흡착원자는 탈착 전에 더 짧은 거리를 확산할 수 있으므로 성장하는 핵에 부착되거나 다른 흡착원자 또는 흡착원자의 클러스터와 상호 작용할 가능성이 적을 수 있다.
입자 구조(941)의 증착 층 형성의 초기 단계 동안, 흡착된 흡착원자는 상호 작용하여 입자 구조(941)를 형성할 수 있으며, 단위 면적당 입자 구조(941)의 임계 농도는 하기 수학식으로 주어진다:
상기 식에서:
E i 는 i개의 흡착원자를 함유하는 임계 클러스터를 별개 흡착원자로 해리하는 데 관련된 에너지이고,
n 0은 흡착 부위의 총 증착 밀도이며,
N 1은 하기 수학식으로 주어지는 단량체 증착 밀도이다:
상기 식에서:
전형적으로, i는 증착되는 물질의 결정 구조에 따라 달라질 수 있으며 안정적인 핵을 형성하기 위해 임계 입자 구조 크기를 결정할 수 있다.
성장하는 입자 구조(941)에 대한 임계 단량체 공급 속도는 증기 충돌 속도 및 탈착 전에 흡착원자가 확산될 수 있는 평균 면적에 의해 제공될 수 있다:
따라서, 임계 핵 생성 속도는 상기 수학식들의 조합으로 주어질 수 있다:
상기 수학식으로부터, 흡착된 흡착원자에 대하여 낮은 탈착 에너지를 갖거나 흡착원자의 확산을 위한 높은 활성화 에너지를 갖고, 고온에 있고/있거나 또는 증기 충돌 속도에 노출된 표면에 대해서는 임계 핵 형성 속도가 억제될 수 있을 것이라는 사실에 유의해야 한다.
고진공 조건 하에서, 표면 상에 충돌하는 분자의 플럭스(cm2-sec 당)는 하기 수학식으로 주어질 수 있다:
상기 식에서:
P는 압력이며,
M은 분자량이다.
따라서, H2O와 같은 반응성 가스의 분압이 높을수록 기상 증착 도중에 표면 상의 오염 증착 밀도가 높아지고, 이는 E des (131)의 증가를 초래하여 핵의 증착 밀도가 높아질 수 있다.
본 개시내용에서, "핵 생성 억제"는 그 위의 증착 물질(531)의 증착에 대해 0에 가까운, 예를 들어 제한하는 것은 아니지만 약 0.3 미만의 초기 고착 확률(S 0 )을 나타내는 표면을 가짐으로써, 이러한 표면 상의 증착 물질(531)의 증착이 억제될 수 있는 코팅, 물질, 및/또는 그의 층을 지칭할 수 있다.
본 개시내용에서, "핵 생성 촉진"은 그 위의 증착 물질(531)의 증착에 대해 1에 가까운, 예를 들어 제한하는 것은 아니지만 약 0.7 초과의 초기 고착 확률(S 0 )을 나타내는 표면을 가짐으로써, 이러한 표면 상의 증착 물질(531)의 증착이 촉진될 수 있는 코팅, 물질, 및/또는 그의 층을 지칭할 수 있다.
특정 이론에 얽매이려는 것은 아니지만, 이러한 핵의 형상과 크기, 및 이러한 핵이 섬으로 그리고 그 후에 박막으로 순차적으로 성장하는 것은 증기, 표면 및/또는 응축된 필름 핵 사이의 계면 장력을 제한 없이 포함하는 다양한 인자에 따라 달라질 수 있다고 가정할 수 있다.
표면의 핵 생성 억제 및/또는 핵 생성 촉진 특성의 한 가지 척도는 소정의 증착 물질(531)의 증착에 대한 표면의 초기 고착 확률(S 0 )일 수 있다.
일부 비제한적인 예에서, 고착 확률(S)은 하기 수학식으로 주어질 수 있다:
상기 식에서:
N ads 는 노출된 층 표면(11) 상에 남아 있는(즉, 필름 내에 포함된) 흡착원자의 수이며,
N total 은 표면 상에 충돌하는 단량체의 총 수이다.
1인 고착 확률(S)은 표면에 충돌하는 모든 단량체가 흡착된 후 이어서 성장하는 필름에 포함됨을 나타낼 수 있다. 0인 고착 확률(S)은 표면에 충돌하는 모든 단량체가 탈착된 후 이어서 필름이 표면 상에 형성되지 않을 수 있다는 것을 나타낼 수 있다.
다양한 표면 상의 증착 물질(531)의 고착 확률(S)은 문헌[Walker et al., J. Phys. Chem. C 2007, 111, 765 (2006)]에 기재된 바와 같은 이중 수정 결정 마이크로밸런스(QCM) 기법을 제한 없이 포함하는 고착 확률(S)을 측정하는 다양한 기법을 사용하여 평가될 수 있다.
증착 물질(531)의 증착 밀도가 증가(예를 들어, 평균 필름 두께(d) 증가)함에 따라, 고착 확률(S)은 변할 수 있다.
따라서, 초기 고착 확률(S 0 )은 임의의 상당한 수의 임계 핵이 형성되기 전에 표면의 고착 확률(S)로 지정될 수 있다. 초기 고착 확률(S 0 )의 하나의 척도는 물질(531)의 증착의 초기 단계 동안 상기 증착 물질의 증착에 대한 표면의 고착 확률(S)을 포함할 수 있으며, 여기서 상기 표면 전체에 걸쳐 증착된 물질(531)의 평균 두께(d)는 임계값 이하이다. 일부 비제한적인 예의 설명에서, 초기 고착 확률(S 0 )에 대한 임계값은, 비제한적인 예로서, 1 nm로 지정될 수 있다. 평균 고착 확률(
)은 하기 수학식으로 주어질 수 있다:
상기 식에서:
S nuc 는 입자 구조(941)에 의해 덮여진 부분의 고착 확률(S)이며,
A nuc 는 입자 구조(941)에 의해 덮여진 기판 표면의 영역의 백분율이다.
비제한적인 예로서, 낮은 초기 고착 확률(S 0 )은 평균 필름 두께(d)가 증가함에 따라 증가할 수 있다. 이는 입자 구조(941)가 없는 노출 층 표면(11)의 영역, 비제한적인 예로서, 베어 기판(10)과 높은 증착 밀도를 갖는 영역 사이의 고착 확률(S)의 차이에 기초하여 이해될 수 있다. 비제한적인 예로서, 입자 구조(941)의 표면에 충돌하는 단량체는 1에 근접하는 고착 확률(S)를 가질 수 있다.
도 1에 도시된 에너지 프로파일(110, 120, 130)에 기초하여, 탈착을 위한 상대적으로 낮은 활성화 에너지(E des (131)) 및/또는 표면 확산을 위한 상대적으로 높은 활성화 에너지(E s (121))를 나타내는 물질이 NIC(310)으로서 증착될 수 있으며, 다양한 용도에서 사용하기에 적합할 수 있다고 가정될 수 있다.
특정 이론에 얽매이려는 것은 아니지만, 일부 비제한적인 예에서 핵 생성 및 성장 동안 존재하는 다양한 계면 장력 사이의 관계는 모세관 이론에서 Young의 방정식에 따라 지시될 수 있다고 가정될 수 있다:
상기 식에서:
γ sv 는 기판(10)과 증기 사이의 계면 장력에 해당하고,
γ fs 는 증착 물질(531)과 기판(10) 사이의 계면 장력에 해당하고,
γ vf 는 증기와 필름 사이의 계면 장력에 해당하며,
θ는 필름 핵 접촉각이다.
도 2는 상기 방정식에서 제시된 다양한 파라미터들 사이의 관계를 도시한다.
Young 방정식에 기초하여, 섬 성장의 경우 필름 핵 접촉각(θ)이 0보다 클 수 있으므로 관계식 γ sv < γ fs + γ vf 가 유도될 수 있다.
증착 물질(531)이 기판(10)을 "습윤"시키는 층 성장의 경우, 핵 접촉각 θ이 0일 수 있으므로, 따라서 γ sv = γ fs + γ vf 이다.
필름 과성장의 단위 면적당 변형 에너지가 증기와 증착 물질(531) 사이의 계면 장력에 대해 큰 스트란스키-크라스타노프(Stranski-Krastanov)(S-K) 성장의 경우, 관계식은 다음과 같다: γ sv > γ fs + γ vf .
임의의 특정 이론에 얽매이려는 것은 아니지만, NIC(310)와 기판(10)의 노출된 층 표면(11) 사이의 계면에서 증착 물질(531)의 핵 생성 및 성장 모드는 섬 성장 모델을 따를 수 있다고 가정할 수 있으며, 여기서 θ > 0이다.
특히, NIC(310)가 증착 물질(531)에 대해 상대적으로 낮은 초기 고착 확률(S 0 )을 나타내는 경우(일부 비제한적인 예에서는, 워커(Walker) 등에 의해 기술되는 이중 QCM 기술에서 확인된 조건 하에), 증착 물질(531)의 상대적으로 높은 박막 필름 접촉각(θ)이 존재할 수 있다.
반대로, 증착 물질(531)이 패턴화 코팅(410)를 사용하지 않고 노출된 층 표면(11) 상에 선택적으로 증착될 수 있는 경우, 비제한적인 예로서, 섀도우 마스크(415)를 사용함으로써 이러한 증착 물질(531)의 핵 생성 및 성장 모드가 상이할 수 있다. 특히, 섀도우 마스크(415) 패턴화 공정을 사용하여 형성된 코팅은 적어도 일부 비제한적인 예에서 약 10° 미만의 비교적 작은 박막 필름 접촉각(θ)을 나타낼 수 있는 것으로 관찰되었다.
오늘에 이르러, 다소 놀랍게도, 일부 비제한적 예에서 핵 생성 억제 코팅(310)(및/또는 이를 구성하는 패턴화 물질(511))이 비교적 낮은 임계 표면 장력을 나타낼 수 있는 것으로 밝혀졌다.
관련 기술 분야의 통상의 기술자는 코팅, 층, 및/또는 이러한 코팅, 및/또는 층을 구성하는 물질의 "표면 에너지"가 일반적으로 코팅, 층, 및/또는 물질의 임계 표면 장력에 상응할 수 있음을 이해할 것이다. 표면 에너지의 일부 모델에 따르면, 표면의 임계 표면 장력은 실질적으로 이러한 표면의 표면 에너지에 상응할 수 있다.
일반적으로, 낮은 표면 에너지를 갖는 물질은 낮은 분자간 힘(intermolecular force)을 나타낼 수 있다. 일반적으로, 낮은 분자간 힘을 갖는 물질은 높은 분자간 힘을 갖는 다른 물질에 비해 더 낮은 온도에서 쉽게 결정화되거나 다른 상 변환을 일으킬 수 있다. 적어도 일부 적용에서, 상대적으로 낮은 온도에서 쉽게 결정화되거나 다른 상 변환을 일으키는 물질은 디바이스의 장기 성능, 안정성, 신뢰성, 및/또는 수명에 해로울 수 있다.
특정 이론에 얽매이려는 것은 아니지만, 특정 저에너지 표면이 상대적으로 낮은 초기 고착 확률(S 0 )을 나타낼 수 있고, 따라서 NIC(310)(도 3a)를 형성하는 데 적합할 수 있다고 가정할 수 있다.
임의의 특정 이론에 얽매이려는 것은 아니지만, 특히 표면 에너지가 낮은 표면의 경우, 임계 표면 장력은 표면 에너지와 양(+)의 상관관계가 있을 수 있다고 가정할 수 있다. 비제한적 예로서, 상대적으로 낮은 임계 표면 장력을 나타내는 표면은 또한 상대적으로 낮은 표면 에너지를 나타낼 수 있고, 상대적으로 높은 임계 표면 장력을 나타내는 표면은 또한 상대적으로 높은 표면 에너지를 나타낼 수 있다.
전술한 Young 방정식을 참조하면, 더 낮은 표면 에너지는 더 큰 접촉각(θ)을 생성하는 동시에 γ sv 를 낮출 수 있으며, 따라서 이러한 표면은 증착 물질(531)에 대해 낮은 습윤성 및 낮은 초기 고착 확률(S 0 )을 가질 가능성을 향상시킬 수 있다.
다양한 비제한적인 예에서, 임계 표면 장력 값은 본원에서는 대략 정상 온도 및 압력(NTP)에서 측정된 그러한 값에 해당할 수 있으며, 일부 비제한적인 예에서는, 20℃의 온도 및 1 기압의 절대 압력에 해당할 수 있다. 일부 비제한적인 예에서, 표면의 임계 표면 장력은 문헌[Zisman, W.A., "Advances in Chemistry" 43 (1964), p. 1-51]에 더 상세하게 설명되어 있는 지스만 방법(Zisman method)에 따라 측정될 수 있다.
일부 비제한적인 예에서, NIC(310)의 노출 층 표면(11)은 약 20 dyne/cm 미만, 약 19 dyne/cm 미만, 약 18 dyne/cm 미만, 약 17 dyne/cm 미만, 약 16 dyne/cm 미만, 약 15 dyne/cm 미만, 약 13 dyne/cm 미만, 약 12 dyne/cm 미만, 또는 약 11 dyne/cm 미만의 임계 표면 장력을 나타낼 수 있다.
일부 비제한적인 예에서, NIC(310)의 노출 층 표면(11)은 약 6 dyne/cm 초과, 약 7 dyne/cm 초과, 약 8 dyne/cm 초과, 약 9 dyne/cm 초과, 및 약 10 dyne/cm 초과의 임계 표면 장력을 나타낼 수 있다.
당업자는 고체의 표면 에너지를 측정하기 위한 다양한 방법 및 이론이 공지되어 있다는 것을 이해할 것이다. 비제한적인 예로서, 표면 에너지는, 다양한 액체를 고체의 표면과 접촉시켜 액체-증기 계면과 표면 사이의 접촉각(θ)을 측정하는 접촉각(θ)의 일련의 측정 방법에 기초하여 계산하고/하거나 도출할 수 있다. 일부 비제한적인 예에서, 고체 표면의 표면 에너지는 표면을 완전히 습윤시키는 가장 높은 표면 장력을 갖는 액체의 표면 장력과 동일할 수 있다. 비제한적인 예로서, Zisman 플롯은 표면과 0°의 접촉각(θ)을 생성하는 가장 높은 표면 장력 값을 측정하는 데 사용될 수 있다.
특정 이론에 얽매이려는 것은 아니지만, 일부 비제한적인 예에서 증착 물질(531)의 코팅의 접촉각(θ)은 증착 물질(531)이 증착되는 NIC(310)의 특성(초기 고착 확률(S 0 )을 포함하지만, 이에 제한되지 않음)에 적어도 부분적으로 기초하여 측정될 수 있다고 가정할 수 있다. 따라서, 상대적으로 높은 접촉각(θ)을 나타내는 증착 물질(531)의 선택적 증착을 가능하게 하는 NIC 물질(511)이 어느 정도의 이점을 제공할 수 있다.
당업자는 접촉각(θ)을 측정하기 위해 정적, 및/또는 동적 정적법(sessile drop method) 및 수적법(pendant drop method)을 제한 없이 포함하는 다양한 방법이 사용될 수 있다는 것을 이해할 것이다.
일부 비제한적인 예에서, 탈착을 위한 활성화 에너지(E des (131))(일부 비제한적인 예에서는, 약 300K의 온도 T에서)는 열 에너지(k B T)의 약 2배 미만, 약 1.5배 미만, 약 1.3배 미만, 약 1.2배 미만, 약 1.0배 미만, 약 0.8배 미만, 또는 약 0.5배 미만일 수 있다. 일부 비제한적인 예에서, 표면 확산을 위한 활성화 에너지(E s (121))(일부 비제한적인 예에서 약 300K의 온도 T에서)는 열 에너지(k B T)의 약 1.0배 초과, 약 1.5배 초과, 약 1.8배 초과, 약 2배 초과, 약 3배 초과, 약 5배 초과, 약 7배 초과, 또는 약 10배 초과일 수 있다.
특정 이론에 얽매이려는 것은 아니지만, 하부 층의 노출된 층 표면(11)과 NIC(310) 사이의 계면에서, 및/또는 계면 근처에서 증착 물질(531)의 박막 필름 핵 생성 및 성장 동안, 증착 물질(531)의 에지와 하부 층 사이의 비교적 높은 접촉각(θ)은 NIC(310)에 의한 증착 물질(531)의 고체 표면의 핵 생성의 억제로 인해 관찰될 수 있을 것이라고 가정할 수 있다. 이러한 핵 생성 억제 특성은 하부 층, 박막 증기 및 NIC(310) 사이의 표면 에너지를 최소화시킴으로써 유도될 수 있다.
표면의 핵 생성 억제 및/또는 핵 생성 촉진 특성의 하나의 척도는 기준 표면 상의 소정의 (전기 전도성) 증착 물질(531)의 초기 증착 속도에 대한 표면 상의 동일한 증착 물질(531)의 초기 증착 속도일 수 있으며, 여기서 양쪽 표면은 증착 물질(531)의 증발 플럭스로 처리되고/되거나 증발 플럭스에 노출된다.
적층 디바이스
이제, 도 3a를 참조하면, 예시적인 적층 디바이스(300a)의 단면도가 도시되어 있다. 일부 비제한적인 예에서, 도 10에 더 상세히 도시된 바와 같이, 디바이스(300)는 기판(10) 상에 증착된 복수의 층을 포함할 수 있다.
X-축으로 식별되는 가로축(lateral axis)은 Z-축으로 식별되는 세로축(longitudinal axis)과 함께 도시되어 있다. Y-축으로 식별되는 제2 가로축은 X-축과 Z-축 모두에 실질적으로 가로 놓인 것으로 도시되어 있다. 가로축 중 적어도 하나는 디바이스(300)의 측면 양태(lateral aspect)를 정의할 수 있다. 세로축은 디바이스(300)의 횡방향 양태(transverse aspect)를 정의할 수 있다.
도 3b는 도 3a의 비제한적인 예에 따른 디바이스(300)의 단순화된 예시적인 평면도이다. 도 3b의 평면도에서, X-축 및 Y-축으로 각각 식별되고 일부 비제한적인 예에서는 서로 실질적으로 가로 놓일 수 있는 한 쌍의 가로축이 도시되어 있다. 이들 가로축 중 적어도 하나는 디바이스(300)의 측면 양태를 정의할 수 있다.
디바이스(300)의 층들은 가로축들에 의해 정의된 평면에 실질적으로 평행하게 측면 양태로 연장될 수 있다. 당업자는 도 3a에 도시된 실질적으로 평면적인 표현이, 일부 비제한적인 예에서는, 예시를 위한 추상적인 개념일 수 있다는 것을 이해할 것이다. 일부 비제한적인 예에서, 디바이스(300)의 측면 범위를 가로질러, 일부에서 비제한적인 예에서는, 층, 및/또는 비평면 전이 영역(측면 갭 및 심지어 불연속면 포함)에 의해 분리된 층(들)의 실질적으로 완전한 부재를 포함하여 상이한 두께 및 치수를 갖는 국소화된 실질적으로 평면인 지층이 존재할 수 있다.
따라서, 예시적인 목적을 위해, 디바이스(300)는 그의 단면 양태에서 실질적으로 평행한 평면 층들의 실질적으로 계층화된 구조로서 도시되지만, 이러한 디스플레이 패널은 특징을 정의하기 위해 다양한 지형을 국소적으로 예시할 수 있으며, 이들 각각의 특징은 단면 양태에서 논의된 계층화된 프로파일을 실질적으로 나타낼 수 있다.
패턴화 코팅의 증착
도 4는 하부 물질(도면에서는, 단지 설명의 단순성을 위해, 기판(10))의 노출된 층 표면(11)의 제1 부분(301) 상에 NIC(310) 또는 NPC(520)을 제한 없이 포함하는 패턴화 코팅(410)을 선택적으로 증착하기 위해 챔버(40)에서 일반적으로는 400으로 도시된 증발 공정의 비제한적인 예를 예시하는 예시적인 개략도이다.
공정(400)에서, NIC 물질(511), 및/또는 NPC 물질(511)(도 15a)을 제한 없이 포함하는 일정량의 패턴화 물질(411)이 진공 하에 가열되어 패턴화 물질(411)이 증발 및/또는 승화(412)된다. 일부 비제한적인 예에서, 패턴화 물질(411)은 전체적으로 및/또는 실질적으로 패턴화 코팅(410)을 형성하는 데 사용되는 물질을 포함한다. 일부 비제한적인 예에서, 이러한 물질은 유기 물질을 포함한다.
증발된 패턴화 물질(412)은 예를 들어 화살표(41)로 표시된 방향으로 노출된 층 표면(11)을 향해 챔버(40)를 통해 유동한다. 증발된 패턴화 물질(412)이 노출된 층 표면(11) 상으로 입사될 때, 패턴화 코팅(410)이 그 위에 형성될 수 있다.
일부 비제한적인 예에서, 공정(400)에 대한 도면에 도시된 바와 같이, 패턴화 코팅(410)은 선택적 코팅 물질(411)과 노출된 층 표면(11) 사이에 일부 비제한적인 예에서는 미세 금속 마스크(FMM)일 수 있는 섀도우 마스크(415)를 개재시킴으로써 노출된 층 표면(11)의 일부, 도시된 예에서는, 제1 부분(301)에만 선택적으로 증착될 수 있다. 일부 비제한적인 예에서, FMM과 같은 섀도우 마스크(415)는, 일부 비제한적인 예에서는, 수십 미크론 이하 정도의 피처 크기를 갖는 비교적 작은 피처를 형성하는 데 사용될 수 있다.
섀도우 마스크(415)는 증발된 패턴화 물질(412)의 부분이 개구(416)을 통과하고 노출된 층 표면(11) 상에 입사되어 패턴화 코팅(410)을 형성하도록 그를 통해 연장되는 적어도 하나의 개구(416)를 갖는다. 증발된 패턴화 물질(412)이 개구(416)를 통과하지 않고 섀도우 마스크(415)의 표면(417) 상에 입사되는 경우, 패턴화 코팅(410)을 형성하기 위해 노출된 층 표면(11) 상에 배치되는 것은 배제된다. 일부 비제한적인 예에서, 섀도우 마스크(415)는 개구(416)를 통과하는 증착된 패턴화 물질(412)이 제1 부분(301) 상에는 입사되지만 제2 부분(302) 상에는 입사되지 않도록 구성된다. 따라서, 노출된 층 표면(11)의 제2 부분(302)에는 패턴화 코팅(410)이 실질적으로 없다. 일부 비제한적인 예(도시되지 않음)에서, 섀도우 마스크(415) 상에 입사되는 패턴화 물질(411)은 그의 표면(417) 상에 증착될 수 있다.
따라서, 패턴화된 표면은 패턴화 코팅(410)의 증착이 완결되면 생성된다.
일부 비제한적인 예에서, 도 4에서 사용된 패턴화 코팅(410)은 NIC(310)일 수 있다.
도 5a는 제1 부분(301) 상에 선택적으로 증착된 NIC(310)가 실질적으로 없는 하부 물질(도면에서는, 단지 설명의 단순성을 위해, 기판(10))의 노출된 층 표면(11)의 제2 부분(302) 상에 증착 층(330)의 폐쇄 코팅(340)을 선택적으로 증착하기 위해 챔버(40)에서 일반적으로는 500a로 도시된, 도 4의 증발 공정(400)을 제한 없이 포함하는 증발 공정의 결과의 비제한적인 예를 예시하는 예시적인 개략도이다.
일부 비제한적인 예에서, 증착 층(330)은 증착 물질(531)로 구성될 수 있으며, 일부 비제한적인 예에서는, 적어도 하나의 금속을 포함한다. 당업자는, 전형적으로는, 유기 물질의 기화 온도는 증착 물질(531)로 사용될 수 있는 바와 같은 금속의 기화 온도에 비해 낮다는 것을 이해할 수 있을 것이다.
따라서, 일부 비제한적인 예에서, NIC(310)와 같은 패턴화 코팅(410)을 선택적으로 증착하기 위해 FMM과 같은 쉐도우 마스크(415)를 사용하는 것이 가능할 수 있지만, 이러한 증착 층(330 330)을 패턴화하기 위해 FMM과 같은 쉐도우 마스크(415)를 사용하는 것은, 일부 비제한적인 예에서는, 아래와 같은 이유로 가능하지 않을 수 있다:
· FMM(415)은 증착 공정 동안, 특히 얇은 전도성 필름의 증착에 사용될 수 있는 것과 같은 고온에서 변형될 수 있다;
· 특히 고온 증착 공정에서의 FMM(415)의 기계적 강도(인장강도를 포함하지만 이에 제한되지 않음) 및/또는 섀도우 효과에 대한 제한은 이러한 FMM(415)을 사용하여 달성할 수 있는 피쳐의 종횡비에 대한 제약을 부여할 수 있다;
· 비제한적인 예로서, FMM(415)의 각각의 부분이 물리적으로 지지되어, 일부 비제한적인 예에서, 일부 패턴은 패턴이 단리된 피쳐를 지정하는 경우를 비제한적인 예로서 포함하는 단일 처리 단계에서 달성할 수 없을 것이기 때문에 이러한 FMM(415)을 사용하여 달성할 수 있는 패턴의 유형 및 수가 제한될 수 있다;
· FMM은 고온 증착 공정 동안 휘어지는 경향을 나타낼 수 있으며, 이는, 일부 비제한적인 예에서, 그 안의 개구의 형상과 위치를 왜곡할 수 있고, 이로 인하여 선택적 증착 패턴이 변경되어 성능, 및/또는 수율의 저하를 야기할 수 있다;
· 디바이스(300)의 전체 표면에 걸쳐 확산하는 반복 구조를 생성하는 데 사용될 수 있는 FMM(415)은 FMM(415) 내에 형성될 다수의 개구를 요구할 수 있으며, 이는 FMM(415)의 구조적 무결성을 손상시킬 수 있다;
· 연속적인 증착, 특히 금속 증착 공정에서 FMM(415)을 반복적으로 사용하면 증착 물질(531)이 그에 부착되어 FMM(415)의 피쳐가 모호해질 수 있으며 선택적 증착 패턴이 변경되어 성능 및/또는 수율의 저하를 야기할 수 있다;
· FMM(415)을 주기적으로 클리닝하여 부착된 비금속 물질을 제거할 수 있지만, 이러한 클리닝 절차는 부착된 금속과 함께 사용하기에 적합하지 않을 수 있으며, 또한 일부 비제한적인 예에서는, 시간 소모적이고 및/또는 비용이 많이 들 수 있다; 그리고
· 임의의 이러한 클리닝 공정과 상관없이, 특히 고온 증착 공정에서 이러한 FMM(415)을 계속 사용하면 원하는 패턴화를 생성하는 데 효과적이지 않게 될 수 있으며, 그 시점에 그들은 복잡하고 값비싼 공정에서 폐기 및/또는 교체될 수 있다.
NIC(310)가 하부 물질(도면에서, 기판(10))의 노출된 층 표면(11)의 제1 부분(301) 상에 증착되면, 증착 물질(531)의 폐쇄된 코팅(340)은 증착 층(330)으로서의 NIC(310)가 실질적으로 없는 노출된 층 표면(11)의 제2 부분(302) 상에 증착될 수 있다.
공정(500a)에서, 일정량의 증착 물질(531)이 진공 하에 가열되어 증착 물질(531)이 증발, 및/또는 승화(532)된다. 일부 비제한적인 예에서, 증착 물질(531)은 전체적으로, 및/또는 실질적으로 증착 층(330)을 형성하는 데 사용되는 물질을 포함한다. 증발된 증착 물질(532)은 예를 들어 화살표(51)로 표시된 방향으로 제1 부분(301) 및 제2 부분(302)의 노출된 층 표면(11)을 향해 챔버(40)의 내측으로 진행한다. 증발된 증착 물질(532)이 노출된 층 표면(11)의 제2 부분(302) 상으로 입사될 때, 증착 물질(531)의 폐쇄된 코팅(340)이 그 위에 증착 층(330)으로 형성될 수 있다.
일부 비제한적인 예에서, 증착 물질(531)의 증착은 오픈 마스크(600)(도 6a), 및/또는 마스크 없는 증착 공정을 사용하여 수행될 수 있다.
당업자는, FMM(415)과는 대조적으로, 오픈 마스크(600)의 피쳐 크기가 일반적으로는 제조되는 디바이스(300)의 크기에 필적한다는 것을 이해할 것이다. 일부 비제한적인 예에서, 이러한 오픈 마스크(600)는 일반적으로 디바이스(300)의 크기에 대응할 수 있는 개구를 가질 수 있으며, 이러한 크기는 일부 비제한적인 예에서는 비제한적으로 마이크로 디스플레이의 경우 약 1", 모바일 디스플레이의 경우 약 4 내지 6", 및/또는 랩톱, 및/또는 태블릿 디스플레이의 경우 약 8 내지 17"에 대응하여 제조하는 동안 이러한 디바이스(300)의 에지를 마스킹할 수 있다. 일부 비제한적인 예에서, 오픈 마스크(600)의 피쳐 크기는 약 1 cm, 및/또는 그 이상일 수 있다.
당업자는, 일부 비제한적인 예에서, 원하는 경우 오픈 마스크(600)의 사용이 생략될 수 있다는 것을 이해할 것이다. 일부 비제한적인 예에서, 본원에서 기술되는 오픈 마스크 증착 공정은 대안적으로는 전체 타겟 노출된 층 표면(11)이 노출될 수 있도록 오픈 마스크(600)를 사용하지 않고 수행될 수 있다.
도 6a 내지 도 6d는 오픈 마스크(600)의 비제한적인 예를 도시한다.
도 6a는 내부에 형성된 개구(610)를 갖고/갖거나 정의하는 오픈 마스크(600a)의 비제한적인 예를 도시한다. 도시된 바와 같은 일부 비제한적인 예에서, 오픈 마스크(600a)의 개구(610)는 디바이스(300)의 크기보다 작아서, 마스크(600a)가 디바이스(300) 상에 오버레이될 때, 마스크(600a)는 디바이스(300)의 에지를 덮는다. 일부 비제한적인 예에서, 도시된 바와 같이, 디바이스(300)이 디바이스(300)의 대응하는 (서브-) 픽셀(1240/244x) 각각에 대응하는 복수의 발광 영역(2210)을 포함하는 경우, 이러한 발광 영역(2210)의 측면 양태(들)(910)은 개구(610) 내에 포함될 수 있는 반면, 비노출 영역(620)은 디바이스(300)의 외부 에지(61)와 개구(610) 사이에서 형성될 수 있다. 당업자는, 일부 비제한적인 예에서, 디바이스(300)의 전기 접점, 및/또는 다른 구성요소(도시되지 않음)는 이러한 비노출 영역(620) 내에 위치하므로, 이러한 구성요소는 오픈 마스크 증착 공정 전반에 걸쳐 실질적으로 영향을 받지 않고 유지될 수 있다는 것을 이해할 것이다.
도 6b는, 마스크(9411)가 디바이스(300) 상에 오버레이될 때, 마스크(600b)가 적어도 일부의 (서브-) 픽셀(들)(1240/244x)에 대응하는 발광 영역(들)(2210)의 적어도 측면 양태(들)(910a)를 덮도록 도 6a의 개구(610)보다 작은 내부에 형성된 개구(611)를 갖고/갖거나 정의하는 오픈 마스크(600b)의 비제한적인 예를 도시한다. 도시된 바와 같이, 일부 비제한적인 예에서, 최외곽 (서브-) 픽셀(들)(1240/244x)에 대응하는 발광 영역(들)(2210)의 측면 양태(들)(910a)는 디바이스(300)의 비노출 영역(613) 내에 위치되고, 디바이스(300)의 외부 에지(61)와 개구(611) 사이에 형성되며, 증발된 증착 물질(532)이 비노출 영역(613) 상에 입사되는 것을 방지하기 위해 오픈 마스크 증착 공정 동안 마스킹된다.
도 6c는 적어도 일부의 (서브-) 픽셀(들)(1240/244x)에 대응하는 발광 영역(들)(2210)의 측면 양태(들)(910a)를 덮는 패턴을 정의하는 내부에 형성된 개구(612)를 갖고/갖거나 정의하는 반면, 적어도 일부의 (서브-) 픽셀(들)(1240/244x)에 대응하는 발광 영역(들)(2210)의 측면 양태(들)(910b)를 노출시키는 오픈 마스크(600c)의 비제한적인 예를 도시한다. 도시된 바와 같이, 일부 비제한적인 예에서, 디바이스(300)의 비노출 영역(614) 내에 위치된 적어도 일부의 (서브-) 픽셀(들)(1240/244x)에 대응하는 발광 영역(들)(2210)의 측면 양태(들)(910a)는 증발된 증착 물질(531,330)이 비노출 영역(614) 상에 입사되는 것을 방지하기 위해 오픈 마스크 증착 공정 동안 마스킹된다.
도 6b 및 도 6c에서, 적어도 일부의 최외곽 (서브-) 픽셀(들)(1240/244x)에 대응하는 발광 영역(들)(2210)의 측면 양태(910a)는 도시된 바와 같이 마스킹되는 반면, 당업자는, 일부 비제한적인 예에서, 오픈 마스크(600)의 개구가 디바이스(300)의 다른 발광 영역(들)(2210)의 측면 양태(910), 및/또는 비-발광 영역(들)(2220)의 측면 양태(x20)를 마스킹하도록 성형될 수 있다는 것을 이해할 것이다.
또한, 도 6a 내지 도 6c는 단일 개구(610-612)를 갖는 오픈 마스크(600)를 도시하지만, 당업자는 이러한 오픈 마스크(600)가, 일부 비제한적인 예에서(도시되지 않음), 디바이스(300)의 하부 물질의 노출된 층 표면(11)의 다중 영역을 노출시키기 위한 추가의 개구(도시되지 않음)일 수 있다는 것을 이해할 것이다.
도 6d는 복수의 개구(617a-617d)를 갖고/갖거나 정의하는 오픈 마스크(600d)의 비제한적인 예를 도시한다. 개구(617a-617d)는, 일부 비제한적인 예에서, 그들이 디바이스(300)의 특정 영역(621)을 선택적으로 노출시키면서 다른 영역(622)을 마스킹할 수 있도록 위치된다. 일부 비제한적인 예에서, 적어도 일부의 (서브-) 픽셀(들)(1240/244x)에 대응하는 특정 발광 영역(들)(2210)의 측면 양태(910b)는 영역(621)의 개구(617a-617d)를 통해 노출되는 반면, 적어도 일부의 (서브-) 픽셀(들)(1240/244x)에 대응하는 다른 발광 영역(들)(2210)의 측면 양태(910a)는 영역(622) 내에 놓이고 따라서 마스킹된다.
실제로, 도 5a에 도시된 바와 같이, 증발된 증착 물질(532)은 제1 부분(301)의 전체에 걸친 NIC(310)의 노출된 층 표면(11)뿐만 아니라 임의의 NIC(310)가 실질적으로 없는 제2 부분(302)의 전체에 걸친 기판(10)의 노출된 층 표면(11) 모두에 입사된다.
제1 부분(301)의 NIC(310)의 노출된 층 표면(11)은 제2 부분(302)의 기판(10)의 노출된 층 표면(11)에 비해 증착 층(330)의 증착에 대해 상대적으로 낮은 초기 고착 확률(S 0 )을 나타내기 때문에, 증착 층(330)은 실질적으로는 단지 NIC(310)가 실질적으로 없는 제2 부분(302)의 기판(10)의 노출된 층 표면(11) 상에만 선택적으로 증착된다. 이와는 대조적으로, 제1 부분(301)의 전체에 걸친 NIC(310)의 노출된 층 표면(11) 상으로 입사되는 증발된 증착 물질(532)은, (533)으로 도시된 바와 같이, 증착되지 않는 경향이 있으며, 제1 부분(301)의 전체에 걸친 NIC(310)의 노출된 층 표면(11)에는 증착 층(330)의 폐쇄된 코팅(340)이 실질적으로 없다.
일부 비제한적인 예에서, 제2 부분(302)의 기판(10)의 노출된 층 표면(11) 상에서의 증발된 증착 물질(531)의 초기 증착 속도는 제1 부분(301)의 NIC(310)의 노출된 층 표면(11) 상에서의 증발된 증착 물질(531)의 초기 증착 속도의 약 200배, 약 550배, 약 900배, 약 1000배, 약 1500배, 약 1900배, 또는 약 2000배를 초과할 수 있다.
따라서, FMM과 같은 섀도우 마스크(415) 및 오픈 마스크(600)를 사용하는 도 4의 패턴화 코팅(410)으로서의 NIC(310)의 선택적 증착, 및/또는 증착 물질(531)의 마스크 없는 증착의 조합은 도 3a에 도시된 디바이스(300)의 버전(300a)을 생성할 수 있다.
디바이스(300a)는 하부 물질의 노출된 층 표면(11)의 측면 양태(1310)를 나타낸다. 측면 양태(1310)는 제1 부분(301) 및 제2 부분(302)을 포함한다. 제1 부분(301)에서, NIC(310)는 노출된 층 표면(11) 상에 배치된다. 그러나, 제2 부분(302)에서, 노출된 층 표면(11)에는 NIC(310)이 실질적으로 없다. 일부 비제한적인 예에서, 제2 부분(302)은 제1 부분(301) 너머에 놓여 있는 노출된 층 표면(11)의 부분을 포함한다.
제1 부분(301) 전체에 걸쳐 NIC(310)의 선택적 증착 후에, 증착 물질(531)의 폐쇄된 코팅(340)은, 일부 비제한적인 예에서, 오픈 마스크(600), 및/또는 마스크 없는 증착 공정을 사용하여 디바이스(300a) 위에 증착 층(330)으로서 증착되지만, 단지 NIC(310)가 실질적으로 없는 제2 부분(302) 내에서만 실질적으로 잔류한다.
NIC(310)는, 제1 부분(301) 내에서, 증착 물질(531)의 증착에 대해 상대적으로 낮은 초기 고착 확률(S 0 )을 갖는 노출된 층 표면(11)을 제공하며, 이는 제2 부분(302) 내에서 디바이스(300a)의 하부 물질의 노출된 층 표면(11)의 초기 고착 확률(S 0 ) 보다 증착 물질(531)의 증착에 대해 실질적으로 더 작다.
따라서, 제1 부분(301)에는 증착 물질(531)의 폐쇄된 코팅(340)이 실질적으로 없다.
이러한 방식으로, NIC(310)는 전극(1020, 1040, 2150), 버스바(5050), 및/또는 이들의 적어도 하나의 층, 및/또는 거기에 전기적으로 결합된 전도성 요소를 제한 없이 포함하는 디바이스 피쳐를 형성하기 위해 오픈 마스크(600), 및/또는 마스크 없는 증착 공정을 사용하는 것을 제한 없이 포함하여 증착 층(330)이 증착될 수 있도록 하기 위해 섀도우 마스크(415)를 사용하는 것을 포함하여 선택적으로 증착될 수 있다.
따라서, FMM과 같은 섀도우 마스크(415) 및 오픈 마스크(600)를 사용하는 도 4의 패턴화 코팅(410)으로서의 NIC(310)의 선택적 증착, 및/또는 증착 물질(531)의 마스크 없는 증착은 적어도 하나의 증착 층(330)의 선택적 증착을 수행하도록 조합되어 증착 층(330) 증착 공정 내에서 FMM(415)을 사용하지 않고 도 3a에 도시된 디바이스(300a)에서 패턴화된 전극(1020, 1040, 2150), 버스바(5050), 및/또는 이들의 적어도 하나의 층, 및/또는 거기에 전기적으로 결합된 전도성 요소를 제한 없이 포함하는 디바이스 피쳐를 형성할 수 있다. 일부 비제한적인 예에서, 이러한 패터닝은 디바이스(300a)의 투과율을 허용 및/또는 향상시킬 수 있다.
일부 비제한적인 예에서, 도 4에서 사용된 패턴화 코팅(410)은 NPC(520)(도 5b)일 수 있다.
도 5b는 하부 물질(도면에서는, 단지 설명의 단순성을 위해, 제1 부분(301) 상에 선택적으로 증착된 NPC(520))의 노출된 층 표면(11)의 제1 부분(301) 상에 증착 층(330)의 폐쇄 코팅(340)을 선택적으로 증착하기 위해 챔버(50)에서 일반적으로는 500b로 도시된, 도 4의 증발 공정(400)을 제한 없이 포함하는 증발 공정의 결과의 비제한적인 예를 예시하는 예시적인 개략도이다.
NPC(520)가 하부 물질(도면에서, 기판(10))의 노출된 층 표면(11)의 제1 부분(301) 상에 증착되면, 증착 물질(531)의 폐쇄된 코팅(340)은 증착 층(330)으로서의 NPC(520)에 의해 실질적으로 덮여진 노출된 층 표면(11)의 제1 부분(301) 상에 증착될 수 있다.
공정(500b)에서, 일정량의 증착 물질(531)이 진공 하에 가열되어 증착 물질(531)이 증발, 및/또는 승화(532)된다. 일부 비제한적인 예에서, 증착 물질(531)은 전체적으로, 및/또는 실질적으로 증착 층(330)을 형성하는 데 사용되는 물질을 포함한다. 증발된 증착 물질(532)은 예를 들어 화살표(51)로 표시된 방향으로 제1 부분(301) 및 제2 부분(302)의 노출된 층 표면(11)을 향해 챔버(40)의 내측으로 진행한다. 증발된 증착 물질(531 832)이 노출된 층 표면(11)의 제1 부분(301) 상으로 입사될 때, 증착 물질(531)의 폐쇄된 코팅(340)이 그 위에 증착 층(330)으로 형성될 수 있다.
일부 비제한적인 예에서, 증착 물질(531)의 증착은 오픈 마스크(600), 및/또는 마스크 없는 증착 공정을 사용하여 수행될 수 있다.
실제로, 도 5b에 도시된 바와 같이, 증발된 증착 물질(532)은 제1 부분(301)의 전체에 걸친 NPC(520)의 노출된 층 표면(11)뿐만 아니라 NPC(520)가 실질적으로 없는 제2 부분(302)의 전체에 걸친 기판(10)의 노출된 층 표면(11) 모두에 입사된다.
제1 부분(301)의 NPC(520)의 노출된 층 표면(11)은 제2 부분(302)의 기판(10)의 노출된 층 표면(11)에 비해 증착 물질(531)의 증착에 대해 상대적으로 높은 초기 고착 확률(S 0 )을 나타내기 때문에, 증착 층(330)은 실질적으로는 단지 제1 부분(301)의 NPC(520)의 노출된 층 표면(11) 상에만 선택적으로 증착된다. 이와는 대조적으로, 제2 부분(302)의 전체에 걸친 기판(10)의 노출된 층 표면(11) 상으로 입사되는 증발된 증착 물질(532)은, (533)으로 도시된 바와 같이, 증착되지 않는 경향이 있으며, 제2 부분(302)의 전체에 걸친 기판(10)의 노출된 층 표면(11)에는 증착 물질(531)의 폐쇄된 코팅(340)이 실질적으로 없다.
따라서, FMM과 같은 섀도우 마스크(415) 및 오픈 마스크(600)를 사용하는 도 4의 패턴화 코팅(410)으로서의 NPC(520)의 선택적 증착, 및/또는 증착 물질(531)의 마스크 없는 증착의 조합은 도 7에 도시된 디바이스(300)의 버전(700)을 생성할 수 있다.
디바이스(300)는 하부 물질의 노출된 층 표면(11)의 측면 양태(1310)를 나타낸다. 측면 양태(1310)는 제1 부분(301) 및 제2 부분(302)을 포함한다. 제1 부분(301)에서, NPC(520)는 노출된 층 표면(11) 상에 배치된다. 그러나, 제2 부분(302)에서, 노출된 층 표면(11)에는 NPC(520)가 실질적으로 없다. 일부 비제한적인 예에서, 제2 부분(302)은 제1 부분(301) 너머에 놓여 있는 노출된 층 표면(11)의 부분을 포함한다.
제1 부분(301) 전체에 걸쳐 NPC(520)의 선택적 증착 후에, 증착 물질(531)의 폐쇄된 코팅(340)은, 일부 비제한적인 예에서, 오픈 마스크(600), 및/또는 마스크 없는 증착 공정을 사용하여 디바이스(300b) 위에 증착 층(330)으로서 증착되지만, 단지 증착된 NPC(520)를 포함하는 제1 부분(301) 내에서만 실질적으로 잔류한다.
NPC(520)는, 제1 부분(301) 내에서, 증착 물질(531)의 증착에 대해 상대적으로 높은 초기 고착 확률(S 0 )을 갖는 노출된 층 표면(11)을 제공하며, 이는 제2 부분(302) 내에서 디바이스(300b)의 하부 물질의 노출된 층 표면(11)의 초기 고착 확률(S 0 ) 보다 증착 물질(531)의 증착에 대해 실질적으로 더 크다.
따라서, 제2 부분(302)에는 증착 물질(531)의 폐쇄된 코팅(340)이 실질적으로 없다.
이러한 방식으로, NPC(520)는 전극, 버스바(5050), 및/또는 이들의 적어도 하나의 층, 및/또는 거기에 전기적으로 결합된 전도성 요소를 제한 없이 포함하는 디바이스 피쳐를 형성하기 위해 오픈 마스크(600), 및/또는 마스크 없는 증착 공정을 사용하는 것을 제한 없이 포함하여 증착 층(330)이 증착될 수 있도록 하기 위해 섀도우 마스크(415)를 사용하는 것을 포함하여 선택적으로 증착될 수 있다.
따라서, FMM과 같은 섀도우 마스크(415) 및 오픈 마스크(600)를 사용하는 도 4의 패턴화 코팅(410)으로서의 NPC(520)의 선택적 증착, 및/또는 증착 물질(531)의 마스크 없는 증착은 적어도 하나의 증착 층(330)의 선택적 증착을 수행하도록 조합되어 증착 층(330) 증착 공정 내에서 FMM(415)을 사용하지 않고 도 7에 도시된 디바이스(700)에서 패턴화된 전극(1020, 1040, 2150, 5050), 및/또는 거기에 전기적으로 결합된 전도성 요소를 제한 없이 포함하는 디바이스 피쳐를 형성할 수 있다. 일부 비제한적인 예에서, 이러한 패턴화는 디바이스(700)의 투과율을 허용 및/또는 향상시킬 수 있다.
일부 비제한적인 예에서, NIC(310), 및/또는 NPC(520)일 수 있는 패턴화 코팅(410)은 복수의 전극(1020, 1040, 2150), 버스바(5050), 및/또는 그의 적어도 하나의 층, 및/또는 거기에 전기적으로 결합된 증착 층(330)을 포함하는 디바이스 피쳐를 패턴화하기 위해 디바이스(300)의 제조 공정 동안 복수 번 적용될 수 있다.
일부 비제한적인 예에서, NIC(310), 및/또는 NPC(520)와 같은 패턴화 코팅(410), 및 이후의 증착된 증착 층(330)의 두께는 원하는 용도 및 원하는 성능 특성을 제한 없이 포함하는 다양한 파라미터에 따라 달라질 수 있다. 일부 비제한적인 예에서, NIC(310)의 두께는 이후에 증착되는 증착 층(330)의 두께와 비슷하거나 실질적으로 더 작을 수 있다. 증착 층(330)의 선택적 패턴화를 달성하기 위해 비교적 얇은 NIC(310)를 사용하는 것은 PMOLED 디바이스를 제한 없이 포함하는 가요성 디바이스(300)를 제공하는 데 적합할 수 있다. 일부 비제한적인 예에서, 비교적 얇은 NIC(310)는 배리어 코팅(2050)(도 20c) 또는 다른 박막 캡슐화(TFE: thin film encapsulation) 층이 증착될 수 있는 비교적 평평한 표면을 제공할 수 있다. 일부 비제한적인 예에서, 배리어 코팅(2050)의 적용을 위해 이러한 비교적 평평한 표면을 제공하면 그러한 표면에 대한 배리어 코팅(2050)의 접착력이 증가할 수 있다.
NIC
NIC(310)는 NIC 물질(511)을 포함할 수 있다. 일부 비제한적인 예에서, NIC(310)는 NIC 물질(511)의 폐쇄된 코팅(340)을 포함할 수 있다.
NIC(310)는 증착 물질(531)의 증착에 대해 상대적으로 낮은 초기 고착 확률(S 0 )을 갖는 노출된 층 표면(11)을 제공하며, 이는, 일부 비제한적인 예에서, NIC(310)가 증착된 디바이스(300)의 하부 층의 노출된 층 표면(11)의 (증착 물질(531)의 증착에 대한) 초기 고착 확률(S 0 ) 보다 실질적으로 더 낮을 수 있다.
일부 비제한적인 예에서, 필름으로서 증착될 때, 및/또는 디바이스(300) 내에서의 NIC(310)의 증착과 유사한 형태로 및 환경 하에 코팅될 때, 증착 물질(531)의 증착에 대해 NIC(310), 및/또는 NIC 물질(511)의 낮은 초기 고착 확률(S 0 )으로 인해, NIC(310)에는 증착 물질(531)의 폐쇄 코팅(340)이 실질적으로 없을 수 있다.
일부 비제한적인 예에서, NIC(310), 및/또는 NIC 물질(511)은, 일부 비제한적인 예에서, 필름으로서 증착될 때, 및/또는 디바이스(300) 내에서의 NIC(310)의 증착과 유사한 형태로 및 환경 하에 코팅될 때, 증착 물질(531)의 증착에 대해 (일부 비제한적인 예에서, Walker 등에 의해 기술된 이중 QCM 기술에서 식별되는 조건 하에) 약 0.9 미만, 약 0.3 미만, 약 0.2 미만, 약 0.15 미만, 약 0.1 미만, 약 0.08 미만, 약 0.05 미만, 약 0.03 미만, 약 0.02 미만, 약 0.01 미만, 약 0.008 미만, 약 0.005 미만, 약 0.003 미만, 약 0.001 미만, 약 0.0008 미만, 약 0.0005 미만, 약 0.0003 미만, 또는 약 0.0001 미만의 초기 고착 확률(S 0 )을 가질 수 있다.
일부 비제한적인 예에서, NIC(310), 및/또는 NIC 물질(511)은, 일부 비제한적인 예에서, 필름으로서 증착될 때, 및/또는 디바이스(300) 내에서의 NIC(310)의 증착과 유사한 형태로 및 환경 하에 코팅될 때, 은(Ag), 및/또는 마그네슘(Mg)의 증착에 대해 (일부 비제한적인 예에서, Walker 등에 의해 기술된 이중 QCM 기술에서 식별되는 조건 하에) 약 0.9 미만, 약 0.3 미만, 약 0.2 미만, 약 0.15 미만, 약 0.1 미만, 약 0.08 미만, 약 0.05 미만, 약 0.03 미만, 약 0.02 미만, 약 0.01 미만, 약 0.008 미만, 약 0.005 미만, 약 0.003 미만, 약 0.001 미만, 약 0.0008 미만, 약 0.0005 미만, 약 0.0003 미만, 또는 약 0.0001 미만의 초기 고착 확률(S 0 )을 가질 수 있다.
일부 비제한적인 예에서, NIC(310), 및/또는 NIC 물질(511)은, 일부 비제한적인 예에서, 필름으로서 증착될 때, 및/또는 디바이스(300) 내에서의 NIC(310)의 증착과 유사한 형태로 및 환경 하에 코팅될 때, 증착 물질(531)의 증착에 대해 (일부 비제한적인 예에서, Walker 등에 의해 기술된 이중 QCM 기술에서 식별되는 조건 하에) 약 0.15-0.0001, 0.1-0.0003, 0.08-0.0005, 0.08-0.0008, 0.05-0.001, 0.03-0.0001, 0.03-0.0003, 0.03-0.0005, 0.03-0.0008, 0.03-0.001, 0.03-0.005, 0.03-0.008, 0.03-0.01, 0.02-0.0001, 0.02-0.0003, 0.02-0.0005, 0.02-0.0008, 0.02-0.001, 0.02-0.005, 0.02-0.008, 0.02-0.01, 0.01-0.0001, 0.01-0.0003, 0.01-0.0005, 0.01-0.0008, 0.01-0.001, 0.01-0.005, 0.01-0.008, 0.008-0.0001, 0.008-0.0003, 0.008-0.0005, 0.008-0.0008, 0.008-0.001, 0.008-0.005, 0.005-0.0001, 0.005-0.0003, 0.005-0.0005, 0.005-0.0008, 또는 0.005-0.001의 초기 고착 확률(S 0 )을 가질 수 있다.
일부 비제한적인 예에서, NIC(310), 및/또는 NIC 물질(511)은, 일부 비제한적인 예에서, 필름으로서 증착될 때, 및/또는 디바이스(300) 내에서의 NIC(310)의 증착과 유사한 형태로 및 환경 하에 코팅될 때, (일부 비제한적인 예에서, Walker 등에 의해 기술된 이중 QCM 기술에서 식별되는 조건 하에) 복수의 증착 물질(531)의 증착에 대해 임계값 미만의 초기 고착 확률(S 0 )을 가질 수 있다. 일부 비제한적인 예에서, 임계값은 약 0.3, 0.2, 0.18, 0.15, 0.13, 0.1, 0.08, 0.05, 0.03, 0.02, 0.01, 0.008, 0.005, 0.003, 또는 0.001일 수 있다.
일부 비제한적인 예에서, NIC(310), 및/또는 NIC 물질(511)은, 일부 비제한적인 예에서, 필름으로서 증착될 때, 및/또는 디바이스(300) 내에서의 NIC(310)의 증착과 유사한 형태로 및 환경 하에 코팅될 때, (일부 비제한적인 예에서, Walker 등에 의해 기술된 이중 QCM 기술에서 식별되는 조건 하에) Ag, Mg, Yb, Cd, 및 Zn으로부터 선택되는 2개 이상의 증착 물질(531)의 증착에 대해 임계값 미만의 초기 고착 확률(S 0 )을 가질 수 있다. 일부 추가의 비제한적인 예에서, NIC(310)는 Ag, Mg, 및 Yb로부터 선택되는 2개 이상의 증착 물질(531)의 증착에 대해 임계값 이하의 S 0 를 나타낼 수 있다.
일부 비제한적인 예에서, NIC(310), 및/또는 NIC 물질(511)은, 일부 비제한적인 예에서, 필름으로서 증착될 때, 및/또는 디바이스(300) 내에서의 NIC(310)의 증착과 유사한 형태로 및 환경 하에 코팅될 때, 제1 증착 물질(531)의 증착에 대해 제1 임계값 이하의 초기 고착 확률(S 0 ), 및 제2 증착 물질(531)의 증착에 대해 제2 임계값 이하의 초기 고착 확률(S 0 )을 가질 수 있다. 일부 비제한적인 예에서, 제1 증착 물질(531)은 Ag일 수 있으며, 제2 증착 물질(531)은 Mg일 수 있다. 일부 다른 비제한적인 예에서, 제1 증착 물질(531)은 Ag일 수 있으며, 제2 증착 물질(531)은 Yb일 수 있다. 일부 다른 비제한적인 예에서, 제1 증착 물질(531)은 Yb일 수 있으며, 제2 증착 물질(531)은 Mg일 수 있다. 일부 비제한적인 예에서, 제1 임계값은 제2 임계값보다 클 수 있다.
일부 비제한적인 예에서, NIC(310), 및/또는 NIC 물질(511)은, 일부 비제한적인 예에서, 필름으로서 증착될 때, 및/또는 디바이스(300) 내에서의 NIC(310)의 증착과 유사한 형태로 및 환경 하에 코팅될 때, 약 600 nm, 500 nm, 460 nm, 420 nm, 또는 410 nm 중 적어도 하나를 초과하는 파장에서 광자에 대해 약 0.01 미만일 수 있는 흡광 계수 k를 가질 수 있다.
일부 비제한적인 예에서, NIC(310)는: 세륨(Ce), 디스프로슘(Dy), 에르븀(Er), 유로퓸(Eu), 가돌리늄(Gd), 홀뮴(Ho), 란타늄(La), 루테튬(Lu), 네오디뮴(Nd), 프로메티움(Pm), 프라세오디뮴(Pr), 스칸듐(Sc), 사마륨(Sm), 테르븀(Tb), 툴륨(Tm), 이트륨(Y), 및 이테르븀 (Yb)으로부터 선택되는 희토류 원소를 함유하는 화합물을 포함한다. 일부 비제한적인 예에서, 희토류 원소는 Ce, Dy, Er, Eu, Gd, Ho, Lu, Nd, Pr, Sm, Tb, Tm, 및 Yb로부터 선택된다. 일부 비제한적인 예에서, 희토류 원소는 Ce, Dy, Er, Eu, Gd, Ho, Lu, Nd, Sm, Tm, 및 Yb로부터 선택된다.
일부 비제한적인 예에서, 화합물은 하기 희토류 원소의 산화물: CeO2, Dy2O3, Er2O3, Eu2O3, Gd2O3, Ho2O3, La2O3, Lu2O3, Nd2O3, Pr6O11, Pr2O3, PrO2, Pr2O5, Pm2O3, Sm2O3, Sc2O3, Tb7O12, Tb2O3, TbO2, Tb3O7, Tm2O3, Yb2O3, 및 Y2O3이지만, 이에 국한되지 않는다.
일반적으로, 비제한적인 예로서 순수 금속 및 금속 산화물을 포함하는 금속 및 금속 화합물은 상대적으로 높은 임계 표면 장력을 나타내는 것으로 알려져 있다. 그러나, 다소 놀랍게도, 희토류 원소의 적어도 일부 산화물("희토류 산화물")은 상대적으로 낮은 임계 표면 장력을 나타내는 것으로 밝혀졌다.
임의의 특정 이론에 얽매이려는 것은 아니지만, 희토류 산화물에 의해 형성되는 저에너지 표면은 상대적으로 낮은 초기 고착 확률을 나타낼 수 있으며, 따라서 NIC(310) 또는 그의 성분을 형성하는 데 특히 적합할 수 있다고 가정할 수 있다.
임의의 특정 이론에 얽매이려는 것은 아니지만, 특히 표면 에너지가 낮은 표면의 경우, 임계 표면 장력은 표면 에너지와 양의 상관관계가 있을 수 있다고 가정할 수 있다. 비제한적 예로서, 상대적으로 낮은 임계 표면 장력을 나타내는 표면은 또한 상대적으로 낮은 표면 에너지를 나타낼 수 있고, 상대적으로 높은 임계 표면 장력을 나타내는 표면은 또한 상대적으로 높은 표면 에너지를 나타낼 수 있다.
표면 에너지의 일부 모델에 따르면, 표면의 임계 표면 장력은 이러한 표면의 표면 에너지와 동일하거나 실질적으로 동일할 수 있다. 전술한 Young 방정식을 참조하면, 더 낮은 표면 에너지는 더 큰 접촉각(θ)을 생성하는 동시에 γ SV 를 낮출 수 있으며, 따라서 이러한 표면은 증착 층(330)을 형성하기 위한 증착 물질(531)의 증착에 대해 낮은 습윤성 및 낮은 초기 고착 확률(S 0 )을 가질 가능성을 향상시킬 수 있다.
일부 비제한적인 예에서, NIC(310)의 노출 층 표면(11)은 적어도 부분적으로는 희토류 산화물에 의해 형성될 수 있으며, 약 40 dyne/cm 미만, 약 35 dyne/cm 미만, 약 30 dyne/cm 미만, 약 28 dyne/cm 미만, 약 25 dyne/cm 미만, 약 23 dyne/cm 미만, 약 20 dyne/cm 미만, 약 18 dyne/cm 미만, 또는 약 15 dyne/cm 미만의 임계 표면 에너지(Y1)를 나타낼 수 있다. 일부 비제한적인 예에서, NIC(310)의 표면의 임계 표면 에너지(Y1)는 약 10 내지 40 dyne/cm, 약 10 내지 35 dyne/cm, 약 10 내지 30 dyne/cm, 약 10 내지 28 dynes/cm, 약 10 내지 25 dyne/cm, 약 10 내지 23 dyne/cm, 약 10 내지 20 dyne/cm, 약 10 내지 19 dyne/cm, 약 10 내지 18 dyne/cm, 또는 약 10 내지 15 dyne/cm일 수 있다. 일부 비제한적인 예에서, NIC(310)의 표면의 임계 표면 에너지(Y1)는 문헌[W. A. Zisman, Advances in Chemistry 43 (1964), P. 1-51]에 더 상세하게 설명되어 있는 지스만 방법(Zisman method)에 따라 측정될 수 있다.
이제, 도 8a를 참조하면, 디바이스(300)의 예시적인 버전(800a)이 도시되어 있다.
디바이스(800a)는 하부 물질의 노출된 층 표면(11)의 측면 양태를 나타낸다. 측면 양태는 제1 부분(301) 및 제2 부분(302)을 포함한다. 제1 부분(301)에서, NIC(310)는 노출된 층 표면(11) 상에 배치된다. 제2 부분(302)에서, 계면 코팅(820)은 노출된 층 표면(11) 상에 배치된다. 제2 부분(302)에는 NIC(310)이 실질적으로 없다.
제1 부분(301) 전체에 걸쳐 NIC(310)의 증착 및 제2 부분(302) 전체에 걸쳐 계면 코팅(820)의 증착 후에, 증착 물질(531)은, 일부 비제한적인 예에서, 오픈 마스크(600), 및/또는 마스크 없는 증착 공정을 사용하여 디바이스(800a) 위에 증착되지만, 단지 NIC(310)가 실질적으로 없는 제2 부분(302) 내에서만 실질적으로 잔류한다.
NIC(310)는, 제1 부분(301) 내에서, 증착 물질(531)의 증착에 대해 상대적으로 낮은 초기 고착 확률(S 0 )을 갖는 노출된 층 표면(11)을 제공하며, 이는 제2 부분(302) 내에서 계면 코팅(820)의 노출된 층 표면(9410)의 초기 고착 확률(S 0 ) 보다 증착 물질(531)의 증착에 대해 실질적으로 더 작다. 일부 비제한적인 예에서, 계면 코팅(820)은 NPC(520)일 수 있다.
따라서, 제1 부분(301)에는 증착 물질(531)의 폐쇄된 코팅(340)이 실질적으로 없다.
이러한 방식으로, NIC(310)는 전극(1020, 1040, 2150), 버스바(5050), 및/또는 이들의 적어도 하나의 층, 및/또는 이들의 적어도 하나의 층, 및/또는 거기에 전기적으로 결합된 전도성 요소를 제한 없이 포함하는 디바이스 피쳐를 형성하기 위해 오픈 마스크(600), 및/또는 마스크 없는 증착 공정을 사용하는 것을 제한 없이 포함하여 증착 층(330)이 증착될 수 있도록 하기 위해 섀도우 마스크(415)를 사용하는 것을 포함하여 선택적으로 증착될 수 있다.
일부 비제한적인 예에서, 계면 코팅(820)은 희토류 원소를 포함할 수 있다. 일부 비제한적인 예에서, 계면 코팅(820) 및 NIC(310)은 희토류 원소를 포함한다. 일부 다른 비제한적인 예에서, 계면 코팅(520)의 희토류 원소는 NIC(310)의 희토류 원소와 상이하다.
일부 비제한적인 예에서, 디바이스(800a)는 제2 부분(302)에 적어도 하나의 발광 영역(2210)을 포함하는 광전자 디바이스이다. 일부 비제한적인 예에서, 계면 코팅(820)은 전자 주입층(EIL)(139)으로서 작용할 수 있으며, 증착 층(330)은 디바이스(800a)의 캐소드(1242), 또는 그의 일부를 형성할 수 있다. 일부 비제한적인 예에서, 계면 코팅(820)은 증착 층(330)과 함께 디바이스(800a)의 캐소드(1242) 또는 그의 일부를 형성할 수 있다.
일부 비제한적인 예에서, 계면 코팅(820) 및 NIC(310)은 디바이스(800a)의 측면 양태를 가로질러 연속적으로 형성될 수 있다. 비제한적인 예로서, 계면 코팅(820)의 에지는 NIC(310)의 에지에 맞닿을 수 있다.
일부 비제한적인 예에서, 계면 코팅(820) 및 NIC(310)은 측면 양태를 가로질러 실질적으로 연속적으로 형성될 수 있다.
일부 비제한적 예에서, 디바이스(800a)를 제조하는 동안 및 증착 층(330)을 증착하기 전에, 희토류 원소는 측면 양태의 제1 부분(301) 및 제2 부분(302) 모두에 증착된다. 일부 비제한적인 예에서, 제1 부분(301) 상에 증착된 희토류 원소는 증착, 및/또는 추가 처리시에 산화되어 NIC(310)를 구성할 수 있는 희토류 산화물을 형성할 수 있다. 이와 대조적으로, 일부 비제한적인 예에서, 제2 부분(302) 상에 증착된 희토류 원소는 계면 코팅(820)을 형성할 수 있다. 일부 비제한적인 예에서, 계면 코팅(820)은 0의 산화 상태를 갖는 희토류 원소를 함유할 수 있다.
이제, 도 8b를 참조하면, 디바이스(300)의 예시적인 버전(800b)이 도시되어 있다.
디바이스(800b)는 하부 물질의 노출된 층 표면(11)의 측면 양태를 나타낸다. 계면 코팅(820)은 제1 부분(301) 및 제2 부분(302) 모두를 가로질러 노출된 층 표면(11) 상에 배치된다. 제1 부분(301)에서, NIC(310)는 계면 코팅(820) 위에 배치된다. 일부 비제한적인 예에서, NIC(310)는 계면 코팅(820)의 노출된 층 표면(11)이 산화되도록 함으로써 형성될 수 있다. NIC(310)이 형성된 후, 증착 층(330)은 계면 코팅(820) 위의 제2 부분(302)에 증착된다. 비제한적인 예로서, 제1 부분(301)은 NIC(310)와 하부 표면의 노출된 층 표면(11) 사이에 배치된 계면 코팅(820)의 일부를 계속 갖고, 제2 부분(302)은 증착 층(330)과 하부 표면의 노출된 층 표면(11) 사이에 배치된 계면 코팅(820)의 또 다른 부분을 갖는다. 계면 코팅(820)은 희토류 원소를 포함하고, NIC(310)는 이러한 희토류 원소의 산화물을 포함한다. 일부 비제한적인 예에서, 제1 부분(301) 및 제2 부분(302)의 계면 코팅(820)은 서로 연속적으로 형성되거나, 또는 단일 모놀리식 구조로서 형성된다. 일부 비제한적인 예에서, 제1 부분(301)의 계면 코팅(820)의 두께는 제2 부분(302)의 계면 코팅(820)의 두께보다 작을 수 있다.
이제, 도 8c를 참조하면, 디바이스(300)의 예시적인 버전(800c)이 도시되어 있다.
디바이스(800c)는 제2 부분(302)에 제공되는 하부 물질의 노출된 층 표면(11)의 측면 양태의 제1 부분(811) 및 제1 부분(301)에 제공되는 노출된 층 표면(11)의 측면 양태의 제2 부분(812)을 도시한다. 일부 비제한적인 예에서, 도시된 바와 같이, 제2 부분(812)은 제1 부분(301)에 제공되는 개질층(815)의 표면에 대응할 수 있다. 일부 비제한적인 예에서, 디바이스(800c)를 제조하는 동안, 희토류 원소는 제1 부분(301) 및 제2 부분(302) 모두 상에 증착될 수 있다. 이러한 희토류 원소가 개질층(815) 상에 또는 위에 증착되는 정도에 따라, 개질층(815)은 제1 부분(301)에서 그 위에 배치되는 희토류 원소의 산화를 유발, 촉진 및/또는 촉매화함으로써 NIC(310)를 형성할 수 있다.
일부 비제한적인 예에서, 제2 부분(812)에서 하부 표면(11)의 노출된 층 표면(11)의 표면 에너지 또는 임계 표면 장력(Y1)은 그의 제1 부분(811)에서의 표면 에너지 또는 임계 표면 장력보다 낮다. 비제한적인 예로서, 제2 부분(812)의 노출된 층 표면(11)은 제1 부분(811)의 노출된 층 표면(11)에 비해 희토류 원소의 증착에 대해 더 낮은 초기 고착 확률(S 0 )을 나타낼 수 있다. 이러한 시나리오에서, 입자 구조(941)의 맥락에서 본원에서 논의되는 바와 같이, 일부 비제한적인 예에서, 제1 부분(811)에서 희토류 원소의 증착 및 후속 산화에 의해 형성되는 NIC(310)의 두께는 제2 부분(812)에서 희토류 원소의 증착에 의해 형성되는 계면 코팅(820)의 두께보다 작을 수 있다. 비제한적인 예로서, NIC(310)는 제2 부분(812)에서 입자 구조(941)로서 형성된 희토류 산화물을 포함할 수 있다. 임의의 특정 이론에 얽매이려는 것은 아니지만, 제2 부분(812)에서 하부 표면의 노출된 층 표면(11)의 상대적으로 높은 임계 표면 에너지(Y1)는 디바이스(800c)를 제조하는 동안 희토류 원소가 입자 구조(941)로서 그 위에 증착되도록 할 수 있다고 가정된다. 이러한 희토류 원소의 형태는 희토류 원소의 산화를 촉진하여 NIC(310)를 형성할 수 있다.
일부 비제한적인 예에서, 희토류 원소는 Yb이다. 일부 비제한적인 예에서, 계면 코팅(820)은 Yb를 포함하며, NIC(310)는 예를 들어 화학식 Yb2O3으로 표시될 수 있는 산화이트륨을 포함한다. 이러한 예에서, NIC(310)는 3+의 산화 상태를 갖는 Yb를 포함한다. 단지 예시의 목적으로, 이러한 종은 본원에서 Yb3+로 표시될 수 있다. 유사하게, 0 및 2+의 산화 상태를 갖는 Yb 종은 각각 Yb0 및 Yb2+로 표시될 수 있다. 일부 비제한적인 예에서, 계면 코팅(820)은 Yb0을 포함한다.
일부 비제한적인 예에서, 제1 부분(301)의 Yb3+ 종의 농도는 제2 부분(302)의 Yb3+ 종의 농도를 초과할 수 있다. 비제한적인 예로서, 디바이스(800c)는, 일부 비제한적인 예에서, 다음 관계식을 만족할 수 있다:
상기 식에서, 
, 
, 및 
는 각각 제1 부분(301)에 존재하는 Yb0, Yb2+, 및 Yb3+ 종의 수에 상응하고, 
, 
, 및 
은 각각 제2 부분(302)에 존재하는 Yb0, Yb2+, 및 Yb3+ 종의 수에 상응한다.
일부 비제한적인 예에서, 제2 부분(302)의 Yb0 종의 농도는 제1 부분(301)의 Yb0 종의 농도를 초과할 수 있다. 비제한적인 예로서, 디바이스(800c)는, 일부 비제한적인 예에서, 다음 관계식을 만족할 수 있다:
오늘에 이르러, 0의 산화 상태를 갖는 희토류 원소를 포함하는 표면은 희토류 원소가 0이 아닌 산화 상태를 갖는 희토류 산화물을 포함하는 표면보다 실질적으로 더 높은 임계 표면 에너지(Y1)를 나타낼 수 있는 것으로 밝혀졌다. 전술한 바와 같이, 상대적으로 낮은 에너지 표면을 형성하는 것으로 밝혀진 물질은 NIC(310)로서 사용하기에 특히 적합할 수 있으며, 상대적으로 높은 에너지 표면을 형성하는 것으로 밝혀진 물질은 NPC(520)일 수 있고/있거나, 이로서 작용할 수 있는 계면 코팅(820)으로서 사용하기에 적합할 수 있다.
일부 비제한적인 예에서, 제1 부분(301)의 희토류 산화물의 농도는 제2 부분(302)의 희토류 산화물의 농도를 초과할 수 있다. 일부 비제한적인 예에서, 제2 부분(302)에서 0의 산화 상태를 갖는 희토류 원소의 농도는 제1 부분(301)에서 0의 산화 상태를 갖는 희토류 원소의 농도를 초과할 수 있다. 일부 비제한적인 예에서, 제1 영역(301)의 대부분의 희토류 원소는 0이 아닌 산화 상태를 가질 수 있으며, 제2 영역(302)의 대부분의 희토류 원소는 0의 산화 상태를 가질 수 있다.
비제한적인 예로서, 박막 필름에서의 희토류 원소의 존재 및 이들의 산화 상태는 x-선 광전자 분광법(XPS: x-ray photoelectron spectroscopy)을 포함한 다양한 기술을 사용하여 검출할 수 있지만, 이에 국한되지 않는다. 예를 들어 XPS를 사용하면, 코어-수준 결합 에너지 및 관련 강도를 측정할 수 있다. 이어서, 측정된 결합 에너지를 다양한 형태 및 산화 상태의 공지된 원소의 기준 결합 에너지와 비교하여 측정된 샘플 중에 존재하는 화학종을 측정할 수 있다. 금속 형태 및 산화물 형태의 다양한 희토류 원소에 대한 기준 코어-수준 결합 에너지의 비제한적인 예가 아래 표에 요약되어 있다.
결합 에너지는 상기 표의 범위로 제공되지만, 당업자는 이러한 범위 내에 있거나 그 범위를 벗어나는 특정의 기준 결합 에너지 값이 다양한 소스에서 발견될 수 있다는 사실을 이해할 것이다. 이러한 소스의 비제한적 예로는: 문헌[BV Crist. (1999). Handbook of The Elements and Native Oxides. XPS International, Inc.]; 문헌[A.V. Naumkin et al., NIST X-ray Photoelectron Spectroscopy Database, NIST Standard Reference Database 20, Version 4.1, NIST]; 및 문헌[J.F. Moulder et al. (1992). Handbook of X-ray Photoelectron Spectroscopy. Perkin-Elmer Corporation]을 포함하지만, 이에 국한되지 않는다.
일부 비제한적인 예에서, NIC(310)의 임계 표면 에너지(Y1)는, 예를 들어 계면 코팅(820)의 노출된 층 표면(11)일 수 있는, 증착 층(330)이 배치되는 노출된 층 표면(11)의 임계 표면 에너지(Y1)의 약 1/3 미만일 수 있다. 일부 비제한적인 예에서, NIC(310)의 임계 표면 에너지(Y1)는, 예를 들어 계면 코팅(820)의 노출된 층 표면(11)일 수 있는, 증착 층(330)이 배치되는 노출된 층 표면(11)의 임계 표면 에너지(Y1)의 약 1/3, 1/4, 1/5, 1/6, 1/8, 1/10, 1/15, 1/20, 1/30, 또는 1/50 미만일 수 있다.
일부 비제한적 예에서, NIC(310)의 노출된 층 표면(11) 상의 물의 접촉각(θ)은 적어도 약: 90°, 100°, 110°, 120°, 130°, 140°, 또는 150°일 수 있다. 일부 비제한적 예에서, NIC(310)의 노출된 층 표면(11) 상의 물의 접촉각(θ)은 약 90 내지 130, 또는 95 내지 120일 수 있다. 이러한 접촉각(θ)을 측정하기 위해 정적, 및/또는 동적 정적법 및 수적법을 포함한 다양한 방법이 사용될 수 있지만, 이에 국한되는 것은 아니다.
고체의 표면 에너지(Y1)를 측정하기 위한 다양한 방법 및 이론이 공지되어 있다. 예를 들어, 표면 에너지(Y1)는, 다양한 액체를 고체의 표면과 접촉시켜 액체-증기 계면과 표면 사이의 접촉각(θ)을 측정하는 접촉각(θ)의 일련의 측정 방법에 기초하여 계산하거나 도출할 수 있다. 일부 비제한적인 예에서, 고체 표면의 표면 에너지(Y1)는 표면을 완전히 습윤시키는 가장 높은 표면 장력을 갖는 액체의 표면 장력과 동일하다. 비제한적인 예로서, Zisman 플롯은 표면의 완전 습윤(즉, 0°의 접촉각(θ))을 초래하는 가장 높은 표면 장력 값을 측정하는 데 사용될 수 있다. 일부 표면 에너지 이론에 따르면, 고체 표면과 액체 사이의 다양한 유형의 상호 작용이 고체의 표면 에너지(Y1)를 측정하는 데 고려될 수 있다. 예를 들어, Owens/Wendt 이론, 및/또는 Fowkes 이론을 제한 없이 포함하는 일부 이론에 따르면, 표면 에너지(Y1)는 분산성 성분 및 비분산성 또는 "극성" 성분을 포함할 수 있다.
일부 비제한적인 예에서, NIC(310)의 표면 에너지(Y1)의 극성 성분은 약 5 mJ/m2, 3 mJ/m2, 1 mJ/m2 미만, 또는 실질적으로 0 미만일 수 있다.
특정 희토류 산화물을 함유하는 NIC(310)에 대해 다양한 예를 기술하였지만, NIC(310)는 그러한 희토류 산화물 대신에 또는 그와 함께 다른 희토류 화합물을 포함할 수도 있다는 것을 이해할 것이다.
이하, 일부 비제한적인 예의 양태가 하기 실시예를 참조로 예시되고 설명될 것이지만, 이는 어떠한 방식으로 든 본 개시내용의 범위를 제한하려는 의도가 아니다.
실시예
진공에서 20 nm 두께의 유기 물질의 층을 증착한 다음 다양한 두께의 Yb 층을 증착하여 일련의 샘플을 제작하였다. 구체적으로는, 3 Å, 5 Å, 1 nm, 및 2 nm의 Yb 두께를 갖는 샘플을 제작하였다. 이어서, 샘플을 꺼내 대략 10분 동안 공기에 노출시킴으로써 Yb 층의 표면을 산화시켜 NIC(310)를 형성하였다. 이어서, Mg의 오픈 마스크(600) 증착을 실시하여 각 샘플의 산화된 Yb 표면을 처리하였다. 각각의 샘플을 약 0.9 Å/s의 평균 증발 속도를 갖는 Mg 증기 플럭스로 처리하였다. Mg 코팅의 증착을 수행함에 있어, 약 15 nm의 Mg의 기준층 두께를 얻기 위해 약 167초의 증착 시간을 사용하였다.
샘플이 제작되었을 때, 광 투과율 측정을 실시하여 NIC(310)의 표면 상에 증착된 Mg의 상대적인 양을 측정하였다. 알 수 있는 바와 같이, 비제한적인 예로서, 수 nm 미만의 두께를 갖는 비교적 얇은 Mg 코팅은 실질적으로 투명하다. 그러나, Mg 코팅의 두께가 증가함에 따라 광 투과율은 감소한다. 따라서, 다양한 NIC(310) 물질의 상대적 성능은 샘플을 통한 광 투과율을 측정함으로써 평가될 수 있으며, 이는 Mg 증착 공정에서 그 위에 증착된 Mg 코팅의 양, 및/또는 두께와 직접적인 관련이 있다. 유리 기판의 존재로 인하여 야기되는 광 손실, 및/또는 흡수를 고려할 때, 전술한 방법에 따라 제조된 모든 샘플은 가시 스펙트럼 영역에 걸쳐 약 90% 초과의 비교적 높은 투과율을 나타내었다는 사실을 발견하였다. 높은 광 투과율은, 경우에 따라, 샘플을 통해 투과되는 광을 흡수하기 위해 NIC(310)의 노출된 층 표면(11) 상에 존재하는 비교적 적은 양의 Mg 코팅에 직접적으로 기인할 수 있다. 따라서, 이러한 NIC(310) 물질은 일반적으로 Mg에 대한 상대적으로 낮은 친화도 및/또는 초기 고착 확률(S 0 )를 나타내며, 따라서 특정 용도에서 Mg를 함유하는 코팅의 선택적 증착 및 패턴화를 달성하는 데 특히 유용할 수 있다.
일부 비제한적인 예에서, NIC(310)는 증착 물질(531)에 대한 핵 생성 부위로 작용하기 위해 시드 또는 이질성으로 작용할 수 있는 다른 물질로 도핑, 커버, 및/또는 보충될 수 있다. 일부 비제한적인 예에서, 이러한 다른 물질은 NPC 물질을 포함할 수 있다. 일부 비제한적인 예에서, 이러한 다른 물질은, 비제한적인 예로서, 폴리사이클릭 방향족 화합물, 및/또는 비제한적으로 산소(O), 황(S), 질소(N), 또는 탄소(C)와 같은 비금속 원소를 함유하는 물질과 같은 유기 물질을 포함할 수 있으며, 이들의 존재는 달리는 소스 물질, 증착에 사용되는 장비, 및/또는 진공 챔버 환경에서 오염 물질로 간주될 수 있다. 일부 비제한적인 예에서, 이러한 다른 물질은 연속적인 코팅(340)을 형성하는 것을 피하기 위해 단일층의 일부인 층 두께로 증착될 수 있다. 오히려, 이러한 다른 물질의 단량체는 증착 물질에 대해 별개의 핵 생성 부위를 형성하도록 측면 양태에서 이격되는 경향이 있을 것이다.
도 9a를 참조하면, 제1 부분(301)의 NIC(310)와 제2 부분(302)의 증착 층(330) 사이의 계면을 확대된 형태로 도시하는 도 3a의 디바이스(300)의 버전(900)이 도시되어 있다. 도 9b는 디바이스(900)의 평면도를 도시한다.
도 9b에서 더 잘 알 수 있는 바와 같이, 일부 비제한적인 예에서, 제1 부분(301)의 NIC(310)는 제2 부분(302)의 증착 층(330)에 의해 모든 측면에서 둘러싸일 수 있으므로, 제1 부분(301)은 각각의 가로축을 따라 측면 양태에서 NIC(310)의 추가의 범위 또는 에지(915)에 의해 정의되는 경계를 가질 수 있다. 일부 비제한적인 예에서, 측면 양태의 NIC 에지(915)는 이러한 양태에서 제1 부분(301)의 둘레에 의해 정의될 수 있다.
일부 비제한적인 예에서, 제1 부분(301)은 측면 양태에서 적어도 하나의 NIC 전이 영역(transition region)(301t)을 포함할 수 있으며, 여기서 NIC(310)의 두께는 최대 두께에서 감소된 두께로 전이될 수 있다. 이러한 전이를 나타내지 않는 제1 부분(301)의 범위는 제1 부분(301)의 비-전이 부분(301n)으로 식별된다. 일부 비제한적인 예에서, NIC(310)는 제1 부분(301)의 NIC 비-전이 부분(301n)에서 실질적으로 폐쇄된 코팅(340)을 형성할 수 있다.
일부 비제한적인 예에서, NIC 전이 영역(301t)은, 측면 양태에서, 제1 부분(301)의 NIC 비-전이 부분(301n)과 NIC 에지(915) 사이에서 연장할 수 있다.
일부 비제한적인 예에서, 평면 상에서, NIC 전이 영역(301t)은 제1 부분(301)의 비-전이 부분(301n)을 둘러싸고/싸거나, 그의 둘레를 따라 연장할 수 있다.
일부 비제한적인 예에서, 적어도 하나의 가로축을 따라, NIC 비-전이 부분(301n)은 제1 부분(301)의 전체를 차지할 수 있으므로, 그와 제2 부분(302) 사이에 NIC 전이 영역(301t)이 없다.
도 3에 도시된 바와 같이, 일부 비제한적인 예에서, NIC(310)는 제1 부분(301)의 NIC 비-전이 부분(301n)에서 평균 필름 두께(d 2 )를 가질 수 있으며, 이는 약 1 내지 100 nm, 약 2 내지 50 nm, 약 3 내지 30 nm, 약 4 내지 20 nm, 약 5 내지 15 nm, 약 5 내지 10 nm, 또는 약 1 내지 10 nm 범위일 수 있다. 일부 비제한적인 예에서, 제1 부분(301)의 NIC 비-전이 부분(301n)에서 NIC(310)의 평균 필름 두께(d 2 )는 전체 범위에 걸쳐 실질적으로 동일하거나 일정할 수 있다. 일부 비제한적인 예에서, NIC(310)의 두께는 NIC 비-전이 부분(301n) 내에서 NIC(310)의 평균 필름 두께(d 2 )의 약 95%, 또는 약 90% 이내로 유지될 수 있다.
일부 비제한적인 예에서, 평균 필름 두께(d 2 )는 약 80 nm, 60 nm, 50 nm, 40 nm, 30 nm, 20 nm, 15 nm, 또는 10 nm 미만일 수 있다. 일부 비제한적인 예에서, NIC(310)의 평균 필름 두께(d 2 )는 약 3 nm, 5 nm, 또는 8 nm을 초과할 수 있다.
일부 비제한적인 예에서, 제1 부분(301)의 NIC 비-전이 부분(301n)에서 NIC(310)의 평균 필름 두께(d 2 )는 약 10 nm 미만일 수 있다. 임의의 특정 이론에 얽매이려는 것은 아니지만, 다소 놀랍게도, 0 보다 크고 약 10 nm 이하인 NIC(310)의 평균 필름 두께(d 2 )는, 적어도 일부 비제한적인 예에서는, 비제한적인 예로서, 제1 부분(301)의 NIC 비-전이 부분(301n)에서 10 nm 초과의 평균 필름 두께(d 2 )를 갖는 NIC(310)에 비해 증착 층(330)의 향상된 패턴화 콘트라스트를 달성하기 위한 특정 이점을 제공하는 것으로 밝혀졌다.
일부 비제한적인 예에서, NIC(310)는 NIC 전이 영역(301t) 내에서 최대값에서 최소값으로 감소하는 NIC 두께를 가질 수 있다. 일부 비제한적인 예에서, 최대값은 제1 부분(301)의 NIC 전이 영역(301t)과 NIC 비-전이 부분(301n) 사이의 경계일 수 있고/있거나 그 경계에 근접할 수 있다. 일부 비제한적인 예에서, 최소값은 NIC 에지(915)일 수 있고/있거나 그에 근접할 수 있다. 일부 비제한적인 예에서, 최대값은 제1 부분(301)의 NIC 비-전이 부분(301n)의 평균 필름 두께(d 2 )일 수 있다. 일부 비제한적인 예에서, 최대값은 제1 부분(301)의 NIC 비-전이 부분(301n)의 평균 필름 두께(d 2 )의 약 95% 이하 또는 약 90% 이하일 수 있다. 일부 비제한적인 예에서, 최소값은 약 0 내지 0.1 nm의 범위일 수 있다.
일부 비제한적인 예에서, NIC 전이 영역(301t)에서 NIC 두께의 프로파일은 경사질 수 있고/있거나 구배를 따를 수 있다. 일부 비제한적인 예에서, 이러한 프로파일은 테이퍼(taper)질 수 있다. 일부 비제한적인 예에서, 테이퍼는 선형, 비선형, 포물선형, 및/또는 지수 감쇠(exponential decaying)형 프로파일을 따를 수 있다.
일부 비제한적인 예에서, NIC(310)는 NIC 전이 영역(301t)에서 하부 표면을 완전히 덮을 수 있다. 일부 비제한적인 예에서, 하부 표면의 적어도 일부는 NIC 전이 영역(301t)에서 NIC(310)에 의해 덮이지 않은 채로 남을 수 있다. 일부 비제한적인 예에서, NIC(310)는 NIC 전이 영역(301t)의 적어도 일부에서 실질적으로 폐쇄된 코팅(340)을 포함할 수 있다. 일부 비제한적인 예에서, NIC(310)는 NIC 전이 영역(301t)의 적어도 일부에서 불연속 층(940)(도 9a)을 포함할 수 있다.
일부 비제한적인 예에서, 제1 부분(301)의 NIC(310)의 적어도 일부는 증착 층(330)의 폐쇄 코팅(340)이 실질적으로 없을 수 있다. 일부 비제한적인 예에서, 제1 부분(301)의 노출된 층 표면(11)의 적어도 일부는 증착 층(330) 또는 증착 물질(531)이 실질적으로 없을 수 있다.
일부 비제한적인 예에서, X-축을 제한 없이 포함하는 적어도 하나의 가로축을 따라, NIC 비-전이 영역(301n)은 w 1 의 폭을 가질 수 있으며, NIC 전이 부분(301t)은 w 2 의 폭을 가질 수 있다. 일부 비제한적인 예에서, NIC 비-전이 영역(301n)은, 일부 비제한적인 예에서, 평균 필름 두께(d 2 )에 폭(w 1 )을 곱함으로써 근사화될 수 있는 단면적(301)을 가질 수 있다. 일부 비제한적인 예에서, NIC 전이 부분(301t)은, 일부 비제한적인 예에서, NIC 전이 부분(301t)을 가로지르는 평균 필름 두께에 폭(w 1 )을 곱함으로써 근사화될 수 있는 단면적(a 2 )을 가질 수 있다.
일부 비제한적인 예에서, w 1 은 w 2 를 초과할 수 있다. 일부 비제한적인 예에서, w 1 /w 2 의 몫은 적어도 약 5, 10, 20, 50, 100, 500, 1,000, 1,500, 5,000, 10,000, 50,000, 또는 100,000일 수 있다.
일부 비제한적인 예에서, w1 및 w2 중 적어도 하나는 하부 표면의 평균 필름 두께(d 1 )를 초과할 수 있다.
일부 비제한적인 예에서, w 1 및 w 2 중 적어도 하나는 d 2 를 초과할 수 있다. 일부 비제한적인 예에서, w 1 및 w 2 는 모두 d 2 를 초과할 수 있다. 일부 비제한적인 예에서, w 1 및 w 2 는 모두 d 1 을 초과할 수 있으며, d 1 은 d 2 를 초과할 수 있다.
당업자는, 명시적으로 예시되지는 않았지만, NIC 물질(511)이 또한 증착 층(330)과 하부 표면(NPC(520) 층(도시되지 않음) 및/또는 기판(10)의 표면을 제한 없이 포함함) 사이의 계면에 어느 정도 존재할 수 있다는 것을 이해할 것이다. 이러한 물질은 증착된 패턴이 마스크(600)의 패턴과 동일하지 않고, 일부 비제한적인 예에서는, 일부 증발된 NIC 물질(512)이 타겟 표면(11)의 마스킹된 부분 상에 증착되는 결과를 초래할 수 있는 섀도잉 효과의 결과로 증착될 수 있다. 비제한적인 예로서, 이러한 물질은 입자 구조(941)로서, 및/또는 NIC(310)의 평균 두께보다 실질적으로 더 작을 수 있는 두께를 갖는 박막 필름으로서 형성될 수 있다.
일부 비제한적인 예에서, NIC(310)는 광학 코팅으로 작용할 수 있다. 일부 비제한적인 예에서, NIC(310)는 디바이스(300)의 적어도 하나의 발광 영역(2210)으로부터 방출된 광의 적어도 하나의 특성 및/또는 특징을 수정할 수 있다. 일부 비제한적 예에서, NIC(310)는 방출된 광의 산란을 야기하는 헤이즈 정도를 나타낼 수 있다. 일부 비제한적인 예에서, NIC(310)는 이를 통해 투과된 광의 산란을 야기하는 결정질 물질을 포함할 수 있다. 이러한 광의 산란은 일부 비제한적인 예에서 디바이스로부터의 광의 아웃커플링의 향상을 촉진할 수 있다. 일부 비제한적인 예에서, NIC(310)는 초기에 실질적으로 비정질인 비결정질 코팅으로서 증착될 수 있지만, 증착 후, NIC(310)는 결정화될 수 있고 그 후에 광학 커플링으로서 작용할 수 있다.
증착 층
증착 층(330)은 X-축을 제한 없이 포함하는 가로축에 의해 정의되는 바와 같이 디바이스(300)의 측면 양태의 제2 부분(302)에서 하부 표면의 노출된 층 표면(11) 상에 배치된다. 도 9b에서 더 잘 알 수 있는 바와 같이, 일부 비제한적인 예에서, 제1 부분(301)의 NIC(310)는 제2 부분(302)의 증착 층(330)에 의해 모든 측면에서 둘러싸일 수 있으므로, 제2 부분(302)은 각각의 가로축을 따라 측면 양태에서 증착 층(330)의 추가의 범위 또는 에지(935)에 의해 정의되는 경계를 갖는다. 일부 비제한적인 예에서, 측면 양태의 증착 층 에지(935)는 이러한 양태에서 제2 부분(302)의 둘레에 의해 정의될 수 있다.
일부 비제한적인 예에서, 제2 부분(302)은 측면 양태에서 적어도 하나의 증착 층 전이 영역(302t)을 포함할 수 있으며, 여기서 증착 층(330)의 두께는 최대 두께에서 감소된 두께로 전이될 수 있다. 이러한 전이를 나타내지 않는 제2 부분(302)의 범위는 제2 부분(302)의 비-전이 부분(302n)으로 식별된다. 일부 비제한적인 예에서, 증착 층(330)은 제2 부분(302)의 비-전이 부분(302n)에서 실질적으로 폐쇄된 코팅(340)을 형성할 수 있다.
일부 비제한적인 예에서, 평면 상에서, 증착 층 전이 영역(302t)은, 측면 양태에서, 제2 부분(302)의 비-전이 부분(302n)과 증착 층 에지(935) 사이에서 연장할 수 있다.
일부 비제한적인 예에서, 평면 상에서, 증착 층 전이 영역(302t)은 제2 부분(302)의 비-전이 부분(302n)을 둘러싸고/싸거나, 그의 둘레를 따라 연장할 수 있다.
일부 비제한적인 예에서, 적어도 하나의 가로축을 따라, 비-전이 부분(302n)은 제2 부분(302)의 전체를 차지할 수 있으므로, 그와 제1 부분(301) 사이에 증착 층 전이 영역(302t)이 없다.
도 9a에 도시된 바와 같이, 일부 비제한적인 예에서, 증착 층(330)은 제2 부분(302)의 비-전이 부분(302n)에서 평균 필름 두께(d 3 )를 가질 수 있으며, 이는 약 1 내지 500 nm, 약 5 내지 200 nm, 약 5 내지 40 nm, 약 10 내지 30 nm, 또는 약 10 내지 100 nm 범위일 수 있다. 일부 비제한적인 예에서, d 3 는 약 10 nm, 50 nm, 또는 100 nm를 초과할 수 있다. 일부 비제한적인 예에서, 제2 부분(302)의 비-전이 부분(302t)에서 증착층(330)의 평균 필름 두께(d 3 )는 전체 범위에 걸쳐 실질적으로 동일하거나 일정할 수 있다.
일부 비제한적인 예에서, d 3 은 하부 표면의 평균 필름 두께(d 1 )를 초과할 수 있다.
일부 비제한적인 예에서, 몫 d 3 /d 1 은 적어도 약 1.5, 2, 5, 10, 20, 50, 또는 100일 수 있다. 일부 비제한적인 예에서, 몫 d 3 /d 1 은 약: 0.1 내지 10, 또는 약 0.2 내지 40의 범위일 수 있다.
일부 비제한적인 예에서, d 3 은 NIC(310)의 평균 필름 두께(d 2 )를 초과할 수 있다.
일부 비제한적인 예에서, 몫 d 3 /d 2 은 적어도 약 1.5, 2, 5, 10, 20, 50, 또는 100일 수 있다. 일부 비제한적인 예에서, 몫 d 3 /d 2 은 약: 0.2-10, 또는 0.5-40의 범위일 수 있다.
일부 비제한적인 예에서, d 3 은 d 2 를 초과할 수 있으며, d 2 는 d 1 을 초과할 수 있다. 일부 다른 비제한적인 예에서, d 3 은 d 1 을 초과할 수 있으며, d 1 은 d 2 를 초과할 수 있다.
일부 비제한적인 예에서, 몫 d 2 /d 1 은 약 0.2-3, 또는 0.1-5일 수 있다.
일부 비제한적인 예에서, X-축을 제한 없이 포함하는 적어도 하나의 가로축을 따라, 비-전이 영역(302n)은 w 3 의 폭을 갖는다. 일부 비제한적인 예에서, 비-전이 영역(302n)은, 일부 비제한적인 예에서, 평균 필름 두께(d 3 )에 폭(w 3 )을 곱함으로써 근사화될 수 있는 단면적(a 3 )을 가질 수 있다.
일부 비제한적인 예에서, w 3 은 NIC 비-전이 영역(301n)의 폭(w 1 )을 초과할 수 있다. 일부 비제한적인 예에서, w 1 은 w 3 을 초과할 수 있다.
일부 비제한적인 예에서, 몫 w 1 /w 3 은 약: 0.1-10, 0.2-5, 0.3-3, 또는 0.4-2의 범위일 수 있다. 일부 비제한적인 예에서, 몫 w 3 /w 1 은 적어도 1, 2, 3, 또는 4일 수 있다.
일부 비제한적인 예에서, w 3 은 증착 층(330)의 평균 필름 두께(d 3 )를 초과할 수 있다.
일부 비제한적인 예에서, 몫 w 3 /d 3 은 적어도 약 10, 50, 100, 또는 500일 수 있다. 일부 비제한적인 예에서, 몫 w 3 /d 3 은 약 100,000 미만일 수 있다.
일부 비제한적인 예에서, 증착 층(330)은 증착 층 전이 영역(302t) 내에서 최대값에서 최소값으로 감소하는 두께를 가질 수 있다. 일부 비제한적인 예에서, 최대값은 제2 부분(302)의 증착 층 전이 영역(302t)과 비-전이 부분(302n) 사이의 경계일 수 있고/있거나 그 경계에 근접할 수 있다. 일부 비제한적인 예에서, 최소값은 증착 층 에지(935)일 수 있고/있거나 그에 근접할 수 있다. 일부 비제한적인 예에서, 최대값은 제2 부분(302)의 비-전이 부분(302n)의 평균 필름 두께(d 3 )일 수 있다. 일부 비제한적인 예에서, 최소값은 약 0 내지 0.1 nm의 범위일 수 있다. 일부 비제한적인 예에서, 최소값은 제2 부분(302)의 비-전이 부분(302n)의 평균 필름 두께(d 3 )일 수 있다.
일부 비제한적인 예에서, 증착 층 전이 영역(302t)에서 두께의 프로파일은 경사질 수 있고/있거나 구배를 따를 수 있다. 일부 비제한적인 예에서, 이러한 프로파일은 테이퍼질 수 있다. 일부 비제한적인 예에서, 테이퍼는 선형, 비선형, 포물선형, 및/또는 지수 감쇠형 프로파일을 따를 수 있다.
일부 비제한적인 예에서, 디바이스(300)의 도 9c의 예시 버전(900c)에서 비제한적인 예로서 도시된 바와 같이, 증착 층(330)은 증착 층 전이 영역(302t)에서 하부 표면을 완전히 덮을 수 있다. 일부 비제한적인 예에서, 하부 표면의 적어도 일부는 증착 층 전이 영역(302t)에서 증착 층(330)에 의해 덮이지 않을 수 있다. 일부 비제한적인 예에서, 증착 층(330)은 증착 층 전이 영역(302t)의 적어도 일부에서 실질적으로 폐쇄된 코팅(340)을 포함할 수 있다. 일부 비제한적인 예에서, 증착 층(330)은 증착 층 전이 영역(302t)의 적어도 일부에서 불연속 층(940)을 포함할 수 있다.
일부 비제한적인 예에서, 증착 층 에지(935)는 측면 양태에서 제1 부분(301)과 제2 부분(302) 사이에 중첩이 없도록 제1 부분(301)의 비-전이 부분(301n)과 측면 양태에서 이격될 수 있다.
일부 비제한적인 예에서, 제1 부분(301)의 적어도 일부와 제2 부분(302)의 적어도 일부는 측면 양태에서 중첩될 수 있다. 이러한 중첩은 제2 부분(302)의 적어도 일부가 제1 부분(301)의 적어도 일부와 중첩되는 도 9a에 비제한적인 예로서 도시된 것과 같은 중첩 부분(903)에 의해 식별된다.
일부 비제한적인 예에서, 도 9d에 비제한적인 예로서 도시된 바와 같이, 증착 층 전이 영역(302t)의 적어도 일부는 NIC 전이 영역(301t)의 적어도 일부 위에 배치될 수 있다. 일부 비제한적인 예에서, NIC 전이 영역(301t)의 적어도 일부는 증착 층(330), 및/또는 증착 물질(531)이 실질적으로 없을 수 있다. 일부 비제한적인 예에서, 증착 물질(531)은 NIC 전이 영역(301t)의 적어도 일부의 노출된 층 표면(11) 상에 불연속 층(940)을 형성할 수 있다.
일부 비제한적인 예에서, 도 9e에 비제한적인 예로서 도시된 바와 같이, 증착 층 전이 영역(302t)의 적어도 일부는 제1 부분(301)의 NIC 비-전이 부분(301n)의 적어도 일부 위에 배치될 수 있다.
도시되지는 않았지만, 당업자는 중첩 부분(903)은 제1 부분(301)의 적어도 일부가 제2 부분(302)의 적어도 일부와 중첩되는 시나리오를 반영할 수 있음을 이해할 것이다.
따라서, 일부 비제한적인 예에서, NIC 전이 영역(301t)의 적어도 일부는 증착 층 전이 영역(302t)의 적어도 일부 위에 배치될 수 있다. 일부 비제한적인 예에서, 증착 층 전이 영역(302t)의 적어도 일부는 NIC(310), 및/또는 NIC 물질(511)이 실질적으로 없을 수 있다. 일부 비제한적인 예에서, NIC 물질(511)은 증착 층 전이 영역(302t)의 적어도 일부의 노출된 층 표면 상에 불연속 층(940)을 형성할 수 있다.
일부 비제한적인 예에서, NIC 전이 영역(301t)의 적어도 일부는, 측면 양태에서, 제2 부분(302)의 비-전이 영역(302n)의 적어도 일부 위에 배치될 수 있다.
일부 비제한적인 예에서, NIC 에지(915)는, 측면 양태에서, 제2 부분(302)의 비-전이 부분(302n)과 이격될 수 있다.
일부 비제한적인 예에서, 증착된 층(330)의 시트 저항(R 2 )은 일반적으로 디바이스(300)의 다른 성분, 층, 및/또는 부품으로부터 분리되어 측정되거나 결정된 증착 층(330)의 시트 저항에 대응할 수 있다. 일부 비제한적인 예에서, 증착 층(330)은 박막 필름으로서 형성될 수 있다. 따라서, 일부 비제한적인 예에서, 증착 층(330)에 대한 특성 시트 저항은 이러한 박막 필름의 조성, 두께, 및/또는 형태에 기초하여 결정 및/또는 계산될 수 있다. 일부 비제한적인 예에서, 시트 저항(R 2 )은 약 10 Ω/□, 5 Ω/□, 1 Ω/□, 0.5 Ω/□, 0.2 Ω/□, 또는 0.1 Ω/□ 이하일 수 있다.
일부 비제한적인 예에서, 증착 층(330)은 증착 물질(531)을 포함할 수 있다.
일부 비제한적인 예에서, 증착 물질(531)은 약 300 kJ/mol, 200 kJ/mol, 165 kJ/mol, 150 kJ/mol, 100 kJ/mol, 50 kJ/mol, 또는 20 kJ/mol 이하의 결합 해리 에너지를 갖는 금속을 포함할 수 있다.
일부 비제한적인 예에서, 증착 물질(531)은 약 1.4, 약 1.3, 또는 약 1.2 이하의 전기음성도를 갖는 금속을 포함할 수 있다.
일부 비제한적인 예에서, 증착 물질(531)은 칼륨(K), 나트륨(Na), 리튬(Li), 바륨(Ba), 세슘(Cs), Yb, Ag, 금(Au), 구리(Cu), 알루미늄(Al), Mg, 아연(Zn), 카드뮴(Cd), 주석(Sn), 또는 이트륨(Y)으로부터 선택되는 원소를 포함할 수 있다. 일부 비제한적인 예에서, 원소는 K, Na, Li, Ba, Cs, Yb, Ag, Au, Cu, Al, 및/또는 Mg를 포함할 수 있다. 일부 비제한적인 예에서, 원소는 Cu, Ag, 및/또는 Au를 포함할 수 있다. 일부 비제한적인 예에서, 원소는 Cu일 수 있다. 일부 비제한적인 예에서, 원소는 Al일 수 있다. 일부 비제한적인 예에서, 원소는 Mg, Zn, Cd, 또는 Yb를 포함할 수 있다. 일부 비제한적인 예에서, 원소는 Mg, Ag, Al, Yb, 또는 Li를 포함할 수 있다. 일부 비제한적인 예에서, 원소는 Mg, Ag, 또는 Yb를 포함할 수 있다. 일부 비제한적인 예에서, 원소는 Mg, 또는 Ag를 포함할 수 있다. 일부 비제한적인 예에서, 원소는 Ag일 수 있다.
일부 비제한적인 예에서, 증착 물질(531)은 순수한 금속을 포함할 수 있다. 일부 비제한적인 예에서, 증착 물질(531)은 순수한 금속일 수 있다. 일부 비제한적인 예에서, 증착 물질(531)은 순수한 Ag 또는 실질적으로 순수한 Ag일 수 있다. 일부 비제한적인 예에서, 실질적으로 순수한 Ag는 적어도 약 95%, 99%, 99.9%, 99.99%, 99.999%, 또는 99.9995%의 순도를 가질 수 있다. 일부 비제한적인 예에서, 증착 물질(531)은 순수한 Mg 또는 실질적으로 순수한 Mg일 수 있다. 일부 비제한적인 예에서, 실질적으로 순수한 Mg는 적어도 약 95%, 99%, 99.9%, 99.99%, 99.999%, 또는 99.9995%의 순도를 가질 수 있다.
일부 비제한적인 예에서, 증착 물질(531)은 합금을 포함할 수 있다. 일부 비제한적인 예에서, 합금은 Ag 함유 합금, Mg 함유 합금, 또는 AgMg 함유 합금일 수 있다. 일부 비제한적인 예에서, AgMg 함유 합금은 부피 기준으로 1:10(Ag:Mg) 내지 약 10:1의 범위일 수 있는 합금 조성을 가질 수 있다.
일부 비제한적인 예에서, 증착 물질(531)은 Ag 대신에 및/또는 Ag와 조합으로 다른 금속을 포함할 수 있다. 일부 비제한적인 예에서, 증착 물질(531)은 Ag와 적어도 하나의 다른 금속과의 합금을 포함할 수 있다. 일부 비제한적인 예에서, 증착 물질(531)은 Ag와 Mg, 및/또는 Yb와의 합금을 포함할 수 있다. 일부 비제한적인 예에서, 이러한 합금은 약 5 내지 95 부피% Ag 범위의 조성을 갖는 이원 합금일 수 있으며, 나머지는 다른 금속일 수 있다. 일부 비제한적인 예에서, 증착 물질(531)은 Ag 및 Mg를 포함할 수 있다. 일부 비제한적인 예에서, 증착 물질(531)은 부피 기준으로 약 1:10 내지 10:1의 조성을 갖는 Ag:Mg 합금을 포함할 수 있다. 일부 비제한적인 예에서, 증착 물질(531)은 Ag 및 Yb를 포함할 수 있다. 일부 비제한적인 예에서, 증착 물질(531)은 부피 기준으로 약 1:20 내지 10:1의 조성을 갖는 Yb:Ag 합금을 포함할 수 있다. 일부 비제한적인 예에서, 증착 물질(531)은 Mg 및 Yb를 포함할 수 있다. 일부 비제한적인 예에서, 증착 물질(531)은 Mg:Yb 합금을 포함할 수 있다. 일부 비제한적인 예에서, 증착 물질(531)은 Ag, Mg 및 Yb를 포함할 수 있다. 일부 비제한적인 예에서, 증착 층(330)은 Ag:Mg:Yb 합금을 포함할 수 있다.
일부 비제한적인 예에서, 증착 층(330)은 적어도 하나의 추가의 원소를 포함할 수 있다. 일부 비제한적인 예에서, 이러한 추가의 원소는 비-금속 원소일 수 있다. 일부 비제한적인 예에서, 비-금속 물질은 O, S, N, 또는 C일 수 있다. 당업자는, 일부 비제한적인 예에서, 이러한 추가의 원소(들)가 소스 물질, 증착에 사용되는 장비, 및/또는 진공 챔버 환경에서 이러한 추가의 원소(들)의 존재로 인한 오염 물질로서 증착 층(330) 내로 혼입될 수 있다는 사실을 이해하고 있을 것이다. 일부 비제한적인 예에서, 이러한 추가 원소(들)의 농도는 임계 농도 미만으로 제한될 수 있다. 일부 비제한적인 예에서, 이러한 추가의 원소(들)는 증착 층(330)의 다른 원소(들)과 함께 화합물을 형성할 수 있다. 일부 비제한적인 예에서, 증착 물질(531) 중의 비-금속 원소의 농도는 약 1%, 0.1%, 0.01%, 0.001%, 0.0001%, 0.00001%, 0.000001%, 또는 0.0000001% 미만일 수 있다. 일부 비제한적인 예에서, 증착 층(330)은 그 안의 O 및 C의 조합된 양이 약 10%, 5%, 1%, 0.1%, 0.01%, 0.001%, 0.0001%, 0.00001%, 0.000001%, 또는 0.0000001% 미만인 조성을 갖는다.
오늘에 이르러, 다소 놀랍게도, 증착 층(330) 내의 특정 비금속 원소의 농도를 감소시키면, 특히 증착 층(330)이 실질적으로 금속(들) 및/또는 금속 합금(들)으로 구성되는 경우에, 증착 층(330)의 선택적 증착을 촉진할 수 있는 것으로 밝혀졌다. 임의의 특정 이론에 얽매이려는 것은 아니지만, 비제한적인 예로서, O 또는 C와 같은 특정 비-금속 원소는, 증착 층(330)의 증기 플럭스 중에 존재하고/하거나 증착 챔버 및/또는 환경에서 존재하는 경우, NIC(310)의 표면 상에 증착되어 증착 층(330)의 금속 원소(들)에 대한 핵 생성 부위로서 작용할 수 있는 것으로 가정할 수 있다. 핵 생성 부위로서 작용할 수 있는 이러한 비-금속 원소의 농도를 감소시키는 것은 NIC(310)의 노출된 층 표면(11) 상에 증착되는 증착 물질(531)의 양을 감소시키는 것을 촉진할 수 있다고 가정할 수 있다.
일부 비제한적인 예에서, 제1 부분(301)의 증착 물질(531) 및 그 아래의 하부 층은 공통 금속을 포함할 수 있다.
일부 비제한적인 예에서, 증착 층(330)은 증착 물질(531)의 복수의 층을 포함할 수 있다. 일부 비제한적인 예에서, 복수의 층 중 제1 층의 증착 물질(531)은 복수의 층 중 제2 층의 증착 물질(531)과 상이할 수 있다. 일부 비제한적인 예에서, 증착 층(330)은 다층 코팅을 포함할 수 있다. 일부 비제한적인 예에서, 이러한 다층 코팅은 Yb/Ag, Yb/Mg, Yb/Mg:Ag, Yb/Yb:Ag, Yb/Ag/Mg, 또는 Yb/Mg/Ag를 포함할 수 있다.
일부 비제한적인 예에서, 증착 층(330)은 증착 층(330)의 폐쇄된 코팅(340)이 실질적으로 없는 내부의 적어도 하나의 영역에 의해 정의될 수 있는 패턴으로 배치될 수 있다. 일부 비제한적인 예에서, 적어도 하나의 영역은 증착 층(330)을 그의 복수의 개별 단편으로 분리할 수 있다. 일부 비제한적인 예에서, 증착 층(330)의 각각의 개별 단편은 별개의 제2 부분(302)으로 간주될 수 있다. 일부 비제한적인 예에서, 증착 층(330)의 복수의 개별 단편은 그의 측면 양태에서 서로 물리적으로 이격될 수 있다. 일부 비제한적인 예에서, 증착 층(330)의 이러한 복수의 개별 단편 중 적어도 2개는 전기적으로 결합될 수 있다. 일부 비제한적인 예에서, 증착 층(330)의 이러한 복수의 개별 단편 중 적어도 2개는 하부 표면을 제한 없이 포함하는 공통 전도성 층 또는 코팅에 각각 전기적으로 결합되어 그들 사이에서 전류의 흐름을 허용할 수 있다. 일부 비제한적인 예에서, 증착 층(330)의 이러한 복수의 개별 단편 중 적어도 2개는 서로 전기적으로 절연될 수 있다.
일부 비제한적인 예에서, 증착 층(330)은 비-전이 부분(302n) 및 제2 부분(302)의 증착 층 전이 영역(302t) 모두에 걸쳐 단일 모놀리식 코팅으로서 형성될 수 있다.
입자
도 9a에 도시된 것과 같은 일부 비제한적인 예에서, 제1 부분(301)의 NIC(310) 상에 배치된 나노입자(NP), 섬, 플레이트, 연결되지 않은 클러스터, 및/또는 네트워크(집합적으로 입자 구조(941))를 제한 없이 포함하는 적어도 하나의 입자가 있을 수 있다. 일부 비제한적인 예에서, 적어도 하나의 입자 구조(941)는 NIC(310)의 노출된 층 표면(11) 상에 배치된다. 일부 비제한적인 예에서, 복수의 이러한 입자 구조(941)가 있을 수 있다. 일부 비제한적인 예에서, 이러한 복수의 입자 구조(941)는 불연속 층(940)을 형성할 수 있다.
임의의 특정 이론에 얽매이려는 것은 아니지만, 증착 물질(531)의 폐쇄된 코팅(340)의 형성이 NIC(310) 상에서 실질적으로 억제될 수 있지만, 일부 비제한적인 예에서, NIC(310)는 그 위의 증착 물질(531)의 증착에 노출되며, 증착 물질(531)의 일부 증기 단량체는 궁극적으로 그 위에 증착 물질(531)의 적어도 하나의 입자 구조(941)를 형성할 수 있다.
일부 비제한적인 예에서, 입자 구조(941)의 적어도 일부는 서로 분리될 수 있다. 다시 말해, 일부 비제한적인 예에서, 불연속 층(940)은 입자 구조(941)가 폐쇄된 코팅(340)을 형성하지 않도록 서로 물리적으로 분리되어 있는, 입자 구조(941)를 포함하는 피쳐를 포함할 수 있다. 따라서, 이러한 불연속 층(940)은, 일부 비제한적인 예에서, NIC(310)와 디바이스(300)의 적어도 하나의 커버링 층 사이의 계면에, 그리고 실질적으로 그의 측면 범위를 가로질러 삽입된, 입자 구조(941)로서 형성된 증착 물질(531)의 얇은 분산 층을 포함할 수 있다.
일부 비제한적인 예에서, 증착 물질(531)의 입자 구조(941) 중 적어도 하나는 NIC(310)의 노출된 층 표면(11)과 물리적으로 접촉할 수 있다. 일부 비제한적인 예에서, 증착 물질(531)의 실질적으로 모든 입자 구조(941)는 NIC(310)의 노출된 층 표면(11)과 물리적으로 접촉할 수 있다.
임의의 특정 이론에 얽매이려는 것은 아니지만, 다소 놀랍게도, NIC(310)의 노출된 층 표면(11) 상의 금속 입자 구조(941)를 제한 없이 포함하는 적어도 하나의 입자 구조(941)를 제한 없이 포함하는 증착 물질(531)의 이러한 얇고 분산된 불연속 층(540)의 존재가 본원에서 논의되는 바와 같이 디바이스(300)의 광학 효과 및 특성을 제한 없이 포함하는 하나 이상의 다양한 특성 및 부수적으로 다양한 거동을 나타낼 수 있는 것으로 밝혀졌다. 일부 비제한적인 예에서, 이러한 효과 및 특성은 NIC(310) 상의 입자 구조(941)의 특성 크기(S 1 ), 크기 분포, 형상, 표면 커버리지(C 1 ), 구성, 증착 밀도, 및/또는 분산도(D)를 현명하게 선택함으로써 어느 정도 제어될 수 있다.
일부 비제한적인 예에서, 이러한 불연속 층(940)의 특성 크기(S 1 ), 크기 분포, 형상, 표면 커버리지(C 1 ), 구성, 증착 밀도, 및/또는 분산도(D) 중 적어도 하나의 형성은, 일부 비제한적인 예에서는, NIC 물질(511)의 특성 중 적어도 하나, NIC(310)의 평균 필름 두께(d 2 ), NIC(310)에서 불균질성의 도입, 및/또는 NIC(310)에 대한 온도, 압력, 지속 시간, 증착 속도, 및/또는 증착 방법을 제한 없이 포함하는 증착 환경 중 적어도 하나를 현명하게 선택함으로써 제어될 수 있다.
일부 비제한적인 예에서, 이러한 불연속 층(940)의 특성 크기(S 1 ), 크기 분포, 형상, 표면 커버리지(C 1 ), 구성, 증착 밀도, 및/또는 분산도(D) 중 적어도 하나의 형성은, 일부 비제한적인 예에서는, 증착 물질(531)의 특성 중 적어도 하나, NIC(310)가 증착 물질(531)의 증착에 노출될 수 있는 정도(일부 비제한적인 예에서는, 상응하는 불연속 층(940)의 두께의 관점에서 특정될 수 있음), 및/또는 증착 물질(531)에 대한 온도, 압력, 지속 시간, 증착 속도, 및/또는 증착 방법을 제한 없이 포함하는 증착 환경 중 적어도 하나를 현명하게 선택함으로써 제어될 수 있다.
일부 비제한적인 예에서, 불연속 층(540)은 미세 금속 마스크(FMM)를 사용하여 NIC(310)의 측면 범위에 걸쳐 패턴으로 증착될 수 있다.
일부 비제한적인 예에서, 불연속 층(540)은 증착 물질(531)의 폐쇄된 코팅(340)이 실질적으로 없는 내부의 적어도 하나의 영역에 의해 정의될 수 있는 패턴으로 배치될 수 있다.
일부 비제한적인 예에서, 이러한 불연속 층(940)의 특성은, 일부 비제한적인 예에서는 다소 임의적으로, 하부 층의 노출된 층 표면(11)의 일부 상에 형성된 증착 물질(531)의 특성 크기(S 1 ), 크기 분포, 형상, 구성, 표면 커버리지(C 1 ), 증착 분포, 분산도(D), 및/또는 응집화의 정도를 제한 없이 포함하는 여러 표준 중 적어도 하나에 따라 평가될 수 있다.
일부 비제한적인 예에서, 이러한 적어도 하나의 표준에 따른 불연속 층(940)의 평가는 TEM, AFM 및/또는 SEM을 제한 없이 포함하는 다양한 이미징 기술을 사용하여 불연속 층(940)의 적어도 하나의 속성을 측정 및/또는 계산함으로써 제한 없이 수행될 수 있다.
당업자는 불연속 층(940)의 이러한 평가가 일부 비제한적인 예에서는 면적 및/또는 그의 영역을 포함할 수 있는 고려 중인 노출된 층 표면(11)의 정도에 따라 더 크거나 작은 정도로 의존할 수 있음을 이해할 것이다. 일부 비제한적인 예에서, 불연속 층(940)은 노출된 층 표면(11)의 제1 측면 양태 및/또는 실질적으로 이를 가로지르는 제2 측면 양태에서 전체 범위에 걸쳐 평가될 수 있다. 일부 비제한적인 예에서, 불연속 층(940)은 불연속 층(940)(의 일부)에 대해 적용되는 적어도 하나의 관측 창(observation window)을 포함하는 범위에 걸쳐 평가될 수 있다.
일부 비제한적인 예에서, 적어도 하나의 관측 창은 노출된 층 표면(11)의 측면 양태의 둘레, 내부 위치 및/또는 격자 좌표에 위치할 수 있다. 일부 비제한적인 예에서, 복수의 적어도 하나의 관측 창이 불연속 층(940)을 평가하는 데 사용될 수 있다.
일부 비제한적인 예에서, 관측 창은 TEM, AFM 및/또는 SEM을 제한 없이 포함하는, 불연속 층(940)을 평가하기 위해 적용되는 이미징 기술의 관측 시야(field of view)에 해당할 수 있다. 일부 비제한적인 예에서, 관측 창은 주어진 배율 수준 2.00 μm, 1.00 μm, 500 nm, 또는 200 nm에 해당할 수 있지만, 이에 국한되는 것은 아니다.
일부 비제한적인 예에서, 불연속 층(940)의 노출된 층 표면(11)에 대해 사용된 적어도 하나의 관측 창을 제한 없이 포함하는 불연속 층(940)의 평가는, 일부 비제한적인 예에서는, 곡선, 다각형 및/또는 형상 맞춤 기술을 포함할 수 있는 수동 카운팅, 및/또는 알려진 추정 기술을 제한 없이 포함하는 임의의 수의 메커니즘을 사용하여 계산 및/또는 측정하는 것을 포함할 수 있다.
일부 비제한적인 예에서, 불연속 층(940)의 노출된 층 표면(11)에 대해 사용된 적어도 하나의 관측 창을 제한 없이 포함하는 불연속 층(940)의 평가는 계산 값 및/또는 측정 값의 평균값, 중앙값, 모드, 최대값, 최소값, 및/또는 기타 확률적, 통계적, 및/또는 데이터 조작값을 계산 및/또는 측정하는 것을 포함할 수 있다.
일부 비제한적인 예에서, 그러한 불연속 층(940)을 평가할 수 있는 적어도 하나의 표준 중 하나는 그러한 불연속 층(940)(그의 일부) 상의 증착 물질(531)의 표면 커버리지(C 1 )일 수 있다. 일부 비제한적인 예에서, 표면 커버리지(C 1 )는 그러한 불연속 층(940)(그의 일부)의 그러한 증착 물질(531)에 의한 (0이 아닌) 백분율 커버리지로 표현될 수 있다. 일부 비제한적인 예에서, 백분율 커버리지는 최대 임계 백분율 커버리지와 비교될 수 있다.
일부 비제한적인 예에서, 실질적으로 최대 임계 백분율 커버리지 이하일 수 있는 표면 커버리지(C 1 )을 갖는 불연속 층(940)(그의 일부)은, 최대 임계 백분율 적용 범위를 실질적으로 초과하는 표면 커버리지(C 1 )를 갖는 불연속 층(940)의 일부를 통과하는 광자에 대해, 불연속 층(940)의 그러한 부분에 의해 장치(300)를 통해 전체적으로 전달되고/되거나 그에 의해 방출되는지의 여부에 따라 불연속 층(940)을 통과하는 광자에 부여될 수 있는 상이한 광학 특성의 발현을 초래할 수 있다.
일부 비제한적인 예에서, 표면 상의 전기 전도성 물질의 양에 대한 표면 커버리지(C 1 )의 한 가지 척도는 (광) 투과율인데, 그 이유는, 일부 비제한적인 예에서, 금속, 예를 들어 이에 제한되는 것은 아니지만 Ag, Mg, 또는 Yb를 제한 없이 포함하는 전기 전도성 물질이 광자를 감쇠 및/또는 흡수하기 때문이다.
당업자는, 일부 비제한적인 예에서, 표면 커버리지(C 1 )는 입자 크기 및 증착 밀도 중 하나 또는 둘 모두를 포함하는 것으로 이해될 수 있다는 사실을 이해할 것이다. 따라서, 일부 비제한적인 예에서, 이들 3개의 표준 중 2개 이상이 긍정적으로 상관될 수 있다. 실제로, 일부 비제한적인 예에서, 낮은 표면 커버리지(C 1 )의 표준은 낮은 증착 밀도에 대한 표준과 낮은 입자 크기에 대한 표준의 일부 조합을 포함할 수 있다.
일부 비제한적인 예에서, 그러한 불연속 층(940)을 평가할 수 있는 적어도 하나의 표준 중 하나는 구성 입자 구조(941)의 특성 크기(S 1 )일 수 있다.
일부 비제한적인 예에서, 불연속 층(940)의 적어도 하나의 입자 구조(941)는 최대 임계 크기 이하의 특성 크기(S 1 )을 가질 수 있다. 특성 크기(S 1 )의 비제한적인 예는 높이, 너비, 길이 및/또는 직경을 포함할 수 있다.
일부 비제한적인 예에서, 불연속 층(940)의 실질적으로 모든 입자 구조(941)는 특정 범위 내에 있는 특성 크기(S 1 )을 가질 수 있다.
일부 비제한적인 예에서, 이러한 특성 크기(S 1 )는 특성 길이를 특징으로 할 수 있으며, 일부 비제한적인 예에서 이는 특성 크기(S 1 )의 최대값으로 간주될 수 있다. 일부 비제한적인 예에서, 이러한 최대값은 입자 구조(941)의 주축을 따라 연장될 수 있다. 일부 비제한적인 예에서, 주축은 복수의 가로축에 의해 정의되는 평면에서 연장되는 제1 치수인 것으로 이해될 수 있다. 일부 비제한적인 예에서, 특성 너비는 입자 구조(941)의 단축을 따라 연장될 수 있는 입자 구조(941)의 특성 크기(S 1 )의 값으로 식별될 수 있다. 일부 비제한적인 예에서, 단축은 동일 평면에서 연장되지만 실질적으로 장축을 가로지르는 제2 치수인 것으로 이해될 수 있다.
일부 비제한적인 예에서, 제1 치수에 따른 적어도 하나의 입자 구조(941)의 특성 길이는 최대 임계 크기 미만일 수 있다.
일부 비제한적인 예에서, 제2 치수에 따른 적어도 하나의 입자 구조(941)의 특성 너비는 최대 임계 크기 미만일 수 있다.
일부 비제한적인 예에서, 불연속 층(940)(그의 일부)에서 구성 입자 구조(941)의 크기는 질량, 체적, 직경의 길이, 둘레, 장축 및/또는 단축을 제한 없이 포함하는 이러한 적어도 하나의 입자 구조(941)에 대한 특성 크기(S 1 )를 계산 및/또는 측정함으로써 평가될 수 있다.
일부 비제한적인 예에서, 이러한 불연속 층(940)을 평가할 수 있는 적어도 하나의 표준 중 하나는 그의 증착 밀도일 수 있다.
일부 비제한적인 예에서, 입자 구조(941)의 특성 크기(S 1 )은 최대 임계 크기와 비교될 수 있다.
일부 비제한적인 예에서, 입자 구조(941)의 증착 밀도는 최대 임계 증착 밀도와 비교될 수 있다.
일부 비제한적인 예에서, 입자 구조(941)는 실질적으로 둥근 형상을 가질 수 있다. 일부 비제한적인 예에서, 입자 구조(941)는 실질적으로 구형 형상을 가질 수 있다.
단순화를 위해, 일부 비제한적인 예에서, 각각의 입자 구조(941)의 종방향 범위는 실질적으로 동일할 수 있으므로(어떤 경우에도, 그것은 평면도 SEM 이미지로부터 직접 측정될 수 없다), 따라서 입자 구조(941)의 (면적) 크기는 한 쌍의 가로축을 따라 2차원 면적 커버리지로 표현될 수 있다고 가정할 수 있다. 본 개시내용에서, (면적(area)) 크기에 대한 언급은 이러한 2차원적 개념을 지칭하는 것으로 이해될 수 있으며, 선형 치수와 같은 1차원 개념을 지칭하는 것으로 이해될 수 있는 (접두사 "면적(area)"이 없는) 크기와 구별되는 것으로 이해될 수 있다.
실제로, 일부 초기 연구에서, 일부 비제한적인 예에서, 이러한 입자 구조(941)의 종축을 따르는 종방향 범위는 (가로축 중 적어도 하나를 따르는) 측면 범위에 비해 작은 경향이 있을 수 있으므로, 그의 종방향 범위의 체적 기여도는 이러한 측면 범위의 체적 기여도보다 훨씬 작을 수 있는 것으로 나타난다. 일부 비제한적인 예에서, 이는 1 미만일 수 있는 종횡비(종방향 범위 대 측면 방향 범위의 비)로 표현될 수 있다. 일부 비제한적인 예에서, 이러한 종횡비는 약 1:10, 1:20, 1:50, 1:75, 또는 1:300일 수 있다.
이와 관련하여, 입자 구조(941)를 2차원 면적 커버리지로 나타내기 위해 종방향 범위가 실질적으로 동일하고 무시될 수 있다는 위에 제시된 가정이 적절할 수 있다.
당업자는, 증착 공정의 비결정적 특성을 고려하여, 계층형 에지, 화학적 불순물, 결합 부위, 꼬임 및/또는 그 위의 오염물을 제한 없이 포함하는 불균일성, 및 결과적으로 그 위에 입자 구조(941)의 형성, 증착 공정이 계속됨에 따라 균일하지 않은 유착 특성, 및 관측 창의 크기 및/또는 위치의 불확실성뿐만 아니라 계산 시에 내재된 복잡성 및 변동성, 및/또는 특성 크기(S 1 ), 간격, 증착 밀도, 응집 정도 등의 측정값을 제한 없이 포함하는, 특히 하부 물질의 노출된 층 표면(11) 상의 결함 및/또는 이상이 존재하는 경우, 관측 창 내의 기능 및/또는 토폴로지 측면에서 상당한 변동성이 있을 수 있다는 것을 이해할 수 있을 것이다.
본 개시내용에서, 예시의 단순성을 위해, 이에 제한되는 것은 아니지만, 층(들)의 두께 프로파일 및/또는 에지 프로파일을 포함하는 증착 물질(531)의 특정 세부사항은 생략되었다.
당업자는, 증착 물질(531)의 불연속 층(940)의 일부인지 여부에 관계없이, 적어도 하나의 입자 구조(941)를 제한 없이 포함하는 특정 금속 NP가 표면 플라즈몬(SP: surface plasmon) 여기, 및/또는 자유 전자의 간섭성 발진(coherent oscillation)을 나타낼 수 있으며, 결과적으로 이러한 NP는 가시 광선 스펙트럼 및/또는 이의 하위 범위를 제한 없이 포함하는 EM 스펙트럼 범위에서 광을 흡수 및/또는 산란할 수 있다는 것을 이해할 것이다. 흡수가 집중될 수 있는 EM 스펙트럼의 (하위)범위(흡수 스펙트럼), 굴절 지수(n), 및/또는 이러한 국소 SP(LSP) 여기의 소광 스펙트럼(k), 및/또는 간섭성 발진을 제한 없이 포함하는 광학 응답은 특성 크기(S 1 ), 크기 분포, 형상, 표면 커버리지(C 1 ), 구성, 증착 밀도, 분산도(D), 및/또는 나노구조의 물질, 및/또는 응집도, 및/또는 그에 근접한 매질을 제한 없이 포함하는 특성을 제한 없이 포함하는 이러한 NP의 특성을 변화시킴으로써 조정될 수 있다.
광자-흡수 코팅에 대한 이러한 광학적 응답은 그 위에 입사되는 광자의 흡수를 포함할 수 있으며, 이에 의해 반사를 감소시킨다. 일부 비제한적인 예에서, 흡수는 가시광선 스펙트럼 및/또는 이의 하위 범위를 제한 없이 포함하는 EM 스펙트럼의 범위에 집중될 수 있다. 일부 비제한적인 예에서, 광전자 디바이스의 일부로서 광자 흡수층을 채용하면 내부의 편광판에 대한 의존도를 줄일 수 있다.
OLED 디바이스의 안정성은 플라즈몬 모드에서 에너지를 추출하기 위해 캐소드 층 위에 NP 기반 아웃-커플링 층을 통합시킴으로써 향상될 수 있다고 문헌[Fusella et al., "Plasmonic enhancement of stability and brightness in organic light-emitting devices", Nature 2020, 585, at 379-382 ("Fusella et al.")]에 보고되어 있다. NP 기반 아웃 커플링 층은 캐소드 상부의 유기 층 상에 입방형 Ag NPs를 스핀 캐스팅하여 제조하였다. 그러나, 대부분의 상용 OLED 디바이스는 진공 기반 공정을 사용하여 제조하기 때문에, 용액에서 스핀 캐스팅하는 것은 캐소드 위에 이러한 NP 기반 아웃-커플링 층을 형성하기 위한 적절한 메커니즘을 구성하지 못할 수 있다.
본 발명자들은, 일부 비제한적인 예에서는, 캐소드일 수 있고/있거나 캐소드 상에 증착될 수 있는 NIC(310) 상에서 불연속 층(940)에 금속 증착 물질(531)을 증착함으로써 캐소드 위의 이러한 NP 기반 아웃-커플링 층을 진공에서(따라서, 상업적 OLED 제조 공정에서 사용하기에 적합할 수 있는) 제조할 수 있다는 것을 발견하였다. 이러한 공정은 OLED 디바이스에 손상을 초래할 수 있고/있거나 디바이스 신뢰성에 악영향을 미칠 수 있는 용매 또는 기타 습식 화학 물질의 사용을 피할 수 있다.
일부 비제한적인 예에서, 적어도 하나의 입자 구조(941)를 제한 없이 포함하는 증착 물질(531)의 이러한 불연속 층(940)의 존재는 디바이스의 향상된 광 추출, 성능, 안정성, 신뢰성, 및/또는 수명을 향상시키는 데 기여할 수 있다.
일부 비제한적인 예에서, 적층 디바이스(300)에서, NIC(310)의 노출된 층 표면(11) 상에 및/또는 그에 근접한 적어도 하나의 불연속 층(940)의 존재, 및/또는, 일부 비제한적인 예에서, 및/또는 적어도 하나의 커버링 층을 갖는 이러한 NIC(310)의 계면에 근접하여 광자 및/또는 디바이스에 의해 방출되고/되거나 디바이스를 통해 전송되는 (EM) 신호에 광학 효과를 부여할 수 있다.
당업자는 광학 효과의 단순화된 모델이 본원에서 제공되지만, 다른 모델 및/또는 설명이 적용될 수 있다는 것을 이해할 것이다.
일부 비제한적 예에서, 적어도 하나의 입자 구조(941)를 제한 없이 포함하는 증착 물질(531)의 이러한 불연속 층(940)의 존재는 박막 필름 층, 및/또는 NIC(310) 및/또는 적어도 하나의 커버층을 제한 없이 포함하는, 종방향 양태에서 인접하에 배치된 코팅의 의 결정화를 감소 및/또는 완화시킴으로써, 그에 인접하게 배치된 박막 필름(들)의 특성을 안정화하고, 일부 비제한적인 예에서는, 산란을 감소시킬 수 있다. 일부 비제한적인 예에서, 이러한 박막 필름은 캡핑 층(CPL: capping layer)을 제한 없이 포함하는 디바이스의 아웃-커플링 및/또는 캡슐화 코팅의 적어도 하나의 층일 수 있고/있거나 이를 포함할 수 있다.
일부 비제한적인 예에서, 적어도 하나의 입자 구조(941)를 제한 없이 포함하는 증착 물질(531)의 이러한 불연속 층(940)의 존재는 UV 스펙트럼의 적어도 일부에서 향상된 흡수를 제공할 수 있다. 일부 비제한적인 예에서, 입자 구조(941)의 특성 크기(S 1 ), 크기 분포, 형상, 표면 커버리지(C 1 ), 구성, 증착 밀도, 분산도(D), 증착 물질(531), 및 굴절 지수(n)를 제한 없이 포함하는 이러한 입자 구조(941)의 특성을 제어하면 UV 스펙트럼을 포함하여 흡수 스펙트럼의 흡수도, 파장 범위 및 피크 파장(λ max )의 제어를 용이하게 할 수 있다. UV 스펙트럼의 적어도 일부에서의 향상된 광 흡수는, 예를 들어, 디바이스 성능, 안정성, 신뢰성, 및/또는 수명을 개선하는 데 유리할 수 있다.
일부 비제한적인 예에서, 광학적 효과는 파장 범위, 및/또는 그의 피크 강도를 포함하여 투과율 및/또는 흡수 파장 스펙트럼에 미치는 영향의 관점에서 설명될 수 있다.
추가적으로, 제시된 모델이 이러한 불연속 층(940)을 통과하는 광자의 투과 및/또는 흡수에 미치는 특정 효과를 제안할 수 있지만, 일부 비제한적인 예에서는, 그러한 효과는 광범위하고 관찰 가능한 기준으로 반영되지 않을 수 있는 국부 효과를 반영할 수 있다.
일부 비제한적인 예에서, 적어도 하나의 입자 구조(941)는 입자 구조 물질을 포함할 수 있다.
일부 비제한적인 예에서, 제1 부분(301)의 불연속 층(940), 그 아래의 하부 층, 및/또는 증착 층(330)의 증착 물질(531)은 공통 금속을 포함할 수 있다.
일부 비제한적인 예에서, 입자 구조 물질은 K, Na, Li, Ba, Cs, Yb, Ag, Au, Cu, Al, Mg, Zn, Cd, Sn, 또는 Y로부터 선택된 원소를 포함할 수 있다. 일부 비제한적인 예에서, 원소는 K, Na, Li, Ba, Cs, Yb, Ag, Au, Cu, Al, 또는 Mg를 포함할 수 있다. 일부 비제한적인 예에서, 원소는 Cu, Ag, 또는 Au를 포함할 수 있다. 일부 비제한적인 예에서, 원소는 Cu일 수 있다. 일부 비제한적인 예에서, 원소는 Al일 수 있다. 일부 비제한적인 예에서, 원소는 Mg, Zn, Cd, 또는 Yb를 포함할 수 있다. 일부 비제한적인 예에서, 원소는 Mg, Ag, Al, Yb, 또는 Li를 포함할 수 있다. 일부 비제한적인 예에서, 원소는 Mg, Ag, 또는 Yb를 포함할 수 있다. 일부 비제한적인 예에서, 원소는 Mg, 또는 Ag를 포함할 수 있다. 일부 비제한적인 예에서, 원소는 Ag일 수 있다.
일부 비제한적인 예에서, 입자 구조 물질은 순수한 금속을 포함할 수 있다. 일부 비제한적인 예에서, 적어도 하나의 입자 구조(941)는 순수한 금속일 수 있다. 일부 비제한적인 예에서, 적어도 하나의 입자 구조(941)는 순수한 Ag 또는 실질적으로 순수한 Ag일 수 있다. 일부 비제한적인 예에서, 실질적으로 순수한 Ag는 적어도 약 95%, 99%, 99.9%, 99.99%, 99.999%, 또는 99.9995%의 순도를 가질 수 있다. 일부 비제한적인 예에서, 적어도 하나의 입자 구조(941)는 순수한 Mg 또는 실질적으로 순수한 Mg일 수 있다.
일부 비제한적인 예에서, 적어도 하나의 입자 구조(941)는 합금을 포함할 수 있다. 일부 비제한적인 예에서, 합금은 Ag 함유 합금, 및 Mg 함유 합금, 또는 AgMg 함유 합금일 수 있다.
일부 비제한적인 예에서, 입자 구조 물질은 Ag 대신에 또는 Ag와 조합으로 다른 금속을 포함할 수 있다. 일부 비제한적인 예에서, 입자 구조 물질은 Ag와 적어도 하나의 다른 금속과의 합금을 포함할 수 있다. 일부 비제한적인 예에서, 입자 구조 물질은 Ag와 Mg, 또는 Yb와의 합금을 포함할 수 있다. 일부 비제한적인 예에서, 이러한 합금은 약 5 내지 95 부피% Ag 범위의 조성을 갖는 이원 합금일 수 있으며, 나머지는 다른 금속일 수 있다. 일부 비제한적인 예에서, 입자 구조 물질은 Ag 및 Mg를 포함할 수 있다. 일부 비제한적인 예에서, 입자 구조 물질은 부피 기준으로 약 1:10 내지 10:1의 조성을 갖는 Ag:Mg 합금을 포함할 수 있다. 일부 비제한적인 예에서, 입자 구조 물질은 Ag 및 Yb를 포함할 수 있다. 일부 비제한적인 예에서, 입자 구조 물질은 부피 기준으로 약 1:20 내지 (1-10):1의 조성을 갖는 Yb:Ag 합금을 포함할 수 있다. 일부 비제한적인 예에서, 입자 구조 물질은 Mg 및 Yb를 포함할 수 있다. 일부 비제한적인 예에서, 입자 구조 물질은 Mg:Yb 합금을 포함할 수 있다. 일부 비제한적인 예에서, 입자 구조 물질은 Ag:Mg:Yb 합금을 포함할 수 있다.
일부 비제한적인 예에서, 적어도 하나의 입자 구조(941)는 적어도 하나의 추가의 원소를 포함할 수 있다. 일부 비제한적인 예에서, 이러한 추가의 원소는 비-금속 원소일 수 있다. 일부 비제한적인 예에서, 비-금속 물질은 O, S, N, 또는 C일 수 있다. 당업자는, 일부 비제한적인 예에서, 이러한 추가의 원소(들)가 소스 물질, 증착에 사용되는 장비, 및/또는 진공 챔버 환경에서 이러한 추가의 원소(들)의 존재로 인한 오염 물질로서 적어도 하나의 입자 구조(941) 내로 혼입될 수 있다는 사실을 이해하고 있을 것이다. 일부 비제한적인 예에서, 이러한 추가의 원소(들)는 적어도 하나의 입자 구조(941)의 다른 원소(들)과 함께 화합물을 형성할 수 있다. 일부 비제한적인 예에서, 증착 물질(531) 중의 비-금속 원소의 농도는 약 1%, 0.1%, 0.01%, 0.001%, 0.0001%, 0.00001%, 0.000001%, 또는 0.0000001% 미만일 수 있다. 일부 비제한적인 예에서, 증착 층(330)은 그 안의 O 및 C의 조합된 양이 약 10%, 5%, 1%, 0.1%, 0.01%, 0.001%, 0.0001%, 0.00001%, 0.000001%, 또는 0.0000001% 미만인 조성을 가질 수 있다.
일부 비제한적인 예에서, NIC(310)의 노출된 층 표면(11) 상의 불연속 층(940)을 제한 없이 포함하는 NP를 제한 없이 포함하는 적어도 하나의 입자 구조(941)의 존재는 디바이스(900)의 많은 광학 특성에 영향을 미칠 수 있다.
도 10은 본 개시내용에 따른 예시적인 전자 발광 디바이스(1000)의 단면 양태의 단순화된 블록도이다. 일부 비제한적인 예에서, 디바이스(1000)는 OLED이다.
디바이스(1000)는 기판(10)을 포함하고, 그 위에 복수의 층, 즉 제1 전극(1020), 적어도 하나의 반도체 층(1030), 및 제2 전극(1040)을 각각 포함하는 프런트플레인(frontplane)(101010)이 배치된다. 일부 비제한적인 예에서, 프런트플레인(101010)은 광자 방출 및/또는 방출된 광자의 조작을 위한 메커니즘을 제공할 수 있다. 일부 비제한적인 예에서, 층(1020, 1030, 1040) 및/또는 그 위에 배치된 기판(10)을 둘러싸고/싸거나 캡슐화하기 위해 배리어 코팅(2050)이 제공될 수 있다.
일부 비제한적인 예에서, 증착 층(330) 및 하부 표면은 함께 디바이스(1000)의 제1 전극(1020) 및 제2 전극(1040) 중 적어도 하나의 적어도 일부를 형성한다. 일부 비제한적인 예에서, 증착 층(330) 및 하부 표면은 함께 디바이스(1000)의 캐소드(1242)의 적어도 일부를 형성한다.
일부 비제한적인 예에서, 디바이스(1000)는 전원(1005)에 전기적으로 결합될 수 있다. 이렇게 결합되었을 때, 디바이스(1000)는 본원에서 기술되는 바와 같이 광자를 방출할 수 있다.
일부 비제한적인 예에서, 디바이스(1000)는 그로부터 생성되는 광자의 방출 방향에 따라 분류될 수 있다. 일부 비제한적인 예에서, 생성된 광자가 디바이스(1000)의 바닥에서 기판(10)을 향해 이를 통과하고, 기판(10)의 상부에 배치된 층(1020, 1030, 1040)으로부터 멀어지는 방향으로 방출되는 경우 디바이스(1000)는 배면발광 디바이스(bottom-emission device)인 것으로 간주될 수 있다. 일부 비제한적인 예에서, 광자가 디바이스(1000)의 바닥에서 기판(10)으로부터 멀어지는 방향으로 및 기판(10)의 상부에 중간층(1020, 1030)과 함께 배치된 상부 층(1040)을 향하여 및/또는 이를 통해 방출되는 경우 디바이스(1000)는 전면발광 디바이스(top-emission device)인 것으로 간주될 수 있다. 일부 비제한적인 예에서, 디바이스가 바닥(기판(10)을 향하여 및 이를 통해) 및 상부(상부 층(1040)을 향하여 및 이를 통해) 모두에서 광자를 방출하도록 구성되는 경우 디바이스(1000)는 양면발광 디바이스(double-sided emission device)인 것으로 간주될 수 있다.
기판
일부 예에서, 기판(10)은 베이스 기판(1012)을 포함할 수 있다. 일부 예에서, 베이스 기판(1012)은 실리콘(Si), 유리, 금속(금속 호일을 포함하지만 이에 제한되지 않음), 사파이어, 및/또는 다른 무기 물질을 포함하지만 이에 제한되지는 않는 무기 물질, 및/또는 폴리이미드 및/또는 실리콘-기반 중합체를 포함하지만 이에 제한되지 않는 중합체를 포함하는 유기 물질로부터 선택되는, 사용하기에 적합한 물질로 형성될 수 있지만, 이에 제한되지 않는다. 일부 예에서, 베이스 기판(1012)은 경질이거나 또는 가요성일 수 있다. 일부 예에서, 기판(1012)은 적어도 하나의 평평한 표면에 의해 정의될 수 있다. 일부 비제한적인 예에서, 기판(10)은 제1 전극(1020), 적어도 하나의 반도체 층(1030) 및/또는 제2 전극(1040)을 제한 없이 포함하는 디바이스(1000)의 나머지 프런트플레인(1010) 구성요소를 지지하는 적어도 하나의 표면을 갖는다.
일부 비제한적인 예에서, 이러한 표면은 유기 표면 및/또는 무기 표면일 수 있다.
일부 예에서, 기판(10)은, 베이스 기판(1012) 이외에도, 베이스 기판(1012)의 노출된 층 표면(11) 상에 지지된 하나 이상의 추가의 유기 및/또는 무기 층(본원에서 도시되거나 구체적으로 기술되지 않음)을 포함할 수 있다.
일부 비제한적인 예에서, 이러한 추가의 층은 적어도 하나의 반도체 층(1030)들 중 하나 이상을 포함, 대체 및/또는 보충할 수 있는 하나 이상의 유기 층을 포함하고/하거나 형성할 수 있다.
일부 비제한적인 예에서, 이러한 추가의 층은, 일부 비제한적인 예에서, 제1 전극(1020) 및/또는 제2 전극(1040)을 포함, 대체 및/또는 보충할 수 있는 하나 이상의 전극을 포함하고/하거나 형성할 수 있는 하나 이상의 무기 층을 포함할 수 있다.
일부 비제한적인 예에서, 이러한 추가의 층은 백플레인 층(1015)을 포함하고/하거나, 그로 및/또는 그로서 형성될 수 있다. 일부 비제한적인 예에서, 백플레인 층(1015)은 전자 TFT 구조(들) 및/또는 구성요소(들)(1100)(도 11)을 포함하지만 이에 제한되지 않는 디바이스(1000)를 구동하기 위한 전력 회로 및/또는 스위칭 소자를 포함하며, 이는 포토리소그래피 공정에 의해 형성될 수 있고, 저압(진공을 포함하지만 이에 제한되지 않음) 환경 하에 제공되지 않을 수 있고/있거나 저압의 도입 전에 선행할 수 있다.
본 개시내용에서, 반도체 물질은 일반적으로 밴드갭을 나타내는 물질로 설명될 수 있다. 일부 비제한적인 예에서, 이러한 밴드갭은 최고준위 점유 분자 궤도(HOMO: highest occupied molecular orbital)와 최저준위 점유 분자 궤도(LUMO: lowest unoccupied molecular orbital) 사이에서 형성될 수 있다. 따라서, 반도체 물질은 일반적으로 전도성 물질(금속을 포함하지만 이에 제한되지 않음)보다는 작지만 절연성 물질(유리를 포함하지만 이에 제한되지 않음)보다는 큰 전기 전도도를 나타낸다. 일부 비제한적인 예에서, 반도체 물질은 유기 반도체 물질을 포함할 수 있다. 일부 비제한적인 예에서, 반도체 물질은 무기 반도체 물질을 포함할 수 있다.
백플레인 및 그 안에 구현된 TFT 구조(들)
도 11은 백플레인 층(1015)을 포함하는 디바이스(1000)의 기판(10)의 일례의 단순화된 단면도이다. 일부 비제한적인 예에서, 기판(10)의 백플레인(1015)은 예를 들어 능동 매트릭스 및/또는 수동 매트릭스 디바이스로서 작동하는 디바이스(1000)를 지원할 수 있는 트랜지스터, 레지스터 및/또는 커패시터를 제한 없이 포함하는 하나 이상의 전자 및/또는 광전자 구성요소를 포함할 수 있다. 일부 비제한적인 예에서, 이러한 구조는 예를 들어 1100으로 도시된 박막 트랜지스터(TFT) 구조일 수 있다. 일부 비제한적인 예에서, TFT 구조(1100)는 베이스 기판(1012) 위에 기판(10)의 다양한 층(1110, 112, 1130, 1140, 1150, 1160, 1170, 1180) 및/또는 백플레인 층(1015)의 부분을 형성하기 위해 유기 및/또는 무기 물질을 사용하여 제조될 수 있다. 도 11에서, 도시된 TFT 구조(1000)는 탑-게이트(top-gate) TFT이다. 일부 비제한적인 예에서, TFT 기술 및/또는 하나 이상의 층(1110, 1120, 1130, 1140, 1150, 1170, 1170, 1180)을 제한 없이 포함하는 구조를 사용하여 레지스터 및/또는 커패시터를 제한 없이 포함하는 비-트랜지스터 구성요소를 구현할 수 있다.
일부 비제한적인 예에서, 백플레인(1015)은 TFT 구조(1100)의 구성요소를 지지하기 위해 베이스 기판(1012)의 노출된 층 표면(11) 상에 증착된 버퍼층(1110)을 포함할 수 있다. 일부 비제한적인 예에서, TFT 구조(1100)는 반도체 활성 영역(1120), 게이트 절연층(1130), TFT 게이트 전극(1140), 층간 절연층(1150), TFT 소스 전극(1160), TFT 드레인 전극(1170) 및/또는 TFT 절연층(1180)을 포함할 수 있다. 일부 비제한적인 예에서, 반도체 활성 영역(1120)은 버퍼층(1110)의 부분 위에 형성될 수 있고, 게이트 절연층(1130)은 반도체 활성 영역(1120)을 실질적으로 덮도록 증착된다. 일부 비제한적인 예에서, 게이트 전극(1140)은 게이트 절연층(1130)의 상부에 형성될 수 있고, 층간 절연층(1150)이 그 위에 증착될 수 있다. TFT 소스 전극(1170) 및 TFT 드레인 전극(1170)은 그들이 층간 절연층(1150) 및 게이트 절연층(1130)을 통해 형성된 개구부를 통해 연장되어 그들이 반도체 활성 영역(1120)과 전기적으로 결합될 수 있도록 형성될 수 있다. 그 다음, TFT 절연층(1180)이 TFT 구조(1100) 위에 형성될 수 있다.
일부 비제한적인 예에서, 백플레인(1015)의 층들(1110, 1120, 1130, 1140, 1150, 1160, 1170, 1180) 중 하나 이상은 하부 디바이스 층을 덮는 포토레지스트의 선택적 부분을 UV 광에 노출시키기 위해 포토마스크를 사용하는 포토리소그래피를 사용하여 패턴화할 수 있다. 사용된 포토레지스트의 유형에 따라, 포토마스크의 노출된 부분 또는 노출되지 않은 부분을 제거하여 하부 디바이스 층의 원하는 부분이 드러나도록 할 수 있다. 일부 예에서, 포토레지스트는 포지티브 포토레지스트이며, 여기서 UV 광에 노출된 그의 선택적인 부분은 이후에 실질적으로 제거 가능하지 않은 반면, 그렇게 노출되지 않은 나머지 부분은 이후에 실질적으로 제거 가능하다. 일부 비제한적인 예에서, 포토레지스트는 네거티브 포토레지스트이며, 여기서 UV 광에 노출된 그의 선택적인 부분은 이후에 실질적으로 제거 가능한 반면, 그렇게 노출되지 않은 나머지 부분은 이후에 실질적으로 제거 가능하지 않다. 따라서, 패턴화된 표면은 이러한 층들(1110, 1120, 1130, 1140, 1150, 1160, 1170, 1180)의 노출된 부분을 효과적으로 제거하기 위해 화학적 및/또는 물리적으로 에칭하고/하거나, 세척하고/하거나 세척하여 제거할 수 있지만 이에 제한되지 않는다.
또한, 탑-게이트 TFT 구조(1100)가 도 11에 도시되어 있지만, 당업자는 바텀-게이트(bottom-gate) TFT 구조를 제한 없이 포함하는 다른 TFT 구조가 본 개시내용의 범위를 벗어나지 않고서도 백플레인(1015) 내에 형성될 수 있다는 것을 이해할 것이다.
일부 비제한적인 예에서, TFT 구조(1100)는 n-형 TFT 및/또는 p-형 TFT일 수 있다. 일부 비제한적인 예에서, TFT 구조(1100)는 비정질 Si(a-Si), 인듐 갈륨 아연(Zn) 산화물(IGZO) 및/또는 저온 다결정 Si(LTPS) 중 임의의 하나 이상을 포함할 수 있다.
제1 전극
제1 전극(1020)은 기판(10) 위에 증착된다. 일부 비제한적인 예에서, 제1 전극(1020)은 전원(1005)의 단자 및/또는 접지에 전기적으로 결합될 수 있다. 일부 비제한적인 예에서, 제1 전극(1020)은 적어도 하나의 구동 회로(1200)(도 12)를 통해 결합되며, 일부 비제한적인 예에서는 기판(10)의 백플레인(1015)에 적어도 하나의 TFT 구조(1100)를 포함할 수 있다.
일부 비제한적인 예에서, 제1 전극(1020)은 애노드(1241)(도 12) 및/또는 캐소드(1242)(도 12)를 포함할 수 있다. 일부 비제한적인 예에서, 제1 전극(1020)은 애노드(1241)이다.
일부 비제한적인 예에서, 제1 전극(1020)은 기판(10)(기판의 일부) 위에 적어도 하나의 전도성 박막을 증착시킴으로써 형성될 수 있다. 일부 비제한적인 예에서, 기판(10)의 측면 양태에 걸쳐 공간적 배열로 배치된 복수의 제1 전극(1020)이 있을 수 있다. 일부 비제한적인 예에서, 이러한 적어도 하나의 제1 전극(1020) 중 하나 이상은 측면 양태에 공간 배열로 배치된 TFT 절연층(1180)(절연층의 일부) 위에 증착될 수 있다. 그런 경우, 일부 비제한적인 예에서, 이러한 적어도 하나의 제1 전극(1020) 중 적어도 하나는 도 13에 도시된 바와 같이 대응하는 TFT 절연층(1180)의 개구를 통해 연장되어 백플레인(1015) 내의 TFT 구조(1100)의 전극(1140, 1160, 1170)에 전기적으로 결합될 수 있다. 도 13에서, 적어도 하나의 제1 전극(1020)의 부분은 TFT 드레인 전극(1170)에 결합된 것으로 도시되어 있다.
일부 비제한적인 예에서, 적어도 하나의 제1 전극(1020) 및/또는 이의 적어도 하나의 박막은 임의의 하나 이상의 층이 제한 없이 박막일 수 있는 적어도 하나의 층에서 Mg, Al, 칼슘(Ca), Zn, Ag, Cd, Ba, 또는 Yb를 제한 없이 포함하는 하나 이상의 금속 물질, 또는 임의의 이러한 물질을 함유하는 합금을 제한 없이 포함하는 이러한 물질 중의 임의의 둘 이상의 조합, 비제한적으로 불소 주석 산화물(FTO), 인듐 아연 산화물(IZO), 또는 인듐 주석 산화물(ITO)과 같은 삼원 조성물, 또는 이들 중 임의의 둘 이상 또는 다양한 비율의 조합을 제한 없이 포함하는 투명 전도성 산화물(TCO)을 제한 없이 포함하는 하나 이상의 금속 산화물, 또는 이들 중 임의의 둘 이상의 조합을 제한 없이 포함하는 다양한 물질을 포함할 수 있다.
일부 비제한적인 예에서, 제1 전극(1020)을 포함하는 얇은 전도성 필름은 증발(열 증발 및/또는 전자빔 증발을 포함하지만 이에 제한되지 않음), 포토리소그래피, 프린팅(잉크 젯 및/또는 증기 젯 프린팅, 릴-투-릴 프린팅 및/또는 마이크로-접촉 전사 프린팅을 포함하지만 이에 제한되지 않음), PVD(스퍼터링을 포함하지만 이에 제한되지 않음), CVD(PECVD 및/또는 OVPD를 포함하지만 이에 제한되지 않음), 레이저 어닐링, LITI 패터닝, ALD, 코팅(스핀 코팅, 딥 코팅, 라인 코팅 및/또는 스프레이 코팅을 포함하지만 이에 제한되지 않음), 및/또는 이들 중 임의의 둘 이상의 조합을 제한 없이 포함하는 매우 다양한 기술을 사용하여 선택적으로 증착, 증착 및/또는 처리될 수 있다.
제2 전극
제2 전극(1040)은 적어도 하나의 반도체 층(1030) 위에 증착된다. 일부 비제한적인 예에서, 제2 전극(1040)은 전원(1005)의 단자 및/또는 접지에 전기적으로 결합된다. 일부 비제한적인 예에서, 제2 전극(1040)은 적어도 하나의 구동 회로(1200)를 통해 결합되며, 일부 비제한적인 예에서는 기판(10)의 백플레인(1015)에 적어도 하나의 TFT 구조(1100)를 포함할 수 있다.
일부 비제한적인 예에서, 제2 전극(1040)은 애노드(1241) 및/또는 캐소드(1242)를 포함할 수 있다. 일부 비제한적인 예에서, 제2 전극(1030)은 캐소드(1242)이다.
일부 비제한적인 예에서, 제2 전극(1040)은 적어도 하나의 반도체 층(1030)(이의 일부) 위에 증착 층(330)을, 일부 비제한적인 예에서는, 적어도 하나의 박막 필름으로서 증착시킴으로써 형성될 수 있다. 일부 비제한적인 예에서, 적어도 하나의 반도체 층(1030)의 측면 양태에 걸쳐 공간적 배열로 배치된 복수의 제2 전극(1040)이 있을 수 있다.
일부 비제한적인 예에서, 적어도 하나의 제2 전극(1040)은 임의의 하나 이상의 층이 제한 없이 전도성 박막일 수 있는 적어도 하나의 층, 및/또는 하나 이상의 비-금속 물질에서 Mg, Al, Ca, Zn, Ag, Cd, Ba 또는 Yb를 제한 없이 포함하는 하나 이상의 금속 물질, 또는 임의의 이러한 물질을 함유하는 합금을 제한 없이 포함하는 이러한 물질 중의 임의의 둘 이상의 조합, 비제한적으로 FTO, IZO, 또는 ITO와 같은 삼원 조성물, 또는 이들 중 임의의 둘 이상 또는 다양한 비율의 조합을 제한 없이 포함하는 TCO를 제한 없이 포함하는 하나 이상의 금속 산화물, 또는 산화아연(ZnO) 또는 인듐(In) 또는 Zn을 함유하는 다른 산화물, 또는 이들 중 임의의 둘 이상의 조합을 제한 없이 포함하는 다양한 물질을 포함할 수 있다. 일부 비제한적인 예에서, Mg:Ag 합금의 경우, 이러한 합금 조성은 부피 기준으로 약 1:9 내지 약 9:1의 범위일 수 있다.
일부 비제한적인 예에서, 제2 전극(1040)을 포함하는 얇은 전도성 필름은 증발(열 증발 및/또는 전자빔 증발을 포함하지만 이에 제한되지 않음), 포토리소그래피, 프린팅(잉크 젯 및/또는 증기 젯 프린팅, 릴-투-릴 프린팅 및/또는 마이크로-접촉 전사 프린팅을 포함하지만 이에 제한되지 않음), PVD(스퍼터링을 포함하지만 이에 제한되지 않음), CVD(PECVD 및/또는 OVPD를 포함하지만 이에 제한되지 않음), 레이저 어닐링, LITI 패터닝, ALD, 코팅(스핀 코팅, 딥 코팅, 라인 코팅 및/또는 스프레이 코팅을 포함하지만 이에 제한되지 않음), 및/또는 이들 중 임의의 둘 이상의 조합을 제한 없이 포함하는 매우 다양한 기술을 사용하여 선택적으로 적용, 증착 및/또는 처리될 수 있다.
일부 비제한적인 예에서, 제2 전극(1040)의 증착은 오픈 마스크(600 600), 및/또는 마스크 없는 증착 공정을 사용하여 수행될 수 있다.
일부 비제한적인 예에서, 제2 전극(1040)은 복수의 이러한 층 및/또는 코팅을 포함할 수 있다. 일부 비제한적인 예에서, 이러한 층 및/또는 코팅은 서로의 상부에 배치된 별개의 층 및/또는 코팅일 수 있다.
일부 비제한적인 예에서, 제2 전극(1040)은 Yb/Ag 이중층 코팅을 포함할 수 있다. 비제한적인 예로서, 이러한 이중층 코팅은 Yb 코팅에 이어 Ag 코팅을 증착함으로써 형성될 수 있다. 이러한 Ag 코팅의 두께는 Yb 코팅의 두께보다 두꺼울 수 있다.
일부 비제한적인 예에서, 제2 전극(1040)은 적어도 하나의 금속 층 및/또는 적어도 하나의 산화물 층을 포함하는 다중층 전극(1040)일 수 있다.
일부 비제한적인 예에서, 제2 전극(1040)은 풀러렌(fullerene) 및 Mg를 포함할 수 있다.
비제한적인 예로서, 이러한 코팅은 풀러렌 코팅에 이어 Mg 코팅을 증착함으로써 형성될 수 있다. 일부 비제한적인 예에서, 풀러렌은 Mg 코팅 내에 분산되어 풀러렌-함유 Mg 합금 코팅을 형성할 수 있다. 이러한 코팅의 비제한적인 예는 2015년 10월 8일자로 공개된 미국 특허 출원 공개 제2015/0287846호 및/또는 2017년 8월 15일자로 출원되고 2018년 2월 22일자로 WO2018/033860호로 공개된 PCT 국제 출원 PCT/IB2017/054970호에 기술되어 있다.
구동 회로
본 개시내용에서, 서브-픽셀(3541-3543)(도 35)의 개념은 본원에서는 단지 설명의 단순성을 위해 서브-픽셀(244x)로서 지칭될 수 있다. 유사하게, 본 개시내용에서, 픽셀(1240)(도 12)의 개념은 그의 적어도 하나의 서브-픽셀(244x)의 개념과 함께 논의될 수 있다. 설명의 단순성을 위해, 이러한 복합 개념은, 문맥상 달리 지시하지 않는 한, 본원에서는 "(서브-) 픽셀 1240/244x"로서 지칭되며 이러한 용어는 픽셀(1240) 및/또는 적어도 하나의 서브 픽셀(244x) 중 어느 하나 또는 둘 다를 제안하는 것으로 이해한다.
도 12는 예를 들어 백플레인(1015)에 도시된 하나 이상의 TFT 구조(1100)에 의해 제공될 수 있는 예시적인 구동 회로에 대한 회로도이다. 도시된 예에서, 일반적으로 1200으로 도시되는 회로는 예를 들어 제1 전극(1020) 및 제2 전극(1040)에 전류를 공급하고, 디바이스(1000)(및 /또는 (서브-) 픽셀 1240/244x)로부터 광자의 방출을 제어하기 위한 능동-매트릭스 OLED(AMOLED) 디바이스(1000)(및/또는 그의 (서브-) 픽셀 1240/244x)용의 구동 회로이다. 도시된 회로(1200)는 복수의 p-형 탑-게이트 박막 TFT 구조(1100)를 포함하지만, 회로(1200)는 하나 또는 복수의 박막 층으로서 형성되든 그렇지 않든 간에 하나 이상의 p-형 바텀-게이트 TFT 구조(1100), 하나 이상의 n-형 탑-게이트 TFT 구조(1100), 하나 이상의 n-형 바텀-게이트 TFT 구조(1100), 하나 이상의 다른 TFT 구조들(1100), 및/또는 이들의 임의의 조합을 동등하게 포함할 수 있다. 회로(1200)는, 일부 비제한적인 예에서, 스위칭 TFT(1210), 구동 TFT(1220) 및 스토리지 커패시터(1230)를 포함한다.
OLED 디스플레이(1000)의 (서브-) 픽셀(1240/244x)은 다이오드(1240)로 표시된다. 스위칭 TFT(1210)의 소스(1211)는 데이터(또는, 일부 비제한적인 예에서는, 열(column) 선택) 라인(1230)에 결합된다. 스위칭 TFT(1210)의 게이트(1212)는 게이트(또는, 일부 비제한적인 예에서는, 행(row) 선택) 라인(1231)에 결합된다. 스위칭 TFT(1210)의 드레인(1213)은 구동 TFT(1220)의 게이트(1222)에 결합된다.
구동 TFT(1220)의 소스(1221)는 전원(1005)의 양극(또는 음극) 단자에 결합된다. 전원(1005)의 (양극) 단자는 전원 공급 라인(VDD)(1232)으로 표시된다.
구동 TFT(1220)의 드레인(1223)은 구동 TFT(1220) 및 다이오드(1240)(및/또는 OLED 디스플레이(1000)의 (서브-) 픽셀(1240/244x))가 전원 공급 라인(VDD)(1232)과 접지 사이에서 직렬로 결합되도록 다이오드(1240)(OLED 디스플레이(1000)의 (서브-) 픽셀(1240/244x)을 나타냄)의 애노드(1241)(일부 비제한적인 예에서, 제1 전극(1020)일 수 있음)에 결합된다.
다이오드(1240)(OLED 디스플레이(1000)의 (서브-) 픽셀(1240/244x)을 나타냄)의 캐소드(1242)(일부 비제한적인 예에서, 제2 전극(1040)일 수 있음)는 회로(1200)에서 레지스터(1250)로 표시된다.
스토리지 커패시터(1230)는 그의 각각의 단부에서 구동 TFT(1220)의 소스(1221) 및 게이트(1222)에 결합된다. 구동 TFT(1220)는 스토리지 커패시터(1230)에 저장된 전하의 전압에 따라 다이오드(1240)(OLED 디스플레이(1000)의 (서브-) 픽셀(1240/244x)을 나타냄)를 통해 흐르는 전류를 조절하여 다이오드(1240)가 원하는 휘도를 출력하도록 한다. 스토리지 커패시터(1230)의 전압은 스위칭 TFT(1210)에 의해 설정되어 데이터 라인(1230)에 결합된다.
일부 비제한적인 예에서, 시간 경과에 따른 스위칭 TFT(1210) 및/또는 구동 TFT(1220)의 제조 공정 및/또는 열화 동안의 변동으로부터 트랜지스터 특성의 임의의 편차를 보상하기 위해 보상 회로(1260)가 제공될 수 있다.
반도체 층
일부 비제한적인 예에서, 적어도 하나의 반도체 층(1030)은 복수의 층(1031, 1033, 1035, 1037, 1039)을 포함할 수 있으며, 이들 중 임의의 것은, 일부 비제한적인 예에서, 정공 주입층(HIL: hole injection layer)(1031), 정공 수송층(HTL: hole transport layer)(1033), 발광층(EML: emissive layer)(1035), 전자 수송층(ETL: electron transport layer)(1037) 및/또는 전자 주입층(EIL: electron injection layer)(1039) 중의 하나 이상을 비제한적으로 포함할 수 있는 박막 필름 형태의 스택 구성으로 배치될 수 있다. 본 개시내용에서, 용어 "반도체 층(들)"은 OLED 디바이스(1000)의 층들(1031, 1033, 1035, 1037, 1039)이 일부 비제한적인 예에서는 유기 반도체 물질을 포함할 수 있기 때문에 "유기 층(들)"과 상호 교환적으로 사용될 수 있다.
일부 비제한적인 예에서, 적어도 하나의 반도체 층(1030)은 복수의 EMLs(1035)을 포함하는 "탠덤(tandem)" 구조를 형성할 수 있다. 일부 비제한적인 예에서, 이러한 탠덤 구조는 또한 적어도 하나의 전하 생성 층(CGL: charge generation layer)을 포함할 수 있다.
일부 비제한적인 예에서, 적어도 하나의 반도체 층(1030)을 구성하는 스택의 층(1031, 1033, 1035, 1037, 1039)을 포함하는 박막 필름은 증발(열 증발 및/또는 전자빔 증발을 포함하지만 이에 제한되지 않음), 포토리소그래피, 프린팅(잉크 젯 및/또는 증기 젯 프린팅, 릴-투-릴 프린팅 및/또는 마이크로-접촉 전사 프린팅을 포함하지만 이에 제한되지 않음), PVD(스퍼터링을 포함하지만 이에 제한되지 않음), CVD(PECVD 및/또는 OVPD를 포함하지만 이에 제한되지 않음), 레이저 어닐링, LITI 패터닝, ALD, 코팅(스핀 코팅, 딥 코팅, 라인 코팅 및/또는 스프레이 코팅을 포함하지만 이에 제한되지 않음), 및/또는 이들 중 임의의 둘 이상의 조합을 제한 없이 포함하는 매우 다양한 기술을 사용하여 선택적으로 적용, 증착 및/또는 처리될 수 있다.
당업자는 반도체 층(1031, 1033, 1035, 1037, 1039) 중 하나 이상을 생략하고/하거나 결합함으로써 디바이스(1000)의 구조를 변경할 수 있다는 것을 쉽게 이해할 것이다.
또한, 적어도 하나의 반도체 층(1030)의 층들(1031, 1033, 1035, 1037, 1039) 중 임의의 층은 임의의 수의 서브-층을 포함할 수 있다. 또한, 이러한 층들(1031, 1033, 1035, 1037, 1039) 및/또는 그의 서브-층(들) 중 임의의 층은 다양한 혼합물(들) 및/또는 조성 구배(들)를 포함할 수 있다. 또한, 당업자는 디바이스(1000)가 무기 및/또는 유기금속 물질을 함유하는 하나 이상의 층을 포함할 수 있으며 유기 물질 단독으로만 구성된 디바이스로 반드시 제한되지 않는다는 것을 이해할 것이다. 비제한적인 예로서, 디바이스(1000)는 하나 이상의 양자점을 포함할 수 있다.
일부 비제한적인 예에서, HIL(1031)은 애노드(1241)에 의한 정공의 주입을 용이하게 할 수 있는 정공 주입 물질을 사용하여 형성될 수 있다.
일부 비제한적 예에서, HTL(1033)은, 일부 비제한적 예에서, 높은 정공 이동성을 나타낼 수 있는 정공 수송 물질을 사용하여 형성될 수 있다.
일부 비제한적 예에서, ETL(1037)은, 일부 비제한적 예에서, 높은 전자 이동성을 나타낼 수 있는 전자 수송 물질을 사용하여 형성될 수 있다.
일부 비제한적인 예에서, EIL(1039)은 캐소드(1242)에 의한 전자의 주입을 용이하게 할 수 있는 전자 주입 물질을 사용하여 형성될 수 있다.
일부 비제한적 예에서, EML(1035)은, 비제한적 예로서, 호스트 물질을 적어도 하나의 이미터 물질로 도핑함으로써 형성될 수 있다. 일부 비제한적인 예에서, 이미터 물질은 형광 이미터, 인광 이미터, 열적으로 활성화된 지연 형광(TADF: thermally activated delayed fluorescence) 이미터 및/또는 이들의 복수의 임의의 조합일 수 있다.
일부 비제한적인 예에서, 디바이스(1000)는 OLED일 수 있으며, 여기서 적어도 하나의 반도체 층(1030)은 전도성 박막 필름 전극들(1020, 1040) 사이에 개재된 적어도 하나의 EML(10035)을 포함하고, 이에 의해 이들 사이에 전위차가 인가될 때, 정공은 애노드(1241)를 통하여 적어도 하나의 반도체 층(1030)으로 주입되고 전자는 캐소드(1242)를 통하여 적어도 하나의 반도체층(1030)으로 주입된다.
주입된 정공 및 전자는 그들이 서로 도달하여 만날 때까지 다양한 층들(1031, 1033, 1035, 1037, 1039)을 통해 이동하는 경향이 있다. 정공 및 전자가 아주 근접하여 있을 경우, 그들은 쿨롱 힘(Coulomb force)으로 인하여 서로 끌어당기는 경향이 있으며, 일부 예에서는, 결합하여 엑시톤(exciton)이라 지칭되는 결합 상태의 전자-정공 쌍을 형성할 수 있다. 특히 엑시톤이 EML(1035)에서 형성될 수 있는 경우, 엑시톤은 방사 재결합 과정(radiative recombination process)을 통해 붕괴될 수 있으며, 여기서 광자가 방출된다. 방사 재결합 과정의 유형은 엑시톤의 스핀 상태에 따라 달라질 수 있다. 일부 예에서, 엑시톤은 단일항 또는 삼중항 스핀 상태를 갖는 것을 특징으로 할 수 있다. 일부 비제한적인 예에서, 단일항 엑시톤의 방사 붕괴는 형광을 생성할 수 있다. 일부 비제한적인 예에서, 삼중항 엑시톤의 방사 붕괴는 인광을 생성할 수 있다.
보다 최근에는, TADF를 제한 없이 포함하는 OLED용의 다른 광자 방출 메커니즘이 제안되고 연구되고 있다. 일부 비제한적인 예에서, TADF 방출은 열 에너지의 도움으로 시스템간 역방향 교차 과정(reverse inter-system crossing process)을 통해 삼중항 엑시톤을 단일항 엑시톤으로 변환한 다음 단일항 엑시톤의 방사 붕괴를 통해 발생된다.
일부 비제한적인 예에서, 특히 엑시톤이 EML(1035)에서 형성되지 않는 경우, 엑시톤은 비-방사 과정을 통해 붕괴될 수 있으며, 여기서 광자는 전혀 방출되지 않는다.
본 개시내용에서, OLED 디바이스(1000)의 "내부 양자 효율"(IQE: internal quantum efficiency)이라는 용어는 디바이스(1000)에서 생성되는 모든 전자-정공 쌍들 중 방사 재결합 과정을 통해 붕괴되어 광자를 방출하는 비율을 지칭한다.
본 개시내용에서, OLED 디바이스(1000)의 "외부 양자 효율"(EQE: external quantum efficiency)이라는 용어는 디바이스(1000)에 의해 방출된 광자의 수에 대한 디바이스(1000)에 전달된 전하 캐리어의 비율을 지칭한다. 일부 비제한적인 예에서, 100%의 EQE는 디바이스(1000) 내로 주입되는 각각의 전자에 대해 하나의 광자가 방출되는 것을 나타낸다.
당업자는 디바이스(1000)의 EQE가, 일부 비제한적인 예에서는, 동일한 디바이스(1000)의 IQE보다 실질적으로 더 낮을 수 있다는 것을 이해할 것이다. 소정의 디바이스(1000)의 EQE와 IQE 간의 차이는 일부 비제한적인 예에서는 디바이스(1000)의 다양한 구성요소에 의해 야기되는 광자의 흡착율 및 반사율을 제한 없이 포함하는 다수의 인자에 기인할 수 있다.
일부 비제한적인 예에서, 디바이스(1000)는 적어도 하나의 반도체 층(1030)이 적어도 하나의 양자점을 포함하는 활성층을 포함하는 전자 발광 양자점 디바이스일 수 있다. 전류가 전원(1005)에 의해 제1 전극(1020) 및 제2 전극(1040)에 제공될 수 있을 때, 그들 사이에 적어도 하나의 반도체 층(1030)을 포함하는 활성층으로부터 광자가 방출된다.
당업자는 디바이스(1000)의 구조가 하나의 반도체 층(1030) 스택 내의 적절한 위치(들)에 정공 차단층(도시되지 않음), 전자 차단층(도시되지 않음), 추가의 전하 수송층(도시되지 않음) 및/또는 추가의 전하 주입층(도시되지 않음)을 제한 없이 포함하는 하나 이상의 추가의 층(도시되지 않음)을 도입함으로써 변경될 수 있다는 것을 쉽게 이해할 것이다.
배리어 코팅
일부 비제한적인 예에서, 배리어 코팅(2050)은 제1 전극(1020), 제2 전극(1040), 및 적어도 하나의 반도체 층(1030) 및/또는 그 위에 디바이스(1000)가 배치되는 기판(10)의 다양한 층을 둘러싸고/싸거나 캡슐화하기 위해 제공될 수 있다.
일부 비제한적인 예에서, 배리어 코팅(2050)은 적어도 하나의 반도체 층(1030) 및/또는 캐소드(1242)를 포함한 디바이스(1000)의 다양한 층들(1020, 1030, 1040)이 습기 및/또는 주변 공기에 노출되는 것을 방지하기 위해 제공될 수 있는데, 그 이유는 이러한 층들(1020, 1030, 1040)이 쉽게 산화될 수 있기 때문이다.
일부 비제한적인 예에서, 매우 불균일한 표면에 배리어 코팅(2050)을 적용하면 그러한 표면에 대한 배리어 코팅(2050)의 불량한 접착 가능성을 증가시킬 수 있다.
일부 비제한적인 예에서, 배리어 코팅(2050)의 부재 및/또는 제대로 적용되지 않은 배리어 코팅(2050)은 디바이스(1000)의 결함 및/또는 부분적 및/또는 전체적인 고장을 야기하고/하거나 기여할 수 있다. 일부 비제한적인 예에서, 제대로 적용되지 않은 배리어 코팅(2050)은 디바이스(1000)에 대한 배리어 코팅(2050)의 접착력을 감소시킬 수 있다. 일부 비제한적인 예에서, 배리어 코팅(2050)의 불량한 접착력은 특히 디바이스(1000)가 굴곡되거나 구부러진 경우 배리어 코팅(2050)이 디바이스(1000)에서 전체적으로 또는 부분적으로 박리될 가능성을 증가시킬 수 있다. 일부 비제한적인 예에서, 제대로 적용되지 않은 배리어 코팅(2050)은 배리어 코팅(2050)의 도포 동안 배리어 코팅(2050)과 배리어 코팅(2050)이 적용된 디바이스(1000)의 하부 표면 사이에 에어 포켓이 포획되는 것을 허용할 수 있다.
일부 비제한적인 예에서, 배리어 코팅(2050)은 박막 캡슐화(TFE: thin film encapsulation) 층(2950)(도 29b)일 수 있으며, 증발(열 증발 및/또는 전자빔 증발을 포함하지만 이에 제한되지 않음), 포토리소그래피, 프린팅(잉크 젯 및/또는 증기 젯 프린팅, 릴-투-릴 프린팅 및/또는 마이크로-접촉 전사 프린팅을 포함하지만 이에 제한되지 않음), PVD(스퍼터링을 포함하지만 이에 제한되지 않음), CVD(PECVD 및/또는 OVPD를 포함하지만 이에 제한되지 않음), 레이저 어닐링, LITI 패터닝, ALD, 코팅(스핀 코팅, 딥 코팅, 라인 코팅 및/또는 스프레이 코팅을 포함하지만 이에 제한되지 않음), 및/또는 이들 중 임의의 둘 이상의 조합을 제한 없이 포함하는 매우 다양한 기술을 사용하여 선택적으로 적용, 증착 및/또는 처리될 수 있다.
일부 비제한적인 예에서, 배리어 코팅(2050)은 디바이스(1000) 상에 미리 형성된 배리어 필름을 라미네이팅함으로써 제공될 수 있다. 일부 비제한적인 예에서, 배리어 코팅(2050)은 유기 물질, 무기 물질 및/또는 이들의 임의의 조합 중 적어도 하나를 포함하는 다중층 코팅을 포함할 수 있다. 일부 비제한적인 예에서, 배리어 코팅(2050)은 게터 물질 및/또는 건조제를 추가로 포함할 수 있다.
측면 양태
일부 비제한적인 예에서, 예를 들어 OLED 디바이스(1000)가 조명 패널을 포함하는 경우, 디바이스(1000)의 전체 측면 양태는 단일 조명 요소에 대응할 수 있다. 이와 같이, 도 10에 도시된 실질적으로 평면인 단면 프로파일은 실질적으로 디바이스(1000)의 전체 측면 양태를 따라 연장될 수 있어서, 광자는 실질적으로 디바이스의 전체 측면 범위를 따라 디바이스(1000)로부터 방출된다. 일부 비제한적인 예에서, 이러한 단일 조명 요소는 디바이스(1000)의 단일 구동 회로(1200)에 의해 구동될 수 있다.
일부 비제한적인 예에서, 예를 들어 OLED 디바이스(1000)가 디스플레이 모듈을 포함하는 경우, 디바이스(1000)의 측면 양태는 디바이스(1000)의 복수의 발광 영역(2210)으로 세분될 수 있으며, 여기서 디바이스 구조(1000)의 단면 양태는 도 10에서 제한 없이 도시된 각각의 발광 영역(들)(2210) 내에서 동력을 공급하였을 때 그로부터 광자의 방출을 야기한다.
발광 영역
일부 비제한적인 예에서, 디바이스(1000)의 개별 발광 영역(2210)은 측면 패턴으로 레이아웃될 수 있다. 일부 비제한적인 예에서, 패턴은 제1 측면 방향을 따라 연장될 수 있다. 일부 비제한적인 예에서, 패턴은 또한, 일부 비제한적인 예에서, 제1 측면 방향에 대해 실질적으로 법선 방향일 수 있는 제2 측면 방향을 따라 연장될 수도 있다. 일부 비제한적인 예에서, 패턴은 이러한 패턴의 다수의 요소를 가질 수 있으며, 이들 각각의 요소는 그의 발광 영역(2210)에 의해 방출된 광의 파장, 이러한 발광 영역(2210)의 형상, (제1 및/또는 제2 측면 방향(들) 중 어느 하나 또는 둘 모두에 따른) 치수, (제1 및/또는 제2 측면 방향(들) 중 어느 하나 및/또는 둘 모두에 대한) 배향 및/또는 패턴의 이전 요소로부터의 (제1 및/또는 제2 측면 방향(들) 중 어느 하나 또는 둘 모두에 대한) 간격을 제한 없이 포함하는 그들의 하나 이상의 특징을 특징으로 한다. 일부 비제한적인 예에서, 패턴은 제1 및/또는 제2 측면 방향(들) 중 어느 하나 또는 둘 모두에서 반복될 수 있다.
일부 비제한적인 예에서, 디바이스(1000)의 각각의 개별 발광 영역(2210)은 디바이스(1000)의 백플레인(1015) 내의 대응하는 구동 회로(1200)와 연관되고 그에 의해 구동되며, 여기서 다이오드(1240)는 연관된 발광 영역(2210)을 위한 OLED 구조에 대응한다. 발광 영역(2210)이 제1(행) 측면 방향 및 제2(열) 측면 방향 모두로 연장되는 규칙적인 패턴으로 레이아웃되는 경우를 제한 없이 포함하는 일부 비제한적인 예에서, 제1 측면 방향으로 연장되는 발광 영역(2210)의 각각의 행에 대응하는 게이트(또는 행 선택) 라인(1231)일 수 있는 백플레인(1015) 내의 신호 라인(1230, 1231) 및, 일부 비제한적인 예에서, 제2 측면 방향으로 연장되는 발광 영역(2210)의 각각의 열에 대응하는 데이터(또는 열 선택) 라인(1230)일 수 있는 신호 라인(1230, 1231)이 있을 수 있다. 이러한 비제한적인 구성에서, 행 선택 라인(1231) 상의 신호는 거기에 전기적으로 결합된 스위칭 TFT(들)(1210)의 개개의 게이트(1212)에 동력을 공급할 수 있고 데이터 라인(1230) 상의 신호는 거기에 전기적으로 결합된 스위칭 TFT(들)(1210)의 개개의 소스에 동력을 공급할 수 있으므로, 행 선택 라인(1231)/데이터 라인(1230) 쌍 상의 신호는 전기적으로 결합되고 전원(1015)의 양극 단자(전원 공급 라인 VDD(1232)로 표시됨)에 의해 이러한 쌍과 연관된 발광 영역(2210)의 OLED 구조의 애노드(1241)에 동력을 공급하여 그로부터 광자의 방출을 야기하고 그의 캐소드(1242)는 전원(1015)의 음극 단자에 전기적으로 결합될 것이다.
일부 비제한적인 예에서, 디바이스(1000)의 각각의 발광 영역(2210)은 단일 디스플레이 픽셀(1240)에 대응한다. 일부 비제한적인 예에서, 각각의 픽셀(1240)은 소정의 파장 스펙트럼에서 광을 방출한다. 일부 비제한적인 예에서, 파장 스펙트럼은 가시 스펙트럼의 색상에 대응하지만, 이로 제한되지 않는다.
일부 비제한적인 예에서, 디바이스(1000)의 각각의 발광 영역(2210)은 디스플레이 픽셀(1240)의 서브-픽셀(244x)에 대응한다. 일부 비제한적인 예에서, 복수의 서브-픽셀(244x)을 조합하여 단일 디스플레이 픽셀(1240)을 형성하거나 또는 나타낼 수 있다.
일부 비제한적인 예에서, 단일 디스플레이 픽셀(1240)은 3개의 서브-픽셀(3541-3543)로 나타낼 수 있다. 일부 비제한적인 예에서, 3개의 서브-픽셀(3541-3543)은 각각 R(적색) 서브-픽셀(3541), G(녹색) 서브-픽셀(3542) 및/또는 B(청색) 서브-픽셀(3543)로 표시될 수 있다. 일부 비제한적인 예에서, 단일 디스플레이 픽셀(1240)은 4개의 서브-픽셀(244x)로 나타낼 수 있으며, 여기서 이러한 서브-픽셀(244x) 중 3개는 R, G 및 B 서브-픽셀(3541-3543)로 표시될 수 있으며 제4 서브-픽셀(244x)은 화이트(W) 서브-픽셀(244x)로 표시될 수 있다. 일부 비제한적인 예에서, 소정의 서브-픽셀(244x)에 의해 방출된 광의 방출 스펙트럼은 서브-픽셀(244x)에 의해 표시되는 색상에 대응한다. 일부 비제한적인 예에서, 광의 파장은 이러한 색상에 대응하는 것이 아니라 당업자에게 명백한 방식으로 추가 처리를 수행하여 파장을 그에 대응하는 색상으로 변환시킨다.
상이한 색상의 서브-픽셀(244x)의 파장은 상이할 수 있기 때문에, 이러한 서브-픽셀(244x)의 광학 특성은 특히 실질적으로 균일한 두께 프로파일을 갖는 공통 전극(1020, 1040)이 상이한 색상의 서브-픽셀(244x)에 사용되는 경우에 서로 다를 수 있다.
실질적으로 균일한 두께를 갖는 공통 전극(1020, 1040)이 디바이스(1000)에서 제2 전극(1040)으로 제공될 수 있는 경우, 디바이스(1000)의 광학적 성능은 각각의 (서브-)픽셀(1240/244x)과 연관된 방출 스펙트럼에 따라 용이하게 미세 조정되지 않을 수 있다. 이러한 OLED 디바이스(1000)에 사용되는 제2 전극(1040)은, 일부 비제한적인 예에서, 복수의 (서브-)픽셀(1240/244x)을 코팅하는 공통 전극(1020, 1040)일 수 있다. 비제한적인 예로서, 이러한 공통 전극(1020, 1040)은 디바이스(1000) 전체에 걸쳐 실질적으로 균일한 두께를 갖는 비교적 얇은 전도성 필름일 수 있다. 일부 비제한적인 예에서, 상이한 (서브-)픽셀(들)(1240/244x) 내에 배치된 유기층의 두께를 변화시킴으로써 각각의 (서브-)픽셀(1240/244x) 색상과 연관된 광학 미세공동 효과(optical microcavity effect)들을 조정하려는 노력을 하여 왔지만, 이러한 접근 방식은, 일부 비제한적인 예에서는, 적어도 일부 경우에 상당한 정도의 광학 미세공동 효과의 조정을 제공할 수 있다. 또한, 일부 비제한적인 예에서, 이러한 접근 방식은 OLED 디스플레이 생산 환경에서 구현하기 어려울 수 있다.
결과적으로, 일부 비제한적인 예에서 OLED 디바이스(1000)를 제한 없이 포함하는 광전자 디바이스를 구성하는 데 사용될 수 있는 상이한 굴절률을 갖는 많은 박막 층 및 코팅에 의해 생성되는 광학 계면의 존재는 상이한 색상의 서브-픽셀(244x)에 대한 상이한 광학 미세공동 효과를 생성할 수 있다.
디바이스(1000)에서 관찰된 미세공동 효과에 영향을 미칠 수 있는 일부 인자는 전체 경로 길이(일부 비제한적인 예에서는 디바이스(1000)로부터 방출된 광자가 통과하여 외부-결합되기 전에 이동할 상기 디바이스의 전체 두께에 해당할 수 있음) 및 다양한 층 및 코팅의 굴절률을 포함하지만, 이에 제한되지 않는다.
일부 비제한적인 예에서, (서브-) 픽셀(1240/244x)의 발광 영역(들)(2210)의 측면 양태(1310) 내에서 및 전체에 걸쳐 전극(1020, 1040)의 두께를 조절하면 관찰 가능한 미세공동 효과에 영향을 미칠 수 있다. 일부 비제한적인 예에서, 이러한 영향은 전체 광로 길이의 변화에 기인할 수 있다.
일부 비제한적인 예에서, 전체 광로 길이의 변화에 더하여, 전극(1020, 1040)의 두께의 변화도 또한, 일부 비제한적인 예에서, 이를 통과하는 빛의 굴절률을 변화시킬 수 있다. 일부 비제한적인 예에서, 이는 특히 전극(1020, 1040)이 적어도 하나의 증착 층(330)으로 형성될 수 있는 경우일 수 있다.
일부 비제한적인 예에서, 적어도 하나의 광학 미세공동 효과를 조절함으로써 변경될 수 있는 디바이스(1000)의 광학 특성, 및/또는, 일부 비제한적인 예에서는, (서브-) 픽셀(1240/244x)의 발광 영역(들)(2210)의 측면 양태(1310) 전체에 걸친 광학 특성은 방출 스펙트럼, 강도(광도를 포함하지만 이에 제한되지 않음) 및/또는 휘도의 각도 의존성 및/또는 방출된 광의 색상 이동을 제한 없이 포함하는 방출된 광의 각도 분포를 포함한다.
일부 비제한적인 예에서, 서브-픽셀(244x)은 제1 디스플레이 픽셀(1240)을 나타내기 위해 다른 서브-픽셀(244x)의 제1 세트와 연관되고 또한 제2 디스플레이 픽셀(1240)을 나타내기 위해 다른 서브-픽셀(244x)의 제2 세트와 연관되므로, 제1 및 제2 디스플레이 픽셀(340)은 그들과 연관된 동일한 서브-픽셀(들)(244x)을 가질 수 있다.
서브-픽셀(244x)에서 디스플레이 픽셀(340)로의 패턴 및/또는 조직은 계속 발전하고 있다. 현재 및 미래의 모든 패턴 및/또는 조직은 본 개시내용의 범위에 속하는 것으로 간주된다.
비발광 영역
일부 비제한적인 예에서, 디바이스(1000)의 다양한 발광 영역(2210)은 적어도 하나의 측면 방향으로 하나 이상의 비-발광 영역(2220)에 의해 실질적으로 둘러싸이고 분리되며, 여기서 도 10에 비제한적으로 도시된 디바이스 구조(1000)의 단면 양태에 따른 구조 및/또는 구성은 그로부터 광자가 방출되는 것을 실질적으로 억제하도록 변경된다. 일부 비제한적인 예에서, 비발광 영역(2220)은 측면 양태에서 발광 영역(2210)이 실질적으로 없는 영역을 포함한다.
따라서, 도 13의 단면도에 도시된 바와 같이, 적어도 하나의 반도체 층(1030)의 다양한 층들의 측면 토폴로지는 적어도 하나의 비-발광 영역(2220)에 의해 (적어도 하나의 측면 방향으로) 둘러싸인 적어도 하나의 발광 영역(2210)을 정의하도록 변경될 수 있다.
일부 비제한적인 예에서, 단일 디스플레이 (서브-) 픽셀(1240/244x)에 대응하는 발광 영역(2210)은 측면 양태(1320)를 갖는 적어도 하나의 비-발광 영역(2220)에 의해 적어도 하나의 측면 방향으로 둘러싸인 측면 양태(1310)를 갖는 것으로 이해될 수 있다.
이하, OLED 디스플레이(1000)의 단일 디스플레이 (서브-) 픽셀(1240/244x)에 대응하는 발광 영역(2210)에 적용된 디바이스(1000)의 단면 양태의 구현의 비제한적인 예가 기술될 것이다. 이러한 구현의 특징이 발광 영역(2210)에 특이적인 것으로 도시되어 있지만, 당업자는, 일부 비제한적인 예에서, 하나를 초과하는 발광 영역(2210)이 공통적인 특징들을 포함할 수 있다는 것을 이해할 것이다.
일부 비제한적인 예에서, 제1 전극(1020)은 디바이스(1000)의 노출된 층 표면(11) 위에 배치될 수 있으며, 일부 비제한적인 예에서는, 적어도 발광 영역(2210)의 측면 양태(1310)의 일부 내에 배치될 수 있다. 일부 비제한적인 예에서, 적어도 (서브-) 픽셀(들)(1240/244x)의 발광 영역(2210)의 측면 양태(1310) 내에서, 노출된 층 표면(11)은, 제1 전극(1020)의 증착 시에, 단일 디스플레이 (서브-) 픽셀(1240/244x)에 대응하는 발광 영역(2210)을 위한 구동 회로(1200)를 구성하는 다양한 TFT 구조(1100)의 TFT 절연층(1180)을 포함할 수 있다.
일부 비제한적인 예에서, TFT 절연층(1180)은 제1 전극(1020)이 도 4에 도시된 바와 같이 TFT 드레인 전극(1170)을 비제한적으로 포함하는 TFT 전극(1140, 1160, 1170) 중 하나에 전기적으로 결합될 수 있도록 그들을 관통하여 연장되는 개구(1330)와 함께 형성될 수 있다.
당업자는 구동 회로(1200)가 스위칭 TFT(1210), 구동 TFT(1220) 및/또는 스토리지 커패시터(1230)를 제한 없이 포함하는 복수의 TFT 구조(1100)를 포함한다는 것을 이해할 것이다. 도 13에서, 예시의 단순성을 위해, 단지 하나의 TFT 구조(1100)만이 도시되어 있지만, 당업자는 이러한 TFT 구조(1100)가 구동 회로(1200)를 포함하는 그러한 복수의 것들을 대표한다는 것을 이해할 것이다.
단면 양태에서, 각각의 발광 영역(2210)의 구성은, 일부 비제한적인 예에서는, 실질적으로 주변 비발광 영역(들)(2220)의 측면 양태(1320) 전체에 걸쳐 적어도 하나의 픽셀 획정 층(PDL)(1340)을 도입함으로써 획정될 수 있다. 일부 비제한적인 예에서, PDL(134p)은 절연성 유기 및/또는 무기 물질을 포함할 수 있다.
일부 비제한적인 예에서, PD(1340)은 실질적으로 TFT 절연층(1180) 위에 증착되지만, 도시된 바와 같이, 일부 비제한적인 예에서, PDL(1340)은 또한 적어도 증착된 제1 전극(1020) 및/또는 그의 외부 에지의 일부 위에 연장할 수 있다.
일부 비제한적인 예에서, 도 13에 도시된 바와 같이, PDL(1340)의 단면 두께 및/또는 프로파일은 (서브-) 픽셀(1240/244x)에 대응하는 둘러싸인 발광 영역(2210)의 측면 양태(1310)와 함께 주변 비-발광 영역(2220)의 측면 양태(1320)의 경계를 따라 증가된 두께의 영역에 의해 각각의 (서브-) 픽셀(1240/244x)의 발광 영역(2210)에 실질적으로 계곡 형상(valley-shaped)의 구성을 제공할 수 있다.
일부 비제한적인 예에서, PDL(1340)의 프로파일은 주변 비발광 영역(2220)의 측면 양태(1320)와, 일부 비제한적인 예에서, 이러한 비발광 영역(2220)의 측면 양태(1320) 내에 실질적으로 잘 맞는 둘러싸인 발광 영역(2210)의 측면 양태(1310) 사이의 경계로부터 멀어지는 것을 제한 없이 포함하는 이러한 계곡 형상 구성을 초과하여 감소된 두께를 가질 수 있다.
PDL(들)(1340)이 일반적으로는 그에 의해 둘러싸인 발광 영역(들)(2210)을 정의하는 계곡 형상 구성을 형성하기 위해 선형으로 경사진 표면을 갖는 것으로 예시되었지만, 당업자는, 일부 비제한적인 예에서, 이러한 PDL(들)(1340)의 형상, 종횡비, 두께, 폭 및/또는 구성 중 적어도 하나는 변경될 수 있다는 것을 이해할 것이다. 비제한적인 예로서, PDL(1340)은 더 가파르거나 더 완만하게 경사진 부분으로 형성될 수 있다. 일부 비제한적인 예에서, 이러한 PDL(들)(1340)은 제1 전극(1020)의 하나 이상의 에지를 덮는, 그것이 증착되는 표면으로부터 실질적으로는 법선 방향으로 멀리 연장되도록 구성될 수 있다. 일부 비제한적인 예에서, 이러한 PDL(들)(1340)은 잉크젯 프린팅을 제한 없이 포함하는 프린팅을 제한 없이 포함하는 용액-처리 기술에 의해 그 위에 적어도 하나의 반도체 층(1030)이 증착되도록 구성될 수 있다.
일부 비제한적인 예에서, 적어도 하나의 반도체 층(1030)은 적어도 (서브-) 픽셀(들)(1240/244x)의 이러한 발광 영역(2210)의 측면 양태(1310)의 부분을 포함하는 디바이스(1000)의 노출된 층 표면(11) 위에 증착될 수 있다. 일부 비제한적인 예에서, 적어도 (서브-) 픽셀(들)(1240/244x)의 발광 영역(2210)의 측면 양태(1310) 내에서, 이러한 노출된 층 표면(11)은, 적어도 하나의 반도체 층(1030)(및/또는 그의 층들(1031, 1033, 1035, 1037, 1039))의 증착 시에, 제1 전극(1020)을 포함할 수 있다.
일부 비제한적인 예에서, 적어도 하나의 반도체 층(1030)은 또한 (서브-) 픽셀(들)(1240/244x)의 발광 영역(2210)의 측면 양태(1310)을 넘어 적어도 부분적으로는 주변 비-발광 영역(들)(2220)의 측면 양태(1320) 내에서 연장될 수 있다. 일부 비제한적인 예에서, 이러한 주변 비-발광 영역(들)(2220)의 이러한 노출된 층 표면(11)은, 적어도 하나의 반도체 층(1030)의 증착 시에, PDL(들)(1340)을 포함할 수 있다.
일부 비제한적인 예에서, 제2 전극(1040)은 적어도 (서브-) 픽셀(들)(1240/244x)의 발광 영역(2210)의 측면 양태(1310)의 부분을 포함하는 디바이스(1000)의 노출된 층 표면(11) 위에 배치될 수 있다. 일부 비제한적인 예에서, 적어도 (서브-) 픽셀(들)(1240/244x)의 발광 영역(2210)의 측면 양태(1310) 내에서, 이러한 노출된 층 표면(11)은, 제2 전극(1020)의 증착 시에, 적어도 하나의 반도체 층(1030)을 포함할 수 있다.
일부 비제한적인 예에서, 제2 전극(1040)은 또한 (서브-) 픽셀(들)(1240/244x)의 발광 영역(2210)의 측면 양태(1310)을 넘어 적어도 부분적으로는 주변 비-발광 영역(들)(2220)의 측면 양태(1320) 내에서 연장될 수 있다. 일부 비제한적인 예에서, 이러한 주변 비발광 영역(들)(2220)의 이러한 노출된 층 표면(11)은, 제2 전극(1040)의 증착 시에, PDL(들)(1340)을 포함할 수 있다.
일부 비제한적인 예에서, 제2 전극(1040)은 주변 비발광 영역(들)(2220)의 측면 양태(1320)의 실질적으로 모든 부분 또는 상당한 부분에 걸쳐 연장될 수 있다.
투과율
OLED 디바이스(1000)는 제1 전극(1020)(배면발광 및/또는 양면발광 디바이스의 경우)뿐만 아니라 기판(10) 및/또는 제2 전극(1040)(전면발광 및/또는 양면발광 디바이스의 경우) 중 어느 하나 또는 둘 모두를 통해 광자를 방출하기 때문에, 제1 전극(1020) 및/또는 제2 전극(1040) 중 어느 하나 또는 둘 모두를, 일부 비제한적인 예에서, 적어도 디바이스(1000)의 발광 영역(들)(2210)의 측면 양태(1310)의 상당한 부분에 걸쳐 실질적으로 광자(또는 광) 투과성("투과성")으로 만드는 것이 바람직할 수 있다. 본 개시내용에서, 전극(1020, 1040)을 비제한적으로 포함하는 이러한 투과성 요소, 이러한 요소가 형성될 수 있는 물질, 및/또는 이들의 특성은, 일부 비제한적인 예에서, 적어도 하나의 파장 범위에서 실질적으로 투과성("투명"), 및/또는, 일부 비제한적인 예에서는, 부분적으로 투과성("반투명")인 요소, 물질 및/또는 그들의 특성을 포함할 수 있다.
디바이스의 발광 영역(들)(2210)의 측면 양태(1310)의 적어도 상당한 부분에 걸쳐 디바이스(1000)에 투과성 특성을 부여하기 위해 다양한 메커니즘이 채택되어 왔다.
디바이스(1000)가 배면발광 디바이스 및/또는 양면발광 디바이스인 경우를 제한 없이 포함하는 일부 비제한적인 예에서, 주변 기판(10)의 투과율을 적어도 부분적으로 감소시킬 수 있는 (서브-) 픽셀(1240/244x)의 발광 영역(2210)과 연관된 구동 회로(1200)의 TFT 구조(들)(1100)은 발광 영역(2210)의 측면 양태(1310) 내에서 기판(10)의 투과성 특성에 영향을 미치는 것을 피하기 위해 주변 비-발광 영역(들)(2220)의 측면 양태(1320) 내에 위치할 수 있다.
디바이스(1000)가 양면발광 디바이스인 일부 비제한적인 예에서, (서브-) 픽셀(1240/244x)의 발광 영역(2210)의 측면 양태(1310)와 관련하여, 전극(1020, 1040) 중 첫 번째 것은 이웃하고/하거나 인접한 (서브-) 픽셀(들)(1240/244x)의 측면 양태(1310)와 관련하여 본원에서 개시되는 메커니즘 중 적어도 하나에 의해 실질적으로 투과성으로 제조될 수 있지만 이에 제한되는 것은 아니며, 전극(1020, 1040) 중 두 번째 것은 본원에서 개시되는 메커니즘 중 적어도 하나에 의해 실질적으로 투과성으로 제조될 수 있지만 이에 제한되는 것은 아니다. 따라서, (서브-) 픽셀(1240/244x)의 제1 발광 영역(2210)의 측면 양태(1310)는 실질적으로 전면발광형으로 제조될 수 있는 반면 이웃하는 (서브-) 픽셀(1240/244x)의 제2 발광 영역(2210)의 측면 양태(1310)는 실질적으로 배면발광형으로 제조될 수 있으므로, 교대하는 (서브-) 픽셀(1240/244x) 순서로 (서브-) 픽셀(1240/244x) 중 하나의 서브세트는 실질적으로 전면발광형이고 (서브-) 픽셀(1240/244x) 중 하나의 서브세트는 실질적으로 배면발광형인 반면, 단지 각각의 (서브-) 픽셀(1240/244x)의 단일 전극(1020, 1040)만이 실질적으로 투과성으로 제조될 수 있다.
일부 비제한적인 예에서, 투과성인 전극(1020, 1040), 즉 배면발광 디바이스 및/또는 양면발광 디바이스의 경우에는 제1 전극(1020)을, 및/또는 전면발광 디바이스 및/또는 양면발광 디바이스의 경우에는 제2 전극(1040)을 제조하는 메커니즘은 투과성 박막 필름의 이러한 전극(1020, 1040)을 형성하는 것이다.
일부 비제한적인 예에서, Ag, Al을 제한 없이 포함하는 금속의 얇은 전도성 필름 층을 증착하고/하거나 Mg:Ag 합금 및/또는 Yb:Ag 합금을 제한 없이 포함하는 금속 합금의 박막 층을 증착함으로써 형성되는 것들을 제한 없이 포함하는 박막 내의 전기 전도성 증착 층(330)은 투과 특성을 나타낼 수 있다. 일부 비제한적인 예에서, 합금은 부피 기준으로 약 1:9 내지 약 9:1 범위의 조성물을 포함할 수 있다. 일부 비제한적인 예에서, 전극(1020, 1040)은 증착 층(330)의 임의의 조합의 복수의 얇은 전도성 필름 층으로 형성될 수 있으며, 이들 중 임의의 하나 이상은 TCO, 얇은 금속 필름, 얇은 금속 합금 필름 및/또는 이들 중 임의의 것들의 조합으로 구성될 수 있다.
일부 비제한적인 예에서, 특히 이러한 박막 전도성 필름의 경우, 상대적으로 얇은 층 두께는 OLED 디바이스(1000)에서 사용하기 위한 향상된 투과 품질뿐만 아니라 유리한 광학 특성(감소된 미세공동 효과를 포함하지만, 이에 제한되지 않음)에 기여하기 위해 실질적으로 수십 nm 이하일 수 있다.
일부 비제한적인 예에서, 투과 품질을 촉진하기 위한 전극(1020, 1040)의 두께 감소는 전극(1020, 1040)의 시트 저항의 증가를 수반할 수 있다.
일부 비제한적인 예에서, 높은 시트 저항을 가진 적어도 하나의 전극(1020, 1040)을 갖는 디바이스(1000)는 작동 중에 전원(1005)에 결합될 때 큰 전류 저항(IR) 강하를 야기한다. 일부 비제한적인 예에서, 그러한 IR 강하는 전원(1005)의 레벨(VDD)(1332)을 증가시킴으로써 어느 정도는 보상받을 수 있다. 그러나, 일부 비제한적인 예에서, 적어도 하나의 (서브-) 픽셀(1240/244x)에 대해 높은 시트 저항으로 인한 IR 강하를 보상하기 위해 전원(1005)의 레벨을 증가시키는 것은 디바이스(1000)의 효과적인 작동을 유지하기 위해 다른 구성요소에 공급되는 전압의 레벨을 증가시킬 것을 요구할 수 있다.
일부 비제한적인 예에서, (TCO, 박막 금속 필름 및/또는 박막 금속 합금 필름의 임의의 조합의 적어도 하나의 박막 필름 층을 사용함으로써) 전극(1020, 1040)을 실질적으로 투과성으로 만드는 능력에 상당한 영향을 미치지 않으면서 디바이스(1000)에 대한 전력 공급 수요를 줄이기 위해, 보조 전극(2150) 및/또는 버스바 구조(5050)를 디바이스(1000) 상에 형성시켜 전류가 디바이스(1000)의 다양한 발광 영역(들)에 보다 효과적으로 전달되도록 하는 동시에, 투과성 전극(1020, 1040)의 시트 저항 및 그와 연관된 IR 강하를 감소시킬 수 있다.
일부 비제한적인 예에서, AMOLED 디스플레이 디바이스(1000)의 공통 전극(1020, 1040)에 대한 시트 저항 사양은 디바이스(1000)의 (패널) 크기 및/또는 디바이스(1000) 전체에 걸친 전압 변동에 대한 허용 오차를 제한 없이 포함하는 다수의 파라미터에 따라 달라질 수 있다. 일부 비제한적인 예에서, 시트 저항 사양은 패널 크기가 증가함에 따라 증가할 수 있다(즉, 더 낮은 시트 저항이 지정됨). 일부 비제한적인 예에서, 시트 저항 사양은 전압 변동에 대한 허용 오차가 감소함에 따라 증가할 수 있다.
일부 비제한적인 예에서, 시트 저항 사양은 다양한 패널 크기에 대한 이러한 사양을 준수하기 위해 보조 전극(2150) 및/또는 버스바(5050)의 예시적인 두께를 추론하는 데 사용될 수 있다. 하나의 비제한적인 예에서, 모든 디스플레이 패널 크기에 대해 0.64의 개구 비율을 가정하였으며, 다양한 예시적인 패널 크기에 대한 보조 전극(2150)의 두께는 예를 들어 아래 표 1에서 0.1 V 및 0.2 V의 전압 허용 오차에 대해 계산하였다.
비제한적인 예로서, 전면발광 소자의 경우, 제2 전극(1040)은 투과형으로 제조될 수 있다. 다른 한편으로, 일부 비제한적인 예에서, 이러한 보조 전극(2150) 및/또는 버스바(5050)는 실질적으로 투과형이 아닐 수 있으며, 이들 사이에 전도성 증착 층(330)을 증착시킴으로써 제2 전극(1040)에 전기적으로 결합시켜 제2 전극(1040)의 유효 시트 저항을 감소시킬 수 있지만, 이에 제한되지 않는다.
일부 비제한적인 예에서, 이러한 보조 전극(2150)은 (서브-) 픽셀(1240/244x)의 발광 영역(2210)의 측면 양태(1310)로부터 광자의 방출을 방해하지 않도록 측면 양태 및/또는 단면 양태 중 어느 하나 또는 둘 모두에 위치되고/되거나 형상화될 수 있다.
일부 비제한적인 예에서, 제1 전극(1020), 및/또는 제2 전극(1040)을 제조하는 메커니즘은 이러한 전극(1020, 1040)을 그의 발광 영역(들)(2210)의 측면 양태(1310)의 적어도 일부에 걸쳐 및/또는, 일부 비제한적인 예에서는, 적어도 그들을 둘러싸는 비발광 영역(들)(2220)의 측면 양태(1320)의 부분에 걸쳐 패턴으로 형성하는 것이다. 일부 비제한적인 예에서, 이러한 메커니즘은 상기에서 논의된 바와 같이 (서브-) 픽셀(1240/244x)의 발광 영역(2210)의 측면 양태(1310)로부터 광자의 방출을 방해하지 않도록 측면 양태 및/또는 단면 양태 중 어느 하나 또는 둘 모두의 위치에서 및/또는 형상으로 보조 전극(2150) 및/또는 버스바(5050)를 형성하는 데 사용될 수 있다.
일부 비제한적인 예에서, 디바이스(1000)는 디바이스(1000)에 의해 방출된 광자의 광로 내에 전도성 산화물 물질이 실질적으로 없도록 구성될 수 있다. 비제한적인 예로서, (서브-) 픽셀(1240/244x)에 대응하는 적어도 하나의 발광 영역(2210)의 측면 양태(1310)에서, 제2 전극(1040,), NIC(310,) 및/또는 그 위에 증착된 임의의 다른 층 및/또는 코팅을 제한 없이 적어도 하나의 반도체 층(1030) 이후에 증착된 층들 및/또는 코팅들 중 적어도 하나는 임의의 전도성 산화물 물질이 실질적으로 없을 수 있다. 일부 비제한적인 예에서, 임의의 전도성 산화물 물질이 실질적으로 없는 것이 디바이스(1000)에 의해 방출된 광의 흡수 및/또는 반사를 감소시킬 수 있다. 비제한적인 예로서, ITO 및/또는 IZO를 제한 없이 포함하는 전도성 산화물 물질은 적어도 가시 스펙트럼의 적어도 B(청색) 영역에서 빛을 흡수할 수 있으며, 이는 일반적으로 디바이스(1000)의 효율 및/또는 성능을 감소시킬 수 있다.
일부 비제한적인 예에서, 이들 및/또는 다른 메커니즘의 조합이 사용될 수 있다.
또한, 일부 비제한적인 예에서, 제1 전극(1020), 제2 전극(1040), 보조 전극(2150) 및/또는 버스바(5050) 중 하나 이상을 광자가 실질적으로 그의 측면 양태(1310) 전체에 걸쳐 방출되도록 하기 위해 디바이스(1000)의 (서브-) 픽셀(들)(1240/244x)에 대응하는 발광 영역(2210)의 측면 양태(1310)의 적어도 상당 부분에 걸쳐 실질적으로 투과성으로 만드는 것 이외에도, 디바이스(1000)가 그의 외부 표면 상의 입사광에 대해 실질적으로 투과성을 갖도록 하기 위해 본원에서 개시되는 바와 같이 디바이스(1000) 내부에서 생성된 광자의 방출(전면발광, 배면발광 및/또는 양면발광에서) 이외에도 그러한 외부 입사광의 상당 부분이 디바이스(1000)를 통해 투과될 수 있도록 디바이스(1000)의 주변 비-발광 영역(들)(2220)의 측면 양태(들)(1320) 중 적어도 하나를 바닥 및 상단 방향 모두에서 실질적으로 투과성으로 만드는 것이 바람직할 수 있다.
패턴화
전술한 결과로서, (서브-) 픽셀(1240/244x)의 발광 영역(2210)의 측면 양태(1310) 및/또는 발광 영역(2210)을 둘러싸는 비-발광 영역(들)(2220)의 측면 양태(1320) 전체에 걸쳐, 제1 전극(1020), 제2 전극(1040), 보조 전극(2150) 및/또는 버스바(5050) 중의 적어도 하나 및/또는 여기에 전기적으로 결합되는 전도성 요소를 제한 없이 포함하는 디바이스 피처를 디바이스(1000)의 전면(1010) 층의 노출된 층 표면(11) 상에 패턴으로 선택적으로 증착하는 것이 목적일 수 있다. 일부 비제한적인 예에서, 제1 전극(1020), 제2 전극(1040), 보조 전극(2150) 및/또는 버스바(5050)는 복수의 증착 층(330) 중 적어도 하나에서 증착될 수 있다.
도 14는 디바이스(1000)와 실질적으로 유사하지만, (서브-) 픽셀(들)(1240/244x)에 대응하는 발광 영역(들)(2210)의 측면 양태(들)(1310)을 비-발광 영역(2220)의 측면 양태(들)(1320)의 전체에 걸쳐 복수의 융기된 PDL(1340)을 추가로 포함하는 디바이스(1400)의 예시적인 단면도를 도시한다.
증착 층(330)이, 일부 비제한적인 예에서, 오픈 마스크(600) 및/또는 마스크 없는 증착 공정을 사용하여 증착될 때, 증착 층(330)은 (서브-) 픽셀(들)(1240/244x)에 대응하는 발광 영역(들)(2210)의 측면 양태(들)(1310)의 전체에 걸쳐 증착되어 그 위에 제2 전극(1040)을 형성하고(도면에서), 또한 그들을 둘러싸는 비-발광 영역(2220)의 측면 양태(들)(1320)의 전체에 걸쳐 증착되어 PDL(1340) 상부에 증착 층(330)의 영역을 형성한다. 제2 전극(1040)의 각각의 (세그먼트)가 임의의 적어도 하나의 전도성 증착 층 영역(들)(330)에 전기적으로 결합되지 않는 것을 보장하기 위해, PDL(들)(1340)의 두께는 제2 전극(들)(1040)의 두께보다 더 두껍다. 일부 비제한적인 예에서, PDL(들)(1340)은, 도면에 도시된 바와 같이, 언더컷 프로파일과 함께 제공되어 제2 전극(들)(1040)의 임의의 (세그먼트)가 임의의 적어도 하나의 전도성 증착 층 영역(들)(330)에 전기적으로 결합될 가능성을 추가로 감소시킬 수 있다.
일부 비제한적인 예에서, 디바이스(1400) 위에 배리어 코팅(2050)을 적용하면 디바이스(1400)의 매우 불균일한 표면 토포그래피와 관련하여 디바이스(1400)에 대한 배리어 코팅(2050)의 불량한 접착을 초래할 수 있다.
일부 비제한적인 예에서, 다른 색상의 서브-픽셀(들)(244x)에 대응하는 발광 영역(들)(2210)의 측면 양태(1310)에 대한 하나의 색상의 서브-픽셀(들)(244x)에 대응하는 발광 영역(들)(2210)의 측면 양태(1310)의 전체에 걸쳐 적어도 하나의 반도체 층(1030)(및/또는 그의 층)의 두께를 변화시킴으로써 상이한 색상(및/또는 파장)의 서브-픽셀(들)(244x)과 연관된 광학 미세공동 효과를 조정하는 것이 목적일 수 있다. 일부 비제한적인 예에서, 패턴화를 수행하기 위해 FMM(415)을 사용하면 적어도 일부 경우에 및/또는, 일부 비제한적인 예에서는, OLED 디스플레이(1000)를 위한 생산 환경에서 이러한 광학 미세공동 조정 효과를 제공하는 데 요구되는 정밀도를 제공하지 않을 수 있다.
도 15a는 공정(1500)의 단계(1501)를 설명하며, 여기서 NIC(310)가 하부 물질(도면에서, 기판(10))의 노출된 층 표면(11)의 제1 부분(301) 상에 증착되면, NPC(520)는 제1 부분(301)에서 기판(10) 상에 배치된 NIC(310)의 노출된 층 표면(11)의 NPC 부분(1503) 상에 증착될 수 있다. 도면에서, 비제한적인 예로서, NPC 부분(1503)은 제1 부분(301) 내에서 완전히 연장할 수 있다.
단계(1501)에서, 일정량의 NPC 물질(511)이 진공 하에 가열되어 NPC 물질(511)이 증발 및/또는 승화(1522)된다. 일부 비제한적인 예에서, NPC 물질(511)은 전체적으로 및/또는 실질적으로 NPC(520)를 형성하는 데 사용되는 물질을 포함한다. 증발된 NPC 물질(1522)은 예를 들어 화살표(1510)로 표시된 방향으로 제1 부분(301) 및 NPC 부분(1503)의 노출된 층 표면(11)을 향해 챔버(40)를 통과한다. 증발된 NPC 물질(1522)이 노출된 층 표면(11)의 NPC 부분(1503) 상으로 입사될 때, NPC(520)가 그 위에 형성될 수 있다.
일부 비제한적인 예에서, NPC 물질(511)의 증착은 오픈 마스크(600) 및/또는 마스크 없는 증착 기법을 사용하여 수행될 수 있으므로, NPC(520)는 실질적으로 하부 물질(도면에서, 제1 부분(301) 전체에 걸친 NIC(310) 및/또는 제2 부분(302)을 통한 기판(10)일 수 있음)의 전체 노출된 층 표면(11) 전체에 걸쳐 형성되어 (NPC(520)의) 처리된 표면을 생성할 수 있다.
일부 비제한적인 예에서, 단계(1501)에 대한 도면에 도시된 바와 같이, NPC(520)는 NPC 물질(511)과 노출된 층 표면(11) 사이에 일부 비제한적인 예에서는 FMM일 수 있는 섀도우 마스크(415)를 개재시킴으로써 노출된 층 표면(11)(도면에서, NIC(310))의 일부, 도시된 예에서는, NPC 부분(1503)에만 선택적으로 증착될 수 있다. 섀도우 마스크(415)는 증발된 NPC 물질(1522)의 부분이 개구(1526)을 통과하고 노출된 층 표면(11)(도면에서, 비제한적인 예로서, 단지 NPC 부분(1503) 내의 NIC(310)) 상에 입사되어 NPC(520)를 형성하도록 그를 통해 연장되는 적어도 하나의 개구(1526)를 갖는다. 증발된 NPC 물질(1522)이 개구(1526)를 통과하지 않고 섀도우 마스크(415)의 표면(1527) 상에 입사되는 경우, NPC(520)를 형성하기 위해 노출된 층 표면(11) 상에 배치되는 것은 배제된다. 따라서, NPC 부분(1503) 너머에 있는 노출된 층 표면(11)의 부분(1502)에는 실질적으로 NPC(520)가 없다. 일부 비제한적인 예(도시되지 않음)에서, 섀도우 마스크(415) 상에 입사되는 증발된 NPC 물질(1522)은 그의 표면(1527) 상에 증착될 수 있다.
제1 부분(301)의 NIC(310)의 노출된 층 표면(11)은 증착 층(330)에 대해 상대적으로 낮은 초기 고착 확률(S 0 )을 나타내지만, 일부 비제한적인 예에서, 이것은 NPC(520)의 경우에 반드시 그런 것은 아닐 수 있으므로, NPC(520)은 NPC 부분(1503)의 노출된 층 표면(11)(도면에서, NIC(310)) 상에서 여전히 선택적으로 증착된다.
따라서, 패턴화된 표면은 NPC(520)의 증착이 완결되면 생성된다.
도 15b는 공정(1500)의 단계(1504)를 설명하며, 여기서 NIC(310)가 하부 물질(도면에서, 기판(10))의 노출된 층 표면(11)의 제1 부분(301) 상에 증착되고 NPC(520)가 노출된 층 표면(11)(도면에서, NIC(310))의 NPC 부분(1503) 상에 증착되면, 증착 층(330)은 노출된 층 표면(11)(도면에서, 기판(10))의 NPC 부분(1503) 및 제2 부분(302) 상에 증착될 수 있다.
단계(1504)에서, 일정량의 증착 물질(531)이 진공 하에 가열되어 증착 물질(531)이 증발 및/또는 승화(532)된다. 일부 비제한적인 예에서, 증착 물질(531)은 전체적으로, 및/또는 실질적으로 증착 층(330)을 형성하는 데 사용되는 물질을 포함한다. 증발된 증착 물질(532)은 예를 들어 화살표(1520)로 표시된 방향으로 제1 부분(301), NPC 부분(1503) 및 제2 부분(302)의 노출된 층 표면(11)을 향해 챔버(40)를 통해 진행한다. 증발된 증착 물질(532)이 (NPC(520)의) 노출된 층 표면(11)의 NPC 부분(1503) 및 (기판(10)의) 노출된 층 표면(11)의 제2 부분(302) 상에 입사되는 경우, 즉, NIC(310)의 노출된 층 표면(11)을 제외하고, 증착 층(330)이 그 위에 형성될 수 있다.
일부 비제한적인 예에서, 단계(1504)에 대한 도면에 도시된 바와 같이, 증착 층(330)의 증착은 오픈 마스크(600) 및/또는 마스크 없는 증착 공정을 사용하여 수행될 수 있으므로, 증착 층(330)은 실질적으로 하부 물질(하부 물질이 NIC(310)인 경우는 제외)의 전체 노출된 층 표면(11) 전체에 걸쳐 형성되어 (증착 층(330)의) 처리된 표면을 생성한다.
실제로, 도 15b에 도시된 바와 같이, 증발된 증착 물질(532)은 NPC 부분(1503) 너머에 있는 제1 부분(301)의 전체에 걸친 NIC(310)의 노출된 층 표면(11)뿐만 아니라 NPC 부분(1503)의 전체에 걸친 NPC(520)의 노출된 층 표면(11) 및 NIC(310)가 실질적으로 없는 제2 부분(302)의 전체에 걸친 기판(10)의 노출된 층 표면(11) 모두에 입사된다.
NPC 부분(1503) 너머에 있는 제1 부분(301)의 NIC(310)의 노출된 층 표면(11)은 제2 부분(302)의 기판(10)의 노출된 층 표면(11)에 비해 증착 층(330)에 대해 상대적으로 낮은 초기 고착 확률(S 0 )을 나타내고/내거나, NPC 부분(1503)의 NPC(520)의 노출된 층 표면(11)은 NPC 부분(1503) 너머에 있는 제1 부분(301)의 NIC(310)의 노출된 층 표면(11) 및 제2 부분(302)의 기판(10)의 노출된 층 표면(11) 둘 다에 비해 증착 층(330)에 대해 상대적으로 높은 초기 고착 확률(S 0 )을 나타내기 때문에, 증착 층(330)은 실질적으로는 단지 NPC 부분(1503) 및 제2 부분(302)의 기판(10)의 노출된 층 표면(11) 상에만 선택적으로 증착되며, 이들 둘 모두 NIC(310)가 실질적으로 없다. 이와는 대조적으로, NPC 부분(1503) 너머에 있는 제1 부분(301)의 전체에 걸친 NIC(310)의 노출된 층 표면(11) 상으로 입사되는 증발된 증착 물질(532)은, (1523)으로 도시된 바와 같이, 증착되지 않는 경향이 있으며, NPC 부분(1503) 너머에 있는 제1 부분(301)의 전체에 걸친 NIC(310)의 노출된 층 표면(11)에는 증착 층(330)이 실질적으로 없다.
따라서, 패턴화된 표면은 증착 층(330)의 증착이 완결되면 생성된다.
도 16a 내지 도 16c는 하부 물질의 노출된 층 표면(11)의 제2 부분(302, 1502)(도 16c) 상에 증착 층(330)을 선택적으로 증착하기 위해 챔버(40)에서 일반적으로는 2000으로 도시된 증발 공정의 비제한적인 예를 도시한다.
도 16a는 공정(1600)의 단계(1601)를 설명하며, 여기서 일정량의 NPC 물질(511)이 진공 하에 가열되어 NPC 물질(511)이 증발 및/또는 승화(1522)된다. 도 16a는 도 4와 동일하며, 여기서 패턴화 코팅(410)은 NPC(520)이지만, NPC 부분(1503) 및 상보적인 부분(1502)의 추가적인 주석이 있다.
일부 비제한적인 예에서, NPC 물질(511)은 전체적으로 및/또는 실질적으로 NPC(520)를 형성하는 데 사용되는 물질을 포함한다. 증발된 NPC 물질(1522)은 예를 들어 화살표(41)로 표시된 방향으로 노출된 층 표면(11)(도면에서 기판(10))을 향해 챔버(40)를 통과한다.
일부 비제한적인 예에서, NPC 물질(511)의 증착은 오픈 마스크(600), 및/또는 마스크 없는 증착 공정을 사용하여 수행될 수 있으므로, NPC(520)는 실질적으로 하부 물질(도면에서, 기판(10))의 전체 노출된 층 표면(11) 전체에 걸쳐 형성되어 (NPC(520)의) 처리된 표면을 생성할 수 있다.
일부 비제한적인 예에서, 단계(1601)에 대한 도면에 도시된 바와 같이, NPC(520)는 NPC 물질(511)과 노출된 층 표면(11) 사이에 일부 비제한적인 예에서는 FMM일 수 있는 섀도우 마스크(415)를 개재시킴으로써 노출된 층 표면(11)의 일부, 도시된 예에서는, NPC 부분(1503)에만 선택적으로 증착될 수 있다. 섀도우 마스크(415)는 증발된 NPC 물질(1522)의 부분이 개구(416)을 통과하고 노출된 층 표면(11) 상에 입사되어 NPC 부분(1503)에서 NPC(520)를 형성하도록 그를 통해 연장되는 적어도 하나의 개구(416)를 갖는다. 증발된 NPC 물질(1522)이 개구(416)를 통과하지 않고 섀도우 마스크(415)의 표면(417) 상에 입사되는 경우, NPC 부분(1503) 너머에 있는 노출된 층 표면(11)의 부분(1502) 내에 NPC(520)를 형성하기 위해 노출된 층 표면(11) 상에 배치되는 것은 배제된다. 따라서, 부분(1502)에는 실질적으로 NPC(520)가 없다. 일부 비제한적인 예(도시되지 않음)에서, 섀도우 마스크(415) 상에 입사되는 NPC 물질(511)은 그의 표면(417) 상에 증착될 수 있다.
증발된 NPC 물질(1522)이 노출된 층 표면(11) 상으로, 즉, NPC 부분(1503)에 입사될 때, NPC(520)가 그 위에 형성될 수 있다.
따라서, 패턴화된 표면은 NPC(520)의 증착이 완결되면 생성된다.
도 16은 공정(1600)의 단계(1602)를 설명하며, 여기서 NPC(520)가 하부 물질(도면에서, 기판(10))의 노출된 층 표면(11)의 NPC 부분(1503) 상에 증착되면, NIC(310)는 노출된 층 표면(11)의 제1 부분(301) 상에 증착될 수 있다. 도면에서, 비제한적인 예로서, 제1 부분(301)은 NPC 부분(1503) 내에서 완전히 연장할 수 있다. 그 결과, 도면에서, 비제한적인 예로서, 부분(1502)은 제1 부분(301) 너머에 있는 노출된 층 표면(11)의 부분을 포함한다.
단계(1602)에서, 일정량의 NIC 물질(511)이 진공 하에 가열되어 NIC 물질(511)이 증발 및/또는 승화(1612)된다. 일부 비제한적인 예에서, NIC 물질(511)은 전체적으로 및/또는 실질적으로 NIC(310)를 형성하는 데 사용되는 물질을 포함한다. 증발된 NIC 물질(1612)은 예를 들어 화살표(1620)로 표시된 방향으로 제1 부분(301), 제1 부분(301)을 넘어 연장할 수 있는 NPC 부분(1503) 및 부분(1502)의 노출된 층 표면(11)을 향해 챔버(40)를 통과한다. 증발된 NIC 물질(1612)이 노출된 층 표면(11)의 제1 부분(301) 상으로 입사될 때, NIC(310)가 그 위에 형성될 수 있다.
일부 비제한적인 예에서, NIC 물질(511)의 증착은 오픈 마스크(600), 및/또는 마스크 없는 증착 공정을 사용하여 수행될 수 있으므로, NIC(310)은 실질적으로 하부 물질의 전체 노출된 층 표면(11) 전체에 걸쳐 형성되어 (NIC(310)의) 처리된 표면을 생성할 수 있다.
일부 비제한적인 예에서, 단계(1602)에 대한 도면에 도시된 바와 같이, NIC(310)는 NIC 물질(511)과 노출된 층 표면(11) 사이에 일부 비제한적인 예에서는 FMM일 수 있는 섀도우 마스크(415)를 개재시킴으로써 노출된 층 표면(11)(도면에서, NPC(520))의 일부, 도시된 예에서는, 제1 부분(301)에만 선택적으로 증착될 수 있다. 섀도우 마스크(415)는 증발된 NIC 물질(1612)의 부분이 개구(416)을 통과하고 (도면에서, 비제한적인 예로서, NPC(520)의) 노출된 층 표면(11) 상에 입사되어 NIC(310)를 형성하도록 그를 통해 연장되는 적어도 하나의 개구(416)를 갖는다. 증발된 NIC 물질(1612)이 개구(416)를 통과하지 않고 섀도우 마스크(415)의 표면(417) 상에 입사되는 경우, 제1 부분(301)을 넘어 제2 부분(302) 내에 NIC(310)를 형성하기 위해 노출된 층 표면(11) 상에 배치되는 것은 배제된다. 따라서, 제1 부분(301) 너머에 있는 노출된 층 표면(11)의 제2 부분(302)에는 NIC(310)가 실질적으로 없다. 일부 비제한적인 예(도시되지 않음)에서, 섀도우 마스크(415) 상에 입사되는 증발된 NIC 물질(1612)은 그의 표면(417) 상에 증착될 수 있다.
NPC 부분(1503)의 NPC(520)의 노출된 층 표면(11)은 증착 층(330)의 증착에 대해 상대적으로 높은 초기 고착 확률(S 0 )을 나타내지만, 일부 비제한적인 예에서, 이것은 반드시 NIC(310)의 경우는 아닐 수 있다. 그럼에도 불구하고, 일부 비제한적인 예에서, NIC(310)의 증착에 대한 초기 고착 확률(S 0 )은 NIC(310)이 제1 부분(301)에서 (도면에서 NPC(520)의) 노출된 층 표면(11) 상에 여전히 선택적으로 증착되도록 할 수 있다.
따라서, 패턴화된 표면은 NIC(310)의 증착이 완결되면 생성된다.
도 16c는 공정(1600)의 단계(1603)를 설명하며, 여기서 NIC(310)가 하부 물질(도면에서, NPC(520))의 노출된 층 표면(11)의 제1 부분(301) 상에 증착되면, 증착 층(330)은 노출된 층 표면(11)의 제2 부분(302)(도면에서, NPC 부분(1503) 너머의 부분(1502)을 가로지르는 기판(10) 및 제1 부분(301) 너머의 NPC 부분(1503)을 가로지르는 NPC(520)의) 상에 증착될 수 있다.단계(1603)에서, 일정량의 증착 물질(531)이 진공 하에 가열되어 증착 물질(531)이 증발 및/또는 승화(532)된다. 일부 비제한적인 예에서, 증착 물질(531)은 전체적으로, 및/또는 실질적으로 증착 층(330)을 형성하는 데 사용되는 물질을 포함한다. 증발된 증착 물질(532)은 예를 들어 화살표(1630)로 표시된 방향으로 제1 부분(301), NPC 부분(1503) 및 NPC 부분(1503) 너머의 부분(1502)의 노출된 층 표면(11)을 향해 챔버(40)를 통해 진행한다. 증발된 증착 물질(532)이 제1 부분(301) 너머의 (NPC(520)의) 노출된 층 표면(11)의 NPC 부분(1503) 및 (기판(10)의) 노출된 층 표면(11)의 NPC 부분(1503) 너머의 부분(1502) 상에 입사되는 경우, 즉, NIC(310)의 노출된 층 표면(11)이 아닌 제2 부분(302) 상에 입사되는 경우, 증착 층(330)이 그 위에 형성될 수 있다.
일부 비제한적인 예에서, 단계(1603)에 대한 도면에 도시된 바와 같이, 증착 층(330)의 증착은 오픈 마스크(600) 및/또는 마스크 없는 증착 공정을 사용하여 수행될 수 있으므로, 증착 층(330)은 실질적으로 하부 물질(하부 물질이 NIC(310)인 경우는 제외)의 전체 노출된 층 표면(11) 전체에 걸쳐 형성되어 (증착 층(330)의) 처리된 표면을 생성한다.
실제로, 도 16c에 도시된 바와 같이, 증발된 증착 물질(532)은 NPC 부분(1503) 내에 놓여 있는 제1 부분(301)의 전체에 걸친 NIC(310)의 노출된 층 표면(11)뿐만 아니라 제1 부분(301)의 너머에 놓여 있는 NPC 부분(1503)의 전체에 걸친 NPC(520)의 노출된 층 표면(11) 및 NPC 부분(1503) 너머에 놓여 있는 부분(1502)의 전체에 걸친 기판(10)의 노출된 층 표면(11) 모두에 입사된다.
제1 부분(301)의 NIC(310)의 노출된 층 표면(11)은 NPC 부분(1503) 너머에 놓여 있는 제2 부분(302)의 기판(10)의 노출된 층 표면(11)에 비해 증착 층(330)에 대해 상대적으로 낮은 초기 고착 확률(S 0 )을 나타내고/내거나, 제1 부분(301) 너머에 놓여 있는 NPC 부분(1503)의 NPC(520)의 노출된 층 표면(11)은 제1 부분(301)의 NIC(310)의 노출된 층 표면(11) 및 NPC 부분(1503) 너머에 놓여 있는 부분(1502)의 기판(10)의 노출된 층 표면(11) 둘 다에 비해 증착 층(330)에 대해 상대적으로 높은 초기 고착 확률(S 0 )을 나타내기 때문에, 증착 층(330)은 실질적으로는 단지 제1 부분(301) 너머에 놓여 있는 NPC 부분(1503) 및 NPC 부분(1503) 너머에 놓여 있는 부분(1502)의 기판(10)의 노출된 층 표면(11) 상에만 선택적으로 증착되며, 이들 둘 모두 NIC(310)가 실질적으로 없다. 이와는 대조적으로, 제1 부분(301)의 전체에 걸친 NIC(310)의 노출된 층 표면(11) 상으로 입사되는 증발된 증착 물질(532)은, (1233)으로 도시된 바와 같이, 증착되지 않는 경향이 있으며, 제1 부분(301)의 전체에 걸친 NIC(310)의 노출된 층 표면(11)에는 증착 층(330)이 실질적으로 없다.
따라서, 패턴화된 표면은 증착 층(330)의 증착이 완결되면 생성된다.
일부 비제한적인 예에서, 제2 부분(302)의 노출된 층 표면(11) 상에서의 증발된 증착 물질(532)의 초기 증착 속도는 제1 부분(301)의 NIC(310)의 노출된 층 표면(11) 상에서의 증발된 증착 물질(532)의 초기 증착 속도의 약 200배, 약 550배, 약 900배, 약 1000배, 약 1500배, 약 1900배, 또는 약 2000배를 초과할 수 있다.
도 17a 내지 도 17c는 일부 비제한적인 예에서는 하부 물질(도면에서는 단지 예시의 단순성을 위해, 기판(10))의 노출된 층 표면(11) 상의 NIC(310) 또는 NPC(520)일 수 있는 선택적 코팅(410)을 선택적으로 증착하기 위한, 일반적으로는 1700으로 도시된 프린팅 공정의 비제한적 예를 도시한다.
도 17a는 돌출부(1711)를 갖는 스탬프(1710)에 돌출부(1711)의 노출된 층 표면(11) 상에 선택적 코팅(410)이 제공될 수 있는 공정(1700)의 단계를 설명한다. 당업자는 다양한 적절한 메커니즘을 사용하여 선택적 코팅(410)을 증착 및/또는 돌출 표면(11) 상에 증착시킬 수 있다는 것을 이해할 것이다.
도 17b는 스탬프(1710)를 노출된 층 표면(11)과 근접시킴으로써(1701), 선택적 코팅(410)이 노출된 층 표면(11)과 접촉하여 거기에 부착되도록 하는 공정(1700)의 단계를 설명한다.
도 17c는 스탬프(1710)를 노출된 층 표면(11)으로부터 멀리 이동시키고(1703), 노출된 층 표면(11) 상에 증착된 선택적 코팅(410)을 잔류시키는 공정(1700)의 단계를 설명한다.
패턴화된 전극의 선택적 증착
전술한 내용은 고온 증착 층(330) 증착 공정 내에서 FMM(415)을 사용하지 않고서 적어도 하나의 증착 층(330)의 선택적 증착을 수행하여 일부 비제한적인 예에서는 제2 전극(1040) 및/또는 보조 전극(2150)일 수 있는 패턴화된 전극(1020, 1040, 2150), 및/또는 버스바(5050)를 형성하기 위해 조합될 수 있다. 일부 비제한적인 예에서, 이러한 패터닝은 디바이스(1000)의 투과율을 허용 및/또는 향상시킬 수 있다.
도 18은 예시적인 패턴화된 전극(1800)을 평면도로 도시한 것으로, 도면에서 제2 전극(1040)은 디바이스(1000)의 예시적인 버전(1900)(도 19)에서 사용하기에 적합하다. 전극(1800)은 내부에 패턴화된 복수의 개구(1820)를 갖거나 정의하는 단일 연속 구조를 포함하는 패턴(1810)으로 형성되며, 여기서 개구(1820)는 캐소드(1242)가 없는 디바이스(1000)의 영역에 해당한다.
도면에서, 비제한적인 예로서, 패턴(1810)은 (서브-) 픽셀(들)(1240/244x)에 대응하는 발광 영역(들)(2210)의 측면 양태(들)(910)과 이러한 발광 영역(들)(2210)을 둘러싸는 비-발광 영역(들)(2220)의 측면 양태(들)(920) 사이에 구별 없이 디바이스(1900)의 전체 측면 범위에 걸쳐 배치된다. 따라서, 예시된 예는 그의 외부 표면 상에 입사되는 광에 대해 실질적으로 투과성이므로, 이러한 외부 입사광의 상당 부분이 본원에서 개시되는 바와 같은 디바이스(1900) 내부에서 생성된 광자의 방출(전면발광, 배면발광 및/또는 양면발광) 이외에도 디바이스(1900)를 통해 투과될 수 있는 디바이스(1900)에 대응할 수 있다.
디바이스(1900)의 투과율은 개구(1820)의 평균 크기, 및/또는 개구(1820)의 간격 및/또는 밀도를 제한 없이 포함하여 채용된 패턴(1810)을 변경함으로써 조정 및/또는 수정될 수 있다.
이제 도 19를 참조하면, 도 18의 라인 19-19를 따라 절취한 디바이스(1900)의 단면도가 도시되어 있다. 도면에서, 디바이스(1900)는 기판(10), 제1 전극(1020) 및 적어도 하나의 반도체 층(1030)을 포함하는 것으로 도시된다. 일부 비제한적인 예에서, NPC(520)는 적어도 하나의 반도체 층(1030)의 실질적으로 모든 노출된 층 표면(11) 상에 배치된다. 일부 비제한적인 예에서, NPC(520)는 생략될 수 있다.
NIC(310)는, 도면에 도시된 바와 같이, NPC(520)인 하부 물질의 노출된 층 표면(11) 상의 패턴(1810)에 실질적으로 대응하는 패턴으로 선택적으로 배치된다(그러나, 일부 비제한적인 예에서, NPC(520)가 생략된 경우에는 적어도 하나의 반도체 층(1030)일 수 있다).
도면에서 제2 전극(1040)인 패턴화된 전극(1800)을 형성하기에 적합한 증착 층(330)은 고온 증착 층(330) 증착 공정 중에 임의의 FMM(415)을 결코 사용하지 않는 오픈 마스크(600) 및/또는 마스크 없는 증착 공정을 사용하여 하부 물질의 실질적으로 모든 노출된 층 표면(11) 상에 배치된다. 하부 물질은 패턴(1810) 내에 배치된 NIC(310)의 영역들, 및 NIC(310)가 증착되지 않은 패턴(1810) 내의 NPC(520)의 영역들 모두를 포함한다. 일부 비제한적인 예에서, NIC(310)의 영역은 패턴(1810) 내에 도시된 개구(1820)를 포함하는 제1 부분(301)에 실질적으로 대응할 수 있다.
(개구(1820)에 대응하는) NIC(310)가 배치된 패턴(1810)의 이러한 영역들의 핵 생성 억제 특성으로 인해, 이러한 영역 상에 배치된 증착 층(330)은 잔류하지 않는 경향이 있어 패턴(1810)의 나머지 부분에 실질적으로 대응하는 증착 층(330)의 선택적 증착의 패턴을 생성하고 증착 층(330)이 실질적으로 없는 개구(1820)에 대응하는 패턴(1810)의 제1 부분(301)의 이러한 영역들을 잔류시킨다.
다시 말해, 캐소드(1242)를 형성할 증착 층(330)은 실질적으로는 단지 패턴(1810)에서 개구(1820)를 둘러싸지만 점유하지는 않는 NPC(520)의 이러한 영역을 포함하는 제2 부분(302) 상에만 선택적으로 증착된다.
도 20a는 전극(1020, 1040, 2150)의 복수의 패턴(2020, 2040)을 도시하는 개략도를 평면도로 도시한다.
일부 비제한적인 예에서, 제1 패턴(1620)은 제1 측면 방향으로 연장하는 복수의 세장형의 이격된 영역을 포함한다. 일부 비제한적 예에서, 제1 패턴(1620)은 복수의 제1 전극(1020)을 포함할 수 있다. 일부 비제한적 예에서, 제1 패턴(1620)을 포함하는 복수의 영역은 전기적으로 결합될 수 있다.
일부 비제한적인 예에서, 제2 패턴(2040)은 제2 측면 방향으로 연장하는 복수의 세장형의 이격된 영역을 포함한다. 일부 비제한적인 예에서, 제2 측면 방향은 제1 측면 방향에 대해 실질적으로 법선 방향일 수 있다. 일부 비제한적인 예에서, 제2 패턴(2040)은 복수의 제2 전극(1040)을 포함할 수 있다. 일부 비제한적 예에서, 제2 패턴(2040)을 포함하는 복수의 영역은 전기적으로 결합될 수 있다.
일부 비제한적인 예에서, 제1 패턴(1620) 및 제2 패턴(2040)은 디바이스(1000)의 2000(도 20c)에 일반적으로 도시된 예시적인 버전의 일부를 형성할 수 있으며, 이는 복수의 PMOLED 요소를 포함할 수 있다.
일부 비제한적인 예에서, (서브-) 픽셀(들)(1240/244x)에 대응하는 발광 영역(들)(3010)의 측면 양태(들)(1310)은 제1 패턴(1620)이 제2 패턴(2040)과 중첩되는 곳에 형성된다. 일부 비제한적인 예에서, 비-발광 영역(2220)의 측면 양태(들)(1320)은 측면 양태(들)(1310) 이외의 다른 임의의 측면 양태에 대응한다.
일부 비제한적인 예에서, 일부 비제한적인 예에서 전원(1005)의 양극 단자일 수 있는 제1 단자는 제1 패턴(1620)의 적어도 하나의 전극(1020, 1040, 2150)에 전기적으로 결합된다. 일부 비제한적인 예에서, 제1 단자는 적어도 하나의 구동 회로(1200)를 통해 제1 패턴(1620)의 적어도 하나의 전극(1020, 1040, 2150)에 결합된다. 일부 비제한적인 예에서, 일부 비제한적인 예에서 전원(1005)의 음극 단자일 수 있는 제2 단자는 제2 패턴(2040)의 적어도 하나의 전극(1020, 1040, 2150)에 전기적으로 결합된다. 일부 비제한적인 예에서, 제2 단자는 적어도 하나의 구동 회로(1200)를 통해 제2 패턴(1740)의 적어도 하나의 전극(1020, 1040, 2150)에 결합된다.
이제 도 20b를 참조하면, 도 20a의 라인 20B-20B를 따라 절취한 증착 단계(2000b)에서의 디바이스(2000)의 단면도가 도시되어 있다. 도면에서, 단계(2000b)에서의 디바이스(2000)는 기판(10)을 포함하는 것으로 도시되어 있다. 일부 비제한적인 예에서, NPC(520)는 기판(10)의 노출된 층 표면(11) 상에 배치된다. 일부 비제한적인 예에서, NPC(520)는 생략될 수 있다.
NIC(310)는, 도면에 도시된 바와 같이, NPC(520)인 하부 물질의 노출된 층 표면(11) 상의 제1 패턴(1620)과 정반대의 패턴에 실질적으로 대응하는 패턴으로 선택적으로 배치된다.
도면에서 제1 전극(1020)인 전극(1020, 1040, 2150)의 제1 패턴(1620)을 형성하기에 적합한 증착 층(330)은 고온 증착 층(330) 증착 공정 중에 임의의 FMM(415)을 결코 사용하지 않는 오픈 마스크(600) 및/또는 마스크 없는 증착 공정을 사용하여 하부 물질의 실질적으로 모든 노출된 층 표면(11) 상에 배치된다. 하부 물질은 제1 패턴(1620)과 정반대의 패턴으로 배치된 NIC(310)의 영역들, 및 NIC(310)가 증착되지 않은 제1 패턴(1620) 내에 배치된 NPC(520)의 영역들 모두를 포함한다. 일부 비제한적인 예에서, NPC(520)의 영역은 제1 패턴(1620)의 세장형의 이격된 영역에 실질적으로 대응할 수 있는 반면, NIC(310)의 영역은 그들 사이의 갭을 포함하는 제1 부분에 실질적으로 대응할 수 있다.
(그들 사이의 갭에 대응하는) NIC(310)가 배치된 제1 패턴(1620)의 이러한 영역들의 핵 생성 억제 특성으로 인해, 이러한 영역 상에 배치된 증착 층(330)은 잔류하지 않는 경향이 있어 제1 패턴(1620)의 세장형의 이격된 영역에 실질적으로 대응하는 증착 층(330)의 선택적 증착의 패턴을 생성하고 증착 층(330)의 폐쇄된 코팅(340)이 실질적으로 없는 그들 사이의 갭을 포함하는 제1 부분(301)을 잔류시킨다.
다시 말해, 전극(1020, 1040, 2150)의 제1 패턴(1620)을 형성할 증착 층(330)은 실질적으로는 단지 제1 패턴(1620)의 세장형의 이격된 영역을 정의하는 NPC(520)(또는, 일부 비제한적인 예에서, NPC(520)가 생략된 경우에는 기판(10))의 이러한 영역을 포함하는 제2 부분(302) 상에만 선택적으로 증착된다.
이제 도 20c를 참조하면, 도 20a의 라인 20C-20C를 따라 절취한 디바이스(2000)의 단면도(2000c)가 도시되어 있다. 도면에서, 디바이스(2000)는 기판(10); 도 20b에 도시되어 있는 바와 같이 증착된 전극(1020)의 제1 패턴(1620), 및 적어도 하나의 반도체 층(들)(1030)을 포함하는 것으로 도시된다.
일부 비제한적인 예에서, 적어도 하나의 반도체 층(들)(1030)은 디바이스(2000)의 실질적으로 모든 측면 양태(들)에 걸쳐 공통 층으로서 제공될 수 있다.
일부 비제한적인 예에서, NPC(520)는 적어도 하나의 반도체 층(1030)의 실질적으로 모든 노출된 층 표면(11) 상에 배치된다. 일부 비제한적인 예에서, NPC(520)는 생략될 수 있다.
NIC(310)는, 도면에 도시된 바와 같이, NPC(520)인 하부 물질의 노출된 층 표면(11) 상의 제2 패턴(2040)에 실질적으로 대응하는 패턴으로 선택적으로 배치된다(그러나, 일부 비제한적인 예에서, NPC(520)가 생략된 경우에는 적어도 하나의 반도체 층(1030)일 수 있다).
도면에서 제2 전극(1040)인 전극(1020, 1040, 2150)의 제1 패턴(2040)을 형성하기에 적합한 증착 층(330)은 고온 증착 층(330) 증착 공정 중에 임의의 FMM(415)을 결코 사용하지 않는 오픈 마스크(600) 및/또는 마스크 없는 증착 공정을 사용하여 하부 물질의 실질적으로 모든 노출된 층 표면(11) 상에 배치된다. 하부 물질은 제2 패턴(2040)과 정반대로 배치된 NIC(310)의 영역들, 및 NIC(310)가 증착되지 않은 제2 패턴(2040) 내의 NPC(520)의 영역들 모두를 포함한다. 일부 비제한적인 예에서, NPC(520)의 영역은 제2 패턴(2040)의 세장형의 이격된 영역을 포함하는 제1 부분(301)에 실질적으로 대응할 수 있는 반면, NIC(310)의 영역은 그들 사이의 갭에 실질적으로 대응할 수 있다.
(그들 사이의 갭에 대응하는) NIC(310)가 배치된 제2 패턴(2040)의 이러한 영역들의 핵 생성 억제 특성으로 인해, 이러한 영역 상에 배치된 증착 층(330)은 잔류하지 않는 경향이 있어 제2 패턴(2040)의 세장형의 이격된 영역에 실질적으로 대응하는 증착 층(330)의 선택적 증착의 패턴을 생성하고 증착 층(330)의 폐쇄된 코팅(340)이 실질적으로 없는 그들 사이의 갭을 포함하는 제1 부분(301)을 잔류시킨다.
다시 말해, 전극(1020, 1040, 2150)의 제2 패턴(2040)을 형성할 증착 층(330)은 실질적으로는 단지 제2 패턴(2040)의 세장형의 이격된 영역을 정의하는 NPC(520)의 이러한 영역을 포함하는 제2 부분(302) 상에만 선택적으로 증착된다.
일부 비제한적인 예에서, NIC(310) 및 전극(1020, 1040, 2150)의 제1 패턴(1620) 및/또는 제2 패턴(2040) 중 어느 하나 또는 둘 다를 형성하기 위해 이후에 증착된 증착 층(330)의 두께는 원하는 용도 및 원하는 성능 특성을 제한 없이 포함하는 다양한 파라미터에 따라 달라질 수 있다. 일부 비제한적인 예에서, NIC(310)의 두께는 이후에 증착되는 증착 층(330)의 두께와 비슷하거나 실질적으로 더 작을 수 있다. 이후에 증착되는 증착 층(330)의 선택적 패턴화를 달성하기 위해 비교적 얇은 NIC(310)를 사용하는 것은 PMOLED 디바이스를 제한 없이 포함하는 가요성 디바이스(1000)를 제공하는 데 적합할 수 있다. 일부 비제한적인 예에서, 비교적 얇은 NIC(310)는 배리어 코팅(2050)이 증착될 수 있는 비교적 평평한 표면을 제공할 수 있다. 일부 비제한적인 예에서, 배리어 코팅(2050)의 적용을 위해 이러한 비교적 평평한 표면을 제공하면 그러한 표면에 대한 배리어 코팅(2050)의 접착력이 증가할 수 있다.
전극(1020, 1040, 2150)의 제1 패턴(1620) 중 적어도 하나 및 전극(1020, 1040, 2150)의 제2 패턴(2040) 중 적어도 하나는 직접적으로 및/또는, 일부 비제한적인 예에서는, (서브-) 픽셀(들)(1240/244x)에 대응하는 발광 영역(들)(3010)의 측면 양태(들)(1310)로부터 광자 방출을 제어하기 위해 그들 개개의 구동 회로(들)(1200)를 통해 전원(1005)에 전기적으로 결합될 수 있다.
당업자는 도 20a 내지 도 20c에 도시된 제2 패턴(2040)으로 제2 전극(1040)을 형성하는 공정이, 일부 비제한적인 예에서는, 디바이스(2000)를 위한 보조 전극(2150)을 형성하는 데 사용되는 공정과 유사한 방식으로 사용될 수 있다는 것을 이해할 것이다. 일부 비제한적인 예에서, 그의 제2 전극(1040)은 공통 전극을 포함할 수 있으며, 보조 전극(2150)은 제2 패턴(2040)으로, 일부 비제한적인 예에서는 제2 전극(1040)의 위에 또는 일부 비제한적인 예에서는 그의 아래에 증착되어 거기에 전기적으로 결합될 수 있다. 일부 비제한적인 예에서, 이러한 보조 전극(2150)에 대한 제2 패턴(2040)은 이러한 제2 패턴(2040)의 세장형의 이격된 영역이 실질적으로 (서브-) 픽셀(들)(1240/244x)에 대응하는 발광 영역(들)(3010)의 측면 양태(들)(1310)을 둘러싸고 있는 비-발광 영역(들)(3020)의 측면 양태(들)(1320) 내에 놓이도록 할 수 있다. 일부 비제한적인 예에서, 이러한 보조 전극(2150)에 대한 제2 패턴(2040)은 이러한 제2 패턴(2040)의 세장형의 이격된 영역이 실질적으로 (서브-) 픽셀(들)(1240/244x)에 대응하는 발광 영역(들)(3010)의 측면 양태(들)(1310), 및/또는 이들을 둘러싸고 있는 비-발광 영역(들)(3020)의 측면 양태(들)(1320) 내에 놓이도록 할 수 있다.
도 21은 실질적으로 유사하지만, 상기 패턴으로 배치되고 제2 전극(1040)과 전기적으로 결합된(도시되지 않음) 적어도 하나의 보조 전극(2150)을 추가로 포함하는 디바이스(1000)의 예시적인 버전(2100)의 예시적인 단면도를 도시한다.
보조 전극(2150)은 전기 전도성이다. 일부 비제한적인 예에서, 보조 전극(2150)은 적어도 하나의 금속 및/또는 금속 산화물로 형성될 수 있다. 이러한 금속의 비제한적인 예는 Cu, Al, 몰리브덴(Mo), 또는 Ag를 포함한다. 비제한적인 예로서, 보조 전극(2150)은 Mo/Al/Mo에 의해 형성된 것을 제한 없이 포함하는 다중층 금속 구조를 포함할 수 있다. 이러한 금속 산화물의 비제한적인 예는 ITO, ZnO, IZO, 또는 In, 또는 Zn을 함유하는 다른 산화물을 포함한다. 일부 비제한적인 예에서, 보조 전극(2150)은 Ag/ITO, Mo/ITO, ITO/Ag/ITO, 또는 ITO/Mo/ITO를 제한 없이 포함하는 적어도 하나의 금속 및 적어도 하나의 금속 산화물의 조합에 의해 형성되는 다중층 구조를 포함할 수 있다. 일부 비제한적인 예에서, 보조 전극(2150)은 복수의 이러한 전기 전도성 물질을 포함한다.
디바이스(2100)는 기판(10), 제1 전극(1020) 및 적어도 하나의 반도체 층(1030)을 포함하는 것으로 도시되어 있다.
일부 비제한적인 예에서, NPC(520)는 적어도 하나의 반도체 층(1030)의 실질적으로 모든 노출된 층 표면(11) 상에 배치된다. 일부 비제한적인 예에서, NPC(520)는 생략될 수 있다.
제2 전극(1040)은 NPC(520)(또는 NPC(520)이 생략된 경우에는, 적어도 하나의 반도체 층(1030))의 실질적으로 모든 노출된 층 표면(11) 상에 배치된다.
일부 비제한적인 예에서, 특히 전면발광 디바이스(2100)에서, 제2 전극(1040)은, 비제한적인 예로서, 제2 전극(1040)의 존재와 관련된 광 간섭(감쇠, 반사 및/또는 확산을 포함하지만, 이에 제한되지 않음)을 감소시키기 위하여 비교적 얇은 전도성 필름 층(도시되지 않음)을 증착함으로써 형성될 수 있다. 일부 비제한적인 예에서, 다른 곳에서 논의된 바와 같이, 제2 전극(1040)의 감소된 두께는 일반적으로는 제2 전극(1040)의 시트 저항을 증가시킬 수 있으며, 이러한 저항의 증가는, 일부 비제한적인 예에서, 디바이스(2100)의 성능 및/또는 효율을 감소시킬 수 있다. 제2 전극(1040)에 전기적으로 결합된 보조 전극(2150)을 제공함으로써, 일부 비제한적인 예에서, 제2 전극(1040)과 연관된 시트 저항 및 그에 따른 IR 강하가 감소될 수 있다.
일부 비제한적인 예에서, 디바이스(2100)는 배면발광 및/또는 양면발광 디바이스(2100)일 수 있다. 이러한 예에서, 제2 전극(1040)은 이러한 디바이스(2100)의 광학적 특성에 실질적으로 악영향을 미치지 않으면서 비교적 두꺼운 전도성 층으로 형성될 수 있다. 그럼에도 불구하고, 이러한 시나리오에서조차, 제2 전극(1040)은 그럼에도 불구하고 비교적 얇은 전도성 필름 층(도시되지 않음)으로 형성될 수 있고, 따라서, 비제한적인 예로서, 디바이스(2100)는 그의 외부 표면 상에 입사되는 광에 대해 실질적으로 투과성일 수 있으므로, 이러한 외부 입사광의 상당 부분이 본원에서 개시되는 바와 같이 디바이스(2100) 내부에서 생성된 광자의 방출 이외에도 디바이스(2100)를 통해 투과될 수 있다.
NIC(310)는, 도면에 도시된 바와 같이, NPC(520)인 하부 물질의 노출된 층 표면(11) 상의 패턴으로 선택적으로 배치된다. 일부 비제한적인 예에서, 도면에 도시된 바와 같이, NIC(310)는 일련의 평행 행(2120)으로서 패턴의 제1 부분에 배치된다.
패턴화된 보조 전극(2150)을 형성하기에 적합한 증착 층(330)은 고온 증착 층(330) 증착 공정 중에 임의의 FMM(415)을 결코 사용하지 않는 오픈 마스크(600) 및/또는 마스크 없는 증착 공정을 사용하여 하부 물질의 실질적으로 모든 노출된 층 표면(11) 상에 배치된다. 하부 물질은 행(2120)의 패턴 내에 배치된 NIC(310)의 영역들, 및 NIC(310)가 증착되지 않은 NPC(520)의 영역들 모두를 포함한다.
NIC(310)가 배치된 이러한 행(2120)의 핵 생성 억제 특성으로 인해, 이러한 행(2120) 상에 배치된 증착 층(330)은 잔류하지 않는 경향이 있어 패턴의 적어도 하나의 제2 부분(302)에 실질적으로 대응하는 증착 층(330)의 선택적 증착의 패턴을 생성하고 증착 층(330)의 폐쇄된 코팅(340)이 실질적으로 없는 행(2120)을 포함하는 제1 부분(301)을 잔류시킨다.
다시 말해, 보조 전극(2150)을 형성할 증착 층(330)은 실질적으로는 단지 행(2120)을 둘러싸지만 점유하지는 않는 NPC(520)의 이러한 영역을 포함하는 제2 부분(302) 상에만 선택적으로 증착된다.
일부 비제한적인 예에서, 보조 전극(2150)을 선택적으로 증착하여 디바이스(2100)의 측면 양태의 특정 행(2120)만을 덮고 그의 다른 영역들은 덮이지 않은 상태로 유지하면 보조 전극(2150)의 존재와 관련된 광 간섭이 제어 및/또는 감소할 수 있다.
일부 비제한적인 예에서, 보조 전극(2150)은 전형적인 가시거리에서 육안으로 쉽게 감지되지 않는 패턴으로 선택적으로 증착될 수 있다.
일부 비제한적인 예에서, 보조 전극(2150)은 이러한 디바이스의 전극의 유효 저항을 감소시키는 것을 포함하는 OLED 디바이스 이외의 다른 디바이스에 형성될 수 있다.
보조 전극
도 21에 도시된 공정을 포함하여 선택적 코팅(410)을 사용함으로써 고온 증착 층(330) 증착 공정 동안 FMM(415)을 사용하지 않고 제2 전극(1040), 및/또는 보조 전극(2150)을 제한 없이 포함하는 전극(1020, 1040, 2150, 5050)을 패턴화하는 능력은 보조 전극(2150)의 다양한 구성의 전개를 가능하게 한다.
도 22a는 복수의 발광 영역(2210a-2210j) 및 이들을 둘러싸는 적어도 하나의 비-발광 영역(2220)을 갖는 디바이스(1000)의 예시적인 버전(2200)의 일부를 평면도로 도시한다. 일부 비제한적인 예에서, 디바이스(2200)는 각각의 발광 영역(2210a-2210j)이 그의 (서브-) 픽셀(1240/244x)에 대응하는 AMOLED 디바이스일 수 있다.
도 22b 내지 도 22d는 이웃하는 발광 영역(2210a 및 2210b)에 대응하는 디바이스(2200)의 일부 및 그들 사이의 적어도 하나의 비-발광 영역(2220)의 일부의 예를 그 위에 중첩된 보조 전극(2150)의 상이한 구성(2150b-2150d)과 함께 도시한다. 일부 비제한적인 예에서, 도 22b 내지 도 22d에 명시적으로 예시되지는 않았지만, 디바이스(2200)의 제2 전극(1040)은 그의 적어도 두 개의 발광 영역(2210a 및 2210b)과 그들 사이의 적어도 하나의 비-발광 영역(2220)의 일부를 실질적으로 덮는 것으로 이해된다.
도 22b에서, 보조 전극 구성(2150b)은 2개의 이웃하는 발광 영역(2210a 및 2210b) 사이에 배치되며 제2 전극(1040)에 전기적으로 결합된다. 이러한 예시에서, 보조 전극 구성(2150b)의 폭(α)은 이웃하는 발광 영역(2210a 및 2210b) 사이의 이격 거리(δ)보다 작다. 그 결과, 보조 전극 구성(2150b)의 양측에 있는 적어도 하나의 비-발광 영역(2220) 내에 갭이 존재한다. 일부 비제한적인 예에서, 이러한 배열은 보조 전극 구성(2150b)이, 일부 비제한적인 예에서, 발광 영역(2210a 및 2210b) 중 적어도 하나로부터의 디바이스(2200)의 광 출력을 간섭할 가능성을 감소시킬 수 있다. 일부 비제한적인 예에서, 이러한 배열은 보조 전극 구성(2150b)이 상대적으로 두꺼운 경우(일부 비제한적인 예에서는, 수백 nm 초과 및/또는 수 미크론 정도의 두께)에 적절할 수 있다. 일부 비제한적인 예에서, 보조 전극 구성(2150b)의 종횡비는 약 0.05를 초과할 수 있으며, 예를 들어 약 적어도 0.1, 0.2, 0.5, 0.8, 1, 또는 2일 수 있다. 비제한적인 예로서, 보조 전극 구성(2150b)의 높이(두께)는 약 50 nm를 초과할 수 있으며, 예를 들어 적어도 약 80 nm, 100 nm, 200 nm, 500 nm, 700 nm, 1000 nm, 1500 nm, 1700 nm, 또는 2000 nm일 수 있다.
도 22c에서, 보조 전극 구성(2150c)은 2개의 이웃하는 발광 영역(2210a 및 2210b) 사이에 배치되며 제2 전극(1040)에 전기적으로 결합된다. 이러한 예시에서, 보조 전극 구성(2150c)의 폭(α)은 이웃하는 발광 영역(2210a 및 2210b) 사이의 이격 거리(δ)와 실질적으로 동일하다. 그 결과, 보조 전극 구성(2150c)의 양측에 있는 적어도 하나의 비-발광 영역(2220) 내에 갭이 존재하지 않는다. 일부 비제한적인 예에서, 이러한 배열은, 비제한적인 예로서, 높은 픽셀 밀도 디바이스(2200)에서 이웃하는 발광 영역(2210a 및 2210b) 사이의 이격 거리(δ)가 비교적 작은 경우에 적절할 수 있다.
도 22d에서, 보조 전극(2150d)은 2개의 이웃하는 발광 영역(2210a 및 2210b) 사이에 배치되며 제2 전극(1040)에 전기적으로 결합된다. 이러한 예시에서, 보조 전극 구성(2150d)의 폭(α)은 이웃하는 발광 영역(2210a 및 2210b) 사이의 이격 거리(δ)보다 크다. 그 결과, 보조 전극 구성(2150d)의 부분은 이웃하는 발광 영역(2210a 및/또는 2210b) 중 적어도 하나의 일부와 중첩된다. 도면은 보조 전극 구성(2150d)과 각각의 이웃하는 발광 영역(2210a, 2210b)과의 중첩 정도를 보여주지만, 일부 비제한적인 예에서, 중첩의 정도 및/또는 일부 비제한적인 예에서는, 보조 전극 구성(2150d)과 적어도 하나의 이웃하는 발광 영역(2210a 및 2210b) 사이의 중첩의 프로파일은 변경 및/또는 수정될 수 있다.
도 23은 디바이스(1000)의 예시적인 버전(2300)의 (서브-) 픽셀(들)(1240/244x)에 대응할 수 있는 발광 영역(2210)의 측면 양태(910), 및 발광 영역(2210)을 둘러싸는 비-발광 영역(2220)의 측면 양태(920) 둘 모두 위에 오버레이된 그리드로서 형성된 보조 전극(2150)의 패턴(2350)의 예를 도시하는 개략도를 평면도로 도시한다.
일부 비제한적인 예에서, 보조 전극 패턴(2350)은 발광 영역(2210)의 측면 양태(910) 중 어느 것도 실질적으로 덮지 않도록 실질적으로 비-발광 영역(2220)의 측면 양태(920) 전체가 아닌 단지 일부 위에서만 연장한다.
당업자는, 도면에서, 보조 전극 패턴(2350)이 그의 모든 요소가 서로 물리적으로 연결되어 전기적으로 결합되고, 일부 비제한적인 예에서는 제1 전극(1020) 및/또는 제2 전극(1040)일 수 있는 적어도 하나의 전극(1020, 1040, 2150), 및/또는 버스바(5050)에 전기적으로 결합되도록 연속적인 구조로 형성되는 것으로 도시되어 있지만, 일부 비제한적인 예에서, 보조 전극 패턴(2350)은 서로 전기적으로 결합된 상태를 유지하면서 물리적으로는 서로 연결되지 않은 상태로 보조 전극 패턴(2350)의 복수의 개별 요소들로서 제공될 수 있다는 것을 이해할 것이다. 그럼에도 불구하고, 보조 전극 패턴(2350)의 이러한 개별 요소들은 적어도 하나의 전극(1020, 1040, 2150), 및/또는 버스바(5050)의 시트 저항을 여전히 실질적으로 낮출 수 있으며, 그들은 디바이스(2300)의 광학적 특성을 실질적으로 방해하지 않으면서 그의 효율을 증가시키기 위해 결과적으로 디바이스(2300)와 전기적으로 결합된다.
일부 비제한적인 예에서, 보조 전극(2150)은 (서브-) 픽셀(들)(1240/244x)의 다양한 배열을 갖는 디바이스(1000)에 사용될 수 있다. 일부 비제한적인 예에서, (서브-) 픽셀(1240/244x) 배열은 실질적으로 다이아몬드 형상일 수 있다.
비제한적인 예로서, 도 24a는, 디바이스(1000)의 예시적인 버전(2400)에서, 다이아몬드 구성의 PDL(1340)을 포함하는 복수의 비-발광 영역(2220)의 측면 양태에 의해 둘러싸인, 서브 픽셀(244x)에 각각 대응하는 발광 영역(2210)의 복수의 그룹(2441-2443)을 평면도로 도시한다. 일부 비제한적인 예에서, 구성은 제1 및 제2 행의 교대 패턴으로 발광 영역(2210) 및 PDL(1340)의 패턴(2441-2443)에 의해 정의된다.
일부 비제한적인 예에서, PDL(1340)을 포함하는 비-발광 영역(2220)의 측면 양태(1320)는 실질적으로 타원 형상일 수 있다. 일부 비제한적인 예에서, 제1 행의 비-발광 영역(2220)의 측면 양태(1320)의 장축은 정렬되고 제2 행의 비-발광 영역(2220)의 측면 양태(1320)의 장축에 실질적으로 수직이다. 일부 비제한적인 예에서, 제1 행의 비-발광 영역(2220)의 측면 양태(1320)의 장축은 제1 행의 축에 실질적으로 평행하다.
일부 비제한적인 예에서, 발광 영역(2210)의 제1 그룹(2441)은 제1 파장의 광을 방출하는 서브-픽셀(244x)에 대응하고, 일부 비제한적인 예에서 제1 그룹(2441)의 서브-픽셀(244x)은 적색(R) 서브 픽셀(2441)에 대응할 수 있다. 일부 비제한적인 예에서, 제1 그룹(2441)의 발광 영역(2210)의 측면 양태(1310)는 실질적으로 다이아몬드 형상의 구성을 가질 수 있다. 일부 비제한적인 예에서, 제1 그룹(2441)의 발광 영역(2210)은 PDL(1340)이 선행되고 뒤따르는 제1 행의 패턴에 놓인다. 일부 비제한적인 예에서, 제1 그룹(2441)의 발광 영역(2210)의 측면 양태(1310)는 동일한 행의 PDL(1340)을 포함하는 선행 및 후속 비-발광 영역(2220)의 측면 양태(1320)뿐만 아니라 제2 행의 선행 및 후속 패턴으로 PDL(1340)을 포함하는 인접한 비-발광 영역(2220)의 측면 양태(1320)와 약간 중첩한다.
일부 비제한적인 예에서, 발광 영역(2210)의 제2 그룹(2442)은 제2 파장의 광을 방출하는 서브-픽셀(244x)에 대응하고, 일부 비제한적인 예에서 제2 그룹(2442)의 서브-픽셀(244x)은 G(녹색) 서브 픽셀(2442)에 대응할 수 있다. 일부 비제한적인 예에서, 제2 그룹(2441)의 발광 영역(2210)의 측면 양태(1310)는 실질적으로 타원형 구성을 가질 수 있다. 일부 비제한적인 예에서, 제2 그룹(2441)의 발광 영역(2210)은 PDL(1340)이 선행되고 뒤따르는 제2 행의 패턴에 놓인다. 일부 비제한적인 예에서, 제2 그룹(2441)의 발광 영역(2210)의 측면 양태(1310) 중 일부의 장축은 제1 각도에 있을 수 있으며, 일부 비제한적인 예에서는 제2 행의 축에 대해 45°일 수 있다. 일부 비제한적인 예에서, 제2 그룹(2441)의 발광 영역(2210)의 측면 양태(1310) 중 다른 것들의 장축은 제2 각도에 있을 수 있으며, 일부 비제한적인 예에서는 제1 각도에 실질적으로 수직일 수 있는 제2 각도에 있을 수 있다. 일부 비제한적인 예에서, 측면 양태(1310)가 제1 각도에서 장축을 갖는 제1 그룹(2441)의 발광 영역(2210)은 측면 양태(1310)가 제2 각도에서 장축을 갖는 제1 그룹(2441)의 발광 영역(2210)과 교번한다.
일부 비제한적인 예에서, 발광 영역(2210)의 제3 그룹(2443)은 제3 파장의 광을 방출하는 서브-픽셀(244x)에 대응하고, 일부 비제한적인 예에서 제3 그룹(2443)의 서브-픽셀(244x)은 t4 B(청색) 서브 픽셀(2443)에 대응할 수 있다. 일부 비제한적인 예에서, 제3 그룹(2443)의 발광 영역(2210)의 측면 양태(1310)는 실질적으로 다이아몬드 형상의 구성을 가질 수 있다. 일부 비제한적인 예에서, 제3 그룹(2443)의 발광 영역(2210)은 PDL(1340)이 선행되고 뒤따르는 제1 행의 패턴에 놓인다. 일부 비제한적인 예에서, 제3 그룹(2443)의 발광 영역(2210)의 측면 양태(1310)는 동일한 행의 PDL(1340)을 포함하는 선행 및 후속 비-발광 영역(2220)의 측면 양태(1310)뿐만 아니라 제2 행의 선행 및 후속 패턴으로 PDL(1340)을 포함하는 인접한 비-발광 영역(2220)의 측면 양태(1320)와 약간 중첩한다. 일부 비제한적인 예에서, 제2 행의 패턴은 제1 그룹(2441)의 발광 영역(2210)과 제3 그룹(2443)의 발광 영역(2210)을 교대로 포함하며, 이들 각각은 PDL(1340)이 선행되고 뒤따른다.
이제 도 24b를 참조하면, 도 24a의 라인 24B-24B를 따라 절취한 디바이스(2400)의 예시적인 단면도가 도시되어 있다. 도면에서, 디바이스(2400)는 기판(10) 및 그의 노출된 층 표면(11) 상에 형성된 제1 전극(1020)의 복수의 요소를 포함하는 것으로 도시되어 있다. 기판(10)은 베이스 기판(1012)(예시의 편의상 도시되지 않음) 및/또는 각각의 서브-픽셀(244x)에 대응하고 이를 구동하기 위한 적어도 하나의 TFT 구조(1100)를 포함할 수 있다. PDL(1340)은 PDL(1340)을 포함하는 비-발광 영역(들)(2220)에 의해 분리된 제1 전극(1020)의 각각의 요소 위에 발광 영역(들)(2210)을 정의하기 위해 제1 전극(1020)의 요소들 사이에서 기판(10) 위에 형성된다. 도면에서, 발광 영역(들)(2210)은 모두 제2 그룹(2442)에 대응한다.
일부 비제한적인 예에서, 적어도 하나의 반도체 층(1030)은 주변 PDL(1340) 사이에서 제1 전극(1020)의 각각의 요소 상에 증착된다.
일부 비제한적인 예에서, 일부 비제한적인 예에서 공통 캐소드(1242)일 수 있는 제2 전극(1040)은 제2 그룹(2442)의 발광 영역(들)(2210) 위에 증착되어 그의 및 주변 PDL(1340) 위에 G(녹색) 서브-픽셀(들)(2442)을 형성한다.
일부 비제한적인 예에서, NIC(310)는 G(녹색) 서브-픽셀(2442)의 제2 그룹(2442)의 발광 영역(들)(2210)의 측면 양태(1310) 전체에 걸쳐 제2 전극(1040) 위에 선택적으로 증착되어 NIC(310)가 실질적으로 없는 제2 전극(1040)의 부분 위에, 즉 PDL(1340)을 포함하는 비-발광 영역(들)(2220)의 측면 양태(1320) 전체에 걸쳐 증착 층(330)의 선택적 증착을 가능하게 한다. 일부 비제한적인 예에서, 증착 층(330)은 PDL(1340)의 경사 부분 상에 잔류하지 않고 NIC(310)으로 코팅되어 있는 이러한 경사 부분의 베이스로 하강하는 경향이 있기 때문에, 증착 층(330)은 PDL(1340)의 실질적으로 평면인 부분을 따라 축적되는 경향이 있을 수 있다. 일부 비제한적인 예에서, PDL(1340)의 실질적으로 평면인 부분 상의 증착 층(330)은 제2 전극(1040)에 전기적으로 결합될 수 있는 적어도 하나의 보조 전극(2150)을 형성할 수 있다.
일부 비제한적인 예에서, 디바이스(2400)는 CPL, 및/또는 아웃커플링 층을 포함할 수 있다. 비제한적인 예로서, 이러한 CPL, 및/또는 아웃커플링 층은 제2 전극(1040)의 표면 및/또는 NIC(310)의 표면 상에 직접 제공될 수 있다. 일부 비제한적인 예에서, 이러한 CPL, 및/또는 아웃커플링 층은 (서브-) 픽셀(1240/244x)에 대응하는 적어도 하나의 발광 영역(2210)의 측면 양태(1310) 전체에 걸쳐 제공될 수 있다.
일부 비제한적인 예에서, NIC(310)는 또한 인덱스 매칭 코팅으로서 작용할 수도 있다. 일부 비제한적인 예에서, NIC(310)는 또한 아웃커플링 층으로서 작용할 수도 있다.
일부 비제한적인 예에서, 디바이스(2400)는 캡슐화 층을 포함한다. 이러한 캡슐화 층의 비제한적인 예는 디바이스(2400)를 캡슐화하기 위해 제공된 유리 캡, 배리어 필름, 배리어 접착제 및/또는 도면에서 점선 윤곽으로 도시된 것과 같은 TFE 층(2450)을 포함한다. 일부 비제한적인 예에서, TFE 층(2450)은 일종의 배리어 코팅(2050)으로 간주될 수 있다.
일부 비제한적인 예에서, 캡슐화 층은 제2 전극(1040) 및/또는 NIC(310) 중 적어도 하나 위에 배열될 수 있다. 일부 비제한적인 예에서, 디바이스(2400)는 편광판, 컬러 필터, 반사 방지 코팅, 눈부심 방지 코팅, 커버 글라스 및/또는 광학적으로 투명한 접착제(OCA)를 포함한 추가의 광학 및/또는 구조 층, 코팅 및 구성요소를 포함하지만, 이에 제한되지 않는다.
이제 도 24c를 참조하면, 도 24a의 라인 24C-24C를 따라 절취한 디바이스(2400)의 예시적인 단면도가 도시되어 있다. 도면에서, 디바이스(2400)는 기판(10) 및 그의 노출된 층 표면(11) 상에 형성된 제1 전극(1020)의 복수의 요소를 포함하는 것으로 도시되어 있다. PDL(1340)은 PDL(1340)을 포함하는 비-발광 영역(들)(2220)에 의해 분리된 제1 전극(1020)의 각각의 요소 위에 발광 영역(들)(2210)을 정의하기 위해 제1 전극(1020)의 요소들 사이에서 기판(10) 위에 형성된다. 도면에서, 방출 영역(들)(2210)은 교대 방식으로 제1 그룹(2441) 및 제3 그룹(2443)에 대응한다.
일부 비제한적인 예에서, 적어도 하나의 반도체 층(1030)은 주변 PDL(1340) 사이에서 제1 전극(1020)의 각각의 요소 상에 증착된다.
일부 비제한적인 예에서, 일부 비제한적인 예에서 공통 캐소드(1242)일 수 있는 제2 전극(1040)은 제1 그룹(2441)의 발광 영역(들)(2210) 위에 증착되어 그의 R(적색) 서브-픽셀(들)(2441)을 형성하고, 제3 그룹(2443)의 발광 영역(들)(2210) 위에 증착되어 그의 및 주변 PDL(1340) 위에 B(청색) 서브-픽셀(들)(2443)을 형성한다.
일부 비제한적인 예에서, NIC(310)는 R(적색) 서브-픽셀(2441)의 제1 그룹(2441) 및 B(청색) 서브-픽셀(2443)의 제3 그룹(2443)의 발광 영역(들)(2210)의 측면 양태(1310) 전체에 걸쳐 제2 전극(1040) 위에 선택적으로 증착되어 NIC(310)가 실질적으로 없는 제2 전극(1040)의 부분 위에, 즉 PDL(1340)을 포함하는 비-발광 영역(들)(2220)의 측면 양태(1320) 전체에 걸쳐 증착 층(330)의 선택적 증착을 가능하게 한다. 일부 비제한적인 예에서, 증착 층(330)은 PDL(1340)의 경사 부분 상에 잔류하지 않고 NIC(310)으로 코팅되어 있는 이러한 경사 부분의 베이스로 하강하는 경향이 있기 때문에, 증착 층(330)은 PDL(1340)의 실질적으로 평면인 부분을 따라 축적되는 경향이 있을 수 있다. 일부 비제한적인 예에서, PDL(1340)의 실질적으로 평면인 부분 상의 증착 층(330)은 제2 전극(1040)에 전기적으로 결합될 수 있는 적어도 하나의 보조 전극(2150)을 형성할 수 있다.
이제 도 25를 참조하면, 도 13에 단면도로 도시된 디바이스를 포함하는 디바이스(1000)의 예시적인 버전(2500)이 도시되어 있지만, 본원에서 설명된 많은 추가의 증착 단계가 있다.
디바이스(2500)는 하부 물질의 노출된 층 표면(11), 도면에서는, (서브-) 픽셀(1240/244x)에 대응하는 발광 영역(들)(2210)의 측면 양태(1310)에 실질적으로 대응하는 디바이스(2500)의 제1 부분(301) 내에는 있고, 제1 부분(301)을 둘러싸는 비-발광 영역(들)(2220)의 측면 양태(들)(1320)에 실질적으로 대응하는 디바이스(2500)의 제2 부분(302) 내에는 없는 제2 전극(1040) 상에 선택적으로 증착된 NIC(310)를 나타낸다.
일부 비제한적인 예에서, NIC(310)는 섀도우 마스크(415)를 사용하여 선택적으로 증착될 수 있다.
NIC(310)는, 제1 부분(301) 내에서, 보조 전극(2150)을 형성하기 위해 이후에 증착될 증착 층(330)에 대해 상대적으로 낮은 초기 고착 확률(S 0 )을 갖는 노출된 층 표면(11)을 제공한다.
NIC(310)의 선택적 증착 후에, 증착 층(330)은 디바이스(2500) 위에 증착되지만, 단지 NIC(310)가 실질적으로 없는 제2 부분(302) 내에만 실질적으로 잔류하여 보조 전극(2150)을 형성한다.
일부 비제한적인 예에서, 증착 층(330)은 오픈 마스크(600), 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다.
보조 전극(2150)은, 도시된 바와 같이, 실질적으로 NIC(310)이 없는 제2 부분 전체에 걸쳐 제2 전극(1040) 상에 놓고 그와 물리적으로 접촉시키는 것을 포함하여 제2 전극(1040)의 시트 저항을 감소시키기 위해 제2 전극(1040)에 전기적으로 결합된다.
일부 비제한적인 예에서, 증착 층(330)은 제2 부분의 증착 층(330)에 대한 높은 초기 고착 확률(S 0 )을 보장하기 위해 제2 전극(1040)과 실질적으로 동일한 물질을 포함할 수 있다.
일부 비제한적인 예에서, 제2 전극(1040)은 실질적으로 순수한 Mg 및/또는 Mg와 Ag를 제한 없이 포함하는 다른 금속의 합금을 포함할 수 있다. 일부 비제한적인 예에서, Mg:Ag 합금 조성은 부피 기준으로 약 1:9의 범위일 수 있다. 일부 비제한적인 예에서, 제2 전극(1040)은 제한 없이 ITO 및/또는 IZO, 및/또는 금속 및/또는 금속 산화물의 조합과 같은 삼원 금속 산화물을 제한 없이 포함하는 금속 산화물을 포함할 수 있다.
일부 비제한적인 예에서, 보조 전극(2150)을 형성하기 위해 사용되는 증착 층(330)은 실질적으로 순수한 Mg를 포함할 수 있다.
이제 도 26을 참조하면, 도 13에 단면도로 도시된 디바이스를 포함하는 디바이스(1000)의 예시적인 버전(2600)이 도시되어 있지만, 본원에서 설명된 많은 추가의 증착 단계가 있다.
디바이스(2600)는 하부 물질의 노출된 층 표면(11), 도면에서는, (서브-) 픽셀(1240/244x)에 대응하는 발광 영역(들)(2210)의 측면 양태(1310)의 일부분에 실질적으로 대응하는 디바이스(2600)의 제1 부분(301) 내에는 있고, 제2 부분(302) 내에는 없는 제2 전극(1040) 위에 선택적으로 증착된 NIC(310)를 나타낸다. 도면에서, 제1 부분(301)은 발광 영역(들)(2210)을 정의하는 PDL(1340)의 경사진 부분의 범위를 따라 부분적으로 연장될 수 있다.
일부 비제한적인 예에서, NIC(310)는 섀도우 마스크(410)를 사용하여 선택적으로 증착될 수 있다.
NIC(310)는, 제1 부분(301) 내에서, 보조 전극(2150)을 형성하기 위해 이후에 증착될 증착 층(330)에 대해 상대적으로 낮은 초기 고착 확률(S 0 )을 갖는 노출된 층 표면(11)을 제공한다.
NIC(310)의 선택적 증착 후에, 증착 층(330)은 디바이스(2600) 위에 증착되지만, 단지 NIC(310)가 실질적으로 없는 제2 부분(302) 내에만 실질적으로 잔류하여 보조 전극(2150)을 형성한다. 이와 같이, 디바이스(2600)에서, 보조 전극(2150)은 발광 영역(들)(2210)을 정의하는 PDL(1340)의 경사진 부분 전체에 걸쳐 부분적으로 연장될 수 있다.
일부 비제한적인 예에서, 증착 층(330)은 오픈 마스크(600), 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다.
보조 전극(2150)은, 도시된 바와 같이, 실질적으로 NIC(310)이 없는 제2 부분(302) 전체에 걸쳐 제2 전극(1040) 상에 놓고 그와 물리적으로 접촉시키는 것을 포함하여 제2 전극(1040)의 시트 저항을 감소시키기 위해 제2 전극(1040)에 전기적으로 결합된다.
일부 비제한적인 예에서, 제2 전극(1040)을 구성할 수 있는 물질은 증착 층(330)에 대해 높은 초기 고착 확률(S 0 )을 갖지 않을 수 있다.
도 27은 도 13에 단면도로 도시된 디바이스를 포함하는 디바이스(1000)의 예시적인 버전(2700)이 도시되어 있는 그러한 시나리오를 예시하지만, 본원에서 설명된 많은 추가의 증착 단계가 있다.
디바이스(2700)는 하부 물질의 노출된 층 표면(11), 도면에서는, 제2 전극(1040) 위에 증착된 NPC(520)를 나타낸다.
일부 비제한적인 예에서, NPC(520)는 오픈 마스크(600), 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다.
이후, NIC(310)는 하부 물질의 노출된 층 표면(11), 도면에서는, (서브-) 픽셀(1240/244x)에 대응하는 발광 영역(들)(2210)의 측면 양태(1310)의 일부분에 실질적으로 대응하는 디바이스(2700)의 제1 부분(301) 내에는 있고, 제1 부분(301)을 둘러싸는 비-발광 영역(들)(2220)의 측면 양태(들)(1320)에 실질적으로 대응하는 디바이스(2700)의 제2 부분(302) 내에는 없는 NPC(520) 위에 선택적으로 증착된다.
일부 비제한적인 예에서, NIC(310)는 섀도우 마스크(415)를 사용하여 선택적으로 증착될 수 있다.
NIC(310)는, 제1 부분(301) 내에서, 보조 전극(2150)을 형성하기 위해 이후에 증착될 증착 층(330)에 대해 상대적으로 낮은 초기 고착 확률(S 0 )을 갖는 노출된 층 표면(11)을 제공한다.
NIC(310)의 선택적 증착 후에, 증착 층(330)은 디바이스(2700) 위에 증착되지만, 단지 NIC(310)가 실질적으로 없는 제2 부분(302) 내에만 실질적으로 잔류하여 보조 전극(2150)을 형성한다.
일부 비제한적인 예에서, 증착 층(330)은 오픈 마스크(600), 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다.
보조 전극(2150)은 그의 시트 저항을 감소시키기 위해 제2 전극(1040)에 전기적으로 결합된다. 도시된 바와 같이, 보조 전극(2150)은 제2 전극(1040) 위에 놓여 있지 않고 물리적으로 접촉되지 않지만, 당업자는 그럼에도 불구하고 보조 전극(2150)이 다수의 널리 알려진 메커니즘에 의해 제2 전극(1040)에 전기적으로 결합될 수 있다는 것을 이해할 것이다. 비제한적인 예로서, NIC(310) 및/또는 NPC(520)의 비교적 얇은 필름(일부 비제한적인 예에서는, 최대 약 50 nm)의 존재는 여전히 그들을 통해 전류가 통과하도록 허용할 수 있으며, 따라서 제2 전극(1040)의 시트 저항을 감소시킬 수 있다.
이제 도 28을 참조하면, 도 13에 단면도로 도시된 디바이스를 포함하는 디바이스(1000)의 예시적인 버전(2800)이 도시되어 있지만, 본원에서 설명된 많은 추가의 증착 단계가 있다.
디바이스(2800)는 하부 물질의 노출된 층 표면(11), 도면에서는, 제2 전극(1040) 위에 증착된 NIC(310)를 나타낸다.
일부 비제한적인 예에서, NIC(310)는 오픈 마스크(600) 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다.
NIC(310)는 상대적으로 낮은 초기 고착 확률(S 0 )을 갖는 노출된 층 표면(11) 또는 보조 전극(2150)을 형성하기 위해 이후에 증착될 증착 층(330)을 제공한다.
NIC(310)의 증착 후, NPC(520)는 하부 물질의 노출된 층 표면(11), 도면에서는, (서브-) 픽셀(1240/244x)에 대응하는 발광 영역(들)(2210)의 측면 양태(들)(1310)에 실질적으로 대응하는 디바이스(2800)의 제2 부분을 둘러싸는 비-발광 영역(들)(2220)의 측면 양태(들)(1320)의 일부분에 실질적으로 대응하는 디바이스(2800)의 NPC 부분(1503) 내에 있는 NIC(310) 위에 선택적으로 증착된다.
일부 비제한적인 예에서, NPC(520)는 섀도우 마스크(415)를 사용하여 선택적으로 증착될 수 있다.
NPC(520)는, 제1 부분(301) 내에서, 상대적으로 낮은 초기 고착 확률(S 0 )을 갖는 노출된 층 표면(11) 또는 보조 전극(2150)을 형성하기 위해 이후에 증착될 증착 층(330)을 제공한다.
NPC(520)의 선택적 증착 후에, 증착 층(330)은 디바이스(2800) 위에 증착되지만, 단지 NIC(310)가 NPC(520)와 중첩된 NPC 부분(1503) 내에만 실질적으로 잔류하여 보조 전극(2150)을 형성한다.
일부 비제한적인 예에서, 증착 층(330)은 오픈 마스크(600), 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다.
보조 전극(2150)은 제2 전극(1040)의 시트 저항을 감소시키기 위해 제2 전극(1040)에 전기적으로 결합된다.
선택적 코팅의 제거
일부 비제한적인 예에서, NIC(310)는 NIC(310)에 의해 덮힌 하부 물질의 이전에 노출된 층 표면(11)의 적어도 일부가 다시 한번 노출될 수 있도록 증착 층(330)의 증착 후에 제거될 수 있다. 일부 비제한적인 예에서, NIC(310)는 NIC(310)를 에칭 및/또는 용해시키고/시키거나 증착 층(330)에 실질적으로 악영향을 미치거나 침식시키지 않는 플라즈마, 및/또는 용매 처리 기법을 사용함으로써 선택적으로 제거될 수 있다.
이제 도 29a를 참조하면, 증착 단계(3300a)에서의 디바이스(1000)의 예시적인 버전(2900)의 예시적인 단면도가 도시되어 있으며, 여기서 NIC(310)는 하부 물질의 노출된 층 표면(11)의 제1 부분(301) 상에 선택적으로 증착되었다. 도면에서, 하부 물질은 기판(10)일 수 있다.
도 29b에서, 디바이스(2900)는 증착 단계(3300b)에서 도시되며, 여기서 증착 층(330)은 하부 물질의 노출된 층 표면(11) 상에, 즉, NIC(310)가 단계(3300a) 동안 증착된 경우의 NIC(310)의 노출된 층 표면(11) 뿐만 아니라 NIC(310)가 단계(3300a) 동안 증착되지 않은 경우의 기판(10)의 노출된 층 표면(11) 모두에 증착된다. NIC(310)가 배치된 제1 부분(301)의 핵 생성 억제 특성으로 인해, 그들 상에 배치된 증착 층(330)은 잔류하지 않는 경향이 있어 제2 부분(302)에 대응하는 증착 층(330)의 선택적 증착의 패턴을 생성하고 증착 층(330)이 실질적으로 없는 제1 부분(301)이 잔류한다.
도 29c에서, 디바이스(3300)는 증착 단계(3300c)에서 도시되며, 여기서 NIC(310)는, 단계(3300b) 동안 증착된 증착 층(330)이 기판(10) 상에 잔류하고 단계(3300a) 동안 NIC(310)가 증착된 기판(10)의 영역이 이제 노출되거나 덮이지 않도록 기판(10)의 노출된 층 표면(11)의 제1 부분(301)으로부터 제거된다.
일부 비제한적인 예에서, 단계(3300c)에서의 NIC(310)의 제거는 증착 층(330)에 실질적으로 영향을 미치지 않으면서 NIC(310)와 반응 및/또는 에칭 제거하는 용매 및/또는 플라즈마에 디바이스(2900)를 노출시킴으로써 수행될 수 있다.
투명 OLED
이제 도 30a를 참조하면, 일반적으로 3000으로 나타낸 디바이스(1000)의 투과(투명) 버전의 예시적인 평면도가 도시되어 있다. 일부 비제한적인 예에서, 디바이스(3000)는 복수의 픽셀 영역(3010) 및 복수의 투과 영역(3020)을 갖는 AMOLED 디바이스이다. 일부 비제한적인 예에서, 적어도 하나의 보조 전극(2150)은 픽셀 영역(들)(3010) 및/또는 투과 영역(들)(3020) 사이의 하부 물질의 노출된 층 표면(11) 상에 증착될 수 있다.
일부 비제한적인 예에서, 각각의 픽셀 영역(3010)은 서브 픽셀(244x)에 각각 대응하는 복수의 발광 영역(2210)을 포함할 수 있다. 일부 비제한적인 예에서, 서브-픽셀(244x)은 각각 R(적색) 서브-픽셀(2441), G(녹색) 서브-픽셀(2442) 및/또는 B(청색) 서브-픽셀(2443)에 대응할 수 있다.
일부 비제한적인 예에서, 각각의 투과 영역(3020)은 실질적으로 투명하고 광이 그의 단면 양태 전체를 통과할 수 있다.
이제 도 30b를 참조하면, 도 30a의 라인 30B-30B를 따라 절취한 디바이스(3000)의 예시적인 단면도가 도시되어 있다. 도면에서, 디바이스(3000)는 기판(10), TFT 절연층(1180) 및 TFT 절연층(1180)의 표면 상에 형성된 제1 전극(1020)을 포함하는 것으로 도시되어 있다. 기판(10)은 베이스 기판(1012)(예시의 편의상 도시되지 않음) 및/또는 실질적으로 그들 아래에 위치되고 그의 제1 전극(1020)에 전기적으로 결합된 각각의 서브-픽셀(244x)에 대응하고 이를 구동하기 위한 적어도 하나의 TFT 구조(1100)를 포함할 수 있다. PDL(들)(1340)은 기판(10) 위의 비-발광 영역(2220) 내에 형성되어, 그에 대응하는 제1 전극(1020) 상에서 또한 각각의 서브-픽셀(244x)에도 대응하는 발광 영역(들)(2210)을 정의한다. PDL(들)(1340)은 제1 전극(1020)의 에지를 덮는다.
일부 비제한적인 예에서, 적어도 하나의 반도체 층(1030)은 제1 전극(1020)의 노출된 영역(들) 위에 증착되고, 일부 비제한적인 예에서는 적어도 주변 PDL(1340)의 부분 위에 증착된다.
일부 비제한적인 예에서, 제2 전극(1040)은 픽셀 영역(3010) 위를 포함하여 적어도 하나의 반도체 층(들)(1030) 위에 증착되어 그의 서브-픽셀(들)(244x)을 형성하고, 일부 비제한적인 예에서는, 투과 영역(3020)에서 주변 PDL(1340) 위에 적어도 부분적으로 증착된다.
일부 비제한적인 예에서, NIC(310)는 픽셀 영역(3010)과 투과 영역(3020) 모두를 포함하지만 그의 제2 부분(들)(302)을 포함하는 보조 전극(2150)에 대응하는 제2 전극(1040)의 영역은 포함하지 않는 디바이스(3000)의 제1 부분(들)(301) 위에 선택적으로 증착된다.
일부 비제한적인 예에서, 이어서 디바이스(3000)의 전체 노출된 층 표면(11)은 일부 비제한적인 예에서는 Mg일 수 있는 증착 물질(531)의 증기 플럭스에 노출된다. 증착 층(330)은 NIC(310)가 실질적으로 없는 제2 전극(1040)의 제2 부분(들) 위에 선택적으로 증착되어 제2 전극(1040)의 코팅되지 않은 부분에 전기적으로 결합되고, 일부 비제한적인 예에서는, 그와 물리적으로 접촉하는 보조 전극(2150)을 형성한다.
동시에, 디바이스(3000)의 투과 영역(3020)은 그를 통한 광의 투과에 실질적으로 영향을 미칠 수 있는 임의의 물질이 실질적으로 없는 상태를 유지한다. 특히, 도면에 도시된 바와 같이, TFT 구조(1100) 및 제1 전극(1020)은, 단면 양태에서, 그에 대응하는 서브-픽셀(244x) 아래에 위치하고, 보조 전극(2150)과 함께 투과 영역(3020) 너머에 위치한다. 결과적으로, 이러한 구성요소들은 투과 영역(3020)을 통해 투과되는 광을 감쇠시키거나 방해하지 않는다. 일부 비제한적인 예에서, 이러한 배열은 전형적인 가시거리에서 디바이스(3000)를 바라보는 관측자가 디바이스(3000)를 통해 볼 수 있게 하며, 일부 비제한적인 예에서는 모든 (서브-) 픽셀(들)(1240/244x) 발광하지 않으므로 투명 AMOLED 디바이스(3000)를 생성한다.
도면에는 도시되지 않았지만, 일부 비제한적인 예에서, 디바이스(3000)는 보조 전극(2150)과 제2 전극(1040) 사이에 배치된 NPC(520)를 추가로 포함할 수 있다. 일부 비제한적인 예에서, NPC(520)는 또한 NIC(310)과 제2 전극(1040) 사이에 배치될 수도 있다.
일부 비제한적인 예에서, NIC(310)는 적어도 하나의 반도체 층(들)(1030)과 동시에 형성될 수 있다. 비제한적인 예로서, NIC(310)를 형성하는 데 사용되는 적어도 하나의 물질은 적어도 하나의 반도체 층(들)(1030)을 형성하는 데 사용될 수도 있다. 이러한 비제한적인 예에서, 디바이스(3000)를 제작하기 위한 단계의 수가 감소될 수 있다.
당업자는, 일부 비제한적인 예에서, 적어도 하나의 반도체 층(들)(1030) 및/또는 제2 전극(1040)을 형성하는 것들을 제한 없이 포함하는 다양한 다른 층들 및/또는 코팅들이, 특히 이러한 층들 및/또는 코팅들이 실질적으로 투명한 경우에 투과 영역(3020)의 부분을 덮을 수 있다는 것을 이해할 것이다. 일부 비제한적인 예에서, PDL(들)(1340)은 내부에 웰을 형성하는 것을 제한 없이 포함하는 감소된 두께를 가질 수 있으며, 이는 일부 비제한적인 예에서 발광 영역(들)(2210)에 대해 정의된 웰과 다르지 않아 투과 영역(3020)을 통한 광 투과를 더 용이하게 한다.
당업자는, 일부 비제한적인 예에서, 도 30a 및 도 30b에 도시된 배열과 다른 (서브-) 픽셀(들)(340/244x) 배열이 사용될 수 있다는 것을 이해할 것이다.
당업자는, 일부 비제한적인 예에서, 도 30a 및 도 30b에 도시된 배열과 다른 보조 전극(들)(2150)의 배열이 사용될 수 있다는 것을 이해할 것이다. 비제한적인 예로서, 보조 전극(들)(2150)은 픽셀 영역(3010)과 투과 영역(3020) 사이에 배치될 수 있다. 비제한적인 예로서, 보조 전극(들)(2150)은 픽셀 영역(3010) 내의 서브-픽셀(들)(244x) 사이에 배치될 수 있다.
이제 도 31a를 참조하면, 일반적으로 3100으로 나타낸 디바이스(1000)의 투명 버전의 예시적인 평면도가 도시되어 있다. 일부 비제한적인 예에서, 디바이스(3100)는 복수의 픽셀 영역(3010) 및 복수의 투과 영역(3020)을 갖는 AMOLED 디바이스이다. 디바이스(3100)는 픽셀 영역(들)(3010) 및/또는 투과 영역(들)(3020) 사이에 놓인 보조 전극(들)(2150)이 없다는 점에서 디바이스(3000)와 다르다.
일부 비제한적인 예에서, 각각의 픽셀 영역(3010)은 서브 픽셀(244x)에 각각 대응하는 복수의 발광 영역(2210)을 포함할 수 있다. 일부 비제한적인 예에서, 서브-픽셀(244x)은 각각 R(적색) 서브-픽셀(2441), G(녹색) 서브-픽셀(2442) 및/또는 B(청색) 서브-픽셀(2443)에 대응할 수 있다.
일부 비제한적인 예에서, 각각의 투과 영역(3020)은 실질적으로 투명하고 광이 그의 단면 양태 전체를 통과할 수 있다.
이제 도 31b를 참조하면, 도 31a의 라인 31B-31B를 따라 절취한 디바이스(3100)의 예시적인 단면도가 도시되어 있다. 도면에서, 디바이스(3100)는 기판(10), TFT 절연층(1180) 및 TFT 절연층(1180)의 표면 상에 형성된 제1 전극(1020)을 포함하는 것으로 도시되어 있다. 기판(10)은 베이스 기판(1012)(예시의 편의상 도시되지 않음) 및/또는 실질적으로 그들 아래에 위치되고 그의 제1 전극(1020)에 전기적으로 결합된 각각의 서브-픽셀(244x)에 대응하고 이를 구동하기 위한 적어도 하나의 TFT 구조(1100)를 포함할 수 있다. PDL(들)(1340)은 기판(10) 위의 비-발광 영역(2220) 내에 형성되어, 그에 대응하는 제1 전극(1020) 상에서 또한 각각의 서브-픽셀(244x)에도 대응하는 발광 영역(들)(2210)을 정의한다. PDL(들)(1340)은 제1 전극(1020)의 에지를 덮는다.
일부 비제한적인 예에서, 적어도 하나의 반도체 층(1030)은 제1 전극(1020)의 노출된 영역(들) 위에 증착되고, 일부 비제한적인 예에서는 적어도 주변 PDL(1340)의 부분 위에 증착된다.
일부 비제한적인 예에서, 제1 증착 층(330a)은 픽셀 영역(3010) 위를 포함하여 적어도 하나의 반도체 층(들)(1030) 위에 증착되어 그의 서브-픽셀(들)(244x)을 형성하고, 투과 영역(3020)에서 주변 PDL(1340) 위에 증착될 수 있다. 일부 비제한적인 예에서, 제1 증착 층(330a)의 두께는 투과 영역(3020) 전체에 걸친 제1 증착 층(330a)의 존재가 그를 통한 광의 투과를 실질적으로 감쇠시키지 않도록 비교적 얇을 수 있다. 일부 비제한적인 예에서, 제1 증착 층(330a)은 오픈 마스크(600), 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다.
일부 비제한적인 예에서, NIC(310)는 투과 영역(3020)을 포함하는 디바이스(3100)의 제1 부분 위에 선택적으로 증착된다.
일부 비제한적인 예에서, 이어서 디바이스(3100)의 전체 표면이 일부 비제한적인 예에서는 Mg일 수 있는 증착 물질(531)의 증기 플럭스에 노출되어 NIC(310), 일부 예에서는 픽셀 영역(3010)이 실질적으로 없는 제1 증착 층(330a)의 제2 부분(들)(302) 위에 제2 증착 층(330b)이 선택적으로 증착됨으로써, 제2 증착 층(330b)이 제1 증착 층(330a)의 코팅되지 않은 부분에 전기적으로 결합되고, 일부 비제한적인 예에서는 그와 물리적으로 접촉하여 제2 전극(1040)을 형성한다.
일부 비제한적인 예에서, 제1 증착 층(330a)의 두께는 제2 증착 층(330b)의 두께보다 작을 수 있다. 이러한 방식으로, 제1 증착 층(330a)만이 연장되는 투과 영역(3020)에서 상대적으로 높은 투과율이 유지될 수 있다. 일부 비제한적인 예에서, 제1 증착 층(330a)의 두께는 약 30 nm, 25 nm, 20 nm, 15 nm, 10 nm, 8 nm, 및/또는 5 nm 미만일 수 있다. 일부 비제한적인 예에서, 제2 증착 층(330b)의 두께는 약 30 nm, 25 nm, 20 nm, 15 nm, 10 nm, 또는 8 nm 미만일 수 있다.
따라서, 일부 비제한적인 예에서, 제2 전극(1040)의 두께는 약 40 nm 미만일 수 있고/있거나, 일부 비제한적인 예에서는, 5 내지 30 nm, 10 내지 25 nm, 또는 15 내지 25 nm일 수 있다.
일부 비제한적인 예에서, 제1 증착 층(330a)의 두께는 제2 증착 층(330b)의 두께보다 더 클 수 있다. 일부 비제한적인 예에서, 제1 증착 층(330a)의 두께 및 제2 증착 층(330b)의 두께는 실질적으로 동일할 수 있다.
일부 비제한적인 예에서, 제1 증착 층(330a)을 형성하기 위해 사용된 적어도 하나의 증착 물질(531)은 제2 증착 층(330b)을 형성하기 위해 사용된 적어도 하나의 증착 물질(531)과 실질적으로 동일할 수 있다. 일부 비제한적인 예에서, 이러한 적어도 하나의 증착 물질(531)은 제1 전극(1020), 제2 전극(1040), 보조 전극(2150), 및/또는 이들의 증착 층(330)과 관련하여 본원에서 기술된 바와 실질적으로 같을 수 있다.
일부 비제한적인 예에서, 디바이스(3100)의 투과 영역(3020)은 그를 통한 광의 투과에 실질적으로 영향을 미칠 수 있는 임의의 물질이 실질적으로 없는 상태를 유지한다. 특히, 도면에 도시된 바와 같이, TFT 구조(1100) 및/또는 제1 전극(1020)은, 단면 양태에서, 그에 대응하는 서브-픽셀(244x) 아래 및 투과 영역(3020) 너머에 위치된다. 결과적으로, 이러한 구성요소들은 투과 영역(3020)을 통해 투과되는 광을 감쇠시키거나 방해하지 않는다. 일부 비제한적인 예에서, 이러한 배열은 전형적인 가시거리에서 디바이스(3100)를 바라보는 관측자가 디바이스(3100)를 통해 볼 수 있게 하며, 일부 비제한적인 예에서는 모든 (서브-) 픽셀(들)(340/244x)이 발광하지 않으므로 투명 AMOLED 디바이스(3100)를 생성한다.
도면에 도시되지는 않았지만, 일부 비제한적인 예에서, 디바이스(3100)는 제2 증착 층(330b)과 제1 증착 층(330a) 사이에 배치된 NPC(520)를 추가로 포함할 수 있다. 일부 비제한적인 예에서, NPC(520)는 또한 NIC(310)과 제1 증착 층(330a) 사이에 배치될 수도 있다.
일부 비제한적인 예에서, NIC(310)는 적어도 하나의 반도체 층(들)(1030)과 동시에 형성될 수 있다. 비제한적인 예로서, NIC(310)를 형성하는 데 사용되는 적어도 하나의 물질은 적어도 하나의 반도체 층(들)(1030)을 형성하는 데 사용될 수도 있다. 이러한 비제한적인 예에서, 디바이스(3100)를 제작하기 위한 단계의 수가 감소될 수 있다.
당업자는, 일부 비제한적인 예에서, 적어도 하나의 반도체 층(들)(1030) 및/또는 제1 증착 층(330a)을 형성하는 것들을 제한 없이 포함하는 다양한 다른 층들, 및/또는 코팅들이, 특히 이러한 층들, 및/또는 코팅들이 실질적으로 투명한 경우에 투과 영역(3020)의 일부분을 덮을 수 있다는 것을 이해할 것이다. 일부 비제한적인 예에서, PDL(들)(1340)은 내부에 웰을 형성하는 것을 제한 없이 포함하는 감소된 두께를 가질 수 있으며, 이는 일부 비제한적인 예에서 발광 영역(들)(2210)에 대해 정의된 웰과 다르지 않아 투과 영역(3020)을 통한 광 투과를 더 용이하게 한다.
당업자는, 일부 비제한적인 예에서, 도 31a 및 도 31b에 도시된 배열과 다른 (서브-) 픽셀(들)(1240/244x) 배열이 사용될 수 있다는 것을 이해할 것이다.
이제 도 31c를 참조하면, 도 31a의 동일한 라인 31B-31B를 따라 절취한, 디바이스(3110)으로 도시된 디바이스(1000)의 상이한 버전의 예시적인 단면도가 도시되어 있다. 도면에서, 디바이스(3110)는 기판(10), TFT 절연층(1180) 및 TFT 절연층(1180)의 표면 상에 형성된 제1 전극(1020)을 포함하는 것으로 도시되어 있다. 기판(10)은 베이스 기판(1012)(예시의 편의상 도시되지 않음) 및/또는 실질적으로 그들 아래에 위치되고 그의 제1 전극(1020)에 전기적으로 결합된 각각의 서브-픽셀(244x)에 대응하고 이를 구동하기 위한 적어도 하나의 TFT 구조(1100)를 포함할 수 있다. PDL(들)(1340)은 기판(10) 위의 비-발광 영역(2220) 내에 형성되어, 그에 대응하는 제1 전극(1020) 상에서 또한 각각의 서브-픽셀(244x)에도 대응하는 발광 영역(들)(2210)을 정의한다. PDL(들)(1340)은 제1 전극(1020)의 에지를 덮는다.
일부 비제한적인 예에서, 적어도 하나의 반도체 층(1030)은 제1 전극(1020)의 노출된 영역(들) 위에 증착되고, 일부 비제한적인 예에서는 적어도 주변 PDL(1340)의 부분 위에 증착된다.
일부 비제한적인 예에서, NIC(310)는 투과 영역(3020)을 포함하는 디바이스(3110)의 제1 부분(301) 위에 선택적으로 증착된다.
일부 비제한적인 예에서, 증착 층(330)은 픽셀 영역(3010) 위를 포함하여 적어도 하나의 반도체 층(들)(1030) 위에 증착되어 그의 서브-픽셀(들)(244x)을 형성할 수 있지만, 투과 영역(3020)에서 주변 PDL(1340) 위에는 증착되지 않을 수 있다. 일부 비제한적인 예에서, 제1 증착 층(330a)은 오픈 마스크(600), 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다. 일부 비제한적인 예에서, 이러한 증착은, 증착 층(330)이 적어도 하나의 반도체 층(들)(1030) 상에 증착되어 제2 전극(1040)을 형성하도록 디바이스(3110)의 전체 노출 층 표면(11)을 일부 비제한적인 예에서는 Mg일 수 있는 증착 물질(531)의 증기 플럭스에 노출시켜 NIC(310), 일부 예에서는 픽셀 영역(3010)이 실질적으로 없는 적어도 하나의 반도체 층(들)(1030)의 제2 부분 위에 증착 층(330)을 선택적으로 증착시킴으로써 수행될 수 있다.
일부 비제한적인 예에서, 디바이스(3110)의 투과 영역(3020)은 그를 통한 광의 투과에 실질적으로 영향을 미칠 수 있는 임의의 물질이 실질적으로 없는 상태를 유지한다. 특히, 도면에 도시된 바와 같이, TFT 구조(1100) 및/또는 제1 전극(1020)은, 단면 양태에서, 그에 대응하는 서브-픽셀(244x) 아래 및 투과 영역(3020) 너머에 위치된다. 결과적으로, 이러한 구성요소들은 투과 영역(3020)을 통해 투과되는 광을 감쇠시키거나 방해하지 않는다. 일부 비제한적인 예에서, 이러한 배열은 전형적인 가시거리에서 디바이스(3110)를 바라보는 관측자가 디바이스(3110)를 통해 볼 수 있게 하며, 일부 비제한적인 예에서는 모든 (서브-) 픽셀(들)(1240/244x) 발광하지 않으므로 투명 AMOLED 디바이스(3110)를 생성한다.
임의의 증착 층(330)이 없고/없거나, 실질적으로 없는 투과 영역(3020)을 제공함으로써, 이러한 영역에서의 투과율은, 일부 비제한적인 예에서는, 도 31b의 디바이스(3100)와 비교하여 비제한적인 예로서 유리하게 향상될 수 있다.
도면에 도시되지는 않았지만, 일부 비제한적인 예에서, 디바이스(3110)는 증착 층(330)과 적어도 하나의 반도체 층(들)(1030) 사이에 배치된 NPC(520)를 추가로 포함할 수 있다. 일부 비제한적인 예에서, NPC(520)는 또한 NIC(310)과 PDL(들)(1340) 사이에 배치될 수도 있다.
일부 비제한적인 예에서, NIC(310)는 적어도 하나의 반도체 층(들)(1030)과 동시에 형성될 수 있다. 비제한적인 예로서, NIC(310)를 형성하는 데 사용되는 적어도 하나의 물질은 적어도 하나의 반도체 층(들)(1030)을 형성하는 데 사용될 수도 있다. 이러한 비제한적인 예에서, 디바이스(3110)를 제작하기 위한 단계의 수가 감소될 수 있다.
당업자는, 일부 비제한적인 예에서, 적어도 하나의 반도체 층(들)(1030) 및/또는 증착 층(330)을 형성하는 것들을 제한 없이 포함하는 다양한 다른 층들, 및/또는 코팅들이, 특히 이러한 층들, 및/또는 코팅들이 실질적으로 투명한 경우에 투과 영역(3020)의 일부분을 덮을 수 있다는 것을 이해할 것이다. 일부 비제한적인 예에서, PDL(들)(1340)은 내부에 웰을 형성하는 것을 제한 없이 포함하는 감소된 두께를 가질 수 있으며, 이는 일부 비제한적인 예에서 발광 영역(들)(2210)에 대해 정의된 웰과 다르지 않아 투과 영역(3020)을 통한 광 투과를 더 용이하게 한다.
당업자는, 일부 비제한적인 예에서, 도 31a 및 도 31c에 도시된 배열과 다른 (서브-) 픽셀(들)(1240/244x) 배열이 사용될 수 있다는 것을 이해할 것이다.
발광 영역(들) 위에 전도성 코팅의 선택적 증착
상기에서 논의된 바와 같이, (서브-) 픽셀(1240/244x)의 발광 영역(들)(2210)의 측면 양태(1310) 내에서 및 전체에 걸쳐 전극(1020, 1040, 2150), 및/또는 버스바(5050)의 두께를 조절하면 관찰 가능한 미세공동 효과에 영향을 미칠 수 있다. 일부 비제한적인 예에서, 픽셀 영역(3010)의 상이한 서브-픽셀(들)(244x)에 대응하는 발광 영역(들)(2210)의 측면 양태(1310)에서 NIC(310), 및/또는 NPC(520)와 같은 적어도 하나의 패턴화 코팅(410)의 증착을 통한 적어도 하나의 증착 층(330)의 선택적 증착은 각각의 발광 영역(2210)에서 광학 미세공동 효과의 제어 및/또는 변조를 가능하게 하여 방출 스펙트럼, 광도 및/또는 밝기의 각도 의존성 및/또는 방출된 광의 색상 이동을 제한 없이 포함하는 서브-픽셀(244x) 기반의 바람직한 광학 미세공동 효과를 최적화할 수 있다.
이러한 효과는 서로 독립적으로 서브-픽셀(들)(244x)의 각각의 발광 영역(2210)에 배치된 NIC(310), 및/또는 NPC(520)와 같은 패턴화 코팅(410)의 두께를 조절함으로써 제어될 수 있다. 비제한적인 예로서, B(청색) 서브-픽셀(2443) 위에 배치된 NIC(310)의 두께는 G(녹색) 서브-픽셀(2442) 위에 배치된 NIC(310)의 두께보다 더 얇을 수 있으며, G(녹색) 서브 픽셀(2442) 위에 배치된 NIC의 두께는 R(적색) 서브 픽셀(2441) 위에 배치된 NIC(310)의 두께보다 더 얇을 수 있다.
일부 비제한적인 예에서, 이러한 효과는 패턴화 코팅(410)뿐만 아니라 서브-픽셀(들)(244x)의 각각의 발광 영역(2210)의 부분(들)에 증착된 증착 층(330)의 두께를 독립적으로 조절함으로써 훨씬 더 큰 범위로 제어될 수 있다.
이러한 메커니즘은 도 32a 내지 도 32d의 개략도에 도시되어 있다. 이러한 다이어그램은 일반적으로 3200으로 표시된 디바이스(1000)의 예시적인 버전을 제조하는 다양한 단계를 도시한다.
도 32a는 디바이스(3200)를 제조하는 단계(3210)를 도시한다. 단계(3210)에서, 기판(10)이 제공될 수 있다. 기판(10)은 제1 발광 영역(2210a) 및 제2 발광 영역(2210b)을 포함한다. 일부 비제한적인 예에서, 제1 발광 영역(2210a), 및/또는 제2 발광 영역(2210b)은 적어도 하나의 비-발광 영역(2220a-2220c)에 의해 둘러싸이고/싸이거나, 이격될 수 있다. 일부 비제한적인 예에서, 제1 발광 영역(2210a), 및/또는 제2 발광 영역(2210b)은 각각 (서브-) 픽셀(1240/244x)에 대응할 수 있다.
도 32b는 디바이스(3200)를 제조하는 단계(3220)를 도시한다. 단계(3220)에서, 제1 증착 층(330a)은 하부 물질, 이 경우에는 기판(10)의 노출된 층 표면(11) 상에 증착된다. 제1 증착 층(330a)은 제1 발광 영역(2210a) 및 제2 발광 영역(2210b) 전체에 걸쳐 증착된다. 일부 비제한적인 예에서, 제1 증착 층(330a)은 비-발광 영역(2220a-2220c) 중 적어도 하나의 전체에 걸쳐 증착된다.
일부 비제한적인 예에서, 제1 증착 층(330a)은 오픈 마스크(600), 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다.
도 32c는 디바이스(3200)를 제조하는 단계(3230)를 도시한다. 단계(3230)에서, NIC(310)는 제1 증착 층(330a)의 제1 부분(301) 위에 선택적으로 증착된다. 도면에 도시된 바와 같이, 일부 비제한적인 예에서, NIC(310)는 제1 발광 영역(2210a) 전체에 걸쳐 증착되는 반면, 일부 비제한적인 예에서, 제2 발광 영역(2210b), 및/또는 일부 비제한적인 예에서는, 적어도 하나의 비-발광 영역(2220a-2220c)에는 NIC(310)가 실질적으로 없다.
도 32d는 디바이스(3200)를 제조하는 단계(3240)를 도시한다. 단계(3240)에서, 제2 증착 층(330b)은 NIC(310)가 실질적으로 없는 디바이스(3200)의 제2 부분(302) 전체에 걸쳐 증착될 수 있다. 일부 비제한적인 예에서, 제2 증착 층(330b)은 제2 발광 영역(2210b), 및/또는 일부 비제한적인 예에서는 적어도 하나의 비-발광 영역(2220a-2220c) 전체에 걸쳐 증착될 수 있다.
당업자는 도 32d에 도시되고, 도 4 내지 도 5b, 도 15a 및 도 15b, 및/또는 도 16a 내지 도 16c 중 임의의 하나 이상과 관련하여 상세하게 설명된 증발 공정이, 도시되지는 않았지만 예시의 단순성을 위해, 도 32a 내지 도 32c에서 설명된 전술한 단계 중 임의의 하나 이상의 단계에서 동등하게 증착될 수 있다는 것을 이해할 것이다.
당업자는 디바이스(3200)의 제조 방법이, 일부 비제한적인 예에서, 예시의 단순성을 위해 도시되지 않은 추가의 단계들을 포함할 수 있다는 것을 이해할 것이다. 이러한 추가의 단계는 하나 이상의 NIC(310)를 증착하는 단계, 하나 이상의 NPC(520)를 증착하는 단계, 하나 이상의 추가의 증착 층(330)을 증착하는 단계, 아웃커플링 코팅을 증착하는 단계, 및/또는 디바이스(3200)의 캡슐화 단계를 제한 없이 포함할 수 있다.
당업자는 디바이스(3200)의 제조 방법이 제1 발광 영역(2210a) 및 제2 발광 영역(2210b)과 관련하여 설명되고 도시되었지만, 일부 비제한적인 예에서, 그로부터 유도된 원리가 둘 초과의 발광 영역(1910)을 갖는 디바이스의 제조 시에 동등하게 증착될 수 있다는 것을 이해할 것이다.
일부 비제한적인 예에서, 이러한 원리는, 일부 비제한적인 예에서, 상이한 방출 스펙트럼을 갖는 OLED 디스플레이 디바이스(1000)에서, 서브-픽셀(들)(244x)에 대응하는 방출 영역(들)(2210)에 대한 다양한 두께의 증착 층(들)(330)의 증착 시에 증착될 수 있다. 일부 비제한적인 예에서, 제1 발광 영역(2210a)은 제1 파장 및/또는 방출 스펙트럼의 광을 방출하도록 구성된 서브-픽셀(244x)에 대응할 수 있고/있거나, 일부 비제한적인 예에서는, 제2 발광 영역(2210b)는 제2 파장 및/또는 방출 스펙트럼의 광을 방출하도록 구성된 서브-픽셀(244x)에 대응할 수 있다. 일부 비제한적인 예에서, 디바이스(3200)는 제3 파장 및/또는 방출 스펙트럼의 광을 방출하도록 구성된 서브-픽셀(244x)에 대응할 수 있는 제3 방출 영역(2210c)(도 33a)을 포함할 수 있다.
일부 비제한적인 예에서, 제1 파장은 제2 파장 및/또는 제3 파장 중 적어도 하나보다 작거나, 크거나, 및/또는 같을 수 있다. 일부 비제한적인 예에서, 제2 파장은 제1 파장 및/또는 제3 파장 중 적어도 하나보다 작거나, 크거나, 및/또는 같을 수 있다. 일부 비제한적인 예에서, 제3 파장은 제1 파장 및/또는 제2 파장 중 적어도 하나보다 작거나, 크거나, 및/또는 같을 수 있다.
일부 비제한적인 예에서, 디바이스(3200)는 또한 일부 비제한적인 예에서 제1 발광 영역(2210a), 제2 발광 영역(2210b) 및/또는 제3 발광 영역(2210c) 중 적어도 하나와 실질적으로 동일한 파장 및/또는 방출 스펙트럼을 갖는 광을 방출하도록 구성될 수 있는 적어도 하나의 추가의 발광 영역(2210)(도시되지 않음)을 포함할 수 있다.
일부 비제한적인 예에서, NIC(310)는 제1 발광 영역(2210a)의 적어도 하나의 반도체 층(1030)을 증착하는데 또한 사용될 수도 있는 섀도우 마스크(415)를 사용하여 선택적으로 증착될 수 있다. 일부 비제한적인 예에서, 섀도우 마스크(415)의 이러한 공유 사용은 광학 미세공동 효과(들)가 비용 효율적인 방식으로 각각의 서브-픽셀(244x)에 대해 조정되는 것을 허용할 수 있다.
변조된 미세공동 효과를 갖는 소정 픽셀(1240)의 서브-픽셀(들)(244x)을 갖는 디바이스(1000)의 예시적인 버전(3300)을 생성하기 위한 이러한 메커니즘의 사용 방법이 도 33a 내지 도 33d에 설명되어 있다.
도 33a에서, 디바이스(3300)의 제조 단계(3310)는 기판(10), TFT 절연층(1180) 및 TFT 절연층(1180)의 표면 상에 형성된 복수의 제1 전극(1020a-1020c)을 포함하는 것으로 도시되어 있다.
기판(10)은 베이스 기판(1012)(예시의 편의상 도시되지 않음), 및/또는 실질적으로 그들 아래에 위치되고 그의 연관된 제1 전극(1020a-1020c)에 전기적으로 결합된 대응하는 서브-픽셀(244x)을 각각 갖는 발광 영역(2210a-2210c)에 대응하고 이를 구동하기 위한 적어도 하나의 TFT 구조(1100a-1100c)를 포함할 수 있다. PDL(들)(1340a-1340d)은 발광 영역(들)(2210a-2210c)을 정의하기 위해 기판(10) 위에 형성된다. PDL(들)(1340a-1340d)은 그들 각각의 제1 전극(1020a-1020c)의 에지를 덮는다.
일부 비제한적인 예에서, 적어도 하나의 반도체 층(1030a-1030c)은 그들 각각의 제1 전극(1020a-1020c)의 노출된 영역(들) 위에 증착되고, 일부 비제한적인 예에서는, 주변 PDL(1340a-1340d)의 적어도 일부분 위에 증착된다.
일부 비제한적인 예에서, 제1 증착 층(330a)은 적어도 하나의 반도체 층(들)(1030a-1030c) 위에 증착될 수 있다. 일부 비제한적인 예에서, 제1 증착 층(330a)은 오픈 마스크(600), 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다. 일부 비제한적인 예에서, 이러한 증착은, 일부 비제한적인 예에서는 공통 전극일 수 있는 적어도 제1 발광 영역(2210a)을 위한 제2 전극(1040a)(도시되지 않음)의 제1 층을 형성하기 위해, 디바이스(3300)의 전체 노출된 층 표면(11)을 일부 비제한적인 예에서는 Mg일 수 있는 증착 물질(531)의 증기 플럭스에 노출시켜 적어도 하나의 반도체 층(들)(1030a-1030c) 위에 제1 증착 층(330a)을 증착시킴으로써 수행될 수 있다. 이러한 공통 전극은 제1 발광 영역(2210a)에서 제1 두께(t c1 )를 갖는다. 제1 두께(t c1 )는 제1 증착 층(330a)의 두께에 대응할 수 있다.
일부 비제한적인 예에서, 제1 NIC(310a)는 제1 발광 영역(2210a)을 포함하는 디바이스(3300)의 제1 부분(301) 위에 선택적으로 증착된다.
일부 비제한적인 예에서, 제2 증착 층(330b)은 디바이스(3300) 위에 증착될 수 있다. 일부 비제한적인 예에서, 제2 증착 층(330b)은 오픈 마스크(600), 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다. 일부 비제한적인 예에서, 이러한 증착은, 제2 증착 층(330b)이 제1 NIC(310a)가 실질적으로 없는 제1 증착 층(330a)의 제2 부분(들)(302) 상에 증착되어 일부 비제한적인 예에서는 공통 전극일 수 있는 적어도 제2 발광 영역(2210b)을 위한 제2 전극(1040b)(도시되지 않음)의 제2 층을 형성하도록, 디바이스(3300)의 전체 노출된 층 표면(11)을 일부 비제한적인 예에서는 Mg일 수 있는 증착 물질(531)의 증기 플럭스에 노출시켜 제1 NIC(310a), 일부 예에서는 제2 및 제3 발광 영역(2210b, 2210c) 및/또는 적어도 PDL(1340a-1340d)이 놓여 있는 비-발광 영역(들)(2220)의 부분(들)이 실질적으로 없는 제1 증착 층(330a) 위에 제2 증착 층(330b)을 증착시킴으로써 수행될 수 있다. 이러한 공통 전극은 제2 발광 영역(2210b)에서 제2 두께(t c2 )를 갖는다. 제2 두께(t c 2)는 제1 증착 층(330a) 및 제2 증착 층(330b)의 결합된 두께에 대응할 수 있고 일부 비제한적인 예에서는 제1 두께(t c1 )보다 더 클 수 있다.
도 33b에서, 디바이스(3300)의 제조 단계(3320)가 도시된다.
일부 비제한적인 예에서, 제2 NIC(310b)는 제2 발광 영역(2210b)을 포함하는 디바이스(3300)의 추가의 제1 부분(301) 위에 선택적으로 증착된다.
일부 비제한적인 예에서, 제3 증착 층(330c)은 디바이스(3300) 위에 증착될 수 있다. 일부 비제한적인 예에서, 제3 증착 층(330c)은 오픈 마스크(600), 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다. 일부 비제한적인 예에서, 이러한 증착은, 제3 증착 층(330c)이 제2 NIC(310b)가 실질적으로 없는 제2 증착 층(330b)의 제2 부분(들)(302) 상에 추가로 증착되어 일부 비제한적인 예에서는 공통 전극일 수 있는 적어도 제3 발광 영역(2210c)을 위한 제2 전극(1040c)(도시되지 않음)의 제3 층을 형성하도록, 디바이스(3300)의 전체 노출된 층 표면(11)을 일부 비제한적인 예에서는 Mg일 수 있는 증착 물질(531)의 증기 플럭스에 노출시켜 제1 NIC(310a) 또는 제2 NIC(310b) 중 어느 하나, 일부 예에서는 제3 발광 영역(2210c), 및/또는 적어도 PDL(1340a-1340d)이 놓여 있는 비-발광 영역(들)(2220)의 부분(들)이 실질적으로 없는 제2 증착 층(330b) 위에 제3 증착 층(330c)을 증착시킴으로써 수행될 수 있다. 이러한 공통 전극은 제3 발광 영역(2210c)에서 제3 두께(t c3 )를 갖는다. 제3 두께(t c3 )는 제1 증착 층(330a), 제2 증착 층(330b) 및 제3 증착 층(330c)의 결합된 두께에 상응할 수 있고 일부 비제한적인 예에서는 제1 두께(t c1 ) 및 제2 두께(t c2 ) 중 어느 하나 또는 둘 모두 보다 더 두꺼울 수 있다.
도 33c에서, 디바이스(3300)의 제조 단계(3330)가 도시된다.
일부 비제한적인 예에서, 제3 NIC(310c)는 제3 발광 영역(2210b)을 포함하는 디바이스(3300)의 추가의 제1 부분(301) 위에 선택적으로 증착된다.
도 33d에서, 디바이스(3300)의 제조 단계(3340)가 도시된다.
일부 비제한적인 예에서, 적어도 하나의 보조 전극(2150)은 그의 이웃하는 발광 영역(2210a-2210c) 사이의 디바이스(3300)의 비-발광 영역(들)(2220) 내에 배치되고 일부 비제한적인 예에서는 PDL(1340a-1340d) 위에 배치된다. 일부 비제한적인 예에서, 적어도 하나의 보조 전극(2150)을 증착하는 데 사용되는 증착 층(330)은 오픈 마스크(600) 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다. 일부 비제한적인 예에서, 이러한 증착은, 증착 층(330)이 제1 NIC(310a), 제2 NIC(310b) 및/또는 제3 NIC(310c) 중 임의의 것이 실질적으로 없는, 제1 증착 층(330a), 제2 증착 층(330b) 및/또는 제3 증착 층(330c)의 노출된 부분(들)을 포함하는 추가의 제2 부분(302) 상에 증착되어 적어도 하나의 보조 전극(2150)을 형성하도록, 디바이스(3300)의 전체 노출된 층 표면(11)을 일부 비제한적인 예에서는 Mg일 수 있는 증착 물질(531)의 증기 플럭스에 노출시켜 제1 NIC(310a), 제2 NIC(310b), 및/또는 제3 NIC(310c) 중 임의의 것이 실질적으로 없는 제1 증착 층(330a), 제2 증착 층(330b) 및 제3 증착 층(330c)의 노출된 부분 위에 증착 층(330)을 증착시킴으로써 수행될 수 있다. 적어도 하나의 보조 전극(2150) 각각은 제2 전극(1040a-1040c) 각각에 전기적으로 결합된다. 일부 비제한적인 예에서, 적어도 하나의 보조 전극(2150) 각각은 이러한 제2 전극(1040a-1040c)과 물리적으로 접촉한다.
일부 비제한적인 예에서, 제1 발광 영역(2210a), 제2 발광 영역(2210b) 및 제3 발광 영역(2210c)에는 적어도 하나의 보조 전극(2150)을 형성하는 데 사용되는 물질이 실질적으로 없을 수 있다.
일부 비제한적인 예에서, 제1 증착 층(330a), 제2 증착 층(330b), 및/또는 제3 증착 층(330c) 중 적어도 하나는 적어도 전자기 스펙트럼의 가시 파장 범위의 부분에서 투과성 및/또는 실질적으로 투명할 수 있다. 따라서, 제2 증착 층(330b), 및/또는 제3 증착 층(330a)(및/또는 임의의 추가의 증착 층(들)(330))이 제1 증착 층(330a)의 상부에 배치되어 또한 적어도 일부의 전자기 스펙트럼의 가시 파장 범위에서 투과성 및/또는 실질적으로 투명할 수 있는 다중 코팅 전극(1020, 1040, 2150), 및/또는 버스바(5050)을 형성할 수 있다. 일부 비제한적인 예에서, 제1 증착 층(330a), 제2 증착 층(330b), 제3 증착 층(330c), 임의의 추가의 증착 층(들)(330), 및/또는 다중 코팅 전극(1020, 1040, 2150), 및/또는 버스바(5050) 중 임의의 하나 이상의 투과율은 적어도 일부의 가시 스펙트럼에서 약 30%, 40% 45%, 50%, 60%, 70%, 75%, 또는 80% 초과일 수 있다.
일부 비제한적인 예에서, 제1 증착 층(330a), 제2 증착 층(330b), 및/또는 제3 증착 층(330c)의 두께는 상대적으로 높은 투과율을 유지하기 위해 상대적으로 얇게 제조될 수 있다. 일부 비제한적인 예에서, 제1 증착 층(330a)의 두께는 약 5 내지 30 nm, 8 내지 25 nm, 또는 10 내지 20 nm일 수 있다. 일부 비제한적인 예에서, 제2 증착 층(330b)의 두께는 약 1 내지 25 nm, 1 내지 20 nm, 1 내지 15 nm, 1 내지 10 nm, 또는 3 내지 6 nm일 수 있다. 일부 비제한적인 예에서, 제3 증착 층(330c)의 두께는 약 1 내지 25 nm, 1 내지 20 nm, 1 내지 15 nm, 1 내지 10 nm, 또는 3 내지 6 nm일 수 있다. 일부 비제한적인 예에서, 제1 증착 층(330a), 제2 증착 층(330b), 제3 증착 층(330c), 및/또는 임의의 추가의 증착 층(들)(330)을 조합함으로써 형성되는 다중 코팅 전극의 두께는 약 6 내지 35 nm, 10 내지 30 nm, 10 내지 25 nm, 또는 12 내지 18 nm일 수 있다.
일부 비제한적인 예에서, 적어도 하나의 보조 전극(2150)의 두께는 제1 증착 층(330a), 제2 증착 층(330b), 제3 증착 층(330c), 및/또는 공통 전극의 두께보다 더 클 수 있다. 일부 비제한적인 예에서, 적어도 하나의 보조 전극(2150)의 두께는 약 50 nm, 80 nm, 100 nm, 150 nm, 200 nm, 300 nm, 400 nm, 500 nm, 700 nm, 800 nm, 1 μm, 1.2 μm, 1.5 μm, 2 μm, 2.5 μm, 또는 3 μm 초과일 수 있다.
일부 비제한적인 예에서, 적어도 하나의 보조 전극(2150)은 실질적으로 불투명, 및/또는 불투명할 수 있다. 그러나, 적어도 하나의 보조 전극(2150)은 일부 비제한적인 예에서 디바이스(3300)의 비-발광 영역(2220)에 제공될 수 있기 때문에, 적어도 하나의 보조 전극(2150)은 상당한 광 간섭을 유발하거나 기여하지 않을 수 있다. 일부 비제한적인 예에서, 적어도 하나의 보조 전극(2150)의 투과율은 적어도 일부의 가시 스펙트럼에서 약 50%, 70%, 80%, 85%, 90%, 또는 95% 미만일 수 있다.
일부 비제한적인 예에서, 적어도 하나의 보조 전극(2150)은 적어도 일부의 가시 스펙트럼에서 광을 흡수할 수 있다.
일부 비제한적인 예에서, 제1 발광 영역(2210a), 제2 발광 영역(2210b), 및/또는 제3 발광 영역(2210c)에 각각 배치된 제1 NIC(310a), 제2 NIC(310b), 및/또는 제3 NIC(310c)의 두께는 각각의 발광 영역(2210a-2210c)에서 방출되는 광의 색상, 및/또는 방출 스펙트럼에 따라 달라질 수 있다. 도 33c 및 도 33d에 도시된 바와 같이, 제1 NIC(310a)는 제1 NIC 두께(t n1 )를 가질 수 있고, 제2 NIC(310b)는 제2 NIC 두께(t n2 )를 가질 수 있고/있거나 제3 NIC(310c)는 제3 NIC 두께(t n3 )를 가질 수 있다. 일부 비제한적인 예에서, 제1 NIC 두께(t n1 ), 제2 NIC 두께(t n2 ) 및/또는 제3 NIC 두께(t n3 )는 서로 실질적으로 동일할 수 있다. 일부 비제한적인 예에서, 제1 NIC 두께(t n1 ), 제2 NIC 두께(t n2 ) 및/또는 제3 NIC 두께(t n3 )는 서로 상이할 수 있다.
일부 비제한적인 예에서, 디바이스(3300)는 또한 임의의 수의 발광 영역(2210a-2210c), 및/또는 그의 (서브-) 픽셀(들)(1240/244x)을 포함할 수 있다. 일부 비제한적인 예에서, 디바이스는 복수의 픽셀(1240)을 포함할 수 있으며, 여기서 각각의 픽셀(1240)은 2개, 3개 또는 그 이상의 서브-픽셀(들)(244x)을 포함한다.
당업자는 (서브-) 픽셀(들)(1240/244x)의 특정 배열이 디바이스 설계에 따라 달라질 수 있다는 것을 이해할 것이다. 일부 비제한적인 예에서, 서브-픽셀(들)(244x)은 RGB side-by-side, 다이아몬드, 및/또는 PenTile®을 제한 없이 포함하는 공지된 배열 방식에 따라 배열될 수 있다.
전극을 보조 전극에 전기적으로 결합하기 위한 전도성 코팅
도 34를 참조하면, 디바이스(1000)의 예시적인 버전(3400)의 단면도가 도시되어 있다. 디바이스(3400)는 측면 양태에서, 발광 영역(2210) 및 인접 비-발광 영역(2220)을 포함한다.
일부 비제한적인 예에서, 발광 영역(2210)은 디바이스(3400)의 서브-픽셀(244x)에 대응한다. 발광 영역(2210)은 기판(10), 제1 전극(1020), 제2 전극(1040) 및 그들 사이에 배열된 적어도 하나의 반도체 층(1030)을 갖는다.
제1 전극(1020)은 기판(10)의 노출된 층 표면(11) 상에 배치된다. 기판(10)은 제1 전극(1020)에 전기적으로 결합되는 TFT 구조(1100)를 포함한다. 제1 전극(1020)의 에지 및/또는 둘레는 일반적으로는 적어도 하나의 PDL(1340)로 덮힌다.
비-발광 영역(2220)은 보조 전극(2150)을 갖고, 비-발광 영역(2220)의 제1 부분은 보조 전극(2150)의 측면 양태 위로 돌출하여 그와 중첩하도록 배열된 돌출 구조(3460)를 갖는다. 돌출 구조(3460)는 측방향으로 연장되어 보호된 영역(sheltered region)(3465)을 제공할 수 있다. 비제한적인 예로서, 돌출 구조(3460)는 보호된 영역(3465)을 제공하기 위해 적어도 일측 상의 보조 전극(2150)에서 및/또는 그 근처에서 리세스될 수 있다. 도시된 바와 같이, 보호된 영역(3465)은, 일부 비제한적인 예에서, 돌출 구조(3460)의 측면 돌출부와 중첩하는 PDL(1340)의 표면 상의 영역에 대응한다. 비-발광 영역(2220)은 보호 영역(3465) 내에 배치된 증착 층(330)을 추가로 포함한다. 증착 층(330)은 보조 전극(2150)을 제2 전극(1040)과 전기적으로 결합한다.
NIC(310a)는 제2 전극(1040)의 노출된 층 표면(11) 위의 발광 영역(2210) 내에 배치된다. 일부 비제한적인 예에서, 돌출 구조(3460)의 노출된 층 표면(11)은 얇은 전도성 필름의 증착으로부터 잔류하는 얇은 전도성 필름(3440)으로 코팅되어 제2 전극(1040)을 형성한다. 일부 비제한적인 예에서, 잔류하는 얇은 전도성 필름(3440)의 표면은 NIC(310)의 증착으로부터 잔류하는 NIC(310b)로 코팅된다.
그러나, 보호된 영역(3465) 위의 돌출 구조(3460)의 측방향 돌출 때문에, 보호된 영역(3465)에는 NIC(310)가 실질적으로 없다. 따라서, 증착 층(330)이 NIC(310)의 증착 후에 디바이스(3400) 상에 증착되는 경우, 증착 층(330)은 보호된 영역(3465) 상에 증착되고/되거나 보호된 영역으로 이동하여 보조 전극(2150)을 제2 전극(1040)에 결합시킨다.
당업자는 비제한적인 예가 도 34에 도시되었고 다양한 변형이 나타날 수 있다는 것을 이해할 것이다. 비제한적인 예로서, 돌출 구조(3460)는 그의 측면 중 적어도 2개를 따라 보호된 영역(3465)을 제공할 수 있다. 일부 비제한적인 예에서, 돌출 구조(3460)는 생략될 수 있고 보조 전극(2150)은 보호된 영역(3465)을 정의하는 리세스된 부분을 포함할 수 있다. 일부 비제한적인 예에서, 보조 전극(2150) 및 증착 층(330)은 PDL(1340) 대신에 기판(10)의 표면 상에 직접 배치될 수 있다.
광학 코팅의 선택적 증착
일부 비제한적인 예에서, 일부 비제한적인 예에서 광전자 디바이스일 수 있는 디바이스(도시되지 않음)는 기판(10), NIC(310) 및 광학 코팅을 포함한다. NIC(310)는 기판(10)의 제1 측면 부분(301)을 덮는다. 광학 코팅은 기판의 제2 측면 부분(302)을 덮는다. 적어도 일부의 NIC(310)는 실질적으로 광학 코팅의 폐쇄된 코팅(340)이 없다.
일부 비제한적인 예에서, 광학 코팅은 플라즈몬 모드를 제한 없이 포함하는 디바이스에 의해 투과, 방출 및/또는 흡수되는 광의 광학 특성을 조절하는 데 사용될 수 있다. 비제한적인 예로서, 광학 코팅은 광학 필터, 인덱스 매칭 코팅, 광학 아웃커플링 코팅, 산란층, 회절 격자 및/또는 이들 부분으로 사용될 수 있다.
일부 비제한적인 예에서, 광학 코팅은 총 광학 경로 길이, 및/또는 그의 굴절률을 제한 없이 조정함으로써 디바이스에서 적어도 하나의 광학 미세공동 효과를 조절하는 데 사용될 수 있다. 디바이스의 적어도 하나의 광학 특성은 밝기의 각도 의존성 및/또는 그의 색상 이동을 제한 없이 포함하는 출력 광을 제한 없이 포함하는 적어도 하나의 광학 미세공동 효과를 조정함으로써 영향을 받을 수 있다. 일부 비제한적인 예에서, 광학 코팅은 비-전기적 구성요소일 수 있으며, 즉, 광학 코팅은 정상적인 디바이스 작동 중에 전류를 전도 및/또는 전달하도록 구성되지 않을 수 있다.
일부 비제한적인 예에서, 광학 코팅은 증착 층(330)으로 사용되는 임의의 물질로 형성될 수 있고/있거나 본원에서 설명된 증착 층(330)을 증착하는 임의의 메커니즘을 사용할 수 있다.
NIC 및 증착 층의 에지 효과
도 35a 내지 도 35i는 증착 층(330)과의 증착 계면에서의 NIC(310)의 다양한 잠재적 거동을 설명한다.
도 35a를 참조하면, NIC 증착 경계에서 디바이스(1000)의 예시적인 버전(3500)의 부분의 제1 예시가 도시되어 있다. 디바이스(3500)는 노출된 층 표면(11)을 갖는 기판(10)을 포함한다. NIC(310)는 노출된 층 표면(11)의 제1 부분(301) 위에 증착된다. 증착 층(330)는 노출된 층 표면(11)의 제2 부분(302) 위에 증착된다. 도시된 바와 같이, 비제한적인 예로서, 제1 부분(301) 및 제2 부분(302)은 노출된 층 표면(11)의 별개의 비중첩 부분이다.
증착 층(330)은 제1 부분(330a) 및 나머지 부분(330b)을 포함한다. 도시된 바와 같이, 비제한적인 예로서, 증착 층(330)의 제1 부분(330a)은 제2 부분(302)을 실질적으로 덮고, 증착 층(330)의 제2 부분(330b)은 NIC(310)의 제1 부분 위로 부분적으로 돌출되고/되거나 그와 중첩된다.
일부 비제한적인 예에서, NIC(310)는 그의 노출된 층 표면(11)이 증착 물질(531)의 증착에 대해 상대적으로 낮은 초기 고착 확률(S 0 )을 나타내도록 형성되기 때문에, 증착 층(330)의 돌출 및/또는 중첩하는 제2 부분(330b)과 NIC(310)의 노출된 층 표면(11) 사이에 형성된 갭(3529)이 있다. 그 결과, 제2 부분(330b)은 NIC(310)와 물리적으로 접촉하지 않고 단면 양태에서 갭(3529)에 의해 그로부터 이격된다. 일부 비제한적인 예에서, 증착 층(330)의 제1 부분(330a)은 제1 부분(301)과 제2 부분(302) 사이의 계면, 및/또는 경계에서 NIC(310)와 물리적으로 접촉할 수 있다.
일부 비제한적인 예에서, 증착 층(330)의 돌출 및/또는 중첩하는 제2 부분(330b)은 증착 층(330)의 두께(t 1 )와 유사한 정도로 NIC(310) 위로 측방향으로 연장될 수 있다. 비제한적인 예로서, 도시된 바와 같이, 제2 부분(330b)의 폭(w 2)은 두께(t 1 )에 필적할 수 있다. 일부 비제한적인 예에서, w 2 :t 1 의 비는 약 1:1 내지 1:3, 1:1 내지 1:1.5, 또는 1:1 내지 1:2의 범위일 수 있다. 두께(t 1 )는 일부 비제한적인 예에서는 증칙 층(330) 전체에 걸쳐 비교적 균일할 수 있는 반면, 일부 비제한적인 예에서, 제2 부분(330b)이 NIC(310)(즉, w 2)와 돌출 및/또는 중첩하는 정도는 노출된 층 표면(11)의 상이한 부분에 걸쳐 어느 정도 범위까지 변할 수 있다.
이제 도 35b를 참조하면, 증착 층(330)은 제2 부분(330b)과 NIC(310) 사이에 배치된 제3 부분(330c)을 포함하는 것으로 도시되어 있다. 도시된 바와 같이, 증착 층(330)의 제2 부분(330b)은 증착 층(330)의 제3 부분(330c)으로부터 측방향 위로 연장되어 그로부터 이격되고, 제3 부분(330c)은 NIC(310)의 노출된 층 표면(11)과 물리적으로 접촉할 수 있다. 증착 층(330)의 제3 부분(330c)의 두께(t 3 )는 그의 제1 부분(330a)의 두께(t 1 )보다 더 작을 수 있고, 일부 비제한적인 예에서는 실질적으로 더 작을 수 있다. 일부 비제한적인 예에서, 제3 부분(330c)의 폭(w 3 )은 제2 부분(330b)의 폭(w 2 )보다 클 수 있다. 일부 비제한적인 예에서, 제3 부분(330c)은 제2 부분(330b)보다 더 큰 정도로 NIC(310)와 중첩하도록 측방향으로 연장될 수 있다. 일부 비제한적인 예에서, w 3 :t 1 의 비는 약 1:2 내지 3:1, 또는 1:1.2 내지 2.5:1의 범위일 수 있다. 두께(t 1 )는 일부 비제한적인 예에서는 증착 층(330) 전체에 걸쳐 비교적 균일할 수 있는 반면, 일부 비제한적인 예에서, 제3 부분(330c)이 NIC(310)(즉, w 3 )와 돌출 및/또는 중첩하는 정도는 노출된 층 표면(11)의 상이한 부분에 걸쳐 어느 정도 범위까지 변할 수 있다.
상기 제3 부분(330c)의 두께(t 3 )는 제1 부분(330a)의 두께(t 3 )의 약 5% 이하, 및/또는 미만일 수 있다. 비제한적인 예로서, t 3 은 t 1 의 약 4%, 3%, 2%, 1%, 또는 0.5% 미만일 수 있다. 도시된 바와 같이, 박막으로 형성되는 제3 부분(330c) 대신에 및/또는 이에 더하여, 증착 층(330)의 물질은 NIC(310)의 일부분 상에서 입자 구조(941)로서 형성될 수 있다. 비제한적인 예로서, 이러한 입자 구조(941)는 섬 및/또는 클러스터가 연속 층을 형성하지 않도록 서로 물리적으로 분리된 피쳐를 포함할 수 있다.
이제 도 35c를 참조하면, NPC(520)는 기판(10)과 증착 층(330) 사이에 배치된다. NPC(520)는 증착 층(330)의 제1 부분(330a)과 기판(10)의 제2 부분(302) 사이에 배치된다. NPC(520)는 NIC(310)가 증착된 제1 부분(301)이 아닌 제2 부분(302)에 배치된 것으로 도시된다. NPC(520)는 NPC(520)와 증착 층(330) 사이의 계면 및/또는 경계에서 NPC(520)의 표면이 증착 물질(531)의 증착에 대해 상대적으로 높은 초기 고착 확률(S 0 )을 나타내도록 형성될 수 있다. 이와 같이, NPC(520)의 존재는 증착 동안 증착 층(330)의 형성, 및/또는 성장을 촉진할 수 있다.
이제 도 35d를 참조하면, NPC(520)는 기판(10)의 제1 부분(301) 및 제2 부분(302) 모두에 배치되고 NIC(310)는 제1 부분(301) 상에 배치된 NPC(520)의 부분을 덮는다. NPC(520)의 다른 부분에는 NIC(310)이 실질적으로 없으며, 증착 층(330)은 NPC(520)의 그러한 부분을 덮는다.
이제 도 35e를 참조하면, 증착 층(330)은 기판(10)의 제3 부분(3530)에서 NIC(310)의 일부와 부분적으로 중첩되는 것으로 도시되어 있다. 일부 비제한적인 예에서, 제1 부분(330a) 및 제2 부분(330b)에 더하여, 증착 층(330)은 제4 부분(330d)을 추가로 포함한다. 도시된 바와 같이, 증착 층(330)의 제4 부분(330d)은 증착 층(330)의 제1 부분(330a)과 제2 부분(330b) 사이에 배치되고 제4 부분(330d)은 NIC(310)의 노출된 층 표면(11)과 물리적으로 접촉할 수 있다. 일부 비제한적인 예에서, 제3 부분(3530)의 중첩은 오픈 마스크(600), 및/또는 마스크 없는 증착 공정 동안 증착 층(330)의 측면 성장의 결과로서 형성될 수 있다. 일부 비제한적인 예에서, NIC(310)의 노출된 층 표면(11)은 증착 물질(531)의 증착에 대해 비교적 낮은 초기 고착 확률(S 0 )을 나타낼 수 있으며, 따라서 노출된 층 표면(11)을 핵 생성하는 물질의 확률은 낮고, 증착 층(330)의 두께가 성장함에 따라 증착 층(330)은 또한 측면으로 성장할 수 있고 도시된 바와 같이 NIC(310)의 서브세트를 덮을 수 있다.
이제 도 35f를 참조하면, 기판(10)의 제1 부분(301)은 NIC(310)로 코팅되고 그에 인접한 제2 부분(302)은 증착 층(330)으로 코팅된다. 일부 비제한적인 예에서, 증착 층(330)의 오픈 마스크(600), 및/또는 마스크 없는 증착을 수행하면 증착 층(330)과 NIC(310) 사이의 계면에서, 및/또는 계면 근처에서 테이퍼진 단면 프로파일을 나타내는 증착 층(330)을 생성할 수 있는 것으로 관찰되었다.
일부 비제한적인 예에서, 계면에서, 및/또는 계면 근처에서 증착 층(330)의 두께는 증착 층(330)의 평균 두께보다 작을 수 있다. 이러한 테이퍼진 프로파일은 만곡 및/또는 아치형인 것으로 도시되어 있지만, 일부 비제한적인 예에서, 프로파일은 일부 비제한적 예에서는 실질적으로 선형 및/또는 비선형일 수 있다. 비제한적인 예로서, 증착 층(330)의 두께는 계면에 근접한 영역에서 실질적으로 선형, 지수형, 및/또는 2차 방식으로 제한 없이 감소할 수 있다.
증착 층(330)과 NIC(310) 사이의 계면에서 및/또는 계면 근처에서 증착 층(330)의 접촉각(θ c )은 상대 초기 고착 확률(S 0 )과 같은 NIC(310)의 특성에 따라 변할 수 있는 것으로 관찰되었다. 핵의 접촉각(θ c )은 일부 비제한적인 예에서 증착에 의해 형성된 증착 층(330)의 박막 필름 접촉각을 지시할 수 있다고 추가로 가정된다. 비제한적인 예로서 도 35f를 참조하면, 접촉각(θ c )은 증착 층(330)과 NIC(310) 사이의 계면에서 또는 계면 근처에서 증착 층(330)의 접선의 기울기를 측정함으로써 결정될 수 있다. 일부 비제한적인 예에서, 증착 층(330)의 단면 테이퍼 프로파일이 실질적으로 선형인 경우, 접촉각(θ c )은 계면에서 및/또는 계면 근처에서 증착 층(330)의 기울기를 측정함으로써 결정될 수 있다. 당업자가 이해하는 바와 같이, 접촉각(θ c )은 일반적으로는 하부 표면의 각도에 대해 측정될 수 있다. 본 개시내용에서, 예시의 단순성을 위해, NIC(310) 및 증착 층(330)은 평면 표면 상에 증착되는 것으로 도시된다. 그러나, 당업자는 NIC(310) 및 증착 층(330)이 비평면 표면 상에 증착될 수 있다는 것을 이해할 것이다.
일부 비제한적인 예에서, 증착 층(330)의 접촉각(θ c )은 약 90°보다 클 수 있다. 이제 도 35g를 참조하면, 비제한적인 예로서, 증착 층(330)은 NIC(310)와 증착 층(330) 사이의 계면을 지나 연장되는 부분을 포함하고 갭(3529)만큼 NIC로부터 이격되는 것으로 도시되어 있다. 이러한 비제한적인 시나리오에서, 접촉각(θ c )은 일부 비제한적인 예에서 90°를 초과할 수 있다.
일부 비제한적인 예에서, 비교적 높은 접촉각(θ c )을 나타내는 증착 층(330)을 형성하는 것이 유리할 수 있다. 비제한적인 예로서, 접촉각(θ c )은 약 10°, 15°, 20°, 25°, 30°, 35°, 40°, 50°, 70°, 75°, 또는 80° 초과일 수 있다. 비제한적인 예로서, 상대적으로 높은 접촉각(θ c )을 갖는 증착 층(330)은 상대적으로 높은 종횡비를 유지하면서 미세하게 패턴화된 피쳐의 생성을 가능하게 할 수 있다. 비제한적인 예로서, 약 90°보다 큰 접촉각(θ c )을 나타내는 증착 층(330)을 형성하는 것이 목적일 수 있다. 비제한적인 예로서, 접촉각(θ c )은 적어도 약 90°, 95°, 100°, 105°, 110° 120°, 130°, 135°, 140°, 145°, 150°, 또는 170° 초과일 수 있다.
이제 도 35h 및 도 35i를 참조하면, 증착 층(330)은 기판(10)의 제1 부분(301)과 제2 부분(302) 사이에 배치된 기판(10)의 제3 부분(3530)에서 NIC(310)의 일부와 부분적으로 중첩된다. 도시된 바와 같이, NIC(310)의 서브세트와 부분적으로 중첩하는 증착 층(330)의 서브세트는 그의 노출된 층 표면(11)과 물리적으로 접촉할 수 있다. 일부 비제한적인 예에서, 제3 영역(3130)의 중첩은 오픈 마스크(600), 및/또는 마스크 없는 증착 공정 동안 증착 층(330)의 측면 성장의 결과로서 형성될 수 있다. 일부 비제한적인 예에서, NIC(310)의 노출된 층 표면(11)은 증착 물질(531)의 증착에 대해 비교적 낮은 친화도 또는 초기 고착 확률(S 0 )을 나타낼 수 있으며, 따라서 노출된 층 표면(11)을 핵 생성하는 물질의 확률은 낮고, 증착 층(330)의 두께가 성장함에 따라 증착 층(330)은 또한 측면으로 성장할 수 있고 NIC(310)의 서브세트를 덮을 수 있다.
도 35h 내지 도 35i의 경우, 증착 층(330)의 접촉각(θ c )은 도시된 바와 같이 증착 층과 NIC(310) 사이의 계면 근처의 그의 에지에서 측정될 수 있다. 도 35i에서, 접촉각(θ c )은 약 90°보다 클 수 있고, 이는 일부 비제한적인 예에서 갭(3529)만큼 NIC(310)로부터 이격되는 증착 층(330)의 서브세트를 생성할 수 있다.
파티션 및 리세스
도 36을 참조하면, 디바이스(1000)의 예시적인 버전(3600)의 단면도가 도시되어 있다. 디바이스(3600)는 노출된 층 표면(11)을 갖는 기판(10)을 포함한다. 기판(10)은 적어도 하나의 TFT 구조(1100)를 포함한다. 비제한적인 예로서, 적어도 하나의 TFT 구조(1100)는 본원에서 기술된 바와 같이 일부 비제한적인 예에서 기판(10)을 제조할 때 일련의 박막을 증착 및 패턴화함으로써 형성될 수 있다.
디바이스(3600)는, 측면 양태에서, 연관된 측면 양태(1310)를 갖는 발광 영역(2210) 및 연관된 측면 양태(1320)를 각각 갖는 적어도 하나의 인접한 비-발광 영역(2220)을 포함한다. 발광 영역(2210)의 기판(10)의 노출된 층 표면(11)에는 적어도 하나의 TFT 구조(1100)에 전기적으로 결합되는 제1 전극(1020)이 제공된다. PDL(1340)이 노출된 층 표면(11) 상에 제공되어, PDL(1340)이 노출된 층 표면(11) 뿐만 아니라 제1 전극(1020)의 적어도 하나의 에지, 및/또는 둘레를 덮는다. PDL(1340)은 일부 비제한적인 예에서 비-발광 영역(2220)의 측면 양태(1320)에 제공될 수 있다. PDL(1340)은 제1 전극(1020)의 층 표면이 노출될 수 있는 발광 영역(2210)의 측면 양태(1310)에 일반적으로 대응하는 개구를 제공하는 밸리형(valley-shaped) 구성을 정의한다. 일부 비제한적인 예에서, 디바이스(3600)는 PDL(400)에 의해 획정된 복수의 이러한 개구를 포함할 수 있고, 이들 각각은 디바이스(3600)의 (서브-) 픽셀 1240/244x 영역에 대응할 수 있다.
도시된 바와 같이, 일부 비제한적인 예에서, 파티션(3621)은 비-발광 영역(2220)의 측면 양태(1320)에서 노출된 층 표면(11) 상에 제공되고, 본원에서 설명된 바와 같이, 리세스(3622)와 같은 보호된 영역(3465)을 정의한다. 일부 비제한적인 예에서, 리세스(3622)는 리세스(3622)를 넘어서 중첩 및/또는 돌출하는 파티션(3621)의 상부 섹션(3724)(도 37a)의 에지에 대해 리세스, 스태거(stagger) 및/또는 오프셋되는 파티션(3621)의 하부 섹션(3723)(도 37a)의 에지에 의해 형성될 수 있다.
일부 비제한적인 예에서, 발광 영역(2210)의 측면 양태(1310)는 제1 전극(1020) 위에 배치된 적어도 하나의 반도체 층(1030), 적어도 하나의 반도체 층(1030) 위에 배치된 제2 전극(1040), 및 제2 전극(1040) 위에 배치된 NIC(310)를 포함한다. 일부 비제한적인 예에서, 적어도 하나의 반도체 층(1030), 제2 전극(1040) 및 NIC(310)는 적어도 하나의 인접한 비-발광 영역(2220)의 일부의 적어도 측면 양태(1320)를 덮도록 측면으로 연장될 수 있다. 일부 비제한적인 예에서, 도시된 바와 같이, 적어도 하나의 반도체 층(1030), 제2 전극(1040) 및 NIC(310)는 적어도 하나의 PDL(1340)의 적어도 일부 및 파티션(3621)의 적어도 일부 상에 배치될 수 있다. 따라서, 도시된 바와 같이, 발광 영역(2210)의 측면 양태(1310), 적어도 하나의 인접한 비-발광 영역(2220)의 일부의 측면 양태(1320) 및 적어도 하나의 PDL(1340)의 일부 및 파티션(3621)의 적어도 일부가 함께 제2 전극(1040)이 NIC(310)와 적어도 하나의 반도체 층(1030) 사이에 놓이는 제1 부분(301)을 구성할 수 있다.
보조 전극(2150)은 리세스(3622)에 근접하게 및/또는 그 내부에 배치되고 증착 층(330)은 보조 전극(2150)을 제2 전극(1040)에 전기적으로 결합하도록 배열될 수 있다. 따라서, 도시된 바와 같이, 리세스(3622)는 증착 층(330)이 노출된 층 표면(11) 상에 배치되는 제2 부분(302)을 포함할 수 있다.
이하, 디바이스(3600)를 제조하기 위한 방법의 비제한적인 예가 설명된다.
단계에서, 방법은 기판(10) 및 적어도 하나의 TFT 구조(1100)를 제공한다. 일부 비제한적인 예에서, 적어도 하나의 반도체 층(1030)을 형성하기 위한 물질의 적어도 일부는 오픈 마스크(600), 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있으므로, 물질은 발광 영역(2210) 모두의 측면 양태(1310) 및/또는 적어도 하나의 비-발광 영역(2220)의 적어도 일부의 측면 양태(1320) 둘 모두 내에 및/또는 전체에 걸쳐 배치된다. 당업자는, 일부 비제한적인 예에서, 일부 비제한적인 예에서는 FMM(415)을 사용하여 수행되는 패턴화된 증착에 대한 임의의 의존도를 감소시키는 방식으로 적어도 하나의 반도체 층(1030)을 증착하는 것이 적절할 수 있다는 것을 이해할 것이다.
단계에서, 방법은 적어도 하나의 반도체 층(1030) 위에 제2 전극(1040)을 증착한다. 일부 비제한적인 예에서, 제2 전극(1040)은 오픈 마스크(600), 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다. 일부 비제한적인 예에서, 제2 전극(1040)은 발광 영역(2210)의 측면 양태(1310) 및/또는 적어도 하나의 비-발광 영역(2220)의 적어도 일부의 측면 양태(1320) 내에 배치된 적어도 하나의 반도체 층(1030)의 노출된 층 표면(11)을 제2 전극(130)을 형성하기 위한 물질의 증발된 플럭스로 처리함으로써 증착될 수 있다.
단계에서, 방법은 제2 전극(1040) 위에 NIC(310)를 증착한다. 일부 비제한적인 예에서, NIC(310)는 오픈 마스크(600) 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다. 일부 비제한적인 예에서, NIC(310)는 발광 영역(2210)의 측면 양태(1310) 및/또는 적어도 하나의 비-발광 영역(2220)의 적어도 일부의 측면 양태(1320) 내에 배치된 제2 전극(1040)의 노출된 층 표면(11)을 NIC 물질(511)를 형성하기 위한 물질의 증발된 플럭스로 처리함으로써 증착될 수 있다.
도시된 바와 같이, 리세스(3622)는 실질적으로 NIC(310)가 없거나 NIC(310)에 의해 덮이지 않는다. 일부 비제한적인 예에서, 이것은 NIC 물질(511)의 증발 플럭스가 노출된 층 표면(11)의 리세스(3622) 상에 입사되는 것을 실질적으로 배제하도록 그의 측면 양태에서 리세스(3622)를 파티션(3621)으로 마스킹함으로써 달성될 수 있다. 따라서, 이러한 예에서, 노출된 층 표면(11)의 리세스(3622)에는 NIC(310)가 실질적으로 없다. 비제한적인 예로서, 파티션(3621)의 측면 돌출 부분은 파티션(3621)의 베이스에서 리세스(3622)를 정의할 수 있다. 이러한 예에서, 리세스(3622)를 정의하는 파티션(3621)의 적어도 하나의 표면은 또한 NIC(310)가 실질적으로 없을 수 있다.
단계에서, 방법은 일부 비제한적인 예에서 NIC(310)를 제공한 후에 디바이스(3600) 상에 증착 층(330)을 증착시킨다. 일부 비제한적인 예에서, 증착 층(330)은 오픈 마스크(600), 및/또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다. 일부 비제한적인 예에서, 증착 층(330)은 디바이스(3600)를 증착 물질(531)의 증발 플럭스로 처리함으로써 증착될 수 있다. 비제한적인 예로서, 증착 물질(531)의 소스(도시되지 않음)는 증착 물질(531)의 증발 플럭스가 디바이스(3600)를 향해 진행하여 증발 플럭스가 그의 노출된 층 표면(11) 상에 입사되도록 하는데 사용될 수 있다. 그러나, 일부 비제한적인 예에서, 발광 영역(2210)의 측면 양태(1310) 및/또는 적어도 하나의 비-발광 영역(2220)의 적어도 일부의 측면 양태(1320) 내에 배치된 NIC(310)의 노출된 층 표면(11)은 증착 층(330)에 대해 비교적 낮은 초기 고착 확률(S 0 )을 나타내며, 증착 층(330)은 NIC(310)가 존재하지 않는 디바이스(3600)의 리세스된 부분을 제한 없이 포함하는 제2 부분(302) 상에 선택적으로 증착될 수 있다.
일부 비제한적인 예에서, 증착 물질(531)의 증발 플럭스의 적어도 일부는 노출된 층 표면(11)의 측면 평면에 대해 수직이 아닌 각도로 지향될 수 있다. 비제한적인 예로서, 증발 플럭스의 적어도 일부는 노출된 층 표면(11)의 이러한 측면 평면에 대해 약 90°, 85°, 80°, 75°, 70°, 60°, 또는 50° 미만의 입사각으로 디바이스(3600)에 입사될 수 있다. 비 법선 각도로 입사하는 적어도 일부를 포함하는 증착 물질(531)의 증발 플럭스를 지향함으로써, 리세스(3622)의 및/또는 내부의 적어도 하나의 표면이 이러한 증발 플럭스에 노출될 수 있다.
일부 비제한적인 예에서, 이러한 증발 플럭스가 파티션(3621)의 존재로 인해 리세스(3622)의 적어도 하나의 표면 상으로 및/또는 그 안으로 입사하는 것이 배제될 가능성은 적어도 그러한 증발된 플럭스의 부분이 수직이 아닌 입사각으로 유동할 수 있기 때문에 감소될 수 있다.
일부 비제한적인 예에서, 이러한 증발 플럭스의 적어도 일부는 시준되지 않을 수 있다. 일부 비제한적인 예에서, 이러한 증발 플럭스의 적어도 일부는 포인트 소스, 선형 소스 및/또는 표면 소스인 증발 소스에 의해 생성될 수 있다.
일부 비제한적인 예에서, 디바이스(3600)는 증착 층(330)의 증착 동안 변위될 수 있다. 비제한적인 예로서, 디바이스(3600) 및/또는 그의 기판(10) 및/또는 그 위에 증착된 임의의 층(들)은 측면 양태 및/또는 단면 양태에 실질적으로 평행한 양태에서 일정 각도로 변위될 수 있다.
일부 비제한적인 예에서, 디바이스(3600)는 증발 플럭스로 처리되는 동안 노출된 층 표면(11)의 측면 평면에 실질적으로 수직인 축을 중심으로 회전할 수 있다.
일부 비제한적인 예에서, 이러한 증발 플럭스의 적어도 일부는 표면의 측면 평면에 실질적으로 수직인 방향으로 디바이스(3600)의 노출된 층 표면(11)을 향해 지향될 수 있다.
특정 이론에 얽매이려는 것은 아니지만, 증착 물질(531)은 그럼에도 불구하고 NIC(310)의 표면 상에 흡착된 흡착원자의 측방향 이동 및/또는 탈착으로 인해 리세스(3622) 내에 증착될 수 있다고 가정된다. 일부 비제한적인 예에서, NIC(310)의 노출된 층 표면(11) 상에 흡착된 임의의 흡착원자는 안정한 핵을 형성하기 위한 표면의 불리한 열역학적 특성으로 인해 이러한 표면으로부터 이동 및/또는 탈착되는 경향을 가질 수 있다고 가정된다. 일부 비제한적인 예에서, 이러한 표면에서 이동 및/또는 탈착되는 흡착원자의 적어도 일부는 증착 층(330)을 형성하기 위해 리세스(3622)의 표면 상에 재증착될 수 있다고 가정된다.
일부 비제한적인 예에서, 증착 층(330)은 증착 층(330)이 보조 전극(2150) 및 제2 전극(1040) 모두에 전기적으로 결합되도록 형성될 수 있다. 일부 비제한적인 예에서, 증착 층(330)은 보조 전극(2150) 및/또는 제2 전극(1040) 중 적어도 하나와 물리적으로 접촉한다. 일부 비제한적인 예에서, 증착 층(330)과 보조 전극(2150) 및/또는 제2 전극(1040) 중 적어도 하나 사이에 중간 층이 존재할 수 있다. 그러나, 이러한 예에서, 그러한 중간 층은 증착 층(330)이 보조 전극(2150) 및/또는 제2 전극(1040) 중 적어도 하나에 전기적으로 결합되는 것을 실질적으로 배제하지 않을 수 있다. 일부 비제한적인 예에서, 이러한 중간 층은 상대적으로 얇을 수 있고 이를 통한 전기적 결합을 허용할 수 있다. 일부 비제한적인 예에서, 증착 층(330)의 시트 저항은 제2 전극(1040)의 시트 저항과 같거나 작을 수 있다.
도 36에 도시된 바와 같이, 리세스(3622)에는 제2 전극(1040)이 실질적으로 없다. 일부 비제한적인 예에서, 제2 전극(1040)의 증착 동안, 리세스(3622)는 파티션(3621)에 의해 마스킹되어, 제2 전극(1040)을 형성하기 위한 물질의 증발된 플럭스는 리세스(3622)의 적어도 하나의 표면 상으로 및/또는 그 안으로 입사되는 것이 배제된다. 일부 비제한적인 예에서, 제2 전극(1040)을 형성하기 위한 물질의 증발 플럭스의 적어도 일부는 리세스(3622)의 적어도 하나의 표면 상으로 및/또는 그 안으로 입사되어 제2 전극(1040)이 리세스(3622)의 적어도 일부를 덮도록 연장될 수 있다.
일부 비제한적인 예에서, 보조 전극(2150), 증착 층(330) 및/또는 파티션(3621)은 디스플레이 패널의 특정 영역(들) 내에 선택적으로 제공될 수 있다. 일부 비제한적인 예에서, 이들 특징 중 임의의 것은 제2 전극(1040)을 제한 없이 포함하는 프런트플레인(1010)의 적어도 하나의 요소를 백플레인(1015)의 적어도 하나의 요소에 전기적으로 결합하기 위해 이러한 디스플레이 패널의 하나 이상의 에지에 및/또는 그에 근접하여 제공될 수 있다. 일부 비제한적인 예에서, 이러한 에지에서 및/또는 그에 근접하여 이러한 피쳐를 제공하는 것은 이러한 에지에 및/또는 그에 근접하여 위치된 보조 전극(2150)으로부터 제2 전극(1040)으로 전류를 공급하고 분배하는 것을 용이하게 할 수 있다. 일부 비제한적인 예에서, 이러한 구성은 디스플레이 패널의 베젤 크기를 줄이는 것을 용이하게 할 수 있다.
일부 비제한적인 예에서, 보조 전극(2150), 증착 층(330) 및/또는 파티션(3621)은 이러한 디스플레이 패널의 특정 영역(들)에서 생략될 수 있다. 일부 비제한적인 예에서, 이러한 피쳐는 디스플레이 패널의 적어도 하나의 에지에서 및/또는 이에 근접한 것을 제외하고 비교적 높은 픽셀 밀도가 제공되어야 하는 곳을 제한 없이 포함하는 디스플레이 패널의 부분에서 생략될 수 있다.
도 37a는 파티션(3621)에 근접한 영역 및 적어도 하나의 반도체 층(1030)의 증착 이전의 단계에서 디바이스(3600)의 단편을 도시한다. 일부 비제한적인 예에서, 파티션(3621)은 하부 섹션(3723) 및 상부 섹션(3724)을 포함하고, 상부 섹션(3724)은 하부 섹션(3723) 위로 돌출하여 하부 섹션(3723)이 상부 섹션(3724)에 대해 측면 방향으로 리세스되는 리세스(3622)를 형성한다. 비제한적인 예로서, 리세스(3622)는 파티션(3621) 내로 실질적으로 측면 방향으로 연장될 수 있도록 형성될 수 있다. 일부 비제한적인 예에서, 리세스(3622)는 상부 섹션(3724)에 의해 정의된 천장(3725), 하부 섹션(3723)의 측면(3726) 및 기판(10)의 노출된 층 표면(11)에 대응하는 바닥(3727) 사이에 정의된 공간에 대응할 수 있다. 일부 비제한적인 예에서, 상부 섹션(3724)은 각진(angled) 섹션(3728)을 포함한다. 비제한적인 예로서, 각진 섹션(3728)은 노출된 층 표면(11)의 측면 평면에 실질적으로 평행하지 않은 표면에 의해 제공될 수 있다. 비제한적인 예로서, 각진 섹션(3728)은 노출된 층 표면(11)에 실질적으로 수직인 축으로부터 각도(θ p ) 만큼 기울어지거나 오프셋될 수 있다. 립(3729)도 또한 상부 섹션(3724)에 의해 제공된다. 일부 비제한적인 예에서, 립(3729)은 리세스(3622)의 개구에 또는 그 근처에 제공될 수 있다. 비제한적인 예로서, 립(3729)은 각진 섹션(3728)과 천장(3725)의 접합부에 제공될 수 있다. 일부 비제한적인 예에서, 상부 섹션(3724), 측면(3726) 및 바닥(3727) 중 적어도 하나는 보조 전극(2150)의 적어도 일부를 형성하도록 전기 전도성일 수 있다.
일부 비제한적인 예에서, 상부 섹션(3724)의 각진 섹션(3728)이 축으로부터 기울어지거나 오프셋되는 각도를 나타내는 각도(θ p )는 약 60° 이하일 수 있다. 비제한적인 예로서, 각도(θ p )는 약 50°, 45°, 40°, 30°, 25°, 20°, 15°, 또는 10° 이하일 수 있다. 일부 비제한적인 예에서, 각도(θ p )는 약 60° 내지 약 25°, 약 60° 내지 약 30°, 또는 약 50° 내지 약 30°일 수 있다. 임의의 특정 이론에 얽매이려는 것은 아니지만, 각진 섹션(3728)을 제공하는 것은 립(3729)에서 또는 그 근처에서 NIC 물질(511)의 증착을 억제하여, 립(3729)에서 또는 그 근처에서 증착 물질(531)의 증착을 촉진할 수 있다고 가정할 수 있다.
도 37b 내지 도 37p는 증착 층(330)을 증착하는 단계 이후의 도 37a에 도시된 디바이스(3600)의 단편의 다양한 비제한적인 예를 도시한다. 도 37b 내지 도 37p에서, 예시의 단순성을 위해, 도 37a에 기술된 바와 같은 파티션(3621) 및/또는 리세스(3622)의 모든 피쳐가 항상 도시될 수 있는 것은 아니고 보조 전극(2150)은 생략되었지만, 당업자는 그럼에도 불구하고 일부 비제한적인 예에서 그러한 피쳐(들) 및/또는 보조 전극(2150)이 존재할 수 있다는 것을 이해할 것이다. 당업자는 보조 전극(2150)이 본원에서 기술된 도 38a 내지 도 38g의 임의의 예시에서 도시된 것들을 제한 없이 포함하여 임의의 형태로 및/또는 임의의 위치에 도 37b 내지 도 37p의 임의의 예시에서 존재할 수 있다는 것을 이해할 것이다.
이들 도면에서, 디바이스 스택(3710)은 상부 섹션(3724) 상에 증착된 적어도 하나의 반도체 층(1030), 제2 전극(1040) 및 NIC(310)를 포함하는 것으로 도시되어 있다.
이들 도면에서, 적어도 하나의 반도체 층(1030), 제2 전극(1040) 및 파티션(3621) 및 리세스(3622)를 넘어 기판(10) 상에 증착된 NIC(310)를 포함하는 잔류 디바이스 스택(residual device stack)(3711)이 도시되어 있다. 도 36과 비교하면, 잔류 디바이스 스택(3711)은 립(3729)에서 및/또는 이에 근접하게 리세스(3622)에 접근할 때 일부 비제한적인 예에서 반도체 층(1030), 제2 전극(1040) 및 NIC(310)에 대응할 수 있음을 알 수 있다. 일부 비제한적인 예에서, 잔류 디바이스 스택(3711)은 오픈 마스크(600), 및/또는 마스크 없는 증착 공정을 사용하여 디바이스 스택(3710)의 다양한 물질들을 증착할 때 형성될 수 있다.
도 37b에 도시된 비제한적인 예(3700b)에서, 증착 층(330)은 실질적으로 모든 리세스(3622)에 한정되고/되거나 실질적으로 충전된다. 이와 같이, 일부 비제한적인 예에서, 증착 층(330)은 천장(3725), 측면(3726) 및 바닥(3727)과 물리적으로 접촉할 수 있고 따라서 보조 전극(2150)에 전기적으로 결합될 수 있다.
임의의 특정 이론에 얽매이려는 것은 아니지만, 모든 리세스(3622)를 실질적으로 충전하는 것은 임의의 원치 않는 물질(제한 없이 가스를 포함함)이 디바이스(3600)의 제조 동안 리세스(3622) 내에 포획될 가능성을 감소시킬 수 있다고 가정될 수 있다.
일부 비제한적인 예에서, 커플링 및/또는 접촉 영역(CR)은 제2 전극(1040)과 증착 층(330)을 전기적으로 결합하기 위해 증착 층(330)이 디바이스 스택(3710)과 물리적으로 접촉하는 디바이스(3600)의 영역에 대응할 수 있다. 일부 비제한적인 예에서, CR은 파티션(3621)에 근접한 디바이스 스택(3710)의 에지로부터 약 50 nm 내지 1500 nm으로 연장될 수 있다. 비제한적인 예로서, CR은 약 50 내지 1000 nm, 100 내지 500 nm, 100 내지 350 nm, 100 내지 300 nm, 150 내지 300 nm, 또는 100 내지 200 nm으로 연장될 수 있다. 일부 비제한적인 예에서, CR은 그러한 거리만큼 그의 에지로부터 실질적으로 측방향으로 멀어지는 디바이스 스택(3710)을 잠식할 수 있다.
일부 비제한적인 예에서, 잔류 디바이스 스택(3711)의 에지는 적어도 하나의 반도체 층(1030), 제2 전극(1040) 및 NIC(310)에 의해 형성될 수 있으며, 여기서 제2 전극(1040)의 에지는 NIC(310)에 의해 코팅 및/또는 덮혀질 수 있다. 일부 비제한적인 예에서, 잔류 디바이스 스택(3711)의 에지는 다른 구성 및/또는 배열로 형성될 수 있다. 일부 비제한적인 예들에서, NIC(310)의 에지는 제2 전극(1040)의 에지가 노출될 수 있도록 제2 전극(1040)의 에지에 대해 리세스될 수 있고, 이에 따라 CR은 제2 전극(1040)이 증착 층(330)과 물리적으로 접촉하여 이들이 전기적으로 결합할 수 있도록 하기 위한 제2 전극(1040)의 이러한 노출된 에지를 포함할 수 있다. 일부 비제한적인 예에서, 적어도 하나의 반도체 층(1030), 제2 전극(1040) 및 NIC(310)의 에지는 각 층의 에지가 노출되도록 서로 정렬될 수 있다. 일부 비제한적인 예에서, 제2 전극(1040) 및 NIC(310)의 에지는 적어도 하나의 반도체 층(1030)의 에지에 대해 리세스될 수 있어서, 잔류 디바이스 스택(3711)의 에지는 실질적으로 반도체 층(1030)에 의해 제공된다.
추가적으로, 도시된 바와 같이, 일부 비제한적인 예에서, 파티션(3621)의 립(3729)에서 및/또는 그 근처에 배열된 작은 CR 내에서, 증착 층(330)은 파티션(3621)에 근접하여 배열된 잔류 디바이스 스택(3711) 내의 NIC(310)의 적어도 에지를 덮도록 연장될 수 있다. 일부 비제한적인 예에서, NIC(310)는 반도체 물질 및/또는 절연 물질을 포함할 수 있다.
NIC(310)의 표면 상에 증착 물질(531)의 직접 증착은 일반적으로 금지되는 것으로 본원에서 설명되었지만, 일부 비제한적인 예에서, 증착 층(330)의 일부는 그럼에도 불구하고 NIC(310)의 적어도 일부와 중첩할 수 있다. 비제한적인 예로서, 증착 층(330)의 증착 동안, 증착 물질(531)은 리세스(3622) 내에 초기 증착될 수 있다. 그 후, 증착 물질(531)을 계속 증착하면, 일부 비제한적인 예에서, 증착 층(330)이 리세스(3622)를 넘어 측방향으로 연장되고 잔류 디바이스 스택(3711) 내의 NIC(310)의 적어도 일부와 중첩될 수 있다.
당업자는 증착 층(330)이 NIC(310)의 일부와 중첩되는 것으로 도시되었지만, 발광 영역(2210)의 측면 범위(1310)에는 증착 물질(531)의 폐쇄된 코팅(340)이 실질적으로 잔류하지 않는다는 것을 이해할 것이다. 일부 비제한적인 예에서, 증착 층(330)은 디바이스(3600)의 발광 영역(들)(2210)로부터 광자의 방출을 실질적으로 방해하지 않으면서 디바이스(3600)의 적어도 하나의 비-발광 영역(2220) 중 적어도 일부의 측방향 범위(1320) 내에 배열될 수 있다.
일부 비제한적인 예에서, 증착 층(330)은 제2 전극(1040)의 유효 시트 저항을 감소시키기 위해 그들 사이에 NIC(310)가 개재되어 있음에도 불구하고 제2 전극(1040)에 전기적으로 결합될 수 있다.
일부 비제한적인 예에서, NIC(310)는 전기 전도성 물질을 사용하여 형성될 수 있고/있거나 전류가 터널링 및/또는 그들을 통과할 수 있도록 하는 전하 이동도 레벨을 나타낼 수 있다.
일부 비제한적인 예에서, NIC(310)는 전류가 통과할 수 있도록 하는 두께를 가질 수 있다. 일부 비제한적인 예에서, NIC(310)의 두께는 3 내지 65 nm, 3 내지 50 nm, 5 내지 50 nm, 5 내지 30 nm, 5 내지 15 nm, 또는 5 내지 10 nm일 수 있다. 일부 비제한적인 예에서, NIC(310)는 그러한 전류의 경로에서 NIC(310)의 존재로 인해 생성될 수 있는 접촉 저항을 줄이기 위해 상대적으로 얇은 두께(일부 비제한적인 예에서는 얇은 코팅 두께)로 제공될 수 있다.
특정 이론에 얽매이려는 것은 아니지만, 모든 리세스(3622)를 실질적으로 채우는 것이 일부 비제한적인 예에서 증착 층(330)과 제2 전극(1040) 및 보조 전극(2150) 중 적어도 하나 사이의 전기적 결합에 대한 신뢰성을 향상시킬 수 있다고 가정될 수 있다.
또한, 도시된 바와 같이, 일부 비제한적인 예에서, 증착 층(330)은 파티션(3621)의 상부 섹션(3724) 상에 배치된 NIC(310)의 적어도 일부를 덮도록 연장될 수 있다. 일부 비제한적 예에서, 립(3729)에서 및/또는 거기에 근접한 NIC(310)의 일부는 증착 층(330)에 의해 덮혀질 수 있다. 일부 비제한적인 예에서, 증착 층(330)은 그들 사이에 NIC(310)가 개재되어 있음에도 불구하고 제2 전극(1040)에 전기적으로 결합될 수 있다.
도 37c에 도시된 비제한적인 예(3700c)에서, 증착 층(330)은 실질적으로 모든 리세스(3622)에 한정되고/되거나 부분적으로 충전될 수 있다. 이와 같이, 일부 비제한적인 예에서, 증착 층(330)은 측면(3726), 바닥(3727), 및, 비제한적인 예에서는, 천장(3725)의 적어도 일부와 물리적으로 접촉할 수 있고, 따라서 보조 전극(2150)에 전기적으로 결합될 수 있다.
도시된 바와 같이, 일부 비제한적인 예에서, 천장(3725)의 적어도 일부에는 증착 층(330)이 실질적으로 없다. 일부 비제한적인 예에서, 그러한 부분은 립(3729)에 근접한다.
추가적으로, 도시된 바와 같이, 일부 비제한적인 예에서, 파티션(3621)의 립(3729)에서 및/또는 그 근처에 배열된 작은 CR 내에서, 증착 층(330)은 파티션(3621)에 근접하여 배열된 잔류 디바이스 스택(3711) 내의 NIC(310)의 적어도 에지를 덮도록 연장될 수 있다. 일부 비제한적인 예에서, 증착 층(330)은 그들 사이에 NIC(310)가 개재되어 있음에도 불구하고 제2 전극(1040)에 전기적으로 결합될 수 있다.
도 37d에 도시된 비제한적인 예(3700d)에서, 증착 층(330)은 실질적으로 모든 리세스(3622)에 한정되고/되거나 부분적으로 충전될 수 있다. 이와 같이, 일부 비제한적인 예에서, 증착 층(330)은 바닥(3727), 및, 비제한적인 예에서는, 측면(3726)의 적어도 일부와 물리적으로 접촉할 수 있고, 따라서 보조 전극(2150)에 전기적으로 결합될 수 있다.
도시된 바와 같이, 일부 비제한적인 예에서, 천장(3725)에는 증착 층(330)이 실질적으로 없다.
추가적으로, 도시된 바와 같이, 일부 비제한적인 예에서, 파티션(3621)의 립(3729)에서 및/또는 그 근처에 배열된 작은 CR 내에서, 증착 층(330)은 파티션(3621)에 근접하여 배열된 잔류 디바이스 스택(3711) 내의 NIC(310)의 적어도 에지를 덮도록 연장될 수 있다. 일부 비제한적인 예에서, 증착 층(330)은 그들 사이에 NIC(310)가 개재되어 있음에도 불구하고 제2 전극(1040)에 전기적으로 결합될 수 있다.
도 37e에 도시된 비제한적인 예(3700e)에서, 증착 층(330)은 실질적으로 모든 리세스(3622)에 실질적으로 충전된다. 이와 같이, 일부 비제한적인 예에서, 증착 층(330)은 천장(3725), 측면(3726) 및 바닥(3727)과 물리적으로 접촉할 수 있고 따라서 보조 전극(2150)에 전기적으로 결합될 수 있다.
추가적으로, 도시된 바와 같이, 일부 비제한적인 예에서, CR 내에서, 증착 층(330)은 제2 전극(1040)을 증착 층(330)과 전기적으로 결합하기 위해 잔류 디바이스 스택(3711) 내의 NIC(310)의 적어도 일부를 덮도록 연장될 수 있다.
또한, 도시된 바와 같이, 일부 비제한적인 예에서, 증착 층(330)은 파티션(3621)의 상부 섹션(3724) 상에 배치된 디바이스 스택(3710)의 NIC(310)의 적어도 일부를 덮도록 연장될 수 있다. 일부 비제한적 예에서, 립(3729)에서 및/또는 거기에 근접한 NIC(310)의 일부는 증착 층(330)에 의해 덮혀질 수 있다. 일부 비제한적인 예에서, 증착 층(330)은 그들 사이에 NIC(310)가 개재되어 있음에도 불구하고 제2 전극(1040)에 전기적으로 결합될 수 있다.
도 37f에 도시된 비제한적인 예(3700f)에서, 증착 층(330)은 실질적으로 모든 리세스(3622)에 한정되고/되거나 부분적으로 충전될 수 있다. 이와 같이, 일부 비제한적인 예에서, 증착 층(330)은 천장(3725), 측면(3726), 및, 비제한적인 예에서는, 바닥(3727)의 적어도 일부와 물리적으로 접촉할 수 있고, 따라서 보조 전극(2150)에 전기적으로 결합될 수 있다.
도시된 바와 같이, 일부 비제한적 예에서 캐비티(3720)는 증착 층(330)과 바닥(3727) 사이에 형성될 수 있다. 일부 비제한적인 예에서, 캐비티(3720)는 증착 층(330)이 그를 따라 물리적으로 접촉하지 않도록 증착 층(330)을 바닥(3727)의 적어도 일부와 분리시키는 갭에 대응할 수 있다.
도시된 바와 같이, 일부 비제한적인 예에서, 캐비티(3720)는 바닥(3727)의 일부 및 잔류 디바이스 스택(3711)의 일부와 맞물려 결합될 수 있고 비교적 얇은 프로파일을 가질 수 있다.
일부 비제한적인 예에서, 캐비티(3720)는 리세스(3622) 부피의 약 1 내지 30%, 5 내지 25%, 5 내지 20% 또는 5 내지 10%의 부피에 해당할 수 있다.
추가적으로, 도시된 바와 같이, 일부 비제한적인 예에서, CR 내에서, 증착 층(330)은 제2 전극(1040)을 증착 층(330)과 전기적으로 결합하기 위해 잔류 디바이스 스택(3711) 내의 NIC(310)의 적어도 일부를 덮도록 연장될 수 있다.
도 33g에 도시된 비제한적인 예(3300g)에서, 증착 층(330)은 리세스(3622)에 부분적으로 충전될 수 있다. 이와 같이, 일부 비제한적인 예에서, 증착 층(330)은 천장(3725), 측면(3726), 및, 비제한적인 예에서는, 바닥(3727)의 적어도 일부와 물리적으로 접촉할 수 있고, 따라서 보조 전극(2150)에 전기적으로 결합될 수 있다.
도시된 바와 같이, 일부 비제한적 예에서 캐비티(3720)는 증착 층(330)과 바닥(3727) 사이에 형성될 수 있다. 일부 비제한적인 예에서, 캐비티(3720)는 증착 층(330)이 그를 따라 물리적으로 접촉하지 않도록 증착 층(330)을 바닥(3727)의 적어도 일부와 분리시키는 갭에 대응할 수 있다.
도시된 바와 같이, 일부 비제한적인 예에서, 캐비티(3720)는 바닥(3727)의 일부 및 잔류 디바이스 스택(3711)의 일부와 맞물려 결합될 수 있고 비교적 얇은 프로파일을 가질 수 있다.
일부 비제한적인 예에서, 캐비티(3720)는 리세스(3622) 부피의 약 1 내지 30%, 5 내지 25%, 5 내지 20% 또는 5 내지 10%의 부피에 해당할 수 있다.
추가적으로, 도시된 바와 같이, 일부 비제한적인 예에서, CR 내에서, 증착 층(330)은 제2 전극(1040)을 증착 층(330)과 전기적으로 결합하기 위해 잔류 디바이스 스택(3711) 내의 NIC(310)의 적어도 일부를 덮도록 연장될 수 있다.
도 37h에 도시된 비제한적인 예(3700h)에서, 증착 층(330)은 리세스(3622)에 부분적으로 충전될 수 있다. 이와 같이, 일부 비제한적인 예에서, 증착 층(330)은 천장(3725), 측면(3726) 및, 비제한적인 예에서는, 바닥(3727)의 적어도 일부와 물리적으로 접촉할 수 있다.
도시된 바와 같이, 일부 비제한적 예에서 캐비티(3720)는 증착 층(330)과 바닥(3727) 사이에 형성될 수 있다. 일부 비제한적인 예에서, 캐비티(3720)는 증착 층(330)이 그를 따라 물리적으로 접촉하지 않도록 증착 층(330)을 바닥(3727)의 적어도 일부와 분리시키는 갭에 대응할 수 있다.
도시된 바와 같이, 일부 비제한적인 예에서, 캐비티(3720)는 바닥(3727)의 일부 및 잔류 디바이스 스택(3711)의 일부와 맞물려 결합될 수 있고 비교적 얇은 프로파일을 가질 수 있다.
일부 비제한적인 예에서, 캐비티(3720)는 리세스(3622) 부피의 약 1 내지 30%, 5 내지 25%, 5 내지 20% 또는 5 내지 10%의 부피에 해당할 수 있다.
추가적으로, 도시된 바와 같이, 일부 비제한적인 예에서, CR 내에서, 증착 층(330)은 잔류 디바이스 스택(3711) 내의 NIC(310)의 적어도 일부를 덮도록 연장될 수 있다. 일부 비제한적인 예에서, 증착 층(330)은 그들 사이에 NIC(310)가 개재되어 있음에도 불구하고 제2 전극(1040)에 전기적으로 결합될 수 있다.
또한, 도시된 바와 같이, 일부 비제한적인 예에서, 증착 층(330)은 파티션(3621)의 상부 섹션(3724) 상에 배치된 디바이스 스택(3710)의 NIC(310)의 적어도 일부를 덮도록 연장될 수 있다. 일부 비제한적 예에서, 립(3729)에서 및/또는 거기에 근접한 NIC(310)의 일부는 증착 층(330)에 의해 덮혀질 수 있다. 일부 비제한적인 예에서, 증착 층(330)은 그들 사이에 NIC(310)가 개재되어 있음에도 불구하고 제2 전극(1040)에 전기적으로 결합될 수 있다.
도 37i에 도시된 비제한적인 예(3700i)에서, 증착 층(330)은 리세스(3622)에 부분적으로 충전될 수 있다. 이와 같이, 일부 비제한적인 예에서, 증착 층(330)은 천장(3725), 측면(3726) 및, 비제한적인 예에서는, 바닥(3727)의 적어도 일부와 물리적으로 접촉할 수 있다.
도시된 바와 같이, 일부 비제한적 예에서 캐비티(3720)는 증착 층(330)과 바닥(3727) 사이에 형성될 수 있다. 일부 비제한적인 예에서, 캐비티(3720)는 증착 층(330)이 그를 따라 물리적으로 접촉하지 않도록 증착 층(330)을 바닥(3727)의 적어도 일부와 분리시키는 갭에 대응할 수 있다.
도시된 바와 같이, 일부 비제한적인 예에서, 캐비티(3720)는 바닥(3727)의 일부와 맞물려 결합될 수 있으며, 예(3700f-3700h)에 도시된 캐비티(3720)보다 상대적으로 더 두꺼운 프로파일을 가질 수 있다.
일부 비제한적인 예에서, 캐비티(3720)는 리세스(3622) 부피의 약 10 내지 80%, 10 내지 70%, 20 내지 60%, 10 내지 30%, 25 내지 50%, 50 내지 80%, 또는 70 내지 95%의 부피에 해당할 수 있다.
추가적으로, 도시된 바와 같이, 일부 비제한적인 예에서, CR 내에서, 증착 층(330)은 잔류 디바이스 스택(3711) 내의 NIC(310)의 적어도 일부를 덮도록 연장될 수 있다. 일부 비제한적인 예에서, 증착 층(330)은 그들 사이에 NIC(310)가 개재되어 있음에도 불구하고 제2 전극(1040)에 전기적으로 결합될 수 있다.
또한, 도시된 바와 같이, 일부 비제한적인 예에서, 증착 층(330)은 파티션(3621)의 상부 섹션(3724) 상에 배치된 디바이스 스택(3710)의 NIC(310)의 적어도 일부를 덮도록 연장될 수 있다. 일부 비제한적 예에서, 립(3729)에서 및/또는 거기에 근접한 NIC(310)의 일부는 증착 층(330)에 의해 덮혀질 수 있다. 일부 비제한적인 예에서, 증착 층(330)은 그들 사이에 NIC(310)가 개재되어 있음에도 불구하고 제2 전극(1040)에 전기적으로 결합될 수 있다.
도 37j에 도시된 비제한적인 예(3700j)에서, 증착 층(330)은 리세스(3622)에 부분적으로 충전될 수 있다. 이와 같이, 일부 비제한적인 예에서, 증착 층(330)은 천장(3725), 측면(3726) 및, 비제한적인 예에서는, 바닥(3727)의 적어도 일부와 물리적으로 접촉할 수 있다.
도시된 바와 같이, 일부 비제한적 예에서 캐비티(3720)는 증착 층(330)과 바닥(3727) 사이에 형성될 수 있다. 일부 비제한적인 예에서, 캐비티(3720)는 증착 층(330)이 그를 따라 물리적으로 접촉하지 않도록 증착 층(330)을 바닥(3727)의 적어도 일부와 분리시키는 갭에 대응할 수 있다.
도시된 바와 같이, 일부 비제한적인 예에서, 캐비티(3720)는 바닥(3727)의 일부 및 잔류 디바이스 스택(3711)의 일부와 맞물려 결합될 수 있으며, 예(3700f-3700h)에 도시된 캐비티(3720)보다 상대적으로 더 두꺼운 프로파일을 가질 수 있다.
일부 비제한적인 예에서, 캐비티(3720)는 리세스(3622) 부피의 약 10 내지 80%, 10 내지 70%, 20 내지 60%, 10 내지 30%, 25 내지 50%, 50 내지 80%, 또는 70 내지 95%의 부피에 해당할 수 있다.
추가적으로, 도시된 바와 같이, 일부 비제한적인 예에서, CR 내에서, 증착 층(330)은 잔류 디바이스 스택(3711) 내의 NIC(310)의 적어도 일부를 덮도록 연장될 수 있다. 일부 비제한적인 예에서, 증착 층(330)은 그들 사이에 NIC(310)가 개재되어 있음에도 불구하고 제2 전극(1040)에 전기적으로 결합될 수 있다.
또한, 도시된 바와 같이, 일부 비제한적인 예에서, 증착 층(330)은 파티션(3621)의 상부 섹션(3724) 상에 배치된 디바이스 스택(3710)의 NIC(310)의 적어도 일부를 덮도록 연장될 수 있다. 일부 비제한적 예에서, 립(3729)에서 및/또는 거기에 근접한 NIC(310)의 일부는 증착 층(330)에 의해 덮혀질 수 있다. 일부 비제한적인 예에서, 증착 층(330)은 그들 사이에 NIC(310)가 개재되어 있음에도 불구하고 제2 전극(1040)에 전기적으로 결합될 수 있다.
도 37k에 도시된 비제한적인 예(3700k)에서, 증착 층(330)은 리세스(3622)에 부분적으로 충전될 수 있다. 이와 같이, 일부 비제한적인 예에서, 증착 층(330)은, 일부 비제한적인 예에서, 천장(3725)의 적어도 일부 및, 일부 비제한적인 예에서는, 바닥(3727)의 적어도 일부와 물리적으로 접촉할 수 있다.
도시된 바와 같이, 일부 비제한적인 예에서, 캐비티(3720)는 증착 층(330)과 측면(3726), 일부 비제한적 예에서는 천장(3725)의 적어도 일부, 일부 비제한적 예에서는 바닥(3727)의 적어도 일부 사이에 형성될 수 있다. 일부 비제한적인 예에서, 캐비티(3720)는 증착 층(330)이 물리적으로 접촉하지 않도록 증착 층(330)을 측면(3726), 일부 비제한적 예에서는 천장(3725)의 적어도 일부, 일부 비제한적 예에서는 바닥(3727)의 적어도 일부와 분리시키는 갭에 대응할 수 있다.
도시된 바와 같이, 일부 비제한적인 예에서, 캐비티(3720)는 실질적으로 모든 리세스(3622)를 차지할 수 있다.
일부 비제한적인 예에서, 캐비티(3720)는 리세스(3622) 부피의 약 10 내지 80%, 10 내지 70%, 20 내지 60%, 10 내지 30%, 25 내지 50%, 50 내지 80%, 또는 70 내지 95%의 부피에 해당할 수 있다.
추가적으로, 도시된 바와 같이, 일부 비제한적인 예에서, CR 내에서, 증착 층(330)은 잔류 디바이스 스택(3711) 내의 NIC(310)의 적어도 일부를 덮도록 연장될 수 있다. 일부 비제한적인 예에서, 증착 층(330)은 그들 사이에 NIC(310)가 개재되어 있음에도 불구하고 제2 전극(1040)에 전기적으로 결합될 수 있다.
또한, 도시된 바와 같이, 일부 비제한적인 예에서, 증착 층(330)은 파티션(3621)의 상부 섹션(3724) 상에 배치된 디바이스 스택(3710)의 NIC(310)의 적어도 일부를 덮도록 연장될 수 있다. 일부 비제한적 예에서, 립(3729)에서 및/또는 거기에 근접한 NIC(310)의 일부는 증착 층(330)에 의해 덮혀질 수 있다. 일부 비제한적인 예에서, 증착 층(330)은 그들 사이에 NIC(310)가 개재되어 있음에도 불구하고 제2 전극(1040)에 전기적으로 결합될 수 있다.
도 37l에 도시된 비제한적인 예(3700l)에서, 증착 층(330)은 리세스(3622)에 부분적으로 충전될 수 있다.
도시된 바와 같이, 일부 비제한적 예에서 캐비티(3720)는 증착 층(330)과 측면(3726), 바닥(3727) 및 천장(3725) 사이에 형성될 수 있다. 일부 비제한적인 예에서, 캐비티(3720)는 증착 층(330)이 그를 따라 물리적으로 접촉하지 않도록 증착 층(330)을 측면(3726), 바닥(3727) 및 천장(3725)와 분리시키는 갭에 대응할 수 있다.
도시된 바와 같이, 일부 비제한적인 예에서, 캐비티(3720)는 실질적으로 모든 리세스(3622)를 차지할 수 있다.
일부 비제한적인 예에서, 캐비티(3720)는 리세스(3622) 부피의 약 80% 초과의 부피에 해당할 수 있다.
추가적으로, 도시된 바와 같이, 일부 비제한적인 예에서, CR 내에서, 증착 층(330)은 잔류 디바이스 스택(3711) 내의 NIC(310)의 적어도 일부를 덮도록 연장될 수 있다. 일부 비제한적인 예에서, 증착 층(330)은 그들 사이에 NIC(310)가 개재되어 있음에도 불구하고 제2 전극(1040)에 전기적으로 결합될 수 있다.
또한, 도시된 바와 같이, 일부 비제한적인 예에서, 증착 층(330)은 파티션(3621)의 상부 섹션(3724) 상에 배치된 디바이스 스택(3710)의 NIC(310)의 적어도 일부를 덮도록 연장될 수 있다. 일부 비제한적 예에서, 립(3729)에서 및/또는 거기에 근접한 NIC(310)의 일부는 증착 층(330)에 의해 덮혀질 수 있다. 일부 비제한적인 예에서, 증착 층(330)은 그들 사이에 NIC(310)가 개재되어 있음에도 불구하고 제2 전극(1040)에 전기적으로 결합될 수 있다.
도 37m에 도시된 비제한적인 예(3700m)에서, 증착 층(330)은 실질적으로 모든 리세스(3622)에 한정되고/되거나 부분적으로 충전될 수 있다. 이와 같이, 일부 비제한적인 예에서, 증착 층(330)은, 일부 비제한적인 예에서, 천장(3725)의 적어도 일부 및, 일부 비제한적인 예에서는, 바닥(3727)의 적어도 일부와 물리적으로 접촉할 수 있다.
도시된 바와 같이, 일부 비제한적인 예에서, 캐비티(3720)는 증착 층(330)과 측면(3726), 일부 비제한적 예에서는 천장(3725)의 적어도 일부, 일부 비제한적 예에서는 바닥(3727)의 적어도 일부 사이에 형성될 수 있다. 일부 비제한적인 예에서, 캐비티(3720)는 증착 층(330)이 물리적으로 접촉하지 않도록 증착 층(330)을 측면, 일부 비제한적 예에서는 천장(3725)의 적어도 일부, 일부 비제한적 예에서는 바닥(3727)의 적어도 일부와 분리시키는 갭에 대응할 수 있다.
도시된 바와 같이, 일부 비제한적인 예에서, 캐비티(3720)는 실질적으로 모든 리세스(3622)를 차지할 수 있다.
일부 비제한적인 예에서, 캐비티(3720)는 리세스(3622) 부피의 약 10 내지 80%, 10 내지 70%, 20 내지 60%, 10 내지 30%, 25 내지 50%, 50 내지 80%, 또는 70 내지 95%의 부피에 해당할 수 있다.
추가적으로, 도시된 바와 같이, 일부 비제한적인 예에서, CR 내에서, 증착 층(330)은 잔류 디바이스 스택(3711) 내의 NIC(310)의 적어도 일부를 덮도록 연장될 수 있다. 일부 비제한적인 예에서, 증착 층(330)은 그들 사이에 NIC(310)가 개재되어 있음에도 불구하고 제2 전극(1040)에 전기적으로 결합될 수 있다.
또한, 도시된 바와 같이, 일부 비제한적인 예에서, 증착 층(330)은 파티션(3621)의 상부 섹션(3724) 상에 배치된 디바이스 스택(3710)의 NIC(310)의 적어도 일부를 덮도록 연장될 수 있다. 일부 비제한적 예에서, 립(3729)에서 및/또는 거기에 근접한 NIC(310)의 일부는 증착 층(330)에 의해 덮혀질 수 있다. 일부 비제한적인 예에서, 증착 층(330)은 그들 사이에 NIC(310)가 개재되어 있음에도 불구하고 제2 전극(1040)에 전기적으로 결합될 수 있다.
도 37n에 도시된 비제한적인 예(3700n)에서, 증착 층(330)은 리세스(3622)에 부분적으로 충전될 수 있다. 이와 같이, 일부 비제한적인 예에서, 증착 층(330)은 천장(3725), 측면(3726) 및, 비제한적인 예에서는, 바닥(3727)의 적어도 일부와 물리적으로 접촉할 수 있다.
추가적으로, 도시된 바와 같이, 일부 비제한적인 예에서, 증착 층(330)은 파티션(3621)의 상부 섹션(3724) 상에 배치된 디바이스 스택(3710)의 NIC(310)의 적어도 일부를 덮도록 연장될 수 있다. 일부 비제한적 예에서, 립(3729)에서 및/또는 거기에 근접한 NIC(310)의 일부는 증착 층(330)에 의해 덮혀질 수 있다. 일부 비제한적인 예에서, 증착 층(330)은 그들 사이에 NIC(310)가 개재되어 있음에도 불구하고 제2 전극(1040)에 전기적으로 결합될 수 있다.
도 37o에 도시된 비제한적인 예(3700o)에서, 증착 층(330)은 리세스(3622)에 부분적으로 충전될 수 있다. 이와 같이, 일부 비제한적인 예에서, 증착 층(330)은 천장(3725), 측면(3726) 및, 비제한적인 예에서는, 바닥(3727)의 적어도 일부와 물리적으로 접촉할 수 있다.
추가적으로, 도시된 바와 같이, 일부 비제한적인 예에서, 증착 층(330)은 파티션(3621)의 상부 섹션(3724) 상에 배치된 디바이스 스택(3710)의 NIC(310)의 적어도 일부를 덮도록 연장될 수 있다. 일부 비제한적 예에서, 립(3729)에서 및/또는 거기에 근접한 NIC(310)의 일부는 증착 층(330)에 의해 덮혀질 수 있다. 일부 비제한적인 예에서, 증착 층(330)은 그들 사이에 NIC(310)가 개재되어 있음에도 불구하고 제2 전극(1040)에 전기적으로 결합될 수 있다.
도 37p에 도시된 비제한적인 예(3700p)에서, 증착 층(330)은 리세스(3622)에 부분적으로 충전될 수 있다. 이와 같이, 일부 비제한적인 예에서, 증착 층(330)은 천장(3725), 일부 비제한적인 예에서는, 측면(3726)의 적어도 일부와 물리적으로 접촉할 수 있다.
추가적으로, 도시된 바와 같이, 일부 비제한적인 예에서, 증착 층(330)은 파티션(3621)의 상부 섹션(3724) 상에 배치된 디바이스 스택(3710)의 NIC(310)의 적어도 일부를 덮도록 연장될 수 있다. 일부 비제한적 예에서, 립(3729)에서 및/또는 거기에 근접한 NIC(310)의 일부는 증착 층(330)에 의해 덮혀질 수 있다. 일부 비제한적인 예에서, 증착 층(330)은 그들 사이에 NIC(310)가 개재되어 있음에도 불구하고 제2 전극(1040)에 전기적으로 결합될 수 있다.
도 38a 내지 도 38g는 적어도 하나의 반도체 층(1030)의 증착 이전의 단계에서의 도 37a에 도시된 디바이스(3600)의 단편 전체에 걸친 보조 전극(2150)의 상이한 위치의 다양한 비제한적인 예를 도시한다. 따라서, 도 37a 내지 도 37g에서, 적어도 하나의 반도체 층(1030), 제2 전극(1040) 및 NIC(310), 잔류 디바이스 스택(3711)의 일부인지 아닌지로서 여부, 및 증착 층(330)은 도시되지 않는다. 그럼에도 불구하고, 당업자는 이러한 피처(들) 및/또는 층(들)이 도 37b 내지 도 37p의 임의의 예시에서 도시된 것들을 제한 없이 포함하여 임의의 형태로 및/또는 임의의 위치에 도 38a 내지 도 38g의 임의의 예시에서 증착 후에 존재할 수 있다는 것을 이해할 것이다.
도 38a에 도시된 비제한적인 예(3800a)에서, 보조 전극(2150)은 보조 전극(2150)의 표면이 리세스(3622)에서 노출되도록 기판(10)에 인접하게 및/또는 그 안에 배열될 수 있다. 도시된 바와 같이, 일부 비제한적인 예에서, 보조 전극(2150)의 이러한 표면은 바닥(3727)의 적어도 일부에 제공되고/되거나 이를 형성하고/하거나 이를 제공할 수 있다. 비제한적인 예로서, 보조 전극(2150)은 파티션(3621)에 인접하게 배치되도록 배열될 수 있다. 일부 비제한적인 예에서, 보조 전극(2150)은 적어도 하나의 전기 전도성 물질로 형성될 수 있다. 일부 비제한적인 예에서, 파티션(3621)은 포토레지스트를 제한 없이 포함하는 적어도 하나의 실질적으로 절연성인 물질로 형성될 수 있다. 일부 비제한적인 예에서, 파티션(3621) 및/또는 보조 전극(2150)을 제한 없이 포함하는 디바이스(3600)의 다양한 피쳐는 포토리소그래피를 제한 없이 포함하는 기술을 사용하여 형성될 수 있다.
도 38b에 도시된 비제한적인 예(3800b)에서, 보조 전극(2150)은 보조 전극(2150)의 표면이 리세스(3622)에서 노출되도록 파티션(3621)과 일체형으로 및/또는 그의 일부로서 형성될 수 있다. 도시된 바와 같이, 일부 비제한적인 예에서, 보조 전극(2150)의 이러한 표면은 측면(3726)의 적어도 일부에 제공되고/되거나 이를 형성하고/하거나 이를 제공할 수 있다. 비제한적인 예로서, 보조 전극(2150)은 하부 섹션(3723)에 대응하도록 배열될 수 있다. 일부 비제한적인 예에서, 보조 전극(2150)은 적어도 하나의 전기 전도성 물질로 형성될 수 있다. 일부 비제한적인 예에서, 상부 섹션(3724)은 포토레지스트를 제한 없이 포함하는 적어도 하나의 실질적으로 절연성인 물질로 형성될 수 있다. 일부 비제한적인 예에서, 상부 섹션(3724) 및/또는 보조 전극(2150)을 제한 없이 포함하는 디바이스(3600)의 다양한 피쳐는 포토리소그래피를 제한 없이 포함하는 기술을 사용하여 형성될 수 있다.
도 38c에 도시된 비제한적인 예(3800c)에서, 보조 전극(2150)은 보조 전극(2150)의 표면이 리세스(3622)에서 노출되도록 기판(10)에 인접하고/하거나 그 안에 배열될 수 있고 파티션(3621)과 일체형으로 및/또는 그의 일부로서 배열될 수 있다. 도시된 바와 같이, 일부 비제한적인 예에서, 보조 전극(2150)의 이러한 표면은 측면(3726)의 적어도 일부 및/또는 바닥(3727)의 적어도 일부에 제공되고/되거나 이를 형성하고/하거나 이를 제공할 수 있다. 비제한적인 예로서, 보조 전극(2150)은 파티션(3621)에 인접하게 배치되고/되거나 하부 섹션(3723)에 대응하도록 배열될 수 있다. 일부 비제한적인 예에서, 파티션(3621)에 인접하게 배치된 보조 전극(2150)의 일부는 하부 섹션(3723)에 대응하는 그의 부분과 전기적으로 결합되고/되거나 물리적으로 접촉할 수 있다. 일부 비제한적인 예에서, 이러한 부분은 서로 연속적으로 및/또는 일체형으로 형성될 수 있다. 일부 비제한적인 예에서, 보조 전극(2150)은 적어도 하나의 전기 전도성 물질로 형성될 수 있다. 일부 비제한적인 예에서, 그의 일부는 상이한 물질로 형성될 수 있다. 일부 비제한적인 예에서, 파티션(3621) 및/또는 그의 상부 섹션(3724)은 포토레지스트를 제한 없이 포함하는 적어도 하나의 실질적으로 절연성인 물질로 형성될 수 있다. 일부 비제한적인 예에서, 파티션(3621), 상부 섹션(3724) 및/또는 보조 전극(2150)을 제한 없이 포함하는 디바이스(3600)의 다양한 피쳐는 포토리소그래피를 제한 없이 포함하는 기술을 사용하여 형성될 수 있다.
도 38d에 도시된 비제한적인 예(3800d)에서, 보조 전극(2150)은 보조 전극(2150)의 표면이 리세스(3622) 내에서 노출되도록 상부 섹션(3724)에 인접하게 및/또는 그 안에 배열될 수 있다. 도시된 바와 같이, 일부 비제한적인 예에서, 보조 전극(2150)의 이러한 표면은 천장(3725)의 적어도 일부에 제공되고/되거나 이를 형성하고/하거나 이를 제공할 수 있다. 비제한적인 예로서, 보조 전극(2150)은 상부 섹션(3724)에 인접하게 배치되도록 배열될 수 있다. 일부 비제한적인 예에서, 보조 전극(2150)은 적어도 하나의 전기 전도성 물질로 형성될 수 있다. 일부 비제한적인 예에서, 파티션(3621)은 포토레지스트를 제한 없이 포함하는 적어도 하나의 실질적으로 절연성인 물질로 형성될 수 있다. 일부 비제한적인 예에서, 파티션(3621) 및/또는 보조 전극(2150)을 제한 없이 포함하는 디바이스(3600)의 다양한 피쳐는 포토리소그래피를 제한 없이 포함하는 기술을 사용하여 형성될 수 있다.
도 38e에 도시된 비제한적인 예(3800e)에서, 보조 전극(2150)은 보조 전극(2150)의 표면이 리세스(3622)에서 노출되도록 상부 섹션(3724)에 인접하고/하거나 그 안에 배열되고 파티션(3621)과 일체형으로 및/또는 그의 일부로서 배열될 수 있다. 도시된 바와 같이, 일부 비제한적인 예에서, 보조 전극(2150)의 이러한 표면은 천장(3725)의 적어도 일부 및/또는 측면(3726)의 적어도 일부에 제공되고/되거나 이를 형성하고/하거나 이를 제공할 수 있다. 비제한적인 예로서, 보조 전극(2150)은 상부(3724)에 인접하게 배치되고/되거나 하부 섹션(3723)에 대응하도록 배열될 수 있다. 일부 비제한적인 예에서, 상부 섹션(3724)에 인접하게 배치된 보조 전극(2150)의 일부는 하부 섹션(3723)에 대응하는 그의 부분과 전기적으로 결합되고/되거나 물리적으로 접촉할 수 있다. 일부 비제한적인 예에서, 이러한 부분은 서로 연속적으로 및/또는 일체형으로 형성될 수 있다. 일부 비제한적인 예에서, 보조 전극(2150)은 적어도 하나의 전기 전도성 물질로 형성될 수 있다. 일부 비제한적인 예에서, 그의 일부는 상이한 물질로 형성될 수 있다. 일부 비제한적인 예에서, 상부 섹션(3724)은 포토레지스트를 제한 없이 포함하는 적어도 하나의 실질적으로 절연성인 물질로 형성될 수 있다. 일부 비제한적인 예에서, 상부 섹션(3724) 및/또는 보조 전극(2150)을 제한 없이 포함하는 디바이스(3600)의 다양한 피쳐는 포토리소그래피를 제한 없이 포함하는 기술을 사용하여 형성될 수 있다.
도 38f에 도시된 비제한적인 예(3800f)에서, 보조 전극(2150)은 보조 전극(2150)의 표면이 리세스(3622) 내에서 노출되도록 기판(10)에 인접하고/하거나 그 안에 배열되고 상부 섹션(3724)에 인접하게 및/또는 그 안에 배열될 수 있다. 도시된 바와 같이, 일부 비제한적인 예에서, 보조 전극(2150)의 이러한 표면은 천장(3725)의 적어도 일부 및/또는 바닥(3727)의 적어도 일부에 제공되고/되거나 이를 형성하고/하거나 이를 제공할 수 있다. 비제한적인 예로서, 보조 전극(2150)은 파티션(3621)에 인접하고/하거나 그의 상부 섹션(3724)에 인접하게 배치되도록 배열될 수 있다. 일부 비제한적인 예에서, 파티션에 인접하게 배치된 보조 전극(2150)의 일부는 천장(3725)에 대응하는 그의 부분과 전기적으로 결합될 수 있다. 일부 비제한적인 예에서, 보조 전극(2150)은 적어도 하나의 전기 전도성 물질로 형성될 수 있다. 일부 비제한적인 예에서, 그의 일부는 상이한 물질로 형성될 수 있다. 일부 비제한적인 예에서, 파티션(3621) 및/또는 그의 상부 섹션(3724)은 포토레지스트를 제한 없이 포함하는 적어도 하나의 실질적으로 절연성인 물질로 형성될 수 있다. 일부 비제한적인 예에서, 파티션(3621), 상부 섹션(3724) 및/또는 보조 전극(2150)을 제한 없이 포함하는 디바이스(3600)의 다양한 피쳐는 포토리소그래피를 제한 없이 포함하는 기술을 사용하여 형성될 수 있다.
도 38g에 도시된 비제한적인 예(3800g)에서, 보조 전극(2150)은 보조 전극(2150)의 표면이 리세스(3622) 내에서 노출되도록 기판(10)에 인접하고/하거나 그 안에 배열되고, 파티션(3621)과 일체형으로 및/또는 그의 일부로서 및/또는 상부 섹션(3724)에 인접하게 및/또는 그 안에 배열될 수 있다. 도시된 바와 같이, 일부 비제한적인 예에서, 보조 전극(2150)의 이러한 표면은 천장(3725)의 적어도 일부, 측면(3726)의 적어도 일부 및/또는 바닥(3727)의 적어도 일부에 제공되고/되거나 이를 형성하고/하거나 제공할 수 있다. 비제한적인 예로서, 보조 전극(2150)은 파티션(3621)에 인접하고/하거나, 하부 섹션(3723)에 대응하고/하거나 그의 상부 섹션(3724)에 인접하게 배치되도록 배열될 수 있다. 일부 비제한적인 예에서, 파티션(3621)에 인접하게 배치된 보조 전극(2150)의 일부는 하부 섹션(3723) 및/또는 천장(3725)에 대응하는 그의 부분과 전기적으로 결합될 수 있다. 일부 비제한적인 예에서, 하부 섹션(3723)에 대응하는 보조 전극(2150)의 일부는 파티션(3621) 및/또는 천장(3725)에 인접하게 배치된 그의 부분 중 적어도 하나에 전기적으로 결합될 수 있다. 일부 비제한적인 예에서, 천장(3725)에 대응하는 보조 전극(2150)의 일부는 파티션 및/또는 하부 섹션(3723)에 인접하게 배치된 그의 부분 중 적어도 하나에 전기적으로 결합될 수 있다. 일부 비제한적인 예에서, 하부 섹션(3723)에 대응하는 보조 전극(2150)의 일부는 파티션(3621)에 인접하게 배치되고/되거나 상부 섹션(3724)에 대응하는 그의 부분 중 적어도 하나와 물리적으로 접촉할 수 있다. 일부 비제한적인 예에서, 보조 전극(2150)은 적어도 하나의 전기 전도성 물질로 형성될 수 있다. 일부 비제한적인 예에서, 그의 일부는 상이한 물질로 형성될 수 있다. 일부 비제한적인 예에서, 파티션(3621), 하부 섹션(3723) 및/또는 그의 상부 섹션(3724)은 포토레지스트를 제한 없이 포함하는 적어도 하나의 실질적으로 절연성인 물질로 형성될 수 있다. 일부 비제한적인 예에서, 파티션(3621), 그의 하부 섹션(3723) 및/또는 상부 섹션(3724) 및/또는 보조 전극(2150)을 제한 없이 포함하는 디바이스(3600)의 다양한 피쳐는 포토리소그래피를 제한 없이 포함하는 기술을 사용하여 형성될 수 있다.
일부 비제한적인 예에서, 도 37b 내지 도 37p와 관련하여 설명된 다양한 피쳐는 도 38a 내지 도 38g와 관련하여 설명된 다양한 피쳐와 조합될 수 있다. 일부 비제한적인 예에서, 도 37b, 도 37c, 도 37e, 도 37f, 도 37g, 도 37h, 도 37i 및/또는 도 37j 중 어느 하나에 따른 잔류 디바이스 스택(3711) 및 전도성 코팅(330)은 도 38a 내지 도 38g 중 어느 하나에 따른 파티션(3621) 및 보조 전극(2150)과 함께 조합될 수 있다. 일부 비제한적인 예에서, 도 37k 내지 도 37m 중 어느 하나는 도 38d 내지 도 38g 중 어느 하나와 독립적으로 조합될 수 있다. 일부 비제한적인 예에서, 도 37c 및 도 37d 중 어느 하나는 도 38a, 도 38c, 도 38f 및/또는 도 38g 중 어느 하나와 조합될 수 있다.
비발광 영역의 개구
이제, 도 39a를 참조하면, 디바이스(1000)의 예시적인 버전(3900)의 단면도가 도시되어 있다. 디바이스(3900)는 비-발광 영역(2220)에 있는 한 쌍의 파티션(3621)이 그 사이의 개구(3922)와 같은 보호된 영역(3465)을 정의하기 위해 대면 배열로 배치된다는 점에서 디바이스(3600)와 다르다. 도시된 바와 같이, 일부 비제한적인 예에서, 파티션(3621) 중 적어도 하나는 제1 전극(1020)의 적어도 하나의 에지를 덮고 적어도 하나의 발광 영역(2210)을 정의하는 PDL(1340)로서 기능할 수 있다. 일부 비제한적인 예에서, 파티션(3621) 중 적어도 하나는 PDL(1340)과 별도로 제공될 수 있다.
리세스(3622)와 같은 보호된 영역(3465)은 파티션(3621) 중 적어도 하나에 의해 정의된다. 일부 비제한적인 예에서, 리세스(3622)는 기판(10)에 근접한 개구(3922)의 부분에 제공될 수 있다. 일부 비제한적인 예에서, 개구(3922)는 평면도에서 볼 때 실질적으로 타원형일 수 있다. 일부 비제한적인 예에서, 리세스(3622)는 평면도에서 볼 때 실질적으로 환형일 수 있고 개구(3922)를 둘러쌀 수 있다.
일부 비제한적인 예에서, 리세스(3622)는 디바이스 스택(3710) 및/또는 잔류 디바이스 스택(3711)의 각각의 층들을 형성하기 위한 물질이 실질적으로 없을 수 있다.
일부 비제한적인 예에서, 잔류 디바이스 스택(3711)은 개구(3922) 내에 배치될 수 있다. 일부 비제한적인 예에서, 디바이스 스택(3710)의 각 층을 형성하기 위한 증발된 물질은 개구(3922) 내에 증착되어 그 안에서 잔류 디바이스 스택(3711)을 형성할 수 있다.
일부 비제한적인 예에서, 보조 전극(2150)은 적어도 그의 일부분이 리세스(3622) 내에 배치되도록 배열될 수 있다. 비제한적인 예로서, 보조 전극(2150)은 도 38a 내지 도 38g에 도시된 예 중 어느 하나에 의해 리세스(3622)에 대해 배치될 수 있다. 도시된 바와 같이, 일부 비제한적인 예에서, 보조 전극(2150)은 개구(3922) 내에 배열됨으로써, 잔류 디바이스 스택(3711)이 보조 전극(2150)의 표면 상에 증착될 수 있다.
증착 층(330)은 제2 전극(1040)을 보조 전극(2150)에 전기적으로 결합하기 위해 개구(3922) 내에 배치될 수 있다. 비제한적인 예로서, 증착 층(330)의 적어도 일부분은 리세스(3622) 내에 배치될 수 있다. 비제한적인 예로서, 증착 층(330)은 도 37a 내지 도 37p에 도시된 예 중 어느 하나에 의해 리세스(3622)에 대해 배치될 수 있다. 비제한적인 예로서, 도 39a에 도시된 배열은 도 37p에 도시된 예와 도 38c에 도시된 예의 조합으로 볼 수 있다.
이제 도 39b를 참조하면, 디바이스(3900)의 추가의 예의 단면도가 도시되어 있다. 도시된 바와 같이, 보조 전극(2150)은 적어도 측면(3726) 부분을 형성하도록 배열될 수 있다. 이와 같이, 보조 전극(2150)은 평면도에서 볼 때 실질적으로 환형일 수 있으며, 개구(3922)를 둘러쌀 수 있다. 도시된 바와 같이, 일부 비제한적인 예에서, 잔류 디바이스 스택(3711)은 기판(10)의 노출된 층 표면(11) 상에 증착될 수 있다.
비제한적인 예로서, 도 39b에 도시된 배열은 도 37o에 도시된 예와 도 38b에 도시된 예의 조합으로 볼 수 있다.
일부 비제한적인 예에서, 파티션(3622)은 NPC(520)를 포함하고/하거나 그에 의해 형성될 수 있다. 비제한적인 예로서, 보조 전극(2150)은 NPC(520)로서 작용할 수 있다.
일부 비제한적인 예에서, NPC(520)는 제2 전극(1040) 및/또는 그의 일부, 층 및/또는 물질에 의해 제공될 수 있다. 일부 비제한적인 예에서, 제2 전극(1040)은 보호된 영역(3465) 내에 배열된 노출된 층 표면(11)을 덮도록 측방향으로 연장될 수 있다. 일부 비제한적인 예에서, 제2 전극(1040)은 그의 하부 층 및 그의 제2 층을 포함할 수 있으며, 여기서 제2 층은 그의 하부 층 상에 증착된다. 일부 비제한적인 예에서, 제2 전극(1040)의 하부 층은 ITO, IZO, 또는 ZnO와 같은 산화물을 제한 없이 포함할 수 있다. 일부 비제한적인 예에서, 제2 전극(1040)의 상부 층은 Ag, Mg, Mg:Ag, Yb/Ag, 다른 알칼리 금속 및/또는 다른 알칼리 토금속 중 적어도 하나와 같은 금속을 포함할 수 있지만, 이에 제한되지는 않는다.
일부 비제한적인 예에서, 제2 전극(1040)의 하부 층은 보호된 영역(3465)의 표면을 덮도록 측방향으로 연장되어 NPC(520)를 형성할 수 있다. 일부 비제한적인 예에서, 보호된 영역(3465)을 정의하는 하나 이상의 표면이 처리되어 NPC(520)를 형성할 수 있다. 일부 비제한적인 예에서, 이러한 NPC(520)는 보호된 영역(3465)의 표면(들)을 플라즈마, UV 및/또는 UV 오존 처리하는 것을 제한 없이 포함하는 화학적 및/또는 물리적 처리에 의해 형성될 수 있다.
임의의 특정 이론에 얽매이려는 것은 아니지만, 이러한 처리는 이러한 표면을 화학적 및/또는 물리적으로 변화시켜 그들의 적어도 하나의 특성을 개질할 수 있다고 가정된다. 비제한적인 예로서, 이러한 표면(들)의 처리는 이러한 표면(들) 상의 C-O 및/또는 C-OH 결합의 농도를 증가시키고, 이러한 표면(들)의 거칠기를 증가시키고/시키거나 이후에 NPC(520)로서 작용하는 할로겐, 질소-함유 작용기 및/또는 산소-함유 작용기를 제한 없이 포함하는 특정 종 및/또는 작용기의 농도를 증가시킨다.
본 개시내용에서, 용어 "중첩" 및/또는 "중첩하는"은 일반적으로는 층 또는 구조가 그 위에 배치될 수 있는 표면으로부터 실질적으로 법선 방향으로 멀리 연장하는 단면 축을 교차하도록 배열된 둘 이상의 층 및/또는 구조를 지칭할 수 있다.
기술
유기 광전자 디바이스는 상기 디바이스의 하나 이상의 활성층 및/또는 지층(strata)이 주로 유기(탄소-함유) 물질, 보다 구체적으로는 유기 반도체 물질로 형성되는 임의의 광전자 디바이스를 포함할 수 있다.
광전자 디바이스가 발광 공정을 통해 광자를 방출하는 경우, 이러한 디바이스는 전자 발광 디바이스로 간주될 수 있다. 일부 비제한적인 예에서, 전자 발광 디바이스는 유기 발광 다이오드(OLED: organic light-emitting diode) 디바이스일 수 있다. 일부 비제한적인 예에서, 전자 발광 디바이스는 전자 디바이스의 일부일 수 있다. 비제한적인 예로서, 전자 발광 디바이스는 OLED 조명 패널 또는 모듈, 및/또는 스마트폰, 태블릿, 랩탑, e-리더와 같은 컴퓨팅 디바이스, 및/또는 모니터 및/또는 텔레비전 세트와 같은 일부 다른 전자 디바이스의 OLED 디스플레이 또는 모듈일 수 있다.
일부 비제한적인 예에서, 광전자 디바이스는 광자를 전기로 변환하는 유기 광전지(OPV: organic photo-voltaic) 디바이스일 수 있다. 일부 비제한적인 예에서, 광전자 디바이스는 전자 발광 양자점(QD: electro-luminescent quantum dot) 디바이스일 수 있다.
본 개시내용에서, 특별히 달리 명시되지 않는 한, 이러한 개시내용을, 일부 예에서는, 당업자에게 명백한 방식으로 OPV 및/또는 QD 디바이스를 제한 없이 포함하는 다른 광전자 디바이스에 동등하게 적용할 수 있다는 이해 하에 OLED 디바이스에 대해 언급될 것이다.
이러한 디바이스의 구조는 두 가지 양태 각각에서, 즉 단면 양태 및/또는 측면(평면도) 양태에서 설명될 수 있다.
본 개시내용에서, 기판이 디바이스의 "바닥(bottom)"으로 간주될 수 있고 층이 기판의 "상부(top)"에 배치될 수 있는 전술된 측면 양태에 대해 실질적으로 법선 방향으로 연장되는 방향 규칙(directional convention)을 따를 수 있다. 이러한 규칙에 따라, 제2 전극은 도시된 디바이스의 상부에 위치할 수 있고, 비록 (제조 공정 동안을 포함하지만 이에 제한되지 않는 일부 예에서는 하나 이상의 층이 기상 증착 공정에 의해 도입될 수 있는) 경우에 조차도, 기판은 층 중 하나, 예를 들어, 이에 제한되는 것은 아니지만, 제1 전극이 배치될 상부 표면이 물리적으로 기판 아래에 놓이도록 물리적으로 반전됨으로써, 증착 물질(도시되지 않음)이 위쪽으로 이동하여 그의 상부 표면 상에 박막 필름으로 증착될 수 있다.
본원에서 단면 양태를 도입하는 맥락에서, 이러한 디바이스의 구성요소는 실질적으로 평면인 측면 지층으로 도시될 수 있다. 당업자는 이러한 실질적으로 평면적인 표현이 단지 예시를 위한 것이며, 이러한 디바이스의 측면 범위를 가로질러, 일부에서 비제한적인 예에서는, 층, 및/또는 비평면 전이 영역(측면 갭 및 불연속면 포함)에 의해 분리된 층(들)의 실질적으로 완전한 부재를 포함하여 상이한 두께 및 치수를 갖는 국소화된 실질적으로 평면인 지층이 있을 수 있다는 것을 이해할 것이다. 따라서, 예시적인 목적을 위해, 디바이스가 실질적으로 계층화된 구조로서 그의 단면 양태에서 아래에서 도시되지만, 아래에서 논의되는 평면도 양태에서, 그러한 장치는 특징을 정의하기 위해 다양한 지형을 예시할 수 있으며, 각각의 특징은 단면 양태에서 논의된 계층화된 프로파일을 실질적으로 나타낼 수 있다.
본 개시내용에서, 용어 "층(layer)" 및 "지층(strata)"은 유사한 개념을 지칭하기 위해 상호교환적으로 사용될 수 있다.
도면에 도시된 각각의 층의 두께는 단지 예시적일 뿐이며, 반드시 다른 층에 대한 두께를 나타내는 것은 아니다.
설명의 단순성을 위해, 본 개시내용에서, 단일 층에서 복수의 요소의 조합은 콜론 ":"에 의해 분리하여 표시할 수 있는 반면, 다층 코팅에서 복수의 층을 포함하는 복수의 요소(의 조합(들))는 2개의 이러한 층을 슬래시 "/"에 의해 분리하여 표시할 수 있다. 일부 비제한적인 예에서, 슬래시 이후의 층은 슬래시 이전의 층 이후에, 및/또는 층 상에 증착될 수 있다.
설명을 위해, 코팅, 층, 및/또는 물질이 증착되는 하부 물질의 노출된 층 표면은 증착 시에 코팅, 층, 및/또는 물질의 증착을 위해 제공되는 이러한 하부 물질의 표면으로 이해될 수 있다.
당업자는, 구성요소, 층, 영역 및/또는 이들의 일부분이 또 다른 하부 물질, 구성요소, 층, 영역 및/또는 부분 상에 또는 위에 "형성", "배치" 및/또는 "증착"되는 것으로 언급되는 경우, 이러한 형성, 배치 및/또는 증착은 이러한 하부 물질, 구성요소, 층, 영역 및/또는 부분, 및 그들 사이에 개재될 가능성이 있는 물질(들), 구성요소(들), 층(들), 영역(들) 및/또는 부분(들)의 노출된 층 표면(이러한 형성, 배치 및/또는 증착 시에) 상에서 직접적으로 및/또는 간접적으로 수행될 수 있다는 것을 이해할 수 있을 것이다.
본 개시내용은, 적어도 하나의 층 또는 코팅과 관련하여, 기상 증착의 관점에서 박막 필름 형성을 논의하지만, 당업자는, 일부 비제한적인 예에서, 디바이스의 다양한 구성요소는, 이에 제한되는 것은 아니지만, 증발(열 증발 및/또는 전자빔 증발을 포함하지만 이에 제한되지 않음), 포토리소그래피, 프린팅(잉크 젯 및/또는 증기 젯 프린팅, 릴-투-릴 프린팅(reel-to-reel printing) 및/또는 마이크로-접촉 전사 프린팅(micro-contact transfer printing)을 포함하지만 이에 제한되지 않음), 물리적 기상 증착(PVD: physical vapor deposition)(스퍼터링을 포함하지만 이에 제한되지 않음), 화학적 기상 증착(CVD: chemical vapor deposition)(플라즈마 강화 CVD(PECVD) 및/또는 유기 기상 증착(OVPD)을 포함하지만 이에 제한되지 않음), 레이저 어닐링, 레이저 유도 열화상(LITI: laser-induced thermal imaging) 패터닝, 원자층 증착(ALD), 코팅(스핀 코팅, 딥 코팅, 라인 코팅 및/또는 스프레이 코팅을 포함하지만 이에 제한되지 않음), 및/또는 이들의 조합을 포함하는 매우 다양한 기술을 사용하여 선택적으로 증착시킬 수 있다는 것을 이해할 수 있을 것이다.
일부 공정은, 일부 비제한적인 예에서는, 노출된 하부 물질의 표면의 특정 부분 상에 증착되는 물질의 증착을 마스킹 및/또는 방지함으로써 다양한 패턴을 달성하기 위해 임의의 다양한 층 및/또는 코팅을 증착하는 동안 오픈 마스크 및/또는 미세 금속 마스크(FMM)일 수 있는 섀도우 마스크와 함께 사용될 수 있다.
본 개시내용에서, 용어 "증발" 및/또는 "승화"는 일반적으로는 소스 물질을, 이에 제한되는 것은 아니지만, 가열에 의해 증기로 전환시켜 타겟 표면 상에, 이에 제한되는 것은 아니지만, 고체 상태로 증착시키는 증착 공정을 지칭하는 데 상호교환적으로 사용될 수 있다. 이해하고 있는 바와 같이, 증발 공정은 하나 이상의 소스 물질들을 저압(진공을 포함하지만 이에 제한되지 않음) 환경 하에 증발 및/또는 승화시켜 증기상 단량체를 형성하고 하나 이상의 증발된 소스 물질들의 탈승화 작용(de-sublimation)을 통해 타겟 표면 상에 증착시키는 PVD 공정의 한 유형일 수 있다. 다양한 종류의 상이한 증발 소스들이 소스 물질을 가열하는 데 사용될 수 있으며, 그 자체로 소스 물질이 다양한 방식으로 가열될 수 있다는 것을 당업자는 이해할 것이다. 비제한적인 예로서, 소스 물질은 전기 필라멘트, 전자 빔, 유도 가열, 및/또는 저항 가열에 의해 가열될 수 있다. 일부 비제한적인 예에서, 소스 물질은 가열된 도가니, 가열된 보트, 크누센 셀(Knudsen cell)(유출 증발기 소스일 수 있음) 및/또는 임의의 다른 유형의 증발 소스에 로딩될 수 있다.
일부 비제한적인 예에서, 증착 소스 물질은 혼합물일 수 있다. 일부 비제한적인 예에서, 증착 소스 물질의 혼합물의 적어도 하나의 성분은 증착 공정 동안 증착되지 않을 수 있다(또는, 일부 비제한적인 예에서, 증착 소스 물질의 혼합물의 적어도 하나의 성분은 이러한 혼합물의 다른 성분들에 비해 비교적 소량으로 증착될 수 있다).
본 개시내용에서, 물질의 층 두께, 필름 두께, 및/또는 평균 층수, 및/또는 필름 두께에 대한 언급은, 그의 증착 메커니즘과는 관계없이, 타겟 노출된 층 표면 상에 증착되는 물질의 양을 지칭할 수 있으며, 이는 언급된 층 두께를 갖는 물질의 균일한 두께의 층으로 타겟 표면을 덮기 위한 물질의 양에 해당한다. 비제한적인 예로서, 10 nm의 물질의 층 두께를 증착하는 것은 표면 상에 증착된 물질의 양이 10 nm 두께인 물질의 균일한 두께의 층을 형성하기 위한 물질의 양에 상응할 수 있다는 것을 나타낼 수 있다. 상기에서 논의된 박막이 형성되는 메커니즘과 관련하여, 비제한적인 예로서, 단량체의 가능한 적층 또는 클러스터링으로 인하여 증착된 물질의 실제 두께가 불균일할 수 있다는 것이 이해될 것이다. 비제한적인 예로서, 10 nm의 층 두께를 증착하는 것은 10 nm 초과의 실제 두께를 갖는 증착 물질(531)의 일부 부분, 또는 10 nm 미만의 실제 두께를 갖는 증착 물질(531)의 다른 부분을 생성할 수 있다. 따라서, 표면 상에 증착된 물질의 특정의 층 두께는, 일부 비제한적인 예에서, 타겟 표면 전체에 걸쳐 증착된 물질의 평균 두께에 대응할 수 있다.
본 개시내용에서, 기준 층 두께에 대한 언급은 높은 초기 고착 확률(initial sticking probability) 또는 초기 고착 계수(S 0 )를 나타내는 기준 표면(즉, 약 1.0 및/또는 이에 근접한 초기 고착 확률(S 0 )을 갖는 표면) 상에 증착된, 본원에서는 또한 증착 물질(예를 들어, Mg)로도 지칭되는 증착 물질의 층 두께를 지칭할 수 있다. 기준 층 두께는 타겟 표면(예를 들어, 이에 제한되는 것은 아니지만, NIC의 표면) 상에 증착된 증착 물질의 실제 두께를 나타내지 않을 수 있다. 오히려, 기준 층 두께는 동일한 증착 기간 동안 증착 물질의 동일한 증기 플럭스를 타겟 표면 및 기준 표면에 적용할 때 기준 표면, 일부 비제한적인 예에서는, 증착 속도 및 기준 층 두께를 모니터링하기 위해 증착 챔버 내측에 위치되는 석영 결정의 표면 상에 증착되는 증착 물질의 층 두께를 지칭할 수 있다. 당업자는 타겟 표면 및 기준 표면이 증착 동안 동일한 증기 플럭스로 동시에 처리되지 않는 경우, 적절한 툴링 인자(tooling factor)를 사용하여 기준 층 두께를 결정 및/또는 모니터링할 수 있다는 것을 이해할 것이다.
본 개시내용에서, 기준 증착 속도는, 증착 챔버 내에서 샘플 표면과 동일하게 배치되고 구성되는 경우, 증착 물질의 층이 기준 표면 상에서 성장하는 속도를 지칭할 수 있다.
본 개시내용에서, 다수의 X개의 물질의 단층(monolayer)을 증착하는 것에 대한 언급은 물질의 구성 단량체의 X개의 단일 층(single layer)(들)로 노출된 층 표면의 원하는 영역을 덮는 양의 물질을 폐쇄된 코팅에서와 같이 제한 없이 증착하는 것을 지칭할 수 있다.
본 개시내용에서, 물질의 1/X 분율의 단층을 증착하는 것에 대한 언급은 물질의 구성 단량체의 단일 층으로 노출된 층 표면의 0.X 분율의 원하는 영역을 덮는 양의 물질을 증착하는 것을 지칭할 수 있다. 당업자는, 비제한적인 예로서, 단량체의 가능한 적층 및/또는 클러스터링으로 인하여 표면의 원하는 영역 전체에 걸쳐 증착된 물질의 실제 국부 두께가 불균일할 수 있다는 것을 이해할 것이다. 비제한적인 예로서, 물질의 1개의 단층을 증착하면 표면의 원하는 영역의 일부 국부 영역은 물질에 의해 덮이지 않을 수 있는 반면, 표면의 원하는 영역의 다른 국부 영역은 그 위에 증착된 다중 원자 및/또는 분자 층을 가질 수 있다.
본 개시내용에서, 타겟 표면(및/또는 그의 타겟 영역(들))은 임의의 적절한 측정 메커니즘으로 측정하였을 때 타겟 표면 상에 실질적으로 물질이 부재하는 경우에 물질이 "실질적으로 결여된(substantially devoid of)", "실질적으로 없는(substantially free of)" 및/또는 "실질적으로 덮이지 않은(substantially uncovered by)" 것으로 간주될 수 있다.
본 개시내용에서, 용어 "고착 확률" 및 "고착 계수"는 상호교환적으로 사용될 수 있다.
본 개시내용에서, 용어 "핵 생성"은 기상의 단량체가 표면 상에 응축되어 핵을 형성하는 박막 형성 공정의 핵 생성 단계를 지칭할 수 있다.
본 개시내용에서, 일부 비제한적인 예에서는 문맥이 지시하는 바와 같이, 용어 "패턴화 코팅" 및 "패턴화 물질"은 유사한 개념을 지칭하기 위해 상호교환적으로 사용될 수 있으며, 본원에서 패턴화 코팅에 대한 언급은, 증착 층(330)을 패턴화하는 데 선택적으로 증착되는 맥락에서, 일부 비제한적인 예에서는, 증착 물질, 및/또는 전극 코팅 물질을 패턴화하기 위한 그의 선택적 증착의 맥락에서 NIC 물질에 적용할 수 있다.
유사하게, 일부 비제한적인 예에서는 문맥이 지시하는 바와 같이, 용어 "패턴화 코팅" 및 "패턴화 물질"은 유사한 개념을 지칭하기 위해 상호교환적으로 사용될 수 있으며, 본원에서 NPC에 대한 언급은, 증착 층을 패턴화하는 데 선택적으로 증착되는 맥락에서, 일부 비제한적인 예에서는, 전극 코팅을 패턴화하기 위한 그의 선택적 증착의 맥락에서 NPC 물질에 적용할 수 있다.
패턴화 물질은 핵 생성을 억제하거나 또는 핵 생성을 촉진할 수 있지만, 본 개시내용에서, 문맥상 달리 지시하지 않는 한, 본원에서 패턴화 물질에 대한 언급은 NIC에 대한 언급으로 간주한다.
일부 비제한적인 예에서, 패턴화 물질에 대한 언급은 본원에서 기술되는 바와 같은 특정 조성을 갖는 코팅을 의미할 수 있다.
본 개시내용에서, 용어 "증착 층" 및 "전극 코팅"은 유사한 개념을 지칭하기 위해 상호교환적으로 사용될 수 있으며, 본원에서 증착 층에 대한 언급은, NIC 및/또는 NPC의 선택적 증착에 의해 패턴화되는 맥락에서, 일부 비제한적인 예에서는, 패턴화 물질의 선택적 증착에 의해 패턴화되는 맥락에서 전극 코팅에 적용할 수 있다. 일부 비제한적인 예에서, 전극 코팅에 대한 언급은 본원에서 기술되는 바와 같은 특정 조성을 갖는 코팅을 의미할 수 있다. 유사하게, 본 개시내용에서, 용어 "증착 물질" 및 "증착 물질" 및 "전극 코팅 물질"은 본원에서 증착 물질에 대한 유사한 개념 및 참조를 지칭하기 위해 상호교환적으로 사용될 수 있다.
본 개시내용에서, 당업자는 유기 물질이 광범위한 유기 분자, 및/또는 유기 중합체를 제한없이 포함할 수 있다는 것을 이해할 것이다. 또한, 당업자는 원소 및/또는 무기 화합물을 제한 없이 포함하는 다양한 무기 물질로 도핑된 유기 물질이 여전히 유기 물질로 간주될 수 있다는 것을 이해할 것이다. 또한, 당업자는 다양한 유기 물질이 사용될 수 있고, 본원에서 기술되는 공정이 일반적으로 그러한 유기 물질의 전체 범위에 적용될 수 있다는 것을 이해할 것이다. 또한, 당업자는 금속 및/또는 다른 유기 원소를 함유하는 유기 물질이 여전히 유기 물질로 간주될 수 있다는 것을 이해할 것이다. 또한, 당업자는 다양한 유기 물질이 분자, 올리고머, 및/또는 중합체일 수 있다는 것을 이해할 것이다.
본원에서 사용되는 바와 같이, 올리고머는 일반적으로 적어도 2개의 단량체 단위 또는 단량체를 포함하는 물질을 지칭한다. 당업자가 이해하고 있는 바와 같이, 올리고머는 하기: (1) 포함된 단량체 단위의 수; (2) 분자량; 및 (3) 기타 물질 특성, 및/또는 특징 중 적어도 하나의 양태에서 중합체와 다를 수 있지만, 이에 국한되는 것은 아니다. 비제한적 예로서, 중합체 및 올리고머에 대한 추가적인 설명은 문헌[Naka K. (2014) Monomers, Oligomers, Polymers, and Macromolecules (Overview)] 및 문헌[Kobayashi S., Mullen K. (eds.) Encyclopedia of Polymeric Nanomaterials, Springer, Berlin, Heidelberg]에서 확인할 수 있다.
올리고머 또는 중합체는 일반적으로 함께 화학적으로 결합되어 분자를 형성하는 단량체 단위를 포함한다. 이러한 단량체 단위는 분자가 반복되는 단량체 단위에 의해 주로 형성되도록 서로 실질적으로 동일할 수 있거나, 또는 분자는 2개 이상의 상이한 단량체 단위를 포함할 수 있다. 또한, 분자는 분자의 단량체 단위와 상이할 수 있는 하나 이상의 말단 단위를 포함할 수 있다. 올리고머 또는 중합체는 선형, 분지형, 사이클릭, 사이클로-선형, 및/또는 가교결합될 수 있다. 올리고머 또는 중합체는 반복 패턴 및/또는 상이한 단량체 단위의 교대 블록으로 배열된 2개 이상의 상이한 단량체 단위를 포함할 수 있다.
본 개시내용에서, 용어 "반도체 층(들)"은 "유기 층(들)"과 상호 교환적으로 사용될 수 있는데, 그 이유는 OLED 디바이스의 층들이, 일부 비제한적인 예에서, 유기 반도체 물질을 포함할 수 있기 때문이다.
본 개시내용에서, 무기 물질은 무기 물질을 주로 포함하는 물질을 지칭할 수 있다. 본 개시내용에서, 무기 물질은 금속, 유리 및/또는 미네랄을 제한 없이 포함하는, 유기 물질로 간주되지 않는 임의의 물질을 포함할 수 있다.
본 개시내용에서, 용어 "광자(photon)" 및 "광(light)"은 유사한 개념을 지칭하기 위해 상호교환적으로 사용될 수 있다. 본 발명에서 광자는 가시광선 스펙트럼, 적외선(IR) 영역(IR 스펙트럼), 근적외선 영역(NIR 스펙트럼), 자외선(UV) 영역(UV 스펙트럼), 및/또는 UVA 영역(UVA 스펙트럼)(약 315-400 nm 사이의 파장 범위에 해당할 수 있음)에 속하는 파장을 가질 수 있다.
본 개시내용에서, 본원에서 사용되는 용어 "가시 스펙트럼"은 일반적으로는 전자기(EM) 스펙트럼의 가시 부분 내의 적어도 하나의 파장을 지칭한다.
본 개시내용에서, 본원에서 사용되는 용어 "발광 스펙트럼"(emission spectrum)은 일반적으로는 광전자 디바이스에 의해 방출되는 광의 전자 발광 스펙트럼(electroluminescence spectrum)을 지칭한다. 비제한적인 예로서, 발광 스펙트럼은 광학 기기, 예를 들어, 비제한적인 예로서, 파장 범위 전체에 걸쳐 EM 복사선의 강도를 측정하는 분광 광도계를 사용하여 검출할 수 있다.
본 개시내용에서, 본원에서 사용되는 용어 "개시 파장"(λonset)은 일반적으로는 발광 스펙트럼 내에서 발광이 검출되는 가장 짧은 파장을 지칭한다.
본 개시내용에서, 본원에서 사용되는 용어 "피크 파장"(λmax)은 일반적으로는 발광 스펙트럼 내에서 최대 발광 강도가 검출되는 파장을 지칭한다.
일부 비제한적인 예에서, 개시 파장(λonset)은 피크 파장(λmax)보다 작을 수 있다. 일부 비제한적인 예에서, 개시 파장 λonset은 발광 강도(luminous intensity)가 피크 파장(λmax)에서의 발광 강도의 약 10%, 5%, 3%, 1%, 0.5%, 0.1%, 또는 0.01% 이하인 파장에 상응할 수 있다.
당업자들이 이해하고 있는 바와 같이, 이러한 가시 부분은 약 380 nm 내지 약 740 nm 범위의 임의의 파장에 상응할 수 있다. 일반적으로, 전자 발광 디바이스는 약 425 nm 내지 약 725 nm 범위의 파장을 갖는 광, 보다 구체적으로, 일부 비제한적인 예에서는, 각각 B(Blue, 청색), G(Green, 녹색), 및 R(Red, 적색) 서브-픽셀(sub-pixel)에 상응하는 456 nm, 528 nm, 및 624 nm의 피크 방출 파장(λ e max )을 갖는 광을 방출, 및/또는 투과하도록 구성될 수 있다. 따라서, 이러한 전자 발광 디바이스의 맥락에서, 가시 부분은 약 425 nm 내지 약 725 nm, 또는 약 456 nm 내지 약 624 nm 범위의 임의의 파장을 지칭할 수 있다. 가시 스펙트럼 내의 파장을 갖는 광자는, 일부 비제한적인 예에서는, 또한 본원에서는 "가시광선"으로 지칭될 수도 있다.
일부 비제한적인 예에서, 가시 스펙트럼의 R(적색) 부분에 있는 발광 스펙트럼은 약 410 내지 640 nm의 파장 범위에 속할 수 있는 피크 파장(λmax)을 특징으로 할 수 있으며, 일부 비제한적인 예에서는 실질적으로 약 620 nm일 수 있다.
일부 비제한적인 예에서, 가시 스펙트럼의 G(녹색) 부분에 속하는 발광 스펙트럼은 약 510 내지 340 nm의 파장 범위에 속할 수 있는 피크 파장(λmax)을 특징으로 할 수 있으며, 일부 비제한적인 예에서는 실질적으로 약 530 nm일 수 있다.
일부 비제한적인 예에서, 가시 스펙트럼의 B(청색) 부분에 속하는 발광 스펙트럼은 약 450 내지 494 nm의 파장 범위에 속할 수 있는 피크 파장(λmax)을 특징으로 할 수 있으며, 일부 비제한적인 예에서는 실질적으로 약 455 nm일 수 있다.
본 개시내용에서, 본원에서 사용되는 용어 "IR 신호"는 일반적으로 EM 스펙트럼의 IR 부분(IR 스펙트럼) 내의 파장을 갖는 EM 방사선을 지칭할 수 있다. 일부 비제한적인 예에서, IR 신호는 그의 근적외선(NIR) 서브세트(NIR 스펙트럼)에 해당하는 파장을 가질 수 있다. 비제한적인 예로서, NIR 신호는 약 750 내지 1400 nm, 750 내지 1300 nm, 800 내지 1300 nm, 800 내지 1200 nm, 850 내지 1300 nm, 또는 900 내지 1300 nm의 파장을 가질 수 있다.
본 개시내용에서, 본원에서 사용되는 용어 "흡수 스펙트럼"은 일반적으로 흡수가 집중될 수 있는 EM 스펙트럼의 파장(서브-)범위를 지칭할 수 있다.
본 개시내용에서, 본원에서 사용되는 용어 "흡수 에지", "흡수 불연속" 및/또는 "흡수 한계"는 일반적으로 물질의 흡수 스펙트럼의 급격한 감소를 지칭한다. 일부 비제한적 예에서, 흡수 에지는 흡수된 광자의 에너지가 전자 전이 및/또는 이온화 포텐셜에 해당할 수 있는 파장에서 발생하는 경향이 있을 수 있다.
본 개시내용에서, 본원에서 사용되는 용어 "소광 계수"는 일반적으로 물질을 통해 전파될 때 EM 계수가 감쇠되는 정도를 지칭할 수 있다. 일부 비제한적인 예에서, 소광 계수는 복소 굴절률(N)의 허수 성분(k)에 대응하는 것으로 이해될 수 있다. 일부 비제한적인 예에서, 물질의 소광 계수 k는 타원 측정법(ellipsometry)을 포함하는 다양한 방법으로 측정할 수 있지만, 이에 국한되지 않는다.
본 개시내용에서, 매질을 설명하기 위해 본원에서 사용되는 용어 "굴절률" 및/또는 "인덱스"는 진공에서의 광선의 속도에 대한 이러한 매질에서의 광선의 속도의 비로부터 계산되는 값을 지칭할 수 있다. 본 개시내용에서, 특히 박막 필름 층 및/또는 코팅을 포함하나 이에 국한되지 않는 실질적으로 투명한 물질의 특성을 설명하기 위해 사용되는 경우, 상기 용어는 식 N = n + ik에서 실수부 n에 대응할 수 있으며, 상기 식에서 N은 복소 굴절률을 나타내고 k는 소광 계수를 나타낸다.
당업자가 이해하고 있는 바와 같이, 박막 필름 층 및/또는 코팅을 포함하나 이에 국한되지 않는 실질적으로 투명한 물질은 일반적으로 가시 스펙트럼에서 상대적으로 낮은 k 값을 나타낼 수 있고, 따라서 식의 허수 성분의 복소 굴절률(N)에 대한 기여는 무시할 수 있다. 반면에, 예를 들어 금속 박막 필름으로 형성된 투광성 전극은 가시 스펙트럼에서 상대적으로 낮은 n값 및 상대적으로 높은 k값을 나타낼 수 있다. 따라서, 이러한 박막 필름의 복소 굴절률(N)은 주로 그의 허수 성분(k)에 의해 결정될 수 있다.
본 개시내용에서, 문맥상 달리 지시하지 않는 한, 굴절률에 대한 특이성이 없는 언급은 복소 굴절률(N)의 실수부(n)에 대한 언급으로 간주할 수 있다.
일부 비제한적인 예에서, 굴절률(n)과 투과율 사이에 일반적으로 양의 상관관계가 있을 수 있거나, 또는 다시 말해 굴절률(n)과 흡광도 사이에 일반적으로 음의 상관관계가 있을 수 있다. 일부 비제한적인 예에서, 물질의 흡수 에지는 소광 계수(k)가 0에 접근하는 파장에 대응할 수 있다.
본원에서 기술되는 굴절률 n 및/또는 소광 계수 k 값은 EM 스펙트럼의 가시 범위의 파장에서 측정된 그러한 값(들)에 대응할 수 있음을 이해할 것이다. 일부 비제한적인 예에서, 굴절률 n 및/또는 소광 계수 k 값은 B(청색) 서브픽셀의 피크 방출 파장에 해당할 수 있는 약 456 nm, G(녹색) 서브픽셀의 피크 방출 파장에 해당할 수 있는 약 528 nm, 및/또는 R(적색) 서브픽셀의 피크 방출 파장에 해당할 수 있는 약 624 nm 의 파장(들)에서 측정된 값에 해당할 수 있다. 일부 비제한적인 예에서, 본원에서 기술되는 굴절률 n 및/또는 소광 계수 k 값은 약 589 nm의 파장에서 측정된 값에 해당할 수 있으며, 이는 대략 Fraunhofer D-line에 해당한다.
본 개시내용에서, 픽셀의 개념은 그의 적어도 하나의 서브-픽셀의 개념과 함께 논의될 수 있다. 단지 설명의 단순성을 위해, 이러한 복합 개념은, 문맥상 달리 지시하지 않는 한, 본원에서는 "(서브-) 픽셀"로서 지칭되며, 이러한 용어는 픽셀 및/또는 그의 적어도 하나의 서브 픽셀 중 어느 하나 또는 둘 다를 제안하는 것으로 이해할 수 있다.
일부 비제한적인 예에서, 표면 상의 물질의 양에 대한 한 가지 척도는 그러한 물질에 의한 표면의 백분율 커버리지(percentage coverage)일 수 있다. 일부 비제한적인 예에서, 표면 커버리지는 TEM, AFM, 및/또는 SEM을 포함하는 다양한 이미징 기술을 사용하여 평가할 수 있지만, 이에 국한되지 않는다.
본 개시내용에서, 용어 "입자", "섬(island)" 및 "클러스터(cluster)"는 상호교환적으로 사용되어 유사한 개념을 지칭할 수 있다.
본 개시내용에서, 설명의 단순성을 위해, 본원에서 사용되는 용어 "코팅 필름", "폐쇄된 코팅", 및/또는 "폐쇄된 코팅"은, 일부 비제한적인 예에서는, 증착 층에 사용되는 증착 물질의 박막 필름 구조 및/또는 코팅을 지칭할 수 있으며, 여기서 표면의 관련 부분이 그에 의해 실질적으로 코팅되고, 따라서 이러한 표면은 그 위에 증착된 코팅 필름에 의해 또는 코팅 필름을 통해 실질적으로 노출되지 않을 수 있다.
본 개시내용에서, 문맥상 달리 지시하지 않는 한, 박막 필름에 대한 특이성이 없는 언급은 실질적으로 폐쇄된 코팅에 대한 언급으로 간주할 수 있다.
일부 비제한적인 예에서, 폐쇄된 코팅, 일부 비제한적인 예에서는, 증착 층 및/또는 증착 물질의 폐쇄된 코팅은 하부 표면의 일부를 덮도록 배치될 수 있으며, 따라서 이러한 부분 내에서, 약 40%, 30%, 25%, 20%, 15%, 10%, 5%, 3%, 또는 1% 미만의 하부 표면은 폐쇄된 코팅에 의해 또는 폐쇄된 코팅을 통해 노출된다.
당업자는 폐쇄된 코팅을 본원에서 기술되는 것들을 포함하지만 이에 국한되지 않는 다양한 기술 및 공정을 이용하여 패턴화함으로써, 폐쇄된 코팅의 증착 후에 노출될 하부 표면의 노출된 층 표면의 일부를 의도적으로 남겨둘 수 있다는 것을 이해할 것이다. 본 개시내용에서, 이러한 패턴화된 필름은 그럼에도 불구하고, 비제한적인 예로서, 증착되는 박막 필름 및/또는 코팅이, 이러한 패턴화의 맥락 내에서, 그리고 하부 표면의 노출된 층 표면의 이러한 의도적으로 노출된 부분 사이에서 그 자체가 실질적으로 폐쇄된 코팅을 포함하는 경우에 폐쇄된 코팅을 구성하는 것으로 간주될 수 있다.
당업자는, 증착 공정에서의 고유한 가변성 및, 일부 비제한적인 예에서는, 증착된 물질, 일부 비제한적인 예에서는, 증착 물질, 및 하부 물질의 노출된 층 표면 중 어느 하나 또는 둘 모두에서의 불순물의 존재로 인하여, 본원에서 기술되는 것들을 제한 없이 포함하는 다양한 기술 및 공정을 이용하여 박막 필름을 증착하는 것은 그럼에도 불구하고 그 안에서 핀-홀, 인열, 및/또는 균열을 제한 없이 포함하는 작은 개구의 형성을 초래할 수 있다는 것을 이해할 것이다. 본 개시내용에서, 이러한 박막 필름은 그럼에도 불구하고, 비제한적인 예로서, 증착되는 박막 필름 및/또는 코팅이 이러한 개구의 존재에도 불구하고 실질적으로 폐쇄된 코팅을 포함하고 상기에서 명시된 백분율 커버리지를 충족하는 경우에 폐쇄된 코팅을 구성하는 것으로 간주될 수 있다.
본 개시내용에서, 설명의 단순성을 위해, 본원에서 사용되는 용어 "불연속 층"은 증착 층에 사용되는 물질의 박막 구조 및/또는 코팅을 지칭하며, 여기서 표면의 관련 부분이 그에 의해 코팅되고, 따라서 이러한 물질이 실질적으로 결여되지 않거나 그의 폐쇄된 코팅을 실질적으로 형성하지 않는다. 일부 비제한적인 예에서, 증착 물질의 불연속 층은 이러한 표면 상에 배치된 복수의 개별 섬으로 나타날 수 있다.
본 개시내용에서, 설명의 단순화를 위해, (아직) 폐쇄된 코팅이 형성되는 단계에 도달하지 않은 하부 물질의 노출된 층 표면 상에 증기상 단량체를 증착한 결과는 "중간 단계 층"으로 지칭될 수 있다. 일부 비제한적인 예에서, 이러한 중간 단계 층은 증착 공정이 완결되지 않았음을 반영할 수 있으며, 여기서 이러한 중간 단계 층은 폐쇄된 코팅 형성의 중간 단계로 간주될 수 있다. 일부 비제한적인 예에서, 중간 단계 층은 완결된 증착 공정의 결과일 수 있으며, 따라서 그 자체로 최종 형성 단계를 구성할 수 있다.
일부 비제한적인 예에서, 중간 단계 층은 불연속 층보다는 박막 필름과 더 유사할 수 있지만 개구를 가질 수 있고/있거나, 하나 이상의 수지상 돌출부 및/또는 하나 이상의 수지상 리세스를 제한 없이 포함하는 표면 커버리지의 갭일 수 있다. 일부 비제한적인 예에서, 이러한 중간 단계 층은 폐쇄된 코팅을 형성하지 않도록 분율 1/X 의 증착 물질(531)의 단일 모노층을 포함할 수 있다.
본 개시내용에서, 설명의 단순성을 위해, 증착 층을 제한 없이 포함하는 코팅과 관련하여 용어 "수지상(dendritic)"은 측면 양태에서 바라 보았을 때 분지형 구조와 유사한 특징(들)을 지칭할 수 있다. 일부 비제한적인 예에서, 증착 층은 수지상 돌출부 및/또는 수지상 리세스를 포함할 수 있다. 일부 비제한적인 예에서, 수지상 돌출부는 물리적으로 연결되고 실질적으로 외측 방향으로 연장하는 복수의 짧은 돌출부를 포함하는 분지형 구조를 나타내는 증착 층의 일부에 대응할 수 있다. 일부 비제한적인 예에서, 수지상 리세스는 물리적으로 연결되고 실질적으로 외측 방향으로 연장하는 증착 층의 갭, 개구, 및/또는 덮이지 않은 부분의 분지형 구조에 대응할 수 있다. 일부 비제한적인 예에서, 수지상 리세스는 거울상 및/또는 역 패턴을 제한 없이 포함하는 수지상 돌출부의 패턴에 대응할 수 있다. 일부 비제한적인 예에서, 수지상 돌출부 및/또는 수지상 리세스는 프랙탈 패턴, 메쉬 구조, 웹 구조 및/또는 인터디지테이티드 구조(interdigitated structure)를 나타내고/내거나 모방하는 구성을 가질 수 있다.
일부 비제한적인 예에서, 시트 저항은 구성요소, 층 및/또는 부품을 관통하는 전류의 특성을 변경할 수 있는 이러한 구성요소, 층 및/또는 부품의 특성일 수 있다. 일부 비제한적인 예에서, 코팅의 시트 저항은 일반적으로 디바이스의 다른 성분, 층, 및/또는 부분으로부터 분리되어 측정되고/되거나 결정된 코팅의 시트 저항에 대응할 수 있다.
본 개시내용에서, 증착 밀도는 영역 내의 분포를 지칭할 수 있으며, 일부 비제한적인 예에서는 증착 물질의 면적 및/또는 체적을 포함할 수 있다. 당업자는 이러한 증착 밀도가 그러한 증착 물질을 포함할 수 있는 입자 구조 자체 내의 질량 또는 물질의 밀도와는 무관할 수 있다는 것을 이해할 것이다. 본 개시내용에서, 문맥상 달리 지시하지 않는 한, 증착 밀도, 및/또는 밀도에 대한 언급은 면적 내에서 적어도 하나의 입자로서의 이러한 증착 물질의 분포에 대한 언급으로 간주할 수 있다.
일부 비제한적인 예에서, 금속의 결합 해리 에너지는 금속의 2개의 동일한 원자에 의해 형성된 이원자 분자의 결합의 절단으로부터 298 K에서 측정된 표준 상태 엔탈피 변화에 대응할 수 있다. 결합 해리 에너지는, 비제한적인 예로서, 공지된 문헌[Luo, Yu-Ran, "Bond Dissociation Energies" (2010)]에 기초하여 측정할 수 있지만, 이에 국한되지 않는다.
특정 이론에 얽매이려는 것은 아니지만, NPC를 제공하면 특정 표면 상에 증착 층의 증착을 용이하게 할 수 있다고 가정한다.
NPC를 형성하기에 적합한 물질의 비제한적인 예는 알칼리 금속, 알칼리 토금속, 전이 금속 및/또는 전이후 금속(post-transition metal), 금속 불화물, 금속 산화물 및/또는 풀러렌을 제한 없이 포함하는 금속 중 적어도 하나를 포함하지만, 이에 제한되지 않는다.
이러한 물질의 비제한적인 예는 Ca, Ag, Mg, Yb, ITO, IZO, ZnO, 불화 이테르븀(YbF3), 불화 마그네슘(MgF2), 및/또는 불화 세슘(CsF)을 포함한다.
본 개시내용에서, 용어 "풀러렌"은 일반적으로 탄소 분자를 포함하는 물질을 지칭할 수 있다. 풀러렌 분자의 비제한적인 예는 폐쇄된 쉘을 형성하고 비제한적으로 구형 및/또는 반구형 형상일 수 있는 다중 탄소 원자들을 포함하는 3차원 골격을 제한 없이 포함하는 탄소 케이지 분자를 포함한다. 일부 비제한적인 예에서, 풀러렌 분자는 C n 으로 지정될 수 있으며, 여기서 n은 풀러렌 분자의 탄소 골격 내에 포함된 탄소 원자의 수에 해당하는 정수이다. 풀러렌 분자의 비제한적인 예는 C n 을 포함하며, 여기서 n은 C 60 , C 70 , C 72 , C 74 , C 76 , C 78 , C 80 , C 82 , 및 C 84 와 같이 50 내지 250의 범위이지만, 이에 제한되지 않는다. 풀러렌 분자의 추가의 비제한적인 예는 단일-벽 탄소 나노튜브 및/또는 다중-벽 탄소 나노튜브를 제한 없이 포함하는 튜브 및/또는 원통형 형상의 탄소 분자를 포함한다.
발견 및 실험적 관찰에 기초하여, 본원에서 추가로 논의되는 바와 같이, 풀러렌, Ag 및/또는 Yb를 제한 없이 포함하는 금속, 및/또는 ITO 및/또는 IZO를 제한 없이 포함하는 금속 산화물을 제한 없이 포함하는 핵 생성 촉진 물질은 Mg를 제한 없이 포함하는 증착 층의 증착을 위한 핵 생성 부위로서 작용할 수 있다고 가정된다.
일부 비제한적인 예에서, NPC(520)를 형성하는 데 사용하기에 적합한 물질은 증착 층의 물질에 대해 적어도 약 0.4, 0.5, 0.6, 0.7, 0.75, 0.8, 0.9, 0.93, 0.95, 0.98, 또는 0.99의 초기 고착 확률(S 0 )을 나타내거나 또는 갖는 것을 특징으로 하는 것들을 포함할 수 있다.
비제한적인 예로서, 풀러렌 처리된 표면 상의 증발 공정을 제한 없이 사용하여 Mg를 증착시키는 시나리오에서, 일부 비제한적인 예에서, 풀러렌 분자는 Mg 증착을 위한 안정한 핵의 형성을 촉진할 수 있는 핵 생성 부위로 작용할 수 있다.
일부 비제한적인 예에서, 풀러렌을 제한 없이 포함하는 단층 미만의 NPC가 처리된 표면 상에 제공되어 Mg의 증착을 위한 핵형성 부위로 작용할 수 있다.
일부 비제한적인 예에서, NPC의 여러 단층을 그 위에 증착하여 표면을 처리하면 더 많은 수의 핵 생성 부위가 생성될 수 있으며, 따라서 더 높은 초기 고착 확률(S 0 )이 발생할 수 있다.
당업자는 표면 상에 증착된 풀러렌을 제한 없이 포함하는 물질의 양이 하나의 단층보다 많거나 적을 수 있다는 것을 이해할 것이다. 비제한적인 예로서, 이러한 표면은 0.1개, 1개, 10개, 또는 그 이상의 핵 생성 촉진 물질 및/또는 핵 생성 억제 물질의 모노층을 증착함으로써 처리될 수 있다.
일부 비제한적인 예에서, 하부 물질(들)의 노출된 층의 표면 상에 증착된 NPC의 두께는 약 1 내지 5 nm, 또는 1 내지 3 nm일 수 있다.
본 개시내용의 특징 또는 양태가 Markush 그룹의 관점에서 설명되는 경우, 당업자는 본 개시내용이 또한 Markush 그룹의 하위 그룹의 멤버 중 임의의 개별 멤버의 관점에서도 설명된다는 것을 이해할 것이다.
단수 형태의 언급은 달리 명시되지 않는 한 복수의 형태를 포함할 수 있으며, 그 반대의 경우도 마찬가지이다.
본원에서 사용된 바와 같이, "제1" 및 "제2"와 같은 관계 용어, 및 "a", "b" 등과 같은 넘버링 방법은 하나의 엔티티 또는 요소를 다른 엔티티 또는 그러한 엔티티 또는 요소 간의 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 암시하지 않는 요소이다.
"포함하는" 및 "구성하는"이라는 용어는 광범위하고 개방적인 방식으로 사용될 수 있으며, 따라서 "포함하지만 이에 국한되지 않는"을 의미하는 것으로 해석되어야 한다. "예" 및 "예시적"이라는 용어는 단순히 예시적인 목적을 위한 경우를 식별하기 위해 사용될 수 있으며, 본 발명의 범위를 명시된 경우로 제한하는 것으로 해석되어서는 안 된다. 특히, "예시적"이라는 용어는 디자인, 성능 또는 다른 측면에서 사용되는 표현에 어떤 찬사, 유익성 또는 기타 품질을 나타내거나 부여하는 의미로 해석되어서는 안 된다.
또한, "임계"라는 용어는, 특히 "임계 핵", "임계 핵형성 속도", "임계 농도", "임계 클러스터", "임계 단량체", "임계 입자 구조 크기", 및/또는 "임계 표면 장력"이라는 표현에서 사용되었을 때, 특정 품질, 특성 또는 현상이 한계 변화를 일으키는 측정 또는 지점에 관한 상태 또는 상태에 있는 것을 포함하여 당업자에게는 친숙한 용어일 수 있다. 이와 같이, "임계"라는 용어는 디자인, 성능 또는 다른 측면에서 사용되는 표현에 어떤 찬사, 유익성 또는 기타 품질을 나타내거나 부여하는 의미로 해석되어서는 안 된다.
"결합하다" 및 "통신하다"라는 용어는 어떤 형태로든 광학적, 전기적, 기계적, 화학적, 또는 기타 다른 방식으로 일부의 인터페이스, 디바이스, 중간 구성요소 또는 연결을 통한 직접적인 연결 또는 간접적인 연결을 의미하도록 의도될 수 있다.
다른 구성요소에 대한 제1 구성요소의 언급시에 사용될 때 "~상에" 또는 "~위에"라는 용어 및/또는 다른 구성요소를 "덮고 있는" 또는 "덮는"이라는 용어는 제1 구성요소가 다른 구성 요소 상에 직접적으로 위치(물리적으로 접촉하는 것을 포함하지만 이에 제한되지는 않음)하는 상황뿐만 아니라 하나 이상의 중간 구성 요소가 제1 구성요소와 다른 구성요소 사이에 위치하는 상황을 포함할 수 있다.
"상향", "하향", "좌측" 및 "우측"과 같은 방향 용어는 달리 언급되지 않는 한 참조되는 도면에서의 방향을 나타내는 데 사용될 수 있다. 유사하게, "내측으로" 및 "외측으로"와 같은 용어는 각각 디바이스의 기하학적 중심, 영역 또는 부피 또는 그의 지정된 부분을 향하거나 그로부터 멀어지는 방향을 나타내는 데 사용될 수 있다. 더욱이, 본원에서 기술되는 모든 치수는 특정 실시형태를 설명하기 위한 목적의 예로서만 의도될 수 있으며, 본 개시내용의 범위가 다음과 같은 치수로부터 벗어날 수 있는 임의의 실시형태로 제한하도록 의도되지 않을 수 있다.
본원에서 사용되는 용어 "실질적으로", "실질적인", "대략" 및/또는 "약"은 작은 변화를 나타내고 설명하는 데 사용될 수 있다. 사건이나 상황과 함께 사용되는 경우, 이러한 용어는 이벤트 또는 상황이 정확하게 발생하는 경우뿐만 아니라 사건 또는 상황이 근접한 근사치로 발생하는 경우를 나타낼 수 있다. 비제한적인 예로서, 수치와 함께 사용될 때, 이러한 용어는 해당 수치 값의 ±10% 이하의 편차 범위, 예를 들어, ±5%, ±4%, ±3%, ±2%, ±1%, ±0.5%, ±0.1%, 또는 ±0.05% 이하의 편차 범위를 지칭할 수 있다.
본원에서 사용되는 어구 "~로 실질적으로 이루어진"은 구체적으로 언급된 요소 및 기재된 기술의 기본 및 신규 특성에 실질적으로 영향을 미치지 않는 임의의 추가 요소는 포함하지만, 어구 "~로 이루어진"은 임의의 수정 없이 구체적으로 언급되지 않은 요소는 배제하는 것으로 이해될 수 있다.
당업자가 이해하는 바와 같이, 특히 서면 설명을 제공하는 관점에서, 임의의 및 모든 목적을 위해, 본원에 개시된 모든 범위는 또한 임의의 및 모든 가능한 하위범위 및 이들의 하위범위의 조합을 포함할 수 있다. 나열된 임의의 범위는 반, 3분의 1, 4분의 1, 5분의 1, 10분의 1 등을 포함하지만 이에 제한되지 않는 동일한 범위를 적어도 등분할 수 있도록 충분히 설명 및/또는 가능하게 하는 것으로 쉽게 인식될 수 있다. 비제한적인 예로서, 본원에서 논의되는 각각의 범위는 하부 1/3, 중간 1/3, 상부 1/3 등으로 용이하게 세분화될 수 있다.
또한 당업자에 의해 이해되는 바와 같이, "최대", "적어도", "초과", "미만"등과 같은 모든 언어는 인용된 숫자를 포함하고, 인용된 범위를 포함 및/또는 참조할 수 있으며, 또한, 본 명세서에 논의된 바와 같이 후속적으로 하위 범위로 분류될 수 있는 범위를 지칭할 수 있다.
관련 기술분야의 통상의 기술자가 이해하는 바와 같이, 범위는 인용된 범위의 각각의 개별적인 구성원을 포함한다.
일반 원칙
요약의 목적은 관련 특허청 또는 일반 대중, 특히 특허나 법률 용어 또는 어법에 익숙하지 않은 당업자가 피상적인 조사에서 기술 공개의 성격을 신속하게 결정할 수 있도록 하려는 것이다. 요약은 본 개시의 범위를 정의하려는 것이 아니며, 어떤 식으로든 본 개시의 범위를 제한하려는 의도도 아니다.
본원에서 개시되는 예시의 구조, 제조 및 사용은 상기에서 논의되었다. 논의된 특정 예는 단지 본원에서 개시된 개념을 구성하고 사용하는 특정 방식을 예시하는 것이며, 본 개시의 범위를 제한하지 않는다. 오히려, 본원에서 설명된 일반적인 원리는 단지 본 개시의 범위를 예시하는 것으로 간주된다.
본 개시내용은 제공된 구현 세부사항이 아니라 청구범위에 의해 설명되고, 변경, 생략, 추가 또는 대체에 의해 및/또는 임의의 요소(들) 및/또는 대안 및/또는 동등한 기능 요소에 대한 제한(들)은 여기에 구체적으로 개시되었는지 여부에 관계없이 관련 기술 분야의 통상의 기술자에게 자명할 것이고, 본원에서 개시된 예에 대해 이루어질 수 있는 많은 것들을 제공할 수 있으며, 본 개시내용을 벗어나지 않으면서 매우 다양한 특정 맥락에서 구현될 수 있는 많은 적용 가능한 발명 개념을 제공할 수 있는 것으로 이해되어야 한다.
특히, 하나 이상의 상술한 예들에서 기술되고 예시된 특징들, 기술들, 시스템들, 서브시스템들 및 방법들은, 이산적이거나 분리된 것으로 예시되어 기술되었는지 여부에 상관없이, 위에서 명시적으로 설명되지 않은 기능의 조합 또는 하위 조합으로 구성된 대안적인 예를 생성하기 위해 본 개시의 범위를 벗어나지 않고 다른 시스템에 결합 또는 통합될 수 있거나 특정 기능이 생략되거나 구현되지 않을 수 있다. 이러한 조합 및 하위 조합에 적합한 특징은 본 출원 전체를 검토할 때 당업자에게 용이하게 명백할 것이다. 변화, 대체 및 변경에 대한 다른 예는 쉽게 확인할 수 있으며 본원에서 개시된 진의 및 범위를 벗어나지 않고 이루어질 수 있다.
본 개시내용의 원리, 측면 및 예, 뿐만 아니라 그의 특정 예를 인용하는 본원의 모든 진술은 그의 구조적 및 기능적 등가물을 모두 포함하고 기술의 모든 적합한 변경을 포괄하고 포함하도록 의도된다. 또한, 그러한 등가물은 현재 알려진 등가물뿐만 아니라 미래에 개발될 등가물, 즉 구조에 관계없이 동일한 기능을 수행하는 개발된 모든 요소를 모두 포함하는 것으로 의도된다.
본 개시내용은 다음 조항을 제한 없이 포함한다:
따라서, 명세서 및 본원에서 개시되는 예들은 단지 예시적인 것으로 간주되어야 하며, 본 개시내용의 진정한 범위는 하기의 청구범위에 의해 개시되어야 한다.
Claims (43)
- 복수의 층을 갖는 디바이스로서:
측면 양태의 제1 부분에서 하부 층의 제1 층 표면 상에 배치된 핵 생성 억제 코팅(NIC: nucleation-inhibiting coating); 및
제2 층 표면 상에 배치된, 증착 물질로 구성된 증착 층을 포함하고;
상기 제1 부분에서 NIC의 표면 상에 증착된 층의 증착에 대한 초기 고착 확률(initial sticking probability)은 상기 제2 층 표면 상에 증착된 층의 증착에 대한 초기 고착 확률보다 실질적으로 더 작으므로, NIC에는 증착 물질의 폐쇄 코팅이 실질적으로 없고;
상기 NIC는 희토류 원소를 함유하는 화합물을 포함하는, 디바이스. - 제1항에 있어서, 상기 희토류 원소는: 세륨(Ce), 디스프로슘(Dy), 에르븀(Er), 유로퓸(Eu), 가돌리늄(Gd), 홀뮴(Ho), 란타늄(La), 루테튬(Lu), 네오디뮴(Nd), 프로메티움(Pm), 프라세오디뮴(Pr), 스칸듐(Sc), 사마륨(Sm), 테르븀(Tb), 툴륨(Tm), 이트륨(Y), 및 이테르븀 (Yb) 중 적어도 하나를 포함하는, 디바이스.
- 제1항 또는 제2항에 있어서, 상기 희토류 원소는 Ce, Dy, Er, Eu, Gd, Ho, Lu, Nd, Pr, Sm, Tb, Tm, 및 Yb를 포함하는, 디바이스.
- 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 희토류 원소는 Ce, Dy, Er, Eu, Gd, Ho, Lu, Nd, Sm, Tm, 및 Yb를 포함하는, 디바이스.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 화합물은 희토류 원소의 산화물을 포함하는, 디바이스.
- 제5항에 있어서, 상기 산화물은: CeO2, Dy2O3, Er2O3, Eu2O3, Gd2O3, Ho2O3, La2O3, Lu2O3, Nd2O3, Pr6O11, Pr2O3, PrO2, Pr2O5, Pm2O3, Sm2O3, Sc2O3, Tb7O12, Tb2O3, TbO2, Tb3O7, Tm2O3, Yb2O3, 및 Y2O3 중 적어도 하나를 포함하는, 디바이스.
- 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 NIC의 임계 표면 에너지는 약 30 dyne/cm 미만인, 디바이스.
- 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 증착 층은 측면 양태의 제2 부분에서 제2 층 표면 상의 폐쇄 코팅을 포함하는, 디바이스.
- 제8항에 있어서, 제2 부분에서 계면 코팅(interface coating)을 추가로 포함하고, 상기 계면 코팅은 희토류 원소를 포함하는, 디바이스.
- 제9항에 있어서, 상기 제2 층 표면은 계면 코팅의 표면인, 디바이스.
- 제9항 또는 제10항에 있어서, 상기 계면 코팅에서 희토류 원소의 산화 상태는 제로(0)인, 디바이스.
- 제9항 내지 제11항 중 어느 한 항에 있어서, 상기 계면 코팅은 측면 양태에서 NIC와 인접해 있는, 디바이스.
- 제9항 내지 제12항 중 어느 한 항에 있어서, 상기 희토류 원소는 Yb를 포함하는, 디바이스.
- 제13항에 있어서, 상기 계면 코팅은 Yb0를 포함하고, 상기 NIC는 Yb2O3를 포함하는, 디바이스.
- 제9항 내지 제14항 중 어느 한 항에 있어서, 상기 NIC의 임계 표면 에너지는 상기 계면 코팅의 임계 표면 에너지보다 낮은, 디바이스.
- 제8항 내지 제15항 중 어느 한 항에 있어서, 상기 제2 부분은 적어도 하나의 발광 영역을 포함하는, 디바이스.
- 제16항에 있어서, 상기 제1 부분은 적어도 비-발광 영역의 부분을 포함하는, 디바이스.
- 제16항 또는 제17항에 있어서, 상기 발광 영역은:
기판;
제1 전극;
적어도 하나의 반도체 층; 및
제2 전극을 포함하고;
상기 제1 전극은 상기 기판과 상기 적어도 하나의 반도체 층 사이에 놓여 있으며;
상기 적어도 하나의 반도체 층은 상기 제1 및 제2 전극 사이에 놓여 있는, 디바이스. - 제18항에 있어서, 상기 증착 층은 상기 제2 전극에 전기적으로 결합되는, 디바이스.
- 제18항에 있어서, 상기 증착 층은 제2 부분에서 상기 제2 전극의 적어도 일부를 형성하는, 디바이스.
- 제18항 내지 제20항 중 어느 한 항에 있어서, 상기 제2 부분은 파티션 및 상기 파티션의 보호된 영역에 있는 제3 전극을 포함하고; 상기 증착 층은 상기 제2 전극 및 상기 제3 전극에 전기적으로 결합되는, 디바이스.
- 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 증착 층은 적어도 하나의 입자 구조의 불연속 층을 포함하고, 상기 제2 층 표면은 NIC의 표면인, 디바이스.
- 제22항에 있어서, NIC의 표면 상에 배치되어 그와 계면을 형성하는 적어도 하나의 커버링 층(covering layer)을 추가로 포함하며, 상기 증착 층은 상기 계면에 위치되는, 디바이스.
- 제23항에 있어서, 상기 제1 부분은 적어도 하나의 발광 영역을 포함하고, 상기 증착 층은 상기 발광 영역에 의해 방출되는 적어도 하나의 전자기 신호의 아웃-커플링(out-coupling)을 향상시키도록 조정되는, 디바이스.
- 제24항에 있어서, 적어도 하나의 입자 구조에 의해 제공되는 공진(resonance)은 적어도 하나의 입자 구조의 고유 크기(characteristic size), 크기 분포, 형상, 표면 커버리지, 구성, 분산도, 물질, 및 이들 중 임의의 것들의 임의의 조합 중 적어도 하나로부터 선택되는 특징을 선택함으로써 조정되는, 디바이스.
- 제25항에 있어서, 상기 공진은 증착 물질의 증착 두께, NIC의 평균 필름 두께, 적어도 하나의 커버링 층의 두께, 증착 물질 중의 금속의 조성, 적어도 하나의 입자 구조의 유전 상수, NIC가 상이한 조성을 갖는 유기 물질로 도핑되는 정도, NIC의 굴절 지수, NIC의 소광 계수(extinction coefficient), 적어도 하나의 커버링 층으로서 증착되는 물질, 적어도 하나의 커버링 층의 굴절 지수, 적어도 하나의 커버링 층의 소광 계수, 및 이들 중 임의의 것들의 임의의 조합 중 적어도 하나를 변화시킴으로써 조정되는, 디바이스.
- 제24항 내지 제26항 중 어느 한 항에 있어서, 상기 제1 부분은 적어도 하나의 발광 영역으로 실질적으로 제한되는, 디바이스.
- 제24항 내지 제27항 중 어느 한 항에 있어서, 상기 제1 부분은 적어도 하나의 비-발광 영역을 포함하는 측면 양태의 제2 부분에 의해 경계가 설정되는, 디바이스.
- 제28항에 있어서, 상기 NIC는 상기 제1 부분을 넘어 상기 제2 부분으로 연장되는, 디바이스.
- 제24항 내지 제29항 중 어느 한 항에 있어서, 상기 발광 영역은:
기판;
제1 전극;
적어도 하나의 반도체 층; 및
제2 전극을 포함하고;
상기 제1 전극은 상기 기판과 상기 적어도 하나의 반도체 층 사이에 놓여 있으며;
상기 적어도 하나의 반도체 층은 상기 제1 및 제2 전극 사이에 놓여 있는, 디바이스. - 제30항에 있어서, 상기 하부 층은 제2 전극을 포함하는, 디바이스.
- 제30항에 있어서, 상기 하부 층은 적어도 하나의 반도체 층 중 하나를 포함하는, 디바이스.
- 제32항에 있어서, 상기 하부 층은 정공 주입 층, 정공 수송 층, 전자 수송 층, 및 전자 주입 층 중 적어도 하나로부터 선택되는, 디바이스.
- 제32항 또는 제33항에 있어서, 상기 적어도 하나의 커버링 층은 전자 수송 층 및 전자 주입 층 중 적어도 하나로부터 선택되는, 디바이스.
- 제30항에 있어서, 상기 증착 층은 제2 전극을 포함하는, 디바이스.
- 제22항 내지 제35항 중 어느 한 항에 있어서, 상기 증착 층은 상기 측면 양태 전체에 걸쳐 증착 물질을 증착시킴으로써 형성되는, 디바이스.
- 제36항에 있어서, 상기 증착 물질은 상기 제2 부분에서 전극을 형성하는, 디바이스.
- 제37항에 있어서, 상기 제2 부분의 전극은 보조 전극인, 디바이스.
- 제37항에 있어서, 상기 제2 부분은 적어도 하나의 추가의 발광 영역을 포함하고, 상기 제2 부분의 전극은 상기 적어도 하나의 추가의 발광 영역의 전극인, 디바이스.
- 제39항에 있어서, 상기 적어도 하나의 추가의 발광 영역은:
기판;
제1 전극;
적어도 하나의 반도체 층; 및
제2 전극을 포함하고;
상기 제1 전극은 상기 기판과 상기 적어도 하나의 반도체 층 사이에 놓여 있으며;
상기 적어도 하나의 반도체 층은 상기 제1 및 제2 전극 사이에 놓여 있는, 디바이스. - 제40항에 있어서, 상기 제2 부분의 전극은 상기 적어도 하나의 추가의 발광 영역의 제2 전극을 포함하는, 디바이스.
- 제37항 내지 제42항 중 어느 한 항에 있어서, 상기 제2 부분의 전극은 상기 증착 물질의 폐쇄된 코팅인, 디바이스.
- 제1항 내지 제42항 중 어느 한 항에 있어서, 상기 증착 물질은 Mg를 포함하는, 디바이스.
Applications Claiming Priority (11)
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| US202063025828P | 2020-05-15 | 2020-05-15 | |
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