CN112074966A - 用于提供辅助电极的方法和包含辅助电极的装置 - Google Patents

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CN112074966A CN201980030396.5A CN201980030396A CN112074966A CN 112074966 A CN112074966 A CN 112074966A CN 201980030396 A CN201980030396 A CN 201980030396A CN 112074966 A CN112074966 A CN 112074966A
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Abstract

一种光电子装置，其包含：(i)具有表面的基板；(ii)安置在所述表面上的第一电极；(iii)安置在所述第一电极的至少一部分上的半导体层；(iv)安置在所述半导体层上的第二电极；(v)安置在所述第二电极的至少一部分上的成核抑制性涂层；(vi)安置在所述表面上的图案化结构，所述图案化结构在所述图案化结构和所述第二电极之间提供阴影区域；(vii)安置在所述表面上的辅助电极；以及(viii)安置在所述阴影区域中的导电涂层，所述导电涂层电连接所述辅助电极和所述第二电极。

Description

用于提供辅助电极的方法和包含辅助电极的装置
相关申请的交叉引用
本申请要求于2018年5月7日提交的美国临时申请第62/668，134号的权益以及于2018年9月11日提交的美国临时申请第62/729，889号的权益，所述申请的内容通过引用整体并入本文。
技术领域
下文总体上涉及一种用于提供用于光电子装置的辅助电极的方法。具体地说，所述方法涉及在表面上选择性地沉积导电材料以形成装置的导电结构。
背景技术
有机发光二极管(OLED)通常包含插入导电薄膜电极之间的几层有机材料，有机层中的至少一层是电致发光层。当向电极施加电压时，空穴和电子分别从阳极和阴极被注入。电极注入的空穴和电子迁移穿过有机层到达电致发光层。当空穴和电子非常接近时，由于库仑力，它们相互吸引。空穴和电子然后可以结合形成被称为激子的结合态。激子可以通过辐射复合过程衰减，在该过程中释放光子。可替代地，激子可以通过非辐射复合过程衰减，在该过程中不释放光子。注意，如本文所使用的，内部量子效率(IQE)将被理解为在装置中产生的所有电子-空穴对通过辐射复合过程衰减的比例。
根据电子-空穴对(即，激子)的自旋状态，辐射复合过程可以作为荧光或磷光过程发生。具体地，由电子-空穴对形成的激子可以表征为具有单重态或三重态自旋态。通常，单重态激子的辐射衰减导致荧光，而三重态激子的辐射衰减导致磷光。
最近，已经提出并研究了用于OLED的其它发光机制，包含热激活延迟荧光(TADF)。简而言之，TADF发射是通过三重态激子借助热能通过逆系统间交叉过程转换为单重态激子，然后单重态激子辐射衰减而发生的。
OLED装置的外部量子效率(EQE)可以指提供给OLED装置的电荷载流子相对于该装置发射的光子数量的比率。例如，EQE为100％表示对注入装置的每个电子发射一个光子。如将了解的，装置的EQE通常大大低于装置的IQE。EQE和IQE之间的差异通常可以归因于许多因素，如由装置的各个组件引起的光的吸收和反射。
OLED装置通常可以分类为“底部发射”或“顶部发射”装置，这取决于从装置发射光的相对方向。在底部发射装置中，由于辐射复合过程而产生的光在朝向装置的基座基板的方向上发射，而在顶部发射装置中，光在远离基座基板的方向上发射。因此，在底部发射装置中，靠近基座基板的电极一般被制成透光的(例如，基本上透明或半透明的)，而在顶部发射装置中，远离基座基板的电极一般被制成透光的，以减少光的衰减。根据具体的装置结构，阳极或阴极可以充当顶部发射装置和底部发射装置中的透射电极。
OLED装置也可以是双面发射装置，其被配置成相对于基座基板同时在两个方向上发射光。例如，双面发射装置可以包含透射阳极和透射阴极，使得来自每个像素的光在两个方向上发射。在另一个实例中，双面发射显示装置可以包含被配置成在一个方向上发射光的第一组像素，以及被配置成在另一个方向上发射光的第二组像素，使得来自每个像素的单个电极是透射的。
除了上述装置配置之外，还可以实现透明或半透明的OLED装置，其中该装置包含透明部分，该透明部分允许外部光透射通过该装置。例如，在透明的OLED显示装置中，可以在每个相邻像素之间的非发射区域中设置透明部分。在另一个实例中，可以通过在面板的发射区域之间设置多个透明区域来形成透明的OLED照明面板。透明或半透明的OLED装置可以是底部发射装置、顶部发射装置或双面发射装置。
尽管可以选择阴极或阳极作为透射电极，但是典型的顶部发射装置包含透光阴极。通常用于形成透射阴极的材料包含：透明导电氧化物(TCO)，如氧化铟锡(ITO)、氧化铟锌(IZO)和氧化锌(ZnO)；以及薄膜，如通过沉积一层薄的银(Ag)、铝(Al)或各种金属合金(如镁银(Mg∶Ag)合金和镱银(Yb∶Ag)合金，所述合金的组成按体积计约为1∶9到约9∶1)而形成的薄膜。也可以使用包含两层或更多层TCO和/或金属薄膜的多层阴极。
特别是在薄膜的情况下，至多约几十纳米的相对薄的层厚度有助于实现提高的透明度和有利的光学特性(例如，减小的微腔效应)以用于OLED。然而，透射电极的厚度减小伴随其薄层电阻的增加。通常不期望将具有高薄层电阻的电极用于OLED中，因为在使用装置时其会产生大的电流-电阻(IR)降，这不利于OLED的性能和效率。通过增加电源电平可以在一定程度上补偿IR降；然而，当增加一个像素的电源电平时，为了维持装置的正常操作，供给其它组件的电压也会提高，因此是不利的。
为了降低顶部发射OLED装置的电源规格，已经提出了在装置上形成母线结构或辅助电极的解决方案。例如，可以通过沉积与OLED装置的透射电极电连通的导电涂层来形成这种辅助电极。这种辅助电极可以通过降低透射电极的薄层电阻和相关IR降，使电流被更有效地运载到装置的各个区域。
由于辅助电极通常设置在包含阳极、一个或多个有机层和阴极的OLED堆栈的顶部上，因此传统上使用具有掩模孔的蔽荫掩模来实现辅助电极的图案化，例如通过物理气相沉积(PVD)工艺通过掩模孔选择性地沉积导电涂层。然而，由于掩模通常是金属掩模，因此它们具有在高温沉积工艺期间翘曲的趋势，从而使掩模孔和所得沉积图案变形。此外，由于导电涂层粘附到掩模上并且模糊了掩模的特征，因此掩模通常因为连续的沉积而退化。因此，应该使用费时且昂贵的工艺来清洁这种掩模，或者一旦认为该掩模不能有效地产生期望的图案就应当对其进行销毁，从而使得这种工艺成本高昂且复杂。因此，蔽荫掩模工艺对于大规模生产OLED装置可能在商业上不可行。此外，由于阴影效应和金属掩模的机械(例如，拉伸)强度，可以使用蔽荫掩模工艺产生的特征的长宽比通常会受到限制，因为大型金属掩模通常在蔽荫掩模沉积工艺期间被拉伸。
通过蔽荫掩模将导电涂层图案化于表面上的另一个挑战是，使用单个掩模可以实现某些图案但不是全部的图案。由于掩模的每个部分都受到物理支撑，因此在单个加工阶段中并非所有图案都是可能的。例如，在图案指定隔离特征的情况下，通常不能使用单个掩模加工阶段来获得期望的图案。另外，用于产生遍布整个装置表面的重复结构(例如，母线结构或辅助电极)的掩模包含在掩模上形成的大量穿孔或孔。然而，在掩模上形成大量的孔会损害掩模的结构完整性，从而导致掩模在加工期间的明显翘曲或变形，这会使所沉积的结构的图案变形。
除上述之外，当在OLED显示装置中设置具有基本均匀厚度的公共电极作为顶部发射阴极时，无法容易地根据与每个子像素相关的发射光谱来微调装置的光学性能。在典型的OLED显示装置中，设置红色、绿色和蓝色子像素以形成显示装置的像素。在这种OLED显示装置中使用的顶部发射电极通常是覆盖多个像素的公共电极。例如，这种公共电极可以是相对薄的导电层，其在整个装置上具有基本均匀的厚度。尽管已经努力通过改变安置在不同子像素内的有机层的厚度来调节与每个子像素颜色相关的光学微腔效应，但是这种方法在至少某些情况下可能无法提供足够程度的光学微腔效应的调节。另外，这种方法可能难以在OLED显示器生产环境中实施。
发明内容
根据一些实施例，一种光电子装置包含：(i)具有表面的基板；(ii)安置在所述表面上的第一电极；(iii)安置在所述第一电极的至少一部分上的半导体层；(iv)安置在所述半导体层上的第二电极；(v)安置在所述第二电极的至少一部分上的成核抑制性涂层；(vi)安置在所述表面上的图案化结构，所述图案化结构在所述图案化结构和所述第二电极之间提供阴影区域；(vii)安置在所述表面上的辅助电极；以及(viii)安置在所述阴影区域中的导电涂层，所述导电涂层电连接所述辅助电极和所述第二电极。
根据一些实施例，一种光电子装置包含非发射区域和与所述非发射区域相邻布置的发射区域。所述发射区域包含：第一电极和第二电极，以及安置在所述第一电极和所述第二电极之间的半导体层。所述非发射区域包含：辅助电极；被安置成与所述辅助电极重叠的图案化结构，所述图案化结构横向延伸以提供阴影区域；以及安置在所述阴影区域中的导电涂层，所述导电涂层电连接所述辅助电极电极和所述第二电极。
根据一些实施例，一种用于制造光电子装置的方法包含：(i)提供具有表面的基板，并且所述基板包含：多个薄膜晶体管；安置在所述表面上的第一电极，所述第一电极与所述薄膜晶体管中的至少一个薄膜晶体管电连通；安置在所述表面上并覆盖所述第一电极的周边的像素限定层；安置在所述表面上的辅助电极；以及被安置成与所述辅助电极重叠的图案化结构，所述图案化结构横向延伸以提供阴影区域；(ii)将半导体层沉积在所述第一电极上；(iii)将第二电极沉积在所述半导体层上；(iv)将成核抑制性涂层沉积在所述第二电极上；以及(v)处理所述成核抑制性涂层和所述阴影区域，以将导电涂层沉积在所述阴影区域中，同时所述成核抑制性涂层的至少一部分保持基本上未被所述导电涂层覆盖。
根据一些实施例，一种用于制造光电子装置的方法包含：(i)提供具有表面的基板，并且所述基板包含：至少一个薄膜晶体管；安置在所述表面上的第一电极，所述第一电极与所述至少一个薄膜晶体管电连通；安置在所述表面上的辅助电极；以及安置在所述表面上并限定用于暴露所述辅助电极的通孔区域的堤结构；(ii)将半导体层沉积在所述第一电极上；(iii)将第二电极沉积在所述半导体层上；(iv)将成核抑制性涂层沉积在所述第二电极上；以及(v)处理所述成核抑制性涂层和所述通孔区域，以将导电涂层沉积在所述通孔区域中，同时所述成核抑制性涂层的至少一部分保持基本上未被所述导电涂层覆盖。
根据一些实施例，一种光电子装置包含：(i)第一电极和第二电极；(ii)安置在所述第一电极和所述第二电极之间的半导体层；(iii)安置在所述第二电极的至少一部分上的成核抑制性涂层；(iv)具有侧壁的辅助电极；以及(v)与所述侧壁相邻布置的导电涂层，所述导电涂层与所述辅助电极和所述第二电极电连接。
附图说明
现在将参考附图通过举例来描述一些实施例，在附图中：
图1是根据一个实施例的处于制造的一个阶段的装置的示意性截面图；
图2是根据图1的实施例的处于另一个制造阶段的装置的示意性截面图；
图3是根据图1的实施例的处于又一个制造阶段的装置的示意性截面图；
图4是根据图1的实施例的处于又一个制造阶段的装置的示意性截面图；
图5是根据图1的实施例的处于又一个制造阶段的装置的示意性截面图；
图6是根据一个实施例的光电子装置的示意性截面图；
图7是根据另一个实施例的光电子装置的示意性横截面；
图8A-8F是根据各个实施例的图案化结构和所得的阴影区域的示意性截面图；
图9是根据又一个实施例的光电子装置的示意性横截面；
图10是根据又一个实施例的光电子装置的示意性横截面；
图11是根据又一个实施例的光电子装置的示意性横截面；
图12是根据又一个实施例的光电子装置的示意性横截面；
图13是根据又一个实施例的光电子装置的示意性横截面；
图14是根据又一个实施例的光电子装置的示意性横截面；
图15A-15F是根据各个实施例的阴影区域和相邻部分的示意性截面图；
图16是根据一个实施例的光电子装置的示意性截面图，其中设置了堤结构；
图17A是根据一个实施例的光电子装置的示意性截面图，其中辅助电极提供阴影区域；
图17B是图17A的装置的阴影区域和相邻部分的示意性截面图；
图18是根据另一个实施例的光电子装置的示意性截面图，其中辅助电极提供阴影区域；
图19A-19J是根据各个实施例的辅助电极和相邻部分的示意性截面图；
图20A-20I是根据各个实施例的辅助电极的示意性截面图；
图21是根据一个实施例的光电子装置的示意性截面图，其中第二电极覆盖阴影区域；并且
图22是根据一个实施例的光电子装置的示意性截面图，其中在装置的发射区域和非发射区域中设置了透明导电涂层。
具体实施方式
应当理解，为了说明的简化和清楚，在认为适当的情况下，可以在附图之间重复附图标记以指示对应或相似的组件。另外，阐述了许多具体细节，以便提供对本文所述的示例实施例的透彻理解。然而，本领域普通技术人员将理解，可以在没有那些具体细节中的一些细节的情况下实践本文所述的示例实施例。在其它情况下，并未详细描述某些方法、程序和组件，以免模糊本文所述的示例实施例。
在根据一些实施例的一个方面中，提供了一种用于制造光电子装置的方法。在一些实施例中，在有源矩阵OLED装置的制造方法的背景下执行所述方法。在一些实施例中，所述方法包含提供具有表面的基板。在一些实施例中，所述基板包含：一个或多个薄膜晶体管；安置在所述表面上的第一电极；安置在所述表面上的像素限定层；布置在所述表面上的辅助电极；以及被布置成与所述辅助电极重叠的图案化结构。所述第一电极与所述薄膜晶体管中的至少一个薄膜晶体管电连通。在一些实施例中，所述像素限定层覆盖所述第一电极的边缘或周边。在一些实施例中，所述图案化结构横向延伸以提供阴影区域。所述方法包含将半导体层沉积在所述第一电极上。在一些实施例中，所述半导体层包含发射层。所述方法还包含将第二电极沉积在所述半导体层上。在一些实施例中，所述第一电极是阳极而所述第二电极是阴极。所述方法还包含将第二电极沉积在所述半导体层上。所述方法还包含将成核抑制性涂层沉积在所述第二电极上。所述方法还包含处理所述成核抑制性涂层和所述阴影区域，以将导电涂层沉积在所述阴影区域中。在一些实施例中，所述成核抑制性涂层的至少一部分保持基本上未被所述导电涂层覆盖。在一些实施例中，使用开放式掩模或不使用掩模来执行导电涂层的沉积。在一些实施方案中，使用开放式掩模或不使用掩模来执行成核抑制性涂层的沉积。在一些实施例中，处理所述成核抑制性涂层和所述阴影区域包含将所述成核抑制性涂层和所述阴影区域暴露于用于形成导电涂层的材料的蒸发通量。在一些实施例中，所述蒸发通量的至少一部分是非准直的。在一些实施例中，所述蒸发通量的至少一部分以非法向入射角入射到所述阴影区域的阴影表面上。在一些实施例中，处理所述成核抑制性涂层和所述阴影区域包含在处理期间使基板移位。在一些实施例中，使基板经受角位移、横向位移和/或竖直位移。在一些实施例中，所述蒸发通量由点蒸发源、线性蒸发源或表面蒸发源产生。在一些实施例中，处理所述成核抑制性涂层和所述阴影区域包含使基板绕旋转轴旋转，所述旋转轴相对于基板的表面基本法向。在一些实施例中，所述蒸发通量由点蒸发源、点蒸发源的阵列或表面蒸发源产生。在一些实施例中，在沉积导电涂层时，所述第二电极和所述辅助电极通过所述导电涂层彼此电连接。在一些实施例中，导电涂层的材料包含镁。
如本文所使用的，术语“成核抑制”用于指具有对导电材料的沉积表现出相对低的亲和力的表面(从而抑制了导电涂层材料在表面上的沉积)的材料涂层或材料层，而术语“成核促进”用于指具有对导电材料的沉积表现出相对高亲和力的表面(从而促进了导电涂层材料在表面上的沉积)的材料涂层或材料层。表面的成核抑制性质或成核促进性质的一种量度是表面对于导电材料(如镁)的初始粘附概率。例如，相对于镁的成核抑制性涂层可以指具有对镁蒸气表现出相对较低的初始粘附概率的表面(从而抑制了镁在表面上的沉积)的涂层，而相对于镁的成核促进性涂层可以指具有对镁蒸气表现出相对较高的初始粘附概率的表面(从而促进了镁在表面上的沉积)的涂层。如本文所使用的，术语“粘附概率”和“粘附系数”可互换使用。表面的成核抑制性质或成核促进性质的另一种量度是相对于另一(参考)表面上的导电材料的初始沉积速率或初始膜生长速率，表面上的导电材料(如镁)的初始沉积速率或初始膜生长速率，其中两个表面都经受或暴露于导电涂层材料的蒸发通量。
如本文所使用的，术语“蒸发”和“升华”可互换使用以通常指代沉积工艺，在所述沉积工艺中，源材料被转化成蒸气(例如，通过加热)，以便被沉积到(例如，固态)靶表面上。
如本文所使用的，“基本上不含材料”或“基本上未被材料覆盖”的表面(或表面的特定区域)是指在所述表面(或所述表面的特定区域)上基本上不存在所述材料。具体地说，关于导电涂层，表面上的导电材料量的一种量度是透光率，因为导电材料(如包含镁的金属)会衰减和/或吸收光。因此，如果在电磁波谱的可见光部分中透光率大于90％、大于92％、大于95％或大于98％，则可以认为该表面基本上不含导电材料。表面上的材料量的另一种量度是材料对表面的百分比覆盖率，例如，如果材料的百分比覆盖率不大于10％、不大于8％、不大于5％、不大于3％或不大于1％，则可以认为该表面基本上不含该材料。可以使用成像技术(如使用透射电子显微镜、原子力显微镜或扫描电子显微镜)来评估表面覆盖率。
图1到5是示出根据一个实施例的用于制造光电子装置的工艺的一系列示意图。在图1中，基板100被示出为具有表面105。基板100包含一个或多个薄膜晶体管(TFT)200。例如，当制造基板100时，可以通过沉积和图案化一系列薄膜来形成此类TFT。基板100的表面105设置有第一电极300。例如，第一电极300可以是阳极。第一电极300与TFT 200电子连通。像素限定层(PDL)401还设置在表面105上，使得像素限定层401覆盖表面105以及第一电极300的边缘或周边。像素限定层401限定开口，阳极300的表面通过所述开口暴露。由像素限定层401限定的开口通常对应于装置的发射区域。例如，装置可以包含由像素限定层401限定的多个开口，并且每个开口可以对应于装置的子像素区域。在所示实施例中，辅助电极501形成在像素限定层401上。例如，辅助电极501可以包含如金属等导电材料。此类导电材料的实例包含铜(Cu)、铝(Al)、钼(Mo)和银(Ag)。在一些实施例中，辅助电极501包含两种或更多种导电材料。例如，辅助电极501可以由多层金属结构形成，如由Mo/Al/Mo形成的金属结构。辅助电极501可以直接形成在像素限定层401的顶部上，如例如，形成在像素限定层401的顶部平面上。还设置了图案化结构601。在所示实施例中，图案化结构601安置或布置在像素限定层401的顶部上，使得图案化结构601的至少一部分与辅助电极501重叠。图案化结构601横向延伸以形成横向延伸部分605。横向延伸部分605可以被配置成使得图案化结构601的基部612从顶部615竖直地偏移以提供阴影区域421。具体地说，在所示实施例中，阴影区域421对应于像素限定层401的表面上与图案化结构601的横向延伸部分605重叠的部分或区域。
在图2中，示出了半导体层701的沉积。如图所示，半导体层701可以沉积在第一电极300的暴露表面上。在光电子装置是OLED的一些实施例中，半导体层701包含一个或多个有机半导体层。例如，半导体层701可以包含发射层。在一些实施例中，半导体层701包含空穴注入层、电子阻挡层、空穴传输层、发射层、电子传输层、空穴阻挡层、电子注入层以及前述的任意组合。在一些实施例中，半导体层701可以形成包含多个发射层的“串联”结构。在这种结构中，半导体层701还可以包含一个或多个电荷产生层(CGL)。在一些实施例中，使用热蒸发工艺来沉积半导体层701。在一些实施例中，蔽荫掩模与这种热蒸发工艺结合使用，以选择性地沉积半导体层701。
图3示出了第二电极801在半导体层701上的沉积。例如，第二电极801可以是阴极。第二电极801可以包括用于形成透光导电层或涂层的各种材料。例如，第二电极801可以包含透明导电氧化物(TCO)、金属或非金属薄膜及其任意组合。第二电极801可以进一步包括两个或更多个层或涂层。例如，此类层或涂层可以是彼此叠置的不同的层或涂层。第二电极801可以包括各种材料，包含例如氧化铟锡(ITO)、氧化锌(ZnO)、铟锌氧化物(IZO)、其它含有铟和/或锌的氧化物、镁(Mg)、铝(Al)、镱(Yb)、银(Ag)、锌(Zn)、镉(Cd)及其任意组合，包含含有上述任何材料的合金。例如，第二电极801可以包括Mg∶Ag合金、Mg∶Yb合金或其组合。对于Mg∶Ag合金或Mg∶Yb合金，合金组成按体积计可以在约1∶9到约9∶1的范围内。在其它实例中，第二电极801可以包括Yb/Ag双层涂层。例如，可以通过沉积镱涂层，然后沉积银涂层来形成这种双层涂层。银涂层的厚度可以大于镱涂层的厚度，反之亦然。在又一个实例中，第二电极801是包括一个或多个金属层和一个或多个氧化物层的多层阴极。在又一个示例中，第二电极801可以包括富勒烯和镁。例如，可以通过沉积富勒烯涂层，然后沉积镁涂层来形成这种涂层。在另一个实例中，可以将富勒烯分散在镁涂层内，以形成含富勒烯的镁合金涂层。在美国专利申请公开号US2015/0287846(2015年10月8日公开)和PCT申请号PCT/IB2017/054970(2017年8月15日提交)(公开为WO2018/033860，2018年2月22日)中进一步描述了此类涂层的实例。在一些实施例中，使用开放式掩模或不使用掩模来执行第二电极801的沉积。例如，可以通过使像素限定层401、半导体层701和图案化结构601的暴露的顶表面经受用于形成第二电极801的材料的蒸发通量来沉积第二电极801。在此类实施例中，在图案化结构601上形成残留的第二电极811。如图所示，由于图案化结构601的存在，残留的第二电极811通常在物理上与第二电极801断开，并且形成为与所述第二电极分离。通常，残留的第二电极811形成在装置的非发射区域中，而第二电极801形成在装置的发射区域中。在一些实施例中，残留的第二电极811与第二电极801电隔离或断开。在一些实施例中，残留的第二电极811电连接至第二电极801和/或辅助电极501。例如，残留的第二电极811可以在装置的边缘或周边处或附近连接至第二电极801和/或辅助电极501。残留的第二电极811在组成上与第二电极801基本相同。在所示实施例中，阴影区域421基本上不含第二电极801或残留的第二电极811，或未被二者覆盖。具体地说，在第二电极801和残留的第二电极811的沉积期间，阴影区域421被图案化结构601掩盖，由此抑制了用于形成第二电极801和残留的第二电极811的材料的蒸发通量，防止其入射到像素限定层401的表面上与阴影区域421相对应的部分上，从而抑制了电极的沉积。例如，图案化结构601的横向延伸部分605可以用于提供阴影区域421，在所述阴影区域上这种沉积被抑制。在一些实施例中，用于形成第二电极801的材料的蒸发通量的至少一部分入射到阴影区域421上，使得第二电极801覆盖阴影区域421的至少一部分。在一些另外的实施例中，图案化结构601的横向延伸部分605的表面被第二电极801覆盖。
图4示出了成核抑制性涂层901在第二电极801上的沉积。在一些实施例中，使用开放式掩模或不使用掩模来执行成核抑制性涂层901的沉积。例如，可以通过使第二电极801和残留的第二电极811的暴露的顶表面经受用于形成成核抑制性涂层901的材料的蒸发通量来沉积成核抑制性涂层901。在此类实施例中，在图案化结构601上形成残留的成核抑制性涂层911。如图所示，残留的成核抑制性涂层911可以形成在残留的第二电极811的顶部上并与所述残留的第二电极接触。由于图案化结构601的存在，残留的成核抑制性涂层911通常在物理上与成核抑制性涂层901断开，并且形成为与所述成核抑制性涂层分离。通常，残留的成核抑制性涂层911形成在装置的非发射区域中，而成核抑制性涂层901形成在装置的发射区域中。在一些实施例中，残留的成核抑制性涂层911在组成上与成核抑制性涂层901基本相同。如图4所示，阴影区域421基本上不含成核抑制性涂层901或残留的成核抑制性涂层911，或未被二者覆盖。具体地说，在成核抑制性涂层901和残留的成核抑制性涂层911的沉积期间，阴影区域421被图案化结构601掩盖，由此抑制了用于形成成核抑制性涂层901和残留的成核抑制性涂层911的材料的蒸发通量，防止其入射到像素限定层401的表面上与阴影区域421相对应的部分上，从而抑制了成核抑制性材料在其上的沉积。例如，图案化结构601的横向延伸部分605可以用于提供阴影区域421，在所述阴影区域上这种沉积被抑制。
图5示出了导电涂层1010的沉积。在一些实施例中，通过以下步骤来进行沉积：处理成核抑制性涂层901和阴影区域421以将导电涂层1010沉积在阴影区域421中，同时成核抑制性涂层901的至少一部分基本上未被导电涂层1010覆盖。在所示实施例中，使成核抑制性涂层901和残留的成核抑制性涂层911的暴露表面以及像素限定层401的与阴影区域421相对应的表面经受用于形成导电涂层1010的材料的蒸发通量1005。例如，可以使用导电涂层源(未示出)朝着成核抑制性涂层901的表面、残留的成核抑制性涂层911的表面以及像素限定层401的表面上与阴影区域421相对应的一部分引导蒸发的导电材料，使得蒸发的导电材料入射在此类表面上。然而，由于与像素限定层401的表面相比，成核抑制性涂层901的表面和残留的成核抑制性涂层911的表面表现出相对较低的初始粘附系数，所以导电涂层1010选择性地沉积在阴影区域421上，所述阴影区域中不存在成核抑制性涂层901和残留的成核抑制性涂层911。在一些实施例中，使用开放式掩模或不使用掩模来执行导电涂层1010的沉积。在一些实施例中，相对于像素限定层401的与阴影区域421相对应的表面，蒸发通量1005的至少一部分指向非法向角度。例如，蒸发通量1005的至少一部分可以相对于像素限定层401的表面以小于90度的入射角入射到像素限定层401的表面上。例如，入射角小于约85度、小于约80度、小于约75度、小于约70度、小于约60度或小于约50度。通过引导包含以非法向角度入射到表面上的部分的蒸发通量1005，可以使阴影区域421暴露于蒸发通量1005。具体地说，由于蒸发通量1005包含指向非法向入射角的一部分，此类蒸发通量1005由于图案化结构的存在而被阻止入射到阴影区域421中的表面上的可能性得以减小。例如，蒸发通量1005可以含有以等于或大于图案化结构601的在基部612和顶部615之间延伸的一部分的切向角θp的入射角θi入射到阴影区域421上的部分。例如，在基部612和顶部615之间延伸的部分可以是基本上线性的或非线性的，如下所述。在一些实施例中，蒸发通量1005的至少一部分是非准直的。在一些实施例中，装置1100在处理期间被移位。例如，包含基板100的装置1100在经受蒸发通量1005的同时被移位。在一些实施例中，使装置1100和基板100经受角位移、横向位移和/或竖直位移。蒸发通量1005可以由点蒸发源、线性蒸发源或表面蒸发源产生。在一些实施例中，处理成核抑制性涂层901和阴影区域1010包含使包含基板100的装置1100绕旋转轴520旋转。例如，图5中所示的旋转轴520可以相对于基板100的表面105或平面基本法向地定向。如图所示，形成导电涂层1010，使得导电涂层1010与辅助电极501和第二电极801二者直接物理接触。在一些实施例中，第二电极801和辅助电极501通过导电涂层1010彼此电连接。在一些实施例中，导电涂层1010的材料包含镁。
图6示出了根据上述工艺制造的一个实施例中的光电子装置1100。装置1100包含与非发射区域1204相邻布置的发射区域1201。在一些实施例中，发射区域1201对应于装置1100的子像素区域。发射区域1201包含第一电极300、第二电极801以及布置在所述第一电极300和所述第二电极801之间的半导体层701。非发射区域1204包含辅助电极501以及被布置成与所述辅助电极501重叠的图案化结构601。图案化结构601横向延伸以提供阴影区域421。在所示实施例中，阴影区域421对应于像素限定层401的表面上与图案化结构601的横向延伸部分重叠的区域。非发射区域1204进一步包含安置在阴影区域421中的导电涂层1010。导电涂层1010电连接辅助电极501和第二电极801。成核抑制性涂层901安置在发射区域1201和非发射区域1204中。成核抑制性涂层901安置在第二电极801的表面上。在一些实施例中，图案化结构601的表面覆盖有残留的第二电极811和残留的成核抑制性涂层911。阴影区域421基本上不含成核抑制性涂层901或未被所述成核抑制性涂层覆盖，以允许导电涂层1010沉积在其上。
图7示出了根据一个实施例的光电子装置1101，其中辅助电极501安置在基板100的表面105上。在所示实施例中，装置1101包含与非发射区域1204相邻布置的发射区域1201。发射区域1201包含安置在基板100的表面105上的第一电极300、安置在第一电极300上的半导体层701以及安置在半导体层701上的第二电极801。非发射区域1204包含形成在基板100的表面105上的辅助电极501以及被布置成与所述辅助电极501重叠的图案化结构601。图案化结构601横向延伸以提供阴影区域421。在所示实施例中，阴影区域421对应于表面100的表面105上与图案化结构601的横向延伸部分重叠的区域。非发射区域1204进一步包含安置在阴影区域421中的导电涂层1010。导电涂层1010电连接辅助电极501和第二电极801。成核抑制性涂层901安置在发射区域1201和非发射区域1204中。成核抑制性涂层901安置在第二电极801的表面上。在一些实施例中，图案化结构601的表面覆盖有残留的第二电极811和残留的成核抑制性涂层911。表面105上与阴影区域421相对应的部分基本上不含成核抑制性涂层901或未被所述成核抑制性涂层覆盖，以允许导电涂层1010沉积在其上。
图8A到8F示出了根据各个实施例的图案化结构601和辅助电极501。图8A到8F的各个实施例中的对应特征以相同的附图标记表示，但是具有不同的后缀，如a、b、c、d、e等，以指示其不同的实施例。
在图8A中，图案化结构601a包含基部612a、顶部615a以及在基部612a和顶部615a之间延伸的侧壁601a。顶部615a从基部601横向延伸，从而形成图案化结构601a的横向延伸部分605a。横向延伸部分605a在其上安置有图案化结构601a的表面515上形成阴影区域421a。例如，表面515可以是像素限定层的表面或基板的表面。在所示实施例中，侧壁601a被示出为包含弯曲表面。具体地说，示出了凹形侧壁601a。辅助电极501被布置成相对于图案化结构601a处于重叠关系。在所示实施例中，阴影区域421a基本上不含辅助电极501或未被所述辅助电极覆盖，从而暴露了表面515。
在图8B中，示出了一个实施例，其中辅助电极501横向延伸以与图案化结构601b的横向延伸部分605b重叠。在这种实施例中，在表面515的阴影区域421b中提供辅助电极501的一部分。因此，可以将导电涂层(未示出)沉积在阴影区域421b中的辅助电极501的表面上。
在图8C中，图案化结构601c包含基部612c、顶部615c以及在基部612c和顶部615c之间延伸的侧壁601c。在图案化结构601c的基部612c和顶部615c之间形成横向延伸部分605c。横向延伸部分605c在其上安置有图案化结构601c的表面515上形成阴影区域421c。例如，表面515可以是像素限定层的表面或基板的表面。在所示实施例中，侧壁601c被示出为包含弯曲表面。具体地说，侧壁601a包含凹形部分和凸出部分。辅助电极501被布置成相对于图案化结构601c处于重叠关系。在所示实施例中，阴影区域421a基本上不含辅助电极501或未被所述辅助电极覆盖，从而暴露了表面515。
在图8D中，示出了一个实施例，其中辅助电极501横向延伸以与图案化结构601d的横向延伸部分605d重叠。在这种实施例中，在表面515的阴影区域421d中设置辅助电极501的一部分。因此，可以将导电涂层(未示出)沉积在阴影区域421d中的辅助电极501的表面上。任选地，导电涂层501可以延伸越过阴影区域421b，使得辅助电极501的一部分未被图案化结构601d覆盖或未被掩盖。
在图8E中，图案化结构601e包含基部612e、顶部615e以及在基部612e和顶部615e之间延伸的侧壁601e。顶部615e从基部601横向延伸，从而形成图案化结构601e的横向延伸部分605e。在所示实施例中，在图案化结构601e的至少两侧上设置侧壁601e和横向延伸部分605e。每个横向延伸部分605e在其上安置有图案化结构601e的表面515上形成阴影区域421e。例如，表面515可以是像素限定层的表面或基板的表面。在所示实施例中，侧壁601a被示出为包含线性或笔直的表面。辅助电极501被布置成相对于图案化结构601e处于重叠关系。在所示实施例中，由横向延伸部分605e形成的每个阴影区域421e基本上不含辅助电极501或未被所述辅助电极覆盖，从而暴露了表面515。
在图8F中，示出了一个实施例，其中辅助电极501横向延伸以与图案化结构601b的每个横向延伸部分605e重叠。在这种实施例中，在表面515的每个阴影区域421f中设置辅助电极501的一部分。因此，可以将导电涂层(未示出)沉积在阴影区域421f中的辅助电极501的表面上，以在至少两侧上与辅助电极501电接触。
如将理解的，图8E和8F中分别示出的侧壁601e、601f还可以包含弯曲部分，如图8A到8E所示的弯曲部分。在一些实施例中，侧壁是对称的。在一些实施例中，侧壁是非对称的，使得一侧设置有与另一侧不同的侧壁。
图9示出了根据一个实施例的光电子装置1102，其中辅助电极与导电涂层1012一体地形成，并且安置在像素限定层401的表面上。在所示实施例中，装置1102包含与非发射区域1204相邻布置的发射区域1201。发射区域1201包含安置在基板100的表面105上的第一电极300、安置在第一电极300上的半导体层701以及安置在半导体层701上的第二电极801。非发射区域1204包含像素限定层401以及安置在像素限定层401的表面上的图案化结构601。图案化结构601横向延伸以提供阴影区域421。在所示实施例中，阴影区域421对应于像素限定层410的表面上与图案化结构601的横向延伸部分重叠的区域。非发射区域1204进一步包含安置在阴影区域421中的导电涂层1012。在所示实施例中，形成导电涂层1012的至少一部分，以用作辅助电极。导电涂层1012电连接至第二电极801，以减小第二电极801的薄层电阻。成核抑制性涂层901安置在发射区域1201和非发射区域1204中。成核抑制性涂层901安置在第二电极801的表面上。在一些实施例中，图案化结构601的表面覆盖有残留的第二电极811和残留的成核抑制性涂层911。像素限定层401的表面上对应于阴影区域421的部分基本上不含成核抑制性涂层901或未被所述成核抑制性涂层覆盖，以允许导电涂层1012沉积在其上。
图10示出了根据一个实施例的光电子装置1103，其中辅助电极与导电涂层1012一体地形成，并且安置在基板100的表面105上。在所示实施例中，装置1103包含与非发射区域1204相邻布置的发射区域1201。发射区域1201包含安置在基板100的表面105上的第一电极300、安置在第一电极300上的半导体层701以及安置在半导体层701上的第二电极801。非发射区域1204包含像素限定层401以及安置在基板100的表面105上的图案化结构601。图案化结构601横向延伸以提供阴影区域421。在所示实施例中，阴影区域421对应于像素限定层410的表面上与图案化结构601的横向延伸部分重叠的区域。非发射区域1204进一步包含安置在阴影区域421中的导电涂层1012。在所示实施例中，形成导电涂层1012的至少一部分，以用作辅助电极。导电涂层1012电连接至第二电极801，以减小第二电极801的薄层电阻。成核抑制性涂层901安置在发射区域1201和非发射区域1204中。成核抑制性涂层901安置在第二电极801的表面上。在一些实施例中，图案化结构601的表面覆盖有残留的第二电极811和残留的成核抑制性涂层911。表面105上与阴影区域421相对应的部分基本上不含成核抑制性涂层901或未被所述成核抑制性涂层覆盖，以允许导电涂层1012沉积在其上。
在一些实施例中，设置了成核促进性涂层。图11示出了一个实施例，其中装置1104设置有安置在像素限定层401的表面上并且位于导电涂层1010下方的成核促进性涂层1022。可以在沉积成核抑制性涂层901和/或第二电极801之前沉积成核促进性涂层1022。例如，成核促进性涂层1022可以在将像素限定层401设置到基板100的表面105上之后并且在沉积半导体层701之前形成。在所示实施例中，在像素限定层401的表面上与阴影区域421相对应的区域中设置成核促进性涂层1022。安置成核促进性涂层1022，使其与像素限定层401和导电涂层1010的表面直接接触。在一些实施例中，成核促进性涂层1022可以由半导体层701的一部分提供。例如，可以使用开放式掩模沉积工艺来沉积用于形成半导体层701的电子注入层的材料，从而导致此类材料沉积在装置1104的发射区域1201和非发射区域1204中。例如，参考图11，可以沉积半导体层701的一部分(例如，电子注入层)以覆盖阴影区域421中的像素限定层401的表面。用于形成电子注入层的此类材料的实例包含但不限于以下：碱金属、碱土金属、碱土金属的氟化物、富勒烯以及前述的两种或更多种的混合物。此类材料的实例包含但不限于以下：锂(Li)、镱(Yb)、氟化镱(YbF3)、氟化镁(MgF2)和氟化铯(CsF)。在其它实施例中，成核促进性涂层1022可以由第二电极801或其部分提供。例如，第二电极801可以横向延伸以覆盖阴影区域421中的像素限定层401的表面。例如，在一些情况下，第二电极801包含两层或更多层或材料。例如，第二电极801可以包含下部第二电极层和上部第二电极层，其中上部第二电极层布置在下部第二电极层的顶部上。例如，下部第二电极层可以包含如ITO、IZO和ZnO等氧化物，而上部第二电极层可以包含如Ag、Mg、Yb、Mg∶Ag、Yb/Ag等金属、其它碱金属和碱土金属以及上述物质的组合。在另外的实例中，下部第二电极层可以横向延伸以覆盖阴影区域421，使得下部第二电极层形成成核促进性涂层1022。
在一些实施例中，可以对像素限定层401的表面进行处理以形成成核促进性涂层。图12示出了一个实施例，其中装置1105包含像素限定层401，所述像素限定层具有设置在其表面上的成核促进性涂层1022。具体地说，在图12的实施例中，像素限定层1022的表面(包含与阴影区域421相对应的区域和阴影区域421外部的区域)设置有成核促进性涂层1022。例如，可以在形成辅助电极501和图案化结构601之前设置成核促进性涂层1022。例如，可以在形成像素限定层401之后并且在形成辅助电极501和图案化结构601之前设置成核促进性涂层1022。在一些实施例中，通过处理像素限定层401的表面来形成成核促进性涂层1022。在一些实施例中，对像素限定层的表面进行化学和/或物理处理。例如，可以通过使像素限定层401的表面经受等离子体处理、UV处理和/或UV臭氧处理来对所述表面进行处理。不希望受到任何特定理论的束缚，假定这样的处理将在化学和/或物理上改变像素限定层401的表面，从而改变其性质。例如，像素限定层401的处理可能导致表面上的C-O或C-OH键的浓度增加、表面的粗糙度增加和/或某些种类和/或官能团(如卤素、含氮官能团和/或含氧官能团)的浓度增加，从而用作成核促进性涂层1022。尽管将成核促进性涂层1022仅设置在像素限定层401的表面上，但是应当理解，在一些实施例中，可以使用用于形成成核促进性涂层1022的材料来形成像素限定层401，并且因此整个像素限定层401可以用作成核促进性涂层。
图13示出了装置1106的一个实施例，其中在发射区域1201和非发射区域1204中均设置了成核促进性涂层1022。在所示实施例中，在已经沉积了第二电极801之后并且在沉积成核抑制性涂层901之前沉积成核促进性涂层1022。在这种实施例中，成核促进性涂层1022布置在第二电极801和成核抑制性涂层901之间，并且成核促进性涂层1022可以与第二电极801和成核抑制性涂层901直接接触。以这种方式，在沉积导电涂层1010期间，发射区域1201的表面被成核抑制性涂层901覆盖，并且因此抑制了导电涂层1010在发射区域1201中的沉积。在所示实施例中，还在像素限定层401的与阴影区域421相对应的表面上设置了成核促进性涂层1010。例如，可以使用用于沉积成核促进性材料的蒸发源朝着发射区域1201和非发射区域1204(包含像素限定层401的与阴影区域421相对应的表面)引导蒸发的成核促进性材料，使得蒸发的成核促进性材料入射在此类表面上。在一些实施例中，使用开放式掩模或不使用掩模来执行成核促进性涂层1022的沉积。在一些实施例中，相对于像素限定层401的与阴影区域421相对应的表面，蒸发通量的至少一部分指向非法向角度。例如，蒸发通量的至少一部分可以相对于像素限定层401的表面以小于90度的入射角入射到像素限定层401的表面上。例如，入射角小于约85度、小于约80度、小于约75度、小于约70度、小于约60度或小于约50度。通过引导包含以非法向角度入射到表面上的部分的蒸发通量，可以使阴影区域421暴露于蒸发通量。具体地说，由于蒸发通量包含指向非法向入射角的一部分，此类蒸发通量由于图案化结构的存在而被阻止撞击阴影区域421中的表面的可能性得以减小。在一些实施例中，所述蒸发通量的至少一部分是非准直的。在一些实施例中，装置1106在处理期间被移位。例如，包含基板100的装置1106在经受蒸发通量的同时被移位。在一些实施例中，使装置1106和基板100经受角位移、横向位移和/或竖直位移。在一些实施例中，包含基板100的装置1106绕旋转轴旋转。例如，旋转轴可以相对于基板100的表面105或平面基本法向地定向。在成核促进性涂层1022的沉积期间，还可以在图案化结构601的顶部上形成残留的成核促进性涂层1032。具体地说，在使用开放式掩模或不使用掩模沉积成核促进性涂层材料的实施例中形成这种残留的成核促进性涂层1032。如图所示，残留的成核促进性涂层1032布置在残留的第二电极811和残留的成核抑制性涂层911之间。
图14示出了装置1107的一个实施例，其中在基板100的表面105上形成辅助电极501，并且在表面105和阴影区域421中的导电涂层1010之间设置成核促进性涂层1022。关于图11、12和13的实施例所描述的成核促进性涂层1022的各种描述也可以应用于图14的实施例。例如，可以通过将成核促进性材料沉积在表面105的与阴影区域421相对应的一部分上，或者通过处理表面105的至少一部分以改变其性质来形成成核促进性涂层1022。在一些实施例中，对表面105进行化学和/或物理处理。例如，可以通过使表面105经受等离子体处理、UV处理和/或UV臭氧处理来对所述表面进行处理。在一些实施例中，成核促进性涂层1022覆盖非发射区域1204。在一些实施例中，成核促进性涂层1022覆盖发射区域1201和非发射区域1204。
图15A到15F是根据各个实施例的沉积在阴影区域421中的导电涂层1010的示意图。在所示实施例中，导电涂层1010沉积在阴影区域421中，所述阴影区域横向布置在辅助电极501和半导体层701、第二电极801和成核抑制性涂层901之间的表面515上。如上所述，第二电极801通常布置在半导体层701的顶部上，并且成核抑制性涂层901布置在第二电极801的顶部上。在图15A到15E的实施例中的每个实施例中，导电涂层1010与辅助电极501直接物理接触和电接触。
在图15A中，半导体层701、第二电极801和成核抑制性涂层901被示出为横向于阴影区域421的边界延伸。在这种实施例中，导电涂层1010的边缘在阴影区域421的边界处与第二电极801的边缘直接接触。此外，导电涂层1010的边缘在阴影区域421的边界处与半导体层701和成核抑制性涂层901的边缘直接接触。
在图15B中，半导体层701被示出为横向于阴影区域421的边界延伸。第二电极801和成核抑制性涂层901的对应边缘被示出为从阴影区域421的边界凹进。在这种实施例中，导电涂层1010远离辅助电极501延伸超过阴影区域421，使得导电涂层1010的边缘在阴影区域421外部的位置(例如，从阴影区域421的边界凹进的位置)处与第二电极801的边缘直接接触。
在图15C中，半导体层701的边缘被示出为从阴影区域421的边界凹进，并且半导体层701的这种边缘被第二电极801覆盖。第二电极801和成核抑制性涂层的边缘被示出为延伸到阴影区域421的边界，使得导电涂层1010的边缘在此边界处与第二电极801的边缘直接接触。
在图15D中，半导体层701和第二电极801的边缘从阴影区域421的边界凹进。半导体层的边缘被第二电极801覆盖，并且第二层801的边缘被成核抑制性涂层901覆盖。在这种实施例中，导电涂层1010的边缘可以在阴影区域421的边界处与成核抑制性涂层901的边缘直接接触。
在图15E中，半导体层701被示出为延伸到阴影区域421的边界。第二电极801布置在半导体层701上并且朝着辅助电极501延伸超过阴影区域421的边界，使得第二电极801覆盖阴影区域421的至少一部分。例如，第二电极801可以基本覆盖表面515的与阴影区域801相对应的部分。在其它实例中，第二电极801可以选择性地覆盖阴影区域801的一部分，使得第二电极801不与辅助电极501直接物理接触。成核抑制性涂层901设置在第二电极801上，并且被配置成使得第二电极801的与阴影区域421相对应的表面基本上不含成核抑制性涂层901或从所述成核抑制性涂层暴露。以这种方式，可以将导电涂层1010沉积在阴影区域421中的第二电极801上，以与辅助电极501和第二电极801直接物理接触和电接触。
在图15F中，示出了一个实施例，其中半导体层701、第二电极801和成核抑制性涂层901按图15E的实施例类似地布置，不同之处在于，第二电极801进一步延伸以覆盖辅助电极501的至少一部分。例如，第二电极801可以覆盖阴影区域421中的表面515和辅助电极501的表面，使得第二电极安置在辅助电极501和导电涂层1010之间的界面处。在这种实施例中，辅助电极501和导电涂层1010可以不直接物理接触；然而，辅助电极501、导电涂层1010和第二电极801可以仍然彼此电接触。
在一些实施例中，可能令人特别期望的是：将残留的成核抑制性涂层911沉积在图案化结构601的顶部上，从而基本上抑制导电涂层1010在图案化结构601的顶部上的沉积。例如，在一些情况下，导电涂层材料沉积在图案化结构601的顶部上，这种涂层可以横向生长以越过图案化结构601的顶部615的边缘，从而抑制导电涂层材料在阴影区域421中的沉积。因此，在一些实施例中，图案化结构601的上表面基本上不含导电涂层或从所述导电涂层暴露。
尽管在一些实施例中，第二电极801和导电涂层1010可能不直接接触(例如，第二电极801和导电涂层1010可能通过其它层和/或涂层在物理上彼此分开)，但是应当理解，第二电极801和导电涂层1010仍然可以电连接以允许电流在彼此之间流动，从而减小第二电极801的有效薄层电阻。例如，参考图15D的实施例，成核抑制性涂层901的厚度可以足够薄，以允许电流在没有实质性阻抗的情况下流过或隧穿。可替代地或附加地，可以使用导电材料形成成核抑制性涂层901，以允许导电涂层1010电连接至第二电极801。
特别是在具有像素限定层或长宽比(例如，高度与宽度的相对比率)相对高的堤结构的AMOLED装置中，使用比较方法将公共电极电连接至形成在基板的表面上的辅助电极是具有挑战性的。
在一方面，提供了一种用于制造光电子装置的方法，所述方法包含提供具有基板表面的基板。基板包含至少一个薄膜晶体管。第一电极和辅助电极安置在基板表面上。第一电极与至少一个薄膜晶体管电连通。堤结构安置在表面上，并且所述堤结构限定用于暴露辅助电极的通孔区域。例如，辅助电极表面可以在通孔区域中暴露。所述方法包含：将半导体层沉积在第一电极上；将第二电极沉积在半导体层上；将成核抑制性涂层沉积在第二电极上；以及处理成核抑制性涂层和通孔区域，以将导电涂层沉积在通孔区域中，同时成核抑制性涂层的至少一部分保持基本上未被导电涂层覆盖。在沉积导电涂层时，第二电极和辅助电极通过导电涂层电连接。在一些实施例中，通孔由堤结构限定。在一些实施例中，通孔区域由基本竖直延伸的通孔限定。在一些实施例中，通孔基本竖直地延伸穿过堤结构的一部分。在一些实施例中，另一个堤结构安置在表面上，并且通孔由在堤结构与另一个堤结构之间形成的间隙限定。例如，另一个堤结构可以与堤结构横向间隔地布置。在一些实施例中，堤结构的至少一部分横向地布置在第一电极和辅助电极之间。在一些实施例中，通过印刷来沉积半导体层的至少一部分。在一些实施例中，以非法向入射角沉积成核抑制性涂层。通孔区域基本上不含成核抑制性涂层。
图16示出了根据一个实施例制造的装置1108，其中装置1108包含一个或多个堤结构425a、425b、425c。在所示实施例中，装置1108包含与非发射区域1204相邻布置的发射区域1201。发射区域1201包含安置在基板100的表面105上的第一电极300、安置在第一电极300上的半导体层701以及安置在半导体层701上的第二电极801。例如，可以通过印刷技术(如通过喷墨印刷)来沉积半导体层701的至少一部分。非发射区域1204包含一个或多个堤结构425a、425b、425c。一个或多个堤结构425a、425b、425c通常限定特定的结构，例如阱，其可以由形成半导体层701的材料填充。辅助电极501设置在基板100的表面105上。在所示实施例中，辅助电极501布置在非发射区域1204中，并且在堤结构425b和425c之间限定的通孔区域448中。在一些实施例中，堤结构425b和425c可以在物理上断开或隔离，使得在堤结构425b和相邻堤结构425c之间限定了通孔450。在这种实施例中，通孔区域448对应于由形成通孔450的堤结构425b、425c的壁限定的区域。在一些实施例中，堤结构425b和425c可以一体地形成或形成为连续结构。在此类实施例中，通孔450可以延伸穿过堤结构425b、425c以限定通孔区域448。例如，通孔450可以基本竖直于辅助电极501的表面延伸。非发射区域1204进一步包含安置在通孔区域448中的导电涂层1010。在所示实施例中，导电涂层1010安置在通孔450内部，并且与辅助电极501和第二电极801电接触。在一些实施例中，导电涂层1010与辅助电极448和/或第二电极801直接物理接触。成核抑制性涂层901安置在发射区域1201和非发射区域1204中。成核抑制性涂层901安置在第二电极801的表面上。通孔区域448基本上不含成核抑制性涂层901或未被所述成核抑制性涂层覆盖，以允许导电涂层1010沉积在其上。在一些实施例中，通过以下来沉积成核抑制性涂层901：蒸发成核抑制性涂层材料以产生蒸发通量，并使第二电极801的表面经受所述蒸发通量以在其上沉积成核抑制性涂层901。为了减小成核抑制性涂层材料的蒸发通量入射到通孔区域448上的可能性，成核抑制性涂层材料的蒸发通量可以指向非法向入射角。具体地说，通过设置长宽比相对高的堤结构425b、425c，减小了指向非法向入射角的蒸发通量到达布置在由堤结构425b、425c形成的通孔区域448中的辅助电极501的表面的可能性。因此，减少了成核抑制性涂层901在通孔区域448和辅助电极501的表面中的沉积。在一些实施例中，可以通过将用于形成成核抑制性涂层901的材料选择性地印刷到第二电极801的表面上来沉积成核抑制性涂层901。例如，可以使用如喷墨印刷等各种印刷技术来沉积成核抑制性涂层901。
将意识到，在各个实施例中描述的特征也可以适用于在其它实施例中描述的其它特征，并且可以与其它实施例中描述的其它特征组合。例如，参考图16的实施例，装置1108可以进一步设置有成核促进性涂层，例如在堤结构425b、425c的表面上。
在一方面，提供了一种光电子装置。所述光电子装置包含：第一电极和第二电极；安置在所述第一电极和所述第二电极之间的半导体层；安置在所述第二电极的至少一部分上的成核抑制性涂层；具有侧壁的辅助电极；以及与所述侧壁相邻布置的导电涂层，所述导电涂层与所述辅助电极和所述第二电极电连接。
在图17A中示出了根据一个实施例的光电子装置1109。装置1109包含基板100，所述基板包含一个或多个TFT 200。在基板100的表面105上形成第一电极300，使得第一电极300与TFT 200电子连通。然后，在基板100的表面105上设置像素限定层401，使得PDL 401限定开口，第一电极300的表面通过所述开口暴露。由PDL 401限定的每个开口通常对应于装置1109的发射区域1201。在所示实施例中，辅助电极503被示出为设置在PDL 401上。例如，可以将辅助电极503安置在PDL 401的表面上，使得辅助电极503与PDL 401物理接触。例如，可以使其上设置有辅助电极503的PDL 401的表面电绝缘。装置1109进一步包含安置在第一电极300上的半导体层701和安置在半导体层701上的第二电极801。然后，将成核抑制性涂层901安置在第二电极801的至少一部分上。在一些实施例中，第二电极801的与发射区域1201相对应的至少一部分被成核抑制性涂层901覆盖。在一些另外的实施例中，第二电极801的与非发射区域1204相对应的部分也被成核抑制性涂层901覆盖。导电涂层1010与辅助电极503相邻安置，以使辅助电极1010和第二电极801电连接。
图17B示出了辅助电极503附近的装置1109的细节。在所示实施例中，辅助电极503包含顶部513、基部512和在顶部513和基部512之间延伸的侧壁517。基部512可以相对于顶部513凹进，以形成限定悬突部(overhang)的辅助电极503。换句话说，顶部513可横向延伸，以阻挡下表面中比由底部512覆盖的区域更大的区域。以这种方式，在顶部513和基部512之间延伸的侧壁517形成了一个悬突轮廓。例如，侧壁517相对于下表面的法线的切线角θA可以等于或大于约10度、等于或大于约20度、等于或大于约30度、等于等于或大于约40度、等于或大于约45度、等于或大于约50度、等于或大于约55度或等于或大于约60度。在一些实施例中，由于辅助电极503的悬突轮廓而在辅助电极503附近形成了阴影区域521。因此，在一些实施例中，可以防止半导体层701、第二电极801和成核抑制性涂层901沉积在阴影区域521中。在此类实施例中，阴影区域521基本上不含半导体层701、第二电极801和成核抑制性涂层901或基本上从所述半导体层、第二电极和成核抑制性涂层暴露。例如，特别是在使用开放式掩模或不使用掩模进行用于形成半导体层701、第二电极801和成核抑制性涂层901的材料的沉积的实施例中，此类材料也可能沉积在辅助电极503上。例如，如图17A和17B所示，可以在辅助电极503的上表面上依次沉积残留的半导体层711、残留的第二电极811和残留的成核抑制性涂层911。根据上文详述的工艺，将导电涂层1010选择性地沉积在阴影区域521中。在所示实施例中，导电涂层1010被安置成与辅助电极503的侧壁517直接物理接触。在一些实施例中，导电涂层1010也可以被安置成与PDL 401的表面直接物理接触。导电涂层1010还可以与第二电极801接触，以与其建立电接触。
图18示出了光电子装置1110的另一个实施例，其中辅助电极503直接安置在基板100的表面105上。具体地说，装置1110包含基板100，所述基板包含一个或多个TFT 200。基板100限定表面105，第一电极300和辅助电极503安置在所述表面上。在一些实施例中，第一电极300和辅助电极503使用相同的材料形成。在一些情况下，这对于简化形成第一电极300和辅助电极503的沉积和图案化工艺可能是有利的。例如，表面105可以由电绝缘材料提供，使得第一电极300和辅助电极电极503彼此电绝缘。然后设置PDL 401以覆盖第一电极300的一部分，从而定义发射区域1201。然后，在发射区域1201和非发射区域1204上依次沉积半导体层701、第二电极801和成核抑制性涂层901。然而，由于辅助电极503的悬突轮廓，半导体层701、第二电极801和成核抑制性涂层901在辅助电极503附近形成的阴影区域521中的沉积基本上被抑制。在所示实施例中，阴影区域521布置在装置1110的一部分中，介于辅助电极503和PDL 401之间。例如，辅助电极503和PDL 401可以在横向上彼此间隔开，并且阴影区域521可以布置在基板100的表面105上，介于辅助电极503的基部521和PDL 401的边缘421之间。根据所描述的工艺，导电涂层1010选择性地沉积在阴影区域521中，以使辅助电极503和第二电极801电接触。
图19A到图19J示出了根据各个实施例的包含辅助电极503和导电涂层1010的装置的一部分的横截面侧视图。
在图19A中，示出了一个实施例，其中半导体层701横向延伸到阴影区域521中，同时阴影区域521基本上不含第二电极801和成核抑制性涂层901或从所述第二电极和成核抑制性涂层暴露。在所示实施例中，导电涂层1010沉积在阴影区521中的半导体层701上。例如，导电涂层1010可以直接沉积在半导体层701和/或辅助电极503的侧壁517上并与其接触。导电涂层1010也与第二电极801接触，以将辅助电极503电连接至第二电极801。残留的半导体层711、残留的第二电极811和残留的成核抑制性涂层911依次沉积在辅助电极503的顶部上。
在图19B中，示出了一个实施例，其中半导体层701和第二电极801均横向延伸到阴影区域521中，同时阴影区域521基本上不含成核抑制性涂层901或从所述成核抑制性涂层暴露。在所示实施例中，导电涂层1010沉积在阴影区域521中的第二电极801上。例如，导电涂层1010可以直接沉积在第二电极801和/或辅助电极503的侧壁517上并与其接触。以这种方式，导电涂层1010将辅助电极503电连接至第二电极801。
在图19C中，示出了一个实施例，其中半导体层701和第二电极801均横向延伸到阴影区域521中，同时阴影区域521基本上不含成核抑制性涂层901或从所述成核抑制性涂层暴露。在所示实施例中，导电涂层1010沉积在第二电极801上，并且远离辅助电极503横向延伸，以与成核抑制性涂层901的一部分重叠。例如，导电涂层1010可以包含由于导电涂层1010的横向生长而与成核抑制性涂层901重叠的部分。在一些实施例中，导电涂层1010横向延伸超过阴影区域521。在一些另外的实施例中，导电涂层1010安置在装置的非发射区域中，并且装置的发射区域基本上不含导电涂层1010或从所述导电涂层暴露。
在图19D中，示出了一个实施例，其中半导体层701、第二电极801和成核抑制性涂层901均横向延伸到阴影区域521中。例如，成核抑制性涂层901的厚度可以是渐缩的，使得阴影区域521中的成核抑制性涂层901的厚度小于阴影区域521外部的成核抑制性涂层901的厚度。类似地，在一些实例中，阴影区域521中的半导体层701和第二电极801的厚度可以是渐缩的，使得所述厚度小于阴影区域521外部的相应厚度。在所示实施例中，导电涂层1010可以沉积在辅助电极503的侧壁517上，并与成核抑制性涂层901接触。图19E示出了一个实施例，其中成核抑制性涂层901的厚度基本均匀。图19F示出了一个实施例，其中导电涂层1010远离辅助电极503横向延伸，以覆盖装置的阴影区域521外部的一部分。在图19D、19E和19F的实施例中，成核抑制性涂层901的厚度可以足够薄，以允许在导电涂层1010和成核抑制性涂层901下方的第二电极801之间建立电接触。例如，成核抑制性涂层901的厚度可以小于或等于约15nm、小于或等于约10nm、小于或等于约8nm或小于或等于约5nm。
在图19G中，示出了一个实施例，其中半导体层701安置在阴影区域521和辅助电极503的侧壁517中。例如，半导体层701可以连续地安置以覆盖阴影区域521、侧壁517和辅助电极503的上表面。在另一个实例中，半导体层701可以在此类表面上形成为离散的、不连续的涂层。在一些实施例中，安置在侧壁517上的半导体层701的厚度小于安置在装置的其它部分中(例如在阴影区域521外部的区域中)的半导体层701的厚度。第二电极801和成核抑制性涂层901被示出为沉积在阴影区域521外部的区域中的半导体层701上。然而，在一些实施例中，第二电极801和/或成核抑制性涂层901可以朝着辅助电极503横向延伸，以覆盖阴影区域521。导电涂层1010沉积在半导体层701上的阴影区域521中。例如，导电涂层1010可以与半导体层701的安置在阴影区域521和侧壁517中的部分直接物理接触。在这种实施例中，例如，半导体层701的安置在侧壁517上的部分可以足够薄，以允许在辅助电极503和导电涂层1010之间建立电连接。
在图19H中，示出了一个实施例，其中辅助电极503限定台阶边缘。在所示实施例中，辅助电极503的侧壁517是基本竖直的。因此，在这种实施例中，由于辅助电极503的存在而不会形成阴影区域。在一些实施例中，辅助电极的侧壁517基本上不含成核抑制性涂层901或从所述成核抑制性涂层暴露，使得导电涂层1010沉积在其上。然后可以形成导电涂层1010，使得导电涂层1010远离辅助电极503横向延伸，以与第二电极801重叠。尽管成核抑制性涂层901被示出为布置在导电涂层1010和第二电极801之间，然而，成核抑制性涂层901仍可以被配置成允许在导电涂层1010和第二电极801之间建立电连接。
在图19I中，示出了一个实施例，其中阴影区域521基本上不含半导体层521和成核抑制性涂层901或基本上从所述半导体层和成核抑制性涂层暴露。不同之处在于，第二电极801横向延伸以覆盖阴影区域521的至少一部分。在这种实施例中，将导电涂层1010安置在阴影区域521中的第二电极801的顶部上，使得其与辅助电极503和第二电极801二者直接物理接触和电接触。
在图19J中，示出了一个实施例，其中第二电极801被安置成覆盖阴影区域521和辅助电极503的至少一部分。在所示实施例中，第二电极801基本上覆盖辅助电极503的侧壁517以及安置在辅助电极503的顶表面上的残留的半导体层711。在这种布置中，例如，第二电极801被提供为连续的或单个的整体结构，并且因此可能不存在残留的第二电极。导电涂层1010安置在阴影区域521中的第二电极801上。
图20A到20I示出了根据各个实施例的辅助电极503，其中辅助电极503包括下部531和上部533。
在图20A和20B中，下部531包含渐缩的轮廓，使得下部531的底部宽度较窄。下部531限定线性渐缩的侧壁，并且上部533被示出为具有基本竖直的侧壁。下部531和上部533一起限定辅助电极503，所述辅助电极限定用于提供阴影区域的悬突。在图20A所示的实施例中，下部531的厚度大于上部533的厚度。在根据图20B的另一个实施例中，上部533的厚度大于下部531的厚度。在又一个实施例中，上部533和下部531的厚度基本相同。
在图20C和20D中，下部531包含由凹形侧壁限定的渐缩的轮廓。上部533被示出为具有基本竖直的侧壁。下部531和上部533一起限定辅助电极503，所述辅助电极限定用于提供阴影区域的悬突。在图20C所示的实施例中，下部531的厚度大于上部533的厚度。在根据图20D的另一个实施例中，上部533的厚度大于下部531的厚度。在又一个实施例中，上部533和下部531的厚度基本相同。
在图20E中，下部531和上部533均包含基本竖直的侧壁。下部531的宽度被示出为比上部533的宽度窄，使得下部531和上部533一起限定辅助电极503，所述辅助电极限定悬突。
在图20F中，下部531包含具有弯曲的侧壁的部分和具有基本竖直的侧壁的部分。宽度比下部531大的上部533布置在下部531的顶部上。以这种方式，形成了限定悬突轮廓的辅助电极503。
在图20G中，示出了一个实施例，其中下部531包含渐缩的部分和凹形部分。以这种方式，由辅助电极503形成凹陷以提供阴影区域。
在图20H中，上部533和下部531均限定线性渐缩的轮廓。例如，下部531的斜率可以比上部533的斜率陡，使得辅助电极503的底部比上部窄。
在图20I中，上部533限定线性渐缩的轮廓，而下部531限定凹形轮廓。
在一些实施例中，下部531和上部533包含不同的材料。例如，下部531可以包含第一材料，而上部533可以包含第二材料。第一材料和第二材料的实例包含但不限于金属、合金、金属合金、氧化物(包含导电氧化物)及其组合。此类材料的实例包含但不限于ITO、ZnO、IZO、Ag、Cu、Mo、Al、Ti及其组合，包含如Mo/Al/Mo和Ag/ITO等实例。在一些实例中，辅助电极503可以包含另外的部分和/或材料。在一些实施例中，辅助电极503使用一种或多种导电材料形成。在一些实施例中，辅助电极503包含介电材料、半导体材料和/或绝缘材料。例如，下部531可以包含诸如金属、合金、金属合金和导电氧化物等导电材料，而上部533可以包含介电材料、半导体材料和/或绝缘材料。
在一些实施例中，用于形成下部531的材料可以具有与用于形成上部533的材料不同的蚀刻速率。例如，当下部531和上部533经受蚀刻工艺时，下部531的蚀刻速率可以大于上部533的蚀刻速率。以这种方式，可以形成限定悬突轮廓的辅助电极503。
在一些实施例中，下部531和上部533彼此一体地形成或连续形成，以提供单个整体结构。在此类实施例中，例如，下部531和上部533可以使用相同的材料形成。
在以上各个实施例中，辅助电极503已被示出为具有基本对称的轮廓。在其它实施例中，辅助电极503可以具有非对称轮廓。例如，辅助电极503可以沿着一个侧壁而不沿着其它侧壁限定悬突轮廓。
尽管在一些实施例中已将半导体层701示出为安置在发射区域1201和非发射区域1204二者中，但是应当理解，在其它实施例中，半导体层701可以选择性地沉积在发射区域1201中。
在一些实施例中，可能令人特别期望的是：将残留的成核抑制性涂层911沉积在辅助电极911的上表面上，从而基本上抑制导电涂层1010在辅助电极911的顶部上的沉积。例如，在一些情况下，导电涂层材料沉积在辅助电极911的顶部上，这种涂层可以横向生长以越过辅助电极911的顶部513的边缘，从而抑制导电涂层材料在阴影区域521和/或侧壁517中的沉积。因此，在一些实施例中，辅助电极911的上表面基本上不含导电涂层或从所述导电涂层暴露。
在一些实施例中，辅助电极503的厚度或高度大于半导体层701的厚度。例如，辅助电极503的厚度可以等于或大于约200nm、等于大于或等于约250nm、等于或大于约300nm、等于或大于约350nm、等于或大于约500nm、等于或大于约600nm、等于或大于约750nm、等于或大于约800nm或等于或大于约1μm。例如，辅助电极503的厚度可以等于或大于约1.1倍、等于或大于约1.3倍、等于或大于约1.5倍、等于或大于约1.6倍、等于或大于约2倍、等于或大于约3倍、等于或大于约5倍或等于或大于约10倍的半导体层701的厚度。通过提供厚度大于半导体层701的厚度的辅助电极503，辅助电极503的侧壁517基本上不含成核抑制性涂层901或从所述成核抑制性涂层暴露的可能性增加。
在一些实施例中，在阴影区域中设置第二电极或其一部分。现在参考图21，示出了一个实施例，其中第二电极801安置在阴影区域421中，所述阴影区域设置在装置2101的非发射区域1204中。在所示实施例中，第二电极801形成为跨发射区域1201和非发射区域1204的完整或连续结构。例如，第二电极801也可以安置在用于提供阴影区域421的图案化结构601的横向延伸部分的表面617上，以及图案化结构601的顶表面619上。以这种方式，例如，第二电极801可以基本上覆盖图案化结构601。在沉积成核抑制性涂层901之后再沉积导电涂层1010时，导电涂层1010沉积在第二电极801的顶部上并与所述第二电极电接触。在一些实施例中，发射区域1201中的第二电极801的厚度大于阴影区域421中的第二电极801的厚度。例如，在第二电极801的沉积期间，由于存在图案化结构601，可以抑制用于形成第二电极801的蒸发通量的至少一部分入射到表面105的与阴影区域421相对应的部分上。在其它实例中，第二电极801可以包含下部和上部，并且第二电极801的下部和上部中的单个可以沉积在阴影区域421中同时两个部分均沉积在发射区域1201中，从而在第二电极801的厚度上产生差异。如图21的实施例所示，辅助电极501的至少一部分可以被第二电极801覆盖，并且因此辅助电极501和第二电极801可以彼此电接触。然而，在一些情况下，可能令人期望的是：在阴影区域421中设置导电涂层1010，例如，以减小辅助电极501和导电涂层1010之间的接触电阻。例如，在一些情况下，以这种配置设置导电涂层1010可能还会增加电接触的可靠性。例如，图21的实施例中的第二电极801可以包含透明导电氧化物。这种透明导电氧化物的实例包含但不限于以下：ITO、IZO和ZnO。
图22示出了装置2201的一个实施例，其中在装置2201的发射区域1201和非发射区域1204中设置了透明导电涂层951。例如，装置2201可以与图7的实施例中的装置1101基本相同地制造，直到沉积导电涂层1010的步骤。再次参考图22，在沉积导电涂层1010之后，使用开放式掩模或不使用掩模来沉积透明导电涂层951。例如，可以使用如溅射法等物理气相沉积工艺来沉积透明导电涂层951，所述溅射法可能会导致用于形成透明导电涂层951的材料的蒸发通量的至少一部分入射到阴影区域421和图案化结构601的表面上。因此，在图22所示的实施例中，透明导电涂层951被设置为覆盖装置2201的发射区域1201和非发射区域1204的连续或单个整体结构。例如，透明导电涂层951可以与辅助电极501和导电涂层1010直接物理和电接触。在一些实施例中，透明导电涂层951也可以与第二电极801的一部分直接物理和电接触。在发射区域1201中，透明导电涂层951安置在成核抑制性涂层901上。在此类实施例中，应当理解，用于形成透明导电涂层951的材料与用于形成导电涂层1010的材料不同，使得透明导电涂层951在成核抑制性涂层901上的沉积基本上不被抑制。例如，透明导电涂层951可以包含透明导电氧化物。这种透明导电氧化物的实例包含但不限于以下：ITO、IZO和ZnO。可能特别有利的是：设置这种透明导电涂层951以便增强电接触的可靠性、使装置2201的表面平坦化以促进封装和/或光学输出耦合。
尽管已经分别关于装置2101和2201的实施例描述了示出阴影区域421中第二电极801的存在以及透明导电涂层951的存在的实施例，但是应当理解，此类特征可以类似地应用于本文描述的装置的其它实施例。
在一些实施例中，装置被配置成使得在由所述装置发射的光的光路中，其基本上不含导电氧化物材料或省略了所述导电氧化物材料的存在。例如，在发射区域1201中，可以从半导体层701上的所有层和涂层中省略导电氧化物材料的存在。例如，可以从第二电极801、成核抑制性涂层901以及可在其上沉积的任何另外的层或涂层中省略导电氧化物材料。在一些情况下，可能令人期望的是：省略导电氧化物材料的存在，以减少装置发出的光的任何吸收和/或反射。例如，如ITO和IZO等导电氧化物材料(特别是当以足够的厚度沉积时)可以吸收可见光谱的蓝色区域中的光。这通常降低了装置的效率和性能，并且是不期望的。
在一些实施例中，光电子装置进一步包含覆盖层或输出耦合层。例如，可以直接在第二电极801的表面上或成核抑制性涂层901的表面上设置覆盖层或输出耦合层。具体地说，可以在一个或多个发射区域中设置这种覆盖层或输出耦合层。在一些实施例中，成核抑制性涂层901可以充当覆盖层或输出耦合层或形成所述覆盖层或输出耦合层的一部分。
在一些实施例中，光电子装置进一步包含封装层。这种封装层的实例包含但不限于玻璃盖、阻挡膜、阻挡粘合剂和薄膜封装。例如，封装层可以布置在第二电极801和成核抑制性涂层901上。在一些实施例中，光电子装置进一步包含另外的光学和/或结构层、涂层和组件。实例包含但不限于以下：偏振器、滤色器、防反射涂层、防眩涂层、防护玻璃和光学透明粘合剂(OCA)。
在一些实施例中，可以选择性地在显示面板的某些区域中设置辅助电极501、503、导电涂层1010和图案化结构601。例如，可以在显示面板的一个或多个边缘处或附近设置前述特征中的任何特征，以将前平面的一个或多个元件(例如，第二电极)电连接至后平面的一个或多个元件。在一些实施例中，可以从显示面板的某些区域中省略辅助电极501、503、导电涂层1010和图案化结构601。例如，在需要相对高的像素密度的情况下，除了在面板的一个或多个边缘处或附近，此类特征可以从显示面板的部分中省略。在这种情况下，可能仍然期望沿着显示面板的一个或多个边缘设置前述特征中的任何特征，例如，以从定位在一个或多个边缘处的辅助电极向阴极供应并分配电流。例如，这种实施对于减小显示面板的边框可能是特别令人期望的。
在一些实施例中，导电涂层的薄层电阻等于或小于第二电极的薄层电阻。
如本文所使用的，术语“重叠(overlap或overlapping)”应理解为是指两个或更多个层和/或结构被布置成与垂直于其上安置有两个或更多个层和/或结构的下表面绘制的线相交。
在一些实施例中，残留的第二电极和残留的成核抑制性涂层被去除和/或不被沉积，因此，图案化结构的表面被暴露。
不希望限于特定的理论，假定设置成核促进性涂层1022可以促进导电涂层1010沉积到某些表面上。在一些实施例中，成核促进性涂层包含富勒烯。在一些实施例中，成核促进性涂层包含金属。如本文所使用的，术语“富勒烯”是指包含碳分子的材料。富勒烯分子的实例包含碳笼分子，所述碳笼分子包含有包含多个碳原子的三维骨架，这些碳原子形成一个封闭的壳，并且形状可以是球形或半球形。富勒烯分子可以被称为Cn，其中n是与富勒烯分子的碳骨架中所包含的碳原子数相对应的整数。富勒烯分子的实例包含Cn，其中n在50到250的范围内，如C60、C70、C72、C74、C76、C78、C80、C82和C84。富勒烯分子的另外的实例包含管状或圆柱形的碳分子，如单壁碳纳米管和多壁碳纳米管。
用于形成成核抑制性涂层的合适材料包含表现出或表征为以下的材料：对导电涂层的材料的初始粘附概率不大于或小于约0.3(或30％)、或不大于或小于约0.2、或不大于或小于约0.1、或不大于或小于约0.05，并且更具体地说，不大于或小于约0.03、不大于或小于约0.02、不大于或小于约0.01、不大于或小于约0.08、不大于或小于约0.005、不大于或小于约0.003、不大于或小于约0.001、不大于或小于约0.0008、不大于或小于约0.0005或不大于或小于约0.0001。
在一些实施例中，用于形成成核抑制性涂层的合适材料包含表现出或表征为以下的材料：对导电涂层的材料的初始粘附概率介于约0.03和约0.0001之间、介于约0.03和约0.0003之间、介于约0.03和约0.0005之间、介于约0.03和约0.0008之间、介于约0.03和约0.001之间、介于约0.03和约0.005之间、介于约0.03和约0.008之间或介于约0.03和约0.01之间。在一些实施例中，用于形成成核抑制性涂层的合适材料包含表现出或表征为以下的材料：对导电涂层的材料的初始粘附概率介于约0.02和约0.0001之间、介于约0.02和约0.0003之间、介于约0.02和约0.0005之间、介于约0.02和约0.0008之间、介于约0.02和约0.001之间、介于约0.02和约0.005之间、介于约0.02和约0.008之间或介于约0.02和约0.01之间。在一些实施例中，用于形成成核抑制性涂层的合适材料包含表现出或表征为以下的材料：对导电涂层的材料的初始粘附概率介于约0.01和约0.0001之间、介于约0.01和约0.0003之间、介于约0.01和约0.0005之间、介于约0.01和约0.0008之间、介于约0.01和约0.001之间、介于约0.01和约0.005之间或介于约0.01和约0.008之间。在一些实施例中，用于形成成核抑制性涂层的合适材料包含表现出或表征为以下的材料：对导电涂层的材料的初始粘附概率介于约0.008和约0.0001之间、介于约0.008和约0.0003之间、介于约0.008和约0.0005之间、介于约0.008和约0.0008之间、介于约0.008和约0.001之间或介于约0.008和约0.005之间。在一些实施例中，用于形成成核抑制性涂层的合适材料包含表现出或表征为以下的材料：对导电涂层的材料的初始粘附概率介于约0.005和约0.0001之间、介于约0.005和约0.0003之间、介于约0.005和约0.0005之间、介于约0.005和约0.0008之间或介于约0.005和约0.001之间。
用于形成成核促进性涂层的合适材料包含表现出或表征为以下的材料：对导电涂层的材料的初始粘附概率为至少约0.4(或40％)、至少约0.5(或50％)、至少约0.6(或60％)、至少约0.7、至少约0.75、至少约0.8、至少约0.9、至少约0.93、至少约0.95、至少约0.98或至少约0.99。用于形成成核促进性涂层的合适材料的实例包含但不限于以下：金属(包含碱金属、碱土金属、过渡金属、过渡后金属)、金属氟化物、金属氧化物、富勒烯以及前述两个或更多个的混合物。此类材料的实例包含但不限于以下：Ca、Ag、Mg、Yb、ITO、IZO、ZnO、氟化镱(YbF3)、氟化镁(MgF2)和氟化铯(CsF)。
其上沉积有各种涂层的基板100可以包含一个或多个在前述实施例中未具体示出或描述的另外的有机和/或无机层。基板100可以进一步包含被包含在有源矩阵或无源矩阵OLED装置中的一个或多个晶体管以及其它电子部件(如电阻器和电容器)。例如，基板100可以包含一个或多个顶栅薄膜晶体管(TFT)、一个或多个底栅TFT和/或其它TFT结构。TFT可以是n型TFT或p型TFT。TFT结构的实例包含那些包含非晶硅(a-Si)、铟镓锌氧化物(IGZO)和低温多晶硅(LTPS)的结构。
基板100还可以包含用于支撑上述另外的有机和/或无机层的基座基板。例如，基座基板可以是柔性或刚性的基板。基座基板可以包含例如硅、玻璃、金属、聚合物(例如，聚酰亚胺)、蓝宝石或其它适合用作基座基板的材料。
在所述装置为电致发光量子点装置的另一个实施例中，电致发光层通常包含量子点，当供应电流时所述量子点发射光。
还应理解，用于沉积各种层或涂层(包含导电涂层、成核抑制性涂层和成核促进性涂层)中的任何层或涂层的开放式掩模可以“掩盖”或防止材料在基板的某些区域上的沉积。然而，与用于形成特征尺寸为数十微米或更小的相对较小特征的精细金属掩模(FMM)不同，开放式掩模的特征尺寸通常与所制造的OLED装置的尺寸相当。例如，开放式掩模可以在制造期间掩盖显示装置的边缘，这将导致开放式掩模具有近似对应于显示装置的尺寸的孔(例如，对于微型显示器为约1英寸，对于移动显示器为约4-6英寸，对于笔记本电脑或平板电脑显示器为约8-17英寸，依此类推)。例如，开放式掩模的特征尺寸可以为约1cm或更大。因此，形成在开放式掩模中的孔的尺寸通常被确定为涵盖多个发射区域或像素，这些发射区域或像素在一起形成显示装置。
尽管在装置的一些实施例中，已将第一电极300描述为阳极，并且第二电极801被描述为阴极，但是应当理解，在其它实施例中，第一电极300可以是阴极，并且第二电极801可以是阳极。
在一些实施例中，成核抑制性涂层901可以充当光学涂层。例如，成核抑制性涂层901可以改变从装置的发射区域1201发射出的光的性质或特性。在一些实施例中，成核抑制性涂层901可以表现出一定程度的雾度，以引起光散射。例如，成核抑制性涂层901可以包括结晶材料，所述结晶材料用于使透射过成核抑制性涂层901的光散射。例如，这种光散射可用于增强来自装置的光的输出耦合。在一些实施例中，成核抑制性涂层901最初沉积为基本上非结晶的(例如，基本上无定形的)涂层。在沉积导电涂层1010之后，成核抑制性涂层901可以结晶以充当光学涂层。
尽管像素限定层401通常被示出为具有线性倾斜的表面以形成用于限定发射区域1201的“堤”，但是应当理解，像素限定层401的形状、长宽比、厚度、宽度和构造在其它实施例中可以不同。例如，像素限定层401可以形成有更陡峭或更逐渐倾斜的部分。在其它实例中，像素限定层401可以被配置为覆盖第一电极300的一个或多个边缘的基本竖直延伸的结构。例如，像素限定层401可以被配置用于通过溶液加工技术(例如，通过包含喷墨印刷的印刷)沉积半导体层。
在本文描述的各个实施例中，将理解的是，如果需要的话，可以省略开放式掩模的使用。具体地说，可替代地在不使用掩模的情况下进行本文所述的开放式掩模沉积工艺，使得整个目标表面被暴露。
除非上下文另外明确指出，否则将理解的是，以单数形式描述的特征、组件和/或元件也可以以复数形式提供，反之亦然。例如，尽管已经将装置的各个实施例描述为包含一个发射区域和一个非发射区域，但是应当理解，这种设备可以进一步包含另外的发射区域和非发射区域。例如，装置可以包含多个发射区域。所述多个发射区域可以进一步包含被配置成发射与红色、蓝色、绿色、白色和/或任何其它颜色相对应的光的发射区域。装置还可以包含多个薄膜晶体管和多个第一电极。在此类实施例中，多个第一电极中的每个第一电极可以电连接至多个薄膜晶体管中的至少一个薄膜晶体管。
已经参考使用蒸发工艺形成的各种层或涂层描述了至少一些上述实施例，所述各种层或涂层包含成核促进性涂层、成核抑制性涂层和导电涂层。将会理解，蒸发工艺是一种PVD工艺，其中一种或多种源材料在低压(例如，真空)环境下蒸发或升华，并通过一种或多种蒸发的源材料的去升华作用而沉积在目标表面上。可以使用各种不同的蒸发源来加热源材料，因此，应当理解，可以以各种方式加热源材料。例如，可以通过电灯丝、电子束、感应加热或电阻加热来加热源材料。另外，可以使用其它合适的工艺(包含光刻、印刷、OVPD、LITI图案化及其组合)来沉积和/或图案化这种层或涂层。这些工艺也可以与蔽荫掩模结合使用以获得各种图案。
尽管已经出于沉积成核促进性材料、成核抑制性材料和第二电极的目的参考蒸发描述了某些工艺，但是应当理解，可以使用各种其它工艺来沉积这些材料。例如，可以使用其它PVD工艺(包含溅射)、CVD工艺(包含等离子体增强化学气相沉积(PECVD))或用于沉积此类材料的其它合适的工艺来进行沉积。在一些实施例中，通过使用电阻加热器加热镁源材料来沉积镁。在其它实施例中，可以将镁源材料装载在加热的坩埚、加热的舟皿、Knudsen池(例如，渗出蒸发器源)或任何其它类型的蒸发源中。
用于沉积导电涂层的沉积源材料可以是混合物或化合物，并且在一些实施例中，混合物或化合物的至少一种组分在沉积期间不沉积在基板上(或与例如镁相比沉积的量相对较少)。在一些实施例中，源材料可以是铜镁(Cu-Mg)混合物或Cu-Mg化合物。在一些实施例中，用于镁沉积源的源材料包含镁和具有比镁更低的蒸气压的材料，例如Cu。在其它实施例中，用于镁沉积源的源材料是基本上纯的镁。具体地说，与纯镁(99.99％和更高纯度的镁)相比，基本上纯的镁可表现出基本相似的性质(例如，在成核抑制和促进涂层上的初始粘附概率)。例如，基本上纯的镁在成核抑制性涂层上的初始粘附概率可以在99.99％纯度的镁在成核抑制性涂层上的初始粘附概率的±10％以内或±5％以内。镁的纯度可以为约95％或更高、约98％或更高、约99％或更高或约99.9％或更高。用于沉积导电涂层的沉积源材料可以包含代替镁或与镁结合的其它金属。例如，源材料可以包含高蒸气压材料，如镱(Yb)、镉(Cd)、锌(Zn)或其任意组合。
如本文所使用的，术语“基本上(substantially)”、“基本(substantial)”、“近似(approximately)”和“约(about)”用于描述和解释小的变化。当与事件或情形结合使用时，这些术语可以指事件或情形精确发生的情况，以及事件或情形非常接近地发生的情况。例如，当与数值结合使用时，所述术语可以指代小于或等于所述数值的±10％的变化范围，如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％。例如，如果第一数值处于小于或等于第二数值的±10％的变化范围内，如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或者小于或等于±0.05％，则第一数值可以被视为与第二数值基本相同或近似相同。
在一些实施例的描述中，设置在一个组件“上(on或over)”的另一个组件或“覆盖(covering或covers)”一个组件的另一个组件可以涵盖前一组件直接位于后一组件上(例如，与其物理接触)的情况，以及在前一组件与后一组件之间定位有一或多个中间组件的情况。
另外，数量、比率和其它数值在本文中有时以范围格式呈现。可以理解的是，此类范围格式是为了方便和简洁而使用的，并且应该灵活地理解为不仅包含明确指定为范围的界限的数值，而且还包含所述范围内涵盖的所有单独数值或子范围，如同每个数值和子范围被明确指定一样。
尽管已经参考某些特定实施例描述了本公开，但是其各种修改对于本领域技术人员将是显而易见的。本文提供的任何实例仅出于说明本公开的某些方面的目的而包含在内，而无意以任何方式限制本公开。例如，关于本文的特定实施例或实例描述的各种特征可以与其它实施例或实例的特征组合。本文提供的任何附图仅出于说明本公开的某些方面的目的，并且可能未按比例绘制并且不以任何方式限制本公开。本文所附权利要求的范围不应受以上描述中阐述的特定实施例限制，而应被赋予与本公开整体上一致的其全部范围。本文引用的所有文献的公开内容均通过引用整体并入本文。

Claims (70)

1.一种光电子装置，其包括：
基板，所述基板具有表面；
第一电极，所述第一电极安置在所述表面上；
半导体层，所述半导体层安置在所述第一电极的至少一部分上；
第二电极，所述第二电极安置在所述半导体层上；
成核抑制性涂层，所述成核抑制性涂层安置在所述第二电极的至少一部分上；
安置在所述表面上的图案化结构，所述图案化结构在所述图案化结构和所述第二电极之间提供阴影区域；
辅助电极，所述辅助电极安置在所述表面上；以及
安置在所述阴影区域中的导电涂层，所述导电涂层电连接所述辅助电极和所述第二电极。
2.根据权利要求1所述的光电子装置，其进一步包括成核促进性涂层，所述成核促进性涂层安置在所述表面和所述导电涂层之间。
3.根据权利要求2所述的光电子装置，其中所述成核促进性涂层被安置成与所述导电涂层接触。
4.根据权利要求1到3中任一项所述的光电子装置，其进一步包括像素限定层，所述像素限定层安置在所述表面上。
5.根据权利要求4所述的光电子装置，其中所述像素限定层覆盖所述第一电极的周边。
6.根据权利要求4或5所述的光电子装置，其中所述辅助电极安置在所述像素限定层上。
7.根据权利要求1到5中任一项所述的光电子装置，其中所述辅助电极安置在所述表面上。
8.根据权利要求1到7中任一项所述的光电子装置，其中所述图案化结构安置在所述辅助电极上。
9.根据权利要求1到7中任一项所述的光电子装置，其中所述辅助电极安置在所述阴影区域中。
10.根据权利要求1到9中任一项所述的光电子装置，其中所述导电涂层和所述辅助电极彼此一体地形成。
11.根据权利要求1到10中的任一项所述的光电子装置，其中所述阴影区域基本上不含所述成核抑制性涂层。
12.根据权利要求1到11中任一项所述的光电子装置，其中所述图案化结构包括基部和顶部，所述基部布置在所述表面的近侧，并且所述顶部布置在所述表面的远侧。
13.根据权利要求12所述的光电子装置，其中所述顶部从所述基部向外横向延伸，从而提供所述阴影区域。
14.根据权利要求12或13所述的光电子装置，其中侧壁在所述基部和所述顶部之间延伸，并且其中所述侧壁是基本上线性的、渐缩的或弯曲的。
15.根据权利要求1到14中任一项所述的光电子装置，其中所述基板进一步包括与所述第一电极电连通的薄膜晶体管。
16.根据权利要求1到15中任一项所述的光电子装置，其中所述半导体层包括发射层。
17.根据权利要求16所述的光电子装置，其中所述半导体层进一步包括空穴注入层、电子阻挡层、空穴传输层、电子传输层、空穴阻挡层或电子注入层中的至少一个。
18.根据权利要求1到17中任一项所述的光电子装置，其中所述导电涂层包括镁。
19.一种光电子装置，其包括：
非发射区域和与所述非发射区域相邻布置的发射区域，
所述发射区域包括：
第一电极和第二电极，以及
安置在所述第一电极和所述第二电极之间的半导体层；
所述非发射区域包括：
辅助电极，
被安置成与所述辅助电极重叠的图案化结构，所述图案化结构横向延伸以提供阴影区域，以及
安置在所述阴影区域中的导电涂层，所述导电涂层电连接所述辅助电极和所述第二电极。
20.根据权利要求19所述的光电子装置，其进一步包括安置在所述发射区域中的所述第二电极上的成核抑制性涂层。
21.根据权利要求20所述的光电子装置，其中所述阴影区域基本上不含所述成核抑制性涂层。
22.根据权利要求19到21中任一项所述的光电子装置，其中所述图案化结构安置在所述辅助电极上。
23.根据权利要求19到22中任一项所述的光电子装置，其中所述非发射区域进一步包括像素限定层。
24.根据权利要求23所述的光电子装置，其中所述辅助电极安置在所述像素限定层上。
25.根据权利要求19到24中的任一项所述的光电子装置，其中所述图案化结构包括横向延伸部分，并且所述横向延伸部分提供所述阴影区域。
26.一种制造光电子装置的方法，所述方法包括：
(i)提供具有表面的基板，并且所述基板包括：
多个薄膜晶体管，
安置在所述表面上的第一电极，所述第一电极与所述薄膜晶体管中的至少一个薄膜晶体管电连通，
安置在所述表面上并覆盖所述第一电极的周边的像素限定层，
安置在所述表面上的辅助电极，以及
被安置成与所述辅助电极重叠的图案化结构，所述图案化结构横向延伸以提供阴影区域；
(ii)将半导体层沉积在所述第一电极上；
(iii)将第二电极沉积在所述半导体层上；
(iv)将成核抑制性涂层沉积在所述第二电极上；以及
(v)处理所述成核抑制性涂层和所述阴影区域，以将导电涂层沉积在所述阴影区域中，同时所述成核抑制性涂层的至少一部分保持基本上未被所述导电涂层覆盖。
27.根据权利要求26所述的方法，其中使用开放式掩模或不使用掩模来执行沉积所述导电涂层。
28.根据权利要求26或27所述的方法，其中使用开放式掩模或不使用掩模来执行沉积所述成核抑制性涂层。
29.根据权利要求26到28中任一项所述的方法，其中在(v)中处理所述成核抑制性涂层和所述阴影区域包含将所述成核抑制性涂层和所述阴影区域暴露于用于形成导电涂层的材料的蒸发通量。
30.根据权利要求29所述的方法，其中所述蒸发通量的至少一部分是非准直的。
31.根据权利要求29或30所述的方法，其中所述蒸发通量的至少一部分以非法向入射角入射到所述阴影区域的阴影表面上。
32.根据权利要求29到31中任一项所述的方法，其中在(v)中处理所述成核抑制性涂层和所述阴影区域包含在处理期间使所述基板移位。
33.根据权利要求32所述的方法，其中使所述基板经受角位移、横向位移或竖直位移中的至少一种。
34.根据权利要求29到33中任一项所述的方法，其中所述蒸发通量由点蒸发源、线性蒸发源或表面蒸发源产生。
35.根据权利要求32或33所述的方法，其中在(v)中处理所述成核抑制性涂层和所述阴影区域包含使所述基板绕旋转轴旋转，所述旋转轴相对于所述基板的所述表面基本法向。
36.根据权利要求35所述的方法，其中所述蒸发通量由点蒸发源、点蒸发源的阵列或表面蒸发源产生。
37.根据权利要求26到36中任一项所述的方法，其中在沉积所述导电涂层时，所述第二电极和所述辅助电极通过所述导电涂层彼此电连接。
38.根据权利要求26到37中任一项所述的方法，其中所述辅助电极安置在所述表面和所述图案化结构之间。
39.根据权利要求26至37中任一项所述的方法，其中所述辅助电极安置在所述像素限定层和所述图案化结构之间。
40.一种制造光电子装置的方法，所述方法包括：
(i)提供具有表面的基板，并且所述基板包括：
至少一个薄膜晶体管，
安置在所述表面上的第一电极，所述第一电极与所述至少一个薄膜晶体管电连通，
安置在所述表面上的辅助电极，以及
安置在所述表面上并限定用于暴露所述辅助电极的通孔区域的堤结构；
(ii)将半导体层沉积在所述第一电极上；
(iii)将第二电极沉积在所述半导体层上；
(iv)将成核抑制性涂层沉积在所述第二电极上；以及
(v)处理所述成核抑制性涂层和所述通孔区域，以将导电涂层沉积在所述通孔区域中，同时所述成核抑制性涂层的至少一部分保持基本上未被所述导电涂层覆盖。
41.根据权利要求40所述的方法，其中所述第二电极和所述辅助电极通过所述导电涂层电连接。
42.根据权利要求40或41所述的方法，其中所述堤结构的至少一部分横向地安置在所述第一电极和所述辅助电极之间。
43.根据权利要求40到42中任一项所述的方法，其中所述通孔区域由基本竖直延伸的通孔限定。
44.根据权利要求43所述的方法，其中所述通孔由所述堤结构限定。
45.根据权利要求43所述的方法，其进一步包括安置在所述表面上的另一个堤结构，并且所述通孔由所述堤结构和所述另一个堤结构之间的间隙限定。
46.根据权利要求40到45中任一项所述的方法，其中通过印刷来沉积所述半导体层的所述至少一部分。
47.根据权利要求40到46中任一项所述的方法，其中以非法向入射角沉积所述成核抑制性涂层。
48.根据权利要求40到47中的任一项所述的方法，其中所述通孔区域基本上不含所述成核抑制性涂层。
49.一种光电子装置，其包括：
第一电极和第二电极；
安置在所述第一电极和所述第二电极之间的半导体层；
成核抑制性涂层，所述成核抑制性涂层安置在所述第二电极的至少一部分上；
具有侧壁的辅助电极；以及
与所述侧壁相邻布置的导电涂层，所述导电涂层与所述辅助电极和所述
第二电极电连接。
50.根据权利要求49所述的光电子装置，其中所述辅助电极包括顶部和基部，并且所述侧壁在所述顶部和所述基部之间延伸。
51.根据权利要求49或50所述的光电子装置，其中所述辅助电极的所述侧壁基本上不含所述成核抑制性涂层。
52.根据权利要求49到51中任一项所述的光电子装置，其中所述侧壁基本竖直地延伸。
53.根据权利要求49到52中任一项所述的光电子装置，其中所述辅助电极限定台阶边缘。
54.根据权利要求49到51中任一项所述的光电子装置，其中所述侧壁限定悬突。
55.根据权利要求54所述的光电子装置，其中所述侧壁包含基本上线性的、渐缩的或弯曲的部分。
56.根据权利要求54或55所述的光电子装置，其中所述悬突形成阴影区域。
57.根据权利要求56所述的光电子装置，其中所述阴影区域基本上从所述成核抑制性涂层暴露。
58.根据权利要求56或57所述的光电子装置，其中所述导电涂层安置在所述阴影区域中。
59.根据权利要求49、50、51、54和55中任一项所述的光电子装置，其中所述辅助电极包括下部和上部。
60.根据权利要求59所述的光电子装置，其中所述下部相对于所述上部凹进。
61.根据权利要求59或60所述的光电子装置，其中所述下部包括与所述上部不同的材料。
62.根据权利要求49到61中任一项所述的光电子装置，其中所述导电涂层与所述辅助电极或所述第二电极中的至少一个接触。
63.根据权利要求49到61中任一项所述的光电子装置，其进一步包括安置在所述导电涂层和所述辅助电极之间或安置在所述导电涂层和所述第二电极之间的中间层。
64.根据权利要求49到63中任一项所述的光电子装置，其进一步包括像素限定层，并且其中所述辅助电极安置在所述像素限定层上。
65.根据权利要求49到63中任一项所述的光电子装置，其中所述辅助电极和所述第一电极布置在同一平面中。
66.根据权利要求49到65中任一项所述的光电子装置，其中所述导电涂层横向延伸以与所述第二电极重叠。
67.根据权利要求49到66中任一项所述的光电子装置，其进一步包括非发射区域，并且其中所述辅助电极布置在所述光电子装置的所述非发射区域中。
68.根据权利要求49到67中任一项所述的光电子装置，其进一步包括多个发射区域，并且其中所述辅助电极布置在所述多个发射区域之间。
69.根据权利要求49到67中任一项所述的光电子装置，其进一步包括多个发射区域，其中所述多个发射区域基本上从所述导电涂层暴露。
70.根据权利要求69所述的光电子装置，其中所述成核抑制性涂层安置在所述多个发射区域中。
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