KR20240045246A - 진보된 기판 패터닝에서의 내에칭성 감소 - Google Patents

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KR20240045246A
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충-치아 첸
지-영 정
디터 하스
위-신 린
정민 이
웬-하오 우
시 경 김
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

본원에 설명된 실시예들은, 기판, 기판 위에 배치되고 디바이스의 서브-픽셀들을 정의하는 픽셀-정의 층(PDL) 구조들, 및 복수의 오버행 구조들을 포함하는 디바이스에 관한 것이다. 각각의 오버행 구조는 바디 구조를 지나서 측방향으로 연장되는 최상부 구조에 의해 정의된다. 각각의 바디 구조는 각각의 PDL 구조의 상부 표면 위에 배치된다. 오버행 구조들은 제1 서브-픽셀 및 제2 서브-픽셀을 포함하는 복수의 서브-픽셀들을 정의한다. 각각의 서브-픽셀은 애노드, 유기 발광 다이오드(OLED) 재료, 캐소드, 및 캡슐화 층을 포함한다. OLED 재료들은 제1 애노드 위에 배치되고 오버행 구조들 아래로 연장된다. 캐소드들은 OLED 재료들 위에 그리고 오버행 구조들 아래에 배치된다. 캡슐화 층들은 제1 캐소드 위에 배치된다. 제1 캡슐화 층은 제1 두께를 갖고, 제2 캡슐화 층은 제1 두께와 상이한 제2 두께를 갖는다.

Description

진보된 기판 패터닝에서의 내에칭성 감소
[0001] 본원에 설명된 실시예들은 일반적으로 디스플레이에 관한 것이다. 보다 구체적으로, 본원에 설명된 실시예들은 유기 발광 다이오드(OLED) 디스플레이와 같은 디스플레이에서 활용될 수 있는 서브-픽셀 회로들 및 서브-픽셀 회로들을 형성하는 방법들에 관한 것이다.
[0002] 디스플레이 디바이스들을 포함하는 입력 디바이스들은 다양한 전자 시스템들에서 사용될 수 있다. 유기 발광 다이오드(OLED)는, 방출성 전계 발광 층이 전류에 응답하여 광을 방출하는 유기 화합물 막인 발광 다이오드(LED)이다. OLED 디바이스들은, 상부에 패널이 제조되어 있는 기판 및 투명 또는 반투명 최하부 전극을 방출된 광이 통과할 경우, 최하부 방출 디바이스들로 분류된다. 최상부 방출 디바이스들은, OLED 디바이스로부터 방출된 광이 디바이스의 제작 후에 추가되는 덮개를 통해 빠져나가는지 여부에 기초하여 분류된다. OLED들은 오늘날 많은 전자 제품들에서 디스플레이 디바이스들을 만드는 데 사용된다. 오늘날의 전자 제품 제조업체들은 불과 몇 년 전보다 더 높은 해상도를 제공하면서 이들 디스플레이 디바이스들의 크기를 축소하도록 추진하고 있다.
[0003] OLED 픽셀 패터닝은 현재 패널 크기, 픽셀 해상도 및 기판 크기를 제한하는 프로세스에 기초한다. 미세 금속 마스크를 활용하는 대신, 픽셀들을 패터닝하기 위해 포토리소그래피가 사용되어야 한다. 현재, OLED 픽셀 패터닝은 패터닝 프로세스 후에 유기 재료를 리프팅 오프(lift off)할 것을 요구한다. 리프팅 오프되었을 때, 유기 재료는 OLED 성능을 저해하는 입자 문제를 남긴다. 따라서, 유기 OLED 디스플레이와 같은 디스플레이에서 활용될 수 있는 서브-픽셀 회로들 및 서브-픽셀 회로들을 형성하는 방법들이 당업계에 필요하다.
[0004] 일 실시예에서, 디바이스가 제공된다. 디바이스는 기판, 기판 위에 배치되고 디바이스의 서브-픽셀들을 정의하는 픽셀-정의 층(PDL) 구조들, 및 복수의 오버행(overhang) 구조들을 포함한다. 각각의 오버행 구조는 바디 구조를 지나 측방향으로 연장되는 최상부 구조의 최상부 연장부에 의해 정의된다. 각각의 바디 구조는 각각의 PDL 구조의 상부 표면 위에 배치된다. 오버행 구조들은 제1 서브-픽셀 및 제2 서브-픽셀을 포함하는 복수의 서브-픽셀들을 정의한다. 제1 서브-픽셀은 제1 애노드, 제1 유기 발광 다이오드(OLED) 재료, 제1 캐소드, 및 제1 캡슐화 층을 포함한다. 제1 OLED 재료는 제1 애노드 위에 그리고 제1 애노드와 접촉하게 그리고 인접한 오버행 구조들 아래에 배치된다. 제1 캐소드는 제1 OLED 재료 위에 그리고 인접한 오버행 구조들 아래에 배치된다. 제1 캡슐화 층은 제1 캐소드 위에 배치되고, 인접한 오버행 구조들 아래로 연장되고, 인접한 오버행 구조들의 측벽의 일부와 접촉한다. 제1 캡슐화 층은 제1 두께를 갖는다. 제2 서브-픽셀은 제2 애노드, 제2 OLED 재료, 제2 캐소드, 및 제2 캡슐화 층을 포함한다. 제2 유기 발광 다이오드(OLED) 재료는 제2 애노드 위에 그리고 제2 애노드와 접촉하게 그리고 오버행 구조들 아래에 배치된다. 제2 캐소드는 제2 OLED 재료 위에 그리고 인접한 오버행 구조들 아래에 배치된다. 제2 캡슐화 층은 제2 캐소드 위에 배치되고, 인접한 오버행 구조들 아래로 연장되고, 인접한 오버행 구조들의 측벽의 일부와 접촉한다. 제2 캡슐화 층은 제1 두께와 상이한 제2 두께를 갖는다.
[0005] 다른 실시예에서, 디바이스가 제공된다. 디바이스는 기판, 기판 위에 배치되고 디바이스의 서브-픽셀들을 정의하는 픽셀-정의 층(PDL) 구조들, 및 복수의 오버행 구조들을 포함한다. 각각의 오버행 구조는 오버행을 형성하기 위해 바디 구조를 지나 측방향으로 연장되는 최상부 구조의 최상부 연장부에 의해 정의된다. 각각의 바디 구조는 각각의 PDL 구조의 상부 표면 위에 배치된다. 복수의 오버행 구조들 중 인접한 오버행 구조들은 제1 서브-픽셀 및 제2 서브-픽셀을 포함하는 복수의 서브-픽셀들을 정의한다. 제1 서브-픽셀은 제1 애노드, 제1 유기 발광 다이오드(OLED) 재료, 제1 캐소드 및 제1 캡슐화 층을 포함한다. 제1 OLED 재료는 제1 애노드 위에 그리고 제1 애노드와 접촉하게 그리고 인접한 오버행 구조들 아래에 배치된다. 제1 캐소드는 제1 OLED 재료 위에 그리고 인접한 오버행 구조들 아래에 배치된다. 제1 캡슐화 층은 제1 캐소드 위에 배치되고, 인접한 오버행 구조들 아래로 연장되고 오버행 구조들의 측벽의 일부와 접촉한다. 제1 캡슐화 층은 오버행의 전체 영역에 있고 제1 두께를 갖는다. 제2 서브-픽셀은 제2 애노드, 제2 OLED 재료, 제2 캐소드, 및 제2 캡슐화 층을 포함한다. 제2 OLED 재료는 제2 애노드 위에 그리고 제2 애노드와 접촉하게 그리고 인접한 오버행 구조들 아래에 배치된다. 제2 캐소드는 제2 OLED 재료 위에 그리고 인접한 오버행 구조들 아래에 배치된다. 제2 캡슐화 층은 제2 캐소드 위에 배치되고, 인접한 오버행 구조들 아래로 연장되고, 인접한 오버행 구조들의 측벽의 일부와 접촉한다. 제2 캡슐화 층은 제1 두께와 상이한 제2 두께를 갖는다.
[0006] 또 다른 실시예에서, 디바이스가 제공된다. 디바이스는 기판, 기판 위에 배치되고 디바이스의 서브-픽셀들을 정의하는 픽셀-정의 층(PDL) 구조들, 및 복수의 오버행 구조들을 포함한다. 각각의 오버행 구조는 오버행을 형성하기 위해 바디 구조를 지나 측방향으로 연장되는 최상부 구조의 최상부 연장부에 의해 정의된다. 각각의 바디 구조는 각각의 PDL 구조의 상부 표면 위에 배치된다. 복수의 오버행 구조들 중 인접한 오버행 구조들은 제1 서브-픽셀, 제2 서브-픽셀 및 제3 서브-픽셀을 포함하는 복수의 서브-픽셀들을 정의한다. 제1 서브-픽셀은 제1 애노드, 제1 유기 발광 다이오드(OLED), 제1 캐소드, 및 제1 캡슐화 층을 포함한다. 제1 OLED 재료는 제1 애노드 위에 그리고 제1 애노드와 접촉하게 그리고 인접한 오버행 구조들 아래에 배치된다. 제1 캐소드는 제1 OLED 재료 위에 배치되고, 제1 캐소드는 인접한 오버행 구조들 아래로 연장되고, 오버행 구조들의 일부와 접촉한다. 제1 캡슐화 층은 제1 캐소드 위에 배치되고, 인접한 오버행 구조들 아래로 연장되고 오버행 구조들의 측벽의 일부와 접촉한다. 캡슐화 층은 제1 두께를 갖는다. 제2 서브-픽셀은 제2 애노드, 제2 OLED 재료, 제2 캐소드, 및 제2 캡슐화 층을 포함한다. 제2 OLED 재료는 제2 애노드 위에 그리고 제2 애노드와 접촉하게 그리고 인접한 오버행 구조들 아래에 배치된다. 제2 캐소드는 제2 OLED 재료 위에 배치되고, 제2 캐소드는 인접한 오버행 구조들 아래로 연장되고, 오버행 구조들의 일부와 접촉한다. 제2 캡슐화 층은 제2 캐소드 위에 배치되고, 인접한 오버행 구조들 아래로 연장되고 오버행 구조들의 측벽의 일부와 접촉한다. 제2 캡슐화 층은 제1 두께와 상이한 제2 두께를 갖는다. 제3 서브-픽셀은 제3 애노드, 제3 OLED 재료, 제3 캐소드, 및 제3 캡슐화 층을 포함한다. 제3 OLED 재료는 제3 애노드 위에 그리고 제3 애노드와 접촉하게 그리고 인접한 오버행 구조들 아래에 배치된다. 제3 캐소드는 제3 OLED 재료 위에 배치되고, 인접한 오버행 구조들 아래로 연장되고, 바디 구조의 일부와 접촉한다. 제3 캡슐화 층은 제3 캐소드 위에 배치되고, 인접한 오버행 구조들 아래로 연장되고 오버행 구조들의 측벽의 일부와 접촉한다. 캡슐화 층은 제1 두께 및 제2 두께와 상이한 제3 두께를 갖는다.
[0007] 또 다른 실시예에서, 디바이스가 제공된다. 디바이스는 기판, 기판 위에 배치되고 디바이스의 서브-픽셀들을 정의하는 픽셀-정의 층(PDL) 구조들, 및 복수의 오버행 구조들을 포함한다. 각각의 오버행 구조는 바디 구조를 지나 측방향으로 연장되는 최상부 구조의 최상부 연장부에 의해 정의된다. 각각의 바디 구조는 각각의 PDL 구조의 상부 표면 위에 배치된다. 복수의 오버행 구조들 중 인접한 오버행 구조들은 제1 서브-픽셀 및 제2 서브-픽셀을 포함하는 복수의 서브-픽셀들을 정의한다. 제1 서브-픽셀은 제1 애노드, 제1 유기 발광 다이오드(OLED) 재료, 제1 캐소드, 및 제1 캡슐화 층을 포함한다. 제1 OLED 재료는 제1 애노드 위에 그리고 제1 애노드와 접촉하게 그리고 인접한 오버행 구조들 아래에 배치된다. 제1 캐소드는 제1 OLED 재료 위에 그리고 인접한 오버행 구조들 아래에 배치된다. 제1 캡슐화 층은 제1 캐소드 위에 배치되고, 인접한 오버행 구조들 아래로 연장되고, 인접한 오버행 구조들의 측벽의 일부와 접촉한다. 제1 캡슐화 층은 실리콘-함유 재료의 적어도 2개의 층들을 포함한다. 제2 서브-픽셀은 제2 애노드, 제2 OLED, 제2 캐소드, 및 제2 캡슐화 층을 포함한다. 제2 OLED 재료는 제2 애노드 위에 그리고 제2 애노드와 접촉하게 그리고 인접한 오버행 구조들 아래에 배치된다. 제2 캐소드는 제2 OLED 재료 위에 그리고 인접한 오버행 구조들 아래에 배치된다. 제2 캡슐화 층은 제2 캐소드 위에 배치되고, 인접한 오버행 구조들 아래로 연장되고, 인접한 오버행 구조들의 측벽의 일부와 접촉한다. 제2 캡슐화 층은 제1 캡슐화 층과 상이한 조성을 갖는 실리콘-함유 재료를 포함한다.
[0008] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 단지 예시적인 실시예들을 예시하는 것이므로 그 범위를 제한하는 것으로 간주되지 않아야 하며 다른 균등하게 유효한 실시예들을 허용할 수 있다는 것이 주목되어야 한다.
[0009] 도 1a는 실시예들에 따른 서브-픽셀 회로의 개략적인 단면도이다.
[0010] 도 1b는 실시예들에 따른 서브-픽셀 회로의 개략적인 단면도이다.
[0011] 도 1c는 실시예들에 따른 도트-타입 아키텍처를 갖는 서브-픽셀 회로의 개략적인 상부 단면도이다.
[0012] 도 1d는 실시예들에 따른 라인-타입 아키텍처를 갖는 서브-픽셀 회로의 개략적인 단면도이다.
[0013] 도 2a는 실시예들에 따른 서브-픽셀 회로의 오버행 구조의 개략적인 단면도이다.
[0014] 도 2b는 실시예들에 따른 서브-픽셀 회로의 오버행 구조의 개략적인 단면도이다.
[0015] 도 3은 실시예들에 따른 서브-픽셀 회로를 형성하기 위한 온-디맨드(on-demand) 방법의 흐름도이다.
[0016] 도 4a 내지 도 4k는 실시예들에 따른 서브-픽셀 회로를 형성하기 위한 방법 동안의 기판의 개략적인 단면도들이다.
[0017] 도 5는 실시예들에 따른 서브-픽셀 회로를 형성하기 위한 1-단계 방법의 흐름도이다.
[0018] 도 6a 내지 도 6h는 본원에 설명된 실시예들에 따른 서브-픽셀 회로를 형성하기 위한 방법 동안의 기판의 개략적인 단면도들이다.
[0019] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 일 실시예에 개시된 엘리먼트들은 특정한 언급없이 다른 실시예들에 유익하게 활용될 수 있는 것으로 고려된다.
[0020] 본원에 설명된 실시예들은 일반적으로 디스플레이에 관한 것이다. 보다 구체적으로, 본원에 설명된 실시예들은 유기 발광 다이오드(OLED) 디스플레이와 같은 디스플레이에서 활용될 수 있는 서브-픽셀 회로들 및 서브-픽셀 회로들을 형성하는 방법들에 관한 것이다.
[0021] 본원에 설명된 서브-픽셀 회로의 실시예들 각각은 복수의 서브-픽셀들을 포함하며, 서브-픽셀들 각각은, 서브-픽셀 회로에 영구적인, 인접한 오버행 구조들에 의해 정의된다. 도면들은 3개의 서브-픽셀들 － 각각의 서브 픽셀은 인접한 오버행 구조들에 의해 정의됨 － 을 묘사하지만, 본원에 설명된 실시예들의 서브-픽셀 회로는 3개 이상의 서브-픽셀들과 같은 복수의 서브-픽셀들을 포함한다. 각각의 서브-픽셀은, 에너자이징될 때, 백색, 적색, 녹색, 청색 또는 다른 색의 광을 방출하도록 구성된 OLED 재료를 갖는다. 예를 들어, 제1 서브-픽셀의 OLED 재료는 에너자이징될 때 적색광을 방출하고, 제2 서브-픽셀의 OLED 재료는 에너자이징될 때 녹색광을 방출하며, 제3 서브-픽셀의 OLED 재료는 에너자이징될 때 청색광을 방출한다.
[0022] 오버행 구조들은 서브-픽셀 회로에 영구적이고, 바디 구조 위에 배치된 적어도 최상부 구조를 포함한다. 디스플레이의 서브-픽셀 회로의 각각의 서브-픽셀을 정의하는 인접한 오버행 구조들은 증발 증착을 사용하여 서브-픽셀 회로의 형성을 제공하고, 서브-픽셀 회로가 형성된 후에 오버행 구조들이 제자리에 유지되는 것을 제공한다. 증발 증착은 OLED 재료들(정공 주입 층(HIL), 정공 수송 층(HTL), 발광 층(EML) 및 전자 수송 층(ETL)을 포함함) 및 캐소드의 증착에 활용된다. 일 실시예에서, HIL 층은 HTL 층보다 더 큰 전도도를 갖는다. 다른 실시예에서, HIL 층은 HTL 층보다 더 큰 에너지 레벨을 갖는다. 일부 경우들에서, 캡슐화 층은 증발 증착을 통해 배치될 수 있다. 하나 이상의 캡핑(capping) 층들을 포함하는 실시예들에서, 캡핑 층들은 캐소드와 캡슐화 층 사이에 배치된다. 증발 소스에 의해 설정된 증발 각도 및 오버행 구조들은 증착 각도들을 정의하는데, 즉, 오버행 구조들은 증발 소스에 의해 설정된 증발 각도로 증발 증착 동안 섀도잉(shadowing) 효과를 제공한다. 특정 각도로 증착하기 위해, 증발 소스는 오버행 구조와 관련하여 특정 각도로 증착 재료를 방출하도록 구성된다. 개개의 서브-픽셀의 캡슐화 층은 캐소드 위에 배치되며, 캡슐화 층은 인접한 오버행 구조들 각각의 적어도 일부 아래로 연장된다. 각각의 서브-픽셀의 캡슐화 층은 인접한 오버행 구조들 각각의 측벽의 적어도 일부와 접촉한다. 캡슐화 층은 서브-픽셀들 상에 증착되는 OLED 재료들에 따라 두께, 조성 및 증착 방법에 의해 변화될 수 있다.
[0023] 도 1a는 어레인지먼트(101A)를 갖는 서브-픽셀 회로(100)의 개략적인 단면도이다. 도 1a의 단면도는 도 1c 및 도 1d의 단면 라인 1''-1''을 따라 취해진 것이다. 도 1b는 어레인지먼트(101B)를 갖는 서브-픽셀 회로(100)의 개략적인 단면도이다. 도 1b의 단면도는 도 1c 및 도 1d의 단면 라인 1''-1''을 따라 취해진 것이다.
[0024] 서브-픽셀 회로(100)는 기판(102)을 포함한다. 금속-함유 층들(104)은 기판(102) 상에 패터닝될 수 있고, 기판(102) 상에 배치된 인접한 픽셀-정의 층(PDL) 구조들(126)에 의해 정의된다. 일 실시예에서, 금속-함유 층들(104)은 기판(102) 상에 사전 패터닝된다. 예를 들어, 기판(102)은 사전 패터닝된 인듐 주석 산화물(ITO) 유리 기판이다. 금속-함유 층들(104)은 개개의 서브-픽셀들의 애노드들을 동작시키도록 구성된다. 금속-함유 층들(104)은 크롬, 티타늄, 금, 은, 구리, 알루미늄, ITO, 이들의 조합, 또는 다른 적합한 전도성 재료들을 포함하지만 이에 제한되지 않는다.
[0025] PDL 구조들(126)은 기판(102) 상에 배치된다. PDL 구조들(126)은 유기 재료, 무기 코팅이 위에 배치된 유기 재료, 또는 무기 재료 중 하나를 포함한다. PDL 구조들(126)의 유기 재료는 폴리이미드들을 포함하지만 이에 제한되지 않는다. PDL 구조들(126)의 무기 재료는 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(Si2N2O), 마그네슘 불화물(MgF2), 또는 이들의 조합들을 포함하지만 이에 제한되지 않는다. 인접한 PDL 구조들(126)은 개개의 서브-픽셀을 정의하고, 서브-픽셀 회로(100)의 개개의 서브-픽셀의 애노드(즉, 금속-함유 층(104))를 노출시킨다.
[0026] 서브-픽셀 회로(100)는, 적어도 제1 서브-픽셀(108a), 제2 서브-픽셀(108b), 및 제3 서브-픽셀(108c)을 포함하는 복수의 서브-픽셀들(106)을 갖는다. 도면들이 제1 서브-픽셀(108a), 제2 서브-픽셀(108b), 및 제3 서브-픽셀(108c)을 묘사하지만, 본원에 설명된 실시예들의 서브-픽셀 회로(100)는 제4 및 제5 서브-픽셀과 같은 3개 이상의 서브-픽셀들(106)을 포함할 수 있다. 각각의 서브-픽셀(106)은 에너자이징될 때 백색, 적색, 녹색, 청색 또는 다른 색의 광을 방출하도록 구성된 유기 발광 다이오드(OLED) 재료(112)를 갖는다. 예를 들어, 제1 서브-픽셀(108a)의 OLED 재료(112)는 에너자이징될 때 적색광을 방출하고, 제2 서브-픽셀(108b)의 OLED 재료는 에너자이징될 때 녹색광을 방출하고, 제3 서브-픽셀(108c)의 OLED 재료는 에너자이징될 때 청색광을 방출하며, 제4 서브-픽셀 및 제5 서브-픽셀의 OLED 재료는 에너자이징될 때 다른 색의 광을 방출한다.
[0027] 오버행 구조들(110)은 PDL 구조들(126) 각각의 상부 표면(103) 상에 배치된다. 오버행 구조들(110)은 서브-픽셀 회로에 영구적이다. 오버행 구조들(110)은 서브-픽셀 회로(100)의 각각의 서브-픽셀(106)을 추가로 정의한다. 오버행 구조들(110)은 바디 구조(110A) 위에 배치된 적어도 최상부 구조(110B)를 포함한다. 일 실시예에서, 최상부 구조(110B)는 바디 구조(110A) 상에 배치된다. 바디 구조(110A)는 PDL 구조(126)의 상부 표면(103) 위에 배치된다. 일 실시예에서, 바디 구조(110A)는 PDL 구조(126)의 상부 표면(103) 상에 배치된다. 각각의 오버행 구조(110)는 인접한 오버행들(109)을 포함한다. 인접한 오버행들(109)은 바디 구조(110A)의 측벽(111)을 지나 측방향으로 연장되는 최상부 구조(110B)의 최상부 연장부(109A)에 의해 정의된다.
[0028] 최상부 구조(110B)는 비-전도성 재료, 무기 재료, 또는 금속-함유 재료 중 하나를 포함한다. 바디 구조(110A)는 무기 재료 또는 금속-함유 재료를 포함한다. 비-전도성 재료는 무기 실리콘-함유 재료를 포함하지만 이에 제한되지 않는다. 예를 들어, 실리콘-함유 재료는 실리콘의 산화물들 또는 질화물들, 또는 이들의 조합들을 포함한다. 금속-함유 재료들은 금속 또는 금속 합금, 예컨대 티타늄(Ti), 알루미늄(Al), 알루미늄 네오디뮴(AlNd), 몰리브덴(Mo), 몰리브덴 텅스텐(MoW), 구리(Cu), 또는 이들의 조합들 중 적어도 하나를 포함한다. 바디 구조(110A) 및 최상부 구조(110B)의 무기 재료들은 티타늄(Ti), 실리콘 질화물(Si3N4), 실리콘 산화물(SiO2), 실리콘 산질화물(Si2N2O), 또는 이들의 조합들을 포함한다. 오버행 구조들(110)은 제자리에 유지될 수 있는데, 즉, 영구적이다. 따라서, OLED 성능을 방해하는 리프트 오프된 오버행 구조들로부터의 유기 재료는 남지 않을 것이다. 리프트 오프 절차의 필요성을 제거하면 처리량도 또한 증가한다.
[0029] 일 예에서, 최상부 구조(110B)는 비-전도성 무기 재료를 포함하고, 바디 구조(110A)는 전도성 무기 재료 또는 금속-함유 재료를 포함한다. 다른 예에서, 최상부 구조(110B)는 전도성 무기 재료 또는 금속-함유 재료를 포함하고, 바디 구조(110A)는 전도성 무기 재료 또는 금속-함유 재료를 포함한다. 보조 캐소드(202)(도 2b에 도시됨)가 바디 구조(110A) 아래에 배치될 수 있다.
[0030] 인접한 오버행들(109)은 최상부 구조(110B)의 최상부 연장부(109A)에 의해 정의된다. 최상부 구조(110B)의 적어도 최하부 표면(107)은 오버행(109)의 최상부 연장부(109A)(도 1b에 도시된 바와 같음)를 형성하도록 바디 구조(110A)의 최상부 표면(105)보다 더 넓다. 최상부 구조(110B)는 바디 구조(110A)의 최상부 표면(105) 위에 배치된다. 최상부 구조(110B)의 최상부 연장부(109A)는 오버행(109)을 형성하고, 최상부 구조(110B)가 바디 구조(110A)를 섀도잉(shadow)할 수 있게 한다. 오버행(109)의 섀도잉은 OLED 재료(112) 및 캐소드(114) 각각의 증발 증착을 제공한다. OLED 재료(112)는 오버행(109) 아래에 배치된다. 캐소드(114)는 OLED 재료(112) 위에 배치되고 오버행(109) 아래로 연장된다. 일 실시예에서, 도 2a 및 도 2b에 도시된 바와 같이, 캐소드(114)는 바디 구조(110A)의 측벽(111)의 제1 일부(220)와 접촉한다.
[0031] 증발 소스에 의해 설정된 증발 각도 및 오버행 구조들(110)은 증착 각도들을 정의하는데, 즉, 오버행 구조들(110)은 증발 소스에 의해 설정된 증발 각도로 증발 증착 동안 섀도잉 효과를 제공한다. 오버행(109) 및 증발 소스는 OLED 재료(112)의 OLED 각도(θOLED) 및 캐소드(114)의 캐소드 각도(θcathode)(도 2a 및 도 2b에 도시됨)를 정의한다. OLED 재료(112)의 OLED 각도(θOLED) 및 캐소드(114)의 캐소드 각도(θcathode)는 증발 소스에 의해 설정된 증발 각도 및 오버행 구조들(110)에 기인하는데, 즉, 오버행 구조들(110)은 증발 소스에 의해 설정된 증발 각도로 캐소드(114) 및 OLED 재료(112)의 증발 증착 동안 섀도잉 효과를 제공한다. 일 실시예에서, OLED 재료(112) 및 캐소드(114)는 오버행 구조들(110)의 바디 구조(110A)의 측벽(111)과 접촉한다. 다른 실시예에서, 도 1a에 도시된 바와 같이, 캐소드(114)는 오버행 구조들(110)의 바디 구조(110A)의 측벽(111)과 접촉한다. 일 실시예에서, 도 1a에 도시된 바와 같이, 캡슐화 층(116)은 바디 구조(110A)의 측벽(111) 및 최상부 구조(110B)의 최하부 표면(107) 위에 배치된다. 다른 실시예에서, 도 2b에 도시된 바와 같이, 바디 구조(110A)는 보조 캐소드(202) 위에 배치된다. 보조 캐소드(202)는 PDL 구조(126)의 상부 표면(103)의 일부 위에 배치된다. 캐소드(114)는 적어도 보조 캐소드(202)와 접촉한다. 다른 실시예에서, 캐소드(114)는 서브-픽셀 회로(100)의 활성 영역 외부의 버스바들(미도시)과 접촉한다. 캐소드(114) 및 보조 캐소드(202)는 금속 또는 금속 합금과 같은 전도성 재료를 포함한다. 예를 들어, 캐소드(114) 및/또는 보조 캐소드(202)는 크롬, 티타늄, 알루미늄, ITO, 또는 이들의 조합을 포함하지만 이에 제한되지 않는다. 일부 실시예들에서, 캐소드(114)의 재료는 바디 구조(110A) 및 최상부 구조(110B)의 재료와 상이하다.
[0032] 각각의 서브-픽셀(106)은 캡슐화 층(116)을 포함하며, 예를 들어, 제1 서브-픽셀(108a)은 제1 캡슐화 층(116A)을 갖고, 제2 서브-픽셀(108b)은 제2 캡슐화 층(116B)을 갖고, 제3 서브-픽셀(108c)은 제3 캡슐화 층(116C)을 갖는다. 캡슐화 층(116)은 로컬 패시베이션 층일 수 있거나 이에 대응할 수 있다. 개개의 서브-픽셀의 캡슐화 층(116)은 캐소드(114)(및 OLED 재료(112)) 위에 배치되고, 캡슐화 층(116)은 오버행 구조들(110)의 적어도 일부 아래로 그리고 인접한 오버행 구조들(110) 각각의 측벽의 적어도 일부 위로 연장된다. 일 실시예에서, 도 1a의 서브-픽셀들(108b 및 108c)에 도시된 바와 같이, 제2 캡슐화 층(116B) 및 제3 캡슐화 층(116C)은 캐소드(114) 위에 배치되고, 인접한 오버행들(109) 아래로 연장되어, 바디 구조(110A)의 측벽(111)의 제2 일부(미도시)와 접촉한다. 다른 실시예에서, 도 1a의 서브-픽셀(108a)에 도시된 바와 같이, 제1 캡슐화 층(116A)은 바디 구조(110A)의 측벽(111) 및 최상부 구조(110B)의 최하부 표면(107) 위에 배치된다. 다른 실시예에서, 도 1b의 서브-픽셀(108a)에 도시된 바와 같이, 제1 캡슐화 층(116A)은 바디 구조(110A)의 측벽(111), 최상부 구조(110B)의 최하부 표면(107), 최상부 구조(110B)의 측벽(113), 및 오버행 구조들(110)의 최상부 구조(110B)의 최상부 표면(115)의 일부 위에 배치된다. 캡슐화 층(116)은 바디 구조(110A)의 측벽들(111) 사이에 캡슐화 층(116)의 최상단 에지를 정의하는 최상부 표면(119)을 더 포함한다.
[0033] 하나 이상의 캡핑 층들을 포함하는 실시예들에서, 캡핑 층들은 캐소드(114)와 캡슐화 층(116) 사이에 배치된다. 예를 들어, 제1 캡핑 층 및 제2 캡핑 층은 캐소드(114)와 캡슐화 층(116) 사이에 배치된다. 본원에 설명된 실시예들 각각은 캐소드(114)와 캡슐화 층(116) 사이에 배치된 하나 이상의 캡핑 층들을 포함할 수 있다. 제1 캡핑 층은 유기 재료를 포함할 수 있다. 제2 캡핑 층은 리튬 불화물과 같은 무기 재료를 포함할 수 있다. 제1 캡핑 층 및 제2 캡핑 층은 증발 증착에 의해 증착될 수 있다. 다른 실시예에서, 서브-픽셀 회로(100)는 오버행 구조(110) 및 캡슐화 층(116) 위에 배치된 적어도 글로벌 패시베이션 층(120)을 더 포함한다. 또 다른 실시예에서, 서브-픽셀은, 서브-픽셀들(106) 각각의 오버행 구조들(110) 위에 배치되고 캡슐화 층(116)과 글로벌 패시베이션 층(120) 사이에 배치된 중간 패시베이션 층을 포함한다.
[0034] 서브-픽셀 회로(100)의 어레인지먼트(101A) 및 어레인지먼트(101B)는 오버행 구조들(110) 및 캡슐화 층들(116) 위에 배치된 적어도 글로벌 패시베이션 층(120)을 더 포함한다. 일 실시예에서, 중간 층(118)이 글로벌 패시베이션 층(120) 및 오버행 구조들(110) 및 캡슐화 층들(116) 사이에 배치될 수 있다. 중간 층(118)은 잉크젯 재료, 예컨대 아크릴 재료를 포함할 수 있다.
[0035] 도 1c는 도트-타입 아키텍처(101C)를 갖는 서브-픽셀 회로(100)의 개략적인 상부 단면도이다. 도 1d는 라인-타입 아키텍처(101D)를 갖는 서브-픽셀 회로(100)의 개략적인 단면도이다. 도 1c 및 도 1d의 상부 단면도들 각각은 도 1a 및 도 1b의 단면 라인 1'-1'를 따라 취해진 것이다. 도트-타입 아키텍처(101C)는 인접한 PDL 구조들(126)로부터의 복수의 픽셀 개구들(124A)을 포함한다. 픽셀 개구(124A) 각각은 도트-타입 아키텍처(101C)의 서브-픽셀들(106) 각각을 정의하는, 도 1a에 도시된 바와 같은 오버행 구조들(110)에 의해 둘러싸여 있다. 라인-타입 아키텍처(101D)는 인접한 PDL 구조들(126)로부터의 복수의 픽셀 개구들(124B)을 포함한다. 픽셀 개구(124B) 각각은 라인-타입 아키텍처(101D)의 서브-픽셀들(106) 각각을 정의하는, 도 1a에 도시된 바와 같은 오버행 구조들(110)에 의해 접해 있다.
[0036] 도 2a는 서브-픽셀 회로(100)의 오버행 구조(110)의 개략적인 단면도이다. 도 2b는 서브-픽셀 회로(100)의 오버행 구조(110)의 개략적인 단면도이다. 일 실시예에서, 오버행 구조들(110)은 비-전도성 무기 재료의 최상부 구조(110B) 및 전도성 무기 재료의 바디 구조(110A)를 포함한다. 다른 실시예에서, 오버행 구조들(110)은 전도성 무기 재료의 최상부 구조(110B) 및 전도성 무기 재료의 바디 구조(110A)를 포함한다. 일 실시예에서, 캐소드(114)는 오버행 구조들(110)의 바디 구조(110A)와 접촉한다. 다른 실시예에서, 도 2b에 도시된 바와 같이, 바디 구조(110A)는 보조 캐소드(202) 위에 배치된다. 캐소드(114)는 적어도 보조 캐소드(202)와 접촉한다. 다른 실시예에서, 캐소드(114)는 서브-픽셀 회로(100)의 활성 영역 외부의 버스바들(미도시)과 접촉한다.
[0037] 최상부 구조(110B)는 밑면 에지(206) 및 오버행 벡터(208)를 포함한다. 밑면 에지(206)는 바디 구조(110A)의 측벽(111)을 지나 연장된다. 오버행 벡터(208)는 밑면 에지(206) 및 PDL 구조(126)에 의해 정의된다. OLED 재료(112)는 금속-함유 층(104) 위에, PDL 구조(126)의 측벽(127) 위에, 그리고 PDL 구조(126)의 상부 표면(103)의 제1 일부(210) 위에 배치되어, 오버행(109) 아래에서 OLED 엔드포인트(218)까지 연장된다. OLED 재료(112)는 OLED 벡터(212)와 오버행 벡터(208) 사이에 OLED 각도(θOLED)를 형성한다. OLED 벡터(212)는 최상부 구조(110B) 및 최상부 구조(110B)의 밑면 에지(206) 아래로 연장되는 OLED 엔드포인트(218)에 의해 정의된다. 일 실시예에서, OLED 재료(112)는 HIL, HTL, EML 및 ETL 중 하나 이상을 포함할 수 있다.
[0038] 캐소드(114)는 OLED 재료(112) 위에, PDL 구조(126)의 제1 부분(210) 위에, 그리고 각각의 서브-픽셀(106)의 PDL 구조들(126)의 상부 표면(103)의 제2 부분(211) 위에 배치된다. 본원에 설명된 다른 실시예들과 조합될 수 있는 일부 실시예들에서, 캐소드(114)는 바디 구조(110A)의 측벽(111)의 제1 부분(220) 상에 배치된다. 본원에 설명된 다른 실시예들과 조합될 수 있는, 도 2b에 도시된 다른 실시예들에서, 캐소드(114)는 보조 캐소드(202)의 부분(222)과 접촉한다. 캐소드(114)가 보조 캐소드(202)의 부분(222)과 접촉하는 실시예들에서, 캐소드(114)는 또한 바디 구조(110A)의 측벽(111)의 제1 부분(220)과 접촉할 수 있다. 캐소드(114)는 캐소드 벡터(224)와 오버행 벡터(208) 사이에 캐소드 각도(θcathode)를 형성한다. 캐소드 벡터(224)는 최상부 구조(110B) 및 최상부 구조(110B)의 밑면 에지(206) 아래로 연장되는 캐소드 엔드포인트(226)에 의해 정의된다.
[0039] 캡슐화 층(116)은 캐소드(114)(및 OLED 재료(112)) 위에 배치되며, 캡슐화 층(116)은 오버행 구조(110)의 적어도 최상부 구조(110B) 아래로 그리고 오버행 구조(110)의 측벽의 적어도 일부 위로 연장된다. 일 실시예에서, 도 1a 및 도 1b의 서브-픽셀들(108b 및 108c)에 도시된 바와 같이, 제2 캡슐화 층(116B 및 116C)은 캐소드(114) 위에 배치되고, 인접한 오버행들(109) 아래로 연장되어, 바디 구조(110A)의 측벽(111)의 제2 부분(미도시)과 접촉한다. 다른 실시예에서, 도 2a에 도시된 바와 같이, 제1 캡슐화 층(116A)은 바디 구조(110A)의 측벽(111) 및 최상부 구조(110B)의 최하부 표면(107) 위에 배치된다. 다른 실시예에서, 도 2b에 도시된 바와 같이, 제1 캡슐화 층(116A)은 바디 구조(110A)의 측벽(111), 최상부 구조(110B)의 최하부 표면(107), 최상부 구조(110B)의 측벽(113), 및 오버행 구조들(110)의 최상부 구조(110B)의 최상부 표면(115)의 일부와 접촉한다. 캡슐화 층(116)은 바디 구조(110A)의 측벽들(111) 사이에 캡슐화 층(116)의 최상단 에지를 정의하는 최상부 표면(119)을 더 포함한다.
[0040] 캡슐화 층(116)은 증착 두께들을 사용하여 변화될 수 있다. 각각의 캡슐화 층(116)은 두께를 갖는다. 두께는 캡슐화 층의 최하부 표면으로부터 캡슐화 층(116)의 최상부 표면까지의 거리이다. 제1 캡슐화 층(116A)은 제1 두께(t1)를 갖고, 제2 캡슐화 층(116B)은 제2 두께(t2)를 가지며, 제3 캡슐화 층(116C)은 제3 두께(t3)를 갖는다. 다른 실시예에서, 제2 두께(t2)는 제1 두께(t1)와 상이하고, 제3 두께(t3)는 제1 두께(t1) 및 제2 두께(t2)와 상이하다. 일 실시예에서, 도 1a에 도시된 바와 같이, 두께(t1)는 두께들(t2 및 t3)보다 더 두껍고, 두께(t2)는 두께(t3)보다 더 두껍다. 다른 실시예에서, 도 1b에 도시된 바와 같이, 두께(t1)는 두께들(t2 및 t3)보다 더 얇고, 두께(t2)는 두께(t3)보다 더 얇다. 다른 실시예에서, 두께(t2)는 두께들(t1 및 t3)보다 더 두껍고, 두께(t1)는 두께(t3)보다 더 두껍다. 다른 실시예에서, 두께(t2)는 두께들(t1 및 t3)보다 더 두껍고, 두께(t3)는 두께(t1)보다 더 두껍다.
[0041] 다른 실시예에서, 캡슐화 층(116)의 두께는 방출되는 광의 파장이 증가함에 따라 증가되며, 예를 들어, 제1 캡슐화 층(116A) 두께(t1)는 적색 OLED 재료(112)(~580 ㎚)를 갖는 서브-픽셀(108a)에서 가장 두껍고, 제2 캡슐화 층(116B) 두께(t2)는 녹색 OLED 재료(112)(~540 ㎚)를 갖는 제2 서브-픽셀(108b)에서 더 얇고, 제3 캡슐화 층(116C) 두께(t3)는 청색 OLED 재료(112)(~ 440 ㎚)를 갖는 서브-픽셀(108c)에서 가장 얇다. 다른 실시예에서, 캡슐화 층(116)의 두께는 방출되는 광의 파장이 증가함에 따라 감소되며, 예를 들어, 제1 캡슐화 층(116A) 두께(t1)는 적색 OLED 재료(112)(~580 ㎚)를 갖는 서브-픽셀(108a)에서 가장 얇고, 제2 캡슐화 층(116B) 두께(t2)는 녹색 OLED 재료(112)(~540 ㎚)를 갖는 제2 서브-픽셀(108b)에서 더 두껍고, 제3 캡슐화 층(116C) 두께(t3)는 청색 OLED 재료(112)(~ 440 ㎚)를 갖는 서브-픽셀(108c)에서 가장 두껍다. 다른 실시예에서, 캡슐화 층(116)의 두께는 서브-픽셀들(108a, 108b, 및 108c)에서 사용되는 OLED 광의 타입과 독립적으로 변할 수 있다. 각각의 서브-픽셀의 캡슐화 층은 후속 캡슐화 층들의 에칭 동안 증착된 층들을 보호하기 위해 두께가 변화된다. 두께들(t1, t2, 및 t3)은 약 0.5 ㎛ 내지 약 2.0 ㎛, 예컨대 약 0.8 ㎛ 내지 약 1.2 ㎛의 범위일 수 있다.
[0042] 캡슐화 층(116)은 실리콘-함유 재료와 같은 비-전도성 무기 재료를 포함한다. 실리콘-함유 재료는 실리콘 질화물(예를 들어, Si3N4) 재료들, 실리콘 산질화물 재료들(예를 들어, Si2N2O), 실리콘 산화물 재료들(예를 들어, SiO2), 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 제1 캡슐화 층(116A)은 실리콘 질화물 재료들을 포함하고, 제2 캡슐화 층(116B)은 실리콘 산질화물 재료를 포함하며, 제3 캡슐화 층(116C)은 실리콘 산화물을 포함한다. 캡슐화 층(116)의 두께들은 캡슐화 층(116)의 재료의 에칭 선택도에 의존할 수 있다. 실리콘-함유 재료들은 캡슐화 층(116)의 광학 특성들을 변화시키기 위해 추가로 변화될 수 있다. 예를 들어, 실리콘-함유 재료들은 굴절률을 증가 또는 감소시키도록 튜닝될 수 있다. 굴절률의 차이는 또한, 캡슐화 층(116)의 에칭 레이트에 영향을 미칠 수 있다. 이는 캡슐화 층(116)의 부가적인 에칭 선택도 제어를 가능하게 한다. 일 실시예에서, 제1 캡슐화 층(116A)은 제1 굴절률을 갖고, 제2 캡슐화 층(116B)은 제2 굴절률을 가지며, 제3 캡슐화 층(116C)은 제3 굴절률을 갖는다. 이 실시예에서, 제1 굴절률, 제2 굴절률, 및 제3 굴절률은 서로 상이하다.
[0043] 제1 캡슐화 층(116A), 제2 캡슐화 층(116B), 및 제3 캡슐화 층(116C) 중 적어도 하나는 실리콘-함유 재료의 적어도 2개의 층들을 포함할 수 있다. 제1 캡슐화 층(116A), 제2 캡슐화 층(116B), 및 제3 캡슐화 층(116C) 중 적어도 하나는, 다른 캡슐화 층들(116)의 조성들과 상이한, 실리콘-함유 재료의 층들 중 적어도 하나에 대한 조성을 포함한다. 제1 예에서, 제1 캡슐화 층(116A)은 실리콘 질화물 재료 위에 실리콘 산질화물 재료를 포함한다. 제2 캡슐화 층(116B)은 실리콘 질화물 층 위에 실리콘 산화물 층을 포함한다. 제3 캡슐화 층(116C)은 실리콘 산화물 층 위에 실리콘 질화물 층을 포함한다. 제2 예에서, 제1 캡슐화 층(116A)은 실리콘 산질화물 층 위에 실리콘 산화물 층을 포함한다. 제2 캡슐화 층(116B)은 실리콘 산질화물 층 위에 실리콘 질화물 층을 포함한다. 제3 캡슐화 층(116C)은 실리콘 산화물 층 위에 실리콘 산질화물 층을 갖는다. 실리콘 질화물 재료는 약 0.8 ㎛ 내지 약 1.2 ㎛의 두께를 갖는다. 실리콘 산질화물 층은 약 0.2 ㎛ 내지 약 0.4 ㎛의 두께를 갖는다. 실리콘 산화물 층은 약 0.2 ㎛ 내지 약 0.4 ㎛의 두께를 갖는다.
[0044] 캡슐화 층(116)은 상이한 증착 모드들, 예를 들어, 원자 층 증착(ALD), 화학 기상 증착(CVD), 및 물리 기상 증착(PVD)을 사용하여 추가로 변화될 수 있다. 일 예에서, 제1 서브-픽셀(108a)은 CVD를 사용하여 증착되는 실리콘 질화물 및 ALD를 사용하여 증착되는 실리콘 산화물을 포함한다. 제2 서브-픽셀(108b)은 CVD를 사용하여 증착되는 실리콘 질화물 및 CVD를 사용하여 증착되는 실리콘 산질화물을 포함한다. 제3 서브-픽셀(108c)은 CVD를 사용하여 증착되는 실리콘 질화물을 포함한다. 캡슐화 층(116)은 증착 프로세스들을 위해 유도성 결합 플라즈마(IDP) 또는 전도성 결합 플라즈마(CCP)를 사용하는 것 사이에서 추가로 변화될 수 있다.
[0045] 캡슐화 층(116) 조성들, 증착 방법들, 및 두께들을 변화시킴으로써, 각각의 서브-픽셀의 캡슐화 층은 후속 층들의 증착 동안 증착된 층들을 보호하고, 프로세스 수율 및 효율을 개선한다. 캡슐화 층(116) 두께들의 변동은 추가로, 도 1 및 도 2의 서브-픽셀들(108b 및 108c)에 도시된 바와 같이, 밑면 에지(206)와 캡슐화 층(116)의 최상부 표면 사이의 거리, 및 캡슐화 층(116)의 캡슐화 에지(230)와 캡슐화 층(116)의 최상부 표면(119) 사이의 거리를 제어한다. 거리들은 오버행 구조들(110) 아래에서 발생하는 에칭 및 증착의 양을 제어하여, 후속 증착 및 에칭 동안 OLED 재료(112) 보호를 증가시킨다.
[0046] 캡슐화 층(116)은 오버행 구조(110) 아래로 연장되어 바디 구조(110A)의 제2 부분과 접촉한다. 캡슐화 층(116)의 최상부 표면(119)과 캡슐화 에지(230) 사이에 거리가 정의된다. 일 실시예에서, 제1 캡슐화 층(116A)은 오버행(109)의 전체 영역에 있다. 이 실시예에서, 캡슐화부의 두께(t1)는 최상부 구조(110B)의 최하부 표면(107)으로부터 제1 캡슐화 층(116A)의 최하부 표면까지이다. 예를 들어, 캡슐화 층(116)의 최상부 표면(119)과 캡슐화 에지(230) 사이에 거리가 없다. 다른 실시예에서, 도 1b 및 도 2b의 서브-픽셀(108a)에 도시된 바와 같이, 제1 캡슐화 층(116A)은 오버행 구조(110) 아래로 연장되어, 바디 구조(110A), 최상부 구조(110B)의 최하부 표면(107), 최상부 구조(110B)의 측벽(113), 및 최상부 구조(110B)의 최상부 표면(115)의 일부(117)와 접촉한다. 제1 캡슐화 층(116A)은 오버행(109) 아래의 영역의 일부를 채우기 위한 두께(t1)를 갖는다. 최상부 구조(110B)의 최하부 표면(107) 상의 제1 캡슐화 층(116A)과 캐소드(114) 위의 제1 캡슐화 층(116A) 사이에 갭이 정의된다. 두께(t1)는 제1 캡슐화 층(116A)의 최상부 표면(119)과 캡슐화 에지(230) 사이의 갭의 거리(D1)를 결정한다. 다른 실시예에서, 도 1a 및 도 1b의 제2 서브-픽셀(108b)에 도시된 바와 같이, 제2 캡슐화 층(116B)은 오버행 구조(110) 아래로 연장되어 바디 구조(110A)의 일부와 접촉한다. 제2 캡슐화 층(116B)은 오버행(109) 아래의 영역의 일부를 채우기 위해 제2 서브-픽셀에서 제2 두께(t2)를 갖는다. 캐소드(114) 위의 제2 캡슐화 층(116B)과 최상부 구조(110B)의 밑면 에지(206) 사이에 갭이 정의된다. 제2 두께(t2)는 제2 캡슐화 층(116B)의 최상부 표면(119)과 밑면 에지(206) 사이의 갭의 거리(D2)를 결정한다. 다른 실시예에서, 도 1a 및 도 1b의 서브-픽셀(108c)에 도시된 바와 같이, 제3 캡슐화 층(116C)은 오버행 구조(110) 아래로 연장되어 바디 구조(110A)의 일부와 접촉한다. 제3 캡슐화 층(116C)은 오버행(109) 아래의 영역의 일부를 채우기 위해 제3 서브-픽셀(108c)에서 제3 두께(t3)를 갖는다. 캐소드(114) 위의 제3 캡슐화 층(116C)과 최상부 구조(110B)의 밑면 에지(206) 사이에 갭이 정의된다. 제3 두께(t3)는 제3 캡슐화 층(116C)의 최상부 표면(119)과 밑면 에지(206) 사이의 갭의 거리(D3)를 결정한다. 또 다른 실시예에서, 제1 캡슐화 층(116A)은 제1 두께(t1)를 갖고, 제2 캡슐화 층(116B)은 제2 두께(t2)를 가지며, 제3 캡슐화 층(116C)은 제3 두께(t3)를 갖는다. 제2 두께(t2)는 제1 두께(t1)와 상이하다. 제3 두께(t3)는 제1 두께(t1) 및 제2 두께(t2)와 상이하다. 도 1a는 오버행의 전체 영역에서 제1 서브-픽셀(108a)의 제1 캡슐화 층(116A)을 갖는 실시예를 묘사하고, 도 1b는 제1 서브-픽셀(108a)의 제1 캡슐화 층(116A)이 최상부 구조(110B)의 최상부 표면(115)의 일부를 포함하는 실시예를 묘사하지만, 제1 서브-픽셀(108a)의 제1 캡슐화 층(116A), 제2 서브-픽셀(108b)의 제2 캡슐화 층(116B), 및 제3 서브-픽셀(108c)의 제3 캡슐화 층(116C)은 본원에 설명된 실시예들의 임의의 조합을 포함할 수 있다.
[0047] OLED 재료(112)의 증발 증착 동안, 최상부 구조(110B)의 밑면 에지(206)는 OLED 엔드포인트(218)의 포지션을 정의한다. 예를 들어, OLED 재료(112)는 OLED 벡터(212)에 대응하는 OLED 최대 각도에서 증발되고, 밑면 에지(206)는 OLED 재료(112)가 OLED 엔드포인트(218)를 지나 증착되지 않도록 보장한다. 캐소드(114)의 증발 증착 동안, 최상부 구조(110B)의 밑면 에지(206)는 캐소드 엔드포인트(226)의 포지션을 정의한다. 예를 들어, 캐소드(114)는 캐소드 벡터(224)에 대응하는 캐소드 최대 각도에서 증발되고, 밑면 에지(206)는 캐소드(114)가 캐소드 엔드포인트(226)를 지나 증착되지 않도록 보장한다. OLED 각도(θOLED)는 캐소드 각도(θcathode)보다 작다.
[0048] 도 3은 실시예들에 따른, 서브-픽셀 회로(100)를 형성하기 위한 방법(300)의 흐름도이다. 도 4a 내지 도 4k는 본원에 설명된 실시예들에 따른, 서브-픽셀 회로(100)를 형성하기 위한 방법(300) 동안의 기판(102)의 개략적인 단면도들이다. 본원에 설명된 방법(300)은, 도트-타입 아키텍처(101C)를 갖는 서브-픽셀 회로(100) 및 라인-타입 아키텍처(101D)를 갖는 서브-픽셀 회로(100) 둘 모두를 제조하는 능력을 제공한다.
[0049] 동작(301)에서, 도 4a에 도시된 바와 같이, 바디 구조 층(402A) 및 최상부 구조 층(402B)이 기판(102) 위에 증착된다. 바디 구조 층(402A)은 PDL 구조들(126) 및 금속-함유 층들(104) 위에 배치된다. 최상부 구조 층(402B)은 바디 구조 층(402A) 위에 배치된다. 바디 구조 층(402A)은 바디 구조(110A)에 대응하고, 최상부 구조 층(402B)은 오버행 구조들(110)의 최상부 구조(110B)에 대응한다. 오버행 구조들(110)의 일부 실시예들에서, 바디 구조 층(402A) 및 PDL 구조들(126) 및 금속-함유 층들(104) 사이에 보조 캐소드 층(미도시)이 배치된다.
[0050] 동작(302)에서, 도 4b에 도시된 바와 같이, 레지스트(406)가 배치되고 패터닝된다. 레지스트(406)는 최상부 구조 층(402B) 위에 배치된다. 레지스트(406)는 포지티브 레지스트 또는 네거티브 레지스트이다. 포지티브 레지스트는, 전자기 방사선에 노출될 때, 전자기 방사선을 사용하여 패턴이 레지스트에 기록된 후에 레지스트에 도포된 레지스트 현상액에 개별적으로 용해되는 레지스트의 부분들을 포함한다. 네거티브 레지스트는, 방사선에 노출될 때, 전자기 방사선을 사용하여 패턴이 레지스트에 기록된 후에 레지스트에 도포된 레지스트 현상액에 개별적으로 불용성일 레지스트의 부분들을 포함한다. 레지스트(406)의 화학적 조성은 레지스트가 포지티브 레지스트인지 네거티브 레지스트인지 여부를 결정한다. 레지스트(406)는 제1 서브-픽셀(108a)의 라인-타입 아키텍처(101D)의 픽셀 개구(124B) 또는 도트-타입 아키텍처(101C)의 픽셀 개구(124A) 중 하나를 형성하도록 패터닝된다. 패터닝은 포토리소그래피, 디지털 리소그래피 프로세스, 또는 레이저 삭마 프로세스 중 하나이다.
[0051] 동작(303)에서, 도 4c에 도시된 바와 같이, 픽셀 개구(124A, 124B)에 의해 노출된 바디 구조 층(402A) 및 최상부 구조 층(402B)의 부분들이 제거된다. 픽셀 개구(124A, 124B)에 의해 노출된 최상부 구조 층(402B)은 건식 에칭 프로세스 또는 습식 에칭 프로세스에 의해 제거될 수 있다. 픽셀 개구(124A, 124B)에 의해 노출된 바디 구조 층(402A)은 건식 에칭 프로세스 또는 습식 에칭 프로세스에 의해 제거될 수 있다. 보조 캐소드 층을 포함하는 실시예들에서, 보조 캐소드 층의 일부가 건식 에칭 프로세스 또는 습식 에칭 프로세스에 의해 제거되어, 바디 구조(110A) 아래에 배치되는 보조 캐소드(202)를 형성할 수 있다. 동작(303)은 제1 서브-픽셀(108a)의 오버행 구조들(110)을 형성한다. 최상부 구조(110B)에 대응하는 최상부 구조 층(402B) 및 바디 구조(110A)에 대응하는 바디 구조 층(402A)의 재료들 사이의 에칭 선택도, 및 최상부 구조 층(402B) 및 바디 구조 층(402A)의 노출된 부분들을 제거하기 위한 에칭 프로세스들은, 오버행(109)을 정의하는 최상부 연장부(109A)를 형성하기 위해 바디 구조(110A)의 최상부 표면(105)보다 더 넓은 최상부 구조(110B)의 최하부 표면(107)을 제공한다(도 1a, 도 1b, 도 2a 및 도 2b에 도시된 바와 같음). 오버행(109)의 섀도잉은 OLED 재료(112) 및 캐소드(114)의 증발 증착을 제공한다.
[0052] 동작(304)에서, 도 4d에 도시된 바와 같이, 제1 서브-픽셀(108a)의 OLED 재료(112), 캐소드(114) 및 캡슐화 층(116)이 증착된다. 오버행(109)의 섀도잉은 OLED 재료(112) 및 캐소드(114) 각각의 증발 증착을 제공한다. 도 2의 대응하는 설명에서 추가로 논의된 바와 같이, 오버행 구조들(110)의 섀도잉 효과는 OLED 재료(112)의 OLED 각도(θOLED)(도 1a 및 도 2a에 도시됨) 및 캐소드(114)의 캐소드 각도(θcathode)(도 1a 및 도 2a에 도시됨)를 정의한다. OLED 재료(112)의 OLED 각도(θOLED) 및 캐소드(114)의 캐소드 각도(θcathode)는 OLED 재료(112) 및 캐소드(114)의 증발 증착에 기인한다. 일 실시예에서, 캐소드(114)는 오버행 구조들(110)의 바디 구조(110A)와 접촉한다. 다른 실시예에서, 캐소드(114)는 적어도 보조 캐소드(202)와 접촉한다. 캡슐화 층(116)은 두께(t1)로 캐소드(114) 위에 증착된다. 캡핑 층들을 포함하는 실시예들에서, 캡핑 층들은 캐소드(114)와 캡슐화 층(116) 사이에 증착된다. 캡핑 층들은 증발 증착에 의해 증착될 수 있다.
[0053] 동작(305)에서, 도 4e에 도시된 바와 같이, 레지스트(408)가 제1 서브-픽셀(108a)의 웰(well)(410)에 형성된다. 일 실시예에서, 레지스트(408)의 두께는 레지스트(406)의 두께와 상이하다. 동작(306)에서, 도 4f에 도시된 바와 같이, 레지스트(408)에 의해 노출된 캡슐화 층(116), 캐소드(114), 및 OLED 재료(112)가 제거된다. 레지스트(408)에 의해 노출된 캡슐화 층(116), 캐소드(114), 및 OLED 재료(112)는 습식 에칭 프로세스들에 의해 제거될 수 있다. 레지스트(408)가 웰로부터 제거되어, 오버행 구조들(110)을 남긴다. 동작(307)에서, 도 4g에 도시된 바와 같이, 레지스트(412)가 배치되고 패터닝된다. 일 실시예에서, 레지스트(412)의 두께는 레지스트(406) 및 레지스트(408)의 두께와 상이하다. 레지스트(412)는 제1 서브-픽셀(108a)의 최상부 구조(110B) 및 최상부 구조 층(402B) 위에 배치된다. 레지스트(412)는 제2 서브-픽셀(108b)의 라인-타입 아키텍처(101D)의 픽셀 개구(124B) 또는 도트-타입 아키텍처(101C)의 픽셀 개구(124A) 중 하나를 형성하도록 패터닝된다.
[0054] 동작(308)에서, 도 4h에 도시된 바와 같이, 제2 서브-픽셀(108b)의 픽셀 개구(124A, 124B)에 의해 노출된 바디 구조 층(402A) 및 최상부 구조 층(402B)의 부분들이 제거된다. 픽셀 개구(124A, 124B)에 의해 노출된 최상부 구조 층(402B)은 건식 에칭 프로세스 또는 습식 에칭 프로세스에 의해 제거될 수 있다. 픽셀 개구(124A, 124B)에 의해 노출된 바디 구조 층(402A)은 건식 에칭 프로세스 또는 습식 에칭 프로세스에 의해 제거될 수 있다. 보조 캐소드 층을 포함하는 실시예들에서, 보조 캐소드 층의 일부가 건식 에칭 프로세스 또는 습식 에칭 프로세스에 의해 제거되어, 바디 구조(110A) 아래에 배치되는 보조 캐소드(202)를 형성할 수 있다. 동작(308)은 제2 서브-픽셀(108b)의 오버행 구조들(110)을 형성한다. 최상부 구조(110B)에 대응하는 최상부 구조 층(402B) 및 바디 구조(110A)에 대응하는 바디 구조 층(402A)의 재료들의 에칭 선택도, 및 최상부 구조 층(402B) 및 바디 구조 층(402A)의 노출된 부분들을 제거하기 위한 에칭 프로세스들은, 오버행(109)을 정의하는 최상부 연장부(109A)를 형성하기 위해 바디 구조(110A)의 최상부 표면(105)보다 더 넓은 최상부 구조(110B)의 최하부 표면(107)을 제공한다(도 1a에 도시된 바와 같음). 오버행(109)의 섀도잉은 OLED 재료(112) 및 캐소드(114)의 증발 증착을 제공한다.
[0055] 동작(309)에서, 도 4i에 도시된 바와 같이, 제2 서브-픽셀(108b)의 OLED 재료(112), 캐소드(114), 및 캡슐화 층(116)이 증착된다. 캡핑 층들을 포함하는 실시예들에서, 캡핑 층들은 캐소드(114)와 캡슐화 층(116) 사이에 증착된다. 캡핑 층들은 증발 증착에 의해 증착될 수 있다. 오버행(109)의 섀도잉은 OLED 재료(112) 및 캐소드(114)의 증발 증착을 제공한다. 오버행 구조들(110)의 섀도잉 효과는 OLED 재료(112)의 OLED 각도(θOLED) 및 캐소드(114)의 캐소드 각도(θcathode)를 정의한다. OLED 재료(112)의 OLED 각도(θOLED) 및 캐소드(114)의 캐소드 각도(θcathode)는 OLED 재료(112) 및 캐소드(114)의 증발 증착에 기인한다. 일 실시예에서, 캐소드(114)는 오버행 구조들(110)의 바디 구조(110A)와 접촉한다. 다른 실시예에서, 캐소드(114)는 적어도 보조 캐소드(202)와 접촉한다. 캡슐화 층(116)은 두께(t2)로 캐소드(114) 위에 증착된다. 일 실시예에서, 두께(t2)는 두께(t1)보다 더 얇다. 다른 실시예에서, 두께(t2)는 두께(t1)보다 더 두껍다.
[0056] 동작(310)에서, 도 4j에 도시된 바와 같이, 레지스트(416)가 제2 서브-픽셀(108b)의 웰에 형성된다. 일 실시예에서, 레지스트(416)의 두께는 레지스트(406), 레지스트(408), 및 레지스트(412)의 두께와 상이하다. 동작(311)에서, 도 4k에 도시된 바와 같이, 레지스트(416)에 의해 노출된 캡슐화 층(116), 캐소드(114), 및 OLED 재료(112)가 제거된다. 레지스트(416)에 의해 노출된 캡슐화 층(116), 캐소드(114) 및 OLED 재료(112)는 습식 에칭 프로세스들에 의해 제거될 수 있다. 레지스트(416)가 웰로부터 제거되어, 오버행 구조들(110)을 남긴다. 본원에 설명된 동작들(301 내지 311)은 2 개의 서브-픽셀들(106)을 포함하는 서브-픽셀 회로(100)를 형성한다. 동작들(306 내지 310)은 각각의 추가적인 서브-픽셀에 대해, 예를 들어 제3 및/또는 제4 서브-픽셀에 대해 반복될 수 있다. 도 1a 및 도 1b에 도시된 바와 같이, 제3 서브-픽셀(108c)에 대한 캡슐화 층(116)은 두께(t3)를 갖는다. 임의의 부가적인 픽셀들(108n)은 두께(tn)를 갖는 캡슐화 층(116)을 갖는다. 일 실시예에서, 서브-픽셀(108c)의 캡슐화 층(116)의 두께(t3)는 두께들(t1 및 t2)보다 더 얇다. 다른 실시예에서, 서브-픽셀(108c)의 캡슐화 층(116)의 두께(t3)는 두께들(t1 및 t2)보다 더 두껍다. 다른 실시예에서, 서브-픽셀(108c)의 캡슐화 층(116)의 두께(t3)는 두께(t1)보다 더 얇고 두께(t2)보다 더 두껍다. 다른 실시예에서, 서브-픽셀(108c)의 캡슐화 층(116)의 두께(t3)는 두께(t1)보다 더 두껍고 두께(t2)보다 더 얇다. 다른 실시예에서, 캡슐화 층(116)의 두께는 방출되는 광의 파장이 증가함에 따라 증가된다. 다른 실시예에서, 캡슐화 층(116)의 두께는 방출되는 광의 파장이 증가함에 따라 감소된다.
[0057] 캡슐화 층(116)의 두께들, 조성들, 및 증착 방법들은 위에서 설명된 바와 같이 변화될 수 있다. 캡슐화 층(116) 조성들 및 증착 방법들을 변화시켜 두께들의 변동들을 생성함으로써, 캡슐화 층(116)은 증착된 OLED 재료(112)를 레이어링 동안의 손상으로부터 보호하고, 프로세스 수율 및 효율을 개선한다. 캡슐화 층(116) 두께들의 변동은 추가로, 도 1 및 도 2의 서브-픽셀들(108b 및 108c)에 도시된 바와 같이, 밑면 에지(206)와 캡슐화 층(116)의 최상부 표면 사이의 거리, 및 캡슐화 층(116)의 캡슐화 에지(230)와 캡슐화 층(116)의 최상부 표면(119) 사이의 거리를 제어한다. 거리들은 오버행 구조들(110) 아래에서 발생하는 에칭 및 증착의 양을 제어하여, 후속 증착 및 에칭 동안 OLED 재료(112) 보호를 증가시킨다.
[0058] 도 5는 서브-픽셀 회로(100)를 형성하기 위한 방법(500)의 흐름도이다. 도 6a 내지 도 6h는 본원에 설명된 실시예들에 따른 서브-픽셀 회로(100)를 형성하기 위한 방법(500) 동안의 기판(102)의 개략적인 단면도들이다.
[0059] 동작(501)에서, 도 6a에 도시된 바와 같이, 바디 구조 층(402A) 및 최상부 구조 층(402B)이 기판(102) 위에 증착된다. 바디 구조 층(402A)은 PDL 구조들(126) 및 금속-함유 층들(104) 위에 배치된다. 최상부 구조 층(402B)은 바디 구조 층(402A) 위에 배치된다. 바디 구조 층(402A)은 바디 구조(110A)에 대응하고, 최상부 구조 층(402B)은 오버행 구조들(110)의 최상부 구조(110B)에 대응한다. 오버행 구조들(110)의 일부 실시예들에서, 바디 구조 층(402A) 및 PDL 구조들(126) 및 금속-함유 층들(104) 사이에 보조 캐소드 층(404)이 배치된다. 보조 캐소드 층(404)은 보조 캐소드(202)에 대응한다. 레지스트(406)가 최상부 구조 층(402B) 위에 배치되고 패터닝되어 픽셀 개구들(124A, 124B)을 노출시킨다. 동작(502)에서, 도 6b에 도시된 바와 같이, 픽셀 개구(124A, 124B)에 의해 노출된 바디 구조 층(402A) 및 최상부 구조 층(402B)의 오버행 구조 부분들이 제거된다. 픽셀 개구(124A, 124B)에 의해 노출된 최상부 구조 층(402B)은 건식 에칭 프로세스 또는 습식 에칭 프로세스에 의해 제거될 수 있다. 픽셀 개구(124A, 124B)에 의해 노출된 바디 구조 층(402A)은 건식 에칭 프로세스 또는 습식 에칭 프로세스에 의해 제거될 수 있다.
[0060] 동작(503)에서, 도 6c에 도시된 바와 같이, 제1 서브-픽셀(108a)의 OLED 재료(112), 캐소드(114), 및 캡슐화 층(116)이 증착된다. 캡핑 층들을 포함하는 실시예들에서, 캡핑 층들은 캐소드(114)와 캡슐화 층(116) 사이에 증착된다. 캡핑 층들은 증발 증착에 의해 증착될 수 있다. 도 2b의 대응하는 설명에서 추가로 논의된 바와 같이, 오버행 구조들(110)의 섀도잉 효과는 OLED 재료(112B)의 OLED 각도(θOLED)(도 2b에 도시됨) 및 캐소드(114)의 캐소드 각도(θcathode)(도 2b에 도시됨)를 정의한다. OLED 재료(112)의 OLED 각도(θOLED) 및 캐소드(114)의 캐소드 각도(θcathode)는 OLED 재료(112) 및 캐소드(114)의 증발 증착에 기인한다. 일 실시예에서, 캐소드(114)는 오버행 구조들(110)의 바디 구조(110A)와 접촉한다. 다른 실시예에서, 캐소드(114)는 적어도 보조 캐소드(202)와 접촉한다. 캡슐화 층(116)은 두께(t1)로 캐소드(114) 위에 증착된다.
[0061] 동작(504)에서, 도 6d에 도시된 바와 같이, 레지스트(602)가 제1 서브-픽셀(108a)의 웰에 형성된다. 일 실시예에서, 레지스트(602)는 레지스트(406)의 두께와 상이한 두께를 갖는다. 동작(505)에서, 도 6e에 도시된 바와 같이, 레지스트(602)에 의해 노출된 캡슐화 층(116), 캐소드(114), 및 OLED 재료(112)가 제거된다. 레지스트(602)에 의해 노출된 캡슐화 층(116), 캐소드(114), 및 OLED 재료(112)는 습식 에칭 프로세스들에 의해 제거될 수 있다. 레지스트(602)가 제거된다.
[0062] 동작(506)에서, 도 6f에 도시된 바와 같이, 제2 서브-픽셀(108b)의 OLED 재료(112), 캐소드(114), 및 캡슐화 층(116)이 증착된다. 레지스트(604)가 제1 서브-픽셀(108a)의 웰에 형성되고, OLED 재료(112), 캐소드(114) 및 캡슐화 층(116)이 레지스트(604) 위에 증착된다. 일 실시예에서, 레지스트(604)는 레지스트(602) 및 레지스트(406)의 두께와 상이한 두께를 갖는다. 캡핑 층들을 포함하는 실시예들에서, 캡핑 층들은 캐소드(114)와 캡슐화 층(116) 사이에 증착된다. 캡핑 층들은 증발 증착에 의해 증착될 수 있다. 오버행(109)의 섀도잉은 OLED 재료(112) 및 캐소드(114) 각각의 증발 증착을 제공한다. 오버행 구조들(110)의 섀도잉 효과는 OLED 재료(112)의 OLED 각도(θOLED) 및 캐소드(114)의 캐소드 각도(θcathode)를 정의한다. OLED 재료(112)의 OLED 각도(θOLED) 및 캐소드(114)의 캐소드 각도(θcathode)는 OLED 재료(112) 및 캐소드(114)의 증발 증착에 기인한다. 일 실시예에서, 캐소드(114)는 오버행 구조들(110)의 바디 구조(110A)와 접촉한다. 캐소드(114)는 적어도 보조 캐소드(202)와 접촉한다. 캡슐화 층(116)은 두께(t2)로 캐소드(114) 위에 증착된다. 일 실시예에서, 두께(t2)는 두께(t1)보다 더 얇다. 다른 실시예에서, 두께(t2)는 두께(t1)보다 더 두껍다.
[0063] 동작(507)에서, 도 6g에 도시된 바와 같이, 레지스트(606)가 제2 서브-픽셀(108b)의 웰에 형성된다. 일 실시예에서, 레지스트(606)는 레지스트(406), 레지스트(602) 및 레지스트(604)의 두께와 상이한 두께를 갖는다. 동작(508)에서, 도 6h에 도시된 바와 같이, 레지스트(416)에 의해 노출된 캡슐화 층(116), 캐소드(114), 및 OLED 재료(112)가 제거된다. 레지스트(606)에 의해 노출된 캡슐화 층(116), 캐소드(114), 및 OLED 재료(112)는 습식 에칭 프로세스들에 의해 제거될 수 있다. 레지스트(606)가 제거된다.
[0064] 본원에 설명된 동작들(501 내지 508)은 2 개 이상의 서브-픽셀들(106)을 포함하는 서브-픽셀 회로(100)를 형성한다. 동작들(505 내지 508)은 각각의 추가적인 서브-픽셀에 대해, 예를 들어, 제3 및/또는 제4 서브-픽셀에 대해 반복될 수 있다. 도 1a 및 도 1b에 도시된 바와 같이, 제3 서브-픽셀(108c)에 대한 캡슐화 층(116)은 두께(t3)를 갖는다. 임의의 부가적인 픽셀들(108n)은 두께(tn)를 갖는 캡슐화 층(116)을 갖는다. 일 실시예에서, 서브-픽셀(108c)의 캡슐화 층(116)의 두께(t3)는 두께들(t1 및 t2)보다 더 얇다. 다른 실시예에서, 서브-픽셀(108c)의 캡슐화 층(116)의 두께(t3)는 두께들(t1 및 t2)보다 더 두껍다. 다른 실시예에서, 서브-픽셀(108c)의 캡슐화 층(116)의 두께(t3)는 두께(t1)보다 더 얇고 두께(t2)보다 더 두껍다. 다른 실시예에서, 서브-픽셀(108c)의 캡슐화 층(116)의 두께(t3)는 두께(t1)보다 더 두껍고 두께(t2)보다 더 얇다. 다른 실시예에서, 캡슐화 층(116)의 두께는 방출되는 광의 파장이 증가함에 따라 증가된다. 다른 실시예에서, 캡슐화 층(116)의 두께는 방출되는 광의 파장이 증가함에 따라 감소된다.
[0065] 캡슐화 층(116)의 두께들, 조성들, 및 증착 방법들은 위에서 설명된 바와 같이 변화될 수 있다. 캡슐화 층(116) 조성들 및 증착 방법들을 변화시켜 두께들의 변동들을 생성함으로써, 캡슐화 층(116)은 증착된 OLED 재료(112)를 레이어링 동안의 손상으로부터 보호하고, 프로세스 수율 및 효율을 개선한다. 캡슐화 층(116) 두께들의 변동은 추가로, 도 1 및 도 2의 서브-픽셀들(108b 및 108c)에 도시된 바와 같이, 밑면 에지(206)와 캡슐화 층(116)의 최상부 표면 사이의 거리, 및 캡슐화 층(116)의 캡슐화 에지(230)와 캡슐화 층(116)의 최상부 표면(119) 사이의 거리를 제어한다. 거리들은 오버행 구조들(110) 아래에서 발생하는 에칭 및 증착의 양을 제어하여, 후속 증착 및 에칭 동안 OLED 재료(112) 보호를 증가시킨다.
[0066] 요약하면, 본원에 설명된 디바이스는 유기 발광 다이오드(OLED) 디스플레이와 같은 디스플레이에서 활용될 수 있는 서브-픽셀 회로들 및 서브-픽셀 회로들을 형성하는 방법들에 관한 것이다. 디스플레이의 서브-픽셀 회로의 각각의 서브-픽셀을 정의하는 인접한 오버행 구조들은 증발 증착을 사용하여 서브-픽셀 회로의 형성을 제공하고, 오버행 구조들이 서브-픽셀 회로가 형성된 후에 제자리에 유지되는 것을 제공한다(예를 들어, 제5, 제6 또는 제7 예시적인 실시예들의 방법들을 활용함). 증발 증착은 OLED 재료 및 캐소드의 증착을 위해 활용될 수 있다. 오버행 구조들은 증착 각도들을 정의하는데, 즉, OLED 재료가 바디 구조(및 실시예들에 따른 보조 캐소드)와 접촉하지 않고 캐소드가 일부 실시예들에 따른 바디 구조와 접촉하도록, OLED 재료 및 캐소드 각각에 대해, 증발 증착 동안 섀도잉 효과를 제공한다. 개개의 서브-픽셀의 캡슐화 층은 캐소드 위에 배치되며, 캡슐화 층은 인접한 오버행 구조들 각각의 적어도 일부 아래로 그리고 인접한 오버행 구조들 각각의 측벽 위로 연장된다. 각각의 서브-픽셀의 캡슐화 층은 캡슐화 후속 층들의 에칭 동안 증착된 층들을 보호하기 위해 두께가 변화된다. 두께의 변화는 증착되는 OLED 재료(예를 들어, OLED의 색)에 따라 감소하거나, 증가하거나, 또는 의존적일 수 있다.
[0067] 전술한 바가 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 그리고 부가적인 실시예들이, 본 개시내용의 기본적인 범위를 벗어나지 않으면서 안출될 수 있으며, 본 개시내용의 범위는 다음의 청구항들에 의해 결정된다.

Claims (30)

  1. 디바이스로서,
    기판;
    상기 기판 위에 배치되고 상기 디바이스의 서브-픽셀들을 정의하는 픽셀-정의 층(PDL) 구조들; 및
    복수의 오버행(overhang) 구조들을 포함하며, 각각의 오버행 구조는 바디 구조를 지나 측방향으로 연장되는 최상부 구조의 최상부 연장부에 의해 정의되고, 각각의 바디 구조는 각각의 PDL 구조의 상부 표면 위에 배치되고, 상기 복수의 오버행 구조들 중 인접한 오버행 구조들은 제1 서브-픽셀 및 제2 서브-픽셀을 포함하는 복수의 서브-픽셀들을 정의하고;
    상기 제1 서브-픽셀은,
    제1 애노드;
    상기 제1 애노드 위에 그리고 상기 제1 애노드와 접촉하게 그리고 상기 인접한 오버행 구조들 아래에 배치된 제1 유기 발광 다이오드(OLED) 재료;
    상기 제1 OLED 재료 위에 그리고 상기 인접한 오버행 구조들 아래에 배치된 제1 캐소드; 및
    상기 제1 캐소드 위에 배치되고, 상기 인접한 오버행 구조들 아래로 연장되고, 상기 인접한 오버행 구조들의 측벽의 일부와 접촉하는 제1 캡슐화 층을 포함하고, 상기 제1 캡슐화 층은 제1 두께를 갖고; 그리고
    상기 제2 서브-픽셀은,
    제2 애노드;
    상기 제2 애노드 위에 그리고 상기 제2 애노드와 접촉하게 그리고 상기 인접한 오버행 구조들 아래에 배치된 제2 유기 발광 다이오드(OLED) 재료;
    상기 제2 OLED 재료 위에 그리고 상기 인접한 오버행 구조들 아래에 배치된 제2 캐소드; 및
    상기 제2 캐소드 위에 배치되고, 상기 인접한 오버행 구조들 아래로 연장되고, 상기 인접한 오버행 구조들의 측벽의 일부와 접촉하는 제2 캡슐화 층을 포함하고, 상기 제2 캡슐화 층은 상기 제1 두께와 상이한 제2 두께를 갖는, 디바이스.
  2. 제1항에 있어서,
    상기 제2 서브-픽셀의 제2 캡슐화 층은 상기 인접한 오버행 구조들 아래로 연장되고, 상기 바디 구조의 측벽의 일부 및 상기 최상부 구조의 최하부 표면과 접촉하는, 디바이스.
  3. 제1항에 있어서,
    제3 서브-픽셀을 더 포함하고,
    상기 제3 서브-픽셀은,
    제3 애노드;
    상기 제3 애노드 위에 그리고 상기 제3 애노드와 접촉하게 그리고 상기 인접한 오버행 구조들 아래에 배치된 제3 유기 발광 다이오드(OLED) 재료;
    상기 제3 OLED 재료 위에 그리고 상기 인접한 오버행 구조들 아래에 배치된 제3 캐소드; 및
    상기 제3 캐소드 위에 배치되고, 상기 인접한 오버행 구조들 아래로 연장되고, 상기 오버행 구조들의 측벽의 일부와 접촉하는 제3 캡슐화 층을 포함하고, 상기 제3 캡슐화 층은 상기 제1 두께 및 상기 제2 두께와 상이한 제3 두께를 갖는, 디바이스.
  4. 제3항에 있어서,
    상기 제3 픽셀의 제3 캡슐화 층은 상기 인접한 오버행 구조들 아래로 연장되고, 상기 바디 구조의 측벽의 일부, 상기 최상부 구조의 최하부 표면, 상기 최상부 구조의 측벽, 및 상기 최상부 구조의 최상부 표면과 접촉하는, 디바이스.
  5. 제3항에 있어서,
    상기 제1 캡슐화 층, 상기 제2 캡슐화 층, 및 상기 제3 캡슐화 층은 실리콘 질화물 재료, 실리콘 산질화물 재료, 실리콘 산화물 재료, 또는 이들의 조합을 포함하는, 디바이스.
  6. 제3항에 있어서,
    상기 제1 캡슐화 층은 상기 제2 캡슐화 층 또는 상기 제3 캡슐화 층 중 적어도 하나와 상이한 재료를 포함하는, 디바이스.
  7. 제1항에 있어서,
    상기 바디 구조는 무기 재료 또는 금속-함유 재료를 포함하는, 디바이스.
  8. 제3항에 있어서,
    상기 제1 캡슐화 층, 상기 제2 캡슐화 층, 및 상기 제3 캡슐화 층은 실리콘-함유 재료의 적어도 2개의 층들을 포함하고, 상기 제1 캡슐화 층, 상기 제2 캡슐화 층, 및 상기 제3 캡슐화 층 중 적어도 하나의 캡슐화 층의 상기 실리콘-함유 재료의 적어도 2개의 층들은 서로 상이한, 디바이스.
  9. 제1항에 있어서,
    상기 제1 OLED 재료는 상기 제1 애노드 위에 그리고 상기 제1 애노드와 접촉하게 배치되고, 상기 오버행 구조들 아래에 배치되어, 상기 제1 OLED 재료가 상기 PDL 구조와 접촉하고, 제2 OLED 재료는 상기 제2 애노드 위에 그리고 상기 제2 애노드와 접촉하게 배치되고, 상기 오버행 구조들 아래에 배치되어, 상기 제2 OLED 재료가 상기 PDL 구조와 접촉하는, 디바이스.
  10. 디바이스로서,
    기판;
    상기 기판 위에 배치되고 상기 디바이스의 서브-픽셀들을 정의하는 픽셀-정의 층(PDL) 구조들; 및
    복수의 오버행 구조들을 포함하며, 각각의 오버행 구조는 오버행을 형성하기 위해 바디 구조를 지나 측방향으로 연장되는 최상부 구조의 최상부 연장부에 의해 정의되고, 각각의 바디 구조는 각각의 PDL 구조의 상부 표면 위에 배치되고, 상기 복수의 오버행 구조들 중 인접한 오버행 구조들은 제1 서브-픽셀 및 제2 서브-픽셀을 포함하는 복수의 서브-픽셀들을 정의하고;
    상기 제1 서브-픽셀은,
    제1 애노드;
    상기 제1 애노드 위에 그리고 상기 제1 애노드와 접촉하게 그리고 상기 인접한 오버행 구조들 아래에 배치된 제1 유기 발광 다이오드(OLED) 재료;
    상기 제1 OLED 재료 위에 그리고 상기 인접한 오버행 구조들 아래에 배치된 제1 캐소드; 및
    상기 제1 캐소드 위에 배치되고, 상기 인접한 오버행 구조들 아래로 연장되고, 상기 오버행 구조들의 측벽의 일부와 접촉하는 제1 캡슐화 층을 포함하며, 상기 제1 캡슐화 층은 상기 오버행의 전체 영역에 있고, 상기 제1 캡슐화 층은 제1 두께를 갖고; 그리고
    상기 제2 서브-픽셀은,
    제2 애노드;
    상기 제2 애노드 위에 그리고 상기 제2 애노드와 접촉하게 그리고 상기 인접한 오버행 구조들 아래에 배치된 제2 유기 발광 다이오드(OLED) 재료;
    상기 제2 OLED 재료 위에 그리고 상기 인접한 오버행 구조들 아래에 배치된 제2 캐소드; 및
    상기 제2 캐소드 위에 배치되고, 상기 인접한 오버행 구조들 아래로 연장되고, 상기 인접한 오버행 구조들의 측벽의 일부와 접촉하는 제2 캡슐화 층을 포함하고, 상기 제2 캡슐화 층은 상기 제1 두께와 상이한 제2 두께를 갖는, 디바이스.
  11. 제10항에 있어서,
    상기 오버행에서,
    상기 최상부 구조의 최하부 표면 상의 제2 캡슐화 층과 상기 오버행의 상기 제2 캐소드 위의 상기 제2 캡슐화 층 사이에 갭이 있거나, 또는
    상기 갭은, 상기 최상부 구조의 밑면 에지와 상기 오버행의 상기 제2 캐소드 위의 상기 제2 캡슐화 층 사이에 있는, 디바이스.
  12. 제11항에 있어서,
    제3 서브-픽셀을 더 포함하고,
    상기 제3 서브-픽셀은,
    제3 애노드;
    상기 제3 애노드 위에 그리고 상기 제3 애노드와 접촉하게 그리고 상기 인접한 오버행 구조들 아래에 배치된 제3 유기 발광 다이오드(OLED) 재료;
    상기 제3 OLED 재료 위에 그리고 상기 인접한 오버행 구조들 아래에 배치되고, 상기 오버행 구조들의 일부와 접촉하는 제3 캐소드; 및
    상기 제3 캐소드 위에 배치되고, 상기 인접한 오버행 구조들 아래로 연장되고, 상기 오버행 구조들의 측벽의 일부와 접촉하는 제3 캡슐화 층을 포함하고, 상기 제3 캡슐화 층은 상기 제1 두께 및 상기 제2 두께와 상이한 제3 두께를 갖는, 디바이스.
  13. 제12항에 있어서,
    상기 제1 캡슐화 층, 상기 제2 캡슐화 층, 및 상기 제3 캡슐화 층은 실리콘 질화물 재료, 실리콘 산질화물 재료, 실리콘 산화물 재료, 또는 이들의 조합을 포함하는, 디바이스.
  14. 제10항에 있어서,
    상기 바디 구조는 무기 재료 또는 금속-함유 재료를 포함하는, 디바이스.
  15. 제10항에 있어서,
    상기 최상부 구조는 비-전도성 재료, 무기 재료, 또는 금속-함유 재료를 포함하는, 디바이스.
  16. 제10항에 있어서,
    상기 제1 캐소드는 연장되어 상기 제1 OLED 재료의 엔드포인트를 지나 상기 PDL 구조와 접촉하고, 상기 제2 캐소드는 연장되어 상기 제2 OLED 재료의 엔드포인트를 지나 상기 PDL 구조와 접촉하는, 디바이스.
  17. 제10항에 있어서,
    상기 제1 OLED 재료는 상기 제1 애노드 위에 그리고 상기 제1 애노드와 접촉하게 배치되고, 상기 오버행 구조들 아래에 배치되어, 상기 제1 OLED 재료가 상기 PDL 구조와 접촉하고, 그리고 상기 제2 OLED 재료는 상기 제2 애노드 위에 그리고 상기 제2 애노드와 접촉하게 배치되고, 상기 오버행 구조들 아래에 배치되어, 상기 제2 OLED 재료가 상기 PDL 구조와 접촉하는, 디바이스.
  18. 디바이스로서,
    기판;
    상기 기판 위에 배치되고 상기 디바이스의 서브-픽셀들을 정의하는 픽셀-정의 층(PDL) 구조들; 및
    복수의 오버행 구조들을 포함하며, 각각의 오버행 구조는 오버행을 형성하기 위해 바디 구조를 지나 측방향으로 연장되는 최상부 구조의 최상부 연장부에 의해 정의되고, 각각의 바디 구조는 각각의 PDL 구조의 상부 표면 위에 배치되고, 상기 복수의 오버행 구조들 중 인접한 오버행 구조들은 제1 서브-픽셀, 제2 서브-픽셀, 및 제3 서브-픽셀을 포함하는 복수의 서브-픽셀들을 정의하고;
    상기 제1 서브-픽셀은,
    제1 애노드;
    상기 제1 애노드 위에 그리고 상기 제1 애노드와 접촉하게 그리고 상기 인접한 오버행 구조들 아래에 배치된 제1 유기 발광 다이오드(OLED) 재료;
    상기 제1 OLED 재료 위에 배치된 제1 캐소드 ― 상기 제1 캐소드는 상기 인접한 오버행 구조들 아래로 연장되고, 상기 오버행 구조들의 일부와 접촉함 ―; 및
    상기 제1 캐소드 위에 배치되고, 상기 인접한 오버행 구조들 아래로 연장되고, 상기 오버행 구조들의 측벽의 일부와 접촉하는 제1 캡슐화 층을 포함하고, 상기 캡슐화 층은 제1 두께를 갖고; 그리고
    상기 제2 서브-픽셀은,
    제2 애노드;
    상기 제2 애노드 위에 그리고 상기 제2 애노드와 접촉하게 그리고 상기 인접한 오버행 구조들 아래에 배치된 제2 유기 발광 다이오드(OLED) 재료;
    상기 제2 OLED 재료 위에 배치된 제2 캐소드 ― 상기 제2 캐소드는 상기 인접한 오버행 구조들 아래로 연장되고, 상기 오버행 구조들의 일부와 접촉함 ―; 및
    상기 제2 캐소드 위에 배치되고, 상기 인접한 오버행 구조들 아래로 연장되고, 상기 오버행 구조들의 측벽의 일부와 접촉하는 제2 캡슐화 층을 포함하고, 상기 제2 캡슐화 층은 상기 제1 두께와 상이한 제2 두께를 갖고; 그리고
    상기 제3 서브-픽셀은,
    제3 애노드;
    상기 제3 애노드 위에 그리고 상기 제3 애노드와 접촉하게 그리고 상기 인접한 오버행 구조들 아래에 배치된 제3 유기 발광 다이오드(OLED) 재료;
    상기 제3 OLED 재료 위에 배치된 제3 캐소드 ― 상기 제3 캐소드는 상기 인접한 오버행 구조들 아래로 연장되고, 바디 구조의 일부와 접촉함 ―; 및
    상기 제3 캐소드 위에 배치되고, 상기 인접한 오버행 구조들 아래로 연장되고, 상기 오버행 구조들의 측벽의 일부와 접촉하는 제3 캡슐화 층을 포함하고, 상기 캡슐화 층은 상기 제1 두께 및 상기 제2 두께와 상이한 제3 두께를 갖는, 디바이스.
  19. 제18항에 있어서,
    상기 제1 캡슐화 층의 제1 두께는 상기 제2 캡슐화 층의 제2 두께 및 상기 제3 캡슐화 층의 제3 두께보다 더 두껍고, 상기 제2 캡슐화 층의 제2 두께는 상기 제3 캡슐화 층의 제3 두께보다 더 두꺼운, 디바이스.
  20. 제18항에 있어서,
    상기 제1 캡슐화 층의 제1 두께는 상기 제2 캡슐화 층의 제2 두께 및 상기 제3 캡슐화 층의 제3 두께보다 더 얇고, 상기 제2 캡슐화 층의 제2 두께는 상기 제3 캡슐화 층의 제3 두께보다 더 얇은, 디바이스.
  21. 제18항에 있어서,
    상기 제1 캡슐화 층, 상기 제2 캡슐화 층, 및 상기 제3 캡슐화 층은 실리콘 질화물 재료, 실리콘 산질화물 재료, 실리콘 산화물 재료, 또는 이들의 조합을 포함하는, 디바이스.
  22. 제18항에 있어서,
    상기 제1 캡슐화 층은 제1 굴절률을 갖고, 상기 제2 캡슐화 층은 상기 제1 굴절률과 상이한 제2 굴절률을 갖고, 상기 제3 캡슐화 층은 상기 제1 굴절률 및 상기 제2 굴절률과 상이한 제3 굴절률을 갖는, 디바이스.
  23. 제18항에 있어서,
    상기 바디 구조는 무기 재료 또는 금속-함유 재료를 포함하는, 디바이스.
  24. 제18항에 있어서,
    상기 제1 캐소드는 연장되어 상기 제1 OLED 재료의 엔드포인트를 지나 상기 PDL 구조와 접촉하고, 상기 제2 캐소드는 연장되어 상기 제2 OLED 재료의 엔드포인트를 지나 상기 PDL 구조와 접촉하는, 디바이스.
  25. 제18항에 있어서,
    상기 제1 OLED 재료는 상기 제1 애노드 위에 그리고 상기 제1 애노드와 접촉하게 배치되고, 상기 인접한 오버행 구조 아래에 배치되어, 상기 제1 OLED 재료가 상기 PDL 구조와 접촉하고, 상기 제2 OLED 재료는 상기 제2 애노드 위에 그리고 상기 제2 애노드와 접촉하게 배치되고, 상기 오버행 구조 아래에 배치되어, 상기 제2 OLED 재료가 상기 PDL 구조와 접촉하는, 디바이스.
  26. 디바이스로서,
    기판;
    상기 기판 위에 배치되고 상기 디바이스의 서브-픽셀들을 정의하는 픽셀-정의 층(PDL) 구조들; 및
    복수의 오버행 구조들을 포함하며, 각각의 오버행 구조는 바디 구조를 지나 측방향으로 연장되는 최상부 구조의 최상부 연장부에 의해 정의되고, 각각의 바디 구조는 각각의 PDL 구조의 상부 표면 위에 배치되고, 상기 복수의 오버행 구조들 중 인접한 오버행 구조들은 제1 서브-픽셀 및 제2 서브-픽셀을 포함하는 복수의 서브-픽셀들을 정의하고,
    상기 제1 서브-픽셀은,
    제1 애노드;
    상기 제1 애노드 위에 그리고 상기 제1 애노드와 접촉하게 그리고 상기 인접한 오버행 구조들 아래에 배치된 제1 유기 발광 다이오드(OLED) 재료;
    상기 제1 OLED 재료 위에 그리고 상기 인접한 오버행 구조들 아래에 배치된 제1 캐소드; 및
    상기 제1 캐소드 위에 배치되고, 상기 인접한 오버행 구조들 아래로 연장되고, 상기 인접한 오버행 구조들의 측벽의 일부와 접촉하는 제1 캡슐화 층을 포함하고, 상기 제1 캡슐화 층은 실리콘-함유 재료의 적어도 2개의 층들을 포함하고; 그리고
    상기 제2 서브-픽셀은,
    제2 애노드;
    상기 제2 애노드 위에 그리고 상기 제2 애노드와 접촉하게 그리고 상기 인접한 오버행 구조들 아래에 배치된 제2 유기 발광 다이오드(OLED) 재료;
    상기 제2 OLED 재료 위에 그리고 상기 인접한 오버행 구조들 아래에 배치된 제2 캐소드; 및
    상기 제2 캐소드 위에 배치되고, 상기 인접한 오버행 구조들 아래로 연장되고, 상기 인접한 오버행 구조들의 측벽의 일부와 접촉하는 제2 캡슐화 층을 포함하고, 상기 제2 캡슐화 층은 상기 제1 캡슐화 층과 상이한 조성을 갖는 실리콘-함유 재료를 포함하는, 디바이스.
  27. 제26항에 있어서,
    제3 서브-픽셀을 더 포함하고,
    상기 제3 서브-픽셀은,
    제3 애노드;
    상기 제3 애노드 위에 그리고 상기 제3 애노드와 접촉하게 그리고 상기 인접한 오버행 구조들 아래에 배치된 제3 유기 발광 다이오드(OLED) 재료;
    상기 제3 OLED 재료 위에 그리고 상기 인접한 오버행 구조들 아래에 배치된 제3 캐소드 ― 상기 제3 캐소드는 연장되어 상기 오버행 구조들의 일부와 접촉함 ―; 및
    상기 제3 캐소드 위에 배치되고, 상기 인접한 오버행 구조들 아래로 연장되고, 상기 오버행 구조들의 측벽의 일부와 접촉하는 제3 캡슐화 층을 포함하고, 상기 제3 캡슐화 층은 제1 두께 및 제2 두께와 상이한 제3 두께를 갖는, 디바이스.
  28. 제27항에 있어서,
    상기 제1 캡슐화 층의 두께는 상기 제2 캡슐화 층의 제2 두께 및 상기 제3 캡슐화 층의 제3 두께보다 더 두껍고, 상기 제2 캡슐화 층의 제2 두께는 상기 제3 캡슐화 층의 제3 두께보다 더 두꺼운, 디바이스.
  29. 제28항에 있어서,
    상기 제1 캡슐화 층의 제1 두께는 상기 제2 캡슐화 층의 제2 두께 및 상기 제3 캡슐화 층의 제3 두께보다 더 얇고, 상기 제2 캡슐화 층의 제2 두께는 상기 제3 캡슐화 층의 제3 두께보다 더 얇은, 디바이스.
  30. 제26항에 있어서,
    상기 제1 캡슐화 층은 바디 구조를 지나 측방향으로 연장되는 최상부 구조의 최상부 연장부에 의해 정의된 오버행의 전체 영역에 있는, 디바이스.
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