KR100890684B1 - 반도체 처리용 성막 방법 - Google Patents

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Abstract

실란계 가스를 포함하는 제1 처리 가스와 질화 가스 또는 산질화 가스를 포함하는 제2 처리 가스와 도핑 가스를 포함하는 제3 처리 가스를 선택적으로 공급 가능한 처리 영역 내에서, 피처리 기판 상에 CVD에 의해 불순물을 함유하는 실리콘 질화물 또는 실리콘 산질화물의 막을 형성한다. 이 성막 방법은 제1 내지 제4 공정을 교대로 구비한다. 제1 공정에서는 처리 영역에 대한 제1 및 제3 처리 가스의 공급을 행한다. 제2 공정에서는 처리 영역에 대한 제1, 제2 및 제3 처리 가스의 공급을 정지한다. 제3 공정에서는 처리 영역에 대한 제2 처리 가스의 공급을 행하는 한편, 처리 영역에 대한 제1 및 제3 처리 가스의 공급을 정지한다. 제3 공정은 제2 처리 가스를 여기 기구에 의해 여기한 상태에서 처리 영역에 공급하는 여기 기간을 구비한다. 제4 공정에서는 처리 영역에 대한 제1, 제2 및 제3 처리 가스의 공급을 정지한다.
처리 용기, 웨이퍼 보트, 매니폴드, 가스 노즐, 승강 기구

Description

반도체 처리용 성막 방법 {FILM FORMATION METHOD FOR SEMICONDUCTOR PROCESS}
도1은 본 발명의 실시 형태에 관한 성막 장치(종형 CVD 장치)를 도시하는 단면도.
도2는 도1에 도시한 장치의 일부를 도시한 횡단 평면도.
도3은 본 발명의 제1 실시 형태에 관한 성막 방법에 있어서의 가스 공급 및 RF(고주파) 인가의 형태를 나타내는 흐름도.
도4는 BCl3의 가스의 유량과 유전율과의 관계를 나타내는 그래프.
도5는 SiBN막의 굴절률과 유전율과의 관계를 나타내는 그래프.
도6은 굴절률과 에칭 레이트와의 관계를 나타내는 그래프.
도7은 BCl3의 유량과 에칭 레이트와의 관계를 나타내는 그래프.
도8은 본 발명의 제2 실시 형태에 관한 성막 방법에 있어서의 가스 공급 및 RF(고주파)의 인가 형태를 나타내는 흐름도.
도9는 제1 및 제2 실시 형태에 관한 성막 방법에 있어서의 성막율과 그 개선율을 나타내는 그래프.
도10a, 도10b는 NMOS 트랜지스터 및 PMOS 트랜지스터의 단면을 각각 도시하 는 개략도.
도11a, 도11b는 BCl3의 가스의 유량과 막의 응력와의 관계를 나타내는 그래프.
도12는 주 제어부의 구성의 개략을 도시하는 블럭도.
<도면의 주요 부분에 대한 부호의 설명>
2 : 성막 장치
4 : 처리 용기
5 : 처리 영역
6 : 천정판
8 : 매니폴드
10 : 밀봉 부재
12 : 웨이퍼 보트
12A : 지지 기둥
14 : 보온통
16 : 테이블
18 : 덮개
20 : 회전축
22 : 자성 유체 밀봉
25 : 승강 기구
28, 30, 32 : 가스 공급계
34, 35, 36, 38 : 가스 노즐
42, 43, 44, 46 : 가스 공급 라인
48 : 주 제어부
50 : 가스 여기부
52 : 배기구
56 : 커버
58 : 전극
60 : 고주파 전원
62 : 급전 라인
70 : 히터
본 발명은, 반도체 웨이퍼 등의 피처리 기판 상에 불순물을 함유하는 실리콘 질화물 또는 실리콘 산질화물의 막을 형성하는 반도체 처리용의 성막 방법 및 장치에 관한 것이다. 반도체 처리라 함은, 웨이퍼나 LCD(Liquid Crystal Display)나 FPD(Flat Panel Display)용의 유리 기판 등의 피처리 기판 상에 반도체층, 절연층, 도전층 등을 소정의 패턴으로 형성함으로써, 상기 피처리 기판 상에 반도체 디바이스나 반도체 디바이스에 접속되는 배선 및 전극 등을 포함하는 구조물을 제조하기 위해 실시되는 다양한 처리를 의미한다.
반도체 집적 회로를 구성하는 반도체 디바이스의 제조에 있어서는 피처리 기판, 예를 들어 반도체 웨이퍼에 성막, 에칭, 산화, 확산, 개질, 어닐, 자연 산화막의 제거 등 각종의 처리가 실시된다. 일본 특허 공개 제2004-6801호 공보는 종형(이른바 배치식)의 열처리 장치에 있어서 이러한 종류의 반도체 처리 방법을 개시한다. 이 방법에서는, 우선 반도체 웨이퍼가 웨이퍼 카세트로부터 종형의 웨이퍼 보트 상에 이동 적재되어 다단에 지지된다. 웨이퍼 카세트에는, 예를 들어 25매의 웨이퍼를 수용할 수 있고, 웨이퍼 보트에는 30 내지 150매의 웨이퍼를 적재할 수 있다. 다음에, 웨이퍼 보트가 처리 용기의 하방으로부터 그 내부에 로드되는 동시에, 처리 용기가 기밀하게 폐쇄된다. 다음에, 처리 가스의 유량, 처리 압력, 처리 온도 등 각종의 처리 조건이 제어된 상태에서 소정의 열 처리가 행해진다.
종래, 반도체 디바이스의 절연막으로서 실리콘 산화막(SiO2막)이 주로 사용되고 있었다. 그러나, 최근 반도체 집적 회로의 또 다른 고집적화 및 고미세화의 요구에 수반하여 용도에 따라서, 실리콘 산화막에 대신하여 실리콘 질화막(Si3N4막)이 사용되고 있다. 예를 들어, 실리콘 질화막은 내산화막, 불순물의 확산 방지막, 게이트 전극 구조의 측벽막으로서 배치된다. 실리콘 질화막은 불순물의 확산계수가 낮고, 또한 산화 배리어성이 높으므로, 상술한 바와 같은 절연막으로서 매우 적합하다.
한편, 최근 반도체 디바이스의 동작 속도의 고속화도 중요한 요소로 되어 있 다. 이 점에 관해, 실리콘 질화막은 유도율이 비교적 높고, 기생 용량을 증대시키기 때문에 문제가 생긴다. 즉, 기생 용량이 커지면 전자의 이동도가 억제되어 디바이스의 동작 속도가 저하된다. 또, 실리콘 질화막을 전하 축전형의 센서에 이용한 경우에는 기생 용량에 따라 백그라운드 레벨이 증가된다는 문제도 있다.
이러한 관점으로부터, 실리콘 질화막에 불순물을 도핑함으로써, 불순물의 확산 계수나 산화 배리어성을 유지하면서 유전율을 저하시키는 것이 제안되어 있다. 일본 특허 공개 평6-34974호 공보는 CVD(Chemical Vapor Deposition)에 의해 불순물로서 붕소(B)를 도핑한 실리콘 질화막을 형성하는 방법을 개시한다. 이 붕소 함유 실리콘 질화막(SiBN)은 불순물의 확산 계수가 낮고, 산화 배리어성이 높고, 게다가 유전율도 매우 작기 때문에 절연막으로서 매우 우수하다.
그러나, CVD에 의해 형성된 붕소 함유 실리콘 질소막은 비교적 취약하고 에칭 내성이 낮다. 이로 인해, 후공정에 있어서, 예를 들어 드라이 에칭을 행한 경우, 붕소 함유 실리콘 질화막이 지나치게 에칭된다는 문제가 있다.
본 발명의 목적은 유전율이 낮고 또한 에칭 내성이 높고, 불순물을 함유하는 실리콘 질화물 또는 실리콘 산질화물의 막을 형성하는 반도체 처리용의 성막 방법 및 장치를 제공하는 것이다.
본 발명의 제1 시점은 실란계 가스를 포함하는 제1 처리 가스와 질화 가스 또는 산질화 가스를 포함하는 제2 처리 가스와 도핑 가스를 포함하는 제3 처리 가스를 선택적으로 공급 가능한 처리 영역 내이고, 피처리 기판 상에 CVD에 의해 불 순물을 함유하는 실리콘 질화물 또는 실리콘 산질화물의 막을 형성하는 반도체 처리용의 성막 방법이며,
상기 처리 영역에 대한 상기 제1 및 제3 처리 가스의 공급을 행하는 제1 공정과,
상기 처리 영역에 대한 상기 제1, 제2 및 제3 처리 가스의 공급을 정지하는 제2 공정과,
상기 처리 영역에 대한 상기 제2 처리 가스의 공급을 행하는 한편, 상기 처리 영역에 대한 상기 제1 및 제3 처리 가스의 공급을 정지하는 제3 공정으로서, 상기 제3 공정은 상기 제2 처리 가스를 여기 구조에 의해 여기한 상태에서 상기 처리 영역에 공급하는 여기 기간을 구비하는 제3 공정과,
상기 처리 영역에 대한 상기 제1, 제2 및 제3 처리 가스의 공급을 정지하는 제4 공정을 교대로 구비한다.
본 발명의 제2 시점은 반도체 처리용의 성막 장치이며,
피처리 기판을 수납하는 처리 영역을 갖는 처리 용기와,
상기 처리 영역 내에서 상기 피처리 기판을 지지하는 지지 부재와,
상기 처리 영역 내의 상기 피처리 기판을 가열하는 히터와,
상기 처리 영역 내를 배기하는 배기계와,
상기 처리 영역에 실란계 가스를 포함하는 제1 처리 가스를 공급하는 제1 처리 가스 공급계와,
상기 처리 영역에 질화 가스 또는 산질화 가스를 포함하는 제2 처리 가스 공 급계와,
상기 처리 영역에 도핑 가스를 포함하는 제3 처리 가스를 공급하는 제3 처리 가스 공급계와,
상기 처리 영역에 공급되는 상기 제2 처리 가스를 선택적으로 여기하는 여기 기구와,
상기 장치의 동작을 제어하는 제어부를 구비하고, 상기 제어부는 상기 피처리 기판 상에 CVD에 의해 불순물을 함유하는 실리콘 질화물 또는 실리콘 산질화물의 막을 형성하기 위해,
상기 처리 영역에 대한 상기 제1 및 제3 처리 가스의 공급을 행하는 제1 공정과,
상기 처리 영역에 대한 상기 제1, 제2 및 제3 처리 가스의 공급을 정지하는 제2 공정과,
상기 처리 영역에 대한 상기 제2 처리 가스의 공급을 행하는 한편, 상기 처리 영역에 대한 상기 제1 및 제3 처리 가스의 공급을 정지하는 제3 공정으로서, 상기 제3 공정은 상기 제2 처리 가스를 여기 기구에 의해 여기한 상태에서 상기 처리 영역에 공급하는 여기 기간을 구비하는 제3 공정과,
상기 처리 영역에 대한 상기 제1, 제2 및 제3 처리 가스의 공급을 정지하는 제4 공정을 교대로 실행한다.
본 발명의 제3 시점은 프로세서 상에서 실행하기 위한 프로그램 지령을 포함하는 컴퓨터로 판독 가능한 매체이며,
상기 프로그램 지령은 프로세서에 의해 실행될 때, 실란계 가스를 포함하는 제1 처리 가스와 질화 가스 또는 산질화 가스를 포함하는 제2 처리 가스와 도핑 가스를 포함하는 제3 처리 가스를 선택적으로 공급 가능한 처리 영역 내에서 피처리 기판 상에 CVD에 의해 불순물을 함유하는 실리콘 질화물 또는 실리콘 산질화물의 막을 형성하는 반도체 처리용의 성막 장치에,
상기 처리 영역에 대한 상기 제1 및 제3 처리 가스의 공급을 행하는 제1 공정과,
상기 처리 영역에 대한 상기 제1, 제2 및 제3 처리 가스의 공급을 정지하는 제2 공정과,
상기 처리 영역에 대한 상기 제2 처리 가스의 공급을 행하는 한편, 상기 처리 영역에 대한 상기 제1 및 제3 처리 가스의 공급을 정지하는 제3 공정으로서, 상기 제3 공정은 상기 제2 처리 가스를 여기 기구에 의해 여기한 상태에서 상기 처리 영역에 공급하는 여기 기간을 구비하는 제3 공정과,
상기 처리 영역에 대한 상기 제1, 제2 및 제3 처리 가스의 공급을 정지하는 제4 공정을 교대로 실행시킨다.
제1 내지 제3 시점에 있어서, 상기 제1 처리 가스는 디클로로실란(DCS), 헥사클로로디실란(HCD), 모노실란[SiH4], 디실란[Si2H6], 헥사메틸디실라잔(HMDS), 테트라클로로실란(TCS), 디실릴아민(DSA), 트리실릴아민(TSA), 비스터셜부틸아미노실란(BTBAS)으로 이루어지는 군으로부터 선택되는 1 이상의 가스를 포함할 수 있다. 상기 제2 처리 가스는 암모니아[NH3], 질소[N2], 일산화이질소[N2O], 일산화질소[NO]로 이루어지는 군으로부터 선택되는 1 이상의 가스를 포함할 수 있다. 상기 도핑 가스는 BCl3, B2H6, BF3, B(CH3)3으로 이루어지는 군으로부터 선택되는 1 이상의 가스를 포함할 수 있다.
본 발명의 부가의 목적 및 장점은 후술하는 상세한 설명에 설명되고, 이 설명으로부터 부분적으로 명백해지거나 본 발명의 실시에 의해 습득될 수 있을 거싱다. 본 발명의 목적 및 장점은 이하에 특히 설명되는 도구 및 조합에 의해 실현되고 얻어질 수 있을 것이다.
본 명세서에 합체되어 그 부분을 구성하는 첨부 도면은 상술한 일반적인 설명 및 바람직한 실시예의 상세한 설명과 함께 본 발명의 원리를 설명하는 기능을 한다.
이하에, 본 발명의 실시 형태에 대해 도면을 참조하여 설명한다. 또, 이하의 설명에 있어서 대략 동일한 기능 및 구성을 갖는 구성 요소에 대해서는 동일 부호를 부여하고, 중복 설명은 필요한 경우에만 행한다.
도1은 본 발명의 실시 형태에 관한 성막 장치(종형 CVD 장치)를 도시하는 단면도이다. 도2는 도1에 도시한 장치의 일부를 도시하는 횡단 평면도이다. 이 성막 장치(2)는 실란계 가스인 디클로로실란(DCS) 가스를 포함하는 제1 처리 가스(원료 가스)와, 질화 가스인 암모니아(NH3) 가스를 포함하는 제2 처리 가스(지원 가스) 와, 도핑 가스인 BCl3 가스를 포함하는 제3 처리 가스(보조 가스)를 사용하여 불순물로서 붕소를 함유하는 실리콘 질화막(SiBN)을 형성하도록 구성된다.
성막 장치(2)는 간격을 두고 적층된 복수의 반도체 웨이퍼(피처리 기판)를 수납하여 처리하는 처리 영역(5)을 내부에 규정하는 하단부가 개구된 천정이 있는 원통체 형상의 처리 용기(4)를 갖는다. 처리 용기(4)의 전체는, 예를 들어 석영에 의해 형성된다. 처리 용기(4) 내의 천정에는 석영으로 된 천정판(6)이 배치되어 밀봉된다. 처리 용기(4)의 하단부 개구에는 원통체 형상으로 성형된 매니폴드(8)가 O링 등의 밀봉 부재(10)를 통해 연결된다.
매니폴드(8)는 예를 들어 스테인레스 스틸로 이루어지고, 처리 용기(4)의 하단부를 지지한다. 매니폴드(8)의 하단부 개구를 통해 석영으로 된 웨이퍼 보트(12)가 승강되고, 이에 의해 처리 용기(4)에 대해 웨이퍼 보트(12)가 로드/언로드된다. 웨이퍼 보트(12)에는 피처리 기판으로서 다수매의 반도체 웨이퍼(W)가 다단으로 적재된다. 예를 들어 본 실시 형태의 경우에 있어서, 웨이퍼 보트(12)의 지지 기둥(12A)에는, 예를 들어 50 내지 100매 정도의 직경이 300 ㎜의 웨이퍼(W)가 대략 등피치로 다단으로 지지 가능하게 된다.
웨이퍼 보트(12)는 석영으로 된 보온통(14)을 통해 테이블(16) 상에 적재된다. 테이블(16)은 매니폴드(8)의 하단부 개구를 개폐하는 예를 들어 스테인레스 스틸로 된 덮개 부재(18)를 관통하는 회전축(20) 상에 지지된다.
회전축(20)의 관통부에는, 예를 들어 자성 유체 밀봉(22)이 개재 설치되고, 회전축(20)을 기밀하게 밀봉하면서 회전 가능하게 지지한다. 덮개 부재(18)의 주변부와 매니폴드(8)의 하단부에는, 예를 들어 O링 등으로 이루어지는 밀봉 부재(24)가 개재 설치되어 용기 내의 밀봉성을 보유 지지한다.
회전축(20)은, 예를 들어 보트 엘리베이터 등의 승강 기구(25)에 지지된 아암(26)의 선단부에 부착된다. 승강 기구(25)에 의해, 웨이퍼 보트(12) 및 덮개 부재(18) 등이 일체적으로 승강된다. 또, 테이블(16)을 덮개 부재(18)측으로 고정하여 설치하고, 웨이퍼 보트(12)를 회전시키는 일 없이 웨이퍼(W)의 처리를 행하도록 해도 좋다.
매니폴드(8)의 측부에는 처리 용기(4) 내의 처리 영역(5)에 소정의 처리 가스를 공급하기 위한 가스 공급부가 접속된다. 가스 공급부는 지원 가스 공급계(제2 처리 가스 공급계)(28), 원료 가스 공급계(제1 처리 가스 공급계)(30), 보조 가스 공급계(제3 처리 가스 공급계)(31) 및 퍼지 가스 공급계(32)를 포함한다. 원료 가스 공급계(30)는 실란계 가스로서 DCS(디클로로실란) 가스를 포함하는 원료 가스를 공급한다. 지원 가스 공급계(28)는 질화 가스로서 암모니아(NH3) 가스를 포함하는 지원 가스를 공급한다. 보조 가스 공급계(31)는 도핑 가스로서 BCl3 가스를 포함하는 보조 가스를 공급한다. 퍼지 가스 공급계(32)는 퍼지 가스로서 불활성 가스, 예를 들어 N2 가스를 공급한다. 원료 가스, 지원 가스 및 보조 가스(제1, 제2 및 제3 처리 가스)에는 필요에 따라서 적당한 양의 캐리어 가스가 혼합되지만, 이하에는 설명을 용이하게 하기 위해 캐리어 가스에 대해서는 언급하지 않는다.
구체적으로는 지원 가스 공급계(28), 원료 가스 공급계(30) 및 보조 가스 공급계(31)는 매니폴드(8)의 측벽을 내측으로 관통하여 상방향으로 굴곡되어 연장되는 석영관으로 이루어지는 가스 분산 노즐(34, 36, 37)을 각각 갖는다(도2 참조). 각 가스 분산 노즐(34, 36, 37)에는 그 길이 방향(상하 방향)에 따라서 또한 웨이퍼 보트(12) 상의 웨이퍼(W)의 전체에 걸치도록 복수의 가스 분사 구멍(34A, 36A, 37A)이 소정의 간격을 두고 형성된다. 가스 분사 구멍(34A, 36A, 37A)은 웨이퍼 보트(12) 상의 복수의 웨이퍼(W)에 대해 평행한 가스의 흐름을 형성하도록, 수평 방향으로 대략 균일하게, 지원 가스(NH3 가스를 포함함), 원료 가스(DCS를 포함함) 및 보조 가스(BCl3 가스를 포함함)를 각각 공급한다. 한편, 퍼지 가스 공급계(32)는 매니폴드(8)의 측벽을 관통하여 설치한 짧은 가스 노즐(38)을 갖는다.
노즐(34, 36, 37, 38)은 가스 공급 라인(가스 통로)(42, 44, 45, 46)을 통해, NH3 가스, DCS 가스, BCl3 가스 및 N2 가스의 가스원(28S, 30S, 31S, 32S)에 각각 접속된다. 가스 공급 라인(42, 44, 45, 46) 상에는 개폐 밸브(42A, 44A, 45A, 46A)와 질량 유량 제어기와 같은 유량 제어기(42B, 44B, 45B, 46B)가 배치된다. 이에 의해, NH3 가스, DCS 가스, BCl3 가스 및 N2 가스가 각각 유량 제어하면서 공급 가능해진다.
처리 용기(4)의 측벽의 일부에는 그 높이 방향에 따라서 가스 여기부(50)가 배치된다. 가스 여기부(50)에 대향하는 처리 용기(4)의 반대측에는 이 내부 분위기를 진공 배기하기 위해, 처리 용기(4)의 측벽을, 예를 들어 상하 방향으로 삭감 함으로써 형성한 가늘고 긴 배기구(52)가 배치된다.
구체적으로는, 가스 여기부(50)는 처리 용기(4)의 측벽을 상하 방향에 따라서 소정의 폭으로 삭감함으로써 형성한 상하로 가늘고 긴 개구(54)를 갖는다. 개구(54)는 처리 용기(4)의 외벽에 기밀하게 용접 접합된 석영으로 된 커버(56)에 의해 덮여진다. 커버(56)는 처리 용기(4)의 외측으로 돌출하도록 단면 오목부 형상을 이루고, 또한 상하로 가늘고 긴 형상을 갖는다.
이 구성에 의해, 처리 용기(4)의 측벽으로부터 돌출하고 또한 일측이 처리 용기(4) 내로 개구하는 가스 여기부(50)가 형성된다. 즉, 가스 여기부(50)의 내부 공간은 처리 용기(4) 내의 처리 영역(5)에 연통한다. 개구(54)는 웨이퍼 보트(12)로 보유 지지되는 모든 웨이퍼(W)를 높이 방향에 있어서 커버할 수 있게 상하 방향으로 충분히 길게 형성된다.
커버(56)의 양측벽의 외측면에는 그 길이 방향(상하 방향)에 따라서 서로 대향하도록 하여 가늘고 긴 한 쌍의 전극(58)이 배치된다. 전극(58)에는 플라즈마 발생용의 고주파 전원(60)이 급전 라인(62)을 통해 접속된다. 전극(58)에 예를 들어 13.56 ㎒의 고주파 전압을 인가함으로써, 한 쌍의 전극(58) 사이에 플라즈마를 여기하기 위한 고주파 전계가 형성된다. 또, 고주파 전압의 주파수는 13.56 ㎒에 한정되지 않고, 다른 주파수, 예를 들어 400 ㎑ 등을 이용해도 좋다.
지원 가스(제2 처리 가스)의 가스 분산 노즐(34)은 웨이퍼 보트(12) 상의 최하 레벨의 웨이퍼(W)보다도 아래의 위치에서, 처리 용기(4)의 반경 방향 외측으로 굴곡된다. 그 후, 가스 분산 노즐(34)은 가스 여기부(50) 내의 가장 안 쪽[처리 용기(4)의 중심으로부터 가장 떨어진 부분]의 위치에서 수직으로 기립한다. 가스 분산 노즐(34)은, 도2에도 도시한 바와 같이 한 쌍에 대향하는 전극(58)에 끼워진 영역(고주파 전계가 가장 강한 위치), 즉 주된 플라즈마가 실제로 발생하는 플라즈마 발생 영역(PS)보다도 외측으로 떨어진 위치에 배치된다. 가스 분산 노즐(34)의 가스 분사 구멍(34A)으로부터 분사된 NH3 가스를 포함하는 제2 처리 가스는 플라즈마 발생 영역(PS)을 향해 분사되고, 여기서 여기(분해 혹은 활성화)되고, 그 상태에서 웨이퍼 보트(12) 상의 웨이퍼(W)에 공급된다.
커버(56)의 외측에는, 이를 덮도록 하여 예를 들어 석영으로 이루어지는 절연 보호 커버(64)가 부착된다. 절연 보호 커버(64)의 내측이며 전극(58)과 대향하는 부분에는 냉매 통로로 이루어지는 냉매 기구(도시하지 않음)가 배치된다. 냉매 통로에 냉매로서 예를 들어 냉각된 질소 가스를 흐르게 함으로써 전극(58)이 냉각된다. 또, 절연 보호 커버(64)의 외측에는 이를 덮어 고주파의 누설을 방지하기 위해 실드(도시하지 않음)가 배치된다.
가스 여기부(50)의 개구(54)의 외측 근방, 즉 개구(54)의 외측[처리 용기(4) 내]의 양측에 원료 가스(제1 처리 가스) 및 보조 가스(제3 처리 가스)의 가스 분산 노즐(36, 37)이 서로 대향하도록 수직으로 기립시켜 배치된다. 가스 분산 노즐(36, 37)로 형성된 가스 분사 구멍(36A, 37A)으로부터 처리 용기(4)의 중심 방향을 향해 DCS 가스를 포함하는 원료 가스 및 BCl3 가스를 포함하는 보조 가스가 각각 분사된다.
한편, 가스 여기부(50)에 대향시켜 설치한 배기구(52)에는, 이를 덮도록 하여 석영으로 이루어지는 단면 역ㄷ자형으로 성형된 배기구 커버 부재(66)가 용접에 의해 부착된다. 배기 커버 부재(66)는 처리 용기(4)의 측벽에 따라서 상방으로 연장되고, 처리 용기(4)의 상방에 가스 출구(680가 형성된다. 가스 출구(68)에는 진공 펌프 등을 배치한 진공 배기계(GE)가 접속된다.
처리 용기(4)를 포위하도록, 처리 용기(4) 내의 분위기 및 웨이퍼(W)를 가열하는 히터(70)가 배치된다. 처리 용기(4) 내의 배기구(70)의 근방에는 히터(70)를 제어하기 위한 열전대(도시하지 않음)가 배치된다.
또한 성막 장치(2)를 장치 전체의 동작을 제어하는 컴퓨터 등으로 이루어지는 주 제어부(48)를 구비한다. 주 제어부(48)는, 이에 부수하는 기억부에 미리 기억된 성막 처리의 처리 레시피, 예를 들어 형성되는 막의 막 두께나 조성에 따라서 후술하는 성막 처리를 행한다. 이 기억부에는 또한, 처리 가스 유량과 막의 막 두께나 조성과의 관계가 미리 제어 데이터로서 기억된다. 따라서, 주 제어부(48)는 이러한 기억된 처리 레시피나 제어 데이터를 기초로 하여, 승강 기구(25), 가스 공급계(28, 30, 31, 32), 배기계(GE), 가스 여기부(50), 히터(70) 등을 제어할 수 있다.
다음에 도1에 도시한 장치를 이용하여 행할 수 있는 성막 방법[이른바 ALD(Atomic Layer Deposition) 성막]에 대해 설명한다. 개략적으로는, 이 성막 방법에서는 웨이퍼(W)를 수납한 처리 영역(5) 내에 실란계 가스인 디클로로실란(DCS) 가스를 포함하는 제1 처리 가스(원료 가스)와, 질화 가스인 암모니아(NH3) 가스를 포함하는 제2 처리 가스(지원 가스)와, 도핑 가스인 BCl3 가스를 포함하는 제3 처리 가스(보조 가스)를 공급하고, CVD에 의해 웨이퍼(W) 상에 불순물로서 붕소를 함유하는 실리콘 질화막(SiBN)을 형성한다.
우선, 다수매, 예를 들어 50 내지 100매의 300 ㎜ 사이즈의 웨이퍼(W)를 보유 지지한 상온의 웨이퍼 보트(12)를 소정의 온도로 설정된 처리 용기(4) 내에 로드한다. 다음에, 처리 용기(8) 내를 진공화하여 소정의 처리 압력으로 유지하는 동시에, 웨이퍼 온도를 상승시켜 성막용의 처리 온도로 안정되기까지 대기한다. 다음에, DCS 가스를 포함하는 원료 가스와 NH3 가스를 포함하는 지원 가스와 BCl3 가스를 포함하는 보조 가스를, 각각 유량 제어하면서 가스 분산 노즐(34, 36, 37)로부터 간헐적으로 공급한다.
구체적으로는, DCS 가스를 포함하는 원료 가스 및 BCl3 가스를 포함하는 보조 가스는 가스 분산 노즐(36, 37)의 가스 분사 구멍(36A, 37A)으로부터, 웨이퍼 보트(12) 상의 복수의 웨이퍼(W)에 대해 평행한 가스의 흐름을 형성하도록 공급된다. 이 동안에, DCS 가스 및 BCl3 가스의 분자 혹은, 그러한 분해에 의해 발생한 분해 생성물의 분자 혹은 원자가 웨이퍼 상에 흡착된다.
한편, NH3 가스를 포함하는 지원 가스는 가스 분산 노즐(34)의 가스 분사 구멍(34A)으로부터, 웨이퍼 보트(12) 상의 복수의 웨이퍼(W)에 대해 평행한 각각 가 스의 흐름을 형성하도록 공급된다. 지원 가스는 한 쌍의 전극(58) 사이의 플라즈마 발생 영역(PS)을 통과할 때에 선택적으로 여기되어 일부가 플라즈마화된다. 이때, 예를 들어 N*, NH*, NH2*, NH3* 등의 래디컬(활성종)이 생성된다(기호「*」는 래디컬인 것을 나타냄). 이러한 래디컬은 가스 여기부(50)의 개구(54)로부터 처리 용기(4)의 중심을 향해 유출되고 웨이퍼(W) 상호간에 층의 흐름 상태로 공급된다.
상기 래디컬은 웨이퍼(W)의 표면에 부착되어 있는 DCS 가스의 분자 등과 반응하고, 이에 의해 웨이퍼(W) 상에 실리콘 질화막이 형성된다. 또한, 이때 BCl3 가스의 분해에 의해 발생한 B 원자가 실리콘 질화막 중으로 도입되고, 불순물로서 붕소를 함유하는 실리콘 질화막(SiBN)이 형성된다. 또, 이와는 반대로 웨이퍼(W)의 표면에 래디컬이 부착되어 있는 장소에 DCS 가스 및 BCl3 가스가 흘러 온 경우라도, 마찬가지인 반응이 생겨 웨이퍼(W) 상에 붕소 함유 실리콘 질화막이 형성된다.
<제1 실시 형태>
도3은 본 발명의 제1 실시 형태에 관한 성막 방법에 있어서의 가스 공급 및 RF(고주파) 인가의 형태를 나타내는 흐름도이다. 도3에 나타낸 바와 같이, 본 실시 형태에 관한 성막 방법에 있어서는 제1 내지 제4 공정(T1 내지 T4)을 교대로 반복한다. 즉, 제1 내지 제4 공정(T1 내지 T4)으로 이루어지는 사이클을 다수회 반복하고, 사이클마다 형성되는 붕소 함유 실리콘 질화막의 박막을 적층함으로써, 최종적인 두께의 실리콘 질화막을 얻을 수 있다.
구체적으로는, 제1 공정(T1)에서는 처리 영역(5)에 대한 원료 가스(도3에서 DCS라 표시) 및 보조 가스(도3에서는 BCl3이라 표시)의 공급을 행하는 한편, 처리 영역(5)에 대한 지원 가스(도3에서는 NH3이라 표시)의 공급을 정지한다. 제2 공정(T2)에서는 처리 영역(5)에 대한 원료 가스, 지원 가스 및 보조 가스의 공급을 정지한다. 제3 공정(T3)에서는 처리 영역(5)에 대한 지원 가스의 공급을 행하는 한편, 처리 영역(5)에 대한 원료 가스 및 보조 가스의 공급을 정지한다. 또, 제3 공정(T3)에서는 도중으로부터 RF 전원(60)을 온하여 가스 여기부(50)에서 지원 가스를 플라즈마화함으로써, 서브 공정(T3b) 사이만큼 지원 가스를 여기한 상태에서 처리 영역(5)에 공급한다. 제4 공정(T4)에서는 처리 영역(5)에 대한 원료 가스, 지원 가스 및 보조 가스의 공급을 정지한다.
제2 및 제4 공정(T2, T4)은 처리 용기(4) 내에 잔류하는 가스를 제거하는 퍼지 공정으로서 사용된다. 여기서 퍼지라 함은, N2 가스 등의 불활성을 흐르게 하면서 처리 용기(4) 내를 진공 배기하는 것 혹은 모든 가스의 공급을 정지하여 처리 용기(4) 내를 진공 배기함으로써, 처리 용기(4) 내의 잔류 가스를 배제하는 것을 의미한다. 또, 제2 및 제4 공정(T2, T4)의 전반은 진공 배기만을 행하고, 후반은 진공 배기와 불활성 공급을 더불어 행하도록 해도 좋다. 또, 제1 및 제3 공정(T1, T3)에 있어서 원료 가스, 지원 가스 및 보조 가스를 공급할 때는 처리 용기(4) 내의 진공 배기를 정지할 수 있다. 그러나, 원료 가스, 지원 가스 및 보조 가스의 공급을 처리 용기(4) 내를 진공 배기하면서 행하는 경우는, 제1 내지 제4 공정(T1 내지 T4)의 모두 걸쳐 처리 용기(4) 내의 진공 배기를 계속시킬 수 있다.
도3에 있어서, 제1 공정(T1)은 약 1 내지 20초, 예를 들어 10초, 제2 공정(T2)은 약 5 내지 15초, 예를 들어 10초, 제3 공정(T3)은 약 1 내지 30초, 예를 들어 약 20초, 서브 공정(T3b)은 약 1 내지 25초, 예를 들어 약 15초, 제4 공정(T4)은 약 5 내지 15초, 예를 들어 10초로 설정된다. 또, 통상 제1 내지 제4 공정(T1 내지 T4)의 1 사이클에 의해 형성되는 막 두께는 0.11 내지 0.13 ㎚ 정도이다. 따라서, 목표 막 두께가 예를 들어 70 ㎚이면 이 사이클을 600 정도 반복하게 된다. 단, 이러한 시간이나 두께는 간단히 일례를 나타낸 것에 지나지 않고, 이 수치에 한정되지 않는다.
상술한 바와 같이, DCS 가스를 포함하는 원료 가스와 BCl3 가스를 포함하는 보조 가스를 함께 공급하는 공정(T1)과, NH3 가스를 포함하는 지원 가스를 단독으로 공급하는 동시에 그것을 플라즈마로 여기하는 기간을 포함하는 공정(T3)이 퍼지 공정(T2, T4)을 사이에 두고 교대로 실시된다. 이에 의해, 형성되는 붕소 함유 실리콘 질화막의 유전율을 매우 낮게 할 수 있고, 또한 그 드라이 에칭시의 에칭 내성을 대폭 향상시킬 수 있다. 그 이유는, 다음과 같이 생각할 수 있다. 즉, 일반적으로는 실리콘 질화막에 붕소를 첨가하면 에칭 내성은 열화한다. 그러나, 제1 실시 형태와 같이 지원 가스의 공급시에 플라즈마로 이를 여기하면, N을 포함하는 래디컬(활성종)의 발생에 의해, 실리콘 질화막의 질화가 촉진된다. 그 결과, 실리콘 질화막 중 Si-N 결합이 감소하여 에칭 내성이 강한 Si-N 결합이 증가한다. 이에 의해, 막의 에칭 내성을 대폭 향상시킬 수 있다.
또, 제3 공정(T3)에서는 소정의 시간(Δt)이 경과된 후에 RF 전원(60)을 온하여 가스 여기부(50)로 지원 가스를 플라즈마화함으로써, 서브 공정(T3b) 사이만큼 지원 가스를 여기한 상태로 처리 영역(5)에 공급한다. 이 소정의 시간(Δt)이라 함은 NH3 가스의 유량이 안정되기까지의 시간이고, 예를 들어 5초 정도이다. 그러나, 지원 가스의 공급 기간의 전체 기간에 걸쳐 가스 여기부(50)로 지원 가스를 플라즈마화해도 좋다. 이와 같이 지원 가스의 유량이 안정화된 후에 RF 전원을 온하여 플라즈마를 세움으로써, 웨이퍼(W)의 면간 방향(높이 방향)에 있어서의 활성종의 농도 균일성을 향상시킬 수 있다.
상기 성막 처리의 처리 조건은 다음과 같다. DCS 가스의 유량은 50 내지 3000 sccm의 범위 내, 예를 들어 1000 sccm(1 slm)이다. NH3 가스의 유량은 500 내지 5O0O sccm의 범위 내, 예를 들어 1O0O sccm이다. BCl3 가스의 유량은 1 내지 100 sccm의 범위 내, 바람직하게는 1 내지 15 sccm의 범위 내, 예를 들어 4 sccm 이다. 처리 온도는 통상의 CVD 처리보다도 낮은 온도이고, 구체적으로는 300 내지 700 ℃의 범위 내, 바람직하게는 550 내지 630 ℃의 범위 내이다. 처리 온도가 300 ℃보다도 낮으면, 반응이 생기지 않고 거의 막이 퇴적되지 않는다. 처리 온도가 700 ℃보다도 높으면, 막질이 떨어지는 CVD에 의한 퇴적막이 형성되는 동시에, 이미 형성되어 있는 금속막 등에 열적 손상을 부여해 버린다.
처리 압력은 13 Pa(0.1 Torr) 내지 1330 Pa(10 Torr)의 범위 내, 바람직하게는 40 Pa(0.3 Torr) 내지 266 Pa(2 Torr)의 범위 내이다. 예를 들어, 처리 압력은 제1 공정(흡착 공정)(T1)에서는 1 Torr, 제3 공정(플라즈마를 이용하는 질화 공정)(T3)에서는 0.3 Torr이다. 처리 압력이 13 Pa보다도 작은 경우에는 성막율이 실용 레벨 이하가 된다. 처리 압력이 1330 Pa보다도 큰 경우에는 플라즈마가 충분히 서지 않게 된다.
<제1 실험>
도1에 도시한 장치를 사용하여, 도3에 나타낸 흐름도에 따르는 제1 실시 형태에 관한 성막 방법에 의해 붕소 함유 실리콘 질화막(SiBN)을 형성하고, 그 평가를 행하였다. 제1 실험에 있어서의 성막 처리의 처리 조건의 기준은 상술한 바와 같아, 이하에서는 변수로서 사용한 조건에 대해서만 언급한다.
[BCl3 가스의 유량과 유전율과의 관계]
이를 조사하기 위해, 처리 온도는 550 ℃, 600 ℃ 및 630 ℃의 3 종류로 설정하였다. BCl3 가스의 유량은 O 내지 8 sccm의 범위 내에서 다른 값으로 설정하였다.
도4는, BCl3 가스의 유량과 유전율과의 관계를 나타내는 그래프이다. 도4에 도시한 바와 같이 처리 온도에 관계없이 BCl3 가스의 유량이 증가하는 정도 SiBN막의 유전율이 저하되었다. 따라서, 제1 실시 형태에 관한 성막 방법에 의해 형성된 SiBN막은 붕소 농도가 높을수록, 유전율이 작아지는(즉, 반도체 디바이스의 기생 용량을 저하할 수 있음) 것이 확인되었다. 또, 유전율의 바람직한 값은 5 이하이다.
[SiBN막의 굴절률과 유전율과의 관계]
도5는, SiBN막의 굴절률과 유전율과의 관계를 나타내는 그래프이다. 도5에 나타낸 바와 같이 굴절률이 2로부터 약 1.7로 변화하는 데 따라, 유전율은 7로부터 약 4로 변화하였다.
[굴절률과 에칭 레이트와의 관계]
이를 조사하기 위해, 3 종류의 에칭액, 즉 순수[DIW], 희류산 용액[SPM](H2SO4 : H2O2 = 4 : 1) 및 희불산 용액[DHF](HF : H2O = 1 : 99)을 이용하여 SiBN막의 에칭을 행하였다. 이 에칭은, DIW에 대해서는 60 ℃로 20분, SPM에 대해서는 100 ℃에서 2분, DHF에 대해서는 23 ℃에서 5분 행하였다. 각각 에칭액에 대해, 1분당의 에칭 레이트를 구하였다.
도6은, SiBN막의 굴절률과 에칭 레이트와의 관계를 나타내는 그래프이다. 도6은 또한, 각 에칭액에 대한 내성의 허용 상한치(AUL)를 나타낸다. 즉, DHF에 대한 허용 상한치(AUL - DHF)는 2 ㎚/min, SPM에 대한 허용 상한치(AUL - SPM)는 1 ㎚/min, DIW에 대한 허용 상한치(AUL - DIW)는 0.5 ㎚/min이다.
도6에 도시한 바와 같이 굴절률이 1.85 정도의 부분에서 에칭 레이트의 큰 변동은 있지만, 굴절률이 작아질수록 에칭 레이트가 점차로 상승하였다. 즉, 붕소 함유량이 많아져 유전율이 작아질수록(도4 및 도5 참조), 에칭 레이트가 점차로 상승하였다. 여기서, 굴절률이 대략 1.75에 있어서 SPM 에칭액을 사용한 경우를 제외하고, 상기 에칭액에 대한 에칭 레이트는 허용 상한치보다도 낮은 값이 되었다. 따라서, 제1 실시 형태에 관한 성막 방법에 의해 형성된 SiBN막은, 상기의 에칭액에 대해 충분한 에칭 내성을 갖도록 형성할 수 있는 것이 확인되었다.
[BCl3의 유량과 에칭 레이트와의 관계]
이를 조사하기 위해, 상기 3 종류의 에칭액, 순수[DIW], 희류산 용액[SPM], 희불산 용액[DHF]을 이용하여 SiBN막의 에칭을 행하였다. 에칭 조건은, 상기와 동일한 바와 같다. 에칭 대상으로 한 SiBN막은 처리 온도 630 ℃로 형성하였다. BCl3 가스의 유량은 O 내지 8 sccm의 범위 내에서 다른 값으로 설정하였다.
도7은, BCl3의 유량과 에칭 레이트와의 관계를 나타내는 그래프이다. 도7에 있어서, BCl3 가스의 유량의 각 값에 대해, 3 종류의 에칭액의 에칭 레이트가 대응하여 기재된다. 각각 좌측으로부터 우측을 향해 DIW에 대한 에칭 레이트, SPM에 대한 에칭 레이트, DHF에 대한 에칭 레이트의 순서이다. 도7의 좌측의 BCl3이 "O" sccm인 경우는 ALD법에 의해 성막된 붕소비 도핑의 SiN막(ALD - SiN)의 데이터가 된다. 또한, 참고로서 도7의 우측에는 CVD에 의해 형성된 붕소비 도핑의 SiN막(CVD - SiN)의 에칭 레이트를 나타낸다.
각 에칭액에 대한 허용 상한치는, 도6에 있어서 설명한 경우와 동일하다. 즉, DHF는 2 ㎚/min, SPM은 1 ㎚/min, DIW는 0.5 ㎚/min이다.
도7에 나타낸 바와 같이 BCl3의 유량을 1로부터 8 sccm으로 증가함에 따라서, DHF, SPM, DIW에 대한 각 에칭 레이트는 조금씩 커졌다. 예를 들어, DHF인 경 우에는 0.55 ㎚/min으로부터 0.65 ㎚/min 정도까지 증가하였다. SPM인 경우에는 0.02 ㎚/min으로부터 0.14 ㎚/min 정도까지 증가하였다. DIW인 경우에는 0.01 ㎚/min으로부터 0.02 ㎚/min 정도까지 증가하였다. 그러나, 각 에칭 레이트는 DHF, SPM, DIW의 상기한 각 허용 상한치보다도 매우 작은 것이었다. 따라서, 제1 실시 형태에 관한 성막 방법에 의해 형성된 SiBN막은, 상기의 에칭액에 대해 충분한 에칭 내성을 갖도록 형성할 수 있는 것이 확인되었다.
[SiBN막의 스텝 커버리지]
제1 실시 형태에 관한 성막 방법에 의해 형성된 SiBN막의 스텝 커버리지에 대해서도 평가하였다. 그 결과, SiBN막의 스텝 커버리지는 97 내지 105 ％라는 충분히 높은 것이 확인되었다.
<제2 실시 형태>
도8은, 본 발명의 제2 실시 형태에 관한 성막 방법에 있어서의 가스 공급 및 RF(고주파)의 인가 형태를 나타내는 흐름도이다. 도8에 나타낸 바와 같이 본 실시 형태에 관한 성막 방법에 있어서도, 제1 내지 제4 공정(T11 내지 T14)을 교대로 반복한다. 즉, 제1 내지 제4 공정(T11 내지 T14)으로 이루어지는 사이클을 다수회 반복하고, 사이클마다 형성되는 붕소 함유 실리콘 질화막의 박막을 적층함으로써, 최종적인 두께의 실리콘 질화막을 얻을 수 있다.
구체적으로는, 제1 공정(T11)에서는 처리 영역(5)에 대한 원료 가스(도8에서는 DCS라 표시), 지원 가스(도8에서는 NH3이라 표시) 및 보조 가스(도8에서는 BCl3 이라 표시)의 공급을 행한다. 제2 공정(T12)에서는 처리 영역(5)에 대한 원료 가스, 지원 가스 및 보조 가스의 공급을 정지한다. 제3 공정(T13)에서는 처리 영역(5)에 대한 지원 가스의 공급을 행하는 한편, 처리 영역(5)에 대한 원료 가스 및 보조 가스의 공급을 정지한다. 또한, 제3 공정(T13)에서는 도중에서 RF 전원(60)을 온하여 가스 여기부(50)로 지원 가스를 플라즈마화함으로써, 서브 공정(T13b) 사이만큼 지원 가스를 여기한 상태로 처리 영역(5)에 공급한다. 제4 공정(T14)에서는 처리 영역(5)에 대한 원료 가스, 지원 가스 및 보조 가스의 공급을 정지한다.
제2 및 제4 공정(T12, T14)은 처리 용기(4) 내에 잔류하는 가스를 배제하는 퍼지 공정으로서 사용된다. 제1 및 제3 공정(T11, T13)에 있어서, 원료 가스, 지원 가스 및 보조 가스를 공급할 때는 처리 용기(4) 내의 진공 배기를 정지할 수 있다. 그러나, 원료 가스, 지원 가스 및 보조 가스의 공급을 처리 용기(4) 내를 진공 배기하면서 행하는 경우에는, 제1 내지 제4 공정(T11 내지 T14)의 모두에 걸쳐, 처리 용기(4) 내의 진공 배기를 계속시킬 수 있다. 제1 내지 제4 공정(T11 내지 T14)의 각각의 길이는 제1 실시 형태와 동일하다
상술한 바와 같이, 제1 공정(T11)에 있어서 NH3 가스를 포함하는 지원 가스를 원료 가스 및 보조 가스와 함께 공급하면, 이렇게 형성되는 실리콘 질화막의 막질을 높게 유지하면서 그 성막율을 대폭 향상시킬 수 있다. 그 이유는, 다음과 같이 생각할 수 있다. 즉, 제1 기간(T11)에서 지원 가스와 원료 가스를 함께 공급하면, 웨이퍼 표면에 흡착하는 DCS 가스 분자가 동시에 공급되는 NH3 가스에 의해 일 부가 불완전하게 질화된다. 이로 인해, 제1 기간(T11)에 있어서 흡착량이 포화되지 않고 DCS 가스 및 BCl3 가스 분자의 흡착이 진행되고, 그 결과 DCS 가스 및 BCl3 가스의 흡착량이 원료 가스를 단독으로 흐르게 하는 경우보다도 다량이 된다. 다음으로, 제3 기간(T13)에서 플라즈마에 의해 여기된 NH3 가스에 의해 불완전한 반응 부분이 완전하게 반응되어 성막율이 높은 상태에서 실리콘 질화막이 형성된다.
제1 기간(T11)에 있어서의 NH3 가스의 공급량은 과도하게 많이 하지 않도록 하여, 예를 들어 DCS 가스의 공급량 이하, 바람직하게는 1/100 내지 1/1로 한다. NH3 가스의 공급량이 지나치게 작으면 염화암모늄이 다량으로 발생하고, 배기계의 배관이 막히거나 혹은 염화암모늄의 파티클이 발생하는 등의 문제가 생긴다. 또한, 발생하는 염화암모늄과 BCl3이 간단하게 반응하기 때문에, Si를 포함하지 않거나 혹은 Si 성분이 매우 적은 BN막이 형성된다. 반대로, NH3 가스의 공급량이 지나치게 작으면 NH3 가스를 동시 공급하는 것의 효과가 매우 작아진다.
또한, 제1 기간(T11)에 있어서도 RF 전원(60)을 온하여 가스 여기부(50)로 NH3 가스를 포함하는 지원 가스를 플라즈마화해도 좋다[도8의 (d) 중에 파선으로 나타냄]. 이 경우, DCS 가스 및 BCl3 가스의 웨이퍼 표면으로의 흡착을 보다 촉진시킬 수 있으므로, 그 만큼 성막율을 더 향상시킬 수 있다.
<제2 실험>
도1에 도시한 장치를 사용하고, 도3 및 도8에 도시한 흐름도에 따르는 제1 및 제2 실시 형태에 관한 성막 방법에 의해 붕소 함유 실리콘 질화막(SiBN)을 형성하고, 이러한 성막율의 비교를 행하였다. 제2 실험에 있어서의 성막 처리의 처리 조건의 기준은 제1 실험과 동일하다. 또, 제2 실시 형태에 관한 성막 방법에서, 제1 공정(T11)의 NH3 가스의 공급량은 DCS 가스의 공급량의 1/10인 100 sccm으로 설정하였다.
도9는, 제1 및 제2 실시 형태에 관한 성막 방법에 있어서의 성막율[Rth(㎚/cycle)]과 그 개선율[IRth(％)]을 나타내는 그래프이다. 도9에 있어서, 횡축의 TOP, CTR 및 BTM은 웨이퍼 보트 중의 반도체 웨이퍼의 정상부, 중앙 및 바닥부의 위치를 각각 나타낸다. 해칭이 부착된 바아가 제1 실시 형태의 성막율을 나타내고, 하얀색 블랭크의 바아가 제2 실시 형태의 성막율을 나타낸다. 개선율[IRth(％)]은 [제2 실시 형태의 성막율]/[제1 실시 형태의 성막율]이라 정의된다.
도9에 도시한 바와 같이, 제1 실시 형태의 방법에 비해 제2 실시 형태의 방법에서는, 각 위치 TOP, CTR 및 BTM에 있어서 성막율(Rth)이 높아졌다. 성막율의 개선율[IRth(％)]은 TOP에서 161 ％, CTR에서 161 ％, BTM에서 152 ％였다. 따라서, 성막율에 관해서는 제2 실시 형태에 관한 성막 방법이 제1 실시 형태에 관한 성막 방법보다도 우수한 것이 확인되었다.
<전자의 이동도>
불순물 함유 실리콘 질화막의 특성으로서는 유전율이나 에칭 레이트 외, 반 도체 디바이스의 동작에 큰 영향을 주는 전자의 이동도(모빌리티)에 대해서도 고찰할 필요가 있다. 전자의 이동도를 높이기 위해서는, 불순물 함유 실리콘 질화막에 응력을 부여하는 것이 바람직하다. 이 경우, 응력에는 인장적인 응력와 압축적인 응력이 있다.
도10a, 도10b는 NMOS 트랜지스터 및 PMOS 트랜지스터의 단면을 각각 도시한 개략도이다. 도10a, 도10b 중, 화살표는 압력의 방향을 나타낸다. 도10a에 도시한 NMOS 트랜지스터인 경우, 채널 영역에 압축적 응력이 인가되는 것이 바람직하다. 이 경우, 트랜지스터의 커버막은 고인장적 응력의 막에 의해 형성된다. 한편, 도10b에 도시한 PMOS 디바이스인 경우, 트랜지스터의 채널 영역에 인장적 응력이 인가되는 것이 바람직하다. 이 경우, 트랜지스터의 커버막은 고압축적 응력의 막에 의해 형성된다. 그러나, 종래 기술에 따르면, 압축적 응력의 불순물 함유 실리콘 질화막을 형성하는 것이 곤란하고, 또한 응력 자체의 크기도 제어하는 것이 곤란하다.
이 점에 관한 것으로, 본 발명자 등의 연구에 따라 성막시에 공급하는 도핑 가스의 공급량을 제어함으로써, 불순물 함유 실리콘 질화막의 응력의 크기 및 응력의 종류를 제어할 수 있는 것이 판명되었다. 도핑 가스의 공급량을 변화시키면, 불순물 함유 실리콘 질화막에 부여하는 응력이 압축적 응력로부터 인장적 응력에 걸쳐 변화한다. 따라서, 제1 및 제2 실시 형태에 관한 성막 방법에 있어서, 제1 공정(T1, T11)에 있어서의 도핑 가스 즉 BCl3 가스의 공급량을 변수로서, 불순물 함 유 실리콘 질화막에 발생하는 응력을 제어할 수 있다.
<제3 실험>
도1에 도시한 장치를 사용하고, 도3에 나타낸 흐름도에 따르는 제1 실시 형태에 관한 성막 방법에 의해 붕소 함유 실리콘 질화막(SiBN)을 형성하고, BCl3 가스의 유량과 막의 응력와의 관계를 조사하였다. 제3 실험에 있어서의 성막 처리의 처리 조건의 기준은 제1 실험과 동일하고, 즉 DCS 가스의 유량은 1000 sccm, NH3 가스의 유량은 1000 sccm으로 하였다.
도11a, 도11b는 BCl3 가스의 유량과 막의 응력와의 관계를 나타내는 그래프이다. 도11a, 도11b에 있어서, 종축의 "+"측은 인장적 응력을 나타내고, "-"측은 압축적 응력을 나타낸다. 도11a에 결과를 나타낸 실험에서는 처리 온도를 550 ℃로 하고, BCl3 가스의 유량을 3개의 다른 값 0, 8, 15 sccm으로 설정하였다. 도11b에 결과를 나타낸 실험에서는 처리 온도를 630 ℃로 하고, BCl3 가스의 유량을 4개의 다른 값 1, 2, 4, 8 sccm으로 설정하였다.
도11a에 나타낸 경우, BCl3 가스의 유량이 "O"일 때에는(불순물의 도핑없음), 응력이 1143 ㎫로 매우 높았다. 이에 대해, BCl3 가스의 유량을 8, 15 sccm으로 증가한 바, 응력(인장적)는 135, 111 ㎫로 차례로 저하하였다. 또한, 도11b에 나타낸 경우 BCl3 가스의 유량을 증가해가면, 응력이 220, 113, 76 ㎫로 차례로 감소하였다. 그리고, 8 sccm일 때에는 응력은 -78 ㎫가 되고, 응력의 종류는 인장적으 로부터 압축적으로 전환하였다. 따라서, 처리 온도나 BCl3 가스의 유량을 적절하게 선택함으로써, 불순물 함유 실리콘 질화막의 응력의 크기나 종류(방향)를 제어할 수 있는 것을 확인할 수 있었다. 또, 전술한 처리 온도 및 가스 유량은 단순한 일례이다.
<제1 및 제2 실시 형태에 공통의 사항 및 변경예>
제1 및 제2 실시 형태에 관한 방법은, 상술한 바와 같이 처리 프로그램을 기초로 하여, 주 제어부(48)의 제어 하에서 실행된다. 도12는 주 제어부(48)의 구성의 개략을 도시하는 블록도이다. 주 제어부(48)는 CPU(210)를 갖고, 여기에 기억부(212), 입력부(214), 출력부(216) 등이 접속된다. 기억부(212)에는 처리 프로그램이나 처리 레시피가 기억된다. 입력부(214)는 사용자와 대화하기 위한 입력 장치, 예를 들어 키보드나 포인팅 디바이스 및 기억 매체의 드라이브 등을 포함한다. 출력부(216)는 처리 장치의 각 기기를 제어하기 위한 제어 신호를 출력한다. 도12는 또한, 컴퓨터에 착탈 가능한 기억 매체(218)도 더불어 나타낸다.
상술의 실시 형태에 관한 방법은 프로세서 상에서 실행하기 위한 프로그램 명령으로서, 컴퓨터로 판독 가능한 기억 매체에 기입하여 각종 반도체 처리 장치에 적용할 수 있다. 혹은, 이러한 종류의 프로그램 명령은 통신 매체에 의해 전송하여 각종 반도체 처리 장치에 적용할 수 있다. 기억 매체는, 예를 들어 자기 디스크{가요성 디스크, 하드 디스크[일례는 기억부(212)에 포함되는 하드 디스크] 등}, 광디스크(CD, DVD 등), 마그넷 옵티컬 디스크(MO 등), 반도체 메모리 등이다. 반도체 처리 장치의 동작을 제어하는 컴퓨터는 기억 매체에 기억된 프로그램 명령을 판독하고, 이를 프로세서 상에서 실행함으로써, 상술한 방법을 실행한다.
제1 및 제2 실시 형태에서는, 원료 가스 중의 실란계 가스로서 DCS 가스가 예시된다. 이에 관한 것으로, 실란계 가스로서는 디클로로실란(DCS), 헥사클로로디실란(HCD), 모노실란[SiH4], 디실란[Si2H6], 헥사메틸디실라잔(HMDS), 테트라클로로실란TCS), 디실릴아민(DSA), 트리실릴아민(TSA), 비스터셜부틸아미노실란(BTBAS)으로 이루어지는 군으로부터 선택되는 1 이상의 가스를 이용할 수 있다.
제1 및 제2 실시 형태에 있어서, 지원 가스 중 질화 가스로서는 NH3 가스, N2 가스를 이용할 수 있다. 또한, 본 발명을 실리콘산 질화막의 형성에 적용하는 경우에는, 질화 가스 대신에 일산화이질소[N2O], 일산화질소[NO]와 같은 산질화 가스를 이용할 수 있다. 이 경우, 형성되는 막은 불순물 함유 실리콘 질화막이 아니라, 불순물 함유 실리콘산 질화막이 된다.
또한 제1 및 제2 실시 형태에 있어서, 보조 가스 중 도핑 가스로서 BCl3 가스가 예시된다. 이 점에 관한 것으로, 도핑 가스로서는 BCl3, B2H6, BF3, B(CH3)3으로 이루어지는 군으로부터 선택되는 1 이상의 가스를 포함할 수 있다.
상기 제1 및 제2 실시 형태에서는, 성막 장치(2)로서 플라즈마를 형성하는 여기부(50)를 처리 용기(4)에 일체적으로 조립한 구성을 갖는다. 대신해서, 여기부(50)를 처리 용기(4)라 함은 별도의 부재로 설치하고, NH3 가스를 처리 용기(4) 외로 미리 여기(소위 리모트 플라즈마), 그 여기 NH3 가스를 처리 용기(4) 내에 공급하도록 해도 좋다. 피처리 기판으로서는 반도체 웨이퍼에 한정되지 않고, LCD 기판 및 유리 기판 등의 다른 기판이라도 좋다.
본 발명에 따르면 유전율이 낮고 또한 에칭 내성이 높고, 불순물을 함유하는 실리콘 질화물 또는 실리콘 산질화물의 막을 형성하는 반도체 처리용의 성막 방법 및 장치를 제공할 수 있다.

Claims (25)

  1. 실란계 가스를 포함하는 제1 처리 가스와 질화 가스를 포함하는 제2 처리 가스와 도핑 가스를 포함하는 제3 처리 가스가 선택적으로 공급되도록 구성되고, 처리 영역에 공급되는 상기 제2 처리 가스를 선택적으로 여기하도록 구성된 여기 기구와 연통하는 처리 영역 내에서, 매회 형성되는 박막을 적층하여서 최종 두께를 가지는 막을 얻도록 사이클을 복수회 반복함으로써, 피처리 기판 상에 CVD에 의해 불순물을 함유하는 실리콘 질화물 또는 실리콘 산질화물의 실리콘 질화물 막을 형성하는 반도체 처리용의 성막 방법이며,
    상기 사이클은,
    상기 여기 기구에 의해 상기 제2 처리 가스를 여기하지 않으면서, 상기 처리 영역에 대한 상기 제1, 제2 및 제3 처리 가스의 공급을 동시에 행하는 제1 공정과,
    상기 처리 영역에 대한 상기 제1, 제2 및 제3 처리 가스의 공급을 차단하는 제2 공정과,
    상기 처리 영역에 대한 상기 제2 처리 가스의 공급을 행하는 한편, 상기 처리 영역에 대한 상기 제1 및 제3 처리 가스의 공급을 차단하는 제3 공정으로서, 상기 제3 공정은 상기 제2 처리 가스를 상기 여기 기구에 의해 여기한 상태에서 상기 처리 영역에 공급하는 여기 기간을 구비하는 제3 공정과,
    상기 처리 영역에 대한 상기 제1, 제2 및 제3 처리 가스의 공급을 차단하는 제4 공정을 구비하는 반도체 처리용의 성막 방법.
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  6. 제1항에 있어서, 상기 제3 공정은 상기 여기 기간 전에, 상기 제2 처리 가스를 상기 여기 기구에 의해 여기하지 않는 상태에서 상기 처리 영역에 공급하는 기간도 구비하는 반도체 처리용의 성막 방법.
  7. 제1항에 있어서, 상기 제2 및 제4 공정의 각각은, 상기 처리 영역에 대한 퍼지 가스의 공급을 행하는 기간을 구비하는 반도체 처리용의 성막 방법.
  8. 제1항에 있어서, 상기 제1 공정으로부터 상기 제4 공정에 걸쳐, 상기 처리 영역 내의 배기를 계속하는 반도체 처리용의 성막 방법.
  9. 제1항에 있어서, 상기 여기 기구는 상기 처리 영역과 연통하는 공간 내에서 상기 제2 처리 가스의 공급구와 상기 기판 사이에 배치된 플라즈마 발생 영역을 구비하고, 상기 제2 처리 가스는 상기 플라즈마 발생 영역을 통과할 때에 여기되는 반도체 처리용의 성막 방법.
  10. 제9항에 있어서, 상기 제1 및 제3 처리 가스는 상기 플라즈마 발생 영역과 상기 기판 사이에서 상기 처리 영역에 공급되는 반도체 처리용의 성막 방법.
  11. 제9항에 있어서, 상기 처리 영역 내에 복수의 피처리 기판이 상하로 간격을 두고 적층한 상태에서 수납되고, 상기 복수의 피처리 기판은 상기 처리 영역의 주위에 배치된 히터에 의해 가열되는 반도체 처리용의 성막 방법.
  12. 제11항에 있어서, 상기 제1, 제2 및 제3 처리 가스의 각각은, 상기 복수의 피처리 기판에 대해 평행한 가스의 흐름을 형성하도록 상기 복수의 피처리 기판에 걸쳐 상하 방향으로 배열된 복수의 가스 분사 구멍으로부터 공급되는 반도체 처리용의 성막 방법.
  13. 제1항에 있어서, 상기 막에 발생하는 응력을 제어하기 위해서, 상기 제1 공정에 있어서의 상기 도핑 가스의 공급량을 변수로서 이용하는 예비 단계를 더 포함하는 반도체 처리용의 성막 방법.
  14. 제1항에 있어서, 상기 실란계 가스는 디크로로실란, 헥사클로로디실란, 모노실란, 디실란, 헥사메틸디실라잔, 테트라클로로실란, 디실릴아민, 트리실릴아민, 비스터셜부틸아미노실란으로 이루어지는 군으로부터 선택되는 1 이상의 가스를 포함하고, 상기 제2 처리 가스는 암모니아, 질소, 일산화이질소로 이루어지는 군으로부터 선택되는 1 이상의 가스를 포함하고, 상기 질화 가스는 암모니아를 포함하는 반도체 처리용의 성막 방법.
  15. 제14항에 있어서, 상기 도핑 가스는 BCl3, B2H6, BF3, B(CH3)3으로 이루어지는 군으로부터 선택되는 1 이상의 가스를 포함하는 반도체 처리용의 성막 방법.
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  22. 제14항에 있어서, 상기 제1 단계는 상기 실란계 가스 보다 작은 공급량으로 상기 질화 가스를 공급하도록 이루어지는 반도체 처리용의 성막 방법.
  23. 제22항에 있어서, 상기 제1 단계는 상기 제3 단계에서의 질화 가스 보다 작은 공급량으로 상기 질화 가스를 공급하도록 이루어지는 반도체 처리용의 성막 방법.
  24. 제13항에 있어서, 상기 예비 단계는 질화물 막에서 원하는 레벨 및 원하는 종류의 응력을 발생시키도록 상기 제1 단계에서 도핑 가스에 대해 사용되는 공급량을 미리 설정하도록 이루어지는 반도체 처리용의 성막 방법.
  25. 제13항에 있어서, 상기 질화물 막은 PMOS 트랜지스터를 커버하기 위한 막이고, 상기 예비 단계는 질화물 막에 압축적인 응력을 발생시키기 위해, 소정 값보다 커지도록 상기 제1 단계에서 도핑 가스에 사용되는 공급량을 미리 설정하고 소정 값보다 높아지도록 사이클에 사용되는 처리 온도를 미리 설정하도록 이루어지는 반도체 처리용의 성막 방법.
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