KR100810774B1 - 기판의 이방성 에칭용 비정질 에칭 정지를 위한 방법,구조체 및 트랜지스터 - Google Patents

기판의 이방성 에칭용 비정질 에칭 정지를 위한 방법,구조체 및 트랜지스터 Download PDF

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Abstract

기판 내에 전기적으로 중성인 성분으로 기판을 주입함으로써 비정질 에칭 정지 층을 형성하는 방법을 개시되어 있다. 기판 내에 전기적으로 중성인 성분을 사용하는 것은 기판 내에 다른 영역에 그 성분이 확산되는 경우에 그 성분에 의한 전기적 간섭을 방지하기 위함이다. 비정질 에칭 정지 층은 트랜지스터 또는 캔틸레버와 같은 다른 장치들의 제조 공정에서 하드마스크로 사용될 수 있다.

Description

기판의 이방성 에칭용 비정질 에칭 정지를 위한 방법, 구조체 및 트랜지스터{AN AMORPHOUS ETCH STOP FOR THE ANISOTROPIC ETCHING OF SUBSTRATES}
본 발명은 집적 회로에서 사용되는 기판을 에칭하는 분야에 관한 것으로, 특히 이방성 습식 에칭 분야 및 비정질 에칭 정지 영역의 이용에 관한 것이다.
구조체가 형성되는 기판을 에칭하는데 발견된 문제는 마이크로로딩(Microloading)이다. 마이크로로딩은 단일 기판상의 상이한 영역들에서 구조체들의 상이한 밀도가 상이한 영역들에서 에칭 형상을 가지는데 영향을 준다. 상이한 구조체 밀도를 갖는 영역에서의 상이한 에칭 형상의 예들이 도 1에 도시된다. 영역 1은 기판(120)에 형성된 구조체들(110) 중 상대적으로 고밀도를 갖는 영역이다. 도 1의 예에서 사용된 구조체(110)는 측벽 스페이서(140)를 갖는 트랜지스터 게이트(130)이다. 이 예에서, 기판은 리세스(recess)를 형성하도록 에칭되며, 그 후에 리세스는 소스/드레인 영역들을 형성하기 위해서 도핑된 물질들로 백필(backfill) 한다. 영역 2는 기판(120)에 형성된 구조체들(110) 중 상대적으로 저밀도를 갖는 영역이다. 에칭된 구역(150)은 영역 1 및 2에서 상이한 에칭 형상을 가지며, 그 에칭된 구역은 트랜지스터 게이트(130)를 위한 소스/드레인 영역일 수 있다. 상대적으로 고밀도인 영역 1에서 에칭된 구역(150)은 측벽 스페이서들 및 트랜지스터 게이트의 구역을 영역 2에서 에칭된 구역(150)보다 덜 언더컷(undercut)되며, 또한 영역 2에서 에칭된 구역(150)보다 덜 깊게 에칭되는 경향이 있다. 예를 들면, 도 1에 도시된 바와 같이, 영역 1에서 언더컷 영역(160)은 단지 측벽 스페이서(140)를 언더컷하지만, 영역 2에서 언더컷 영역(170)은 측벽 스페이서(140) 및 트랜지스터 게이트(130)를 모두 언더컷한다. 마이크로로딩은 집적 회로의 성능에 영향을 주는 중요한 문제이며, 이는 동일한 기판상의 다른 장치들과 비교했을 때 일치하지 않는 구조체들을 갖는 기판에 장치들이 형성되기 때문이다.
마이크로로딩은 과거에 기판상에 더미(dummy) 구조체들을 형성함으로써 처리되어, 그 기판의 구조체들의 밀도는 그 기판의 어느 곳에서나 동일하다. 더미 구조체들이 이상적이지 못한 것은 그들이 좀 더 잘 사용하기 위해 놓여 질 수 있는 기판에 공간을 두었기 때문이며 또한 특정 장치의 요구들을 위한 기판들 사이의 큰 공간들이 필요하기 때문이다.
마이크로로딩은 에칭의 깊이를 제어하기 위해 기판 내에 에칭 정지를 형성함으로써 이전부터 다루어져 왔다. 종래에는 붕소(B), 인(P), 및 비소(As)와 같은 불순물들로 기판을 도핑함으로써 기판에 에칭 정지를 형성하여 왔다. 에칭 정지는 이방성 습식 에칭의 깊이를 제어하는데 도움이 된다. 이방성 습식 에칭과 함께 에칭 정지를 사용함으로써, 에칭된 구역의 깊이 및 에칭된 구역의 (언더 컷된) 폭이 제어될 수 있다. 붕소, 인, 및 비소와 같은 성분들을 사용에 대한 결점은, 에칭 정지 구역으로부터 기판 내부 또는 기판상에 형성된 장치들과 전기적 간섭을 야기할 수 있는 영역들로 확산될 수 있다는 것이다.
더블 스페이서 공정은 마이크로로딩에 의해 야기되는 측면 언더 커팅의 효과를 방지하는데 이용되어 왔다. 이 방법에서, 측면 언더컷은 게이트 전극들의 한쪽 측면에 좁은 측벽 스페이서들을 먼저 형성함으로써 제어된다. 이어, 홀이 이방성 건식 에칭으로 에칭되고 관심대상 물질로 충진된다. 다른 측벽 스페이서가 형성되고, 그 스페이서들 사이의 기판은 불순물로 주입(Implant)된다. 하지만, 이 방법은 다수의 단계들을 요구하고, 마이크로로딩으로 인한 일치하지 않는 언더커팅을 충분히 예방할 수 없으며, 소스/드레인 팁 확장 영역과 같은 구조체를 위해 언더커팅할 때 사용될 수 없다.
도 1은 종래의 에칭 후에 마이크로로딩을 설명하기 위한 기판을 도시한다.
도 2a 내지 도 2j는 소스/드레인 주입 영역을 갖는 트랜지스터를 형성하는 것 및 비정질의 주입 영역을 에칭 정지로 사용하는 것을 도시한다.
도 3a 내지 도 3g는 소스/드레인 주입 영역이 없는 트랜지스터의 형성하는 것 및 비정질의 주입 영역을 에칭 정지로 사용하는 다른 실시예를 도시한다.
도 4a 내지 도 4d는 캔틸레버를 형성하는 방법을 도시한 것이다.
기판 내에서 전기적으로 중성인 성분들을 주입함으로써 형성된 비정질 에칭 정지 층을 사용하는 방법 및 장치가 본 명세서에서 설명된다. 이하 상세한 설명에서 다양한 세부 설명들이 기술된다. 그러나, 이 분야의 당업자는 이들 상세한 설명이 본 발명의 일 실시예를 수행하는데 반드시 필요한 것은 아니라는 것을 인식할 것이다. 본 발명의 특정 실시예들은 다음의 수반되는 도면들에 도시되고 설명되는 동안, 그런 실시예들이 단지 예시적이고 본 발명을 제한하지 않으며, 본 발명은 도시되거나 기술된 특정 구조들 및 배열들에 한정되지 않는데, 이는 이 기술의 당업자에 의해 수정 가능하기 때문이다. 다른 예에서, 공지된 반도체 제조 공정, 기술, 물질, 장비 등은 본 발명의 실시예들을 불필요하게 불명료하지 않도록 특히 상세하게 설명하지 않는다.
기판 내에 전기적으로 중성인 성분을 갖는 기판에 주입함으로써 비정질의 에칭 정지 층을 형성하는 방법을 설명한다. 그 기판 내에 전기적으로 중성인 성분들의 사용은 그들이 그 기판 내의 다른 구역으로 확산되는 경우, 그 성분들에 의한 전기적 간섭을 방지한다. 비정질의 에칭 정지 층은 트랜지스터의 공정에 사용될 수 있으며, 또한 캔틸레버와 같은 다른 장치들을 형성하기 위한 하드마스크로서 사용될 수 있다.
일 실시예에서, 비정질 에칭 정지 영역은 트랜지스터를 제조하기 위한 기판 내에 형성될 수 있다. 기판(200)이 도 2a에 제공된다. 그 기판(200)은 단결정이거나 또는 실리콘 또는 게르마늄과 같은 다결정질의 반도체 물질일 수 있다. 도 2a에서, 단결정 실리콘 기판(200)이 y면에서 [100] 결정 배향, x면에서 [110] 결정 배향, 및 x와 y 면의 대각선 면에서 [111] 결정 배향을 갖도록 도시된다. 기판(200)은 PMOS 또는 NMOS 트랜지스터 중 어떤 것이 형성되었는지 여부에 따라 p-타입 및 n-타입 웰(well)을 둘 다 포함할 수 있다. 도 2a에 도시된 기판 구역은 붕소 또는 갈륨과 같은 p-타입 도펀트를 가지고 도핑된 p-타입이거나, 인 또는 비소와 같은 n-타입 도펀트를 가지고 도핑된 n-타입일 수 있다. 게이트 유전체(205)는 기판(200)에 형성된다. 게이트 유전체(205)는 질화산화막(nitrided oxide) 층과 같은 물질일 수 있다. 게이트 전극(210)은 상기 게이트 유전체(205) 위에 형성된다. 게이트 전극(210)은 폴리실리콘 층의 블랭킷 증착에 의해 형성되며, 또한 그 후에 게이트 전극(210)으로 폴리실리콘 층의 패터닝에 의해 형성된다. 절연 영역(215)은 p-타입 웰로부터 n-타입 웰을 격리시키기 위해 기판(200)에 형성되어 인접한 트랜지스터들을 격리시킨다. 필드 절연 영역(215)은 예컨대, 얕은 트렌치 절연(Shallow Trench Isolation; STI) 영역이 형성될 수 있는데, 기판(200)에 트렌치를 에칭함으로써 그리고 그 후에 그 트랜치에 증착된 산화막으로 충진하고 평탄화시킴으로써 형성된다.
도 2b에서 도시된 바와 같이, 하드마스크(220)는 게이트 전극(210) 위에 형성되어 일련의 주입 과정 동안 게이트 전극(210)을 보호한다. 도펀트(230)는 소스-드레인 팁 영역(225)을 형성하기 위해서 기판(200)에 주입된다. PMOS 트랜지스터를 대상으로 한 도펀트(230)는 붕소 또는 갈륨과 같은 p-타입 도펀트일 것이며, 기판(200)은 절연 영역(215)들 사이의 이 영역에 n-타입 웰이 존재할 것이다. NMOS 트랜지스터를 대상으로 한 도펀트(230)는 인 또는 비소와 같은 n-타입 도펀트일 것이며, 기판(200)은 절연 영역(215)들 사이의 이 영역에 p-타입 웰이 존재할 것이다. 소스/드레인 팁 주입 영역(225)은 게이트 전극(210)과 절연 영역들(215) 사이에 약 10㎚ 미만의 폭과 폭 스패닝(spanning) 영역을 가질 수 있다.
도 2c는 리세스(235)가 기판으로 에칭된 실시예를 도시한다. 측벽 스페이서(240)들은 이 분야의 당업자에게 공지된 종래의 공정에 의해 리세스(235)를 에칭하기 전에 형성된다. 기판은 리세스(235)를 형성하도록 에칭된다. 리세스(235)는 가스 상태의 Cl2, SF6, 또는 HBr과 같은 혼합물을 이용한 이방성 플라즈마 에칭에 의해 에칭될 수 있으며, 가스 상태의 Cl2, SF6, 또는 HBr은 소스/드레인 팁 주입 영역(225) 및 기판(200)을 통해 에칭될 것이다. 리세스(235)는 약 40㎚ 내지 1000㎚ 범위의 폭 및 40㎚ 내지 200㎚ 범위의 깊이를 가질 수 있다.
도 2d에 도시된 바와 같이, 비정질 에칭 정지 영역(250)을 형성하기 위해 이온 종(Ionic species;245)은 기판(200)에 리세스(235)의 하부로 주입될 수 있다. 이온 종(245)을 주입하기 전에 하드마스크(220)가 게이트 전극(210) 위에 형성되어 주입하는 동안 게이트 전극을 보호한다. 비정질 에칭 정지 영역(250)은 주입 과정에서 기판(200)의 결합을 파괴함으로써 형성된다. 기판(200)의 결합은 습식 이방성 에천트(etchant)를 위한 에칭 정지 영역을 생성하는 정도까지 파괴된다. 기판(200)의 결합을 파괴하는데 수반되는 파라미터들은 이온 종(245)의 가속 에너지, 이온화 반경, 및 질량을 포함한다. 주입되는 것이 기판(200)의 표면으로부터 반사되지 않을 낮은 에너지 조건이 기판(200)의 결합을 파괴하며 비정질 에칭 정지 영역(250)과 같은 비정질 영역을 형성한다. 이온 종(245)은 대략 5×e14원자/㎠ 내지 1×e15원자/㎠ 사이의 도우즈(dose) 및 대략 1KeV 내지 20 KeV 범위 내의 주입 에너지로 리세스(235)의 하부로 주입될 수 있으며, 이는 비정질 에칭 정지 영역(250)에서 대략 1×e21원자/㎤ 의 이온 종(245) 농도를 형성하기 위함이다. 주입 에너지는 주입되는 이온 종(245)에 따라 달라질 수 있으며, 일 실시예에서, 주입 에너지는 기판(200)에 불필요한 손상을 회피하기 위한 가능한 낮은 에너지이다. 이온 종(245)은 약 50㎚까지의 깊이로 주입되거나 또는 리세스(235)의 하부 표면에 증착될 수 있다.
이온 종(245)은 기판 내에 전기적으로 중성인 성분이기 때문에 기판 내부로 확산되는 경우 기판(200) 내부 또는 기판상의 장치를 전기적으로 간섭하지 않을 것이다. 일 실시예에서, 이온 종(245)은 기판(200) 내에 전기적으로 중성이며, 그 이온 종은 기판을 형성하는 성분들과 같은 성분들일 수 있다. 일 실시예에서, 실리콘 기판(200)으로 주입되는 성분은 실리콘일 수 있으며, 다른 대안으로 게르마늄 기판(200)으로 주입되는 성분은 게르마늄일 수 있다. 다른 실시예에서, 이온 종(245)은 기판 내에서 전기적으로 중성이며, 이는 기판(200) 내에서 낮은 용해성을 갖는 성분이며, 따라서 기판의 결정 격자 내에 원자를 치환할 수 없다. 실리콘 내에 전기적으로 중성인 성분들은 실리콘의 공유결합 반경 크기의 1.2배보다 더 큰 이온 반경을 갖는 것들, 및 실리콘의 공유결합 반경 크기의 0.7배보다 더 작은 이온 반경을 갖는 것들이다. 실리콘의 공유결합 반경은 약 111pm이어서, 실리콘 내에 전기적으로 중성일 수 있는 성분들은 130pm보다 큰 이온 반경을 갖는 것들 및 80pm보다 작은 이온 반경을 갖는 것들이다. 특별한 이온 반경들을 갖는 성분들은 실리콘 결정 격자에서 원자들 대신 사용할 수 없으며, 실리콘 내에서 낮은 용해도를 갖기 때문에 실리콘 내에서 전기적으로 중성인 성분들을 생성한다. 실리콘 기판에 대한 이온 반경 기준에 적합한 이온 종(245)은 예컨대 산소, 질소, 비활성 성분(Ne, Ar, Kr, 등), 주기율표의 제1족 알칼린 금속(H, Li, Na, K, Rb, Cs, Fr) 및 주기율표의 제2족 알칼린 토금속(Be, Mg, Ca, Sr, Ba, Ra)를 포함한다. 이온 종(245)은 한 타입의 성분일 수도 있고, 또는 성분들의 혼합물일 수도 있다.
도 2e 및 도 2f에서는 도 2c에서 도시된 바와 같은 리세스(235)를 먼저 에칭하고 그 후 도 2d에 도시된 바와 같은 이온 종(245)으로 그 리세스(235)의 하부를 주입하는 대신, 기판(200)에 리세스(235)를 에칭하기 전에 이온 종(245)이 기판(200)에 주입되는 다른 실시예를 도시한다. 도 2e에서, 이온 종(245)은 비정질 에칭 정지 영역(250)을 형성하기 위해서 기판(200)에 주입될 수 있다. 이온 종(245)은 1×e15원자/㎠ 내지 1×e16원자/㎠ 사이의 도우즈 및 약 10 KeV 내지 40KeV 범위 내의 주입 에너지로 기판(200)에 주입될 수 있다. 주입 에너지는 주입되는 주입 물질(245)에 의존할 수 있으며, 그 주입 에너지는 기판(200)에 손상을 주지 않을 정도로 낮은 에너지이다. 이온 종(245)은 도 2e의 비정질의 에칭 정지 영역(250)을 형성하기 위해서 리세스(235)의 깊이를 약간 초과하는 깊이로 주입될 수 있다. 도 2c 및 도 2d에 관련하여 상술한 바와 같이, 이온 종(245)은 기판(200) 내에 전기적으로 중성인 물질이며, 상술한 특별한 성분들 중 어떤 것일 수 있다. 도 2f에 도시된 바와 같이, 리세스(235)는 Cl2, SF6, 또는 HBr와 같은 혼합물로 이방성 플라즈마 에칭에 의해 비정질 에칭 정지 영역(250) 상부 부분을 통해 기판(200)에 에칭될 수 있다. 비정질 에칭 정지 영역(250)은 이방성 플라즈마 에칭을 위한 에칭 정지로서 작용하는 것이 아니라, 이방성 습식 에칭을 위한 에칭 정지로 작용하는 것으로, 이는 기판 표면을 보호하기 위해서 마스크로서 작용하기 때문이며, 이하에서 설명한다. 리세스(235)는 약 40㎚ 내지 1000㎚의 범위 내의 폭, 및 약 40㎚ 내지 200㎚의 깊이를 가질 수 있다.
도 2g에서, 기판(200)은 [111] 결정면을 따라 가파른 대각선 면(265)을 갖는 에칭된 언더컷 영역(260)을 형성하기 위해서 이방성 습식 에칭으로 에칭된다. 이방성 습식 에칭이 비정질 에칭 정지 영역(250) 위에서 에칭을 중지하므로, 트렌치의 하부는 평탄하다. 측벽 스페이서(240), 소스/드레인 팁 주입 영역(225), 및 STI 절연 영역(215)은 이방성 습식 에칭에 의해 에칭되지 않는다. 이방성 습식 에칭은 약 10 이상의 pH를 갖는 알칼린 습식 에칭일 수 있다. 그 습식 에칭은 KOH(수산화칼륨), NaOH(수산화나트륨), NH4OH(수산화암모늄), 또는 TMAH(수산화 테트라메틸암모니아)와 같은 주성분을 포함하는 수성액에 대해 공식화될 수 있다. 예컨대, NH4OH 30 중량%의 용액은 이방성 에칭 용액(270)을 형성하기 위해서 물과 혼합될 수 있는데, 그 이방성 에칭 용액은 약 10% - 100% 범위에서 볼륨 퍼센트의 NH4OH 농도를 갖거나 또는 더욱 상세하게는 약 3% -30% 범위에서 중량 퍼센트 NH4OH 농도를 갖는다. 이방성 습식 에칭의 속도를 제어하기 위해서 에칭은 거의 실온에서 수행될 수 있다. 에칭 속도를 높이기 위해서 온도는 증가될 수 있다. 이방성 습식 에칭이 수행될 수 있는 온도 범위는 대략 섭씨 15 내지 80도 사이이며, 보다 상세하게는 대략 섭씨 24도이다. 에칭 속도는 대략 10㎚/분 내지 100㎚/분의 범위 내에 있을 수 있다. 산화제는 에칭 용액에 포함되지 않는데, 이는 기판(200)을 산화시킬 수 있으며 이방성 에칭을 정지시킬 수 있으므로, 따라서 [111] 결정면을 따라 강한 면(260)이 발생될 수 없다. 기판(200)은 대략 1분 내지 10분의 범위의 시간 동안 에칭될 수 있다. 에칭 시간이 길어질수록 측면이 더 언더커팅되는 결과가 발생할 수 있다. 언더컷 영역(260)이 측면으로 에칭된 거리는 도 2g에 도시된 바와 같이 측벽 스페이서(240)의 폭일 수 있다. 그러므로, 언더컷 영역의 폭은 대략 5㎚-100㎚ 범위이고, 바람직하게는 대략 10㎚-30㎚ 범위이다.
도 2h에 도시된 바와 같이, 언더컷 영역(260)은 게이트(210) 폭의 대략 10% 에서 20% 범위의 거리까지 게이트 전극(210) 아래로 확장될 수 있다. 소스/드레인 팁 주입 영역(225)은 언더컷 영역(260)의 형상에 영향을 받는데, 이는 기판(200)이 소스/드레인 팁 주입 영역(225)의 하부에서 위로 에칭되기 때문이다. 그러므로, 언더컷 영역(260)이 소스/드레인 팁 주입 영역(225) 위로 및 게이트 전극(210) 아래로 확장됨에 따라서 언더컷 영역은 언더컷 영역(260) 및 게이트 유전체(205) 사이에 기판(200)의 거리(270)를 남긴다. 이것은 언더컷 영역(260)이 게이트 전극에 너무 근접해서 에칭되는 것을 방지한다. 게이트 전극(210) 하의 언더컷 영역(260)은 리세스(236)를 백필링(backfilling)한 후에 트랜지스터의 팁 소스/드레인 영역 및 도 2i에 도시된 바와 같이, 에피택셜 실리콘 게르마늄과 같은 도핑된 반도체 백필(backfill) 물질로 언더컷 영역(260)을 확장할 수 있다. 도 2j에 도시된 바와 같이, 비정질 에칭 정지 영역(250)은 백필 공정의 온도로 인하여 백필 물질(275)의 백필 공정 동안 비정질 에칭 정지 영역(250)이 재결정화될 수 있다. 백필 공정이 진행되는 동안 기판(200)의 온도는 대략 섭씨 600 내지 650의 범위에 도달할 수 있다. 주입 물질(245)이 기판(200)과 동일한 성분인 실시예에서, 비정질 에칭 정지 영역(250)의 재결정화는 기판(200)의 나머지와 유사한 영역을 형성한다. 도 2j는 소스/드레인 영역(285) 및 확장된 팁 소스/드레인 영역(290)을 갖는 트랜지스터(280)를 도시하고 있으며, 그 확장된 팁 소스/드레인 영역은 상술한 에칭 과정에 의해 형성된 구역에 증착된 도핑된 반도체 백필 물질(275)에 의해 형성된다.
도 3a - 도 3g에 도시된 다른 실시예에서, 비정질 에칭 정지 영역을 사용하여 제조된 트렌지스터는 소스/드레인 주입 영역 없이 형성될 수 있는데, 따라서 이방성 습식 에칭의 언더컷 영역은 트랜지스터의 측벽 스페이서 하부에 가파른 에칭 구조를 형성한다. 기판(300)은 도 3a에서 제시된다. 기판(300)은 실리콘 또는 게르마늄과 같은 단결정 또는 다결정의 반도체 물질일 수 있다. 도 3a에서, 단결정 실리콘 기판(200)이 y평면에서 [100] 결정 배향, x평면에서 [110] 결정 배향, 및 x y 평면의 대각선 평면에서 [111] 결정 배향을 갖도록 도시된다. 기판(300)은 PMOS 또는 NMOS 트랜지스터 중 어떤 것이 형성되었는지 여부에 따라 p-타입 및 n-타입 웰이 모두 포함될 수 있다. 도 3a에 도시된 기판의 구역은 붕소 또는 갈륨과 같은 p-타입 도펀트로 도핑된 p-타입일 수 있으며, 또는 인 또는 비소와 같은 n-타입 도펀트로 도핑된 n-타입 웰일 수 있다. 게이트 유전체(305)는 기판(300)에 형성된다. 게이트 유전체(305)는 질화된 산화막 층과 같은 물질일 수 있다. 게이트 전극(310)은 게이트 유전체(305) 위에 형성된다. 게이트 전극(310)은 폴리실리콘 층의 전면 증착 후, 게이트 전극(310)으로 폴리실리콘 층의 패터닝에 의해 형성될 수 있다. 절연 영역(315)은 p-타입 웰로부터 n-타입 웰이 격리되도록 기판(300)에 형성되어서, 인접한 트랜지스터를 절연시킨다. 필드 절연 영역(315)은 예컨대, 기판(300)에 트렌치를 에칭하고 그 후에 증착된 산화물로 그 트렌치를 충진시킴으로써 형성된 얕은 트렌치 절연(STI) 영역일 수 있다.
도 3b에 도시된 바와 같이, 측벽 스페이서(320) 한 쌍은 이 분야의 당업자에 의해 알려진 종래의 방법에 의해 게이트 전극(310)의 일 측에 형성된다. 추가적으로 하드마스크(325)는 게이트 전극(310) 위에 형성될 수 있다. 도 3c는 주입 물질(335)로 기판(300)에 주입하기 전에 리세스(330)가 기판(300)에 에칭된 것을 도시한 것이다. 리세스(330)는 Cl2, SF6, 또는 HBr과 같은 기체 혼합물을 이용하여 이방성 플라즈마 에칭에 의해 에칭될 수 있다. 리세스(330)는 대략 40㎚ 내지 1000㎚ 범위의 폭 및 대략 40㎚ 내지 200㎚ 범위의 깊이를 가질 수 있다.
이온 종(335)은 이방성 에칭 정지 영역(340)을 형성하기 위해서, 도 3d에 도시된 바와 같이 기판(300)에 리세스(330)의 하부로 주입될 수 있다. 이방성 에칭 정지 영역(340)은 주입 과정에서 기판(300)의 결합을 파괴함으로써 형성된다. 기판(300)의 결합은 확장되면서 파괴되는데, 이는 습식 이방성 에천트를 위한 에칭 정지 영역을 생성한다. 기판(300)의 결합을 파괴하는데 수반되는 파라미터는 이온 종(335)의 가속 에너지, 이온 반경, 및 질량을 포함한다. 낮은 에너지 조건 대부분은 주입이 기판으로부터 반사되지 않기 위한 조건이며, 이는 기판(300)의 결합을 파괴하고 비정질 에칭 정지 영역(340)과 같은 비정질 영역을 형성한다. 이온 종(335)은 대략 5×e14원자/㎠ 내지 1×e15원자/㎠ 사이의 도우즈 및 대략 1KeV 내지 20 KeV 범위 내의 주입 에너지로 리세스(330)의 하부로 주입될 수 있으며, 이는 비정질 에칭 정지 영역(250)에서 대략 1×e21원자/㎤ 의 이온 종(335) 농도를 형성하기 위함이다. 주입 에너지는 주입되는 이온 종(335)에 따라 달라질 수 있으며, 일 실시예에서 주입 에너지는 기판(300)에 불필요한 손상을 예방하기 위한 가능한 낮은 에너지이다. 이온 종(335)은 대략 50㎚까지의 깊이로 주입될 수 있으며 또는 리세스(330)의 하부 표면으로 증착될 수 있다.
이온 종(335)은 기판에서 전기적으로 중성인 성분이므로, 기판 내에 확산되더라도 기판(300) 내부 또는 기판상의 장치에 전기적으로 충돌하지 않는다. 일 실시예에서, 기판(300) 내에서 전기적으로 중성인 이온 종(335)은 기판을 형성하는 성분과 동일한 성분일 수 있다. 일 실시예에서, 실리콘 기판(300)으로 주입되는 성분은 실리콘일 수 있으며, 또는 게르마늄 기판(300)에 주입되는 성분은 게르마늄이다. 다른 실시예에서, 기판에 전기적으로 중성인 이온 종(335)은 기판(300)에서 낮은 용해도를 갖는 성분일 수 있으며, 따라서 기판의 결정 격자 내에서 이온들을 치환하지 않을 수 있다. 실리콘 내에서 전기적으로 중성인 성분들은 실리콘의 공유 결합 반경 크기의 1.2 배보다 더 큰 이온 반경을 갖는 이들이며 그리고, 실리콘의 공유결합 반경의 0.7 배보다 작은 이온 반경을 갖는 이들이다. 실리콘의 공유결합 반경은 대략 111pm이어서, 실리콘 내에서 전기적으로 중성일 수 있는 성분들은 130pm보다 큰 이온 반경을 갖는 이들이고 80pm보다 작은 이온 반경을 갖는 이들일 수 있다. 이런 특별한 이온 반경을 갖는 성분들은 실리콘 결정 격자에서 이온들을 치환하지 않을 수 있으며 실리콘 내에서 매우 낮은 용해도를 갖기 때문에, 실리콘 내에서 전기적으로 중성인 그런 성분을 만들 수 있다. 실리콘 기판을 대상으로 이온 반경 기준에 적합한 이온 종(335)은 예컨대, 산소, 질소, 비활성 성분(Ne, Ar, Kr, 등), 주기율표 제1족의 알카리 금속(H, Li, Na, K, Rb, Cs, Fr) 및 주기율표 제2족의 알카리 토금속(Be, Mg, Ca, Sr, Ba, Ra)을 포함한다. 이온 종(335)은 하나의 성분이거나 성분들의 혼합물일 수 있다. 다른 실시예에서, 이온 종(335)은 도 2e 및 2f에 관련하여 상술한 바와 같이 리세스(330)를 에칭하기 전에 기판(300)으로 주입될 수 있다.
도 3e에서, 기판(300)은 이방성 습식 에칭으로 에칭되는데, 이 에칭으로 [111] 결정면을 따라 가파른 대각선 면(350)을 갖는 에칭된 언더컷 영역(345)을 형성할 수 있다. 가파른 대각선 면(350)이 발생되는 이유는 이방성 습식 에칭에 산화제가 없기 때문이다. 이방성 습식 에칭은 비정질 에칭 정지 영역(340)에서 에칭을 중지시키므로, 트렌치의 하부는 평탄하다. 비정질 에칭 정지 영역(340)은 기판 표면을 보호하기 위해서 마스크로서 작용한다. 측벽 스페이서(320) 및 STI 절연 영역(315)은 이방성 습식 에칭에 의해 에칭되지 않는다. 이방성 습식 에칭은 대략 10 이상의 pH를 갖는 알칼린 습식 에칭일 수 있다. 습식 에칭은 KOH(수산화칼륨), NaOH(수산화나트륨), NH4OH(수산화암모늄), 또는 TMAH(수산화 테트라메틸암모니아)와 같은 주성분을 포함하는 수성액에 대해 공식화될 수 있다. 예컨대, NH4OH 30 중량%의 용액은 이방성 에칭 용액(270)을 형성하기 위해서 물과 혼합될 수 있는데, 그 이방성 에칭 용액은 약 10% - 100% 범위에서 볼륨 퍼센트의 NH4OH 농도를 갖거나 또는 더욱 상세하게는 약 3% -30% 범위에서 중량 퍼센트 NH4OH 농도를 갖는다. 이방성 습식 에칭의 속도를 제어하기 위해서 에칭은 거의 실온에서 수행될 수 있다. 에칭 속도를 높이기 위해 온도는 증가될 수 있다. 이방성 습식 에칭이 수행될 수 있는 온도 범위는 대략 섭씨 15 내지 80도 사이이며, 더욱 상세하게는 약 섭씨 24도이다. 에칭 속도는 대략 10㎚/분 내지 100㎚/분의 범위 내에 있을 수 있다. 기판(300)은 측벽 스페이서(320) 밑에 언더컷 영역(345)을 형성하기 위해 충분한 시간 동안 에칭될 수 있으나, 게이트 유전체(305) 하부가 에칭될 정도로 오랫동안 에칭하지는 않는다. 일 실시예에서, 그 에칭 시간은 대략 1분 내지 10분의 범위이다. 에칭 시간이 길어질수록 측면이 더 언더커팅되는 결과가 발생할 수 있다. 언더컷 영역(260)이 측면으로 에칭된 거리는 도 3e에 도시된 바와 같이 측벽 스페이서(320)의 폭일 수 있다. 그러므로, 언더컷 영역의 폭은 대략 5㎚-100㎚ 범위이고, 바람직하게는 대략 10㎚-30㎚ 범위이다.
도 3f에서, 리세스(330) 및 언더컷 영역(345)은 도핑된 반도체 백필 물질(355)로 백필된다. 백필 공정 동안, 기판(300)은 대략 섭씨 600 내지 650도의 범위로 온도가 도달할 수 있다. 이 온도에서 비정질 에칭 정지 영역(340)은 재결정될 수 있다. 이온 종(335)이 기판(300)과 동일한 성분인 실시예에서, 비정질 에칭 정지 영역(340)의 재결정은 도 3g에서 도시된 바와 같이 기판(300)의 나머지로부터 격리되지 않은 영역을 형성한다. 도 3g는 소스/드레인 영역(360) 및 소스/드레인 팁 영역(365)을 갖는 트랜지스터를 도시하고 있으며, 이 영역들은 상술된 에칭 과정에 의해 형성된 영역에 증착된 도핑된 반도체 백필 물질(355)에 의해 형성된다. 소스/드레인 팁 영역(365)은 날카로운 모퉁이를 가지며 측벽 스페이서(320)의 하부 모서리를 따라 우측으로 형성된다. 이 형상은 소스/드레인 딥 영역 우측으로 게이트 유전체(305) 및 게이트 유전체(310)에 이르기까지 최대로 도핑되도록 준비하며, 둥근 모서리를 갖는 소스/드레인 영역보다 장치가 더 잘 실행될 수 있다.
다른 실시예에서, 비정질 에칭 정지 영역은 포지티브 릴리프 특성을 갖는 마스크로서 사용되며, 여기서 비정질 에칭 정지 영역은 얕고 기판 표면에 근접해 있다. 도 4a - 도 4d에 도시된 바와 같이, 캔틸레버는 단결정 기판에 마스크로서 비정질 에칭 정지 층 및 습식 이방성 에칭을 이용하여 형성될 수 있다. 기판은 실리콘 또는 게르마늄과 같이 단결정일 수도 있고 또는 다결정의 반도체 물질일 수 있다. 하나의 특별한 실시예에서, 반도체 물질은 단결정 실리콘 기판이다. 도 4a에서, 단결정 실리콘 기판(400)이 제공되며, 단결정 실리콘 기판(400)은 y 평면에 [100] 결정 배향, x 평면에 [110] 결정 배향, 및 xy평면에 대각선인 평면에 [111] 결정 배향을 갖는다. 패턴화된 포토레지스트 마스크(410)는 기판(400)에 형성된다. 포토레지스트 마스크는 포토레지스트를 개발함으로써 패턴화될 수 있다. 기판(400)의 상단 도면(top view) 및 포토레지스트 마스크(410), 그리고 점선 I-I를 따른 동일한 기판(400) 및 포토레지스트 마스크(410)의 단면도가 도시되어 있다. 상단 도면에 도시된 바와 같이, 포토레지스트 마스크(410)는 각진 U 자 형태의 패턴을 갖는다. 포토레지스트 마스크(410)는 실리콘 산화막 또는 실리콘 질화막과 같은 물질일 수 있다. 포토레지스트 마스크(410)의 두께는 기판(400)으로 주입된 이온 종(420)에 의해 기판(400)으로의 침투를 막기에 충분한 두께이어야 한다. 포토레지스트 마스크(410)의 두께는 주입 에너지에 따라 다르지만, 일반적으로 포토레지트스 마스크(410)는 대략 10㎚보다 작은 두께를 가질 수 있다. 도 4b에서, 단결정 실리콘 기판(400)은 비정질 영역(430)을 형성하기 위해서 이온 종(420)으로 주입될 수 있다. 이온 종(420)은 기판을 형성한 성분과 동일한 성분일 수 있다. 일 실시예에서, 실리콘 기판(400)으로 주입된 성분은 실리콘일 수 있으며, 다른 실시예에서 게르마늄 기판(400)으로 주입된 성분은 게르마늄일 수 있다. 다른 실시예에서, 비정질 영역을 형성하기 위해서 기판으로 주입된 성분은 기판 내에 전기적으로 중성인 성분일 수 있다. 기판 내에 전기적으로 중성인 성분은 기판 내에 낮은 용해도를 갖는 성분일 수 있으며, 따라서, 기판의 결정 격자 내에서 원자들을 치환할 수 없다. 실리콘 내에서 전기적으로 중성인 성분들은 실리콘의 공유결합 반경 크기의 1.2배를 초과하는 것들 및 실리콘의 공유결합 반경 크기의 0.7배보다 작은 것들이다. 실리콘의 공유결합 반경은 대략 111pm이어서, 실리콘 내에서 전기적으로 중성일 수 있는 성분들은 130pm보다 큰 이온 반경을 갖는 이들 및 80pm보다 작은 이온 반경을 갖는 이들일 수 있다. 이런 특별한 이온 반경을 갖는 이온 종(420)은 실리콘 결정 격자에서 이온들을 치환하지 않을 수 있으며, 실리콘 내에서 매우 낮은 용해도를 갖기 때문에, 실리콘 내에서 전기적으로 중성인 그러한 성분을 만들 수 있다. 실리콘 기판을 대상으로 이온 반경 기준에 적합한 이온 종(420)은 예컨대, 산소, 질소, 비활성 성분(Ne, Ar, Kr, 등), 주기율표 제1족의 알카리 금속(H, Li, Na, K, Rb, Cs, Fr) 및 주기율표 제2족의 알카리 토금속(Be, Mg, Ca, Sr, Ba, Ra)을 포함한다. 이온 종(420)은 하나의 성분이거나 성분들의 혼합물일 수 있다. 기판(400) 내에서 이온 종(420)이 대략 1×e21이온/㎤의 농도를 형성하기 위해서, 1×e15이온/㎠ 내지 1×e16 이온/㎠ 사이의 도우즈 및 대략 1KeV 내지 20KeV 범위 내에서의 주입 에너지, 더욱 바람직하게는 대략 5 KeV 상태에서 이온 종(420)이 기판(400)으로 주입될 수 있다. 주입 에너지는 주입되는 이온 종(420)에 따라 달라질 수 있으며, 주입 에너지는 기판(400)에 손상을 주지 않도록 가능한 낮은 에너지일 수 있다. 이온 종(420)은 대략 0㎚(표면에서만) 내지 50㎚의 범위의 깊이로 주입될 수 있다.
포토레지스트 마스크(410)는 도 4c에 도시된 바와 같이 제거될 수 있는데, 이는 단결정 실리콘 기판(400)의 비 주입 영역을 노광시키기 위함이다. 기판(400)의 비 주입 영역은 제거되기 전에 포토레지스트 마스크(410)의 U 자형 구역을 반사 시키며 동일 치수를 가질 수 있다. 도 4d에서, 단결정 실리콘 기판(400)은 이방성 습식 에칭 용액으로 에칭되며, 비정질 영역(430)은 하드마스크로서 작용한다. 이방성 습식 에칭 용액은 약 10을 초과하는 pH를 갖는 알칼린 습식 에칭일 수 있다. 이방성 습식 에칭 용액은 KOH(수산화칼륨), NaOH(수산화나트륨), NH4OH(수산화암모늄), 또는 TMAH(수산화 테트라메틸암모니아)와 같은 주성분으로 형성될 수 있다. 일 예로, NH4OH 30 볼륨%의 용액은 이방성 에칭 용액을 형성하기 위해서 물과 혼합될 수 있는데, 그 이방성 에칭 용액은 약 10% - 100% 범위에서 볼륨 퍼센트의 NH4OH 농도를 갖거나 또는 더욱 상세하게는 약 3% -30% 범위에서 중량 퍼센트 NH4OH 농도를 갖는다. 이방성 습식 에칭의 속도를 제어하기 위해서, 에칭은 거의 실온에서 수행될 수 있다. 에칭 속도를 높이기 위해서 이방성 습식 에칭 용액의 온도를 상승시킬 수 있다. 이방성 습식 에칭이 수행될 수 있는 온도 범위는 대략 섭씨 15 내지 80도 사이이며, 더욱 상세하게는 대략 섭씨 24도이다. 에칭 속도는 대략 10㎚/분 내지 100㎚/분의 범위 내에 있을 수 있다. 기판(400)은 대략 1분 내지 10분의 범위의 시간 동안 에칭될 수 있다. 에칭 시간이 길어질수록 리세스(450)의 치수가 더 커진다. 산화제는 이방성 습식 에칭 용액에 포함되지 않는데 이는 기판(400)이 산화된다면 에칭이 중지할 수 있으며, [111] 결정면을 따른 강한 면(460)이 발생되지 않을 수 있기 때문이다. 이것은 실리콘과 같은 기판의 특이한 성질이다. 이방성 습식 에칭 용액은 대각선 [111] 결정면(460)을 따라 에칭될 수 있으며, 캔틸레버(475)를 형성하기 위해서 [100] 수직 결정면을 따라 에칭될 수 있 다. 그것의 최종 형태에서, 캔틸레버(475)는 리세스(450) 위에 돌출한 다이빙 보드와 같은 모양일 수 있다. 캔틸레버(475)는 비정질 영역(430)의 측면 언더커팅으로 인하여 형성될 수 있으며, 이는 이방성 습식 에칭에 의해 캔틸레버(475)의 코어를 형성한다. 리세스(450)의 평면(470)은 단결정 실리콘 기판(400)의 수평한 [110] 결정면을 따라 이방성 습식 에칭 용액의 형상으로 인하여 형성된다. 비정질 영역(430)에 의해 형성된 각진 "마스크"를 이용하여 리세스(450)의 평면(470)의 형성을 이룬다. 리세스(450)는 약 1:1 내지 1:5의 범위에서 종횡비(Aspect ratio)를 가질 수 있다. 캔틸레버(475)는 압력 및 액셀러미터(accellerometer)로서 사용될 수 있다.
본 발명의 다양한 실시예들이 기술될 수 있다. 그러나, 이 기술의 당업자들은 본원 발명이 기술된 실시예에 한정되는 것은 아니며, 다음에 부가되는 청구항의 범위 및 기술 사상 내에서 변형 및 수정이 가능하다는 것을 알 것이다.

Claims (30)

  1. 기판 내로 리세스를 에칭하는 단계 -상기 리세스는 하부(bottom)를 가짐- 와,
    상기 리세스의 하부에 이온 종을 주입하여 비정질 에칭 정지 영역을 형성하는 단계 -상기 이온 종은 상기 기판 내에서 전기적으로 중성임- 와,
    이방성 습식 에칭으로 상기 기판을 에칭하는 단계를 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 이온 종은 상기 기판과 동일한 성분인 방법.
  3. 제 2 항에 있어서,
    상기 기판은 실리콘이고, 상기 성분은 실리콘인 방법.
  4. 제 1 항에 있어서,
    상기 이온 종은 상기 기판에서 낮은 용해도를 갖는 방법.
  5. 제 4 항에 있어서,
    상기 이온 종은 그 이온 반경이 130pm보다 크거나 또는 이온 반경이 80pm 미만인 방법.
  6. 제 4 항에 있어서,
    상기 이온 종은 비활성 성분(noble element)인 방법.
  7. 제 1 항에 있어서,
    상기 기판은 수직 [100] 결정면, 수평 [110] 결정면 및 대각선 [111] 결정면을 갖는 단결정이고, 상기 알칼린 이방성 습식 에칭으로 단결정을 에칭하는 것은 [100] 결정면에 대하여 [111] 결정면을 따라 패싯팅(faceting)을 야기시키는 방법.
  8. 제 7 항에 있어서,
    상기 알칼린 이방성 습식 에칭 용액은 10 또는 그 이상의 pH를 갖는 방법.
  9. 제 7 항에 있어서,
    상기 알칼린 이방성 습식 에칭은 산화제를 포함하지 않는 방법.
  10. 제 1 항에 있어서,
    비정질 에칭 정지 영역을 형성하기 위해서 기판 내로 성분을 주입하는 단계는 5×e14원자/㎠ 내지 1×e15원자/㎠ 범위의 도우즈(dose) 성분을 포함하는 방법.
  11. 제 1 항에 있어서,
    비정질 에칭 정지 영역을 형성하기 위해서 기판 내로 이온 종을 주입하는 단계는 1KeV 내지 20KeV의 범위 내의 주입 에너지를 포함하는 방법.
  12. 제 1 항에 있어서,
    상기 기판에 상기 리세스를 에칭하는 단계는 이방성 건식 플라즈마 에칭을 포함하는 방법.
  13. 기판 내에 이온 종을 주입하여 비정질 에칭 정지 영역을 형성하는 단계 -상기 이온 종은 비활성 성분, 주기율표의 제1족 알칼린 금속 및 주기율표의 제2족 알칼린 토금속으로 구성되는 그룹으로부터 선택되며, 상기 기판 내에서 전기적으로 중성임- 와,
    상기 이온 종을 주입한 후에, 상기 기판 내에 리세스를 건식 에칭하는 단계와,
    이방성 습식 에칭으로 상기 기판 내에 상기 리세스를 에칭하는 단계를 포함하는 방법.
  14. 제 13 항에 있어서,
    상기 이온 종을 상기 리세스에 주입하는 단계는 1×e15원자/㎠ 내지 1×e16원자/㎠ 범위의 이온 종의 도우즈를 포함하는 방법.
  15. 제 13 항에 있어서,
    상기 이온 종으로 상기 리세스를 주입하는 단계는 10KeV 내지 40KeV 범위의 주입 에너지를 포함하는 방법.
  16. 수직 [100] 결정면, 수평 [110] 결정면 및 대각선 [111] 결정면을 갖는 단결정 실리콘 기판 위에 게이트 및 상기 게이트의 양 측면의 한 쌍의 측벽 스페이서를 형성하는 단계와,
    이방성 건식 플라즈마 에칭으로 상기 수직 결정면 [100]을 따라 상기 단결정 실리콘 기판 내에 리세스를 에칭하는 단계와,
    상기 리세스의 하부 내로 실리콘을 주입하여 비정질 에칭 정지를 형성하는 단계와,
    적어도 10 pH를 갖고 산화제 없는 이방성 습식 에칭으로 대각선 결정면 [111]을 따라 상기 리세스를 에칭하는 단계와,
    전기적으로 도핑된 실리콘 게르마늄 물질로 상기 리세스를 충진하여 소스/드레인 영역을 형성하는 단계를 포함하는 방법.
  17. 제 16 항에 있어서,
    상기 측벽 스페이서 아래로 소스/드레인 팁 주입 영역을 더 포함하는 방법.
  18. 제 16 항에 있어서,
    산화물을 포함하는 얕은 트렌치 절연 영역을 더 포함하며, 상기 이방성 습식 에칭은 상기 얕은 트렌치 절연 영역 또는 상기 게이트를 보호하는 하드마스크를 에칭하지 않는 방법.
  19. 제 16 항에 있어서,
    상기 전기적으로 도핑된 실리콘 게르마늄 물질로 상기 리세스를 충진하는 단계는 상기 게이트 아래에 에피택셜 소스/드레인 팁 확장 영역을 형성하는 방법.
  20. 삭제
  21. 삭제
  22. 삭제
  23. 다수의 수직 [100] 결정면, 다수의 수평 [110] 결정면 및 다수의 대각선 [111] 결정면을 갖고, 4개의 대각선 [111] 면에 따른 4개의 벽 및 수평 [110] 면에 따른 평탄한 하부를 갖는 역 절단된 원추(inverse truncated pyramid) 모양의 리세스를 갖는 기판과,
    상기 리세스의 상기 평탄한 하부에서 상기 기판 내에 전기적으로 중성인 성분을 포함하고, 상기 기판의 표면을 보호하기 위해서 마스크로서 작용하는 비정질 에칭 정지 영역을 포함하는 구조체.
  24. 제 23 항에 있어서,
    상기 기판은 단결정 실리콘인 구조체.
  25. 제 24 항에 있어서,
    상기 성분은 실리콘인 구조체.
  26. 제 23 항에 있어서,
    상기 리세스는 1:1 내지 1:5 범위 내의 종횡비를 갖는 구조체.
  27. 제 23 항에 있어서,
    상기 리세스 위로 돌출하는 캔틸레버(cantilever)를 더 포함하는 구조체.
  28. 다수의 수직 [100] 결정면, 다수의 수평 [110] 결정면 및 다수의 대각선 [111] 결정면을 갖는 결정질 반도체 기판과,
    상기 결정질 반도체 기판 위에 형성된 게이트 전극과,
    상기 게이트 전극의 양 측면의 한 쌍의 측벽 스페이서와,
    상기 각각의 측벽 스페이서 아래에 존재하며, 상기 스페이서의 하부에 의해 그리고 상기 대각선 [111] 결정면에 의해 규정되는 한 쌍의 소스/드레인 영역을 포함하는 트랜지스터.
  29. 제 28 항에 있어서,
    상기 한 쌍의 소스/드레인 영역은 상기 한 쌍의 측벽 스페이서 중 하나의 폭까지의 거리 만큼 상기 한 쌍의 측벽 스페이서 아래로 확장하는 트랜지스터.
  30. 제 28 항에 있어서,
    상기 한 쌍의 소스/드레인 영역은 상기 게이트 전극의 폭의 10% 내지 20%의 범위의 거리 만큼 상기 게이트 전극 아래로 확장하는 트랜지스터.
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