JP6580349B2 - 半導体装置および電子機器 - Google Patents

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Description

本発明の一形態は、半導体装置、その駆動方法、およびその作製方法等に関する。
なお、本発明の一形態は、上記の技術分野に限定されない。本出願の明細書、図面、及び特許請求の範囲（以下、本明細書等と呼ぶ）で開示する発明の一形態の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書等で開示する本発明の一形態の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法を一例として挙げることができる。
Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）等の酸化物半導体（ＯＳ）でチャネルが形成されているトランジスタ（以下、”ＯＳトランジスタ”と呼ぶ。）が知られている。酸化物半導体はシリコンよりもバンドギャップが大きいため、ＯＳトランジスタは、Ｓｉトランジスタと比較して、オフ電流が極めて低いという特性を有する。ＯＳトランジスタが適用された半導体装置として、例えば、半導体メモリ装置（特許文献１）、プログラマブルロジックデバイス（特許文献２）、無線タグ（特許文献３）が提案されている。
オペアンプ回路のようなアナログ信号を処理する回路には、回路の動作に最適な電位を生成する電位生成回路が求められている。電位生成回路としては、例えば、バンドギャップリファレンス型の電位生成回路が知られている。
特開２０１１−１１９６７５号公報 特開２０１２−１８６７９７号公報 特開２０１３−０１６１５５号公報
一般的なオペアンプ回路は電流源に相当する回路を必要とし、バイアス電位により、電流源から出力される所定の電流値を制御している。電流源から出力される電流を小さくすれば、消費電力は下げられるが、オペアンプの動作速度が低下してしまう。そのため、オペアンプでは、目的により最適のバイアス電位が供給されることが望ましい。しかしながら、製造工程のばらつきや、使用環境により、オペアンプごとに最適なバイアス電位が異なるという問題がある。
このような問題を解消するため、例えば、バイアス電位を制御するための補正データをフラッシュメモリに保存し、この補正データをデジタルーアナログ変換することでバイアス電位（アナログ電位）を生成する方法が提案されている。しかしながら、フラッシュメモリの書き替え回数に制限があるため、様々な可能性を考慮することになり、大量の補正データが必要になり、その結果、大容量のフラッシュメモリが必要になる。この方法では、オペアンプを動作している間、フラッシュメモリから補正データを常時読み出すことになるため、消費電力が高くなるという問題がある。
本発明の一形態の課題の１つは、新規な半導体装置、または新規な同駆動方法、または新規な同作製方法等を提供することである。例えば、本発明の一形態の課題の１つは、ＯＳトランジスタを有する新規な半導体装置、または新規な同駆動方法、または新規な同作製方法等を提供することである。または、本発明の一形態の課題の１つは、消費電力を削減することが可能な半導体装置を提供する、使用環境や、用途に適した信号（電位信号や電流信号）を生成することが可能な半導体装置を提供する、または、動作させながら、性能を変更あるいは補償することが可能な半導体装置を提供する、こと等である。
なお、列記された課題以外の課題も、本明細書等の記載から、自ずと明らかとなるものであり、本明細書等の記載から、本発明の各形態について、これら以外の課題を抽出することが可能である。また、本発明の一形態は、これらの課題の全てを解決する必要はない。
本発明の一形態は、第１のメモリ回路と、第１の回路と、第２のメモリ回路とを有し、第１の回路は、第１のメモリ回路から入力されるデジタル信号をアナログ信号に変換し、第１のメモリ回路は、入力ノード、出力ノード、第１のトランジスタ、および第１の容量素子を有し、第１の容量素子は出力ノードと電気的に接続され、第１のトランジスタは入力ノードと出力ノードとの間の導通状態を制御することができ、入力ノードには、アナログ信号が入力され、第１のトランジスタは酸化物半導体でチャネルが形成されている半導体装置である。
上記形態において、第２のメモリ回路のメモリセルには、酸化物半導体でチャネルが形成されているトランジスタを設けることができる。
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップは、半導体装置の一例である。また、メモリ装置、表示装置、発光装置、照明装置及び電子機器等は、半導体装置を有している場合がある。
本明細書等にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付す場合があり、その場合は、数的に限定するものではないことを付記する。
電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書等では特に指定する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つのノード（端子）を有する。ゲートは、トランジスタの導通状態を制御する制御ノードとして機能するノードである。ソースまたはドレインとして機能する一対の入出力ノードは、トランジスタのチャネル型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられるノードがソースと呼ばれ、高い電位が与えられるノードがドレインと呼ばれる。逆に、ｐチャネル型トランジスタでは、低い電位が与えられるノードがドレインと呼ばれ、高い電位が与えられるノードがソースと呼ばれる。
本明細書等では、回路構成やその動作の理解を容易にするため、トランジスタの２つの入出力ノードの一方をソースに、他方をドレインに限定して示す場合がある。もちろん、駆動方法によっては、トランジスタの３つの端子に印加される電位の大小関係が変化し、ソースとドレインが入れ替わる場合がある。したがって、本発明の一形態において、トランジスタのソースとドレインの区別は、本明細書等の記載に限定されるものではない。
ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
また、電気的に接続されているとは、電流、電圧または電位が、供給可能、或いは伝送可能な状態にすることができるような回路構成になっていることを含む。よって、２つの構成要素が接続しているとは、それらが直接接続している回路構成に限定されるものではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの素子を介して、それらが電気的に接続している回路構成も、その範疇に含む。
また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書等において接続とは、このように、一の導電膜が複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
また、ここでは、電圧、トランジスタの記載等について述べたが、その他の本明細書等の記載に関する事項を実施の形態５に追記している。
新規な半導体装置、または新規な同駆動方法、または新規な同作製方法等を提供することが可能になる。例えば、ＯＳトランジスタを有する新規な半導体装置、または新規な同駆動方法、または新規な同作製方法等を提供することが可能になる。消費電力を削減することが可能な半導体装置を提供する、使用環境や、用途に適した信号（電位信号や電流信号）を生成することが可能な半導体装置を提供する、または、動作させながら、性能を変更あるいは補償することが可能な半導体装置を提供する、こと等が可能になる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
回路の構成の一例を示すブロック図。 メモリ装置の構成の一例を示すブロック図。 Ａ、Ｂ：メモリセルの構成の一例を示す回路図。 アナログーデジタル変換回路の一例を示す回路図。 Ａ：センサユニットの一例を示すブロック図。Ｂ：オペアンプの一例を示す回路図。 無線タグの一例を示すブロック図。 Ａ−Ｆ：無線タグの使用例を示す図。 半導体装置の構成の一例を示す断面図。 半導体装置の構成の一例を示す断面図。 Ａ：電子部品の作製方法の一例を示すフローチャート。Ｂ：電子部品の構成の一例を示す斜視模式図。 電子機器の一例を説明する図。 Ａ−Ｆ：電子機器の一例を説明する図。
以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。また、同じ符号を用いる場合、特に、その中でも区別する必要があるときには、符号に”＿１”、”＿２”、”［ｎ］”、”［ｍ、ｎ］”等の識別用の符号を付記して記載する場合がある。例えば、メモリセルアレイ中の複数の配線ＷＷＬを個々に区別する場合、メモリセルアレイのアドレス番号（行番）を利用して、２行目の配線ＷＷＬを配線ＷＷＬ［２］と記載する。
本明細書等において、例えば、クロック信号ＣＬＫを、単に信号ＣＬＫ、ＣＬＫ等と省略して記載する場合がある。これは、他の構成要素（例えば、信号、電圧、電位、回路、素子、電極、配線等）についても同様である。
以下に複数の本発明の実施の形態を示すが、互いの実施の形態を適宜組み合わせることが可能である。また、１つの実施の形態の中に、いくつかの構成例が示される場合は、互いの構成例を適宜組み合わせることが可能である。
（実施の形態１）
本実施の形態では、半導体装置の一例として、出荷後にユーザがプログラムすることが可能な半導体装置について説明する。また動作時に性能を変更あるいは補償することが可能な、つまり動的再構成可能な半導体装置について説明する。
＜＜回路１０：電位生成回路＞＞
図１に、半導体装置の一例を示す。図１に示す回路１０は、電位を生成する機能を有しており、電位生成回路として機能させることが可能である。回路１０は、メモリ装置１０１、デジタルーアナログ変換回路（ＤＡＣ）１０２、および回路１０３を有する。
＜回路１０３＞
回路１０３は、トランジスタＭ１、容量素子Ｃ１、およびノードＮ１を有する。ノードＮ１は、回路１０の出力ノードＯＵＴ１０と電気的に接続されている。トランジスタＭ１のソースおよびドレインの一方はメモリ装置１０１の出力ノードと電気的に接続され、他方はノードＮ１と電気的に接続されている。ノードＮ１の電位Ｖｂが、電源電位、基準電位、バイアス電位等として、他の回路に供給される。
トランジスタＭ１のゲートには信号Ｓｏｓ１が入力される。容量素子Ｃ１の一対の電極（端子）の一方は、ノードＮ１と電気的に接続され、他方は、電位または信号が供給される配線（図示せず）と電気的に接続される。例えば、当該配線の電位を接地電位または０Ｖとすることができる。
トランジスタＭ１のソースードレイン間電流（”ドレイン電流”と呼ぶ。）により、容量素子Ｃ１が充放電される。容量素子Ｃ１は、ノードＮ１の電位Ｖｂを保持する保持容量として機能する。つまり、回路１０３は、サンプルホールド回路として機能させることが可能である。あるいは、回路１０３は、ノードＮ１の電位Ｖｂの値をアナログ値として記憶するアナログメモリ回路として機能させることが可能である。回路１０３で、データを長期間保持させるために、トランジスタＭ１はオフ状態におけるドレイン電流（オフ電流）が非常に小さいことが望ましい。トランジスタＭ１のオフ電流が小さいほど、ノードＮ１の電位Ｖｂの変動を抑えることができるからである。
トランジスタのオフ電流をきわめて小さくするには、チャネル形成領域を含む半導体層は、バンドギャップが２．５電子ボルト以上で、かつ、キャリア濃度が１×１０１４ｃｍ−３以下の半導体層とすればよい。このような特性を示す半導体層として、例えば、酸化物半導体層が挙げられる。したがって、ノードＮ１の電位を書き換える頻度を低減するため、トランジスタＭ１をＯＳトランジスタとすることが非常に効果的である。ＯＳトランジスタでは、ソースードレイン間電圧が１０Ｖ、室温（２５℃程度）の状態で、チャネル幅１μｍあたりの規格化されたオフ電流を１０×１０−２１Ａ（１０ゼプトＡ）以下とすることが可能である。
また、ＯＳトランジスタでは、高温環境（１００℃以上）でもオフ電流が室温と同程度に維持される。そのため、トランジスタＭ１をＯＳトランジスタとすることで高温環境でもノードＮ１の電位Ｖｂの変動量を室温同程度にすることができる。
本発明の一形態に係る半導体装置（例えば、回路１０）に適用されるＯＳトランジスタにおいて、チャネルが形成される領域を含む酸化物半導体層は単層の酸化物半導体膜で形成してもよいし、２以上の多層の酸化物半導体膜で形成してもよい。酸化物半導体層を構成する酸化物半導体膜は、少なくともＩｎ、Ｇａ、ＳｎおよびＺｎのうちの１種以上の元素を含有する酸化物半導体で形成されることが好ましい。このような酸化物としては、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物や、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物や、Ｉｎ−Ｇａ酸化物、Ｉｎ酸化物、Ｓｎ酸化物、Ｚｎ酸化物等を用いることができる。また、これら酸化物にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ２を含む酸化物半導体を用いることができる。
（動作例）
メモリ装置１０１には、Ｖｂの値を設定するコンフィギュレーション・データ（ＣＦＧＤ＿Ｖｂ）が格納されている。コンフィギュレーション・データＣＦＧＤ＿Ｖｂはｎ（ｎは自然数）ビットのデジタルデータである。ノードＮ１の電位Ｖｂを設定する場合、メモリ装置１０１に対して、ＣＦＧＤ＿Ｖｂの読み出し要求がされる。メモリ装置１０１は、ＣＦＧＤ＿Ｖｂをｎビットのデジタル信号Ｓｄｇ［ｎ−１：０］として、ＤＡＣ１０２に出力する。ＤＡＣ１０２では、Ｓｄｇ［ｎ−１：０］をアナログ信号Ｓａｎｇに変換し、出力する。信号Ｓａｎｇは、Ｓｄｇ［ｎ−１：０］の値に対応する大きさを有するアナログ電位信号である。
信号Ｓｏｓ１により、トランジスタＭ１のゲートの電位を制御し、トランジスタＭ１をオン状態にする。これにより、ＤＡＣ１０２の出力ノードとノードＮ１とが電気的に接続される。ノードＮ１の電位Ｖｂは、Ｓａｎｇの電位に応じた大きさになる。しかる後、トランジスタＭ１をオフ状態にすることで、ノードＮ１が電気的に浮遊状態となり、回路１０３は電位Ｖｂの保持状態となる。
＜メモリ装置１０１＞
図２は、メモリ装置１０１の構成の一例を示すブロック図である。図２に示すように、メモリ装置１０１は、メモリセルアレイ１２１とロードライバ１２２とカラムドライバ１２３とを有する。メモリ装置１０１には回路１２５が電気的に接続されている。
回路１２５は、メモリ装置１０１のパワーゲーティング回路として機能させることができる。回路１２５は、トランジスタＭ２５とノードＮ２５とを有する。ノードＮ２５は、メモリ装置１０１の電源電位が入力される電源ノードであり、例えば、メモリ装置１０１の高電源電位ＶＤＤ＿ｍｅｍが入力される。トランジスタＭ２５のゲートには信号Ｓｐｇが入力される。トランジスタＭ２５のソースおよびドレインの一方はノードＮ２５と電気的に接続され、他方は、メモリ装置１０１内のＶＤＤ＿ｍｅｍが入力される電源ノードと電気的に接続されている。信号Ｓｐｇの電位を制御して、トランジスタＭ２５をオフ状態にすることで、メモリ装置１０１の電源供給を遮断することができる。トランジスタＭ２５はｎチャネル型でもｐチャネル型でもよい。
メモリセルアレイ１２１は、複数のメモリセル１３１、および複数の配線（ＷＷＬ、ＲＷＬ、ＢＬ、ＳＬ）を有する。ロードライバ１２２は配線ＷＷＬ、ＲＷＬを駆動する。カラムドライバ１２３は配線ＢＬ、ＳＬを駆動する。またカラムドライバ１２３は読み出し回路も含み、配線ＢＬは読み出し動作で選択されたメモリセル１３１によっても駆動される。
メモリ装置１０１は、少なくともコンフィギュレーション・データＣＦＧＤ＿Ｖｂを記憶できればよいため、記憶容量が小さな半導体メモリ装置とすることができる。メモリ装置１０１の記憶容量が小さい場合、ロードライバ１２２とカラムドライバ１２３を、回路１０が組み込まれる半導体装置の制御回路が兼ねていてもよい。また、回路１０にメモリ装置１０１を設けず、回路１０が組み込まれる半導体装置の半導体メモリ装置に、コンフィギュレーション・データＣＦＧＤ＿Ｖｂを記憶させるようにしてもよい。この場合、ＣＦＧＤ＿Ｖｂを記憶させる半導体メモリ装置は、メモリ装置１０１と同様な構成とすることが好ましい。
＜メモリセル＞
メモリセルアレイ１２１のメモリセル１３１には、例えば、２つまたは３つのトランジスタを有するゲインセルを適用することができる。図３に、メモリセル１３１に適用することが可能なメモリセルの構成の一例を示す。図３Ａに２Ｔ型ゲインセルの一例を示し、図３Ｂに３Ｔ型ゲインセルの一例を示す。
図３Ａに示すように、メモリセル３１は、トランジスタＭＷ１、トランジスタＭＲ１、容量素子ＣＳ１、およびノードＦＮ３１を有する。
ノードＦＮ３１は、データ保持ノードとして機能する。トランジスタＭＷ１は、ゲートが配線ＷＷＬと電気的に接続され、ソースおよびドレインの一方が配線ＢＬと電気的に接続され、他方がノードＦＮ３１と電気的に接続されている。トランジスタＭＷ１は書き込みトランジスタとして機能し、書き込むデータが入力される配線（ＢＬ）とデータ保持ノード（ＦＮ３１）との間の導通状態を制御するスイッチとして機能する。トランジスタＭＲ１は、ゲートがノードＦＮ３１と電気的に接続され、ソースおよびドレインの一方が配線ＢＬと電気的に接続され、他方が配線ＳＬと電気的に接続されている。トランジスタＭＲ１は読み出しトランジスタとして機能し、ノードＦＮ３１に蓄積されている電荷を増幅して、ドレイン電流として出力する機能を有する。容量素子ＣＳ１の一対の電極（端子）は、一方が配線ＲＷＬと電気的に接続され、他方がノードＦＮ３１と電気的に接続されている。容量素子ＣＳ１は、ノードＦＮ３１の電位を保持する保持容量として機能する。また、容量素子ＣＳ１は、ノードＦＮ３１を配線ＲＷＬに容量結合させるためのものでもある。
データ書き込み時は配線ＷＷＬの電位によりトランジスタＭＷ１がオン状態になり、配線ＢＬの電位がノードＦＮ３１に書き込まれる。また、トランジスタＭＲ１がオン状態にならないように、配線ＲＷＬおよび／または配線ＳＬの電位が調整される。データ保持時、トランジスタＭＷ１をオフ状態とし、ノードＦＮ３１を電気的に浮遊状態とする。ノードＦＮ３１は、データ保持ノードとして機能する。データ読み出し時は、配線ＷＷＬの電位によりトランジスタＭＷ１はオフ状態が維持される。配線ＢＬを所定の電位にプリチャージした後、電気的に浮遊状態にする。配線ＲＷＬおよび／または配線ＳＬの電位を調整し、ノードＦＮ３１の電位を上昇または降下させる。トランジスタＭＲ１がｎチャネル型の場合は、ノードＦＮ３１の電位を上昇させ、ｐチャネル型の場合は下降させる。トランジスタＭＲ１にドレイン電流が流れれば、配線ＢＬの電位が上昇あるいは降下する。トランジスタＭＲ１がオフ状態のままであれば、配線ＢＬの電位は変動しない。カラムドライバ１２３の読み出し回路において、配線ＢＬの電位を検出する。
データ保持期間においてノードＦＮ３１の電位の低下をできるだけ抑制するため、トランジスタＭＷ１も、回路１０３のトランジスタＭ１と同様に、オフ電流が極めて小さなトランジスタであることが好ましい。よって、トランジスタＭＷ１もトランジスタＭ１と同様に、ＯＳトランジスタとすればよい。ＯＳトランジスタとすることで、回路１２５によるパワーゲーティング等により、電源電位ＶＤＤ＿ｍｅｍが遮断されると、ノードＦＮ３１は電気的に浮遊状態となるが、電源電位ＶＤＤ＿ｍｅｍの供給が遮断されている期間でも、ノードＦＮ３１の電位の変動を抑制することができる。つまり、メモリ装置１０１を不揮発性の半導体メモリ装置として動作させることが可能である。また、トランジスタＭＲ１をＯＳトランジスタとすることで、高温環境（１００℃以上でも）、ノードＦＮ３１の電位の変動を室温と同程度に抑えることができる。
３Ｔ型ゲインセルは、１つの読み出しトランジスタを２Ｔ型ゲインセルに追加した回路構成を有する。図３Ｂに示すように、メモリセル３２は、メモリセル３１に、トランジスタＭＲ２を追加したメモリ回路である。なお、３Ｔ型ゲインセルでは、トランジスタＭＲ１のゲート容量をノードＦＮ３１の保持容量として機能させることができるため、容量素子ＣＳ１を設けなくてもよい場合がある。容量素子ＣＳ１を設けることで、保持期間を長くすることができる。
トランジスタＭＲ２は、ゲートが配線ＲＷＬと電気的に接続され、ソースおよびドレインの一方が配線ＢＬと電気的に接続され、他方がトランジスタＭＲ１のソースまたはドレインと電気的に接続されている。トランジスタＭＲ２は、トランジスタＭＲ１と配線ＢＬとの間の導通状態を制御するスイッチとして機能する。メモリセル３２の動作はメモリセル３１と同様である。書き込み動作時は配線ＲＷＬの電位によりトランジスタＭＲ２をオフ状態にしておく。読み出し時は、配線ＲＷＬの電位によりトランジスタＭＲ２をオン状態にして、配線ＢＬとトランジスタＭＲ１のソースまたはドレインとを電気的に接続する。
メモリセル３１、３２では、配線ＢＬを書き込み用および読み出し用ビット線として併用しているが、配線ＢＬを書き込み用と読み出し用に分けてもよい。配線ＢＬを書き込み用ビット線とする場合、読み出し用ビット線を、メモリセル３１では、トランジスタＭＲ１に電気的に接続し、メモリセル３２では、トランジスタＭＲ２に電気的に接続すればよい。
＜ＤＡＣ１０２＞
図４にＤＡＣ１０２の回路図を示す。図４には、３ビット入力のＤＡＣの一例を示す。
ＤＡＣ１０２は、回路１４０および回路１４１を有する。ノードＮ４０−Ｎ４２が、デジタル信号Ｓｄｇ［２：０］の入力ノードである。ノードＮ４３−Ｎ４５は、回路１４０の出力ノードである。回路１４０は論理演算機能を有する組み合わせ回路である。図４の例では、回路１４０は３つのＡＮＤゲート回路４０−４２を有する。ＡＮＤゲート回路４０−４２は、それぞれ、入力ノードが配線１４５と電気的に接続されている。回路１４１は、ラダー抵抗回路であり、ＤＡ変換部として機能する。回路１４１の出力ノードＮ４６は、回路１０３の入力ノードと電気的に接続されている。
Ｓｄｇ［２：０］をアナログ信号に変換する場合は、配線１４５に論理値１を入力し、ノードＮ４０−Ｎ４２の論理値と同じ論理値をノードＮ４３−Ｎ４５から出力させる。ノードＮ４３−Ｎ４５の論理値で表される３ビットのデジタル値は、回路１４１でアナログ値に変換される。具体的には、回路１４１の出力ノードＮ４６のアナログ電位Ｖｎ４６がアナログ値に対応する。ノードＮ４６のアナログ電位Ｖｎ４６は、アナログ信号（電位信号）Ｓａｎｇとして、回路１０３に入力される。
回路１０３において、ノードＮ４６に出力されているアナログ電位Ｖｎ４６は、トランジスタＭ１を介して、ノードＮ１に保存される。具体的には、トランジスタＭ１を所定の期間オン状態にして、信号Ｓａｎｇをサンプリングし、しかる後トランジスタＭ１をオフ状態にする。ノードＮ１は電気的に浮遊状態であり、その電位Ｖｂはアナログ電位Ｖｎ４６に対応する電位となっている。
ＤＡＣ１０２において、配線１４５を論理値０に対応する電位とすることで、ノードＮ４３−Ｎ４５の電位を、論理値０に対応する電位にリセットすることが可能である。この場合、アナログ電位Ｖｎ４６は、回路１０の低電源電位（例えば、０Ｖ）となる。したがって、配線１４５の電位の制御により、回路１０からの電位Ｖｂの出力を停止することができる。なお、メモリ装置１０１の電源供給が停止されることによってノードＮ４０−Ｎ４２の電位が論理値０の電位になる場合は、回路１４０および配線１４５は省略することができる。
図３に示すメモリセル３１およびメモリセル３２は、ノードＦＮ３１でデータを保持する構造のゲインセルであり、原理的に劣化しないので、メモリ装置１０１の書き換え回数は原理的に無制限となる。よって、回路１０の製造後に、メモリ装置１０１に格納されているＣＦＧＤ＿Ｖｂを適宜書き換えることが可能となり、出荷時に、ＣＦＧＤ＿Ｖｂの多数のセットをメモリ装置１０１で格納しておく必要がない。つまり、メモリ装置１０１の容量は、少なくとも、ＤＡＣ１０２に出力するデジタルデータのビット数であればよい。また、メモリ装置１０１の書き換え回数が無制限であることから、出荷後に、ＣＦＧＤ＿Ｖｂデータを随時書き換えることができる。例えば、回路１０を動作しながらＣＦＧＤ＿Ｖｂデータを更新することが可能となる。つまり、回路１０は、性能、特性または機能等を動的に変更できる動的再構成可能なアナログ回路として動作させることができる。よって、半導体装置に回路１０を組み込むことで、使用環境、特性劣化、および製造工程による特性ばらつきに応じて、最適な電位Ｖｂを常時生成することが可能になる。
回路１０３のノードＮ１で回路１０の出力電位Ｖｂを長期間保持することが可能である。ノードＮ１の電位を適切な電位にした後は、メモリ装置１０１およびＤＡＣ１０２への電源供給を遮断することが可能であるので、回路１０の消費電力を削減することが可能である。
回路１０では、製造毎のばらつきに対応し使用環境や目的毎に最適な電位を生成することが可能である。よって、回路１０を電位生成回路として用いることで、半導体装置の性能や信頼性を向上することが可能になる、また使用できる温度範囲を拡大することが可能になる。以下、回路１０を組み込んだ半導体装置の構成例について説明する。
＜＜センサユニット＞＞
図５Ａに、センサユニットの一例を示す。センサユニット１５０は、回路１０、センサ回路１５１、オペアンプ（ＡＭＰ）１５２、およびアナログーデジタル変換回路（ＡＤＣ）１５３を有する。センサ回路１５１は、検出した情報をアナログ信号（電流信号または電位信号）に変換し、出力する機能を有する。ＡＭＰ１５２では、センサ回路１５１の出力信号を増幅し、出力する。ＡＭＰ１５２から出力された信号（アナログ信号）は、ＡＤＣ１５３でデジタル信号に変換される。ＡＤＣ１５３は必要に応じて設ければよい。
＜センサ回路＞
センサ回路１５１には、特段の制約はない。センサ回路１５１には、力、変位、位置、速度、加速度、角速度、回転数、距離、光（例えば、可視光、赤外線）、液、磁気、温度、化学物質、音、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、又はにおい等を測定する、または検出する機能を有する回路が適用される。図５Ａには、センサ回路１５１を温度センサ回路として機能させる例を示している。
センサ回路１５１は、電気的に直列に接続された抵抗素子Ｒ１と抵抗素子Ｒ２とを有する。抵抗素子Ｒ１と抵抗素子Ｒ２とが接続しているノードＮ５０が、センサ回路１５１の出力ノードとなる。抵抗素子Ｒ１と抵抗素子Ｒ２とは温度特性が異なる抵抗素子であり、例えば、一方を導体で構成し、他方を半導体で構成すればよい。直列に接続された抵抗素子Ｒ１と抵抗素子Ｒ２の両端には、測定の基準となる電位が印加されており、温度によって抵抗素子Ｒ１および抵抗素子Ｒ２の抵抗値が変化することで、ノードＮ５０の電位が変化する。ノードＮ５０は、ＡＭＰ１５２の非反転入力ノード（＋）と電気的に接続されている。ノードＮ５０の電位がＡＭＰ１５２で増幅される。
＜オペアンプ＞
図５Ａに示すように、センサユニット１５０において、回路１０は、ＡＭＰ１５２のバイアス電位（ＶＢＩＡＳ）を生成する回路として機能する。回路１０の出力ノードＯＵＴ１０の電位ＶｂがＶＢＩＡＳに対応する。図５Ｂは、ＡＭＰ１５２の一例を示す回路図である。
図５Ｂに示すように、ＡＭＰ１５２は、入力段にトランジスタＭ６１−Ｍ６５を有する差動増幅回路１６１が設けられ、出力段にトランジスタＭ６６、トランジスタＭ６７、および容量素子Ｃ６６を有するソース接地増幅回路１６２が設けられている。容量素子Ｃ６６は、ＡＭＰ１５２の発振を防止するための位相補償容量素子として機能する。
ノードＮ６１は、高電源電位が入力される電源ノードであり、ノードＮ６２は低電源電位が入力される電源ノードである。トランジスタＭ６３のゲートが非反転入力ノード（＋）となり、トランジスタＭ６４のゲートが反転入力ノード（−）となる。トランジスタＭ６６とトランジスタＭ６７との接続部（ノードＮ６４）は、ＡＭＰ１５２の出力ノードＯＵＴ６０と電気的に接続されている。反転入力ノード（−）はノードＯＵＴ６０と電気的に接続され、負帰還がかかる。
トランジスタＭ６５は差動増幅回路１６１の電流源として機能し、トランジスタＭ６７はソース接地増幅回路１６２の電流源として機能する。トランジスタＭ６５およびトランジスタＭ６７のゲートは、回路１０の出力ノードＯＵＴ１０に接続され、バイアス電位ＶＢＩＡＳが入力される。トランジスタＭ６５およびトランジスタＭ６７はＯＳトランジスタとすることが好ましい。ＯＳトランジスタは、Ｓｉトランジスタよりもゲート絶縁層を厚く形成しているため、ＯＳトランジスタのゲートリーク電流はＳｉトランジスタと比較して極めて小さくすることが可能である。これにより、トランジスタＭ１をＯＳトランジスタとすることで、トランジスタＭ１がオフ状態であれば、回路１０のノードＮ１の電位を極めて長期間保持することができる。よって、センサユニット１５０の消費電力の削減につながる。
センサユニット１５０において、回路１０の容量素子Ｃ１の容量が小さい場合、トランジスタＭ１のオフ電流は極めて低いにも関わらず、ノードＮ６４の電位が変化すると、トランジスタＭ６７のゲートーソース間容量（ゲート容量）等による結合容量の影響で、ノードＮ１の電位が変動する恐れがある。そのため、ノードＮ１の寄生容量（例えば、トランジスタＭ６７のゲート容量）の影響を無視できる程度に、容量素子Ｃ１の容量値を大きくすることが好ましい。
センサユニット１５０では、回路１０により、ＡＭＰ１５２のバイアス電位ＶＢＩＡＳを適宜調節することができるため、動作させながら、センサユニット１５０の性能や特性を変更する、あるいは補償することが可能である。つまり、センサユニット１５０は、動的再構成が可能なアナログ回路と呼ぶことができる。
＜＜無線タグ＞＞
ここでは、半導体装置の一例として、センサユニットが組み込まれた無線タグについて説明する。図６は、無線タグの一例を示すブロック図である。なお、無線タグは、ＲＦＩＤタグ、ＲＦＩＤ、ＲＦタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、電子タグ、無線ＩＣタグ等と呼ばれている。
図６は、無線タグの構成例を示すブロック図である。図６の例では無線タグ２００は、パッシブ型であり、その通信帯域はＵＨＦ帯としている。もちろん、無線タグ２００を、電池を内蔵したアクティブ型とすることができる。また、通信帯域は、無線タグ２００の用途に応じて適宜決定することができる。
図６に示すように、無線タグ２００は、アンテナ２５０と、回路部２６０を含む。回路部２６０はアンテナ２５０で受信した信号を処理する機能、受信した信号に基づいて応答データを生成する機能、応答データをアンテナ２５０から搬送波として出力する機能等を有する。回路部２６０は、１つのＩＣチップに集積されており、無線チップやＲＦチップ等と呼ばれる電子部品である。図６に示すように、回路部２６０は、例えば、入力／出力部（ＩＮ／ＯＵＴ）２１０、アナログ部２２０、ロジック部２３０およびメモリ部２４０を有する。
＜＜ロジック部＞＞
ロジック部２３０は、回路部２６０の制御を行う。ロジック部２３０は、例えば、制御回路、クロック生成回路、デコーダ回路、ＣＲＣ回路、乱数発生回路、出力信号生成回路、およびレジスタ等を有する。
制御回路は、回路部２６０の制御を行い、例えば、メモリ部２４０へのアクセスの制御、送信の制御などを行う。デコーダ回路は、バッファー回路２２４から出力された信号を復号する。ＣＲＣ回路は、デコーダ回路から入力される信号から、ＣＲＣ（巡回冗長性検査）符号を算出する回路である。出力信号生成回路は、信号ＭＯＤ＿ＯＵＴを生成する回路である。
＜＜メモリ部＞＞
メモリ部２４０には、メモリ装置１０１と同様な構成の半導体メモリ装置が適用される。これにより、メモリ部２４０を実質的に不揮発性メモリ装置として機能させることができるため、無線タグ２００が信号を受信できない環境でも、メモリ部２４０でデータを保持することが可能である。
＜入力／出力部＞
入力／出力部２１０は、整流回路２１１、リミッタ回路２１２、復調回路２１３および変調回路２１４を有する。
整流回路２１１は、アンテナ２５０からの入力信号（搬送波ＡＮＴ）を整流して、電位ＶＩＮを生成する回路である。電位ＶＩＮが、回路（２２０、２３０、２４０）の起電力として用いられる。リミッタ回路２１２は電位ＶＩＮが大電圧になるのを防止するための保護回路である。復調回路２１３は、アンテナ２５０で受信した搬送波ＡＮＴを復調するための回路である。復調回路２１３で復調された搬送波ＡＮＴは入力／出力部２１０から出力される。
変調回路２１４は、ロジック部２３０から送信された信号ＭＯＤ＿ＯＵＴ（デジタル信号）を、搬送波ＡＮＴにのせるための回路である。例えば、変調方式がＡＳＫ（Ａｍｐｌｉｔｕｄｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）方式である場合、変調回路２１４では、ロジック部２３０から送信されたＭＯＤ＿ＯＵＴに応じて、搬送波ＡＮＴが変調され、被変調波がアンテナ２５０から送信される。
＜アナログ部＞
アナログ部２２０は、電源回路２２１、検出回路２２２、リセット回路２２３、バッファー回路２２４、発振回路２２５、フラグ保持回路２２６、およびセンサユニット２２７を有する。アナログ部２２０はアナログ信号処理回路であり、回路（２２０、２３０、２４０）の動作電位を生成する機能、クロック信号を生成する機能、および、受信した信号をデジタル信号に変換し、ロジック部２３０に伝送する機能等を有する。
電源回路２２１は、回路（２２０、２３０、２４０）の動作電位を生成する回路である。電源回路２２１は、１つ、または大きさの異なる複数の動作電位を生成する。検出回路２２２は、ＶＩＮが規定値よりも高いか低いかを検出し、検出結果に対応するデジタル信号を生成する機能を有する。検出回路２２２から出力されるデジタル信号は、ロジック部２３０を起動させるトリガー信号として使用される。リセット回路２２３は、電源回路２２１で生成される電位を監視し、ロジック部２３０をリセットするリセット信号を生成する。
バッファー回路２２４は、復調回路２１３で復調され、抽出されたシリアルデータをロジック部２３０に伝送するための回路である。発振回路２２５は、電源回路２２１で生成された電位信号から、基準クロック信号を生成する回路である。フラグ保持回路２２６は、フラグデータを保持するための回路である。フラグは、無線タグ２００の状態を示すデータである。国際標準規格により、フラグの状態維持の期間が決められている。
（センサユニット）
センサユニット２２７は、センサユニット１５０（図５Ａ）と同様な構成を有しており、回路１１、センサ回路１５１、ＡＭＰ１５２、およびＡＤＣ１５３を有する。回路１１は電位生成回路として設けられており、ＡＭＰ１５２のバイアス電位ＶＢＩＡＳを生成する。回路１１は、ＤＡＣ１０２および回路１０３を有しており、図１からメモリ装置１０１を除いた回路構成を有する。ＤＡＣ１０２で処理するコンフィギュレーション・データ（ＣＦＧＤ＿Ｖｂ）は、メモリ部２４０に格納されている。ロジック部２３０による制御により、メモリ部２４０からＣＦＧＤ＿Ｖｂが読み出され、センサユニット２２７のＤＡＣ１０２に出力される。
センサユニット２２７で検出されたデータは、ロジック部２３０に送信される。ロジック部２３０は、センサユニット２２７からの出力信号をもとに、信号ＭＯＤ＿ＯＵＴを生成する。信号ＭＯＤ＿ＯＵＴは、変調回路２１４で変調され、アンテナ２５０から送信される。リーダ／ライタ（図示せず）では、無線タグ２００からの信号を受信すると、その受信信号を解析する。無線タグ２００の応答速度や消費電力が最適値からずれていると、リーダ／ライタは、ＣＦＧＤ＿Ｖｂを更新するコマンドを送信する。無線タグ２００では、このコマンドを受信すると、メモリ部２４０のＣＦＧＤ＿Ｖｂを書き換える。
このように、無線タグ２００とリーダ／ライタで通信を行うことで、無線タグ２００で記憶しているＣＦＧＤ＿Ｖｂを最適なデータに適宜更新することができる。そのため、リーダ／ライタには、使用環境等に応じたＣＦＧＤ＿Ｖｂの最適値のテーブルを格納している。リーダ／ライタでは、無線タグ２００から送られた信号を処理し、ＣＦＧＤ＿Ｖｂの最適値を計算し、記憶されているテーブルから最適なデータを選択する。よって、無線タグ２００において、ＣＦＧＤ＿Ｖｂの最適値の計算や、複数のデータからの最適値の選択を行う必要がない。つまり、センサユニット２２７の性能を最適化するために無線タグ２００での処理速度（クロック周波数）を高める必要はなく、無線タグ２００の消費電力の増加を抑えることできる。よって、センサユニット２２７を組み込んでも無線タグ２００の電力オーバヘッドを抑制することができ、無線タグ２００の応答速度の低下や、通信距離の短縮を回避することができる。
無線タグ２００の用途は多岐にわたる。その用途として、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図７Ａ）、包装用容器類（包装紙やボトル等、図７Ｃ）、記録媒体（ＤＶＤ等、図７Ｂ）、乗り物類（自転車等、図７Ｄ）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、スマートフォン、携帯電話、時計、腕時計）等の物品、若しくは各物品に取り付けるタグ（図７Ｅ、図７Ｆ）等に、無線タグ２００を設けて使用することができる。
また、無線タグ２００に温度センサ回路や湿度センサ回路を搭載することで、例えば、文化財の温湿度管理などに利用することができる。
無線タグ２００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。無線タグ２００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に無線タグ２００を設けることにより、認証機能を付与することができる。この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に無線タグ２００を取り付けることにより、検品システム、在庫管理システム等のシステムの効率化を図ることができる。また、乗り物類に無線タグ２００を取り付けることにより、セキュリティを高めることができる。
無線タグ２００は、ＯＳトランジスタをメモリ部２４０に適用することで、高温環境下でもデータを保持することが可能である。よって、無線タグ２００を用いて、高温環境下に曝される物品の個体識別管理システムを構築することができる。このような物品として、高温での滅菌処理が行われる物品（例えば、手術器具、食器、料理器具、実験器具、衣服など）が挙げられる。
例えば、手術器具（例えば、メス、摂子、鉗子などの鋼製小物）に無線タグ２００を取り付ける。そして、取り付ける器具の種類などの個体識別情報、使用履歴情報、洗浄／滅菌に関する情報などを、リーダ／ライタにより無線タグ２００に書き込む。メモリ部２４０にＯＳトランジスタを適用することで、手術器具を高圧水蒸気によって滅菌処理しても、無線タグ２００のデータは失われない。したがって、無線タグ２００を用いた個体識別システムにより、手術器具を効率良く、かつ適切に管理し、また適切に廃棄することできる。
（実施の形態２）
本実施の形態では、半導体装置のデバイス構造について説明する。実施の形態１で述べたように、半導体装置をＳｉトランジスタとＯＳトランジスタとで構成することが可能である。このような構成例においては、ＳｉトランジスタとＯＳトランジスタを積層することで、半導体装置を小型化することが可能である。図８、図９を参照して、このような積層構造を有する半導体装置の構成例について説明する。
図８に、半導体装置の断面構造の一部を示す。なお、図８では、半導体装置に用いられる、トランジスタＭＯＳ１、及びトランジスタＭＳｉ１を示す。図８では、トランジスタＭＯＳ１は、チャネル形成領域が設けられる酸化物半導体層を有するＯＳトランジスタであり、トランジスタＭＳｉ１は、単結晶のシリコン基板にチャネル形成領域を有するＳｉトランジスタであり、トランジスタＭＯＳ１がトランジスタＭＳｉ１上に形成されている場合を例示している。例えば、回路１０、センサユニット１５０、無線タグ２００等において、トランジスタＭ１、トランジスタＭＲ１をトランジスタＭＯＳ１で作製し、その他のトランジスタをトランジスタＭＳｉ１で作製すればよい。
破線Ａ１−Ａ２で示す区間には、トランジスタＭＯＳ１、及びトランジスタＭＳｉ１のチャネル長方向の断面構造を示し、破線Ａ３−Ａ４で示す区間には、トランジスタＭＯＳ１、及びトランジスタＭＳｉ１のチャネル幅方向の断面構造を示す。実際の半導体装置では、トランジスタＭＯＳ１のチャネル長方向とトランジスタＭＳｉ１のチャネル長方向とが、必ずしも一致していなくともよい。なお、チャネル長方向とは、ソース領域及びドレイン領域として機能する一対の不純物領域間において、キャリアが最短距離で移動する方向を意味し、チャネル幅方向は、チャネル長方向に対して垂直の方向を意味する。
トランジスタＭＳｉ１は、非晶質、微結晶、多結晶または単結晶である、シリコンまたはゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していてもよい。或いは、トランジスタＭＳｉ１は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していてもよい。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタＭＯＳ１はトランジスタＭＳｉ１上に積層されていなくとも良く、トランジスタＭＯＳ１とトランジスタＭＳｉ１とは、同一の層に形成されていてもよい。
シリコンの薄膜を用いてトランジスタＭＳｉ１を形成する場合、当該薄膜には、プラズマＣＶＤ法などの化学気相成長（ＣＶＤ）法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
トランジスタＭＳｉ１が形成される基板４００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図８では、単結晶シリコン基板を基板４００として用いる場合を例示している。
また、トランジスタＭＳｉ１は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図８では、トレンチ分離法を用いてトランジスタＭＳｉ１を電気的に分離する場合を例示している。具体的に、図８では、エッチング等により基板４００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域４０１により、トランジスタＭＳｉ１を素子分離させる場合を例示している。
また、トレンチ以外の領域に存在する基板４００の凸部には、トランジスタＭＳｉ１の不純物領域４０２及び不純物領域４０３と、不純物領域４０２及び不純物領域４０３に挟まれたチャネル形成領域４０４とが設けられている。さらに、トランジスタＭＳｉ１は、チャネル形成領域４０４を覆う絶縁膜４０５と、絶縁膜４０５を間に挟んでチャネル形成領域４０４と重なるゲート電極４０６とを有する。
トランジスタＭＳｉ１では、チャネル形成領域４０４における凸部の側部及び上部と、ゲート電極４０６とが絶縁膜４０５を間に挟んで重なることで、チャネル形成領域４０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタＭＳｉ１の基板上における専有面積を小さく抑えつつ、トランジスタＭＳｉ１におけるキャリアの移動量を増加させることができる。その結果、トランジスタＭＳｉ１は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域４０４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域４０４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタＭＳｉ１のオン電流をより大きくすることができ、電界効果移動度もより高められる。
なお、バルクの半導体基板を用いたトランジスタＭＳｉ１の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。
トランジスタＭＳｉ１上には、絶縁膜４１１が設けられている。絶縁膜４１１には開口部が形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれぞれ電気的に接続されている導電膜４１２、導電膜４１３と、ゲート電極４０６に電気的に接続されている導電膜４１４とが、形成されている。
そして、導電膜４１２は、絶縁膜４１１上に形成された導電膜４１６に電気的に接続されており、導電膜４１３は、絶縁膜４１１上に形成された導電膜４１７に電気的に接続されており、導電膜４１４は、絶縁膜４１１上に形成された導電膜４１８に電気的に接続されている。
導電膜４１６乃至導電膜４１８上には、絶縁膜４２０が設けられている。そして、絶縁膜４２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜４２１が設けられている。絶縁膜４２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
絶縁膜４２１上には絶縁膜４２２が設けられており、絶縁膜４２２上には、トランジスタＭＯＳ１が設けられている。
トランジスタＭＯＳ１は、絶縁膜４２２上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜４３３と、半導体膜４３０を覆っているゲート絶縁膜４３１と、ゲート絶縁膜４３１を間に挟んで半導体膜４３０と重なるゲート電極４３４と、を有する。なお、絶縁膜４２０乃至絶縁膜４２２には開口部が設けられており、導電膜４３３は、上記開口部において導電膜４１８に接続されている。
トランジスタＭＯＳ１に、絶縁膜４２２を間に挟んで半導体膜４３０と重なるゲート電極（バックゲート電極）を、さらに有していてもよい。トランジスタＭＯＳ１が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であってもよい。この場合、一対のゲート電極に、同じ大きさの電位が与えられていてもよいし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていてもよい。他方のゲート電極に与える電位の大きさを制御することで、トランジスタの閾値電圧を制御することができる。
図８は、トランジスタＭＯＳ１が、一のゲート電極４３４に対応した一のチャネル形成領域を有する、シングルゲート構造である例を示している。トランジスタＭＯＳ１の構造はこれに限定されるものではなく、例えば、トランジスタＭＯＳ１は、１つの酸化物半導体層に複数のチャネル形成領域を有する、マルチチャネル構造としてもよい。
トランジスタＭＯＳ１は、半導体膜４３０が、絶縁膜４２２上において順に積層された酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃを有する場合を例示している。ただし、本発明の一形態では、トランジスタＭＯＳ１が有する半導体膜４３０が、単膜の金属酸化物膜で構成されていてもよい。
絶縁膜４２２は、加熱により酸素の一部を酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜４２２は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ（電子スピン共鳴）測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。
絶縁膜４２２は、加熱により上記酸素の一部を酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜４２２は、プラズマＣＶＤ法またはスパッタリング法等により、形成することができる。
なお、本明細書において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
トランジスタＭＯＳ１は、チャネル形成領域が形成される酸化物半導体膜４３０ｂの端部のうち、導電膜４３２及び導電膜４３３とは重ならない端部、言い換えると、導電膜４３２及び導電膜４３３が位置する領域とは異なる領域に位置する端部と、ゲート電極４３４とが、重なる構成を有する。酸化物半導体膜４３０ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすいやすいと考えられる。図８に示すトランジスタＭＯＳ１では、導電膜４３２及び導電膜４３３とは重ならない酸化物半導体膜４３０ｂの端部と、ゲート電極４３４とが重なるため、ゲート電極４３４の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜４３０ｂの端部を介して導電膜４３２と導電膜４３３の間に流れる電流を、ゲート電極４３４に与える電位によって制御することができる。このようなトランジスタＭＯＳ１の構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。
具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタＭＯＳ１がオフとなるような電位をゲート電極４３４に与えたときは、当該端部を介して導電膜４３２と導電膜４３３の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタＭＯＳ１では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜４３０ｂの端部における導電膜４３２と導電膜４３３の間の長さが短くなっても、トランジスタＭＯＳ１のオフ電流を小さく抑えることができる。よって、トランジスタＭＯＳ１は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。
また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタＭＯＳ１がオンとなるような電位をゲート電極４３４に与えたときは、当該端部を介して導電膜４３２と導電膜４３３の間に流れる電流を大きくすることができる。当該電流は、トランジスタＭＯＳ１の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜４３０ｂの端部と、ゲート電極４３４とが重なることで、酸化物半導体膜４３０ｂにおいてキャリアの流れる領域が、ゲート絶縁膜４３１に近い酸化物半導体膜４３０ｂの界面近傍のみでなく、酸化物半導体膜４３０ｂの広い範囲においてキャリアが流れるため、トランジスタＭＯＳ１におけるキャリアの移動量が増加する。この結果、トランジスタＭＯＳ１のオン電流が大きくなると共に、電界効果移動度が高くなり、代表的には電界効果移動度は１０ｃｍ２／Ｖ・ｓ以上となり、さらには２０ｃｍ２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。
図８を例に半導体装置のデバイス構造を説明したが、デバイス構造はこれに限定されない。例えば、図９に示すような構造とすることもできる。
（実施の形態３）
本実施の形態では、ＯＳトランジスタ、および酸化物半導体等について説明する。
＜酸化物半導体の構造＞
ＯＳトランジスタの酸化物半導体層は、単層の酸化物半導体膜または２層以上の酸化物半導体膜の積層膜から形成することができる。酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。半導体装置を構成する酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。
＜ＣＡＡＣ−ＯＳ＞
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部を有する酸化物半導体の一つである。透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで、複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と概略平行な方向から、ＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳの平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳに対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳの上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される。断面の高分解能ＴＥＭ像および平面の高分解能ＴＥＭ像より、ＣＡＡＣ−ＯＳの結晶部は配向性を有していることを確認することができる。
ＣＡＡＣ−ＯＳに含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳに含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳに含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面の高分解能ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳに対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
ＣＡＡＣ−ＯＳに対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳでは、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面の高分解能ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
結晶部は、ＣＡＡＣ−ＯＳを成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳの被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳの形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳの被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳの結晶部が、ＣＡＡＣ−ＯＳの上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳは、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳは、不純物濃度の低い酸化物半導体である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体内部に含まれると、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体は、キャリアトラップが少ない。そのため、当該酸化物半導体を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体を用いたトランジスタは、電気特性が不安定となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。よって、ＣＡＡＣ−ＯＳを用いたＯＳトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
＜微結晶酸化物半導体＞
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳに対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜非晶質酸化物半導体＞
非晶質酸化物半導体は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体である。石英のような無定形状態を有する酸化物半導体が一例である。
非晶質酸化物半導体は、高分解能ＴＥＭ像において結晶部を確認することができない。非晶質酸化物半導体に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
＜非晶質ライク酸化物半導体＞
なお、酸化物半導体は、ｎｃ−ＯＳと非晶質酸化物半導体との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳは、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳであれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
（実施の形態４）
本実施の形態では、半導体装置の作製方法例について説明する。
半導体装置を構成する導電膜や半導体膜の成膜方法としては、スパッタ法や、プラズマＣＶＤ法が代表的である。その他の方法、例えば、熱ＣＶＤ法により形成すること可能である。熱ＣＶＤ法として、例えば、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使用することができる。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り換えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができ、例えば、ＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、（ＣＨ３）３Ｉｎである。また、トリメチルガリウムの化学式は、（ＣＨ３）３Ｇａである。また、ジメチル亜鉛の化学式は、（ＣＨ３）２Ｚｎである。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式（Ｃ２Ｈ５）３Ｇａ）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式（Ｃ２Ｈ５）２Ｚｎ）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成してもよい。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いてもよいが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｚｎ（ＣＨ３）２ガスを用いてもよい。
（実施の形態５）
本実施の形態では、半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例等について説明する。
図１０Ａは、電子部品に適用される半導体装置の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程は、図１０Ａに示す各工程を経ることで完了することができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図る。
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程におけるチップとリードフレームとの接着は、インターポーザ上にチップを搭載して行ってもよい。
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、消費電力の低減、及び小型化が図られた電子部品を実現することができる。
完成した電子部品の斜視模式図を図１０Ｂに示す。図１０Ｂでは、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１０Ｂに示すように、電子部品７００は、リード７０１及び回路部７０３を有する。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板７０４は、電子機器等の内部に設けられる。また、回路１０（図１）は、アナログ回路の動作に最適な電位を供給することができるため、広範囲のアナログ回路に適用することができる。回路１０とアナログ回路（例えば、センサユニット１５０）を回路部７０３に設けることで、電子部品７００を高性能なアナログ信号処理用ＩＣチップとすることができる。また、回路１０やセンサユニット１５０と、制御回路（ロジック回路）とが内蔵された電子部品７００は、ＭＣＵ（マイクロコントローラユニット）や無線タグ、等の各種の処理を実行するプロセッサとして用いることができる。
よって電子部品７００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このような電子機器の具体例を図１１に示す。
表示装置８０００は、ＴＶ放送受信用の表示装置に相当し、筐体８００１、表示部８００２、スピーカー部８００３、電子部品８００４等を有する。本発明の一形態に係る電子部品８００４は、筐体８００１の内部に設けられている。
表示部８００２には、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光装置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）などの、半導体表示装置を用いることができる。なお、表示装置には、ＴＶ放送受信用の他、パーソナルコンピュータ用、広告表示用など、全ての情報表示用表示装置が含まれる。
図１１に示すように、照明装置８１００は据え付け型であり、筐体８１０１、光源８１０２、電子部品８１０３等を有する。光源８１０２には、電力を利用して人工的に光を得る人工光源を用いることができる。具体的には、白熱電球、蛍光灯などの放電ランプ、ＬＥＤや有機ＥＬ素子などの発光素子が、上記人工光源の一例として挙げられる。例えば、電子部品８１０３に光センサユニットを組み込むことで、照明装置８１００に室内の明るさに応じて光源８１０２の明るさを自動的に調節する機能を持たせることができる。図１１では、天井８１０４に照明装置８１００を据え付けた例を示しているが、例えば、側壁８１０５、床８１０６、窓８１０７等に据え付けてもよい。また、照明装置は、据え付け型に限定されるものではなく、卓上型、携帯型等でもよい。
図１１において、室内機８２００及び室外機８２０４を有するエアコンディショナーは、本発明の一形態に係る電子部品８２０３を用いた電子機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、電子部品８２０３等を有する。図１１では、電子部品８２０３が、室内機８２００に設けられている場合を例示しているが、電子部品８２０３は室外機８２０４に設けられていても良い。或いは、室内機８２００と室外機８２０４の両方に、電子部品８２０３が設けられていても良い。例えば、電子部品８２０３には、例えば、センサユニットとして、赤外線センサや温度センサユニットが組み込まれる。
図１１には、室内機と室外機で構成されるセパレート型のエアコンディショナーを例示しているが、室内機の機能と室外機の機能とを１つの筐体に有する一体型のエアコンディショナーでもよい。
電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、電子部品８３０４等を有する。電子部品８３０４は、筐体８３０１の内部に設けられている。
なお、図１１は、電子部品７００が適用される家庭用電化製品の例示である。電子レンジ，食器洗浄機、洗濯機、掃除機など様々な家庭用電化製品の電子部品７００を組み込むことができる。また、電子部品７００を組み込むことが可能な電子機器は、家庭用電化製品に限定されるものではなく、上述したとおり、工業用、航空、自動車など様々な電子機器に適用することができる。
以下に、半導体装置の一例として、表示部を備えた電子機器の一例を示す。このような電子機器としては、テレビ受像機、ノート型パーソナルコンピュータ（ＰＣ）、タブレット型ＰＣ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）、携帯電話、スマートフォン、携帯型ゲーム機、携帯型情報端末（例えば、タブレット型情報端末）、ウエアラブル型（例えば、眼鏡型、ゴーグル型、時計型、バングル型等）情報端末、電子書籍端末、カメラ（例えば、ビデオカメラ、デジタルスチルカメラ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１２に示す。
図１２Ａに、携帯型の情報端末の一例を示す。情報端末５１００は、筐体５１０１、表示部５１０２、および操作キー５１０３等を有する。
図１２Ｂに、携帯型ゲーム機の一例を示す。携帯型ゲーム機５３００は、筐体５３０１、筐体５３０２、表示部５３０３、表示部５３０４、マイクロホン５３０５、スピーカー５３０６、操作キー５３０７、およびスタイラス５３０８等を有する。携帯型ゲーム機５３００は、２つの表示部５３０３と表示部５３０４とを有しているが、表示部の数は、これに限定されず、１つでもよいし、３以上でもよい。
図１２Ｃに、バングル型の情報端末の一例を示す。情報端末５７００は、筐体５７０１、および表示部５７０２等を有する。表示部５７０２は、曲面を有する筐体５７０１に支持されている。表示部５７０２には、可撓性基板が用いられた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末５７００を提供することができる。
図１２Ｄに、腕時計型の情報端末の一例を示す。情報端末５２００は、筐体５２０１、表示部５２０２、バンド５２０３、バックル５２０４、操作ボタン５２０５、入出力端子５２０６などを備える。情報端末５２００は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
表示部５２０２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部５２０２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部５２０２に表示されたアイコン５２０７に触れることで、アプリケーションを起動することができる。操作ボタン５２０５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末５２００に組み込まれたオペレーションシステムにより、操作ボタン５２０５の機能を設定することもできる。
また、情報端末５２００は、通信規格に準拠した近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末５２００は入出力端子５２０６を備え、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また入出力端子５２０６を介して充電を行うこともできる。なお、充電動作は入出力端子５２０６を介さずに無線給電により行ってもよい。
図１２Ｅに、電子書籍端末の一例を示す。電子書籍端末５６００は、筐体５６０１、および表示部５６０２等を有する。表示部５６０２は可撓性基板が用いられた表示パネルを備える。これにより、フレキシブルかつ軽くて使い勝手の良い電子書籍端末５６００を提供することができる。
図１２Ｆに、情報端末の一例を示す。情報端末５９００は、筐体５９０１、表示部５９０２、マイク５９０７、スピーカー部５９０４、カメラ５９０３、外部接続部５９０６、および操作用のボタン５９０５等を有する。表示部５９０２には、可撓性基板が用いられた表示パネルを備える。情報端末５９００は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型ＰＣ、電子書籍端末等として用いることができる。
以下、明細書および図面等の記載に関する追記事項を示す。
本発明の一形態において、スイッチとしては、様々な形態のものを用いることができる。スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有し、例えば、経路１に電流を流すことができるようにするか、経路２に電流を流すことができるようにするかを選択して切り替える機能を有している。スイッチの一例としては、電気的スイッチまたは機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。スイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、またはこれらを組み合わせた論理回路などがある。機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
本発明の一形態において、素子として意図的に設けられるキャパシタのデバイス構造に特段の制約はない。例えば、ＭＩＭ型のキャパシタを用いることも、ＭＯＳ型のキャパシタを用いることもできる。
本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、本明細書等において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
なお、例えば、トランジスタのソース（または第１の端子など）が、Ｚ１を介して（または介さず）、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２を介して（または介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（または第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することができる。
例えば、「ＸとＹとトランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／または、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、または置き換えなどを行うことができる。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、または明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／または、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることができる。
なお、明細書の中の図面や文章において規定されていない内容について、その内容を除くことを規定した発明の一形態を構成することができる。または、ある値について、上限値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一形態を規定することができる。これらにより、例えば、従来技術が本発明の一形態の技術的範囲内に入らないことを規定することができる。
具体例としては、ある回路において、第１乃至第５のトランジスタを用いている回路図が記載されているとする。その場合、その回路が、第６のトランジスタを有していないことを発明として規定することが可能である。または、その回路が、容量素子を有していないことを規定することが可能である。さらに、その回路が、ある特定の接続構造をとっているような第６のトランジスタを有していない、と規定して発明を構成することができる。または、その回路が、ある特定の接続構造をとっている容量素子を有していない、と規定して発明を構成することができる。例えば、ゲートが第３のトランジスタのゲートと接続されている第６のトランジスタを有していない、と発明を規定することが可能である。または、例えば、第１の電極が第３のトランジスタのゲートと接続されている容量素子を有していない、と発明を規定することが可能である。
別の具体例としては、ある値について、例えば、「ある電圧が、３Ｖ以上１０Ｖ以下であることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明の一形態を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一形態を規定することが可能である。なお、例えば、その電圧が、５Ｖ以上８Ｖ以下であると発明を規定することも可能である。なお、例えば、その電圧が、概略９Ｖであると発明を規定することも可能である。なお、例えば、その電圧が、３Ｖ以上１０Ｖ以下であるが、９Ｖである場合を除くと発明を規定することも可能である。なお、ある値について、「このような範囲であることが好ましい」、「これらを満たすことが好適である」等のように記載されていたとしても、ある値は、それらの記載に限定されない。つまり、「好ましい」、「好適である」などと記載されていたとしても、必ずしも、それらの記載には、限定されない。
別の具体例としては、ある値について、例えば、「ある電圧が、１０Ｖであることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明の一形態を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一形態を規定することが可能である。
別の具体例としては、ある物質の性質について、例えば、「ある膜は、絶縁膜である」と記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除く、と発明の一形態を規定することが可能である。または、例えば、その絶縁膜が、無機絶縁膜である場合を除く、と発明の一形態を規定することが可能である。または、例えば、その膜が、導電膜である場合を除く、と発明の一形態を規定することが可能である。または、例えば、その膜が、半導体膜である場合を除く、と発明の一形態を規定することが可能である。
別の具体例としては、ある積層構造について、例えば、「Ａ膜とＢ膜との間に、ある膜が設けられている」と記載されているとする。その場合、例えば、その膜が、４層以上の積層膜である場合を除く、と発明を規定することが可能である。または、例えば、Ａ膜とその膜との間に、導電膜が設けられている場合を除く、と発明を規定することが可能である。
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一形態を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一形態が明確であると言える。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一形態が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一形態を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一形態が明確であると言える。そして、機能が特定された発明の一形態が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一形態として開示されているものであり、発明の一形態を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一形態として開示されているものであり、発明の一形態を構成することが可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一形態を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一形態として開示されているものであり、発明の一形態を構成することが可能であるものとする。そして、その発明の一形態は明確であると言える。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数もしくは複数記載された図面または文章において、その一部分を取り出して、発明の一形態を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一形態を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一形態を構成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一形態を構成することは可能である。さらに別の例としては、「Ａは、Ｂ、Ｃ、Ｄ、Ｅ、または、Ｆを有する」と記載されている文章から、一部の要素を任意に抜き出して、「Ａは、ＢとＥとを有する」、「Ａは、ＥとＦとを有する」、「Ａは、ＣとＥとＦとを有する」、または、「Ａは、ＢとＣとＤとＥとを有する」などの発明の一形態を構成することは可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一形態として開示されているものであり、発明の一形態を構成することが可能である。そして、その発明の一形態は、明確であると言える。
なお、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は、発明の一形態として開示されているものであり、発明の一形態を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一形態として開示されているものであり、発明の一形態を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一形態として開示されているものであり、発明の一形態を構成することが可能である。そして、その発明の一形態は明確であると言える。
Ｍ１ トランジスタ
Ｃ１ 容量素子
１０ 回路
１０１ メモリ装置
１０２ デジタルーアナログ変換回路（ＤＡＣ）
１０３ 回路
１５０ センサユニット
１５１ センサ回路
１５２ オペアンプ（ＡＭＰ）
１５３ アナログーデジタル変換回路（ＡＤＣ）
２００ 無線タグ
２２７ センサユニット

Claims (7)

  1. オペアンプと、
    前記オペアンプに電気的に接続される電位生成回路と、を有し、
    前記電位生成回路は、
    第１のメモリ回路と、
    前記第１のメモリ回路と電気的に接続される第１の回路と、
    前記第１の回路と電気的に接続される第２のメモリ回路と、を有し、
    前記第１の回路は、前記第２のメモリ回路から入力されるデジタル信号をアナログ信号に変換する機能を有し、
    前記第１のメモリ回路は、出力ノード、第１のトランジスタ、および第１の容量素子を有し、
    前記第１の容量素子は、前記出力ノードと電気的に接続され、
    前記第１のトランジスタは、前記第１の回路と出力ノードとの間の導通状態を制御することができる機能を有し、
    前記第１のメモリ回路には、前記アナログ信号が入力され、
    前記第１のトランジスタは、チャネルとして酸化物半導体を有し、
    前記出力ノードの電位が前記オペアンプに供給された後、前記第１の回路及び第２のメモリ回路への電源供給を遮断できる機能を有することを特徴とする半導体装置。
  2. 請求項１において、
    前記第２のメモリ回路は、メモリセルと、配線と、を有し
    前記メモリセルは、第２のトランジスタと、第３のトランジスタと、第２の容量素子と、第１のノードと、を有し、
    前記第２のトランジスタは、前記配線と前記第１のノードとの間の導通状態を制御することができる機能を有し、
    前記第１のノードには、前記第３のトランジスタのゲートおよび前記第２の容量素子が電気的に接続され
    前記第２のトランジスタは、チャネルとして酸化物半導体を有することを特徴とする半導体装置。
  3. 請求項１において、
    前記第２のメモリ回路は、メモリセルと、配線と、を有し
    前記メモリセルは、第２乃至第４のトランジスタと、第１のノードと、を有し、
    前記第２のトランジスタは、前記配線と前記第１のノードとの間の導通状態を制御することができる機能を有し、
    前記第３のトランジスタと前記第４のトランジスタとは電気的に直列に接続され、
    前記第１のノードには、前記第３のトランジスタのゲートが電気的に接続され、
    前記第２のトランジスタは、チャネルとして酸化物半導体を有することを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか１項において、
    前記第２のメモリ回路は、前記出力ノードの電位を設定するデータを有することを特徴とする半導体装置。
  5. 請求項１乃至４のいずれか１項において、
    前記オペアンプの入力ノードと電気的に接続されているセンサ回路と、を有することを特徴とする半導体装置。
  6. 請求項１乃至４のいずれか１項において、
    前記オペアンプと電気的に接続されているセンサ回路と、
    アンテナと、を有することを特徴とする半導体装置。
  7. 請求項１乃至６のいずれか１項に記載の半導体装置と、
    表示部、筐体、マイクロホン、スピーカー、または、操作キーの少なくとも１つと、を有することを特徴とする電子機器。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102267237B1 (ko) * 2014-03-07 2021-06-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
US9887212B2 (en) * 2014-03-14 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
WO2017068490A1 (en) * 2015-10-23 2017-04-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US10334196B2 (en) * 2016-01-25 2019-06-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6995481B2 (ja) * 2016-01-29 2022-02-04 株式会社半導体エネルギー研究所 ソースドライバ
US10305460B2 (en) 2016-02-23 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Data comparison circuit and semiconductor device
JP6906978B2 (ja) 2016-02-25 2021-07-21 株式会社半導体エネルギー研究所 半導体装置、半導体ウェハ、および電子機器
US10223194B2 (en) * 2016-11-04 2019-03-05 Semiconductor Energy Laboratory Co., Ltd. Storage device, semiconductor device, electronic device, and server system
US10784885B2 (en) 2017-06-26 2020-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US11222259B2 (en) 2017-12-13 2022-01-11 International Business Machines Corporation Counter based resistive processing unit for programmable and reconfigurable artificial-neural-networks
KR20210074292A (ko) 2018-10-11 2021-06-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 측정 장치
US11476862B2 (en) 2018-10-18 2022-10-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including signal holding circuit
US12101067B2 (en) 2019-06-07 2024-09-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN114568037A (zh) 2019-10-17 2022-05-31 株式会社半导体能源研究所 半导体装置
JP7386121B2 (ja) * 2020-04-09 2023-11-24 株式会社日立製作所 半導体装置
US11133063B1 (en) * 2020-06-22 2021-09-28 International Business Machines Corporation Suppressing undesired programming at half-selected devices in a crosspoint array of 3-terminal resistive memory

Family Cites Families (199)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60142610A (ja) 1983-12-28 1985-07-27 Fujitsu Ltd コンパレ−タ回路
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
US5844842A (en) 1989-02-06 1998-12-01 Hitachi, Ltd. Nonvolatile semiconductor memory device
US5254928A (en) 1991-10-01 1993-10-19 Apple Computer, Inc. Power management system for battery powered computers
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3307453B2 (ja) 1993-03-18 2002-07-24 ソニー株式会社 昇圧回路
US5510748A (en) * 1994-01-18 1996-04-23 Vivid Semiconductor, Inc. Integrated circuit having different power supplies for increased output voltage range while retaining small device geometries
JP3292417B2 (ja) 1994-02-15 2002-06-17 三菱電機株式会社 半導体装置
TW271011B (ja) 1994-04-20 1996-02-21 Nippon Steel Corp
US5497119A (en) 1994-06-01 1996-03-05 Intel Corporation High precision voltage regulation circuit for programming multilevel flash memory
JP2718375B2 (ja) 1994-09-30 1998-02-25 日本電気株式会社 チャージポンプ回路
KR0149215B1 (ko) * 1994-11-11 1998-10-15 배순훈 픽셀 구동 회로
US5493255A (en) 1995-03-21 1996-02-20 Nokia Mobile Phones Ltd. Bias control circuit for an RF power amplifier
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH0974347A (ja) 1995-06-26 1997-03-18 Mitsubishi Electric Corp Ｍｏｓ集積回路
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JPH09162713A (ja) 1995-12-11 1997-06-20 Mitsubishi Electric Corp 半導体集積回路
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3394133B2 (ja) 1996-06-12 2003-04-07 沖電気工業株式会社 昇圧回路
DE19627197C1 (de) 1996-07-05 1998-03-26 Siemens Ag Vorrichtung zur Spannungsvervielfachung mit geringer Abhängigkeit der Ausgangsspannung von der Versorgungsspannung
JP3385960B2 (ja) 1998-03-16 2003-03-10 日本電気株式会社 負電圧チャージポンプ回路
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
IT1301936B1 (it) 1998-08-27 2000-07-07 St Microelectronics Srl Circuito a pompa di carica per dispositivi integrati di memoria
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3403097B2 (ja) 1998-11-24 2003-05-06 株式会社東芝 Ｄ／ａ変換回路および液晶表示装置
US6049246A (en) 1998-12-11 2000-04-11 Vivid Semiconductor, Inc. Amplifier offset cancellation using current copier
JP3713401B2 (ja) 1999-03-18 2005-11-09 株式会社東芝 チャージポンプ回路
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6888526B2 (en) 1999-10-21 2005-05-03 Seiko Epson Corporation Voltage supplying device, and semiconductor device, electro-optical device and electronic instrument using the same
JP4579377B2 (ja) 2000-06-28 2010-11-10 ルネサスエレクトロニクス株式会社 多階調デジタル映像データを表示するための駆動回路及びその方法
US6664846B1 (en) 2000-08-30 2003-12-16 Altera Corporation Cross coupled N-channel negative pump
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
US20020084808A1 (en) * 2000-12-28 2002-07-04 Intel Corporation Low charge-dump transistor switch
KR100364428B1 (ko) 2000-12-30 2002-12-11 주식회사 하이닉스반도체 고전압 레귤레이션 회로
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002319863A (ja) 2001-04-20 2002-10-31 Canon Inc Ａｄ変換器
JP3960513B2 (ja) 2001-08-01 2007-08-15 シャープ株式会社 半導体チャージポンプ回路および不揮発性半導体記憶装置
US6696869B1 (en) 2001-08-07 2004-02-24 Globespanvirata, Inc. Buffer circuit for a high-bandwidth analog to digital converter
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US6720822B2 (en) 2001-10-31 2004-04-13 Stmicroelectronics S.R.L. Negative charge pump architecture with self-generated boosted phases
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP3709846B2 (ja) 2002-01-18 2005-10-26 ソニー株式会社 並列型ａｄ変換器
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US20030184360A1 (en) 2002-03-29 2003-10-02 Yi-Ti Wang Charge pump for flash memory with serially connected capacitors for preventing breakdown
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
KR100465068B1 (ko) 2002-06-29 2005-01-06 주식회사 하이닉스반도체 펌핑 회로
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US6914791B1 (en) 2002-11-06 2005-07-05 Halo Lsi, Inc. High efficiency triple well charge pump circuit
JP2004233742A (ja) 2003-01-31 2004-08-19 Renesas Technology Corp 表示駆動制御装置および表示装置を備えた電子機器
JP2004233743A (ja) 2003-01-31 2004-08-19 Renesas Technology Corp 表示駆動制御装置および表示装置を備えた電子機器
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
WO2004107076A1 (en) * 2003-05-27 2004-12-09 Georgia Tech Research Corporation Floating-gate reference circuit
US6794916B1 (en) 2003-05-30 2004-09-21 International Business Machines Corporation Double edge-triggered flip-flops
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
JP2005026805A (ja) 2003-06-30 2005-01-27 Renesas Technology Corp 半導体集積回路
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
JP2005339658A (ja) 2004-05-26 2005-12-08 Toshiba Corp 昇圧回路
US7187595B2 (en) * 2004-06-08 2007-03-06 Saifun Semiconductors Ltd. Replenishment for internal voltage
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7116572B2 (en) * 2004-11-09 2006-10-03 Ramtron International Corporation Circuit for generating a centered reference voltage for a 1T/1C ferroelectric memory
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006319393A (ja) 2005-05-10 2006-11-24 Renesas Technology Corp 通信用半導体集積回路および無線通信装置
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
US7538673B2 (en) 2005-08-26 2009-05-26 Texas Instruments Incorporated Voltage regulation circuit for RFID systems
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP2007096036A (ja) 2005-09-29 2007-04-12 Matsushita Electric Ind Co Ltd 昇圧回路
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5057430B2 (ja) 2006-12-18 2012-10-24 ルネサスエレクトロニクス株式会社 半導体集積回路とその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US7777557B2 (en) 2007-01-17 2010-08-17 Panasonic Corporation Booster circuit
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
US8209504B2 (en) 2007-01-30 2012-06-26 Panasonic Corporation Nonvolatile memory device, nonvolatile memory system, and access device having a variable read and write access rate
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8068367B2 (en) * 2007-06-15 2011-11-29 Micron Technology, Inc. Reference current sources
TW200919324A (en) 2007-10-18 2009-05-01 G Time Electronic Co Ltd RFID system capable of detecting RFID tag orientation, an RFID tag thereof, and a puzzle system using the RFID system
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
WO2009120194A1 (en) 2008-03-26 2009-10-01 Semiconductor Components Industries, L.L.C. Method of forming a flash controller for a camera and structure therefor
JP5200761B2 (ja) 2008-08-22 2013-06-05 ソニー株式会社 昇圧回路、固体撮像素子およびカメラシステム
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5251541B2 (ja) 2009-01-26 2013-07-31 富士通セミコンダクター株式会社 定電圧発生回路およびレギュレータ回路
US8004907B2 (en) 2009-06-05 2011-08-23 Freescale Semiconductor, Inc. SRAM with read and write assist
KR101577829B1 (ko) 2009-07-15 2015-12-15 엘지디스플레이 주식회사 액정표시장치
JP5467845B2 (ja) 2009-09-29 2014-04-09 セイコーインスツル株式会社 ボルテージレギュレータ
JP5730529B2 (ja) 2009-10-21 2015-06-10 株式会社半導体エネルギー研究所 半導体装置
WO2011052366A1 (en) 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Voltage regulator circuit
KR101788521B1 (ko) 2009-10-30 2017-10-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101693914B1 (ko) 2009-11-20 2017-01-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101911382B1 (ko) * 2009-11-27 2018-10-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011068106A1 (en) * 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device including the same
KR102275522B1 (ko) 2009-12-18 2021-07-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 전자 기기
KR101780748B1 (ko) 2010-02-19 2017-09-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 복조회로 및 복조회로를 이용한 ｒｆｉｄ 태그
KR101817926B1 (ko) 2010-03-02 2018-01-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 승압 회로 및 승압 회로를 포함하는 ｒｆｉｄ 태그
WO2011108374A1 (en) 2010-03-05 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8598945B2 (en) 2010-06-21 2013-12-03 Rf Micro Devices, Inc. High voltage charge-pump with a feedback control loop
TWI555128B (zh) 2010-08-06 2016-10-21 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的驅動方法
JP5674594B2 (ja) 2010-08-27 2015-02-25 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
US9024317B2 (en) 2010-12-24 2015-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit, method for driving the same, storage device, register circuit, display device, and electronic device
KR20120086953A (ko) 2011-01-27 2012-08-06 에스케이하이닉스 주식회사 내부전압생성회로 및 반도체메모리장치
TWI525619B (zh) 2011-01-27 2016-03-11 半導體能源研究所股份有限公司 記憶體電路
US9799773B2 (en) 2011-02-02 2017-10-24 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device
KR101899880B1 (ko) 2011-02-17 2018-09-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그래머블 ｌｓｉ
TWI521612B (zh) 2011-03-11 2016-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP5883699B2 (ja) * 2011-04-13 2016-03-15 株式会社半導体エネルギー研究所 プログラマブルｌｓｉ
US9935622B2 (en) 2011-04-28 2018-04-03 Semiconductor Energy Laboratory Co., Ltd. Comparator and semiconductor device including comparator
US9614094B2 (en) 2011-04-29 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including oxide semiconductor layer and method for driving the same
US8669781B2 (en) * 2011-05-31 2014-03-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5890251B2 (ja) 2011-06-08 2016-03-22 株式会社半導体エネルギー研究所 通信方法
JP5867065B2 (ja) 2011-12-22 2016-02-24 株式会社ソシオネクスト 降圧型電源回路
US8836555B2 (en) 2012-01-18 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Circuit, sensor circuit, and semiconductor device using the sensor circuit
JP6125850B2 (ja) * 2012-02-09 2017-05-10 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
US8995218B2 (en) * 2012-03-07 2015-03-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5975907B2 (ja) 2012-04-11 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
JP6228381B2 (ja) * 2012-04-30 2017-11-08 株式会社半導体エネルギー研究所 半導体装置
JP6227890B2 (ja) * 2012-05-02 2017-11-08 株式会社半導体エネルギー研究所 信号処理回路および制御回路
DE102013022449B3 (de) 2012-05-11 2019-11-07 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und elektronisches Gerät
US20130307496A1 (en) 2012-05-18 2013-11-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
CN103488267A (zh) * 2012-06-12 2014-01-01 鸿富锦精密工业(武汉)有限公司 电源控制电路
US8947158B2 (en) 2012-09-03 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US8847662B2 (en) * 2012-09-11 2014-09-30 Mediatek Inc. Mixer and associated signal circuit
TWI691084B (zh) * 2012-10-24 2020-04-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI722545B (zh) 2013-03-15 2021-03-21 日商半導體能源研究所股份有限公司 半導體裝置
US9378844B2 (en) * 2013-07-31 2016-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor whose gate is electrically connected to capacitor
US9374048B2 (en) 2013-08-20 2016-06-21 Semiconductor Energy Laboratory Co., Ltd. Signal processing device, and driving method and program thereof
TWI663820B (zh) 2013-08-21 2019-06-21 日商半導體能源研究所股份有限公司 電荷泵電路以及具備電荷泵電路的半導體裝置
KR102267237B1 (ko) * 2014-03-07 2021-06-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
JP6739150B2 (ja) * 2014-08-08 2020-08-12 株式会社半導体エネルギー研究所 半導体装置、発振回路、位相同期回路及び電子機器
JP2016111677A (ja) * 2014-09-26 2016-06-20 株式会社半導体エネルギー研究所 半導体装置、無線センサ、及び電子機器

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