JP7386121B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、例えば、炭化珪素のような化合物半導体からなる半導体基板を用いた半導体装置に関する。

従来から、半導体素子の一例としてＭＯＳトランジスタ（以下、ＭＯＳと称する）のようなトランジスタが用いられている。半導体素子は、放射線の影響を受け易いデバイスである。主な放射線の影響として「トータルドーズ効果」、「はじき出し損傷効果」および「シングルイベント効果」の３つがあり、エネルギーレベルの高いγ線では、トータルドーズ効果が問題となる。

トータルドーズ効果の主な要因は、半導体素子の一部を構成する絶縁膜に照射されたγ線が、電子－正孔対を発生させることである。絶縁膜中に発生した電子－正孔対の一部は再結合し、それ以外は、静電ポテンシャルの低い方へドリフトする。このとき、ドリフト成分の電子は、数ピコ秒以内に絶縁膜外へ取り出される。しかし、電子と比較して移動度の低い正孔は、捕獲中心にトラップされる確率が高い。それ故、正孔は絶縁膜中に蓄積され易く、その結果として生成される空間電場は、ＭＯＳの閾値電圧を負側へシフトさせる。

ｎチャネル型ＭＯＳの場合、正孔の蓄積が進むと、ｎチャネル型ＭＯＳは、ゲート電極にオン信号を入力していなくても電流が流れ続ける「デプレッション型デバイス」となり、所望の動作を示さなくなる。

電子－正孔対の影響はそれだけではない。絶縁膜中で誘起された正孔は、絶縁膜中の水素と反応し、水素ラジカルを発生させる。この水素ラジカルは、絶縁膜の界面を終端している水素と直接反応し、絶縁膜と半導体との界面にダングリングボンドを発生させる。ダングリングボンドは界面欠陥として作用するので、閾値電圧の変動または移動度の低下などが引き起こされる。更に、界面欠陥の増加によってオフリーク電流が増加し、ＭＯＳのパラメータ不良またはＳＮ比劣化などが引き起こされる。

捕獲電荷による閾値電圧の変動に関して、ゲート絶縁膜を薄膜化することで、その影響を軽減できることが知られている。一方で、界面欠陥の増加に関しては、界面を終端している水素の離脱が原因であるので、半導体素子として広く用いられる珪素（Ｓｉ）基板での対策が難しい。

炭化珪素（ＳｉＣ）基板では、ゲート酸化膜との界面を窒化処理することで、この界面欠陥の発生を抑制できると報告されている。なお、以下の説明では、珪素基板を用いて形成されたＭＯＳをＳｉ－ＭＯＳと称し、炭化珪素基板を用いて形成されたＭＯＳをＳｉＣ－ＭＯＳと称する。

図１２は、非特許文献１に示されるグラフであり、ＳｉＣ－ＭＯＳにおける界面欠陥密度の積算線量依存性である。図１２に示されるように、ゲート絶縁膜に酸窒化処理（ＮＯアニール）を施したサンプル（〇）では、γ線を１６０ｋＧｙまで照射しても、界面欠陥が殆ど増加せず、安定した動作を示すことがわかる。一方で、ゲート絶縁膜に酸窒化処理を施さないサンプル（■）では、γ線の照射量が増えると共に、界面欠陥が増加している。従って、ＳｉＣ－ＭＯＳトランジスタにおいて、酸窒化処理が施され、且つ、薄い厚さを有するゲート絶縁膜を採用することで、優れた放射線耐性が期待される。

また、非特許文献２には、ＳｉＣ相補型ＭＯＳによって構成される増幅器が開示されている。

T. Chen, et al., Solid-State Electronics, vol.46, no.12, pp.2231-2235, Dec. 2002 M. Masunaga, S. Sato, R. Kuwana, N. Sugii, and A. Shima, "4H－SiC CMOS Transimpedance Amplifier of Gamma-Irradiation Resistance Over 1 MGy." IEEE Transactions on Electron Devices, vol.67, no.1, pp.224－229, Jan. 2020

酸窒化処理が施されたＳｉＣ相補型ＭＯＳ（以下、ＳｉＣ－ＣＭＯＳと称する）を増幅器へ適用した場合、放射線耐性は、Ｓｉ－ＣＭＯＳで構成される従来品と比較して、大幅に改善される。しかしながら、ＳｉＣ－ＣＭＯＳにおいてもγ線によって界面欠陥が少なからず生成されるので、γ線の積算線量がある値に達すると、ＳｉＣ－ＣＭＯＳは、増幅器として動作できなくなる。以下に、そのような不具合に対して、非特許文献２に開示された内容を基に、本願発明者らが行った検討について説明する。

図１３は、ＳｉＣ－ＣＭＯＳを適用した半導体装置ＳＤ２の等価回路図を示している。

半導体装置ＳＤ２は、差動回路９と、出力段１０と、電流制御回路１１とを備える。また、差動回路９、出力段１０および電流制御回路１１は、高電圧側の電源ライン４および低電圧側の電源ライン５に電気的に接続されている。

半導体装置ＳＤ２には、例えばトランジスタＭ１～Ｍ８のような複数の半導体素子が含まれる。トランジスタＭ１～Ｍ８の各々は例えばＭＯＳであり、トランジスタＭ１、Ｍ２、Ｍ６～Ｍ８はｎチャネル型ＭＯＳであり、トランジスタＭ３～Ｍ５はｐチャネル型ＭＯＳである。なお、全てのトランジスタＭ１～Ｍ８は、飽和領域で動作する。

差動回路９はトランジスタＭ１～Ｍ４を含み、出力段１０はトランジスタＭ５を含み、電流制御回路１１はトランジスタＭ６～Ｍ８を含む。入力端子２ａ、２ｂから入力された入力電圧は、差動回路９において増幅され、増幅された出力電圧は、出力段１０を介して出力端子３から出力される。

トランジスタＭ８に出力されるアイドリング電流Ｉ_Ａは、トランジスタＭ８と直列接続された抵抗素子Ｒ０によって制御される。トランジスタＭ６～Ｍ８の各々のゲート電極は、互いに接続され、カレントミラー回路を構成している。制御されたアイドリング電流Ｉ_Ａは、トランジスタＭ６、Ｍ７においてコピーされる。また、コピーされたアイドリング電流Ｉ_Ａの電流量は、トランジスタＭ８のゲート幅と、トランジスタＭ６、Ｍ７のゲート幅との比によって調節される。

図１４は、差動回路９におけるオフセット電圧のγ線の積算線量に対する依存性を示すグラフ（実測値）である。オフセット電圧は、２ＭＧｙまで殆ど変化せず、従来品と比較して十分に高い。なお、従来品は、Ｓｉ－ＣＭＯＳのような半導体素子であり、そのオフセット電圧は、０．３ｋＧｙを超えた辺りから変化する。しかしながら、ＳｉＣ－ＣＭＯＳのような半導体素子においても、２ＭＧｙを超えると、オフセット電圧が急激に増加し始める。

オフセット電圧が急増した原因は、ＳｉＣ－ＣＭＯＳのリーク電流の増加であることが回路シミュレーションよって明らかになっている。図１５は、オフセット電圧と、トランジスタＭ１およびトランジスタＭ２の各々のリーク電流との関係を示すグラフ（計算値）である。ここでは、トランジスタＭ１およびトランジスタＭ２の各々のリーク電流は同じであるとして、計算が行われている。

図１５に示されるように、オフセット電圧は、あるリーク電流量に至るまで安定的に推移しているが、オフセット電圧は、あるリーク電流量を超えると急激に増加している。これは、図１４で示したオフセット電圧のγ線の積算線量依存性と同じ傾向と言える。

このような現象は次のように理解される。まず、γ線によって、トランジスタＭ１およびトランジスタＭ２の各々のゲート絶縁膜と、炭化珪素基板との界面付近に、界面欠陥が誘起される。そして、トランジスタＭ１およびトランジスタＭ２の各々の上記界面付近において、上記界面欠陥によってリーク電流が増加する。

トランジスタＭ７に流れる電流は、トランジスタＭ１およびトランジスタＭ２に流れるドレイン電流と、増加したリーク電流との合計である。このリーク電流が増加するほど、図１３に示されるトランジスタＭ１およびトランジスタＭ２の共通ソース電位２０１は増加する。トランジスタＭ７は一定電流を流すように制御されるので、トランジスタＭ１およびトランジスタＭ２は、オフ状態へ近づいていく。

共通ソース電位２０１が増加し続けた場合、最終的に、トランジスタＭ１およびトランジスタＭ２の動作領域は、「飽和」から「線形」へと移る。半導体装置ＳＤ２の場合、全てのトランジスタＭ１～Ｍ８は、飽和領域下でなければ正しく動作しないので、結果的にオフセット電圧が急増する。

上述のようなオフセット電圧の挙動は、ＳｉＣ－ＣＭＯＳ特有の現象であると言える。それは、非特許文献２にも示されるように、ＳｉＣ－ＣＭＯＳのリーク電流は、主電流を流すアクティブ領域ではなく、アクティブ領域を囲むその他の領域において発生しているからである。言い換えると、アクティブ領域で界面欠陥を誘起し難いＳｉＣ－ＣＭＯＳでは、閾値電圧および相互コンダクタンスが変動し難く、リーク電流によるオフセット電圧変動が支配的となる。これは、従来品（Ｓｉ－ＣＭＯＳ）では見られない現象である。Ｓｉ－ＣＭＯＳの場合、アクティブ領域においても界面欠陥が誘起されるので、オフセット電圧の劣化は、閾値電圧および相互コンダクタンスの変動が支配的となるからである。

本願の主な課題は、以上のような問題点を鑑みて成されたものであり、γ線によって増加するＳｉＣ－ＣＭＯＳのリーク電流に依らず、放射線耐性を改善させることで、半導体装置の信頼性を向上させることにある。

その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

一実施の形態における半導体装置は、第１入力端子および第２入力端子と、前記第１入力端子および前記第２入力端子の各々からの入力電圧の差を増幅するための差動回路と、前記差動回路において増幅された出力電圧を出力するための出力端子と、前記差動回路へ出力する電流量を制御するための電流制御回路と、γ線を検出するための検出回路と、前記検出回路に接続され、且つ、前記電流制御回路の一部を構成する調整回路とを備える。ここで、前記検出回路および前記差動回路は、それぞれ、炭化珪素からなる半導体基板に形成された複数の半導体素子のうちの一部を含んで構成され、前記電流制御回路は、前記検出回路において検出されたγ線の積算線量に基づいて、前記差動回路へ出力する電流量を制御可能である。

一実施の形態によれば、半導体装置の信頼性を向上させることができる。

実施の形態１における半導体装置を示す等価回路図である。 実施の形態１における半導体装置を示す等価回路図である。 実施の形態１における調整回路から出力される電流のグラフである。 実施の形態１における調整回路から出力される電流のグラフである。 実施の形態２における電流調整器を示す等価回路図である。 実施の形態２における検出回路の制御方法を説明するためのグラフである。 実施の形態２における調整回路から出力される電流のグラフである。 実施の形態２におけるトランジスタを示す断面図である。 実施の形態２におけるトランジスタを示す断面図である。 実施の形態２におけるトランジスタを示す断面図である。 図１０におけるウェル領域の不純物濃度を示すグラフである。 ＳｉＣ－ＭＯＳの界面欠陥のγ線の積算線量依存性を示すグラフである。 従来技術における半導体装置を示す等価回路図である。 従来技術における半導体装置のオフセット電圧のγ線の積算線量依存性を示すグラフ（実測値）である。 従来技術における半導体装置のオフセット電圧とリーク電流との関係を示すグラフ（計算値）である。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

（実施の形態１）
以下に図１～図４を用いて、実施の形態１における半導体装置ＳＤ１について説明する。

図１は、実施の形態１における半導体装置ＳＤ１の等価回路図を示し、図２は、図１よりも詳細な等価回路図を示している。

図１に示されるように、半導体装置ＳＤ１は、増幅器１と、入力端子２と、出力端子３と、高電圧側の電源ライン４と、低電圧側の電源ライン５と、電流調整器８とを備える。増幅器１は、電源ライン４と電源ライン５との間に設けられている。入力端子２（入力端子２ａ、２ｂ）から入力された入力電圧は、増幅器１によって増幅され、増幅された出力電圧は、出力端子３から出力される。

電流調整器８は、電源ライン４と増幅器１との間に設けられ、γ線を検出するための検出回路６および検出回路６に接続された調整回路７を備える。検出回路６は、γ線の積算線量を計測する。調整回路７は、γ線の積算線量に基づいてアイドリング電流Ｉ_Ａの電流量を調整できる。

図２に示されるように、増幅器１は、差動回路９と、出力段１０と、電流制御回路１１とを備える。なお、電流調整器８に含まれる調整回路７は、電流制御回路１１の一部を構成している。また、差動回路９、出力段１０および電流制御回路１１は、高電圧側の電源ライン４および低電圧側の電源ライン５に電気的に接続されている。

差動回路９、出力段１０、電流制御回路１１および検出回路６は、それぞれ、炭化珪素（ＳｉＣ）のような化合物半導体からなる半導体基板に形成された複数の半導体素子の一部を含んで構成されている。半導体素子は、例えばトランジスタであり、ＳｉＣ－ＭＯＳである。

なお、実施の形態１における「ＭＯＳ（ＭＯＳトランジスタ）」には、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極などが含まれる。以下では、ゲート絶縁膜が酸化シリコン膜であり、ゲート電極が多結晶シリコン膜である場合を例示するが、ゲート絶縁膜は、酸化シリコン膜よりも高い誘電率を有する絶縁膜であってもよいし、ゲート電極は、金属膜であってもよい。また、ゲート絶縁膜が酸化シリコン膜である場合、ゲート絶縁膜には酸窒化処理（ＮＯ処理）が施されている。

差動回路９、出力段１０および電流制御回路１１には、例えばトランジスタＭ１～Ｍ８のような複数の半導体素子が含まれる。トランジスタＭ１～Ｍ８の各々は例えばＭＯＳであり、トランジスタＭ１、Ｍ２、Ｍ６～Ｍ８はｎチャネル型ＭＯＳであり、トランジスタＭ３～Ｍ５はｐチャネル型ＭＯＳである。なお、全てのトランジスタＭ１～Ｍ８は、飽和領域で動作する。

差動回路９はトランジスタＭ１～Ｍ４を含む。トランジスタＭ１のゲート電極は入力端子２ａに接続され、トランジスタＭ２のゲート電極は入力端子２ｂに接続されている。トランジスタＭ１のソース領域およびトランジスタＭ２のソース領域は、互いに接続され、トランジスタＭ７を介して電源ライン５に接続されている。トランジスタＭ１のドレイン領域はトランジスタＭ３のドレイン領域に接続され、トランジスタＭ２のドレイン領域はトランジスタＭ４のドレイン領域に接続されている。

トランジスタＭ３のソース領域およびトランジスタＭ４のソース領域は、電源ライン４に接続されている。トランジスタＭ３のゲート電極およびトランジスタＭ４のゲート電極は、互いに接続され、トランジスタＭ１のドレイン領域に接続されている。

入力端子２ａ、２ｂから入力された入力電圧は、このような差動回路９において増幅され、増幅された電圧は、出力段１０を介して出力端子３から出力電圧として出力される。

出力段１０はトランジスタＭ５を含み、トランジスタＭ５のソース領域は、電源ライン４に接続されている。トランジスタＭ５のゲート電極は、トランジスタＭ２のドレイン領域およびトランジスタＭ４のドレイン領域に接続され、容量Ｃｃを介してトランジスタＭ５のドレイン領域に接続されている。トランジスタＭ５のドレイン領域は出力端子３に接続されている。なお、出力端子３には、電流を電圧に変換するための容量素子が設けられていてもよい。

電流制御回路１１はトランジスタＭ６～Ｍ８を含む。トランジスタＭ６～Ｍ８のソース領域は、電源ライン５に接続されている。トランジスタＭ６のドレイン領域は、トランジスタＭ５のドレイン領域に接続されている。トランジスタＭ７のドレイン領域は、トランジスタＭ１のソース領域およびトランジスタＭ２のソース領域に接続されている。

トランジスタＭ８のドレイン領域は、電流調整器８を介して電源ライン４に接続され、トランジスタＭ８のゲート電極に接続されている。トランジスタＭ６～Ｍ８の各々のゲート電極は互いに接続され、カレントミラー回路を構成している。電流調整器８から出力されたアイドリング電流Ｉ_Ａは、トランジスタＭ６、Ｍ７においてコピーされる。また、コピーされたアイドリング電流Ｉ_Ａの量は、トランジスタＭ８のゲート幅と、トランジスタＭ６、Ｍ７のゲート幅との比によって調整される。

このように、電流制御回路１１は、差動回路９および出力段１０へ出力する電流量を制御可能である。

電流調整器８では、検出回路６によってγ線が検出され、γ線の積算線量が計測される。γ線の積算線量に基づいて、調整回路７によってアイドリング電流Ｉ_Ａの量が制御される。なお、調整回路７は電流制御回路１１の一部を構成する。従って、電流制御回路１１は、検出回路６において検出されたγ線の積算線量に基づいて、差動回路９および出力段１０へ出力する電流量を制御可能である。

上述のように、トランジスタＭ１およびトランジスタＭ２の各々のゲート絶縁膜と、半導体基板との界面付近において、γ線によってリーク電流が増加する。以下では、このようなリーク電流の量と、アイドリング電流Ｉ_Ａの量との関係を説明する。

図３および図４は、調整回路７から出力されるアイドリング電流Ｉ_Ａのグラフである。

図３に示されるように、γ線の積算線量が増加すると、リーク電流の量も増加する。この場合、これらの増加に伴ってアイドリング電流Ｉ_Ａの量も増加している。言い換えれば、電流制御回路１１から差動回路９および出力段１０へ出力される電流量は、γ線によって増加したリーク電流の量よりも常に大きくなるように、制御されている。

このため、差動回路９において、トランジスタＭ７を流れるドレイン電流に対してリーク電流の割合が小さくなるので、共通ソース電位２０１の増加が抑制される。

図４は、図３とは別の制御方法によるアイドリング電流Ｉ_Ａのグラフである。図４では、アイドリング電流Ｉ_Ａの量は、増幅器１が動作不良となるリーク電流の量までは殆ど増加しない。しかしながら、リーク電流の量が、増幅器１が破壊される値に近づくと、アイドリング電流Ｉ_Ａは、指数関数的に増加している。

図４の制御方法では、リーク電流の量が少ない期間に、最小限のアイドリング電流Ｉ_Ａが流される。従って、図４の制御方法は、リーク電流による動作不良を抑制できると共に、図３の制御方法と比較して消費電力の低減を図れる。

以上のように、実施の形態１によれば、γ線によって誘起された界面欠陥に起因して、差動回路９においてリーク電流が増加した場合でも、オフセット電圧が急増せず、優れた放射線耐性が得られる。言い換えれば、γ線によって増加するＳｉＣ－ＭＯＳのリーク電流に依らず、放射線耐性が改善される。従って、半導体装置ＳＤ１の信頼性を向上させることができる。

ところで、検出回路６および調整回路７は、差動回路９、出力段１０および電流制御回路１１を含む第１半導体チップ内に設けられていてもよいし、第１半導体チップと異なる外部機器内設けられていてもよい。すなわち、実施の形態１における半導体装置ＳＤ１は、１つの半導体チップによって構成されていてもよいし、１つまたは複数の半導体チップと、１つまたは複数の外部機器とを適宜搭載する半導体モジュールによって構成されていてもよい。なお、後述するように、調整回路７が抵抗素子である場合もある。従って、外部機器としては、半導体チップおよび抵抗素子が例示できる。

第１例として、半導体装置ＳＤ１が１つの第１半導体チップによって構成される場合、第１半導体チップには、検出回路６、調整回路７、差動回路９、出力段１０および電流制御回路１１が含まれる。

第２例として、半導体装置ＳＤ１が第１半導体チップおよび第２半導体チップを搭載する半導体モジュールによって構成される場合、第１半導体チップには差動回路９、出力段１０および電流制御回路１１が含まれ、第２半導体チップには検出回路６および調整回路７が含まれる。

第３例として、半導体装置ＳＤ１が第１半導体チップ、第２半導体チップおよび外部機器を搭載する半導体モジュールによって構成される場合、第１半導体チップには差動回路９、出力段１０および電流制御回路１１が含まれ、第２半導体チップには検出回路６が含まれ、外部機器には調整回路７が含まれる。

なお、第２例および第３例の変形例として、検出回路６または調整回路７の一方のみが、第１半導体チップに含まれていてもよい。

何れの例であっても、各回路は、半導体チップ内の配線層、ボンディングワイヤ、バンプ電極およびＴＳＶ（Through Silicon Via）などによって、図２に示される等価回路図のように電気的に接続される。

（実施の形態２）
以下に図５～図１１を用いて、実施の形態２における半導体装置ＳＤ１を説明する。なお、以下では、主に実施の形態１との相違点について説明する。

実施の形態２では、調整回路７は、互いに並列接続された複数の抵抗素子を含み、複数の抵抗素子の一部または全部は、検出回路６を構成する複数の半導体素子と直列接続されている。

図５に示されるように、調整回路７は、複数の抵抗素子Ｒ１～Ｒ３を含み、検出回路６は、複数の半導体素子としてトランジスタＭ９およびトランジスタＭ１０を含む。また、複数の抵抗素子Ｒ１～Ｒ３の一部は、トランジスタＭ９およびトランジスタＭ１０と直列接続されている。

トランジスタＭ９およびトランジスタＭ１０は、トランジスタＭ１～Ｍ８と同様に、炭化珪素（ＳｉＣ）のような化合物半導体からなる半導体基板に形成されている。ここでは、トランジスタＭ９およびトランジスタＭ１０は、例えばＳｉＣ－ＭＯＳであり、ｎチャネル型ＭＯＳである。

なお、上述のように、検出回路６が、差動回路９および出力段１０を含む半導体チップと異なる外部機器内に設けられている場合もある。その場合でも、検出回路６に含まれるトランジスタＭ９およびトランジスタＭ１０は、炭化珪素のような化合物半導体からなる半導体基板に形成される。言い換えれば、トランジスタＭ９およびトランジスタＭ１０は、トランジスタＭ１～Ｍ８とは異なる半導体基板に形成される。

調整回路７が上記半導体チップ内に設けられる場合、抵抗素子Ｒ１～Ｒ３としては、半導体基板内に形成された不純物領域、半導体基板上に形成された配線層、または、ゲート電極と同層の導電性膜などが適用できる。調整回路７が外部機器内に設けられる場合、抵抗素子Ｒ１～Ｒ３としては、カーボン抵抗素子、金属抵抗素子または酸化金属抵抗素子など、公知の様々な抵抗素子が適用できる。

図５に示されるように、抵抗素子Ｒ１は、電源ライン４に直接接続されているが、抵抗素子Ｒ２および抵抗素子Ｒ３は、それぞれトランジスタＭ９およびトランジスタＭ１０に直列接続され、それぞれトランジスタＭ９およびトランジスタＭ１０を介して電源ライン４に接続されている。

γ線の積算線量が所定の量に到達した場合、トランジスタＭ９およびトランジスタＭ１０は、導通し、オン状態となるように設計されている。また、アイドリング電流Ｉ_Ａの量は、抵抗素子Ｒ１～Ｒ３のうちの一部または全部の合成抵抗によって調整されている。

図６のグラフを用いて、トランジスタＭ９およびトランジスタＭ１０の制御方法の一例を説明する。トランジスタＭ９がオン状態に切り替わるタイミングは、トランジスタＭ１０がオン状態に切り替わるタイミングと異なっている。

ｎチャネル型ＭＯＳでは、γ線の積算線量の増加に伴って、閾値電圧（Ｖ_ｔｈ）が低下する。トランジスタＭ９およびトランジスタＭ１０において、両者の初期Ｖ_ｔｈに差が設けられ、且つ、γ線によるＶ_ｔｈの劣化速度が同じである場合、トランジスタＭ９およびトランジスタＭ１０が導通するタイミングは、初期Ｖ_ｔｈの差のみによって設計されることになる。

図６に示されるように、トランジスタＭ９の初期Ｖ_ｔｈがトランジスタＭ１０の初期Ｖ_ｔｈよりも低ければ、γ線の積算線量の増加に伴って、トランジスタＭ９が先にオン状態となる。

図７には、図６に対応した期間において、調整回路７から出力されるアイドリング電流Ｉ_Ａの量が示されている。アイドリング電流Ｉ_Ａは、トランジスタＭ９が導通するタイミングと、トランジスタＭ１０が導通するタイミングとで急増する。そして、その電流量は、抵抗素子Ｒ１と、導通状態となったトランジスタに直列接続されている抵抗素子Ｒ２および／または抵抗素子Ｒ３との合成抵抗によって決定される。

すなわち、トランジスタＭ９のみが導通した場合、抵抗素子Ｒ１および抵抗素子Ｒ２の合成抵抗（Ｒ１／／Ｒ２）が適用され、トランジスタＭ９およびトランジスタＭ１０の両方が導通した場合、抵抗素子Ｒ１～Ｒ３の合成抵抗（Ｒ１／／Ｒ２／／Ｒ３）が適用される。このような合成抵抗によって、アイドリング電流Ｉ_Ａの量が制御される。従って、検出回路６および調整回路７を用いれば、γ線の積算線量の増加と共にアイドリング電流Ｉ_Ａの量を増加させることが可能となる。

なお、図５では、抵抗素子Ｒ１は電源ライン４に直接接続されているが、抵抗素子Ｒ１にトランジスタＭ９よりも更に初期Ｖ_ｔｈの低いトランジスタを接続し、抵抗素子Ｒ１が最初に導通するように設計することもできる。すなわち、複数の抵抗素子の全部が、検出回路６を構成する複数の半導体素子と直列接続されていてもよい。

また、図５では、３つの抵抗素子Ｒ１～Ｒ３と、２つのトランジスタＭ９、Ｍ１０とが例示されているが、抵抗素子の数およびトランジスタ（半導体素子）の数は、これらに限られず、必要に応じて適切な数に変更可能である。

以下に図８～図１１を用いて、トランジスタＭ９およびトランジスタＭ１０の初期Ｖ_ｔｈを設計する方法を説明する。

まず、図８および図９を用いて、ゲート絶縁膜の厚さの差によって、初期Ｖ_ｔｈを設計する方法を説明する。図８はトランジスタＭ９の断面図であり、図９はトランジスタＭ１０の断面図である。

図８に示されるように、炭化珪素（ＳｉＣ）のような化合物半導体からなるｎ型の半導体基板１０１上に、半導体基板１０１と同じ材料からなるｎ型のエピタキシャル層（半導体層）１０２が形成されている。エピタキシャル層１０２の不純物濃度は、半導体基板１０１の不純物濃度よりも低い。なお、以下では説明の簡略化のために、エピタキシャル層１０２を半導体基板１０１の一部と見做して説明を行う。

半導体基板１０１内には、ｐ型のウェル領域１０３が形成され、ｐ型のウェル領域１０３内には、半導体基板１０１よりも高い不純物濃度を有するｎ型の高濃度不純物領域１０４およびｎ型の高濃度不純物領域１０５が形成されている。

半導体基板１０１上には、例えば酸化シリコン膜からなるゲート絶縁膜１０６が形成されている。ゲート絶縁膜１０６上には、例えばｎ型の不純物が導入された多結晶シリコン膜からなるゲート電極１０７が形成されている。なお、ゲート絶縁膜１０６は、高濃度不純物領域１０４上および高濃度不純物領域１０５上にも形成されている。

トランジスタＭ９は、ゲート絶縁膜１０６、ゲート電極１０７、高濃度不純物領域１０４、高濃度不純物領域１０５およびチャネル領域１１１（ウェル領域１０３）を有する。

高濃度不純物領域１０４は、トランジスタＭ９のソース領域またはドレイン領域の一方を構成し、高濃度不純物領域１０５は、トランジスタＭ９のソース領域またはドレイン領域の他方を構成している。また、ゲート電極１０７下に位置し、且つ、高濃度不純物領域１０４と高濃度不純物領域１０５との間に位置する半導体基板１０１内（ウェル領域１０３内）の領域が、チャネル領域１１１となる。

半導体基板１０１上には、トランジスタＭ９を覆うように、層間絶縁膜１０８が形成されている。層間絶縁膜１０８は、例えば酸化シリコン膜からなる。層間絶縁膜１０８、および、ゲート電極１０７が形成されていないゲート絶縁膜１０６を貫通し、且つ、高濃度不純物領域１０４および高濃度不純物領域１０５に達するように、コンタクトホールが形成されている。層間絶縁膜１０８上には、上記コンタクトホール内を埋め込むように、配線１０９および配線１１０が形成されている。配線１０９は高濃度不純物領域１０４に接続され、配線１１０は高濃度不純物領域１０５に接続されている。

図９に示されるトランジスタＭ１０の構造は、ゲート絶縁膜１０６の厚さを除いて、図８に示されるトランジスタＭ９の構造と同じである。トランジスタＭ９のゲート絶縁膜１０６の厚さＴｏｘ９は、トランジスタＭ１０のゲート絶縁膜１０６の厚さＴｏｘ１０と異なっており、厚さＴｏｘ１０よりも薄い。

上述の「背景技術」の欄で記したように、γ線に対する放射線耐性は、絶縁膜の厚さが厚いほど低い。従って、トランジスタＭ９は、トランジスタＭ１０よりも早く導通し、トランジスタＭ１０よりも先にオン状態へ切り替えられる。

次に、図１０および図１１を用いて、チャネル領域の不純物濃度の差によって、初期Ｖ_ｔｈを設計する方法を説明する。図１０はトランジスタＭ９およびトランジスタＭ１０の断面図であり、図１１はこれらのチャネル領域の不純物濃度の差を示すグラフである。

図１０に示されるように、トランジスタＭ９およびトランジスタＭ１０は、それぞれのゲート絶縁膜１０６の厚さを含めて、それぞれ同じ構造である。しかしながら、これらのウェル領域１０３の不純物濃度が異なっている。言い換えれば、トランジスタＭ９のチャネル領域１１１の不純物濃度は、トランジスタＭ１０のチャネル領域１１１の不純物濃度と異なっている。

図１１は、図１０の測定点Ａ～Ｃにおけるウェル領域１０３の不純物濃度を示すグラフである。図１１に示されるように、半導体基板１０１の表面からの深さ方向において、測定点Ａ～Ｃの不純物濃度は、トランジスタＭ９の方がトランジスタＭ１０よりも薄い。

このような構成によって、トランジスタＭ９の初期Ｖ_ｔｈをトランジスタＭ１０の初期Ｖ_ｔｈよりも低くすることができる。従って、トランジスタＭ９およびトランジスタＭ１０において、γ線によるＶ_ｔｈの劣化速度を同じとし、オン状態となるタイミングを異ならせることができる。

ところで、特に図示はしなかったが、トランジスタＭ１～Ｍ８も、図８～図１０で説明した構造と基本的に同じ構造によって形成されている。しかしながら、ゲート電極１０７の長さおよび幅、ゲート絶縁膜１０６の厚さ、並びに、ウェル領域１０３の不純物濃度などのプロファイルは、使用される回路の目的に応じて、それぞれ適切に設計される。

なお、ｐチャネル型ＭＯＳであるトランジスタＭ３～Ｍ５では、ウェル領域１０３、高濃度不純物領域１０４、高濃度不純物領域１０５およびゲート電極１０７の導電型が、ｎチャネル型ＭＯＳであるトランジスタＭ１、Ｍ２、Ｍ６～Ｍ８の導電型と逆になる。

以上、本発明をその実施の形態に基づき具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更が可能である。

例えば、検出回路６および調整回路７の代わりに、γ線の積算線量に合わせて抵抗値を低減させるような材料によって構成された抵抗素子を適用してもよい。そのような抵抗素子として、チップ抵抗または金属皮膜抵抗などが挙げられる。各々の抵抗値が異なる複数の上記抵抗素子を並列接続することで、γ線の積算線量に合わせてアイドリング電流Ｉ_Ａの量を調整できる。

１ 増幅器
２、２ａ、２ｂ 入力端子
３ 出力端子
４ 高電圧側の電源ライン
５ 低電圧側の電源ライン
６ 検出回路
７ 調整回路
８ 電流調整器
９ 差動回路
１０ 出力段
１１ 電流制御回路
１０１ 半導体基板
１０２ エピタキシャル層
１０３ ウェル領域
１０４、１０５ 高濃度不純物領域
１０６ ゲート絶縁膜
１０７ ゲート電極
１０８ 層間絶縁膜
１０９、１１０ 配線
１１１ チャネル領域
２０１ 共通ソース電位
Ｉ_Ａ アイドリング電流
Ｍ１～Ｍ１０ トランジスタ
Ｒ０～Ｒ３ 抵抗素子
ＳＤ１、ＳＤ２ 半導体装置

Claims (13)

1. 第１入力端子および第２入力端子と、
   前記第１入力端子および前記第２入力端子の各々からの入力電圧の差を増幅するための差動回路と、
   前記差動回路において増幅された出力電圧を出力するための出力端子と、
   前記差動回路へ出力する電流量を制御するための電流制御回路と、
   γ線を検出するための検出回路と、
   前記検出回路に接続され、且つ、前記電流制御回路の一部を構成する調整回路と、
   を備え、
   前記検出回路および前記差動回路は、それぞれ、炭化珪素からなる半導体基板に形成された複数の半導体素子のうちの一部を含んで構成され、
   前記電流制御回路は、前記検出回路において検出されたγ線の積算線量に基づいて、前記差動回路へ出力する電流量を制御可能である、半導体装置。
2. 請求項１に記載の半導体装置において、
   γ線の積算線量が増加した場合、前記電流制御回路から前記差動回路へ出力される電流量も増加する、半導体装置。
3. 請求項２に記載の半導体装置において、
   前記差動回路は、前記複数の半導体素子の一部である第１トランジスタおよび第２トランジスタを含み、
   前記第１トランジスタは、前記半導体基板上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成され、且つ、前記第１入力端子に接続された第１ゲート電極とを有し、
   前記第２トランジスタは、前記半導体基板上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成され、且つ、前記第２入力端子に接続された第２ゲート電極とを有し、
   前記電流制御回路から前記差動回路へ出力される電流量は、前記半導体基板と前記第１ゲート絶縁膜との界面付近、および、前記半導体基板と前記第２ゲート絶縁膜との界面付近において、γ線によって増加したリーク電流の量よりも大きい、半導体装置。
4. 請求項１に記載の半導体装置において、
   前記調整回路は、互いに並列接続された複数の抵抗素子を含み、
   前記複数の抵抗素子の一部または全部は、前記検出回路を構成する前記複数の半導体素子と直列接続されている、半導体装置。
5. 請求項４に記載の半導体装置において、
   前記検出回路は、前記複数の半導体素子の一部であり、且つ、それぞれ前記複数の抵抗素子のうちの１つと直列接続された第３トランジスタおよび第４トランジスタを含み、
   前記第３トランジスタは、前記半導体基板上に形成された第３ゲート絶縁膜と、前記第３ゲート絶縁膜上に形成された第３ゲート電極と、前記第３ゲート電極下の前記半導体基板内に位置する第１チャネル領域とを有し、
   前記第４トランジスタは、前記半導体基板上に形成された第４ゲート絶縁膜と、前記第４ゲート絶縁膜上に形成された第４ゲート電極と、前記第４ゲート電極下の前記半導体基板内に位置する第２チャネル領域とを有し、
   前記第３トランジスタおよび前記第４トランジスタの各々は、γ線の積算線量が所定の量に到達した場合、オン状態に切り替わる、半導体装置。
6. 請求項５に記載の半導体装置において、
   前記第３トランジスタがオン状態に切り替わるタイミングは、前記第４トランジスタがオン状態に切り替わるタイミングと異なっている、半導体装置。
7. 請求項６に記載の半導体装置において、
   前記第３ゲート絶縁膜の厚さは、前記第４ゲート絶縁膜の厚さと異なっている、半導体装置。
8. 請求項６に記載の半導体装置において、
   前記第１チャネル領域の不純物濃度は、前記第２チャネル領域の不純物濃度と異なっている、半導体装置。
9. 請求項５に記載の半導体装置において、
   前記第３トランジスタおよび前記第４トランジスタの各々は、ｎチャネル型ＭＯＳトランジスタである、半導体装置。
10. 請求項４に記載の半導体装置において、
    前記半導体装置は、第１半導体チップによって構成され、
    前記第１半導体チップは、前記調整回路、前記検出回路、前記差動回路および前記電流制御回路を含む、半導体装置。
11. 請求項４に記載の半導体装置において、
    前記半導体装置は、第１半導体チップおよび第２半導体チップを搭載する半導体モジュールによって構成され、
    前記第１半導体チップは、前記差動回路および前記電流制御回路を含み、
    前記第２半導体チップは、前記調整回路および前記検出回路を含む、半導体装置。
12. 請求項４に記載の半導体装置において、
    前記半導体装置は、第１半導体チップ、第２半導体チップおよび外部機器を搭載する半導体モジュールによって構成され、
    前記第１半導体チップは、前記差動回路および前記電流制御回路を含み、
    前記第２半導体チップは、前記検出回路を含み、
    前記外部機器は、前記調整回路を含む、半導体装置。
13. 請求項１に記載の半導体装置において、
    前記差動回路と前記出力端子との間に、出力段を更に備え、
    前記検出回路において検出されたγ線の積算線量に基づいて、前記電流制御回路は、前記出力段へ出力する電流量も制御可能である、半導体装置。

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