JP2016092304A - 半導体回路装置 - Google Patents
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Abstract
【解決手段】デプレッション型MOSFET2とエンハンスメント型MOSFET1とを直列に接続し、デプレッション型MOSFET2とエンハンスメント型MOSFET1とのしきい値電圧の差分を基準電圧とする基準電圧回路装置である。デプレッション型MOSFET2は、ドレインが電源端子Vsに接続され、ゲートがソースに接続されている。エンハンスメント型MOSFET1は、ソースが接地端子Gndに接続され、ゲートがドレインに接続されている。デプレッション型MOSFET2とエンハンスメント型MOSFET1との間には、抵抗3またはデプレッション型MOSFETを直列に接続されている。この抵抗またはデプレッション型MOSFETによって放射線照射による電流量の増加分を電圧に変換して、放射線照射による出力電圧の低下分を補償する。
【選択図】図1
Description
実施の形態1にかかる半導体回路装置の構成について説明する。図1は、実施の形態1にかかる半導体回路装置の構成を示す回路図である。図1に示すように、実施の形態1にかかる半導体回路装置は、接地電位の接地端子Gndと電源電圧が印加される電源端子Vsとの間に、エンハンスメント型MOSFET(第1の絶縁ゲート型電界効果トランジスタ)1、抵抗3およびデプレッション型MOSFET(第2の絶縁ゲート型電界効果トランジスタ)2を直列に接続した構成の基準電圧回路装置である。
次に、実施の形態2にかかる半導体回路装置の構成について説明する。実施の形態2にかかる半導体回路装置が実施の形態1にかかる半導体回路装置と異なる点は、エンハンスメント型MOSFET1とデプレッション型MOSFET2との間に直列に接続した抵抗3を金属膜からなる抵抗体とする点である。実施の形態2においては、金属膜からなる抵抗体を用いて抵抗3を構成することで、抵抗3の温度係数をゼロに近づける(50ppm以下)ことができ、半導体回路装置の温度特性をさらに改善させることができる。
次に、実施の形態3にかかる半導体回路装置の構成について説明する。図4は、実施の形態3にかかる半導体回路装置の構成を示す回路図である。実施の形態3にかかる半導体回路装置が実施の形態1にかかる半導体回路装置と異なる点は、エンハンスメント型MOSFET1とデプレッション型MOSFET(以下、第1デプレッション型MOSFETとする)2との間に、放射線照射による基準電圧の低下分を増加させるための基準電圧補正用の抵抗として機能する第2デプレッション型MOSFET(第3の絶縁ゲート型電界効果トランジスタ)13を直列に接続した点である。すなわち、デプレッション型MOSFETを2段直列に接続し、電源端子Vsと接地端子Gndとの間にMOSFETを3段直列に接続した構成となっている。
次に、実施の形態4にかかる半導体回路装置の構成について説明する。図7は、実施の形態4にかかる半導体回路装置の構成を示す回路図である。実施の形態4にかかる半導体回路装置が実施の形態3にかかる半導体回路装置と異なる点は、第1デプレッション型MOSFET2とエンハンスメント型MOSFET1との間に、基準電圧補正用の抵抗として機能する2つ以上のデプレッション型MOSFET(第3の絶縁ゲート型電界効果トランジスタ)を直列に接続した点である。第1デプレッション型MOSFETとエンハンスメント型MOSFET1の間に配置した各デプレッション型MOSFETのゲートは、それぞれエンハンスメント型MOSFET1のゲートおよびドレインに接続される。
次に、実施の形態5にかかる半導体回路装置の構成について説明する。図10は、実施の形態5にかかる半導体回路装置の構成を示す回路図である。実施の形態5にかかる半導体回路装置が実施の形態4にかかる半導体回路装置と異なる点は、第3デプレッション型MOSFET(第3の絶縁ゲート型電界効果トランジスタ)23のゲートおよびソースが下段の第2デプレッション型MOSFET(第4の絶縁ゲート型電界効果トランジスタ)13のドレインのみに接続されている点である。すなわち、第3デプレッション型MOSFET23のゲートおよびソースが下段の第2デプレッション型MOSFET13のゲートに接続されていない。実施の形態5においては、第1デプレッション型MOSFET2は、飽和領域で動作し、定電流源として機能する。第2〜3デプレッション型MOSFET13,23は、線形領域で動作し、抵抗として機能する。また、第2,3デプレッション型MOSFET13、23は、放射線照射による電流量の増加を抑制する機能を有する。
次に、実施の形態6にかかる半導体回路装置の構成について説明する。図13は、実施の形態6にかかる半導体回路装置の構成を示す回路図である。実施の形態6にかかる半導体回路装置が実施の形態5にかかる半導体回路装置と異なる点は、電源端子Vsと第1デプレッション型MOSFET2との間に、さらに第4デプレッション型MOSFET(第5の絶縁ゲート型電界効果トランジスタ)33を直列に接続した点である。すなわち、実施の形態6においては、電源端子Vsと接地端子Gndとの間にMOSFETを5段(デプレッション型MOSFETは4段)直列に接続した構成となっている。また、実施の形態5よりもさらにデプレッション型MOSFETを多段化し、放射線照射によって電流量が増加することを抑制する機能を高めている。
2 デプレッション型MOSFET(第1デプレッション型MOSFET)
3 抵抗
13 第2デプレッション型MOSFET
23 第3デプレッション型MOSFET
33 第4デプレッション型MOSFET
Gnd 接地端子
Ld デプレッション型MOSFETのチャネル長
Le エンハンスメント型MOSFETのチャネル長
Vout 出力電圧(基準電圧)
Vout1 放射線照射前の出力電圧
Vout2 放射線照射後の出力電圧
Vref 基準電圧
Vs 電源端子
Wd デプレッション型MOSFETのチャネル幅
We エンハンスメント型MOSFETのチャネル幅
a,b1,b2,c1〜5 接続点
ΔVout 出力電圧の放射線照射前後の変動量
ΔVthD デプレッション型MOSFETのしきい値電圧の放射線照射前後の変動量
ΔVthE エンハンスメント型MOSFETのしきい値電圧の放射線照射前後の変動量
Claims (6)
- 第1の絶縁ゲート型電界効果トランジスタとデプレッション型の第2の絶縁ゲート型電界効果トランジスタとを直列に接続した半導体回路装置であって、
電源電圧が印加される第1端子と、
前記第1端子よりも低電位の第2端子と、
ドレインが前記第1端子に接続された前記第2の絶縁ゲート型電界効果トランジスタと、
一端が前記第2の絶縁ゲート型電界効果トランジスタのゲートおよびソースに接続された抵抗と、
ゲートおよびドレインが前記抵抗の他端に接続され、ソースが前記第2端子に接続された前記第1の絶縁ゲート型電界効果トランジスタと、
を備え、
前記抵抗の抵抗値は、前記抵抗を流れる電流の放射線照射による変動量に基づいて、前記第2の絶縁ゲート型電界効果トランジスタと前記第1の絶縁ゲート型電界効果トランジスタとのしきい値電圧の差分の、放射線照射による低下分を補償するように設定されており、
前記第2の絶縁ゲート型電界効果トランジスタのソース電位を出力電圧とすることを特徴とする半導体回路装置。 - 前記抵抗は、半導体よりも温度係数の小さい材料からなることを特徴とする請求項1に記載の半導体回路装置。
- 第1の絶縁ゲート型電界効果トランジスタとデプレッション型の第2の絶縁ゲート型電界効果トランジスタとを直列に接続した半導体回路装置であって、
電源電圧が印加される第1端子と、
前記第1端子よりも低電位の第2端子と、
ドレインが前記第1端子に接続された前記第2の絶縁ゲート型電界効果トランジスタと、
ドレインが前記第2の絶縁ゲート型電界効果トランジスタのゲートおよびソースと接続されたデプレッション型の第3の絶縁ゲート型電界効果トランジスタと、
ゲートおよびドレインが前記第3の絶縁ゲート型電界効果トランジスタのゲートおよびソースに接続され、ソースが前記第2端子に接続された前記第1の絶縁ゲート型電界効果トランジスタと、
を備え、
前記第3の絶縁ゲート型電界効果トランジスタは、前記第3の絶縁ゲート型電界効果トランジスタを流れる電流の放射線照射による変動量に基づいて、前記第2の絶縁ゲート型電界効果トランジスタと前記第1の絶縁ゲート型電界効果トランジスタとのしきい値電圧の差分の、放射線照射による低下分を補償するように設定されており、
前記第2の絶縁ゲート型電界効果トランジスタのソース電位を出力電圧とすることを特徴とする半導体回路装置。 - 前記第2の絶縁ゲート型電界効果トランジスタと前記第1の絶縁ゲート型電界効果トランジスタとの間に、ソースが下段のドレインに接続され、ゲートが前記第1の絶縁ゲート型電界効果トランジスタのゲートおよびドレインに接続された2つ以上の前記第3の絶縁ゲート型電界効果トランジスタを備え、
最も上段の前記第3の絶縁ゲート型電界効果トランジスタのドレインは、前記第2の絶縁ゲート型電界効果トランジスタのゲートおよびソースと接続され、
最も下段の前記第3の絶縁ゲート型電界効果トランジスタのゲートおよびソースは、前記第1の絶縁ゲート型電界効果トランジスタのゲートおよびドレインに接続されていることを特徴とする請求項3に記載の半導体回路装置。 - 第1の絶縁ゲート型電界効果トランジスタとデプレッション型の第2の絶縁ゲート型電界効果トランジスタとを直列に接続した半導体回路装置であって、
電源電圧が印加される第1端子と、
前記第1端子よりも低電位の第2端子と、
ドレインが前記第1端子に接続された前記第2の絶縁ゲート型電界効果トランジスタと、
ドレインが前記第2の絶縁ゲート型電界効果トランジスタのゲートおよびソースに接続されたデプレッション型の第3の絶縁ゲート型電界効果トランジスタと、
ドレインが前記第3の絶縁ゲート型電界効果トランジスタのゲートおよびソースに接続されたデプレッション型の第4の絶縁ゲート型電界効果トランジスタと、
ゲートおよびドレインが前記第4の絶縁ゲート型電界効果トランジスタのゲートおよびソースに接続され、ソースが前記第2端子に接続された前記第1の絶縁ゲート型電界効果トランジスタと、
を備え、
前記第2の絶縁ゲート型電界効果トランジスタのソース電位を出力電圧とすることを特徴とする半導体回路装置。 - ゲートおよびソースが前記第2の絶縁ゲート型電界効果トランジスタのドレインに接続され、ドレインが前記第1端子に接続されたデプレッション型の第5の絶縁ゲート型電界効果トランジスタをさらに備え、
前記第2の絶縁ゲート型電界効果トランジスタまたは前記第5の絶縁ゲート型電界効果トランジスタのソース電位を出力電圧とすることを特徴とする請求項5に記載の半導体回路装置。
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