JP2021082747A

JP2021082747A - 半導体装置及び集積回路

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Publication number: JP2021082747A
Application number: JP2019210131A
Authority: JP
Inventors: 昌弘増永; Masahiro Masunaga; 真司野本; Shinji Nomoto; 諒桑名; Ryo Kuwana; 久本　大; Masaru Hisamoto; 大久本
Original assignee: Hitachi GE Nuclear Energy Ltd
Current assignee: Hitachi GE Nuclear Energy Ltd
Priority date: 2019-11-21
Filing date: 2019-11-21
Publication date: 2021-05-27

Abstract

【課題】リーク電流を抑制し、外周部を流れるドレイン電流を低減する。【解決手段】半導体装置であって、アクティブ領域は、半導体基板の主表面に形成された第１導電型ドレイン層と、前記第１導電型ドレイン層と対向するように形成された第１導電型ソース層と、前記第１導電型ドレイン層と前記第１導電型ソースとが対向する領域の主表面に、窒化処理されたゲート絶縁膜を介して形成されたゲート電極と、前記第１導電型ドレイン層と前記第１導電型ソース層のそれぞれに電気的に接続された金属配線とから構成され、素子分離領域は、前記アクティブ領域を囲うように形成された第２導電型アイソレーション層と、前記ゲート絶縁膜より厚いフィールド酸化膜とから構成され、前記ゲート絶縁膜と前記ゲート電極の少なくとも一方が、前記第１導電型ドレイン層と前記第１導電型ソース層とに挟まれた全て又は一部の領域を覆っている。【選択図】図１

Description

本発明は、放射線耐性に優れた半導体装置及び集積回路に関する。

半導体素子は放射線の影響を受け易いデバイスである。主な影響として「トータルドーズ効果」、「はじき出し損傷効果」、「シングルイベント効果」の三つがあり、エネルギーレベルが高いγ線ではトータルドーズ効果が問題となる。

トータルドーズ効果は、半導体素子を構成する絶縁膜に照射されたγ線が、電子−正孔対を発生させることから始まる。絶縁膜中に発生した電子−正孔対の一部は再結合し、それ以外は静電ポテンシャルが低い方へドリフトする。このとき、ドリフト成分の電子は数ピコ秒以内に絶縁膜外へ取り出されるが、電子と比較して移動度が低い正孔は、捕獲中心にトラップされる確率が高い。このため、絶縁膜中に蓄積され易く、結果として生成される空間電場は、ＭＯＳトランジスタのしきい値電圧を負側へシフトさせる。半導体素子の一つであるｎチャネルＭＯＳトランジスタの場合、この正孔が蓄積されると、ゲートにオン信号を入力していなくても電流を流し続ける「デプレッション型デバイス」へと特性を変化させ、所望の動作が不可能になる。

電子−正孔対の影響はそれだけではない。絶縁膜中で誘起された正孔は、膜中の水素と反応し水素ラジカルを発生させる。この水素ラジカルは半導体素子の界面を終端している水素と直接反応し、絶縁膜と半導体との界面にダングリングボンドを発生させる。ダングリングボンドは界面欠陥として働くため、しきい値電圧変動や移動度低下を生じる。さらに、水素ラジカルは、界面欠陥を介して流れるオフリーク電流を増大させ、パラメータ不良やＳＮ比劣化などを生じる。

捕獲電荷によるしきい値電圧変動は、ゲート絶縁膜の薄膜化によって、その影響を軽減できることが知られている。一方、界面欠陥の増大は界面を終端している水素の離脱が原因であるため、半導体素子として広く用いられるケイ素での対策が難しい。

炭化ケイ素（以下、ＳｉＣと記載する）は、ゲート絶縁膜との界面の窒化処理によって、この界面欠陥の発生を抑制できることが報告されている。図５は、ＳｉＣ−ＭＯＳキャパシタにおける界面欠陥密度の積算線量依存性を示す（非特許文献１）。ゲート絶縁膜に酸窒化処理（ＮＯアニール）を施したサンプルでは、γ線を１６０ｋＧｙまで照射しても殆ど界面欠陥を増大させず安定していることが分かる。このため、窒化処理した薄いゲート絶縁膜を採用したＳｉＣ−ＭＯＳトランジスタでは、優れた放射線耐性が期待される。

さらに、γ線によるリーク電流を低減できる構造として、図６に示すような耐放射線レイアウトが報告されている（非特許文献２）。この文献に記載されたレイアウトは、半導体基板上に形成されたソース層とドレイン層、ソース層とドレイン層との間に設けられたゲート電極、及び、これらを囲むように形成されたアイソレーション層から構成され、アイソレーション層に囲まれた領域において、ゲート電極と半導体基板とに挟まれたゲート絶縁膜を全て薄くしている。ゲート絶縁膜を全て薄くすることで、絶縁膜の厚さに依存する電子−正孔対の生成量が抑え、界面欠陥の発生を抑制している。これにより、界面欠陥を介して流れるリーク電流を低減できる。

特開２００４−４８０３６号公報

T. Chen、 et al.、 The effects of NO passivation on the radiation response of SiO2/4H-SiC MOS capacitors、 Solid-State Electronics、 vol. 46、 no. 12、 pp. 2231-2235、 Dec. 2002 H. Hatano、 and S. Takatsuka、"Total Dose Radiation-Hardened Latch-Up Free CMOS Structures for Radiation-Tolerant VLSI Designs." IEEE Transactions on Nuclear Science、 vol. 33、 no. 6、 pp. 1505-1509、 Dec. 1986.

しかしながら、図６に示すような耐放射線レイアウトをＳｉＣへ適用した場合、界面欠陥を介したリーク電流を大幅に低減できるが、ソース層とドレイン層の外周部に想定しないドレイン電流２０１が流れるため、集積回路としての設計が困難となる。通常、ドレイン電流は、ソース層とドレイン層とが対抗する領域にのみ流し、この幅（ゲート幅２０２）で電流量を調節する。外周部に制御不能な電流が流れるということは、ＭＯＳトランジスタのオン抵抗が設計できず、精度高い集積回路の作製が困難になることを示唆している。

本発明は上述の点に鑑みなされたもので、高い放射線環境に曝されるＳｉＣトランジスタにおいて、リーク電流の抑制と外周部を流れるドレイン電流の低減を両立できる半導体装置及び集積回路の提供を目的とする。

本願において開示される発明の代表的な一例を示せば以下の通りである。すなわち、アクティブ領域と素子分離領域から構成される半導体装置であって、前記アクティブ領域は、半導体基板の主表面に形成された第１導電型ドレイン層と、前記第１導電型ドレイン層と対向するように形成された第１導電型ソース層と、前記第１導電型ドレイン層と前記第１導電型ソースとが対向する領域の主表面に、窒化処理されたゲート絶縁膜を介して形成されたゲート電極と、前記第１導電型ドレイン層と前記第１導電型ソース層のそれぞれに電気的に接続された金属配線とから構成され、前記素子分離領域は、前記アクティブ領域を囲うように形成された第２導電型アイソレーション層と、前記ゲート絶縁膜より厚いフィールド酸化膜とから構成され、前記ゲート絶縁膜と前記ゲート電極の少なくとも一方が、前記第１導電型ドレイン層と前記第１導電型ソース層とに挟まれた全て又は一部の領域を覆っていることを特徴とする。

本発明によれば、耐環境性能が優れており、過酷な環境下でも使用可能な半導体装置及び集積回路を提供できる。前述した以外の課題、構成及び効果は、以下の実施例の説明によって明らかにされる。

本発明の実施例１の一例の平面図及び断面図である。本発明の実施例２の一例の平面図及び断面図である。本発明の実施例３の一例の平面図及び断面図である。本発明の実施例４の一例の平面図である。ＳｉＣを材料としたＭＯＳキャパシタにおける界面欠陥の積算線量依存性を示す図である。従来の耐放射線レイアウトの一例を示す図である。

以下、本発明の半導体装置の実施例を図面に従って詳細に説明する。なお、実施例を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施例１）
本発明の実施例１の半導体装置は、アクティブ領域と素子分離領域とから構成される。アクティブ領域は、主に拡散層１で構成される半導体基板１０の主表面に形成されたドレイン層２と、ドレイン層２と対向するように形成されたソース層３と、ドレイン層２とソース層３とが対向する領域の主表面に、窒化処理されたゲート絶縁膜１２を介して形成されたゲート電極４と、ドレイン層２とソース層３のそれぞれに電気的に接続された金属配線（ドレイン電極５、ソース電極６）とから構成される。また、素子分離領域は、アクティブ領域を囲うように形成されたアイソレーション層８と、ゲート絶縁膜１２より厚いフィールド酸化膜９とから構成される。なお、図において、アクティブ領域と素子分離領域とは、ソース層３とアイソレーション層８との境界で区分けされる。このような半導体装置において、ゲート絶縁膜１２とゲート電極４とは、ドレイン層２とソース層３とに挟まれた全ての領域を覆っていることを特徴とする。なお、ドレイン層２とソース層３とに挟まれた領域の一部は、ゲート絶縁膜１２とゲート電極４とで覆われていなくてもよい。このような構成によって、ドレイン層２とソース層３との外周部に流れる制御不能なドレイン電流を防止できる。

図１は、本実施例の半導体装置の一例の平面図と断面図である。図１では、前述した機能を満たすため、ドレイン層２とソース層３を円状に形成している。図１（ａ）は平面図である。本実施例では、中央にドレイン層２を形成し、ドレイン層２と対向するする領域にソース層３をドーナッツ状に形成し、ドレイン層２とソース層３との間を跨ぐようにゲート電極４を形成する。ソース層３はドーナッツ状に形成されているため、図６に示すような外周部がなく、想定外の箇所を流れる電流経路は存在しない。

図１（ｂ）にＡＡ’断面を示す。ドレイン層２とソース層３との間の領域では全て薄いゲート絶縁膜１２を介してゲート電極４が形成される。この薄いゲート絶縁膜１２は界面欠陥の誘起を抑制するため窒化処理され、可能な限り薄くすることで正孔の蓄積によるしきい値電圧の変動を低減している。

図１（ｃ）にＢＢ’断面を示す。ゲート電極４は、ソース層３からアイソレーション層８に向かって引き出され、その過程でフィールド酸化膜９へ乗り上げる。このため、厚い酸化膜とＳｉＣとの間に形成される界面欠陥１５はソース層３からアイソレーション層８にかけて形成される。換言すれば、ドレイン層２とソース層３との間に界面欠陥１５が作られないため、欠陥を介したリーク電流の増大を回避できる。

（実施例２）
本発明の実施例２の半導体装置は、ドレイン層２とソース層３とがストライプ状に形成され、且つドレイン層２とソース層３とに挟まれた半導体基板１０の主表面の一部には、高濃度層１４が挿入されていることを特徴とする。このような構成によって、ドレイン電流の面方位による移動度の差が低減するため、トランジスタとして設計し易くなる。

図２は、本実施例の半導体装置の一例の平面図と断面図である。図２（ａ）は平面図、図２（ｂ）はＣＣ’断面図、図２（ｃ）はＤＤ’断面図である。本実施例では、中央にストライプ状のドレイン層２を形成し、その周りを囲むようにソース層３が形成される。ドレイン層２とソース層３との間にはゲート電極４が形成され、ドレイン層２とソース層３との間に設けられた高濃度層１４によりドレイン電流の経路を制限している。すなわち、ドレイン電流は高濃度層１４が形成されていない領域に、ドレイン層２からソース層３に向かって同じ面方位を経由して流れる。六方晶であるＳｉＣは電流の面方位により移動度が変化することが知られている。本実施例において通電方向を決められれば、ゲート幅Ｗｇとゲート長Ｌｇを定めることによって、高精度でトランジスタを設計できる。

ちなみにＳｉＣに挿入された不純物は、拡散係数が低いため、熱処理を施しても横方向へ殆ど拡散しない。このため、高濃度層１４の位置はホトマスクの精度で決められる。これは、従来の半導体材料であるケイ素と大きく異なる点である。ケイ素の場合、不純物の横方向拡散が大きいため、高濃度層１４によりゲート幅Ｗｇを決められない。その点については十分憂慮する必要がある。

（実施例３）
図３は、本発明の実施例３の半導体装置の一例の平面図と断面図である。図３（ａ）は平面図、図３（ｂ）はＥＥ’断面図、図３（ｃ）はＦＦ’断面図である。本実施例では、実施例２で示したドレイン電流を流さない領域のソース層３の一部又は全てを除去し、高濃度層１４とアイソレーション層８を一緒に形成している。このような構成によって、実施例２で示した効果が得られるだけでなく、寄生の横型バイポーラトランジスタを排除できるため、信頼性をより向上できる。

（実施例４）
図４は、本発明の実施例４である集積回路の平面図の一例である。本実施例の集積回路は、複数のトランジスタ１０１から構成され、且つ複数のトランジスタ１０１の一部又は全ては実施例１から２に記載された半導体装置であることを特徴としている。トランジスタ１０１間は金属配線１０２によって接続される。また、埋め込み電極として、ポリシリコン層１０３を設け電極パット１０４に信号を引き出してもよい。このような構成によって、耐放射線性が優れた集積回路を形成できる。

以上、本発明を、実施例に基づき具体的に説明したが、本発明は前述した実施例に限定されるものではなく、添付した特許請求の範囲の趣旨内における様々な変形例及び同等の構成が含まれる。例えば、前述した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに本発明は限定されない。また、ある実施例の構成の一部を他の実施例の構成に置き換えてもよい。また、ある実施例の構成に他の実施例の構成を加えてもよい。また、各実施例の構成の一部について、他の構成の追加・削除・置換をしてもよい。

例えば、実施例１においてフィールド酸化膜は、窒素処理を施した方がよりリーク電流を抑制でき、窒化処理の有無に制限されるものではない。また、フィールド酸化膜はＬＯＣＯＳ（Local Oxide of Silicon）としてもよい。また、実施例１の平面図では、ゲート電極４をソース層３の上部でフィールド酸化膜９上に乗り上げているが、アイソレーション層８上としても問題にならない。

以上に説明したように、本発明の実施例によれば、耐環境性能（特に耐γ線性能）が優れており、過酷な環境下でも使用可能な半導体装置及び集積回路を提供できる。すなわち、γ線により誘起された界面欠陥を介したリーク電流を低減し、ドレイン電流をソース層とドレイン層とが対抗する領域にのみ流すことができる。そのため、γ線による機能不全を起さず、優れた放射線耐性を示し、精度高い回路設計が可能となる。

本発明は、γ線などの透過性が高い放射線が照射される環境で使用される半導体装置に使用すると好適な半導体素子に関する。

１：拡散層
２：ドレイン層
３：ソース層
４：ゲート電極
５：ドレイン電極
６：ソース電極
８：アイソレーション層
９：フィールド酸化膜
１０：半導体基板
１２：ゲート絶縁膜
１４：高濃度層
１５：界面欠陥
１０１：トランジスタ
１０２：金属配線
１０３：ポリシリコン
１０４：電極パット
２０１：外周部を流れるドレイン電流
２０２：ゲート幅

Claims

アクティブ領域と素子分離領域から構成される半導体装置であって、
前記アクティブ領域は、半導体基板の主表面に形成された第１導電型ドレイン層と、前記第１導電型ドレイン層と対向するように形成された第１導電型ソース層と、前記第１導電型ドレイン層と前記第１導電型ソース層とが対向する領域の主表面に、窒化処理されたゲート絶縁膜を介して形成されたゲート電極と、前記第１導電型ドレイン層と前記第１導電型ソース層のそれぞれに電気的に接続された金属配線とから構成され、
前記素子分離領域は、前記アクティブ領域を囲うように形成された第２導電型アイソレーション層と、前記ゲート絶縁膜より厚いフィールド酸化膜とから構成され、
前記ゲート絶縁膜と前記ゲート電極の少なくとも一方が、前記第１導電型ドレイン層と前記第１導電型ソース層とに挟まれた全て又は一部の領域を覆っていることを特徴とする半導体装置。
請求項１に記載の半導体装置であって、
前記第１導電型ドレイン層と前記第１導電型ソース層とは、円状に形成されていることを特徴とする半導体装置。
請求項１に記載の半導体装置であって、
前記第１導電型ドレイン層と前記第１導電型ソース層とはストライプ状に形成され、
前記第１導電型ドレイン層と前記第１導電型ソース層とに挟まれた前記半導体基板の主表面の一部には、第２導電型高濃度層が挿入されていることを特徴とする半導体装置。
請求項３に記載の半導体装置であって、
前記第２導電型アイソレーション層と前記第２導電型高濃度層とが一体に構成されていることを特徴とする半導体装置。
炭化ケイ素を用いた集積回路であって、
少なくとも一部が請求項１から４のいずれか一つに記載の半導体装置で構成される複数の半導体装置から構成されることを特徴とする集積回路。