TWI672785B - 半導體裝置及電子裝置 - Google Patents

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TWI672785B
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plug
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宮入秀和
佐藤優一
淺野裕治
丸山哲紀
大貫達也
長塚修平
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日商半導體能源研究所股份有限公司
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Abstract

一種電特性優良的半導體裝置。或者，提供一種電特性穩定的半導體裝置。本發明的一個實施方式的半導體裝置包括：第一電晶體；第二電晶體；第一絕緣體；第二絕緣體；第一佈線；以及第一插頭，其中，第一電晶體包括矽，第二電晶體包括氧化物半導體，第一絕緣體位於第一電晶體上，第二絕緣體位於第一絕緣體上，第二電晶體位於第二絕緣體上，第一佈線位於第二絕緣體及第一插頭上，第一電晶體和第二電晶體藉由第一佈線及第一插頭彼此電連接，第一佈線的氫透過性低，並且，第二絕緣體的氫透過性比第一絕緣體低。

Description

半導體裝置及電子裝置
本發明係關於一種物體、方法或製造方法。另外，本發明係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。本發明尤其例如係關於一種電極、裝置、半導體、半導體裝置、顯示裝置、發光裝置、照明設備、蓄電裝置、鏡像裝置、記憶體裝置或者處理器。此外，本發明係關於一種電極、半導體、半導體裝置、顯示裝置、發光裝置、照明設備、蓄電裝置、鏡像裝置、記憶體裝置或者處理器的製造方法。另外，本發明係關於一種電極、半導體裝置、顯示裝置、發光裝置、照明設備、蓄電裝置、鏡像裝置、記憶體裝置或者處理器的驅動方法。
注意，在本說明書等中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。顯示裝置、發光裝置、照明設備、電光裝置、半導體電路以及電子裝置有時包括半導體裝置。
使用半導體材料構成電晶體的技術受到關注。該電晶體被廣泛地應用於如積體電路(IC)及影像顯示裝置(也簡稱為顯示裝置)等電子裝置。作為可以應用於電晶體的半導體材料，矽類半導體材料被周知。另外，作為其他材料，氧化物半導體受到注目。
近年來，隨著電子裝置的高性能化、小型化或輕量化，對高密度地集成有微型電晶體等半導體元件的積體電路的要求提高。
在此，已知使用氧化物半導體的電晶體的洩漏電流在關閉狀態下極小。例如，已公開了應用包括氧化物半導體的電晶體的洩漏電流小的特性的低功耗的CPU等(參照專利文獻1)。
[專利文獻1]日本專利申請公開第2012-257187號公報
本發明的一個實施方式的目的之一是提供一種具有優良的電特性的半導體裝置。本發明的一個實施方式的目的之一是提供一種具有穩定的電特性的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種在絕緣體中嵌入導電體的方法。此外，本發明的一個實施方式的目的之一是提供一種微型化的半導體裝置。本發明的一個實施方式的目的之一是提供一種可靠性高的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種良率高的半導體裝置。
此外，本發明的一個實施方式的目的之一是提供一種微型化的半導體裝置的製造方法。此外，本發明的一個實施方式的目的之一是提供一種可靠性高的裝置的製造方法。此外，本發明的一個實施方式的目的之一是提供一種良率高的裝置的製造方法。
注意，這些目的的記載不妨礙其他目的的存在。此外，本發明的一個實施方式並不需要實現所有上述目的。另外，可以從說明書、圖式、申請專利範圍等的記載得知並提取上述以外的目的。
本發明的一個實施方式是一種半導體裝置，該半導體裝置包括：第一電晶體；第二電晶體；第一絕緣體；第二絕緣體；第一佈線；以及第一插頭，其中，第一電晶體包括矽，第二電晶體包括氧化物半導體，第一絕緣體位於第一電晶體上，第二絕緣體位於第一絕緣體上，第二電晶體位於第 二絕緣體上，第一佈線位於第二絕緣體及第一插頭上，第一電晶體和第二電晶體藉由第一佈線及第一插頭彼此電連接，第一佈線的氫透過性低，並且，第二絕緣體的氫透過性比第一絕緣體低。
另外，本發明的一個實施方式是一種半導體裝置，該半導體裝置包括：第一電晶體；第二電晶體；第一絕緣體；第二絕緣體；第一佈線；以及第一插頭，其中，第一電晶體包括矽，第二電晶體包括氧化物半導體，第一絕緣體位於第一電晶體上，第二絕緣體位於第一絕緣體上，第二電晶體位於第二絕緣體上，第一佈線位於第二絕緣體及第一插頭上，第一電晶體和第二電晶體藉由第一佈線及第一插頭彼此電連接，第一佈線及第一插頭的氫透過性低，並且，第二絕緣體的氫透過性比第一絕緣體低。
在上述結構中，第一佈線較佳為包括氮化鉭。另外，在上述結構中，第一插頭較佳為包括氮化鉭。另外，在上述結構中，較佳的是第一佈線和第一插頭中的至少一個的銅透過性低。
在上述結構中，第一佈線和第一插頭中的至少一個較佳為具有層疊有氮化鉭與鉭的結構。或者，第一佈線和第一插頭中的至少一個較佳為具有層疊有氮化鈦與鉭的結構。
另外，在上述結構中，第二絕緣體較佳為包括氧化鋁和氧化鉿中的至少一個。
另外，本發明的一個實施方式是一種安裝有上述任一個半導體裝置的電子裝置。
藉由本發明的一個實施方式能夠提供一種具有優良的電特性的半導體裝置。藉由本發明的一個實施方式能夠提供一種具有穩定的電特性的半導體裝置。此外，藉由本發明的一個實施方式能夠提供一種在絕緣體中嵌入導電體的方法。此外，藉由本發明的一個實施方式能夠提供一種微型化的半導體裝置。藉由本發明的一個實施方式能夠提供一種可靠性高的半導體裝置。此外，藉由本發明的一個實施方式能夠提供一種良率高的半導體裝置。
此外，藉由本發明的一個實施方式能夠提供一種微型化的半導體裝置的製造方法。此外，藉由本發明的一個實施方式能夠提供一種可靠性高的裝置的製造方法。此外，藉由本發明的一個實施方式能夠提供一種良率高的裝置的製造方法。
注意，這些效果的記載不妨礙其他效果的存在。此外，本發明的一個實施方式並不需要具有所有上述效果。另外，可以從說明書、圖式、申請專利範圍等的記載得知並提取上述以外的效果。
[符號說明]
145‧‧‧混合層
150‧‧‧電容元件
207‧‧‧遮罩
208‧‧‧遮罩
209‧‧‧遮罩
210‧‧‧遮罩
220‧‧‧井
221‧‧‧p型半導體
223‧‧‧n型半導體
224‧‧‧開口
225‧‧‧開口
260‧‧‧第一電路
270‧‧‧第二電路
273‧‧‧電極
280‧‧‧第三電路
290‧‧‧第四電路
390‧‧‧陷阱能階
400‧‧‧基板
402‧‧‧絕緣體
404‧‧‧導電體
404b‧‧‧導電體
404d‧‧‧導電體
406‧‧‧半導體層
406a‧‧‧氧化物層
406b‧‧‧氧化物層
406c‧‧‧氧化物層
406f‧‧‧氧化物層
407‧‧‧通道形成區域
408‧‧‧絕緣體
412‧‧‧絕緣體
412d‧‧‧絕緣體
413‧‧‧導電體
413a‧‧‧導電體
413b‧‧‧導電體
413c‧‧‧導電體
413d‧‧‧導電體
416a‧‧‧導電體
416b‧‧‧導電體
421‧‧‧導電體
422‧‧‧導電體
423a‧‧‧低電阻區域
423b‧‧‧低電阻區域
426a‧‧‧導電體
426b‧‧‧導電體
429‧‧‧導電體
442‧‧‧絕緣體
454‧‧‧導電體
460‧‧‧元件分離區域
462‧‧‧絕緣體
464‧‧‧絕緣體
464a‧‧‧絕緣體
464b‧‧‧絕緣體
470‧‧‧絕緣膜
474‧‧‧區域
476‧‧‧區域
477‧‧‧隔壁
487‧‧‧佈線
488‧‧‧導電體
489‧‧‧插頭
490‧‧‧電晶體
491‧‧‧電晶體
492‧‧‧電晶體
493‧‧‧電晶體
494‧‧‧電晶體
500‧‧‧半導體裝置
511‧‧‧導電體
511a‧‧‧導電體
511b‧‧‧導電體
511d‧‧‧導電體
512‧‧‧導電體
513‧‧‧導電體
513a‧‧‧導電體
513b‧‧‧導電體
514‧‧‧導電體
515‧‧‧導電體
516‧‧‧導電體
516b‧‧‧導電體
517‧‧‧導電體
517a‧‧‧導電體
517b‧‧‧導電體
518‧‧‧導電體
518b‧‧‧導電體
519‧‧‧導電體
541‧‧‧插頭
541b‧‧‧插頭
542‧‧‧插頭
543‧‧‧插頭
543a‧‧‧插頭
543b‧‧‧插頭
544‧‧‧插頭
544b‧‧‧插頭
544c‧‧‧插頭
545‧‧‧插頭
546‧‧‧插頭
547‧‧‧插頭
547b‧‧‧插頭
548‧‧‧插頭
571‧‧‧絕緣體
571a‧‧‧絕緣體
571b‧‧‧絕緣體
572‧‧‧絕緣體
581‧‧‧絕緣體
581a‧‧‧絕緣體
581b‧‧‧絕緣體
581c‧‧‧絕緣體
582‧‧‧絕緣體
583‧‧‧絕緣體
584‧‧‧絕緣體
584a‧‧‧絕緣體
584b‧‧‧絕緣體
585‧‧‧絕緣體
585a‧‧‧絕緣體
585b‧‧‧絕緣體
591‧‧‧絕緣體
592‧‧‧絕緣體
592a‧‧‧絕緣體
592b‧‧‧絕緣體
592c‧‧‧絕緣體
593‧‧‧絕緣體
594‧‧‧絕緣體
595‧‧‧絕緣體
599‧‧‧絕緣體
600‧‧‧攝像裝置
601‧‧‧光電轉換元件
602‧‧‧電晶體
603‧‧‧電晶體
604‧‧‧電晶體
605‧‧‧電晶體
606‧‧‧電容元件
606a‧‧‧氧化物層
606b‧‧‧氧化物層
606c‧‧‧氧化物層
607‧‧‧節點
608‧‧‧佈線
609‧‧‧佈線
610‧‧‧像素驅動電路
611‧‧‧佈線
612‧‧‧絕緣體
613‧‧‧導電體
613a‧‧‧導電體
613b‧‧‧導電體
613d‧‧‧導電體
613e‧‧‧導電體
614‧‧‧導電體
616a‧‧‧導電體
616b‧‧‧導電體
618‧‧‧絕緣體
619‧‧‧絕緣體
621‧‧‧像素部
622‧‧‧像素
622B‧‧‧像素
622G‧‧‧像素
622R‧‧‧像素
623‧‧‧像素
624‧‧‧濾光片
624B‧‧‧濾光片
624G‧‧‧濾光片
624R‧‧‧濾光片
625‧‧‧層
626‧‧‧佈線群
627‧‧‧層
628‧‧‧層
629‧‧‧層
630‧‧‧層
631‧‧‧層
632‧‧‧開口部
635‧‧‧透鏡
641‧‧‧高度
642‧‧‧高度
643‧‧‧高度
660‧‧‧光
660a‧‧‧電容元件
660b‧‧‧電容元件
661a‧‧‧電晶體
661b‧‧‧電晶體
662a‧‧‧電晶體
662b‧‧‧電晶體
663a‧‧‧反相器
663b‧‧‧反相器
681‧‧‧光電轉換層
682‧‧‧透光導電層
686‧‧‧導電體
700‧‧‧基板
701‧‧‧像素部
702‧‧‧第一掃描線驅動電路
703‧‧‧第二掃描線驅動電路
704‧‧‧信號線驅動電路
710‧‧‧電容佈線
712‧‧‧閘極佈線
713‧‧‧閘極佈線
714‧‧‧汲極電極層
716‧‧‧電晶體
717‧‧‧電晶體
718‧‧‧液晶元件
719‧‧‧液晶元件
720‧‧‧像素
721‧‧‧切換電晶體
722‧‧‧驅動電晶體
723‧‧‧電容元件
724‧‧‧發光元件
725‧‧‧信號線
726‧‧‧掃描線
727‧‧‧電源線
728‧‧‧共用電極
800‧‧‧RF標籤
801‧‧‧通信器
802‧‧‧天線
803‧‧‧無線信號
804‧‧‧天線
805‧‧‧整流電路
806‧‧‧定電壓電路
807‧‧‧解調變電路
808‧‧‧調變電路
809‧‧‧邏輯電路
810‧‧‧記憶體電路
811‧‧‧ROM
1189‧‧‧ROM介面
1190‧‧‧基板
1191‧‧‧ALU
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧時序控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排介面
1199‧‧‧ROM
1200‧‧‧記憶體裝置
1201‧‧‧電路
1202‧‧‧電路
1203‧‧‧開關
1204‧‧‧開關
1206‧‧‧邏輯元件
1207‧‧‧電容元件
1208‧‧‧電容元件
1209‧‧‧電晶體
1210‧‧‧電晶體
1213‧‧‧電晶體
1214‧‧‧電晶體
1220‧‧‧電路
2100‧‧‧電晶體
2200‧‧‧電晶體
2900‧‧‧可攜式遊戲機
2901‧‧‧外殼
2902‧‧‧外殼
2903‧‧‧顯示部
2904‧‧‧顯示部
2905‧‧‧麥克風
2906‧‧‧揚聲器
2907‧‧‧操作鍵
2908‧‧‧觸控筆
2910‧‧‧資訊終端
2911‧‧‧外殼
2912‧‧‧顯示部
2913‧‧‧照相機
2914‧‧‧揚聲器部
2915‧‧‧按鈕
2916‧‧‧外部連接部
2917‧‧‧麥克風
2920‧‧‧膝上型個人電腦
2921‧‧‧外殼
2922‧‧‧顯示部
2923‧‧‧鍵盤
2924‧‧‧指向裝置
2940‧‧‧攝影機
2941‧‧‧外殼
2942‧‧‧外殼
2943‧‧‧顯示部
2944‧‧‧操作鍵
2945‧‧‧透鏡
2946‧‧‧連接部
2950‧‧‧資訊終端
2951‧‧‧外殼
2952‧‧‧顯示部
2960‧‧‧資訊終端
2961‧‧‧外殼
2962‧‧‧顯示部
2963‧‧‧腕帶
2964‧‧‧錶扣
2965‧‧‧操作按鈕
2966‧‧‧輸入輸出端子
2967‧‧‧圖示
2970‧‧‧電冰箱
2971‧‧‧外殼
2972‧‧‧冷藏室門
2973‧‧‧冷凍室門
2980‧‧‧汽車
2981‧‧‧車體
2982‧‧‧車輪
2983‧‧‧儀表板
2984‧‧‧燈
4000‧‧‧RF標籤
5100‧‧‧顆粒
5120‧‧‧基板
5161‧‧‧區域
在圖式中：圖1為示出本發明的一個實施方式的半導體裝置的一個例子的剖面圖；圖2為示出本發明的一個實施方式的半導體裝置的一個例子的剖面圖；圖3A和圖3B為示出本發明的一個實施方式的半導體裝置的一個例子的剖面圖；圖4為示出本發明的一個實施方式的半導體裝置的一個例子的剖面圖；圖5A和圖5B為示出本發明的一個實施方式的電晶體的一個例子的俯視圖及剖面圖；圖6A和圖6B為示出本發明的一個實施方式的電晶體的一個例子的俯視圖及剖面圖；圖7A和圖7B為示出本發明的一個實施方式的電晶體的一個例子的俯視圖及剖面圖；圖8為示出本發明的一個實施方式的半導體裝置的一個例子的剖面圖；圖9A和圖9B為示出本發明的一個實施方式的半導體裝置的一個例子的剖面圖；圖10為示出本發明的一個實施方式的半導體裝置的一個例子的剖面圖；圖11為示出本發明的一個實施方式的半導體裝置的一個例子的剖面圖；圖12為示出本發明的一個實施方式的半導體裝置的一個例子的剖面圖； 圖13為示出本發明的一個實施方式的半導體裝置的一個例子的剖面圖；圖14為示出本發明的一個實施方式的半導體裝置的一個例子的剖面圖；圖15A至圖15C為示出本發明的一個實施方式的電容元件的一個例子的剖面圖；圖16A至圖16E為示出本發明的一個實施方式的半導體裝置的製造方法的一個例子的剖面圖；圖17A至圖17D為示出本發明的一個實施方式的半導體裝置的製造方法的一個例子的剖面圖；圖18A至圖18C為示出本發明的一個實施方式的半導體裝置的製造方法的一個例子的剖面圖；圖19A和圖19B為示出本發明的一個實施方式的半導體裝置的製造方法的一個例子的剖面圖；圖20A至圖20C為示出本發明的一個實施方式的半導體裝置的製造方法的一個例子的剖面圖；圖21A至圖21C為示出本發明的一個實施方式的半導體裝置的製造方法的一個例子的剖面圖；圖22A至圖22D為示出本發明的一個實施方式的半導體裝置的製造方法的一個例子的剖面圖；圖23A至圖23C為示出本發明的一個實施方式的半導體裝置的製造方法的一個例子的剖面圖；圖24A和圖24B為示出本發明的一個實施方式的半導體裝置的製造方法的一個例子的剖面圖；圖25A至圖25C為示出本發明的一個實施方式的半導體裝置的製造方法的一個例子的剖面圖；圖26A和圖26B為示出本發明的一個實施方式的半導體裝置的製造方法的一個例子的剖面圖；圖27A至圖27C為有關本發明的一個實施方式的電路圖；圖28A至圖28C為有關本發明的一個實施方式的電路圖；圖29為示出本發明的一個實施方式的半導體裝置的一個例子的剖面圖；圖30A至圖30F為示出本發明的一個實施方式的半導體裝置的一個例 子的俯視圖；圖31A至圖31C為示出本發明的一個實施方式的半導體裝置的一個例子的俯視圖；圖32為示出本發明的一個實施方式的半導體裝置的一個例子的透視圖；圖33為示出本發明的一個實施方式的半導體裝置的一個例子的俯視圖；圖34A和圖34B為示出本發明的一個實施方式的電晶體的一個例子的剖面圖；圖35為示出本發明的一個實施方式的半導體裝置的一個例子的剖面圖；圖36為示出本發明的一個實施方式的半導體裝置的一個例子的剖面圖；圖37為包括本發明的一個實施方式的氧化物半導體的區域的能帶圖；圖38A和圖38B為示出本發明的一個實施方式的電晶體的一個例子的俯視圖及剖面圖；圖39A和圖39B為示出本發明的一個實施方式的電晶體的一個例子的俯視圖及剖面圖；圖40A和圖40B為示出本發明的一個實施方式的電晶體的一個例子的剖面圖；圖41A和圖41B為示出本發明的一個實施方式的電晶體的一個例子的俯視圖及剖面圖；圖42A和圖42B為示出本發明的一個實施方式的電晶體的一個例子的俯視圖及剖面圖；圖43A和圖43B為示出本發明的一個實施方式的電晶體的一個例子的俯視圖及剖面圖；圖44A和圖44B為示出本發明的一個實施方式的電晶體的一個例子的剖面圖；圖45A至圖45D為CAAC-OS的剖面的Cs校正高解析度TEM影像及CAAC-OS的剖面示意圖；圖46A至圖46D為CAAC-OS的平面的Cs校正高解析度TEM影像；圖47A至圖47C為說明藉由XRD的CAAC-OS及單晶氧化物半導體的結構分析的圖； 圖48A和圖48B示出CAAC-OS的電子繞射圖案；圖49示出In-Ga-Zn氧化物的電子照射所引起的結晶部的變化；圖50為有關實施方式的CPU的結構實例；圖51為有關實施方式的記憶元件的電路圖；圖52為有關實施方式的RF標籤的結構實例；圖53A至圖53F為有關實施方式的RF標籤的使用例子；圖54A至圖54C為有關實施方式的顯示裝置的俯視圖及電路圖；圖55A至圖55H示出電子裝置的一個例子；圖56A和圖56B示出攝像裝置的一個例子；圖57示出攝像裝置的一個例子；圖58A和圖58B示出攝像裝置的一個例子；圖59A至圖59D示出像素的結構實例；圖60A和圖60B示出像素的結構實例；圖61A至圖61C為示出攝像裝置的一個例子的電路圖；圖62為示出攝像裝置的結構實例的剖面圖；圖63為示出攝像裝置的結構實例的剖面圖；圖64A和圖64B示出TDS分析結果；圖65示出SIMS分析結果；圖66示出SIMS分析結果；圖67A和圖67B示出CPU的佈局的一個例子；圖68A和圖68B示出記憶體裝置的佈局的一個例子；圖69示出攝像裝置的佈局的一個例子。
將參照圖式對本發明的實施方式進行詳細的說明。注意，本發明不侷限於以下說明，所屬技術領域的通常知識者可以很容易地理解一個事實就是其方式和詳細內容可以被變換為各種形式。此外，本發明不應該被解釋為僅限定在下面的實施方式所記載的內容中。注意，當利用圖式說明發明結構時，表示相同部分的元件符號在不同的圖式中共同使用。另外，有時使用相同的陰影圖案表示相同的部分，而不特別附加元件符號。此外，當參照不同元件符號的組件的記載時，可以適當地使用所參照的組件的厚度、組成、結構或形狀等的記載。
在圖式中，有時為了便於理解而誇大表示尺寸、膜(層)的厚度或區域。
此外，電壓大多指某個電位與參考電位(例如，接地電位(GND)或源極電位)之間的電位差。由此，可以將電壓換稱為電位。一般而言，電位(電壓)是相對的，根據與參考電位之差決定。因此，在記載為“接地電位”等的情況下，電位也不侷限於0V。例如，也有電路中的最低電位為“接地電位”的情況。或者，也有電路中的實質上的中間電位為“接地電位”的情況。在該情況下，以該電位為基準規定正電位及負電位。
另外，為方便起見，附加了第一、第二等序數詞，而其並不表示製程順序或疊層順序。因此，例如可以將“第一”適當地替換為“第二”或“第三”等來進行說明。此外，在本說明書等中記載的序數詞與用於指定本發明的一個實施方式的序數詞有時不一致。
注意，半導體中的雜質例如是指構成半導體的主要成分之外的物質。例如，濃度低於0.1atomic%的元素是雜質。當包含雜質時，例如，有可能在半導體中形成DOS(Density of States：態密度)，載子移動率有可能降低或結晶性有可能降低。在半導體是氧化物半導體時，作為改變半導體特性的雜質，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素或主要成分之外的過渡金屬等，尤其是，例如有氫(包含於水中)、鋰、鈉、矽、硼、磷、碳、氮等。當半導體是氧化物半導體時，有時例如由於氫等雜質的混入導致氧缺陷的產生。此外，當半導體是矽時，作為改變半導體特性的雜質，例如有氧、除氫之外的第1族元素、第2族元素、第13族元素、第15族元素等。
在本說明書中，“A具有其端部比B的端部突出的形狀”有時指在俯視圖或剖面圖中A的至少一個端部位於B的至少一個端部的外側。因此，例如可以將“A具有其端部比B的端部突出的形狀”的記載解釋為在俯視圖中A的一個端部位於B的一個端部的外側。
在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以 下的狀態。因此也包括該角度為-5°以上且5°以下的狀態。另外，“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。另外，“垂直”是指兩條直線形成的角度為80°以上且100°以下的狀態。因此也包括該角度為85°以上且95°以下的狀態。“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。
另外，在本說明書中，六方晶系包括三方晶系和菱方晶系。
注意，在本說明書中，當記載為半導體時，可以換稱為氧化物半導體。作為半導體，還可以使用：矽或鍺等第14族半導體；碳化矽、矽化鍺、砷化鎵、磷化銦、硒化鋅或硫化鎘等化合物半導體；以及有機半導體。
在本說明書中，有時裝置例如是指半導體裝置、顯示裝置、發光裝置、照明設備、蓄電裝置、鏡像裝置、記憶體裝置、電光裝置等裝置。
實施方式1
在本實施方式中，示出本發明的一個實施方式的半導體裝置的一個例子。
[半導體裝置]
圖1示出半導體裝置500的剖面圖的一個例子。圖2示出大致垂直於圖1所示的A1-A2方向的剖面的一個例子。圖1所示的半導體裝置500包括層627至層631這五個層。層627包括電晶體491至電晶體493。層629包括電晶體490。
〈層627〉
層627包括基板400、基板400上的電晶體491至電晶體493、電晶體491等上的絕緣體464以及插頭541等的插頭。插頭541等例如連接到電晶體491等的閘極電極、源極電極或者汲極電極等。插頭541較佳為以嵌入絕緣體464的方式形成。
關於電晶體491至電晶體493將在後面進行詳細說明。
作為絕緣體464，例如可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁、氮化鋁等。
絕緣體464可以藉由濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法或PLD法等形成。尤其是，當藉由CVD法，較佳為藉由電漿CVD法形成該絕緣體時，可以提高覆蓋性，所以是較佳的。另外，為了減少由電漿造成的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。
作為絕緣體464可以使用碳氮化硅(silicon carbonitride)、碳氧化矽(silicon oxycarbide)等。此外，可以使用USG(Undoped Silicate Glass：未摻雜矽玻璃)、BPSG(Boron Phosphorus Silicate Glass：硼磷矽玻璃)、BSG(Borosilicate Glass：硼矽玻璃)等。藉由常壓CVD法形成USG、BPSG等即可。此外，例如，也可以利用塗布法形成HSQ(氫倍半矽氧烷)等。
絕緣體464可以為單層，也可以為多個材料的疊層。
圖1示出絕緣體464為絕緣體464a和絕緣體464a上的絕緣體464b的兩層的例子。
較佳的是絕緣體464a與電晶體491的區域476及導電體454等的緊密性或覆蓋性良好。
作為絕緣體464a例如可以使用藉由CVD法形成的氮化矽。在此，絕緣體464a有時較佳為包含氫。當絕緣體464a包含氫時，有時可以降低基板400所包含的缺陷，而可以提高電晶體491等的特性。例如，在作為基板400使用包含矽的材料的情況下，可以用氫終結矽的懸空鍵等缺陷。
在導電體454等絕緣體464a之下的導電體與導電體511等絕緣體464b之上的導電體之間形成的寄生電容較佳為小。因此，絕緣體464b的介電常數較佳為低。絕緣體464b的介電常數較佳為比絕緣體462低。另外，絕緣體464b的介電常數較佳為比絕緣體464a低。例如，絕緣體464b的相對介電常數較佳低於4，更佳低於3。此外，例如，絕緣體464b的相對介電常數 較佳為絕緣體464a的相對介電常數的0.7倍以下，更佳為0.6倍以下。
例如，可以將氮化矽用於絕緣體464a並將USG用於絕緣體464b。
藉由作為絕緣體464a及絕緣體581a等使用氮化矽或碳氮化矽等銅透過性低的材料，在導電體511等包含銅的情況下，有時可以抑制銅擴散到絕緣體464a等之下或絕緣體581a等之上的層。
例如，如圖3A和圖3B等所示，在導電體511為導電體511a與導電體511b的疊層的情況下，銅等雜質有可能從沒被導電體511a覆蓋的導電體511b的頂面經過絕緣體584等擴散到上方的層。因此，導電體511b之上的絕緣體584較佳為使用銅等雜質的透過性低的材料。例如，如後述的圖3A和圖3B所示，可以使絕緣體584具有絕緣體584a和絕緣體584a上的絕緣體584b的疊層結構，並且，關於絕緣體584a及絕緣體584b可以參照絕緣體581a及絕緣體581b的記載。
〈層628〉
層628包括絕緣體581、絕緣體581上的絕緣體584、絕緣體584上的絕緣體571以及絕緣體571上的絕緣體585。另外，還包括絕緣體464上的導電體511等、連接到導電體511等的插頭543等以及絕緣體571上的導電體513。導電體511較佳為以嵌入絕緣體581的方式形成。插頭543等較佳為以嵌入絕緣體584及絕緣體571的方式形成。導電體513較佳為以嵌入絕緣體585的方式形成。
層628還可以包括導電體413。導電體413較佳為以嵌入絕緣體585的方式形成。
作為絕緣體584及絕緣體585例如可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁、氮化鋁等。
絕緣體584及絕緣體585可以藉由濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法或PLD法等形成。尤其是，當藉由CVD法，較佳為藉由電漿CVD法形成該絕緣體時，可以提高覆蓋 性，所以是較佳的。另外，為了減少由電漿造成的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。
作為絕緣體584及絕緣體585可以使用碳化矽、碳氮化硅(silicon carbonitride)、碳氧化矽(silicon oxycarbide)等。此外，可以使用USG(Undoped Silicate Glass：未摻雜矽玻璃)、BPSG(Boron Phosphorus Silicate Glass：硼磷矽玻璃)、BSG(Borosilicate Glass：硼矽玻璃)等。藉由常壓CVD法形成USG、BPSG等即可。此外，例如，利用塗布法形成HSQ(氫倍半矽氧烷)等。
絕緣體584及絕緣體585可以為單層，也可以為多個材料的疊層。
絕緣體581可以為多個層的疊層。例如，如圖1所示，絕緣體581可以為絕緣體581a和絕緣體581a上的絕緣體581b的兩層。
插頭543在絕緣體571上具有凸部。
作為導電體511、導電體513、導電體413、插頭543等，可以使用金屬材料、合金材料或金屬氧化物材料等導電材料。例如，可以使用鋁、鈦、鉻、鎳、銅、釔、鋯、鈮、鉬、銀、鉭和鎢等金屬或以這些金屬為主要成分的合金的單層或疊層。此外，可以使用氮化鎢、氮化鉬、氮化鈦等金屬氮化物。
導電體511和導電體513等的導電體較佳為被用作半導體裝置500的佈線。因此有時將這些導電體稱為佈線或佈線層。較佳為用插頭543等的插頭連接這些導電體之間。
在本發明的一個實施方式的半導體裝置中，層628所包括的導電體511、導電體513、導電體413、插頭543等可以為兩層以上的疊層結構。圖3A示出其一個例子。圖3A所示的半導體裝置500包括層627至層631。在圖3A中，未圖示層627、層630及層631的詳細結構，其結構例如可以參照圖1等的記載。
圖3B示出圖3A中的由點劃線圍繞的區域。在圖3A的層628中，導電體511包括導電體511a和導電體511a上的導電體511b。同樣地，導電體513包括導電體513a和導電體513a上的導電體513b，導電體413包括導電體413a和導電體413a上的導電體413b，插頭543包括插頭543a和插頭543a上的插頭543b。
導電體511a沿著形成在絕緣體581中的開口部的側面形成，導電體511b較佳為以填埋被導電體511a覆蓋的開口部的方式形成。
導電體511a、導電體413a、導電體513a及插頭543a等下層的導電體較佳為對導電體511b等上層的導電體所包含的元素具有低透過性。例如，導電體513a較佳為抑制導電體513b所包含的元素擴散到絕緣體585等。
此外，導電體511a、導電體413a及導電體513a等下層的導電體與絕緣體581等形成有導電體的絕緣體之間的緊密性較佳為高。
作為一個例子，考慮導電體511b等上層的導電體包含銅的情況。銅具有低電阻率，較佳為用於插頭或佈線等的導電體。另一方面，銅容易擴散，在擴散到半導體元件時有時引起半導體元件的特性下降。作為導電體511a等下層的導電體使用銅透過性低的材料如鉭、氮化鉭、氮化鈦等即可，尤其較佳為使用鉭。
導電體511a、導電體413a、導電體513a及插頭543a等下層的導電體或插頭較佳為對氫或水具有低透過性，這樣可以抑制層627等所包含的氫或水擴散到層629的上方的層。換言之，可以抑制層627等所包含的氫或水經過插頭或導電體擴散到層629的上方的層。由此例如可以抑制電晶體490的特性下降，而可以獲得穩定的特性。作為氫透過性低的材料例如可以使用金屬氮化物，尤其較佳為使用氮化鉭。
導電體511a、導電體413a、導電體513a及插頭543a等下層的導電體的厚度較佳為5nm以上且100nm以下，更佳為10nm以上且70nm以下，進一步較佳為20nm以上且70nm以下。
在此，導電體511a、導電體413a、導電體513a及插頭543a等下層的導電體例如較佳為氫透過性低的材料和銅透過性低的材料的疊層。例如，較佳為使用氮化鉭和鉭的疊層。或者，較佳為使用氮化鈦和鉭的疊層。
考慮作為導電體511a、導電體413a、導電體513a及插頭543a等下層的導電體形成使用氫透過性低的材料的第一導電層和使用銅透過性低的材料的第二導電層的疊層的情況。在此情況下，第一導電層的厚度較佳為5nm以上且50nm以下，更佳為10nm以上且50nm以下，進一步較佳為10nm以上且30nm以下，第二導電層的厚度較佳為5nm以上且50nm以下，更佳為10nm以上且50nm以下，進一步較佳為10nm以上且40nm以下。例如較佳為將第二導電層設置在第一導電層上。第一導電層及第二導電層上也可以設置有第三導電層。
導電體511a、導電體413a、導電體513a及插頭543a等下層的導電體的側壁的厚度與底部的厚度可以不同。例如，側壁和底部中的厚度大的那一個的厚度或具有最大厚度的區域的厚度為5nm以上即可。例如，藉由利用準直濺射法(collimated sputtering method)進行成膜，導電體的覆蓋性有時得到提高，所以是較佳的。當利用準直濺射法時，底部的厚度有時比側壁的厚度厚。例如，底部的厚度有時為側壁的厚度的1.5倍以上或者2倍以上。
導電體511a、導電體413a、導電體513a及插頭543a等下層的導電體的厚度可以小於5nm。例如，較佳為1nm以上且小於5nm，更佳為2nm以上且小於5nm。另外，在作為導電體511a、導電體413a、導電體513a及插頭543a等下層的導電體形成使用氫透過性低的材料的第一導電層和使用銅透過性低的材料的第二導電層的疊層的情況下，第一導電層和第二導電層的厚度都可以小於5nm，例如較佳為1nm以上且小於5nm，更佳為2nm以上且小於5nm。
當將氮化鈦、氮化鉭、鈦、鉭等的材料用於導電體511a、導電體413a及插頭543a等下層的導電體時，有時可以提高與設置該導電體的絕緣體的開口部之間的緊密性。
在此，在導電體511a、導電體413a及插頭543a等下層的導電體為疊層 膜的情況下，作為表面一側的層也可以形成例如包含銅的層。例如，可以層疊氮化鉭、氮化鉭上的鉭以及鉭上的銅的三層。藉由作為導電體511a的表面一側的層形成包含銅的層，例如在導電體511b包含銅的情況下，導電體511b與導電體511a的緊密性有時得到提高。
關於絕緣體581可以參照絕緣體464的記載。另外，絕緣體581可以為單層，也可以為多個材料的疊層。在圖1中示出絕緣體581為絕緣體581a和絕緣體581a上的絕緣體581b的兩層的例子。關於可用於絕緣體581a及絕緣體581b的材料或形成方法分別可以參照可用於絕緣體464a及絕緣體464b的材料或形成方法的記載。
例如，作為絕緣體581a可以使用利用CVD法形成的氮化矽。當氫擴散到半導體裝置500所包括的半導體元件，例如電晶體490等時，該半導體元件的特性有時下降。因此作為絕緣體581a較佳為使用氫的脫離量少的膜。氫的脫離量例如可以藉由熱脫附譜分析法(TDS：Thermal Desorption Spectroscopy)等分析。絕緣體581a的藉由TDS分析在50℃至500℃的範圍內換算為氫原子的氫的脫離量例如為5×1020atoms/cm3以下，較佳為1×1020atoms/cm3以下。或者，絕緣體581a的單位面積的換算為氫原子的氫的脫離量例如為5×1015atoms/cm2以下，較佳為1×1015atoms/cm2以下即可。
絕緣體581b的介電常數較佳為比絕緣體581a低。例如，絕緣體581b的相對介電常數較佳低於4，更佳低於3。此外，例如，絕緣體581b的相對介電常數較佳為絕緣體581a的相對介電常數的0.7倍以下，更佳為0.6倍以下。
絕緣體571較佳為使用雜質的透過性低的絕緣材料形成。例如，絕緣體571的氧透過性較佳為低。此外，例如，絕緣體571的氫透過性較佳為低。此外，例如，絕緣體571的透水性較佳為低。
作為絕緣體571，例如可以使用氧化鋁、氧化鉿、氧化鉭、氧化鋯、鋯鈦酸鉛(PZT)、鈦酸鍶(SrTiO3)或(Ba，Sr)TiO3(BST)、氮化矽等的單層或疊層。另外，例如也可以對這些絕緣體添加氧化鋁、氧化鉍、氧化鍺、氧化鈮、氧化矽、氧化鈦、氧化鎢、氧化釔、氧化鋯、氧化鎵。此外，也 可以對這些絕緣體進行氮化處理形成氧氮化物。還可以在上述絕緣體上層疊氧化矽、氧氮化矽或氮化矽。尤其是，氧化鋁對水或氫具有優良的阻擋性，所以是較佳的。
此外，作為絕緣體571，例如可以使用碳化矽、碳氮化矽、碳氧化矽等。
作為絕緣體571，也可以層疊水或氫的透過性低的材料的層和包含其他絕緣材料的層。例如，也可以使用包含氧化矽或氧氮化矽的層、包含金屬氧化物的層等的疊層。
例如，當半導體裝置500包括絕緣體571時，可以抑制導電體513和導電體413等所包含的元素擴散到絕緣體571及其下方的層(絕緣體584、絕緣體581、層627等)。
在絕緣體571的介電常數比絕緣體584高的情況下，絕緣體571的厚度較佳為比絕緣體584小。例如，絕緣體584的相對介電常數較佳為絕緣體571的相對介電常數的0.7倍以下，更佳為0.6倍以下。例如，絕緣體571的厚度較佳為5nm以上且200nm以下，更佳為5nm以上且60nm以下，絕緣體584的厚度較佳為30nm以上且800nm以下，更佳為50nm以上且500nm以下。例如，絕緣體571的厚度較佳為絕緣體584的厚度的三分之一。
圖4為示出半導體裝置500的組件的一部分的剖面圖。圖4示出絕緣體464b、以嵌入絕緣體464b的方式形成的插頭541、絕緣體464b上的絕緣體581、插頭541及絕緣體464b上的導電體511、絕緣體581上的絕緣體584、絕緣體584上的絕緣體571、以嵌入絕緣體584及絕緣體571的方式形成且位於導電體511上的插頭543、絕緣體571上的絕緣體585、插頭543及絕緣體571上的導電體513。在圖4所示的剖面中，插頭543的頂面的最高區域的高度641較佳為比絕緣體571的頂面的最高區域的高度642高。
如圖4所示，導電體511、導電體513及插頭543的角部可以帶弧形。另外，當形成用來形成導電體513的開口部時，絕緣體571的一部分有時被去除。在此情況下，在圖4所示的剖面中，導電體513的底面的最低區域的高度643較佳為比高度642低。
在此，作為一個例子，將氮化矽用於絕緣體464a並將碳氮化矽用於絕緣體581a。在此，作為絕緣體571a和絕緣體571中的至少一個使用氫透過性低的材料。藉由作為導電體513b例如使用氮化鈦，可以抑制氮化矽或碳氮化矽所包含的氫擴散到電晶體490。
〈層629〉
層629包括電晶體490、插頭544及插頭544b等的插頭。插頭544及插頭544b等的插頭連接到層628所包括的導電體513、電晶體490所包括的閘極電極、源極電極或者汲極電極。
電晶體490包括半導體層406。半導體層406包含半導體材料。作為半導體材料，例如可以舉出氧化物半導體材料、矽、鍺、鎵和砷等半導體材料、包含矽、鍺、鎵、砷或鋁等的化合物半導體材料或者有機半導體材料等。半導體層406尤其較佳為包含氧化物半導體。
圖5A示出圖1所示的電晶體490的俯視圖。圖5B示出對應於圖5A所示的點劃線E1-E2和點劃線E3-E4的剖面圖。層625可以為基板，也可以為在其上形成有絕緣體或導電體的基板。
如圖1所示，電晶體490較佳為包括導電體413和導電體413上的絕緣體571a。
在圖1所示的電晶體490中，半導體層406由氧化物層406a、氧化物層406b及氧化物層406c這三層形成。電晶體490包括：絕緣體571a；絕緣體571a上的絕緣體402；絕緣體402上的氧化物層406a；氧化物層406a上的氧化物層406b；氧化物層406b上的導電體416a及導電體416b；接觸於氧化物層406b的頂面及側面、導電體416a的頂面及導電體416b的頂面的氧化物層406c；氧化物層406c上的絕緣體412；絕緣體412上的絕緣體408；以及絕緣體408上的絕緣體591。導電體404較佳為隔著絕緣體412形成在導電體416a與導電體416b之間的區域(分離的區域)的上方。
導電體416a及導電體416b較佳為被用作電晶體490的源極電極或汲極 電極。導電體404較佳為被用作電晶體490的閘極電極。層628所包括的導電體413也可以被用作電晶體490的閘極電極。例如，可以將導電體404用作第一閘極電極並將導電體413用作第二閘極電極。
作為絕緣體571a例如可以使用作為絕緣體571而示出的材料的單層或疊層。在此，當電晶體490在半導體層406與導電體413之間具有電荷俘獲層時，可以在該電荷俘獲層中俘獲電荷，而可以控制電晶體490的臨界值，所以是較佳的。因此，絕緣體571a較佳為包括電荷俘獲層。注意，在本說明書中，臨界值例如是指形成通道時的閘極電壓。臨界值例如可以是如下閘極電壓(Vg)：在以橫軸表示閘極電壓(Vg)且以縱軸表示汲極電流Id的平方根，而標繪出的曲線(Vg-Id特性)中，將具有最大傾斜度的切線外推時的直線與汲極電流Id的平方根為0(Id為0A)處的交叉點的閘極電壓(Vg)。
電荷俘獲層可以使用作為絕緣體571而示出的材料。此外，電荷俘獲層例如較佳為使用氧化鉿或氮化矽。或者，電荷俘獲層也可以使用包含金屬簇的絕緣膜。藉由在電荷俘獲層中俘獲電子，有時可以將電晶體490的臨界值向正方向漂移。
絕緣體571a也可以為容易俘獲電荷的層和不容易透過雜質的層的疊層。例如，作為容易俘獲電荷的層可以形成氧化鉿，在其上作為不容易透過雜質的層層疊氧化鋁。或者，也可以在氧化鋁上形成氧化鉿。
或者，可以對氧化鉿和氧化鋁追加氧化矽而形成三層結構。此時，可以以任何順序層疊這三個層。
另外，藉由作為絕緣體571a中的下層使用氧化矽，有時可以提高電晶體490的特性及可靠性，所以是較佳的。例如，在絕緣體571a中，也可以將氧化矽用於下層並將氧化鉿用於上層。或者，也可以採用氧化矽、其上的氧化鉿和其上的氧化鋁的三層結構。在此，示出用於絕緣體571a及絕緣體402的材料的例子。例如，可以採用作為絕緣體571a使用氧化矽和氧化矽上的氧化鉿的兩層並作為絕緣體402使用氧化矽的結構。
當半導體裝置500包括絕緣體571或絕緣體571a時，可以抑制層627所包含的氫或水等擴散到電晶體490。此外，可以抑制導電體511、導電體513及導電體413等的導電體或插頭543等的插頭所包含的元素擴散到電晶體490。此外，可以抑制導電體513等所包含的元素擴散到層627。另外，當半導體裝置500包括絕緣體408時，可以抑制來自絕緣體408的上方的雜質如氫或水的擴散。
例如，當電晶體490包含氧化物半導體時，藉由抑制氫擴散到該氧化物半導體，有時可以抑制電晶體的特性下降。
注意，半導體裝置500有時沒有設置絕緣體571a，但是較佳為設置有絕緣體571a。
作為導電體416a及導電體416b，例如可以使用作為導電體511等而示出的材料。
另外，當作為導電體416a及導電體416b，例如使用鎢或鈦等容易與氧鍵合的材料時，有時形成該材料的氧化物而在半導體層406中的與導電體416a及導電體416b接觸的區域及其附近增加氧缺陷。注意，當氫鍵合到氧缺陷時，該區域的載子密度提高而降低電阻率。
導電體416a及導電體416b較佳為包含對與導電體416a及導電體416b的頂面接觸的插頭544b所包含的元素具有低透過性的材料。
導電體416a及導電體416b可以為疊層膜。例如，導電體416a及導電體416b為第一層和第二層的疊層。在此，在氧化物層406b上形成第一層，並在第一層上形成第二層。第一層例如使用鎢，第二層例如使用氮化鉭。在此，插頭544b等例如使用銅。銅具有低電阻率，較佳為用於插頭或佈線等的導電體。另一方面，銅容易擴散，在擴散到電晶體的半導體層或閘極絕緣膜等時有時引起電晶體的特性下降。當導電體416a及導電體416b包含氮化鉭時，有時可以抑制插頭544b等所包含的銅擴散到氧化物層406b。
本發明的一個實施方式的半導體裝置500在插頭或佈線等包含帶來半 導體元件的特性下降的元素及化合物時較佳為具有抑制該元素或化合物擴散到半導體元件的結構。
絕緣體408可以使用作為絕緣體571而示出的材料。此外，如在後面說明那樣，當形成絕緣體408時，較佳為對絕緣體408與其下的膜之間的介面及其附近供應過量氧。
藉由作為絕緣體571、絕緣體571a及絕緣體408使用氧透過性低的材料，可以抑制電晶體490中的氧向外擴散(例如，擴散到絕緣體571的下方的層或絕緣體408的上方的層)。因此，有時可以高效地對電晶體490供應氧。例如，當電晶體490包含氧化物半導體時，藉由使對該氧化物半導體的氧的供應變得容易，有時可以提高電晶體的特性。
〈層630〉
層630包括絕緣體592、導電體514等的導電體以及插頭545等的插頭。插頭545等連接到導電體514等的導電體。
〈層631〉
層631包括電容元件150。電容元件150包括導電體516、導電體517以及絕緣體572。絕緣體572具有夾在導電體516與導電體517之間的區域。層631較佳為包括絕緣體594及導電體517上的插頭547。插頭547較佳為以嵌入絕緣體594的方式形成。層631較佳為包括連接到層630所包括的插頭的導電體516b及導電體516b上的插頭547b。
層631也可以包括連接到插頭547或插頭547b的佈線層。在圖1所示的例子中，佈線層包括連接到插頭547或插頭547b的導電體518等、導電體518上的插頭548、絕緣體595、插頭548上的導電體519以及導電體519上的絕緣體599。插頭548較佳為以嵌入絕緣體595的方式形成。絕緣體599在導電體519上具有開口部。
〈電晶體490〉
圖5A示出圖1所示的電晶體490的俯視圖。圖5B示出對應於圖5A所示的點劃線E1-E2和點劃線E3-E4的剖面圖。
如圖5B所示，可以由導電體404的電場電圍繞氧化物層406b(將由導電體的電場電圍繞半導體的電晶體結構稱為surrounded channel(s-channel)結構)。因此，有時在整個氧化物層406b中(塊內)形成通道。在s-channel結構中，可以使大電流流過電晶體的源極與汲極間，由此可以提高導通時的電流(通態電流，on-state current)。
由於可以得到高通態電流，因此s-channel結構可以說是適合於微型電晶體的結構。因為可以使電晶體微型化，所以包括該電晶體的裝置可以具有高集成度及高密度。例如，電晶體包括其通道長度較佳為40nm以下，更佳為30nm以下，進一步較佳為20nm以下的區域，並且，電晶體包括其通道寬度較佳為40nm以下，更佳為30nm以下，進一步較佳為20nm以下的區域。
電晶體490可以具有圖6A和圖6B或圖7A和圖7B所示的結構代替圖5A和圖5B所示的結構。
圖6A和圖6B所示的電晶體490與圖5A和圖5B的不同之處在於氧化物層406c、絕緣體412、導電體404及絕緣體408的結構。圖6A示出電晶體490的俯視圖。圖6B示出對應於圖6A所示的點劃線E1-E2和點劃線E3-E4的剖面圖。圖6B所示的電晶體490包括：層625；層625上的絕緣體402；絕緣體402上的氧化物層406a；氧化物層406a上的氧化物層406b；氧化物層406b上的導電體416a及導電體416b；接觸於氧化物層406b的頂面的氧化物層406c；氧化物層406c上的絕緣體412；絕緣體412上的導電體404；導電體416a及導電體416b上的絕緣體591；以及絕緣體591及導電體404上的絕緣體408。
如圖6B所示，絕緣體412較佳為層疊在氧化物層406c上，氧化物層406c及絕緣體412較佳為形成在絕緣體591的開口部的側面。另外，導電體404較佳為以填埋被氧化物層406c及絕緣體412覆蓋的開口部的方式形成。導電體404較佳為隔著絕緣體412形成在導電體416a與導電體416b之間的區域(分離的區域)的上方。
圖7A和圖7B所示的電晶體490與圖6A和圖6B的不同之處在於氧化物層406c、絕緣體412及導電體404的結構。圖7A示出電晶體490的俯視圖。圖7B示出對應於圖7A所示的點劃線E1-E2和點劃線E3-E4的剖面圖。在圖7B所示的電晶體490中，絕緣體412層疊在氧化物層406c上。另外，氧化物層406c以與絕緣體591的開口部的側面及絕緣體591的頂面接觸的方式形成。絕緣體412形成在氧化物層406c上。導電體404以填埋被氧化物層406c及絕緣體412覆蓋的開口部的方式形成。導電體404隔著氧化物層406c及絕緣體412形成在絕緣體591的頂面上。絕緣體408以與導電體404的頂面接觸的方式設置。絕緣體408較佳為與導電體404的側面的至少一部分接觸。
〈電晶體490的變形例子〉
圖38A是電晶體490的俯視圖。圖38B示出對應於圖38A所示的點劃線C1-C2及點劃線C3-C4的剖面。
圖38B所示的電晶體490包括：絕緣體402；絕緣體402上的氧化物層406a；氧化物層406a上的氧化物層406b；與氧化物層406a的側面以及氧化物層406b的頂面及側面接觸的導電體416a及導電體416b；與氧化物層406a的側面、氧化物層406b的頂面及側面、導電體416a的頂面及側面以及導電體416b的頂面及側面接觸的氧化物層406c；氧化物層406c上的絕緣體412；以及絕緣體412上的導電體404。
圖39A是電晶體490的俯視圖。圖39B是對應於圖39A所示的點劃線G1-G2及點劃線G3-G4的剖面圖。
圖39A和圖39B所示的電晶體490包括：絕緣體402；絕緣體402的凸部上的氧化物層406a；氧化物層406a上的氧化物層406b；氧化物層406b上的氧化物層406c；與氧化物層406a、氧化物層406b及氧化物層406c接觸且彼此分離地配置的導電體416a及導電體416b；氧化物層406c、導電體416a及導電體416b上的絕緣體412；絕緣體412上的導電體404；以及導電體416a、導電體416b、絕緣體412及導電體404上的絕緣體408。
絕緣體412在G3-G4剖面中至少與氧化物層406b的側面接觸。此外， 導電體404在G3-G4剖面中至少隔著絕緣體412面對氧化物層406b的頂面及側面。
另外，如圖40A所示，氧化物層406c的端部與絕緣體412的端部也可以不對齊。另外，如圖40B所示，導電體404的端部、氧化物層406c的端部及絕緣體412的端部也可以大致對齊。
圖41A是電晶體490的俯視圖的一個例子。圖41B示出對應於圖41A的點劃線F1-F2及點劃線F3-F4的剖面圖的一個例子。注意，在圖41A中，為了明確起見，省略一些組件如絕緣體等。
圖41A和圖41B所示的電晶體490不包括導電體416a及導電體416b，且導電體426a及導電體426b與氧化物層406b接觸。此時，較佳為在氧化物層406b和/或氧化物層406a的至少與導電體426a及導電體426b接觸的區域設置低電阻區域423a(低電阻區域423b)。低電阻區域423a及低電阻區域423b例如可以藉由將導電體404等用作遮罩並對氧化物層406b和/或氧化物層406a添加雜質來形成。另外，也可以將導電體426a及導電體426b設置於氧化物層406b的孔(打穿的部分)或者凹部(沒有打穿的部分)中。藉由將導電體426a及導電體426b設置於氧化物層406b的孔或凹部中，導電體426a及導電體426b與氧化物層406b的接觸面積變大，因此能夠降低接觸電阻的影響。亦即，能夠提高電晶體的通態電流。
圖42A和圖42B是本發明的一個實施方式的電晶體490的俯視圖及剖面圖。圖42A是俯視圖，圖42B是對應於圖42A所示的點劃線I1-I2以及點劃線I3-I4的剖面圖。另外，在圖42A的俯視圖中，為了明確起見，省略一些組件。
圖42A和圖42B所示的電晶體490包括：層625上的導電體614；導電體614上的絕緣體612：絕緣體612上的氧化物層606a；氧化物層606a上的氧化物層606b；氧化物層606b上的氧化物層606c；與氧化物層606a、氧化物層606b及氧化物層606c接觸且彼此分離地配置的導電體616a及導電體616b；以及氧化物層606c、導電體616a及導電體616b上的絕緣體618。另外，導電體614隔著絕緣體612面對氧化物層606b的底面。此外，絕緣體 612也可以具有凸部。另外，也可以不設置氧化物層606a。另外，也可以不設置絕緣體618。
氧化物層606b具有電晶體490的通道形成區域的功能。另外，導電體614具有電晶體490的第一閘極電極(也稱為前閘極電極)的功能。另外，導電體616a及導電體616b具有電晶體490的源極電極及汲極電極的功能。
絕緣體618較佳為包含過量氧的絕緣體。
關於導電體614，參照導電體404的記載。關於絕緣體612，參照絕緣體412的記載。關於氧化物層606a，參照氧化物層406a的記載。關於氧化物層606b，參照氧化物層406b的記載。關於氧化物層606c，參照氧化物層406c的記載。關於導電體616a及導電體616b，參照導電體416a及導電體416b的記載。關於絕緣體618，參照絕緣體402的記載。
因此，有時可以認為圖42A和圖42B所示的電晶體490與圖5A及圖5B所示的電晶體490僅有部分結構不同。明確而言，圖42A和圖42B所示的電晶體490的結構類似於從圖5A及圖5B所示的電晶體490中去掉導電體404的結構。因此，關於圖42A和圖42B所示的電晶體490，可以適當地參照圖5A及圖5B所示的電晶體490的說明。
電晶體490也可以包括隔著絕緣體618與氧化物層606b重疊的導電體。該導電體用作電晶體490的第二閘極電極。關於該導電體，參照導電體413的記載。另外，也可以使用該第二閘極電極形成s-channel結構。
另外，也可以在絕緣體618上設置有顯示元件。例如，也可以設置有像素電極、液晶層、共用電極、發光層、有機EL層、陽極、陰極等。顯示元件例如與導電體616a等連接。
另外，也可以在氧化物層上設置能夠用作通道保護膜的絕緣體。另外，如圖43A和圖43B所示，也可以在導電體616a及導電體616b與氧化物層606c之間設置絕緣體619。在此情況下，導電體616a(導電體616b)與氧化物層606c藉由絕緣體619中的開口部連接。關於絕緣體619，可以參照 絕緣體618的記載。
在圖42B及圖43B中，也可以在絕緣體618上設置導電體613。圖44A和圖44B示出此時的例子。關於導電體613，參照導電體413的記載。另外，可以對導電體613供應與導電體614相同的電位或信號，也可以對導電體613供應與導電體614不同的電位或信號。例如，也可以對導電體613供應固定電位來控制電晶體490的臨界電壓。亦即，導電體613可以具有第二閘極電極的功能。
〈電晶體491〉
接著，對電晶體491至電晶體493進行說明。
電晶體491包括：通道形成區域407；基板400上的絕緣體462；絕緣體462上的導電體454；與導電體454的側面接觸的絕緣體470；位於基板400中且不與導電體454及絕緣體470重疊的區域476；位於基板400中且與絕緣體470重疊的區域474。區域476是低電阻層，並較佳為用作電晶體491的源極區域或汲極區域。此外，區域474較佳為用作LDD(輕摻雜汲極)區域。
電晶體491可以為p通道電晶體或n通道電晶體。根據電路結構或驅動方法使用適當的電晶體即可。
基板400例如較佳為包含矽類半導體等半導體，較佳為包含單晶矽。或者，也可以包含Ge(鍺)、SiGe(矽鍺)、GaAs(砷化鎵)、GaAlAs(鎵鋁砷)等。此外，也可以使用具有晶格畸變的矽。此外，電晶體491也可以是使用GaAs和AlGaAs等的HEMT(High Electron Mobility Transistor：高電子移動率電晶體)。
區域476較佳為包含磷等賦予n型導電性的元素或硼等賦予p型導電性的元素。
作為導電體454的材料可以使用包含磷等賦予n型導電性的元素或硼等賦予p型導電性的元素的矽等半導體材料、金屬材料、合金材料或金屬氧 化物材料等導電材料。較佳為使用兼具耐熱性和導電性的鎢或鉬等高熔點材料，尤其較佳為使用鎢。
圖1和圖2所示的電晶體491是採用淺溝槽隔離(STI：Shallow Trench Isolation)法等實現元件分離的例子。明確而言，在圖1中，藉由蝕刻等在基板400中形成溝槽，將含有氧化矽等的絕緣物填埋於該溝槽中，然後利用蝕刻等部分去除該絕緣物來形成元件分離區域460，使用該元件分離區域460使電晶體491元件分離。
在位於溝槽以外的區域的基板400的凸部中設置有電晶體491的區域476、區域474以及通道形成區域407。再者，電晶體491還包括覆蓋通道形成區域407的絕緣體462以及隔著絕緣體462與通道形成區域407重疊的導電體454。
在電晶體491中，藉由使通道形成區域407中的凸部的側部及上部隔著絕緣體462與導電體454重疊，可以使載子流過包括通道形成區域407的側部及上部的較廣的範圍。由此，可以縮小電晶體491在基板上所占的面積，並可以增加電晶體491中的載子的移動量。其結果是，可以在增加電晶體491的通態電流的同時提高場效移動率。當將通道形成區域407中的凸部的通道寬度方向上的長度(通道寬度)設定為W並將通道形成區域407中的凸部的厚度設定為T時，當厚度T與通道寬度W之比(T/W)的縱橫比較高時，載子流過的範圍變得更廣，因此可以增加電晶體491的通態電流並提高場效移動率。
當電晶體491使用塊狀半導體基板時，縱橫比較佳為0.5以上，更佳為1以上。
如圖34A所示，電晶體491也可以在基板400中不設置凸部。此外，如圖34B所示，電晶體491也可以使用SOI(Silicon On Insulator：絕緣層上覆矽)基板形成。
關於電晶體492及電晶體493，參照電晶體491的記載即可。
[半導體裝置的變形例子]
接著，示出半導體裝置500的與圖1不同的結構實例。
圖8示出半導體裝置500的剖面。圖8所示的半導體裝置500包括層627至層631。在此，為了簡化起見，未圖示層630及層631的詳細結構。圖8所示的半導體裝置500與圖1的不同之處在於層628的結構。
圖1所示的層628在插頭543上設置有導電體513。導電體513例如被用作佈線等。而圖8所示的導電體613兼用作插頭543和導電體513。或者，導電體613具有插頭543和導電體513一體化的結構。如圖4或圖8所示，半導體裝置500所包括的導電體511的底面的位置可以比絕緣體464b的頂面的位置低。
導電體613等的導電體可以為多個導電體的疊層。例如，可以為導電體613a及導電體613b的疊層。圖9A示出圖8中的導電體613為導電體613a和導電體613b的疊層的例子。圖9B示出圖9A中由點劃線圍繞的區域。
關於可用於導電體613、導電體613a及導電體613b的材料分別可以參照導電體513、導電體513a及導電體513b的記載。
導電體513、插頭543、導電體613等的導電體或插頭可以具有帶弧形的形狀。圖10示出在圖9B所示的剖面中導電體613等的角部帶弧形的例子。
如圖11所示，半導體裝置500也可以在絕緣體581上設置有絕緣體571且在絕緣體571上設置有絕緣體584。
另外，如圖12所示，半導體裝置500也可以在絕緣體581上設置有絕緣體571b，在絕緣體571b上設置有絕緣體584，並且，在絕緣體584上設置有絕緣體571。關於絕緣體571b，參照絕緣體571的記載。
在絕緣體571b的介電常數比絕緣體584高的情況下，絕緣體571b的厚度較佳為比絕緣體584小。例如，絕緣體571b的厚度較佳為5nm以上且 200nm以下，更佳為5nm以上且60nm以下，絕緣體584的厚度較佳為30nm以上且800nm以下，更佳為50nm以上且500nm以下。例如，絕緣體571b的厚度較佳為絕緣體584的厚度的三分之一。
接著，圖13示出將圖6A和圖6B所示的結構用於半導體裝置500所包括的電晶體490的例子。
圖13所示的半導體裝置500包括層627至層631。在此，未圖示層627及層631的詳細結構。關於層628，可以參照圖9A和圖9B等的記載。
在圖1等所示的例子中，層629中的電晶體490上設置有絕緣體408，在絕緣體408上設置有絕緣體591。絕緣體591的頂面被平坦化。而在圖13中，設置有覆蓋電晶體490的至少一部分的絕緣體591，在其頂面被平坦化的絕緣體591上設置有絕緣體408。
此外，圖13所示的半導體裝置500在絕緣體408上設置有層630。層630在絕緣體408上設置有絕緣體592。絕緣體592包括絕緣體592a、絕緣體592a上的絕緣體592b以及絕緣體592b上的絕緣體592c。此外，在圖13中，插頭544及插頭544b在絕緣體408上具有凸部，導電體514等較佳為位於該凸部的上部或側部。導電體514等較佳為以覆蓋插頭544及插頭544b的方式形成。導電體514等上以覆蓋插頭544c的方式形成有連接到層631的導電體等的插頭。
在圖13所示的半導體裝置500中，插頭544c設置在電晶體490所包括的導電體404上且與其接觸。插頭544c在絕緣體408上具有凸部，該凸部的上部或側部設置有導電體。
藉由將絕緣體408形成在被平坦化的表面上，有時例如可以提高絕緣體408的覆蓋性，而可以進一步降低氫透過性，所以是較佳的。此外，由於絕緣體408的阻擋性得到提高，所以有時可以將絕緣體408形成得薄。
〈電容元件〉
在圖14所示的例子中，以與圖13所示的電晶體490相鄰的方式設置電 容元件150，其中，將形成在絕緣體591的開口部中的導電體404b用作電容元件150的一個電極，將絕緣體408用作電容元件150的電介質，將絕緣體408上的導電體用作電容元件150的另一個電極。導電體404b與導電體404可以以相同製程製造。
圖1所示的電容元件150也可以具有圖15A至圖15C所示的結構。
圖15A所示的電容元件150包括：絕緣體592；導電體514；插頭545；絕緣體592及插頭545上的導電體516；導電體516上的絕緣體572；以及絕緣體572上的導電體517。關於絕緣體592、導電體514及插頭545可以參照圖1的說明。另外，如圖15A至圖15C所示，導電體517可以為導電體517a和導電體517b的兩層結構。關於導電體517a及導電體517b例如可以參照導電體511a及導電體511b的記載。
在圖15A所示的電容元件150中，導電體516形成在絕緣體593的凹部內。在導電體516及絕緣體593上形成將成為絕緣體572及導電體517a的膜，以填埋凹部的方式形成將成為導電體517b的膜，然後使用遮罩形成導電體517b、導電體517a及絕緣體572。
與圖15A不同的是，圖15B所示的電容元件150在導電體516與插頭545之間設置有導電體515。
如圖15C所示，導電體516等也可以形成在絕緣體592的凹部內。在圖15C中，絕緣體592與導電體516的底部及側部的一部分接觸。絕緣體593與導電體516的側部接觸。另外，如圖15C所示，絕緣體592與絕緣體593之間也可以設置有絕緣體581c。關於絕緣體581c例如可以參照絕緣體581a等的記載。
[半導體裝置的製造方法]
接著，參照圖16A至圖26B對本發明的一個實施方式的半導體裝置的製造方法進行說明。
參照圖16A至圖19B對圖1所示的半導體裝置500的製造方法進行說 明。在此，對層628至層630的製造方法進行說明。
在層627上形成絕緣體581。此後，在絕緣體581上形成遮罩207(參照圖16A)。遮罩207例如可以利用光微影法使用光阻劑形成。此外，也可以形成包括無機膜或金屬膜的硬遮罩。
接著，利用遮罩207對絕緣體581的一部分進行蝕刻，來形成開口部(參照圖16B)。接著，去除遮罩207，此後，在該開口部內及絕緣體581上形成導電體511d(參照圖16C)。
接著，藉由以使其表面平坦化的方式去除導電體511d，使絕緣體581露出而形成導電體511等的導電體(參照圖16D)。較佳為利用化學機械拋光(Chemical Mechanical Polishing：CMP)法等拋光法去除導電體511d。或者，也可以利用乾蝕刻。例如，可以利用回蝕等的方法。在利用CMP法等拋光法時，有時導電體511d的拋光速度在樣本的面內不均勻。在此情況下，在拋光速度較快的部分中，有時絕緣體581的露出時間變長。較佳為與導電體511d的拋光速度相比絕緣體581的拋光速度更慢。藉由使絕緣體581的拋光速度變慢，在導電體511d的拋光製程中，絕緣體581可以用作拋光的停止膜。此外，可以提高絕緣體581的表面的平坦性。
在此，CMP法是一種對被加工物的表面藉由化學、機械的複合作用進行平坦化的方法。一般而言，在拋光台上貼附砂布，且一邊在被加工物與砂布之間供應漿料(拋光劑)，一邊將拋光台和被加工物分別旋轉或搖動，來由漿料與被加工物表面之間的化學反應以及砂布與被加工物的機械拋光的作用對被加工物的表面進行拋光。
在CMP法中，作為砂布例如可以使用聚氨酯泡沫、不織布、絨面革等。此外，作為磨粒例如可以使用二氧化矽(氧化矽)、氧化鈰、氧化錳、氧化鋁等。此外，作為二氧化矽例如可以使用氣相法二氧化矽、膠體二氧化矽。
為了容易去除被加工物或使漿料溶液穩定，有時需要調整用於CMP法的漿料的pH。例如，在使用酸性的漿料時，用作停止膜的絕緣體581較佳為對酸具有高耐性。此外，在使用鹼性的漿料時，絕緣體581較佳為對鹼 具有高耐性。
此外，作為漿料中的氧化劑例如也可以使用過氧化氫等。
這裡，作為一個例子，說明導電體511d包含鎢且絕緣體581包含氧化矽的情況。作為漿料中的磨粒例如較佳為使用氣相法二氧化矽、膠體二氧化矽。此外，例如較佳為使用酸性的漿料，例如作為氧化劑較佳為使用過氧化氫水。
接著，在絕緣體581及導電體511上形成絕緣體584，在絕緣體584上形成絕緣體571，並且在絕緣體571上形成絕緣體585a(參照圖16E)。在圖16A至圖19B所示的例子中，絕緣體585為絕緣體585a和絕緣體585b的疊層。絕緣體585a及絕緣體585b可以使用相同材料形成，也可以使用不同材料形成。
絕緣體571可以藉由濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法或PLD法等形成。在此，作為一個例子，作為絕緣體571藉由濺射法形成氧化鋁。
接著，在絕緣體585a上形成遮罩，在絕緣體585a、絕緣體571及絕緣體584中形成開口部(參照圖17A)。此後，去除遮罩，在該開口部中及絕緣體585a上形成導電體，以使其表面平坦化的方式去除該導電體，由此形成插頭543等的插頭(參照圖17B)。在此，例如，作為插頭543等使用包含鎢的層，作為絕緣體585a使用包含氧化矽的層。由此，當藉由CMP法去除將成為插頭543的導電體時，有時可以抑制絕緣體585a的蝕刻速率。因此，有時可以提高絕緣體585a的表面的平坦性。另外，有時可以減少插頭543等的插頭的高度的偏差。
接著，在絕緣體585a及插頭543上形成絕緣體585b，來形成絕緣體585(參照圖17C)。此後，在絕緣體585上形成遮罩，使用該遮罩在絕緣體585中形成開口部(參照圖17D)。當在絕緣體585中形成開口部時，例如可以利用乾蝕刻或濕蝕刻等。當形成開口部時，如果插頭543的蝕刻速率比絕緣體585的蝕刻速率慢，如圖17D所示，插頭543等的插頭在開口部內形 成凸部。
接著，去除遮罩，在絕緣體585的開口部內及絕緣體585上形成導電體，以使其表面平坦化的方式去除該導電體，由此形成導電體513和導電體413等的導電體。此後，形成絕緣體571a(參照圖18A)。關於絕緣體571a的成膜方法可以參照絕緣體571的記載。
接著，在絕緣體571a上形成電晶體490。首先，形成絕緣體402。接著，形成將成為氧化物層406a的第一氧化物，在第一氧化物上形成將成為氧化物層406b的第二氧化物，此後，形成將成為導電體416a等的第一導電體。此後，將第一導電體用作硬遮罩對第一氧化物及第二氧化物進行加工，來形成氧化物層406a及氧化物層406b。加工例如可以利用乾蝕刻等進行。
接著，對第一導電體進行加工，來形成導電體416a及導電體416b。然後，形成氧化物層406c及絕緣體412。此後，形成導電體404，由此製造電晶體490。
絕緣體402以包含過量氧的方式形成即可。或者，也可以在形成絕緣體402之後添加氧。例如，在如下條件下添加氧即可：利用離子植入法；加速電壓為2kV以上且100kV以下；並且劑量為5×1014ions/cm2以上且5×1016ions/cm2以下。
另外，也可以在形成將成為氧化物層406a的第一氧化物之後添加氧。
另外，也可以在形成將成為氧化物層406b的第二氧化物之後進行加熱處理。加熱處理可以以250℃以上且650℃以下，較佳為以300℃以上且500℃以下，更佳為350℃以上且450℃以下的溫度進行。加熱處理在惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。加熱處理也可以在減壓狀態下進行。或者，作為加熱處理，也可以在惰性氣體氛圍下進行加熱處理之後，在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行加熱處理以填補脫離的氧。藉由進行加熱處理，可以提高氧化物層406a及氧化物層406b的結晶性，並可以去除氫或水等雜質。當進行加熱處理時，有可能氫或水從絕緣體402的下方的層的材 料脫離而擴散到氧化物層406b。
作為形成將成為氧化物層406a、氧化物層406b及氧化物層406c的膜的方法，例如可以利用濺射法、CVD法、MBE法、PLD法或ALD法等。另外，在作為將成為氧化物層406a、氧化物層406b及氧化物層406c的膜藉由MOCVD法形成In-Ga-Zn氧化物層的情況下，作為源氣體可以使用三甲基銦、三甲基鎵及二甲基鋅等。注意，不侷限於上述源氣體的組合，也可以使用三乙基銦等代替三甲基銦。另外，也可以使用三乙基鎵等代替三甲基鎵。此外，還可以使用二乙基鋅等代替二甲基鋅。此外，作為氧化物層406a、氧化物層406b及氧化物層406c的乾蝕刻的氣體，例如可以使用甲烷(CH4)及氬(Ar)的混合氣體等。
接著，在電晶體490上形成絕緣體408(參照圖18B)。關於絕緣體408的製造方法可以參照絕緣體571的記載。圖18C為圖18B中由點劃線圍繞的區域的放大圖。
例如，當藉由濺射法形成絕緣體408時，在絕緣體408與絕緣體408的被形成面的介面及其附近形成混合兩者的混合層，所以是較佳的。明確而言，在絕緣體408與絕緣體402或者絕緣體408與絕緣體412的介面及其附近形成混合層145。
在本實施方式中，藉由濺射法作為絕緣體408形成氧化鋁。作為濺射氣體使用含氧的氣體。
混合層145包含濺射氣體的一部分。在本實施方式中，作為濺射氣體使用含氧的氣體，因此混合層145包含氧。因此，混合層145包含過量氧。
接著，進行加熱處理。加熱處理以較佳為200℃以上且500℃以下，更佳為300℃以上且450℃以下，進一步較佳為350℃以上且400℃以下的溫度下進行即可。
藉由進行加熱處理，混合層145所包含的氧擴散。在此，混合層145所包含的過量氧經過絕緣體402及絕緣體412等擴散到氧化物層406a、氧 化物層406b及氧化物層406c。藉由作為絕緣體408、絕緣體571及絕緣體571a使用不容易透過氧的材料，可以有效地將混合層145所包含的過量氧經過絕緣體402及絕緣體412等擴散到氧化物層406a、氧化物層406b及氧化物層406c。在圖19A中，由箭頭表示混合層145所包含的過量氧擴散的狀態。藉由使過量氧移動到氧化物層406b等，可以減低氧化物層406b等的缺陷(氧缺陷)。
接著，在絕緣體408上形成絕緣體591。此後，在絕緣體591、絕緣體408、絕緣體402及絕緣體571a中形成開口部，在該開口部中形成插頭544和插頭544b等的插頭(參照圖19B)。此後，形成層630及層631，來製造圖1所示的半導體裝置500。
接著，參照圖20A至圖21C說明圖8或圖9A和圖9B等所示的半導體裝置500包括導電體613時的層628的製造方法。在此，作為一個例子，對圖9A和圖9B的半導體裝置500的製造方法進行說明。
首先，在層627上形成絕緣體581和導電體511等。此後，在絕緣體581上形成絕緣體584，在絕緣體584上形成絕緣體571，並且在絕緣體571上形成絕緣體585。此後，在絕緣體585上形成遮罩，使用該遮罩在絕緣體585中形成開口部(參照圖20A)。當在絕緣體585中形成開口部時，在絕緣體571的蝕刻速率比絕緣體585的蝕刻速率慢的情況下，可以抑制絕緣體571的厚度減小，當在絕緣體571及絕緣體584中形成開口部時有時容易控制蝕刻時間，因此有時可以縮短直到導電體511露出為止的時間，所以是較佳的。此後，去除該遮罩。
接著，在絕緣體585上及絕緣體585的開口部內的絕緣體571上形成遮罩208(參照圖20B)。在絕緣體571的蝕刻速率比絕緣體584慢的情況下，絕緣體571有時被用作對絕緣體584進行蝕刻時使用的硬遮罩。
接著，使用遮罩208對絕緣體571及絕緣體584進行蝕刻，來形成開口部(參照圖20C)。
接著，去除遮罩208，然後在絕緣體585的開口部內、絕緣體571及絕 緣體584的開口部內以及絕緣體585上形成將成為導電體613a或導電體413a的導電體613d(參照圖21A)。
接著，在導電體613d上形成將成為導電體613b或導電體413b的導電體613e(參照圖21B)。
在此，作為一個例子，採用導電體613d為依次層疊氮化鉭、鉭及銅的結構。在此，有時將用作導電體613d中的上層的銅稱為“銅種子層”。氮化鉭例如藉由濺射法形成即可。銅例如藉由CVD法或濺射法形成即可。導電體613d可以為銅-錳合金層。另外，也可以在銅-錳合金層上形成銅層。
在此，作為導電體613e的一個例子使用銅。銅例如可以藉由電鍍法等形成。
接著，以使導電體613e的表面平坦化的方式去除導電體613e及導電體613d，使絕緣體585的表面露出，來形成導電體613和導電體413等的導電體，由此可以形成圖9A和圖9B所示的層628(參照圖21C)。
圖22A至圖22D示出圖11所示的層628的製造方法。
首先，在層627上形成絕緣體581及導電體511等的導電體。此後，在絕緣體581上形成絕緣體571，在絕緣體571上形成絕緣體584。然後，使用遮罩在絕緣體584中形成開口部(參照圖22A)。在此，當在絕緣體584中形成開口部時，例如在絕緣體571的蝕刻速率比絕緣體584的蝕刻速率慢的情況下，有時可以保護導電體511等。
接著，在絕緣體584上形成遮罩209(參照圖22B)。然後，使用遮罩209對絕緣體584進行蝕刻，並且，使用在圖22A中形成的絕緣體584中的開口部對絕緣體571進行蝕刻(參照圖22C)。
接著，去除遮罩209，然後在絕緣體584及絕緣體571的開口部中形成導電體613及導電體413等的導電體，由此可以形成圖11所示的層628(參照圖22D)。
接著，對圖23A至圖26B對圖13所示的層629及層630的製造方法進行說明。
首先，在層627上形成層628。接著，在層628上形成絕緣體571a和絕緣體402。接著，在絕緣體402上形成將成為氧化物層406a的第一氧化物，在第一氧化物上形成將成為氧化物層406b的第二氧化物，此後，形成將成為導電體416a等的第一導電體。此後，將第一導電體用作硬遮罩對第一氧化物及第二氧化物進行加工，來形成氧化物層406a及氧化物層406b。加工例如可以利用乾蝕刻等進行。
接著，形成絕緣體591。此後，在絕緣體591上形成遮罩，使用該遮罩在絕緣體591中形成開口部，並且對第一導電體進行加工，來形成導電體416a及導電體416b(參照圖23A)。
然後去除遮罩，形成將成為氧化物層406c的氧化物層406f、將成為絕緣體412的絕緣體412d以及將成為導電體404的導電體404d(參照圖23B)。
接著，以使導電體404d的表面平坦化的方式去除導電體404d、絕緣體412d以及氧化物層406f，來形成導電體404、絕緣體412及氧化物層406c(參照圖23C)。藉由上述製程製造電晶體490。
接著，在絕緣體591、導電體404、絕緣體412及氧化物層406c上形成絕緣體408(參照圖24A)。
當例如藉由濺射法形成絕緣體408時，在絕緣體408與絕緣體408的被形成面的介面及其附近形成混合兩者的混合層145，所以是較佳的。
在本實施方式中，藉由濺射法作為絕緣體408形成氧化鋁。作為濺射氣體使用含氧的氣體。混合層145較佳為包含過量氧。
接著，藉由進行加熱處理，混合層145所包含的氧擴散。在此，混合層145所包含的過量氧經過絕緣體591及絕緣體412等擴散到氧化物層 406a、氧化物層406b及氧化物層406c。藉由作為絕緣體408、絕緣體571及絕緣體571a使用不容易透過氧的材料，可以有效地將混合層145所包含的過量氧經過絕緣體402及絕緣體412等擴散到氧化物層406a、氧化物層406b及氧化物層406c。在圖24B中，由箭頭表示混合層145所包含的過量氧擴散的狀態。圖24B為層629的放大圖。
注意，為了簡化起見，有時未圖示混合層145。
接著，在絕緣體408上形成絕緣體592a。此後，在絕緣體592a、絕緣體408、絕緣體591、絕緣體402及絕緣體571a中形成開口部(參照圖25A)。
接著，在形成於絕緣體592a、絕緣體408、絕緣體591、絕緣體402及絕緣體571a中的開口部中形成插頭544和插頭544b等的插頭(參照圖25B)。
接著，在絕緣體592a上形成絕緣體592b。此後，在絕緣體592b上形成遮罩210(參照圖25C)。
接著，使用遮罩210在絕緣體592b及絕緣體592a中形成開口部(參照圖26A)。插頭544及插頭544b有時在形成於絕緣體592b及絕緣體592a中的開口部內在絕緣體408上具有凸部。
接著，去除遮罩，在所形成的開口部內形成導電體514等的導電體。此後，在絕緣體592b及導電體514上形成絕緣體592c。此後，在絕緣體592c中形成開口部(參照圖26B)。然後，在開口部內形成導電體，由此可以形成圖13所示的層629及層630。
導電體511、導電體513、導電體413、導電體613及導電體514等的導電體、插頭541、插頭543、插頭544及插頭545等的插頭可以藉由濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法、PLD法、或者電鍍法等形成。作為濺射法例如使用準直濺射法、靶材與基板之間的距離長的長拋濺射法或組合這些方法，可以提高嵌入性(embeddability)。
[電路的一個例子]
接著，示出能夠應用本發明的一個實施方式的裝置的電路的一個例子。
圖27A示出包括三個電晶體及電容元件的電路的一個例子。這裡，考慮作為三個電晶體使用圖1等所說明的電晶體490、電晶體491及電晶體492，且作為電容元件使用電容元件150的情況。
這裡，用於圖27A的電路的電晶體例如較佳為在如圖1所示的半導體裝置的剖面中設置在層627或層629中。尤其是，將電晶體491及電晶體492設置在層627中，且將電晶體490設置在層629中，在層627與層629之間設置層628，由此可以得到電晶體490至電晶體492的優良的特性。此外，電容元件150也可以設置在層628至層631中的任何一個層中。
作為包括圖27A所示的電路的裝置的一個例子，可以使用圖1的結構。在圖1中，電晶體491及電晶體492形成在層627中，電晶體490形成在層629中，電容元件形成在層631中。
在圖27A中，電晶體490的源極和汲極中的一個藉由浮動節點(FN)與電晶體491的閘極電極及電容元件150的一個電極連接。此外，電晶體490的源極和汲極中的另一個與電晶體492的源極和汲極中的一個連接。這些連接較佳為藉由設置在層628中的導電體來實現。此外，電晶體491的源極電極和汲極電極中的一個藉由設置在層628中的導電體等例如與連接於層631的端子SL連接。電晶體491的源極和汲極中的另一個與電晶體492的源極和汲極中的另一個連接。
在圖1中，電晶體491的閘極電極的導電體454藉由設置在層628中的插頭543、導電體513等的導電體與層631所包括的電容元件150的電極的導電體516連接。導電體516藉由設置在層629及層630中的導電體及插頭與電晶體490的源極電極和汲極電極中的一個的導電體416b連接。電晶體492的源極和汲極中的一個藉由設置在層628至層630中的導電體及插頭與電晶體490的源極電極和汲極電極中的一個的導電體416a連接。
這裡，在圖1中，如電晶體493那樣設置在層627中的電晶體例如可以 用於與圖27A至圖27C等所示的電路連接的週邊電路諸如驅動電路或轉換器等。
與圖27A不同的是，在圖27B中沒有設置電晶體492。當不設置電晶體492時，有時可以提高電路的集成度。
作為包括圖27B所示的電路的半導體裝置500的一個例子，示出圖29的半導體裝置500。
與圖1不同的是，在圖29中插頭544接觸於導電體513及導電體416b。在圖1中，設置有插頭544及插頭544b，而在圖29中不需要設置插頭544b，因此可以提高電路的集成度。
在圖29中，較佳的是，在絕緣體571a及絕緣體402中形成作為第一開口部的開口部632，然後，在絕緣體591、絕緣體408、絕緣體412及氧化物層406c中形成第二開口部，以填埋開口部632及第二開口部的方式形成插頭544。例如，考慮絕緣體571a包含氧化鋁及氧化鉿的情況。這些材料的乾蝕刻等中的蝕刻速率有時例如比氧化矽等的材料慢。因此，較佳為先形成開口部632，再形成第二開口部，這樣例如可以縮短導電體416b暴露於乾蝕刻氛圍中的時間，而有時可以進一步抑制導電體416b的厚度減小。
與圖1不同的是，在圖29中在絕緣體581與絕緣體584之間設置有絕緣體581上的絕緣體582及絕緣體582上的絕緣體583。絕緣體583的頂面與絕緣體584接觸。插頭542及導電體512分別以嵌入絕緣體582及絕緣體583的方式形成。插頭542較佳為與導電體511的頂面接觸。導電體512較佳為與插頭542的頂面接觸。
與圖1不同的是，在圖29中設置有絕緣體592上的絕緣體593及以嵌入絕緣體593的方式形成的導電體515及插頭546。導電體515較佳為與插頭545的頂面接觸，插頭546較佳為與導電體515的頂面接觸。另外，插頭546較佳為與導電體516的底面接觸。
圖30A至圖31C示出可應用於圖27B的佈局的俯視圖。圖30A至圖31C 中由雙點劃線圍繞的區域表示構成圖27B所示的電路(或者有時稱為單元)的一個單位的面積的例子。
圖30A示出電晶體491的通道區域及源極區域/汲極區域等(由斜線表示的區域)、被用作閘極電極的導電體454以及形成使該源極區域/汲極區域或導電體454與上方的導電體連接的插頭541等的區域(由虛線表示該區域)。
圖30B示出導電體511等的導電體以及形成使該導電體與上方的導電體連接的插頭542等的區域(由點劃線表示該區域)。
圖30C示出導電體512等的導電體以及形成使該導電體與上方的導電體連接的插頭543等的區域(由虛線表示該區域)。
圖30D示出導電體413、插頭543以及開口部632。
圖30E示出電晶體490所包括的半導體層406及導電體404、開口部632以及形成連接到上方的導電體的插頭544的區域。
圖30F示出導電體514等的導電體以及形成使該導電體與上方的導電體連接的插頭545等的區域(由點劃線表示該區域)。
圖31A示出導電體515以及形成使導電體515與上方的導電體516連接的插頭546的區域。
圖31B示出導電體516、導電體517以及形成使導電體517與上方的導電體連接的插頭547的區域。
圖31C示出導電體518b。
圖32示出依次層疊圖30A至圖31C所示的俯視圖的透視圖。為了簡化起見，圖式中的各層之間的距離比實際距離大。
圖33示出與圖30A至圖32所示的佈局不同的例子。圖30E的電路的面積可以比圖33的俯視圖中的面積小。另外，在圖33中，設置有接觸於導電體416b的插頭544b以及接觸於導電體513的插頭544，而在圖30E中不需要設置插頭544b，因此可以提高電路的集成度。
接著，圖35示出包括圖27C所示的電路的半導體裝置500的剖面的一個例子。圖27C所示的電路例如為被用作記憶體裝置的一個單元。圖35示出使相鄰的兩個單元連接的例子。相鄰的單元共同使用連接到端子BL的插頭544b。由此可以提高電路的集成度。插頭544b與相鄰的兩個電晶體490所包括的各導電體416a接觸。插頭544b藉由導電體513及插頭543與導電體512連接。導電體512較佳為被用作端子BL。
在圖35中，電容元件150重疊於電晶體490。電晶體490所包括的導電體416a藉由插頭544及導電體514等與電容元件150所包括的導電體516連接。
另外，如圖35所示，半導體裝置500也可以在層627中包括電晶體494。例如，電晶體494可以為p通道電晶體，電晶體491可以為n通道電晶體。
圖36示出包括圖27C所示的電路的半導體裝置500的剖面的一個例子。在圖35中，電晶體490藉由層628的導電體與端子BL連接，而在圖36中，電晶體490藉由層631的導電體與端子BL連接。
在圖36中，相鄰的兩個電晶體490共同使用導電體416b。由此可以提高電路的集成度。導電體416b藉由插頭544b、層630、形成在層631中的導電體及插頭等與導電體518連接。導電體518較佳為被用作端子BL。
〈電路工作〉
圖27A、圖27B、圖27C及圖28A所示的電路可以用作記憶體裝置。
下面，說明圖27B所示的電路的工作。
圖27B所示的電路藉由具有能夠保持電晶體491的閘極的電位的特 徵，可以如下所示進行資訊的寫入、保持以及讀出。
對資訊的寫入及保持進行說明。首先，將端子WWL的電位設定為使電晶體490導通的電位，而使電晶體490導通。由此，端子BL的電位施加到與電晶體491的閘極及電容元件150的一個電極電連接的節點FN。換言之，對電晶體491的閘極施加規定的電荷(寫入)。這裡，施加賦予兩種不同電位位準的電荷(以下，稱為低位準電荷、高位準電荷)中的任一個。然後，藉由將端子WWL的電位設定為使電晶體490成為非導通狀態的電位，使電荷保持在節點FN(保持)。
藉由作為電晶體490的半導體層使用氧化物半導體，可以使關態電流(off-state current)極小，所以節點FN的電荷被長時間保持。
接著，對資訊的讀出進行說明。當在對端子BL施加規定的電位(恆電位)的狀態下對端子CL施加適當的電位(讀出電位)時，端子SL具有對應於保持在節點FN中的電荷量的電位。這是因為：在電晶體491為n通道電晶體的情況下，對電晶體491的閘極施加高位準電荷時的視在臨界電壓Vth_H低於對電晶體491的閘極施加低位準電荷時的視在臨界電壓Vth_L。在此，視在臨界電壓是指為了使電晶體491成為“導通狀態”而需要的端子CL的電位。由此，藉由將端子CL的電位設定為Vth_H與Vth_L之間的電位V0，可以辨別施加到節點FN的電荷。例如，在寫入時節點FN被供應高位準電荷的情況下，若端子CL的電位為V0(>Vth_H)，電晶體491則成為“導通狀態”。另一方面，當節點FN被供應低位準電荷時，即便端子CL的電位為V0(<Vth_L)，電晶體491也保持“非導通狀態”。因此，藉由辨別端子SL的電位，可以讀出節點FN所保持的資訊。
注意，當將記憶單元設置為陣列狀時，在讀出時必須讀出所希望的記憶單元的資訊。在不讀出資訊的記憶單元中，藉由對端子CL施加不管施加到節點FN的電荷如何都使電晶體491成為“非導通狀態”的電位，亦即低於Vth_H的電位，能夠讀出所希望的記憶單元中的資訊。或者，在不讀出資訊的記憶單元中，藉由對端子CL施加不管施加到節點FN的電荷如何都使電晶體491成為“導通狀態”的電位，亦即高於Vth_L的電位，能夠僅讀出所希望的記憶單元中的資訊。
接著，在圖27A所示的電路中，也可以與圖27B同樣地進行資訊的寫入、保持以及讀出。這裡，在圖27A中包括電晶體492。為了不讀出其他記憶單元的資訊，例如可以使電晶體492處於非導通狀態。由此，有時可以抑制從端子BL至端子SL的洩漏電流。此外，有時，在讀出時，為了不讀出其他記憶單元的資訊，對端子RWL施加使電晶體492成為“非導通狀態”的電位即可，不需要對端子CL施加高電位。
上述半導體裝置可以應用使用氧化物半導體的關態電流極小的電晶體來長期間保持存儲內容。亦即，因為不需要更新工作或可以使更新工作的頻率極低，所以能夠實現低功耗的半導體裝置。此外，在沒有電力供應時(但較佳為固定電位)也可以長期間保持存儲內容。
此外，因為該半導體裝置在寫入資訊時不需要高電壓，所以其中不容易產生元件的劣化。例如，不同於習知的非揮發性記憶體，不需要對浮動閘極注入電子或從浮動閘極抽出電子，因此不會發生絕緣體劣化等問題。換言之，在本發明的一個實施方式的半導體裝置中，在現有非揮發性記憶體中成為問題的重寫次數不受到限制，並且其可靠性得到極大的提高。再者，根據電晶體的導通狀態/非導通狀態進行資訊的寫入，所以能夠進行高速工作。
圖27C所示的半導體裝置在不包括電晶體491之處與圖27B所示的半導體裝置不同。在此情況下，也可以與圖27B所示的半導體裝置同樣地進行資訊的寫入及保持工作。
對圖27C所示的半導體裝置中的資訊的讀出進行說明。在電晶體490成為導通狀態時，處於浮動狀態的端子BL和電容元件150導通，且在端子BL和電容元件150之間再次分配電荷。其結果是，端子BL的電位產生變化。端子BL的電位的變化量根據電容元件150的一個電極的電位(或積累在電容元件150中的電荷)而具有不同的值。
例如，在電容元件150的一個電極的電位為V，電容元件150的電容為C，端子BL所具有的電容成分為CB，再次分配電荷之前的端子BL的電位 為VB0時，再次分配電荷之後的端子BL的電位為(CB×VB0+C×V)/(CB+C)。因此，在假定記憶單元處於其電容元件150的一個電極的電位V為V1和V0(V1>V0)這兩種的狀態時，可以得知保持電位V1時的端子BL的電位(=(CB×VB0+C×V1)/(CB+C))高於保持電位V0時的端子BL的電位(=(CB×VB0+C×V0)/(CB+C))。
並且，藉由對端子BL的電位和規定的電位進行比較，可以讀出資訊。
在此情況下，在用來驅動記憶單元的週邊電路中，例如使用層627所包括的電晶體493等即可。
圖28B所示的電路圖示出所謂的CMOS電路的結構，其中將p通道電晶體2200和n通道電晶體2100串聯連接且將各閘極連接。圖1至圖4所示的半導體裝置500也可以包括圖28B所示的電路。在此情況下，例如，較佳的是將電晶體2200設置在層629中，將電晶體2100設置在層627中，使用設置在層628等中的導電體進行電晶體的源極電極或汲極電極、閘極電極的連接。
圖28C所示的電路圖示出使電晶體2100和電晶體2200的各源極和各汲極連接的結構。藉由採用該結構，可以將其用作所謂的類比開關。圖1至圖4所示的半導體裝置500也可以包括圖28C所示的電路。在此情況下，例如，較佳的是將電晶體2200設置在層629中，將電晶體2100設置在層627中，使用設置在層628等中的導電體進行電晶體的源極電極或汲極電極、閘極電極的連接。
圖28A示出能夠應用於本發明的一個實施方式的裝置的電路的一個例子。
圖28A所示的電路包括：電容元件660a；電容元件660b；電晶體661a；電晶體661b；電晶體662a；電晶體662b；反相器663a；反相器663b；佈線BL；佈線BLB；佈線WL；佈線CL；以及佈線GL。
圖28A所示的電路是藉由反相器663a及反相器663b環連接而構成正反 器的記憶單元。以反相器663b的輸出信號被輸出的節點為節點VN1，以反相器663a的輸出信號被輸出的節點為節點VN2。另外，藉由將該記憶單元配置為矩陣狀，可以構成記憶體裝置(記憶單元陣列)。
電晶體662a的源極和汲極中的一個與佈線BL電連接，源極和汲極中的另一個與節點VN1電連接，閘極與佈線WL電連接。電晶體662b的源極和汲極中的一個與節點VN2電連接，源極和汲極中的另一個與佈線BLB電連接，閘極與佈線WL電連接。
電晶體661a的源極和汲極中的一個與節點VN1電連接，源極和汲極中的另一個與電容元件660a的一個電極電連接，閘極與佈線GL電連接。在此，以電晶體661a的源極和汲極中的另一個與電容元件660a的一個電極之間的節點為節點NVN1。電晶體661b的源極和汲極中的一個與節點VN2電連接，源極和汲極中的另一個與電容元件660b的一個電極電連接，閘極與佈線GL電連接。在此，以電晶體661b的源極和汲極中的另一個與電容元件660b的一個電極之間的節點為節點NVN2。
電容元件660a的另一個電極與佈線CL電連接。電容元件660b的另一個電極與佈線CL電連接。
可以根據施加到佈線WL的電位控制電晶體662a及電晶體662b的導通狀態和非導通狀態。可以根據施加到佈線GL的電位控制電晶體661a及電晶體661b的導通狀態和非導通狀態。
下面說明圖28A所示的記憶單元的寫入、保持以及讀出工作。
當進行寫入工作時，首先對佈線BL及佈線BLB施加對應於資料0或資料1的電位。
例如，當想要寫入資料1時，對佈線BL施加高位準的電源電位(VDD)，對佈線BLB施加接地電位。接著，對佈線WL施加高於或等於VDD與電晶體662a、電晶體662b的臨界電壓之和的電位(VH)。
接著，藉由將佈線WL的電位設定為小於電晶體662a、電晶體662b的臨界電壓，可以保持寫入正反器的資料1。
當進行讀出工作時，預先對佈線BL及佈線BLB施加VDD。接著，當對佈線WL施加VH時，佈線BL的電位保持VDD而不發生變化，而佈線BLB藉由電晶體662a及反相器663a進行放電，其電位成為接地電位。藉由利用感測放大器(未圖示)放大佈線BL與佈線BLB之間的電位差，可以讀出被保持的資料1。
另外，當想要寫入資料“0”時，對佈線BL施加接地電位且對佈線BLB施加VDD，然後對佈線WL施加VH，即可。接著，藉由將佈線WL的電位設定為低於電晶體662a、電晶體662b的臨界電壓的電壓，可以保持寫入到正反器中的資料0。當進行讀出工作時，預先對佈線BL及佈線BLB施加VDD並對佈線WL施加VH，佈線BLB的電位保持VDD而不發生變化，佈線BL藉由電晶體662b及反相器663b進行放電，其電位成為接地電位。藉由利用感測放大器放大佈線BL與佈線BLB之間的電位差，可以讀出被保持的資料0。
因此，圖28A所示的半導體裝置用作所謂的SRAM(Static Random Access Memory：靜態隨機存取記憶體)。因為SRAM使用正反器保持資料，所以不需要更新工作。由此，可以抑制保持資料時的功耗。另外，因為在正反器中不使用電容元件，所以適合於需要高速工作的用途。
另外，圖28A所示的半導體裝置可以將資料藉由電晶體661a從節點VN1寫入到節點NVN1。與此同樣，也可以將資料藉由電晶體661b從節點VN2寫入到節點NVN2。藉由使電晶體661a或電晶體661b成為非導通狀態保持被寫入的資料。例如，即使停止供應電源電位也有時可以保持節點VN1及節點VN2的資料。
與當停止供應電源電位時立刻資料被消失的習知的SRAM不同，在圖28A所示的半導體裝置中，即使在停止供應電源電位之後也可以保持資料。因此，藉由適當地供應或停止電源電位，可以實現功耗小的半導體裝置。例如，藉由將圖28A所示的半導體裝置用於CPU的存儲區域，也可以減少 CPU的功耗。
另外，可知節點NVN1及節點NVN2中保持資料的期間根據電晶體661a及電晶體661b的關態電流而變化。因此，為了延長資料的保持期間，將關態電流低的電晶體用於電晶體661a及電晶體661b即可。另外，增大電容元件660a及電容元件660b的容量即可。
例如，藉由將電晶體490及電容元件150用作電晶體661a及電容元件660a，可以在節點NVN1中長期間地保持資料。與此同樣，在將電晶體490及電容元件150用作電晶體661b及電容元件660b時，可以在節點NVN2中長期間地保持資料。因此，電晶體661a及電晶體661b可以參照電晶體490的記載。另外，電容元件660a及電容元件660b可以參照電容元件150的記載。
在圖28A所示的電晶體662a、電晶體662b、反相器663a中包括的電晶體及反相器663b所包括的電晶體可以以其一部分至少與電晶體661a、電晶體661b、電容元件660a及電容元件660b重疊的方式製造。因此，有時可以在與習知的SRAM相比不增加佔有面積的情況下製造圖28A所示的半導體裝置。在電晶體662a、電晶體662b、反相器663a中包括的電晶體及反相器663b所包括的電晶體可以參照電晶體491的記載。
此外，在圖1至圖14、圖21A至圖21C、圖22A至圖22D以及圖24A和圖24B所示的結構中，也可以將電晶體490的源極電極和汲極電極中的一個與電容元件150的連接應用於圖28A的電路中的電晶體661a的源極電極和汲極電極中的一個與電容元件660a的連接。此外，也可以將電晶體490的源極電極和汲極電極中的另一個與電晶體491的源極電極和汲極電極中的一個的連接應用於圖28A的電路中的電晶體661a的源極電極和汲極電極中的另一個與電晶體662a的源極電極和汲極電極中的一個的連接。
[半導體層406]
半導體層406較佳為具有層疊有氧化物層406a、氧化物層406b及氧化物層406c的結構。
半導體層406例如較佳為使用包含銦(In)的氧化物半導體。例如，在氧化物半導體包含銦時，其載子移動率(電子移動率)得到提高。另外，氧化物半導體較佳為包含元素M。
元素M較佳為鋁、鎵、釔或錫等。作為可用作元素M的其他元素，有硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂等。注意，作為元素M有時也可以組合多個上述元素。元素M例如是與氧的鍵能高的元素。元素M例如是具有增大氧化物半導體的能隙的功能的元素。另外，氧化物半導體較佳為包含鋅。當氧化物半導體包含鋅時，有時容易晶化。
注意，半導體層406不侷限於包含銦的氧化物。半導體層406例如也可以是鋅錫氧化物、鎵錫氧化物、氧化鎵等不包含銦且包含鋅、鎵或錫的氧化物等。
作為半導體層406例如使用能隙大的氧化物半導體。用於半導體層406的氧化物半導體的能隙例如是2.5eV以上且4.2eV以下，較佳為2.8eV以上且3.8eV以下，更佳為3eV以上且3.5eV以下。
氧化物半導體可以藉由濺射法、CVD(Chemical Vapor Deposition：化學氣相沉積)法(CVD法包括MOCVD(Metal Organic Chemical Vapor Deposition：有機金屬化學氣相沉積)法、ALD(Atomic Layer Deposition：原子層沉積)法、熱CVD法或PECVD(Plasma Enhanced Chemical Vapor Deposition：電漿增強化學氣相沉積)法，但是不侷限於此)、MBE(Molecular Beam Epitaxy：分子束磊晶)法或PLD(Pulsed Laser Deposition：脈衝雷射沉積)法形成。藉由PECVD法，可以以較低的溫度得到高品質的膜。在利用不使用等離子的諸如MOCVD法、ALD法或熱CVD法等的成膜方法的情況下，在被形成面不容易產生損傷，由此可以獲得缺陷少的膜。
不同於從靶材等中被釋放的粒子沉積的成膜方法，CVD法及ALD法是由被處理物表面的反應而形成膜的成膜方法。因此，藉由CVD法及ALD法形成的膜不易受被處理物的形狀的影響而具有良好的步階覆蓋性。尤其是，藉由ALD法形成的膜具有良好的步階覆蓋性和厚度均勻性，所以ALD 法適合用於形成覆蓋縱橫比高的開口部的表面的膜。但是，ALD法的沉積速度比較慢，所以有時較佳為與沉積速度快的CVD法等其他成膜方法組合而使用。
CVD法或ALD法可以藉由調整源氣體的流量比控制所得到的膜的組成。例如，當使用CVD法或ALD法時，可以藉由調整源氣體的流量比形成任意組成的膜。另外，例如，當使用CVD法或ALD法時，可以藉由一邊形成膜一邊改變源氣體的流量比來形成其組成連續變化的膜。在一邊改變源氣體的流量比一邊形成膜時，因為可以省略傳送及調整壓力所需的時間，所以與使用多個成膜室進行成膜的情況相比可以使其成膜時所需的時間縮短。因此，有時可以提高電晶體或半導體裝置的生產率。
例如，當藉由熱CVD法形成InGaZnOx(X>0)膜作為半導體層406時，使用三甲基銦(In(CH3)3)、三甲基鎵(Ga(CH3)3)及二甲基鋅(Zn(CH3)2)。另外，不侷限於上述組合，也可以使用三乙基鎵(化學式為Ga(C2H5)3)代替三甲基鎵，並使用二乙基鋅(化學式為Zn(C2H5)2)代替二甲基鋅。
例如，在藉由ALD法形成InGaZnOx(X>0)膜作為半導體層406時，依次反復引入In(CH3)3氣體和O3氣體形成InO2層，然後依次反復引入Ga(CH3)3氣體和O3氣體形成GaO層，之後依次反復引入Zn(CH3)2氣體和O3氣體形成ZnO層。注意，這些層的順序不限定於上述例子。此外，也可以混合這些氣體來形成混合化合物層如InGaO2層、InZnO2層、GaInO層、ZnInO層、GaZnO層等。注意，雖然也可以使用利用Ar等惰性氣體進行起泡而得到的H2O氣體代替O3氣體，但是較佳為使用不包含H的O3氣體。另外，也可以使用In(C2H5)3氣體或三(乙醯丙酮)銦代替In(CH3)3氣體。注意，將三(乙醯丙酮)銦也稱為In(acac)3。另外，也可以使用Ga(C2H5)3氣體或三(乙醯丙酮)鎵代替Ga(CH3)3氣體。另外，將三(乙醯丙酮)鎵也稱為Ga(acac)3。另外，也可以使用Zn(CH3)2氣體或乙酸鋅。氣體不侷限於上述氣體。
當利用濺射法形成氧化物半導體時，為了降低微粒數，較佳為使用包含銦的靶材。另外，當使用元素M的原子數比高的氧化物靶材時，靶材的導電性有可能下降。當使用包含銦的靶材時，可以提高靶材的導電率，容 易進行DC放電、AC放電，因此容易在大面積基板上進行成膜。因此，可以提高半導體裝置的生產率。
當利用濺射法形成氧化物半導體時，可以將靶材的原子數比設定為In：M：Zn=3：1：1、3：1：2、3：1：4、1：1：0.5、1：1：1、1：1：2、1：4：4或4：2：4.1等。
當利用濺射法形成氧化物半導體時，形成之後的氧化物半導體的原子數比有時與靶材的原子數比不一致。尤其是，形成之後的氧化物半導體中的鋅的原子數比有時小於靶材中的鋅的原子數比。明確而言，該鋅的原子數比有時為靶材中的鋅的原子數比的40atomic%以上且90atomic%以下左右。
氧化物層406a及氧化物層406c較佳為使用包含構成氧化物層406b的氧以外的元素中一種以上的金屬元素的材料形成。藉由使用這種材料，可以使氧化物層406a與氧化物層406b的介面以及氧化物層406c與氧化物層406b的介面不容易產生介面能階。由此，不容易發生介面中的載子的散射及俘獲，而可以提高電晶體的場效移動率。另外，還可以減少電晶體的臨界電壓的不均勻。因此，可以實現具有良好的電特性的半導體裝置。
氧化物層406a及氧化物層406c的厚度為3nm以上且100nm以下，較佳為3nm以上且50nm以下。另外，氧化物層406b的厚度為3nm以上且200nm以下，較佳為3nm以上且100nm以下，更佳為3nm以上且50nm以下。
另外，在氧化物層406a、氧化物層406b及氧化物層406c都是In-M-Zn氧化物(包含In、元素M及Zn的氧化物)的情況下，當將氧化物層406a及氧化物層406c設定為In：M：Zn=x1：y1：z1[原子數比]並且將氧化物層406b設定為In：M：Zn=x2：y2：z2[原子數比]時，以y1/x1比y2/x2大的方式選擇氧化物層406a、氧化物層406b及氧化物層406c。較佳的是，以y1/x1比y2/x2大1.5倍以上的方式選擇氧化物層406a、氧化物層406b及氧化物層406c。更佳的是，以y1/x1比y2/x2大2倍以上的方式選擇氧化物層406a、氧化物層406b及氧化物層406c。進一步較佳的是，以y1/x1比y2/x2大3倍以上的方式選擇氧化物層406a、氧化物層406b及氧化物層406c。此時，在氧化物層406b中，如果y2為x2以上就可以使電晶體具有穩定的電特性，所以是較佳的。但是，如果y2為 x2的3倍以上就電晶體的場效移動率變低，所以較佳為y2小於x2的3倍。藉由採用上述結構的氧化物層406a及氧化物層406c，可以使氧化物層406a及氧化物層406c與氧化物層406b相比不容易發生氧缺陷。
另外，在氧化物層406a是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In低於50atomic%，M高於50atomic%，更佳的是：In低於25atomic%，M高於75atomic%。另外，在氧化物層406b是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In高於25atomic%，M低於75atomic%，更佳的是：In高於34atomic%，M低於66atomic%。另外，在氧化物層406c是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In低於50atomic%，M高於50atomic%，更佳的是：In低於25atomic%，M高於75atomic%。另外，氧化物層406c也可以使用與氧化物層406a相同的種類的氧化物。
例如，作為包含In或Ga的氧化物層406a及氧化物層406c，可以採用使用其原子數比為In：Ga：Zn=1：3：2、1：3：4、1：3：6、1：6：4或1：9：6等的靶材形成的In-Ga-Zn氧化物、使用其原子數比為In：Ga=1：9或7：93等的靶材形成的In-Ga氧化物。另外，作為氧化物層406b，例如可以採用使用其原子數比為In：Ga：Zn=1：1：1或3：1：2等的靶材形成的In-Ga-Zn氧化物。此外，氧化物層406a及氧化物層406b的原子數比都作為誤差包括上述原子數比的±20%的變動。
作為氧化物層406b使用其電子親和力大於氧化物層406a及氧化物層406c的氧化物。例如，作為氧化物層406b使用如下氧化物，該氧化物的電子親和力比氧化物層406a及氧化物層406c大0.07eV以上且1.3eV以下，較佳大0.1eV以上且0.7eV以下，更佳大0.15eV以上且0.4eV以下。注意，電子親和力是真空能階和導帶底之間的能量差。
注意，銦鎵氧化物的電子親和力小，其氧阻擋性高。因此，氧化物層406c較佳為包含銦鎵氧化物。鎵原子的比率[Ga/(In+Ga).]例如為70%以上，較佳為80%以上，更佳為90%以上。
注意，氧化物層406a和/或氧化物層406c也可以是氧化鎵。例如，當將氧化鎵用於氧化物層406c時，能夠降低在導電體416a或導電體416b與 導電體404之間產生的洩漏電流。亦即，能夠減少電晶體490的關態電流。
由於例如氧化物層406a及氧化物層406c的電子親和力比氧化物層406b小，所以與氧化物層406b相比，氧化物層406a及氧化物層406c近似於絕緣體。由此，當施加閘極電壓時，通道容易形成在氧化物層406a、氧化物層406b和氧化物層406c中的氧化物層406b。
另外，為了對將氧化物半導體用於形成通道的半導體層的電晶體(以下也稱為“OS電晶體”)賦予穩定的電特性，較佳為降低氧化物半導體中的雜質及氧缺陷而實現高純度本質化，來使氧化物層406b成為可認為本質或實質上本質的氧化物半導體。例如，藉由對氧化物層406b供應過量氧，有時可以降低氧缺陷。另外，較佳的是至少氧化物層406b中的通道形成區域是可認為本質或實質上本質的氧化物半導體。
另外，較佳的是氧化物層406中的至少氧化物層406b使用CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)。另外，至於CAAC-OS，將在後面的實施方式中進行詳細說明。
CAAC-OS具有介電常數各向異性。明確而言，CAAC-OS的c軸方向的介電常數比a軸方向及b軸方向的介電常數大。在將CAAC-OS用於形成通道的半導體膜且在c軸方向上配置閘極電極的電晶體在c軸方向上具有大介電常數，因此閘極電極的電場容易到達CAAC-OS整體。因此，可以降低次臨界擺幅值(S值)。另外，將CAAC-OS用於半導體膜的電晶體不容易發生微型化帶來的S值的增大。
另外，CAAC-OS的a軸方向及b軸方向的介電常數小，因此在源極與汲極之間產生的電場的影響得到緩和。因此，不容易發生通道長度調變效應、短通道效應等，而可以提高電晶體的可靠性。
在此，通道長度調變效果是指在汲極電壓比臨界電壓高的情況下，空乏層從汲極一側擴大而縮短實效上的通道長度的現象。另外，短通道效應是指通道長度的縮短帶來臨界電壓的下降等電特性劣化的現象。微型電晶體更容易發生這些現象所引起的電特性劣化。
[氧化物半導體膜的能帶結構〉
在此，使用圖37所示的能帶圖對由氧化物層406a、氧化物層406b和氧化物層406c的疊層構成的半導體層406的功能及效果進行說明。圖37示出電晶體490的通道形成區域的能帶結構。
在圖37中，Ec382、Ec383a、Ec383b、Ec383c、Ec386分別示出絕緣體402、氧化物層406a、氧化物層406b、氧化物層406c、絕緣體412的導帶底能量。
這裡，電子親和力是從真空能階與價電子帶頂之間的能量差(也稱為游離電位)減去能隙的值。另外，可以利用光譜橢圓偏光計(HORIBA JOBIN YVON公司製造的UT-300)測定能隙。另外，真空能階與價電子帶頂的能量差可以利用紫外線光電子能譜(UPS：Ultraviolet Photoelectron Spectroscopy)裝置(PHI公司製造的VersaProbe)測定。
使用其原子數比為In：Ga：Zn=1：3：2的靶材形成的In-Ga-Zn氧化物的能隙大約為3.5eV，電子親和力大約為4.5eV。使用其原子數比為In：Ga：Zn=1：3：4的靶材形成的In-Ga-Zn氧化物的能隙大約為3.4eV，電子親和力大約為4.5eV。使用其原子數比為In：Ga：Zn=1：3：6的靶材形成的In-Ga-Zn氧化物的能隙大約為3.3eV，電子親和力大約為4.5eV。使用其原子數比為In：Ga：Zn=1：6：2的靶材形成的In-Ga-Zn氧化物的能隙大約為3.9eV，電子親和力大約為4.3eV。使用其原子數比為In：Ga：Zn=1：6：8的靶材形成的In-Ga-Zn氧化物的能隙大約為3.5eV，電子親和力大約為4.4eV。使用其原子數比為In：Ga：Zn=1：6：10的靶材形成的In-Ga-Zn氧化物的能隙大約為3.5eV，電子親和力大約為4.5eV。使用其原子數比為In：Ga：Zn=1：1：1的靶材形成的In-Ga-Zn氧化物的能隙大約為3.2eV，電子親和力大約為4.7eV。使用其原子數比為In：Ga：Zn=3：1：2的靶材形成的In-Ga-Zn氧化物的能隙大約為2.8eV，電子親和力大約為5.0eV。
因為絕緣體402和絕緣體412是絕緣物，所以Ec382和Ec386比Ec383a、Ec383b及Ec383c更接近於真空能階(電子親和力小)。
另外，Ec383a比Ec383b更接近於真空能階。明確而言，Ec383a較佳為比Ec383b更接近於真空能階0.07eV以上且1.3eV以下，較佳為0.1eV以上且0.7eV以下，更佳為0.15eV以上且0.4eV以下。
此外，Ec383c比Ec383b更接近於真空能階。明確而言，Ec383c較佳為比Ec383b更接近於真空能階0.07eV以上且1.3eV以下，較佳為0.1eV以上且0.7eV以下，更佳為0.15eV以上且0.4eV以下。
在此，有時在氧化物層406a與氧化物層406b之間具有氧化物層406a和氧化物層406b的混合區域。另外，有時在氧化物層406b與氧化物層406c之間具有氧化物層406b和氧化物層406c的混合區域。混合區域的介面態密度較低。因此，在氧化物層406a、氧化物層406b和氧化物層406c的疊層體的能帶結構中，各層之間的介面的能量連續地變化(也稱為連續接合)。
此時，電子不在氧化物層406a及氧化物層406c中而主要在氧化物層406b中移動。由此，藉由降低氧化物層406a與氧化物層406b的介面處的介面態密度、氧化物層406b與氧化物層406c的介面處的介面態密度，在氧化物層406b中電子移動受到妨礙的情況減少，從而可以提高電晶體490的通態電流。
另外，在氧化物層406a與絕緣體402的介面以及氧化物層406c與絕緣體412的介面附近有可能形成起因於雜質或缺陷的陷阱能階390，但是由於氧化物層406a及氧化物層406c的存在，可以使氧化物層406b遠離該陷阱能階。
注意，當電晶體490具有s-channel結構時，在整個氧化物層406b中形成有通道。因此，氧化物層406b的厚度越大，通道區域越大。亦即，氧化物層406b越厚，越能夠提高電晶體490的通態電流。例如，氧化物層406b具有其厚度為20nm以上，較佳為40nm以上，更佳為60nm以上，進一步較佳為100nm以上的區域即可。注意，為了防止包括電晶體490的半導體裝置的生產率下降，例如，氧化物層406b具有其厚度為300nm以下，較佳為200nm以下，更佳為150nm以下的區域。
此外，為了提高電晶體490的通態電流，氧化物層406c的厚度越小越好。例如，氧化物層406c具有其厚度低於10nm，較佳為5nm以下，更佳為3nm以下的區域即可。另一方面，氧化物層406c具有阻擋構成相鄰的絕緣體的氧之外的元素(氫、矽等)侵入形成有通道的氧化物層406b中的功能。因此，氧化物層406c較佳為具有一定程度的厚度。例如，氧化物層406c具有其厚度為0.3nm以上，較佳為1nm以上，更佳為2nm以上的區域即可。
此外，為了提高可靠性，較佳為使氧化物層406a變厚並使氧化物層406c變薄。例如，氧化物層406a具有其厚度例如為10nm以上，較佳為20nm以上，更佳為40nm以上，進一步較佳為60nm以上的區域即可。藉由將氧化物層406a形成為厚，可以拉開從相鄰的絕緣體和氧化物層406a的介面到形成有通道的氧化物層406b的距離。注意，為了防止包括電晶體490的半導體裝置的生產率下降，氧化物層406a具有其厚度例如為200nm以下，較佳為120nm以下，更佳為80nm以下的區域。
氧化物半導體中的矽有時成為載子陷阱或載子發生源。因此，氧化物層406b的矽濃度越低越好。例如在氧化物層406b與氧化物層406a之間具有藉由SIMS(Secondary Ion Mass Spectrometry：二次離子質譜分析法)測得的矽濃度低於1×1019atoms/cm3，較佳低於5×1018atoms/cm3，更佳低於2×1018atoms/cm3的區域。此外，在氧化物層406b與氧化物層406c之間具有藉由SIMS測得的矽濃度低於1×1019atoms/cm3，較佳低於5×1018atoms/cm3，更佳低於2×1018atoms/cm3的區域。
此外，為了降低氧化物層406b的氫濃度，較佳為降低氧化物層406a及氧化物層406c的氫濃度。氧化物層406a及氧化物層406c具有藉由SIMS測得的氫濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下的區域。此外，為了降低氧化物層406b的氮濃度，較佳為降低氧化物層406a及氧化物層406c的氮濃度。氧化物層406a及氧化物層406c具有藉由SIMS測得的氮濃度低於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下的區域。
注意，當銅混入氧化物半導體時，有時生成電子陷阱。電子陷阱有時 使電晶體的臨界電壓向正方向漂移。因此，氧化物層406b的表面或內部的銅濃度越低越好。例如，氧化物層406b較佳為具有銅濃度為1×1019atoms/cm3以下、5×1018atoms/cm3以下或者1×1018atoms/cm3以下的區域。
上述三層結構是一個例子。例如，也可以採用沒有氧化物層406a或氧化物層406c的兩層結構。或者，也可以採用在氧化物層406a上或下、或者在氧化物層406c上或下設置作為氧化物層406a、氧化物層406b和氧化物層406c例示的半導體中的任何一個半導體的四層結構。或者，也可以採用在氧化物層406a上、氧化物層406a下、氧化物層406c上、氧化物層406c下中的任何兩個以上的位置設置作為氧化物層406a、氧化物層406b和氧化物層406c例示的半導體中的任何一個半導體的n層結構(n為5以上的整數)。
尤其是，在本實施方式所例示的電晶體490中，在通道寬度方向上氧化物層406b的頂面和側面接觸於氧化物層406c，氧化物層406b的底面接觸於氧化物層406a(參照圖5B)。如此，藉由採用氧化物層406a和氧化物層406c覆蓋氧化物層406b的結構，可以進一步減少上述陷阱能階的影響。
另外，氧化物層406a及氧化物層406c的能帶間隙較佳為比氧化物層406b的能帶間隙寬。
藉由本發明的一個實施方式，可以實現電特性的不均勻少的電晶體。因此，可以實現電特性的不均勻少的半導體裝置。藉由本發明的一個實施方式，可以提供一種可靠性良好的電晶體。因此，可以實現可靠性良好的半導體裝置。
另外，因為氧化物半導體的能帶間隙為2eV以上，所以可以使將氧化物半導體用於形成通道的半導體膜的電晶體的關態電流變得極小。明確而言，可以將源極與汲極間的電壓為3.5V且室溫(25℃)下的每通道寬度為1μm的關態電流設定為低於1×10-20A，較佳低於1×10-22A，更佳低於1×10-24A。就是說，可以將開關比(on/off ratio)設定為20位數以上且150位數以下。
藉由本發明的一個實施方式，可以實現功耗少的電晶體。因此，可以實現功耗少的半導體裝置。
實施方式2
在本實施方式中，對氧化物半導體的結構進行說明。
〈氧化物半導體的結構〉
氧化物半導體被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體有CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)、多晶氧化物半導體、nc-OS(nanocrystalline Oxide Semiconductor：奈米晶氧化物半導體)、a-like OS(amorphous like Oxide Semiconductor)以及非晶氧化物半導體等。
從其他觀點看來，氧化物半導體被分為非晶氧化物半導體和結晶氧化物半導體。作為結晶氧化物半導體有單晶氧化物半導體、CAAC-OS、多晶氧化物半導體以及nc-OS等。
作為非晶結構的定義，一般而言，已知：它處於亞穩態並沒有被固定化，具有各向同性而不具有不均勻結構等。也可以換句話說為非晶結構的鍵角不固定，具有短程有序而不具有長程有序。
從相反的觀點來看，不能將本質上穩定的氧化物半導體稱為完全非晶(completely amorphous)氧化物半導體。另外，不能將不具有各向同性(例如，在微小區域中具有週期結構)的氧化物半導體稱為完全非晶氧化物半導體。注意，a-like OS在微小區域中具有週期結構，但是同時具有空洞(也稱為void)，並具有不穩定結構。因此，a-like OS在物性上近乎於非晶氧化物半導體。
〈CAAC-OS〉
首先，對CAAC-OS進行說明。
CAAC-OS是包含多個c軸配向的結晶部(也稱為顆粒)的氧化物半導體之一。
在利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)觀 察所得到的CAAC-OS的明視野影像與繞射圖案的複合分析影像(也稱為高解析度TEM影像)中，觀察到多個顆粒。然而，在高解析度TEM影像中，觀察不到顆粒與顆粒之間的明確的邊界，亦即晶界(grain boundary)。因此，可以說在CAAC-OS中，不容易發生起因於晶界的電子移動率的降低。
下面，對利用TEM觀察的CAAC-OS進行說明。圖45A示出從大致平行於樣本面的方向觀察所得到的CAAC-OS的剖面的高解析度TEM影像。利用球面像差校正(Spherical Aberration Corrector)功能得到高解析度TEM影像。將利用球面像差校正功能所得到的高解析度TEM影像特別稱為Cs校正高解析度TEM影像。例如可以使用日本電子株式會社製造的原子解析度分析型電子顯微鏡JEM-ARM200F等得到Cs校正高解析度TEM影像。
圖45B示出將圖45A中的區域(1)放大的Cs校正高解析度TEM影像。由圖45B可以確認到在顆粒中金屬原子排列為層狀。各金屬原子層具有反映了形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS的頂面的凸凹的配置並以平行於CAAC-OS的被形成面或頂面的方式排列。
如圖45B所示，CAAC-OS具有特有的原子排列。圖45C是以輔助線示出特有的原子排列的圖。由圖45B和圖45C可知，一個顆粒的尺寸為1nm以上或者3nm以上，由顆粒與顆粒之間的傾斜產生的空隙的尺寸為0.8nm左右。因此，也可以將顆粒稱為奈米晶(nc：nanocrystal)。注意，也可以將CAAC-OS稱為具有CANC(C-Axis Aligned nanocrystals：c軸配向奈米晶)的氧化物半導體。
在此，根據Cs校正高解析度TEM影像，將基板5120上的CAAC-OS的顆粒5100的配置示意性地表示為沉積磚塊或塊體的結構(參照圖45D)。在圖45C中觀察到的在顆粒與顆粒之間產生傾斜的部分相當於圖45D所示的區域5161。
圖46A示出從大致垂直於樣本面的方向觀察所得到的CAAC-OS的平面的Cs校正高解析度TEM影像。圖46B、圖46C和圖46D分別示出將圖46A中的區域(1)、區域(2)和區域(3)放大的Cs校正高解析度TEM影像。由圖46B、圖46C和圖46D可知在顆粒中金屬原子排列為三角形狀、四角 形狀或六角形狀。但是，在不同的顆粒之間金屬原子的排列沒有規律性。
接著，說明使用X射線繞射(XRD：X-Ray Diffraction)裝置進行分析的CAAC-OS。例如，當利用out-of-plane法分析包含InGaZnO4結晶的CAAC-OS的結構時，如圖47A所示，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS中的結晶具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。
注意，當利用out-of-plane法分析CAAC-OS的結構時，除了2θ為31°附近的峰值以外，有時在2θ為36°附近時也出現峰值。2θ為36°附近的峰值表示CAAC-OS中的一部分包含不具有c軸配向性的結晶。較佳的是，在利用out-of-plane法分析的CAAC-OS的結構中，在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
另一方面，當利用從大致垂直於c軸的方向使X射線入射到樣本的in-plane法分析CAAC-OS的結構時，在2θ為56°附近時出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在CAAC-OS中，即使將2θ固定為56°附近並在以樣本面的法線向量為軸(Φ軸)旋轉樣本的條件下進行分析(Φ掃描)，也如圖47B所示的那樣觀察不到明確的峰值。相比之下，在InGaZnO4的單晶氧化物半導體中，在將2θ固定為56°附近來進行Φ掃描時，如圖47C所示的那樣觀察到來源於相等於(110)面的結晶面的六個峰值。因此，由使用XRD的結構分析可以確認到CAAC-OS中的a軸和b軸的配向沒有規律性。
接著，說明利用電子繞射進行分析的CAAC-OS。例如，當對包含InGaZnO4結晶的CAAC-OS在平行於樣本面的方向上入射束徑為300nm的電子線時，可能會獲得圖48A所示的繞射圖案(也稱為選區穿透式電子繞射圖案)。在該繞射圖案中包含起因於InGaZnO4結晶的(009)面的斑點。因此，由電子繞射也可知CAAC-OS所包含的顆粒具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。另一方面，圖48B示出對相同的樣本在垂直於樣本面的方向上入射束徑為300nm的電子線時的繞射圖案。由圖48B觀察到環狀的繞射圖案。因此，由電子繞射也可知CAAC-OS所包含的顆粒的a軸和b軸不具有配向性。可以認為圖48B中的第一環起因於 InGaZnO4結晶的(010)面和(100)面等。另外，可以認為圖48B中的第二環起因於(110)面等。
如上所述，CAAC-OS是結晶性高的氧化物半導體。因為氧化物半導體的結晶性有時因雜質的混入或缺陷的生成等而降低，所以從相反的觀點來看，可以說CAAC-OS是雜質或缺陷(氧缺陷等)少的氧化物半導體。
此外，雜質是指氧化物半導體的主要成分以外的元素，諸如氫、碳、矽和過渡金屬元素等。例如，與氧的鍵合力比構成氧化物半導體的金屬元素強的矽等元素會奪取氧化物半導體中的氧，由此打亂氧化物半導體的原子排列，導致結晶性下降。另外，由於鐵或鎳等的重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大，所以會打亂氧化物半導體的原子排列，導致結晶性下降。
當氧化物半導體包含雜質或缺陷時，其特性有時因光或熱等會發生變動。例如，包含於氧化物半導體的雜質有時會成為載子陷阱或載子發生源。另外，氧化物半導體中的氧缺陷有時會成為載子陷阱或因俘獲氫而成為載子發生源。
雜質及氧缺陷少的CAAC-OS是載子密度低的氧化物半導體。明確而言，可以使用載子密度小於8×1011/cm3，較佳小於1×1011/cm3，更佳小於1×1010/cm3，且是1×10-9/cm3以上的氧化物半導體。將這樣的氧化物半導體稱為高純度本質或實質上高純度本質的氧化物半導體。CAAC-OS的雜質濃度和缺陷能階密度低。亦即，可以說CAAC-OS是具有穩定特性的氧化物半導體。
〈nc-OS〉
接著說明nc-OS。
在nc-OS的高解析度TEM影像中有能夠觀察到結晶部的區域和觀察不到明確的結晶部的區域。nc-OS所包含的結晶部的尺寸大多為1nm以上且10nm以下或1nm以上且3nm以下。注意，有時將其結晶部的尺寸大於10nm且是100nm以下的氧化物半導體稱為微晶氧化物半導體。例如，在nc-OS 的高解析度TEM影像中，有時無法明確地觀察到晶界。注意，奈米晶的來源有可能與CAAC-OS中的顆粒相同。因此，下面有時將nc-OS的結晶部稱為顆粒。
在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，nc-OS在不同的顆粒之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。例如，當利用使用其束徑比顆粒大的X射線的out-of-plane法對nc-OS進行結構分析時，檢測不到表示結晶面的峰值。在使用其束徑比顆粒大(例如，50nm以上)的電子射線對nc-OS進行電子繞射時，觀察到類似光暈圖案的繞射圖案。另一方面，在使用其束徑近於顆粒或者比顆粒小的電子射線對nc-OS進行奈米束電子繞射時，觀察到斑點。另外，在nc-OS的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。
如此，由於在顆粒(奈米晶)之間結晶定向都沒有規律性，所以也可以將nc-OS稱為包含RANC(Random Aligned nanocrystals：無規配向奈米晶)的氧化物半導體或包含NANC(Non-Aligned nanocrystals：無配向奈米晶)的氧化物半導體。
nc-OS是規律性比非晶氧化物半導體高的氧化物半導體。因此，nc-OS的缺陷能階密度比a-like OS或非晶氧化物半導體低。但是，在nc-OS中的不同的顆粒之間觀察不到晶體配向的規律性。所以，nc-OS的缺陷能階密度比CAAC-OS高。
〈a-like OS〉
a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的氧化物半導體。
在a-like OS的高解析度TEM影像中有時觀察到空洞。另外，在高解析度TEM影像中，有能夠明確地觀察到結晶部的區域和觀察不到結晶部的區 域。
由於a-like OS包含空洞，所以其結構不穩定。為了證明與CAAC-OS及nc-OS相比a-like OS具有不穩定的結構，下面示出電子照射所導致的結構變化。
作為進行電子照射的樣本，準備a-like OS(記載為樣本A)、nc-OS(記載為樣本B)和CAAC-OS(記載為樣本C)。每個樣本都是In-Ga-Zn氧化物。
首先，取得各樣本的高解析度剖面TEM影像。由高解析度剖面TEM影像可知，每個樣本都具有結晶部。
注意，如下那樣決定將哪個部分作為一個結晶部。例如，已知InGaZnO4結晶的單位晶格具有包括三個In-O層和六個Ga-Zn-O層的九個層在c軸方向上以層狀層疊的結構。這些彼此靠近的層的間隔與(009)面的晶格表面間隔(也稱為d值)是幾乎相等的，由結晶結構分析求出其值為0.29nm。由此，可以將晶格條紋的間隔為0.28nm以上且0.30nm以下的部分作為InGaZnO4結晶部。每個晶格條紋對應於InGaZnO4結晶的a-b面。
圖49示出調查了各樣本的結晶部(22個部分至45個部分)的平均尺寸的例子。注意，結晶部尺寸對應於上述晶格條紋的長度。由圖49可知，在a-like OS中，結晶部根據電子的累積照射量逐漸變大。明確而言，如圖49中的(1)所示，可知在利用TEM的觀察初期尺寸為1.2nm左右的結晶部(也稱為初始晶核)在累積照射量為4.2×108e-/nm2時生長到2.6nm左右。另一方面，可知nc-OS和CAAC-OS在開始電子照射時到電子的累積照射量為4.2×108e-/nm2的範圍內，結晶部的尺寸都沒有變化。明確而言，如圖49中的(2)及(3)所示，可知無論電子的累積照射量如何，nc-OS及CAAC-OS的平均結晶部尺寸都分別為1.4nm左右及2.1nm左右。
如此，有時電子照射引起a-like OS中的結晶部的生長。另一方面，可知在nc-OS和CAAC-OS中，幾乎沒有電子照射所引起的結晶部的生長。也就是說，a-like OS與CAAC-OS及nc-OS相比具有不穩定的結構。
此外，由於a-like OS包含空洞，所以其密度比nc-OS及CAAC-OS低。明確而言，a-like OS的密度為具有相同組成的單晶氧化物半導體的78.6%以上且小於92.3%。nc-OS的密度及CAAC-OS的密度為具有相同組成的單晶氧化物半導體的92.3%以上且小於100%。注意，難以形成其密度小於單晶氧化物半導體的密度的78%的氧化物半導體。
例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，具有菱方晶系結構的單晶InGaZnO4的密度為6.357g/cm3。因此，例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，a-like OS的密度為5.0g/cm3以上且小於5.9g/cm3。另外，例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，nc-OS的密度和CAAC-OS的密度為5.9g/cm3以上且小於6.3g/cm3。
注意，有時不存在相同組成的單晶氧化物半導體。此時，藉由以任意比例組合組成不同的單晶氧化物半導體，可以估計出相當於所希望的組成的單晶氧化物半導體的密度。根據組成不同的單晶氧化物半導體的組合比例使用加權平均估計出相當於所希望的組成的單晶氧化物半導體的密度即可。注意，較佳為儘可能減少所組合的單晶氧化物半導體的種類來估計密度。
如上所述，氧化物半導體具有各種結構及各種特性。注意，氧化物半導體例如可以是包括非晶氧化物半導體、a-like OS、nc-OS和CAAC-OS中的兩種以上的疊層膜。
實施方式3
在本實施方式中，說明至少可以使用上述實施方式所說明的電晶體且包含上述實施方式所說明的記憶體裝置的CPU。
圖50是示出將在上述實施方式中說明的記憶體裝置用於至少其一部分的CPU的結構的一個例子的方塊圖。
圖50所示的CPU在基板1190上具有：ALU1191(ALU：Arithmetic logic unit：算術邏輯單元)、ALU控制器1192、指令解碼器1193、中斷控制器1194、時序控制器1195、暫存器1196、暫存器控制器1197、匯流排介面1198(Bus I/F)、能夠重寫的ROM1199以及ROM介面1189(ROM I/F)。作為基板1190使用半導體基板、SOI基板、玻璃基板等。ROM1199及ROM介面1189也可以設置在不同的晶片上。當然，圖50所示的CPU只不過是簡化其結構而表示的一個例子，所以實際上的CPU根據其用途具有各種各樣的結構。例如，也可以以包括圖50所示的CPU或算術電路的結構為核心，設置多個該核心並使其同時工作。另外，在CPU的內部算術電路或資料匯流排中能夠處理的位元數例如可以為8位元、16位元、32位元、64位元等。
藉由匯流排介面1198輸入到CPU的指令在輸入到指令解碼器1193並被解碼之後，輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195。
ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195根據被解碼的指令進行各種控制。明確而言，ALU控制器1192生成用來控制ALU1191的工作的信號。另外，中斷控制器1194在執行CPU的程式時，根據其優先度或遮罩的狀態來判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求而對該要求進行處理。暫存器控制器1197生成暫存器1196的位址，並根據CPU的狀態來進行暫存器1196的讀出或寫入。
另外，時序控制器1195生成用來控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作時序的信號。例如，時序控制器1195具有根據參考時脈信號CLK1生成內部時脈信號CLK2的內部時脈發生器，並將內部時脈信號CLK2供應到上述各種電路。
在圖50所示的CPU中，在暫存器1196中設置有記憶單元。
在圖50所示的CPU中，暫存器控制器1197根據來自ALU1191的指令進行暫存器1196中的保持工作的選擇。換言之，暫存器控制器1197在暫存器1196所具有的記憶單元中選擇由正反器保持資料還是由電容元件保持資料。在選擇由正反器保持資料的情況下，對暫存器1196中的記憶單元供應電源電壓。在選擇由電容元件保持資料的情況下，對電容元件進行資料的重寫，而可以停止對暫存器1196中的記憶單元供應電源電壓。
圖51是可以用作暫存器1196的記憶體裝置的電路圖的一個例子。記憶體裝置1200包括在關閉電源時丟失存儲資料的電路1201、在關閉電源時不丟失存儲資料的電路1202、開關1203、開關1204、邏輯元件1206、電容元件1207以及具有選擇功能的電路1220。電路1202包括電容元件1208、電晶體1209及電晶體1210。另外，記憶體裝置1200根據需要還可以包括其他元件諸如二極體、電阻元件或電感器等。電晶體1209較佳為其通道形成於氧化物半導體層的電晶體。作為電晶體1209，可以使用在上述實施方式中說明的電晶體490。
在此，電路1202可以使用上述實施方式所示的記憶體裝置。在停止對記憶體裝置1200供應電源電壓時，接地電位(0V)或使電晶體1209關閉的電位繼續輸入到電路1202中的電晶體1209的閘極。例如，電晶體1209的閘極藉由電阻器等負載接地。
這裡，例如在圖1等所示的結構中，也可以將電晶體490的源極電極和汲極電極中的一個與電容元件150的連接應用於圖51的電路中的電晶體1209的源極電極和汲極電極中的一個與電容元件1208的連接。此外，也可以將電晶體490的源極電極和汲極電極中的另一個與電晶體491的閘極電極的連接應用於圖51的電路中的電晶體1209的源極電極和汲極電極中的一個與電晶體1210的閘極電極的連接。
在此示出開關1203為具有一導電型(例如，n通道型)的電晶體1213，而開關1204為具有與此相反的導電型(例如，p通道型)的電晶體1214的例子。這裡，開關1203的第一端子對應於電晶體1213的源極和汲極中的一個，開關1203的第二端子對應於電晶體1213的源極和汲極中的另一個，並且開關1203的第一端子與第二端子之間的導通或非導通(亦即，電晶體1213的開啟狀態或關閉狀態)由輸入到電晶體1213的閘極的控制信號RD選擇。開關1204的第一端子對應於電晶體1214的源極和汲極中的一個，開關1204的第二端子對應於電晶體1214的源極和汲極中的另一個，並且開關1204的第一端子與第二端子之間的導通或非導通(亦即，電晶體1214的開啟狀態或關閉狀態)由輸入到電晶體1214的閘極的控制信號RD選擇。
電晶體1209的源極和汲極中的一個電連接到電容元件1208的一對電極 中的一個及電晶體1210的閘極。在此，將連接部分稱為節點M2。電晶體1210的源極和汲極中的一個電連接到能夠供應低電源電位的佈線(例如，GND線)，而另一個電連接到開關1203的第一端子(電晶體1213的源極和汲極中的一個)。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)電連接到開關1204的第一端子(電晶體1214的源極和汲極中的一個)。開關1204的第二端子(電晶體1214的源極和汲極中的另一個)電連接到能夠供應電源電位VDD的佈線。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)、開關1204的第一端子(電晶體1214的源極和汲極中的一個)、邏輯元件1206的輸入端子和電容元件1207的一對電極中的一個彼此電連接。在此，將連接部分稱為節點M1。可以對電容元件1207的一對電極中的另一個輸入固定電位。例如，可以輸入低電源電位(GND等)或高電源電位(VDD等)。電容元件1207的一對電極中的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。可以對電容元件1208的一對電極中的另一個輸入固定電位。例如，可以輸入低電源電位(GND等)或高電源電位(VDD等)。電容元件1208的一對電極中的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。
當積極地利用電晶體或佈線的寄生電容等時，可以不設置電容元件1207及電容元件1208。
控制信號WE輸入到電晶體1209的第一閘極(第一閘極電極)。開關1203及開關1204的第一端子與第二端子之間的導通狀態或非導通狀態由與控制信號WE不同的控制信號RD選擇，當一個開關的第一端子與第二端子之間處於導通狀態時，另一個開關的第一端子與第二端子之間處於非導通狀態。
對應於保持在電路1201中的資料的信號被輸入到電晶體1209的源極和汲極中的另一個。圖51示出從電路1201輸出的信號輸入到電晶體1209的源極和汲極中的另一個的例子。由邏輯元件1206使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而成為反轉信號，將其經由電路1220輸入到電路1201。
另外，雖然圖51示出從開關1203的第二端子(電晶體1213的源極和 汲極中的另一個)輸出的信號經由邏輯元件1206及電路1220輸入到電路1201的例子，但是不侷限於此。也可以不使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而輸入到電路1201。例如，當在電路1201內存在其中保持使從輸入端子輸入的信號的邏輯值反轉的信號的節點時，可以將從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號輸入到該節點。
在圖51所示的用於記憶體裝置1200的電晶體中，電晶體1209以外的電晶體可以使用其通道形成在由氧化物半導體以外的半導體構成的層中或基板1190中的電晶體。例如，可以使用其通道形成在矽層或矽基板中的電晶體。此外，作為用於記憶體裝置1200的所有的電晶體也可以使用其通道形成在氧化物半導體層中的電晶體。或者，記憶體裝置1200還可以包括電晶體1209以外的其通道形成在氧化物半導體層中的電晶體，並且作為剩下的電晶體可以使用其通道形成在由氧化物半導體以外的半導體構成的層中或基板1190中的電晶體。
圖51所示的電路1201例如可以使用正反器電路。另外，作為邏輯元件1206例如可以使用反相器或時脈反相器等。
在根據本發明的一個實施方式的半導體裝置中，在不向記憶體裝置1200供應電源電壓的期間，可以由設置在電路1202中的電容元件1208保持儲存在電路1201中的資料。
另外，其通道形成在氧化物半導體層中的電晶體的關態電流極小。例如，其通道形成在氧化物半導體層中的電晶體的關態電流比其通道形成在具有結晶性的矽中的電晶體的關態電流低得多。因此，藉由將該電晶體用作電晶體1209，即使在不向記憶體裝置1200供應電源電壓的期間也可以長期間地儲存電容元件1208所保持的信號。因此，記憶體裝置1200在停止供應電源電壓的期間也可以保持存儲內容(資料)。
另外，由於該記憶元件是以藉由設置開關1203及開關1204進行預充電工作為特徵的記憶元件，因此它可以縮短在再次開始供應電源電壓之後直到電路1201再次保持原來的資料為止的時間。
另外，在電路1202中，由電容元件1208保持的信號被輸入到電晶體1210的閘極。因此，在再次開始向記憶體裝置1200供應電源電壓之後，可以將由電容元件1208保持的信號轉換為電晶體1210的狀態(開啟狀態或關閉狀態)，並從電路1202讀出。因此，即使對應於保持在電容元件1208中的信號的電位有些變動，也可以準確地讀出原來的信號。
藉由將這種記憶體裝置1200用於處理器所具有的暫存器或快取記憶體等記憶體裝置，可以防止記憶體裝置內的資料因停止電源電壓的供應而消失。另外，在再次開始供應電源電壓之後記憶體裝置可以在短時間內恢復到停止供應電源之前的狀態。因此，在整個處理器或構成處理器的一個或多個邏輯電路中在短時間內也可以停止電源，從而可以抑制功耗。
在本實施方式中，雖然對將記憶體裝置1200用於CPU的例子進行說明，但是也可以將記憶體裝置1200應用於LSI諸如DSP(Digital Signal Processor：數位信號處理器)、定製LSI、PLD(Programmable Logic Device：可程式邏輯裝置)等、RF-ID(Radio Frequency Identification：射頻識別)。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式4
在本實施方式中，參照圖52說明包括上述實施方式例示的記憶體裝置的RF標籤。
根據本實施方式的RF標籤在其內部包括記憶體電路，在該記憶體電路中儲存所需要的資料，並使用非接觸單元諸如無線通訊向外部發送資料和/或從外部接收資料。由於具有這種特徵，RF標籤可以被用於藉由讀取物品等的個體資訊來識別物品的個體識別系統等。注意，這些用途要求極高的可靠性。
參照圖52說明RF標籤的結構。圖52是示出RF標籤的結構實例的方塊圖。
如圖52所示，RF標籤800包括接收從與通信器801(也稱為詢問器、讀取器/寫入器等)連接的天線802發送的無線信號803的天線804。RF標籤800還包括整流電路805、定電壓電路806、解調變電路807、調變電路808、邏輯電路809、記憶體電路810、ROM811。另外，在包括在解調變電路807中的具有整流作用的電晶體中，也可以使用充分地抑制反向電流的材料，諸如氧化物半導體。由此，可以抑制起因於反向電流的整流作用的降低並防止解調變電路的輸出飽和，也就是說，可以使解調變電路的輸入和解調變電路的輸出之間的關係靠近於線性關係。注意，資料傳輸方法大致分成如下三種方法：將一對線圈相對地設置並利用互感進行通信的電磁耦合方法；利用感應場進行通信的電磁感應方法；以及利用電波進行通信的電波方法。在本實施方式所示的RF標籤800中可以使用上述任何方法。
接著，說明各電路的結構。天線804與連接於通信器801的天線802之間進行無線信號803的發送及接收。在整流電路805中，對藉由由天線804接收無線信號來生成的輸入交流信號進行整流，例如進行半波倍壓整流，並由設置在後級的電容元件使被整流的信號平滑化，由此生成輸入電位。另外，整流電路805的輸入一側或輸出一側也可以設置限制器電路。限制器電路是在輸入交流信號的振幅大且內部生成電壓大時進行控制以不使一定以上的電力輸入到後級的電路中的電路。
定電壓電路806是由輸入電位生成穩定的電源電壓而供應到各電路的電路。定電壓電路806也可以在其內部包括重設信號產生電路。重設信號產生電路是利用穩定的電源電壓的上升而生成邏輯電路809的重設信號的電路。
解調變電路807是藉由包封檢測對輸入交流信號進行解調並生成解調信號的電路。此外，調變電路808是根據從天線804輸出的資料進行調變的電路。
邏輯電路809是分析解調信號並進行處理的電路。記憶體電路810是保持被輸入的資料的電路，並包括行解碼器、列解碼器、存儲區域等。此外，ROM811是保持識別號碼(ID)等並根據處理進行輸出的電路。
注意，根據需要可以適當地設置上述各電路。
在此，作為記憶體電路810可以使用上述實施方式所示的記憶體裝置。因為藉由作為記憶體電路810使用上述實施方式所示的記憶體裝置，即使在關閉電源的狀態下也可以保持資料，所以適用於RF標籤。再者，因為本發明的一個實施方式的記憶體裝置的資料寫入所需要的電力(電壓)比習知的非揮發性記憶體低得多，所以也可以不產生資料讀出時和寫入時的最大通信距離的差異。再者，本發明的一個實施方式的記憶體裝置可以抑制由於資料寫入時的電力不足引起錯誤工作或錯誤寫入的情況。
此外，因為本發明的一個實施方式的記憶體裝置可以用作非揮發性記憶體，所以還可以應用於ROM811。在此情況下，較佳為生產者另外準備用來對ROM811寫入資料的指令防止使用者自由地重寫。由於生產者在預先寫入識別號碼後出貨，可以僅使出貨的良品具有識別號碼而不使所製造的所有RF標籤具有識別號碼，由此不會發生出貨後的產品的識別號碼不連續的情況而可以更容易地根據出貨後的產品進行顧客管理。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式5
在本實施方式中，參照圖53A至圖53F說明本發明的一個實施方式的RF標籤的使用例子。RF標籤的用途廣泛，例如可以設置於物品諸如鈔票、硬幣、有價證券類、不記名債券類、證件類(駕駛執照、居民卡等，參照圖53A)、儲存媒體(DVD、錄影帶等，參照圖53B)、包裝用容器類(包裝紙、瓶子等，參照圖53C)、車輛類(自行車等，參照圖53D)、個人物品(包、眼鏡等)、食物類、植物類、動物類、人體、衣物類、生活用品類、包括藥品或藥劑的醫療品、電子裝置(液晶顯示裝置、EL顯示裝置、電視機或行動電話)等或者各物品的裝運標籤(參照圖53E和圖53F)等。
本發明的一個實施方式的RF標籤4000以貼到物品表面上或者嵌入物品的方式固定。例如，當物品為書本時，RF標籤4000以嵌入在書本的紙張 裡的方式固定在書本，而當物品為有機樹脂的包裝時，RF標籤4000以嵌入在有機樹脂中的方式固定在有機樹脂的包裝。本發明的一個實施方式的RF標籤4000實現了小型、薄型以及輕量，所以即使固定在物品中也不會影響到該物品的設計性。另外，藉由將本發明的一個實施方式的RF標籤4000設置於鈔票、硬幣、有價證券類、不記名債券類或證件類等，可以賦予識別功能。藉由利用該識別功能可以防止偽造。另外，可以藉由在包裝用容器類、儲存媒體、個人物品、食物類、衣物類、生活用品類或電子裝置等中設置本發明的一個實施方式的RF標籤，可以提高檢品系統等系統的運行效率。另外，藉由在車輛類中安裝本發明的一個實施方式的RF標籤，可以防止盜竊等而提高安全性。
如上所述，藉由將本發明的一個實施方式的RF標籤應用於在本實施方式中列舉的各用途，可以降低包括資料的寫入或讀出等工作的功耗，因此能夠使最大通信距離長。另外，即使在不供應電力的狀態下，也可以在極長的期間保持資料，所以上述RF標籤適用於寫入或讀出的頻率低的用途。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式6
本發明的一個實施方式的半導體裝置可以包括顯示面板。另外，也可以將本發明的一個實施方式的半導體裝置用於驅動顯示面板的顯示部的電路。另外，本發明的一個實施方式可以包括顯示面板及其他的實施方式所示的半導體裝置。在本實施方式中，對顯示面板的結構實例進行說明。
[結構實例]
圖54A是本發明的一個實施方式的顯示面板的俯視圖，圖54B是在將液晶元件用於本發明的一個實施方式的顯示面板的像素時可以使用的像素電路的電路圖。圖54C是在將有機EL元件用於本發明的一個實施方式的顯示面板的像素時可以使用的像素電路的電路圖。
可以根據上述實施方式形成配置在像素部中的電晶體。例如，可以參照上述實施方式所示的電晶體490。此外，因為該電晶體容易形成為n通道 電晶體，所以將驅動電路中的可以由n通道電晶體構成的驅動電路的一部分與像素部的電晶體形成在同一基板上。如上所述，藉由將上述實施方式所示的電晶體用於像素部或驅動電路，可以提供可靠性高的顯示裝置。
這裡，較佳的是，將配置在顯示面板的像素部中的電晶體、驅動電路中的可以由n通道電晶體構成的驅動電路的一部分設置在上述實施方式所示的層629中。在此情況下，例如驅動電路中的電晶體的一部分也可以設置在上述實施方式所示的層627中。此外，驅動電路部與像素部例如也可以藉由設置在上述實施方式所示的層628中的佈線電連接。
圖54A示出主動矩陣型顯示裝置的方塊圖的一個例子。在顯示裝置的基板700上設置有：像素部701；第一掃描線驅動電路702；第二掃描線驅動電路703；以及信號線驅動電路704。在像素部701中配置有從信號線驅動電路704延伸的多個信號線以及從第一掃描線驅動電路702及第二掃描線驅動電路703延伸的多個掃描線。此外，在掃描線與信號線的交叉區域中具有顯示元件的各像素配置為矩陣狀。另外，顯示裝置的基板700藉由FPC(Flexible Printed Circuit：軟性印刷電路板)等的連接部連接到時序控制電路(也稱為控制器、控制IC)。
在圖54A中，在設置有像素部701的基板700上形成有第一掃描線驅動電路702、第二掃描線驅動電路703、信號線驅動電路704。由此，設置在外部的驅動電路等的構件的數量減少，從而能夠實現成本的降低。另外，當在基板700的外部設置驅動電路時，需要使佈線延伸，佈線之間的連接數增加。當在基板700上設置驅動電路時，可以減少該佈線之間的連接數，從而可以實現可靠性或良率的提高。
[液晶面板]
圖54B示出像素的電路結構的一個例子。在此，示出可以用於VA方式的液晶顯示面板的像素的像素電路。
可以將該像素電路應用於一個像素具有多個像素電極層的結構。各像素電極層分別與不同的電晶體連接，以藉由不同閘極信號驅動各電晶體。由此，可以獨立地控制施加到多域像素中的各像素電極層的信號。
電晶體716的閘極佈線712和電晶體717的閘極佈線713彼此分離，以便能夠被提供不同的閘極信號。另一方面，電晶體716和電晶體717共同使用用作資料線的源極電極層或汲極電極層714。作為電晶體716及電晶體717，可以適當地利用上述實施方式所示的電晶體490。由此可以提供可靠性高的液晶顯示面板。
電晶體716與第一像素電極層電連接，且電晶體717與第二像素電極層電連接。第一像素電極層和第二像素電極層彼此分離。注意，對第一像素電極層及第二像素電極層的形狀沒有特別的限制。第一像素電極層例如具有V字型的形狀即可。
電晶體716的閘極電極連接到閘極佈線712，而電晶體717的閘極電極連接到閘極佈線713。藉由對閘極佈線712和閘極佈線713施加不同的閘極信號，可以使電晶體716及電晶體717的工作時序互不相同來控制液晶配向。
另外，也可以由電容佈線710、用作電介質的閘極絕緣膜以及與第一像素電極層或第二像素電極層電連接的電容電極形成儲存電容器。
多域結構的像素設置有第一液晶元件718和第二液晶元件719。第一液晶元件718由第一像素電極層、相對電極層以及它們之間的液晶層構成，而第二液晶元件719由第二像素電極層、相對電極層以及它們之間的液晶層構成。
此外，圖54B所示的像素電路不侷限於此。例如，也可以還對圖54B所示的像素追加開關、電阻元件、電容元件、電晶體、感測器或邏輯電路等。
(有機EL面板)
圖54C示出像素的電路結構的其他例子。在此，示出使用有機EL元件的顯示面板的像素結構。
在有機EL元件中，藉由對發光元件施加電壓，電子和電洞從一對電極 分別注入到包含發光有機化合物的層，而產生電流。然後，藉由使電子和電洞再結合，發光有機化合物達到激發態，並且當該激發態返回到基態時，獲得發光。根據這種機制，該發光元件被稱為電流激發型發光元件。
圖54C是示出可以應用的像素電路的一個例子的圖。這裡示出一個像素包括兩個n通道電晶體的例子。本發明的一個實施方式的半導體層可以用於n通道電晶體的通道形成區域。另外，該像素電路可以採用數位時間灰階驅動。
以下說明可以應用的像素電路的結構及採用數位時間灰階驅動時的像素的工作。
像素720包括切換電晶體721、驅動電晶體722、發光元件724以及電容元件723。在切換電晶體721中，閘極電極層與掃描線726連接，第一電極(源極電極層和汲極電極層中的一個)與信號線725連接，並且第二電極(源極電極層和汲極電極層中的另一個)與驅動電晶體722的閘極電極層連接。在驅動電晶體722中，閘極電極層藉由電容元件723與電源線727連接，第一電極與電源線727連接，第二電極與發光元件724的第一電極(像素電極)連接。發光元件724的第二電極相當於共用電極728。共用電極728與形成在同一基板上的共用電位線電連接。
作為切換電晶體721及驅動電晶體722，可以適當地利用上述實施方式所示的電晶體490。由此可以提供可靠性高的有機EL顯示面板。
將發光元件724的第二電極(共用電極728)的電位設定為低電源電位。注意，低電源電位是指低於供應到電源線727的高電源電位的電位，例如，低電源電位可以為GND、0V等。將高電源電位與低電源電位的電位差設定為發光元件724的正向臨界電壓以上，將該電位差施加到發光元件724來使電流流過發光元件724，以獲得發光。發光元件724的正向電壓是指為獲得所希望的亮度的電壓，至少包含正向臨界電壓。
另外，還可以使用驅動電晶體722的閘極電容代替電容元件723。驅動電晶體722的閘極電容也可以形成在通道形成區域和閘極電極層之間。
接著，說明輸入到驅動電晶體722的信號。當採用電壓輸入電壓驅動方式時，對驅動電晶體722輸入使驅動電晶體722充分處於開啟狀態或關閉狀態的兩個狀態的視訊信號。為了使驅動電晶體722在線性區域中工作，將比電源線727的電壓高的電壓施加到驅動電晶體722的閘極電極層。另外，對信號線725施加電源線電壓加驅動電晶體722的臨界電壓Vth的值以上的電壓。
當進行類比灰階驅動時，對驅動電晶體722的閘極電極層施加發光元件724的正向電壓加驅動電晶體722臨界電壓的Vth的值以上的電壓。另外，藉由輸入使驅動電晶體722在飽和區域中工作的視訊信號，使電流流過發光元件724。為了使驅動電晶體722在飽和區域中工作，使電源線727的電位高於驅動電晶體722的閘極電位。藉由採用類比方式的視訊信號，可以使與視訊信號對應的電流流過發光元件724，而進行類比灰階驅動。
注意，像素電路的結構不侷限於圖54C所示的像素結構。例如，還可以對圖54C所示的像素電路追加開關、電阻元件、電容元件、感測器、電晶體或邏輯電路等。
當對圖54A至圖54C所示的電路應用上述實施方式所示的電晶體時，使源極電極(第一電極)及汲極電極(第二電極)分別電連接到低電位一側及高電位一側。再者，可以由控制電路等控制第一閘極電極的電位，且由未圖示的佈線將比源極電極低的電位等如上所示的電位輸入第二閘極電極。
例如，在本說明書等中，顯示元件、作為具有顯示元件的裝置的顯示裝置、發光元件以及作為具有發光元件的裝置的發光裝置可以採用各種方式或各種元件。顯示元件、顯示裝置、發光元件或發光裝置例如包括EL(電致發光)元件(包含有機和無機材料的EL元件、有機EL元件或無機EL元件)、LED晶片(白色LED晶片、紅色LED晶片、綠色LED晶片、藍色LED晶片等)、電晶體(根據電流而發光的電晶體)、電子發射元件、液晶元件、電子墨水、電泳元件、電漿顯示器(PDP)、使用微機電系統(MEMS)的顯示元件(例如柵光閥(GLV)、數位微鏡裝置(DMD)、數位微快門 (DMS)、IMOD(干涉測量調節)元件、快門方式的MEMS顯示元件、光干涉方式的MEMS顯示元件、壓電陶瓷顯示器等)、電潤濕(electrowetting)元件、量子點、使用碳奈米管的顯示元件中的至少一個。除此以外，還可以包括其對比度、亮度、反射率、透射率等因電或磁作用而變化的顯示媒體。作為使用EL元件的顯示裝置的一個例子，有EL顯示器等。作為使用電子發射元件的顯示裝置的一個例子，有場致發射顯示器(FED)或SED方式平面型顯示器(SED：Surface-conduction Electron-emitter Display：表面傳導電子發射顯示器)等。作為在各像素中使用量子點的顯示裝置的一個例子，有量子點顯示器等。此外，量子點也可以設置在背光的一部分中，而不用作顯示元件。藉由使用量子點，可以進行色純度高的顯示。作為使用液晶元件的顯示裝置的一個例子，有液晶顯示器(透射型液晶顯示器、半透射型液晶顯示器、反射型液晶顯示器、直觀型液晶顯示器、投射型液晶顯示器)等。作為使用電子墨水或電泳元件的顯示裝置的一個例子，有電子紙等。注意，當實現半透射型液晶顯示器或反射型液晶顯示器時，使像素電極的一部分或全部具有反射電極的功能，即可。例如，像素電極的一部分或全部包含鋁、銀等，即可。並且，此時也可以將SRAM等記憶體電路設置在反射電極下。因而，可以進一步降低功耗。此外，在使用LED晶片的情況下，也可以在LED晶片的電極或氮化物半導體下設置石墨烯或石墨。作為石墨烯或石墨也可以層疊多個層，而形成多層膜。如此藉由設置石墨烯或石墨，可以較容易地在其上形成氮化物半導體，例如具有晶體的n型GaN半導體層等。還有，也可以在其上設置具有晶體的p型GaN半導體層等來構成LED晶片。此外，也可以在石墨烯或石墨與具有晶體的n型GaN半導體層之間設置AlN層。此外，也可以利用MOCVD形成LED晶片所包括的GaN半導體層。注意，當設置石墨烯時，也可以利用濺射法形成LED晶片所包括的GaN半導體層。此外，在使用MEMS(微機電系統)的顯示元件中，在密封顯示元件的空間(例如，配置有顯示元件的元件基板與以與元件基板對置的方式配置的相對基板之間)配置乾燥劑。藉由配置乾燥劑，可以防止MEMS等因水分而不容易移動或變得容易劣化。
例如在本說明書等中，可以使用各種基板形成電晶體。對基板的種類沒有特別的限制。作為該基板的一個例子，例如可以使用半導體基板(例如，單晶基板或矽基板)、SOI基板、玻璃基板、石英基板、塑膠基板、金屬基板、不鏽鋼基板、具有不鏽鋼箔的基板、鎢基板、具有鎢箔的基板、 撓性基板、貼合薄膜、包含纖維狀的材料的紙或者基材薄膜等。作為玻璃基板的一個例子，有鋇硼矽酸鹽玻璃、鋁硼矽酸鹽玻璃、鈉鈣玻璃等。作為撓性基板、貼合薄膜、基材薄膜等，可以舉出如下例子。例如可以舉出以聚對苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚碸(PES)為代表的塑膠。或者，作為一個例子，可以舉出丙烯酸樹脂等合成樹脂等。或者，作為一個例子，可以舉出聚丙烯、聚酯、聚氟化乙烯或聚氯乙烯等。或者，作為一個例子，可以舉出聚醯胺、聚醯亞胺、芳族聚醯胺、環氧樹脂、無機蒸鍍薄膜、紙類等。尤其是，藉由使用半導體基板、單晶基板或SOI基板等製造電晶體，可以製造特性、尺寸或形狀等的偏差小、電流能力高且尺寸小的電晶體。當利用上述電晶體構成電路時，可以實現電路的低功耗化或電路的高集成化。
另外，作為基板也可以使用撓性基板，在該撓性基板上直接形成電晶體。或者，也可以在基板與電晶體之間設置剝離層。剝離層可以在如下情況下使用，亦即在剝離層上製造半導體裝置的一部分或全部，然後將其從基板分離並轉置到其他基板上的情況。此時，也可以將電晶體轉置到耐熱性低的基板或撓性基板上。另外，作為上述剝離層，例如可以使用鎢膜與氧化矽膜的無機膜的層疊結構或基板上形成有聚醯亞胺等有機樹脂膜的結構等。
另外，也可以使用一個基板形成電晶體，然後將該電晶體轉置到另一個基板上。作為轉置電晶體的基板，除了上述可以設置電晶體的基板之外，還可以使用紙基板、玻璃紙基板、芳族聚醯胺薄膜基板、聚醯亞胺薄膜基板、石材基板、木材基板、布基板(包括天然纖維(絲、棉、麻)、合成纖維(尼龍、聚氨酯、聚酯)或再生纖維(醋酯纖維、銅氨纖維、人造纖維、再生聚酯)等)、皮革基板、橡膠基板等。藉由使用上述基板，可以形成特性良好的電晶體或功耗低的電晶體，可以製造不容易發生故障並具有耐熱性的裝置，或者可以實現輕量化或薄型化。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式7
作為使用根據本發明的一個實施方式的半導體裝置的電子裝置的具體例子，可以舉出電視機、顯示器等顯示裝置、照明設備、桌上型或膝上型個人電腦、文字處理機、再現儲存在DVD(Digital Versatile Disc：數位影音光碟)等記錄介質中的靜態影像或動態影像的影像再現裝置、可攜式CD播放機、收音機、磁帶錄音機、頭戴式耳機立體音響、立體音響、座鐘、掛鐘、無線電話子機、無線電收發機、車載電話、行動電話機、可攜式資訊終端、平板終端、可攜式遊戲機、彈珠機等固定型遊戲機、計算器、電子筆記本、電子書閱讀器終端、電子翻譯器、聲音輸入器、攝影機、數位靜態照相機、電動刮刀、微波爐等高頻加熱裝置、電鍋、電動洗衣機、電動吸塵器、熱水器、電扇、吹風機、空調設備諸如空調器、加濕器、除濕器等、餐具洗滌機、餐具乾燥機、乾衣機、烘被機、電冰箱、電冷凍箱、電冷凍冷藏箱、DNA保存用冰凍器、手電筒、鏈鋸等工具、煙探測器、透析裝置等醫療設備等。再者，還可以舉出工業設備諸如引導燈、號誌燈、傳送帶、電扶梯、電梯、工業機器人、蓄電系統、用於使電力均勻化或智慧電網的蓄電裝置。另外，利用來自蓄電體的電力的電動機或使用燃料的發動機推進的移動體等也有時包括在電子裝置的範疇內。作為上述移動體，例如可以舉出電動汽車(EV)、兼具內燃機和電動機的混合動力汽車(HEV)、插電式混合動力汽車(PHEV)、使用履帶代替這些的車輪的履帶式車輛、包括電動輔助自行車的電動自行車、摩托車、電動輪椅、高爾夫球車、小型或大型船舶、潛水艇、直升機、飛機、火箭、人造衛星、太空探測器、行星探測器、太空船等。
圖55A所示的可攜式遊戲機2900包括外殼2901、外殼2902、顯示部2903、顯示部2904、麥克風2905、揚聲器2906以及操作鍵2907等。雖然圖55A所示的可攜式遊戲機包括兩個顯示部2903和顯示部2904，但是顯示部的個數不限於此。顯示部2903設置有作為輸入裝置的觸控面板，能夠利用觸控筆2908等進行操作。
圖55B所示的資訊終端2910在外殼2911中包括顯示部2912、麥克風2917、揚聲器部2914、照相機2913、外部連接部2916以及操作按鈕2915等。顯示部2912設置有使用撓性基板的顯示面板及觸控面板。資訊終端2910例如可以被用作智慧手機、行動電話、平板資訊終端、平板電腦或電子書閱讀器終端等。
圖55C所示的膝上型個人電腦2920包括外殼2921、顯示部2922、鍵盤2923及指向裝置2924等。
圖55D所示的攝影機2940包括外殼2941、外殼2942、顯示部2943、操作鍵2944、透鏡2945以及連接部2946等。操作鍵2944及透鏡2945設置在外殼2941中，顯示部2943設置在外殼2942中。而且，外殼2941和外殼2942由連接部2946連接，由連接部2946可以改變外殼2941和外殼2942之間的角度。可以根據外殼2942與外殼2941所形成的角度而改變顯示在顯示部2943中的影像的方向並切換影像的顯示/非顯示。
圖55E示出手鐲型資訊終端的一個例子。資訊終端2950包括外殼2951及顯示部2952等。顯示部2952由具有曲面的外殼2951支撐。因為顯示部2952具備使用撓性基板的顯示面板，所以可以提供一種具有撓性、輕量且方便性良好的資訊終端2950。
圖55F示出手錶型資訊終端的一個例子。資訊終端2960包括外殼2961、顯示部2962、腕帶2963、錶扣2964、操作按鈕2965、輸入輸出端子2966等。資訊終端2960可以執行行動電話、電子郵件、文章的閱讀及編寫、音樂播放、網路通訊、電腦遊戲等各種應用程式。
顯示部2962的顯示面彎曲，能夠沿著彎曲的顯示面進行顯示。另外，顯示部2962具備觸控感測器，可以用手指或觸控筆等觸摸畫面來進行操作。例如，藉由觸摸顯示於顯示部2962的圖示2967，可以啟動應用程式。操作按鈕2965除了時刻設定之外，還可以具有電源開關、無線通訊的開關、靜音模式的設置及取消、省電模式的設置及取消等各種功能。例如，藉由利用組裝在資訊終端2960中的作業系統，也可以設定操作按鈕2965的功能。
另外，資訊終端2960可以執行依據通信標準的近距離無線通訊。例如，藉由與可無線通訊的耳麥互相通信，可以進行免提通話。另外，資訊終端2960具備輸入輸出端子2966，可以藉由連接器直接與其他資訊終端進行資料的交換。另外，也可以藉由輸入輸出端子2966進行充電。另外，充電動作也可以利用無線供電進行，而不藉由輸入輸出端子2966進行。
圖55G示出家庭用電器產品的一個例子的電冰箱。電冰箱2970包括外殼2971、冷藏室門2972及冷凍室門2973等。
圖55H示出汽車的結構的一個例子的外觀圖。汽車2980包括車體2981、車輪2982、儀表板2983及燈2984等。
本實施方式所示的電子裝置安裝有上述電晶體或上述半導體裝置等。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。另外，例如，藉由在本實施方式所示的電子裝置中安裝其他的實施方式所示的半導體裝置，有時可以提高電子裝置的性能。或者，有時可以降低電子裝置的功耗。
實施方式8
[成像裝置]
在本實施方式中，說明使用本發明的一個實施方式的成像裝置。
〈成像裝置600的結構實例〉
圖56A示出成像裝置600的結構實例的平面圖。成像裝置600包括像素部621、第一電路260、第二電路270、第三電路280及第四電路290。注意，在本說明書等中，有時將第一電路260至第四電路290等稱為“週邊電路”或“驅動電路”。例如，可以說第一電路260是週邊電路的一部分。
圖56B示出像素部621的結構實例。像素部621包括配置成p列q行(p及q為2以上的自然數)的矩陣狀的多個像素622(成像元件)。另外，圖56B中的n是1以上且p以下的自然數，m是1以上且q以下的自然數。
例如，當將像素622配置為1920×1080的矩陣狀時，可以實現以所謂全高清(也稱為“2K解析度”、“2K1K”或“2K”等)的解析度能夠成像的成像裝置600。另外，例如，當將像素622配置為4096×2160的矩陣狀時，可以實現以所謂超高清(也稱為“4K解析度”、“4K2K”或“4K”等)的 解析度能夠成像的成像裝置600。另外，例如，當將像素622配置為8192×4320的矩陣狀時，可以實現以所謂超高清(也稱為“8K解析度”、“8K4K”或“8K”等)的解析度能夠成像的成像裝置600。藉由增加顯示元件的數量，也可以實現以16K或32K的解析度能夠成像的成像裝置600。
第一電路260及第二電路270與多個像素622連接，具有供應用來驅動多個像素622的信號的功能。第一電路260也可以具有對從像素622輸出的類比信號進行處理的功能。第三電路280也可以具有控制週邊電路的工作時序的功能。例如，第三電路280也可以具有生成時脈信號的功能或者改變從外部供應的時脈信號的頻率的功能。第三電路280也可以具有供應參照用電位信號(例如，斜坡信號等)的功能。
週邊電路至少包括邏輯電路、開關、緩衝器、放大電路和轉換電路中的一個。另外，也可以使用用來製造後述的像素驅動電路610而形成的半導體的一部分形成用於週邊電路的電晶體等。另外，也可以將IC晶片等半導體裝置用於週邊電路的一部分或全部。
另外，在週邊電路中，也可以省略第一電路260至第四電路290中的至少一個。例如，也可以將第一電路260和第四電路290中的一個的功能附加於第一電路260和第四電路290中的另一個而省略第一電路260和第四電路290中的一個。例如，也可以將第二電路270和第三電路280中的一個的功能附加於第二電路270和第三電路280中的另一個而省略第二電路270和第三電路280中的一個。例如，也可以對第一電路260至第四電路290中的任一個附加其他週邊電路的功能而省略其他週邊電路。
另外，如圖57所示，沿著像素部621的邊緣也可以設置第一電路260至第四電路290。在成像裝置600所包括的像素部621中，也可以以像素622傾斜的方式配置。藉由以像素622傾斜的方式配置，可以縮短在行方向上及列方向上的像素間隔(間距)。由此，可以提高使用成像裝置600拍攝的影像的品質。
另外，如圖58A及圖58B所示，也可以在第一電路260至第四電路290的上方設置像素部621。圖58A是在第一電路260至第四電路290的上方形 成像素部621的成像裝置600的俯視圖。另外，圖58B是說明圖58A所示的成像裝置600的結構的透視圖。
藉由在第一電路260至第四電路290的上方設置像素部621，可以增大在成像裝置600中像素部621所占的面積。因此，可以提高成像裝置600的光敏性。此外，可以擴大成像裝置600的動態範圍。此外，可以提高成像裝置600的解析度。此外，可以提高使用成像裝置600拍攝的影像的再現性。此外，可以提高成像裝置600的集成率。
[濾色片等]
藉由作為子像素使用成像裝置600所包括的像素622，且在每個多個像素622中設置使不同的波長區域的光透過的濾光片(濾色片)，可以取得用來實現彩色影像顯示的資料。
圖59A是示出用來取得彩色影像的像素623的一個例子的平面圖。在圖59A中，包括設置有使紅色(R)的波長區域的光透過的濾色片的像素622(以下也稱為“像素622R”)、設置有使綠色(G)的波長區域的光透過的濾色片的像素622(以下也稱為“像素622G”)及設置有使藍色(B)的波長區域的光透過的濾色片的像素622(以下也稱為“像素622B”)。將像素622R、像素622G及像素622B合併用作一個像素623。
用於像素623的濾色片的顏色不侷限於紅色(R)、綠色(G)、藍色(B)，也可以使用使青色(C)、黃色(Y)及洋紅色(M)的光透過的濾色片。藉由在一個像素623中設置檢測至少三種不同波長區域的光的像素622，可以取得全彩色影像。
圖59B例示出除了包括分別設置有使紅色(R)、綠色(G)及藍色(B)的光透過的濾色片的各像素622以外，還包括設置有使黃色(Y)的光透過的濾色片的像素622的像素623。圖59C例示出除了包括分別設置有使青色(C)、黃色(Y)及洋紅色(M)的光透過的濾色片的各像素622以外，還包括設置有使藍色(B)的光透過的濾色片的像素622的像素623。藉由在一個像素623中設置檢測四種以上的不同波長區域的光的像素622，可以進一步提高所取得的影像的顏色再現性。
另外，像素622R、像素622G及像素622B的像素數比(或受光面積比)不一定必須要為1：1：1。如圖59D所示，也可以採用像素數比(受光面積比)為紅色：綠色：藍色=1：2：1的Bayer排列。或者，像素數比(受光面積比)也可以為紅色：綠色：藍色=1：6：1。
設置在像素623中的像素622的數量可以為一個，但較佳為兩個以上。例如，藉由設置兩個以上的檢測相同的波長區域的光的像素622，可以提高冗餘性，由此可以提高成像裝置600的可靠性。
另外，藉由作為濾光片使用吸收或反射具有可見光的波長以下的波長的光且使紅外光透過的IR(IR：Infrared)濾光片，可以實現檢測紅外光的成像裝置600。此外，藉由作為濾光片使用吸收或反射具有可見光的波長以上的波長的光且使紫外光透過的UV(UV：Ultra Violet)濾光片，可以實現檢測紫外光的成像裝置600。另外，藉由作為濾光片使用將輻射轉換為紫外光或可見光的閃爍體，也可以將成像裝置600用作檢測X射線和γ線等的輻射檢測器。
藉由作為濾光片使用ND(ND：Neutral Density)濾光片(減光濾光片)，可以防止大光量的光入射到光電轉換元件(受光元件)時產生的輸出飽和的現象(以下，也稱為“輸出飽和”)。藉由組合使用減光量不同的ND濾光片，可以增大成像裝置的動態範圍。
除了上述濾光片以外，還可以在像素622中設置透鏡。這裡，參照圖60A及圖60B的剖面圖說明像素622、濾光片624、透鏡635的配置例子。藉由設置透鏡635，可以使光電轉換元件高效地接收入射光。明確而言，如圖60A所示，可以使光660穿過形成在像素622中的透鏡635、濾光片624(濾光片624R、濾光片624G及濾光片624B)及像素驅動電路610等而入射到光電轉換元件601。
注意，如由雙點劃線圍繞的區域所示，有時以箭頭所示的光660的一部分被佈線群626的一部分、電晶體及/或電容元件等遮蔽。因此，如圖60B所示，也可以採用在光電轉換元件601一側配置透鏡635及濾光片624，光 電轉換元件601高效地接收入射光的結構。藉由從光電轉換元件601一側入射光660，可以提供光敏性高的成像裝置600。
圖61A至圖61C示出可用於像素部621的像素驅動電路610的一個例子。圖61A所示的像素驅動電路610包括電晶體602、電晶體604及電容元件606，與光電轉換元件601連接。電晶體602的源極和汲極中的一個與光電轉換元件601電連接，電晶體602的源極和汲極中的另一個藉由節點607(電荷記憶部)與電晶體604的閘極電連接。
電晶體602較佳為使用OS電晶體。在OS電晶體中可以使其關態電流極小，因此可以使電容元件606小。或者，如圖61B所示，可以省略電容元件606。另外，藉由使用OS電晶體作為電晶體602，可以使節點607的電位不容易變動。由此，可以實現不容易受到雜訊的影響的成像裝置。另外，也可以將OS電晶體用於電晶體604。
作為光電轉換元件601，可以採用矽基板中形成有pn接面或pin接面的二極體元件，或者也可以採用使用非晶矽膜或微晶矽膜等的pin接面二極體元件等。另外，也可以使用二極體連接的電晶體。此外，也可以使用矽、鍺、硒等形成利用光電效果的可變電阻等。
光電轉換元件也可以使用能夠吸收輻射產生電荷的材料形成。作為能夠吸收輻射而產生電荷的材料，有碘化鉛、碘化汞、砷化鎵、CdTe或CdZn等。
圖61C所示的像素驅動電路610包括電晶體602、電晶體603、電晶體604、電晶體605及電容元件606，與光電轉換元件601連接。圖61C所示的像素驅動電路610使用光電二極體作為光電轉換元件601。電晶體602的源極和汲極中的一個與光電轉換元件601的陰極電連接，源極和汲極中的另一個與節點607電連接。光電轉換元件601的陽極與佈線611電連接。電晶體603的源極和汲極中的一個與節點607電連接，源極和汲極中的另一個與佈線608電連接。電晶體604的閘極與節點607電連接，源極和汲極中的一個與佈線609電連接，源極和汲極中的另一個與電晶體605的源極和汲極中的一個電連接。電晶體605的源極和汲極中的另一個與佈線608電連接。 電容元件606的一個電極與節點607電連接，另一個電極與佈線611電連接。
電晶體602可以被用作傳移電晶體。對電晶體602的閘極供應傳移信號TX。電晶體603可以被用作重設電晶體。對電晶體603的閘極供應重設信號RST。電晶體604可以被用作放大電晶體。電晶體605可以被用作選擇電晶體。對電晶體605的閘極供應選擇信號SEL。對佈線608供應VDD，對佈線611供應VSS。
接著，說明圖61C所示的像素驅動電路610的工作。首先，使電晶體603成為導通狀態，對節點607供應VDD(重設工作)。然後，使電晶體603成為關閉狀態，VDD保持在節點607中。接著，使電晶體602成為導通狀態，對應於光電轉換元件601的受光量而使節點607的電位變化(蓄積工作)。然後，使電晶體602成為關閉狀態，保持節點607的電位。接著，使電晶體605成為導通狀態，從佈線609輸出對應於節點607的電位的電位(選擇工作)。藉由檢測出佈線609的電位，可以知道光電轉換元件601的受光量。
電晶體602及電晶體603較佳為使用OS電晶體。如上所述，在OS電晶體中可以使其關態電流極小，因此可以使電容元件606小。或者，可以省略電容元件606。另外，藉由使用OS電晶體作為電晶體602及電晶體603，可以使節點607的電位不容易變動。由此，可以實現不容易受到雜訊的影響的成像裝置。
藉由將使用圖61A至圖61C所示的任一個像素驅動電路610的像素622配置為矩陣狀，可以實現解析度高的成像裝置。
例如，當將像素驅動電路610配置為1920×1080的矩陣狀時，可以實現以所謂全高清(也稱為“2K解析度”、“2K1K”或“2K”等)的解析度能夠成像的成像裝置。另外，例如，當將像素驅動電路610配置為4096×2160的矩陣狀時，可以實現以所謂超高清(也稱為“4K解析度”、“4K2K”或“4K”等)的解析度能夠成像的成像裝置。另外，例如，當將像素驅動電路610配置為8192×4320的矩陣狀時，可以實現以所謂超高清(也稱為“8K解析度”、“8K4K”或“8K”等)的解析度能夠成像的成像裝置。藉由增 加顯示元件的數量，也可以實現以16K或32K的解析度能夠成像的成像裝置。
圖62示出使用上述電晶體的像素622的結構實例。圖62是像素622的一部分的剖面圖。
圖62所示的像素622使用n型半導體作為基板400。另外，在基板400中設置有光電轉換元件601的p型半導體221。另外，基板400的一部分被用作光電轉換元件601的n型半導體223。
電晶體604設置在基板400上。電晶體604可以被用作n通道電晶體。另外，在基板400的一部分中設置有p型半導體的井220。井220可以藉由與形成p型半導體221時同樣的方法設置。另外，井220及p型半導體221可以同時形成。此外，作為電晶體604，例如可以使用上述電晶體491。
在光電轉換元件601及電晶體604上形成有絕緣體464a及絕緣體464b。在絕緣體464a及絕緣體464b中與基板400(n型半導體223)重疊的區域中形成有開口224，在絕緣體464a及絕緣體464b中與p型半導體221重疊的區域中形成有開口225。另外，在開口224及開口225中形成有插頭541b。插頭541b可以與上述插頭541同樣地設置。注意，對開口224及開口225的數量及配置沒有特別的限制。由此，可以實現佈局的彈性高的成像裝置。
在絕緣體464b上形成有導電體421、導電體422及導電體429。導電體421藉由設置在開口224中的插頭541b與n型半導體223(基板400)電連接。導電體429藉由設置在開口225中的插頭541b與p型半導體221電連接。導電體422可以被用作電容元件606的一個電極。
以覆蓋導電體421、導電體429及導電體422的方式形成有絕緣體581。導電體421、導電體422及導電體429可以利用與上述導電體511等同樣的材料及方法形成。
在絕緣體581上形成有絕緣體571，在絕緣體571上形成有導電體513、 導電體413及電極273。導電體513藉由插頭543與導電體429電連接。導電體413可以被用作電晶體602的背閘極。電極273可以被用作電容元件606的另一個電極。電晶體602例如可以使用上述電晶體490。
電晶體602所包括的導電體416a藉由插頭544與導電體513電連接。圖62所示的插頭544b可以參照圖35的插頭544b的記載。
〈變形例子1〉
圖63示出與圖62不同的像素622的結構實例。圖63是像素622的一部分的剖面圖。
在圖63所示的像素622中，在基板400上形成有電晶體604及電晶體605。電晶體604可以被用作n通道電晶體。電晶體605可以被用作p通道電晶體。另外，作為電晶體604例如可以使用上述電晶體491。在此，作為電晶體605可以使用上述電晶體494。
在絕緣體464b上形成有導電體413a至導電體413d。導電體413a與電晶體604的源極和汲極中的一個電連接，導電體413b與電晶體604的源極和汲極中的另一個電連接。導電體413c與電晶體604的閘極電連接。導電體413b與電晶體605的源極和汲極中的一個電連接，導電體413d與電晶體605的源極和汲極中的另一個電連接。
在絕緣體464b上形成有絕緣體581。在絕緣體581上形成有絕緣體571。在絕緣體571上形成有絕緣體585、導電體413及導電體513。導電體513藉由插頭543與導電體413c連接。插頭543在絕緣體571上具有凸部。
在導電體513、導電體413及絕緣體585上形成有絕緣體571a。在絕緣體571a上形成有電晶體602。在電晶體602上形成有絕緣體408及絕緣體408上的絕緣體591。在絕緣體591上形成有導電體514及絕緣體592。
在圖63所示的像素622中，在絕緣體592上設置有光電轉換元件601。在光電轉換元件601上設置有絕緣體442，在絕緣體442上設置有導電體488。絕緣體442可以利用與絕緣體591同樣的方法及材料形成。
在圖63所示的光電轉換元件601中，在由金屬材料等形成的導電體686與透光導電層682之間包括光電轉換層681。圖63示出將硒類材料用於光電轉換層681的方式。使用硒類材料的光電轉換元件601對可見光具有高外部量子效率。該光電轉換元件可以是因突崩潰現象而使電子放大量相對於入射光量大的高靈敏度的感測器。另外，由於硒類材料的光吸收係數高，而具有易於將光電轉換層681形成得較薄的優點。
作為硒類材料，可以使用非晶硒或結晶硒。例如，藉由在形成非晶硒之後進行加熱處理，可以得到結晶硒。另外，藉由使結晶硒的結晶粒徑小於像素間距，可以減少各像素的特性偏差。另外，與非晶硒相比，結晶硒對可見光具有更高的光譜靈敏度及光吸收係數。
注意，雖然圖式示出光電轉換層681為單層的情況，但是也可以採用在硒類材料的受光面一側作為電洞障壁層設置氧化鎵或氧化鈰等，並在導電體686一側作為電子障壁層設置氧化鎳或硫化銻等的結構。
光電轉換層681可以是包含銅、銦和硒的化合物(CIS)的層。或者，也可以是包含銅、銦、鎵和硒的化合物(CIGS)的層。藉由使用CIS及CIGS，與使用硒的單層的情況同樣，可以形成能夠利用突崩潰現象的光電轉換元件。
另外，CIS及CIGS是p型半導體，為了形成接合，也可以以與p型半導體接觸的方式設置n型半導體的硫化鎘或硫化鋅等。
為了使突崩潰現象發生，較佳為對光電轉換元件施加較高的電壓(例如，10V以上)。由於OS電晶體具有其汲極耐壓高於Si電晶體的特性，因此可以更容易地對光電轉換元件施加較高的電壓。因此，藉由組合汲極耐壓高的OS電晶體與將硒類材料用於光電轉換層的光電轉換元件，可以實現高靈敏度且高可靠性的成像裝置。
透光導電層682例如可以使用銦錫氧化物、包含矽的銦錫氧化物、包含鋅的氧化銦、氧化鋅、包含鎵的氧化鋅、包含鋁的氧化鋅、氧化錫、包 含氟的氧化錫、包含銻的氧化錫或石墨烯等。此外，透光導電層682不侷限於單層，而也可以為不同膜的疊層。圖63示出透光導電層682藉由導電體488及插頭489與佈線487電連接的情況，但是導電層682可以與佈線487直接接觸。
導電體686及佈線487等可以具有層疊多個導電層的結構。例如，導電體686可以具有兩層結構，佈線487可以具有兩層結構。另外，例如，較佳為選擇低電阻的金屬等來形成導電體686和導電體487中的下層，而選擇與光電轉換層681的接觸特性好的金屬等來形成導電體686和導電體487中的上層。藉由採用這種結構，可以提高光電轉換元件的電特性。此外，一些種類的金屬因與透光導電層682接觸而會產生電蝕。即使將這種金屬用於導電體487a，也藉由將導電體487b位於導電體487a與透光導電層682之間可以防止電蝕。
作為導電體686和導電體487中的上層，例如可以使用鉬或鎢等。此外，作為導電體686和導電體487中的下層，例如可以使用鋁、鈦或依次層疊鈦、鋁和鈦的疊層。
此外，絕緣體442也可以採用多層結構。分隔壁477可以使用無機絕緣體或絕緣有機樹脂等形成。另外，分隔壁477也可以著色成黑色等以遮蔽照射到電晶體等的光及/或確定每一個像素的受光部的面積。
作為光電轉換元件601，也可以採用使用如非晶矽膜或微晶矽膜等的pin接面二極體元件等。該光電二極體包括依次層疊的n型半導體層、i型半導體層及p型半導體層。i型半導體層較佳為使用非晶矽。p型半導體層及n型半導體層可以使用包含賦予各導電型的摻雜物的非晶矽或者微晶矽等。其光電轉換層包含非晶矽的光電二極體在可見光波長區域內的靈敏度較高，容易檢測出微弱的可見光。
pn接面二極體元件及pin接面二極體元件較佳為以p型半導體層為受光面的方式設置。藉由以p型半導體層為受光面，可以提高光電轉換元件601的輸出電流。
使用上述硒類材料或非晶矽等形成的光電轉換元件601可以利用成膜製程、光微影製程、蝕刻製程等一般的半導體製程製造。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
(關於本說明書等的記載的附記)
下面，對上述實施方式及實施方式中的各結構的說明附加注釋。
〈關於實施方式中說明的本發明的一個實施方式的附記〉
各實施方式所示的結構可以與其他實施方式所示的結構適當地組合而構成本發明的一個實施方式。另外，當在一個實施方式中示出多個結構實例時，可以適當地組合這些結構實例。
另外，可以將某一實施方式中說明的內容(或其一部分)應用/組合/替換成該實施方式中說明的其他內容(或其一部分)和/或另一個或多個其他實施方式中說明的內容(或其一部分)。
注意，實施方式中說明的內容是指各實施方式中利用各種圖式所說明的內容或者利用說明書所記載的文章而說明的內容。
另外，藉由將某一實施方式中示出的圖式(或其一部分)與該圖式的其他部分、該實施方式中示出的其他圖式(或其一部分)和/或另一個或多個其他實施方式中示出的圖式(或其一部分)組合，可以構成更多圖。
雖然在各實施方式中對本發明的一個實施方式進行了說明，但是本發明的一個實施方式不侷限於此。例如，作為本發明的一個實施方式，在實施方式1中說明作為關態電流較低的電晶體使用OS電晶體的結構，但是本發明的一個實施方式只要使用關態電流較低的電晶體即可，所以本發明的一個實施方式不侷限於OS電晶體。因此，根據情況，本發明的一個實施方式例如也可以採用不使用OS電晶體的結構。
〈關於說明圖式的記載的附記〉
在本說明書等中，“上”“下”等表示配置的詞句是為了方便參照圖式對組件的位置關係進行說明而使用的。組件的位置關係根據描述各組件的方向適當地改變。因此，表示配置的詞句不侷限於本說明書中所示的記載，根據情況可以適當地更換表達方式。
“上”或“下”這樣的詞句不限定於組件的位置關係為“正上”或“正下”且直接接觸的情況。例如，當記載為“絕緣層A上的電極B”時，不一定必須在絕緣層A上直接接觸地形成有電極B，也可以包括絕緣層A與電極B之間包括其他組件的情況。
在本說明書等中，根據功能對組件進行分類並在方塊圖中以彼此獨立的方塊表示。然而，在實際的電路等中難以根據功能分類組件，有時一個電路涉及到多個功能或者多個電路涉及到一個功能。因此，方塊圖中的方塊的分割不侷限於說明書中說明的組件，而可以根據情況適當地不同。
為了便於說明，在圖式中，任意示出尺寸、層的厚度或區域。因此，本發明的一個實施方式並不侷限於圖式中的尺寸。圖式是為了明確起見而示意性地示出的，而不侷限於圖式所示的形狀或數值等。例如，可以包括雜波或定時偏差等所引起的信號、電壓或電流的偏差等。
在俯視圖(也稱為平面圖、佈局圖)或透視圖等的圖式中，為了明確起見，有時省略部分組件的圖示。
〈關於可以換個方式表述的記載的附記〉
在本說明書等中，當說明電晶體的連接關係時，記載為“源極和汲極中的一個”(或者第一電極或第一端子)、“源極和汲極中的另一個”(或者第二電極或第二端子)。這是因為電晶體的源極和汲極根據電晶體的結構或工作條件等改變。注意，根據情況可以將電晶體的源極和汲極適當地換稱為源極(汲極)端子或源極(汲極)電極等。
注意，在本說明書等中，“電極”或“佈線”這樣的詞語不在功能上限定其組件。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”這樣的詞語還包括多個“電極”或“佈線”被 形成為一體的情況等。
另外，在本說明書等中，可以適當地調換電壓和電位。電壓是指與參考電位之間的電位差，例如在參考電位為接地電壓時，可以將電壓換稱為電位。接地電壓不一定意味著0V。注意，電位是相對的，對佈線等供應的電位有時根據基準電壓而變化。
在本說明書等中，根據情況或狀態，可以互相調換“膜”和“層”等詞句。例如，有時可以將“導電膜”換稱為“導電層”。此外，有時可以將“絕緣膜”換稱為“絕緣層”。
〈關於詞句的定義的附記〉
下面，對上述實施方式中沒有涉及到的詞句的定義進行說明。
〈〈開關〉〉
在本說明書等中，開關是指具有藉由變為導通狀態(開啟狀態)或非導通狀態(關閉狀態)來控制是否使電流流過的功能的元件。或者，開關是指具有選擇並切換電流路徑的功能的元件。
例如，可以使用電開關或機械開關等。換而言之，開關只要可以控制電流，就不侷限於特定的元件。
電開關的例子包括電晶體(例如雙極電晶體或MOS電晶體)、二極體(例如PN二極體、PIN二極體、肖特基二極體、金屬-絕緣體-金屬(MIM)二極體、金屬-絕緣體-半導體(MIS)二極體或者二極體接法的電晶體)或者組合這些元件的邏輯電路。
當作為開關使用電晶體時，電晶體的“導通狀態”是指電晶體的源極與汲極在電性上短路的狀態。另外，電晶體的“非導通狀態”是指電晶體的源極與汲極在電性上斷開的狀態。當僅將電晶體用作開關時，對電晶體的極性(導電型)沒有特別的限制。
機械開關的例子包括像數位微鏡裝置(DMD)那樣的利用MEMS(微 機電系統)技術的開關。該開關具有以機械方式可動的電極，並且藉由移動該電極來控制導通和非導通而進行工作。
〈〈通道長度〉〉
在本說明書等中，例如，通道長度是指在電晶體的俯視圖中，半導體(或在電晶體處於開啟狀態時，在半導體中電流流過的部分)和閘極重疊的區域或者形成通道的區域中的源極和汲極之間的距離。
另外，在一個電晶體中，通道長度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道長度有時不限於一個值。因此，在本說明書中，通道長度是形成通道的區域中的任一個值、最大值、最小值或平均值。
〈〈通道寬度〉〉
在本說明書等中，例如，通道寬度是指半導體(或在電晶體處於開啟狀態時，在半導體中電流流過的部分)和閘極電極重疊的區域、或者形成通道的區域中的源極和汲極相對的部分的長度。
另外，在一個電晶體中，通道寬度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道寬度有時不限於一個值。因此，在本說明書中，通道寬度是形成通道的區域中的任一個值、最大值、最小值或平均值。
另外，根據電晶體的結構，有時實際上形成通道的區域中的通道寬度(下面稱為實效的通道寬度)和電晶體的俯視圖所示的通道寬度(下面稱為視在通道寬度)不同。例如，在具有立體結構的電晶體中，有時實效的通道寬度大於電晶體的俯視圖所示的視在通道寬度，而不能忽略其影響。例如，在具有微型且立體結構的電晶體中，有時形成在半導體的側面上的通道區域的比例較大。在此情況下，實際形成通道時獲得的實效的通道寬度大於俯視圖所示的視在通道寬度。
在具有立體結構的電晶體中，有時難以藉由實測估計實效通道寬度。例如，為了根據設計值估計實效通道寬度，需要假定預先知道半導體的形 狀。因此，當不清楚半導體的形狀時，難以正確地測量實效通道寬度。
因此，在本說明書中，有時將在電晶體的俯視圖中半導體和閘極電極重疊的區域中的源極與汲極相對的部分的長度，亦即視在通道寬度稱為“圍繞通道寬度(SCW：Surrounded Channel Width)”。此外，在本說明書中，在簡單地描述為“通道寬度”時，有時是指圍繞通道寬度或視在通道寬度。或者，在本說明書中，在簡單地描述為“通道寬度”時，有時是指實效通道寬度。注意，藉由取得剖面TEM影像等並對其進行分析等，可以決定通道長度、通道寬度、實效通道寬度、視在通道寬度、圍繞通道寬度等的值。
另外，在藉由計算求得電晶體的場效移動率或每個通道寬度的電流值等時，有時使用圍繞通道寬度來計算。在此情況下，該值有時與使用實效通道寬度計算的值不同。
〈〈連接〉〉
在本說明書等中，“A與B連接”除了包括A與B直接連接的情況以外，還包括A與B電連接的情況。在此，“A與B電連接”是指當在A與B之間存在具有某種電作用的物件時，能夠在A和B之間進行電信號的授受。
注意，例如，在電晶體的源極(或第一端子等)藉由Z1(或沒有藉由Z1)與X電連接，電晶體的汲極(或第二端子等)藉由Z2(或沒有藉由Z2)與Y電連接的情況下以及在電晶體的源極(或第一端子等)與Z1的一部分直接連接，Z1的另一部分與X直接連接，電晶體的汲極(或第二端子等)與Z2的一部分直接連接，Z2的另一部分與Y直接連接的情況下，可以表達為如下。
例如，可以表達為“X、Y、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)互相電連接，並以X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)、Y的順序依次電連接”。或者，可以表達為“電晶體的源極(或第一端子等)與X電連接，電晶體的汲極(或第二端子等)與Y電連接，並以X、電晶體的源極(或第一端子等)、電晶 體的汲極(或第二端子等)、Y的順序依次電連接”。或者，可以表達為“X藉由電晶體的源極(或第一端子等)及汲極(或第二端子等)與Y電連接，並按照X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)、Y的連接順序進行設置”。藉由使用與這些例子相同的表達方法規定電路結構中的連接順序，可以區別電晶體的源極(或第一端子等)與汲極(或第二端子等)而確定技術範圍。
另外，作為其他表達方法，例如可以表達為“電晶體的源極(或第一端子等)至少藉由第一連接路徑與X電連接，所述第一連接路徑不具有第二連接路徑，所述第二連接路徑是電晶體的源極(或第一端子等)與電晶體的汲極(或第二端子等)之間的路徑，所述第一連接路徑是藉由Z1的路徑，電晶體的汲極(或第二端子等)至少藉由第三連接路徑與Y電連接，所述第三連接路徑不具有所述第二連接路徑，所述第三連接路徑是藉由Z2的路徑”。或者，也可以表達為“電晶體的源極(或第一端子等)至少經過第一連接路徑，藉由Z1與X電連接，所述第一連接路徑不具有第二連接路徑，所述第二連接路徑具有藉由電晶體的連接路徑，電晶體的汲極(或第二端子等)至少經過第三連接路徑，藉由Z2與Y電連接，所述第三連接路徑不具有所述第二連接路徑”。或者，也可以表達為“電晶體的源極(或第一端子等)至少經過第一電路徑，藉由Z1與X電連接，所述第一電路徑不具有第二電路徑，所述第二電路徑是從電晶體的源極(或第一端子等)到電晶體的汲極(或第二端子等)的電路徑，電晶體的汲極(或第二端子等)至少經過第三電路徑，藉由Z2與Y電連接，所述第三電路徑不具有第四電路徑，所述第四電路徑是從電晶體的汲極(或第二端子等)到電晶體的源極(或第一端子等)的電路徑”。藉由使用與這些例子同樣的表達方法規定電路結構中的連接路徑，可以區別電晶體的源極(或第一端子等)和汲極(或第二端子等)來確定技術範圍。
注意，這些表達方法只是一個例子而已，不侷限於上述表達方法。在此，X、Y、Z1及Z2為物件(例如，裝置、元件、電路、佈線、電極、端子、導電層和層等)。
實施例1
在本實施例中，說明藉由TDS對導電膜的氫透過性進行調查的結果。
藉由如下步驟形成樣本：在矽基板上藉由熱氧化法形成100nm厚的氧化矽，然後，使用PECVD設備形成280nm厚的氮氧化矽膜。氮氧化矽膜在如下條件下形成：使用包含矽烷氣體40sccm、氨氣體300sccm、一氧化二氮氣體30sccm及氮氣體900sccm的氛圍，壓力為160Pa，基板溫度為325℃，電源輸出為250W(頻率為27.12MHz)，電極與基板之間的距離為20mm。該氮氧化矽膜包含多量的氫，被用作氫釋放膜。
接著，在氮氧化矽膜上使用濺射裝置形成作為障壁膜的氮化鉭或氮化鈦。
氮化鉭膜在如下條件下形成：使用包含氬氣體50sccm及氮氣體10sccm的氛圍，壓力為0.6Pa，基板溫度為室溫(25℃左右)，電源輸出為1kW(DC電源)，靶材與基板之間的距離為60mm。準備氮化鉭膜的厚度分別為10nm、20nm及30nm的樣本。此外，為了對比，準備沒有形成氮化鉭膜的樣本。
氮化鈦膜在如下條件下形成：使用包含氮氣體50sccm的氛圍，壓力為0.2Pa，基板溫度為室溫，電源輸出為12kW(DC電源)，靶材與基板之間的距離為400mm。氮化鈦的厚度為10nm。
圖64A和圖64B示出對藉由上述步驟形成的樣本進行TDS分析的結果。圖64A和圖64B示出質量電荷比m/z=2(H2等)的TDS結果。圖64A示出形成有作為障壁膜的氮化鉭膜的樣本及沒有形成障壁膜的樣本的分析結果，圖64B示出形成有氮化鈦膜的樣本的分析結果。
圖64A和圖64B示出與沒有在氮氧化矽膜上形成障壁膜的樣本相比，形成有氮化鉭膜的樣本及形成有氮化鈦膜的樣本的m/z=2的脫氣開始溫度高，並且，氮化鉭膜的厚度越大，m/z=2的脫氣開始溫度越高。由此可知，氮化鉭膜及氮化鈦膜對氫具有低透過性，亦即具有氫阻擋性。另外，在氮化鉭的厚度為20nm以上的情況下，在400℃左右的溫度下也能夠抑制氫的釋放量。
實施例2
在本實施例中，說明藉由SIMS(Secondary Ion Mass Spectrometry)分析對導電膜的銅阻擋性進行調查的結果。在此，SIMS分析從基板一側進行。
藉由如下步驟形成樣本：在矽基板上藉由熱氧化法形成400nm厚的氧化矽，然後，使用濺射裝置形成200nm厚的氮化鈦膜。接著，使用濺射裝置形成障壁膜。接著，使用濺射裝置形成200nm厚的銅膜。然後，使用濺射裝置形成50nm厚的氮化鉭，並且形成100nm厚的氮化矽。此後，在氮氛圍下以500℃進行1小時的加熱處理。上述障壁膜以如下條件1至4這4個條件形成。
條件1：形成40nm厚的鉭膜。條件2：形成40nm厚的氮化鉭。條件3：在形成20nm厚的鉭之後，形成20nm厚的氮化鉭。條件4：在形成20nm厚的氮化鉭之後，形成20nm厚的鉭。鉭的成膜條件為如下：使用濺射法，使用包含氬氣體100sccm的氛圍，壓力為1.4Pa，基板溫度為室溫(25℃左右)，電源輸出為2kW(DC電源)，靶材與基板之間的距離為60mm。氮化鉭的成膜條件為如下：使用濺射法，使用包含氬氣體50sccm及氮氣體10sccm的氛圍，壓力為0.6Pa，基板溫度為室溫，電源輸出為1kW(DC電源)，靶材與基板之間的距離為60mm。
圖65和圖66示出對藉由上述步驟形成的樣本進行SIMS分析的結果。圖65和圖66示出氮化鈦膜中的銅濃度。
從圖65和圖66所示的結果可知，作為障壁膜使用氮化鉭膜的樣本(條件2)的氮化鈦膜中的銅濃度為8×1019atoms/cm3左右。另外，作為障壁膜使用鉭膜的樣本(條件1)的氮化鈦膜中的銅濃度為2×1017atoms/cm3左右。作為障壁膜疊層鉭與氮化鉭的樣本(條件3及4)也可以抑制氮化鈦膜中的銅濃度。上述結果示出鉭膜對銅具有優良的阻擋性。
實施例3
在本實施例中，對包括本發明的一個實施方式的記憶體裝置的CPU的設計例子進行說明。
圖67A和圖67B示出CPU的佈局。圖67A和圖67B所示的CPU包括 CPU核心區域(Core area)及設置有嵌入式記憶體裝置的記憶體區域(Memory area)。在圖67A和圖67B中，CPU核心區域的面積為467μm×444μm，記憶體區域的面積為900μm×636μm。圖67A示出作為記憶體區域使用圖27C所示的電路的例子。圖67B示出作為記憶體區域使用圖27B所示的電路的例子。
以下示出圖67A和圖67B的CPU的規格。
晶片尺寸為2.99mm×2.45mm。所供應的電壓有3.3V及1.2V這兩個電壓。對記憶體裝置所包括的電晶體490的閘極電壓的輸入部供應的電壓為3.3V，對包括邏輯電路等的其他的週邊電路供應的電壓為1.2V。
時脈頻率為50MHz。最小閘極尺寸為65nm。核心區域的待機狀態下的功耗在27℃下估計為16.78μW，在85℃下估計為123.13μW，工作狀態下的單位頻率的功耗在27℃下估計為22.07μW/MHz。
另外，上述CPU作為資料保持用記憶體裝置除了上述圖27C或圖27B的記憶體裝置之外還包括其他的記憶體裝置，該記憶體裝置具有正反器與包含氧化物半導體的電晶體及電容元件連接的結構。藉由將包含氧化物半導體的電晶體及電容元件連接到正反器，在關閉電源時也可以保持資料。直到將資料保持在正反器中為止的時間在50MHz工作下估計為20ns，保持在正反器中的資料的恢復時間在50MHz工作下估計為40ns。另外，正反器可以在85℃下在比1時間長的時間保持資料。
圖68A示出可用於圖67A的記憶體區域的記憶體裝置的佈局的例子。容量為2kbyte，1個區塊包括8個字線及256個折返的位線，一共包括16個區塊。最大頻率為100MHz，待機狀態下的功耗為0.539μW，寫入功率在50MHz工作下估計為0.646mW(0.40pJ/bit)，讀出功率在50MHz工作下估計為0.521mW(0.33pJ/bit)。資料保持時間在85℃下長於1小時。每1位元的面積為2.9μm2(5.01μm×0.58μm)。晶片面積為0.083mm2(0.375mm×0.22mm)。在此，有效面積是指在晶片整體中記憶單元陣列所占的面積。
圖68B示出可用於圖67B的記憶體區域的記憶體裝置的佈局的例子。 記憶容量為8kbyte，以128行×128列的容量為1bit的記憶單元為1個區塊，一共包括4個區塊。最大頻率為67MHz，待機狀態下的功耗為1.1μW，寫入功率在50MHz工作下估計為2.0mW(41pJ)，讀出功率在50MHz工作下估計為1.7mW(34pJ)。資料保持時間在85℃下長於1小時。每1位元的面積為1.12μm2(1.4μm×0.8μm)。晶片面積為0.184mm2(0.549mm×0.336mm)。
實施例4
在本實施例中，對使用本發明的一個實施方式的攝像裝置的設計例子進行說明。
圖69示出攝像裝置的佈局的一個例子。圖69所示的攝像裝置在像素部中使用OS電晶體。關於使用OS電晶體的攝像裝置的例子，例如可以參照實施方式8。
以下記載圖69所示的攝像裝置的規格。像素區域的面積為縱向5.2mm×橫向2.8mm。像素數為1920×1080個。像素的尺寸為縱向2.7μm×橫向2.6μm。作為光電轉換元件使用光電二極體，在像素部中使用四個OS電晶體。作為週邊電路包括行驅動器電路。讀出電路包括12位元的單斜率計數器(single-slope counter)方式的類比數位轉換電路及相關雙取樣電路(Correlated Double Sampling：CDS)電路。

Claims (24)

  1. 一種半導體裝置，包括：包括矽的第一電晶體；該第一電晶體上的第一絕緣體；該第一絕緣體上的第二絕緣體；嵌入該第一絕緣體及該第二絕緣體的插頭；該插頭上的佈線；以及該佈線上的包括氧化物半導體的第二電晶體，其中，該第一電晶體與該第二電晶體藉由該佈線及該插頭彼此電連接，且其中該佈線包括氮化鉭層、鉭層和氮化鈦層中的至少一個。
  2. 根據申請專利範圍第1項之半導體裝置，其中該佈線具有層疊有該氮化鉭層與該鉭層的結構。
  3. 根據申請專利範圍第1項之半導體裝置，其中該佈線具有層疊有該氮化鈦層與該鉭層的結構。
  4. 根據申請專利範圍第1項之半導體裝置，其中該插頭具有層疊有第二氮化鉭層與第二鉭層的結構。
  5. 根據申請專利範圍第1項之半導體裝置，其中該插頭具有層疊有第二氮化鈦層與第二鉭層的結構。
  6. 一種半導體裝置，包括：包括矽的第一電晶體；該第一電晶體上的第一絕緣體；該第一絕緣體上的第二絕緣體；嵌入該第一絕緣體及該第二絕緣體的插頭；該插頭上的佈線；以及該佈線上的包括氧化物半導體的第二電晶體，其中，該第一電晶體與該第二電晶體藉由該佈線及該插頭彼此電連接，且其中該插頭包括氮化鉭層、鉭層和氮化鈦層中的至少一個。
  7. 根據申請專利範圍第6項之半導體裝置，其中該佈線具有層疊有第二氮化鉭層與第二鉭層的結構。
  8. 根據申請專利範圍第6項之半導體裝置，其中該佈線具有層疊有第二氮化鈦層與第二鉭層的結構。
  9. 根據申請專利範圍第6項之半導體裝置，其中該插頭具有層疊有該氮 化鉭層與該鉭層的結構。
  10. 根據申請專利範圍第6項之半導體裝置，其中該插頭具有層疊有該氮化鈦層與該鉭層的結構。
  11. 根據申請專利範圍第1項或第6項之半導體裝置，其中該第二絕緣體包括氧化鋁、氧化鉿、氧化鉭、氧化鋯、鋯鈦酸鉛、鈦酸鍶、碳化矽、碳氮化矽和碳氧化矽中的至少一個。
  12. 根據申請專利範圍第1項或第6項之半導體裝置，其中該第二絕緣體的氫透過性比該第一絕緣體的氫透過性低。
  13. 一種包括申請專利範圍第1項或第6項之半導體裝置的電子裝置。
  14. 一種半導體裝置，包括：包括矽的第一電晶體；該第一電晶體上的第一絕緣體，該第一絕緣體包含矽；該第一絕緣體上的第二絕緣體，該第二絕緣體包含氧化鋁；嵌入該第一絕緣體及該第二絕緣體的插頭；該插頭上的佈線；以及該佈線上的包括氧化物半導體的第二電晶體，其中，該第一電晶體與該第二電晶體藉由該佈線及該插頭彼此電連接，且其中該佈線包括氮化鉭層、鉭層和氮化鈦層中的至少一個。
  15. 根據申請專利範圍第14項之半導體裝置，其中該佈線具有層疊有氮化鉭層與鉭層的結構、或層疊有氮化鈦層與鉭層的結構。
  16. 根據申請專利範圍第14項之半導體裝置，其中該插頭具有層疊有第二氮化鉭層與第二鉭層的結構、或層疊有第二氮化鈦層與第三鉭層的結構。
  17. 一種半導體裝置，包括：包括矽的第一電晶體；該第一電晶體上的第一絕緣體，該第一絕緣體包含矽；該第一絕緣體上的第二絕緣體，該第二絕緣體包含氧化鋁；嵌入該第一絕緣體及該第二絕緣體的插頭；該插頭上的佈線；以及該佈線上的包括氧化物半導體的第二電晶體，其中，該第一電晶體與該第二電晶體藉由該佈線及該插頭彼此電連接，且其中該插頭包括氮化鉭層、鉭層和氮化鈦層中的至少一個。
  18. 根據申請專利範圍第17項之半導體裝置，其中該佈線具有層疊有第二氮化鉭層與第二鉭層的結構、或層疊有第二氮化鈦層與第三鉭層的結構。
  19. 根據申請專利範圍第17項之半導體裝置，其中該插頭具有層疊有氮化鉭層與鉭層的結構、或層疊有氮化鈦層與鉭層的結構。
  20. 根據申請專利範圍第14項或第17項之半導體裝置，其中該第一絕緣體與該第二絕緣體直接接觸。
  21. 一種半導體裝置，包括：包括矽的第一電晶體；該第一電晶體上的第一絕緣體，該第一絕緣體包含矽；該第一絕緣體上且接觸該第一絕緣體的第二絕緣體，該第二絕緣體包含氧化鋁；嵌入該第一絕緣體及該第二絕緣體的插頭；該插頭上的導電體；以及該導電體上的包括氧化物半導體的第二電晶體，其中，該第一電晶體與該第二電晶體藉由該導電體及該插頭彼此電連接。
  22. 根據申請專利範圍第21項之半導體裝置，其中該導電體具有層疊有氮化鉭層與鉭層的結構、或層疊有氮化鈦層與鉭層的結構。
  23. 根據申請專利範圍第21項之半導體裝置，其中該插頭具有層疊有氮化鉭層與鉭層的結構、或層疊有氮化鈦層與鉭層的結構。
  24. 根據申請專利範圍第1項、第6項、第14項、第17項及第21項中任一項之半導體裝置，其中該第一絕緣體包括氧化矽、氧氮化矽、氮氧化矽和氮化矽中的至少一個。
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